Patent SU-1076952-A1 (SU)
Title: Запоминающее устройство с самоконтролем
Inventor: ABUZYAROV VIKTOR M
IPC: G11C29/42
Filed: 1981-11-23
Granted: 1984-02-29
Abstract: ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО  С САМОКОНТРОЛЕМ, содержащее  блок пам ти, адресный вход которого подключен  к первому выходу адресного регистра , информационный вход блока пам ти подключен  к первому выходу регистра информации  и к первому входу блока элементов  И, выход блока пам ти подключен  к первому входу регистра информации,  второй вход которого подключен к первому  выходу первого блока сумматоров по  модулю два, третий вход регистра информации  подключен к первому входу первого  блока сумматоров по модулю два и к первому  выходу первого буферного регистра,  выходы которого  вл ютс  информационными  входами устройства,, второй выход  первого буферного регистра подключен к  второму входу первого блока сумматоров  по модулю два, второй выход которого  подключен к первому входу регистра ошибок , второй вход регистра ошибок подключен  к выходу первого блока свертки, первый и второй входы которого подключены  соответственно к второму и третьему  выходам регистра адреса, второй выход  регистра информации подключен к первому  входу блока сравнени , второй вход  которого подключен к первому выходу второго  блока сумматоров по модулю два,  вход второго блока сумматоров по модулю  два подключен к третьему выходу регистра  tинформации, четвертый вход которого подключен  к первому выходу второго буферного  регистра, второй выход второго блока  сумматоров по модулю два подключен к  второму входу блока элементов И, третий  вход которого подключен к выходу  первого дешифратора, первый выход блока  сравнени  подключен к входу первого  дешифратора, к входу второго дешифратора  и к входу блока анализа синдромов, первый  выход которого подключен к входу счетчика,  сбоев, выход второго дешифратора подключен  к четвертому входу блока элементов И,  выход которого подключен к входу второго  буферного регистра, второй выход второго  буферного регистра подключен к входу второго  блока свертки и  вл етс  информационным  выходом устройства, второй выI  ход блока анализа синдромов подключен  к третьему входу регистра ошибок, чет (Л вертый вход которого подключен к выходу  второго блока свертки, выход регистра  ошибок подключен к входу элемента ИЛИ,  выход которого  вл етс  управл ющим  выходом устройства, входы первого буферного  регистра  вл ютс  информационными  BxojlliMH устройства, отличающеес  тем,  что, с целью повышени  быстродействи ,  оно содержит четыре регистра, два тригге-Nj  ра, блок селекции и блок индикации, пер05   вый и второй входы которого подключены  СО СП к выходам соответственно первого и второгр  триггеров, третий вход блока (шдикаIND  ции подключен к выходу первого регистра,  первый вход которого подключен к первому  входу второго, третьего и четвертого регистров , к первым входам первого и второго  триггеров и к первому выходу блока  анализа синдромов, вторые входы первого   и второго триггеров подключены к соответствующим  выходам блока селекции, первый  и второй входы которого подключены  соответственно к выходу первого дешифратора  и к первому выходу регистра информации , четвертый вход блока индикации  подключен к выходу второго регистра, вто  рой вход которого подк.цочен к третьему вы