Patent DE-112015005395-B4 (DE)
Title: Flüssigkristallanzeigevorrichtung und Gate-Treiber hierfür
Inventor: HAO SIKUN
IPC: G09G3/20
Filed: 2015-01-12
Granted: 2021-01-21
Abstract: Gate-Treiber (10), bei dem der Gate-Treiber (10) mehrere Schieberegisterschaltungen (11) umfasst, wobei die mehreren Schieberegisterschaltungen (11) in Reihe kaskadiert sind, wobei jede Schieberegisterschaltung (11) eine erste Pull-Up-Schaltung (111), eine zweite Pull-Up-Schaltung (112), eine erste Pull-Down-Schaltung (113), eine zweite Pull-Down-Schaltung (114) und eine Pull-Down-Steuerschaltung (115) umfasst, wobei die erste Pull-Up-Schaltung (111) und die zweite Pull-Up-Schaltung (112) zwischen dem Gateansteuersignal (G(n-1)) und dem Gateansteuersignal - Ausgangsanschluss (G(n)) einer vorhergehenden Stufe in Reihe geschaltet sind, wobei die erste Pull-Down-Schaltung (113), die zweite Pull-Down-Schaltung (114) und die Pull-Down-Steuerschaltung (115) mit der ersten Pull-Up-Schaltung (111) und der zweiten Pull-Up-Schaltung (112) parallel geschaltet sind, wobei die Pull-Down-Steuerschaltung (115) mit dem Gateansteuersignal (G(n-1)), der ersten Pull-Down-Schaltung (113), der zweiten Pull-Down-Schaltung (114), dem ersten Spannungspegel (Vgh) und dem zweiten Spannungspegel (Vgl) einer vorhergehenden Stufe gekoppelt ist, wobei die erste Pull-Down-Schaltung (113) und die zweite Pull-Down-Schaltung (114) gemäß dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe von der Pull-Down-Steuerschaltung (115) gesteuert werden dadurch gekennzeichnet, dassdie Schieberegisterschaltung (11) ferner eine erste Kapazität (C1) und eine zweite Kapazität (C2) umfasst;wobei die erste Pull-Up-Schaltung (111) einen ersten Transistor (T1) umfasst, wobei das Gate und die Source des ersten Transistors (T1) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden sind;wobei die zweite Pull-Up-Schaltung (112) einen zweiten Transistor (T2) umfasst, wobei das Gate des zweiten Transistors (T2) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei die Source des zweiten Transistors (T2) mit dem ersten Taktsignal (CK) verbunden ist, wobei das Drain des zweiten Transistors (T2) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist;wobei die erste Kapazität (C1) zwischen das Drain und das Gate des zweiten Transistors (T2) geschaltet ist;wobei die erste Pull-Down-Schaltung (113) einen dritten Transistor (T3) umfasst, wobei die Source des dritten Transistors (T3) mit dem Gateansteuersignal-Ausgangsanschluss (G(n)) verbunden ist, wobei das Drain des dritten Transistors (T3) mit dem ersten Spannungspegel (Vgh) verbunden ist;wobei die zweite Pull-Down-Schaltung (114) einen vierten Transistor (T4) umfasst, wobei die Source des vierten Transistors (T4) mit dem Drain des ersten Transistors (T1) verbunden ist, wobei das Drain des vierten Transistors (T4) mit dem ersten Spannungspegel (Vgh) verbunden ist;wobei ein Anschluss der zweiten Kapazität (C2) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei der andere Anschluss der zweiten Kapazität (C2) mit dem Gate des dritten Transistors (T3) und dem Gate des vierten Transistors (T4) verbunden ist, und dass die Pull-Down-Steuerschaltung (115) umfasst:einen fünften Transistor (T5), wobei das Gate des fünften Transistors (T5) mit dem Gateansteuersignal (G(n-1)) der vorhergehenden Stufe verbunden ist, wobei die Source des fünften Transistors (T5) mit dem ersten Spannungspegel (Vgh) verbunden ist, wobei das Drain des fünften Transistors (T5) mit dem Gate des dritten Transistors (T3) und mit dem Gate des vierten Transistors (T4) verbunden ist;einen sechsten Transistor (T6), wobei das Gate des sechsten Transistors (T6) mit dem Gateansteuersignal (G(n-1)) einer vorhergehenden Stufe verbunden ist, wobei die Source des sechsten Transistors (T6) mit dem ersten Spannungspegel (Vgh) verbunden ist;einen siebten Transistor (T7), wobei das Gate des siebten Transistors (T7) mit dem Drain des sechsten Transistors (T6) verbunden ist, wobei die Source des siebten Transistors (T7) mit dem zweiten Spannungspegel (Vgl) verbunden ist, wobei das Drain des siebten Transistors (T7) mit dem Drain des fünften Transistors (T5) verbunden ist;eine dritte Kapazität (C3), wobei die dritte Kapazität (C3) zwischen die Source und das Gate des siebten Transistors (T7) geschaltet ist;einen achten Transistor (T8), wobei das Gate und das Drain des achten Transistors (T8) mit dem zweiten Spannungspegel (Vgl) verbunden sind, wobei die Source des achten Transistors (T8) mit dem Drain des sechsten Transistors (T6) verbunden ist.