Patent RU-186529-U1 (RU)
Title: Отказоустойчивое запоминающее устройство
IPC: G11C29/12
Filed: 2018-05-14
Granted: 2019-01-23
Abstract: Полезная модель относится к области компьютерных систем, в частности, к отказоустойчивым запоминающим устройствам, позволяющим многократно восстанавливать работоспособность такой системы при возникновении отказов. 
     Отказоустойчивое запоминающее устройство, содержащее центральный процессор, контроллер памяти, модули память, отличающееся тем, что содержит три модуля памяти, каждый из которых дополнительно содержит основной и запасной массивы запоминающих ячеек, контроллер самотестирования, генераторы кодов адреса и данных, мультиплексоры кодов операций, адресов и данных, компаратор, шину входов/выходов, имеющую шесть выходов и три входа, реконфигураторы входных и выходных данных, блок восстановления работоспособности, при этом к первам, вторым, третьим и четвертым входам/выходам контроллера памяти подключены входы/выходы центрального процессора, входы/выходы первого, второго и третьего модуля памяти соответственно, первые, вторые и третьи выходы контроллера самотестирования подключены к первым входам мультиплексора кода операций, генератора кода адреса и генератора кода данных соответственно, первый, второй, третий входы контроллера самотестирования подключены к первым, вторым и третьим выходам шины входов/выходов соответственно, вторые входы мультиплексоров кодов операций, адреса и данных подключены к четвертым, пятым и шестым выходам шины входов/выходов соответственно, выходы мультиплексоров кода операции и кода адреса подключены к первым и вторым входам основного и запасного массивов запоминающих ячеек соответственно, выходы генератора кода адреса подключены к первым входам мультиплексора кодов адреса, выходы генератора кода данных подключены к первым входам мультиплексора кода данных и первых входов компаратора, вторые и третьи входы которого подключены к выходам основного и запасного массивов запоминающих ячеек соответственно, первый выход компаратора подключен к четвертому входу контроллера самотестирования и к входу шины входов/выходов, реконфигуратор выходных данных подключен к входу шины входов/выходов, первые и вторые входы реконфигуратора выходных данных подключены к выходам основного и запасного массивов запоминающих ячеек соответственно, первые выходы блока восстановления работоспособности подключены к третьим входам реконфигуратора выходных данных и первых входов реконфигуратора входных данных, выходы которого подключены к третьим входам запасного массива запоминающих ячеек, выходы мультиплексора кода данных подключены к вторым входам реконфигуратора входных данных, вторые выходы компаратора подключены к первым входам блока восстановления работоспособности, четвертые входы компаратора подключены к четвертым выходам контроллера самотестирования, пятый выход которого подключен к второму входу блока восстановления работоспособности, второй выход которого подключен к входу шины входов/выходов. 
     Технический результат - возможность восстановления работоспособности компьютерной системы при отказе основного модуля за счет переключения в рабочий режим модуля памяти, работающего в режиме зеркального отображения данных и восстановление работоспособности отказавшего модуля.