Patent SU-1188746-A1 (SU)
Title: Устройство ввода-вывода с измен емой архитектурой
Inventor: BADASHIN VADIM V
IPC: G06F13/10
Filed: 1983-07-01
Granted: 1985-10-30
Abstract: 1. УСТРОЙСТВО ВВОДА-ВЫВОДА  С ИЗМЕНЯЕМОЙ А РХИТЕКТУРОЙ,  содержащее операционный блок, основной  запоминающий блок и блок сопр жени   с периферийными устройствами, причем  группа информационных входов-выходов  операционного блока соединена с группой  информационных входов-выходов основного  запоминающего блока и блока сопр жени   с периферийными устройствами, группа  младших разр дов адресного выхода операционного  блока соединена с группой младших  разр дов адресного входа основного  запоминающего блока и с группой адресных  входов блока сопр жени  с периферийными  устройствами, группа старших разр дов адресного  выхода операционного блока соединена  с группой старщих разр дов адресного  входа основного запоминающего блока,  первый управл ющий выход операционного  блока соединен с входами чтени  основного  запоминающего блока и блока сопр жени   с периферийными устройствами, второй управл ющий  выход операционного блока  соединен с входами записи основного запоминающего  блока и блока сопр жени  с  периферийными устройствами, отличающеес  тем, что, с целью повышени  гибкости  обмена информацией с различными периферийными  устройствами, в него введены комбинационный  блок управлени , дополнительный  запоминающий блок, регистр, группа ключей, два элемента И, два триггера и ключ,  причем группа информационных входов комбинационного  блока управлени  соединена  с группой старших разр дов адресного выхода  операционного блока, первый управл ющий  выход которого соединен с первым  входом комбинационного блока управлени   и входом чтени  дополнительного запоминающего  блока, вход записи которого соединен  с вторым входом комбинационного блока  управлени  и вторым управл ющим выходом  операционного блока, третий управл ющий  выход которого соединен с третьим входом  комбинационного блока управлени  и первыми  входами первого элемента И и второго  элемента И, выход которого соединен с разрешающим  входом основного запоминающеi  го блока, разрещающий вход.блока сопр жени  с периферийными устройствами со (Л единен с выходом первого элемента И, второй  вход которого соединен с нулевым выходом  первого триггера и четвертым входом комбинационного  блока управлени , единичный  выход первого триггера соединен с п тым  входом комбинационного блока управлени ,  первый выход которого соединен с вторым  входом второго элемента И, второй выход  00 комбинационного блока управлени  соединен  00  с нулевым входом второго триггера и синхровходом  первого триггера, информацион4:  ный вход которого соединен с одним из разр дов  информационного выхода группы  О5 операционного блока, вход запроса прерывани  которого соединен с единичным  выходом второго триггера, единичный вход  которого соединен с третьим выходом комбинационного  блока управлени  и управл ющим  входом регистра, группа информационных  входов которого соединена с группой  разр дов адресного выхода дополнительного  запоминающего блока и группой  младших разр дов адресного выхода операционного  блока, при этом младший разр д  группы адресных выходов операционного  блока соединен с первыми управл ющими