Patent ES-2544821-T3 (ES)
Title: Un circuito que comprende al menos un primer grupo de transistores y un segundo grupo de transistores
Inventor: BERG HÅKAN
IPC: H03H11/24
Filed: 2008-10-24
Granted: 2015-09-04
Abstract: Un circuito que comprende una primera parte (1a) y una segunda parte (1b), comprendiendo la primera parte (1a) un primer y un segundo par de transistores (2, 3) con emisores comunes, comprendiendo cada uno de los citados pares de transistores (2, 3) un primer transistor (2a, 3a) y un segundo transistor (2b, 3b), caracterizado porque la primera parte (1a) comprende además un primer transistor adicional (6a), y todos los emisores en la primera parte (1a) están conectados a una primera entrada (8), en la que los colectores de cada primer transistor (2a, 3a) y del primer transistor adicional (6a) en la primera parte (1a) están conectados a una primera salida (10), en el que la segunda parte (1b) comprende un tercer y un cuarto par de transistores (4, 5) con emisores comunes, comprendiendo cada uno de los citados tercer y cuarto pares de transistores (4, 5) un primer transistor (4a, 5a) y un segundo transistor (4b, 5b), comprendiendo además la segunda parte (1b) un segundo transistor adicional (6b), en el que todos los emisores en la segunda parte (1b) están conectados a una segunda entrada (9), en el que los colectores de cada segundo transistor (4b, 5b) y del segundo transistor adicional (6b) en la segunda parte (1b) están conectados a una segunda salida ( 11), en el que, además, para cada primer transistor (2a, 3a) en la primera parte (1a), la base está conectada a la base de un segundo transistor correspondiente (4b, 5b) en la segunda parte (1b), y para cada segundo transistor (2b, 3b) en la primera parte (1a), la base está conectada a la base de un primer transistor correspondiente (4a, 5a) en la segunda parte (1b), y en el que las bases de los transistores adicionales (6a, 6b) están conectados, en el que el circuito comprende una primera entrada (8) para una señal de RF de entrada (ientrada) y salidas (10, 11) para producir como salida las señales de RF (isalida1, isalida2), y en el que los colectores de cada segundo transistor (2b, 3b) en la primera parte (1a) y los primeros transistores (4a, 5a) en la segunda parte (1b) están conectados al menos a una de las salidas ( 10, 11), en el que los citados transistores (2a, 2b; 3a, 3b; 4a, 4b; 5a, 5b; 6a, 6b) están dispuestos para ser polarizados de tal manera que; el circuito está dispuesto para ser posicionado en uno de un conjunto de modos discretos, en el que en un primer modo el primer transistor (2a) del primer par de transistores (2) de la primera parte (1a) y el primer transistor (3a) del segundo par de transistores (3) de la primera parte (1a) y el segundo transistor (4b) del tercer par de transistores (4) de la segunda parte (1b) y el segundo transistor (5b) del cuarto par de transistores (5) de la segunda parte (1 b) están activados y el segundo transistor (2b) del primer par de transistores (2) de la primera parte (1a) y el segundo transistor (3b) del segundo par de transistores (3) de la primera parte (1a) y el primer transistor (4a) del tercer par de transistores (4) de la segunda parte (1 b) y el primer transistor (5a) del cuarto par de transistores (5) de la segunda parte ( 1 b) están desactivados, y en un segundo modo, el primer transistor (2a) del primer par de transistores (2) de la primera parte (1a) y el primer transistor (3a) del segundo par de transistores (3) de la primera parte (1a) y el segundo transistor (4b) del tercer par de transistores (4) de la segunda parte (1 b) y el segundo transistor (5b) del cuarto par de transistores (5) de la segunda parte (1 b) están desactivados y el segundo transistor ( 2b) del primer par de transistores (2) de la primera parte (1a) y el segundo transistor (3b) del segundo par de transistores (3) de la primera parte (1a) y el primer transistor (4a) del tercer par de transistores (4) de la segunda parte (1 b) y el primer transistor (5a) del cuarto par de transistores (5) de la segunda parte (1 b) están activados, y en un tercer modo, el primer transistor (2a) del primer par de transistores (2) de la primera parte (1a) y el segundo transistor (3b) del segundo par de transistores (3) de la primera parte (1a) y el segunda transistor (4b) del tercer par de transistores (4) de la segunda parte (1 b) y el primer transistor (5a) del cuarto par de transistores (5) de la segunda parte (1b) están activados y el segundo transistor (2b) del primer par de transistores (2) de la primera parte (1a) y el primer transistor (3a) del segundo par de transistores (3) de la primera parte (1a) y el primer transistor (4a) del tercer par de transistores (4) de la segunda parte (1b) y el segundo transistor (5b) del cuarto par de transistores (5) de la segunda parte (1b) están desactivados, y en un cuarto modo, el primer transistor (2a) del primer par de transistores (2) de la primera parte (1a) y el segundo transistor (3b) del segundo par de transistores (3) de la primera parte (1a) y el segundo transistor (4b) del tercer par de transistores (4) de la segunda parte (1b) y el primer transistor (5a) del cuarto par de transistores (5) de la segunda parte (1b) están desactivados y el segundo transistor (2b) del primer par de transistores (2) de la primera parte (1a) y el primer transistor (3a) del segundo par de transistores (3) de la primera parte (1a) y el pri50 mer transistor (4a) del tercer par de transistores (4) de la segunda parte (1b) y el segundo transistor (5b) del cuarto par de transistores (5) de la segunda parte (1 b) están activados.