Patent SU-1014001-A1 (SU)
Title: Устройство дл приема информации
Inventor: KHARITONOV PETR T
IPC: G08C19/28
Filed: 1981-12-11
Granted: 1983-04-23
Abstract: 1. УСТЮЙСТВО ДЛЯ ПРИЕМА ИН .ФОРМАЦИИ, содержащее датчики сигналов, выходы  которых подключены к информавдонньш  входам коммутатора, выход которого подклю -.  чен к первому входу аналого-цифрового пре . образовател , программно-временной блок, первые  выходы которого соединены с управлйю1ЦИМИ  входами коммутатора, задатчик сигналов,  отличающеес  тем, что, с целью  повышени информативности устройства, в него  введены делитель, умножитель, выштатель,  компаратор, регистры и информационное табло , первые выходы задатчика сигналов подключены  к первым свответствующим входам программно-временного  блока и блока пам ти, второй  и третий выходы соответственно к второму  и третьему входам блока пам ти, к четвертым  входам которого подключены соответственно  третьи выходы программно-времениого  блока, четвертый, п тый, шестой и седьмой  выходы которого соединены соответственно)  с первым, вторым, третьим и четвертым входами  компаратора, выход аналого-цифрового  преобразовател  подключен к первым входам  делител  и п тым входам компаратора и блока  пам ти, первые выходы которого соединены  соответственно с шестыми входами компаратора , первый, второй и третий выходы котороto  соединены соответственно с первым, вторым , и третьим входами первого регистра, вторью  и третьи выходы блока пам ти соединень соотts Т2;Ш1Г А: /11-« I  &amp;НБЛЯч:11:ЖА ветственно с вторыми входами делител  и пер|Выми  входами первого умножител , выходы   которого подключены соответстпенио к первым  входам второго регистра, выходы первого и  второго регистров подключены соответственно  к входам информационного табло, выходь  целител  через первые входы последовательно  соединенных второго умножител  и вычитател  соединены с вторыми входами первого умножител , шестой, седьмой, восьмой, дев тый и дес тььй  выходы программно-временного блока соединены  соответственно с третьим входом делител , вторым  входом второго умножител , вторым входом  вычитател  и четвертым входом первого регистра , третьим входом первого умножител ,  вторым входом второго регистра. . 2. Устройство по п. 1,отличающее  с   тем, что компаратор содержит элемент  сравнени , элементы задержки, элемент И,  элемент ИЛИ, блок элементов ИЛИ, регистры,  триггеры, первый и второй, выходы элемента  сравнени  подключены соответственно к первым  входам первого и второго триггеров,  выходы которых соединены с первым и вто- рым  входами элемента И, выходы первого и  второго элементов задержки подключеныj 4 ; соответственно к вторым входам первого иi О О. второго триггеров, выходы первого и второго ,  регистров подключены соответственно к первым  и вторым входам блока элементов ИЛИ,   выхода которого соединены, с первыми входа- i  ми элемента сравнени , к второму входу которого  подключен выход элемента И, первый и  второй входа которого  вл ютс  третьим и  четвертым входами компаратора, третьи входы  злемента сравнени  соединень с п тымивходами  компаратора, первый, второй и третий выходы  которого  вл ютс  соответственно выходами  триггеров и элемента И, первые входы , регистров  вл ютс  шестыми входами  компараторг. третий вход компаратора соеди