Patent DE-102016103820-B4 (DE)
Title: Halbleitervorrichtung, Layoutsystem und Standardzellbibliothek
Inventor: LEE DAE-SEONG
IPC: H01L21/822
Filed: 2016-03-03
Granted: 2023-03-30
Abstract: Halbleitervorrichtung, die Folgendes aufweist:ein Substrat, welches eine erste Fläche (I) hat, welche auf einer Seite einer Achse angeordnet ist, welche sich in einer ersten Richtung über das Substrat erstreckt, und eine zweite Fläche (II) des Substrats, welche auf der anderen Seite der Achse angeordnet ist;eine Mehrzahl an ersten Gateleitungen (122), welche sich über die erste Fläche (I) und die zweite Fläche (II) entlang einer ersten Linie in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt, und relativ zu dem Substrat auf einem ersten Niveau (L1) in der Vorrichtung angeordnet ist;eine Mehrzahl an zweiten Gateleitungen (124), welche sich über die erste Fläche (I) und die zweite Fläche (II) entlang einer zweiten Linie in der zweiten Richtung und von den ersten Gateleitungen (122) in der ersten Richtung beabstandet erstreckt und auf dem ersten Niveau (L1) in der Vorrichtung angeordnet ist;eine erste Verbindung (132), welche einen Eingangsanschluss eines ersten Transistors (MP2), welcher durch eine der ersten Gateleitungen (122) gebildet wird, und einen Eingangsanschluss eines vierten Transistors (MN4), welcher durch eine der zweiten Gateleitungen (124) gebildet wird, in der ersten Fläche (I) elektrisch verbindet und der relativ zu dem Substrat auf einem zweiten Niveau (L2) höher als das erste Niveau (L1) angeordnet ist;eine zweite Verbindung (134), welche einen Eingangsanschluss eines zweiten Transistors (MN2), welcher durch eine der ersten Gateleitungen (122) gebildet wird, und einen Eingangsanschluss eines dritten Transistors (MP4), welcher durch eine der zweiten Gateleitungen (124) gebildet wird, in der ersten Fläche (I) elektrisch verbindet und auf einem dritten Niveau (L3) höher als das erste Niveau (L1) und niedriger als das zweite Niveau (L2) angeordnet ist;eine dritte Verbindung (136), welche auf dem zweiten Niveau (L2) in der Vorrichtung angeordnet ist; undeine vierte Verbindung (138), welche auf dem dritten Niveau (L3) in der Vorrichtung angeordnet ist, undwobei der Eingangsanschluss des zweiten Transistors (MN2) und der Eingangsanschluss eines fünften Transistors (MN6) jeweils durch Teile der ersten Gateleitungen (122) gebildet werden, und der Eingangsanschluss des vierten Transistors (MN4) und der Eingangsanschluss eines siebten Transistors (MN8) jeweils durch Teile der zweiten Gateleitungen (124) gebildet werden,wobei die ersten Gateleitungen (122) und die zweiten Gateleitungen (124) jeweils zwischen der ersten Verbindung (132) und der zweiten Verbindung (134) sowie zwischen der dritten Verbindung (136) und der vierten Verbindung (138) voneinander getrennt sind,so dass der erste Transistor (MP2), der vierte Transistor (MN4), der siebte Transistor (MN8) und ein sechster Transistor (MP6) durch dasselbe erste Eingangssignal (A) angesteuert werden, undso dass der zweite Transistor (MN2), der dritte Transistor (MP4), der fünfte Transistor (MN6) und ein achter Transistor (MP8) durch dasselbe zweite Eingangssignal (B) angesteuert werden.