Patent DE-102011054829-B4 (DE)
Title: Nichtflüchtige Speichervorrichtung, welche widerstandsveränderliche Elemente hat, und verwandte Systeme und Verfahren
Inventor: PARK HEUNG-KYU
IPC: H01L27/24
Filed: 2011-10-26
Granted: 2022-06-09
Abstract: Nichtflüchtige Speichervorrichtung, aufweisend:ein Substrat (11);eine erste Wortleitung (61, 61A, 86) auf dem Substrat (11);eine Isolierschicht auf der ersten Wortleitung (61, 61A, 86);eine zweite Wortleitung (62, 62A, 87) auf der Isolierschicht, wobei die Isolierschicht zwischen der ersten und der zweiten Wortleitung (61, 61A, 86; 62, 62A, 87) ist, und wobei die erste Wortleitung (61, 61A, 86) zwischen der zweiten Wortleitung (62, 62A, 87) und dem Substrat (11) ist;eine Bit-Säule (41, 42, 45, 81, 85), welche sich benachbart zu der ersten Wortleitung (61, 61A, 86), der Isolierschicht und der zweiten Wortleitung (62, 62A, 87) in einer Richtung rechtwinklig hinsichtlich einer Oberfläche des Substrats (11) erstreckt, wobei die Bit-Säule (41, 42, 45, 81, 85) elektrisch leitfähig ist;eine erste Speicherzelle (MC1), welche ein erstes widerstandsveränderliches Element (57A) aufweist, welches elektrisch zwischen der ersten Wortleitung (61, 61A, 86) und der Bit-Säule (41, 42, 45, 81, 85) gekoppelt ist, wobei die erste Speicherzelle (MC1) weiter ein erstes Diodenelement (SD1) aufweist, welches elektrisch in Serie mit dem ersten widerstandsveränderlichen Element (57A) zwischen der ersten Wortleitung (61, 61A, 86) und der Bit-Säule (41, 42, 45, 81, 85) gekoppelt ist, und wobei das erste Diodenelement (SD1) eine erste Metallsilizidschicht (53A) und eine erste Siliziumschicht aufweist; undeine zweite Speicherzelle (MC2), welche ein zweites widerstandsveränderliches Element (57B) aufweist, welches elektrisch zwischen der zweiten Wortleitung (62, 62A, 87) und der Bit-Säule (41, 42, 45, 81, 85) gekoppelt ist, wobei die zweite Speicherzelle (MC2) weiter ein zweites Diodenelement (SD2) aufweist, welches elektrisch in Serie mit dem zweiten widerstandsveränderlichen Element (57B) zwischen der zweiten Wortleitung (62, 62A, 87) und der Bit-Säule (41, 42, 45, 81, 85) gekoppelt ist, und wobei das zweite Diodenelement (SD2) eine zweite Metallsilizidschicht (53B) und eine zweite Siliziumschicht aufweist;wobei die Bit-Säule (41, 42, 45, 81, 85) ein Halbleitermaterial benachbart der ersten und der zweiten Speicherzelle (MC1 ;MC2) aufweist, welches eine erste Dotierungskonzentration hat, wobei die erste Siliziumschicht elektrisch zwischen der ersten Metallsilizidschicht (53A) und dem Halbleitermaterial der Bit-Säule (41, 42, 45, 81, 85) gekoppelt ist, wobei die zweite Siliziumschicht elektrisch zwischen der zweiten Metallsilizidschicht (53B) und dem Halbleitermaterial der Bit-Säule (41, 42, 45, 81, 85) gekoppelt ist, und wobei die erste und die zweite Siliziumschicht eine zweite Dotierungskonzentration haben, welche geringer ist als die erste Dotierungskonzentration,wobei die erste Speicherzelle (MCI) weiter die erste Siliziumschicht aufweist, wobei die erste Siliziumschicht zwischen dem Halbleitermaterial der Bit-Säule (41, 42, 45, 81, 85) und der ersten Metallsilizidschicht (53A) ist, und wobei das erste widerstandsveränderliche Element (57A) zwischen der ersten Metallsilizidschicht (53A) und der ersten Wortleitung (61, 61A, 86) ist, undwobei die zweite Speicherzelle (MC2) weiter die zweite Siliziumschicht aufweist, und die zweite Metallsilizidschicht (53B), wobei die zweite Siliziumschicht zwischen dem Halbleitermaterial der Bit-Säule (41, 42, 45, 81, 85) und der zweiten Metallsilizidschicht (53B) ist, und wobei das zweite widerstandsveränderliche Element (57B) zwischen der zweiten Metallsilizidschicht (53B) und der zweiten Wortleitung (62, 62A, 87) ist.