Patent DE-202021100221-U1 (DE)
Title: Gerät zum Aufbau der programmierbaren digitalen Mikroprozessor-Systeme
IPC: G06F7/00
Filed: 2021-01-18
Abstract: Gerät für den Aufbau der programmierbaren digitalen Mikroprozessor-Systeme, bestehend aus einem Eingangsblock, der Signale von Gebern aufnimmt und einen bestimmten Schlüssel an seinem Ausgang erstellt;aus einem Ausgangsblock zur Aufzeichnung der Schlüsselwerte, die aus allen logischen Kanälen des Mehrkanal-Rechenwerks und aus dem Schalt- und Rechenblock in die entsprechenden Speicherzellen übermittelt werden und über Digital-Analogwandler an elektronische Geräte, elektrisch angetriebene Geräte und Alarmanagen übertragen werden;aus einem Programmblock;aus einem Befehls-Verteilungsmodul (BVM), welches mit den Eingängen mit bestimmten Ausgängen des Programmblocks sowie mit den Ausgängen mit den Eingängen der entsprechenden Blocks und Module verknüpft ist;aus einem Arbeitsspeicherblock;aus einem Synchronisations- und Schalt- und Rechenblock, bestehend aus den Elementen UND-ODER, aus den Elementen AUSSCHLIESSENDES ODER, UND-Elementen, Zählflipflops, Decodern, wobei die entsprechenden Decoder-Eingänge mit drei bestimmten Ausgängen des BVM-Moduls verknüpft sind und die ersten Eingänge der ersten zwei UND des UND-ODER-Elements mit dem dritten und vierten Ausgang des Decoders verknüpft sind, die zweiten Eingänge an den Ausgang des Eingangsblocks angeschlossen sind, die durch die erste und die zweite Eingangsgruppe mit den Informationsausgängen der gesteuerten Anlage und mit der Gruppe der Adress-Ausgänge des Programblocks sowie mit dem Ausgang des Arbeitsspeichers verknüpft sind, der Ausgang des UND-ODER-Elements an den ersten Eingang des AUSSCHLIESSENDES ODER-Elements angeschlossen ist, dessen zweiter Eingang mit einem bestimmten Ausgang des BVM-Moduls verknüpft ist, der Ausgang des AUSSCHLIESSENDES ODER-Elements mit dem ersten Eingang des dritten UND-Elements verknüpft ist, der durch den zweiten Eingang mit dem Ausgang des verknüpft, der Informationseingang der gesteuerten Flipflops ist mit dem direkten Ausgang der gesteuerten Speicherzelle und der invertierende Ausgang des Flipflops über einen gemeinsamen Bus des Schaltsystems an den Ausgangsblock angeschlossen, drei gesteuerte Eingänge des gesteuerten Elements sind mit drei bestimmten Ausgängen des BVM-Moduls verknüpft, einer davon ist auch mit dem zweiten Eingang des ersten AUSSCHLIESSENDES ODER-Elements und der andere mit dem ersten Eingang des fünften ODER-Elements verknüpft, der Ausgang des Letzteren ist an den Eingang des neunten UND-Elements angeschlossen. Im Gerät,im Schalt- und Rechenblock, der logische Funktionen, die einstellige Eingangsvariablen berechnet, die über die entsprechenden logischen Elemente an den Zähleingang des Zählflipflop gelangen, sind die ersten Eingänge des dritten und des vierten UND-Elements als Bestandteil der UND-ODER-Elemente an die entsprechenden zwei Decoder-Ausgänge angeschlossen. Die zweiten Eingänge sind mit dem Ausgang des Steuerelements des Mehrkanal-Rechenblocks und mit dem Ausgang des diskreten Moduls DM verknüpft. Die Eingänge des ersten und des zweiten Decoders im Mehrkanal-Rechenblock sind an die entsprechenden Ausgänge des BVM-Moduls angeschlossen. Bestimmte Ausgänge des ÜSB-Übertrags-Steuerblocks, der die Rechenoperationen Addition und Subtraktion sichert, sind mit den entsprechenden Eingängen der zweiten UND-Elemente aller logischen Kanäle bis auf den ersten verknüpft.Der zweite Eingang des zweiten UND-Elements des ersten logischen Kanals ist gemeinsam mit dem entsprechenden Eingang des ÜSB-Blocks an den Ausgang des ersten AUSSCHLIESSENDES ODER-Elements der Mehrkanal-Rechenblocks angeschlossen, wobei der entsprechende Ausgang des ersten Decoders mit dem zweiten Eingang des neunten UND-Elements verknüpft ist. Die Eingänge des achten UND-Elements sind mit den Ausgängen des Synchronisationsblocks und des sechsten ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des vierten ODER-Elements verknüpft, dessen Ausgang an den „0“-Zurücksetz-Eingang der zweiten Zählflipflops aller logischen Kanäle angeschlossen ist. Die Eingänge des fünften UND-Elements sind mit dem bestimmten Ausgang des BVM-Moduls sowie mit dem entsprechenden Ausgang des Synchronisationsblocks verknüpft. Der Ausgang des sechsten UND-Elements verknüpft. Die Eingänge des AUSSCHLIESSENDES ODER-Elements sind an den bestimmten Ausgang des BVM-Moduls und den ersten T1-Bus aus den gemeinsamen Bussen des Verbindungssystems verknüpft. Der Ausgang ist mit dem zweiten Eingang des fünften ODER-Elements verknüpft. Im Mehrkanal-Rechenblock gibt es „n“ der gleichen Schaltkreisfragmente Φ1...Φn gemäß der Anzahl der logischen Kanäle, Jedes Schaltkreiselement ist mit dem entsprechenden logischen Kanal verknüpft und enthält zwei logische Elemente ODER und AUSSCHLIESSENDES ODER, wobei der zweite und der dritte Eingang des ODER-Elements mit dem Ausgang des zweiten UND-Elements des entsprechenden logischen Kanals und mit dem entsprechenden Ausgang des im Gerät vorhandenen Befehlsverteilungsmoduls BVM verknüpft ist.Der Ausgang ist mit dem ersten Eingang des AUSSCHLIESSENDES ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des ersten Zählflipflops des entsprechenden logischen Kanals angeschlossen ist. Die Ausgänge der AUSSCHLIESSENDES ODER-Elemente, die die Ausgänge der entsprechenden Schaltkreisfragmente sind, sind mit den Informationseingängen des elektronischen Schalters und des gesteuerten Elements des Mehrkanal-Rechenblocks verknüpft, wobei der erste Eingang des ersten AUSSCHLIESSENDES ODER-Elements mit dem Ausgang des sechsten UND-Elements verknüpft ist. Im Schalt- und Rechenblock ist das erste ODER-Element, das mit drei Eingängen und mit dem Ausgang des BVM-Moduls verknüpft ist, mit dem Ausgang des fünften UND-Elements und mit dem Ausgang des neunten UND-Elements und mit dem Ausgang mit dem ersten Eingang des achten UND-Elements verknüpft. Die Eingänge des neunten UND-Elements sind entsprechend an den Ausgang des AUSSCHLIESSENDES ODER-Elements und an den bestimmten Ausgang des BVM-Moduls angeschlossen. Der Zähleingang des zweiten Zählflipflops ist mit dem Ausgang des achten UND-Elements verknüpft. Das ODER-Element ist mit den Eingängen mit dem bestimmten Ausgang des BVM-Moduls und mit dem CT-Bus der Alarmsignalübertragung verknüpft. Der Ausgang ist mit dem Sperreingang des Decoders des Schalt- und Rechenblocks sowie mit den Eingängen des dritten, vierten, sechsten, zehnten und elften UND-Elements verknüpft. Der andere Eingang des sechsten UND-Elements ist mit dem Inversionsausgang des zweiten Zählflipflops verknüpft. Der Ausgang ist mit den Sperreingängen des ersten und des zweiten Decoders, mit den entsprechenden Eingängen des vierten, fünften und zehnten UND-Elements des Mehrkanal-Rechenblocks sowie mit dem Sperreingang des Decoders des Verbindungssystems und mit dem bestimmten Eingang des dritten UND-Elements jedes logischen Kanals verknüpft. Die Eingänge des siebten UND-Elements sind an die entsprechenden Ausgänge des Synchronisationsblocks und des BVM-Moduls angeschlossen. Der Ausgang ist mit dem „0“-Zurücksetz-Eingang des zweiten Zählflipflops und zwei Eingänge des fünften UND-Elements sind mit dem Ausgang des Decoders und mit dem Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements verknüpft. Der zweite Eingang des achten UND-Elements ist an den entsprechenden Ausgang des Synchronisationsblocks angeschlossen. Der Ausgang des UND-NICHT-Elements ist mit dem dritten Eingang des dritten UND-Elements verknüpft. Der erste Eingang des UND-NICHT-Elements ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Der zweite Eingang des zehnten UND-Elements im Mehrkanal-Rechenblock ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Der Ausgang ist mit dem anderen Eingang des sechsten UND-Elements und mit dem bestimmten Eingang des zweiten UND-Elements aller logischen Kanäle verknüpft. Jeder von ihnen enthält ein logisches UND-NICHT-Element, das mit seinem ersten Eingang an den entsprechenden Ausgang des BVM-Moduls angeschlossen ist und mit dem Ausgang mit dem bestimmten Eingang des dritten UND-Elements des entsprechenden Mehrkanal-Rechenblocks verknüpft ist. Der Block des beschleunigten Übertrags ÜSB hat eine Struktur, die durch die nachfolgenden logischen Funktionen ermittelt wird:M2 = M1 • B1 + P1M3 = M1 • B1 • B2 + P1 • B2 + P2M4 = M1 • B1 • B2 • B3 + P1 • B2 • B3 + P2 • B3 + P3............................Mn = M1 • B1 • B2 ...... Bn-1 + P1 • B2 • B3 ...... Bn-1 +... +Pn-2 • Bn-1 + Pn-1Mn + 1 = M1 • B1 ....... Bn + P1 • B2 •....• Bn+....+ Pn-1 • Bn + Pn. Dabei sind:M1 - das Signal vom Ausgang des ersten AUSSCHLIESSENDES ODER-Elements des Mehrkanal-Rechenblocks, das am entsprechenden ÜSB-Block ankommt;M2....Mn - die Übertragssignale, die von den Ausgängen des ÜSB-Blocks an den Eingängen der zweiten UND-Elemente aller logischen Kanäle bis auf den ersten ankommen;Mn + 1 - die Übertragssignale, die vom Ausgang des ÜSB-Blocks an den Eingang des diskreten Moduls DM ankommen;B1 ....Bn - die Signale von den Ausgängen der ersten Zählflipflops aller logischen Kanäle, die an den entsprechenden Eingängen des ÜSB-Blocks ankommen;P1....Pn - die Übertragssignale, die von den Ausgängen der zweiten Zählflipflops aller logischen Kanäle an den bestimmten Eingängen des ÜSB-Blocks ankommen, das Modul der Informationsumwandlung MIU, das „n“ des Speichermoduls MP1...MPn nach der Anzahl der gemeinsamen Busse T1...Tn im Verbindungssystem enthält. Jedes Speichermodul enthält einen Zählflipflop, ein logisches UND-Element sowie ein logisches AUSSCHLIESSENDES ODER-Element. Das erste Speichermodul MP1 enthält zusätzlich das zweite UND-Element, wobei der „0“-Zurücksetz-Eingang der Zählflipflops bei allen Speichermodulen mit dem Ausgang des zweiten UND-Elements des ersten Speichermoduls verknüpft ist. Die Eingänge des zweiten UND-Elements sind an die bestimmten Ausgänge des ersten Decoders des Mehrkanal-Rechenblocks und des Synchronisationsblocks angeschlossen. Der Zählflipflop in jedem Speichermodul ist mit dem Ausgang des UND-Elements verknüpft, dessen drei Eingänge mit dem Ausgang des ersten Decoders des Mehrkanal-Rechenblocks, mit dem bestimmten Ausgang des Synchronisationsblocks und mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements verknüpft sind. Der erste und der zweite Eingang des Letzteren sind für alle Speichermodule bis auf den ersten dementsprechend mit den Ausgängen der Zählflipflops dieses und des vorausgehenden Speichermoduls verknüpft. Das erste Speichermodul ist mit dem Ausgang des Zählflipflops dieses Speichermoduls und mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements des Schalt- und Rechenblocks verknüpft.Der dritte elektronische Schlüssel, der mit den Informationseingängen mit den Ausgängen der Zählflipflops aller Speichermodule verknüpft ist, ist mit dem Steuereingang mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Die Ausgänge sind an den gemeinsamen Bus T1...Tn des Verbindungssystems angeschlossen. Im Mehrkanal-Rechenblock wurde die Verbindung zwischen dem zweiten Eingang des UND-NICHT-Elements und dem Ausgang des AUSSCHLIESSENDES ODER-Elements des entsprechenden Schaltkreisfragments Φ1...Φn in jedem logischen Kanal hergestellt. Jeder von ihnen enthält das UND-Element, das mit seinen Eingängen mit dem Ausgang des ersten ODER-Element des Mehrkanal-Rechenblocks und mit dem Ausgang des BVM-Moduls verknüpft ist. Der Ausgang ist mit dem ersten Eingang des ODER-Elements verknüpft. Im Schalt- und Rechenblock ist der Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements mit den Eingängen des UND-NICHT-Elements, mit dem elften UND-Element und dem NICHT-Element verknüpft, dessen Ausgang an den Eingang des zehnten UND-Elements angeschlossen ist. Drei andere Eingänge des zehnten UND-Elements sind mit den Ausgängen des BVM-Moduls, des Synchronisationsblocks und mit dem direkten Ausgang des dritten Zählflipflops verknüpft. Drei andere Eingänge des elften UND-Elements sind mit dem Inversionsausgang des dritten Zählflipflops, mit den Ausgängen des BVM-Moduls und mit dem Synchronisationsblock verknüpft. Der Ausgang des zehnten UND-Elements ist mit dem ersten Eingang des ODER-Elements verknüpft. Der Ausgang des elften UND-Elements ist mit dem Einstellungseingang in „1“ des dritten Zählflipflops verknüpft, dessen Inversionsausgang an den Eingang des dritten UND-Elements angeschlossen ist. Vier Eingänge des zwölften UND-Elements sind mit dem direkten Ausgang des dritten Zählflipflops, mit den bestimmten Ausgängen des BVM-Moduls, des Synchronisationsblocks und des ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des zweiten ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des dritten UND-Elements angeschlossen ist, und der Ausgang ist mit dem Zähleingang des Zählflipflops verknüpft. Der „0“-Zurücksetz-Eingang des dritten Zählflipflops ist mit dem Ausgang des dritten ODER-Elements Zähleingang ist der vierte Zählflipflop mit dem Ausgang des fünfzehnten UND-Elements verknüpft und mit den Eingängen an den Ausgang des Synchronisationsblocks und an den Ausgang des vierten ODER-Elements angeschossen, der mit den Eingängen mit dem bestimmten Ausgang des BVM-Moduls und mit dem Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements des Schalt- und Rechenblocks verknüpft ist. Der vierte Zählflipflop ist mit dem ersten Sperreingang des Decoders und mit den Eingängen des dritten, vierten, zehnten, elften und zwölften UND-Elements des Schalt- und Rechenblocks verknüpft.