Patent SU-1327691-A1 (SU)
Title: Устройство электроразведки фазовым методом
IPC: G01V3/12
Filed: 1985-08-14
Granted: 2005-07-27
Abstract: Устройство электроразведки фазовым методом, содержащее ортогональные индукционные преобразователи, три усилителя по каналам различных составляющих, два формирователя импульсов по нулевым переходам по каналам горизонтальных составляющих, два ключа, два усилителя-выпрямителя и два блока интегрирования в канале определения вектора поля в пространстве, нуль-орган и пороговое устройство в канале измерения вертикальной составляющей, схему ИЛИ, схему ИЛИ-НЕ, три формирователя импульсов и схему НЕ в цепи управления, триггер синхронизации, триггер запрета разряда интеграторов, два разрешающих триггера, формирователь временных интервалов, два измерителя фазовых сдвигов, определитель положения вектора поля, определитель квадрантов и цифровое отсчетное устройство, причем выходы индукционных преобразователей соединены с входами усилителей каналов различных составляющих, а выходы индукционных преобразователей горизонтальных составляющих соединены с входами ключей в канале определения положения вектора поля, выходы которых соединены с входами усилителей-выпрямителей, выходы последних соединены с измерительными входами блоков интегрирования, выход усилителя канала вертикальной составляющей соединен с входом нуль-органа и входом порогового устройства канала вертикальной составляющей, выходы усилителей каналов горизонтальных составляющих соединены с входами формирователей импульсов по нулевым переходам, один выход формирователя импульсов по нулевым переходам одной горизонтальной составляющей соединен с одним входом схемы ИЛИ и первым входом первого измерителя фазового сдвига, один выход формирователя импульсов по нулевым переходам другой горизонтальной составляющей соединен с другим входом схемы ИЛИ и первым входом второго измерителя фазового сдвига, выход схемы ИЛИ соединен с первым входом схемы ИЛИ-НЕ и одним входом триггера синхронизации, второй вход которого, как и вход сброса цифрового отсчетного устройства, через второй формирователь импульса соединен с первым выходом формирователя временных интервалов, выход триггера синхронизации через первый формирователь импульсов соединен с первыми входами разрешающих триггеров, второй вход первого разрешающего триггера соединен с выходом схемы НЕ, выход второго разрешающего триггера соединен с четвертыми разрешающими входами измерителей фазовых сдвигов, определителя положения вектора поля и управляющими входами ключей, выход первого разрешающего триггера через третий формирователь импульсов соединен с одним входом триггера запрета разряда интеграторов и разрешающим входом определителя квадрантов, информационные входы которого соединены со вторыми выходами формирователей импульсов по нулевым переходам каналов горизонтальных составляющих, второй вход триггера запрета разряда интеграторов соединен с выходом окончания счета определителя положения вектора поля, а выход триггера запрета разряда интеграторов соединен со вторым входом схемы ИЛИ-НЕ, выход которой соединен с входами запрета блоков интегрирования, выходы блоков интегрирования соединены соответственно с первым и вторым входами определителя положения вектора поля, третий счетный вход которого соединен с третьим выходом формирователя временных интервалов, вторые входы измерителей фазового сдвига соединены с выходом нуль-органа канала вертикальной составляющей, а третьим входы - с вторым выходом формирователя временных интервалов, выходы измерителей фазового сдвига, определителя положения вектора поля и определителя квадрантов соединены с соответствующими входами цифрового отсчетного устройства, отличающееся тем, что, с целью повышения достоверности измерений, в него введены два пороговых устройства разрешения, схема И и формирователь импульсов, причем входы пороговых устройств разрешения соединены с выходами усилителей-выпрямителей, а их выходы, как и выход порогового устройства канала вертикальной составляющей, соединены с входами введенной схемы И, выход которой через введенный формирователь импульсов соединен с вторым входом второго разрешающего триггера и к входу схемы НЕ.