Patent SU-1188748-A1 (SU)
Title: Процессор дл идентификации и адресовани событий
Inventor: ZHUK VIKTOR I
IPC: G06F40/00
Filed: 1983-04-04
Granted: 1985-10-30
Abstract: 1. ПРОЦЕССОР ДЛЯ ИДЕНТИФИКАЦИИ  И АДРЕСОВАНИЯ СОБЫТИЙ  содержащий регистр ввода, информационный  вход которого  вл етс  первым информационным  входом процессора, регистр вывода , выходы разр дов которого  вл ютс   первым информационным выходом процессора , блок пам ти, счетчик слов, группы элементов  И, блоки сравнени , блоки проверки  комбинаций условий, элемент ИЛИ, регистр  адресной переменной, блок согласовани   с источником констант, блок управлени   и блок формировани  адресов событий, выход  которого соединен с информационным  входом регистра вывода, выходы разр дов  регистра ввода подключены соответственно  к первым входам элементов И каждой группы,  вторые входы которых соединены с выходом  кодов масок блока пам ти, выходы элементов  И каждой группы подключены к первой  группе входов соответствующего блока сравнени , втора .группа входов каждого блока  сравнени  соединена с выходом констант  блока пам ти, выход каждого блока сравнени  подключен к первому информационному  входу соответствующего блока проверки  комбинаций условий, второй и третий информационные  входы которого соединены  соответственно с выходом кодов отнощений  сравнени  и с выходом числа слов в группе  блока пам ти, установочный вход каждого блока проверки комбинаций условий и разрещающий  вход регистра адресной переменной  соединены с выходом установки начальных  значений блока управлени , информационный  вход регистра адресной переменной  подключен к выходам элементов И групп,  вход запрещени  приема соединен с выходом  указател  адресной переменной блока пам ти , а выход подключен к первому информационному  входу блока формировани   адресов событий, второй информационный  вход которого и входы элемента ИЛИ соединены  с выходами блоков проверки комбинаций  условий, выход элемента ИЛИ подключен  к входу признака выполнени  критери  блока управлени , первый, второй  и третий выходы приема которого соединены  SS соответственно с разрещающими входами  блока формировани  адресов событий, реСО  гистра вывода и регистра ввода, первый  и второй входы блока управлени   вл ютс   соответственно входом за вки на прием и  управл ющим входом выдачи процессора,  первый и второй выходы блока управлени    вл ютс  соответственно выходом сигнала  запроса следующего слова и выходом разрешени  выдачи адреса процессора, первый  00 и второй тактовые выходы блока управлени   00 соединены соответственно со счетным входом  1 счетчика слов и с в.ходом разрещени  приема  блока пам ти, адресный вход которого подNU  ключен к выходам разр дов счетчика слов,  00 информационный вход которого соединен  с выходом числа слов в группе блока пам ти,  установочный вход счетчика слов соединен  с первым установочным выходом блока управлени , выход сигнала заданного числа  слов соединен с входом признака числа слов  блока управлени , первый и второй информационные  входы блока согласовани  с источником  констант соединены соответственно  с вторым информационным входом процессора  и с информационным выходом блока  пам ти, первый и второй информационные  выходы блока согласовани  с источником