Patent DE-112013007278-B4 (DE)
Title: Halbleitervorrichtung und Verfahren zu ihrer Herstellung
Inventor: YOSHIMOTO HIROYUKI
IPC: H01L29/739
Filed: 2013-08-29
Granted: 2020-01-30
Abstract: Halbleitervorrichtung, die umfasst:eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps;eine zweite Halbleiterschicht (3) eines zweiten Leitfähigkeitstyps, die auf einer Hauptoberflächenseite der ersten Halbleiterschicht (1) ausgebildet ist, wobei der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp verschieden ist;einen ersten Transistor (TR1), der auf der anderen Hauptoberflächenseite der ersten Halbleiterschicht (1) ausgebildet ist und eine erste Gateelektrode (5; 5a, 5b) umfasst;einen zweiten Transistor (TR2), der auf der anderen Hauptoberflächenseite der ersten Halbleiterschicht (1) ausgebildet ist und eine zweite Gateelektrode (5; 5c, 5d) umfasst, die mit der ersten Gateelektrode (5; 5a, 5b) elektrisch verbunden ist;eine Emitterelektrode (12; 12a, 12b), die mit dem ersten Transistor (TR1) und dem zweiten Transistor (TR2) elektrisch verbunden ist;eine Kollektorelektrode (13), die mit der zweiten Halbleiterschicht (3) elektrisch verbunden ist; undeinen ersten Halbleiterbereich (14) des zweiten Leitfähigkeitstyps, der in Kontakt mit dem zweiten Transistor (TR2) innerhalb der ersten Halbleiterschicht (1) ausgebildet ist, wobeiwenn sich der erste Transistor (TR1) und der zweite Transistor (TR2) in einem Ein-Zustand befinden, ein Strom, der aus Ladungen einer ersten Polarität und Ladungen einer zweiten Polarität entgegengesetzt zur ersten Polarität besteht, von der Kollektorelektrode (13) durch den ersten Transistor (TR1) zur Emitterelektrode (12; 12a, 12b) fließt, aber nicht durch den zweiten Transistor (TR2) fließt, undwenn der erste Transistor (TR1) und der zweite Transistor (TR2) vom Ein-Zustand in den Aus-Zustand umgeschaltet werden, ein Strom, der aus Ladungen der zweiten Polarität besteht, von der ersten Halbleiterschicht (1) durch den ersten Transistor (TR1) zur Emitterelektrode (12; 12a, 12b) fließt, und ein Strom, der aus Ladungen der zweiten Polarität besteht, von der ersten Halbleiterschicht (1) durch den ersten Halbleiterbereich (14) und den zweiten Transistor (TR2) zur Emitterelektrode (12; 12a, 12b) fließt;ferner eine dritte Halbleiterschicht (SL1) umfasst, die auf der anderen Hauptoberflächenseite der ersten Halbleiterschicht (1) ausgebildet ist, wobeider erste Transistor (TR1) und der zweite Transistor (TR2) in der dritten Halbleiterschicht (SL1) ausgebildet sind, wobei der erste Transistor (TR1) umfasstein Paar von ersten Gräben (T1; T1, T2), die voneinander beabstandet ausgebildet sind und die dritte Halbleiterschicht (SL1) durchdringen,ein Paar von ersten Gateisolationsfilmen (6; 6a, 6b), die jeweils auf Innenwänden des Paars von ersten Gräben (T1; T1, T2) ausgebildet sind,ein Paar der ersten Gateelektroden (5a, 5b), die jeweils in das Innere des Paars von ersten Gräben (T; T1, T2) über die ersten Gateisolationsfilme (6; 6a, 6b) eingebettet sind,einen ersten Emitterbereich (4a) des zweiten Leitfähigkeitstyps, der in einem ersten Abschnitt der dritten Halbleiterschicht (SL1) und in Kontakt mit der Emitterelektrode (12; 12a, 12b) ausgebildet ist, wobei der erste Abschnitt zwischen das Paar von ersten Gräben (T; T1, T2) eingefügt ist,einen ersten Kanalbereich (7) des zweiten Leitfähigkeitstyps, der im ersten Abschnitt der dritten Halbleiterschicht (SL1) und in Kontakt mit dem ersten Emitterbereich (4a) und den ersten Gateisolationsfilmen (6; 6a, 6b) ausgebildet ist, undeinen zweiten Emitterbereich (8; 8a, 8b) des ersten Leitfähigkeitstyps, der im ersten Abschnitt der dritten Halbleiterschicht (SL1) und in Kontakt mit der Emitterelektrode (12; 12a, 12b), dem ersten Gateisolationsfilm (6; 6a, 6b) und dem ersten Kanalbereich (7) ausgebildet ist, wobei der zweite Transistor (TR2) umfasstein Paar von zweiten Gräben (T; T3, T4), die voneinander beabstandet mit einem ersten Abstand (W1; W2) dazwischen in einer Draufsicht ausgebildet sind und die dritte Halbleiterschicht (SL1) durchdringen,ein Paar von zweiten Gateisolationsfilmen (6; 6c, 6d), die jeweils auf Innenwänden des Paars von zweiten Gräben (T; T3, T4) ausgebildet sind,ein Paar der zweiten Gateelektroden (5c, 5d), die jeweils in das Innere des Paars von zweiten Gräben (T; T3, T4) über die zweiten Gateisolationsfilme (6; 6c, 6d) eingebettet sind,einen dritten Emitterbereich (4b) des zweiten Leitfähigkeitstyps, der in einem zweiten Abschnitt der dritten Halbleiterschicht (SL1) und in Kontakt mit der Emitterelektrode (12; 12a, 12b) ausgebildet ist, wobei der zweite Abschnitt zwischen das Paar von zweiten Gräben eingebettet (T; T3, T4) ist, undeinen zweiten Kanalbereich (9) des zweiten Leitfähigkeitstyps, der im zweiten Abschnitt der dritten Halbleiterschicht (SL1) und in Kontakt mit der Emitterelektrode (12; 12a, 12b) und den zweiten Gateisolationsfilmen (6; 6c, 6d) ausgebildet ist, und wobei der erste Halbleiterbereich (14) in Kontakt mit dem zweiten Kanalbereich (9) innerhalb der ersten Halbleiterschicht (1) ausgebildet ist.