Patent DE-102014119137-B4 (DE)
Title: Gate-Treiberschaltung und Anzeigevorrichtung
Inventor: REN HUNAN
IPC: G09G3/36
Filed: 2014-12-19
Granted: 2018-11-15
Abstract: Gate-Treiberschaltung, umfassend:
 eine Mehrzahl von Gate-Abtastleitungen und
 N Stufen von in Reihe geschalteten Gate-Treibern;
 wobei ein Ausgangsende eines Gate-Treibers der m-ten Stufe mit einem Ende einer Gate-Abtastleitung der m-ten Stufe verbunden und so ausgelegt ist, dass es ein Gate-Abtastsignal bereitstellt; und das Ausgangsende des Gate-Treibers der m-ten Stufe ferner mit einem Rücksetzende eines Gate-Treibers der (m-1)-ten Stufe verbunden und so ausgelegt ist, dass es ein Rücksetzsignal bereitstellt, wobei N und m für positive ganze Zahlen stehen und m < N;
 wobei jede Stufe von Gate-Treibern einen ersten Transistor (M1), einen zweiten Transistor (M2), einen dritten Transistor (M3), einen vierten Transistor (M4), einen fünften Transistor (M5), einen sechsten Transistor (M6), einen siebten Transistor (M7), einen achten Transistor (M8), einen neunten Transistor (M9), einen zehnten Transistor (M10), einen ersten Kondensator (C1) und einen zweiten Kondensator (C2) umfasst;
 ein Gate-Anschluss des ersten Transistors (M1) mit einem Auslösesignaleingangsende (STP) verbunden ist, ein Drain-Anschluss des ersten Transistors (M1) mit einem Drain-Anschluss des zweiten Transistors (M2) verbunden ist und der Drain-Anschluss des ersten Transistors (M1) mit einem Gate-Anschluss des fünften Transistors (M5) verbunden ist, und ein Source-Anschluss des ersten Transistors (M1) mit einem hochpegeligen Signaleingangsende (VGH) verbunden ist;
 ein Gate-Anschluss des zweiten Transistors (M2) mit einem ersten Rücksetzsignaleingangsende (Reset) verbunden ist und ein Source-Anschluss des zweiten Transistors (M2) mit einem niedrigpegeligen Signaleingangsende (VGL) verbunden ist;
 ein Gate-Anschluss des dritten Transistors (M3) mit einem Gate-Anschluss des sechstes Transistors (M6) verbunden ist, ein Drain-Anschluss des dritten Transistors (M3) mit dem Drain-Anschluss des zweiten Transistors (M2) verbunden ist und ein Source-Anschluss des dritten Transistors (M3) mit den niederpegeligen Signaleingangsende (VGL) verbunden ist;
 ein Gate-Anschluss des vierten Transistors (M4) mit dem ersten Rücksetzsignaleingangsende (2_Reset) verbunden ist, ein Source-Anschluss des vierten Transistors (M4) mit dem niederpegeligen Signaleingangsende (VGL) verbunden ist und ein Drain-Anschluss des vierten Transistors (M4) mit einem Ausgangsende (Gout) verbunden ist;
 ein Gate-Anschluss des fünften Transistors (M5) mit einer Elektrode des zweiten Kondensators (C2) und dem Drain-Anschluss des ersten Transistors (M1) verbunden ist, ein Drain-Anschluss des fünften Transistors (M5) mit einem Drain-Anschluss des sechsten Transistors (M6) verbunden ist und der Drain-Anschluss des fünften Transistors (M5) an einem Ausgangsende (Gout) angeordnet ist und ein Source-Anschluss des fünften Transistors (M5) mit einem ersten Taktsignaleingangsende (CKB) verbunden ist;
 ein Gate-Anschluss des sechsten Transistors (M6) mit dem Gate-Anschluss des dritten Transistors (M3) verbunden ist, ein Source-Anschluss des sechsten Transistors (M6) mit den niederpegeligen Signaleingangsende (VGL) verbunden ist und ein Drain-Anschluss des sechsten Transistors (M6) mit einem Drain-Anschluss des siebten Transistors (M7) verbunden ist;
 ein Gate-Anschluss des siebten Transistors (M7) mit einem zweiten Taktsignaleingangsende (CK) verbunden ist und ein Source-Anschluss des siebten Transistors (M7) mit dem niederpegeligen Signaleingangsende (VGL) verbunden ist;
 ein Gate-Anschluss des achten Transistors (M8) mit einem zweiten Rücksetzsignaleingangsende (G_reset) verbunden ist, ein Source-Anschluss des achten Transistors (M8) mit dem niederpegeligen Signaleingangsende (VGL) verbunden ist und ein Drain-Anschluss des achten Transistors (M8) mit der anderen Elektrode des zweiten Kondensators (C2) verbunden ist;
 ein Gate-Anschluss des neunten Transistors (M9) mit dem zweiten Rücksetzsignaleingangsende (G_reset) verbunden ist, ein Source-Anschluss des neunten Transistors (M9) mit dem niederpegeligen Signaleingangsende (VGL) verbunden ist und ein Drain-Anschluss des neunten Transistors (M9) mit dem Gate-Anschluss des fünften Transistors (M5), einem Gate-Anschluss des zehnten Transistors (M10) und dem Drain-Anschluss des ersten Transistors (M1) verbunden ist;
 der Gate-Anschluss des zehnten Transistors (M10) mit dem Drain-Anschluss des ersten Transistors (M1) verbunden ist, ein Source-Anschluss des zehnten Transistors (M10) mit dem niederpegeligen Signaleingangsende (VGL) verbunden ist und ein Drain-Anschluss des zehnten Transistors (M10) mit einer Elektrode des ersten Kondensators (C1) verbunden ist und die andere Elektrode des ersten Kondensators (C1) mit dem ersten Taktsignaleingangsende (CKB) verbunden ist,
 wobei das zweite Rücksetzsignaleingangsende (G_reset) gleichzeitig Rücksetzsignale für die gesamte Gate-Treiberschaltung im Zeitraum eines Einzelbildes bereitstellt.