Patent SU-1457652-A1 (SU)
Title: Цифровой фильтр
Filed: 1987-04-29
Granted: 2008-04-20
Abstract: Цифровой фильтр, содержащий блок управления, первый счетчик, дешифратор, элемент И, блок памяти, умножитель и накапливающий сумматор, информационный вход которого подключен к выходу умножителя, первый информационный вход которого подключен к выходу блока памяти, и первый вход элемента И является информационным входом фильтра, отличающийся тем, что, с целью повышения быстродействия, в него введены второй счетчик, первый и второй элементы НЕ, блок элементов И-ИЛИ, элемент 2И-3ИЛИ, регистр, блок постоянной памяти, элемент ИЛИ и регистр коэффициента, выход которого подключен к второму информационному входу умножителя, первый выход блока управления подключен к счетному входу первого счетчика, информационный выход которого подключен к входу дешифратора и первому входу блока элементов И-ИЛИ, выход которого подключен к первому адресному входу блока памяти, выход которого подключен к информационному входу регистра, выход которого является информационным выходом фильтра, входом синхронизации приема информации которого является второй вход элемента И, выход которого подключен к первому входу элемента 2И-3ИЛИ, выход которого подключен к информационному входу блока памяти, второй адресный вход которого соединен с вторым входом блока элементов И-ИЛИ, информационным входом регистра коэффициента и подключен к первому выходу блока постоянной памяти, первый, второй и третий адресные входы которого подключены соответственно к второму, третьему и четвертому выходам блока управления, пятый и шестой выходы которого подключены соответственно к тактовому входу регистра коэффициента и входу управления записью (считыванием) блока памяти, выходы со второго по восьмой блока постоянной памяти подключены соответственно к входу синхронизации накапливающего сумматора, второму, третьему и четвертому входам элемента 2И-3ИЛИ, третьему входу блока элементов И-ИЛИ, счетному входу второго счетчика и входу окончания записи блока управления, седьмой и восьмой выходы которого подключены к входам синхронизации соответственно приема и выдачи умножителя, пятый вход элемента 2И-3ИЛИ подключен к выходу накапливающего сумматора, вход синхронизации выдачи которого соединен с входом синхронизации обработки блока управления и является входом синхронизации обработки фильтра, входом запуска которого является вход запуска блока управления, вход синхронизации выдачи которого соединен с тактовым входом регистра и является входом синхронизации выдачи фильтра, входом логической единицы которого является шестой вход элемента 2И-3ИЛИ, девятый выход блока постоянной памяти подключен к входу элемента ИЛИ, выход которого подключен к четвертому входу блока элементов И-ИЛИ и входу первого элемента НЕ, выход которого подключен к пятому входу блока элементов И-ИЛИ, шестой и седьмой входы которого подключены соответственно к информационному выходу второго счетчика и выходу второго элемента НЕ, вход которого подключен к шестому выходу блока постоянной памяти, выход дешифратора подключен к входу установки адреса блока управления, при этом блок управления содержит три триггера, делитель частоты, счетчик, десять элементов И и шесть элементов ИЛИ, выход первого элемента И подключен к первому входу первого элемента ИЛИ, выход которого подключен к S-входу первого триггера, выход которого подключен к первому входу второго элемента И и первому входу второго элемента ИЛИ, выход которого подключен к первому входу третьего элемента И, второй вход которого соединен с первым входом четвертого и пятого элементов И и подключен к первому выходу делителя частоты, второй выход которого подключен к второму входу второго элемента И и первому входу шестого элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого соединен с R-входом второго триггера и подключен к выходу седьмого элемента И, первый вход которого соединен с первыми входами восьмого элемента И и четвертого элемента ИЛИ и подключен к третьему выходу делителя частоты, четвертый выход которого подключен к R-входу третьего триггера и второму входу четвертого элемента ИЛИ, выход которого подключен к первым входам девятого и десятого элементов И, выход третьего триггера подключен к второму входу первого элемента ИЛИ и счетному входу счетчика, выход переноса которого подключен к второму входу второго элемента ИЛИ и первому входу пятого элемента ИЛИ, выход которого подключен к входу обнуления счетчика, выход девятого элемента И подключен к первому входу шестого элемента ИЛИ, второй вход которого подключен к выходу восьмого элемента И, выход четвертого элемента И подключен и R-входу первого триггера, S-вход второго триггера подключен к выходу пятого элемента И, второй вход которого соединен с вторым входом седьмого элемента И, входом делителя частоты и является входом синхронизации обработки