Patent UA-129952-U (UA)
Title: Формувач двофазної послідовності імпульсів з перенастроюваними часовими параметрами
IPC: H03K3/78
Filed: 2018-04-12
Abstract: Формувач двофазної послідовності імпульсів з перенастроюваними часовими параметрами містить два двійкових лічильники, перший з яких реверсивний, налагоджений на режим віднімання, що має вхід подачі імпульсів синхронізації, вихід переповнювання, вхід дозволу синхронного паралельного завантаження і входи подачі даних при завантаженні, вхід дозволу режиму лічби, вхід асинхронної установки у нульовий стан (при цьому активний сигнал на вході дозволу синхронного паралельного завантаження має пріоритет по відношенню до активного сигналу на вході дозволу режиму лічби. Активний сигнал на вході асинхронної установки у нульовий стан має пріоритет по відношенню до активного сигналу на вході дозволу синхронного паралельного завантаження і на вході дозволу режиму лічби); стартостопний пристрій, який містить тригер зі входом асинхронної установки у нульовий стан і ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора, підключеного до джерела живлення; перший і другий елементи І; перший і другий елементи АБО; загальна точка послідовно з'єднаних резистора і конденсатора з'єднана з першими входами першого і другого елементів І; другий вхід першого елемента І утворює вхід подачі імпульсів зупинки формування вихідних імпульсів; вихід першого елемента І з'єднано зі входом установки тригера у нульовий стан; перший вхід першого елемента АБО з'єднано з виходом тригера; вихід першого елемента АБО з'єднано з першим входом другого елемента І; вихід другого елемента І з'єднано зі входами асинхронної установки у нульовий стан першого і другого лічильників. Введено третій і четвертий елементи І, при цьому стартостопний пристрій виконано на асинхронному RS-тригері, а замість другого чотирирозрядного лічильника введено дворозрядний віднімальний лічильник з послідовністю переходів 00-11-10-01-00, виконаний на двох JK-тригерах зі входом асинхронної установки у нульовий стан; перший JK-тригер має інверсні входи J і K; другий JK-тригер має інверсні і прямі входи J і K, які об'єднано по І. Інверсні входи JK-тригерів з'єднано з виходом другого елемента АБО і входом дозволу синхронного паралельного завантаження першого лічильника. Прямі входи J і K другого JK-тригера з'єднано з інверсним виходом першого JK–тригера. Прямий вихід першого JK-тригера з'єднано з першими входами третього і четвертого елементів І, з другим входом першого елемента АБО. Перший і третій входи завантаження першого лічильника з'єднано з рівнем логічного нуля, другий вхід завантаження з'єднано з інверсним виходом першого JK-тригера, четвертий вхід завантаження першого лічильника з'єднано з рівнем логічної одиниці; прямий вихід другого JK-тригера з'єднано з другим входом четвертого елемента І і третім входом першого елемента АБО; виходи другого, третього і четвертого розрядів першого лічильника з'єднано зі входами другого елемента АБО. Тактові входи першого і другого лічильників утворюють вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; вхід асинхронної установки в одиничний стан RS-тригера утворює вхід подачі імпульсів запуску; вихід третього елемента І утворює вихід першої фази (F1), а вихід четвертого елемента І утворює вихід другої фази (F2) імпульсів.