Patent SU-1188747-A1 (SU)
Title: Устройство дл сопр жени процессоров в мультипроцессорной системе
Inventor: MOLOKOV VLADIMIR P
IPC: G06F13/18
Filed: 1984-06-28
Granted: 1985-10-30
Abstract: УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ  ПРОЦЕССОРОВ В МУЛЬТИПРОЦЕССОРНОЙ  СИСТЕМЕ, содержащее блок  двунаправленных приемопередатчиков управл ющих  сигналов, блок двунаправленных  приемопередатчиков информации, блок двунаправленных  приемопередатчиков адреса,  блок фиксации направлени  обмена, блок  прерывани , дешифратор адреса внутренней  магистрали и три регистра, причем информационный  вход-выход блока двунаправленных  приемопередатчиков информации соединен с  шиной данных обш.ей магистрали системы,  информационный вход-выход блока двунаправленных  приемо-передатчиков адреса  соединен с адресной шиной общей магистрали  системы, первый, второй, третий и четвертый  входы-выходы блока двунаправленных  приемопередатчиков управл ющих сигналов  соединены с шинами чтени , ввода,  записи и вывода общей магистрали системы  соответственно, разрешающий вход блока  фиксации направлени  обмена соединен с  шиной приоритета общей магистрали системы , первый выход блока фиксации направлени  обмена соединен с шиной приоритета  общей магистрали системы, первый и  второй выходы блока прерываний подключены  к первой и второй шинам запроса прерывани  внутренней магистрали процессора,  информационные выходы блоков двунаправленных  приемопередатчиков управл ющих  сигналов, информации и адреса подключены к шике данных внутренней магистрали процессора , информационный вход дешифратора  адреса внутренней магистрали подключен к  адресной шине внутренней магистрали процессора , первый н второй выходы дешифратора  адреса внутренней магистрали  подключены к шине завершени  операции  внутренней магистрали и запрета запоминающего  устройства на внутренней магистрали  процессора соответственно, при этом второй  выход блока фиксации направлени  обмена  соединен с входом выбора направлени  блока двунаправленных приемопередатчиков  управл ющих сигналов, первый, второй , третий и четвертый информационный  входы которого соединены с первым, вторым , третьим и четвертым информационны  ми выходами первого регистра соответственно , п тый информационный выход которого  (Л соединен с входом требовани  доступа блока  фиксации направлени  обмена, третий  выход которого соединен с входом выбора  направлени  блока двунаправленных приемопередатчиков  адреса, информационный  вход которого соединен с информационным  выходом второго регистра, информационный  вход которого соединен с первым иноо  формационным входо.м блока прерываний,  00 информационными входами первого и треть  его регистров и подключен к шине данных  NU  внутренней магистрали процессора, группа  выходов дешифратора адреса внутренней магистрали  соединена с соответствующими стробирующими  входами первого, второго, третьего  регистров и блока прерываний, информационный  выход третьего регистра соединен  с информационным входом блока двунаправленных  приемопередатчиков информации , отличающеес  тем, что, с целью повышени  производительности и увеличени   срока службы, в него введены блок однонаправленных  приемопередатчиков информации , триггер, счетчик, генератор импульсов , элемент задержки, узел формировани  потенциала, два усилител  сигналов.