Patent DE-102017129745-B4 (DE)
Title: Snubber-Netzwerk zur Dämpfung der Schwingungen an einer Konverterinduktivität eines Spannungsreglers und zugehöriges Verfahren
Inventor: SUDHAUS ANDRÉ
IPC: H02M1/34
Filed: 2017-12-13
Granted: 2020-09-10
Abstract: Snubber-Netzwerk (SN) zur Dämpfung der Schwingungen an einer Konverterinduktivität (L) eines Spannungsreglers (BSIC)- mit einem ersten Snubber-Widerstand (Rs) und- mit einem zweiten Snubber-Widerstand (Rs) und- mit einem ersten Schalttransistor (M) und- mit einem zweiten Schalttransistor (M) und- mit einem ersten Bias-Widerstand (R) und/oder mit einem zweiten Bias-Widerstand (R) und- mit einer ersten Bias-Diode (D) und/oder mit einer zweiten Bias-Diode (D) und- mit einem Begrenzer-Element (D) und- mit einem passiven Entladewiderstand (R) und- mit einem Ausschalttransistor (M),- wobei die Konverterinduktivität (L) einen ersten Anschluss und einen zweiten Anschluss aufweist und- wobei die Konverterinduktivität (L) mit dem ersten Anschluss mit einem ersten Knoten (N1), der insbesondere schaltend ist, verbunden ist und- wobei ein High-Side-Transistor (T1) mit dem seinem Drain-Anschluss mit einem ersten Knoten (N1) verbunden ist und- wobei die Konverterinduktivität (L) mit dem zweiten Anschluss mit einem zweiten Knoten (N2), der insbesondere schaltend ist, verbunden ist und- wobei ein Low-Side-Transistor (T2) mit dem seinem Drain-Anschluss mit einem zweiten Knoten (N2) verbunden ist und- wobei das Snubber-Netzwerk (SN) einen ersten Anschluss aufweist, mit dem es mit dem ersten Anschluss (N1) der Konverterinduktivität (L) verbunden ist, und- wobei das Snubber-Netzwerk (SN) einen zweiten Anschluss aufweist, mit dem es mit dem zweiten Anschluss (N2) der Konverterinduktivität (L) verbunden ist, und- wobei das Snubber-Netzwerk (SN) einen komplexen Innenwiderstand (Z) zwischen seinem ersten Anschluss und seinem zweiten Anschluss aufweist und- wobei das Snubber-Netzwerk (SN) einen Steueranschluss (enq) aufweist und- wobei der komplexe Innenwiderstand (Z) des Snubber-Netzwerks (SN) von dem Zustand des Steueranschlusses (enq) abhängt, wobei dem Zustand des Steueranschlusses (enq) von einer Kontrolllogik- und Zeitgeberschaltung (CLT) abhängen kann- wobei der erste Snubber-Widerstand (Rs) mit seinem ersten Anschluss mit dem ersten Knoten (N1) verbunden ist und- wobei der erste Snubber-Widerstand (Rs) mit seinem zweiten Anschluss mit einem fünften Knoten (N5) verbunden ist und- wobei der zweite Snubber-Widerstand (Rs) mit seinem ersten Anschluss mit dem zweiten Knoten (N2) verbunden ist und- wobei der zweite Snubber-Widerstand (Rs) mit seinem zweiten Anschluss mit einem sechsten Knoten (N6) verbunden ist und- wobei eine Serienschaltung, deren Reihenfolge wählbar ist, aus dem ersten Bias-Widerstand (R) und der ersten Bias-Diode (D) mit ihrem ersten Anschluss mit dem ersten Knoten (N1) verbunden ist und /oder wobei die Serienschaltung aus dem ersten Bias-Widerstand (R) und der ersten Bias-Diode (D) mit ihrem zweiten Anschluss mit einem dritten Knoten (N3) verbunden ist und- wobei die Kathode der ersten Bias-Diode (D) in Richtung auf den dritten Knoten (N3) orientiert ist und- wobei eine Serienschaltung, deren Reihenfolge wählbar ist, aus dem zweiten Bias-Widerstand (R) und der zweiten Bias-Diode (D) mit ihrem ersten Anschluss mit dem zweiten Knoten (N2) verbunden ist und/oder wobei die Serienschaltung aus dem zweiten Bias-Widerstand (R) und der zweiten Bias-Diode (D) mit ihrem zweiten Anschluss mit dem dritten Knoten (N3) verbunden ist und- wobei die Kathode der zweiten Bias-Diode (D) in Richtung auf den dritten Knoten (N3) orientiert ist und- wobei die Steuerelektrode des ersten Schalttransistors (M) mit dem dritten Knoten (N3) verbunden ist und- wobei die Steuerelektrode des zweiten Schalttransistors (M) mit dem dritten Knoten (N3) verbunden ist und- wobei ein erster Anschluss des ersten Schalttransistors (M), der nicht die Steuerelektrode des ersten Schalttransistors (M) ist, mit einem vierten Knoten (N4) verbunden ist und- wobei ein erster Anschluss des zweiten Schalttransistors (M), der nicht die Steuerelektrode des zweiten Schalttransistors (M) ist, mit dem vierten Knoten (N4) verbunden ist und- wobei ein zweiter Anschluss des ersten Schalttransistors (M), der nicht die Steuerelektrode des ersten Schalttransistors (M) und nicht der erste Anschluss des ersten Schalttransistors (M) ist, mit dem fünften Knoten (N5) verbunden ist und- wobei ein zweiter Anschluss des zweiten Schalttransistors (M), der nicht die Steuerelektrode des zweiten Schalttransistors (M) und nicht der erste Anschluss des zweiten Schalttransistors (M) ist, mit dem sechsten Knoten (N6) verbunden ist und- wobei der passiven Entladewiderstand (R) mit seinem ersten Anschluss mit dem vierten Knoten (N4) verbunden ist und- wobei der passiven Entladewiderstand (R) mit seinem zweiten Anschluss mit dem dritten Knoten (N3) verbunden ist und- wobei das Begrenzer-Element (D) einen ersten Anschluss, insbesondere eine Anode, und einen zweiten Anschluss, insbesondere eine Kathode, aufweist und- wobei der zweite Anschluss des Begrenzer-Elements (D) mit dem dritten Knoten (N3) verbunden ist und- wobei der erste Anschluss des Begrenzer-Elements (D) mit dem vierten Knoten (N4) verbunden ist und- wobei die Steuerelektrode des Ausschalttransistors (M) der Steueranschluss (enq) ist und- wobei ein erster Anschluss des Ausschalttransistors (M), der nicht die Steuerelektrode des Ausschalttransistors (M) ist, mit einem Bezugspotenzial (GND) verbunden ist und- wobei ein zweiter Anschluss des Ausschalttransistors (M), der nicht die Steuerelektrode des Ausschalttransistors (M) und nicht der erste Anschluss des Ausschalttransistors (M) ist, mit dem dritten Knoten (N3) verbunden ist.