Patent SU-1753922-A1 (SU)
Title: Многоканальный управляемый генератор прямоугольных импульсов
IPC: H03K3/64
Filed: 1989-03-06
Granted: 2004-07-27
Abstract: 1. Многоканальный управляемый генератор прямоугольных импульсов, содержащий задающий генератор, соединенный выходом с входом делителя частоты, магистраль для задания исходных данных, формирователи импульсов по числу каналов с выходами, являющимися выходами устройства, отличающийся тем, что, с целью расширения функциональных возможностей за счет формирования сложных импульсных последовательностей, без разрыва переходящих одна в другую при программировании, по нескольким независимым каналам, в него введены первый распределитель импульсов, соединенный счетным входом с выходом делителя частоты, а выходами с синхронизирующими входами формирователей импульсов, коммутатор магистрали, соединенный информационными входами с магистралью, первый формирователь импульса по заднему фронту, вход которого соединен с выходом выбора коммутатора магистрали, второй распределитель импульсов, второй формирователь импульса по заднему фронту, элемент 2И, причем счетный вход второго распределителя импульсов соединен с выходом первого формирователя импульса по заднему фронту и входом второго формирователя импульса по заднему фронту, выход которого соединен с первым входом элемента 2И, выход которого соединен с первым входом коммутатора магистрали и входами запуска формирователей импульсов, при этом выходы второго распределителя импульсов соединены с вторыми входами коммутатора магистрали, последний выход распределителя, кроме того, соединен с вторым входом элемента 2И, сбросовый выход коммутатора магистрали соединен со сбросовыми входами первого и второго распределителей и сбросовыми входами формирователей импульсов, информационные входы которых соединены с информационным выходом коммутатора магистрали.2. Генератор по п.1, отличающийся тем, что формирователь импульсов содержит блок регистров, первый, второй и третий блоки цифровой задержки, узел запуска, первую и вторую группы элементов 2И-ИЛИ, узел управления, регистр текущего значения длительности, сумматор, группу инверторов и выходной триггер, причем информационный выход блока регистров соединен с первым входом первого блока цифровой задержки, вторым входом третьего блока цифровой задержки, первыми входами узла управления, первого и второго элементов 2И-ИЛИ и входами инверторов, первый выход первого блока цифровой задержки соединен с первым входом второго блока цифровой задержки и третьим входом третьего блока цифровой задержки, второй выход первого блока цифровой задержки соединен с первым входом выходного триггера, второй вход которого соединен с первым выходом второго блока цифровой задержки, второй выход второго блока цифровой задержки соединен с вторыми входами вторых элементов 2И-ИЛИ, второй вход второго блока цифровой задержки соединен с выходом сумматора, первый вход узла запуска соединен с четвертым входом третьего блока цифровой задержки, вторым входом узла управления, вторым входом первого блока цифровой задержки, третьим входом второго блока цифровой задержки, являющимся входом синхронизации формирователя, первый выход узла запуска соединен с входом записи блока регистров и первым входом третьего блока цифровой задержки, второй и третий выходы - с третьим и четвертым входами узла управления, пятый вход которого соединен с первым выходом третьего блока цифровой задержки и третьими входами вторых элементов 2И-ИЛИ, четвертые входы которых соединены с вторым выходом третьего блока цифровой задержки, а выходы - с информационными входами регистра текущего значения длительности, управляющий вход которого соединен с третьим выходом третьего блока цифровой задержки, а выход - с первым входом сумматора и шестым входом узла управления, первые выходы которого соединены с вторыми входами первых элементов 2И-ИЛИ, а второй - с третьими входами первых элементов 2И-ИЛИ и третьим входом сумматора, выходы первых элементов 2И-ИЛИ соединены с вторыми входами сумматора, а четвертые входы - с выходами инверторов, третий вход первого блока цифровой задержки соединен с четвертым входом второго блока цифровой задержки, пятым входом третьего блока цифровой задержки и сбросовым входом формирователя, при этом вход запуска формирователя соединен с вторым входом узла запуска, а информационный вход - с информационным входом блока регистров и с третьим входом узла запуска, а выход формирователя соединен с выходом выходного триггера.3. Генератор по п.1, отличающийся тем, что коммутатор магистрали содержит элементы сопряжения, контроллер приемника, счетный триггер, первую и вторую группы регистров, группу элементов 2И-ИЛИ, причем вход магистрали соединен с входом элементов сопряжения, выходы которых соединены с входом контроллера приемника и с первыми входами первых и вторых групп элементов 2И, вторые входы первых элементов 2И соединены с первым выходом счетного триггера и с