Patent SU-1166301-A1 (SU)
Title: Устройство фазовой автоподстройки частоты
Inventor: DANIELYAN STANISLAV A
IPC: H03L7/08
Filed: 1984-01-04
Granted: 1985-07-07
Abstract: 1. УСТРОЙСТВО ФАЗОВОЙ АВТОПОДСТРОЙКИ  ЧАСТОТЫ, содержащее  подстраиваемый генератор, соединенные последовательно  фазовый детектрр, опорный  вход которого соединен с выходом подстраиваемого  генератора, петлевой фильтр и  компаратор уровн , реверсивный счетчик,  входы управлени  которого подключены к  выходам компаратора уровн , индикатор наличи  входного сигнала, выход которого  соединен с входом блокировки реверсивного  счетчика, и первый цифроаналоговый преобразователь , отличающеес  тем, что, с целью  увеличени  быстродействи  путем увеличени  интервала времени до по влени  перескоков  фазы после пропадани  входного сигнала , подстраиваемый генератор выполнен в  виде последовательно соединенных задающего  генератора и однопол ос но го модул тор а  с квадратурными каналами,между выходами  реверсивного счетчика и одним модули- рующим  входом однополосного модул тора с  квадратурными каналами включены последовательно  блок определени  синуса и косинуса  аргумента 2 -, где ZK (,2,...,  N - текущее значение кода реверсивного  счетчика; N - емкость реверсивного счетчика , и второй цифроаналоговый преобразователь , а первый цифроаналоговый преобразователь  включен между другим выходом  блока определени  синуса и косинуса аргумента  2 - и другим модулирующим входом  однополосного модул тора с квадратурными  каналами, между выходом петлевого  фильтра и счетным входом реверсивного  счетчика включен преобразователь модул  напр жени  в частоту, между входом  индикатора наличи  входного сигнала и сигнальным  входом фазового детектора включен  переключатель, другой вход которого подключен  к общей шине, а управл ющий вход  подключен к выходу индикатора наличи   входного сигнала, второй вход компаратора  уровн  подключен к общей шине. 2.Устройство по п. 1, отличающеес  тем,  что блок определени  синуса и косинуса  аргумента 2л% выполнен в виде посто нного  запоминающего устройства (ПЗУ),  причем адресные входы и выходы ПЗУ   вл ютс  входами и выходами блока определени  синуса и косинуса аргумента 2л соответственно . I 3.Устройство по п. I, отличающеес  тем,  что блок определени  синуса и косину (Л са аргумента 2л- и первый и второй цифроаналоговый  преобразователи выполнены в  виде резистивного делител , вход которого  подключен к выходу источника опорного напр жени , выходы соединены с входами первого  коммутатора, первый выход которого  подключен к первому входу второго и к второму  входу третьего коммутаторов, второй  О5 выход первого коммутатора подключен к втоа   рому входу второго и к первому входу третьего  коммутаторов, первый и второй выходы  оо второго коммутатора подключены соответственно  к первому и второму входам первого  дифференциального усилител , первый и  второй выходы третьего коммутатора подключены  соответственно к первому и второму  входам второго дифференциального усилител , входы управлени  второго и третьего  коммутаторов объединены и  вл ютс  входами  дл  подключени  к выходам двух  старших разр дов реверсивного счетчика  устройства, входы управлени  первого коммутатора   вл ютс  входами дл  подключени  к выходам остальных разр дов реверсивного  счетчика, а выходы первого и второго  дифференциальных усилителей  вл ют