Patent SU-1168928-A1 (SU)
Title: Устройство дл умножени числа на посто нный коэффициент
Inventor: EVDOKIMOV VIKTOR F
IPC: G06F7/523
Filed: 1984-02-22
Granted: 1985-07-23
Abstract: УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ  ЧИСЛА НА ПОСТОЯННЫЙ КОЭФФИЦИЕНТ , содержащее генератор тактовых  импульсов, триггер, два элемента И,  два управл емых делител  частоты, реверсивный  счетчик и схему сравнени , причем выход реверсивного счетчика  соединен с первым входом схемы  сравнени , а выход триггера - с первыми  входами первого и второго элементов И,  отличающеес  тем, что, с целью повышени   быстродействи , в него введены три элемента  И, делитель частоты, шесть двухвходовых  многоразр дных сумматоров, два управл емых  делител  частоты, восемь коммутаторов,  семь реверсивных счетчиков, три схемы сравнени  и четырехвходовой многоразр дный  сумматор, причем выход генератора тактовых  импульсов соединен с первыми управл ющими  входами делител  частоты и всех  управл емых делителей частоты, вторые управл ющие  входы которых соединены с  выходами «Сравнение соответствующих  схем сравнени  и с соответствующими входами  третьего элемента И, выход которого  соединен с входом установки нул  триггера  и с вторым управл ющим входом делител   частоты, выход которого соединен с информационными  входами первого, второго, третьего  и четвертого коммутаторов и с входом  установки единицы триггера, выход которого  соединен с первыми входами четвертого  и п того элементов И, информационные  входы всех управл емых делителей частоты  соединены с выходами первого, второго , третьего и четвертого двухвходовых  многоразр дных сумматоров соответственно,  первые входы которых соединены с выходами  первого, второго, третьего и четвертого  реверсивных счетчиков соответственно, суммирующие  и вычитающие входы которых  соединены соответственно с первыми и вторыми  выходами первого, второго, третьего  и четвертого коммутаторов, выходы всех  управл емых делителей частоты соединены  с вторыми входами первого, второго, четвертого  и п того элементов И соответственно , выходы которых соединены с информационными  входами п того, щестого, седьi  мого и восьмого коммутаторов соответственно , первые и вторые выходы п того и шес (Л того коммутаторов соединены с суммирующими  и вычитающими входами п того и шестого  реверсивных счетчиков соответственно,  суммирующие и вычитающие входы седьмого  и восьмого реверсивных счетчиков соединены  соответственно с вторыми и первыми  выходами седьмого и восьмого коммутаторов , выходы «Больше всех схем сравнени   соединены соответственно с вторыми входаО5   ми первого, второго, третьего и четвер00  того двухвходовых многоразр дных суммасо  к торов и с первыми управл ющими входами  соответствующих пар коммутаторов,  вторые управл ющие входы которых соеди00  нены с выходами «Меньше соответствующих  схем сравнени , первые входы второй,  третьей и четвертой схем сравнени  соединены  с выходами второго, третьего  и четвертого реверсивных счетчиков,  выходы п того, щестого седьмого и  восьмого реверсивных счетчиков соединены  с входами четырехвходового многоразр дного  сумматора, выход которого соединен  с выходом устройства, вход знака  коэффициента которого соединен с установочными  входами первого и третьего реверсивных  счетчиков, вторым входом третьей