موضوع مقاله: فرایند ۳ نانومتر | مخاطب: عمومی | لحن: دانشنامه‌ای | ساختار: عنوان، مقدمه، 3 بخش، جمع‌بندی | مقاله: | # فرایند ۳ نانومتر | مقدمه: در ساخت ادوات نیم‌رسانا، فرایند ۳ نانومتری شکنج دای بعدی، بعد از فناوری گره ماسفت (ترانزیستور اثرِ میدانیِ نیم‌رسانا اکسید-فلز) ۵ نانومتری است. | ## بخش 1: فرایند ۳ نانومتر | تولید یک فرایند پیشرفتهٔ ۳ نانومتری که اِن۳ئی (N3e) نامیده می‌شود ممکن است در سال ۲۰۲۳ آغاز شود. سامسونگ، شرکت کره‌ای تراشه‌ساز، بصورت رسمی همان چارچوب زمانی که تی‌اس‌ام‌سی دارد (از می ۲۰۲۲) را هدف قرار داده که شامل آغاز تولید ۳ نانومتری در نیمهٔ ابتدایی سال ۲۰۲۲ با استفاده از فناوری فرایند ۳جیی‌ای‌ئی و آغاز تولید نسل دوم فرایند ۳ نانومتری (به نام ۳جیی‌ای‌پی) تا ادامه سال ۲۰۲۳ می‌شود. اینتل، شرکت تولیدکنندهٔ آمریکایی، برنامه دارد تا تولید فرایند ۳ نانومتری را در سال ۲۰۲۳ آغاز نماید. فرایند ۳ نانومتری سامسونگ بر اساس فناوری جی‌ای‌ای‌فت (ترانزیستور اثر-میدانی گیت همه‌جانبه)، نوعی از فناوری ماسفت‌های چندگیتی است، درحالیکه فرایند ۳ نانومتری تی‌اس‌ام‌سی، با وجود توسعهٔ ترانزیستورهای جی‌ای‌ای‌فت توسط آن، هنوز از فناوری فین‌فت (ترانزیستور اثر-میدانی برجسته) استفاده خواهد کرد. سامسونگ قصد دارد تا به‌طور خاص از نسخهٔ خود از جی‌ای‌ای‌فت به نام ام‌بی‌سی‌فِت استفاده کند. فرایند ۳ نانومتری اینتل (که «اینتل ۳»، بدون پسوند «nm»، نامیده می‌شود) از یک ورژن خالص‌شده، توسعه‌یافته و بهینه‌تر فناوری فین‌فت در زمینه‌هایی چون کارایی در واحد وات، استفاده از طرح‌نگاری ئی‌یووی و بهبود انرژی و مساحت در مقایسه با نسل پیشین گره‌های فرایند استفاده خواهدکرد. اصطلاح «۳ نانومتری» هیچ ارتباطی با ویژگی‌های فیزیکی (از جمله طول گیت، فلز پیچ یا گیت پیچ) ترانزیستور ندارد. براساس پیش‌بینی‌های موجود در نسخهٔ به‌روزرسانی شدهٔ سال ۲۰۲۱ نقشه راه بین‌المللی برای افزاره‌ها و سیستم‌ها که توسط اتصال صنعت انجمن استانداردهای آی‌تریپِل‌ئی منتشر شده‌است، انتظار می‌رود که یک گره ۳ نانومتری دارای یک گیت تماسی ۴۸ نانومتری و تنگ‌ترین پیچ فلزی ۲۴ نانومتری باشد. گرچه در عمل و در دنیای تجارت، «۳ نانومتر» در اصل یک اصطلاح بازاریابی است که توسط تولیدکنندگان ریزتراشه‌ها استفاده می‌شود و به نسل جدید و بهبود یافتهٔ تراشه‌های نیمه‌هادی اشاره دارد که تغییراتی چون افزایش چگالی ترانزیستور (درجهٔ بالاتری از کوچک‌سازی)، افزایش سرعت و کاهش مصرف انرژی را تجربه کرده‌اند. بعلاوه اینکه هیچ توافق صنعت‌شمولی بین تولیدکنندگان مختلف دربارهٔ اینکه چه اعدادی یک گره ۳ نانومتری را تعریف می‌کنند وجود ندارد. به‌طورمعمول تولیدکنندگان تراشه برای مقایسه، به گره فرایند قبلی خود (در این مورد گره فرایند ۵ نانومتری) اشاره می‌کنند. برای مثال، تی‌اس‌ام‌سی اعلام کرده که تراشه‌های ۳ نانومتری فین‌فت آن، مصرف انرژی را در همان سرعت بین ۲۵–۳۰٪ کاهش، سرعت را با همان میزان مصرف انرژی بین ۱۰–۱۵٪ افزایش و چگالی ترانزیستور را نسبت به نسل قبل تراشه‌های ۵ نانومتری فین‌فت افزایش می‌دهد. | ## بخش 2: فرایند ۳ نانومتر | از طرف دیگر سامسونگ اعلام کرده‌است که فرایند ۳ نانومتری آن مصرف انرژی را ۴۵٪ کاهش، کارایی را حدود ۲۳٪ افزایش و مساحت سطح را تا ۱۶٪ نسبت به نسل قبل فرایند ۵ نانومتری خود کاهش می‌دهد. ئی‌یووی در فرایند ۳ نانومتر با چالش‌های تازه‌ای مواجه خواهد شد که آن را ملزم به استفاده از الگوبرداری چندگانه می‌کند. تاریخچه دموهای تحقیق و فناوری در سال ۱۹۸۵، یک تیم تحقیقاتی زیر نظر نیپون تلگراف اند تلفن یک افزاره ماسفت (NMOS) با طول کانال ۱۵۰ نانومتر و ضخامت اکسید گیت ۲٫۵ نانومتر را تولید کردند. در سال ۱۹۹۸یک تیم تحقیقاتی زیر نظر ای‌ام‌دی یک افزاره ماسفت (NMOS) با طول کانال ۵۰ نانومتر و ضخامت اکسید ۱٫۳ نانومتر را ساختند. در سال ۲۰۰۳، یک تیم تحقیقاتی در ان‌ئی‌سی اولین ماسفت با طول کانال ۳ نانومتر را با استفاده از فرآیندهای پی‌ماس و اِن‌ماس ساختند. در سال ۲۰۰۶، یک تیم از مؤسسه علوم و فناوری پیشرفته کره و مرکز ملی نانو فَب، یک ماسفت چندگیتی ۳ نانومتری، کوچک‌ترین ورقهٔ نانو الکتریک دنیا، را براساس فناوری گیت همه‌جانبه (جی‌ای‌ای‌فت) توسعه دادند. تاریخچه تجاری‌سازی در اواخر ۲۰۱۶، تی‌اس‌ام‌سی برنامه‌هایی را برای ایجاد کارخانهٔ ساخت نیم‌رسانا گره‌های ۳ و ۵ نانومتری با سرمایه‌گذاری مشترک حدود ۱۵ میلیارد دلار اعلام کرد. در سال ۲۰۱۷، تی‌اس‌ام‌سی اعلام کرد در شرف ساخت کارخانهٔ ساخت نیمه‌هادی ۳ نانومتری در پارک علمی تاینین در تایوان است. در اوایل سال ۲۰۱۸، آیمک و کیدنس اظهار داشتند که تراشه‌های آزمایشی ۳ نانومتری را با استفاده از طرح‌نگاری فرابنفش فرین (EUV) و طرح‌نگاری غوطه‌وری ۱۹۳ نانومتری تولید کرده‌اند. در اوایل سال ۲۰۱۹، سامسونگ برنامه‌هایی را برای تولید جی‌ای‌ای‌فت سه نانومتری در سال ۲۰۲۱ در گره ۳ نانومتری با استفاده از معماری ترانزیستور ام‌بی‌سی‌فِت خود که از نانو ورق‌ها استفاده می‌کند ارائه کرد که ۳۵٪ افزایش کارایی، ۵۰٪ کاهش مصرف برق و ۴۵٪ کاهش در مساحت را در مقایسه با ۷ نانومتری به ارمغان می‌آورد. نقشهٔ راه سامسونگ همچنین شامل تولیداتی در گره‌های ۸، ۷، ۶، ۵ و ۴ نانومتر نیز می‌شود. در دسامبر ۲۰۱۹، اینتل برنامه‌های خود را برای تولید ۳ نانومتر در سال ۲۰۲۵ اعلام کرد. | ## بخش 3: فرایند ۳ نانومتر | در ژانویه ۲۰۲۰، سامسونگ تولید اولین نمونه اولیه فرایند ۳ نانومتری جی‌ای‌ای‌فت را اعلام کرد و گفت که تولید انبوه برای سال ۲۰۲۱ هدف‌گذاری شده‌است. در آگوست ۲۰۲۰، تی‌اس‌ام‌سی جزییات فرایند ۳ نانومتری خود یعنی اِن۳ را اعلام کرد که در عوض بهبود نسبت به فرایند ۵ نانومتری خود، تنها جدیدتر است. فرایند اِن۳ در مقایسه با فرایند اِن۵ باید ۱۰–۱۵٪ (۱٫۱۰–۱٫۱۵×) افزایش در کارایی، یا ۲۰–۲۵٪ (۱٫۲۵–۱٫۳۵×) کاهش مصرف توان، با ۱٫۷× افزایش در چگالی منطق (ضریب مقیاس ۰٫۵۸)، ۲۰٪ افزایش (ضریب مقیاس ۰٫۸) در چگالی سلول اس‌رَم و ۱۰٪ افزایش در چگالی مدار آنالوگ را ارائه دهد. از آن‌جایی که بسیاری از طراحی‌ها، شامل مقدار قابل توجه‌تری اس‌رَم نسبت به منطق می‌شوند، (نسبت رایج ۷۰٪ اس‌رَم به ۳۰٪ منطق)، انتظار می‌رود شکنج دای‌ها تنها در حدود ۲۶٪ باشند. در جولای سال ۲۰۲۱، اینتل نقشهٔ راه فناوری فرایند کاملاً جدیدی را ارائه کرد که براساس آن فرایند اینتل ۳، که دومین گره شرکت است که از فناوری ئی‌یووی استفاده می‌کند و آخرین گرهی است که از فین‌فت قبل از تغییر به معماری ترانزیستور ریبون‌فت اینتل استفاده می‌کند، اکنون برای ورود به فاز تولید در اچ۲ ۲۰۲۳ برنامه‌ریزی می‌شود. در اکتبر ۲۰۲۱، سامسونگ همهٔ برنامه‌های قبلی را ملغا کرد و اعلام کرد که شرکت برنامه‌ریزی کرده‌است تا تولید اولین تراشه مبتنی بر طراحی ۳ نانومتری مشتری خود را برای نیمهٔ اول ۲۰۲۲ آغاز کند، درحالی که نسل دوم ۳ نانومتری‌ها برای سال ۲۰۲۳ انتظار می‌روند. در ژوئن ۲۰۲۲، در سمپوزیوم فناوری تی‌اس‌ام‌سی، شرکت جزییات فرایند ۳ نانومتری خود را که برای تولید انبوه در اچ۲ ۲۰۲۳ برنامه‌ریزی شده بود را به اشتراک گذاشت که شرح آن در ادامه آمده‌است: ۱٫۷× چگالی ترانزیستور منطقی بیشتر، ۱٫۳× چگالی تراشهٔ بیشتر، ۱۰–۱۵٪ افزایش کارایی در iso توان یا ۳۰–۳۵٪ مصرف کمتر در iso کارایی، در مقایسه با فناوری فرایند تی‌اس‌ام‌سی اِن۵ وی۱٫۰، استفاده از فناوری فین‌فِلِکس، امکان اختلاط کتاب‌خانه‌ها با ارتفاع مسیرهای مختلف موجود در یک بلوک و غیره. تی‌اس‌ام‌سی همچنین اعضای جدید خانواده فرآیندهای ۳ نانومتری را معرفی کرد: مدل با چگالی بالا اِن۳اس، مدل‌های با عملکرد بالای اِن۳پی و اِن۳ایکس، و اِن۳آراف برای کاربردهای آراف. در ژوئن ۲۰۲۲، سامسونگ تولید اولیهٔ یک تراشهٔ کم‌مصرف با کارایی بالا که از فناوری فرایند ۳ نانومتری با معماری جیی‌اِی‌اِی استفاده می‌کند را آغاز کرد. در ۲۵ جولای سال ۲۰۲۲، سامسونگ ارسال اولین محموله ۳ نانومتری گیت همه‌جانبه به مزرعهٔ تولید ارز دیجیتال PanSemi در چین را جشن گرفت. مشخص‌شد فناوری ۳ نانومتری ام‌بی‌سی‌فِت که تازه معرفی شده، درای ۱۶٪ چگالی ترانزیستور بالاتر، ۲۳٪ کارایی بیشتر یا ۴۵٪ مصرف برق کمتر در مقایسه با یک فناوری نامشخص فرایند ۵ نانومتری است. | ## جمع‌بندی | هدف‌های نسل دوم فناوری فرایند ۳ نانومتری شامل تا ۳۵٪ چگالی ترانزیستور بیشتر، کاهش بیشتر توان مصرفی تا ۵۰٪ یا کارایی بالاتر تا ۳۰٪ است.