موضوع مقاله: دروازه‌بندی ساعت | مخاطب: عمومی | لحن: دانشنامه‌ای | ساختار: عنوان، مقدمه، 3 بخش، جمع‌بندی | مقاله: | # دروازه‌بندی ساعت | مقدمه: دروازه بندی (قطع و وصل کردن متناوب) ساعت یک تکنیک رایج است که در خیلی از مدارهای همگام برای کاهش هدر رفتن توان دینامیکی، با حذف کردن سیگنال ساعت زمانی که مدار در حال استفاده نیست یا سیگنال ساعت را نادیده می گیرد، استفاده می شود. | ## بخش 1: دروازه‌بندی ساعت | دروازه بندی(قطع و وصل کردن) ساعت با هرس کردن درخت ساعت ، با افزودن منطق های بیشتر به مدار ساخته شده در مصرف انرژی صرفه جویی می کند. هرس ساعت بخش هایی از مدرا را غیر فعال میکند تا فلیپ فلاپ‌های موجود در آنها دیگر نیازی به تغییر حالت ندارند. زمانی که فلیپ فلاچ ها در حال تغییر نیستند، مصرف انرژی مقیاس بندی به صفر می رسد و فقط منجر به جریان های نشتی می شود. اگرچه مدارهای ناهمگام طبق تعریفشان "ساعت" جهانی ندارند، اما اصطلاح دروازه‌بندی ساعت کامل را استفاده میکنند تا نشان دهند تکنیک های مختلف دروازه بندی و قطع و وصلی ساعت تنها تقریبی از رفتار وابسته به داده نشان‌داده‌شده توسط مدارهای ناهمگام هستند . زمانی که میزانه ای که در آن کسی ساعت یک مدار همگام را دروازه می کند به صفر نزدیک می شود، مصرف برق آن مدار به مدار ناهمگام نزدیک می شود: مدار انتقال منطق ها را تنها زمانی که به طور فعال در حال محاسبه است، تولید می کند. جزئیات یک راه حل جایگزین برای دروازه بندی ساعت استفاده از منطق فعال سازی ساعت (CE) در مسیر داده همگام سازی شده است که از مالتی پلکسر ورودی استفاده میکند، به طور مثال، برای فلیپ فلاپ نوع دی با استفاده از نماد گذاری زبان C/ Verilog به صورت Dff= CE? D: Q ؛ که در آن : Dff ورودی D از فلیپ فلاپ نوع D است و D مقیاس اطلاعات ورودی است (بدون ورودی CE) Q، نیز خروجی فلیپ فلاپ نوع D است. این نوع از دروازه بندی ساعت بدون شرایط مسابقه است و برای طراحی های FPGA و برای دروازه بندی ساعی مدار های کوچک ترجیح داده میشود. | ## بخش 2: دروازه‌بندی ساعت | دروازه بندی ساعت با استفاده کردن حالت های متوصل به ثبات ها کار میکند و انها را برای دروازه بندی کردن ساعت استفاده میکند. یک طراحی باید از این شرایط فعال سازی برخوردار باشد تا تواند از دروازه بندی ساعت بهره مند شود. این فرایند دروازه بندی ساعت میزان زیادی از انرژی و سطح استفاده شده را کم میکند .زیرا تعداد زیادی از تسهیم کننده ها را حذف کرده و با منطق دروازه بندی ساعت جایگزین میکند . این منطق دروازه بندی ساعت عموما به صورت سلول های «دروازه ساعت یکپارچه»(ICG) است. هرچند منطق دروازه بندی ساعت درخت ساختار ساعت را تغییر میدهد از آنجایی که منطق دروازه بندی ساعت در درخت ساعت پیاده سازی میشود. به صورت دستی توسط طراحان RTL (معمولاً به عنوان دروازه ساعت در سطح ماژول) با نمونه سازی سلول های یکپارچه ساعت یکپارچه کتابخانه (ICG) برای دروازه کردن ساعت های ماژول ها یا رجیسترها به طرح درج می شود. هرگونه تغییر RTL برای بهبود بخشیدن به دروازه بندی ساعت باعث تغییرات عملی در طرح میشود ( زیرا ثبات مقدار های متفاوتی نگه میدارد) که نیاز به تایید دارد. | ## بخش 3: دروازه‌بندی ساعت | دروازه‌بندی ساعت متوالی فرآیند استخراج/انتشار شرایط فعال به عناصر متوالی بالادستی/پایین‌دستی است، به‌گونه‌ای که ثبات های اضافی را می‌توان دروازه بندی ساعتی کرد. تراشه هایی که برای کار کردن با باتری طراحی شدند یا به برق بسیار کمی نیاز دارند مانند تراشه هایی که بر روی وگوشی های موبایل ، دستگاه های پوشیدنی و غیره استفاده شده اند، انواع مختلفی از دروازه بندی ساعت ر در کنار هم پیاده سازی میکنند. در یک انتها دروازه بندی ساعت به صورت دستی با استفاده از نرم افزار است، که درایور در آنجا ساعت های متفاوت را با یک کنترل کننده بیکار قعال یا غیر فعال میکند. در انتهای دیگر دروازه بندی ساعت خودکار است، در آنجا میتوان به سخت افزار گفت ایا کاری برای انجام دادن دارد یا خیر، و ساعتی که نیازی به آن نداریم را خاموش میکند. این حالت ها میتوانند با یکدیگر در تعامل باشند و بخشی از یک درخت فعال سازی باشند. | ## جمع‌بندی | به طور مثال، یک پل یا گذرگاه بین المللی شاید از دروازه بندی خودکار استفاده کند که تا زمانی که واحد پردازنده مرکزی یا یک موتور DMA نیاز به استفاده از آن دارد روشن شود و قبل از آن خاموش باشد، در حالی که تعدادی از دستگاه های جانبی آن گذرگاه در صورت بلا استفاده بودن به طور دائم در آن صفحه خاموش باشند.