موضوع مقاله: ماندن در حالت خطا | مخاطب: عمومی | لحن: دانشنامه‌ای | ساختار: عنوان، مقدمه، 3 بخش، جمع‌بندی | مقاله: | # ماندن در حالت خطا | مقدمه: یک مدل یا یک الگوریتم خاص برای شبیه‌سازی خطا و ابزارهای تولید الگوهای اتوماتیک تست است؛ ابزاری که برای تقلید نقص تولید در یک مدارمجتمع یکپارچه شده‌است و وروی سیگنال‌های خاص و پین‌ها مفروض می‌شوند در منطقی ۱ و ۰ و x می‌ماند. | ## بخش 1: ماندن در حالت خطا | به ظور مثال به یک خروجی منطقی که در طول زمان برای اطمینان یک خطا در تولید است که آن را می‌توان با یک الگوی آزمون خاص یافت. به همین ترتیب خروجی که به یک منطقی صفر وصل است را می‌توان برای مدلسازی یک مدار معیوب بکار برد که پایه خروجی آن در حالت صفر روشن نیست. برای جلوگیری از خطاهای استاتیک و سیگنال‌های شاخه می‌توان یک مدار untestable را با استفاده از این مدل ارائه کرد و همچنین با استفاده از این مدل می‌توانید مداری که در این مدل قابل استفاده نیست را مورد آزمایش قرار داد. تنها نقص درخط تنها نقصی که در مدارات دیجیتال وجود دارد این است که برای تست تولید استفاده می‌شود و برای تست طراحی نیست. در این مدل فرض بر این است که مدار دیجیتال در منطق بالا یا منطق کم مانده‌است که در نتیجه ماندن در این حالت خطا نامیده می‌شود. مدارهای دیجیتال را می‌توان به دو دسته تقسیم کرد: گیت‌های منطقی یا مدارهای ترکیبی که حاوی هیچ ذخیره‌سازی (فلیپ فلاپ) نیست و فقط شامل دروازه‌های منطقی XOR ,OR,NAND و غیره.. ۱-این مدل خطا شامل مدارهای سطح دروازه و یا یک بلوک از یک مدار ترتیبی که همه عناصر را ذخیره می‌کند صدق می‌کند. | ## بخش 2: ماندن در حالت خطا | در حالت ایده‌آل یک مدار در سطح دروازه که به‌طور کامل با استفاده از تمام ورودی‌های ممکن مورد آزمایش قرار گرفته‌است و چک می‌کند خروجی سمت راست را که کاملاً غیر منطقی است. یک جمع‌کننده با اضافه کردن دو عدد ۳۲ بیتی ۱۰۱۹*۱۰۸=۲۶۴ و با تقریب ۵۸ سال در ۰٫۱ این آزمون را در نظر می‌گیرد وتست می‌کند. در این مدل خطا فرض می‌شود ورودی یک دروازه خراب شده باشد اگر فرض کنیم که بیشتر آن اشتباه می‌باشد برای اینکه خطا را تشخیص دهیم مورد آزمایش قرار می‌دهیم و به راحتی خطاهای متعدد پیدا می‌شوند. برای استفاده از این مدل خطا اگر هر پین ورودی در هر گیت به نوبه خود به پایه و یک بردار تست توسعه یافته نشان می‌دهد که مدار معیوب است. بردار تست مجموعه‌ای از بیت‌ها و مجموعه‌ای از بیت انتظار برای اعمال ورودی به خروجی مدار است. اگر پین دروازه مورد نظر و این بردار آزمون به مدار اعمال شود حداقل یکی از بیت‌های خروجی با بیت خروجی متناظر نمی‌خواهد در بردار آزمون توافق کند. پس از بدست آوردن بردار آزمون برای پین، هر پین به نوبه خود به یک منطق و به مجموعهٔ دیگری از بردارهای آزمون متصل است خطا در این شرایط استفاده می‌شود. | ## بخش 3: ماندن در حالت خطا | این مدل در منطق ترانزیستور (TTL) کار می‌کند که در طول 1970 s , 1980 s بوده‌است که تولیدکنندگان آن مدار را با یک شماره به نام ماندن در حالت خطا مورد آزمایش قرار دادندکه نشان می‌دهد چند درصد از این خطاها را می‌توان پیدا کنند. در حالی که آزمایش‌ها نشان داده این مدل برای CMOS کار می‌کند و نمی‌توان نام تمام خطاهای CMOS را کشف کند. به همین دلیل است که CMOS به عنوان یک خطای باز یک شکست را تجربه کرده و نمی‌توان به عنوان یک بردار قابل اعتماد تشخیص داد و نیازمند این است که دو بردار پی در پی اعمال شود. همچنین این مدل نمی‌تواند در خطوط سیگنال‌های مجاوردرپین‌هایی که ساختارآرایه به BUS متصل است رخ نمی‌دهد. با این وجود مفهوم تنها حالت ماندن درخطا به‌طور گسترده استفاده می‌شود و با برخی از تست‌های اضافی با توجه به صنعت به تعداد کمی اجازه داده می‌شود. این مدل بر اساس چند مورد تست می‌شود: آزمون توسعه یافته برای حالت ماندن در خطا که اغلب تعداد زیادی ازخطاها را پیدا می‌کند. یک سری از آزمایش‌های غیر مترقبه برای پیدا کردن تعداد زیادی از خطاهای دیگر مانند خطاهای باز که گاهی اوقات پوشش خطا نامیده می‌شود. | ## جمع‌بندی | نوع دیگری از تست به نام تست IDDQ اندازه‌گیری جریان منبع تغذیه از یک CMOS هنگامی که تعداد کمی از بردار آزمون مورد استفاده هستند در حال تغییرمی‌باشند و از آنجا که CMOS تساوی یک جریان بسیار کم در زمانی که ورودی‌ها هر گونه افزایش در شکل را نشان می‌دهد.