TESTING ARRANGEMENT FOR PARALLEL-MOUNTED FET'S

Abstract: 1. A testing system for parallel-mounted FETs, more particularly MOS-FETs, characterized in that the FETs are connected to a pulse transmitter (1) via their inputs, decoupled from one another by series resistors (Rv1 , Rv2 , Rv3 ), and the drop in voltage across the series resistors (Rv1 , Rv2 , Rv3 ) can be superimposed on an electronic evaluating system (2), connected to the series resistors (Rv1 , Rv2 , Rv3 ) and timed by the pulse transmitter (1), in a given sequence in accordance with the timing of the pulses.

Description: Prüfeinrichtung für parallelgeschaltete FET's Die Erfindung bezieht sich auf eine Prüfeinrichtung für parallelgeschaltete FET's, insbesonderen MOS-FET's. -Die Ermittlung eines defekten Elementes in einer aus zahlreichen MOS-FET's bestehenden Parallelschaltung ist nach der herkömmlichen ohmschen Messmethode recht aufwendig. Hinzu kommt, dass nicht alle Fehler mit dieser Messmethode ermittelt werden können. Aufgabe der Erfindung ist es, eine Prüfeinrichtung zu schaffen, mit der ein defekter FET auf einfache Art und Weise ermittelt werden kann. Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass die FET's mit ihren durch Vorschaltwiderstände voneinander entkoppelten Eingängen an einen Impulsgeber angeschlossen sind und dass der Spannungsabfall an den Vorschaltwiderständen einer an den Vorschaltwiderständen angeschlossenen und durch den Impulsgeber getaktetetn Auswertelektronik in vorgegebener Reihenfolge nach dem Takt der Impulse aufschaltbar ist. Mit einer solchen Prüfeinrichtung lässt sich sowohl im Betriebszustand als auch bei unterbrochenem Betrieb der in einem Gerät eingebauten Parallelschaltung prüfen, ob ein FET und welcher defekt ist. Die Prüfmethode beruht auf dem für jeden Fehler eines solchen FET's typischen Effekt, dass für einen auf den Eingang gegebenen Impuls kein Entlade impuls folgt. Durch Kontrolle des Spannungsabfalls an den Vorschaltwiderständen der im Takt der Impulse des Impulsgebers nacheinander abgefragten FET's liefert die Auswerteelektronik die gewünschte Aussage, ob und welcher FET defekt ist. Bei Prüfung im Betrieb werden die für den Betrieb der FET's von dem internen Impulsgeber der Schaltung gelieferten Impulse verwendet, die in diesem Fall die Auswerteelektronik takten. Bei unterbrochenem Betrieb wird ein externer Impulsgeber eingesetzt. Sofern der Impulsgeber aus Oszillator und Treiber besteht, kann ein externer Oszillator mit dem schaltungsinternen Treiber verwendet werden. Im folgenden wird die Erfindung anhand einer eine Prinzipschaltung eines Ausführungsbeispiels darstellenden Zeichnung näher erläutert, wobei rechts neben der Schaltung für die einzelnen FET's die charakteristischen Impulse dargestellt sind. Ein Impulsgeber 1 liefert über Vorschaltwiderstände RV1, Rv2# Rv3 an im Ersatzschaltbild dargestellte MOS-FET's MF1, MF2, MF3 Rechteckimpulse, die im Impulsdiagramm rechts oben dargestellt sind. Die Vorschaltwiderstände Rvi SV2,Rv3 entkoppeln die Eingänge der MOS-FET's MF1, MF2,MF3 voneinander. Der Impulsgeber 1 arbeitet als Treiber im Push-Pull-Betrieb. Der Impulsgeber 1 kann der in der Schaltung ohnehin vorhandene Impulsgeber sein. Mit diesem Impulsgeber ist allerdings nur im Betrieb eine Prüfung möglich. Bei unterbrochenem Betrieb müssen die Impulse extern erzeugt werden, wobei allerdings bei einem aus Oszillator und Treiber bestehenden Impulsgeber der schaltungsinterne Treiber mit einem externen Oszillator verwendet werden kann. Der Spannungsabfall an den einzelnen Vorschalt widerständen Rv1#Rv2 ,Rv3 wird potentiaigetrennt einer Auswerteelektronik 2 mit einer Anzeige 3 zugeführt. Die Auswerteelektronik 2 wird von den Impulsen des Impulsgebers 1 derart getaktet, dass nacheinander die Spannungsabfälle an den Vorschaltwiderständen RV1,Rv2, #v3 abgefragt werden könnnen. In der Schaltung ist der obere MOS-FET MF1 fehlerfrei. Der mittlere MOS-FET MF2 weist einen Defekt auf, der einem Kurzschluss 4 über der Eingangskapazität entspricht. Der untere MOS-FET MF3 weist einen Fehler auf, der einer Unterbrechung 5 am Gate entspricht. Wie die zugehörigen Impulsdiagramme zeigen, ergibt sich für einen fehlerfreien MOS-FET ein typisches Impulsdiagramm mit einem dem Ladestrom und Entladestrom entsprechenden Spannungsabfall am Vorschaitwiderstand RV1. Bei einem Fehler, der einem eingangsseitigen Kurzschluss 4 entspricht, ist am Vorschaltwiderstand Rv2 nur ein dem Eingangs impuls entsprechender Rechteck impuls feststellbar, während bei einem Fehler, der einer eingangsseitigen Unterbrechung 5 entspricht, überhaupt kein Impuls auftritt. Durch das im Takt der Impulse des Impulsgebers 1 erfolgende serielle Abfragen der Spannungsabfälle an den einzelnen Vorschaltwiderständen R R R kann die Auswertelelektronik 2 in der Anzeige 3 angeben, welcher MOS-FET einen Fehler aufweist. Diese Abfrage ist im Betrieb mit dem in der Schaltung ohnehin vorhandenen Impulsgeber und/oder bei unterbrochenem Betrieb mit einem zusätzlichen Impulsgeber möglich.

Claims: A n s p r u c h : Prüfeinrichtung für parallelgeschaltete FET's, insbesondere MOS-FET's d a d u r c h g e k e n n z e i c h n e t , dass die FET's mit ihren durch Vorschaltwiderstände (RV1,RV2,RV3) voneinander entkoppelten Eingängen an einen Impulsgeber (1) angeschlossen sind und dass der Spannungsabfall an den Vorschaltwiderständen (RV1,RV2, Rv3) einer an den Vorschaltwiderständen (RV1,Rv2,Ry3) angeschlossenen und durch den Impulsgeber (1) getakteten Auswerteelektronik (2) in vorgegebener Reihenfolge nach dem Takt der Impulse aufschaltbar ist.

Inventors: BUSCH, BERND
Applicants: AEG - ELOTHERM GMBH
Application year: 1987
Main classification: G01R31
IPC codes: G01R31