METHOD AND DEVICE FOR ASYNCHRONOUS CLOCK RECOVERY FOR DIGITAL TRANSMISSION SYSTEMS

Abstract: The device, which can in particular be used in a system in which digital transmission occurs through bursts separated by intervals, comprises a circuit (46) which can sense the transitions in the data signals and in the local clock, and a phase-lock loop having a voltage-controlled local oscillator (10) supplying the local clock, and a correction circuit having an average-value-forming network whose output is connected to the control input of the local oscillator. The circuit which can sense transitions is made up in such a way that its output changes to 1 with each rising clock front and returns to 0 with each data transition. <IMAGE>

Description: <U>Procédé et dispositif de</U> récupération d'horloge agyn- ç,hrQDe <U>pour système de transmission numérique</U> L'invention concerne la récupération d'horloge asynchrone dans un signal de donnée numérique binaire et elle est utilisable dans tous les systèmes de transmis sion numérique. Elle trouve cependant une application particulièrement importante dans les systèmes où la transmission s'effectue non pas de façon continue, mais par salves périodiques, les salves successives conser vant la même synchronisation. A titre d'exemple de systèmes de transmission où les données apparaissent par salves, on peut citer la radiodiffusion par satellite et la radiodiffusion ter restre aux normes MAC-PAQUETS, qui mettent en oeuvre un multiplexage temporel des données pendant les inter valles de suppression ligne d'un signal télévision. Du fait que les salves numériques ont une durée qui n'est qu'environ le sixième de la durée totale de la ligne, la récupération d'horloge est toujours délicate à effec tuer. C'est en particulier le cas lorsque les données sont transmises en duobinaire. Une contrainte supplé mentaire est constituée par le fait qu'il est souhai table que le dispositif ne comporte que des éléments aisément intégrables, étant donné qu'il est du type "grand public", n'exige pas de réglage, et soit compa tible avec plusieurs débits de données. Dans le cas par exemple du MAC-PAQUETS, le débit numérique instantané peut passer du simple au double. I1 sera de 10,125 Mb/s pour le D2 et 20,25 Mb/s pour le D. Ces contraintes rendent peu attrayants les dispositifs de récupération d'horloge qui utilisent un traitement non linéaire constitué par : le produit du signal de donnée et du même signal retardé d'une demi- période à l'aide d'une ligne à retard pour faire apparaitre une raie dans le spectre de fréquence d'hor loge ; le filtrage analogique à cette fréquence pour isoler la raie ; puis l'asservissement d'un oscillateur local â l'aide d'une boucle à verrouillage de phase <B>bande étroite dont l'entrée est constituée par le filtre</B> <B>d'isolement de la raie, accordé sur la fréquence d'hor-</B> <B>loge,</B> permettant <B>de reconstituer les transitions</B> manquantes. Ces dispositifs sont en effet difficiles à réaliser sous forme de circuits intégrés, en raison notamment de la présence d'un filtre LC et d'une ligne à retard. on connait par ailleurs déjà un procédé de récupération d'horloge asynchrone dans un signal de <B>donnée numérique binaire suivant lequel on applique le</B> signal d'un oscillateur local commandé par tension (constituant horloge locale) et le signal de donnée à un circuit sensible aux transitions desdits signaux et on commande la fréquence de l'oscillateur à partir d'une tension analogique élaborée à partir de la sortie du circuit. Suivant ce procédé connu, dont on pourra <B>trouver une description dans l'article de C. Rose et</B> Coll. dans "IEEE Trans. Comm." Com. 30, octobre<B>1982 ,,</B> le circuit est tel que son signal de sortie passe à 1 à chaque transition du signal de donnée et s'inverse par rapport à son état précédent à chaque front montant du signal de l'oscillateur local d'horloge. Ce procédé ne permet pas de réaliser un circuit facilement intégrable, car il est basé sur une dérivation logique du signal et il soulève des problèmes de contrôle de largeur d'im pulsion, surtout pour les débits élevés ; il a de plus l'inconvénient de ne prendre en compte que les transi tions de données qui interviennent alors que le niveau de sortie du circuit est à zéro. Cette condition n'existe qu'avec une probabilité de 75 i. L'estimation de la phase du signal d'horloge fourni par l'oscillateur est donc dégradée. Lorsque l'horloge doit être récupérée à partir d'un nombre limité de transitions dans chaque salve, la dégradation est extrêmement appréciable et diminue l'immunité au bruit : c'est en particulier le cas lorsque le signal de donnée est à la norme D2-MAC- PAQUETS. A titre d'exemple de document décrivant un circuit exigeant une dérivation on peut citer le brevet FR 2 568 738. A titre d'exemple de document décrivant un circuit qui n'utilise que les transitions montantes, on peut citer le brevet US 4 371 975 (DUGAN). L'invention vise notamment à fournir un procédé du genre ci-dessus défini répondant mieux que ceux antérieurement connus aux exigences de la pratique, notamment en ce qu'il prend en compte la totalité des transitions de données, est aisément intégrable et présente une grande souplesse d'utilisation. Dans ce but, l'invention propose notamment un procédé dans lequel on applique directement et sans dérivation, les signaux en circuit ; on fait passer la sortie<B>(A)</B> dudit circuit à 1 à chaque front montant d'horloge et on 1a ramène à 0 à chaque transition de données. La valeur moyenne du signal de sortie et du signal complémentaire donne donc une estimation du retard moyen des transitions de donnée par rapport aux fronts montants du signal d'horloge fourni par l'oscillateur local. I1 semble à première vue que cette approche présente un défaut rédhibitoire qui tend à la faire rejeter par le spécialiste : en l'absence de transition de données, le signal de sortie reste à 1, ce qui cor respond à un biais systématique. Mais ce biais est aisément compensé en détectant l'absence de transition et en générant une tension de correction correspondante. Dans la pratique, la tension de correction pourra être générée en échantillonnant le signal de sortie à l'aide du signal d'horloge. En effet, toute absence de transi tion dans le cycle d'horloge précédant l'échantillonnage correspond à une valeur H-1 (B désignant un échantillon de sortie). La valeur moyenne de (A+0) - (1+H) constitue une estimation de la valeur de correction. L'invention propose également un dispositif permettant de mettre en oeuvre le procédé ci-dessus défini. On voit que le procédé et le dispositif sont utilisables pour des systèmes à débit variable (dans la pratique à des débits allant de 0 jusqu'à une valeur élevée, par exemple 140 Mb/s), ont de bonnes performances d'immunité au bruit, même dans le cas de transmission par salves du fait qu'ils prennent en compte toutes les transitions de données; et le dispositif est facilement intégrable. L'invention sera mieux comprise à la lecture de la description qui suit d'un mode particulier de réa lisation donné à titre d'exemple non limitatif et de la comparaison qui en est faite avec un dispositif suivant l'art antérieur. La description se réfère aux dessins qui l'accompagnent, dans lesquels - la Figure 1 est un schéma de principe d'un dispositif de type connu de récupération d'horloge, - la Figure 2 représente un dispositif de récupération d'horloge suivant un mode de réalisation de l'invention, - la Figure 3 est un chronogramme montrant un exemple de signaux susceptibles d'apparaitre en divers points du circuit de la Figure 2, - la Figure 4 est un schéma de principe montrant une constitution possible, en technologie hybride, du dispositif de la Figure 2. - la Figure S est un shcéma montrant l'allure de la variation du signal d'erreur en fonction du dépha sage. Le dispositif représenté en Figure 1 comporte une boucle à verrouillage de phase contenant un oscillateur 10 à commande par tension qui fournit la fréquence d'horloge récupérée H. Le signal d'horloge fourni par cet oscillateur 10 est comparé aux transi tions du signal de donnée dans un jeu de deux bascules 12 et 14. Les transitions elles-mêmes sont obtenues à l'aide d'un montage qui comporte un comparateur 16 à seuil de référence (permettant de disposer de données binaires) et une porte OU EXCLUSIF 18. Cette porte reçoit, sur une entrée, directement le signal de sortie du comparateur 16 et, sur l'autre entrée, le signal de sortie retardé par des moyens qui, sur la Figure 1, sont constitués de deux portes inverseuses 20 en série. Le signal de sortie de la porte OU EXCLUSIF 18, constitué par les transitions de données, est appliqué à l'entrée d'horloge de la bascule 12. L'entrée de données de cette bascule reçoit la sortie Q2 de la bascule 14, sortie qui est également ré-appliquée sur l'entrée de données de la bascule 14. L'entrée d'horloge de cette bascule 14 reçoit le signal de sortie de l'oscillateur 10 commandé en tension. Les sorties Q1 et Q2 des bascules 12 et 14 sont appliquées sur les deux entrées d'une seconde porte OU EXCLUSIF 22. Par des circuits résistance-capacité, deux sorties complémentaires A et<B>Â</B> de la porte 22 attaquent les deux entrées d'un amplificateur différentiel 24 qui fournit le signal d'erreur commandant l'oscillateur 10. On voit que chaque front montant du signal d'horloge fourni par l'oscillateur 10 inverse la sortie Q2 par rapport à sa valeur précédente. On voit aussi qu'une transition de données, appliquée sur l'entrée d'horloge de la bascule 12, va faire passer la sortie de la porte 22 à 1 si elle n'était pas déjà à 1. En conséquence, chaque transition de données qui intervient alors que le signal de sortie A de la porte 22 est à 0, fait passer cette sortie à 1. Le front montant d'horloge suivant ramène la sortie<B>A</B> à 0. La largeur de l'impulsion sur la sortie A constitue une <B>estimation de la</B> phase <B>de l'horloge locale par rapport</B> aux données. Et puisque la sortie A s'inverse au rythme de l'horloge lorsqu'il n'y a pas de transition de données et se traduit alors par une valeur moyenne de A qui est nulle, la valeur moyenne du signal de sortie de l'am plificateur différentiel 24 constitue une estimation du déphasage de l'horloge locale par rapport aux données et permet de commander l'oscillateur 10. Comme on l'a déjà indiqué plus haut, le dispo sitif de la Figure 1 présente l'inconvénient de ne pas prendre en compte la totalité des transitions de don nées. En effet, une transition ne provoque la venue à 1 de la sortie A que si cette sortie était antérieurement <B>à 0. Cette situation ne se produit que dans deux cas</B> - il y a eu une transition de données au cours de la période correspondant à l'élément binaire ou "bit" <B>précédent,</B> - il y a eu un nombre pair de périodes affectées à des éléments binaires sans transition depuis la dernière transition de données. <B>La probabilité que l'une ou l'autre de ces</B> situations se présente n'est que de ?5%, ce qui réduit les performances du dispositif et le dégrade de façon <B>particulièrement notable lorsque l'horloge doit être</B> récupérée à partir d'un nombre limité de transitions. Cet inconvénient est écarté dans le cas du dispositif suivant l'invention présentant la constitu tion générale montrée en Figure 2. On retrouve, dans le circuit de la Figure 2, une boucle à verrouillage de phase comportant un oscillateur 10 commandé en tension et un comparateur à seuil 16 permettant d'obtenir la donnée binaire Di et le complé ment Di. Le signal d'horloge locale H fourni par l'os cillateur 10 est appliqué, ainsi que le signal d'entrée, à un comparateur de phase 26 réalisé de façon à obtenir un chronogramme du genre dont un exemple est montré en Figure 3 - la sortie A du comparateur 26 passe à 1 (au reste à 1) sur chaque front montant du signal d'horloge H, - la sortie A est ramenée à 0 (ou reste à 0) à chaque transition de la donnée Di. La valeur moyenne du signal A-A donne donc, dans le cas de la Figure 1, une estimation du retard moyen des transitions de données par rapport aux fronts montants de l'horloge. Mais si on appliquait directement A et<B>A</B> aux entrées d' un amplificateur différentiel 24, comme dans le cas de la Figure 1, il y aurait un biais systématique. En effet, le signal de sortie A reste à 1 en l'absence de transition de données. Plusieurs solutions peuvent être utilisées pour compenser ce biais. Le chronogramme de la Figure 3 montre comment il peut être rattrapé en détectant l'absence de transition par échantillonnage du signal A à l'aide de l'horloge. Le comparateur de phase 26 (Figure 2) peut comporter une sortie supplémentaire 'â dont le passage à 1 indique qu'il n'y a pas eu de tran sition de données au cours du cycle d'horloge corres- pondant. Si on appelle alors 0 le niveau logique corres pondant à l'état 0, on constate immédiatement que la valeur moyenne de (A+0) - (A+H) correspond à l'estimation recherchée. La valeur estimée peut alors être obtenue en appliquant la valeur moyenne de A+0 sur l'une des entrées de l'amplificateur différentiel 24, celle de A+H sur l'autre entrée. Dans le cas montré en Figure 2, chacune des valeurs moyennes est déterminée à partir de la sortie correspondante à l'aide d'un réseau résistance-capacité du même type que celui utilisé dans le cas de la Figure 1. Les biais et les tensions de compensation sont représentés schématiquement par les zones en hachures sur les lignes A-A et O-B de la Figure 3. Le dispositif de la Figure 2 comporte, comme celui de la Figure 1, des réseaux RC supplémentaires destinés à constituer une boucle à verrouillage de phase du second ordre. Ces réseaux 28 et 30 peuvent être omis pour constituer une boucle du premier ordre. Le comparateur de phase, fournissant A, i et B, peut avoir notamment la constitution montrée en Figure 4. Le comparateur montré en Figure 4 comporte une partie séquentielle constituée de quatre bascules 32, 34, 36 et 38. Ces bascules peuvent par exemple, dans un circuit â composants discrets, être de type MC 10H 131. Les signaux de données Di et Di sont appliqués sur les entrées d'horloge des bascules 38 et 32, respectivement. Une première branche 40 comprend, en plus des bascules 36 et 38, deux portes OU 42 et 44. L'une des entrées de la porte 42 reçoit la sortie<B>Q</B> de la bascule 36 et son autre entrée reçoit la sortie Q de la bascule 38, sortie également reliée à l'entrée d'horloge de la bascule 36. Le montage de la bascule 38 et de la porte 44 est symétrique du précédent. La seconde branche 46 présente la même constitution que la branche 44. Les sorties de toutes les portes OU des branches 40 et 46 sont appliquées à une porte ET 48 qui fournit deux signaux complémentaires. La sortie de la porte ET est appliquée à l'entrée de données d'une bascule 50 dont la sortie Q fournit un signal d'échantillonnage. L'entrée d'horloge de la bascule 50 reçoit directement le signai d'horloge locale récupéré. Quatre portes OU 52, 54, 56 et 58 sont prévues pour récupérer respectivement les signaux 0, A, A et H. Chacune reçoit, sur une entrée, un signal d'échantillonnage E maintenu au niveau zéro pendart la durée des salves. La seeo\fide¯ entrée de chaque porte reçoit - le niveau 0 pour la porte 52, - la sortie complémentée de la porte 48 pour la porte 54, - la sortie non complémentée de la porte 48 pour la porte 56, - la sortie Q de la bascule 50 pour la porte 58. Les quatre sorties 0,<B>A,</B> A et B ainsi obtenues sont combinées dans un réseau résistance-capacité qui peut être celui montré en Figure 2. Enfin, une ou plusieurs portes 60 peuvent être utilisées pour récupérer le signal d'horloge en sortie Ho. Quant au signal de donnée de sortie, il est obtenu, en synchronisme avec le signal d'horloge, à l'aide d'une bascule supplémentaire 62 dont l'entrée de données reçoit le signal Di et l'entrée d'horloge reçoit le signal d'horloge locale H. Le montage qui a été représenté correspond au cas d'un oscillateur commandé en tension dont la fré quence de sortie augmente avec la tension de commande qui lui est appliquée. Le montage est également appli cable au cas d'un oscillateur ayant une caractéristique inverse, à condition d'inverser les polarités du compa- rateur 24. Le fonctionnement du dispositif ressort direc tement de la description qui précède : les quatre bascules 32, 34, 36 et 38 étant directement rebouclées sur elles-mêmes, leur rapidité de fonctionnement est maximale. En effet, la logique combinatoire qui suit ces bascules ne limite en rien la vitesse de fonctionnement du circuit, car seule la valeur moyenne des signaux de sortie 0, A, A et B joue un rôle dans le fonctionnement du système. A chaque front montant de l'horloge, les bas cules 34 et 36 reproduisent la sortie Q des bascules _ -, <B>correspondantes 32 et 38. Les quatre portes OU 42 et 44</B> <B>passent</B> à<B>1 ainsi que la sortie A. Sur un front de</B> <B>données, l'une des bascules 32 et 38 reproduit sur sa</B> <B>sortie la sortie Q de la bascule correspondante 34 et</B> <B>36. L'une des sorties de portes OU passe alors</B> à<B>0 ainsi</B> <B>que la sortie A.</B> <B>Un tel dispositif est réalisable en technologie</B> ECL <B>sous forme hybride et permet sans difficulté de</B> <B>récupérer un signal d'horloge jusqu'à une cadence de 140</B> Mbits/s <B>environ. On choisira une boucle à verrouillage</B> <B>de phase du premier ou du second ordre selon la bande de</B> <B>bruit acceptable et la plage d'acquisition souhaitée.</B> <B>On voit que l'invention utilise les transitions</B> <B>de façon optimale, puisque toutes sont prises en</B> compte <B>dans l'élaboration du signal d'erreur. Au surplus, cette</B> <B>tension d'erreur est une fonction croissante du dépha-</B> <B>sage sur toute la plage allant de</B> -<B>180' à + 180'. La</B> <B>figure 5, qui peut être considérée comme ce que serait</B> <B>la sortie de l'amplificateur 24 en l'absence d'un</B> condensateur <B>d'intégration et après ouverture de la</B> <B>boucle de verrouillage, montre que la tension de sortie</B> <B>a une valeur absolue maximale à</B> -<B>180', s'annule à 0' et</B> <B>prend de nouveau une valeur maximale</B> à<B>+ 180'. La pente</B> <B>de la caractéristique tension de sortie</B> V-déphasage W <B>dépend du nombre de transitions mais dans tous les cas</B> <B>une utilisation optimale des transitions disponibles est</B> <B>faite.</B>

Claims: A method for recovery of an asynchronous clock from a binary digital data signal, wherein the signal of a voltage controlled local oscillator forming a local clock and the data signal are applied to a circuit responsive to the transitions of said signals and the frequency of the oscillator is controlled with an analog voltage generated from the output of the circuit, characterized by the steps of: applying, directly and without derivation, said signals to said circuit; causing the output ( A ) of said circuit to pass to 1 or to be maintained at 1 responsive to each up-going clock edge and bringing back it to 0 responsive to each data transition, the mean value of the output signal and of the complementary signal providing an estimation of the average delay of the data transitions with respect to the up-going edges of the clock signal delivered by the local oscillator; and detecting any absence of transition during a period corresponding to one bit of the input data signal (Di) for generating a correction voltage combined to said average value. Method according to claim 1, characterized in that the correction voltage is generated by sampling the output signal with the clock signal (H) and in that the local oscillator is controlled with the mean value of (A+O) - ( A + B ), B representing the sample of the output signal. Device for recovery of the asynchronous clock (H) in a binary digital data signal (Di and D i) comprising two circuits (40 and 46) connected for respectively receiving the data signal and the local clock signal without derivation and responsive to the transitions of said signals, and a phase lock loop having a voltage controlled local oscillator and delivering the local clock and a correction circuit having a network for forming a mean value whose output is connected to the control input of the local oscillator, the circuit responsive to the transitions being constructed so that its output passes to 1 responsive to each up-going clock edge and comes back to 0 responsive to each data transition, characterized in that the circuit responsive to transitions comprises: a first set of flip-flops (32-34) one of which (32) receives the complemented data signal ( D i) on its clock input while the other flip-flop (34) receives the output Q of the first flip-flop (32) on its data input, a second set of flip-flops (36-38) one of which (38) receives the non-complemented data (Di) on its clock input while the other flip-flop (36) receives the output Q of the first flip-flop (38) on its data input, and a combination logic (42, 44, 48) having four OR gates each of which receives on its two inputs the corresponding outputs of the two flip-flops (32, 34 or 36, 38) of the respective set and an AND gate (48) receiving the outputs of all OR gates. Device according to claim 3, characterized in that the correction circuit has a network for generating a mean value. Device according to claim 4, characterized in that the circuit for generating the mean value has a differential amplifier (24). Device according to claim 5, characterized in that said circuit (26) comprises means (32-38) for sampling the output signal with the clock signal (H) and in that the network is connected so as to generate the mean value of (A+O) - ( A + B ), B designating the sample of the output signal. Device according to claim 3, characterized in that the circuit responsive to the transitions comprises an additional flip-flop (50) receiving the output signal (A) of the AND gate on its data input and the local clock signal on its local input for delivering samples of said output signals on its output. Device according to any one of claims 3-7, characterized in that it further comprises a flip-flop (62) connected to receive the data signal on its data input and the local clock signal on its clock signal, delivering the output data signal.

Inventors: ALARD, MICHEL
Applicants: FRANCE TELECOM, TELEDIFFUSION DE FRANCE
Application year: 1987
Main classification: H04L7
IPC codes: H04L7, H04N7