METHOD AND CIRCUIT ARRANGEMENT FOR THE SYNCHRONIZATION OF A VOLTAGE-CONTROLLED OSCILLATOR INHERENT TO A CENTRAL EXCHANGE

Abstract: To synchronise a voltage-controlled oscillator (1), a measuring device (2, 3, 4) and a control device (6, 7) controlled by the latter are provided. The measuring device determines the phase deviation of the clock pulses generated by the oscillator (1) with respect to external clock pulses having a different frequency. In particular, a microprocessor or microcomputer (6) is used as control device. <IMAGE>

Description: Verfahren und Schaltungsanordnung zum Synchronisieren eines insbesondere einer Vermittlungseinrichtung zugehörigen spannungsgesteuerten Oszillators Die erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zum Synchronisieren eines insbesondere einer Vermittlungseinrichtung zugehörigen spannungsgesteuerten Oszillators, der mit einer ersten Bitrate auftretende interne Taktiipulse erzeugt, mit Hilfe von externen TaXtimpulsen, die mit einer zweiten Bitrate auftreten, welche irgendeinen Wert aus einer Vielzahl von unterschiedlichen Werten hat, wobei mittels einer BIesseinrichltung die zwischen den internen Taktimpulsen und den jeweiligen externen Taktimpulsen bestehenden Phasenulterschiede gemessen werden und wobei mitiels einer Steuereinrichtung den Oszillator eine der jeweiligen Phasendifferenz zwischen internen und externen Taktimpulsen entsprechende Steuerspamlung zu einer solchen EinsiellulE zugeführt wird, dass die von dem Oszillator erzeugten internen Taktimpulse in einer Sestgelegten Phasenbeziehung zu den jeweilige externen Taktimpulsen auftreten. Ein Verfahren und eine Schaltungsanordnung der vorstehend bezeichneten Art sind bereits bekannt (Tagungsband vom ISS' 81, CIC Montreal, 22 bis 25. September 1981, Session 41, Paper 8 "An Implementation Strategy for Networks 'SynchronizatPon of Digital Sxchange Networks"). Von Nachteil bei dem bekannten Verfahren und der zu dessen Durchftlhrung dienenden Schaltungsanordnung ist Jedoch der recht grosse Schaltungsaufwand, der vorgesehen ist, um eine Synchronisierung des vorhandenen Oszillators auf externe Taktimpulse mit unterschiedlichsten Taktraten zu ermöglichen. Der erfindung liegt die rufgabe zugrunde, einen Weg zu zeigen, wie auf einfache Weise und mit insgesamt relativ geringem Aufwand ein spannungsgesteuerter Oszillator mit Hilfe von externen Taktimpulsen synchronisiert werden kann, die mit einer Bitrate aus einer Vielzahl von unterschiedlichen vorgegebenen nitraten auftreten. Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren der eingangs genannten Art erfindungs geniäss durch die im kennzeichnenden Teil des Anspruchs angegebenen Massnahmen. Die Erfindung bringt den Vorteil mit sich, dass auf einfache Weise eine sichere Synchronisierung des spannungsgesteuerten Oszillators durch externe Taktimpulse möglich ist, die jeweils mit einer Bitrate aus einer Vielzahl von vorgegebenen Bitraten auftreten. Dabei ist es durch die zunächst erfolgende Vermittlung der Bitrate der externen Taktimpulse und der sodann erfolgenden Ermittlung eines Phasenreferenzwertes besonders einfach möglich, anschliessend den spannungsgesteuerten Oszillator im gewünschten Sinne zu synchronisieren. Bei Ausgestaltung des Verfahren gemäss der Erfindung in der im Anspruch 2 angegebenen Weise ergibt sich der Vorteil einer besonders einfachen Bildung einer Steuerspannung für den Oszillator. Zur Durchfihrung des Verfahrens gemäss der Erfindung dient vorzugsweise eine Schaltungsanordnung, wie sie im Anspruch 3 angegeben ist. Hierdurch wird der Vorteil erzielt, dass mit insgesamt relativ geringem schaltungstechnischen Aufwand der vorhandene spannungsgesteuerte Oszillator mit Hilfe von externen Taktimpulsen synchronisiert werden kann, die mit einer Bitrate auftreten, welche irgendeinen Wert aus einer Vielzahl von unterschiedlichen vorgegebenen Werten aufweist. Beim Anlegen des externen Taktes kann dessen Phasenlage in bezug zum internen Takt beliebig sein, ohne dass es dadurch zu einem Phasensprung (Jittern) des internen nachgeregelten Taktes kommt. Es wird mit einem einfachen Zähler und einer relativ einfach realisierbaren Steuereinrichtung ausgekommen, um die gewünschte Synchronisierschaltung aufzubauen. Bei Ausgestaltung der vorstehend genannten Schaltungsanordnung gemäss der Erfindung in der im Anspruch 4 angegebenen Weise ergibt sich der Vorteil eines besonders geringen schaltungstechnischen Aufwands hinsichtlich der Erzeugung einer Einstellgrösse für den Oszillator. Bei Ausgestaltung der Schaltungsanordnung gemäss der Erfindung in der im Anspruch 5 angegebenen Weise ergibt sich der Vorteil eines besonders geringen schaltungstechnischen Aufwands hinsichtlich der Steuereinrichtung. Bei Ausgestaltung der Schaltungsanordnung gemäss der Erfindung in der im Anspruch 6 angegebenen Weise ergibt sich der Vorteil eines besonders sicheren Be- triebs der Messeinrichtung. Bei Ausgestaltung der Schaltungsanordnung gemäss der Erfindung in der im Anspruch 7 angegebenen Weise ergibt sich der Vorteil eines relativ geringen schaltungstechnischen Aufwands hinsichtlich der Ansteuerung der Latch-Registeranordnung. Von Vorteil ist es schliesslich, wenn die Schaltungsanordnung gemäss der Erfindung in der im Anspruch 8 angegebenen Weise ausgestaltet wird. Dadurch ergibt sich ein besonders geringer schaltungstechnischer Aufwand hinsichtlich der Ansteuerung der Latch-Registeranordnung. Anhand von Zeichnungen wird die erfindung nachstehend beispielsweise näher erläutert. Fig. 1 zeigt in einem Blockschaltbild einen möglichen Aufbau einer Schaltungsanordnung gemäss der Erfindung. Fig. 2 zeigt in einem Blockschaltbild einen breiteren Aufbau der Schaltungsanordnung gemäss der Erfindung. Die in Fig. 1 dargestellte Schaltungsanordnung gemäss der Erfindung weist einen spannungsgesteuerten Oszillator (VCXO) 1 auf, der insbesondere zu einer Vermittlungseinrichtung, und zwar einer digitalen Vermittlungseinrichtung gehören kann und der interne Taktimpulse mit einer ersten Bitrate bzw. Frequenz Fint abgibt die beispielsweise 100 kbit/s bzw. 100 kHz betragen kann. Diese Taktimpulse werden an einem Ausgang 16 (Fint) abgegeben. Der Oszillator 1, der durch externe Taktimpulse zu synchronisierung ist, kann in typischer Weise einen Regelbereich aufweisen, der kleiner ist als 10 4. -Lr Zu der in Fig. 1 dargestellten Schaltungsanordnung gehört ferner eine Messeinrichtung, zu der ein Zähler 2 mit nachgeschaltetem Latch-Register 3 und ein bistabiles Kippglied 4 gehören, bei dem es sich im vorliegenden Fall um ein D-Flipflop handelt. Der Zähler 2 ist mit seinem Zähleingang am Ausgang des Oszillators 1 angeschlossen; er zählt ständig die von dem Oszillator 1 abgegebenen Taktimpulse; er kann beispielsweise ein dekadisch zählender Zähler sein, der bis 10 000 zählt. Das mit den Ausgängen des Zählers 2 verbundene Latch Register 3 ist mit einem gesonderten Steuereingang am Ausgang des erwähnten D-Flipflops 4 angeschlossen. Diesem D-Flipflop werden an einem Takteingang T die internen Taktimpulse und an einem Dateneingang D die jeweiligen externen Taktimpulse zugeführt, die an einem Anschluss 5 auftreten und die Jeweils mit einer Taktrate bzw. Frequenz aus einer Vielzahl von Taktraten bzw. Frequenzen (Fext) auftreten. Durch das D-Flipflop wird aus dem externen Takt ein Ubernahme- takt für das Latch-Register 3 gebildet, so dass ein definiert gesetzter Zählerstand übernommen wird. Zu der in Fig. 1 dargestellten Schaltungsanordnung gehört ferner eine Steuereinrichtung, die als wesentlichen Bestandteil einen Mikroprozessor bzw. ikro- computer 6 umfasst, der mit seiner Signaleingangssei te ain Ausgang des Latch-Registers 3 und mit seiner Signalausgangsseite über einen Digital-Analog-Wand- ler 7 an einem Steuereingang des spannungsgesteuerten Oszillators 1 angeschlossen ist. Der Mikroprozessor bzw. Mikrocomputer 6 ist ferner mit einem Steueranschluss 8, bei dem es sich in typischer Weise um einen sogenannten Unterbrechungseingang (Interrupt) handeln kann, an dem erwähnten Eingangsanschluss 5 angeschlossen, an dem die externen Taktimpulse auftreten. Im Hinblic auf die in Fig. 1 dargestellte Schaltungsanordnung isst noch anzumerken, dass einer der Ausgänge des Zählers 2 mit einem Ausgangsanschluss 9 verbunden ist, an dem in der Taktrate bzw. Frequenz untersetzte Taktimpulse (Fout) auftreten, die von den internen Taktimpulsen abgeleitet sind, welche am Ausga.gsan- schluss 16 auftreten. Da der Zähler 2 eigentlich zu einer Messeinrichtung gehört, deren Funktion weiter unten noch näher erläutert werden wird, ergibt sich somit der Vorteil, dass er zusätzlich für eine Taktraten- bzw. Frequenzuntersetzung mit ausgenutzt ist. In Fig. 2 ist eine Schaltungsanordnung gezeigt, die als weitere Ausfuhrungsform der Schaltungsanordnung gemäss der Erfindung oder als ein schaltungsmässiges Abbild der in Fig. 1 dargestellten, einen Mikroprozessor bzw. Mikrocomputer enthaltenden Schaltungsanordnung aufgefasst werden kann. Gemäss Fig. 2 umfasst die im Zusammenhang mit Fig. 1 erwähnte Messeinrichtung den Zähler 2, die Latch-Re gisteranordnung 3a, 3b, 3c, 3d und das bistabile D-Flipflop 4, dem an seinem Dateneingang D die externen Taktimpulse von einem Anschluss 5 her und an einem Takteingang T die internen Taktimpulse von dem spamlungsgesteuerten Oszillator 1 her zugeführt werden, der diese Taktimpulse an den Anschluss 16 abgibt. Die Steuereinrichtung ist in Fig. 2 mit 6a bezeichnet. Sie umia,Bt einen der Suchlaufauswertung dienenden Schaltungsteil 61, einen der Phasenauswertung dienenden Schaltungsteil 62 und einen der Pl-Regelung und Uber:achung dienenden Schaltungsteil 63. Diese Schaltungsteile 61, 62 und 63 sind miteinander, mit der Latch-Registeranordnung 3a bis 3d,einem Steuerregister 10 und programmierbaren Zähler 15 verbunden. Auf die Funktionen der betreffen den Schaltungsteile wird weiter unten noch näher eingegangen werden. Zu der in Fig. 2 dargestellten Schaltungsanordnung gehört ferner der im Zusammenhang mit Fig. 1 erwähnte Digital-Analog-Wandler 7, der zwischen dem Ausgang der Steuereinrichtung 6a und dem Steuereingang des spannungsgesteuerten Oszillators 1 vorgesehen ist. Ausserdem weist die in Fig. 2 dargestellte Schaltungs anordnungdas Steuerregister 10 auf, welches mit seinem Steuereingang an dem negierten Ausgang des D''lipflops 4 und dem Schiebeeingang an logisch t'1" angeschlossen ist. Dieses Register (Reg) 10 gibt an Ausgängen 11, 12, 13 Steuerimpulse an Takteingänge der Latch-Register 3a bzw. 3b bzw. 3c ab. Mit de Steuerimpuls 12 wird auch die Suchlaufauswertung (61), und mit dem Steuerimpuis 13 wird die Phasenreferenz auswertung(62)eingeleitet (jeweils bei dem Wechsel von "O" zu t'1"). Mit einem Rückstelleingang (R) 14 ist das betreffende Register 10 an einem Uberwachungs ausgang des erwähnten Schaltungsteiles 63 angeschlossen, so dass beispielsweise nach einem Ausfall des externen Taktes die Steuerung erneut initialisiert wird und ein neuer Suchlauf und Phasenreferenzwert ausgewertet werden. Die in Fig. 2 dargestellte Schaltungsanordnung weist ausserdem den bereits betrachteten Schaltungsteilen noch den programmierbaren Zähler 15 auf, der mit seiner Programmierungs-Eingangsseite den mit n bezeichneten Parameter des Schaltungsteiles 61 übernimmt und mit einem Zähleingang an dem Ausgang des D-Flipflops 4 angeschlossen ist, an dem auch der Sin- gang des Registers 10 angeschlossen ist. Mit seinem Ausgang, der die Messzeitpunkte festlegt, ist der programmierbare Zähler 15 mit einem Steuereingang des Schaltungsteiles 62 und mit einem Steuereingang des Latch-Registers 3d verbunden. fm Hinblick auf die Ansteuerung der Steuereinrichtung 6a ist schliesslich noch zu erwähnten, dai3 deren Schaltungsteil 61 mit einem Steuereingang an dem Ausgang 12 des Registers 10 angeschlossen ist. Im folgenden wird die Arbeitsweise der erfindungsge nähen Schaltungsanordnung unter Bezugnahme au- die in Fig. 2 dargestellte Schaltungsanordnung erläutert. Diese Funktionsweise trifft ebenso auf die in Fig. 1 dargestellte Schaltungsanordnung zu. Zunächst seien die Verhältnisse bezüglich der internen und externen Taktraten betrachtet, die hier belSck- sichtigt werden. Wie bereits erwähnt, liefert der bei der Schaltungsanordnung gemäss der Erfindung verwendete spannungsgesteuerte Oszillator 1 Taktimpulse mit einer Taktrate von beispielsweise 100 kbit/s bzw. 100 kHz. Dieser Oszillator 1 ist nun mit Taktraten zu synchro nlsieren, die unterschiedliche vorgegebene Werte haben können: Fext - n . F1 , (1) mit: n = 1,2,.... F1 = vorgegebener Frequenzschritt. Wenn beispielsweise F1 = 25 Hz ist, können Takte, wie 75 Hz, 300 Hz, 1,2 kHz, 2,4 kHz ..... synchronisiert werden. Zwischen der Taktrate der von dem Oszillator 1 erzeugten internen Taktimpulse (Fint) und der Taktrate der jeweiligen externen Taktimpulse (Fext) besteht dabei folgende Beziehung: Fint = m Fext n (2) Hierin bedeutet m die Anzahl interner Taktimpulse und ist die Anzahl externer Taktimpulse innerhalb ein und Abscnliessend sei noch angemerkt, dass die bei der Schaltungsanordnung gemäss der ErSindung verwendete Steuereinrichtung auch so ausgelegt sein kann, dass sie die Erzeugung der internen Taktimpulse mit der jeweils eingestellten Phasenlage in dem Fall weiter aufrecht erhält, dass die externen Taktimpulse ausgefallen oder gestört sind.

Claims: A method of synchronising a voltage-controlled oscillator (1), more particularly an oscillator forming part of an exchange system and generating internal clock pulses at a first bit rate, by means of external clock pulses occurring at a second bit rate having any value from a number of different predetermined values, the phase differences between the internal clock pulses and the respective external clock pulses being measured by a measuring device (2, 3, 4) comprising a counter (2) which continually counts the internal clock pulses, a control device (6, 7) feeding to the oscillator (1) a control voltage corresponding to the respective phase difference between the internal and external clock pulses until a certain setting is reached such that the internal clock pulses generated by the oscillator (1) occur in a fixed phase relationship to the associated external clock pulses, characterised in that the positions (Z1, Z2) of the counter (2) at times establishing a given search transit time interval are logically combined and rounded up by the control device (6, 7) in accordance with the relation m = n (Z2 - Z1) where Z1 and Z2 denote the positions of the counter (2) at the beginning and end of the said search transit time interval, n denotes the number of external clock pulses establishing the next measuring time interval and m denotes the number of internal clock pulses occurring within the said measuring time interval, in that the position of the counter (2) at the beginning of the said measuring time interval is made available to the control circuit (6, 7) as a phase reference value and in that at times each following the latter time by an amount corresponding to the duration of the given measuring time interval the phase reference value increased by m in each case and then held in readiness as the current phase reference value is related to the position of the counter (2) then respectively occurring, the result thereof being used to deliver a control voltage of corresponding magnitude for the oscillator (1). A method according to claim 1, characterised in that the respective calculated current phase reference value is subjected to subtraction with the respective counter position occurring. A circuit arrangement for synchronising a voltage-controlled oscillator (1), more particularly an oscillator forming part of an exchange system and generating internal clock pulses at a first bit rate, by means of external clock pulses occurring at a second bit rate having any value from a number of different predetermined values, having a measuring device (2, 3, 4), comprising a counter (2) which continually counts the internal clock pulses, for the phase differences between the internal clock pulses and the respective external clock pulses, and having a control device (6, 7) feeding to the oscillator (1) a control voltage corresponding to the respective phase difference between the internal and external clock pulses, and so setting said oscillator that the internal clock pulses generated by the oscillator (1) occur in a fixed phase relationship to the respective external clock pulses, characterised in that the counter (2) is connected on the output side to a latch register device (3; 3a to 3d) which receives the positions of the counter (2) at times occurring successively in the spacing of the given time interval, in that the positions of the counter (2) at two such successive times are logically combined and rounded up in accordance with the relation m = n (Z2 - Z1) where Z1 and Z2 denote the positions of the counter (2) at the beginning and end of the said search transit time interval, n denotes the number of external clock pulses establishing the next measuring time interval and m denotes the number of internal clock pulses occurring within the said measuring time interval, in that the position of the counter (2) at the beginning of the said measuring time interval serves as a phase reference value for a phase evaluation value in which at further times respectively following by an amount corresponding to the duration of the said measuring time interval said phase reference value respectively increased by m is related to the position of the counter (2) then respectively occurring, and in that the result of this relation is used as adjustment variable for the oscillator (1). A circuit arrangement according to claim 3, characterised in that the relation formed between the respectively occurring position of the counter (2) and the respective current calculated phase reference value is a subtraction. A circuit arrangement according to claim 3 or 4, characterised in that the control device (6, 7) comprises a microprocessor or microcomputer (6) which, controlled by the external clock pulses, receives the positions of the counter (2) and controls the oscillator (1) on the output side via a digital/analog converter (7). A circuit arrangement according to any one of claims 3 to 5, characterised in that a latch register device (3; 3a to 3d) is provided between the counter (2) and the control device (6, 7). A circuit arrangement according to claim 6, characterised in that the latch register device (3; 3a to 3d) is connected to a bistable trigger (4) which receives on the input side both the internal and the external clock pulses. A circuit arrangement according to claim 7, characterised in that the bistable trigger (4) is a D-trigger (4), the clock input of which receives the internal clock pulses and the D-input of which receives the external clock pulses.

Inventors: BACKHAUS, MARTIN, HUBERT, CHRISTIAN
Applicants: SIEMENS NIXDORF INFORMATIONSSYSTEME AKTIENGESELLSCHAFT
Application year: 1987
Main classification: H03L7
IPC codes: H03L7