ARRANGEMENT FOR INCREASING OR DECREASING A BINARY OPERAND WITH A PREDETERMINATED VALUE

Abstract: 1. Circuit arrangement for optionally incrementing or decrementing a predetermined binary operand (A) by a selectable value (for example "8") corresponding to a predetermined position (for example i = 3) of the operand, especially for data processing systems, characterized - by a first selection switch (for example MUX0 to MUX7) for each of the bit positions (for example i = 0 to i = 7), which is in each case supplied with the mutually inverse operand position signals (for example A0 and A0 ) of the associated bit position (i = 0) as input signals and the output of which supplies the input signal (for example A0 = 0) selected in each case as result signal (S0 ), - by an OR gate (OR0 or OR7 or... or OR7) connected in series with for example the respective control input of the first selection switch (MUX0 to MUX7) which is in each case supplied with the inverted operand position signals with an incrementation and in each case with the non-inverted operand position signals with a decrimentation (for example A0 to A6 and A0 to A6 , respectively) of all least significant bit positions in each case and via which the respective first selection switch (MUX0 or MUX1 or... MUX7) can be switched to switching-through the non-inverted operand signal (A0 or A1 or A7 ) supplied in each case, - by additional second selection switches (MUXUM0 to MUXUM7) per bit position, if necessary with the exception of the highest bit position with signal inputs for the in each case mutually inverse operand position signals (for example A0 and A0 ) and a control input for a first control signal (1DC), which determines the direction of change and which uniformly enables either the non-inverted or the inverted operand position signal of the respectively associated operand bit position as control signal for all OR gates (OR1 to OR7) of the first selection switches (for example MUX1 to MUX7) associated with the subsequent higher bit positions, in which arrangement the second selection switches (for example MUXUM0 to MUXUM2) exhibit for all least significant bit positions (for example i = 0 to i = 2) preceding the bit position (for example i = 3) corresponding to the maximum change value (for example "8") an additional control input and two additional signal inputs to which a signal (for example "0") is applied which prevents the switch-over of the first selection switches, to which is switched over by a second control signal (for example st2) which is supplied to the second control input and which is derived from the change value, and - by a logic circuit (for example U10, OR10), which can be set by the respective change value (for example "8"), for generating individual second control signals (for example st0, st1 and st2) for in each case all least significant bit positions preceding the respective change bit position, in which arrangement these second control signals in each case act simultaneously on the OR gate (for example OR0 or OR1 or OR2) of the selection switch (MUX0 or MUX1 or MUX2) associated with the in each case associated bit position.

Description: Verfahren und Anordnung zur Erhöhung und/oder Erniedrigung eines vorgegebenen binären Operanden um einen einer vorgegebenen Stelle des Operanden entsprechenden Wert, insbesonder für Datenverarbeitungsanlagen. Die Erfindung betrifft ein Verfahren und eine Anordnung zur Erhöhung und/oder Erniedrigung eines vorgegebenen binären Operanden um einen einer vorgegebenen Stelle des Operanden entsprechenden Wert. In Datenverarbeitungsanlagen, aber auch bei vielen technischen Einrichtungen, die mit speicherprogammierter Steuerung arbeiten, besteht häufig die Notwendigkeit, einen vorgebebenen Operanden um einen vorgegebenen Wert, der den Wert einer ausgewählten Stelle des Operanden entspricht, zu erhöhen oder zu erniedrigen. Ein derartiges Inkrementieren oder Dekrementieren dient beispielsweise dazu, Speicheradressen in Form binärer Zahlen zu modifizieren, z. B. durch Hinzuaddieren einer Acht entsprechend dem Wert der vierten Binärstelle, oder einen Befehlsgeber linear fortzuschalten. Die bisherigen Lösungen benutzen dazu Registerzähler oder herkömmliche Addierer bzw. Subtrahierer gegebenenfalls mit vereinfachter schneller Ubertragsermittlung. Im Zuge der fortschreitenden technischen Entwicklung im Hinblick auf das Ziel, schnellere Einrichtungen mit möglichst geringem Aufwand zu schaffen, sind derartige Lösungen vielfach zu aufwendig und zu langsam. Aufgabe der Erfindung ist es daher, ein Verfahren und eine entsprechende Anordnung zu schaffen, die dem genannten Ziel der technischen Entwicklung besser entspricht. Diese Aufgabe wird bei dem Verfahren gemäss der Erfindung durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst. Danach erfolgt die Inkrementierung bzw. Dekrementierung jeweils allein durch entsprechende Auswahl eines der beiden vorliegenden und zueinander inversen Operandenstellensignale, was in einfacher Weise durch entsprechend eingestellte Schalter gesteuert werden kann. Die Durchschaltung von invertierten Operandenbitstellensignalen ist dabei nur auf einen Bereich beschränkt, der jeweils beginnend mit der dem Änderungswert entsprechenden Bitstelle in Richtung der höherwertigen Bitstellen im Falle einer Erhöhung bei der ersten Bitstelle mit dem binären Ziffernwert 0 und im Falle einer Erniedrigung bei der ersten Bitstelle mit dem binärem Zifferwert In endet. Der Bereich kann also auf eine Bitstelle, nämlich die Änderungsbitstelle, beschränkt sein oder auch mehrere Bitstellen umfassen. Das Erreichen der jeweiligen Bereichsgrenze und damit das Umsteuern auf die nicht invertierten Operandenstellensignale bei den restlichen Bitstellen des Operanden wird demzufolge in einfacher Weise bei einer Überwachung auf das vorliegen des Ziffernwertes "0" von dem dann den Ziffernwert-"l" darstellenden invertierten Operandenstellensignal und bei Überwachung auf das Vorliegen des Ziffernwertes 1 direkt von dem nicht invertierten Operandenstellensignal abgeleitet, indem diese Operandenstellensignale auf alle jeweils nachfolgenden Bitstellen einwirken. Weiterbildungen des Verfahrens gemäss der Erfindung beziehen sich entsprechend den Patentansprüchen 2 bis 4 auf in Gruppen unterteilte Operanden, auf die Auswähl- barkeit der den Änderungswert festlegenden Bitstelle und auf die Auswählbarkeit der Änderungsrichtung ent sprechend einer Erhöhung oder einer Erniedrigung. Eine Schaltungsanordnung zur Durchführung des Verfahrens gemäss der Erfindung ergibt sich aus den kennzeichnenden Merkmalen des Patentanspruchs 5. Danach ist zumindestens für jede höherwertigere Bitstelle als die dem Änderungswert entsprechende Bitstelle des Operanden ein Auswahlschalter, der wahlweise eines der beiden zugehörigen, zueinander inversen Operandenstellensignale als Ergebnissignal auswählt, und gegebenenfalls ein ODER-Glied zur Ableitung des Steuersignals für den Auswahlschalter aus den einzelnen massgeblichen Operandensignalen aller jeweils niederwertigeren Bitstellen bis einschliesslich der dem Änderungswert entsprechenden Bitstelle vorgesehen. Weiterbildungen dieser Schaltungsanordnung entsprechend den Patentansprüchen 6 bis 12 beziehen sich u.a. auf zusätzliche Auswahlschalter bei freiwählbaren Änderungs- werten, auf weitere Auswahlschalter zur Umschaltung zwischen dem Inkremetieren und dem Dekrementieren sowie auf die Ausbildung der Auswahischalter. Einzelheiten der Erfindung seien nachfolgend anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläuè#rt. Im einzelnen zeigen FIG 1 ein Beispiel für das sskrementieren, FIG 2 eine zugehörige Schaltungsanordnung, FIG 3 ein Beispiel für das Dekrementieren, FIG 4 eine zugehörige Schaltungsanordnung, FIG 5 und 6 zwei Beispiele für die Ausbildung der in FIG 2 und 4 verwandten Auswahischalter und FIG 7 A und 7 B eine Schaltungsanordnung mit verschie denen wählbaren Änderungswerten und wählbarer Voreinstellung der Änderungsrichtung als Modul baustein. Das in FIG 1 gezeigte Zahlenbeispiel dient zur Erläuterung des Inkrementiervorganges, wobei ein Binäroperand A mit acht Bitstellen i = O bis 7 zugrundegelegt ist, der durch das Inkrement IC mit dem Wert 2 entsprechend der Bitstelle i = 1 erhöht werden soll und dementsprechend in das Ergebnis S übergeführt wird. Bei dem gewählten Beispiel erfasst der Bereich INV zwischen den senkrechten gestrichelten Linien, in dem die Bitstellen zu invertieren sind, insgesamt drei Bitstellen, nämlich die Inkrementierungsbitstelle i = 1 und die Bitstellen i = 2 und 3, da von diesen drei Bitstellen die für i = 3 als erste den Ziffernwert 11011 aufweist. Die Ergebnissignale Si entsprechen im Bereich INV daher den invertierten Operandenstellensignalen Ai s während bei allen anderen Bitstellen i = 0 und 4 bis 7 das nicht invertierte Operandenstellensignal A. zum Ergebnissignal Si wird. FIG 2 zeigt eine entsprechend arbeitende Schaltungsanordnung. Da alle niederwertigeren Bitstellen als die Inkrementierbitstelle unverändert bleiben, wird im vorliegenden Fall das Operandenstellensignal Ao fest durchgeschaltet, während für die Inkrementierbitstelle das invertierte Operandensignal A1 fest durchgeschaltet wird. Für alle übrigen Bitstellen sind dagegen Auswahlschalter, z.B. MUX2, notwendig, da von vorneherein nicht abzusehen ist, welches der beiden zur Verfügung stehenden Operandensignale, z.B. A2 und A2, zum richtigen Ergebnissignal,z.B. S2 > führt. Dadurch dass jeweils die invertierten Operandenstellensignale an die Signaleingänge 0 geführt sind, erfolgt in der Ruhestellung der Auswahischalter MUX... immer eine Invertierung des zugehörigen eigentlichen Operandenstellensignals Ai Zu invertieren ist aber jeweils nur solange, bis zum ersten mal ein Operandenstellensignal den Ziffernwert "O" darstellt. Das entspricht einem invertierten Operandenstellensignal Ai = 1 . Demzufolge sind von der Inkrementierungsbitstelle an alle invertierten Operandenstellensignale Ai direkt bzw. nachfolgend über ODER-Gatter 0R3 und OR4 zusammengefasst mit den Steuereingängen der einzelnen Auswahlschalter MUX2 bis MUX4 verbunden. Sobald daher eines der invertierten Operandenstellensignale Ai den Wert 1 annimmt, wird die Invertierung der Operandenziffernwerte aller höherwertigen Bitstellen aufgehoben. FIG 3 und FIG 4 zeigen in Anlehnung von FIG 1 und FIG 2 ein Zahlenbeispiel und eine Schaltungsanordnung für das Dekrementieren. Dekrementstelle ist ebenfalls die Bitstelle i = 2, und massgebend für die Invertierung weiterer höherwertigerer Bitstellen ist in diesem Falle der zum ersten mal erscheinende binäre Ziffernwert ¯1"', was bereits für die Dekrementbitstelle zutrifft. Der Bereich INV zur Invertierung beschränkt sich daher auf diese eine Bitstelle i = 2, was wiederum durch die beiden gestrichelten senkrechten Linien angedeutet ist. -- Der Aufbaukier zugehörigen Schaltungsanordnung gemäss FIG 4 unterscheidet sich von der nach FIG 1 allein dadurch, dass anstelle der invertierten Operandenstellensignale Ai nunmehr die nicht invertierten Operandenstellensignale Ai für die Umsteuerung der Auswahlschalter MUX2 und MUX3 herangezogen werden, da der erste auftretende binäre Ziffernwert 1 eine Beendigung der Invertierung bewirkt. Als Auswahlschalter können exklusive ODER-Glieder oder, wie in FIG 2 und FIG 4 dargestellt, vorzug weise Multiplexer verwendet werden. Letztere bedeuten in der Regel weniger Aufwand und haben in der Regel auch kürzere Laufzeiten zur Folge, so dass das gewünschte Ergebnis schneller zur Verfügung steht. Gegenüber normalen exklusiven ODER-Gliedern bzw. Multiplexern mit vorgeschalteten ODER-Gliedern, z.B. OR3 und OR4 in FIG 4, kann eine weitere Laufzeitverkürzung durch Verwendung von Schaltgliedern mit Erweiterungsschaltungen am Steuereingang erreicht werden. FIG 7A und FIG 7B zeigt schliesslich in Anlehnung an Fig 2 und FIG 4 die Schaltungsanordnung eines Modulbausteines für acht Operandenbitstellen entsprechend einem Byte, der mit weiteren Bausteinen zusammengeschaltet werden kann, um Operanden mit mehr als acht Bitstellen verarbeiten zu können. Der rechte Teil der Schaltungsanordnung mit den acht 0DER-Gliädern ORO bis OR7 und den Multiplexern MUXO bis MUX7 als Auswahlschalter stellt daher eine Erweiterung der Schaltungsanordnung von FIG 2 oder FIG 4 dar, wobei für den Fall der Zusammenschaltung mit anderen Modulbausteinen auch für die niederwertigste Bitstelle ein ODER-Glied ORO und ein Auswahlschalter MUXO sowie zwei zusätzliche ODER-Glieder ORCI und ORCO vorgesehen sind. Das eine ODER-Glied ORCI übernimmt dabei von den anderen Modulbausteinen, um die Laufzeit möglichst gering zu halten, die Umsteuersignale, z.B. C1, C2 und C3 beim letzten Modulbaustein von insgesamt vier Bausteinen entsprechend einer Operandenbreite von 32 Bit, von den anderen Modulbausteinen parallel, um die im Ruhezustand wirksame Invertierung aufzuheben. Der Ausgang dieses ODER-Gliedes ORCI wirkt daher ebenfalls auf alle ODER-Glieder ORO bis OR7 ein. Das andere ODER-Glied ORCO fasst dagegen die innerhalb des Modulbausteines entstehenden Umsteuersignale zusammen und stellt am Ausgang das Umsteuersignal C für höherwertigere Bitstellen verarbeitende Modulbausteine zur Verfügung, das bei diesen dann als eines der Signale C1 bis C3 am jeweiligen ODER-Glied ORCI wirksam wird. Der linke Teil der Schaltungsanordnung stellt eine Ergänzung dar, die wahlweise abhängig vom Signal IDC das Inkrementieren oder das Dekrementieren ermöglicht, sowie eine Auswahl verschiedener Änderungswerte zulässt. Je Bitstelle ist dazu ein weiterer Auswahlschalter, z.B. in Form von Multiplexern MUXUMO bis MUXUM7 vor gesehen. - Diese Auswahischaiter liefern abhängig vom Steuersignal IDC das-jeweils als Umsteuersignal benötigte Operandenstellensignäl, nämlich beim Inkrementieren mit IDC = 0-das invertierte Operandenstellensignal Ai und beim Dekrementieren mit IDC = 1 das nicht invertierte Operandenstellensignal Ai. Im vorliegenden Fall sind ausserdem die Bitstellen i = 0 bis 3 entsprechend den Änderungswerten 1,2,4 und 8 als Änderungsbitstellen frei wählbar. Dies wird abhängig von Signalen BC1 und BC2 gesteuert, die zusammen binär verschlüsselt den jeweils gewählten Änderungswert kennzeichnen und von denen durch das ODER-Glied OR 10 und das UND-Glied U 10 die benötigten Steuersignale stO bis st2 abgeleitet werden, wenn ein vom Änderungswert 1 abweichender Änderungswert 2,4 oder 8 gewählt wird. Da beim Verschieben der Änderungsbitstelle zu höheren Änderungswerten hin verhindert werden muss, dass die niederwertigeren Operandenstellensignale invertiert werden, müssen die zugehörigen Auswahlschalter, z.B. MUXO bis MUX2, umgesteuert werden, so dass der Signaleingang 1 für das nicht invertierte Operandenstellensignal Ai zum Ergebnisausgang durchgeschaltet wird. Demzufolge ist jeweils eines der Steuersignale stO bis st2 mit einem der den einzelnen Auswahlschaltern MUXO bis MUX2 vorgeschalteten ODER-Gliedern ORO bis OR2 verbunden, so dass jeweils alle umzusteuernden Auswahlschalter, z.B. MUXO bis MUX2, umgeschaltet werden. Zusätzlich sind Auswahlschalter für alle niederwertigeren Bitstellen vor der Änderungsbitstelle erforderlich, die verhindern, dass die jeweils zugehörigen Operandenstellensignale vorzeitig ein die Umsteuerung bewirkendes Steuersignal erzeugen. Diese Auswahlschalter sind im vorliegenden Falle mit den Auswahlschaltern für die Festlegung der Änderungsrichtung kombiniert, was an den Auswahlschaltern MUXUMO bis MUXUM2 im Vergleich zu den übrigen Auswahlsteuerschaltern MUXUM 3 bis MUXUM 7 ersichtlich ist. Die kombinierte Auswahlsteuerschalter MUXUM 0 bis MUXUM 2 weisen zwei weitere Signaleingänge auf, die durch einen weiteren Steuereingang auswählbar sind. Damit ist eine Umschaltung von den Operandenstellensignalen A. und Ai auf ein die Umsteuerung verhinderndes Signal O an den Signaleingängen 2 und 3 möglich, das an Stelle des sonst auszuwählenden Operandenstellensignals auf die Ausgangsleitung geschaltet wird. Auf diese Weise können alle Operandenstellensignale der niederwertigeren Bitstellen, z.B. i = O bis 2, vor der Anderungsbitstelle für die interne Steuerung unwirksam geschaltet werden und der Anfangspunkt für den Invertierungsbereich ohne Auswirkung verschoben werden. Soll beispielsweise mit BC1 = 1 und BC2 = 1 bei IDC = 0 ein Operand A um den Wert 8 erhöht werden, dann werden aufgrund der Signale stO bis st2 die Auswahlschalter MUXO bis MUX2 auf die Durchschaltung der zugehörigen nicht invertierten Operandenstellensignale Ao bis A2 eingestellt, d.h. die Signale der gegenüber der Änderungsbitstelle i = 3 niederwertigeren Operandenbitstellen i = 0 bis 2 werden unverändert durchgeschaltet. Weiterhin bewirken die Steuersignale stO bis st2 an den zugehörigen Steuerauswahlschaltern MUXUM O bis MUXUM 2 ein Unwirksamschalten der Operandenstellen signale Ag bis S , so dass von diesen kein die notwendige Invertierung aufhebendes Umsteuersignal ausgehen kann. Erst der der wirksamen Änderungsbitstelle zugeordnete Auswahlsteuerschalter MUXUM 3 kann in der Folge als-erster ein solches Umsteuersignal erzeugen . ¯ ¯ und di e die Invettierung¯ter-nachfolgenden Bit stellen ver- hindern, wenn der eigene Ziffernwert eine "O" ist und daher die Invertierung auf die Änderungsbitstelle beschränkt bleibt.

Claims: Patentansprüche 1. Verfahren zur Erhöhung und/oder Erniedrigung eines vorgegebenen binären Operanden um einen einer vorgegebenen Stelle des Operanden entsprechenden Wert, insbesondere für Datenverarbeitungsanlagen; d a d u r c h g ek e n n z e i c h n e t, dass ausgehend von einer Operandendarstellung mit zwei zueinander inversen Operandenstellensignalen (z.B. Ao und Ao ) je Bitstelle (i = 0 bis n) bei der dem Anderungswert (z.B. 8) entsprechenden Bitstelle (z.B. i = 3) und gegebenenfalls bei allen nachfolgenden höherwertigen Bitstellen bis einschliesslich der Bitstelle, deren zugehöriges nicht invertiertes Operandenstellensignal (Ai) bei einer Erhöhung dem Wert "0" bzw. bei einer Erniedrigung dem Wert 1 entspricht, die jeweils zugehörigen invertierten Operandenstellensignale CA. ) unmittelbar zum jeweils zugehörigen Ergebnisstellenausgang (Si) durchgeschaltet werden, während bei allen übrigen Bitstellen die zugehörigen nicht invertierten Operandenstellensignale CA.) unmittelbar zum jeweils zugehörigen Ergebnisstellenausgang (ski) durchgeschaltet werden, und dass für die Umsteuerung auf die Durchschaltung der nicht invertierten Operandenstellensignale (Ai) bei einer Erhöhung die invertierten und bei einer Erniedrigung die nicht invertierten Operandenstellensignale aller jeweils niederwertigeren Bitstellen ab der Änderungsbitstelle (z.B. i = 3) genutzt werden. 2. Verfahren nach Anspruch 1 für in Gruppen unterteilte Operanden, d a d u r c h g e k e n n z e i c h n e t, dass die die Umsteuerung auf die Durchschaltung der nicht invertierten Operandenstellensignale (Ai) in einer der Gruppen auslösenden invertierten bzw. nicht invertierten Operandenstellensignale als Umsteuersignale (C) gleichzeitig alle jeweils höherwertigen Gruppen in gleicher Weise beeinflussen. 3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass die den Änderungswert (z.B. 8) der Operanden (A) kennzeichnende Bitstelle (i = 3) durch Steuersignale (BCl, BC2) ausgewählt wird. 4. Verfahren nach einem der Anspruche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass die einer Erhöhung oder Erniedrigung des Operanden (A) entsprechende Änderungsrichtung durch Steuersignale (IDC) ausgewählt wird. 5. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4, g e k e n n z e i c hn e t durch einen steuerbaren Auswahlschalter (z.B. MUX2) für jede der zu beeinflussenden Bitstellen mit Ausnahme gegebenenfalls der dem Änderungswert entsprechenden Bitstelle, dem die beiden zueinander inversen Operandenstellensignale (z.B, A2 und A2) als Eingangssignale zugeführt werden und dessen Ausgang das jeweils ausgewählten Eingangssignal (z.B, A2) als Ergebnissignal cis2) liefert, und durch den Steuereingängen der Auswahlschalter (z.B. MUX2) gegebenenfalls vorgeschaltete ODER-Glieder (z.B. OR2), denen bei einer Erhöhung alle invertierteo und bei-einer Erniedrigung e nicht invertierten Operandenstellensignale (z.B. Aof l bzw. Ag Al) aller niederwertigeren Bitstellen (z.B. i = 0 und 1 ) ab der dem anderungswert (z.B. 1) entsprechenden Bitstelle (i = 0) zugeführt werden. 6. Schaltungsanordnung nach Anspruch 5 zur Durchführung des Verfahrens nach Anspruch 2, g e k e n n z e i c h n e t durch ein zusätzliches ODER-Glied (ORCO) je Gruppe zur Ableitung der Umsteuersignale für die übrigen höherwertigen Gruppen aus den die Umsteuerung in der eigenen Gruppe bewirkenden invertierten bzw. nicht invertierten Operandenstellensignalen (Ai bzw. Ai) 7. Schaltungsanordnung nach Anspruch 6, g e k e n nz e i c h n e t durch ein weiteres zusätzliches ODER Glied (ORCI) in den höherwertigen Gruppen zur Zusammenfassung der von den jeweils niederwertigeren Gruppen bereitgestellten Umsteuersignale (z.B. C1, C2,C3). 8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7 zur Durchführung des Verfahrens nach Anspruch 3, g ek e n n z e i c h n e t durch zusätzliche Auswahlschalter mit zwei Signaleingängen für alle der als Änderungswert auswählbaren Bitstelle vorangehenden niederwertigeren Bitstellen, wobei dem einen Signaleingang das eine mögliche Umsteuerung der nachfolgenden höherwertigeren Bitstellen herbeiführende invertierte bzw. nicht invertierte Operandenstellensignal der jeweils zugehörigen Bitstelle und dem anderen Signaleingang ein die Umsteuerung verhinderndes Signal (z.B. O") zugeführt wird, so dass eine von den jeweils vorangehenden niederwertigeren Bitstellen ausgehende Umsteuerung verhindert wird. 9. Schaltungsanordnung nach einem der Ansprüche 5 bis 8 zur Durchführung des Verfahrens nach Anspruch 4, g e k e n n z e i c h n e t durch einen jeder Bitstelle des Operanden (A) gegebenenfalls mit Ausnahme der ranghöch- sten Bitstelle zugeordneten Auswahlsteuerschalter (z.B. MUXUM 3) mit zwei Signaleingängen für die beiden zueinander inversen Operandenstellensignale Cz.B.A3 und A3), wobei alle Auswahlsteuerschalter abhängig von einem die Änderungsrichtung festlegenden Steuersignal (IDC) in einheitlicher Weise eines der beiden jeweils zugehö- rigen Operandenstellensignale (z.B. A3 bzw. A3) als Umsteuersignal freigeben. 10. Schaltungsanordnung nach Anspruch 8 und 9, d a d u r c h g e k e n n z e i c h n e t, dass die Auswahlsteuerschalter für die Auswahl der den Änderungswert kennzeichnenden Bitstellen (z.B. i = 0 bis 3) und für die Auswahl der Änderungsrichtung jeweils zu einem Auswahlschalter Cz.B. MUXUM O) mit vier Signaleingängen zusammengefasst sind, die paarweise jeweils einer der beiden Änderungsrichtungen zugeordnet sind und von denen abhängig von den Auswahlsignalen (BC1, BC2) für die Änderungsbitstelle jeweils ein Paar ausgewählt wird. 11. Schaltungsanodnung nach einem der Ansprüche 5 bis 10, d a d u r c h g e k e n n z e i c h n e t, dass als Auswahlschalter Multiplexer (z.B. MUX 0 bis MUX 7 und MUXUM 0 bis MUXUM 7) vorgesehen sind. 12. Schaltungsanordnung nach einem der Ansprüche 5 bis 11, d a d u r c h g e k e n n z e 1 c h n e t, dass die die Ergebnissignale (Si) liefernden Auswahlschalter als exklusive ODER-Glieder ausgebildet sind, wobei dem einen Signaleingang jeweils das invertierte Operon denstellensignal (Ai) und dem anderen Signaleingang jeweils das abgeleitete Einstellsteuersignal zugeführt wird. --

Inventors: HUSS, ROLF-RUDIGER, DR., Huss, Rolf-Rüdiger, Dr.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1986
Main classification: G06F7
IPC codes: G06F7