CIRCUIT ARRANGEMENT FOR REGENERATING AND SYNCHRONISING A DIGITAL SIGNAL

Abstract: A controllable delay line (VZL) is connected in series with a decision logic (EL) and the digital signal passes through it. The decision logic (EL) is connected via control lines (UPO,DOWN0) and the delay line (VZL) via address lines (SO,S1,S2,S3) to a delay control unit (VRE). The decision logic (EL) exhibits a sampling circuit (AS) connected to the system clock (CK) via a clock line (TL), and an evaluating unit (AWE). An incoming digital signal is first sampled at five different times and then weighted, the presence of a minimum or maximum delay of the delay line (VZL) being additionally taken into consideration. The system clock/data phase relationship can be picked up at any time at a first (ZO) and a second state indicating output (Z1) of the evaluating unit (AWE). <IMAGE>

Description: Schaltungsanordnung zum Regenerieren und Synchronisieren eines digitalen Signales Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1. In der nicht vorveröffentlichten deutschen Patentanmeldung 34 41 501.7 ist der Schutz beansprucht für eine Schaltungsanordnung zum Regenerieren und Synchronisieren eines digitalen Signales hoher Bitrate, die eine Reihenschaltung aus einer steuerbaren Verzögerungsleitung und einer Entscheidungslogik aufweist, welche von dem digitalen Signal durchlaufen wird, wobei die Entscheidungslogik über eine erste Steuerleitung und eine zweite Steuerleitung und die steuerbare Verzögerungsleitung über Adressenleitungen an eine Verzögerungsregeleinheit angeschlossen sind, wobei die Entscheidungslogik über eine Taktleitung mit einem Systemtakt versorgt wird, dessen Frequenz der Bitrate des zu regenerierenden digitalen Signales entspricht und wobei die Verzögerungsregeleinheit einen voreinstellbaren Eingang zum Setzen eines vorgebbaren Zustandes aufweist. Die technische Aufgabe der Erfindung besteht darin, eine sichere Regeneration und Synchronisation eines digitalen Signales zu realisieren. Diese Aufgabe wird erfindungsgemäss durch die im Patentanspruch 1 angegebene technische Lehre gelöst. Weitere vorteilhafte Ausbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen. Ein Ausführungsbeispiel wird im folgenden anhand der Zeichnungen ausführlich erläutert. Es zeigen: Figur 1 ein detailiertes Blockschaltbild der erfindungsgemässen Schaltungsanordnung, Figur 2 eine Abtastschaltung der erfindungsgemässen Schaltungsanordnung nach Figur 1, Figur 3 eine steuerbare Verzögerungsleitung der erfindungsgemässen Schaltungsanordnung nach Figur 1, Figur 4 ein Zustandsdiagramm zur Erläuterung des Entscheiders der Entscheidungslogik der erfindungsgemässen Schaltungsanordnung nach Figur 1 und Figur 5 ein Zeitdiagramm zur Erläuterung der erfindungsgemässen Schaltungsanordnung nach Figur 1. Zum sicheren Regenerieren und Synchronisieren eines digitalen Signales hoher Bitrate weist die erfindungsgemässe Schaltungsanordnung, wie in Figur 1 dargestellt, eine Reihenschaltung aus einer steuerbaren Verzögerungsleitung VZL und einer Entscheidungslogik EL auf. Die Ent scheidungslogik EL ist über eine erste Steuerleitung UPO und eine zweite Steuerleitung DOWN0 und die steuerbare Verzögerungsleitung VZL über Adressenleitungen S0, S1, S2, S3 an eine Verzögerungsregeleinheit VRE angeschlossen. Dabei enthält die Verzögerungsregeleinheit VRE einen voreinstellbaren Eingang PR, über den sie auf vorgebbare Zustände gesetzt werden kann. Die Entscheidungslogik EL weist eine an eine Taktleitung TL angeschlossene Abtastschaltung AS und eine Auswerteeinheit AWE auf. Über die Taktleitung TL wird die Abtastschaltung mit einem Systemtakt CK versorgt, dessen Frequenz der Bitrate des zu regenerierenden und synchronisierenden digitalen Signales entspricht. Im vorliegenden Ausführungsbeispiel beträgt die Frequenz des Systemtaktes CK 139,264 MHz. Die Auswerteeinheit AWE besteht aus einer Dekodiereinheit DEC und einem Entscheider ENT die untereinander über fünf Zustandsleitungen U, D, O, F1, F2 verbunden sind. Weiterhin weist der Entscheider ENT der Auswerteeinheit AWE einen ersten Zustandsanzeigeausgang ZO und einen zweiten Zustandsanzeigeausgang Z1 auf und ist über eine erste Leitung BU und eine zweite Leitung BD an die steuerbare Verzögerungsleitung VZL angeschlossen. Ferner ist der Entscheider ENT über die erste UPO und die zweite Steuerleitung DOWNO an einen Eingang VE für die Vorwärtszählrichtung bzw. an einen Eingang RE für die Rückwärtszählrichtung eines Vorwärts-Rückwärts-Zählers VRZ der Verzögerungsregeleinheit VRE angeschlossen. Der Entscheider ENT und der Vorwärts-Rückwärts-Zähler VRZ werden dabei mit einem internen Takt TI versorgt, der aus dem Systemtakt CK abgeleitet wird. Hier ist die Frequenz des internen Taktes TI 1/8-mal so gross, wie die Frequenz des Systemtaktes CK. Ausgänge A0, A1, A2, A3 des Vorwärts-Rückwärts-Zählers VRZ sind über die Adressenleitungen S0, S1, S2, S3 mit der steuerbaren Verzögerungsleitung VZL verbunden. Die Abtastschaltung AS, wie in Figur 2 gezeigt, besteht aus einem dreistufigen Phasenschieber PS und einer aus fünf Zwischenspeicher FF1, FF2, FF3, FFM, FFB aufgebauten Abtast/Speichereinheit ASPE. Dabei ist ein Ausgang P1 der ersten Stufe des Phasenschiebers PS mit einem Dateneingang D1 des ersten Zwischenspeichers FF1, ein Ausgang P2 der zweiten Stufe des Phasenschiebers PS mit einem Dateneingang D2 des zweiten Zwischenspeichers FF2 und parallel dazu mit einem Dateneingang DM des vierten Zwischenspeichers FFM verbunden. Ein Ausgang P3 der dritten Stufe des Phasenschiebers PS ist mit einem Dateneingang D3 des dritten Zwischenspeichers FF3 verbunden. Ein Datenausgang Q2 des zweiten Zwischenspeichers FF2, der gleichzeitig auch den Datenausgang der Entscheidungslogik EL bildet, ist an einen Dateneingang DB des fünften Zwischenspeichers FFB angeschlossen. Weiterhin ist ein Datenausgang Q1, Q2, Q3, QM, QB jedes Zwischenspeichers FF1, FF2, FF3, FFM, FFB mit der Dekodiereinheit DE der Auswerteeeinheit AWE verbunden (vgl. Figur 1). Jeder Zwischenspeicher FF1, FF2, FF3, FFM, FFB ist über einen Takteingang T1, T2, T3, TM, TB parallel an die Taktleitung TL angeschlossen, wobei der vierte Zwischenspeicher FFM einen invertierenden Takteingang TM aufweist. Die getakteten Zwischenspeicher werden durch sogenannte D-Flip-Flops realisiert. In einer ersten Realisierung des Phasenschiebers PS, wie in Figur 2 gezeigt, werden drei Laufzeitglieder LZG1, LZG2, LZG3 verwendet, die von dem ankommenden digitalen Signal parallel durchlaufen werden. Die kleinste Phasendifferenz wird dabei durch die kleinste Laufzeitdifferenz zweier Laufzeitglieder bestimmt. Unabhängig von Laufzeittoleranzen muss somit immer die Phasenverschiebung phi 1 durch das erste Laufzeitglied LZG1 kleiner als die Phasenverschiebung durch das zweite Laufzeitglied LZG2 und diese wieder kleiner als die Phasenverschiebung durch das dritte Laufzeitglied LZG3 sein. Die Laufzeitglieder können durch Leitungen einer gewissen Länge, durch ein Schieberegister oder aber durch einfache Logikgatter realisiert werden. In einer zweiten Realisierung des Phasenschiebers PS gemäss einer weiteren erfindungsgemässen Ausgestaltung (nicht weiter gezeigt), sind zwei Laufzeitglieder LZG1, LZG2 in Reihe geschaltet. Ein vor dem ersten Laufzeitglied LZG1 angeordneter Abgriff bildet den Ausgang P1 der ersten Stufe, ein zwischen dem ersten LZG1 und dem zweiten Laufzeitglied LZG2 angeordneter Abgriff bildet den Ausgang P2 der zweiten Stufe und ein nach dem zweiten Laufzeitglied LZG2 angeordneter Abgriff bildet den Ausgang P3 der dritten Stufe des Phasenschiebers PS. Da das ankommende digitale Signal die drei Stufen seriell durchläuft, ist stets phi 1 < phi 2 < phi 3 gegeben. Hier ist die kleinste Phasendifferenz DELTA phi = phi 2 phi 1 oder phi 3 - phi 2 durch die minimal realisierbare Laufzeit der Laufzeitglieder LZG1, LZG2 bestimmt. Das ankommende digitale Signal wird über die steuerbare Verzögerungsleitung VZL zur Entscheidungslogik EL übertragen. Hier durchläuft es den dreistufigen Phasenschieber PS und wird durch den ersten, zweiten, dritten und vierten Zwischenspeicher FF1, FF2, FF3, FFM abgetastet und abgespeichert. Das Einlesen erfolgt mit der aktiven Flanke des Systemtaktes CK, wobei durch den invertierenden Takteingang TM des vierten Zwischenspeichers FFM, dieser eine halbe Systemtaktperiode T/2 früher und zwar mit der passiven Flanke den anliegenden Signalwert übernimmt. Da der Dateneingang DB des fünften Zwischenspeichers FFB mit dem Datenausgang Q2 des zweiten Zwischenspeichers FF2 verbunden ist, übernimmt der fünfte Zwischenspeicher FFB mit jeder aktiven Systemtaktflanke den eine Systemtaktperiode T vorher abgetasteten Signalwert. Die fünf Zwischenspeicher FF1, FF2, FF3, FFM, FFB liefern mit der aktiven Systemtaktflanke an ihren Datenausgängen Q1, Q2, Q3, QM, QB somit fünf Signale, die dem Datensignal zu den Zeiten t- DELTA t, t, t+ DELTA t, t-T/2, t-T, entsprechen, wobei am Datenausgang Q2 des zweiten Zwischenspeichers FF2 das regenerierte Datensignal abgreifbar ist. Der Wert DELTA t ergibt sich entsprechend aus der Verzögerung der Laufzeitglieder LZG1, LZG2, LZG3 des Phasenschiebers PS und mit T ist die Systemtaktperiode angegeben. Diese fünf Datensignale liegen nun an der Dekodiereinheit DEC der Auswerteeinheit AWE an und werden entsprechend der nachstehenden Wahrheitstabelle der Dekodiereinheit DEC - Tabelle 1 - dekodiert. EMI11.1 Für den Fall, dass die an den Datenausgängen Q1, Q2 und Q3 der ersten drei Zwischenspeicher FF1, FF2, FF3 anliegende Signale unterschiedliche Polaritäten aufweisen - siehe obere Tabellenhälfte - wird entweder die erste Zustandsleitung U oder die zweite Zustandsleitung D mit einem logischen "Eins"-Pegel beaufschlagt, wobei die logischen Zustände der anderen Zustandsleitungen ihren bisherigen Wert beibehalten. Dabei bedeutet eine Belegung der ersten Zustandsleitung U, dass das ankommende digitale Signal in Bezug zum Systemtakt CK eine Verzögerung und eine Belegung der zweiten Zustandsleitung D, dass das ankommende digitale Signal eine Beschleunigung erfahren muss, um jeweils synchron mit dem Systemtakt CK zu sein. Falls nun zu den Zeiten t1 = t - DELTA t, t2 = t, t3 = t + DELTA t, d.h. an den Datenausgängen Q1, Q2, Q3 jeweils das gleiche Bit anliegt, kann unter der Voraussetzung einer konstanten Pulsbreite mit Sicherheit angenommen werden, dass im zweiten Zwischenspeicher FF2 eine richtige Regeneration und Synchronisation erfolgt. Dies ist in Figur 5 dargestellt, in der unter a) ein ideales Signal ohne Pulsbreitenschwankung DELTA Pw gezeigt ist. Unterstellt man nun ein verzerrtes Signal nach Darstellung b), so wird bei einer angenommenen Pulsbreitenschwankung DELTA Pw > 2 DELTA t zwar zu den Zeitpunkten t1, t2, t3 jeweils der gleiche Signalzustand abgetastet, trotzdem ist der Abtastzeitpunkt "falsch" gewählt. Im Vergleich zu Darstellung a),wo keine Pulsbreitenschwankung vorliegt, wird der "falsche" Abtastzeitpunkt aufgrund der Pulsbreitenschwankung nicht erkannt. Erfindungsgemäss wird nun auch ein verzerrtes Signal mit unterschiedlichen (High-Low) Pulsbreiten richtig ausgewertet, wie aus der unteren Hälfte der Tabelle 1 ersichtlich, in dem zusätzlich zu den Zeiten t1, t2, t3 noch eine halbe Systemtaktperiode T/2 früher - Zeipunkt tM - und eine ganze Systemtaktperiode T früher - Zeitpunkt tB - das digitale Signal abgetastet wird. Dabei entspricht das Signal am Ausgang QM des vierten Zwischenspeichers FFM dem Abtastwert zum Zeitpunkt tM und das Signal am Ausgang QB des fünften Zwischenspeicher FFB dem Abtastwert zum Zeitpunkt tB. Wird zum Zeitpunkt tB in Bezug zu den Zeitpunkten t1, t2, t3 eine steigende Flanke detektiert, so wird die vierte Zustandsleitung F1 mit einem logischen "Eins"-Pegel beaufschlagt und entsprechend einer detektierten fallenden Flanke wird die fünfte Zustandsleitung F2 mit einem logischen "Eins"-Pegel belegt. Sollte der Abtastwert zum Zeitpunkt tB mit den Abtast werten zu den Zeiten t1, t2, t3 übereinstimmen und der Abtastwert zum Zeitpunkt tM eine andere Polarität aufweisen, so wird die dritte Zustandsleitung O mit einem logischen "Eins"-Pegel belegt. Somit wird, wie in Figur 5 Darstellung c) gezeigt, durch die zusätzlichen Signalzustände zu den Zeitpunkten tB und tM ein möglicher falscher Abtastzeitpunkt aufgrund unterschiedlicher Pulsbreiten des Signales erkannt. Der in Tabelle 1 aufgezeigte Wert QR wird später noch erläutert. Die durch die Dekodiereinheit DEC dekodierten Systemtakt-Daten-Phasenbeziehungen werden über die fünf Zustandsleitungen U, D, O, F1, F2 zum Entscheider ENT übertragen, der zusätzlich das Vorliegen einer Minimalverzögerung oder einer Maximalverzögerung der Verzögerungsleitung VZL auswertet, wozu er über die erste Leitung BU bzw. über die zweite Leitung BD mit der steuerbaren Verzögerungsleitung VZL verbunden ist. Gemäss dem in Figur 4 gezeigten Zustandsdiagramm des Entscheiders ENT sind vier Zustände zu unterscheiden, die der folgenden Tabelle zu entnehmen sind. EMI13.1 Die vier Zustände S, S2, S1, OS des Entscheiders ENT sind an dem ersten Zustandsanzeigeausgang ZO und an den zweiten Zustandsanzeigeausgang Z1 jederzeit entnehmbar und können zur weiteren Überwachung, Testung oder Auswertung der erfindungsgemässen Schaltungsanordnung auf eine entsprechende externe Einheit geleitet werden. Entsprechend der im folgenden gezeigten Tabelle 3 wird durch den Entscheider ENT in Abhängigkeit der anliegenden Eingangsvariablen, die über die fünf Zustandsleitungen U, D, O, F1, F2, sowie über die erste Leitung BU und die zweite Leitung BD anliegen, ein Steuersignal über die erste Steuerletung UPO oder die zweite Steuerleitung DOWN0 zur Verzögerungsregeleinheit VRE gesendet. EMI14.1 Aufgrund einer detektierten falschen Systemtakt-Daten-Phasenbeziehung, z.B. gemäss der laufenden Nummer 1 in der Tabelle 3, wird über die erste Steuerleitung UPO ein Zählimpuls auf den Eingang VE für die Vorwärtszählrichtung des Vorwärts-Rückwärts-Zählers VRZ gegeben. Nach Abgabe eines Zählimpulses über die erste Steuerleitung UPO werden durch den Entscheider ENT über eine auf die Dekodiereinheit DEC zurückgekoppelten Rücksetzleitung QR - vgl. Tabelle 1 linke Spalte - für die Dauer einer Taktperiode des internen Taktes TI die Dekodiereinheit DEC zurückgesetzt, um eine sichere Ausführung des Zählimpulses zu gewährleisten. Durch den Zählimpuls wird der Zählerstand des Vorwärts-Rückwärts- Zählers VRZ um Eins erhöht, wodurch sich eine Verzögerung der ankommenden digitalen Signale in Bezug auf den Systemtakt CK wie folgt ergibt. Dazu wird zunächst eine Realisierungsmöglichkeit der steuerbaren Verzögerungsleitung VZL gemäss Figur 3 beschrieben. Figur 3 zeigt eine aus vierzehn in Reihe geschalteten Verzögerungsgliedern VZ1, VZ2, ..., VZ14 aufgebaute Verzögerungsleitung VZL, wobei der O-te bis zu dem 14-ten Abgriff jeweils über einen ansteuerbaren Inverter IN0, IN1, ..., IN14 auf den Datenausgang der steuerbaren Verzögerungsleitung VZL geführt ist. Zum Steuern der Verzögerungsleitung VZL ist eine Ansteuereinheit AST einerseits an die steuerbaren Inverter IN0, IN1, ..., IN14 und andererseits über die Adressenleitungen S0, S1, S2, S3 an die Ausgänge A0, A1, A2, A3 des Vorwärts-Rückwärts-Zählers VRZ angeschlossen. Ist nun z.B. der Vorwärts-Rückwärts-Zähler VRZ über den voreinstellbaren Eingang PR auf den Zählerstand 7 eingestellt, so wird dieser Wert über die Adressenleitungen S0, S1, S2, S3 zur Ansteuereinheit AST übertragen, die genau den siebten Inverter IN7 durchsteuert, wobei gleichzeitig alle anderen Inverter für die Datenübertragung gesperrt sind. Das digitale Signal durchläuft also zunächst die ersten sieben Verzögerungsglieder VZ1, ..., VZ7, den siebten Inverter IN7 und gelangt über den Datenausgang der steuerbaren Verzögerungsleitung VZL zur Entscheidungslogik EL. Wird nun, wie zuvor beschrieben, durch einen Zählimpuls über die erste Steuerleitung UPO der Zählerstand um Eins auf den Wert acht erhöht, so wird dies über die Adressenleitungen S0, S1, S2, S3 an die Ansteuereinheit AST weitergeleitet. Dadurch wird jetzt der achte Inverter IN8 durchgeschaltet, d.h alle anderen Inverter inklusive dem siebten Inverter IN7 sind gesperrt. Das digitale Signal wird nun um die Zeit eines weiteren Verzögerungsgliedes verzögert. Entsprechend wird ein Zählimpuls über die zweite Steuerleitung DOWN0 durch den Entscheider ENT auf den Eingang RE des Vorwärts-Rückwärts-Zählers VRZ gegeben, wenn, wie z.B. gemäss der laufenden Nummer 14 in Tabelle 3,eine Beschleunigung des digitalen Signales erfolgen muss. Aufgrund eines gesendeten logischen "0"-Zustandes, über die erste UPO und die zweite Steuerleitung DOWN0, wie z.B. gemäss der laufenden Nummer 2 in Tabelle 3, wird keine Verzögerungszeitänderung der steuerbaren Verzögerungsleitung VZL hervorgerufen. Ausserdem ist ein gleichzeitiges Anlegen eines eine Verzögetung und eine Beschleunigung bewirkenden Zählimpulses über die Steuerleitungen UPO, DOWN0 - wie Tabelle 3 zu entnehmen ist - nicht möglich. Das Auswerten einer Minimal- oder einer Maximalverzögerung der Verzögerungsleitung durch den Entscheider ENT verhindert ein mögliches Schwingen der Verzögerungsleitung VZL zwischen einer maximalen Verzögerung (vierzehnter Inverter IN14 durchgeschaltet) und einer minimalen Verzögerung (nullter Inverter IN0 durchgeschaltet, d.h. kein Verzögerungsglied aktiviert). Die erfindungsgemässe Schaltungsanordnung arbeitet bei beliebigen Bitraten (typisch: 140 MBit/s) bis zu einer maximalen Bitrate mit einer minimalen Bitlänge von Tmin, die durch die zeitliche Auflösung der Abtastschaltung AS (Laufzeit bzw. Laufzeitdifferenz DELTA t der Laufzeitglieder LZG1, LZG2, LZG3), durch die zeitliche Auflösung der Verzögerungsleitung tVZL , durch die Abweichung DELTA Pw der Pulsbreite von der Bitlänge Tmin und durch die Flankensteilheit tRF gemäss der Beziehung Tmin > tVZL + 2 DELTA t + DELTA Pw + tRF</D bestimmt wird.

Claims: A circuit arrangement for regenerating and synchronizing a digital signal of high bit rate comprising a series combination of a variable delay line (VZL) and a decision logic (EL) through which the digital signal passes, with the decision logic (EL) connected to a delay control unit (VRE) by a first control line (UPO) and a second control line (DOWNO), and the variable delay line (VZL) connected to the delay control unit (VRE) by address lines (S0, S1, S2, S3), the decision logic (EL) being supplied via a clock line (TL) with a system clock (CK) having a frequency equal to the bit rate of the digital signal to be regenerated, and the delay control unit (VRE) having a preset input (TR) for establishing a presettable condition, characterized in that the decision logic (EL) contains a sampling circuit (AS), which is connected to the clock line (TL), and an evaluating facility (AWE) by which the digital signal is sampled at at least three successive sampling instants t - Δt, t, t + Δt, where Δt = sampling interval, and additionally at the instants t - T/2 and t - T, where T = system clock period, and subsequently determines on the basis of the at least three successive sampling instants whether a correct system-clock/data phase relationship exists, and on the basis of the additional instants whether there is any false sampling instant due to differing pulse widths of the signal, that the evaluating facility (AWE) has a first state-indicating output (Z0) and a second state-indicating output (Z1), and that the variable delay line (VZL) is connected to the evaluating facility (AWE) by a first line (BU) and a second line (BD) over which the presence of, respectively, a minimum delay and a maximum delay of the delay line (VZL) is communicated to the evaluating facility (AWE). A circuit arrangement as claimed in claim 1, characterized in that the sampling circuit (AS) contains a three-stage phase shifter (PS) and a sample/hold unit (ASPE) consisting of five latches (FF1, FF2, FF3, FFM, FFB), that an output (P1) of the first stage of the phase shifter (PS) is connected to a data input (D1) of the first latch (FF1), that an output (P2) of the second stage of the phase shifter (PS) is connected to a data input (D2) of the second latch (FF2) and to a data input (DM) of the fourth latch (FFM), that an output (P3) of the third stage of the phase shifter (PS) is connected to a data input (D3) of the third latch (FF3), that a data output (Q2) of the second latch (FF2), which forms the data output of the decision logic (EL), is connected to a data input (DB) of the fifth latch (FFB), that a data output (Q1, Q2, Q3, QM, QB) of each of the latches (FF1, FF2, FF3, FFM, FFB) is connected to the evaluating facility (AWE), and that each of the latches (FF1, FF2, FF3, FFM, FFB) has a clock input (T1, T2, T3, TM, TB) connected to the clock line (TL) in parallel, with the clock input (TM) of the fourth latch (FFM) being an inverting input. A circuit arrangement as claimed in claim 2, characterized in that the evaluating facility (AWE) contains a decoder unit (DEC) and a decision unit (ENT), that the decoder unit (DEC) has one end connected to the data outputs (Q1, Q2, Q3, QM, QB) of the latches (FF1, FF2, FF3, FFM, FFB) of the sample/hold unit (ASPE), that the other end of the decoder unit (DEC) is connected to the decision unit (ENT) by five state lines (U, D, O, F1, F2) for transferring the decoded signal states, and that the decision unit (ENT) is connected to the delay control unit (VRE) by the first control line (UPO) and the second control line (DOWNO), and to the variable delay line (VZL) by the first line (BU) and the second line (BD), so that the respective phase relationship between the signal and the system clock can be obtained from the first state-indicating output (Z0) and the second state-indicating output (Z1) of the decision unit (ENT). A circuit arrangement as claimed in claim 3, characterized in that the decision unit (ENT) and the delay control unit (VRE) are supplied with an internal clock (TI) derived from the system clock (TK), and that the decision unit (ENT) is coupled to the decoder unit (DEC) via a preset line (QR), so that, when a control signal is sent out over the first (UPO) or second control line (DOWNO), the decoder unit (DEC) is reset for one period of the internal clock (TI). A circuit arrangement as claimed in claim 2, characterized in that the three stages of the phase shifter (PS) are implemented with delay elements (LZG1, LZG2, LZG3) through which the incoming digital signal passes in parallel, with the phase shift produced by the first delay element (LZG1) being smaller than the phase shift produced by the second delay element (LZG2), and with the phase shift produced by the second delay element (LZG2) being smaller than the phase shift produced by the third delay element (LZG3). A circuit arrangement as claimed in claim 2, characterized in that the phase shifter (PS) comprises two delay elements (LZG1, LZG2) in series, with a tap ahead of the first delay element (LZG1) forming the output (P1) of the first stage of the phase shifter (PS), a tap between the first delay element (LZG1) and the second delay element (LZG2) forming the output (P2) of the second stage, and a tap behind the second delay element (LZG2) forming the output (P3) of the third stage, so that the incoming digital signal passes through the three stages in succession. A circuit arrangement as claimed in claim 3, characterized in that the delay control unit (VRE) comprises a synchronous up/down counter (VRZ) connected to the internal clock (TI) and having the preset input (PR), that the first control line (UPO) and the second control line (DOWNO) are connected,respectively, to an up input (VE) and a down input (RE) of the up/down counter (VRZ), and that the variable delay line (VZL) is connected to the outputs (A0, A1, A2, A3) of the up/down counter (VRZ) via the address lines (S0, S1, S2, S3).

Inventors: KLEIN, MICHAEL, DR., LIU, SHAO HAN, WOELK, JOACHIM, Wölk, Joachim
Applicants: ALCATEL N.V., ALCATEL SEL AKTIENGESELLSCHAFT
Application year: 1986
Main classification: H03K5
IPC codes: H04L7, H03K5, H04L25