METHOD OF DEMODULATING AN INPUT SIGNAL PHASE-MODULATED BY A BINARY BIT SEQUENCE, AND CIRCUIT ARRANGEMENT THEREFOR

Abstract: To demodulate a so-called RDS signal, the latter is in each case sampled four times in a continuously repeating sampling cycle, the sampling times of each sampling cycle being defined by means of a sequence of rectangular pulses synchronised to the RDS signal, in such a manner that the samples are phase-shifted with respect to one another by in each case one quarter of the signal period and the first sample is approximately located at a null of the RDS signal. The successive even-numbered samples of all sampling cycles are compared with one another. In the case of inequality, the intermediate odd- numbered sample is checked for parity with one of the two even- numbered samples. The results of the check are added or subtracted in accordance with their parity and from the sum a synchronising signal is derived for the sequence of rectangular pulses. In the case of equality of the compared even-numbered samples, it is determined whether these belong to a single sampling cycle or to successive sampling cycles. If the frequency of the check results identifying the sampling cycle identity exceeds a predetermined value, the sequence of rectangular pulses is phase-shifted by 180 DEG . The bit sequence of the RDS information contained in the RDS signal is recovered from the even-numbered samples.

Description: Verfahren zur Demodulation eines mit einer binären Bitfolge phasenmodulierten Eingangssignals und Schaltungsanordnung zum Durchführen des Verfahrens Die Erfindung betrifft ein Verfahren zur Demodulation eines mit einer binären Bitfolge phasenmodulierten Eingangssignals der im Oberbegriff des Anspruchs 1 angegebenen Gattung. Ein Beispiel eines solchen Eingangssignals ist das sog. RDS- (Radio Data System) Signal, mittels dessen von einem Rundfunksender sog. RDS-Informationen abgestrahlt werden, die Senderidentifikation, Programmtyp, alternierende Sendefrquenzen etc. betreffen. Zur Übertragung dieser RDS-Informationen wird senderseitig eine 1,1875 kHz-Rechte-kschwingung mit einer die RDS-Information kennzeichnenden Bitfolge phasenmoduliert, wobei der Wechsel der Wertigkeit eines Bit von 0 nach 1 die Phase der Rechteckschwingung um 1800 verschiebt und umgekehrt. Nach Tiefpassfilterung der phasenmodulierten Rechteckschwingung wird das so entstehende RDS-Signal einem 57 kHz-Träger aufmoduliert und gegen über einem sog. VRF-Träger, dessen Trägerfrequenz ebenfalls 57 kHz beträgt, um 900 phasenverschoben. In dem modulierten Signal wird der 57 kHz-Träger unterdrückt, und das entstehende Signal wird einem MPX-Signal hinzu gefügt, das dann zu einem frequenzmodulierten Sendesignal verarbeitet wird. Im Autoradio wird von dem FM-demodulierten Signal, also von dem wiedergewonnenen MPX-Signal, der additive Teil einem AM-Demodulator zugeführt, wie er z.B. in der Patentanmeldung P 34 33 592.7 vorgeschlagen ist. Dieser AM-Demodulator gewinnt aus dem additiven Teil des MPX-Signals das RDS-Signal, das als Eingangssignal dem hier vorgestellten Demodulationsverfahren unterzogen werden muss, um daraus die Bitfolge der RDS-Information zurückzugewinnen. Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Demodulation von solchen Eingangssignalen anzugeben, mit welchem die binäre Bitfolge der RDS-Information mit ausreichender Störsicherheit reproduzierbar zurückgewonnen werden kann Das Verfahren soll mittels einer technisch einfachen Schaltungsanordnung realisiert werden können. Die Aufgabe ist bei einem Verfahren der im Oberbegriff des Anspruchs 1 angegebenen Gattung erfindungsgemäss durch die Merkmale im Kennzeichnungsteil des Anspruchs 1 gelöst. Eine vorteilhafte Realisierung einer Schaltungsanordnung zur Durchführung des Verfahrens ergibt sich aus Anspruch 8, insbesondere in Verbindung mit einem oder mehreren der Ansprüche 9 - 18. Die Erfindung ist anhand eines in der Zeichnung dargestellten Ausführungsbeispiels einer Schaltungsanordnung zur Demodulation eines RDS-Signals im folgenden näher beschrieben. Es zeigen: Fig. 1 ein Schaltbild einer Schaltungsanordnung zur Demodulation eines RDS-Signals, Fig. 2 eine schematische Darstellung des zeit lichen Verlaufs verschiedener Signale und Impuls folgen in der Schaltungsanord nung in Fig. 1, und zwar in der Reihenfol ge von a - f: eine 1,1875 kHz-Rechteck schwingung für das RDS-Signal, eine Bit folge einer FDS-Information, ein au der mit der Bitfolge phasenmodulierten Recht eckschwinguncr nach Tiefpassfilterung ent standenes, ic.ealisiertes RDS-Signal, eine in einem Frecuenzgenerator der Schaltungs anordnung erzeugte Rechteckimpulsfolge, eine dazu phasenstarre Taktimpulsfolge doppelter Frequenz und die invertierte Taktimpulsfol ge, Fig. 3 einen Ausschnitt der Schaltungsanordnung in Fig. 1 mit einem modifizierten Schaltungs detail. Mit der in Fig. 1 dargestellten Schaltungsanordnung wird folgendes Demodulationsverfahren realisiert: Das Eingangssignal, im vorliegenden Fall das RDS Signal, das wie eingangs beschrieben mittels eines AM Demodulators aus einem MPX-Signal zurückgewonnen worden ist, wird in einem sich fortlaufend wiederholenden Abtastzyklus jeweils viermal abgetastet. Die Abtastzeitpunkte jedes Abtastzyklus werden mittels einer mit dem Eingangssignal synchronisierten Rechteckimpulsfolge so festgelegt, dass die Abtastwerte immer um eine Viertelperiode der Periode des Eingangssignals zueinander phasenverschoben sind. Durch entsprechende Synchronisation der Abtastfrequenz mit der Trägerschwingung des Eingangssignals liegt somit innerhalb eines jeden Abtastzyklus der erste und der dritte Abtastwert in etwa in einer Null stelle des Eingangssignals und der zweite und vierte Abtastwert etwa in einem Extrempunkt des Eingangssignals. Die aufeinanderfolgenden geradzahligen Abtastwerte aller Abtastzyklen werden jeweils miteinander verglichen. Bei Ungleichheit der Vergleichswerte wird jeweils der dazwischenliegende ungeradzahlige Abtastwert mit dem nachfolgenden oder vorausgehenden geradzahligen Abtastwert, also mit einem der Vergleichswerte, auf Parität geprüft Alle Prüfergebnisse werden unter Berücksichtigung ihres Vorzeichens entsprechend aufsummiert und daraus ein Synchronisiersignal für die Rechteckimpulsfolge abgeleitet. Bei Gleichheit der beiden Vergleichswerte wird geprüft, ob die beiden Vergleichswerte, also die beiden momentan verglichenen geradzahligen Abtastwerte, den gleichen Abtastzyklus oder aufeinanderfolgenden Abtastzyklen angehören. Im letzten Fall ist die Bitgrenze bezüglich der Rechteckimpulsfolge richtig. Im ersten Fall ist die Bitgrenze bezüglich der Rechteckimpulsfolge um 180C verschoben. Die Häufigkeit der Prüfergebnisse, die eine Zugehörigkeit der je weils verglichenen geradzahligen Abtastwerte zu dem gleichen Abtastzyklus zeigen, wird erfasst, und wenn diese einen Vorgabewert überschreitet, wird die Rechteckimpulsfolge gegenüber dem Eingangssignal um 1800 in der Phase verschoben. Bei der so mit dem Eingangssignal synchronisierten Rechteckimpulsfolge wird aus den geradzahligen Abtastwerten die Bitfolge der RDS-Information zurückgewonnen. Dies kann vorteilhaft dadurch erfolgen, dass die geradzahligen Abtastwerte jedes Abtastzyklus fortlaufend mit der Rechteckimpulsfolge bezüglich ihrer Polarität verglichen und jeweils eines der beiden Vergleichsergebnisse als Einzelbit der Bitfolge ausgegeben wird. Um eine hierbei sich ergebende Redundanz zu vermeiden, ist es auch möglich, die Bitfolge dadurch zu gewinnen, dass aus jedem Abtastzyklus jeweils ein Abtastwert entnommen, wobei das Entnahmeintervall gleich der Frequenz der Rechteckimpulsfolge festgelegt wird, und dieser unmittelbar als Einzelbit der Bitfolge ausgegeben ird. Um die Qualität der als richtig erkannten Bitfolge der RDS-Information zu bewerten, wird parallel zu jedem Einzelbit noch ein Qualitätsbit bestimmt, das durch seine Wertigkeit 1 oder 0 angibt, ob das Einzelbit richtig erkannt ist oder nicht. :Hierzu werden in dem zuerst angesprochenen Fall der 3itfolgen-Rückgewinnung die einem Abtastzyklus zugehörigen beiden Vergleichsergebnisse miteinander verglichen und das erneute Vergleichsergebnis als Qualitätsbit ausgegeben. Im zweiten Fall der Bitfolgengewinnung werden jeweils die Ergebnisse aus dem Vergleich der dem gleichen Abtastzyklus zugehörigen geradzahligen Abtastwerte unmittelbar als Quali tätsbits ausgegeben. Zur Erhöhung der Störsicherheit des Demodulationsverfahrens wird nach einer weiteren Variante die Bitfolge der RDS-Information dadurch erhalten, dass von den geradzahligen Abtastwerten eines jeden Abtastzyklus die Differenz gebildet und deren Signum als Einzelbit der Bitfolge ausgegeben wird. Während in den beiden vorstehend genannten Fällen es ausreichend ist, für die Abtastwerte nur ein Bit zu verwenden, ist es in letzterem Fall erforderlich, die Abtastwerte mit einer Wertigkeit von mehr als 1 Bit zu erfassen. Die in Fig. 1 dargestellte Schaltungsanordnung zur Durchführung des Demodulationsverfahrens weist einen steuerbaren Frequer,zgenerator 10 auf, der eine Rechteckimpulsfolge mit einer der Trägerfrequenz im RDS SignaL entsprechenden Impulsfolgefrequenz von 1,1875 kHz und eine dazu phasenstarre Taktimpulsfolge mit einer dem Zweifachen der Impulfolgefrequenz entsprechenden Taktfrequenz von 2,375 kHz erzeugt. Hierzu weist der Frequenzgenerator 10 einen 57 kHz-Rechteckgenerator 11, einen ersten Frequenzteiler 12 mit steuerbarem Teilerverhältnis und einen dritten und vierten Frequenzteiler 13, 14 mit jeweils dem Teile-verhältnis "2" auf. Die Frequenzteiler 12 - 14 sind in Reihe geschaltet. Das Teilerverhältnis des ersten Frequenzteilers 12 ist je nach der an seinen beiden Steuereingängen anliegenden Bitkombinatiön von "12" (Bitkombination 1/0 oder 0/0) auf l (Bitkombination 1/1) oder '113" (Bitkombination 0/1) änderbar. Die Schaltungsanordnung weist ferner ein 2 Bit-Schieberegister 15, bestehend aus zwei hintereinandergeschalteten flankengetriggerten D-Flip-Flops16, 17 und ein 1 Bit Schieberegister 18, bestehend aus einem flankengetriggerten D-Flip-Flop 19, auf. Das 2 Bit-Schieberegister 15 wird von der Taktimpulsfolge, wie sie in Fig. 2e dargestellt ist, mit der Frequenz von 2,375 kHz und das 1 Bit-Schieberegister 18 von der mittels des Inverters 20 invertierten Taktimpulsfolge, wie sie in Fig. 2f dargestellt ist, getriggert,und zwar jeweils mit der Flanke der Taktimpulse. Die am Ausgang des Frequenz generators 10 abgenommenen Rechteckimpulsfolge mit der Impulsfolgefrequenz von 1,1875 kHz ist in Fig. 2d dargestellt. Die Eingänge der beiden Schieberegister 15, 18, also einerseits der D-Eingang des D-Flip-Flops 16 und andererseits der D-Eingang des D-Flip-Flops 19, sind an dem Eingang E der Schaltungsanordnung angeschlossen. Die beiden Bitausgänge des 2 Bit-Schieberegisters 15, also die Q-Ausgänge der beiden D-Flip-Flops 15, 16, sind mit einem ersten Komparator in Form eines ersten Exclusiv Oder-Gliedes 21, im folgenden kurz EX/OR-Glied 21 genannt, verbunden. Der erste Bitausgang des 2 Bit-Schieberegisters, also der -Ausgang des D-Flip-Flops 16, und der Ausgang des 1EitSchieberegisters 18, also der Q-Ausgang des D-Flip-Flops 19, sind an den beiden Eingängen eines zweiten Komparators in Form eines zweiten EX/OR-Gliedes 22 angeszhlossen. Der Ausgang des ersten EX/OR-Gliedes 21 ist über einen Inverter 30 mit dem Übertrag-Eingang CI eines ersten up/down-Zählers 23 und unmittelbar mit dem Übertrag-Eingang CI eines zweiten up/down-Zählers 24 verbunden. An dem Zählrichtungseingang up/down des ersten Zählers 23 ist der Ausgang des zweiten EX/OR-Gliedes 22 angeschlossen, während der Zählrichtungseigang up/down des zweiten Zählers 24 mit der Rechteckimpulsfolge der Frequenz 1,1875 kHz (Fig. 2d) belegt ist. Die beiden up/down-Zähler 23, 24, an deren Takteingang C1 jeweils die Taktimpulsfolge liegt, werden in Abhängigkeit von den Signalen an ihren Zählrichtungsein gängen up/down durch die Ausgangssignale des ersten EX/OR-Gliedes 21 inkrementiert bzw. dekrementiert, und zwar beide Zähler 23, 24 getrennt je nach Wertigkeit der Ausgangssignale. Aus den beiden Ergebnissen dieser Inkrementation und Dekrementation in jedem Zähler 23, 24 wird in einer Synchronisierschaltung 25 ein zeitbegrenztes Steuersignal für den steuerbaren Frequenzteiler 12 generiert, das aus einer 2 Bit Kombination besteht. Dieses Steuersignal verändert kurzzeitig das Teilerverhältnis des ersten Frequenzteilers 12 in eine solche Richtung, dass eine verbesserte Synchronisation zwischen der Rechteckimpulsfolge (Fig. 2d), und damit der Taktimpulsfolge (Fig. 2e) und der invertierten Taktimpulsfolge (Fig. 2f), und dem Eingangs signal herbeigeführt wird. Die Synchronisierschaltung 25 weist ein drittes EX/OR- Glied 26 auf, das eingangsseitig an den beiden MSB Ausgängen der beiden Zähler 23, 24 angeschlossen und ausgangsseitig mit dem einen Steuereingang des ersten Frequenzteilers 12 verbunden ist. Der erste Zähler 23 weist eine Überlaufsperre auf. Beim Überlauf tritt an dem Überlauf-Aus gang CO des ersten Zählers 23 ein Carry Impuls auf, der den Zähler 23 um ein Viertel seines Zählbereichs zurücksetzt, so dass sich sein MSB nicht ändert. Gleichzeitig liegt der Carry-Impuls an dem Takteingang C1 eines D-Flip-Flops 28 an, dessen D-Eingang mit dem positiven Betriebspotential (+) verbunden ist und dessen Q-Ausgang an dem D-Eingang eines nachfolgenden D-Flip Flops 29 angeschlossen ist. Das mit der doppelten Taktfrequenz, also mit 4,75 kHz, getaktete D-Flip-Flop 29 ist mit seinem Ausgang einerseits mit dem anderen Steuereingang des Frequenzteilers 12 und andererseits mit dem Reset-Eingang des D-Flip-Flops 28 verbunden. Zum Rücksetzen des D-Flip-Flops 28 kann aber auch der Q-Ausgang des D-Flip-Flops 29 mit dem negierten Reset Eingang verbunden werden. Die beiden D-Flip-Flops 28, 29 bilden ein Torglied der Synchronisierschaltung 25, an dem nach Auftreten eines Carry-Impulses am Uberlauf- ausgang CO des Zählers 23 ein die Umschaltung des Teilerverhältnisses des Frequenzteilers 12 freigebendes logisch l-Signal für die Dauer einer 4,75 kHz-Periode ansteht. Der zweite Bitausgang des 2 Bit-Schieberegisters 15, also der Q-Ausgang des D-Flip-Flops 17, ist mit dem Eingang eines weiteren Komparators, hier wiederum als EX/OR-Glied 31 ausgebildet, verbunden, dessen anderer Eingang mit der Rechteckimpulsfolge von 1,1875 kHz (Fig. 2d) belegt ist. Der Ausgang des EX/OR-Gliedes 31 ist mit einem mit der Taktfrequenz 2,375 kHz getakteten D-Flip-Flop 32 verbunden, dem ein weiteres, mit der Rechteckimpulsfolge von 1,1875 kHz getaktetes D-Flip Flop 33 nachgeschaltet ist. Am Q-Ausgang des D-Flip Flops 33 ist die Bitfolge mit der Wertigkeit T der Einzelbits abnehmbar. Der Ausgang des EX/OR-Gliedes 31 und der Q-Ausgang des D-Flip-Flops 32 sind mit einem weiteren EX/OR-Gliedes 34 verbunden, dessen Ausgang an dem D-Eingang eines mit der Rechteckimpulsfolge von 1,1875 kHz getakteten D-Flip-Flops35 angeschlossen ist. Am Q-Ausgang des D-Flip-Flops 35 ist eine Qualitätsaussage mit der Wertigkeit Q der Qualitätsbits über die rückgewonnene Bitfolge abnehmbar. Die Wirkungsweise der beschriebenen Schaltungsanordnung ist wie folgt: Der Schaltungsanordnung wird das digitalisierte Eingangssignal R(t) zugeführt. Ein Beispiel für einen Verlauf des Eingangssignals ist schematisch in Fig. 2c dargestellt. Dieses RDS-Signal wird gewonnen aus der Phasenmodulation der Rechteckschwingung in Fig. 2a mit der in Fig. 2b beispielsweise dargestellten Bitfolge. Das Bitraster der Bitfolge ist gleich der Periode der Rechteckschwingung, nämlich 1,1875 kHz. Jede Änderung der Wertigkeit der Einzelbits bewirkt eine Phasenverschiebung der Rechteckschwingung um 1800. Nach Tiefpassfilterung erhält man den in Fig. 2c idealisiert dargestellten Verlauf des RDS-Signals, das gleichungsmässig ausgedrückt werden kann zu R(t) = R0 sin (2r.1,Y875 kHz.t + T7r), mit T = 0;1. Dieses RDS-Signal liegt nach Tiefpassfilterung und Unterabtastung, z.B. in 4 Samples pro Periode, an dem Eingang E der Schaltungsanordnung. Zweckmässigerweise sind die Digitalwerte geclipt , so dass am Eingang E nur die Digitalwerte ItO" und "1" auftreten. Mit jeder Flanke der Taktimpulsfolge von 2,375 kHz (Fig. 2e) wird in das D-Flip-Flop 16 ein Abtastwert eingeschrieben, der mit der nächsten Flanke der Abtastimpulsfolge in das D-Flip-Flop 17 weitergeschoben wird. Mit jeder Flanke der invertierten Taktimpulsfolge von 2,375 kHz (Fig. 2f) wird ein Abtastwert in das D-Flip-Flop 19 eingeschrieben. Alle Abtastwerte liegen um eine Viertelperiode phasenverschoben zueinander. Bei richtiger oder um 1800 falscher Phasenlage des RDSSignais und der Rechteckimpulsfolge und damit der Abtastimpulsfolgen stellen die Abtastwerte in dem D-Flip-Flop 19 Nullstellen des RDS-Signals und die Abtastwerte in den D-Flip-Flops 16, 17 Extremwerte des RDS-Signals dar. Die im D-Flip-Flop 19 enthaltenen Abtastwerte werden im folgenden ungeradzahlige Abtastwerte und die in den D-Flip-Flops 16, 17 enthaltenen Abtastwerte werden im folgenden geradzahlige Abtastwerte genannt. Im ersten EX-OR-Glied 21 werden die jeweils in den D-Flip-Flops 16, 17 enthaltenen geradzahligen Abtastwerte miteinander verglichen. Sind die Abtastwerte ungleich, so ist der dazwischenliegende ungeradzahlige Abtastwert charakteristisch für einen Nulldurchgang des Eingangssignals und kann zur Phasenkorrektur der 1,1875 kHz-Rechteckimpulsfolge herangezogen werden. Das dann am Ausgang des EX/OR-Glieds21 anstehende logisch 1-Signal gelangt über den Inverter 30 als logisch O-Signal an den Carry- oder Übertrag Eingang CI des ersten Zählers 23, wodurch dieser mit jedem Clock um 1 inkrementiert oder dekrementiert wird, je nach Wertigkeit des an seinem Zählrichtungseingang up/down liegenden Signals. Im zweiten EX/OR-Glied 22 wird der zwischen den momentan verglichenen geradzahligen Abtastwerten, den Vergleichswerten, liegende ungeradzahlige Abtastwert mit dem in der Reihenfolge der Abtastung nachfolgenden geradzahligen Abtastwert auf Parität geprüft. Sind beide Abtastwerte gleich, so liegt am Ausgang des EX/OR-Gliedes 22 ein logisch 0 Signal und der Zähler 23 zählt abwärts. Bei Ungleichheit der beiden dem EX/OR-Glied 22 zugeführten Abtastwerte ist das Ausgangssignal des EX/OR-Glieds22 logisch 1 und der Zähler 23 zählt aufwärts. Mit jedem für die Ungleichheit der beiden Vergleichswerte, d.h. der beiden zu vergleichenden geradzahligen Abtastwerte, charakteristischen Ausgangs signal des EX/OR-Gliedes 21 wird somit der Zahler23 inkrementiert (logisch 1 am Zählrichtungseingang) oder dekrementiert (logisch O am Zählrichtungseingang). Sobald der 8 Bit-Zähler 23 die Grenze sei nes Zählbereichs erreicht hat, erscheint am tibertrag- oder Carry-Ausgang CO ein Carry-Impuls. Damit wird gleichzeitig der Zähler 23 um ein Viertel seines Zählbereiches zurückgesetzt, wobei sich das MSB nicht ändert. Der Carry-Impuls bewirkt am Q-Ausgang des D-Flip-Flops 29 einen Torimpuls logisch 1 für die Dauer einer 4,75 kHz-Periode, und entsprechend dem MSB (logisch 0 oder logisch 1) am Ausgang des Zählers 23 wird für diese Zeit das Teilerverhältnis des Frequenzteilers 12 von "12" auf "13" (Bitkombination 0/1) oder "11" (Bitkombination 1/1) geändert. Das bewirkt die Verschiebung der Rechteckimpulsfolge um eine 57 kHz Periode. Die Häufigkeit des Auftretens des Carry-Impulses bestimmt die Häufigkeit der Variation des Teilerverhältnisses im Frequenzteiler 12. Damit kann die Rechteckimpulsfolge auf das Eingangssignal einrasten, allerdings um 1800 unbestimmt. Mit Auftreten des Torimpulses am Q-Ausgang des D-Flip-Flops 29 wird das D-Flip-Flop 28 zurückgesetzt. Sind die beiden im EX/OR-Glied 21 miteinander zu vergleichenden, momentan in den D-Flip-Flops 16, 17 enthaltenen Abtastwerte gleich, so ist das Ausgangssignal des EX/OR-Gliedes 21 logisch 0. Damit wird der Carry Eingang des zweiten Zählers 24 aktiviert und der Zähler 24 mit jeder Flanke der Taktimpulsfolge von 2,375 kHz inkrementiert bzw. dekrementiert, je nach Steuersignal am Zählrichtungseingang up/down. Mit der am Zählrichtungseingang anliegenden Rechteckimpulsfolge von 1,1875 kHz wird geprüft, ob die beiden gleichen geradzahligen Abtastwerte dem gleichen Abtastzyklus oder verschiedenen, unmittelbar aufeinanderfolgenden Abtastzyklen angehören. Gleichheit der Abtastwerte bedeutet ein Wechsel der Wertigkeit zwischen zwei aufeinanderfol genden Bits der RDS-Information. Im ersten Fall liegt die Bitgrenze innerhalb einer Periode des RDS-Signals und damit um 1800 falsch. Bei falscher Lage der Bitgrenze hat die Rechteckimpulsfolge am Zählrichtungseingang up/down des Zählers 24 bei Auftreten eines Ausgangssignals logisch 0 am Carry-Eingang CI des Zählers 24 die Wertigkeit logisch 1. Der Zähler 24 wird mit jedem Clock inkrementiert. Im zweiten Fall liegt die Bitgrenze am Ende einer RDS-Periode und damit richtig. Bei Auftreten eines logisch O-Signals am Carry-Eingang CI des Zählers 24 weist dessen Zählrichtungseingang jeweils logisch 0 auf. Der Zähler 24 wird mit jedem Clock dekrementiert. Der Zähler 24 hat ebenfalls eine Überlaufsperre. Liegt die Bitgrenze um 1800 falsch, so wird irgendwann das MSB des zweiten Zählers 24 über das EX/OR-Glied 26 das MSB des ersten Zählers 23 invertieren und damit das Teilerverhältnis im Frequenzteiler 12 entgegengesetzt verändern, so dass aus der stabilen Phasenlage eine labile wird und die Phase nach irgendeiner Richtung wegläuft. Wenn 900 Phasenverschiebung überschritten sind, überwiegen die Gleichheitssignale am Ausgang des EX/OR-Gliedes 21, bei welchen die Bitgrenze richtig liegt, wodurch der zweite Zähler 24 wieder dekrementiert wird und zurückläuft und die Rechteckimpulsfolge durch das MSB des ersten Zählers 23 wieder phasenrichtig synchronisiert wird. Bei richtiger Phasenlage von RDS-Signal und Rechteckimpulsfolge wird zweimal pro RDS-Periode entschieden, ob die geradzahligen Abtastwerte mit der 1,1875 kHz Rechteckimpulsfolge in der Polarität übereinstimmen. Hierzu wird mittels des EX/OR-Gliedes 31 der jeweils in dem D-Flip-Flop 35 enthaltene geradzahlige Abtastwert mit der Rechteckimpulsfolge verglichen, und zwar zweimal innerhalb einer Rechteckimpulsfolge-Periode. Das zweite dieser Vergleichsergebnisse wird mit dem Bitraster 1,1875 kHz am Q-Ausgang des D-Flip-Flops 33 als Bit-Wertigkeit T ausgegeben. Die beiden Vergleichsergebnisse innerhalb jeder Rechteckimpulsfolge-Periode werden mittels des EX/OR-Gliedes 34 miteinander verglichen. Das Vergleichsergebnis wird ebenfalls mit dem Bitraster am Q-Ausgang des D-Flip-Flops 35 ausgegeben und stellt als Qualitätsbit eine Qualitätsaussage für die Güte der richtig erkannten Bit-Wertigkeit am Q-Ausgang des D-Flip-Flops 33 dar. Bei der vorstehend beschriebenen Schaltungsanordnung kann bei Gleichheit der geradzahligen Abtastwerte (Ausgangs signal des EX/OR-Gliedes 21 logisch 0), der dazwischenliegende geradzahlige Abtastwert ebenso gut mit dem in der Abtastfolge vorausgehenden geradzahligen Abtastwert auf Parität geprüft werden. Hierzu ist lediglich der eine Eingang des EX/OR-Gliedes 22 nicht mit dem Q-Ausgang des D-Flip-Flops 16, sondern mit dem Q-Ausgang des D-Flip-Flops 17 zu verbinden und zwischen dem Ausgang des EX/OR-Gliedes 22 und dem Zählrichtungseingang up/down des Zählers 23 ein Inverter einzuschalten. Ebenso könnte der eine Eingang des EX/OR-Gliedes 31 anstatt mit dem Q-Ausgang des D-Flip-Flops 17 mit dem Q-Ausgang des D-Flip-Flops 16 verbunden werden. Die in Fig. 3 ausschnittweise zu sehende Schaltungsanordnung gemäss Fig. 1 ist bezüglich der Rückgewinnung der Bitfolge und der Erzeugung der zugeordneten Qualitätsbits gegenüber der Schaltungsanordnung in Fig. 1 modifiziert. Dabei entfallen in Fig. 1 die Bauelemente mit den Bezugszeichen 31 - 35. An ihrer Stelle treten in Fig. 3 die beiden D-Flip-Flops 40 und 41. Im übrigen ist der Schaltungsaufbau dieser modifizierten Schaltungsanordnung identisch mit dem Schaltungsaufbau in Fig. 1. Der D-Ausgang des D-Flip-Flops 40 ist mit dem Q-Ausgang des D-Flip-Flops 17 in Fig. 1 verbunden, während der D-Eingang des D-Flip-Flops 41 an dem Ausgang des EX/OR-Gliedes 21 in Fig. 1-angeschlossen ist. Beide D-Flip-Flops 40, 41 werden mit der Rechteckimpulsfolge von 1,1875 kHz getaktet. Am Ausgang des D-Flip-Flops 40 ist die Bitwertigkeit T der zurückgewonnenen Bitfolge abnehmbar, während am Q-Ausgang des D-Flip-Flops 41 die Qualitätsbits erscheinen. Mit dieser Schaltungsvariante wird die in der entsprechenden Schaltungsausführung in Fig. 1 enthaltene Redundanz vermieden. Durch das D-Flip-Flop 40 wird die Bitfolge aus geradzahligen Abtastwerten zusammengesetzt, wobei jeder Abtastwert einem de- aufeinanderfolgenden Abtastzyklen entnommen ist. Das Entnahmeintervall wird durch die Rechteckimpulsfolge bestimmt. Durch das D-Flip-Flop 41 wird der Ausgang des EX/OR-Gliedes 21 immer dann abgetastet, wenn zwei geradzahlige Abtastwerte desselben Abtastzyklus an den Eingängen des EX/OR Gliedes 21 anliegen und miteinander verglichen werden. Sind diese ungleich, so kann dem zu diesem Zeitpunkt am Q-Ausgang des Flip-Flops 17 abgenommenen Einzelbit für die Bitfolge die Qualität "gut" zugeordnet werden. Am Q-Ausgang des D- Flip-Flops 41 erscheint das Qualitätsbit logisch 1. Bei der beschriebenen Schaltungsanordnung ist es auch möglich, für die Abtastwerte mehr als 1 Bit zu verwenden. Für die Rückgewinnung der Bitfolge wird dann jeweils die Differenz der einem Abtastzyklus zugehörigen geradzahligen Abtastwerte gebildet und das Signum dieser Differenz als Einzelbit der Bitfolge ausgegeben. Da mit erhöht sich die Störsicherheit um nahezu 6 dB. Allerdings ist damit ein erhöhter Schaltungsaufwand verbunden, da einerseits die D-Flip-Flops 16,17 jeweils als Mehrbit-Register ausgebildet werden müssen und ausserdem eine Subtrahierschaltung erforderlich ist, welche die Differenz der beiden geradzahligen Abtastwerte pro Abtastzyklus bildet. Auch könnte an dem Eingang E der Schaltungsanordnung eine höhere Samplefrequenz gelegt werden, z.B. 12 RDS-Samples pro RDS-Periode. Auch hier erhöht sich natürlich der Schaltungsaufwand.

Claims: Method for phase control in a demodulator for an input signal phase-modulated with a binary bit sequence, in which the bit spacing is equal to the period of the carrier oscillation, and a bit change is characterised by a 180-degree phase shift in the carrier oscillation, and in which the input signal is in each case sampled four times in a continuously repeating sampling cycle, the sampling time of each sampling cycle being controlled by means of a rectangular-pulse sequence, synchronised with the input signal, in such a manner that the samples are in each case phase-shifted with respect to one another by one quarter of the period of the input signal, characterised in that the first sample is located approximately at a zero position of the input signal, in that two successive even-numbered samples of all sampling cycles are in each case compared with one another, in that, in the case of inequality of the comparison values, the intermediate odd-numbered sample is checked for parity with the comparison value in each case following or preceding in the sampling sequence, the results of the check are added or subtracted in accordance with their parity and from the sum a synchronising signal for the rectangular pulses is derived, and in that, in the case of equality of the comparison values, their sampling cycle association is in each case determined and the rectangular-pulse sequence is phase-shifted by 180 degrees when the frequency of the association determination used to define the sampling cycle identity exceeds a predetermined value. Method according to Claim 1, characterised in that, in order to recover the bit sequence, the even-numbered samples of each sampling cycle are continuously compared with the rectangular-pulse sequence with respect to its polarity and in each case one of the two results of the comparison is output as single bit of the bit sequence. Method according to Claim 1, characterised in that the bit sequence is assembled from even-numbered samples which are in each case taken at the same taking interval from one of the successive sampling cycles. Circuit arrangement for carrying out the method according to Claim 1, comprising a controllable frequency generator (10) which generates a rectangular-pulse sequence having a pulse repetition rate corresponding to the carrier frequency in the input signal and a clock pulse sequence, locked thereto in phase, having a clock rate corresponding to twice the pulse repetition rate, characterised in that a digitised input signal is present both at the input of a 2-bit shift register (15), clocked with the clock pulse sequence, having two parallel outputs, and at the input of a 1-bit shift register (18) clocked with the inverted clock pulse sequence, in that the two bit outputs of the 2-bit shift register (15) are connected to a first comparator (21) and a bit output of the 2-bit shift register (15) and the output of the 1-bit shift register (18) are connected to a second comparator (22), in that the output of the first comparator (12) is connected to a first and second counter (23, 24) in such a manner that an inequality signal characteristic of the inequality of the comparator input signals at the comparator output is supplied to the first counter (23) and an equality signal characteristic of the equality of the comparator input signals at the comparator output is supplied to the second counter (24), in that the two counters (23, 24) are constructed in such a manner that the respective output signal of the comparator (21) in each case increments or decrements the first counter (23) in dependence on the output signal of the second comparator (22) and in each case increments or decrements the second counter (24) in dependence on the instantaneous polarity of the rectangular-pulse sequence, in that the outputs of the two counters (23, 24) are connected to a synchronising circuit (25) which is connected to the control inputs of the frequency generator (10) and which generates from the output signals of the counters (23, 24) a time-limited control signal for synchronising the rectangular-pulse sequence with the input signal, in that the comparators are constructed as exclusive-OR gates (21, 22) and the counters (23, 24) are constructed as up/down counters (23, 24) clocked by the clock pulse sequence, in that the carry input (CI) of the second counter (24) is connected directly and that of the first counter 23 is connected via an inverter (30) to the output of the first exclusive-OR gate (21), in that the rectangular-pulse sequence is applied to the counting direction input (up/down) of the second counter (24) and that of the first counter (23) is connected to the output of the second exclusive-OR gate (22), and in that the first counter (23) exhibits an overflow inhibit element the overflow pulse of which resets the first counter (23) by a predeterminable part of its counting range, preferably by a quarter of its counting range. Circuit arrangement according to Claim 4, characterised in that the input of a third comparator (31) is connected, on the one hand, to a bit output of the 2-bit shift register (15) and to which, on the other hand, the rectangular-pulse sequence is applied and in that the bit sequence can be picked up at the comparator output. Circuit arrangement according to Claim 5, characterised in that the third comparator exhibits an exclusive-OR gate (31), the input of which is connected, on the one hand, to a bit output of the 2-bit shift register (15) and to which, on the other hand, the rectangular-pulse sequence is applied, in that the output of the exclusive-OR gate (31) is connected to the D output of a D-type flipflop (32) clocked with the clock pulse sequence, which is followed by a further D-type flipflop (33) clocked with the rectangular pulse sequence, at the Q output of which the bit sequence (T) can be picked up. Circuit arrangement according to Claim 4, characterised in that at an output of the 2-bit shift register (15) the D input of a D-type flipflop (40) clocked with the rectangular-pulse sequence is connected, and in that the bit sequence (T) can be picked up at the Q output of the D-type flipflop (40) (Fig. 3).

Inventors: HEGELER, WILHELM, DIPL.-PHYS.
Applicants: BLAUPUNKT-WERKE GMBH
Application year: 1986
Main classification: H04L27
IPC codes: H04L7, H04L27, H04H40, H04H1