PHASE SYNCHRONISM DETECTOR

Abstract: A circuit for detecting phase synchronism between two different signals by means of two memories to whose signal and clock inputs the two signals are fed in each case. It is characterised in that the two memories have a hold time tHold of zero, in that the first signal is fed to the clock input of the first memory and the second signal to its D input, and the second signal is fed to the clock input of the second memory and the first signal to its D input, in that a logic circuit is provided to which the two signals T1, T2 and the output signals Q1, Q2, or the inverted output signals Q1, Q2 of the two memories L1, L2 are fed as input signal and which generates an output signal in accordance with the logic equation: Y = Q1 + Q2 + T1 + T2 or Y = Q1 . Q2 . T1. T2, and in that there is a pulse in this output signal if the edges of the two signals coincide with respect to time (Figure 1). <IMAGE>

Description: Phasensynchronismus-Detektor Die Erfindung betrifft eine Schaltungsanordnung zum Detektieren einer Phasensynchronität zweier verschiedener Signale gemäss Oberbegriff Anspruch 1. Eine solche Schaltungsanordnung' findet Anwendung auf den verschiedensten Gebieten der elektrischen Nachrichterüber- tragung bzw. -verarbeitung, beispielsweise bei der Über & - be von Informationen zwischen zwei Systemen mit plesiochro- nen Takten oder bei einer Empfangsschaltung zur Synchronisation des Multiplexübertragungsrahmens. Durch die US-Patentschrift 3,328,688 ist ein Phasenkompa rator mit bistabilen und 108wischen Elementen bekanntgewor den, wobei die beiden Eingangssignale jeweils auf den Setzbzw. Rücksetzeingang zweier pegelgesteuerter RS-Flip-Flops gelegt sind. Die Schaltung vermag Phasendifferenzen zwischen + 1800 anzuzeigen. Der Erfindung lag die Aufgabe zugrunde, eine Schaltung der eingangs benannten Art anzubeben, die mit hoher Sicherheit Flankensynchronismus zweier unterschiedlicher Signale oder das zeitliche Zusammenfallen dieser Signal flanken innerhalb eines Toleranzbereiches zu erkennen vermag und ein Alarmoder Steuersignal daraus abzuleiten im Stande ist. Die Schaltungsanordnung soll so aufgebaut sein, dass sie wenig Aufwand erfordert. Die Lösung erfolgt mit den in dem Patentanspruch 1 gekennzeichneten Merkmalen. Die Schal tungsanordnung weist einen geringen Sehaltungsaufwand auf und erfüllt die-Voraussetzungen für Schaltungsintegration. Es folgt die Beschreibung der Schaltungsanordnunb anhand der Figuren. Die Figur 1 zeigt ein Ausführungsbeispiel der Schal tungsa no rdnu ng, die Figur 2 den zeitlichen Verlauf einiger Signale an wichtigen Punkten der Schaltungsanord nung und die Figur 3 schliesslich ein weiteres Ausführungs- beispiel mit noch geringerem Schaltungsaufwand. In Figur 4a ist der interne Aufbau eines in den Anordnungen der Fig. 1 und 3 verwendeten Latchs und in Fig. 4b seine Wahrheitstabelle dargestellt. In Figur 1 sind zwei Speicher L1 und L2 mit der Haltezeit tHold = O erkennbar, ihren Takteingängen wird jeweils eines der beiden Signale T1 bzw. T2 und ihren D-Eingän6-en jeweils das andere Signal T2, T1 der beiden Signale zubeführt. Die Ausgangssignale Q1, Q2 der Speicher werden einem NOR-Glied zugeführt, dessen beiden anderen Eingänge Uber zwei Inverter mit den beiden Signalen T1 und T2 versorgt werden. Am Ausgang des NOR 4 liedes ist ein Ausgangssignal Y abgreifbar, das bei Eintritt des Flankensynchronismus der beiden Signale T1 und T2 einem Impuls von der Länge des kürzeren Signa- les abgibt. In Figur 2 ist dies erkennbar, hier sind über der Zeit auf wetraben zuoberst die Signale T1 und T2 mit unterschiedlichen Taktperioden und unterschiedlichem Phasenverlauf. Darunter sind die zeitlichen Verlaufe der Ausgansssignale Q1 und Q2 der beiden Speicher gezeichnet, und zuunterst ist das Ausgangssignal Y aufbetragen. Hierbei wurden die Setzzeiten der Speicher nicht berücksich tigt (praktische Werte bei Ausführung in CMOS-/TTL-Technik etwa 10 ns, in'ECL-Technik etwa 700 ps). Fällt ein Flankenwechsel des einen Signal es, das als Datensignal des einen Speichers benutzt wird, in die Setzzeit dieses Speichers, d.h. kommt die Flanke des anderen Signales innerhalb dieser Zeit, so ist das Verhalten dieses Speichers unbestimmt. Wird er rückgesetzt oder bleibt er nicht gesetzt, so wird "Flankensynchronismus" signalisiert. Der Fehler kann in diesem Falle also einen Wert annehmen, der kleiner als die längste Setzzeit der beiden Speicher ist, wobei man im allgemeinen davon ausgehen kann, dass die beiden Setzzeiten bei Realisierung der Schaltung in Hochintegrationstechnik weitgehend übereinstimmen. Die Figur 3 zeigt ein noch aufwandsgunstigeres Ausführungs beispiel der erfindungsgemässen Schaltungsanorndung, wobei ausser den beiden Speichern ein einziges UND-Glied mit vier Eingängen verwendet wird. Zwei dieser Eingänge werden mit den beiden Signalen T1 und T2 beaufschlagt, während die beiden anderen Eingänge mit den invertierten Ausgangssigna- len Q1 und Q2 der beiden Speicher, welche ein & ngsseitib genauso wie in Figur 1 beschaltet sind, beaufschlabt werden. Am Ausgang des UND-Gliedes ist ebenfalls das Aussanbs- signal Y abgreifbar. Der Vorteil der Anordnung nach Fig. 3 liegt in der Anwendung bei höheren Taktfrequenzen, da die einzelnen Signal pfade annähernd die bleichen Verzöserungs- zeiten aufweisen. Ein weiterer Vorteil dieser Anordnung gegenüber derjeniben nach Figur 1 besteht darin, dass die Flankensynchronität um die längste Verzö6erunszeit der Inverter früher angezeigt wird. Sehr aufwandsgünstig ist es, als Speicher Latches zu verwenden, die mit 3 Verknü Ffungsgliedern zu realisieren sind (siehe lotisches Blockschaltbild der figur 4a), während bei Verwendung eines D-Flip-Flos 6 Verknüpfungsglieder aufgewendet werden müssen.

Claims: Circuit arrangement for the detection of a phase synchronism of two different signals by means of two stores, on the respective signal and pulse input of each of which one of both the signals is carried, wherein both the stores display a holding time (t hold ) of zero, wherein the first signal T1 is fed to the pulse input (C1) of the first store (L1) and the second signal T2 is fed to its data input (D1) and the second signal T2 is fed to the pulse input (C2) of the second store (L2) and the first signal T1 is fed to its data input (D2), wherein a logic circuit is provided, to which on the one hand both the signals T1 and T2 and on the other hand the output signals Q1 and Q2 or the inverted output signals Q 1 and Q2 of the stores (L1, L2) are fed as input signals and which produces an output signal according to the logic equation Y = Q1 + Q2 + T1 + T2 or Y = Q1 · Q2 · T1 · T2 , and wherein this output signal Y displays a pulse when the edges of both the signals T1 and T2 co-incide in time, wherein the stores are latches (L1, L2), which let the signal level applied at their data input (D) through as output signal Q at their output when the signal level applied at their pulse input (T, C) falls below a certain value (L) and which store the output state Q n = Q n-1 when the signal level applied at their pulse input (T, C) exceeds a certain value (H). Circuit arrangement according to claim 1, wherein the logic circuit contains a NOR-member with four inputs and two inverters, wherein the non-inverted outputs of both the stores (L1, L2) are each connected with a respective input of the NOR-member, wherein the first signal T1 and the second signal T2 are each fed by way of a respective one of the inverters to a respective one of both its other inputs and wherein the output signal Y is derivable at the output of the NOR-member. Circuit arrangement according to claim 1, wherein the logic circuit contains an AND-member with four inputs, wherein the inverted outputs of the stores (L1, L2) are each connected with a respective one of these four inputs and the first signal T1 and the second signal T2 are each fed to a respective one of both the other inputs and wherein the output signal Y is derivable at the output of the AND-member.

Inventors: ANNECKE, KARL-HEINZ, DR., HEGNY, HELMUT, DIPL.-ING.
Applicants: ANT NACHRICHTENTECHNIK GMBH
Application year: 1986
Main classification: G01R25
IPC codes: G01R25