APPARATUS FOR DECODING CODE WORDS

Abstract: The apparatus is used for decoding codewords which are periodically inserted into a bit stream for controlling a system. To distinguish the codewords from the remaining data words in the bit stream, a selection circuit (FS) is present which responds to every cyclic exchange of one and the same codeword and, following this, outputs a coincidence signal (g) which is supplied to a trigger circuit (TRG) which is used for controlling the system. The selection circuit (FS) exhibits a read-only memory circuit (PRS), the input of which is connected to the parallel outputs (Q1, Q2,...Qn) of a shift register (SR) and the output of which is connected to the data inputs (D1, D2,...Dm) of a comparator (K) which is connected via further inputs (M1, M2,...Mm) to the parallel outputs of a computer (C) and outputs the coincidence signal (g). <IMAGE>

Description: Anordnung zur Dekodierung von Kodewörtem Die vorliegende Erfindung betrifft eine Anordnung zur Dekodierung von Kodewörtern gemass dem Oberbegriff des Patentanspruches 1. Bel der digitalen Uebertragung eines quasistatistisch verteilen Blutstroms werden manchmal zu Steuerzwecken Kodewörter perlodisch eingeblendet. Ein solches Kodewort ist beispielsweise das Synchronwort in elnem rahmenstrukturierten Uebertragungsverfahren. Zur Ueberwachung eines einzigen oder einer kleinen Anzahl von vorbestimmten Kodewörtern verwendet man mit Vorteil rückgekoppelte Schieberegister, welche beim Empfang elnes der erwarteten Kodewörter )ewens eln vorbestimmtes Meldesignal abgeben. Soll Jedoch eine grosse Anzahl von Kodewörtern selektiv detektiert werden, so ist der Aufwand mit rückgekoppelten Schleberegistem zu gross Der Erfindung liegt daher die Aufgabe zugrunde, eine Anordnung der elngangs genannten Art zu schaffen, welche weniger aufwendig Ist. Dlese Aufgabe wird erfindungsgemäss mit elner Anordnung gelöst, deren Merkmale aus dem kennzelchnenden Tell des Patentanspruchs 1 hervorgeheh Vorteilhafte Ausge- spaltungen der Erfindung ergeben sich aus den weiteren Anspruchen. Die Erfindung wird nachfolgend durch Beschreibung von Ausföhwngsbelspielen anhand elner Zelchnung (fig. 1) naher erläutert. Dlese zeigt das Blockschaltbild einer erfindungsgemässen Anordnung. Dlese Anordnung umfasst eine Fliterschaltung FS mit einer Festwertspelcher Schaltung PRS, die eingangsseltig mit den Parallelausgängen Q1, 02 .... Qn eines Schleberegisters SR und ausgangsseitig mit den Dateneingängen D1, ....... Dm eInes Komparators K verbunden Ist, der über weitere Eingänge M1, M2 .... Mm an die Parailelausgänge eines Rechners oder Computers C angeschlossen Ist. Das Schieberegister SR wird eingangsseitig mit elnem Datensignal D und andererseits mit einem Taktsignal T beaufschiagt, das über elnen Frequenzteiler FT auch dem Takteingang der Festwertspelcherschaltung PRS zugeführt wird. Dle Anordnung umfasst zudem einen Zähler C1, dessen Takteingang mit dem Ausgang eines ODER-Gatters G verbunden ist, das zwei Ausgangsslgnale des Komparators K verknüpft, nämlich ein Koinzidenzsignai g = "1", wenn Di = M1 und D2 = M2 und .... Dm = Mm, und ein Meldesignal u = "1" In den anderen Fällen. Dabei wird das Signal g dem Takteingang eines zweiten Zählers C2 und das Ausgangssignal ul des Zählers C1 den Rückstell eingängen R1 und R2 der Zähler C1 bzw. C2 zugeführt. Das Ausgangssignal u2 des zweiten Zählers C2 dient zur Steuerung einer Triggerschaltung TRG Die Anordnung funktioniert folgendermassen: Ein Bitstrom D mit der Taktfrequenz f wird wortweise durch das n-stufige Schlebe register SR geschoben. Mit der Taktfrequenz f/n werden n aufeinanderfolgende Pulse periodisch an den parallelen Ausgängen 01, Q2 .... Qn abgenommen und jeweils als Adresse in der Festwerlspeicherschaltung PRS verwendet. Vorzugswelse kann eln programmlerbarer Speicher verwendet werden, bei dem ein Auswähipuis diejenige Speicherzelle ausliest, welche Im Moment des Auftretens des Auswähipuises adressiert wird. Die Festwertspeicherschaitung PRS ist derart programmiert, dass ihre m Datenaus gänge ein bestimmtes Bitmuster abgeben, wenn als Adresse das zugehörige Kodewort oder eine seiner (n-1) zyklischen Vertauschungen anliegen. So sind beispielsweise die 7 Wörter 1011 1111, 11011111,1110 1111, 1111 0111 11111110 zyklische Ver- tauschungen des Kodewortes 0111 1111. Auf dlese Weise erscheint an den m Daten ausgängen der programmierbaren Schaltung PRS Im Takte f/n eln für das im Bitstrom enthaltene Kodewort charakteristische Muster, wobei die Zahl m abhängig von der Anzahl der zu detektierenden Kodewörter ist. Um eine eindeutige Detektion der Kode wörter in einem quadstatistischen Bitstrom zu ermöglichen, werden somit bel einem n-Bit langen Kodewort aus den 2n Möglichkeiten diejenigen Bitmuster ausgewählt, welche auch In allen Ihren zyklischen Vertauschungen eindeutig bleiben. In diesem Falle ist eine Feststellung des Anfanges oder des Endes eines Kodewortes nicht er forderlch, weil das Kodewort durch n aufeinanderfolgende Bits elndeutig bestimmt ist. In der Schaltung PRS werden alle n Elngangsbits gleichzeitig erfasst, wobel der Inhalt der n Adressen der Schaltung PRS auf eln und dleselbe Ausgangskomblnatlon an den m Ausgängen führen. Vorzugsweise gilt die Bezlehung n > m, aber auch die Bedingung m z n ist möglich. Ein Vortell dieses Verfahrens besteht darin, dass die Detektionsvorrichtung nicht auf das Im Bltstrom enthaltene Kodewort synchronisIert werden muss, was Insbesondere bei elner grösseren Anzahl von KodewBrtem aufwendig ist. Dle programmierbare Schaltung PRS hat ausserdem den Vorteil, dass das an Ihren Datenausgängen abgegebene charakteristische Muster unabhängig vom Kodewort gewählt werden kann, was eine interpretation für eine nachfolgende Schaltung vereinfachen kann. Der Ausgang der Festwertspeicherschaltung PRS liefert somit periodisch eln Bitmuster an den ersten Eingang des Komparators K. Der Rechner C erzeugt Referenzmuster-Slgnale, die periodisch mit der Taktfrequenz f/n dem zweiten Eingang des Komparators K zugeführt werden, wobei der Rechner C mit den Signalen D und/oder T und/oder anderen Steuersignale St gesteuert werden kann. Bel Uebereinstimmung der Bltmuster-Slgnale an den Elngängen D1, D2 .... Dm mit den Referenzmuster-Slgnalen an den Eingängen M1, M2 .... Mm gibt der Komparator K das Koinzidenzsignal g ab, das gegebenenfalls direkt der Triggerschaltung TRG zugeführt werden kann; In einem solchen Fall können die Zähler C1 und C2 sowie das Gatter G entfallen. Da im allgemeinen Jedoch der Bitstrom D nicht völlig fehlerfrei ist, kann die zusätzliche Forderung aufgestellt werden, dass in einer bestimmten Zettperlode eine Anzahl k identischer Codewörter detektlert werden muss, um das Kodewort als gültig zu erklären. Für elnen solchen Fall sind die Elemente C1s C2 und G vorgesehen. Zu diesem Zweck wird auch das Meldesignal u verwendet, das immer dann abgegeben wird, wenn das Bitmuster nicht mit dem Referenzmuster uberelnstimmt. Durch die ODER-Verknüpfung G wird für ledes empfangene Bitmuster je ein Puls in den Zähler C eingegeben, so dass das Ausgangssignal w des Gatters G eln Zählsignal für Je des empfangene Datenwort darstellt. Somit zählt der Zähler C 1 alle dem Kom parator K In einer bestimmten Zeltperiode zugeführten Bitmuster, während der Zähler C2 nur die mit dem Referenzmuster übereinstimmenden Bitmuster zählt. Nach einer vorgegebenen Anzahl Pulse tMessperiode) stellt der Zähler Ci den Zahler 2 und damit die Trlggerschaltung TRG zurück. Die mit dem Referenzmuster übereinstimmenden Bltmuster werden Im zwelten Zähler C2 gezählt. Nach Empfang der vorgeschriebenen Anzahl k erfolgt eln Ueberiauf des Zählers C2. Dadurch wird die Triggerschaltung TRG aktiviert und das Kodewort für gültig erklärt, wenn nicht vorher durch den Ueberlauf des Zählers C1 eine Rückstellung und damit eine Ungültigkeitserklärung des Kodewortes erfolgt ist. Nach Ablauf der Messperiode beginnt der Vorgang von Neuem. Die ZählerC1 und C2 weisen verschiedene Steuereingänge z1, z2 .... zJ bzw. vl, v2 .... vj auf, die zur Bestimmung der Messperiode dienen.

Claims: An arrangement for decoding code words, which are inserted periodically into a bit stream, characterised in that in order to distinguish the code words from the remaining data words in the bit stream, a filter circuit (FS) is present, which responds to one and the same code word with each cyclic permutation of the bit positions and as a result delivers a coincidence signal (g). An arrangement according to claim 1, characterised in that the filter circuit (FS) has a fixed value memory circuit (PRS), which is connected on the input side to the parallel outputs (Q1, Q2, ... Qn) of a shift register (SR) and on the output side to the data inputs (D1, D2, ... Dm) of a comparator (K), which is connected by way of further inputs (M1, M2,... Mn) to the parallel outputs of a computer (C) and delivers the coincidence signal (g), and in that on the input side, the shift register (SR) is acted upon by a data signal (D) and, on the other hand, by a clock signal (T), which is also supplied, by way of a frequency divider (FT), to the clock input of the fixed value memory circuit (PRS). An arrangement according to claim 1 or 2, characterised in that the filter circuit (FS) also delivers a counting signal (w) for each received data word and in that the arrangement has a first counter (C1), the clock input of which is supplied with the count signal (w), and a second counter (C2), the clock input of which is acted upon by the coincidence signal (g), wherein the output signal (u1) of the first counter (C1) controls the reset inputs (R1 and R2) of both counters (C1 and C2), and in that the output signal (u2) of the second counter (C2) serves to control a trigger circuit (TRG).

Inventors: HAGGER, HANSJOST, DR.
Applicants: SIEMENS-ALBIS AKTIENGESELLSCHAFT
Application year: 1985
Main classification: H04J3
IPC codes: H04J3