CIRCUIT FOR MEMORIZING DYNAMIC LOGIC SIGNALS

Abstract: 1. Circuit arrangement for storing dynamic logic signals, in which - a logical "0" is defined by a pulse train and a logical "1" is defined by a static signal, characterised in that - at the input (1) of the circuit arrangement there is a gate circuit (T) which in addition to a signal input (2) and a signal output (3) has a control input (9) and which switches the signal applied to its signal input (2) through to its signal output (3) if a d. c. voltage is applied at this control input, and the output (3) of which is connected with the output (5) of the circuit arrangement by way of a connecting element (M) realized as a dynamic logic OR-function, - the output (3) of the gate circuit (T) is connected, furthermore, by way of a dynamic AND-function block (DU) with a rectifier circuit (GL), which - with application of a pulse train produces a d. c. voltage signal which even when there are gaps in the pulse train is maintained for a period of time dependent upon the dimensions of the components of the rectifier circuit (GL), - the output of the rectifier circuit (GL) is led back to the control input (9) of the gate circuit (T) in order to maintain the d. c. voltage applied there for the period of time and in that - the dynamic AND-function block can be acted on by further signals in order to reset the gate circuit (T).

Description: Schaltungsanordnung zur Speicherung dynamischer logischer Signale Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäss dem Oberbegriff des Anspruchs 1. Bei einer bekannten Schaltungsanordnung dieser Art (DE-OS 27 37 528) sind Verknüpfungsschaltungen bzw. bistabile Elemente u. a. aus Magnetkernen gebildet, auf denen mehrere Eingangs- und eine Ausgangswicklung aufgebracht sind. Hiermit lassen sich UND- bzw. ODER-Verknüpfungen realisieren, die die logischen Signale (log. "O" als Impulsfolge und log. 1 als statisches Signal mit hohem oder niedrigem Potential) darstellen (sogenanntes erweitertes dynamisches Magnetkernsystem). Durch Störungen verursachte kurzzeitige Impulsausfälle beim dynami schen logischen 0" -Signal können hierbei zum fälschlichen Ansprechen von Verknüpfungsgliedern führen. Dieses Problem ist beispielsweise bei der bekannten Schaltungsanordnung durch Behelfsschaltungen gelöst, bei denen ein statisches Signal auf einen der statischen Rücksetzeingänge eines Speicherbausteins rückgeführt wird. Hinsichtlich der Sicherheit und der fehlerselbstmeldenden Eigenschaften dieser Schaltung bei solchen Impulsstörungen sind jedoch bei vielen Anwendungsfällen Verbesserungen angebracht. Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Verarbeitung dynamischer logischer Signale zu schaffen, bei der Impulsausfälle während des dynamisch logischen "O"-Signals bis zur Dauer einiger Taktperioden toleriert werden können und die Sicherheit bei der Verarbeitung der Signale erhöht wird. Zur Lösung dieser Aufgabe weist eine Schaltungsanordnung der eingangs genannten Art die Merkmale des Kennzeichens des Anspruchs 1 auf. Durch die erfindungsgemässe Verbindung einer Torschaltung mit einer Gleichrichterschaltung ist in vorteilhafter Weise gewährleistet, dass mit der durch die passive Gleichrichtung gewonnenen Spannung eine Stromversorgung der Torschaltung durchgefühft werden kann, wodurch kurzzeitige Impulsausfälle bei einem dynamischen logischen 0" nicht zu einem fehlerhaften Ansprechen der eingesetzten Speicher- bzw. Verknüpfungsglieder führen, da die Gleichspannung am Toreingang für eine vorgegebene Zeit erhalten bleibt und die Schaltungs anordnung somit nicht nach logisch n 1" gesetzt wird. Vorteilhafte Ausgestaltungen der erfindungsgemässen Schaltungsanordnung sind in den Unteransprüchen angegeben. Die Erfindung wird anhand der Figuren dargestellt, wobei Figur 1 ein Blockschaltbild eines Ausführungsbeispiels der erfindungsgemässen Schaltungsanordnung und Figur 2 ein detailliertes Schaltungsbild dieses Ausführungsbeispiels darstellt. Bei dem in der Figur 1 dargestellten Blockschaltbild liegt an einem Eingang 1 das dynamisch logische Eingangssignal an und wird auf einen Eingang 2 einer Torschaltung T gefuhrt. Der Ausgang 3 der Torschaltung T ist über ein Verknüpfungselement M (Eingang 4), beispielsweise einen Magnetkern-Baustein mit mehreren Eingangswicklungen und einer Ausgangswicklung, auf den Ausgang 5 der Schaltungsanordnung gefuhrt. An einem zweiten Eingang 6 des Verknüpfungselementes M liegt ein Taktsignal TE an. Der Ausgang 3 der Torschaltung ist weiterhin an einen Eingang 7 eines dynamischen UND-Bausteins DU angeschlossen, dessen Ausgang über eine bistabile Kippstufe FF auf einen passiven (d. h. fail-safe arbeitenden) Gleichrichter G geführt ist. Der Ausgang der aus der Kippstufe FF und dem Gleichrichter G bestehenden Gleichrichterscaltung GL ist auf einen Toreingang 9 der Torschaltung T zurückgeführt. An einen zweiten Eingang 10 des dynamischen UND-Bausteins DU ist der Ausgang 11 eines statischen Rücksetzbausteins SR geführt, und mit einem dritten Eingang 12 des dynamischen UND-Bausteins DU ist der Ausgang eines dynamischen Rücksetzbausteins DR verbunden. Weiterhin ist der dynamische UND-Baustein DU an einem zusätzlichen Eingang mit dem ersten Taktsignal TE beaufschlagt. Die Takteingänge 13 bzw. 14 der Bausteine DR und SR sind für ein Taktsignal TA ausgelegt, das zum ersten Taktsignal TE derart phasenverschoben ist, dass die Pulse in der Mitte zwischen den Impulsen des ersten Taktsignals TE liegen. An einem Eingang 15 des dynamischen Rücksetzbausteins DR ist ein statisches Freigabesignal anlegbar, das sich im dynamischen Rücksetzbaustein DR mit dem dynamischen Rücksetzsignal (Signal TA) am Eingang 13 in UND Verknüpfung befindet. An den Eingängen 16, 17 und 18 des statischen Rücksetzbausteins SR sind statische Rücksetzsignale anlegbar, die - jedes für sich - das am Eingang 14 dauernd anstehende dynamische Signal TA auf den Ausgang 11 des statischen Rücksetzbausteins SR durchschalten. In der Figur 2 sind die einzelnen Bausteine detaillierter dargestellt, wobei die Bausteine T, DR, SR nach herkömmlichen Schaltungsprinzipien aufgebaut sind, so dass hier nähere Erläuterungen nicht notwendig sind. Beispielsweise weist die Torschaltung T eine Schaltung mit zwei Transistoren T1 und T2 auf, die das am Eingang 1 anliegende Signal nur dann durchlassen, wenn am Toreingang 9 ein entsprechendes Gleichspannungssignal anliegt und somit der Transistor T2 angesteuert werden kann, wodurch am Ausgang 3 das dynamisch logische Signal "O" als Impuls folge durchgeschaltet werden kann. Der Baustein DR ist ebenso aufgebaut, wobei hier jedoch das Durchschalten des TaKt- signals TA vom Eingang 13 auf den Ausgang über ein Signal zur statischen Freigabe am Eingang 15 erfolgt. Beim statischen Rtfcksetzbaustein SR wird die Durchschaltung des Taktsignals TA am Eingang 14 über Signale zum statischen Rücksetzen an den Eingängen 16, 17 oder 18 bewirkt. Die Gleichrichterschaltung GL besteht - wie schon anhand der Figur 1 ausgeführt - aus einer bistabilen Kippstufe FF, deren Ausgänge - hier bei der detaillierten Darstellung - auf Wicklungen N1' und N1tt eines Ubertragers U geführt sind. Der Verbindungspunkt der Wicklungen N1' und N1" " ist mit einer Versorgungsspannung Up beauf- schlagt. Die Sekundärwicklung N2 des Ubertragers U speist einen Brückengleichrichter G, wobei am Gleichspannungszweig des Gleichrichters G eine Zenerdiode ZD mit einem nachgeschalteten Ladekondensator CL anliegt. Das am Ladekondensator CL anliegende Gleichspannungssignal ist auf den Toreingang 9 der Torschaltung T zurückgeführt. Die Funktionsweise der Schaltungsanordnung wird nun insbesondere anhand der Darstellung nach der Figur 2 erläutert. Zunächst wird durch Aktivieren einer der beiden Rücksetzbausteine DR oder SR ein (kurzzeitiges) Durchschalten des Taktes TA auf das dynamische UND-Glied DU über den Eingang 12 bewirkt. Aufgrund des durchgeschalteten Taktsignals TA wird über die bistabile Kippschaltung FF und den Ubertrager U eine Gleichspannung an der Zenerdiode ZD bzw. am Ladekondensator CL erzeugt. Diese Gleichspannung bewirkt über den Toreingang 9 der Torschaltung T das Durchschalten einer Impulsfolge vom Eingang 1 auf den Ausgang 3, wobei die Impuls folge eine logische "O" darstellt. Nun liegt für die gesamte Dauer einer Impulsfolge am Eingang 1 ein Signal für die Gleich richterschaltung GL und über das Verknüpfungselement M am Ausgang 5 der Schaltungsanordnung an. Wenn jedoch Lükken der Impulsfolge am Eingang 1 aufgrund einer Störung auftreten, so bewirkt die Gleichspannung am Toreingang 9 für einen vorgegebenen Zeitraum ein Geöffnethalten der Torschaltung T, so dass nach Wiedererscheinen der Impulse am Eingang 1 innerhalb dieses Zeitraumes diese wiederum am Ausgang 5 erscheinen können. Die Zeitdauer, in der nach Ausfall der Impulsfolge am Eingang 1 die Spannung am Toreingang 9 noch anliegt, ist durch die Bemessung der Gleichrichterschaltung GL, insbesondere der Zenerdiode ZD und des Ladekondensators CL, bestimmt. Inner- halb der Zeit zwischen dem letzten, am Eingang 1 erschienenen Impuls und dem Verschwinden der Gleichspannung am Toreingang 9 ist die Schaltungsanordnung somit nicht gesetzt, d. h., wenn innerhalb dieser Zeit die Eingangsimpulsfolge wieder erscheint, so wird sie an den Ausgang 5 weitergegeben. Verschwindet dagegen nach der vorgegebenen Zeitspanne die Gleichspannung am Toreingang 9, dann werden keine Impulse mehr auf den Ausgang 5 der Schaltungsanordnung weitergegeben, auch wenn die Impulsfolge am Eingang 1 wieder erscheinen sollte. Die Schaltungsanordnung ist so ausgelegt, dass alle denkbaren Bauelementeausfälle in Richtung auf Setzen des Speichers, d. h. in Richtung auf eine logische "1" am Ausgang, hinwirken (fail-safe-Eigenschaft). Zum Rücksetzen der Schaltungsanordnung sind die Rücksetzeingänge 16 oder 17 oder 18 am statischen Rücksetzbaustein SR sowie 13 und 15 am dynamischen Rücksetzbaustein DR vorhanden, über die ein dynamisches Signal über das dynamische UND (DU) (einsynchronisiert durch TE über den zusätzlichen Eingang am dynamischen UND-Baustein DU) auf den Eingang der bistabilen Kippstufe FF geschaltet werden kann und damit ebenfalls während einer kurzen Zeit die Torschaltung T geöffnet ist. Die Verknüpfungsschaltung M am Ausgang der Schaltungsanordnung dient der Realisierung einer dynamischen ODER-Verknüpfung mit dem Takt TE, der - wie bereits oben beschrieben - gegenüber dem Takt TA verschoben ist. 5 Patent ansprüche 2 Figuren

Claims: PatentansprUche 1. Schaltungsanordnung zur Speicherung dynamischer logischer Signale, in der - eine logische "0" durch eine Impuls folge und eine logi sche "1" durch ein statisches Signal definiert sind, d a d u r c h g e k e n n z e i c h n e t , dass - am Eingang (1) der Schaltungsanordnung eine Torschal tung (Tr vorhanden ist, deren Ausgang (3),über ein Verknüpfungselement (M) mit dem Ausgang (5) der Schal tungsanordnung verbunden ist, - der Ausgang (3) der Torschaltung (T) weiterhin über einen dynamischen UND-Baustein (DU) mit einer Gleich richterschaltung (GL) verbunden ist, die - bei Anliegen einer Impuls folge ein Gleichspannungs signal erzeugt, das auch bei Lücken in der Impuls folge für einen von den Bemessungen der Bauelemente der Gleichrichterschaltung (GL) abhängigen Zeitraum aufrechterhalten wird, - der Ausgang der Gleichrichterschaltung (GL) auf einen Toreingang (9) der Torschaltung (T) zurückgeführt ist und dass - der dynamische UND-Baustein mit weiteren Signalen zum Rücksetzen der Torschaltung (T) beaufschlagbar ist. 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass - die Gleichrichterschaltung (GL) aus einer bistabilen Kippstufe (FF), einem übertrager (tut), einem Gleich richter (G) und einem Glättungskondensator (CL) be steht, wobei - der Ubertrager (U) zwei Primärwicklungen (N1', N1") aufweist, deren beide äussere Anschlüsse an die bei den Ausgänge der Kippstufe (FF) und deren Verbindungs punkt an die Versorgungsspannung (Up) angeschlossen ist (Figur 2). 3. Schaltungsanordnung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass - parallel zum Glättungskondensator (CL) eine Zener diode (ZD) geschaltet ist. 4. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass - ein dynamischer Rücksetzbaustein (DR) mit einem Ein gang (15) für ein statisches Freigabesignal und ein dynamisches Rücksetzsignal - und ein statischer Rücksetzbaustein (SR) mit Eingängen (16, 17, 18) für statische Rücksetzsignale vorhanden ist und dass - der statische Rücksetzbaustein (SR) mit einem ersten Taktsignal (TA) versorgt wird, dessen Taktfrequenz mit der des Eingangssignals der Schaltungsanordnung phasen gleich ist. 5. Schaltungsanordnung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , dass - ein zusätzlicher Eingang des dynamischen UND-Bausteins (DU) mit einem ersten Taktsignal (TE) beaufschlagt ist, das zum zweiten Taktsignal (TA) derart phasenverschoben ist, dass die Impulse in der Mitte zwischen den Impulsen vom zweiten Taktsignal (TA) liegen, und das die Phasen lage der Impuls folge am Ausgang des dynamischen UND Bausteins (DU) bestimmt.

Inventors: MAIER, WILLI, DIPL.-ING. (FH), VOIGT, GUNTER, DIPL.-ING., Voigt, Günter, Dipl.-Ing.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1985
Main classification: H03K19
IPC codes: H03K19