CIRCUIT ARRANGEMENT FOR DETERMINING THE DIGITAL SUM VALUE OF A DIGITAL DATA SIGNAL

Abstract: The invention relates to a circuit arrangement for determining and monitoring the running digital sum from a digital data signal, in which the individual data bits are evaluated with the values +1 in the case of a binary digit 1 and -1 in the case of a binary digit 0 and are summed up, and in which it is displayed if the running digital sum (LDS) exceeds a given specifiable amount, with a first D-type flip-flop for temporarily storing the data input signal, and is characterised in that a bidirectional counter is provided with three further D-type flip-flops and a logic gating circuit, in that the input and output signals of these flip-flops and the output signal of the first D-type flip-flop as well as the output signal of the bidirectional counter are gated by means of logic gating elements according to the stipulations of Figure 4 or in equivalent form (Figure 1). The advantages of this counter are the low number of components, correspondingly lower power dissipation, the integration capability, and utilisation for very high data transfer rates, for example 565 Mbit/s. <IMAGE>

Description: Schaltungsanordnung zur Bildung der laufenden digitalen Summe für ein digitales Datensignal Die Erfindung betrifft eine Schaltungsanordnung zum Bilden und Überwachen der laufenden digitalen Summe für ein digitales Datensignal gemäss Oberbegriff des Patentanspruchs 1. Solche Schaltungsanordnungen sind bekannt. Sie werden bei bestimmten Übertragungscodes zur Überwachung und Erkennung von Fehlern benutzt. Beispielsweise werden bei einer Umsetzung von 5-Bit-codierten auf 6-Bit-codierten Datenwörtern bei einer fehlerfreien Übertragung bestimmte Summationsrenzen -G der laufenden digitalen Summe (LDS) nicht überschritten. Wird die Summationsgrenze überschritten, so erfolgt eine Anzeige, welche aussagt, dass Übertragungsfehler erfolgt sind. Die Anzahl der Fehler und die Fehlerposition im Datenstrom sind unbekannt. Aufgrund des Überlaufs der LDS wird eine Fehlerkorrektur, beispielsweise durch Wiederholung, in die Wege geleitet. Das Grundelement herkömmlicher LDS-Schaltungen ist ein Schieberegister. In diesem Schieberegister wird ein Zeiger zur Schieberegisterfunktion t'Rechtsshifttss oder Linksshift" entsprechend des Wertes der übertragenen Datenbits zwischen den Summationsgrenzen +G und -G verschoben. Zur Realisierung der herkömmlichen LDS-Schaltungen, wie beispielsweise in den integrierten Schaltkreisen SP 1450 B (B) und SP 1455 B (B) von Plessey, wird ein Schieberegister der Länge 2x Betrag G + 1 Bit benötigt, sowie eine Ansteuerungslogik für die Schiebefunktion des Registers und eine Anordnung zur Anzeige des überlaufs der Summationsgrenzen. Nachteil der herkömmlichen LDS-Schaltungen ist, dass viele Bauelemente benötigt werden, die eine entsprechend hohe Verlustleistung zur Folge haben. Der Einsatz für hohe Bitraten erscheint deshalb fast aussichtslos. Der vorliegenden Erfindung lag deshalb die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, welche einen wesentlichen kleineren Schaltungsaufwand erfordert und welche für die Übertragung mit hohen Bitraten geeignet ist. Die Lösung erfolgt mit den im Hauptanspruch angegebenen gekennzeichneten Merkmalen. Optimale Ausgestaltungen finden sich in den Unteransprüchen. Die erfindungsgemässe Schaltungsanordnung weist die Vorteile auf, dass sie nur eine geringe Anzahl von Bauelementen benötigt und somit eine entsprechend geringe Verlustleistung hat. Die Anordnung ist daher prädestiniert für eine Schaltungsintegration, und ihr Einsatz ist für hohe Bitraten, beispielsweise für 565 -Mbit/s -Übertragungen, möglich. Die Erfindung geht aus von der Idee, dass das Vorschieben eines Zeigers in einem Schieberegister in Abhängigkeit von dem Wert der übertragenen Datenbits auch als eine Art von Zählen interpretiert werden kann. Dabei wird jede Wertänderung der Datenbits durch eine Zählrichtungsänderung angezeigt. Erreicht der Zähler die festgesetzten Summationsgrenzen +G oder -G, so wird der erreichte Zählerstand bis zur nächsten Wertänderung der Datenbits gehalten. Der Zähler wird bei der vorliegenden Schaltungsanordnung durch eine Binärzähleranordnung realisiert. Es folgt nun die Beschreibung der Erfindung anhand der Figuren: Die Figur 1 zeigt ein Blockschaltbild für einen Auf-/Abwärts- zähler mit den Grenzen f 3. In Figur 2 ist eine Schaltungsrea linierung der Logik nach Figur 1 gemäss der Wahrheitstabelle nach F --ur 3 bzw den logischen Gleichungen nach Figur 4 gezeichnet. In Figur 5 ist ein optimales Ausführungsbeispiel für einen LDS-Zähler mit nur wenigen Gattern und einem Multiplexer dargestellt. Die Figur 6 zeigt eine Schaltungseinzelheit für das Fangen einer Grenzüberschreitung. In Figur 7 ist ein Impulsdiagramm dargestellt für die Realisierung nach Figur 5 zusammen mit Figur 6. In Figur 8 schliesslich ist eine Tabelle aufgelistet, welche die Wertzuweisung auf die Zustände der drei D-Flip-Flops 2, 3 und 4 des Auf-/Abwärtszählers zeigt. Das Blockschaltbild nach Figur 1 zeigt ein Eingangsdaten Flip-Flop FF1, in dessen Eingang die Daten einlaufen. Ferner sind drei weitere D-Flip-Flops FF2, FF3 und FF4 gezeichnet, sowie eine logische Verknüpfungsschaltung Logik mit den Eingängen A, B, C und D und den Ausgängen Y1, Y2, Y3 und Z, welch letzterer das Ausgangssignal für die laufende digitale Summe LDS-OUT darstellt. Die Flip-Flops werden durch den Takt CLOCK getaktet. In Figur 2 ist eine Realisierung für die logische Verknüpfung Logik im einzelnen dargestellt durch logische Verknüpfungsglieder G1 bis G7 sowie durch einen Multiplexer M, wobei einzelne Verknüpfungsglieder wie G1, G3 und der Multiplexer M jeweils durch zwei UND-Glieder und ein ODER-Glied realisiert sind. Die Anordnung ist nach der Wahrheitstabelle der Figur 3 bzw. nach den logischen Verknüpfungsgleichungen der Figur 4 aufgebaut. Die Figur 5 zeigt einen optimal ausgestalteten Auf-/Abwärtszähler, der ausser dem Multiplexer M und den drei D-Flip Flops FF2 bis FF4 lediglich sieben Gatter G1 bis G7 aufweist, wobei die Gatter G1 und G3 ausschliessende ODER-Schaltungen mit zwei Eingängen, die Gatter G2 und G4 ODER-Schaltungen mit vier Eingängen, die Gatter G5 und G6 ODER-Schaltungen mit zwei Eingängen und das Gatter G7 ein UND-Glied sind. Die Eingänge der logischen Verknüpfungsglieder sind wie folgt beaufschlagt: Ausschliessendes ODER-Glied G1: Y1 = Y2 = B, ODER-Glied a2: Y1 s A Y2 = B Y3 = # Y4 - D ausschliessendes ODER-Glied G3: Y1 = A @ ODER-Glied G4: Y1 = Y2 = Y3 = C Y4 = ODER-Glied G5: Y1 = G1 Y2 = G2 ODER-Glied G6: Y1 = G3 Y2 = UND-Glied G7: Y1 = G3 Y2 = G4 die Belegung des Multiplexers M ist wie folgt: AO = D A1 = A S1 = C S2 = B die Belegung der Flip-Flops FF2: Y = G5 FF3: Y = G6 FF4: Y = M das Ausgangs signal LDS-OUT: Z =77. Zur Berechnung der laufenden digitalen Summe eines 5B- 6Bcodierten Datenstroms wird eine LDS-Schaltung mit den Begrenzungen #3 benötigt, wie sie in Figur 5 dargestellt ist. Die laufende digitale Summe wird in den im wesentlichen durch die Flip - @lops FF2, FF3 und FF4 repr@sentierten Zähler aufgenommen, wobei den einzelnen Zählerständen jeweils ein gewisser Wert (Summe) zugewiesen wird, wie in Figur 8 dargestellt ist. Bei Erreichen der Summe +3 oder -3 hat ein weiteres zu @bertragendes Datenbit, welches das gleiche Vorzeichen wie das der erreichten Grenze aufweist, zur Folge, dass am Ausgang von G7 ein Impuls der Länge n x T ansteht. T ist dabei die Periodendauer des Taktes CLOCK, und n ist die Anzahl der Datenbits, die den Überlauf verursachen. Mit der Fangschaltung nach Figur 6 können die Umlaufimpulse mit I beliebig verlängert werden. Hierbei ist ein weiteres D-Flip-Flop FF5 vorgesehen, dessen Eingang von LDS-OUT beaufschlagt ist. Sobald ein Überlauf erfolgt, wird das Flip Flop FF5 gesetzt, wodurch über eine Konjunktionsschaltung G8 mit dem Verlängerungssignal I, welche Konjunktionsschaltung in einer Rückkoppelschleife auf den Eingang des Flip Flops FF5 führt, der Eingang besetzt bleibt. Der Takt für das Flip-Flop FF5 ist aus Gründen der Laufzeitanpassung ber ein Gatter G9 geführt. Die in Figur 5 realisierte Schaltungsanordnung weist gegenüber den herkömmlichen Lösungen, die mit einem Schieberegister arbeiten, eine minimale Anzahl von Verknüpfungsgliedern auf, was sich günstig auf den Leistungsverbrauch auswirkt. Ausserdem ist die Schaltungsstruktur derart, dass die Verknüpfungslogik lediglich zweiter Ordnung ist, so dass die Schaltungsanordnung bestens geeignet ist für hohe Daten übertragungsraten. Unter Ausnutzung der Möglichkeiten zur Überführung von ODER- oder UND-Gliedern in WIRED-OR bzw. WIRED-AND kann die Verknüpfungslogik bei der Realisierung in entsprechenden Technologien auf eine Struktur erster Ordnung reduziert werden, so dass die Laufzeit der Verknüpfungslogik zwischen den Flip-Flop-Ebenen noch weiter reduziert werden kann, wodurch eine weitere Erhöhung der Daten übertragungsrate ermöglicht wird.

Claims: Patentansprüche 1. Schaltungsanordnung zum Ermitteln und überwachen der laufenden digitalen Summe aus einem digitalen Daten signal, wobei die einzelnen Datenbits mit den Werten +1 im Falle einer Binärziffer 1 und -1 im Falle einer Binärziffer 0 bewertet und aufsummiert werden und wo bei eine Anzeige erfolgt, wenn die laufende digitale Summe (LDS) einen bestimmten vorgebbaren Betrag über schreitet, mit einem ersten D-Flip-Flop zur Zwischen speicherung des Dateneingangssignals, dadurch gekenn zeichnet, dass ein Auf-/Abw rtszähler mit drei weite ren D-Flip-Flops (FF2, FF3, FF4) und einer logischen Verkn@pfungsschaltung (Logik) vorgesehen ist, dass die Min. (Y1, Y2, Y3) und Ausgangssignale (C = Q2 (t), B = Q3 (t), D= Q4 (t)) der drei weite ren D-Flip-Flops (FF2, rF3, FF4) und das Ausgangssi gnal (A = Q1 (t)) des ersten D-Flip-Flops (FF1) mit tels logischer Verknu'pfunsglieder nach den Vorschrif ten Y1 = (AAB) v (WAB) v (A v B v C v D) (1) Y2 -- (A Ac) v (A # C) v (A v B v C v D) (2) Y3 - (( B v C)AD) v ((B v #) #A) (3) oder in äquivalenter Form verknüpft werden und dass sich das Ausgangssignal (Z) des Auf-/Abwärtszählers aus der logischen Verknüpfung Z = (A v B v C v D) A ( v B v C v D) (4) ergibt. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, dass zwei ausschliessende ODER-Glieder (G1, G3), zwei ODER-Glieder ( G2, G4) mit vier Eingängen, zwei ODER Glieder (G5, G6) mit zwei Eingängen, ein UND-Glied (G7) und ein Zwei:Eins-Multiplexer (M) vorgesehen sind, dass die Eingänge dieser Verknüpfungsglieder wie folgt beaufschlagt werden erstes ausschliessendes ODER-Glied (G1): Y1 = A Y2 = B zweites ausschliessendes ODER-Glied (G3): Y1 = A Y2 = C erstes ODER-Glied mit vier Eingängen (G2): Y1 = A Y2 = B Y3 = C Y4 = D zweites ODER-Glied mit vier Eingängen (G4): Y1 = A Y2 = B Y3 = C Y4 = D erstes ODER-Glied mit zwei Eingängen (G5) ; Y1 = G1 Y2 = zweites ODER-Glied mit zwei Eingängen (G6): Y1 " G3 Y2 " UND-Glied (G7): Y1 - G2 Y2 = G4 Multiplexer (H): AO = D Al =A Sl = C S2 = B die drei weiteren D-Flip-Flops (FF2): Y1 = G5 (FF3): Y1 = G6 (FF4): Y1 = M Ausgangssignal Z Z = G7, wobei G1, G2, G2, G3, G4, G4, G5, G6, G7, M die Ausgangssignale bzw. die invertierten Ausgangssi gnale der entsprechenden Glieder bzw. des Multiplexers und wobei XI, Y2, Y3, Y4, AO, Al, S1, S2 die Eingangssi gnale dieser logischen Verknüpfungsglieder bzw. die Da teneingangssignale bzw. die Setzeingänge des Multiplexers (M) sind. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich net, dass eine Fangschaltung vorgesehen ist, mittels der ein Überschreiten der laufenden digitalen Summe über den vorgebbaren Wert speicherbar ist, indem das Ausgangssi gnal (Z) des Auf-/Abwärtszählers auf den Eingang eines weiteren D-Flip-Flops (FF5) gpfihrt ist und wobei dessen Ausgangssignal (Q5 (t))uber ein weiteres UND-Glied (G8), dessen zweiter Eingang von einem das Fangen erlaubenden oder alschaltenden Signal (1) angesteuert ist, eben faith auf seinen Eingang angefuhrt ist.

Inventors: ANNECKE, KARL-HEINZ, DR., BREDEMEIER-KLONKI, VOLKER, STALLANN, JUERGEN, Stallann, Jürgen
Applicants: ANT NACHRICHTENTECHNIK GMBH
Application year: 1985
Main classification: H03M5
IPC codes: H04L25, G11B20, H03M5