DYNAMIC MEMORY ELEMENT AND ITS USE IN A MASTER SLAVE FLIPFLOP AND IN PROGRAMMABLE SEQUENTIAL CIRCUITS

Abstract: The invention relates to a dynamic memory element intended for very high-speed sequential logic circuits. The element consists of a single field-effect transistor (1), normally blocked, having two Schottky grids, and whose source (10) is earthed. The first grid (12), adjacent to the source (10), is the input for the memory element. The second grid (13), adjacent to the drain (11), is connected to a clock signal (H). The drain (11), which constitutes the output, is connected to a capacitive load (C). This transistor is fed by the clock signals (H) which charge the drain through the Schottky diode of the second grid (13). The input signal (at 12) is inverted in the output (11) when the clock signal is a logic 1, and stored when the clock signal is a logic 0. The combination of dynamic elements makes it possible to construct shift registers, frequency dividers and programmable sequential circuits. <IMAGE>

Description: ELEMENT DE MEMOIRE DYNAMIQUE, BASCULE MAîTRE-ESCLAVE ET CIRCUITS SEQUENTIELS PROGRAMMABLES UTILISANT CET ELEMENT DE MEMOIRE DYNAMIQUE La présente invention concerne un élément de mémoire dyna mique, constitué par un transistor à effet de champ muni de deux grilles, dont l'une sert à l'alimentation du transistor, dont le drain est isolé et dont la source est à la masse. Le transistor de l'élément de mémoire selon l'invention est du type normalement bloqué, connu sous l'appellation anglaise "normally-off", et à tension de seuil positive. L'invention concerne également les circuits qui mettent en oeuvre cet élément mémoire, notamment une bascule maitre esclave dynamique et des diviseurs, à rang fixe ou programmable. Bien que l'invention soit surtout orientée vers les transistors rapides, réalisés en matériaux du groupe III-V, tels que GaAs ou d'autres composés ternaires ou quaternaires plus complexes, elle s'applique également aux transistors à effet de champ en silicium. L'élément de mémoire selon l'invention est constitué par un unique transistor à effet de champ bigrille. La source de ce transistor est montée à la masse, et le drain, qui constitue la sortie du point mémoire, est isolé, c'est-à-dire qu'en pratique il est relié à une charge capacitive telle que la grille d'un autre transistor. La première grille, celle qui se trouve sur la pastille du transistor à proximité de la source, constitue l'entrée du point mémoire. La seconde grille, celle qui se trouve à proximité du drain, est reliée à une horloge dont les signaux, des 0 et des 1 logiques, constituent en outre ltalimentation du transistor. Les grilles sont des grilles Schottky qui présentent donc un effet de diode dans un sens et un effet de fuite de courant. Etant donné que ce transistor n'est pas alimenté, comme cela est classique, par son drain, mais qu'il l'est par sa seconde grille, des séquences appropriées de signaux logiques sur les deux grilles permettent de charger le transistor puis de stocker la charge,puisque le drain est isolé, et enfin de restituer cette charge sous forme d'une impulsion dans un circuit extérieur. Ce transistor à drain isolé constitue donc un point mémoire. De façon plus précise, l'invention consiste en un élément de mémoire dynamique caractérisé en ce qu'il est constitué par un transistor à effet de champ de type normalement bloqué (tension de seuil positive), dont: - la source est reliée à la masse, - le drain, isolé, constitue la sortie du point mémoire relié à une charge capacitive C, - la première grille de type Schottky et voisine de la source du transistor constitue l'entrée de ltélément de mémoire, ou entrée d'écriture, - la deuxième grille, de type Schottky et voisine du drain du transistor, est reliée à une horloge, dont le signal logique, O ou 1, commande le fonctionnement du transistor et simultanément sert d'alimentation à cet élément de mémoire. L'invention sera mieux comprise par la description suivante du point mémoire, qui est à la base des exemples d'application cités, s'appuyant sur les figures jointes en annexes et qui représentent - figure I : schéma du point mémoire dynamique selon l'invention, - figure 2: schéma d'une bascule maitre-esclave dynamique selon l'invention, - figure 3 : schéma symbolique de la bascule précédente, - figure 4: schéma symbolique d'un diviseur par 2, selon l'invention, - figure 5: schéma symbolique d'un diviseur programmable selon l'invention. Dans les circuits logiques séquentiels, les informations, des û et des 1 logiques, circulent de proche en proche sans jamais s'arrêter. Pour ce type de circuits, il n'est pas nécessaire d'utiliser des bascules statiquement stables, qui sont à la fois peu rapides, encombrantes du point de vue de l'intégration et qui consomment beaucoup. Les bascules dynamiques ont l'avantage autre beaucoup plus rapides, plus simples à réaliser et de faible consommation. Elles sont mieux adaptées aux circuits ultra-rapides à très haute intégration. La figure 1 représente le schéma du point mémoire dynamique selon l'invention: ce point mémoire est constitué par un unique transistor qui se comporte en bascule dynamique. C'est un transistor à effet de champ 1, muni de deux grilles Schottky. Sa source 10 est reliée à la masse du circuit. Son drain 11, qui constitue la sortie de la bascule, est relié à une charge d'impédance élevée, symbolisée par une capacité C. Cette capacité C peut être par exemple la capacité présentée par la grille d'un autre transistor à effet de champ commandé par la sortie de la bascule. Sa première grille 12, celle qui est voisine de la source 10 sur la pastille du transistor, constitue l'entrée de l'information dans ta bascule. Sa seconde grille 13, voisine du drain Il, est reliée à un signal d'horloge H, fourni par une horloge extérieure à la bascule. Il faut remarquer que ce transistor n'est pas alimenté par une source de tension ou de courant qui serait, comme cela est le cas le plus fréquent, connectée au drain 11. C'est le signal d'horloge H qui sert d'alimentation au transistor, et tout le fonctionnement de la bascule est basé sur la bonne isolation du drain 11. Les séquences de fonctionnement de la bascule sont données par le tableau de séquence: EMI4.1 <tb> <SEP> le <SEP> grille <SEP> 2e <SEP> grille <SEP> drain <tb> Séquence <SEP> 12 <SEP> 13 <SEP> 11 <tb> <SEP> entrée <SEP> horloge <SEP> sortie <tb> <SEP> 1 <SEP> 1 <SEP> 0 <tb> <SEP> 1 <SEP> 1 <SEP> 0 <tb> <SEP> 2 <SEP> 1 <SEP> 0 <SEP> 0 <tb> <SEP> 3 <SEP> 0 <SEP> 0 <SEP> 0 <tb> <SEP> 4 <SEP> o <SEP> 1 <SEP> 1 <SEP> <tb> <SEP> 3 <SEP> <SEP> 0 <SEP> 0 <SEP> <SEP> 1 <SEP> <tb> <SEP> 6 <SEP> 1 <SEP> 0 <SEP> <SEP> 1 <SEP> <tb> qui se lit de la façon suivante: Séquence 1 : les deux grilles sont sous tension, le transistor est passant, la sortie Il mise à la masse commute au niveau 0. Séquence 2: la première grille 12 est sous tension mais la deuxième grille 13 est bloquante, parce que le signal d'horloge H est au niveau bas, donc le transistor est bloquant. Le transistor reste dans l'état précédent parce qu'il est isolé de la masse. Séquence 3: les deux grilles sont maintenant bloquantes, le transistor est bloquant et reste toujours dans l'état précédent, c'est àdire à l'état O. Séquence 4 : le transistor est bloqué par sa première grille 12, mais alimenté par l'horloge H à travers la deuxième grille 13: le drain 11 est entrainé au niveau 1 par le signal d'horloge, parce que la métallisation Schottky de la grille 13 constituant une diode dans le sens grilledrain fait passer le courant nécessaire pour la charge de C. Séquence 5: les deux grilles sont bloquantes, le transistor est bloquant mais, puisque le drain est isolé, il reste chargé, dans l'état précédent. Une décharge très lente s'opère cependant, par les courants de fuite dans les différentes jonctions du transistor, mais, aux vitesses de fonctionnement de la bascule, cette décharge n'a pas à être prise en compte. Séquence 6: l'horloge H est toujours à l'état bas, donc la deuxième grille 13 bloque le transistor. Une nouvelle information, un 1 logique, arrivelogique,arrive logique, arrivelogique,arrive sur la première grille 12, mais comme le transistor est bloqué, il reste chargé dans l'état précédent. Une décharge lente s'opère encore, mais sans influence sur le fonctionnement de cette mémoire dynamique. A la séquence suivante, le transistor revient dans l'état de la première séquence. L'effet de mémoire de cette bascule repose sur le bon isolement du drain, avec charge à travers la diode Schottky de la deuxième grille 13, lorsque le transistor est bloqué par la première grille 12, et décharge à travers la source, dans la seule séquence où le transistor est passant. Pour cette raison, la bascule selon l'invention requiert un transistor à tension de seuil positive, pour assurer un blocage efficace. Les circuits dont la description suit constituent des exemples d'application de la bascule ou point mémoire de l'invention. La figure 2 est un premier cas d'application, qui est une bascule maitre-esclave dynamique. La bascule maitre est composée de deux transistors bigrilles 2 et 3, montés en parallèle: les deux sources 20 des deux transistors sont reliées à la masse, et les deux drains 21, réunis, constituent la sortie de cette bascule maitre. La première grille 22 du transistor 2 constitue l'entrée de la bascule, et la deuxième grille 23 de ce meme transistor est reliée à une horloge qui lui fournit un signal H1. La première grille 24 du transistor 3 constitue l'entrée de remise à 1 ou à O (SET-RESET) et la deuxième grille 25 de ce même transistor correspond au mode d'écriture, qui sera explicité ultérieurement. Bien entendu, les fonctions des deux transistors 2 et 3 sont interchangeables. La bascule esclave est constituée d'un unique transistor bigrille 4, et dont la source 26 est reliée à la masse, le drain 27 forme la sortie de la bascule maitre-esclave, la première grille 28 reçoit les signaux issus de la sortie 21 de la bascule maitre 2+3, et la deuxième grille 29 est reliée à une horloge qui lui fournit un signal H2, toujours en opposition de phase par rapport au signal H1. Pour l'ensemble des trois transistors 2, 3 et 4, on a gardé la même convention que pour la figure 1 : la première grille (22, 24, 28) est celle qui est voisine de la source, la deuxième grille (23, 25, 29) est celle qui est voisine du drain, pour un transistor considéré. Chacun des trois transistors 2, 3 et 4 de cette bascule maitreesclave est conforme au transistor formant une bascule dynamique selon l'invention et décrit en figure 1. Les signaux d'horloge H1 et H2, en opposition de phase, qui commandent la bascule maitre-esclave, sont générés, par trois inverseurs à couplage direct de type DCFL, ou 'Direct Coupled FET Logic". Ces inverseurs sont les plus simples à réaliser, donc les plus aptes à l'intégration à grande échelle: chacun comporte un transistor à effet de champ dont la source est reliée à la masse et dont le drain est alimenté à partir d'une tension VDD à travers une résistance de charge. La grille constitue l'entrée de l'inverseur, dont le drain est la sortie. Ce type d'inverseur se réalise avec des transistors normalement bloqués, ou normally-off, c'est-à-dire le même genre de transistors que ceux utilisés dans l'invention, ce qui favorise l'intégration. Les trois inverseurs li, 12 et 13 sont montés en série/parallèle, c'est-à-dire que les deux premiers li et 12 sont attaqués en parallèle par un même signal d'horloge-mère Hg. La sortie de l'inverseur prélevée entre le drain et la charge d'alimentation, constitue le signal d'horloge H1 qui commande le transistor 2 de la bascule maitre. Les deux derniers inverseurs 12 et I3, sont montés en série: la sortie de l'inverseur 12 attaque l'inverseur I3, dont la sortie constitue le signal d'horloge H2 qui commande le transistor 4 de la bascule esclave. Les deux signaux d'horloge H1 et H2 sont toujours en opposition de phase. En effet, si Ho est à l'état bas, O logique, la sortie de li est à l'état haut : H1 = 1 logique, mais la sortie de 12, monté en parallèle, est aussi à l'état haut, donc l'entrée de I3 à l'état haut, et la sortie de 13 à l'état bas: H2 = O logique. Par ailleurs, afin de rendre le retard de H2 sur H1 le plus faible possible, l'inverseur 12 a une taille au moins deux fois plus grande que celle des inverseurs et I3, ce qui diminue le temps de basculement. En ce qui concerne la transistor 3 de la bascule maitre, l'entrée sur la première grille 24 sert pour les opérations entrées parallèles (en 22 et 24) - sorties séries (en 21) en fonction du mode d'écriture imposé par la deuxième grille 25. Dans un premier exemple d'utilisation de cette bascule maitreesclave, l'entrée du mode d'écriture 25 est mise à 0. La bascule maitre est dans ce cas indépendante de l'entrée 24, et l'ensemble maitre-esclave fonctionne en registre à décalage, selon le tableau de séquences suivant: Séquence I I Entrée Horloge H1 Sortie 21 Horloge H2 Sortie 22 23 entrée 28 28 27 1 I 1 1 0 0 X 2 1 0 0 1 1 3 0 0 0 1 1 4 0 1 1 0 I 5 O 0 1 1 0 6 1 0 1 1 O 7 ! 1 1 0 0 O Le signe X en première séquence signifie que la sortie 27 de la bascule maitre-esclave conserve son état antérieur, qui était soit 1 soit 0. La séquence 7 ramène à la séquence 1, à l'état de la sortie 27 près, qui était indéterminé. Le fonctionnement de ce registre à décalage se comprend aisément si on décompose ce tableau de séquences en deux. Un premier tableau de séquences regroupent les colonnes 22, 23 et 21, et correspond au tableau de séquences qui a été exposé à l'ocassion de la bascule dynamique de la figure 1: c'est le tableau de séquences du transistor 2 considéré isolément. Un second tableau de séquences regroupe les colonnes 28, 29 et 27, la colonne d'entrée 28 étant la même que la colonne de sortie 21: c'est le tableau de séquences du transistor 4 considéré isolément. Ces deux tableaux de séquences sont liés par une condition: l'état de l'horloge H2 est toujours en opposition de phase avec l'état de l'horloge H1. Les opérations, au cours de chaque séquence, sont - séquence I : inscriptioh d'un niveau I au maitre, - séquence 2: verrouillage et transfert du 1 à l'esclave, - séquence 3 : verrouillage et changement à O au maitre, - séquence 4 : inscription d'un niveau 0 au maitre, - séquence 5 : verrouillage et transfert du O à l'esclave, - séquence 6 : verrrouilage et changement à 1 au maitre, - séquence 7 : retour à la séquence 1. Dans ce premier exemple d'application, seul le transistor 2 de la bascule maitre est utilisé: l'entrée 22 sur la première grille sert au fonctionnement entrées séries -sorties séries. Dans le cas du fonctionnement entrées parallèles - sorties séries, les entrées en parallèle se font sur les premières grilles 22 et 24 des deux transistors 2 et 3 de la bascule maitre, et l'horloge Ho est bloquée sur un niveau haut 1 logique. En reliant l'entrée de mode d'écriture 25 à un niveau 1 logique, la bascule peut inscrire les valeurs entrées sur la première grille 24 du transistors 3. Pour simplifier les figures des autres exemples d'application, ou conviendra d'adopter pour la bascule maitre-esclave et ses horloges de la figure 2 la représentation symbolique de la figure 3, dans laquelle: Hg est l'entrée du signal d'horloge-mère, - E est la première entrée 22 de la bascule maitre, - W est l'entrée 25 de sélection de mode d'écriture, - D est la deuxième entrée 24 de la bascule maitre, - M est la sortie intermédiaire 21-28 ou sortie de la bascule mai tre, - O est la sortie 27, ou sortie de la bascule esclave. Chaque entrée en E ressort en O avec un décalage d'une période T de l'horloge Ho parce que H1 et H2 sont déphasés. L'état de la sortie O reste indépendant de l'état de entrée E tant que l'horloge n'avance pas. L'une des applications les plus courantes des registres à décalage sont les diviseurs de fréquence, dont deux exemples seront maintenant décrits. La figure 4 représente un diviseur de fréquence par 2, utilisant le registre à décalage de l'invention, symbolisé en figure 3. Ce diviseur de fréquence par 2 comporte un registre a décalage selon l'invention, dont la sortie O (drain 27 de la bascute esclave 4) est rebouclée sur l'entrée E (première grille 22 de la bascule maitre 2) par l'intermédiaire d'un inverseur 11. Pour rester compatible avec la technologie utilisée pour le registre à décalage, l'inverseur 11 est de type à couplage direct DCFL. Le signal de sortie S est prélevé sur la sortie intermédiaire M (21+28) au moyen d'un deuxième inverseur 12, également de type DCFL, qui sert de tampon ou buffer. Prélever le signal de sortie sur la sortie inter- médiaire M permet d'équilibrer les temps de commutation: en effet, les temps de basculement tphl et tpih des bascules maires et esclaves sont proportionnels aux capacités mises en jeu, donc au nombre de grilles de transistors. Dans ce diviseur de fréquence, t'entrée de sélection de mode d'écriture W est mise au niveau 0, le diviseur est indépendant de l'entrée D: te transistor 3 de la bascule maitre n'intervient pas. Ce diviseur par 2 fonctionne de la façon suivant: la sortie O (27) recopie le niveau, non inversé, de l'entrée E (22) chaque fois que le signal d'horloge Ho est au niveau haut: H0=l, c'est-à-dire H1=O avec un décalage d'un pas d'horloge H1 Pendant ce temps, l'entrée E (22) du diviseur change de valeur, par l'intermédiaire de l'inverseur I1 qui prélève le signal de sortie sur 0, l'inverse et le renvoie sur l'entrée E (22). Par ailleurs, chaque fois que Ho=1, c'est-à-dire que H1 =0, le signal sur la sortie intermédiaire M (21-28) est inversé par rapport au signal sur la sortie 0 (27). Donc, après lsinverseur 12, le signal sur la sortie S de l'inverseur 12 a la même valeur que le signal sur la sortie O du registre à décalage. I1 y a donc permutation: lorsque la sortie change d'état, l'entrée prend sa valeur inversée, ce qui donne les séquences cidessous, chaque pas étant égal à une période d'horloge Ho: EMI10.1 <tb> Pas <SEP> | <SEP> E <SEP> O <tb> <SEP> 1 <SEP> r <SEP> 0 <tb> <SEP> 2 <tb> <SEP> 3 <SEP> 1 <SEP> s < t <SEP> O <SEP> ...etc <tb> La fréquence de changement d'état du diviseur, sur la sortie O (27) ou, ce qui reveint au même, sur la sortie S, est égale à 2 pas d'horloge, c'est donc un diviseur par 2. Dans ce diviseur de fréquence, le transfert par demi-période d'horloge Ho est celui d'une porte à un étage pour la bascule maitre, qui ne comporte que le transistor 2, et celui d'une porte à deux étages pour la bascule esclave, parce qu'elle comporte l'inverseur Pour cette raison, la sortie du diviseur est prélevée sur la sortie intermédiaire M (21-28) de la bascule maitre afin d'équilibrer les temps. La fréquence maximale de ce diviseur de fréquence est approximativement: EMI10.2 t étant le temps de commutation d'un inverseur DCFL avec une o sortance de 1. Avec les transistors de technologies TEGFET, on peut obtenir Tu=15 psec par inverseur et donc réaliser un diviseur de fréquence fonctionnant jusqu'à 15 GHz. Le diviseur par 2 qui vient d'être décrit n'utilise pas le transistor 3 de la bascule maitre : l'entrée D (24) n'intervient pas, et l'entrée W (25) est maintenue à la masse, au 0 logique. En utilisant les entrées W et D, on peut réaliser des diviseurs de fréquence ou des générateurs d'impulsions programmables. La figure 5 donne le schéma, sous forme symbolique, d'un circuit programmable. Cclui-ci comporte 4 bascules maitre-esclave, selon le symbole de la figure 3, mais le nombre de bascules associées n'est nullement limitatif de l'invention, et pourrait être différent sans sortir du domaine de l'invention. Pour ce type de circuit programmable, il n'est pas nécessaire de faire ressortir la sortie intermédiaire M (21+28) pour chaque bascule maitrewsclavc. Le circuit programmable comporte 4 bascules maitre-escalve B1, B2, B3, B4 montées en série: la sortie n 1 de l'une attaque l'entrée En de la suivante. Les entrées d'horloge Ho sont toutes pilotées par un signal générateur d'horloge To,Tos To,Tos à travers une porte ET-NON N qui inhibe le signal To lorsque l'on écrit avec le signal de sélection d'écriture WO. Celui-ci est adressé, respectivement, aux quatre entrées W1 à W4 à travers quatre inverseurs 11 à I4, pour chaque bascule. La sortie 04 de la dernière bascule B4 est rebouclée sur l'entrée E1 de la première bascules B1. Les entrées D1 à D4 peuvent inscrire des valeurs logiques O ou I dans les bascules B1 à B4 lorsque WOW0 WOW0 est au niveau bas 0 logique. Lorsque WOW0 WOW0 est au niveau haut 1 logique, W1 à W4 sont au niveau bas O logique, les transistors 3 de chaque bascule sont bloqués, donc les entrées D1 à D4 (première grille de chaque transistor 3) sont isolées, et les signaux d'horloge sont transmis aux bascules par To à travers la porte N ET-NON. Le signal de sortie S du circuit programmable est prélevé sur un inverseur 15 monté en sortie de la dernière bascule. Le fonctionnement de ce circuit programmable applique la règle de permutation pas à pas, et le résultat dépcnd du programme choisi. En voici quelques exemples: Programme 1 EMI12.1 <tb> <SEP> Pas <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> <SEP> O, <SEP> <SEP> 03 <SEP> <SEP> 04 <SEP> <SEP> S <tb> WO=O <SEP> <SEP> 1 <SEP> O <SEP> 0 <SEP> 0 <SEP> 0 <SEP> <SEP> I <SEP> <tb> W=1 <SEP> <SEP> 2 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> O <SEP> 1 <tb> <SEP> o <tb> Durant le premier pas d'horloge, WO=O, donc Wn=l on peut inscrire le programme de la première ligne par les entrées D1 à D4 de façon à avoir, dans ce cas, toutes les sorties Oî 1 Oî 1 à 04 au niveau bas O logique. Au cours du second pas d'horloge, Wo=l, Wn=O, toutes les entrées D sont inhibées: ce programme correspond à une remise à 1. Programme 2 Comme précédemment, le programme est imposé au cours du premier pas, lorsque WO=O EMI12.2 <tb> <SEP> S <tb> <SEP> Pas <SEP> | <SEP> O, <SEP> 02 <SEP> 03 <SEP> 0 <SEP> S <SEP> ¯¯¯¯¯¯¯ <tb> <SEP> I <SEP> L <SEP> 3 <tb> W0=O <SEP> 1 <SEP> , <SEP> 1s <SEP> - <SEP> O <SEP> I <tb> Wo=l <SEP> 2 <SEP> 1 <SEP> \ < <SEP> rl <SEP> O <tb> W <SEP> =1 <SEP> 3 <SEP> I##O###l <SEP> ¯0 <SEP> O <tb> <SEP> o <SEP> àI <tb> Wo=l <SEP> 4 <SEP> I <SEP> * <SEP> O <SEP> > 1 <SEP> O <tb> <SEP> w <SEP> 1 <SEP> 1 <SEP> O <SEP> 1 <tb> Les flèches mettent en évidence la permutation, à chaque pas. Le cinquième pas est identique au premier pas, et ramène au programme initial. Ce programme transforme le circuit programmable en générateur d'impulsions de niveau haut, dont la période est égale à 4 pas d'horloge. Programme 3 EMI13.1 <tb> <SEP> Pas <SEP> i <SEP> 101 <SEP> 101 <SEP> 2 <SEP> ¯0, <SEP> ¯0, <SEP> O4 <SEP> S <tb> W <SEP> =OWo=O <SEP> W <SEP> =OWo=O <SEP> Il <SEP> O1 <SEP> O1 <tb> <SEP> O <SEP> O <SEP> i <tb> W=1 <SEP> 2 <SEP> 1O <SEP> 1O <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <tb> <SEP> o <tb> Wo=1W <SEP> =1 <SEP> Wo=1W <SEP> =1 <SEP> <SEP> 3 <SEP> O <SEP> O <SEP> I <SEP> O <SEP> I <SEP> ! <SEP> o <SEP> O <SEP> 1 <SEP> 0 <SEP> <SEP> O <SEP> O <SEP> I <SEP> O <SEP> I <SEP> ! <SEP> o <SEP> O <SEP> 1 <SEP> 0 <SEP> <tb> <SEP> o <tb> W <SEP> =1 <SEP> 4 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <tb> <SEP> o <tb> <SEP> 5 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <tb> Ce programme est l'inverse du précédent. Le circuit programmable est un générateur d'impulsions de niveau bas, de période égale à 4 pas d'horloge. Programme 4 Pas ' ' 0i 2 3 O, S 3 3 W=OW =O W=OW =O 1 1 1 0 0 I o W =1 2 0 1 1 0 I W =1 3 0 0 1 1 0 o W =1 4 1 0 0 I 0 o 5 1 1 0 O i Comme dans les précédents programmes, le cinquième pas ramène au programme initial. Le circuit programmable est un diviseur de fréquence par 4, qui donne des signaux en créneaux de durée 2 pas d'horloge. Programme 5 EMI14.1 <tb> <SEP> Pas <SEP> O# <SEP> 2 <SEP> 3 <SEP> 0, <SEP> 0, <SEP> 04 <SEP> S <tb> 1 <SEP> <SEP> 1 <SEP> <SEP> j <SEP> <SEP> 0 <SEP> 1 <SEP> <SEP> 0 <SEP> 1 <SEP> <tb> W=1 <SEP> <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> <SEP> 0 <tb> <SEP> o <SEP> j-- <SEP> j-- <SEP> ¯¯¯-¯¯¯¯¯ <SEP> ¯¯¯-¯¯¯¯¯ <tb> <SEP> 3 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> <SEP> I <SEP> <tb> Ce programme ne dure que 2 pas: le circuit programmable est un diviseur de fréquence par 2. D'autres programmes peuvent être écrits: pour un circuit programmable associant 4 bascules B, le nombre de programmes possibles est égal à 16, mais tous ne donnent pas une fonction intéressante par son utilisation. Ces exemples illustrent l'intérêt des bascules dynamiques en circuits logiques séquentiels. Selon le mode d'écriture choisi, on peut par exemple inscrire les données en parallèle dans une draine de registres à décalage, et les stocker en les faisant circuler, ce qui constitue une mémoire circulante, ou une ligne à retard. L'un des avantages de ces bascules est de fonctionner en synchrone, c'est-à-dirc avec les mêmes signaux d'horloges, ce qui assure une performance maximale en stabilité et en rapidité. Un autre avantage réside dans la simplicité du point mémoire qui n'est rien de plus qu'un unique transistor à effet de champ bigrille, normalement bloqué, ainsi qu'con la simplicité des circuits qui lui sont associés, inverseurs DCFL à un seul transistor normalement bloqué. Enfin, l'utilisation de transistors de type TEGFET, réalisés en matériaux du groupe III-V tels que GaAs et AlGaAs, permet de fabriquer des circuits extrêmements rapides, dont des diviseurs de fréquence, en circuits intégrés, fonctionnant jusque 15 GHz.

Claims: REVENDICATIONS 1. Elément de mémoire dynamique caractérisé en ce qu'il est constitué par un transistor à effet de champ (l)de type normalement bloqué (tension de seuil positive), dont - la source (10) est reliée à la masse, - le drain (11), isolé, constitue la sortie du point mémoire relié à une charge capacitive C, - la première grille (1 2), de type Schottky et voisine de la source (10) du transistor (I), constitue l'entrée de l'élément de mémoire, ou entrée d'écriture, - la deuxième grille (13), de type Schottky et voisine du drain (11) du transistor (1), est reliée à une horloge (H), dont le signal logique, O ou 1, commande le fonctionnement du transistor (1) et simultanément sert d'alimentation à cet élément de mémoire. 2. Element de mémoire dynamique selon la revendication 1, caractérisé en ce qu'il fonctionne en bascule dynamique, dont le signal d'entrée (12) est inversé sur la sortie (11) lorsque le signal d'horloge (H=13) est un 1 logique, et mis en mémoire lorsque le signal d'horloge est un O logique. 3. Bascule maitre-esclave basée sur l'élément de mémoire dynamique selon la revendication 1, caractérisée en ce qu'elle comporte: - une bascule maitre formée par au moins un premier transistor à effet de champ (2) dans lequel la source (20) est à la masse, le drain (21) constitue la sortie, la première grille (22) voisine de la source (20) constitue l'entrée d'écriture et la deuxième grille (23), voisine du drain (21) est reliée à une horloge (H1), - une bascule esclave formée par un transistor à effet de champ (4) dans lequel la source (26) est à la masse, le drain (27) constitue la sortie de la bascule maitre-esclave, la première grille (28), voisine de la source (26) est reliée à la sortie (21) de la bascule maitre, et la deuxième grille (29), voisine du drain (27) est reliée à une horloge (H2), - les signaux logiques 0 et 1 des horloges H1 et H2 étant de plus en opposition de phase. 4. Bascule maitre-esclave selon la revendication 3, caractérisée en ce que, pour le fonctionnement en entrées parallèles/sorties séries, elle comporte en outre, monté en parallèle avec le premier transistor (2), dans la bascule maitre, un second transistor à effet de champ (3) dont la première grille (24), voisine de la source (20), constitue une seconde entrée d'écriture et dont la deuxième grille (25), voisine du drain (21) constitue l'entrée de sélection du mode d'écriture (entrées parallèles ou entrées séries). 5. Diviseur de fréquence par 2, basé sur la bascule maitreesclave selon la revendication 3, caractérisé en ce qu'il comporte une boucle de réaction, incluant un inverseur (I1), entre la sortie (27) et l'entrée d'écriture (22) de la bascule maitre-esclave, et en ce que le signal de sortie (S) est prélevé après un inverseur (I2) connecté sur la sortie (21) de la bascule maitre. 6. Circuit séquentiel programmable, basé sur la bascule maitre-esclave selon la revendication 3, caractérisé en ce qu'il comporte une pluralité de bascules maitre-esclave montées en série, pour lesquelles: - la sortie ( 1) d'une bascule (B1) est reliée à l'entrée (E2) de la bascule suivante (B2), la sortie (04) de la dernière bascule (B4) étant bouclée avec l'entrée (E1) de la première bascule (B1), - les entrées d'horloge (Ho) de chaque bascule sont en phase et pilotées par une horloge-mère (tu) - les entrées de sélection de mode d'écriture (W) sont comman dées, à travers un inverseur (I) par un signal (WO) de sélection d'écriture, - une porte ET-NON, dont une entrée est reliée à l'horloge mère (To) et dont l'autre entrée est reliée au signal de sélection d'écriture (WO) inhibe l'horloge mère (T(T0) (T(T0) pendant l'écriture, - les entrées d'écriture (D) des seconds transistors de chaque bascule maitre servent à inscrire le programme de ce circuit séquentiel programmable, dont la sortie (S) est prélevée après un inverseur (I5) relié à la sortie (04) de la dernière bascule (B4). 7. Circuit séquentiel programmable selon la revendication 6, caractérisé en ce que, selon le programme, il constitue un circuit diviseur de fréquence programmable ou un circuit générateur de signaux programmable.

Inventors: PHAM, NGU TUNG
Applicants: THOMSON-CSF
Application year: 1985
Main classification: G11C11
IPC codes: G11C11, H03K3