ARRANGEMENT FOR CODING A DIGITAL SIGNAL

Abstract: 1. Circuit arrangement for the coding of a digital input signal, the five-bit code words of which - being coded according to a first binary code - are translated into six-bit code words according to a second binary code with a positive and a negative mode, wherein the mode for the next five-bit code word to be coded (next mode, FM) of the input signal is determined in a mode selection computer (MR) during the evaluation (C) of the current five-bit code word, to be coded according to the import of the instantaneously present mode, of the input signal and wherein the translation takes place according to the following table : five-bit six-bit mode+ next mode mode- next mode 0 00000 50 110010 + 50 110010 - 1 00001 51 110011 - 33 100001 + 2 00010 54 110110 - 34 100010 + 3 00011 35 100011 + 35 100011 - 4 00100 53 110101 - 36 100100 + 5 00101 37 100101 + 37 100101 - 6 00110 38 100110 + 38 100110 - 7 00111 39 100111 - 7 000111 - 8 01000 43 101011 - 40 101000 + 9 01001 41 101001 + 41 101001 - 10 01010 42 101010 + 42 101010 - 11 01011 11 001011 + 11 001011 - 12 01100 44 101100 + 44 101100 - 13 01101 45 101101 - 5 000101 + 14 01110 46 101110 - 6 000110 + 15 01111 14 001110 + 14 001110 - 16 10000 49 110001 + 49 110001 - 17 10001 57 111001 - 17 010001 + 18 10010 58 111010 - 18 010010 + 19 10011 19 010011 + 19 010011 - 20 10100 52 110100 + 52 110100 - 21 10101 21 010101 + 21 010101 - 22 10110 22 010110 + 22 010110 - 23 10111 23 010111 - 20 010100 + 24 11000 56 111000 + 24 011000 + 25 11001 25 011001 + 25 011001 - 26 11010 26 011010 + 26 011010 - 27 11011 27 011011 - 10 001010 + 28 11100 28 011100 + 28 011100 - 29 11101 29 011101 - 9 001001 + 30 11110 30 011110 - 12 001100 + 31 11111 13 001101 + 13 001101 - ABCDE ABCDEF ABCDEF wherein the last four bit places (B, C, D, E) of the five-bit code word are examined in the mode selection computer (MR) for the determination of the next mode (FM), wherein the next mode is produced through inversion of the instantaneous mode in the case of an odd number of binary ones in these bit places and the instantaneous mode is retained as next mode (FM) for the code words 11 and 20, for the code word 7 with the instantaneous negative mode and for the code word 24 with the instantaneous positive mode in the case of an even number of binary ones in these bit places (B, C, D, E), wherein the mode selection computer (MR) is characterized thereby, that an exclusive OR-member (EXOR 1) is provided, the four inputs of which are acted on by the last four bits (B, C, D, E) of the five-bit code word and the output of which is conducted to the one input of an AND-member (UND), that a second exclusive OR-member (EXOR 2) is provided, the one input of which is connected with the output of the AND-member and the other input of which is acted on by the instantaneous mode and assumes one of both the binary signals "0" or "1" according to positive or negative instantaneous mode, that a decoding circuit (Dec) is provided, the inputs of which are acted on by the bits (A, B, C, D, E) of the five-bit code word and by the instantaneous mode and the output (Y) of which produces a binary zero for the code words 11 and 20, for the code word 7 with the instantaneous negative mode and for the code word 24 with the instantaneous positive mode and is connected with the other input of the AND-member, and that the binary signal of the next mode (FM) is derivable at the output of the second exclusive OR-member (EXOR 2).

Description: Verfahren und Schaltungsanordnung zum Codieren eines diitalen Eingangss-g¯Les Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Codieren eines digitalen Eingangssignales gemäss Oberbegriff des Patentanspruchs 1. Solche Verfahren sind bekannt, beispielsweise durch die europäische Patentanmeldung EP 64 097, welche die Umsetzung von binären Signalen für Lichtwellenleitübertragungssysteme beschreibt, wobei digitale Eingangssignale aus einem ersten Binärcode mit 32 unterschiedlichen Codeworten mit jeweils fünf Binärziffern entsprechend 32 möglichen Amplitudenwerten in Ausgangssignale umgesetzt werden, welche in einem zweiten Binärcode mit Codeworten aus sechs Binärziffern mit einem positiven und einem negativen Mode, wobei sich der Mode entsprechend der laufenden digitalen Summe am Ende des vorhergehenden Codewortes mit sechs Binärziffern ergibt, auftreten. Eine solche Vorgehensweise ist in Figur 1 dargestellt. Das eingehende fünf-Bit-codierte Signal 5B wird nach Zwischenspeicherung in einem ersten Zwischenspeicher B1 mittels eines Codierers C in sechs-Bit-codierte Wörter 6B umgesetzt. Aus letzteren leitet sich der Modeauswahlrechner MR den Modus für das folgende Codewort her, welcher in einem zweiten Zwischenspeicher B2 zwischengespeichert und dem Codierer C zugeführt wird. Nachteilig ist hierbei die dynamische Eigenschaft, welche für höhere Datenübertragungsraten als beispielsweise 500 Mbit/s nicht mehr ausreichend ist. Die schlechte dynamische Eigenschaft wird dadurch hervorgerufen, dass beim Signallaufweg ein kritischer Pfad auftritt, bei dem die für die dynamische Eigenschaft verantwortlichen Laufzeiten r 1 und t2 im Codierer C bzw. im Modeauswahlrechner ME summarisch auftreten. Der vorliegenden Erfindung lag deshalb die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zur Durchführung desselben anzugeben, bei denen eine wesentliche Verbesserung der dynamischen Eigenschaften erreicht wird. Dabei soll der zusätzliche Aufwand nur geringfügig sein. Die Lösung erfolgt mit den gekennzeichneten Merkmalen des Patentanspruchs 1 bzw. des Patentanspruchs 3. Optimale Ausgestaltungen der Erfindung ergeben sich durch die Unteransprüche. Der Vorteil des vorliegenden Verfahrens und der Schaltungsanordnung zur Durchführung desselben ist darin zu sehen, dass durch Parallelisierung zeitkritischer Pfade die wirksame Gesamtlaufzeit reduziert werden kann. Wenn man davon ausgeht, dass die Laufzeiten für Codierer und Modeauswahlrechner etwa gleich gross sind, so sinkt die Gesamtlaufzeit um die Hälfte. Das bedeutet, dass ein Einsatz etwa bei der doppelten bisher möglichen Bitrate ermöglicht wird. Es folgt nun die Beschreibung der Erfindung anhand der Figuren. Die Figur 2 zeigt ein Blockschaltbild für eine Schaltungsanordnung zur Durchführung des erfindungsgemässen Verfahrens. Figur 3 stellt eine Ausführungsform für einen Modeauswahlrechner dar, und in Figur 4 ist eine Schaltungseinzelheit in äquivalenter Form dargestellt. Die Figur 2 zeigt im wesentlichen dieselbe Anordnung wie Figur 1, der Unterschied besteht jedoch darin, dass der Eingang des Modeauswahlrechners MR nicht mit dem Ausgang des 5B/6B-Codierers C sondern mit dem Ausgang des Zwischenspeichers B1 für das Eingangssignal, welches 5-Bit-codiert ist, verbunden ist. Auf diese Weise kann die Auswertung des 5-Bit-Codewortes des Eingangssignals durch den Codierer und durch den Modeauswahlrechner gleichzeitig beginnen. Unter der Annahme, dass beide Durchlaufzeiten etwa gleich lang sind, sind Codierung und Modeauswahl damit schon nach einer Zeit tl ungefähr gleich T2 beendet, so dass die nächste Codierung und Modeauswahl begonnen werden können, während bei der Anordnung nach Figur 1 die Modeauswahl erst nach Beendigung der Codierung von 5 Bit in ein 6 Bitwort erfolgen kann. In Figur 3 ist eine Ausführungsform für den erfindungsgemassen Modeauswahlrechner MR dargestellt. Er besteht aus einer ersten ausschliessenden ODER-Schaltung EXOR 1, deren vier Eingänge von den Bits B, C, D, E des 5-Bit-codierten Dateneingangssignals gespeist werden. Der Ausgang dieses EXOR-Gliedes führt auf den einen Eingang eines UND-Gliedes UND, dessen Ausgang mit dem einen Eingang eines zweiten ausschliessenden ODER-Gliedes EXOR 2 verbunden ist und dessen Eingang über eine Invertierungsstufe von dem Ausgang eines Decoder-Gliedes Dec gespeist wird. Das Decodierglied Dec wird eingangsseitig von allen 5 Bits des Dateneingangssignals und von einem Binärsignalmode beaufschlagt, welcher eines der beiden Binärsignale 0 oder 1 annimmt, je nach dem ob der augenblickliche Modus ein positiver oder ein negativer ist. Die Decodierschaltung Dec erzeugt an ihrem Ausgang Y eine binäre 1, wenn am Eingang das 5-Bit-Codewort 11 oder 20, das 5-Bit-Codewort 7 bei negativem oder 24 bei positivem augenblicklichen Modus vorliegen. Da der zweite Eingang des zweiten ausschliessenden ODER-Gliedes EXOR 2 von dem Binärsignal für den augenblicklichen Modus Mode beaufschlagt ist, erscheint am Ausgang FM dieses Gliedes das Binärsignal für den Folgemodus, wobei im Falle einer ungeraden Anzahl von Einsen in den letzten vier Bits des 5-Bit-codierten Eingangssignals, also in B, C, D und E der Modus für das folgende Codewort invertiert wird. Im Fall einer geraden Anzahl von binären Einsen in den genannten vier letzten Bitstellen sowie für die Sonderfälle, wenn das Eingangssignal die Codeworte 11, 20 oder 7 bei negativem augenblicklichen oder 24 bei positivem augenblicklichen Modus aufweist, wird der augenblickliche Modus auch für das folgende 5-Bit-Codewort beibehalten. Auf diese Weise wird eine Codierung gemäss der Tabelle 1 (siehe Patentanspruch 1) erzielt. In Figur 4 ist die Xquivalenz einer ausschliessenden ODER Schaltung mit vier Eingängen und dreier ausschliessender ODER-Schaltungen mit jeweils zwei Eingängen, in Baumstruk tur, dargestellt. Die Decodierschaltung Dec nach Figur 3 ist in üblicher Weise mittels logischer Verknüpfungsglieder nach den bekannten Regeln der logischen Verknüpfung realisierbar.

Claims: Patentansprüche 1. Verfahren zum Codieren eines digitalen Eingangssigna les, dessen nach einem ersten Binärcode codierten Fünf-Bit-Codewörter nach einem zweiten Binärcode mit einem positiven und einem negativen Modus in Sechs Bit-Codewörter umgesetzt werden, dadurch gekennzeichnet, dass etwa gleichzeitig mit oder während der Auswertung (C) des laufenden entsprechend der Vorgabe des augen blicklich vorliegenden Modus zu codierenden Fünf-Bit Codewortes des Eingangssignales der Modus für das folgende zu codierende Fünf-Bit-Codewort (Folgemodus, FM) des Eingangssignals bestimmt wird (MR) (Figur 2). 2. Verfahren nach Anspruch 1, wobei die Umsetzung nach folgender Tabelle erfolgt, EMI6.1 EMI6.2 <tb> <SEP> 5B <SEP> - <SEP> Wort <SEP> 6B <SEP> - <SEP> Wort <tb> Folge- <SEP> Folge <SEP> 0 <SEP> 00000 <SEP> 50 <SEP> 110010 <SEP> + <SEP> 50 <SEP> 110010 <SEP> <SEP> 1 <SEP> 00001 <SEP> 51 <SEP> 110011 <SEP> - <SEP> 33 <SEP> 100001 <SEP> + <tb> <SEP> 2 <SEP> 00010 <SEP> 54 <SEP> 110110 <SEP> - <SEP> 34 <SEP> 100010 <SEP> + <tb> <SEP> 3 <SEP> 00011 <SEP> 35 <SEP> 100011 <SEP> + <SEP> 35 <SEP> 100011 <SEP> - <SEP> <tb> <SEP> 4 <SEP> 00100 <SEP> 53 <SEP> 110101 <SEP> - <SEP> 36 <SEP> 100100 <SEP> + <tb> <SEP> 5 <SEP> 00101 <SEP> 37 <SEP> 100101 <SEP> + <SEP> 37 <SEP> 100101 <SEP> - <SEP> <tb> <SEP> 6 <SEP> 00110 <SEP> 38 <SEP> 100110 <SEP> + <SEP> 38 <SEP> 100110 <SEP> - <SEP> <tb> <SEP> 7 <SEP> 00111 <SEP> 39 <SEP> 100111 <SEP> - <SEP> 7 <SEP> 000111 <SEP> - <SEP> <tb> <SEP> 8 <SEP> 01000 <SEP> 43 <SEP> 101011 <SEP> - <SEP> 40 <SEP> 101000 <SEP> + <tb> <SEP> 9 <SEP> 01001 <SEP> 41 <SEP> 101001 <SEP> + <SEP> 41 <SEP> 101001 <SEP> - <SEP> <tb> <SEP> 10 <SEP> 01010 <SEP> 42 <SEP> 101010 <SEP> + <SEP> 42 <SEP> 101010 <SEP> - <SEP> <tb> <SEP> 11 <SEP> 01011 <SEP> 11 <SEP> 001011 <SEP> + <SEP> 11 <SEP> 001011 <tb> <SEP> 12 <SEP> 01100 <SEP> 44 <SEP> 101100 <SEP> + <SEP> 1; ;4 <SEP> 101100 <SEP> <SEP> 13 <SEP> 01101 <SEP> 45 <SEP> 101101 <SEP> - <SEP> 5 <SEP> 000101 <SEP> + <tb> <SEP> 14 <SEP> 01110 <SEP> 46 <SEP> 101110 <SEP> - <SEP> 6 <SEP> 000110 <SEP> + <tb> <SEP> 15 <SEP> 01111 <SEP> 14 <SEP> 001110 <SEP> + <SEP> 14 <SEP> 001110 <SEP> - <SEP> <tb> <SEP> 16 <SEP> 10000 <SEP> 49 <SEP> 110001 <SEP> + <SEP> 49 <SEP> 110001 <SEP> <SEP> 17 <SEP> 10001 <SEP> 57 <SEP> 111001 <SEP> - <SEP> 17 <SEP> 010001 <SEP> + <tb> <SEP> 18 <SEP> 10010 <SEP> 58 <SEP> 111010 <SEP> - <SEP> 18 <SEP> 010010 <SEP> + <SEP> <tb> <SEP> 19 <SEP> 10011 <SEP> 19 <SEP> 010011 <SEP> + <SEP> 19 <SEP> 010011 <SEP> - <SEP> <tb> <SEP> 20 <SEP> 10100 <SEP> 52 <SEP> 110100 <SEP> + <SEP> 52 <SEP> 110100 <SEP> - <SEP> <tb> <SEP> 21 <SEP> 10101 <SEP> 21 <SEP> 010101 <SEP> + <SEP> 21 <SEP> 010101 <SEP> <SEP> 22 <SEP> 10110 <SEP> 22 <SEP> 010110 <SEP> + <SEP> 22 <SEP> 010110 <SEP> - <SEP> <tb> <SEP> 23 <SEP> 10111 <SEP> 23 <SEP> 010111 <SEP> - <SEP> 20 <SEP> 010100 <SEP> + <tb> 24 <SEP> 11000 <SEP> 56 <SEP> 111000 <SEP> + <SEP> 24 <SEP> 011000 <SEP> + <tb> <SEP> 25 <SEP> 11001 <SEP> 25 <SEP> 011001 <SEP> + <SEP> 25 <SEP> 011001 <SEP> <SEP> 26 <SEP> 11010 <SEP> 26 <SEP> 011010 <SEP> + <SEP> 26 <SEP> 011010 <SEP> <SEP> 27 <SEP> 1 <SEP> 11011 <SEP> 27 <SEP> 011011 <SEP> i <SEP> 10 <SEP> OC101 <SEP> 0 <SEP> + <tb> <SEP> 28 <SEP> 11100 <SEP> 28 <SEP> 011100 <SEP> + <SEP> 28 <SEP> 011100 <SEP> <tb> <SEP> 29 <SEP> 11101 <SEP> 29 <SEP> 011101 <SEP> - <SEP> 9 <SEP> 001001 <SEP> + <tb> <SEP> 30 <SEP> 11110 <SEP> 30 <SEP> 011110 <SEP> - <SEP> 12 <SEP> 001100 <SEP> + <tb> 31 <SEP> 11111 <SEP> 13 <SEP> 001101 <SEP> + <SEP> 13 <SEP> 001101 <SEP> <tb> <SEP> ABCDE <SEP> ABCDEF <SEP> ABCDEF <tb> dadurch gekennzeichnet. dass zur Bestimmung des Folge modus (FM) die letzten vier Bitstellen (B, C, D, E) des FUnf-Bit-Codewortes untersucht werden, dass bei einer ungeraden Anzahl von binären Einsen in diesen Bitstellen der Folgemodus durch Invertierung des augenblicklichen Modus (Mode) erzeugt wird, dass bei einer geraden Anzahl von binären Einsen in diesen Bitstellen (B, C, D, E), bei den Codeworten 11 und 20, bei dem Codewort 7 mit dem augenblick lichen negativen und bei dem Codewort 24 mit dem augenblicklichen positiven Modus der augenblick liche Modus als Folgemodus (FM) beibehalten wird (Figur 3). 3. Schaltungsanordnung zur Durchführung des Verfah rens nach Anspruch 2, dadurch gekennzeichnet, dass ein ausschliessendes ODER-Glied (EXOR 1) vorgese- hen ist, dessen vier Eingänge mit den vier letz ten Bit (B, C, D, E) des Fünf-Bit-Codeworts beauf schlagt sind und dessen Ausgang auf den einen Ein gang eines UND-Gliedes (UND) geführt ist, dass ein zweites ausschliessendes ODER-Glied (EXOR 2) vorgesehen ist, dessen einer Eingang mit dem Aus gang des UND-Gliedes verbunden ist und dessen ande rer Eingang mit dem augenblicklichen Modus (Mode) beaufschlagt ist, der eines der beiden Binärsignale "O" oder 12 entsprechend positivem oder negativem augenblicklichem Modus (Mode) annimmt, dass eine Decodierschaltung (Dec) vorgesehen ist, deren Eingänge mit den Bits (A, B, C, D, E) des Fünf Bit-Codewortes und mit dem augenblicklichen Modus (Mode) beaufschlagt sind und dessen Ausgang (Y) bei den Codeworten 11 und 20, bei dem Codewort 7 mit dem augenblicklichen negativen und bei dem Codewort 24 mit dem augenblicklichen positiven Modus eine binäre Null erzeugt und mit dem anderen Eingang des UND-Glie des (UND) verbunden ist, und dass am Ausgang des zweiten ausschliessenden ODER-Glie des (EXOR 2) das Binärsignal des Folgemodus (FM) ab greifbar ist (Figur 3). 4. Schaltungsanordnung nach Anspruch 3, dadurch gekenn zeichnet, dass das erste ausschliessende ODER-Glied (EXOR 1) mit vier Eingängen durch drei EXOR-Gatter mit je zwei Eingängen in Baumstruktur realisiert ist (Figur 4). 5. Schaltungsanordnung nach Anspruch 3 oder 4, gekenn zeichnet durch den Einsatz in einem integrierten SB /6B-Coder.

Inventors: ANNECKE, KARL-HEINZ, DR. ING., BREDEMEIER-KLONKI, VOLKER, DIPL.-ING.
Applicants: ANT NACHRICHTENTECHNIK GMBH
Application year: 1985
Main classification: H04L25
IPC codes: H04L25