INVERTER CIRCUIT REALIZED BY USING CMOS TRANSISTOR TECHNIQUE

Abstract: 1. Inverter implemented in CMOS technology and comprising two transistors, namely a p-channel transistor (tp) and an n-channel transistor (tn), with - the controlled current paths of said transistors connected in series between the positive terminal (vd) and the negative terminal (vs) of a supply-voltage source and their junction point forming the inverter output (ag), - the gate of the n-channel transistor (tn) connected to the inverter input (e) through a first capacitor (c1), and - the n-channel transistor (tn) being the output transistor of a first current mirror (s1), characterized by the following features : - The gate of the p-channel transistor (tp) is connected to the inverter input (e) through a second capacitor (c2), - the p-channel transistor (tp) is the output transistor of a second current mirror (s2) ; - the output current of the first current mirror (s1) and that of the second current mirror (s2) are switched between a high and a low current value depending on the two output levels (H, L) of the inverter, in that two transistors (ts1, ts1'; ts2, ts2') in each current mirror which have respectively dimensioned channel-width-to-length ratios (= w/l ratio), are connected together with a switching transistor (sp, sn) having its gate coupled to the inverter output (ag), - the drive current (is1) for the first current mirror (s1) is the output current (ia3) of a third current mirror (s3), and the drive current (is3) for the latter is the first output current (iar1) of a reference current mirror (sr) ; - the drive current (is2) for the second current mirror (s2) is the second output current (iar2) of the reference current mirror (sr), and - the gate of the n-channel transistor (tn) is connected to the drive input of the first current mirror (s1) through a first resistor (r1), and the gate of the p-channel transistor (tp) is connected to the drive input of the second current mirror (s2) through a second resistor (r2).

Description: In CMOS-Technik realisierter Inverter Die Erfindung betrifft einen in CMOS-Technik, d.h. also in der Technik komplementärer Isolierschicht-Feldeffekttransistoren, realisierten Inverter mit zwei Transistoren, nämlich einen p-Kanal- und einem n-Kanal-Transistor, wobei deren gesteuerte Strompfade zwischen dem positiven und dem negativen Pol einer Betriebspannungsquelle in Serie liegen und deren gemeinsamer Verbindungspunkt den Inverterausgang bildet, das Gate des n-Kanal-Transistors über einen ersten Kondensator mit dem Invertereingang verbunden ist und der n-Kanal-Transistor der Ausgangstransistor eines ersten Stromspiegels ist, vergl. den Oberbegriff des Anspruchs 1. Ein derartiger Inverter ist in der DE-A 30 08 280, insbesondere in Verbindung mit Fig. 2 beschrieben. Zusätzlich zu den erwähnten Merkmalen des Oberbegriffs des Anspruchs 1 ist beim vorbeschriebenen Inverter das Gate des p-Kanal Transistors direkt mit dem Invertereingang und über einen hochohmigen Widerstand mit dem Inverterausgang verbunden. Beim vorbeschriebenen Inverter ist der Gleichstromarbeitspunkt beider Transistoren bei kapazitiver Ankopplung des Eingangssignals fest eingestellt. Daher ist die untere Grenzfrequenz durch die Zeitkonstante der kapazitiven Ankopplung festgelegt. Ferner nimmt er nach einem Impulsdurch- lauf den bei etwa der halben Betriebsspannung liegenden Ausgangszustand an, wenn nicht innerhalb der durch die Zeitkonstante gegebenen Zeit eine weitere Impulsflanke folgt. Der vorbeschriebene Inverter hat somit keinen dauernd dem Eingangssignal entsprechenden stabilen Ausgangspegel. X gerade durchgelaufenen Die Aufgabe der in den Ansprüchen gekennzeichneten Erfindung besteht daher darin, den vorbeschriebenen Inverter so zu verbessern, dass einerseits die untere Grenzfrequenz für Eingangssignale ohne Erhöhung von WiderstandS-und/oder Kapazitätswerten erniedrigt ist und andererseits die Schaltzeiten bei hohen Frequenzen nicht erhöht sind und dass ferner auch ohne Eingangssignale einer der beiden Binärpegel dauernd vorhanden ist. * am Ausgang Dadurch ergibt sich als Vorteil, dass sowohl bei Vorderals auch Rückflanken eines Eingangssignals die Steilheit der Ausgangsimpulsflanken entsprechend symmetrisch ist, so dass die Signallaufzeiten innerhalb des Inverters bei steigenden und fallenden Flanken möglichst gleich sind. Der Inverter nach der Erfindung lässt sich vorteilhaft als Ausgangsstufe eines Spannungskomparator-Differenzverstärkers verwenden, da auch bei unterschiedlichen Spannungsdifferenzen an den Komparatoreingängen Unterschiede in den Signallaufzeiten bei steigenden und fallenden Impulsflanken sehr klein sind. Die Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert. Fig. 1 zeigt das Schaltbild eines Ausführungsbeispiels der Erfindung, und Fig. 2 zeigt das Schaltbild der erwähnten Verwendung zusammen mit einem Spannungskomparator-Differenz verstärker. Nach Fig. 1 ist der Inverter mit den beiden Transistoren tp, tn, nämlich dem p-Kanal-Transistor tp und dem n-Kanal Transistor tn, zwischen dem positiven Pol vd und dem negativen Pol vs der Betriebsspannungsquelle hinsichtlich der Serienschaltung der gesteuerten Strompfade der beiden Transi storen angeordnet. Zwischen dem Invertereingang e und dem jeweiligen Gate der beiden Transistoren liegt der erste bzw. zweite Kondensator cl, c2, so dass auch der p-Kanal Transistor nur kapazitiv angesteuert ist. Der Arbeitspunkteinstellung der beiden Transistoren tp, tn dienen der erste, zweite und dritte Stromspiegel sl, s2, s3 sowie der Referenzstromspiegel sr. Dabei sind der erste und der zweite Stromspiegel sl, s2 vom Ausgangssignal des Inverters zwischen einem hohen und einem niedrigen Stromwert umschaltbare Stromspiegel. Diese Umschaltung erfolgt derart, dass bei eiem H-Pegel am Inverterausgang ag der erste Stromspiegel den niedrigen und der zweite Stromspiegel den hohen Stromwert führen kann, während sich diese Verhältnisse bei einem L-Pegel gerade umkehren. Im statischen Zustand fliesst zwar im Inverter nur der niedrige Stromwert, jedoch ist der zur Führung des hohen Stromwertes geschaltete Stromspiegel dadurch in der Lage, bei einem Eingangssignalsprung den nötigen Umladestrom zu liefern. Durch die Umschaltung zwischen dem hohen und dem niedrigen Stromwert wird erreicht, dass der von einer Eingangssignalflanke bewirkte Ausgangspegel unabhängig von der Dauer bis zur nächsten Signalflanke erhalten bleibt und somit auch recht niederfrequente Eingangssignale zugelassen sind. Die Umschaltung zwischen dem hohen und dem niedrigen Stromwert erfolgt im Schaltbild nach Fig. 1 dadurch, dass zwei hinsichtlich ihres Kanal-Längen/Breiten-Verhältnisses ( = W/L-Verhältnis) z.B. gleichartig bemessene Transistoren in jeder Stromquelle über einen mit dem Gate am Inverterausgang ag liegenden Schalttransistoren sp, sn verbunden sind. Da bekanntlich in Stromspiegeln das Verhältnis zwischen Steuerstrom und Ausgangsstrom gleich dem Verhältnis der W/L-Verhältnisse von Steuer- und Ausgangstransistor ist, sind die Stromquellen sl, s2 dann auf niedrigen Stromwert geschaltet, wenn der entsprechende Schalttransistor sp, sn leitend gesteuert und somit die beiden Steuertransistoren in jeder Stromquelle einander parallelgeschaltet sind. Der hohe Stromwert fliesst demzufolge dann, wenn die Schalttransistoren gesperrt gesteuert sind. Wie bei Stromspiegeln ferner üblich, ist das Gate des Steuertransistors mit der zugehörigen Source direkt verbunden. Der Steuerstrom isl des ersten Stromspiegels sl ist der Ausgangsstrom ia3 des dritten Stromspiegels s3 und dessen Steuerstrom is3 der erste Ausgangsstrom iarl des Referenzstromspiegels sr. Der Steuerstrom is2 des zweiten Stromspiegels s2 ist der zweite Ausgangsstrom iar2 des Referenzstromspiegels sr. Der Referenzstrom ir ist dabei über den als Widerstand geschalteten Transistors tr bemessbar. Der Summenpunkt des Referenzstromspiegels ir liegt am Pol vs und der Summenpunkt des dritten Stromspiegels s3 liegt am Pol vd der Betriebsspannungsquelle. Die Steuerströme fliessen dabei in den Steuertransistoren tsl, tsl', ts2, ts2', ts3, tsr und die Ausgangsströme in den Ausgangstransistoren ta3, tarl, tar2, tp, tn. Bei einer bevorzugten Ausführungsform sind die W/L-Verhältnisse samtlicher Stromspiegeltransistoren so bemessen, dass der hohe Stromwert des ersten Stromspiegels sl gleich dem Doppelten seines niedrigen Stromwertes ist und dass alle Ströme der übrigen Stromspiegel gleich den niedrigen Stromwert sind. Im statischen Zustand ohne Eingangssignal fliesst somit in der Serienschaltung der beiden Transistoren tp, tn der Referenzstrom ir. Ferner sind die W/L-Verhältnisse der beiden Jeweils einander parallelgeschalteten Steuertransistoren tsl, tsl'; ts2, ts2' des ersten bzw. zweiten Stromspiegels sl, s2 untereinander gleich. Das Gate des n-Kanal-Transistors tn bzw. das des p-Kanal Transistors tp ist nach Fig. 1 über den ersten bzw. zweiten Widerstand rl, r2 mit dem Steuereingang des ersten bzw. zweiten Stromspiegels sl, s2 verbunden und somit auch mit dem Ausgang des dritten bzw. des Referenzstromspiegels. In Ausgestaltung der Erfindung ist der erste Widerstand rl bzw. der zweite Widerstand r2 vom weiteren n-Kanal- bzw. weiteren p-Kanal-Transistor trl, tr2 gebildet, deren gesteuerter Strompfad die Verbindung zwischen Gate des ersten bzw. zweiten Transistor tn, tp und dem ersten bzw. zweiten Stromspiegel sl, s2 ist und deren Gate am positiven bzw. negativen Pol vd, vs der Betriebsspannungquelle liegt. In Weiterbildung der Erfindung kann dem Strompfad der weiteren Transistoren trl, tr2 der Strompfad eines Paralleltransistors trl', tr2' gleichen Leitungstyps parallelgeschaltet sein, wobei dem Gate des n-Kanal-Paralleltransistors trl' das differenzierte Ausgangssignal vl bzw dem Gate des p-Kanal-Paralleltransistors tr2' das invertierte differenzierte Ausgangssignal vl zugeführt ist und die Differenzier-Zeitkonstante kleiner als die zu verarbeitende Impulsdauer des Eingangssignals ist. Durch diese Weiterbildung wird insbesondere bei hohen Eingangssignalfrequenzen (10 MHz bis 20 MHz) erreicht, dass der statische Arbeitspunkt des Inverters sich schneller wieder einstellt als dies bei alleinigem Vorhandensein der weiteren Transistoren trl, tr2 der Fall wäre. Die Fig. 2 zeigt das Schaltbild der erwähnten bevorzugten Verwendung des Inverters nach Fig. 1 zusammen mit dem Spannungskomparator-Differenzverstärker k. Dieser besteht aus den Differenzverstärkertransistoren tdl, td2 deren Sourceanschlüsse über den als Konstantstromquelle betriebenen gemeinsamen Transistor tk am Pol vs der Betriebsspannungsquelle liegen, dessen Gate an den untereinander verbundenen Gates der Transistoren der Referenzstromquelle sr angeschlossen ist. Das Gate des Differenzverstärkertransistors tdl bildet den ersten Komparatoreingang el und das des Differenzverstärkertransistors td2 dessen zweiten Eingang e2. Die beiden Arbeitswiderstände des Differenzverstärkers werden vom Steuertransistor ts4 und vom Ausgangstransistors ta4 des vierten Stromspiegels s4 gebildet, wobei der gesteuerte Strompfad des Steuertransistors ts4 mit dem des Differenzverstärkertransistors tdl und der gesteuerte Strompfad des Ausgangstransistors ta4 mit dem des Differenzverstärkertransistors td2 in Reihe liegt und der Ausgang vom Verbindungspunkt der beiden letztgenannten Transistoren ta4, td2 gebildet wird und in Fig. 2 mit den beiden Kondensatoren cl, c2 verbunden ist. An den beiden Eingängen el, e2 auftretende unterschiedliche Spannungsdifferenzen bewirken für die beiden möglichen Signalflanken nur geringfügige unterschiedliche Signallaufzeiten. Dies ist insbesondere dann wichtig, wenn eine Anordnung nach Fig. 2 bei Frequenzen zwischen 10 und 20 MHz als Wandler betrieben werden soll, der ein digitales Tristate Signal in ein Binärsignal wandelt.

Claims: Patentansprüche 1. In CMOS-Technik realisierter Inverter mit zwei Transi storen, nämlich einem p-Kanal- und einem n-Kanal-Tran sistor (tp, tn), wobei - deren gesteuerte Strompfade zwischen dem positiven (vd) und dem negativen (vs) Pol einer Betriebsspannungs quelle in Serie liegen und deren gemeinsamer Verbin dungspunkt den Inverterausgang (ag) bildet, - das Gate des n-Kanal-Transistors (tn) über einen ersten Kondensator (cl) mit dem Invertereingang (e) verbunden ist und - der n-Kanal-Transistor (tn) der Ausgangstransistors eines ersten Stromspiegels (sl) ist, gekennzeichnet durch folgende Merkmale: : - das Gate des p-Kanal-Transistors (tp) ist über einen zweiten Kondensator (c2) mit dem Invertereingang (e) verbunden, - der p-Kanal-Transistor (tp) ist der Ausgangstransistor (ta2) eines zweiten Stromspiegels (s2), - der jeweilige Ausgangsstrom des ersten bzw. zweiten Stromspiegels (sl, s2) ist in Abhängigkeit von den beiden Ausgangspegeln (H, L) des Inverters zwischen einem hohen und einem niedrigen Stromwert derart um geschaltet, dass bei einem H-Pegel bzw. L-Pegel der erste Stromspiegel (sl) den niedrigen bzw. hohen und der zweite Stromspiegel (s2) den hohen bzw. niedrigen Stromwert führen kann, - der Steuerstrom (isl) des ersten Stromspiegels (sl) ist der Ausgangsstrom (ia3) eines dritten Stromspiegels (s3) und der Steuerstrom (is3) des letzteren der erste Ausgangsstrom (iarl) eines Referenzstromspiegels (sr), - der Steuerstrom (is2) des zweiten Stromspiegels (s2) ist der zweite Ausgangsstrom (iar2) des Referenzstrom spiegels (sr), und - das Gate des n-Kanal-Transistors (tn) bzw. des p-Kanal Transistors (tp) ist über einen ersten bzw. zweiten Widerstand (rl, r2) mit dem Steuereingang des ersten bzw. des zweiten Stromspiegels (sl, s2) verbunden. 2. Inverter nach Anspruch 1, dadurch gekennzeichnet, dass der hohe Stromwert des ersten bzw. des zweiten Strom spiegels (sl, s2) gleich dem Doppelten seines niedrigen Stromwertes ist und dass alle Ströme der übrigen Strom spiegel (s3, sr) gleich dem niedrigen Stromwert sind. 3. Inverter nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste Widerstand (rl) bzw zweite Widerstand (r2) von einem weiteren n-Kanal- bzw. einem weiteren p-Kanal-Transistor (trl, tr2) gebildet ist, deren gesteu erter Strompfad die Verbindung zwischen Gate des ersten bzw. zweiten Transistors (tn, tp) und dem ersten bzw. zweiten Stromspiegel (sl, s2) ist und deren Gate am positiven bzw. negativen Pol (vs, vd) der Betriebsspan nungsquelle liegt. 4. Inverter nach Anspruch 3, dadurch gekennzeichnet, dass dem Strompfad der weiteren Transistoren (trl, tr2) der Strom pfad eines Paralleltransistors (trl', tr2') gleichen Leitungstyps parallelgeschaltet ist, dass dem Gate des n-Kanal-Paralleltransistors (trl") das differenzierte Ausgangssignal (vl) bzw. dem Gate des p-Kanal-Parallel transistors (tr2') das invertierte differenzierte Aus gangssignal (vl) zugeführt ist und dass die Differenzier Zeitkonstante kleiner als die zu verarbeitende Impuls dauer des Eingangssignals ist. 5. Verwendung eines Inverters nach einem der Ansprüche 1 bis 4, als Ausgangsstufe eines Spannungskomparator-Differenz verstärkers (k).

Inventors: GOLLINGER, WOLFGANG, DIPL.-ING.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH
Application year: 1985
Main classification: H03K19
IPC codes: H03K19, H03K5, G05F3