SIGNAL-PROCESSING SYSTEM PROVIDING FUNCTIONAL INTEGRATION OF AN AUTOMATIC SPEECH INPUT/OUTPUT

Abstract: 1. Signal-processor system providing functional integration of an automatic speech input/output, in which a first signal processor (SI) and a second signal processor (S2), which signal processors (S1, S2) are coupled to each other, are provided with a signalprocessor memory (MS) assigned jointly to the latter, in which a system processor (P) and a main memory (MP) assigned to the latter are provided, in which a central memory (K), which can be accessed by one of the two signal processors (S1 or S2) or the system processor (P) according to choice, is provided, in which a data bus (BD) is provided, into which first switches (B1, ~B~1) and second switches (B2, ~B~2) are inserted, in which a control bus (BS), to which a control register (RS) and the control inputs/outputs of the processors (S1, S2, P) are connected, is provided and in which the first switches (B1, ~B~1) and the second switches (B2, ~B~2) can in each case be opened or closed alternately and are arranged such that either in each case one of the signal processors (S1 or S2) or the system processor (P) can access the central memory (K) and either the first signal processor (SI) or the second signal processor (S2) can access the signal processor memory (MS), characterized in that the signal processors (S1, S2) are created in such a way that they can in each case independently read data via the data bus (BD) or store data via the latter, and in that for the purpose of a direct data exchange between the signal processors (S1, S2) a direct data path (DD) is provided between the latter.

Description: Systemarchitektur für ein Signalprozessorsystem zur funktionalen Integration einer automatischen Spracheingabe/-ausgabe Die vorliegende Erfindung betrifft eine Systemarchitektur für ein Signalprozessorsystem zur funktionalen Integration einer automatischen Spracheingabe 1-ausgabe. Zur aufwandsgünstigsten Gestaltung einer Mensch/Maschine Schnittstelle über Sprache werden Systeme mit einer sog. integrierten Spracheingabe und Sprachausgabe benötigt. Die in den letzten Jahren entwickelten VLSI-Signaiprozessoren erlauben Systemarchitekturen, die zu kompakten und leistungsfähigen Systemen führen. Bisherige Spracheingabe- und Sprachausgabesysteme gehen entweder von getrennten Spracheingabe- und Sprachausgabe- einheiten oder von wenig kompakten Systemarchitekturen aus. Der vorliegenden Erfindung liegt die Aufgabe zugrunde eine Systemarchitektur für ein Signalprozessorsystem zur funktionalen Integration einer automatischen Spracheingabel -ausgabe zu schaffen, die sich der Fortschritte der VLSI Technologie bedient. Zur Lösung dieser Aufgabe wird eine Systemarchitektur für ein Signalprozessorsystem zur funktionalen Integration einer automatischen Spracheingabe/-ausgabe geschaffen, die durch die in dem kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale charakterisiert ist. Vorteilhafte Weiterbildungen der Erfindung sind durch die in den Unteransprüchen angegebenen Merkmale gekennzeichnet. Im folgenden wird die vorliegende Erfindung anhand einer ein bevorzugtes Ausführungsbeispiel für die Erfindung betreffenden Figur im einzelnen beschrieben. Die Figur zeigt die erfindungsgemässe Systemarchitektur eines Signalporzessorsystems zur Spracheingabe/-ausgabe. Das System besteht aus zwei eng miteinander gekoppelten Signalprozessoren S1, S2 mit einem zugehörigen Speicher MS, einem Systemprozessor P mit einem Systemprozessorspeicher MS und einem zentralen Speicher K, auf den wahlweise einer der Signalprozessoren oder der Systemprozessor zugreifen kann. Die Speicher sind über einen Datenbus mit den Prozessoren verbunden. Die Busverbindungen sind durch Schalter B1, Bl, B2, B2 , die von dem Systemprozessor P über einen Steuerbus BS gesteuert werden, bestimmt. Die Schalter B1, B1 sind wie die Schalter B2, B2 wechselseitig zu öffnen bzw. zu schliessen. Damit ist gewährleistet, dass entweder einer der Signalprozessoren oder der Systemprozessor Zugriff zu dem zentralen Speicher K hat, bzw. dass entweder der Signalprozessor S1 oder der Signalprozessor S2 Zugriff zu dem Signalprozessorspeicher MS bzw. dem zentralen Speicher K hat. Über einen Steuerbus BS erfolgt mittels eines Steuerregisters RS die erforderliche Synchronisation der Prozessoren. Auf diese Weise kann beispielsweise der Systemprozessor P Interrupt-Vorgänge und Reset-Vorgänge bei den Signalprozessoren S1, S2 bewirken. Auf ähnliche Weise kann derjenige Signalprozessor, der Zugriff zu dem Datenbus BD hat, über das Steuerregister RS seinen Zustand dem Systemprozessor P mitteilen und ggf. bei diesem einen Interrupt-Zustand auslösen. Die Signalprozessoren S7 und S2 sind so geartet, dass sie entweder eigenständig oder über eine geeignete Steuerschaltung Daten über den Datenbus BD abspeichern oder über diesen einlesen können. Zum direkten Datenaustausch zwischen den Signalprozessoren ist ein Direktdatenweg DD vorgesehen. Die erfindungsgemässe Systemarchitektur gewährleistet, dass alle drei Prozessoren S1, S2, P selbstständig arbeiten können. Wenn einer der Prozessoren seine jeweilige Aufgabe abgearbeitet hat, liefert er über den Steuerbus BS eine entsprechende Meldung, woraufhin ggf. Daten über den gemein samen Datenbus und ggf. über den zentralen- Speicher L an alle übrigen Einrichtungen gesendet und von diesen empfangen werden können. 7 Patentansprüche 1 Figur

Claims: Patentansprüche 1. Systemarchitektur für ein Signalprozessorsystem zur funktionalen Integration einer automatischen Spracheingabel -ausgabe, dadurch g e k e n n z e i c h n e t , dass ein erster Signalprozessor (S1) und ein zweiter Signalprozessor (S2), welche Signalprozessoren (S1, S2) eng miteinander gekoppelt sind, mit einem diesen gemeinsam zugeordneten Signalprozessorspeicher (MS) vorgesehen sind, dass ein Systemprozessor (P) und ein diesem zugeordneter Arbeitsspeicher (MP) vorgesehen sind, dass ein zentraler Speicher (K), auf den wahlweise einer der beiden Signalprozessoren (S1 oder S2) oder der Systemprozessor (P) zugreifen kann, vorgesehen ist, dass ein Datenbus (BD) vorgesehen ist, in den erste Schalter (B1, B1) und zweite Schalter (B2, W2) eingefügt sind, dass ein Steuerbus (BS), an den ein Steuerregister (RS) und die Steuereingänge/ausgänge der Prozessoren (S1, S2, P) angeschlossen sind, vorgesehen ist und dass die ersten Schalter (B1, B1) bzw. die zweiten Schalter (B2, B2) jeweils wechselseitig zu öffnen bzw. zu schliessen sind und so angeordnet sind, dass entweder jeweils einer der Signalprozessoren (S1 oder S2) oder der Systemprozessor (P) auf den zentralen Speicher (K) zugreifen kann und entweder der erste Signalprozessor (S1) oder der zweite Signalprozessor (S2) auf den Signalprozessorspeicher (MS) zugreifen kann. 2. Systemarchitektur nach Anspruch 1, dadurch g e k e n n z e i c h n e t , dass die Signalprozessoren (S1, S2) derart beschaffen sind, dass sie jeweils eigenständig Daten über den Datenbus (BD) lesen oder über diesen abspeichern können. 3. Systemarchitektur nach Anspruch 1, dadurch g e k e n n z e i c h n e t , dass die Signalprozessoren (S1, S2) derart beschaffen sind, dass sie mit Hilfe einer Zu einrichtung, beispielsweise einer Schnittstellensteuerung, eigenständig Daten über den Datenbus (BD) einlesen oder über diesen abspeichern können. 4. Systemarchitektur nach Anspruch 1, dadurch g e k e n n z e i c h n e t , dass zum Zwecke eines direkten Datenaustausches zwischen den Signalprozessoren (S1, S2) ein Direktdatenweg (DD) zwischen diesen vorgesehen ist. 5. Verfahren zum Betrieb eines Signalprozessorsystems mit einer Systemarchitektur nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e t , dass eine erforderliche Synchronisation der Prozessoren (S1, S2, P) über den Steuerbus (BS) und mittels des Steuerregisters (RS) durchgeführt wird, so dass der Systemprozessor (P) Interrupt-Vorgänge, Reset-Vorgänge usw. bewirken kann, dass derjenige der beiden Signalprozessoren (S1 oder S2), der jeweils Zugriff zu dem Datenbus (BD) und damit zu dem zentralen Speicher (K) hat, eine entsprechende Meldung bzw. ein Interrupt-Signal mittelbar über das Steuerregister (RS) an den Systemprozessor (P) abgibt und dass die Schalter (B1, B1; B2, B2) von dem Systemprozessor (P) über den Steuerbus (BS) gesteuert werden. 6. Verfahren nach Anspruch 5, dadurch g e k e n n z e i c h n e t , dass eine Meldung von demjenigen der Prozessoren (S1, S2, P), der seine Aufgabe erledigt hat, über den Steuerbus (BS) an die jeweils anderen Einrichtungen gesendet wird. 7. Verfahren nach Anspruch 5 oder 6, dadurch g e k e n n z e i c h n e t , dass ein jeweils erforderlicher Datenaustausch über den zentralen Speicher (K) durchgeführt wird.

Inventors: HOGE, HARALD, DR. PHIL. NAT., Höge, Harald, Dr. phil. nat.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1984
Main classification: G06F3
IPC codes: G06F3, G06F15