RECEIVING DEVICE FOR A HIGH RATE BIT-SERIAL ASYNCHRONOUS DATA LINK

Abstract: 1. Receiving device for a bit-serial a synchronuous transmission link fir high data rates for the purpose of a data transmission between a data source and a data link, preferably in each case a computer, comprising a transmitting device and the receiving device a parallel/ serial conversion occurring in the transmitting device and a serial/parallel conversion of the data signal elements occurring in the receiving device, characterized in that a control device (ST) is provided which is supplied with a received signal, that a controllable oscillator (OSZ) is provided which is indirectly started by means of an output signal of the control device (ST), that a delay line (L) is provided which is supplied with the received signal, that a first comparator (K1) and a second comparator (K2) are provided which are in each case individually connected with signal inputs to signal outputs of the delay line (L) and monitor whether all levels of the signal elements supplied are equal or not equal and, in the case where the signal levels are not equal, decide that the signal pulse edge is too late (in the first comparator (K1) or too early (in the second comparator (K2), that a first flip flop (FF1) and a second flip flop (FF2) are provided, the set inputs of which are in each case connected to the signal output of the first comparator (K1) and of the second comparator (K2), respectively, an information "edge too late" or an information "edge too early" being stored, that a multiplexer (M) is provided which is supplied with the output signals of the flip flops (FF1, FF2) as a result of which the multiplexer (M) is adjusted in such a manner that it corrects the duration of the period (T) of the oscillator (OSZ in steps of delta t in the direction of "longer" or in the direction of "shorter ", respectively, and that a shift register (SR) is provided to which the reveived signal is also supplied and cloked in by means of the clock of the oscillator (OSZ), according to which the received signal element contained in each case in the correct phase in the shift register (SR) is transferred bit by bit via the signal outputs of the shift register (SR) to a buffer store (PS) at the signal outputs of which the relevant received signal element can be called up in bit-parallel mode.

Description: Empfangseinrichtung für eine bitserielle,asynchrone Ubertragunqsstrecke für hohe Datenraten. Die vorliegende Erfindung betrifft eine Empfangseinrichtung für eine bitserielle, asynchrone Ubertragungsstrecke für hohe Datenraten zum Zwecke einer Datenübertragung zwischen einer Datenquelle und einer Datensenke, vorzugsweise jeweils einem Rechner, mit einer Sendeeinrichtung und der Empfangseinrichtung, wobei in der Sendeeinrichtung eine Parallel/Seriell-Umsetzung und in der Empfangseinrichtung eine Seriell/Parallel-Umsetzung erfolgt. Übertragungsstrecken mit Datenraten über 1-2 Mbit/s werden bisher mit synchronen Prozeduren betrieben, da die bei asynchronen Prozeduren notwendigen hohen Abtastfrequenzen (16 x bzw. 64 x die Übertragungsfrequenz) in herkömmlichen Empfängerschaltungen für TTL-Bausteine eine technoligische Barriere darstellen. Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Empfangseinrichtung für eine bitserielle, asynchrone Übertragungsstrecke für hohe Datenraten zum Zwecke einer Datenübertragung der eingangs genannten Art zu schaffen, die mit üblichen TTL-Schaltkreisen realisiert werden kann und für Übertragungsraten einsetzbar ist. Die der Erfindung zugrundeliegende Aufgabe wird durch eine Empfangseinrichtung für eine bitserielle, asynchrone Übertragungsstrecke gemäss dem Oberbegriff des Patentanspruchs 1 gelöst, die durch die in dem kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale charakterisiert ist. Vorteilhafte Weiterbildungen der Erfindung sind durch die in den Unteransprüchen angegebenen Merkmale gekennzeichnet. Im folgenden wird die vorliegende Erfindung anhand einer ein bevorzugtes Ausführungsbeispiel für die Erfindung betreffenden Figur im einzelnen beschrieben. Die Figur zeigt die Struktur eines bevorzugten Ausführungsbeispiels für eine Schaltungsanordnung gemäss der Erfindung. Ein Empfangssignal läuft in eine Steuereinrichtung ST, die ihrerseits einen Oszillator OSZ startet. Dieser läuft mit einer Periodendauer von ungefähr T, also in etwa der Übertragungsfrequenz. Der Oszillator OSZ ist jedoch steuerbar; er kann in seiner Frequenz um +/-A t verändert werden. Das Empfangssignal wird zusätzlich durch eine Laufzeitkette L geschickt. Hier wird überwacht, ob bei Signalwechsel die Flanke zur richtigen Zeit eingetroffen ist. Im Abweichungsfall wird dies durch zwei Komparatoren K1, K2 festgestellt und in zwei Flip-Flops FF1, FF2 gespeichert. Bei der nächsten Oszillatorschwingung wird die Periodendauer T entsprechend um +/- a t korrigiert. Parallel hierzu wird das Empfangssignal mit dem Oszillatortakt in ein Schieberegister SR eingetaktet. Nach der Zeichenübertragung wird das Zeichen bitparallel am Ausgang eines Pufferspeichers PS angeboten. Dies wird dem anzuschliessenden System durch einen RDY-Puls angezeigt. Der Oszillator OSZ ist vorteilhafterweise als eine Laufzeitkette realisiert. Der Vorteil der erfindungsgemässen Empfangseinrichtung be steht darin, dss Toleranzen der Oszillatorfrequenz, der Eingangssignalfrequenz und der Ubertragungseinrichtungen kompensiert werden können. Die Schaltungselemente können weitgehend in Schottky-TTL Schaltkreistechni') für erhöhte Anforderungen an die Arbeitsgeschwindigkeit in Advanced-Schottky-TTL-Schalt- kreistechbnik, realisiert sein. 4 Patentansprüche 1 Figur

Claims: Patentansprüche: 1. Empfangseinrichtung für eine bitserielle, asnchrone Ubertragungsstrecke für hohe Datenraten zum Zwecke einer Datenübertragung zwischen einer Datenquelle und einer Datensenke, vorzugsweise jeweils einem Rechner, mit einer Sendeeinrichtung und der Empfangseinrichtung, wobei in der Sendeeinrichtung eine Parallel/Seriell-Umsetzung und in der Empfangs einrichtung eine Seriell/Parallel-Umsetzung der Datensignalzeichen erfolgt, dadurch g e k e n n z e i c h n e t dass eine Steuereinrichtung (ST) vorgesehen ist, der ein Empfangssignal zugeführt wird, dass ein steuerbarer Oszillator (OSZ) vorgesehen ist, der mittelbar mittels eines Ausgangssignals der Steuereinrichtung (ST) gestartet wird, dass eine Laufzeitkette (L) vorgesehen ist, der das Empfangssignal zugeführt wird, dass ein erster Komparator (K1) und ein zweiter Komparator (K2) vorgesehen sind, die jeweils individuell mit Signaleingängen an Signalausgänge der Laufzeitkette (L) angeschlossen sind und überwachen, ob alle Pegel der zugeführten Signalelemente gleich sind oder nicht gleich sind, und für den Fall, dass die Signalpegel nicht gleich sind, entscheiden, dass die Signalimpulsflanke zu spät liegt (im ersten Komparator (K1) bzw. zu früh liegt (im zweiten Komparator (K2), dass ein erstes Flip-Flop (FF1) und ein zweites Flip-Flop (FF2) vorgesehen sind, deren Setzeingänge jeweils mit dem Signalausgang des ersten Komparators (K1) bzw. des zweiten Komparators (K2) verbunden sind, wobei eine Information "Flanke zu spät bzw. eine Information Flanke zu früh" gespeichert wird, dass ein Multiplexer (M) vorgesehen ist, dem die Ausgangs signale der Flip-Flops (FF1, FF2) zugeführt werden, wodurch der Multiplexer (M) so eingestellt wird, dass er die Periodendauer (T) des Oszillators (OSZ) in Stufen von dt in Richtung "grösser" bzw. in Richtung "kleiner2 korrigiert, und dass ein Schieberegister (SR) vorgesehen ist, dem ebenfalls das Empfangssignal zugeführt und mittels des Taktes des Oszillators (OSZ) eingetaktet wird, wonach das jeweils in dem Schieberegister (SR) phasenrichtig enthaltene Empfangssignalzeichen über die Signalausgänge des Schieberegisters (SR) bitweise an einen Pufferspeicher (PS) übergeben wird, an dessen Signalausgängen das betreffende Empfangssignalzeichen bitparallel abrufbar ist. 2. Empfangseinrichtung nach Anspruch 1, dadurch g ek e n n z e i c h ne t , dass der Oszillator (OSZ) als eine Laufzeitkette realisiert ist. 3. Empfangseinrichtung nach Anspruch 1, dadurch g ek e n n z e i c h n e t , dass die Schaltungselemente zumindest zum Teil in Schottky-TTL-Schaltkreistechnik realisiert sind. 4. Empfangseinrichtung nach Anspruch 1, dadurch g ek e n n z e i c h n e t , dass die Schaltungselemente zumindest zum Teil in Advanced-Schottky-Schaltkreistechnik realisiert sind.

Inventors: BREINTNER, RICHARD, DIPL.-ING., GROSSMANN, HEIN-PETER, STOCK, PETER, THINSCHMIDT, HANS, WAHR, ALFONS, DIPL.-INF.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1984
Main classification: H04L25
IPC codes: H04L7, H04L25