CIRCUIT ARRANGEMENT FOR THE GENERATION OF CHECK BITS

Abstract: 1. Circuit arrangement for the generation of check bits during the logic operation on two operands, characterized in that the two operands (X, Y) are supplied to two parallel arithmetic units (1a, 1b) with complementary input carries (Cin = 1, Cin = 0), the outputs of which are in each case connected to a check bit generator (2a, 2b), in that these are connected at the output to a first selection switch (3), and in that the first selection switch (3) is enabled by a decision logic (4) in which the result carry (CEi ) to be used as a basis for determining the result of the logic operation is determined.

Description: Schaltungsanordnung zur Prüfbiterzcuqunq Die Erfindung betrifft eine Schaltungsanordnung zur Prüfbiterzeugung bei der Verknüpfung zweier Operanden. Die ständig wachsenden Leistungsanforderungen an Datenverarbeitungsanlagen und ihre Zentralprozessoren machen Der raschere Verknüpfungseinheiten, wie beispielsweise Addierer oder Arithmetik-Logik-Einheiten (ALU), als deren Kernstücke erforderlich. Gleichzeitig besteht neben der raschen Ergebnisbereitstellung die dringende Notwendigkeit, deren Absicherung ebenfalls laufzeitgünstig zu realisieren. Dazu werden beispielsweise Bitfolgen zur Sicherung gegen Ubertragungsfehler und ähnliches, wortoder blockweise mit einem oder mehreren zusätzlichen Prüfbits versehen. Um zur Weiterverarbeitung ein vollständiges Ergebnis der Rechenoperation zu erhalten, muss deshalb im Anschluss an den eigentlichen Rechenvorgang die Generierung eines bzw. mehrerer Prüfbits erfolgen. Solche Ablauf vorgänge können die Zykluszeiten der Prozessoren direkt beeinflussen. Wenn die Bereitstellung der Prüfbits auf bekannte Weise seriell nach der Erzeugung des Verknüpfungsergebnisses stattfindet, so kann zwar ein Prozessorzyklus aus der Durchlaufzeit der eigentlichen Rechendaten bestehen, wenn die Voraussetzung dafür gegeben ist, dass die Berechnung der Prüfbits zeitlich überlappt in den nächsten Zyklus hineinreichen kann. Ist eine Überlappung jedoch nicht zulässig, so geht die Prüfbitgenerierung zusätzlich voll in die Zykluszeit ein. Der Erfindung lag daher die Aufgabe zugrunde, ein Laufzeitoptimum für die Bereitstellung der Prüfbits zu erhalten, um die Zykluszeit möglichst kurz zu halten. Diese Aufgabe wird dadurch gelöst, dass die beiden Operanden zwei parallelenRechenwerken mit komplementären Eingangsüberträgen zugeführt sind, deren Ausgänge jeweils an einem Prüfbitgenerator liegen, und dass diese ausgangsseitig mit einem Auswahlschalter verbunden sind. Die Prüfbiterzeugung kann also gleichzeitig mit der eigentlichen Rechenoperation erfolgen, wobei entsprechend den beiden "bedingten" Rechenergebnissen zwei alternative, bedingte Prüfbit-Zwischenergebnisse bestimmt werden. Das eine Zwischenergebnis wird unter der Annahme ermittelt, dass der Eingangs übertrag den Wert log. 1 hat. Die Berechnung des anderen Zwischenergebnisses erfolgt unter der Annahme, dass der Eingangs übertrag eine log. Null aufweist. Sobald der gültige Ergebnisübertrag in einer Entscheidungslogik, beispielsweise einer sog. carry-look-ahead - oder einer carry-deWision-Übertragserzeugung, feststeht, werden die zugeordneten, bereitstehenden Prüfbits ausgewählt. Zur gleichen Zeit wird in analoger Weise aus den vorbe reiteten Zwischenergebnissen über weitere Auswahl schal- ter das Endergebnis der Rechenoperation erzielt. Der wesentliche Vorteil der Erfindung besteht in der laufzeitgünstigen Bereitstellung der Prüfbits, die dadurch entsteht, dass die Erzeugung der alternativen Prüfbits schon bei geringer Verarbeitungsbreite äusserst rasch erfolgt, beispielsweise über EXOR-Gatter. Die Generierung der Prüfbits erfolgt innerhalb der Laufzeit, die zur Berechnung des Verknüpfungsergebnisses, also beispielsweise bei der Summen- oder Differenzbildung, auftreten. Die Art der die Prüfbits bereitstellenden Generierungseinrichtung kann dabei beliebig sein. Besonders vorteilhaft ist, dass die einfachste Schaltungsanordnung ausreichend ist, weil der Generierungsvorgang verdeckt, d.h. parallel zur Summen- und Ubertragabildung abläuft, die in der Regel eine nicht unerhebliche Laufzeit benötigt. Ferner kann die Verarbeitungsbreite der Verknüpfungseinrichtung, der Prüfbitgenerierung usw. beliebig sein. Da eine Gleichartigkeit der verwendeten Prüfbiterzeugungsschaltungen zwar möglich, aber nicht notwendig ist, ist die Voraussetzung für eine einfache Schaltungsentwicklung gegeben. Schliesslich zeichnet sich die Erfindung durch Einfachheit und Übersichtlichkeit der Gesamtschaltungsanordnung aus. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. Im folgenden wird die Erfindung anhand eines Ausführungsbeispieles weiter beschrieben. Die Fig. 1 bis 3 zeigen jeweils ein Beispiel einer Schal- tungsanordnung zur Prüfbiterzeugung. Wie Fig. 1 zeigt, sind zwei binärkodierte Operanten X, Y über Bitleitungen Xi+o bis Xi+j bzw. Yi+o bis Yi+j zwei parallelen Rechenwerken 1 a und 1 b mit komplemen tären Eingangsüberträgen Cin = 0, bzw. Cin = 1 zugeführt. Ihre Summenausgänge liegen jeweils an einem Prüfbitgenerator 2 a bzw. 2 b, deren Ausgänge mit einem ersten Auswahlschalter 3 verbunden sind. Ferner sind die Summenausgänge der Rechenwerke 1 a und 1 b so mit zweiten Auswahl schaltern 5 verbunden, dass jeweils Summenausgänge gleicher Wertigkeit an einem der zweiten Auswahl schalter 5 liegen. Die Ubertragausgänge der beiden Rechenwerke 1 a und 1 b sind einer Entscheidungslogik 4 zugeführt. Als Folge der komplementären Eingangsüberträge 0. = 0 in und Cin = 1 werden in den beiden Rechenwerken 1 a und in 1 b zwei bedingte alternative Rechenergebnisse er mittelt, die mit SO bis SO+j bzw. Si+ bis 1 i+0 so ¯ i+0 5i+j bezeichnet sind. Ferner wird in jedem Rechenwerk 1 a und 1 b ein "bedingter" alternativer Übertrag ermittelt, welcher mit U. bzw. U. bezeichnet ist. Die unteren ia ib indices i, j geben dabei die Wertigkeit der entsprechenden Bitstelle an. Aus den oberen Indices 0,1 ist abzulesen, ob unter der Bedingung eines Ubertrags des log. Wertes O bzw. 1 gerechnet wurde. Das tatsächliche Endergebnis der Rechenoperation kann aus den beiden alternativen Rechenergebnissen Jedoch erst dann ermittelt werden, wenn der tatsächliche, für die Rechenoperation relevante Ergebnis übertrag CEi bekannt ist. Dieser wird in der Entscheidungslogik 4 aus den alternativen Überträgen Üi-1 bis Üi-m ermittelt, welche bei der Verknüpfung von niederwertigeren Operanden (nicht dargestellt) erzeugt wird. In gleicher Weise wird ein Ergebnis übertrag C aus den beiden Uberträgen Üia und Üib zur Ermittlung eines Rechenergebnisses von höherwertigen Operanten verwendet. Mit diesen Ergebnisüberträgen CEi bzw. CEp sind die Steuereingänge der jeweils zugeordneten Auswahlachalter 3 bzw. 5 beaufschlagt. Zeitlich parallel mit der Ermittlung des Ergebnisübertrages CEi wird in den beiden Prüfbitgeneratoren 2 a und 2 b jeweils ein Prüfbit P. bzw. P. 1 ermittelt. Ent 1 1 sprechend den bedingten, alternativen Rechenergebnissen, aus denen sie ermittelt sind, sind auf diese Weise zwei bedingte alternative Prüfbits als Zwischenergebnisse bereitgestellt. Das Ergebnisprüfbit Pi ist am Ausgang des Auswahlschalters 3 abgreifbar, sobald der Ergebnisübertrag CEi zur Verfügung steht. Ferner ist dann das Rechenendergebnis S. bis Si+j an den Ausgängen der zweiten Auswahl schalter 5 abgreifbar. In Fig. 2 bestehen die beiden Operanten X, Y beispielhaft aus jeweils 8 Bits, die an den Bitleitungen X 0 bis X 7 bzw. Y O bis Y 7 abgreifbar sind. Die Schaltungsanordnung 6 zur Prüfbiterzeugung besteht wie in Fig. 1 aus zwei parallelen Rechenwerken 1 a und 1 b, welche mit komplementären Eingangsüberträgen Cin = O bzw. Cin = 1 beaufschlagt sind. Die Ausgänge der Rechenwerke 1 a und 1 b liegen an jeweils einem Prüfbitgeneratcr 2 a und 2 b. Diese liegen ausgangsseitig gemeinsam an einem Auswahlschalter 3. Das Verknüpfungsergebnis der beiden Operanten X, Y ist im wiedergegebenen Beispiel von einem Ubertrag abhängig, der von der Verknüpfung zweier niederwertigerer Operanden X', Y' in einer Recheneinheit 7 ermittelt wird. Das ist beispielsweise der Fall, wenn Datenwörter byte- oder digitweise miteinander verknüpft werden. Es findet nun parallel zu einer Rechenoperation, in welcher ein Verknüpfungsergebnis der beiden Operatoren X, Y berechnet wird, eine Prüfbiterzeugung (Paritätsbit Generierung) statt. Dazu werden in den beiden Rechenwerken 1 a und 1 b abhängig von den komplementären Eingangsüberträgen zwei alternative Verknüpfungsergebnisse ermittelt. Diese werden jeweils einem der als Paritätsbitgeneratoren ausgebildeten Prüfbitgeneratoren 2 a bzw. 2 b zugeführt. An deren Ausgängen sind somit entsprechend den unterschiedlichen Eingangsgrössen zwei alternative Prüfbits P0, P1 abgreifbar. Aus diesen als Zwischenergebnis bereitgestellten Prüfbits wird das gültige Ergebnisprüfbit P über den am Steuereingang des Auswahl schalters 3 anliegenden Eingangs übertrag CE ausgewählt, sobald dieser von der Recheneinheit 7 bereitgestellt ist. Der Eingangsübertrag CE ist in dem in Fig. 2 wiedergegebenen Beispiel der Ergebnisübertrag einer niederwertigeren gleichartigen Stufe, wie sie in einer sog. Bit-Slice-Technik eingesetzt werden. Wie das Beispiel in Fig. 3 zeigt, wird eine parallele Berechnung der Prüfbits P, P' in den wie in Fig. 2 scheibenweise1r angeordneten Schaltungsanordnungen 6, 7 dadurch erreicht, dass eine zentrale Entscheidungslogik 4 alle notwendigen Eingangüberträge CE, CE usw. erzeugt, die den Auswahl schaltern 3 in den einzelnen Scheiben zugeführt werden. 3 Patentansprüche 3 Figuren

Claims: Patentansprüche 1. Schaltungsanordnung zur Prüfbiterzeugung bei der Verknüpfung zweier Operanden, d a d u r c h g e k e n nz e i c h n e t, dass die beiden Operanden (X, Y) zwei parallelen Rechenwerken (1a, Ib) mit komplementären Eingangsüberträgen (Cin = 1, Cin = 0) zugeführt sind, deren Ausgänge jeweils an einem Prüfbitgenerator (2a, 2b) liegen, und dass diese ausgangsseitig mit einem ersten Auswahlschalter (3) verbunden sind. 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die Prüfbitgeneratoren (2a, 2b) als Paritätsbitgeneratoren ausgebildet sind. 3. Schaltungsanordnung nach einem der Ansprüche 1 oder, d a d u r c h g e k e n n z e i c h n e t, dass der erste Auswahlschalter (3) von einer Entscheidungslogik (4) angesteuert ist, in welcher der zur Ermittlung des Verknüpfungsergebnisses zugrunde zu legende Ergebnis übertrag (CEi) ermittelt wird.

Inventors: NUSSBAECHER, HANS KLAUS, DIPL.-ING., Nussbächer, Hans Klaus, Dipl.-Ing.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1984
Main classification: G06F11
IPC codes: G06F7, H03M13, G06F11