MEMORY CONTROL DEVICE, IN PARTICULAR FOR FAULT TOLERANT TELEPHONE EXCHANGE SYSTEMS

Abstract: 1. A Store control arrangement (Fig.1) - in particular for an error-tolerant telephone exchange system - for determining the freedom from errors of the address (Adr) and, if possible, for correcting the stored word (Infout) when this stored word (Infout) is read-out from a store (Mem) where - a section of a word (Infin), composed of digits or bits, generally comprises only a sub-quantity, formed for example by a mask, of the digit positions of this work (Infin), - the stored word (Infin, Infout) is protected section by section, e.g. in accordance with an SEC-DED - method, by means of parity digits (PBinf) in that each digit position of the stored word (Infin, Infout) is contained in a plurality of overlapping sections of the stored word (Fig.2) and in that a plurality of parity digit generators (PG1...PG6) are provided which each generate a parity digit, section by section, from digits, intermediately stored in a stored word digit storage cell, of the stored word (Infin, Infout), - the number of parity digit generator (PG1...PG6), which are each connected by one of their inputs to the stored word digit storage cell for a digit position of the stored word (Infin, Infout), and thus the number of sections which contain the respective digit position of the stored word (Infin, Infout) is in each case finite and odd-numbered, - the address is likewise protected in that from digits, intermediately stored in a respective address digit storage cell, of individual sections of the address the parity (PBadr) of the individual sections is determined by parity digit generators (PG1...PG6), - at the time of the input of the stored word (Infin) the parity digits (PBin), produced from the address (Adr) and the stored word (Infin), are stored in special storage locations of the store (Mem) assigned to each stored word (Infin), - at the time of the read-out of the stored word (Infout) the parity digits (PBout), stored in the respective special storage locations, are supplied, together with the respective address (Adr) and/or the parity digits (PBadr) determined from this address (Adr), to an error determining and correcting circuit (EDC) which (EDC) itself checks the correctness of the address (Adr) used for read-out, and which also checks the correctness of the read-out stored word (Infout), e.g. in accordance with an SEC-DED - method by means of syndromes formed the parity digits (PBadr, PBout) and, in the event that the read-out stored word (Infout) contains an error, if possible corrects this error, in that at least - in the error determining and correcting circuit (EDC) single errors in the stored words (Infout), derived from the syndrome are in each case corrected, - but errors in the address (Adr) derived from the syndromes an multiple errors in the stored word (Infout) derived from the syndrome trigger an alarm and/or a repetition of the read-out procedure, caracterized in that - the address (Adr) is also protected section by section by means of parity digits in such manner that each digit position of the address (Adr) is contained in a plurality of overlapping sections of the address (Adr) which are each checked independently by parity formation, - each section of the address (Adr) generally comprises only a sub-quantity, formed for example by a mask, of the digit positions of the address (Adr) (Fig.2) and - the number of parity digit generators (PG1...PG6), which are each connected by one of their inputs to the address digit storage cell for a digit position of the address (Adr), and thus the number of sections containing this respective digit position of the address (Adr) - is in each case finite and even-numbered.

Description: Speichersteueranordnung, insbesondere für ein fehlertorantes FernsDrech-Vermittlungssystem. Die Erfindung betrifft eine spezielle elektronische Anordnung, nämlich die im Oberbegriff des Patentanspruchs 1 definierte Speichersteueranordnung. Die Erfindung wurde insbesondere für ein fehlertolerantes Fernsprech-Vermittlungssystem entwickelt, welches eine-- im allgemein Zogar mehrere - extrem zuverlässig verfügbare Zentralsteuereinheiten mit Speichern enthält, wobei Adressierfehler erkannt und Fehler, welche sich in die gespeicherten Speicherworte einschleichen, nach Möglichkeit nicht nur erkannt, sondern sogar selbsttätig korrigiert werden sollen. Bei diesen Speicherworten handelt es sich z.B. um in die Speicher eingeschriebene Belegungszustände, Anforderungen, Quittungen, Zuteilungen von Rufnummern zu Koppelfeldanschlüssen, Prioritäten überwachungen, Startsignale für selbsttätige Uberprüfun- gen usw. Die erfindungsgemässe Speichersteueranordnung ist Jedoch grundsätzlich auch auf sonstige Speicher -an- wendbar, deren Betrieb gegen Fehler möglichst gut gesichert sein soll. Die im Oberbegriff des Patentanspruchs 1 definierte spezielle Speichersteueranordnung ist für sich durch die DE-PS 26 55 653 vorbekannt. Dieser von der Erfindung weitergebildete Stand der Technik gestattet für sich bereits, - nicht nur'das Speicherwort insbesondere nach einem Hamming-Code bzw. SEC-DED-Code zu prüfen, also einen Einfachfehler des Speicherwortes zu korrigieren und Mehrfachfehler dieses Speicherwortes zu e-L###en,bzw. bei Mehrfachfehlern dieses Speicherwortes einen Alarm oder eine Wiederholung des Lesevorganges auszulösen, sondern auch die Adresse auf Fehler dahingehend zu überwachen, dass Jedenfalls ein einfacher Fehler der Adresse einen Alarm und/oder eine Wiederholung des Lesevorganges auslösen kann, wobei der Aufwand an zusätzlichen Speicherplätzen zur Ermöglichung der Fehlersicherung der Adresse gering ist - im Stand der Technik ist nämlich sogar eine Va riante dieser Speichersteueranordnung beschrieben, bei welcher das dort zunächst einzige, aus der Adresse ge bildete Paritätbit so mit mehreren Paritätbits des Speicherwortes logisch verknüpft wird, dass überhaupt kein zusätzlicher eigener Speicherplatz für das Pari tätbit der Adresse im Speicher vorgesehen sein muss. Die Erfindung verbessert diesen Stand der Technik, um zu gestatten, auch Mehrfachfehler der Adresse mit sehr hoher Sicher heit erkennen zu können bzw. und/oder eine Wiederholung des Lesevorganges auslösen zu können, selbst wenn ein Grossspeicher mit entsprechend hoher Anzahl der Bitstellen der Adresse verwendet wird - statt, wie beim Stand der Technik, etwa in der ffäifte der Fäl le unentdeckt zu bleiben, wodurch also, Jedenfalls fast immer, vermieden wird, dass ein Mehrfachfehler in der Adresse des Speicher wortes nicht erkannt wird oder einen korrigierbaren Spei cherwort ( einfach) fehl er vortäuscht, und trotzdem den Aufwand für die Abspeicherung von AdreB- paritätbits niedrig halten zu können, z.B. oft Jed weden zusätzlichen Aufwand an Speicherzellen zur Spei cherung von Adressparitätbits völlig unterlassen zu können. Der Einfachheit der sprachlichen Formulierung wegen wurden soeben und werden im folgenden stets #Bits",ins- besondere#Paritätbits", statt allgemeiner Digits" erwähnt, weil im Regelfall bekanntlich die Verwendung binärer Signale gegenüber Digits mit mehr als zwei Zuständen bevorzugt wird. Das Prinzip der Erfindung ist Jedoch auch allgemein,z.B. auf Speicherworte, Adressen und Paritätangaben,aus Digits statt aus Bits anwendbar. In der vorliegenden Beschreibung werden also Jedoch vor allem Beispiele mit binären Digits, also Bits, erläutert. Die in den Unteransprüchen angegebenen Weiterbildungen gestatten zusätzliche Vorteile, nämlich die Massnahme gemäss Patentanspruch 2, keine zusätzlichen Speicherzellen zur Speicherung der Paritätdigits bzw. Paritätbits der Adresse zu benö tigen, 3, den zusätzlichen Aufwand an Paritätdigit- bzw. Pari tatbiterzeugern zur Bildung der Paritäten der Adresse auf Null reduzieren zu können, 4, mit Jeweils drei sich überlappenden Abschnitten pro Bitstelle des Speicherwortes und damit mit besonders wenigen Paritätbiterzeugern,zur Erzeugung der einzu speichernden Paritätbits der Adresse und des Speicher wortes und zur Erzeugung der beim Lesen benötigten Paritätbits der Adresse,im Idealfall auszukommen, sowie 5, käufliche Bausteine, welche eine Fehlererkennungs und -korrekturschaltung enthalten, statt speziell entwickelte Sonderschaltungen dieser Art verwenden zu können. Die Erfindung und Weiterbildungen derselben werden anhand der in den beiden Figuren gezeigten AusfUhrungsbei- spiele noch detaillierter beschrieben, wobei Figur 1 ein aus käuflichen Bausteinen herstellbares, der Uber sichtlichkeit wegen nur grob skizziertes Ausf=hrungs- beispiel der Erfindung, sowie 2 ein auf Figur 1 zugeschnittenes Beispiel für die Ver bindungen der verschiedenen Paritätbiterzeugereingän ge mit den Jeweiligen Speicherzellen der betreffenden Bitstellen der Adresse und des Speicherwortes zeigen. Das in Fig. 1 gezeigte Beispiel einer erfindungsgemässen Speichersteueranordnung dient zur Feststellung der Fehlerfreiheit der Adresse Adr,und nicht nur zur Feststellung der Fehlerfreiheit sondern. nach Möglichkeit auch zur Korrektur des Speicherwortes Infout,beim Lesen dieses Speicherwortes Infout aus einem Speicher Mem. Zur Überprüfung des gelesenen Speicherwortes Infout wird dieses gelesene Speicherwort Infout und in der gleichen Weise das einzuschreibende Speicherwort Infin, also das Speicherwort, in mehrere sich überlappende Abschnitte eingeteilt, wobei ein solcher Abschnitt des aus Bits gebild#Speicherwortes Infin, Infout in der Regel Jeweils nur eine, z.B. durch eine Maske gebildetete, Untermenge der Bitstellen dieses Specherwortes Infin, Infout erfasst;-.vgl. das in Fig. 2 gezeigte konkrete Beispiel dafür, worin die hier sechs sich überlappenden Abschnitte des hier 16-stelligen Speicherwortes durch ¯X"-Zeichen in den erfassten Untermengen markiert sind. Das Speicherwort Infin, Infout ist bei dem in Fig. 2 gezeigten Beispiel abschnittsweise nach einem der für sich bekannten SEC-DEI-Verfahren durch Paritätbits gesichert, indem jede Bitstelle des Speicherwortes Infin, Infout in dieser Weise jeweils in mehreren sich überlappenden Abschnitten des Speicherwortes enthalten ist, vgl. z.B. AMD, Am2960 Series Dynamic Memory Support Handbook 1981, S.1 bis 44, insb.Table IV auf 5. 15sTable X auf S. 18 und andere Bei spiele z.B. in Table XII auf S. 22, sowie AMD, The Designers' Guide '80 1980, S. 5-1 bis 5-16, insbesondere Table IV auf S. 5-7, Table VII auf S. 5-9 und Table X auf S. 5-12. Es sind mehrere Paritätbiterzeuger PG1...PG6 angebracht, die z.B. Jeweils durch die käuflichen Bausteine SN74S280N, z.3. hergestellt von Texas Instruments, realisiert sind. Den Eingängen des Paritätbiterzeugers wird Jeweils ein solcher Abschnitt zur Erzeugung des zugehörenden Paritätbits zugeleitet, so dass jede- Bitstelle-Speicherzelle des Speicherwortes Infin, Infout Jeweils mit einem Eingang mehrerer Paritätbiterzeuger PGX verbunden ist, wobei die verschiedenen so erzeugten Paritätbits untereinander nachträglich in für sich bekannter Weise verknüpft werden können, z.B. mittels EXCLUSIV-0DER-Gliedern. Diese Paritätbiterzeuger PG1.. .PG6 erzeugen damit also abschnittsweise aus den in Je einer Speicherwortbit-Speicherzelle zwischengespeicherten Bits des hier 16-stelligen Speicherwortes Infin, Infout Jeweils ein Paritätbit. Die Adresse Adr wird, wie nech genauer erläutert werden wird, ebenfalls gesichert, indem,aus den in Je einer Adressbit-Speicherzelle zwischengespeicherten Bits der Adresse¯ und zwar bei den in Fig. 1 und 2 erläuterten Beispielen,# wieder durch die Paritätbiterzeuger PG1...PG6,die Paritätbits der Adresse PBadr z.B. nach dem in Fig. 2 gezeigten Schema ermittelt werden. Dann wird gemäss Fig. 1 beim Einschreiben des Speicherwortes Infin die gesamte Summe der aus der Adresse Adr ¯und dem Speicherwort Infin erzeugten Paritätbits PBin in besonderen Speicherplätzen des Speichers Mem, die jeweils Jedem Speicherwort Infin zugeordnet sind, gespeichert. Beim Lesen des Speicherwortes Infout wird sowohl die Adressen Adr als auch das Speicherwort Infout überprüft, vor allem um Fehler beim Einschreiben, Speichern und Lesen zu erfassen. Dazu kann, vgl. Fig. 1 und 2,beim Lesen nach dem gleichen Code wie beim Einschreiben geprüft werden. Es werden dazu also z.B. mittels der Paritätbiterzeuger PG1...PG6 wieder die Paritätbits PBadr der Adern Adr erzeugt (Infin liegt zu dieser Zeit nicht an, bzw. die betreffenden Eingänge der Paritätbiterzeuger können, z.B. mittels Schalter, totgelegt werden). Dadurch werden beim Lesen, aus den Bits der Adresse Adr durch die Paritätbiterzeuger PG1...PG6,nun die Paricät- bits der Adresse PBadr ermittelt. Beim Lesen des Speicher- wortes Infout können demnach die in den betreffenden besonderen Speicherplätzen gespeicherten Paritätbits PBout, zusammen mit der Jeweiligen Adresse Adr und/oaer zusammen mit der aus dieser Adresse Adr z.B. gemäss Fig.1 ermittelten Paritätbits PBadr, einer Fehlerermittlungsund -korrekturschaltung EDC zugeleitet werden. Diese Schaltung EDC kann z.B. durch den käuflichen Baustein Am2960, hergestellt z.B. von Advanced Micro Devices = AMD, realisiert werden, vgl. die beiden oben genannten Druckschriften von AMD. Diese Fehlerermittlungs- und -korrekturschaltung EDC überprüft dann nach dem Lesen ihrerseits die Adresse Adr auf Richtigkeit, ebenso-das gelesene. Speicherwolrt Infout z.B. nach einem SEC-DED-Verfahren, bevorzugt allein mittels der aus den Paritätbits PBadr, BPout gebildeteten Syndromen,#. Danach liefert die Schaltung EDC das geprüfte korrekte Speicherwort Infout als Infcorr, bei korrigierbarez fehlerhaften Speicherwort Infout liefert sie das korrigierte Speicherwort Infeorr.Die Fehler ermittlungs und -korrekturschaltung EDC korrigiert also zumindest die aus dem Syndrom jeweils abgeleiteten Einfachfehler der Speicherworte Infout wenn nicht sogar in Sonderfällen auch noch Mehrfachfehler des Speicherwortes Infout. Aus einem aus dem Syndrom abgeleiteten Fehler der Adresse Adr jedoch sowie aus weiteren, aus dem Syndrom abgeleitete Mehrfachfehlern des Speicherwortes Infout bildet aber die Schaltung EDC ein Alarmsignal und/oder löst eine Wiederholung des Lesens aus. Bei der Erfindung wird auch die Adresse Adr abschnittsweise durch Paritätbits gesichert, also de facto so, dass jede Bitstelle der Adresse Adr Jeweils in mehreren sich überlappenden, Jeweils für sich durch Paritätbildung überprüften Abschnitten der Adresse Adr enthalten ist,- wobei jeder Abschnitt der Adresse Adr in der Regel nur eine, z.B. durch eine Maske gebildete, Untermenge der Bitstellen der Adresse Adr erfasst, vgl. die Verdrahtungsvorschrift gemäss Fig. 2. Eine wichtige Besonderheit der Erfindung besteht darin, dass die Anzahl der - mit jeweils einem ihrer Eingänge mit der Adressbit-Speicherzelle für eine Bitstelle der Adresse Adr verbundenen - Paritätbiterzeuger, vgl. PGl. . .PG6, Jeweils geradzahlig ist. Dadurch ist auch die Anzahl der diese betreffende Bitstelle der Adresse Adr enthaltenden Abschnitte der Adresse Jeweils endlich und geradzahlig - vgl. das in Fig. 2 gezeigte Beispiel, worin jede Bitstelle der Adresse Adr jeweils zu zwei Abschnitten gehört. Die Anzahl der - Jeweils mit einem ihrer Eingänge mit der Speicherwortbit-Speicherzelle für eine Bitstelle des Speicherwortes Infin, Infout verbundenen - Paritätbitgeneratoren, vgl. wieder PG1...PG6,ist aber Jeweils ungeradzahlig, wodurch die Anzahl der die betreffende Bitstelle des Speicherwortes Infin, Infout enthaltenden Abschnitte Jeweils endlich und ungeradzahlig ist. Vgl. damit wieder das in Fig. 2 gezeigte Beispiel, worin jede Bitstelle des Speicherwortes Infin, Infout Jeweils zu drei Abschnitten gehört. Falls ein Speicherwort Infout unter einer fehlerhaften Adresse Adr gelesen wird, dann passen die gelesenen Paritätbits, ähnlich wie bei Speicherwortfehlern, nahe- zu nie zu den aus der Jeweiligen Adresse Adr und den gelesenen Speicherwort Infout nach dem Lesen neu gebildeten Paritätbits und es entstehen Syndrome. Weil bei der Erfindung die Anzahl der Abschnitte ¯zu' denen eine fehlerhafte Bitstelle der Adresse Adr gehört, stets geradzahlig ist, vgl. Fig. 2, können auch bei Adressmehrfachfehlern, also bei Adressen Adr mit mehreren Fehler haften Bits, nur geradzahlige Syndrommuster entstehen, also Muster der nicht übereinstimmenden Stellen der ge speicherten und der neu gebildeten Paritätbits - anders als beim Stand der Technik gemäss DE-PS 26 55 653. Ge radznhlige Syndrommuster führen dazu, dass diese Adressfehler, ebenso wie ein Adressfehler mit nur einem einzigen fehlerhaften Bit, als ein nicht korrigierbarer Fehler entsprechend zuverlässig erkennbar wird. Im Gegensatz dazu entstehen bei den Speicherworteinfachfehlern ungeradzahlige Syndrommuster, die eine Korrektur auslösen. Durch die Erfindung wird also vermieden, dass ein einfacher oder mehrfacher Fehler in der Adresse Adr einen korrigierbaren Speicherwortfehler vortäuscht. Da die Verfälschung mehrerer Adressbits immer geradzahlige Syndrommuster erzeugt,- können auch solche Adressfehler in den meisten Fällen, spontan nach dem Lesen unter der falschen Adresse, erkannt werden. Wenn keine zusätzli- chen Speicherwortfehler auftreten, werden solche Adressfehler nur dann nicht erkannt und alarmiert, wenn das resultierende Syndrommuster Sull Syndrome enthält, was sehr selten der Fall ist. Man kann die Verdrahtungen, vgl. Fig. 2, damit die Zuordnung von Adressbits zu Abschnitten, so auslegen,dass die Erkennungsunsicherheit von Adressmehrfachfehlern besonders klein ist. Bei einer Verdrahtung gemäss Fig. 2 als Beispiel werden nur 15 von 511 möglichen solchen Verfälschungen der niederwertigsten 9 Adressbits nicht als Fehler erkannt. Bei einer Speichersteueranordnung gemäss DE-PS 26 55 653 werden hingegen 255 von 511 solchen Verfälschungen nicht erkannt, also etwa die Hälfte dieser Fälle. Zusätzliche Paritätbiterzeuger, vgl. PG1, die nur die Parität der Adresse oder die Parität eines Adressabschnit- tes erzeugen, können bei der Erfindung vermieden werden. Der Aufwand an Paritätbiterzeugern, d.h. ihre Anzahl, vgl. PG1...PG6, kann nämlich gleich gross wie bei alleiniger Fehlerüberprüfung des Speicherwortes Infin, Infout dadurch gemacht werden, dass jeder @dre@- Paritätbiterzeuger aritätbiterzeugernicht nur aus einem Abschnitt der Adresse Adr, vgl. Fig. 2, auch sondern aus einem Abschnitt des Speicherwortes Infin, Infout ein diesen beiden Abschnitten gemeinsames Paritätbit K#.. .K5=PBin erzeugt. Zur Erzeugung der Adress Paritäten aus den Adressabschnitten können also Jene Paritätbiterzeuger mit verwendet werden, die ohnehin schon zur Sicherung der Jeweiligen Speicherworte Infin, Infout verwendet werden. Da dann die ohnehin schon vorhandenen Paritätbiterzeuger, vgl. PG1...PG6, mitverwendet werden, ist für diese Weiterbildung der Erfindung kein zusätz locher Speicherplatzbedarf für Paritätbits der Adresse erforderlich. Der Aufwand für Paritätbiterzeuger ist auch schon dann gering, wenn die maximale Anzahl der Abschnitte, in denen eine Bitstelle der Adresse Adr enthalten ist,kleiner ist als die kleinste Anzahl der Abschnitte, in denen eine Bitstelle des Speicherwortes Infin, Infout enthalten ist. Besonders zuverlässig ist eine Weiterbildung gesichert, vgl. Fig. 2, wenn die Anzahl der Abschnitte, in denen eine Bitstelle der Adresse Adr enthalten ist, stets zwei ist, wenn die An Zahl der Abschnitte, in denen eine Bitstelle des Speicherwortes Infin, Infout enthalten ist, stets drei ist, und wenn aber die Anzahl der Paritätbitstellen grösser als drei, z.B. sechs, ist. In diesen Falle ist mit der in Fig. 2 gezeigten Verdrahtungsvorschrift trotzdem noch ein SEC-DED-Verfahren, z.B. mittels des ED-3austei- nes Am296O,möglich, um Einfachfehler des Speicherwortes korrigieren zu können, Besonders dann, wenn aus den - beim Lesen des Speicherwortes Infout mitausgelesenen, in den betreffenden besonderen Speicherplätzen gesDei- cherten Paritätsbits PBout-mitte7s ExK:LUSIV-ODER-Ver- knüpfungen, vgl. Mixdown, die Jeweiligen Adress-Paritätbits PBadr eleminiert werden, bevor die dadurch erhaltenen Speicherwort-Paritätbits PBinf der SEC-DED-Fehler- ermittlungs- und -korrekturschaltung EDC zusammen mit dem ausgelesenen Speicherwort Infout zugeleitet werden. kann die Schaltung EDC durch einen käuflichen Baustein realisiert werden. In diesem Falle braucht man nämlich zur Überprüfung des gelesenen Speicherwortes Infout keine spezielle, an die Erfindung angepasste Schaltung EDC,da die Paritätbits PBinf keine Verknüpfung bzw. keine Überlage- rung mehr mit den aus der Adresse Adr ermittelten Paritäten enthalten,wenn die Adresse fehlerfei war.Die'Parität- bits PBinf entsprechen dann ja nur mehr alleine dem Bitmuster des Jeweiligen Speicherwortes Infout bzw. Infin. AdreBfehler äussern sich aber bei dieser We'iterbildung trotzdem noch wie geradzahlige Mehrfachfehler des Speicherwortes Infout,so' dass die Schaltung EDC bei Adressein- fach- und -mehrfachfehlern wie auf einen Speicherwortzweifachfehler mit Alarm undfoder mit der Auslösung der Wiederholung des letzten Lesevorganges reagiert. Da auch die EXKLUSIV-ODER#Verknüpfung mittels käuflicher Baustei- ne realisierbar sind, kann also die ganze, in Fig. 1 gezeigte Weiterbildung, trotz ihrer erfindungsgemässen Verdrahtung gemäss z.B. Fig. 2, im wesentlichen aus käuflichen Bausteinen,demanch entsprechend sehr preiswert ohne grosse Sonderentwicklung von Sonderbausteinen realisiert werden. Überdies gibt es - sogar käufliche - Schaltungen EDC, z.B. den bereits genannten Baustein Am2960, die in sich bereits eigene Paritätbiterzeuger von solcher Verschaltungsart und (einstellbarer) Betriebsart enthalten, dass die Eingänge und Ausgänge dieser eigenen Paritätbiterzeuger über die Pins der Bausteine dann so unmittelbar von aussen zugänglich sind, dass diese EDC-Bausteine dann auch ¯für sich betrachtet, als Paritätbiterzeuger verwendbar sind. Solche EDC-Bausteine ermöglichen es, separate Paritatbiterzeuger, vgl. PG1.. .PG6 in Fig. 1, - zumindest zum Teil - wegzulassen, indem die eigenen Paritätbiterzeuger dieser EDC-Bausteine zur Erzeugung der Paritätbits, z.B. PBin und/oder PBadr mitausgenutzt werden. Zum Beispiel kann man dann aber auch trotzdem noch separate Paritätbiterzeuger PG1.. .PG6, aber mit dann geringerer Anzahl von Eingängen, anbringen, um damit nur noch die Paritätbits PBadr zu erzeugen, da die Paritätbits PBin vom EDC-Baustein erzeugt werden. 2 Figuren 5 Patentansprüche

Claims: Patentansprüche. 1. Speichersteueranordnung (Fig.1) - insbesondere für ein fehlertolerantes Fernsprech-Vermittlungssystem -, zur Feststellung der Fehlerfreiheit der Adresse (Adr) und, nach Möglichkeit, zur Korrektur des Speicherwortes (Infout) beim Lesen dieses Speicherwortes (Infout) aus einem Speicher (Mem), wobei - ein Abschnitt eines aus Digits bzw. Bits zusammenge setzten Wortes (Infin) in der Regel Jeweils nur eine, z.B. durch eine Maske gebildetete, Untermenge der Di bitstellen dieses Wortes (Infin) erfasst, - das Speicherwort (Infin, Infout) abschnittsweise, z.B. nach einem SEC-DED-Verfahren, durch Paritätdigits (PBinf) gesichert ist, indem Jede Digitstelle des Speicherwortes (Infin, Infout) Jeweils in mehreren sich überlappenden Abschnitten des Speicherwortes ent halten ist (Fig.2), und indem mehrere Paritätdigitser zeuger (PGi...PG6) vorhanden sind, die abschnittsweise aus, in Je einer Speicherwortdigit-Speicherzelle zwi schengespeicherten Digits des Speicherwortes (Infin, Infout) Jeweils ein Paritatdigit erzeugen, - die Adresse ebenfalls gesichert ist, indem aus, in Je einer Adressdigit-Speicherzelle zwischengespeicherten,Di gits der Adresse durch Paritätdigiterzeugung (po1... PG6) die Parität (PBadr) ermittelt wird, - beim Einschreiben des Speicherwortes (Infin) die aus der Adresse (Adr) und dem Speicherwort (Infin) erzeug ten Paritätdigits (PBin) in besonderen Speicherplätzen des Speichers (Mem), die Jeweils Jedem Speicherwort (Infin) zugeordnet sind, gespeichert werden, - beim Lesen des Speicherwortes (Infout) die in den be treffenden besonderen Speicherplätzen gespeicherten Paritätdigits (PBoui), zusammen mit der Jeweiligen Adresse (Adr) und/oder der aus dieser Adresse (Adr) ermittelten Parität (PBadr), einer Fehlerermittlungs und korrekturschaltung (EDC) zugeleitet werden, die (EDC) ihrerseits die Adresse (Adr) auf Richtigkeit und das ausgelesene Speicherwort (Infout), z.B. nach einem SEC-DED-Verfahren, mittels aus den Paritätdigits (PBadr, BPout) gebildeteten Syndromen überprüft und nach Möglichkeit korrigiert , indem zumindest --- in der Fehlerermittlungs- und -korrekturschaltung (EDC) aus dem Syndrom abgeleitete Einfachfehler der Speicherworte (Infout) Jeweils korrigiert werden, aber aus dem Syndrom abgeleitete Fehler der Adresse (Adr) sowie aus dem Syndrom abgeleitete Mehrfach fehler des Speicherwortes (Infout) einen Alarm und/ oder eine Wiederholung des Lesens auslösen, d a d u r c h g e k e n n z e i c h n e t , dass - auch die Adresse (Adr) abschnittsweise durch' Parität- digits so gesichert ist, dass Jede Digitstelle der Adresse (Adr) jeweils in mehreren, sich überlappenden, Jeweils für sich durch Paritätbildung überprüften Ab schnitten der Adresse (Adr) enthalten ist, - jeder Abschnitt der Adresse (Adr) in der Regel nur eine, z.B. durch eine Maske gebildete, Untermenge der Digitstellen der Adresse (Adr) erfasst (Fig. 2), - die Anzahl der - mit Jeweils einem ihrer Eingänge mit der Adressdigit-Speicherzelle für eine Digitstelle der Adresse (Adr) verbundenen - Pafltätdigitserzeugen (PG1...PG6), und damit die Anzahl der - diese be treffende Digitstelle der Adresse (Adr) enthaltenden Abschnitte Jeweils endlich und geradzahlig ist, - aber die Anzahl der - Jeweils mit einem ihrer Eingän ge mit der Speicherwortdigit-Speicherzelle für eine Digitstelle des Speicherwortes (Infin, Infout) ver bundenen - Paritätdigitserzeuger - (PG1.. .PG6), und damit die Anzahl der - die betreffende Digitstelle des Speicherwortes (Infin, Infout) enthaltenden - Ab schnitte jeweils endlich und ungeradzahlig ist. 2. Speichersteueranordnung nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass - Jeder, aus einem Abschnitt der Adresse (adr) ein Pari tätdigit (PBadr) erzeugende, Paritätdigiterzeuger (PGi. . .PG6) zugleich aus einem Abschnitt des Speicher wortes (Infin, Infout) ein diesen beiden Abschnitten gemeinsames Paritätdigit (PBin) erzeugt. 3. Speichersteueranordnung nach Patentanspruch 1.oder 2, d a d u r c h g e k e n n z e i c h n e t , dass - die maximale Anzahl der Abschnitte, in denen eine Di gitstelle der Adresse (Adr) enthalten ist, kleiner ist als die kleinste Anzahl der Abschnitte, in denen eine Digitstelle des Speicherwortes (Infin, Infout) enthal ten ist. 4. Speichersteueranordnung nach Patentanspruch 3, d a d u r c h g e k e n n z e i c h n e t , dass - die Anzahl der Abschnitte, in denen eine Bitstelle der Adresse (Adr) enthalten ist, stets zwei ist, - die Anzahl der Abschnitte, in denen eine Bitstelle des Speicherwortes (Infin, Infout) enthalten ist, stets drei ist, - aber die Anzahl der Paritätbitstelien grosser als drei, z.B. sechs, ist (Fig. 2). 5. Speichersteueranordnung nach einem der vorhergehenden PatentanspPUche, d a d u r c h g e k e n n z e i c h n e t , dass - - aus den, beim Lesen des Speicherwortes (Infout) aus den betreffenden besonderen Speicherplätzen gelesenen, Pa ritätdigits (PBout) mittels EXKLUSIV-ODER-Verknifpfunger (Mixdown) die Jeweiligen Adress-Paritätdi gits (PBadr) eleminiert werden, und die dadurch erhaltenen Speicher wort-Paritätdigits (PBinf) der SEC-DED-Fehlere=itt- lunge und korrekturschaltung (EDC) zusammen mit dem gelesenen Speicherwort (Infout) zugeleitet werden.

Inventors: KNEFEL, HANS-WERNER, ING. GRAD.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1984
Main classification: G06F11
IPC codes: G06F11, G06F12