MODULAR INTEGRATOR

Abstract: 1. A modular integrator capable of integrating m signals, comprising at least p bits M0 to Mp-1 under the control of a signal constituted by two bits Y1 and Y0 , characterized in that it comprises at least one elementary operator (1) having a first register RI (102) for receiving the successive signals to be integrated, a second register X (103) for receiving a recycling signal including n bits (n =< p + integer part of [log2 m]) and for delivering the integrated signal constituted by n bits I0 to In-1 , decoding circuits D (112 to 117) for receiving the control signal, an adder (110) equipped with a carry-over input for receiving the control bits Y1 and with a carry-over output, and a circuit S (111) for delivering the recycling signal obtained according to the Booth algorithm between the signal to be integrated, the recycling signal obtained by means of the signal to be integrated on the one hand and of the recycling signal obtained during the preceding clock period on the other hand, these two signals being combined under the control of the control signal (Y1 , Y0 ).

Description: INTECRATEUR MODULAIRE La présente invention se rapporte aux intégrateurs modulaires qui permettent d'effectuer la sommation d'une série de nombres binaires selon une règle déterminée, pour obtenir par exemple l'intégrale de la fonction représentée par cette série de nombres. Dans la demande de brevet N0 82 21 627 déposée par la demanderesse le 23 décembre 1982, on a décrit un opérateur élémentaire susoeptible d'être intégré dans un circuit prédiffusé du commerce et qui fonctionne en utilisant l'algorithme de Booth. Un tel opérateur élémentaire représenté sur la figure 1 permet de réaliser une multiplication partielle entre un nombre X comportant sept bits (dont le signe) et deux bits Y1 et YO d'un nombre Y, soit une multiplication 7x2 avec conservation du signe. L'opérateur de la figure 1 comprend trois registres d'entrée iOl, 102, 103 qui permettent de recevoir les données en entrée. Le registre 101 comprend sept cases qui permettent de mémoriser notamment les bits de poids forts de Y non utilisés dans l'opérateur. Ce registre est muni d'une sortie sur laquelle on trouve une recopie de l'entrée après le pas d'horloge H appliqué au registre par quatre dispositifs de retard 104 à 107 en série destinés à améliorer le comportement du circuit. Le registre 102 comprend neuf cases qui permettent de mémoriser les neuf bits de poids forts d'un résultat intermédiaire I. Le registre 102 est aussi muni d'une sortie qui recopie son entrée sous la commande de H (disponible en sortie du dispositif à retard 104). Le registre 103 comprend dix cases qui permettent de mémoriser les sept bits du nombre X, ainsi que trois bits supplémentaires. Ces bits supplémentaires comprennent un bit R de poids faible, dit de recoupe Les deux autres bits supplémentaires sont deux bits de poids forts qui recopient le bit de signe de X et permettent lors des opérations de garder ce signe. En effet l'opération 2X (ou -2X) se traduit par un décalage d'un bit à gauche, et il est de plus nécessaire de prévoir le cas où l'addition des signes délivre une retenue et donc nécessite encore un autre bit à gauche. Ce registre 103 est également muni d'une sortie qui recopie son entrée sous la commande de H en sortie du dispositif à retard 105. Cette sortie du registre 103 est appliquée à un dispositif de calcul 108 suivi d'un multiplexeur 109. Ce dispositif de calcul effectue sur l'ensemble des dix bits les opérations X (transfert direct), X (complé- mentation bit à bit de X), 2X (décalage d'un bit à gauche), et 2X (complémentation suivie d'un décalage à gauche). Le multiplexeur 109 sélectionne le résultat de l'une de ces quatre opérations sous la commande de deux signaux binaires qui représentent respectivement Y1 et un signal B = (YQ Q Q). Ces signaux sont obtenus d'une manière décrite plus loin. Le multiplexeur est concu pour ne sélectionner que les neuf bits de poids forts en éliminant ainsi le bit de recoupe qui a servi dans la multiplication par 2 et qui n'est plus utile ensuite. Le nombre en sortie du multiplexeur 1Q9 est additionné à I, disponible en sortie du registre 102% dans un additionneur de neuf bits 110. Cet additionneur est muni d'une entrée et d'une sortie de retenue. Pour l'usage de l'opérateur en multiplieur 7x2 cascadable on applique, par sablage externe, le bit Y1 sur l'entrée de retenue de l'additionneur. En effet, comme on le connatt de l'algorithme de bots, l'addition de -x et - 2X est à faire seulement lorsque Y1 = 1. Comme on dispose de X et 2X, en sortie du multiplexeur 1Q9 dans oe cas, le fait de rajouter 1 par l'entrée de retenue donne bien -x et -2X en complément à 2, qui est le code utilisé. La sortie de l'additionneur, ainsi que la sortie du registre 102, sont appliqués à un multiplexeur 111 qui sélectionne l'un de ces deux signaux sous la commande d'un signal A = (YO @ Q) U (Y1 #'Y#, obtenu de la manière expliquée plus loin, et délivre le signal Sj. Les deux bits Q et YO, sont appliques à une porte OU-exclusif 112 qui délivre le signal B. Ce signal B est mémorisé dans une bascule mattre- esclave 113 pour etre appliqué au multiplexeur 109. Cette bascule est commandée par l'horloge H en sortie du dispositif à retard 107. Le bit Y1 en provenance de l'étage précédent est mémorisé dans une bascule maltre-esdave 114 pour être appliqué au multiplexeur 109. Cette bascule est commandée par lthorloge H directement. Les deux bits YO et Y1 sont également appliqués à une porte 0O exclusif 115 dont la sortie est connectée à une porte OU 116. L'autre entrée de cette porte reçoit le signal B, et sa sortie délivre le signal A. Ce signal A est mémorisé dans une bascule maître-esdave 117 pour être appliqué au multiplexeur 111. Cette bascule est commandée par l'horloge H en sortie du dispositif à retard 106. Les signaux X et Yl, nécessaires pour l'étage suivant, sont dispos nibles en sortie du registre 103 et de la bascule 114. Il en est de même pour les signaux Y3 et Y2 (faisant partie de Y et sortant de 101) et S (sortie de 111). Pour simplifier la figure on a représenté X sur neuf bits, ce qui inclut les deux bits de signe SX. Par contre le bit de recoupe R n'est pas disponible, parce qu'il n'y a pas d'utilité à le transmettre. Les dispositifs à retard 104 à 107 tiennent compte des temps de réponse des circuits auxquels sont appliqués les signaux. Ceci permet, en remettant les signaux en phase, d'améliorer le comportement dynamique et le comportement en fréquence de l'opérateur élémentaire. Plus préci- sément en admettant un retard volontaire sur chacune des opérations des circuits, on les effectue toutes ensembles lorsque tous les signaux sont disponibles au même moment, et la vitesse de calcul après ce retard volontaire est alors bien plus grande, ce qui permet d'augmenter considérablement le débit. Pour intégrer m fois un signal comportant au moins p bits Mo à Mp sous la commande d'un signal formé de deux bits Y1 et YO, l'invention propose un dispositif principalement caractérisé en ce qu'il comprend au moins un premier opérateur élémentaire ayant un premier registre RI pour recevoir le signal à intégrer, un deuxième registre X pour recevoir un signal de recyclage de n bits maximum et un bit de recoupe mis à zéro et délivrer le signal intégré formé de n bits lo à In 1 des circuits de décodage D pour recevoir le signal de commande et un bit supplémentaire Q mis à zéro, un additionneur muni d'une entrée de retenue pour recevoir le bit Y1 et d'une sortie de retenue, et un circuit S pour délivrer le signal de recyclage obtenu selon l'algorithme de Booth entre le signal à intégrer, le signal de recyclage obtenu lors du pas d'horloge précédent, et le signal de commande avec le bit supplémentaire, n devant être p + partie entière (log2 m). D'autres particularités et avantages de l'invention apparaîtront clairement dans la description suivante faite en regard des figures annexées qui représentent: - la figure 1, le schéma d'un opérateur connu de la demande de brevet 82 21 627; - la figure 2, le schéma d'un intégrateur utilisant quatre de ces rateurs. Le résultat partiel du traitement numérique de signaux, de radar notamment, est par exemple disponible sous la forme d'une série de nombres de trentedeux bits Mo à M31 délivrés par un multiplieur rapide formé de huit étages de deux opérateurs tels que décrits plus haut. Pour intégrer ce flux de données, on est par exemple amené à en faire la somme au fur et à mesure que ces nombres se présentent. Le cas échéant il convient aussi de soustraire oes nombres au résultat précédent, en fonction du traitement à appliquer. Pour oela l'invention utilise quatre opérateurs élémentaires 1 à 4, du type décrit plus haut, associés selon le schéma de la figure Un tel système présente l'avantage d'être aussi rapide qu'un multiplieur en cascade formé à partir des mêmes opérateurs, et de pouvoir donc être connecté directement en sortie d'un multiplieur de oe type. Les bits Mo à M8 et M9 à M17 sont appliqués aux entrées des registres RI (102 sur la figure 1) des opérateurs 1 et 2, et les bits M18 à M24 et M25 à M31 aux entrées des registres Y (loi sur la figure 1) de ces mêmes opérateurs. Lors d'une initialisation du système, on mémorise seulement ces bits dans les opérateurs 1 et 2 lors du premier pas d'horloge. Pour les registres Y c'est toujours le cas, mais pour les registres RI il faut ne rien additionner. Ceci s'obtient en appliquant sur les entrées Y1 YO Q des circuits de décodage D (112-117 sur la figure 1) trois bits zéro, Y1 étant par ailleurs relié à l'entrée de retenue de l'opérateur 1. Les bits Mo à M8 et M9 à M17 se retrouvent donc sur les sorties des circuits S (iii sur la figure 1) des opérateurs 1 et 2, et les bits M18 à M31 en sortie des registres Y. Ces sorties des circuits S sont rebouclées respectivement sur les entrées des registres X (103 sur la figure 1) de ces mêmes opérateurs. Les entrées R des bits de recoupe sont par ailleurs maintenues Åa zéro. Ainsi au deuxième pas d'horloge les dix-huit bits de poids faibles du mot suivant que l'on veut additionner (ou éventuellement soustraire, au mot pris en compte au premier pas sont appliqués sur les registres RI des opérateurs 1 et 2. Pour obtenir une addition on applique un mot 010 sur les trois entrées du circuit D, pour un mot 110. On aura donc cette fois-ci sur les opérateurs 1 et 2 en sortie des registres S les dix-huit bits de poids faibles lo à 117 de la somme désirée, en sortie des registres Y les quatorze bits de poids forts M18 à M31 du deuxième mot, et en sortie des registres X les dix-huit bits de poids faibles M1 à M17 du premier mot (puisque le premier coup d'horloge correspondait à une simple transmission du premier mot). On remarque que l'entrée Q reçoit dans tous les cas un bit zéro, et que par ailleurs pour assurer la continuité des calculs la sortie de retenue du premier opérateur est reliée à l'entrée de retenue du second. Au troisième pas d'horloge les dix-huit bits de poids faibles du troisième mot à prendre en compte sont additionnés aux dix-huit bits de poids faibles de la première somme, qui ont été rebouclés au deuxième coup d'horloge sur les entrées du registre X, et qui se retrouvent lors de oe troisième coup d'horloge sur les sorties des registres X des deux premiers opérateurs, où ils constituent les dix-huit bits de poids faibles lo à 117 du signal intégré désiré. On remarque que l'on aurait avec ces deux seuls opérateurs un sommateur pouvant traiter des mots jusque dix-huit bits, mais qui serait limité par des problèmes de débordement dans les poids forts. Il serait de même possible de réaliser avec un seul opérateur un sommateur sur neuf bits. Les quatorze bits de poids forts du premier mot, qui sont disponibles au premier pas d'horloge sur les sorties des registres Y des opérateurs 1 et 2, sont appliqués, avec cadrage à droite, sur les entrées des registres RI des opérateurs 3 et 4, c'est-à-dire M18 à M26 sur RI de l'opérateur 3, et M27 à M31 sur RI de l'opérateur 4. Le bit de poids fort M31 est répété sur les quatre entrees ainsi disponibles à gauche sur le registre RI de l'opérateur 4. Les entrées des circuits D de oes opérateurs 3 et 4 reçoivent les mêmes bits que celles des deux premiers avec un retard d'un pas d'horloge, et ces bits de poids forts se retrouvent ainsi sur les sorties des circuits S des opérateurs 3 et 4, qui sont rebouclées sur les entrées correspondantes des registres X de ¯ux-ci. Ainsi donc les opérateurs 3 et 4 fonctionnent sur les quatorze bits de poids forts des mots à prendre en compte de la même manière que les opérateurs 1 et 2 sur les dix-huit de poids faibles de ces mots, mais avec un pas d'horloge de retard, dû à la transmission des bits de poids forts par les registres Y des opérateurs 1 et Pour assurer la continuité des calculs, et prendre en compte oe temps de retard, la retenue sortante de l'opérateur 2 transite par l'un des étages du registre Y de l'un des opérateurs 3 ou 4 (4 sur la figure 2) avant d'être appliquée à l'entrée de retenue de l'opérateur 3. Les autres entrées de ces registres Y sont inutilisées et maintenues par exemple à zéro. De plus la sortie de retenue de l'opérateur 3 est appliquée à l'entrée de retenue de l'opérateur 4. On obtient donc au quatrième pas d'horloge, sur les sorties des registres X des opérateurs 3 et 4, les dix-huit bits de poids forts I18 à 135 du signal intégré désiré, qui viennent compléter les dix-huit bits de poids faibles lo à 117 obtenus au troisième pas d'horloge, lesquels ont été remplacés lors de ce quatrième pas d'horloge par les dix-huit bits de poids faibles de la valeur suivante du signal intégré, et seront complétés au cinquième pas d'horloge par les dix-huit bits de poids forts, et ainsi de suite. Sur ces trente-six bits ainsi obtenus, les quatre de poids les plus forts permettent de réaliser seize cycles d'intégration.

Claims: REVENDICATIONS 1. Intégrateur modulaire pour intégrer m fois un signal comportant au moins p bits Mo à Mp -1 sous la commande d'un signal formé de deux bits Y1 et Y0, caractérise en oe qu'il comprend au moins un premier opérateur élémentaire (1) ayant un premier registre RI (102) pour recevoir le signal à intégrer, un deuxième registre X (103) pour recevoir un signal de recyclage de n bits < n p + partie entière (log2 m) et un bit de recoupe mis à zéro et délivrer le signal intégré formé de n bits lo à In 12 des circuits de décodage D (112-117) pour recevoir le signal de commande et un bit supplémentaire Q mis à zéro, un additionneur (1 10) muni d'une entrée de retenue pour recevoir les bits Y1 et d'une sortie de retenue, et - un circuit S (111) pour délivrer le signal de recyclage obtenu selon l'algorithme de Booth entre le signai à intégrer, le signal de recyclage obtenu lors du pas d'horloge précédent, et le signal de commande avec le bit supplémentaire. 2. Intégrateur selon la revendication 1, caractérisé en ce qu'il comprend en outre un deuxième opérateur (2) identique au premier dont le circuit S (111) est bouclé sur le registre X (103) et dont les circuits D (112-117) reçoivent les mêmes signaux de commande que le premier, que le signal à intégrer comporte en outre n bits supplémentaires M à Mp+nà appliqués sur l'entrée du registre RI (102) de oe deuxième opérateur, que l'entrée de retenue du deuxième opérateur (2) est reliée à la sortie de retenue du premier opérateur (1), et que le signal intégré comprend en outre n bits supplémentaires In à 12n-1 délivrés en sortie du registre X (103) du deuxième opérateur (2). 3. Intégrateur selon la revendication 2, caractérisé en ce qu'il comprend en outre un troisième et un quatrième opérateurs (3, 4) identiques au premier dont les circuits S (111) sont bouclés sur les registres X (103) et dont les circuits D (112-117) reçoivent les mêmes signaux de commande que les deux premiers opérateurs (1, 2), que chacun des opérateurs comprend en outre un troisième registre Y (101), que les registres Y des premier et deuxième opérateurs permettent de recevoir et de délivrer avec un retard d'un pas d'horloge respectivement n-2 bits M2n à M3n-3 et M3n- 2 à M4n-5 supplémentaires du signal à intégrer, que les bits délivrés par ces registres Y sont appliqués aux registres Rl des troisième et quatrième opérateurs (3, 4) avec calage à droite et quadruple recopie du bit de poids fort, que la sortie de retenue du second opérateur (2) est appliquée à l'une des entrées de l'un des registres Y des troisième et quatrième opérateurs (3, 4) dont la sortie correspondante est appliquée à l'entrée de retenue du troisième opérateur (3), que l'entrée de retenue du quatrième opérateur (4) est reliée à la sortie de retenue du troisième opérateur (3), et que le signal intégré comprend en outre 2n bits supplémentaires #2n à 13n-1 et 13n à 14n-l délivrés au pas d'horloge suivant respectivement en sortie des registres X (103) des troisième et quatrième opérateurs (3, 4). 4. Intégrateur selon l'une quelconque des revendications 1 à 3, caractérisé en ce que n=9.

Inventors: CHARLEC, JEAN-PAUL, MULLER, BERNARD-PIERRE
Applicants: THOMSON-CSF
Application year: 1984
Main classification: G06F7
IPC codes: G06F7