COUNTING CIRCUIT, IN PARTICULAR FOR AN INCREMENTAL SENSOR AND CAPABLE OF COOPERATING WITH AN EIGHT OR SIXTEEN BITS PROCESSOR

Abstract: Counting circuit for an incremental sensor, associated with a memory (M) and with a processor configured in terms of eight or sixteen bit words, and units for transferring data from the memory to the processor, characterised in that the said transfer units to include two channels each able to transmit eight bits, the first channel (A07-S1) being connectable only to the outputs (M07) of the memory which correspond to the least significant binary characters, whereas the second channel (A-A8-15) can be connected, in a first state, to the outputs of the memory (M8-15) corresponding to the most significant binary characters, and in a second state, to the outputs (M07) of the memory corresponding to the least significant binary characters, connection to the memory of a processor configured in terms of sixteen bit words being carried out by setting up the first state and by simultaneously using both channels to transfer data, whereas connection to the memory of a processor configured in terms of eight bit words is carried out by means of the second channel alone and by setting up successively the first and second states. <IMAGE>

Description: CIRCUIT DE COMPTAGE DESTINE EN PARTICULIER A ETRE ASSOCIE A UN CAPTEUR INCREMENTAL ET APTE A COOPERER AVEC UN CALCULA TEUR A HUIT OU SEIZE CARACTERES BINAIRES. L'invention se rapporte aux dispositifs appelés capteurs incrémentaux", qui émettent des impulsions électriques en nombre proportionnel à un déplacement, et aux appareils électroniques de comptage qui leur sont associés. Les capteurs incrémentaux émettent généralement des trains de signaux rectangulaires symétriques, obtenus par défilement d'encoches ménagées à la périphérie d'un disque entraîné en rotation entre une source de lumière et une cellule photo-électrique, cette rotation étant liée au déplacement de l'organe dont on veut contrôler la position. Pour réaliser un capteur bi-directionnel, on prévoit un deuxième ensemble source de lumière-cellule photo-électrique dont la position est décalée, par rapport à un premier ensemble, d'un nombre entier de pas d'encoches, plus ou moins un quart de pas. On obtient ainsi un deuxième train de signaux rectangulaires décalé de 900 dans un sens ou dans l'autre par rapport au premier train. L'utilisation de ces capteurs nécessite souvent le repérage d'un point particulier du disque, pour définir le déplacement par rapport à une position fixe dans un tour de l'axe de rotation. Cette position, parfois nommée "zéro capteur", est matérialisée par une impulsion qui apparaît une fois par tour du disque. Lorsque ces capteurs sont utilisés pour mesurer des déplacements comportant plusieurs tours, il est en outre nécessaire de définir une zone particulière dans laquelle se situera l'origine du déplacement. Cette zone est n'arquée par un signal extérieur au capteur incrémental. L'appareil électronique qui compte les impulsions issues du capteur utilise l'état actif de ce signal, combiné à l'impulsion de "zéro capteur", pour indiquer que l'origine du déplacement est atteinte. Les appareils de comptage associés à ces capteurs sont généralement eux-mêmes associés à des calculateurs électroniques numériques ayant le plus souvent des mots de huit ou de seize caractères binaires. Dans l'art antérieur, l'appareil de comptage était réalisé à l'aide de plusieurs circuits électroniques et ne pouvait être utilisé que par un calculateur ayant une longueur de mots unique, par exemple soit huit, soit seize caractères binaires. La présente invention a pour objet un circuit électronique de comptage plus particulièrement destiné à être associé à un capteur incrémental et présentant l'avantage d'être contenu dans un seul boîtier et apte à être relié indifféremment à des calculateurs ayant une longueur de mots de huit ou de seize caractères binaires. La taille réduite de ce circuit permet de le réaliser sous la forme d'un circuit intégré. Suivant l'invention, un dispositif comportant, en combinaison, un circuit de comptage de signaux périodiques rectangulaires, une mémoire de stockage du compte, un calculateur numérique organisé en mots qui peuvent comporter un premier ou un second nombre de caractères binaires, le second nombre étant la moitié du premier et des organes de transfert des données de la mémoire vers le calculateur, est caractérisé en ce que lesdits organes de transfert compren nent deux voies aptes à transmettre chacune le second nombre de caractères, la première voie n'étant raccordable qu'aux sorties de la mémoire qui correspondent aux caractères binaires de poids faibles, tandis que la seconde voie est raccordable, dans un premier état aux sorties de la mémoire correspondant aux caractères binaires de poids forts et, dans un second état, aux sorties de la mémoire correspondant aux caractères binaires de poids faibles, le raccordement à la mémoire d'un calculateur organisé en mots ayant le premier nombre de caractères binaires s'effectuant en établissant le premier état et en utilisant simultanément les deux voies pour le transfert des données, tandis que le raccordement à la mémoire d'un calculateur organisé en mots ayant le second nombre de caractères binaires s'effectue au moyen de la seule seconde voie et en établissant successivement le premier et le second états. L'invention sera mieux comprise à l'aide de la description ci-après. Au dessin annexé : La figure 1 est un schéma de principe d'un dispositif de comptage conforme à l'invention Les figures 2A à 2D illustrent le détail des circuits d'un tel dispositif, dans un mode d'exécution préféré ; et La figure 3 représente les formes d'ondes relevées en différents points desdits circuits. A la figure 1, on a indiqué en A et B les entrées de trains de signaux rectangulaires décalés de 900 l'un par rapport à l'autre qui sont engendrés par un capteur incrémental. Ces signaux sont appliqués à deux organes de synchronisation SA et SB, eux-mêmes reliés à un circuit logique L1 agencé pour donner quatre impulsions par période des signaux A et B, ces quatre impulsions étant respectivement synchronisées sur les fronts montants et sur les fronts descendants d'une horloge obtenue, comme on l'expliquera dans la suite, à partir de deux signaux en quadrature Q et E. Les signaux ainsi obtenus sont comptés ou décomptés, en fonction du sens de rotation, c'est-à-dire suivant que A est en avance sur B ou l'inverse, par un compteur-décompteur CD. La sortie du compteur s'effectue sur quatorze caractères binaires Mo à M13, qui sont transmis à une mémoire M, en même temps que deux caractères binaires M14 - M15 fournis par un circuit d'indication d'origine O, comme on l'expliquera dans la suite. Les huit caractères binaires de poids faibles Mo - M7 stockés en mémoire sont transmis par un circuit d'aiguillage A07 à un premier ensemble de sorties S1, tandis que les huit caractères binaires de poids forts M8 - M15 sont transmis par un circuit d'aiguillage Ag-15 à un second ensemble de sorties S2. Lorsque le microprocesseur est capable de lecture sur seize caractères binaires, l'ensemble des sorties S1 et S2 est raccordé à son bus de données. Lorsque le microprocesseur lit par octets, seules les sorties S2 sont raccordées à son bus de données. Un signal RS, fourni par le microprocesseur, est à zéro dans le premier cas, à 1 dans le second. Lorsque RS = 0, à chaque accès du microprocesseur à la mémoire M, celle-ci est rafraîchie et l'ensemble de son contenu est lu par le microprocesseur sur Lorsque RS = 1, le contenu de la mémoire M n'est pas modifié d'un accès au suivant et, par ailleurs, seule la sortie lui est raccordée. Il en résulte que, quel que soit le temps qui sépare deux accès successifs, le microprocesseur lit les huit caractères binaires de poids forts transmis en S2 au premier accès, puis les huit caractères binaires de poids faibles, transmis à la fois en S1 et en S2, au second accès, grâce à un circuit d'aiguillage A commuté par RS de façon à réaliser par second accès, la liaison figurée en pointillés lorsque RS = 1. Pour obtenir le fonctionnement qui précède, un circuit logique L2 de commande des transferts reçoit les horloges E et Q, le signal RS et un autre signal CS fourni par le microprocesseur et engendre, comme on l'expliquera dans la suite, un signal TM de commande du transfert du contenu du compteur dans la mémoire, et un signal TS de transfert du contenu de la mémoire sur le bus de sortie. Comme on l'a expliqué ci-dessus, à chaque tour du disque, le capteur incrémental fournit un signal "ZERO", tandis qu'un signal extérieur au capteur, que l'on a appelé "BUT", est fourni, par exemple par un microcontact coopérant avec une came, pour une zone particulière de la course. Le signal EBUT, après mise en forme dans le circuit 0, est transmis (caractère EBUT) à la mémoire M, à l'adresse du 14ème caractère binaire M14. Ce signal EBUT donne au processeur l'information que la butée est déjà atteinte, ce qui lui évite de valider la remise à zéro du compteur lorsqu'il en est ainsi. Par ailleurs, la coincidence entre les états actifs des deux signaux BUT et ZERO, qui indique que 1 'ori- gine du déplacement est atteinte, est effectuée par le circuit 0, qui fournit ainsi un signal dit "d'origine", luimême validé par un signal VALBUT envoyé par le microprocesseur au moment où celui-ci requiert la transmission du signal d'origine. On obtient ainsi un caractère BUTZ, qui n'est d'ailleurs actif que lorsque l'horloge Q passe à 1 et est transmis à l'adresse du caractère M15 dans la mémoire. Un signal d'initialisation externe RESET est appliqué à un trigger T qui le met en forme pour donner un signal RZ, appliqué aux organes SA, SB et M pour leur remise à zéro. Le trigger permet d'accepter des signaux d'initialisation à fronts lents. Le signal RZ est également appliqué au circuit 0, pour donner un signal RZ' de remise à zéro du compteur lorsque le processeur émet le signal de validation VALBUT, comme on l'expliquera dans la suite. Une forme d'exécution préférée du dispositif que l'on vient de décrire est illustrée par les figures 2A à 2D. Les signaux A et B sont transmis, par des inverseurs logiques SA1 et SB1, à des bascules 5A2 et SB2 du type BDR, dont les sorties Q sont reliées aux entrées D de bascules du même type, SA3 et SB3 respectivement. SA2 et SA3 constituent le circuit de synchronisation SA de la figure 1, SB2 et SB3 le circuit de synchronisation SB. Le signal RESET mentionné ci-dessus, mis en forme par un trigger T1-T5, est appliqué aux entrées R des bascules SA2- SA3 et SB2-SB3. Les entrées H et H de ces bascules reçoivent la combinaison, dans un OU EXCLUSIF à sortie inverseuse QE, des signaux Q et E, (dont la fréquence se trouve ainsi multipliée par deux), à travers un inverseur supplémentaire pour H. Dans la suite de la description, les circuits inverseurs figurés au dessin ne seront pas mentionnés, sauf dans la mesure nécessaire à la compréhension du fonctionnement. Le circuit logique L1 mentionné ci-dessus est composé de six opérateurs de multiplexage MUX1 à MUX6, dont chacun réalise la fonction S = A1.C + B1.C. La signification de ces symboles apparat sur MUX1. On peut montrer que l'on produit ainsi, aux sorties S de MUX5 et MUX6, des signaux qui représentent deux fronts d'ondes pour chacun des créneaux A ou, respectivement B et qu'il s'agit de compter pour la voie MUX5 (représentative d'une avance de A sur B), de décompter pour la voie MUX6 (représentative d'une avance de B sur A). A la figure 2B, on a représenté un premier groupe de quatre bascules du type BDR, désignées CD à CD3 et un dernier groupe de deux bascules CD12 et CD13. Ces deux groupes de bascules constituent respectivement le premier et le dernier étage d'un compteur-décompteur à quatre étages apte à fournir un compte sur quatorze caractères binaires et dont on a omis au dessin les deux étages intermédiaires de quatre bascules. Ces caractères binaires sont transférés dans une mémoire comportant un nombre identique de bascules BDR, respectivement associées à celles respectives du compteur et désignées Mo à M13. La mémoire comporte en outre deux bascules supplémentaires M14 et M15 recevant l'information d'origine sous la forme des deux caractères binaires EBUT et BUTZ mentionnés ci-dessus. On a représenté, à la figure 2C, les éléments O, à O du circuit logique 0 qui fournit l'information d'origine. 1 à 03 sont des portes ET inverseuses, 04 est une bascule BDSB, et et 06 sont des bascules BDR, 07 est la combinaison d'une porte OU et d'une porte ET inverseuse, 08 est un amplificateur. Le signal RZ déjà mentionné est appliqué aux entrées R des bascules 05 et O, et à une des entrées ET de 07. EBUT est recueilli à la sortie de 03, BUTZ à la sortie de 05. A la sortie de 08, on recueille un signal RZ' qui est appliqué aux entrées R des bascules CDo à CD13 du compteur. On voit que l'entrée H de O et de 0 reçoit le signal Q et l'entrée H, le signal Q. A la figure 2C, on a représenté également le circuit de commande des transferts (L2, figure 1), composé de bascules BDR désignées L20 à L22, de portes OU inverseuses désignées L23 à L25 et de tampons désignés L26 à L28 (les inverseurs n'étant pas mentionnés, pour simplifier). On voit que l'horloge E est appliquée à l'entrée H de L20, tandis que l'hor- loge Q est appliquée à l'entrée H de L21. La sortie de L27 loge est 21 est appliquée aux entrées H des bascules Mo à M13, celle de L28 aux entrées H desdites bascules. A la figure 2D, on a représenté partiellement les circuits qui remplissent la fonction des aiguillages A et A07 - A8 15 de la figure 1. Un premier circuit, dont les sorties correspondent aux caractères binaires M0-M8, comprend, en plus d'inverseurs logiques non désignés, un opérateur MUX08 du type déjà mentionné, six portes ET inverseuses A081 à A086 et deux amplificateurs inverseurs, A087 et A088 L'entrée A8 de MUX08 est reliée à la sortie Q de la bascule de mémoire M8 (non représentée à la figure 2B), tandis que l'entrée B8 est reliée à la sortie Q de MO. L'entrée C de MUX est reliée à la sortie de L26 (figure 2C) à travers un inverseur, tandis que l'entrée C est directement reliée à la sortie de L26. Il est clair que, lorsque RS = 0, donc L26 = 0, la sortie de MUX08 est égale à M8, tandis que, lorsque R5 = L26 = 1, la sortie de MUX08 est égale à Mo Une entrée des portes A081 à A086 est directement reliée à la sortie de L21. Ces portes reçoivent, sur leur autre entrée, soit Mo (A81), soit Mo (A85 et A86), soit sortie MOX08 (A82), soit sortie MUX08 (A83 et A84). Par conséquent lorsque L21 = 1, pour R5 = et compte tenu des inversions logiques, on recueille M8 à la sortie de A087 et Mo à la sortie de A088, tandis que, pour R5 = 1, on recueille Mo sur les sorties de A087 et A088. Lorsque L21 = o, les portes A081 à A086 se trouvent bloquées, mettant les deux amplificateurs A087 et A088 dans un état dit de "haute impédance". Un second circuit identique à celui que l'on vient de décrire transmettra les sorties M1 ou Mg, un troisième les sorties M2 ou Mlot un quatrième les sorties M3 ou M13, un cinquième les sorties M4 ou M12, un sixième les sorties M5 ou M13, un septième les sorties M6 ou M14 et un huitième les sorties M7 ou M15. Seuls les premier et septième circuits ont été représentés à la figure 2D. En se référant à la figure 3, on y voit tout d'abord les signaux d'horloge en quadrature Q et E, puis un signal CS que le processeur émet systématiquement après un front montant de Q. On a représenté en TS le signal de sortie L21, figure 2C. Lorsque CS est à zéro, la sortie de la bascule L20 devient active dès que E passe à 1 et celle de la bascule L21 devient ensuite active lorsque Q passe à 0, donnant ainsi TS = 1. Le signal RS est recueilli à la sortie de L26. A la sortie de L28, on recueille le signal RS, validé par le passage de la sortie de L20 à l'état actif ; ce signal L28 est le signal TM qui commande le transfert du contenu du compteur dans la mémoire. Lorsque le processeur travaille sur seize caractères binaires, comme RS reste à zéro, à chaque signal CS, TM monte alors à un et, par conséquent, la mémoire est rafraîchie. Lorsque le processeur travaille sur huit caractères binaires, RS passe à un après un premier transfert de données sur le bus et alors, TM ne montant pas, il n'y a pas de transfert de nouvelles données en mémoire. En outre, les opérateurs MUX08 du circuit de la figure 2D étant alors commutés, les caractères de poids faibles qui restent en mémoire sont transférés sur le bus. Revenant à la figure 2C, comme on l'a expliqué ci-dessus, les entrées BUT et ZERO ne sont prises en compte, pour provoquer la remise à zéro du compteur lorsque l'origine est atteinte que si VALBUT = 1, la bascule 04 transmettant alors le signal BUT quand ZERO est actif. Par ailleurs, l'état bas du signal RZ, appliqué à la bascule Ogr a pour effet de mettre BUTZ à zéro et de mettre RZ' à 0, donc de forcer la remise à zéro du compteur, quel que soit l'état de VALBUT, ce qui sert à modifier l'origine si on le désire. On notera que l'utilisation de deux signaux d'horloge Q et E de même fréquence et en quadrature pour établir la synchronisation des différents circuits, à l'exclusion des circuits de synchronisation des signaux d'entrée SA et SB et l'utilisation d'un signal d'horloge de fréquence double obtenu à partir de Q et E, permettent d'améliorer notablement la performance des circuits d'entrée. Il va de soi que diverses modifications pourront être apportées aux circuits décrits et représentés, sans s'écarter de l'esprit de l'invention.

Claims: Revendications de brevet 1. Dispositif pour le comptage des signaux de sortie (A et B) d'un capteur incrémental, ce dispositif comprenant, en combinaison, un circuit de comptage de signaux périodiques rectangulaires, une mémoire de stockage du compte, un calculateur numérique organisé en mots qui peuvent comporter un premier ou un second nombre de caractères binaires, et des organes de transfert des données de la mémoire vers le calculateur, ledit capteur incrémental engendrant un signal (ZERO) à chaque tour, tandis qu'un signal de butée (BUT) est fourni par des moyens extérieurs, pour une zone déterminée du déplacement, caractérisé par des moyens (0) d'engendrer un premier caractère binaire (EBUT) indicatif de l'état du signal de butée et un second caractère binaire (BUTZ) indicatif d'une colncidence d'états entre le signal de butée et le signal de zéro, et de stocker ces deux caractères binaires aux deux adresses de la mémoire correspondant aux deux caractères de poids le plus fort (M14 - Mirs) 2. Dispositif selon la revendication 1, caractérisé par des moyens (04) de valider le second carac tère binaire par un signal (VALBUT) fourni par le calculateur, pour provoquer ainsi par (RZ') la remise à zéro du circuit de comptage (CD). 3. Dispositif selon la revendication 1, caractérisé par une première et une seconde horloges (Q et E) de même fréquence et en quadrature l'une par rapport à l'autre, ces deux horloges assurant la synchronisation des transferts de données entre le circuit de comptage et la mémoire (signaux TM) et entre la mémoire et le calculateur (signaux TS) et par des moyens (QE) d'engendrer la fonction OU EXCLUSIF des deux signaux d'horloge pour synchroniser les signaux tA et B) issus du capteur incrémental. 4. Dispositif selon la revendication 3, caractérisé par un signal d'initialisation externe (RESET) et par des moyens (05 à 08) de forcer à zéro le second caractère binaire (BUTZ) et le circuit de comptage à partir dudit signal d'initialisation externe. 5. Dispositif selon la revendication 3, dans lequel le susdit second nombre est la moitié du premier et les susdits organes de transfert comprennent deux voies aptes à transmettre chacune le second nombre de caractères, la première voie (AQ7-S1) n'étant raccordable qu'aux sorties (M07) de la mémoire qui correspondent aux caractères binaires de poids faibles, tandis que la seconde voie (A-A8 15) est raccordable, dans un premier état aux sorties de la mE- moire (M8 15) correspondant aux caractères binaires de poids forts et, dans un second état, aux sorties (M07) de la memoire correspondant aux caractères binaires de poids faibles, le raccordement à la mémoire d'un calculateur organisé en mots ayant le premier nombre de caractères binaires s'effectuant en établissant le premier état et en utilisant simultanément les deux voies pour le transfert des données, tandis que le raccordement à la mémoire d'un calculateur organisé en mots ayant le second nombre de caractères binaires s'effectue au moyen de la seule seconde voie et en établissant successivement le premier et le second états, caractérisé en ce que, le calculateur engendrant un signal (CS) d'activation de l'interface entre la mémoire et le calculateur et un signal (RS) de sélection de la longueur de mots, ledit signal de sélection (RS) commande la commutation de la seconde voie du premier au second état (organe d'aiguillage A), les signaux (ton) de transfert du contenu du circuit de comptage dans la mémoire étant activés seulement lorsque ledit signal de sélection est tel que la seconde voie soit dans le premier état et lorsque ledit signal d'activation (CS) est actif. 6. Dispositif selon la revendication 5, caractérisé en ce que la validation du transfert de données entre le circuit de comptage et la mémoire (signaux TM) est obtenue en validant ledit signal d'activation (CS) par un front montant de la seconde horloge (E). 7. Dispositif selon la revendication 6, caractérisé en ce que la validation du transfert de données entre la mémoire et le calculateur (signaux TS) est obtenue en validant successivement ledit signal d'activation (CS) par un front montant de la seconde horloge (E) et par un front descendant de la première horloge (Q),

Inventors: ALLAIN, MICHEL
Applicants: NUM S.A. (SOCIETE ANONYME)
Application year: 1984
Main classification: H03K21
IPC codes: G01D5, G06F13, H03K21