CIRCUIT ARRANGEMENT FOR THE CHRONOLOGICAL EXCHANGE OF COMMAND SIGNALS BETWEEN A CENTRAL DATA PROCESSING UNIT AND A DECENTRALISED FUNCTIONNAL UNIT

Abstract: Two bistable circuits (JK1, JK2) are used to ensure that termination of a request signal by the decentralised functional unit (DMA) is immediately followed by termination of the corresponding operating signal by the central data processing unit (CPO) so that in the case of a further request there is no possibility that an acknowledgement signal sent out on the basis of a previous request is still present. <IMAGE>

Description: Schaltungsanordnung für den zeitgerechten Steuerzeichenaustausch zwischen einer zentralen Datenverarbe"itungs einheit und einer dezentralen Funktionseinheit. Die Erfindung betrifft eine Schaltungsanordnung für den zeitgerechten Steuerzeichenaustausch zwischen einer zentralen Datenverarbeitungseinheit, insbesondere einem Mikroprozessor, und einer dezentralen Funktionseinheit über eine Steuereinheit, die bauprinzipbedint eine andere Arbeitstaktfrequenz erXorderv als die zentrale Datenverarbeitungseinheit und demnach mit einem vom Systemtakt der zentralen Datenverarbeitungseinheit abgeleiteten Arbeitstakt arbeitet, mit einer Synchronisier- schaltung, durch die aufgrund einer P#forde##g durch die dezentrale ?unktionseinheit von der Steuereinheit gesendete Anforderungssignale auf den vom Systemtakt der zentralen Datenverarbeitungseinheit abgeleiteten Ar beitstakt aufsyrichronisiert werden, bevor sie an die zentrale Datenverarbeitungseinheit gelangen. Die obengenannte Konstellation liegt beispielsweise dann vor, wenn ein sogenannter direkter Datenzugrif A = Direct Memory Access) praktiziert wird. Die Zusammenarbeit zwischen einer zentralen Datenverararbeitungseinheit und dezentralen Funktionseinheit spielt sich normalerweise in der Form ab, dass die dezentralen Funktionseinheiten von der zentralen Daten verarbeitungseindeit aufgrund von Ein- und Ausgabebefehlen mit Daten aus deren Speicher versorgt werden.3eim DMA-Betrieb greifen die dezentralen Funktionseinheiten direkt auf den speicher der zentralen Datenverarbeitungs- einheit zu, indem sie Daten aus dem Speicher direkt abholen bzw.ande:#weitig empfangene Daten in diesem Spei cher ablegen;Fiir diesen Vorgang ist ein gewisser .Steu#- erzeichenaustausch erforderlich; der im wesentlichen in der Aussendung eines Anforderungssignals durch eine dezentrale Funktionseinheit an die zentrale Datenverarbeitungseinheit und einer Aussendung eines Bestätigungssignals durch die zentrale Datenverarbeitungseinheit an die dezentrale Funktionseinheit besteht. Die im Zusammenhang mit diesem Steuerzeichenaustausch erforderlichen Prozeduren werden von einer Steuereinheit (DMA-Controller) abgewickelt. In der Praxis kommt es häufig vor, dass als Steuereinheit eine Schaltung eingesetzt wird, die wegen ihrer Zugehörigkeit zu einer anderen Systemfamilie mit einem anderen Takt arbeitet als die zentrale Datenverarbeitungseinheit. Es wird daher'wie oben angegeben ¯der Takt für die Steuereinheit vom Systemtakt der zentralen Datenverarbeitungseinheit zbseleitet, insbesondere durch Untersetzung des Systemtakts. Zur Gewährleistung eines ordnungsgemaen Steuerzeichenaustausches ist es dann erforderlich, das Anforderungssignal, das die Steuereinheit an die zentrale Datenverarbeitungseinheit liefert, auf dea vom Systemtakt abgeleiteten Arbeitstakt-zu synchronisieren, bevor es an die zentrale Datenverarbeitungseinheit gelangt. Bei bisher realisierten Schaltungskonzepten, bei denen die Aufsynchronisierung mit Hilfe einer von dem vom Systemtakt abgeleiteten Arbeitstakt der Steuereinheit taktgesteuerten bistabilen Kippstufe vorgenommen wird, erkennt die zentrale Datenverarbeitungseinheit erst nach einer gewissen Verzögerung das Ende eines Anforderungs signals mit der Folge, dass auch das von ihr gelieferte Bestätigungssignal erst nach einer gewissen Zeitspanne wegfällt. Wenn zwischenzeitlich durch die Steuereinheit erneut ein Anforderungssignal abgesetzt worden ist, wird das noch von der vorangegangenen Anforderung bestehende Bestätigungssignal durch die Steuereinheit fälschlich als die Bestätigung der neuerlichen Anforderung interpretiert, woraufhin diese sich wieder auf die Vielfachleitung aufschaltet, über die der Speicherzugriff abgewickelt wird.Mit dem Ende des Bestätigungssignals schaltet sich aber auch die zentrale Datenverarbeitungseinheit wieder auf die Vielfachl#itung auf, so dass es dann zu einer Datenkollision auf dieser Vielfachleitung kommt. Die Aufgabe der Erfindung besteht daher darin, eine Schaltungsanordnung der eingangs genannten Art dahingehend auszugestalten, dass beim Steuerzeichenaustausch zwischen der zentralen Datenverarbeitungseinheit und einer dezentralen Funktionseinheit es nicht zu fehlr- haften Betriebszuständen wie dem vorgenannten Kollisionsfall kommen kann. Erfindungsgemäss wird diese Aufgabe dadurch glöst, dass eine solche Schaltungsanordnung eine erste taktflanken- gesteuerte bistabile Kippstufe, an deren Takteingang der genannte Arbeitstakt anliegt und deren erster Informationseingang vom synchronisierten Anforderungssignal, deren zweiter Informationseingang von dessen invertierten Wert beaufschlagt wird, sowie eine zweite taktflankengesteuerte bistabile Kippstufe aufweist, an deren Takteingang ebenfalls der genannte Arbeitstakt anliegt, deren Rückstelleingang das Ausgangssignal der ersten bistabilen Kippstufe und deren erstem Informationseingang ein von der zentralen Datenverarbeitungseinheit aufgrund eines empfangenen Anforderungssignals abgegebenes Bestätigungssignal zugeführt wird, wogegen deren zweiter Informationseingang fest mit Erdpotential verbunden ist, und deren Ausgang im nach Auftreten des ersten Be- stätigungssignals herbeigeführten Schaltzustand ein zweites Bestätigungssignal an die Steuereinheit abgibt, aufgrund dessen die dezentrale Funktionseinheit die mit dem Anforderungssignal angekündigte Prozedur ausführt. Bei der erfindungsgemässen Schaltungsanordnung führt, wie noch erläutert werden wird, die Beendigung eines Anforderungssignals unmittelbar, d.h. unabhängig von einem evtl. von der zentralen Datenverarbeitungseinheit noch andauernden Bestätigungssignals, zur Beendigung des entsprechenden an die dezentrale Funktionseinheit weitergegebenen Bestätigungssignals, hier des zweiten Best2ti- gungssignals, so dass zum Zeitpunkt des Auftretens eines neuen Anforderungssignals kein Bestätigungssignal mehr vorliegt. Gemäss einer weiteren Ausgestaltung der Erfindung, dir speziell im Hinblick auf den genannten Direktzugriff einer dezentralen Funktionseinheit zum Speicher der zentralen Datenverarbeitungseinheit konzipiert ist2 weist eine solche Schaltungsanorchung eine erste Tor schaltung 2U5, über die die zentrale Datenverarbeitun#s- einheit mit einer Vielfachleitung verbindbar ist, über die sie u.a. mit ihrem Speicher inInformationsaustausch treten kann und der als Torsignal das erste Bestäti- gungssignal zugeführt wird, ferner weist sie eine zwei- te Torschaltung auf, über die die dezentrale Funktions- einheit mit der genannten Vielfachleitung verbindbar ist und der hierzu von der Steuere#nheit ein Torsignal zugeführt wird, wenn diese das genannte zweite 3estätigungssignal empfangen hat. Bei der erfindungsgemäss vorgesehenen Erzeugung der ersten und zweiten 3estä.- tigungssignale bedeutet dies, dass bei einer dezentralen Funktionseinheit ein Bestätigungssignal , hier das zweite Bestätigungssignal, nicht langer ansteht als die Zeitdauer des entsprechenden Anforderungssignals' das aufgrund dieses Anforderungssignals entstandene erste Bestätiaungssignal, das die zentrale Datenverarbeitungs- einheit von der Viel-fachleitung abtrennt,aber erst eine gewisse Zeitspanne nach Wegfall des auslösenden Anfor- derungssignals wegfällt, womit die Möglichkeit eines gleichzeitigen Zugriffs der zentralen Datenverarbeitungseinheit und der dezentralen Funktionseinheit auf die gemeinsame Vielfachleitung praktisch ausgeschlossen ist. Nachstehend wird die Erfindung anhand eines Ausfuhrungs- beispiels unter Bezugnahme auf die Zeichnung näher erläutert. In der Zeichnung zeigen: Figur 1 ein Blockschaltbild zur Veranschaulichung der Verhältnisse bei einem direkten Datenzugriff im Zusammenhang mit einer Fernsprechvermittlng. Figur 2 ein Ausführungsbeispiel der erfindungsgemässen Schaltungsanordnung wie sie bei einem Steuer- zeichenaustausch zwischen einer zentralen Datenverarbeitungseinheit und einer dezentralen Funktionseinheit im Zusammenhang mit einem der artigen direkten Speicherzugriff zur Anwendung kommt. Figur 3 ein Impulsdiagramm, das die zeitlichen Signal verläufe an einzelnerr#Punkten der Schaltungsan ordnung gemäss Figur 2 zeigt. Die Figur 1 zeigt eine Baugruppe PU/SIB, von deren Bestandteilen hier lediglich ein Mikroprozessor CPU interessiert, der im vorliegenden Zusammenhang als die sogenannte zentrale Datenverarbeitungseinheit zu verstehen ist. Eine Baugruppe MU stellt eine Speichereinheit dar, die einen Programm- und Datenspeicher enthält. Die Figur zeigt ferner eine Baugruppe GCG, die Baueinheiten SDLC sowie eine Baueinheit DMA enthält. Bei den Baueinheiten SDLC handelt es sich um im Sinne der Erfindung periphere Baueinheiten, die mit dem Mikroprozessor CPU der Baugruppe PU/SIB über die als Steuereinheit anzusehende Einheit DMA im Steuerzeichenaustausch stehen, der mit dem direkten Speicherzugriff der peripheren #unk- tionseinheiten SDLC zu den Speichern der Speichereinheit MU zusammenhä.ngt'.'Beieinem derartigen direkten Speicher zugriff erfolgt die Datenversorgung der Einheiten SDLC nicht wie üblich durch diesen Mikroprozessor CPU son dern direkt über eine gemeinsame Vielfachleitung ACD. Bei dem Mikroprozessor CPU handelt es sich um den Gruppenprozessor einer digitalen Fernsprechvermittlungs stelle , der für eine Gruppe von Teilnehmerleitungen und Verbindungsleitungen Vermittlungsaufgabe wahrnimmt. Die peripheren Einheiten SDLC dienen in diesem Fall der Abwicklung des Datenaustausches zwischen den Gruppenprozessor und einem Zentralprozessor,der, wie ebenfalls in der Figur angedeutet, über eine Schnittstelle LIU sowie über ein nicht dargestelltes Koppelfeld SN abgewickelt wird. Die Datenverarbeitungseinheit CPU möge hier mit einem Systemtakt von beispielsweise 5..#Y.z arbeiten, wogegen die Steuereinheit, da sie einer anderen Systemfamilie angehört, einen Arbeitstakt von z.B. 2,5 MXz hat.Es..wird ihr daher der Systemtakt der Datenverarbeitungseinheit CPU in entsprechender Untersetzung zugeführt. Bei einem direkten Zugriff einer peripheren Funk tionseinheit - SDLC zu einem Speicher der Baugruppe NU spielen sich folgende Vorgänge ab. Die periphere Funktionseinheit meldet der Steuereinheit DMA ihren Zugriffsxnsch. Die Steuereinheit DMA sendet daraufhin an die zentrale Datenverarbeitungseinheit CPU ein An forderungssignal, das die Aufforderung darstellt, das Zugriffsrecht auf die Vielfachleitung ACD an die dezentrale Funktionseinheit SDLC abzutreten. Die zentrale Datenverarbeitungseinheit koppelt sich daraufhin, nach dem ein gerade durch sie in Gang befindliche Prodezur abgewickelt ist, von der Vielfachleitung ACD ab und sendet an die Steuereinheit ein Sign#al, das das Zugriffsrecht der dezentralen Funktionseinheit bestätigt. Die Steuereinheit gibt ein entsprechendes Bëstätigungs- signal an die dezentrale Funktionseinheit weiter, adressiert über die Vielfachleitung einen Speicher- platz in der Speichereinheit MU und sendet zum Speicher ein Lesekommando und zur dezentralen Funktionseinheit ein Schreibkommando mit der Folge, dass aus dem Speicher ein Datenbyte ausgelesen, auf der Vielfachleitung ACD übertragen und von der dezentralen Funk- tionseinheit übernommen wird. Nunmehr werden die Anforderungssignale weggenommen, woraufhin die Daten verarbeitungseinheit CPU, die dies erkennt, das Bestätigungssignal wegnimmt und sich wieder auf die Vielfachleitung ACD aufschaltet. In der Figur 2 sind nun Schaltungsteile, die bei dem geschilderten Steuerzeichenaustausch eine Rolle spielen und insbesondere die gemäss der Erfindung vorgesehenen Schaltungsteile mehr ins Einzelne gehend dargestellt. Die Figur zeigt zunächst wieder die zentrale Datenverarbeitungseinheit CPU sowie die Steuereinheit DMA. Ein Taktgenerator TG liefert den Systemtakt CLK für die Datenverarbeitungseinheit CPU, siehe hierzu auch Zeile 1 in Figur 3, sowie den demgegenüber untersetzten Arbeitstakt PCLK für die Steuereinheit DItA, siehe hierzu Zeile 2 in Figur 3. Der genannte: untersetzte Arbeitstakt PCLK wird ausser- dem dem Takteingang eines D-Flip-Flop FF1 zugeführt, an dessen D-Eingang das von der Steuereinheit DMA gelieferte Anforderungssignal HOLD-L (Zeile 3 in Fig.3) zugeführt wird. Die Ausgänge Q und Q des Flip-Flop FF1 liefern demnach das auf den Arbeitstakt der Steuereinheit DMA aufsynchronisierte Anforderungssignal HREQ-H, siehe Zeile 4 in Fig.3,bzw. dessen invertierten Wert.Das synchronisierte Anforderungssignal HREQ-H gelangt,wie dargestellt an einen Steuereingang der Datenverarbeitungseinheit CPU. Erfindungsgemäss ist eine erste taktflankengesteuerte bistabile Kippstufe in Form eines JK-Flip-Flop JK1 vorgesehen, dessen K-Eingang mit dem Q-Ausgang und dessen J-Eingang mit dem Ausgang des Flip-Flop FF1 verbunden ist. Der Takteingang dieses Flip-Flop wird ebenfalls vom Arbeitstakt der Steuereinheit beaufschlagt. Die Realisierung dieser ersten Kippstufe JK1 könnte anstelle eines JK-Flip-Flop ebensogut mit einem D-Flip-Flop erfolgen, dessen D-Eingang dann mit dem Q-Ausgang des Flip-Flop FF1 verbunden wird. Gemäss der Erfindung ist ausserdem eine zweite taktflankengesteuerte bistabile Kippstufe in Form eines JK Flip-Flop JK2 vorgesehen, an dessen Takteingang ebenfalls der Arbeitstakt der Steuereinheit liegt. Ein Rückstelleingang R dieses Flip-Flop JK2 ist mit dem Q-Ausgang des Flip-Fiop JK1 verbunden. An den J-Eingang des Flip-Flop JK2 gelangt ein erstes Bestätigungssignal H0LDAP-H, siehe Zeile 6 in Fig. 3, das von der Datenverarbeitungseinheit CPU aufgrund des Empfangs des genannten synchronisierten Anforderungs signals HREQ-H abgegeben wird. Der Ausgang Q des Flip-Flop JK2 liefert ein zweites Beständigungssignal HOLDA-H, siehe Zeile 7 in Fig. 3, das an einen Steuereingang der Steuereinheit DMA gelangt. Weiterer $3estandteil der Schaltungsanordnung gem.Fig. 2 sind Torschaltungen Gi und G2, über die die Datenver arbeitungseinheit CPU bzw. die Steuereinheit DNA auf die schon erwähnte Vielfachleitung ACD geschaltet werden.können, über die u.a. der direkte Speicherzugriff der dezentralen Funktionseinheit zum Speicher der Datenverarbeitungseinheit erfolgt. Die Datenverarbeitungseinheit CPU ist von der Vielfachleitung abgekoppelt, solange das von ihr aufgrund einer Anforderung durch die dezentrale Funktionseinheit abgegebene Bestätigungssignal HOLDAP-H am Eingang EN der Torschaltung G1 anliegt. Die Steuereinheit DMA schaltet sich durch Beaufschlagung des Eingangs EN der Torschaltung GZ auf-die Vielfachleitung auf. Nachstehend wird noch naher auf die Betriebsweise der Schaltungsanordnung gemäss Figur 2 eingegangen. Wie die Zeile 3 in Figur 3 zeigt, ist der rlankenwechsel des Signals H0LD-L,das im Falle einer Anforderung durch die dezentrale Funktionseinheit bzw. die Steuereinheit auftritt, zeitlichen Schwankungen unterworfen, die auf Laufzeiteffekte zurückzuführen sind. Der Vergleich der Zeile 2, die den Verlauf des Arbeitstaktes PCLK für die Steuereinheit DMA zeigt, auf den das Anforderungs- signal mit Hilfe des D-Flip-Flop FF1 aufsynchronisiert wird, mit dem von dieser Kippstufe abgegebenen synchronisierten Anforderungssignal HREQ-H zeigt, dass unabhängig von den genannten Laufzeitschwankungen eine feste Beziehung zwischen Arbeitstakt und Flanken des Anforderungssignals hergestellt ist. Entsprechendes gilt für das Signal HRQ-H > das das erste JK-Flip-Flop JK1 an seinem Ausgang Qabgibt. Das SignalHR3Q-H,- das auch der Datenverarbeitungsein heit CPU zugeführt wird und das dort in einem bestimmten Raster des Systemtaktes CLK abgetastet wird,führt zur Abgabe eines ersten Be stätigungs signars H0LDAP-H,siehe Zei- le 6 in Figur 3. Dieses erste Bestätigungssignal bewirkt einerseits durch Beeinflussung der Torschaltung G1 das Abkoppeln der Datenverarbeitungseinheit CPU von der Vielfachleitung ACD, andererseits einen Schaltzustandswechsel beim zweiten JK-Flip-Flop JK2 und damit die Abgabe eines zweiten Bestätigungssignals HOLDA-H, siehe Zeile 7 in Figur 3, dessen Anstiegsflanke wieder eine feste Relation zum Arbeitstakt der Steuereinheit hat. Aufgrund des zweiten Bestätigungssignals HOLDA-H erfolgt dann wie dargelegt die Ankopplung der Steuereinheit DMA an die Vielfachleitung sowie ein Datenaustausch zwischen der dezentralen Funktionseinheit und dem Speicher der Speichereinheit. Wenn nun die Anforderung durch die dezentrale niinktions einheit beendet wird,siehe hierzu die Punkte A in den Zeilen 3 bis 5, dann führt dies dazu, dass das zweite Bestätigungssignal H0LDA-H, das an die SteuereinheIt DMA gelangt, in relativ geringem Zeitabstand ebenfalls einen Flankenwechsel erfährt, siehe Punkt A in Zeile 7. Dieser Flankenwechsel ist unabhängig von einen Flankenwechsel des von der Datenverarbeitungseinheit CPU abgegebenen ersten Bestätigungssignals HOLDAP-H, der wegen der-Verarbeitungszeit und Abtastverhältnisse mit e iher ge#is-sen'Ve#zögerung auftritt und wie der Vergleich der Zeilen 6 und 7 zeigt, nach dem Flankenwechsel des Signals HOLDA-H liegt. Das Wiederaufschalten der Datenverarbeitungseinheit CPU auf die Vielfachleitung ACD erfolgt also auf jeden;# eine gewisse Zeitspanne später als der Wegfall des zweiten Bestätigungssignals HOLDA-H. Andererseits kann ein erneutes zweites Be- stätigungssignal HOLDA-H aufgrund einer erneutenAnforde rung,siehe Punkte B ir den Zeilen 3 bis 5,erst danN wieder auftreten, wenn die Datenverarbeitungseinheit CPU wieder ein erstes Bestätigungssignal HOLDAP-H geliefert hat, was gleichzeitig die erneute Abkopplung der Datenverarbeitungseinheit von der Vielfachleitung ACD mit sich bringt, vgl. die Punkte B in den Zeilen 6 und 7. Damit ist aber mit Sicherheit vermieden, dass aufgrund einer Fehlinterpretation eines zwar noch nicht weggenommenen, aber nicht mehr gültigen Bestätigungssignals sowohl die Datenverarbeitungseinheit CPU als auch die Steuereinheit DlA auf die Vielfachleitung ACD arbeiten. 2 Patentansprüche 3 Figuren

Claims: Circuit arrangement for the correctly timed control signal exchange between a central data processing unit, particularly a microprocessor (CPU) and in each case one of several decentralised functional units (SDLC) via a control unit (DMA) which, due to its design, requires a different operating-clock frequency than the central data processing unit and accordingly operates with an operating clock (PCLK) extracted from the system clock (CLK) of the central data processing unit, comprising a synchronising circuit (FF1) by means of which, due to a request for direct access to the memory of the central data processing unit, by writing-in or reading-out of data by the decentralised functional units, request signals (HOLD-L) sent by the control unit are synchronised to the operating clock extracted from the system clock of the central data processing unit before they reach the central data processing unit, characterised by a first bistable flip flop (JK1) triggered by a clockpulse edge of the said operating clock (PCLK), by means of which a synchronised request signal (HREQ-H) is sampled with a delay of half a period of the operating clock (PCLK) and appears at its output as a delayed request signal (HRQ-H), a second bistable flip flop (JK2) triggered by a clock-pulse edge of the operating clock (PCLK), by means of which a first acknowledgement signal (HOLDAP-H), output by the central data processing unit (CPU) on the basis of the synchronised request signal (HREQ-H) received by it, is sampled with a delay of at least half a period of the operating clock and is forwarded to the control unit as a second acknowledgement signal (HOLDA-H), and which is reset by the delayed request signal (HRQ-H) of the first bistable flip flop (JK1), the second acknowledgement signal (HOLDA-H) output to the control unit (DMA) having the effect that the relevant decentralised functional unit executes the procedure announced with the request signal. Circuit arrangement according to Claim 1, characterised in that the first bistable flip flop (JK1) is a JK flip flop. Circuit arrangement according to Claim 1, characterised in that the first bistable flip flop (JK1) is a D-type flip flop, to the D input of which the inverted value of the synchronised request signal (HREQ-H) is applied. Circuit arrangement according to Claim 1 for carrying out a direct access of the decentralised functional unit to the memory of the central data processing unit, characterised by a first gate circuit (G1) via which the central data processing unit (CPU) can be connected to a multiple line (ACD) via which it can communicate with, among other things, its memory and which is supplied with the first acknowledgement signal (HOLDAP-H) as gate signal, and by a second gate circuit (G2) via which the decentralised functional unit can be connected to the said multiple line (ACD) and which is supplied with a gate signal from the control unit (DMA) for this purpose when the latter has received the said second acknowledgement signal (HOLDA-H).

Inventors: BOECKER, GERD, DIPL.-ING., BRONOLD, JOSEF, DIPL.-ING. (FH), Böcker, Gerd, Dipl.-Ing.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1984
Main classification: G06F13
IPC codes: G06F13