HIGH RATE BIT-SERIAL ASYNCHRONOUS DATA LINK

Abstract: 1. A bit-serial, asynchronous transmission link for high data rates of up to approximately 40 Mbit/s for packet-orientated data transmission between a data source and a data sink, preferably in each case a computer, with a transmitting device (S) and a receiving device (E), where a parallel/series-converter (PS) is arranged in the transmitting device and a series/parallel-converter (SP) is arranged in the receiving device, with a transmitter-end quartz-stable flow control unit (AS), characterised in that in the transmitting device (S) is arranged a multiplexer (M) which is clock-controlled by the quartz-stable flow control unit (AS) and which carries out the requisite asynchronous character formatting following the parallel/series conversion of data signals which are to be transmitted, that the flow control unit (AS) generates all the sequences necessary for block transmission, that in addition to the series/parallel-converter (S/P) the receiving device (E) includes a receiver-oscillator (EO) which clock-controls the series/parallel-converter (S/P), that for the recognition of transmission faults, at the end of each transmitted packet a so-called CRC - (cyclic redundancy check) - check polynomial is transmitted to the receiving device (E) in which it is analysed, that the CRC-check polynomial is transmitted at the end of a block in a manner of data bytes in the form of two asynchronous characters and that the generation of the CRC-check polynomial takes place via the data which has not yet been formatted.

Description: Bitserielle, asynchrone Ubertragungsstrecke für hohe Datenraten. Die vorliegende Erfindung betrifft eine bitserielle, asynchrone Ubertragungsstrecke für hohe Datenraten zum Zwecke einer paketorientierten Datenübertragung zwischen einer Datenquelle und einer Datensenke, vorzugsweise einem Rechner, mit einer.Sendeeinrichtung und einer Empfangseinrichtung, bei der in der Sendeeinrichtung ein Parallel/Seriell Umsetzer und in der Empfangseinrichtung ein Seriell/Parallel-Umsetzer vorgesehen ist. Ubertragungsstrecken mit Datenraten über 1-2 Mbit/s werden bisher mit synchronen Prozeduren betrieben, da die bei asynchronen Prozeduren notwendigen hohen Abtastfrequenzen (15 x bzw. 64 x die Übertragungsfrequenz) in herkömmlichen Empfängerschaltungen für TTL-Bausteine eine technologische Barriere darstellen. Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine bitserielle, asynchrone Übertragungsstrecke für hohe Datenraten zum Zwecke einer paketorientierten Datenübertragung der eingangs genannten Art zu schaffen, die mit üblichen TTL-Schaltkreisen realisiert werden kann und für Übertragungsraten bis zu otwa 40 Mbit/s einsetzbar ist. Die der Erfindung zug:undeliegende Aufgabe wird durch eine bitserielle, asynchrone Übertragungsstrecke gemäss dem Oberbegriff des Patentans;ruchs 1 gelöst, die durch die in dem kennzeichnenden Teil es Patentanspruchs p angegebenen Merkmale charakterisiErt ist. Vorteilhafte Weiterbildungen sind durch die in den Unteransprüchen angegebenen Merkmale gekennzeichnet. Im folgenden wird die vorliegende Erfindung anhand mehrerer, bevorzugter Ausführungsbeispiele für die Erfindung betreffender Figuren im einzelnen beschrieben. Fig.1 zeigt ein Blockschaltbild der erfindungsgemässen bit seriellen, asynchronen Übertragungsstrecke. Fig.2 zeigt ein Impuls/Zeitdiagramm für eine asynchrone Ab tastung von Datensignalimpulsen. Fig.3 zeigt das Prinzipschaltbild eines Empfänger-Oszilla tors, wie er in der Übertragungsstrecke gemäss Fig.1 zur Anwendung kommt Die vorgeschlagene asynchrone Übertragungsstrecke besteht im wesentlichen aus einer Sender- und einer Empfängerschaltung, die beide mit Schottky-TTL-Bausteinen realisierbar sind. Zur Erkennung von Ubertragungsfehlern wird, wie in synchronen Prozeduren üblich, ein CRC-Prüfpolynom (Cyclic Redundancy Check) am Ende eines Pakets gesendet und in der Empfängerschaltung ausgewertet (Fig.1). Aus diesem Grunde wurde zur Vereinfachung auf das bei asynchronen Prozeduren übliche Paritybit zur Datensicherung verzichtet. Es wird von einem 8-Bit parallelen Datenbus als Rechnerschnittstelle ausgegangen. Die asynchrone Zeichenformatierung (Startbit, 8 Datenbits, Stopbit) wird nach der Parallel-Seriell-Wandlung PS in einem Multiplexer M realisiert, der von einer quarzstabilen Ablaufsteuerung AS getaktet wird. Diese Ablaufsteuerung AS generiert zudem alle für eine Blockübertragung notwendigen Sequenzen (Framing). Das CRC-16-Prüfpolynom wird dabei am Blockende wie Datenbytes in Form zweier asynchroner Zeichen übertragen, wobei die Generierung des Polynoms über die unformatierten Daten erfolgt. Die bei asynchronen Prozeduren mögliche beliebig lange Stoppolarität wird aus Effektivitätsgründen auf 1 Bit beschränkt. Cegenüber synchronen Übertragungsverfahren, wie z.B. der "Manchester-Codierung", ergibt die vorgeschlagene Übertra- gungsprozedur bei gleichen Netto-Datenübertragungsraten einen wesentlich geringeren Bandbreitenbedarf. Im Gegensatz zu synchronen Prozeduren wird auf eine bitsynchrone Taktrückgewinnung verzichtet. Kernstück der Empfängerschaltung ist ein einfacher Oszillator EO, der mit jedem Startbit eines empfangenen Zeichens gestartet wird und innerhalb einer Zeichenlänge hinreichend genau die Ab tastfrequenz realisiert. Die theoretisch maximal mögliche Abweichung ZT vom idealen Abtastzeitpunkt des letzten Bits (Stopbit) eines Zeichens darf + T/2 der Bitdauer T betragen. Aus (*) ergibt sich für den Empfangsoszillator EO eine zulässige Abweichung von dt = 1/19 T, entsprechend df = 5,2% Abweichung von der Sendefrequenz. (+) 9T (9t + t) 2 < lOT (vergl. Fig.2). Der Oszillator EO (Fig.3) besteht im wesentlichen aus einem rückgekoppelten Inverter (NAND-Gatter) 1, wobei die Frequenz an einem variablen Laufzeitglied 2 einstellbar ist. Ein Flip-Flop 3 zur Startflankenerkennung startet den Oszillator und wird am Zeichenende mit Hilfe eines Zählers 4 wieder zurückgesetzt. Die CRC-Auswertung im Empfänger erfolgt ebenfalls nur über die zurückgewonnenen Netto-Datenbits (ohne Start- und Stopbit). Zähler 4 für Z=10 ist mit einem Zähleingang mit dem Signalausgang des Verknüpfungsgliedes verbunden und dessen Zählausgang ist mit dem Rücksetzanschluss eines Startflanken Erfassungsgliedes 3 verbunden. 7 Figuren Patentansprüche 3 Figuren

Claims: Patentansprüche: 1. Bitserielle, asynchrone Übertragungsstrecke für hohe Datenraten zum Zwecke einer paketorientierten Datenüber- tragung zwischen einer Datenquelle und einer Datensenke, vorzugsweise jeweils einem Rechner, mit einer Sendeeinrichtung und einer Empfangseinrichtung, bei der in der Sendeeinrichtung ein Parallel/Seriell-Umsetzer und in der Empfangseinrichtung ein Seriell/Parallel-Umsetzer vorgesehen ist, dadurch g e k e n n z e i c h n e t dass in der Sendeeinrichtung (S) ein Multiplexer (M) vorgesehen ist, der von einer quarzstabilen Ablaufsteuerung (AS) getaktet wird und die erforderliche asynchrone Zeichenformatierung nach der Parallel/Seriell-Umsetzung zu übertragender Datensignale durchführt, dass die Ablaufsteuerung (AS) alle für eie Blockübertragung erforderlichen Sequenzen erzeugt und dass in der Empfangs einrichtung (E) zusätzlich zu dem Seriell/Parallel-Umsetzer (S/P) ein Empfänger-Oszillator (EO) vorgesehen ist, der den Seriell/Parallel-Umsetzer (S/P) taktet. 2. Bitserielle, aynchrone Ubertragungsstrecke nach Anspruch 1, dadurch g e k e n n z e i c h n e t dass der Empfänger-Oszillator (EO) aus einem rückgekoppelten Verknüpfungsglied, vorzugsweise einem NAND-Glied, (1) besteht, wobei zum Zwecke der Rückkopplung des Ausgangssignals des Verknüpfungsglieds auf einen von mehreren Signaleingängen desselben ein Verzögerungsglied (2) zwischen den Signalausgang des Verknüpfungsglieds und den betreffenden Signaleingang geschaltet ist, dass der Empfängeroszillator (EO) im Bedarfsanlassbetrieb arbeitet, wozu einem ersten Signaleingang des Verknüpfungs- glieds ein Startflanken-Erfassungsglied (3), vorzugsweise in Form eines D-Flip-Flops, vorgeschaltet ist, dem als Eingangssignal ein eintreffender Datensignalimpuls zugeführt wird, und dass ein Zähler (4) für Z=10 vorgesehen ist, dessen Zähleingang mit dem Signalausgang des Verknüpfüngsglieds und dessen Zählausgang mit dem Rücksetzanschluss des Startflanken-Erfassungsglieds (3) verbunden ist. 3. Bitserielle, asynchrone Übertragungsstrecke nach Anspruch 2, dadurch g e k e n n z e i c h n e t , dass die Verzögerungszeit des Verzögerungsglieds (2) verstellbar ist. 4. Bitserielle, asynchrone Übertragungsstrecke nach Anspruch 1, dadurch g e k e n n z e i c h n e t , dass zur Erkennung von Ubertragungsfehlern ein sogenannter CRC (Cyclic Redundancy Check)-Prüfpolynom am Ende eines jeweils gesendeten Paketes zu der Empfangseinrichtung (E) übertra- gen wird, in der es ausgewertet wird. 5. Bitserielle, asynchrone Ubertragungsstrecke nach Anspruch 4, dadurch g e k e n n z e i c h n e t , dass das RCR-Prüfpolynom am Ende eines Blockes wie Datenbytes in Form zweier asynchroner Zeichen übertragen wird und dass die Generierung des CRC-Prüfpolynoms über die noch nicht formatierten Daten erfolgt. 6. Bitserielle, asynchrone Übertragungsstrecke nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t, dass die Schaltungselemente in der Sendeeinrichtung (S) und der Empfangseinrichtung (E) zuminbdest zum Teil in TTL Schaltkreistechnik realisiert sind. 7. Bitserielle, asynchrone Übertragungsstrecke nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t, dass die Schaltungselemente der Sendeeinrichtung (S) und der Empfangseinrichtung (E) zumindest zum Teil in Schottky TTL-.Schaltkreistechnik realisiert sind.

Inventors: BREINTNER, RICHARD, DIPL.-INF., STOCK, PETER, DIPL.-ING., THINSCHMIDT, HANS, DIPL.-ING., WAHR, ALFONS-JOSEF, DIPL.-INF.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1984
Main classification: H04L25
IPC codes: H04L25