SYNCHRONIZED COMPARATOR

Abstract: 1. A clocked comparator comprising an acquisition circuit for amplifying the difference between an analog input voltage (Vin ) and an analog reference voltage (VREF ), which acquisition circuit comprises two transistors (W3 , W5 ) which are arranged as a first differential pair and which each comprise a control electrode, a first main electrode and a second main electrode, the difference between the input voltage and the reference voltage being applied between the control electrodes, which first main electrodes have a common first terminal for applying a bias current and which second main electrode are each coupled to a first power-supply terminal via a load (W8 , W10 ) and a latching circuit for converting the voltages on the outputs of the acquisition circuit into one of two constant voltages depending on the sign of the difference between the input voltages of the acquisition circuit, which latching circuit comprises a bistable latch comprising two transistors (W4 , W6 ) which are arranged as a cross-coupled second differential pair and which each comprise a control electrode, a first main electrode and a second main electrode, which first main electrodes have a common second terminal for applying a bias current and which second main electrodes are coupled to the second main electrodes of the transistors of the acquisition circuit, characterized in that the common first terminal of the first differential pair is coupled to a point of fixed potential by means of a continuously operating current source, in that the common second terminal of the second differential pair is coupled to the point of fixed potential by a current source which is turned on by means of a clock signal (H), and in that the control electrodes of the second differential pair are coupled to the outputs (Q, ~Q) of the comparator.

Description: COMPARATEUR SYNCHRONISE L'invention concerne un comparateur synchronisé muni d'un circuit d'acquisition servant à amplifier la différence entre une tension d'entrée analogique et une tension de référence analogique, circuit d'acquisition, qui est muni de deux transistors montés comme première paire différentielle et présentant chacun une borne de commande, une première borne principale et une deuxième borne principale, la différence entre la tension d'entrée et la tension de référence étant appliquée entre les bornes de commande, les premières bornes principales présentant un premier point de connexion servant à amener un courant de réglage et les deuxièmes bornes principales étant couplées chacune, par l'intermédiaire d'une charge, à une première borne d'alimentation et à une sortie, et qui est muni d'un circuit de mémorisation servant à convertir les tensions aux sorties du circuit d'acquisition en l'une des deux tensions constantes, suivant le signe de différence destensions d'entrée du circuit d'acquisition, circuit de mémorisation qui est constitué par une bascule bistable présentant deux transistors montés comme deuxième paire différentielle, et munies chacune d'une borne de commande, d'une première borne principale et d'une deuxième borne principale, les bornes de commande étant accouplées aux sorties du circuit d'acquisition, les premières bornes principales présentant un deuxième point de connexion commun pour amener un courant de réglage et les deuxièmes bornes principales étant couplées en croix aux deuxièmes bornes principales des transistors du circuit d'acquisition. Un tel circuit peut être appliqué entre autres à un convertisseur analogique-numérique dit parallèle dans lequel le signal d'entrée analogique est amené aux entrées de plusieurs circuits comparateurs parallèles pour obtenir un signal de sortie numérique, circuits dans lesquels cette tension d'entrée est comparée avec une tension de référence qui est différente pour chaque circuit comparateur. Les signaux de sortie des circuits comparateurs sont convertis en un signal de sortie numérique à l'aide d'un dispositif de décodage. Le comparateur synchronisé utilisé dans de tels comparateurs analogiques parallèles présente en général une structure comme décrite dans le préambule. Un tel circuit est connu entre autres du brevet des Etats-Unis d'Amérique NO 4.121.120. Dans ce circuit connu, qui est formé à l'aide de transistors bipolaires, le point de connexion d'émetteur commun de la paire différentielle du circuit d'acquisition ainsi que le point de connexion d'émetteur commun de la paire différentielle du circuit de mémorisation sont couplés à un collecteur d'une autre paire différentielle et une source de courant est insérée dans le circuit d'émetteur commun de l'autre paire différentielle. Des signaux d'horloge amenés aux entrées de cette autre paire différentielle permettent d'envoyer le courant de la source de courant, soit vers le circuit d'acquisition, soit vers le circuit de mémorisation. Les paires différentielles du circuit d'acquisition et du circuit de mémorisation sont donc commandées par des signaux d'horloge complémentaires. Pour obtenir un bon effet du circuit connu, il est nécessaire que les deux signaux d'horloge présentent relativement un déphasage tel que la première paire différentielle arrête son fonctionnement exactement au moment où la deuxième paire différentielle est mise en circuit. Toutefois, en pratique, cette condition est difficile à satisfaire, de sorte que le circuit risque de présenter facilement des instabilités. De plus, les divers composants nécessaires pour l'autre montage différentiel augmentent rapidement la dissipation et la surface d'intégration, ce qui est indésirable surtout dans le cas de convertisseurs analogiques-numériques dans lesquels est utilisé un grand nombre de circuits comparateurs. Ainsi, l'invention vise à fournir un comparateur synchronisé dans lequel la présence de telles instabilités est évitée. De plus, l'invention vise à fournir un tel circuit présentant une faible dissipation. Selon la présente invention, un circuit du genre mentionné dans le préambule est caractérisé en ce que le premier point de connexion commun de la première paire différentielle est couplé, par une source de courant fonctionnant de façon continue, à un point de potentiel fixe et que le deuxième point de connexion commun de la deuxième paire différentielle est couplé, par l'intermédiaire d'une source de courant mise en fonctionnement par un signal d'horloge, au point de potentiel fixe. Ainsi, conformément à l'invention, du fait que le circuit d'acquisition fonctionne de façon continue, un signal d'horloge n'est nécessaire que pour le circuit de mémorisation, de sorte que la présence d'instabilités par rapport à des signaux d'horloge chevauchants est évitée. Du fait que le circuit présente en outre un nombre réduit de composants, sa dissipation est faible. Une forme de réalisation d'un circuit comparateur conforme à l'invention est caractérisée en ce que la charge de chacun des transistors de la paire différentielle du circuit d'acquisition est formée par un transistor de charge présentant une borne de commande, unepremièreborne principale et une deuxième borne principale, la borne de commande étant connectée à la première borne principale, qui est couplée à la deuxième borne principale du transistor correspondant de la paire différentielle du circuit d'acquisition et la deuxième borne principale étant couplée à la première borne d'alimentation. L'utilisation de telles charges actives permet d'obtenir, par comparaison avec des charges résistives, comme dans le circuit connu, une plus grande amplification et, de ce fait, un fonctionnement plus rapide du circuit. Une autre forme de réalisation d'un circuit comparateur conforme à l'invention est caractérisée en ce que chaque charge comporte en outre un circuit de décalage de niveau, qui est formé par un transistor présentant une borne de commande, une première borne principale et une deuxième borne principale, la borne de commande étant couplée à la borne de commande du transistor de charge, la deuxième borne principale étant couplée à la première borne d'alimentation et la première borne principale étant couplée, par l'intermédiaire du montage en série de plusieurs diodes de décalage de niveau, à la sortie et à une source de courant. Cette source de courant peut être caractérisée en détail du fait qu'elle est constituée par un transistor présentant une borne de commande, une première borne principale et une deuxième borne principale, la borne de commande et la première borne principale étant connectées à une deuxième borne d'alimentation. Le circuit de décalage de niveau permet de coupler les sorties des circuits comparateurs de façon directe aux entrées logiques du dispositif de décodage par exemple. Un circuit comparateur conforme à l'invention peut être réalisé à l'aide de transistors à effet de champ du genre Schottky et notamment à l'aide de tels transistors du genre à désertion de charge. Le comparateur conforme à l'invention convient notamment à être intégré de façon monolithique sur un substrat en arséniure de gallium. Enfin, le convertisseur analogique numérique conforme à l'invention est caractérisé en ce qu'il est muni de 2n comparateurs analogiques montés en parallèle pour obtenir un signal de sortie nume-- rique à n bits, le signal d'entrée analogique à convertir étant amené à une entrée de chaque comparateur et une tension de référence différente étant appliquée à l'autre entrée de chaque comparateur, les sorties des comparateurs étant connectées à un dispositif de codage délivrant le signal de sortie numérique à n bits à la sortie. La description ci-après, en se référant aux dessins annexés, le tout donné à titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée. La figure 1 montre un convertisseur analogique-numérique du genre à conversion parallèle dans un schéma synoptique fonctionnel et la figure 2 montre un comparateur analogique conforme à l'invention en technologie MESFET. Le convertisseur analogique-numérique représenté sur la figure 1 comporte plusieurs comparateurs montés en parallèle (COMP 1,... COMPN,) qui sont munis chacun de deux entrées. La tension d'entrée analogique VIN à convertir est amenée à une entrée de chaque comparateur. A l'autre entrée de chaque comparateur est amenée une tension de référence obtenue par application d'une tension de référence aux bornes du montage en série de plusieurs résistances. Dans le cas où toutes les résistances sont égales, on obtient une progression géométrique des tensions de référence, le rapport relatif des tensions de référence étant égal à Vref/2 Les diverses tensions de référence présentant un numéro de rang 1, 2,...i,. ..2n , 2 constituent alors une série suivante Vref/2n, Vref/2n 1 .... Vref, ces dernières tensions n'étant utilisées que pour indiquer un bit de dépassement. Les sorties des comparateurs sont connectées aux entrées d'un dispositif de codage logique (COD), qui délivre un signal numérique de n bits à la sortie suivant un code quelconque, qui peut être par exemple le code de Gray. La structure du dispositif de codage est tributaire du code requis, mais n'est pas ici décrite en détail, du fait que ce dispositif de codage ne fait pas, à proprement dit, partie de l'invention. Une mémoire (MEMO) peut être couplée à la sortie du dispositif de codage pour conserver l'information du dispositif de codage pendant au moins une partie de la période d'horloge permettant la synchronisation des comparateurs. Le signal d'horloge nécessaire pour le comparateur et les mémoires est délivré par un circuit externe. Ces circuits peuvent être intégrés sur le même substrat semiconducteur. La figure 2 représente un schéma d'un comparateur analogique conforme à l'invention en-technologie MESFET (Metal Semiconducteur Field Effect Transistor), qui peut être utilisé dans le convertisseur numérique-analogique de la figure précédente. Un tel comparateur comporte un circuit d'acquisition sous forme d'un amplificateur différentiel, qui est constitué par deux transistors MESFET W3 et W5 aux grilles desquels sont appliqués respectivement le signal de référence analogique Vref et le signal de comparaison VIN. Les sources des transistors W3 et W5 sont connectées au drain d'un transistor W1, qui est monté comme transistor de source de courant du fait que l'électrode de commande et la source sont mises à la masse Le transistor de source de courant W1 fonctionne ainsi de façon continue. La charge des transistors W3 et W5 est constituée par deux transistors W8 et W10, dont la source et l'électrode de commande sont court-circuitées et dont les drains sont connectées à la borne de tension d'alimentation positive VCC. Du fait que les transistors utilisés dans ce circuit sont du genre à désertion de charge,c'est-à-dire des transistors admettant une tension de seuil VT < O, le signal de sortie du comparateur ne convient pas à priori à être amené à un circuit logique. Pour obtenir le niveau de tension requis, il est nécessaire d'utiliser un circuit de décalage de niveau. Un tel circuit de décalage de niveau est appelé logique BFL (Buffered Fet Logic). Il est constitué par un premier transistor suiveur, qui est monté en drain commun et dont l'électrode de commande est connectée à la sortie du comparateur. L'électrode de source de ce transistor suiveur est connectée, suivant le décalage de niveau requis, par l'intermédiaire de 1 à 3 diode(s) au drain d'un transistor monté comme source de courant. Le drain de ce transistor de source de courant constitue la sortie du circuit. Les drains des transistors W3 et W5 sont donc connectés, par l'intermédiaire des électrodes de commande et de source court-circuitées des transistors W8 et W10, à l'électrode de commande du transistor suiveur d'un circuit de décalage de niveau. Ce circuit de décalage de niveau pour le transistor W3 est formé par le transistor suiveur W12, deux diodes D1 et D2 et le transistor monté comme source de courant W16 et pour le transistor W5 par le transistor suiveurs W14, les diodes D3 et D4 et le transistor monté comme source de courant W1a Le signal de sortie Q et le signal de sortie complémentaire Q du comparateur se trouvent donc respectivement au drain du transistor W16 et au drain du transistor W18 de ces circuits de décalage de niveau. Le comparateur comporte en outre un circuit de mémorisation sous forme d'une bascule bistable qui est constituée par deux transistors W4 et W6 montés comme paire différentielle, dont les sources sont connectées au drain d'un transistor W2, qui est monté en source commune et qui est commandé par le signal d'horloge H amené à l'électrode de commande. Les électrodes de commande des transistors W4 et W6 sont connectées respectivement aux sorties Q et Q du comparateur, alors que leurs drains sont couplés aux drains des transistors W3 et W5 du circuit d'acquisition. Pendant un premier état de l'horloge où H = O, état qui est appelé état de prépositionnement, les transistors W3 et W5 du circuit d'acquisition fonctionnent de façon continue comme amplificateurs. Ces transistors reçoivent respectivement la tension de référence analogique Vref et la tension analogique VIN à comparer et délivrent à la sortie du circuit de décalage de niveau, c'est-à-dire aux drains des transistors W16 et W18, les-tensions A x Vref et A x VIN, A étant le coefficient d'amplification. Pendant ce premier état, la bascule ne fonctionne pas, le transistor W2 étant bloqué par le niveau H = O. Pendant le second état de l'horloge où H = 1, état qui est ap#pelé état de mémorisation, le signal appliqué à l'électrode de commande du transistor W2 est H = 1, de sorte que le transistor W2 fonctionne comme source de courant et les transistors W4 et W6 fonctionnent comme bascule bistable. La différence entre Q et Q, qui est égale à A (Vref - VIN), lors du prépositionnement, devient, après le début du deuxième état de l'horloge (VIN t/T A (VIN - Vref) exp jusqu'à ce qu'il se produise la saturation du signal de sortie, c'est-à-dire jusqu'à ce qu'il se produise un état stable Q = 1 ou Q = O suivant le signe de la différence entre les deux tensions à comparer Vref et VIN Dans 1'exponentielle, t signifie le temps écoulé depuis l'apparition du second état d'horloge (H = 1) et T le délai de propagation du signal à travers les transistors W2 et W4 nu W2 et W6. Dans un exemple réalisé par la Demanderesse, des tensions de sortie adaptées à la commande des portes logiques suivantes étaientde O V pour le niveau haut et de - 2 V pour le niveau bas. Les tensions d'alimentation continues étaient V CC +4V VSS = ¯ 3 V. Les transistors utilisés étaient des transistors à effet de champ, du genre aut#-conducteur ("normaîly on") présentant les propriétés suivantes tension de seuil (VT = - 2 V), et les diodes du circuit de décalage de niveau étaient du genre suivant diode Schottky, largeur W = 12 um Selon la réalisation de l'invention, les largeurs de grille (ou largeur de la diode) des transistors, comme représentées sur la figure 2 étaient les suivantes W3 = W5 = W4 = W6 = 15 m W1 = 15/ um, W2 = 30 W8 = W10 = 10 m W12 = W16 = W14 W18 = 12 Vm Avec 12 transistors et 4 diodes par comparateur, la consommation est de l'ordre de 60 mW par comparateur, avec une logique du genre BFL, et de 1,5 W pour un convertisseur à 4 bits (16 niveaux). L'utilisation d'un comparateur indentique pour la réalisation d'un convertisseur analogique-numérique signifie également un avantage pour la réalisation sous forme d'un circuit intégré. Il est évident pour l'homme de l'art que de nombreuses variantes peuvent être réalisées sans sortir du cadre de la présente invention comme défini dans les revendications ci-annexées.

Claims: REVENDICATIONS : 1. Comparateur synchronisé muni d'un circuit d'acquisition servant à amplifier la différence entre une tension d'entrée analogique et une tension de référence analogique, circuit d'acquisition qui est muni de deux transistors montés comme première paire différentielle et présentant chacun une borne de commande, une première borne principale et une deuxième borne principale, la différence entre la tension d'entrée et la tension de référence étant appliquée entre les bornes de commande, les premières bornes principales présentant un premier point de connexion servant à amener un courant de réglage et les deuxièmes bornes principales étant couplées chacune, par l'intermédiaire d'une charge à une première borne d'alimentation et à une sortie, et muni d'un circuit de mémorisation servant à convertir les tensions aux sorties du circuit d'acquisition en l'une des deux tensions constantes, suivant le signe de différence de tensions d'entrée du circuit d'acquisition, circuit de mémorisation qui est constitué par une bascule bistable présentaot deux transistors montés comme deuxième paire différentielle, et munies chacune d'une borne de commande, d'une première borne principale et d'une deuxième borne principale, les bornes de commande étant accouplées aux sorties du circuit d'acquisition, les premières bornes principales présentant un deuxième point de connexion commun pour amener un courant de réglage et les deuxièmes bornes principales étant couplées en croix aux deuxièmes bornes principales des transistors du circuit d'acquisition, caractérisé en ce que le premier point de connexion commun du premier montage différentiel est couplé par une source de courant fontionnant de façon continue à un point de potentiel fixe et que le deuxième point de connexion commun du deuxième montage différentiel est couplé par llintermédiaire d'une source de courant mise en fonctionnement par un signal d'horloge au point de potentiel fixe. 2. Comparateur selon la revendication 1, caractérisé en ce que la charge de chacun des transistors de la paire différentielle du circuit d'acquisition est formée par un transistor de charge présentant une borne de commande, une première borne principale et une deuxième borne principale, la borne de commande étant connectée à la première borne principale, qui est couplée à la deuxième borne principale du transistor correspondant de la paire différentielle du circuit d'acquisition et la deuxième borne principale. 3. Comparateur selon la revendication 2, caractérisé en ce que chaque charge comporte en outre un circuit de décalage de niveau, qui est formé par un transistor présentant une borne de commande, une première borne principale et une deuxième borne principale, la borne de commande étant couplée à la borne de commande du transistor de charge, la deuxième borne principale étant couplée à la première borne d'alimentation et la première borne principale étant couplée, par l'intermédiaire du montage en série de plusieurs diodes de décalage de niveau à la sortie et à une source de courant. 4. Comparateur selon la revendication 3, caractérisé en ce que la source de courant est constituée par un transistor présentant une borne de commande,#nepremière borne principale et une deuxième borne principale, la borne de commande et la première borne principale étant connectées à une deuxième borne d'alimentation, 5. Comparateur selon l'une des revendications précédentes, caractérisé en ce que les transistors du circuit sont des transistors à effet de champ du genre Schottky et notamment de tels transistors du genre à désertion de charge. 6. Convertisseur analogique numérique, caractérisé en ce que pour obtenir un signal de sortie numérique à n bits, le convertisseur analogique numérique est muni de 2n comparateurs synchronisés montés en parallèle selon l'une des revendications précédentes, et en ce que à une entrée de chaque comparateur est amené le signal d'entrée analogique à convertir et à l'autre entrée de chaque comparateur une tension de référence différente, les sorties des comparateurs étant connectées à un dispositif de codage, dont la sortie délivre le signal de sortie numérique à n bits.

Inventors: BINET, MICHEL JOSEPH MARIE, MEIGNANT, DIDIER SERGE
Applicants: LABORATOIRES D'ELECTRONIQUE ET DE PHYSIQUE APPLIQUEE L.E.P., N.V. PHILIPS' GLOEILAMPENFABRIEKEN
Application year: 1984
Main classification: H03K3
IPC codes: H03K3, H03M1, G01R19