SIGNAL RECOGNITION SYSTEM

Abstract: Using multiplex technology, the recognition system converts a multiplicity of input signals (TNO) into a corresponding multiplicity of debounced output signals (OUTO/7). The signal recognition system contains a first memory unit for storing an initial value of the input signals, T bistable elements (TFFO/7) for storing the corresponding output signal, and an exclusive-OR gate (EOG) for comparing the input and output signal conditions. When a difference in the exclusive-OR gate (EOG) is found, an adder unit (HA) increments the contents of a second memory unit until the value prescribed in the T bistable elements (TFFO/7) is reached. In this case, the initial value in the second memory unit corresponds to the initial value of the first memory unit. <IMAGE>

Description: Signalerkennungssystem Die Erfindung betrifft ein Signalerkennungssystem zum Erzeugen eines Ausgangssignalzustandes in Abhangigkeit von einem Eingangssignalzustand falls der Eingangssignalzustand wenigstens wahrend eines vorgegebenen Zeitintervalles anliegt, wobei das Signalerkennungssystem eine Einheit zum periodischen Abtasten des Eingangssignalzustandes, eine erste Speichereinheit zum Abspeichern eines dem vorgegebenen Zeitintervall entsprechenden Anfangswertes, eine zweite Speichereinheit zum Abspeichern eines Wertes, der der Anzahl von Zeiteinheiten entspricht, die seit der Erkennung eines Unterschiedes zwischen einem Eingangs- und einem Ausgangssignalzustand gezahlt wurden, eine dritte Speichereinheit zum Abspeichern des Ausgangssignalzustandes und eine Verarbeitungseinheit aufweist zum Ubertragen des Anfangswertes von der ersten Speichereinheit zu der zweiten Speichereinheit falls kein Unterschied erkannt wurde, zum Abandern des in der zweiten Speichereinheit abgespeicherten Wertes jedesmal dann,wenn ein Unterschied erkannt wurde und zwar solange bis die Anzahl von Zeiteinheiten gezahit wurden, die dem vorgegebenen Zeitintervall entsprechen und zum an schliessenden Wechseln des'Ausgangssignalzustandes in der dritten Speichereinheit. Es ist bereits ein Signalerkennungssystem bekannt (Belgisches Patent No. 880 921) indem die erste Speichereinheit fijr jeden Eingangssignalzustand einen Anfangswert zurn Starten eines Zeitzählvorganges als auch die Reihe der folgenden Werte, die je um Eins vermindert wird, abspeichert. Diese Anfangs- und Folgewerte werden nacheinander in die zweite Speichereinheit ubertragen, falls ein Unterschied zwischen einem Eingangs- und Ausgangssignalzustand erkannt wird und zwar solange bis der in der zweiten Speichereinheit abgespeicherte Wert anzeigt, dass ein vorgegebenes Zeitintervall gezält wurde, d.h. bis das Ende des gestarteten Zeitzählvorganges erreicht wurde. Dazu muss die erste Speichereinheit relativ gross ausgelegt werden, da immer dann, wenn ein in der zweiten Speichereinheit abgespeicherter Wert abgeandert wird auf die erste Speichereinheit zugegriffen werden muss, um den nächstfol- genden Wert zu erhalten. Darüberhinaus muss fur einen solchen Zugriff der tatsächliche Eingangssignalzustand bekannt sein, da der nächstfolgende Wert in Beziehung zu diesem Eingangssignalzustand steht. Die technische Aufgabe gemäss der Erfindung besteht darin, die Nachteile des Standes der Technik zu vermeiden. Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass in die erste Speichereinheit nur ein einziger Anfangswert fur alle Zustande des Eingangssignales abgespeichert wird und dass durch die Verarbeitungseinheit die Abhängigkeit in der zweiten Speichereinheit unabhangig von der ersten Speichereinheit durchgeführt wird. Durch die erfindungsgemässe Ausbildung ist gewährleistet, dass die erste Speichereinheit mit relativ geringer Spei cherkapazitat realisierbar ist. Ausserdem wird die Abanderung des in der zweiten Speichereinheit abgespeicherten Wertes durch einen einfachen Additionsvorgang und unabhangig vom tatsächlichen Eingangssignalzustand durchgeführt. Da die Geschwindigkeit eines solchen Additionsvorganges relativ langsam ist, kann das vorliegende Signalerkennungssystem auf einer relativ kleinen Oberflache integriert werden. Wenn dazu z.B. die MOS-Technologie benutzt wird, in der Datentransporte durch Ladungsverschiebungen von parasitaren Kapazitaten realisiert werden, so erlaubt eine relativ kLeine Geschwindigkeit die Verwendung von Transistoren mit relativ kleinen Strömen um diese Ladungsverschiebeoperationen auszuführen. Das zuvor Gesagte sowie andere Aufgaben und Merkmale der Erfindung werden nun im folgenden unter Bezugnahme auf die Zeichnungen anhand eines Ausführungsbeispiels erläutert. Es zeigen: Figur 1 und 2 ein Signalerkennungssystem gemäss der Er findung Figur 3 ein T-Kippgl:ied gemäss der Erfindung nach Figur 1 Figur 4 eine bistabiLe Kippstufe gemäss der Er findung nach Figur 1 Figur 5 eine'Addiereinheit gemäss der Erfindung nach Figur 1 Figur 6 eine Speicherzelte der zweiten Speicher einheit gema(3 der Erfindung nach Figur 2 Figur 7 - eine SpeicherzeLle der ersten Speicher einheit gemäss der Erfindung nach Figur 2 Figur 8 die untere Reihe von Speicherzellen der ersten Speichereinheit und eine Steuer einheit gemaB der Erfindung Figur 9 ein Impulsdiagramm der verschiedenen in Figur 1 und 2 auftretenden Signale Figur 10 und 11 ein Zeitdiagramm zur Erläuterung der Ab läufe des Signalerkennungssystems nach Figur 1 und Figur 9. Das vorliegende Signalerkennungs- oder Signalentprellungssystem bildet einen Teil eines Fernsprechsystems und dient zur Entprellung von acht Fernsprechsignalen. Solche Signale sind z.B. Handapparat eingehangt/ausgehangt oder Rufabschaltung Diese acht Fernsprechsignale IN# bis IN7 sind an gleich benannte Signaleingänge INQ bis IN7 gefuhrt. Die entprellten Ausgangssignale werden an Signalausgängen OUTQ bis OUT7 bereitgestellt. Das Signalentprellungssystem enthalt die folgenden, wie den Zeichnungen zu entnehmen ist, untereinander verbundenen Schaltungen: - eine Zeitgeberschaltung mit einem Taktgenerator PS (vgl. Figur 1), der ein Taktsignal CL und Schreib-, Lesesignale W, R (vgl. Figur 9) mit einer Taktperiode von 2/64 ms er zeugt, wobei das Lesesignal R und das Schreibsignal W in der Phase um 1800 zueinander gedreht sind; - mit einem Binärzähler CR (vgl. Figur 1), der komplementare Binärausgänge a, a bis f, f aufweist, wobei an den Binär- ausgängen-a, a das höchstwertige Bit und -an den Binäraus- gängen f, f das niedrigstwertige Bit anliegt. Der Binar- zahler CR wird durch das Taktsignal CL getaktet und er zeugt an seinen Binärausgängen a, b, c (a, b, c) und an seinen Binärausgängen d, e, f (d, e, f) alle 2/8 ms bzw. 2 64 ms ein unterschiedliches 3-Bit Ausgangssignal; - mit einer ersten Binar-Dezimalwandlereinheit DEC1 (vgl. Figur 1), die jedes von den Binärausgängen a, b, c ( , b, c) ankommende 3-Bit Eingangssignal in ein 1 aus 8 Eingangswahlsignal oder Zeitintervallsignal SIN#/7 (SIN#/7) wandelt, vgl. Fig. 9, wobei jedes ein Eingangszeit intervall von 2/8 ms erzeugt; - und mit einer zweiten Binr-Dezimalwandlereinheit DEC2 (vgl. Fig. 1)-, die jedes von den Binärausgängen d, e, f (d, e, f) ankommende 3-Bit Eingangssignal in ein 1 aus 8 Auswahlbitsi-. gnal oder Bittaktsignal SB/7 (SB/7) wandelt, vgl. Fig. 9, 2 wobei jedes einen Bittakt von ms erzeugt; 64 - einen ersten Multiplexer MUX1 mit Schalter S1# bis Schalter S17 (vgl. Fig. 1) - einen zweiten Multiplexer MUX2 mit Schalter S2# bis Schalter S27 (vgl. Fig. 1) - eine dritte Speichereinheit MEM (vgl. Fig. 1), die T-Kipp glieder TFF# bis TFF7 aufweist, wobei jedes T-Kippglied einen ersten und vierten Schalter S86, S87, S89, S88 und einen er sten bis dritten Inverter I6, I7, I8 enthalt (vgl. Fig. 3); - eine bistabile Kippstufe MSFF, die als Master-Slave-Kippglied (vgl. Fig 1) ausgebildet ist und einen funften bis achten Schalter S92, S93, S90, S91 sowie einen vierten bis siebten Inverter I9, I10, I11, I12 enthält (vgl. Fig. 4); - eine Addiereinheit HA, die als Halbaddierer aufgebaut ist, und logische NAND-Gatter NAND2, NAND3 und ein logisches ODER-Gatter OR2 aufweist, (vgl. Fig. 5); - eine zweite Speichereinheit RAM (vgl. Fig. 2), die aus Speicherzellen mit wahlfreiem Zugriff RAMC bis RAMC77 aufgebaut ist, wobei jede Speicherzelle einen neunten bis zwölften Schalter S97, S94, S95, S96 und einen achten und neunten Inverter 113, I14 enthalt (vgl. Fig. 6); - eine erste Speichereinheit ROM (vgl. Figuren 2, 8), die aus Festwert Speicherzellen ROMC## bis ROMC76 aufgebaut ist und je einen Schalter S1 enthalten (vgl. Figur 7); - eine Steuereinheit HTC zum Steuern der ersten Speichereinheit ROM (vgl. Fig. 8), wobei die Steuereinheit aus Iogischen NOR-Gattern NOR4, NOR5, einem logischen UND-Gatter AND, einem logischen NAND-Gatter NAND4 und aus Invertern 115, I16 aufgebaut ist; - ein drittes Schaltglied aus einem Iogischen NAND-Gatter NAND1 und einem logischen ODER-Gatter OR1 (vgl. Figur 1); - ein viertes Schaltglied aus einem logischen NOR-Gatter NOR2 (vgl. Figur 1); - logische NOR-Gatter NOR1 und NOR3 (vgl. Figuren 1, 2); - ein Exklusiv-ODER Gatter EOG (vgl. Figur 1); - Inverter I1 bis I4 (vgl. Figur 1) und ein Inverter 15 (vgl. Figur 2); - erste Schaltglieder aus Schaltern S7 bis S76 (vgl. Fi gur 2), zweite Schaltglieder aus Schaltern S3# bis S36 (vgl. Figur 2) und weitere Schalter S4 bis S47, S5 bis S57, S6# bis S67 (vgl. Figur 2) und Schalter S8# bis S85 (vgl. Figur 1). Jeder der aufgezahlten Schalter entspricht der Bauweise des Schalters S1 in Figur 7 und enthalt einen -Kanal MOSFET NT mit einer Source-Elektrode s oder 3, einer Drain-Elektrode d oder 4 und einer Gate-Elektrode gn oder 2, sowie einen D-Kanal MOSFET PT mit den gleichen Source- und Drain-Elektroden und mit einer Gate-Elektrode gp oder 1. Um zu zeigen, dass der P-Kanal MOSFET PT und der N-Kanal MOSFET NT durch einen O-Pegel bzw. einen 1-Pegel an ihren Gate-Elektroden leitend werden, wird der P-Kanal MOSFET mit einem Inverter an seiner Gate-Elektrode gp ausgeführt. Solche bliche Schalter S1 schalten die an der Source-Elektrode 3 anliegende Eingangsspannung zur Drain-Elektrode 4 durch und umgekehrt, wenn an ihre Gate-Elektroden gn, gp ein komplementares Signal mit 1-Pegel und O-Pegel, wie z.B. ein Zeitintervallsignal SIN1 und das entsprechend invertierte Zeitintervallsignal SIN1, angelegt werden. Dazu sei bemerkt, dass für den Fall, dass der Schalter geschlossen ist, der Eingangszustand an seinem Ausgang auftritt und dadurch die an diesen Ausgangen angeschlossene Leitungskapazitäten geladen oder entladen werden, welches entsprechend vom Eingangspegel 1 oder Pegel 0 abhängt. Diese Ladung bleibt für etwa 2ms erhalten selbst dann, wenn der Schalter ge öffnet wird. Der erste Multiplexer MUX1 enthalt Schalter S10 bis S17 an deren Elektroden 1, 2 und 3 die Zeitintervallsignale SINQ/7, SIN#/7 bzw. das Eingangssignal IN#/7 angelegt werden. Die Drain-ELektroden 4 dieser Schalter S1/S17 sind gemeinsam an einem ersten Eingang des Exklusiv-ODER Gatters EOG angeschlossen. Dabei besteht die Funktion des ersten Multiplexers MUX1 darin, aufeinanderfolgend die Eingangssignale IN8/7 an den ersten Eingang des Exklusiv-ODER Gatter EOG zu schalten, wobei die Schalter S1#/S17 vofl den Zeitintervallsignalen SIN,SIN bis SIN7, SIN7 gesteuert werden. Der zweite Multiplexer MUX2 enthalt Schalter S2/S27 an deren Elektroden 1, 2 und 3 die Zeitintervallsignale SIN8/7, SIN#/7 bzw. das Ausgangssignal der T-Kippglieder TFF#/7 der dritten Speichereinheit MEM angelegt werden. Die Dr-ain ELektrode 4 dieser Schalter S2#/S27 sind gemeinsam an einen zweiten Eingang des Exklusiv-ODER Gatters EOG angeschlossen, wobei der Ausgang des Exklusiv-ODER Gatters mit einem Dateneingang 1' des Master-Slave-Kippgliedes MSFF verbunden ist. Dabei besteht die Funktion des zweiten Multiplexers MUX2 darin, aufeinanderfolgend die in den T-Kippgliedern TFF/7 gespeicherte Signale an den zweiten E;ngang des Exklusiv ODER Gatters EOG zu schalten, wobei die Schalter S2#/S27 von den Zeitintervallsignalen SIN#, SIN bis SIN7, SIN7 gesteuert werden. Das Exklusiv-ODER Gatter EOG vergleicht nun jedes an seinen Eingangen anliegende Paar von Eingangsund Ausgangssignalen, wobei für den Fall, dass das anliegende Signalpaar unterschiedliche Werte aufweist eine 1 in das Master-Slave-Kippglied MSFF gespeichert wird. Da jedes der T-Kippglieder TFF/7 identisch aufgebaut ist, wird in Figur 3 nur das T-Kippglied TFF# gezeigt. Es enthält eine erste Schleife aus einer Kaskadenschaltung von dem ersten Inverter I6, dem zweiten Inverter I7, dem dritten Schalter S89, dem dritten Inverter I8, dem ersten Schalter S86 und dem zweten Schalter S87. Ferner weist es Wähleingänge 1' und 2', Dateneingänge 3' und 4', Leseeingänge 5' und 6' und einen Ausgang 7' auf, wobei diese durch die Gate-Elektroden der Schalter S86, S87, S88, S89 bzw. durch den Ausgang des ersten Inverters I6 gebildet werden. Die Wähleingänge 1' und 2' des ersten Schalters S86 werden durch die Zeitintervallsignale SIN1 bzw. SIN1 gesteuert; die Dateneingänge 3' und 4' des zweiten Schalters S87 werden durch die Ausgangssignale des Inverters I3 bzw. des vierten Schaltgliedes NOR2 gesteuert (vgl. Figur 1). Die Leseeingänge 5' und 6' werden durch die Lesesignale R bzw. R gesteu'ert, wobei das Lesesignal R in Figur 9 dargestellt ist. Jedes T-Kippglied TFF/7 speichert einen vorhergehenden Zustand in den parasitaren Eingangskapazitäten des ersten und zweiten Inverters I6, I7. Falls keine neue Daten an seine Dateneingänge 3' und 4' angelegt werden, z.B. wenn die von dem vierten Schaltglied NOR2 und dem Inverter I3 anliegenden Signalpegel 0 bzw. 1 sind, ist der zweite Schalter S87 geoffnet, so dass unabhangig ob das T-Kippglied TFF/7 umber seine Wahleingange 1@ und 2' (Schalter S86 geschlossen oder nicht) angesteuert wird oder nicht, dieser vorhergehende Zustand in der ersten Schleife für jedes Lesesignal R und R vorliegt. Für diesen Fall wird der gespeicherte vorhergehende Zustand nicht abgeändert. Falls nun neue Daten an die Dateneingänge 3' und 4' des T-Kippgliedes TFF# angelegt werden, d.h. ein O-Pegel und 1-Pegel an dem Dateneingang 3' und 4', und falls das T Kippg@ied TFF# durch die Zeitintervallsignale SIN1, SIN1 angesteuert werden, sind die beiden SchaLter S87 und S86 geschlossen. Der vorhergehende Zustand liegt dann am Ausgang der ersten Schleife, d.h. am Verbindungspunkt des zweiten Inverters I7 und des vierten Schalters S88 an, wird dann an den Eingang dieser Schleife am Verbindungspunkt des ersten Inverters I6 und des zweiten Schalters S87 über den dritten Schalter S89, den dritten Inverter 18, den ersten Schalter S86 und den zweiten Schalter S87 mit dem Eintreffen von dem Lesesignal R geschaltet, wobei das Lesesignal R den dritten Schalter S89 schliesst. Dabei wird der vorhergehende Zustand durch den dritten Inverter I8 invertiert und in der ersten Schleife gespeichert, in der er dann anliegt. Somit wurde das T-Kippglied in einem neuen Zustand geschaltet. Das Master-Slave-Kippglied ist detailiert in Figur 4 gezeigt und enthält eine Kaskadenschaltung aus dem siebten Schalter S90, dem vierten und fünften Inverter I9, I10, dem achten Schalter S91 und dem sechsten und siebten Inverter I11, 112, wobei die Inverter 19, I10 und der Schalter S92 als Slave-Schleife und die Inverter I11, I12 und der Schalter S93 als Master-Schleife geschaltet sind. Das Master-Slave-Kippglied MSFF weist einen Eingang 1', einen Ausgang 2' oder Q und Steuereingange 3', 4' und Steuereingange 5', 6' auf, die durch die Source-Elektrode des Schalters S9#, dem Ausgang des Inverters I11 und den Gate-Elektroden der Schalter S9#, S93 und den Schaltern S91, S92 gebildet werden. Der Eingang 1' ist mit dem Ausgang des Exklusiv-ODER Gatters EOG verbunden; der Ausgang 21 oder Q ist an den Eingang des ODER-Gatters OR1 (vgl. Figur 1) und an den Eingang des NOR-Gatters NOR3 '(vgl. Figur 2) gefuhrt; die Steuereingange 3', 4' und die Steuereingänge 5', 6' werden durch die Signalverläufe eines vierten Steuersignales A, # und eines fünften Steuersignales B, # gesteuert. Diese Signalverläufe der Steuersignale A, B, wie in Figur 9 gezeigt, werden durch eine Einheit aus dem NOR-Gatter NORI, den Schaltern S80, S81 und den Invertern Il, I2 erzeugt (vgl. Figur 1). Die Bittaktsignale SB und SB7 werden an die gleichbenannten Eingänge des NOR-Gatters NOR1 angelegt, wobei der Ausgang des NOR-Gatters NOR1 mit der Source Elektrode 3 des Schalters S8# verbunden ist. Das Bittaktsignal SB7 wird ausserdem an die Source-Elektrode 3 des Schalters S81 angelegt. Die Schalter S8 und S81 werden durch das Lesesignal R, R bzw. das Schreibsignal W, W gesteuert und stellen an ihren Ausgangen die Signalver@ laufe der Steuersignale A bzw. B zur Verfügung, während an den Ausgängen der Inverter I1 und 12 -die invertierten Steuersignale A bzw.Banliegen, wobei die Eingänge der Inverter 11 und I2 an die Drain-Elektrode 4 der Schalter S8# bzw. S81 angeschlossen sind. Theoretisch ergibt sich das Steuersignal A in der Form A = SB + SB7 R und das Steuersignal B in der Form B = SB7- W, jedoch in der Praxis, wie auch in Figur 9 gezeigt, sind die Impulsflanken der Steuersignale A und B in Bezug zu dem Signal der Form SB# + SB7 bzw. dem Signal der Form SB7 etwas verzögert, da eine gewisse Zeit notwendig ist, um die Leitungskapazitäten an den Ausgangen der Schalter S8# bzw. S81 zu laden bzw. zu entladen. Dauberhinaus verbleiben die Aus grange der Schalter S8# und S81 entsprechend der Leistungs Kapazitäten auf O-Pegel bzw. 1-Pegel, solange die Signale der Form SB + SB7 und SB7 einen O-Pegel bzw. 1-Pegel aufweisen, wobei jedoch die Stellung der Schalter S8d und S81 sich entsprechend dem Verlauf des zuletzt genannten Signales andern (vgl. Figur 9). Jedesmal, wenn die Signalform des Steuersignales A einen 1-Pegel aufweist sind@die Schalter S9# und S93 geschlossen, so dass gleichzeitig der-Zustand eines Signales am Eingang 1' des Master-Slave-Kippgliedes MSFF an den Eingang der Slave Schleife angelegt und in der Eingangskapazität der Inverter I9, 110 abgespeichert wird und dass der in der Eingangs kapazitat der Inverter I11, I12 gespeicherte Zustand in der Master-Schleife umläuft. Jedesmal, wenn die Signalform des Steuersignales B einen 1-Pegel aufweist sind die Schalter S91 und S92 geschtossen, so daB gleichzeitig der in der Slave-Schleife gespeicherte Zustand in dieser Schleife umläuft und an die Master-Schleife angelegt wird, in der dieser Zustand nach Erreichen des 1-Pegels des Steuersignales A gespeichert wird und somit umläuft. Dies bedeutet, dass das in der Slave-Schleife gespeicherte Signal an Ausgang 2' oder Q des Master-Slave Kippgliedes MSFF anliegt, wenn die Vorderflanke des Steuersignales B den 1-Pegel erreicht (vgl. Figur 9). Die als Halbaddierer ausgeführte Addiereinheit HA wird in Figur 5 detailliert gezeigt. Sie weist einen ersten Addiereingang Al und einen zweiten Addiereingang A2, linen invertierten Summenausgang # und einen invertierten Übertragausgang Cauf. Die Addiereinheit HA enthält logische NAND-Gatter NANDZ, NAND3 und ein ODER Gatter ORZ. Die Addiereingänge Ai und A2 sind mit aen fin- gngen des NAND-Gatters NAND2 und des ODER Gatters OR2 verbunden, wobei am Ausgang des NAND-Gatter NAND2 das inverse Übertragungssignal C abgreifbar ist. Dieses Ubertragsignal und das Ausgangssignal des ODER-Gatters OR2 sind an die Eingänge des NAND-Gatters NAND3 angelegt, wobei der Ausgang des NAND-Gatters NAND3 das inverse Summensignal S zur Verfügung stellt. Das inverse Summensignal S und das inverse Ubertragsignal C sind durch die folgenden booleschen Aus drake gekennzeichnet: S=A1 + A2 + C C=A1 # A2 Daraus ergibt sich die folgende Wahrheitstabelle: EMI13.1 <tb> A1 <SEP> A2 <SEP> S <SEP> C <tb> <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <tb> <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <tb> <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <tb> <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <tb> Der erste Addiereingang Al ist an die verbundenen Drain Elektroden 4 der Schalter S6# bis S67 (vgl. Figur 2) angeschlossen. Der zweite Addiereingang A2 ist umber den durch das Lesesignal R, R gesteuerten Schalter S83 mit dem Ausgang 2' des Master-Slave-Kippgliedes MSFF, der über die Reihenschaltung aus dem ODER-Gatter OR1 und dem NAND-Gatter NAND1 an den Schalter S83 geführt ist, verbunden. Dabei sind die Eingänge des ODER-Gatters OR1 also mit den Ausgang 2' oder Q des Master-Slave-Kippgliedes MSFF und mit dem Bittaktsignal SB verbunden. Der Ausgang des ODER Gatters OR1 ist an ein Eingang des NAND-Gatters NAND1 angeschlossen und dessen anderer Eingang ist Über den durch das Schreibsignal W, W gesteuerte Schalter S82 mit dem invertierten Übertragausgang C der Addiereinheit HA verbunden. Wenn man das Signal an Ausgang 2' des Master-Slave-Kippgliedes mit Q bezeichnet, so hat das Signal am zweiten Addiereingang A2 die Form A2 = C + Q * SB Die Drain-Ekektrode 4 des Schalters S82 ist an einen Eingang des NOR-Gatters NOR2 angeschlossen, dessen andere Eingänge durch das Bittaktsignal SB6 und das Schreibsignal W gesteuert werden. Somit kann das an die verbundenen Eingunge 4 der T-Kippglieder TFF# bis TFF7 angelegte Ausgangssignal des NOR-Gatters NOR2 wie folgt dargestellt werden: NOR2 = C' W W SB6, Die zweite Speichereinheit RAM (vgl. Figur 2) enthält acht Reihen aus 8 Speicherzellen RAMC##/#7 bis RAMC7#/77, die den Eingngen IN bis IN7 des Signalerkennungssystems zugeordnet sind und durch die Zeitintervallsignale SIN1, SIN1 bis SIN#, SIN angesteuert werden. Dabei werden in den ersten 7 Speicherzellen jeder der 8 Reihen von Speicherzellen Werte abgespeichert, die den Zeiteinheiten entsprechen die noch ablaufen mussen bis das entsprechende Eingangssignal vollstandig entprellt ist, wohingegen die achte Speicherzelle in jeder der 8 Reihen von Speicherzellen zum Abspeichern eines sogenannten Uberlaufbits mit 1-Pegel fur den Fall vorgesehen ist, daB alLe anderen Speicherzellen einer Reihe einen O-Pegel beinhalten. Da jeder dieser Speicherzellen identisch aufgebaut ist, wird in Figur 6 nur eine Speicherzelle RAMC gezeigt. Sie besteht aus der Kaskandenschaltung der Schalter S94, S95, den Invertern I13, I14 und dem Schalter S96, wobei die Inverter I13, I14 und der Schalter S97 als Schleife geschaltet sind. Die Speicherzelle RAMC weist Wähleingänge 1', 2', einen Dateneingang 3', einen Datenausgang 4' und Steuer eingange 5', 6' und 7', 8' auf, die entsprechend durch die Gate-Elektroden der Schalter S95, S96, durch die Source-Elektrode des Schalters S94, durch die Drain-Elektrode des Schalters S96 und den Gate-Elektroden der Schalter 597, S94 gebildet wer-deh Die Wähleingänge I' -und 2' werden durch die Zeitintervallsignale SI-N1 bzw. SIN1 gesteuert; die Steuereingange '5' und 6' werden durch das Lesesignal R bzw. R gesteuert; und die Steuereingange 7' und 8' werden durch das Schreibsignal W bzw. W gesteuert. Falls eine Speicherzelle ni-cht angesteuert wird, sind die Schalter S95 und S96 geöffnet, wobei der Zustand des in den paraistaren Kapazitaten der Inverter 113, I14 gespei- cherten Signales immer dann in der Schleife aus den Invertern I13, I14 und dem Schalter S97 umläuft, wenn der Schalter S97 durch ein 1-Pegel des Lesesignales R geschlossen ist. Wenn nun die Speicherzelle angesteuert wird, d.h wenn die Schalter S95 und S96 geschlossen sind, liegt der in der Speicherzelle gespeicherte Zustand dann über den Schalter S96 am Ausgang 4' an, wenn der umlaufende Zustand über den durch das Lesesignal R aktivierte Schalter S97 gelangt. Ausserdem wird durch das Ansteuern der Speicherzelle ein am Eingang 3' anliegender Zustand über die durch das Schreibsignal W und das Zeitintervallsignal SIN1 aktivierten Schalter S94 bzw. S95 abgespeichert. Die das zweite Schaltglied S3#/S36 darstellenden soge- nannten Ausgangsschalter S3# bis S36, die Schalter S4# bis S46 zum Regenerieren der Daten und die sogenannten Eingangsschalter S5# bis S56 der zweiten Speichereinheit RAM, sowie die gemeinsamen Ausgangsschalter S6 bis S66 der ersten und der zweiten Speichereinheit ROM, RAM sind entsprechend den Spalten aus den Speicherzellen RAMC##/7# bis RAMC#6/76 zugeordnet. Ferner ist der Schalter S47 zum Regenerieren der Daten und der Eingangssschalter S57 der zweiten Speichereinheit RAM der SpaLte aus den Speicherzellen RAMC#7/77 zugeordnet. Ein logischer 1-Pegel wird fortwährend an den Eingang 3 eines weiteren der ersten und zweiten Speichereinheiten ROM, RAM gemeinsamen Ausgangs schalters S67 angelegt. Die Eingange 1 und ? der Schalter S3#/36 werden durch die Signale NOR3 und NOR3 = Q. P gesteuert, wobei die Signale an den Ausgängen des Inverters 15 bzw. des NOR-Gatters NOR3 erzeugt werden. Die Eingänge des NOR-Gatters NOR3 sind an den Ausgang 2' oder Q der bistabilen-Kippstufe MSFF und an den Ausgang P oder 4 der Spalte aus den Speicherzellen RAMC#7/77 der zweiten Speichereinheit RAM angeschlossen. Die Eingänge 1 und 2 der Schalter S4#/47, S5#/57 und S6#/67 werden durch die Bittaktsignale SB#/7 und SB/7 angesteuert. Die gemeinsamen Drain-Elektroden 4 der Speicherzellen in den Spalten RAMC##/7# bis RAMC #6/76 der zweiten -Speicher- einheit RAM sind über eine Kaskadenschaltung aus den Schal tern S3# bis S36, S6 bis S66 und S85 an den ersten Addier eingang A1 der Addiereinheit HA angeschlossen, wobei der Schalter S85 durch das Lesesignal R und R gesteuert wird und wobei die Ausgänge 4 dieser SpeicherzelLen in den Spal- ten RAMC/7 bis RAMC7/77 der zweiten Speichereinheit RAM zu den Eingängen 3 dieser Speicherzellen umber die Schalter S4# bis S47 zuruckgekoppelt sind. Der invertierte Summenausgang S der Addiereinheit HA ist an die Eingnge 3 der Speicherzellen in den Spalten RAMC##/7# bis RAMC#7/77 umber den durch das Schreibsignal W, W gesteuerten Schalter S84, über den Inverter 14 und über die Schalter S5# bis S57 angeschlossen. Die erste Speichereinheit ROM (vgl. Figuren 3 und 8) enthalt 8 Reihen aus jeweils 7 Speicherzellen RAMC##/76 bis ROMC7#/76, die den Signaleingangen IN bis IN7 des Signalerkennungssystems zugeordnet sind. Da jede dieser Speicherzellen vom gleichen Typ ist, wird in it Figur 7 nur die Spei cherzelle ROMC## gezeigt. Sie ist aus einem Schalter S1 aufgebaut, der Steuereingänge 1,2 einen Eingang 3 und einen Ausgang 4 aufweist, wobei die Steuereingänge 1, 2 durch die Zeitintervallsignale SIN1, SIN1 angesteuert werden. Die 8 Reihen konnen mittels der Zeitintervallsignale SIN1, SIN1 bis SIN#, SIN angesteuert werden, wobei in ihnen Werte entsprechend der Zeit die notwendig ist die Eingangssignale zu entprellen, abgespeichert werden. Da jede Reihe 7 Bit enthalt, kann entsprechend ein Wert X zwischen und 127 abgespeichert werden. Da eine entsprechende Reihe der zweiten Speichereinheit RAM alle 2 Millisekunden abgetastet wird, entsprircht dieser Wert X einer Zeitdauer von 2 mal X Millisekunden. Damit eine Addition ansteile einer Subtraktion erreicht wird, wird das Komplement zu 127 des Entprellwertes abgespeichert. Bezeichnet man die Bits einer jeden Reihe mit B bis B6 (B = niedrigstwertiges Bit, B6 = hochstwertiges Bit), so ergibt sich- der Inhalt der ersten Speichereinheit wie fo lgt: EMI18.1 <tb> Reihe <SEP> B6 <SEP> B5 <SEP> B4 <SEP> B3 <SEP> B2 <SEP> B1 <SEP> B0 <SEP> Wert <SEP> Zeit <SEP> (ms) <tb> <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 84 <SEP> 88 <tb> <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> # <SEP> <SEP> # <SEP> <SEP> # <SEP> 12# <SEP> <SEP> 16 <tb> <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> # <SEP> # <SEP> <SEP> 124 <SEP> 8 <tb> <SEP> 1 <SEP> 1 <SEP> 1 <SEP> <RTI ID=18.7> a <SEP> 1 <SEP> a <SEP> a <SEP> 116 <SEP> 24 <tb> <SEP> 1 <SEP> 1 <SEP> 1 <SEP> a <SEP> 1 <SEP> 1 <SEP> 8 <SEP> O <SEP> 1#8 <SEP> <tb> <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 'a <SEP> <SEP> 8 <SEP> 124 <SEP> 8 <tb> <SEP> 3 <SEP> # <SEP> <SEP> 1 <SEP> 1 <SEP> a <SEP> -1 <SEP> a <SEP> 1 <SEP> 53 <SEP> 15# <SEP> <tb> <SEP> 4 <SEP> 1 <SEP> 1 <SEP> <SEP> 1 <SEP> 1 <SEP> 1 <SEP> a <SEP> 41 <SEP> 124 <SEP> 8 <tb> <SEP> 5 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> # <SEP> a <SEP> 124 <SEP> 8 <tb> <SEP> 6 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> -1 <SEP> a <SEP> 8 <SEP> 124 <SEP> 8 <tb> <SEP> 7 <SEP> 1 <SEP> I <SEP> 1 <SEP> 1 <SEP> 1 <SEP> # <SEP> <SEP> 8 <SEP> 124 <SEP> 8 <tb> Es wird ein "0"-Wert oder ein "1"-Wert in jeder Speicher zelle abgespeichert, falls am Eingang -3 ein "O"-Wert bzw. ein "1"-Wert anliegt. Der Zeitwert in MiLl isekunden in der letzten Spalte wird durch die Bildung des Komplements zu 127 aus dem Wert in der vorletzten Spalte, durch anschliessende Addition von 1 und durch Multiplikation der erhaltenen Summe mit 2 erreicht. In Bezug auf die obige Tabelle sei gesagt, dass der Inhalt der Reihen 1 bis 7 fest sind, wohingegen der Inhalt der Reihe # durch die Steuereinheit HTC (vgl. Figur 8) geän- dert werden kann. Dabei wird die Steuereinheit HTC durch mit HT und HT1 bezeichnete Bits, die von einer nicht naher gezeigten Steuereinheit gesendet werden, gesteuert. Die Steuereinheit HTC enthalt das UND-Gatter AND, die NOR Gatter NOR4, NOR5 und das NAND-Gatter NAND4, sowie die Inverter I15 und 116. Diese sind, wie in Figur 8 gezeigt, so verschaltet, dass an den Ausgängen des NAND-Gatters NAND4, des NOR-Gatters NOR5 und des Inverters I15 die folgenden Signale auftreten: : NAND4 = HT + HT1 NOR5 = HT a HT1 + HT HT1 I15 = HT# + HT1 Diese Signale werden an die Eingänge 3 der Speicherzellen ROMC#2, ROMC#3 und ROMC#5 der ersten Speichereinheit ROM angelegt, wahrend die Eingänge 3 der Speicherzellen ROMC## und ROMC#1 und die Eingänge der Speicherzellen ROMC#4 und ROMC#6 an einen logischen "O"-Wert bzw. einen logischen "1"-Wert geführt werden. Die das erste Schaltglied S7#/S76 darstellenden sogenannten Ausgangsschalter S7# bis S76 und die fur die erste und zweite Speichereinheit ROM, RAM gemeinsamen Ausgangsschalter S6 bis S66 sind den Spalten mit den Speicherzellen ROMC##/7# bis ROMC6/76 zugeordnet. Die gemeinsamen Eingänge 1 und 2 der Schalter S7 bis S76 sind mit den Eingängen 2 bzw. 1 der Schalter S3# bis S36 verbunden und die gemeinsamen Ausgnge 4 der Speicherzelle der Spalten ROMC##/#7 bis ROMC#6/76 der ersten Speichereinheit ROM sind über die Kaskadenschaltung aus den Schaltern S7# bis S76, den Schaltern S6# bis S67 und dem Schalter S85 an den ersten Addiereingang Al der Addiereinheit HA ange sch los sen. Die Funktionsweise des Signalerkennungs- oder Entprellsystems wird nun im folgenden detailliert beschrieben. Aus dem zuvor Erläuterten und aus Figur 9 ist zu entnehmen, dass jedes der Zeitintervallsignale SINQ bis SIN7 8 Bittaktsignale SBQ bis SB7 enthält und dan jedes dieser Bittaktsignale SB/7 vor der ansteigenden Vorderflanke eines Lesesignates R beginnt und nach der abfallenden Ruckflanke eines Schreibsignales W endet, dem sofort das Lesesignal R folgt Da alle 8 Eingangssignale auf die gleiche Art und Weise verarbeitet werden, wird nur das Eingangssignal IN naher betrachtet. Das Eingangssignal IN wird an den gleichbe nanten Signaleingang IN wahrend jedem Zeitintervallsignal SIN mit einer Periode von 2ms angelegt. Der binre in den Speicherzellen ROMC#6 bis ROMC## der ersten Speichereinheit ROM abgespeicherte Entprellwert, der dem Eingangssignal IN zugeordnet ist, wird zu 11111## angenommen, wahrend der abgespeicherte Binarwert in den Speicherzellen RAMC7 bis RAMC## der zweiten Speichereinheit RAM, der ebenfalls dem Eingangssignal IN zugeordnet ist, als beliebig angenommen wird. Der oben angegebene binäre Entprellwert entspricht dem Dezimalwert 124 und einer Entprellzeit von 8 ms (vgl. auch zuvor angegebene Tabelle). Es wird zunächst angenommen, daB das in der Speicherzelle RAMC7 gespeicherte Ubertragbit gleich 0 ist, so dass das Ausgangssignal P an den angeschlossenen Ausgängen 4 der Speicherzelle RAMC#7/77 wahrend jedem Zeitintervall, in dem das Eingangssignal IN verarbeitet wird, auf einen O -Pegel liegt. Daraus folgend ist das Ausgangssignal # des NOR-Gatters NOR3 (vgl. Figur 2) gleich dem Si- gnal Q, so daB die Ausgangsschalter S3# bis S36 oder S7# bis S76 entweder geschlossen oder geöffnet sind, falls das Signal Q einen 1 -Pegel bzw. 0 -Pegel aufweist. Das Eingangssignal IN und nur dieses Eingangssignal wird nun, wie Figur 10 zeigt, fur eine Vielzahl von Zeitintervallen, die mit SIN#(#), SIN1(#), SIN#(1), SIN1(1), SIN1(2), SIN1(3), SIN#(4), SIN1(4) und SIN(5) bezeichnet und benachbart zueintander sind, betrechtet,. obwoh-l die Periode des Zeitintervallsignales SIN, sowie die des Zeitintervallsignales SIN1 gleich 2 ms betragt. In Figur 10 be zeichnet X den Zustand "ohne Bedeutung", d.h. es ist egal ob der Zustand 1 oder 0 angenommen wird. SIN#(#), d.h. ein erstes Zeitintervallsignal SINQ bis 5B6: der momentane und der vorhergehende Zustand des Eingangssignales IN werden in dem Ex klusiv-ODER Gatter EOG verglichen und es wird angenommen, dass die Zustande gleich sind, wodurch das Ausgangssignal des Ex klusiv-ODER Gatters EOG einen O@-Pegel annimmt; SB7. am Ende dieses Bittaktsignales, an dem das Steuersignal B den Pegel 1 annimmt, wird das Ausgangssignal des Exklusiv-ODER-Gatters EOG mit dem 0 -Pegel in die bistabile Kippstufe MSFF eingeschrieben, so dass deren Ausgang 2' oder Q zu 1 wird oder auf 1 verbleibt. Daraus folgend sind die Ausgangsschalter S3# bis S36 und die Ausgangsschalter S7# bis S76 geöffnet bzw. geschlossen; SIN1(0), d.h. ein erstes Zeitintervallsignal SIN1 SB#: - wenn der Schreibimpuls R kurz nach dem Start des Bittaktsignales SB (vgl. Figur 9) zu 1 wird: = das in der Speicherzelle RAMC gespeicher te Bit (durch das Zeitintervailsignal SIN1 angesteuert) wird ausgetesen und wieder in dieser Speicherzelle über den Schalter S4# abgespeichert (angesteuert durch das Bit taktsignal SB). Diese erneute Abspeiche- rung ist notwendig, da die Zeit in der die Daten in einer Speicherzelle der zweiten Speichereinheit RAM abgespeichert sind ungefähr gleich der Abtastperiode der Spei cherzellen von 2ms ist; ; = das in der Speicherzelle ROMC## (durch SIN1 angesteuert) gespeicherte Bit # wird an den ersten Addiereingang Al der Addiereinheit HA über den ROM-Ausgangsschalter S7# (ange steuert durch NOR3), über den RAM/ROM Ausgangsschalter S6# (angesteuert durch SB) und über den Schalter S85 Cgeschlossen durch R = 1) angelegt; = das Bit C + Q . SB#, das an dem zweiten Ad diereingang A2 über OR1, NAND1, S83 anliegt ist gleich , da das vorhergehende Übertrag- signal C = , Q = # und SB = 1 sind. Da Al = A2 = 0 sind, ergibt sich der Summen ausgang S = 1 und C = 1. -- wenn das Schreibsignal W zu 1 wird, am Ende des Bittaktsignales SB# (vgl. Figur 9): das neue Übertragsignal # = 1 wird über S82 (geschlossen durch W = 1) an das NAND Gatter NAND1 angelegt, um fur die folgen de Addition und am NOR-Gatter NOR2 zur Ver fügung zu stehen. Das Ausgangssignal C. W a . SB6 dieses NOR-Gatters NOR2 ist 0 da SB6 = # ist; = das Summensignal .# = 1 wird über den Schalter S84 (geschlossen durch W = 1), den Inverter I4 und den Eingangsschalter S5# (angesteuert durch SB) an die Speicherzelle RAMC angelegt, so dass S = # in diese Speicherzelle geschrie ben wird. Daraus -folgt, dass während des Bittaktsignales SB# de-s Zeitintervallsignales SIN1(#) eine 0 zu dem Bit # in der Spei-cherzelle ROMC## addiert und die Summe # in der Speicherzelle RAMC abgespeichert wurde. D.h. das in der Speicherzelle ROMC## gespeicherte Bit wurde in die Speicherzelle RAMC kopiert. SB1 bis SB6: hier lauft der gleiche Vorgang ab, so dass am Ende des Bittaktsignales SB6 der Inhalt der Reihe von Speicherzellen RAMC6 bis RAMC gelich 1 1 1 1 1 # # oder 124 beträgt (vgl. erste Reihe in Figur 10). SB7: Während diesem Bittaktsignal läuft ein ähnlicher Vorgang wie zuvor ab, wobei jetzt ein festes Bit # anstelle eines in einer ROM-Speicherzelle gespeicherten Bits an den ersten Addiereingang A2 der Addiereinheit HA über den Schelter S67 angelegt wird und wobei die Summe S = 0 von diesem Bit und das vorherige Ubertragbit C = # als Über- tragbit in der Speicherzelle RAMC7 abge speichert wird. Demzufolge ist der Inhalt der Speicherzelle RAMC#7 bis RAMC## der Reihe 0 der zweiten Speichereinheit RAM gleich # 1 1 1 1 1 Da während des letzten Additionsvorgangs der erste Addiereingang Al immer # war, ist das zuletztgenannte neue Übertragbit, das während dem Bittaktsignal SB7 erzeugt wurde, immer . Aus diesem Grund war C gleich 0 während dem oben betrachteten Bittaktsignal SB. SIN#(1), d.h. ein zweites Zeitintervallsignal SINQ SB# bis SB7: der momentane und der vorausgehende Zustand des EingangssignaLs INQ wird durch das Ex kLusiv-ODER Gatter EOG verglichen und es wird angenommen, dass das Ausgangssignal des EOG jetzt 1 ist; SB7: die 1 am Ausgang des EOG wird in die bi stabile Kippstufe MSFF eingeschrieben, so da:3 deren Ausgang Q zu # wird. Daraus folgend sind die Ausgangsschalter S3# bis S36 und S7# bis S76 geschlossen bzw ge öffnet. SIN1(1), d.h. ein zweites Zeitintervall SIN1 SB#: -- wenn das Lesesignal R zu 1 wird: = das in RAMC## gespeicherte Bit # wird einerseits ausgelesen und dann wieder über S4# in dieser Speicherzelle abgespeichert und wird andererseits an den ersten Addier eingang Al der Addiereinheit HA über die Schalter S3#, S6# und S85 angelegt; ; = das Bit C + Q . SB# wird über die Gatter OR1, NAND1 und den Schalter S83 an den zweiten Addiereingang A2 angelegt. Da C = , Q = 1 und SB# = 1 sind liegt am zweiten Addiereingang A2 eine I und da A1 = # ist sind S = 1 und C = # oder # = # und # = 1; -- wenn das Schreibsignal W zu 1 wird: = # = 1 wird über den Schalter S82 und das Gatter NAND1 fur den folgenden Additions vorgang angelegt; = S S = 1 wird in die Speicherzelle RAMC über den Schalter S84, den Inverter I4 und den Schalter S5# eingeschrieben. Es wird also wahrend dem Bittaktsignal SB eine 1 zu dem in der Speicherzelle RAMC## ebgespeicherten Bit 0 addiert und der resultierende Summenwert wird dann in der Speicherzelle RAMC## abgespeichert. SB1 bis SB7: Zur Q = sind die Vorgange während dieser Bittaktsignale entsprechend wie zuvor4 da alle aufeinanderfolgenden Übertragbits # sind. Am Ende des Zeitintervallsignals SIN(2) enthalten die Speicherzellen RAMC7 bis RAMC den Wert @@ # 1 1 1 1 1 # 1 oder 125 (vgl. RAM in Figur 10). Dies bedeutet, dass unter Zuhilfenahme der Addiereinheit HA eine 1 seriell zu den in diesen Speicherzellen gespeicherten kom plementären Entprellwert addiert wurde. SIN1(2), d.h. ein drittes Zeitintervallsignal SIN1 Der in der Reihe 0 der zweiten Speicherein heit RAM gespeicherte Wert. wird zu # 1 1 1 1 1 1 # oder 126 geändert. SIN1(3), d.h. ein viertes Zeitintervallsignal SIN1 Dieser Wert wird zu # 1 1 1 1 1 1 1 oder 127 geändert. SIN#(4), d.h. ein fünftes Zeitintervallsignal SIN Hiermit soll gezeigt werden, dass der Aus gang des Exklusiv-ODER Gatters EOG noch auf 1 ist. SIN1(4), d.h. ein funftes Zeitintervallsignal SIN1 SB# bis SB5: Die in den Speicherzellen RAMC bis RAMC5 abgespeicherten Bits werden alle zu # geändert. -- Das in der Speicherzelle RAMC#6 gespeicher te Bit wird auch zu # geandert. Das in dieser Speicherzelle gespeicherte Bit 1 wird an den ersten Addiereingang Al und das Signal C + Q . SB# = 1 an den zweiten Addiereingang A2 der Addiereinheit HA angelegt. Das Signal C + Q SB = 1, da C = 1 aufgrund einer whrend SB5 zu einer 1 addierten 1 und da SB = 0 ist. Daraus folgend wird S = 1 und C = , so dass S = in der Speicherzelle RAMC6 abgespeichert und C = über den Schalter S82 an die Gatter NAND1 und NOR2 angelegt wird. Der Inhalt der Speicherzellen RAMC6 bis RAMCO# wird dann zu # # wodurch angezeigt wird, dass ein Zeitin terval entsprechend dem Entprellzeitinter vall von 8ms seit dem Abspeichern eines neuen Zustandes des Eingangssignals IN in der bistabilen Kippstufe MSFF am Ende des Zeitintervallsignals SIN(1) vergangen ist. -- Das Ausgangssignal C W 5B6 des Gatters NOR2 wird 1, falls W = 1 ist, so dass das T-Kippglied TFF# in einen neuen Zustand geschaltet wird. Somit ist der neue Zu stand des Eingangssignals IN/als richtig erkannt und abgespeichert. SB7: Während diesem Bittaktsignal wird das an den Schalter S67 fortwährend anliegen de Bit # an den ersten Addiereingang Al der Addiereinheit HA übertragen, an dessen'zweiten Addier eingang A2 das Signal C + Q SB angelegt wird. Dareus- folgend wird S = O und C = 1, so dass S = 1 in der Spei cherzelle RAMC7 als Übertragbit gespeichert und # = 1 über den Schalter S82 an das Gatter NAND1 angelegt wird. Der Inhalt der Speicherzellen RAMC#7 bis RAMC ist von jetzt en gleich 1 # # # # # # # oder 128. Dadurch wird die Tatsache, dass ein Ent prellvorgang beendet ist in der Speicher zelle RAMC#7 abgespeichert. Demzufolge wird das Ausgangssignal Q. P des Gatters NOR3 zu , so dass die Ausgangsschalter S3# bis S36 und S7# bis S76 nun geöffnet bzw. geschlossen sind. SIN(5), d.h. ein sechstes Zeitintervallsignal SIN Da das T-Kippglied TFF# in einen neuen Zu stand geschaltet wurde, wird der Ausgang des Exklusiv-ODER Gatters EOG gleich # und während dem Bittaktsignal SB7 wird der Ausgang der bistabilen Kippstufe MSFF, genau wie wehrend dem Zeitintervallsignal zu 1. SIN1(5), d.h. ein sechstes Zeitintervallsignal SIN1 Der Inhalt 124 der ersten Speichereinheit ROM wird, genau wie während dem Zeitinter vallsignal SIN1(#), in der zweiten Speicher einheit RAM abgespeichert. Bisher wurde angenommen, dass der Zustand des Eingangssignals IN, nachdem seine Anderung durch das Exklusiv ODER Gatter EOG detektiert und wahrend dem Zeitintervallsignal SIN(1) in der bistabilen Kippstufe MSFF abgespeichert war, unverändert verbleibt, so dass man das T-Kippglied TFF# in einen neuen Zustand geht, Q zu 1 wird (SIN(5)) und der Inhalt der Reihe # der ersten Speichereinheit ROM in der Reihe # der zweiten Speichereinheit RAM (SIN1(5)) kopiert wird. Jetzt wird angenommen, dass,nachdem das Ausgangssignal des Exklusiv-ODER Gatters EOG während dem Zeitintervallsignal SIN(4) in der bistabilen Kippstufe MSFF abgespeichert wurde, vgl. Figur 11, der Zustand des Eingangssignals IN sich ndert. Fur diesen Fall lauft de folgende Vorgang ab: SIN1(4) Der Vorgang ist ahnlich dem in Figur 10 beschriebenen Vorgang, d.h. - das T-Kippglied ist in-einem neuen Zu stand; - der Wert 128 wird in der Reihe # der zweiten Speichereinheit RAM eingeschrie ben, so dass ein Ubertragbit in der Speicherzelle RAMC#7 vorliegt. SIN#(5) Aufgrund der Änderung des Eingangssignals IN wird der Ausgang des Exklusiv-ODER Gatters EOG zu 1 und der Wert des T-Kipp gliedes TFF# und diese 1 wird in der bi stabilen Kippstufe MSFF am Ende dieses Zeitintervalls abgespeichert, so dass # = # ist. SIN1(5) Während diesem Zeitintervall wird eine 1 zu dem Inhalt 1 1 1 1 1 0 # der Reihe # der ersten Speichereinheit ROM addiert und das Ergebnis 1 1 1 1 1 1 oder 125 wird in der Reihe 0 der zweiten Speicher einheit RAM abgespeichert. Mit dem Ab speichern des Wertes 125 befindet man sich wieder unter den gleichen Bedingungen wie in Figur 10. Wenn die Tatsache, dass die Entprellzeit abgelaufen ist, nicht durch das Übertragbit 1 festgehalten wird, luft der obige Vorgang fur Q = 1 weiter, so dass wahrend den folgenden Zeitinter vallen Einsen zu dem Wert 128 addiert werden, bis der gleiche Endwert erreicht würde. Somit wurde enstelle einer Entprellzeit von 8ms eine auf 128 x 2 x 2 =512 ms erweiterete Entprellzeit gezählt. Verzeichnis der verwendeten Bezeichnungen @ IN# bis IN7 Fernsprech- oder Eingangssignal und da gleich benannte Signaleingänge OUTQ bis OUT7 Signalausgänge ROM erste Speichereinheit RAM zweite Speichereinheit HA Addiereinheit S Summenausgang EOG Exklusiv-ODER Gatter MEM dritte Speichereinheit RAMC7/77 vierte Speichereinheit P Steuerbit Al erster Addiereingang A2 zweiter Addiereingang # Übertragausgang S7#/S76 erste Schaltglieder S3/S36 zweite Schaltglieder Q.# erstes Steuersignal Q verzögertes Ausgangssignal des EOG OR1, NAND1 drittes Schaltglied C+QSB zweites Steuersignal SB# erstes Zeitablaufsignal SB6 zweites Zeitablaufsignal TFF/7 T-Kippglieder NOR2 viertes Schaltglied C.W.SB6 drittes Steuersignal MSFF bistabile Kippstufe Schreibsignal R, R Lesesignal MUX1 erster Multiplexer MUX2 zweiter Multiplexer PS, CR, DEC1/2 Zeitgeberschaltung aus PS Taktgenerator CR Binärzähler a,b,c,d,e,f Binärausgänge des #,#,#,#,#,# Binärzählers CR CL Taktsignal DEC1 erste Binär-Dezimalwandlereinheit DEC2 zweite Binär-Dezimalwandlereinheit SIN#/7, SIN#/7 Zeitintervallsignale SB#/7, SB#/7 Bittaktsignale HTC Steuerei nheit S86 erster Schalter S87 zweiter Schalter S89 dritter Schalter S88 vierter Schalter S92 fünfter Schalter S93 sechster Schalter S9# siebter Schalter S91 achter Schalter S97 neunter Schalter S94 zehnter Schalter S95 elfter Schalter S96 zwölfter Schalter I6 erster Inverter I7 zweiter Inverter I8 dritter Inverter 19 vierter Inverter I10 fünfter Inverter I11 sechster Inverter I12 siebter Inverter I13 achter Inverter I14 neunter Inverter NAND2 NAND3 NAND4 NOR3 NOR4 NOR5 OR2 EMI33.1 NAND-Gatter NOR-Gatter ODER-Gatter AND UND-Gatter I1,I2,I3,I4,I5, I15,I16 S4# bis S47 S5# bis S57 S6# bis S67 S8# bis S85 S1 EMI33.2 Inverter Schalter NT N-Kanal MOSFET mit d,4 Drain-Anschlüsse s,3 Source-Anschlüsse gn,2 Gate-Anschlüsse PT P-Kanal MOSFET mit d,4 Drain-Anschlüsse s,3 Source-Anschlüsse gp,1 Gate-Anschlüsse TFF#/7 T-Kippglieder mit Anschlüssen 1',2' Wahleingänge 3',4' Dateneingänge 5',6' Leseeingänge 7' Ausgang MSFF bistab.ile Kippstufe mit Anschlussen 1' Eingang 2', Q Ausgnge 3', 4' 5', 6' EMI34.1 Steuereingänge RAMC## Speicherzelle mit Anschlüssen 1', 2' WahleingÅange 3' Dateneingang 4' Datenausgang 5', 6', 7', 8' Steuereingänge A, A viertes Steuersignal B, B funftes Steuersignal B bis B6 Bits, mit B = niedrigstwertiges Bit B6 = hochstwertiges Bit X binärer Wert zwischen # und 127 HT, HT1 Steuerbits ROMC## bis ROMC76 Speicherzellen der ersten Speicher einheit ROMC## bis RAMC77 " " zweiten

Claims: Signal recognition system for producing a condition of an outut signal as a condition of an input signal only when said input signal condition persists for at least a predetermined time interval, said system including a unit for periodically scanning said input signal condition; a first memory unit (ROM) for storing a start value corresponding to the predetermined time inverval; a second memory unit (RAM) for storing a value corresponding to the number of the time units already counted since the detection of a difference between said input and output signal conditions; a third memory unit (TFF0/7) for storing the output signal condition; and a processing unit for bringing said start value from said first memory unit into said second memory unit when no difference is detected and for modifying the value in said second memory unit each time such a difference is detected and namely until the number of time units corresponding to the predetermined time interval has been counted, and for then modifying said output signal condition in said third memory unit , characterized in that said first memory unit (ROM) only stores a single start value for all conditions of said input signal and that said processing unit initialises said second memory unit (RAM) with said start value which is afterwards modified by a one-bit adder circuit (HA) each time said difference is detected and independently from the first memory unit (ROM). Signal recognition system according to claim 1, characterized in that said one-bit adder circuit (HA) has a sum output (S) coupled to an input of said second memory unit (RAM) and that it further includes an exclusive -OR gate (EOG) which compares said input and output signal conditions and which when the result of this comparison indicates a difference couples an output of said second memory unit (RAM) to said adder circuit (HA) which then adds a 1 to the value stored in said second memory unit (RAM) and stores the sum value thus obtained into said second memory unit (RAM). Signal recognition system according to claim 2, characterized in that when said input and output signal conditions compared by said gate (EOG) are found to be different after said output signal condition has just been changed in said third memory unit (MEM), said adder circuit (HA) adds a 0 to the start value stored in said first memory unit (ROM) and stores the sum value thus obtained into said second memory unit (RAM). Signal recognition system according to claim 2, characterized in that when said input and output signal conditions compared by said gate (EOG) are equal, said adder circuit (HA) adds a 0 to the value stored in said first memory unit (ROM) and stores the sum value thus obtained into said second memory unit (RAM). Signal recognition system according to claim 1, characterized in that said processing unit includes a fourth memory unit (RAMC07/77) for storing a control bit (P) indicative of the fact that the value stored in said second memory unit (RAM) indicates that said time interval has been counted or not. Signal recognition system according to claims 3, 4 and 5, characterized in that said adder circuit (HA) further has a first adder input (A1), a second adder input (A2) and a carry output (C), that outputs of said first (ROM) and second (RAM) memory units are coupled to said first adder input (A1) via respective first (S70/76) and second (S30/36) switching member controlled in a complementary way be a first control signal Q.P wherein P is said control bit and Q is the delayed output signal of said gate (EOG) and that said carry output (C) and the output of said gate (EOG) are coupled to said second adder input (A2) via a third switching member (OA1, NAND1) providing at its output a second control signal C + Q.SB0, wherein C is a carry signal provided at said carry output and SB0 is a first timing signal. Signal recognition system according to claim 6, characterized in that said third memory unit is constituted by a toggle flipflop (TFF0/7) which is controlled by a third control signal C.W.SB6 provided by a fourth switching member (NOR2), wherein W is a write signal and SB6 is a second timing signal. Signal recognition system according to claim 6, characterized in that the output of said gate (EOG) is coupled to an input of a bistate device (MSFF) providing said signal Q. Signal recognition system according to claim 1, characterized in that it includes a first multiplexer (MUX1) to the inputs (IN0/7) of which said input signal conditions are applied, and a second multiplexer (MUX2) whose inputs are coupled to outputs of a plurality of corresponding third memory units (TFF0/7), the outputs of said first and second multiplexers being coupled to respective inputs of said exclusive -OR gate (EOG). Signal recognition system according to claims 5 and 9, characterized in that it is adapted to produce a plurality of input signal conditions as output signal conditions and to store each of the values in said first (ROM) and second (RAM) memory units under the form of a plurality of bits, and that it includes a timing cirucit (PS, CR, DEC1/2) which generates a plurality of successive time interval signals (SIN0/7), allocated to respective ones of said input signal conditions, and controlling said multiplexer, and moreover generates in each such ti me interval signal (SIN0/7) a series of successive bit period signals (SB0/7) allocated to respective ones of said bits of said values and to said control bit (P). Signal recognition system according to claims 7 and 10, characterized in that said adder circuit (HA) is a 1-bit adder able to add a 0 or a 1 to the values stored in said first (ROM) and said second (RAM) memory units, and that said first (SB0) and second (SB6) timing signals are the first and penultimate bit period signals of said series and are allocated to the first and last bits of the values stored in each of said first (ROM) and second (RAM) memory units respectively, and that the last bit period signal (SB7) of said series (SB0/7) is allocated to said control bit (P). Signal recognition system according to claim 11, characterized in that during said last bit period signal (SB7) a 0 is applied to said first adder input (A1). Signal recognition system according to claim 1, characterized in that it includes a control unit (HTC) coupled to said first memory unit (ROM) to modify the start value stored therein. Signal recognition system according to claims 7 and 9, characterized in that said toggle flipflop (TFF0/7) includes a first and a second loop, said first loop comprising the cascade connection of a first switch (S86), a second switch (S87), a first inverter (I0), a second inverter (I7), a third switch (S89) and a third inverter (I8), whilst said second loop comprises the cascade connection of said first (I6) and second (I7) inverters and of a fourth switch (S88), the junction point of said first (I6) and second (I7) inverters constituting the output of said toggle flipflop, said first switch (S86) being controlled by a respective one of said time interval signals (SIN0/7), said second switch (S87) being controlled by an output signal of said fourth switching member (NOR2) and said third (S89) and fourth (S88) switches being controlled by a read signal (S). Signal recognition system according to claims 8 and 11, characterized in that said bistate device (MSFF) is a master/slave flipflop including a slave loop and a master loop, said slave loop comprising the cascade connection of a fourth (I9) and a fifth (I10) inverter and a fifth switch (S92) and said master loop comprising the cascade connection of a sixth (I11) and a seventh (I12) inverter and a sixth switch (S93), and that a data input (1') of said flipflop is connected to the output (2') thereof via the cascade connection of a seventh switch (S90), said fourth (I9) and fifth (I10) inverters, an eighth switch (S91) and said sixth (I11) and seventh (I12) inverters, said sixth (S93) and seventh (S90) switches being controlled by a fourth control signal (A) which is deactivated for substantially said last (SB7) and first (SB0) bit period signals and said fifth (S92) and eighth (S91) switches being controlled by a fifth control signal (B) which is activated from the end of said last bit period signal (SB7) for substantially one such time period. Signal recognition system according to claim 10, characterized in that each memory cell of said second memory means (RAM) includes a loop comprising the cascade connection of eighth (I13) and ninth (I14) inverters and a ninth switch (S97), said cell having a data input (3') and a data output (4') which are connected via the cascade connection of tenth (S94) and eleventh (S95) switches, said eighth (I13) and ninth (I14) inverters and a twelfth switch (S97) and that said eleventh (S95) and twelfth (S96) switches are controlled by a corresponding time interval signal (SIN0/7), said ninth switch (S97) is controlled by a read signal (R) of each bit period signal (SB0/7) and said twelfth switch (S94) is controlled by a write signal near the end of each such bit period signal. Signal recognition system according to claim 1, characterized in that said input signal conditions are those of a telecommunication line.

Inventors: RAHIER, MICHEL CAMILLE AUGUSTE RENE, SALLAERTS, DANIEL, Rahier, Michel Camille Auguste René
Applicants: ALCATEL N.V.
Application year: 1984
Main classification: H04Q1
IPC codes: H03K5, H04Q1