CIRCUIT ARRANGEMENT FOR MEASURING SHORT TIME INTERVALS

Abstract: 1. A circuit arrangement for measuring time intervals in particular very short time intervals, and for indicating the measured time interval in digital form, being supplied with a start pulse which indicates the start of the time interval to be measured and with a stop pulse which indicates the end of the time interval to be measured, and using a charging arrangement and a counting device which counts oscillator pulses, characterised in that a first delay element (ZG3) is supplied with a start pulse (SE1), that a second delay element (ZG4, ZG5) has a longer delay time than the delay time of the first delay element (ZG3) and supplied with a stop pulse (SE2), that the first delay element (ZG3) is connected to the set input of a bistable trigger circuit (FF) and the second delay element (ZG4, ZG5) is connected to the reset input of the bistable trigger circuit, that the output of the bistable trigger circuit (FF) is connected to an oscillator (OSZ) switched on when the bistable trigger circuit is set and switched off when the bistable trigger circuit is reset, that the charging arrangement consists of a first and a second charging circuit (LD1, LD2) which, during the time interval to be measured, can each alternately be connected to a constant current source (KQ) for a whole period of the oscillator pulse for the generation of a charging voltage proportional to said oscillator pulse, or in the event of the stop pulse for a shortened period, and each be alternately discharged by a discharging circuit (ET1, ET2) in push-pull to the connection to the constant current source, that the outputs of the charging circuits (LD1, LD2) can be connected by a first multiplexer (MX1) with the current potential to an amplifier circuit (VST), that the output of the amplifier circuit (VST) is connected to an analogue-digital converter (AD) switched on by a start signal (ZS6) when the stop pulse (SE2) has occurred so that the only charging voltage (UD) proportional to the duration of the shortened oscillator pulse is converted into a digital value, and that a counting device (FL, FR, NR4, NR5, BZ) is provided, which counts the whole period pulses emitted by the oscillator (OSZ).

Description: Schaltungsanordnung zur Messung von Zeiten Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Messung von Zeiten, insbesondere auch sehr kurzer Zeiten, und zur Angabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird und bei der zwischen Startimpuls und Stopimpuls von einem Oszillator erzeugte Impulse gezählt werden. Rechnergesteuerte Prüfsysteme benötigen zur vollautomatischen Prüfung von elektronischen Einzelkomponenten, z.B. SSI-,MSI-,LSI-,VLSI-Bausteinen usw. und bestückten Leiterplatten, z.B. Flachbaugruppen, neben Messgeräten zur statischen Messwerterfassung, z.B. für Pegelbewertung, Messung von Strömen und Spannungen usw., in zunehmendem Masse auch Messgeräte zur dynamischen Messwerterfassung, z.B. zur Messung der Periodendauer von Impulsen, der Impulsbreite usw.. Als Beispiel hierfür sei die Prüfung von ECL-LSI-Schalt- kreisen angeführt, bei denen selbst statische Bausteinfeh ler nur noch durch hochauflösende Messwerterfassung (im Picosekundenbereich) der Impulsflankenzeit bzw. der Verzögerungszeit am Prüflingsausgang erkannt werden können. Ferner ist es notwendig, diese Messungen im sog. Einzelschussbetrieb durchzuführen, bei dem nur ein einzelner Impuls ausgemessen wird. Die zunehmend komplexer werdenden logischen Inhalte derzeitiger oder zukünftiger VLSI-Schaltkreise lassen nämlich einen repetitorischen Betrieb mit ausreichend hohen Frequenzen nicht mehr zu, d.h. eln einzelner, an einem Prüflingsausgang stimulierter Impulsflankenwechsel muss in seiner dynamischen Messgrösse sofort erfasst und bewertet werden können. Zeitmessungen wurden bisher nur an streng repetitorischen Prüfvorgängen z.B. durch Einsatz von progranI1ierbaren Sampling- Oszillographen durchgeführt. Die Messwerterfassung nach diesem Verfahren erforderte mindestens 2000 Zyklen bei einer Zykluszeit von t l9us. Messungen im Einzelschussbetrieb konnten mit schnellen Zählern durchgeführt werden. Dieses Verfahren führte aber erst ab Zeiten grösser yus zu Messfehlern kleiner 1%. Aus diesen Gründen wurde bisher auf dynamische Messungen weitgehenst verzichtet. Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Messung von Zeiten, insbesondere auch von sehr kurzen Zeiten, anzugeben, mit der auch dynamische Messprobleme zu lösen sind, insbesondere ein Einzelschussbetrieb möglich ist und die mit einer hohen Messwertauflösung im Picosekundenbereich arbeitet. Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs angegebenen Art dadurch gelöst, dass ein erstes Verzögerungsglied vorgesehen ist, dem der Startimpuls zugeführt wird, dass ein zweites Verzögerungsglied mit einer gegen über der Verzögerungszeit des ersten Verzögerungsgliedes grösseren Verzögerungszeit vorgesehen ist, dem der Stopimpuls zugeführt wird, dass das erste Verzögerungsglied mit dem Setzeingang eines bistabilen Kippgliedes und das zweite Verzögerungsglied mit dessen Rücksetzeingang verbunden ist, dass am Ausgang des bistabilen Kippgliedes der Oszillator angeschlossen ist, der einschaltet, wenn das bistabile Kippglied gesetzt wird und der ausschaltet, wenn das bistabile Kippglied zurückgesetzt wird, dass eine erste und eine zweite Ladeschaltung vorgesehen ist, die jeweils während der zu messenden Zeit abwechselnd jeweils für eine ganze oder beim Auftreten des Stoppimpulses verkürzte Periodendauer eines Oszillatorimpulses zur Erzeugung einer dazu proportionalen Ladespannung mit einer Konstantstromquelle verbindbar sind und die abwechselnd im Gegentakt zur Ver bindung mit der Konstantstromquelle durch jeweils eine Entladeschaltung entladbar sind, dass die Ausgänge der Ladeschaltungen über einen ersten Multiplexer potentialmässig richtig mit einer Verstärkerschaltung verbunden sind, dass der Ausgang der Verstärkerschaltung mit einem Analog-Digi tal-Wandler verbunden ist, der dann eingeschaltet wird, wenn der Stoppimpuls aufgetreten ist, so dass nur die der Dauer des verkürzten Oszillatorimpulses proportionale Ladespannung in einen digitalen Wert umgewandelt wird, und dass eine Zähleinrichtung vorgesehen ist, die die vom Oszillator abgegebenen Impulse ganzer Periodendauer zählt. Da das erste und das zweite Verzögerungsglied verschiedene Verzögerungszeit haben, ist es möglich, die Schaltungsanordnung so zu justieren, dass die Toleranzen der Bausteine der Schaltungsanordnung keinen Einfluss auf das Messergebnis haben und dass die Ladekennlinien der Ladeschaltungen erst in deren linearen Bereich zur Messwerterfassung herangezogen werden. Die Messung der sehr kurzen Zeiten erfolgt somit mit Hilfe der Ladeschaltungen, die Messung längerer Zeiten erfolgt mit Hilfe der Zählung der Oszillatorimpulse ganzer Periodendauer. Um die Messzeit festlegen zu können, um insbesondere den Einzelschussbetrieb zu ermöglichen, ist zwischen das erste und zweite Verzögerungsglied und die Eingänge für den Startimpuls und den Stopimpuls jeweils eine Vorstufe bestehend aus einem Freigabeflipflop und einem über ein Sperrglied mit dem Freigabeflipflop verbundenen Übernahmeflipflop angeordnet. Mit Hilfe des Freigabeflipflops, das durch Steuersignale einstellbar ist, kann somit festgelegt werden, welche Start-bzw. Stopimpulse zum bistabilen Kippglied übertragen werden. Vorteilhaft ist es, wenn zwischen dem Eingang für den Startimpuls und dem ersten übernahmeflipflop ein drittes Verzögerungsglied und zwischen dem Eingang für den Stopimpuls und dem zweiten übernahmeflipflop ein viertes Verzögerungsglied verschiedener Verzögerungszeit angeordnet ist. Durch eine entsprechende Wahl der Verzögerungszeiten ist es möglich, zu verhindern, dass dem bistabilen Kippglied zuerst ein Stopimpuls und dann erst ein Startimpuls zugeführt wird. Das Einschwingverhalten des Oszillators ist dann vernachlässigbar, wenn dieser aus einem NOR-Glied und einem zwischen dem einen Eingang und dem Ausgang des NOR-Gliedes angeordneten Koaxialleitungsstück besteht und wenn der andere Eingang des NOR-Gliedes mit dem Ausgang des bistabilen Kippgliedes verbunden ist. Der Oszillator startet dann sofort, wenn das bistabile Kippglied gesetzt wird und beendet seine Schwingung, wenn das bistabile Kippglied zurückgesetzt wird. Für die weitere Auswertung der Oszillatorimpulse ist es zweckmässig, wenn am Ausgang des Oszillators ein übernahmeflipflop angeordnet wird. Um jedoch bei sehr kurzen Oszillatorimpulsen, wenn also der Stopimpuls sehr schnell auf den Startimpuls folgt, ein einwandfreies Setzen des über nahmeflipflops zu gewährleisten, kann zwischen dem Oszillator und dem Übernahmeflipflop eine Schaltungsanordnung mit einer Tunneldiode angeordnet werden. Die Verbindung der Ladeschaltungen mit der Verstärkerschaltung erfolgt mit Hilfe eines analogen Multiplexers, der die Ladeschaltungen potentialmässig richtig an die Eingänge der Verstärkerschaltung anschaltet. Zur taktrichtigen Steuerung dieses ersten Multiplexers, zur entsprechenden taktrichtigen Anschaltung der Ladeschaltungen an die Kon stantstromquelle und zur taktrichtigen Entladung der Ladeschaltungen sind am Ausgang des Übernahmeflipflops ein erstes und ein zweites Umschaltflipflop angeordnet. Diese geben am Ausgang die zeitrichtigen Steuersignale für den analogen Multiplexer und für die Ansteuerschaltkreise für die Ladeschaltungen und Entladeschaltungen ab. Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen Fig. 1 ein Blockschaltbild, das die Anordnung der Schal tungsanordnung innerhalb eines Zeitmessers zeigt, Fig. 2 einen ersten Teil der Schaltungsanordnung, Fig. 3 einen zweiten Teil der Schaltungsanordnung, Fig. 4 ein Zeitdiagramm, bei dem Spannungen an verschiedenen Stellen der Schaltungsanordnung über der Zeit t auf getragen sind, Fig. 5, 6, 7, 8 eine detaillierte Ausführung der Schaltungs anordnung, Fig. 9 die Lage der Figuren 5 bis 8 zueinander. Die Schaltungsanordnung gemäss der Erfindung ist in Fig. 1 mit KZM bezeichnet. Der Aufbau der Schaltungsanordnung KZM ist in den folgenden Figuren näher erläutert. Einem Prüfling PR, z.B. einer Flachbaugruppe, auf der elektronische Bauelemente angeordnet sind, wird am Eingang E ein Prüfsignal zugeführt, das an dessen Ausgang A zu einem Prüflingsausgangsignal führt. Wenn z.B. die zeitliche Verzögerung zwischen dem Auftreten des Prüfsignals am Eingang E und dem Auftreten des Prüflingsausgangssignals am Ausgang A gemessen werden soll, dann wird der Eingang E des Prüflings PR mit dem einen Eingang eines ersten Komparators CP1 und der Ausgang A des Prüflings mit dem einen Eingang eines zweiten Komparators CP2 verbunden. Den Komparatoren CP1, CP2 werden Referenzspannungen UR1 und UR2 zugeführt, um festzulegen, welche Spannungsschwelle das Prüfsignal bzw. das Prüflingsausgangssignal haben müssen, um am Ausgang der Komparatoren CP1 und CP2 zu einem Signal zu führen. Am Ausgang des Komparators CP1 tritt dann der sog. Startimpuls SEl auf, am Ausgang des Komparators CP2 der sog. Stopimpuls SE2. Der Startimpuls SE1 und der Stopimpuls SE2 werden der Schaltungsanordnung KM zugeführt, in dedrerOszil- lator enthalten ist. Der Oszillator wird dann gestartet, wenn der Startimpuls SEI an die Schaltungsanordnung KZM angelegt worden ist. Er erzeugt dann Oszillatorimpulse festgelegter Periodendauer. Der Oszillator wird gestoppt, wenn der Stopimpuls SE2 an die Schaltungsanordnung KZM angelegt wird. Aus der Anzahl der Oszillatorimpulse ganzer Periodendauer und aus der Messung der verkürzten Periodendauer bei Auftreten des Stopimpulses kann die zu messende Zeit ermittelt werden. Dazu gibt die Schaltungsanordnung KZM Zählimpulse SU ab, die in der Anzahl der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechen. Diese werden mit Hilfe eines Binärzählers BZ gezählt. Die Zelt der verkürzten Periode des Oszillatorimpulses bei Auftreten des Stopimpulses SE2 wird mit Hilfe von Ladeschaltungen in eine Spannung umgewandelt, die durch einen Analog-Digital-Wandler in einen digitalen Wert umgesetzt wird. Dieser Wert ist in Fig. 1 mit SA bezeichnet und wird zusammen mit dem Zählergebnis des Binärzählers BZ einem Addierer AD zugeführt, der aus dem Zählergebnis des Binärzählers BZ und dem digitalen Wert SA ein der zu messenden Zeit entsprechenden digitalen Wert erzeugt. Der Schaltungsanordnung werden weiterhin Steuersignale SS, SF zugeführt, mit deren Hilfe das gewünschte Startsignal SEl und das gewünschte Stopsignal SE2 aus einer Mehrzahl von Start- und Stopsignalen ausgewählt werden können. Der Aufbau der Komparatoren CP1, CP2, des Binärzählers BZ und des Addierers ADD sind nicht Gegenstand der Erfindung und werden daher nicht weiter erläutert. Diese können aus handelsüblichen Bausteinen bestehen. Im folgenden wird nur noch der genaue Aufbau der Schaltungsanordnung KZM erläutert. Nach Fig. 2 wird das Start signal SEl an einem Eingang El zugeführt und über ein Verzögerungsglied ZG1 einem Sperrglied NR1, das als NOR-Glied realisiert ist, zugeführt. An das Sperrglied NR1 ist weiterhin ein Freigabeflipflop FG1 angeschlossen, durch das festgelegt wird, ob das Startsignal SE1 zum Ausgang des Sperrgliedes NR1 gelangt oder nicht.Das Sperrglied NR1 ist mit dem Setzeingang eines Übernahmeflipflops FS1 verbunden, das bei geöffneten Sperrglied NR1 den Startimpuls speichert. Entsprechend wird der Stopimpuls SE2 an einem Eingang E2 zugeführt, über ein Verzögerungsglied ZG2 an ein Sperrglied NR2 angelegt, das ebenfalls mit einem Freigabeflipflop FG2 verbunden ist. Der Ausgang des Sperrgliedes NR2 ist mit dem Setzeingang eines Übernahmeflipflops FS2 verbunden, das bei geöffneten Sperrglied NR2 den Stopimpuls speichert. Somit kann mit Hilfe der Freigabeflipflops FG1 und FG2, die über Multiplexer MX2 und MX3 durch Steuersignale SS, SF und SR gesetzt oder zurückgesetzt werden, festgelegt werden, ob der Startimpuls SE1 bzw. der Stopimpuls SE2 zum Ubernahmeflipflop FS1 bzw. FS2 gelangen kann und dort gespeichert werden kann. Die Verzögerungszeit des Verzögerungsgliedes ZG1 ist kleiner als die Verzögerungszeit des Verzögerungsgliedes ZG2. Damit wird erreicht, dass der Stopimpuls immer später zum übernahmeflipflop FS2 gelangt als der Startimpuls zum übernahmeflipflop FS1. -Sonst könnte ein Fehler auftreten, wenn die Laufzeit des Stopimpulses bis zum Eintreffen am Eingang E2 kleiner wäre als die Laufzeit des Startimpulses bis zum Eintreffen am Eingang El. Der Ausgang des Übernahmeflipflops FS1 ist über ein weiteres Verzögerungsglied ZG3 mit dem Setzeingang eines bistabilen Kippgliedes FF verbunden, das nach einer durch die Verzögerungszeit des Verzögerungsgliedes ZG3 bestimmten Zeit nach der übernahme des Startimpulses in das Übernahmeflipflop FS1 gesetzt wird. Entsprechend ist der Ausgang des Übernahme flipflop FS2 über Verzögerungsglieder ZG4, ZG5 mit dem Rücksetzeingang R des bistabilen Kippgliedes FF verbunden, so dass das bistabile Kippglied FF nach einer durch die Verzögerungszeit der Verzögerungsglieder ZG4 und ZG5 festgelegten Zeit nach der Übernahme des Stopimpulses in das übernahmeflipflop FS2 zurückgesetzt wird. Die Verzögerungszeit der Verzögerungsglieder ZG4 und ZG5 zusammen ist grösser als die Verzögerungszeit des Verzögerungsgliedes ZG3. Die unterschiedlichen Verzögerungszeiten der Verzögerungsglieder im Eingangszweig des bistabilen Kippgliedes FF für den Startimpuls und den Stopimpuls ermöglicht ein Setzen des bistabilen Kippgliedes FF auch bei gleichzeitigem Auftreten von Startimpuls SE1 und Stopimpuls SE2. Für diesen Fall muss die Schaltungsanordnung so justiert sein, dass der Messwert für die Zeit Null ist. Das heisst der von dem bistabilen Kippglied FF in diesem Fall erzeugte Impuls kann für die Justierung der weiteren Schaltungsanordnung herangezogen werden. über ein Signal SS7, das über ein ODER-Glied OD1 und das Verzögerungsglied ZG5 dem bistabilen Kippglied FF zuge führt wird, kann von aussen das bistabile Kippglied FF zurückgesetzt werden. Der Ausgang des bistabilen Kippgliedes FF ist mit einem Oszillator OSZ verbunden, der mit dem Setzen des bistabilen Kippgliedes FF eingeschaltet wird und Oszillatorimpulse konstanter Periodendauer erzeugt. Der Oszillator OSZ wird wieder abgeschaltet, wenn das bistabile Kippglied FF nach Auftreten eines Stopimpulses SE2 wieder zurückgesetzt wird. Die Anzahl der von dem Oszillator OSZ abgegebenen Oszillatorimpulse ganzer Periodendauer und die Breite des verkürzten Oszillatorimpulses bei Auftreten des Stopimpulses SE2 geben ein Mass für die Zeit, die zwischen dem Auftreten des Startimpulses SE1 und dem Auftreten des Stopimpulses SE2 verstreicht. Die weitere Schaltung ist somit derart aufgebaut, dass sie am Ausgang Zählimpulse entsprechend der Anzahl der Oszillatorimpulse ganzer Periodendauer abgibt und dass sie weiterhin ein der Breite des verkürzten Oszillatorimpulses bei Auftreten des Stopimpulses entsprechendes Signal abgibt. Die Oszillatorimpulse werden über eine Schaltung PS einem weiteren übernahmeflipflop FL zugeführt. Das Ubernahme- flipflop FL ist derart geschaltet, dass es am Ausgang den Oszillatorimpulsen entsprchenae Impulse abgibt. Der eine Ausgang des übernahmeflipflops FL ist dabei über ein Verzögerungsglied ZG6 mit dem Rücksetzeingang C verbunden, während der D Eingang mit einem festen Potential, z.B. Masse verbunden ist. Die Schaltungs PS ist so aufgebaut, dass auch bei sehr kurzen zeitlichen Abstand zwischen dem Startimpuls und dem Stopimpuls und damit bei einem Oszillatorimpuls sehr kleiner Breite von der Schaltung PS ein Impuls erzeugt wird, der ausreichend ist zum Setzen des Übernahmeflipflops FL. Die Zählimpulse SU, die in der Anzahl den Oszillatorimpulsen ganzer Periodendauer entsprechen, werden von dem Übernahme flipflop FL abgeleitet und über ein NOR-Glied NR4 geführt. Der andere Eingang des NOR-Gliedes NR4 ist mit einem bistabilen Kippglied FR verbunden, das das NOR Glied NR4 freigibt, wenn die Oszillatorimpulse der ganzen Periodendauer auftreten, sonst aber sperrt. Der Setzeingang des bistabilen Kippgliedes FR ist mit dem Ausgang des Verzögerungsglied es ZG3 verbunden und wird somit in Abhängigkeit des Auftretens des Startimpulses SE1 gesetzt. Der Rücksetzeingang des bistabilen Kippgliedes FR ist mit dem Ausgang über ein Verzögerungsglied ZG7 verbunden. Mit dem Auftreten des Startimpulses am Ausgang des Verzögerungsgliedes ZG3 wird somit die bistabile Kippschaltung FR gesetzt und das NOR-Glied NR4 für Impulse am Ausgang des Übernahmeflipflops FL gesperrt. Erst nachdem über das Verzögerungsglied ZG7 das bistabile Kippglied FR wieder zurückgesetzt worden ist, können die Impulse am Ausgang des Übernahmeflipflops FL durch das NOR-Glied NR4 hindurchlaufen. Mit dem bistabilen Kippglied FR wird damit erreicht, dass der erste Impuls am Ausgang des Übernahmeflipflops FL nicht als Zählimpuls SU verwendet wird. Damit ist die Anzahl der Zählimpulse SU pro Messvorgang mmer um einen Impuls kleiner als die Anzahl der Impulse, die vom Übernahmeflipflop FL abgegeben werden. Dies ist notwendig, da die Anzahl der vom übernahmeflipflop FL abgegebenen Impulse aus den Oszil- latorimpulsen ganzer Periodendauer und einem Oszillatorimpuls verkürzter Dauer besteht. Das bistabile Kippglied FR kann auch dazu verwendet werden, ein am Ausgang des NOR-Gliedes NR4 angeschalteten binären Zähler zurückzusetzen. Dann muss der invertierende Ausgang des bistabilen Kippgliedes FR4 zu einem weiteren NOR-Glied NR5 geführt werden, das ausserdem mit dem Ausgang des Übernahmeflipflops FL verbunden ist. Am Ausgang des NOR-Gliedes NR5 erscheint dann ein Rücksetzsignal SR4 für einen binären Zähler, so dass dieser vor jedem Zählvorgang in den Ausgangszustand zurückgesetzt werden kann. Zur Messung des verkürzten Oszillatorimpulses nach Auftreten des Stopimpulses SE2 ist der Ausgang des übernahmeflipflops FL mit einem ersten Umschaltflipflop FU1 und einem zweiten Umschaltflipflop FU2 verbunden. Das erste Umschaltflipflop FU7 untersetzt die Ausgangsimpulse des über nahmeflipflops FL 2 : 1 und gibt am Ausgang die Signale ZS9 und ZS13 ab. Diese Signale ZS9 und ZS13 werden nach Figur 3 über ein UND-Glied UG einer Schalteinrichtung SC zugeführt, die abwechselnd eine erste Ladeschaltung LD1 und eine zweite Ladeschaltung LD2 mit einer konstanten Stromquelle KQ verbinden. Somit wird z.B. zunächst die erste Ladeschaltung LD1 während einer Periodendauer eines Oszillatorimpulses aufgeladen, anschliessend für den nächsten Oszillatorimpuls die Ladeschaltung LD2. Im Gegentakt dazu werden die Ladeschaltungen LD1 und LD2 durch Entladeschaltungen ET1 und ET2 entladen. Dazu wird wiederum das Signal ZS9 bzw. ZS13 herangezogen, das über Impulsformerschaltungen EF4 bzw. ?EFS den Entladeschaltungen ET1 bzw. ET2 zugeführt wird. Die jeweilige Entladung der Ladeschaltung LD1 und LD2 erfolgt immer im Gegentakt zu der Aufladung über die Konstantstromquelle KQ. Die Konstantstromquelle KQ darf nur dann an die Ladeschaltungen LD1 und LD2 angelegt werden, wenn der Startimpuls SE1 aufgetreten ist und muss dann wieder abgeschaltet werden, wenn der Stopimpuls SE2 aufgetreten ist. Dies erfolgt mit Hilfe von voL Umschaltflipflop FU2 abgegebenen SignalenZS14 und ZS10, die der Konstantstromquelle KQ zugeführt werden. Die Ladeschaltungen LD1 und LD2 erzeugen Spannungen, die proportional sind der Breite der Oszillatorimpulse vom Oszillator OSZ. Die Ladespannungen der Ladeschaltungen LD1 und LD2 müssen potentialmässig richtig einer Verstärkerschaltung VST zugeführt werden, die z.B. als Operationsverstärker realisiert ist. Zu diesem Zwecke sind die Ausgänge der Ladeschaltungen LD1 und LD2 durch von einem Multiplexer MX1 angesteuerte Sperrglieder VT1 bis VT4 an die Eingänge der Verstärkerschaltung VST anschliessbar. Wenn also die Ladeschaltung LD1 aufgeladen worden ist und die Ladeschaltung LD2 entladen worden ist, dann steuert der Multiplexer MX1 das Sperrglied VT1 und das Sperrglied VT4 auf, so dass die Ladeschaltung LD1 mit dem einen Eingang der VerstärkerschaltungVST und die Ladeschaltung LD2 mit dem anderen Eingang der Verstärkerschaltung verbunden wird. Entsprechendes gilt für den umgekehrten Fall. Somit liegt am einen Eingang der Verstärkerschaltung VST immer die Ladeschaltung LD, die aufgeladen ist, während am anderen Eingang der Verstärkerschaltung VST die Ladeschaltung LD angeschlossen ist, die entladen ist. Der Multiplexer MX1 entwickelt die Steuersignale für die Sperrglieder VT1 bis VT4 aus den Signalen ZS9 und ZS13, die von dem Umschaltflipflop FU1 abgegeben werden. Der Ausgang der Verstärkerschaltung VST, an dem eine der Zeit des verkürzten Oszillatorimpulses proportionale Spannung abgegeben wird, ist mit einem Analog-Digital-Wandler AD verbunden, der die analoge Spannung in einen digitalen Wert SA umwandelt, der nach Fig. 1 dem Addierer ADD zugeführt wird. Dem Analog-Digital-Wandler wird ein Startsignal ZS6 zugeführt, durch das der Analog-Digital-Wandler ADD eingeschaltet wird. Dieses Startsignal ZS6 wird aus den von dem Ubernahmeflipflop FL abgegebenen Impulsen mit Hilfe von Zeitschaltungen EF2 und EF3 abgeleitet. Diese Zeitschaltungen IF2 und IF3 sind derart aufgebaut, dass das Startsignal ZS6 nur dann abgegeben wird, wenn eine festge legte Zeit nach Auftreten des letzten Impulses vom Übernahmeflipflop FL verstrichen ist. Dann nämlich ist bereits der Stopimpuls SE2 aufgetreten. Nur für diesen Fall muss die Ladespannung einer der Ladeschaltungen LD1 und LD2 durch den Analog-Digital-Wandler AD in den digitalen Wert SA umgewandelt werden. Die sonstigen Ladespannungen der Ladeschaltungen LD1 und LD2 sind für den Messwert uninteressant und werden darum von dem Analog-Digital-Wand ler AD nicht in einen digitalen Wert SA umgesetzt. Der Analog-Digital-Wandler AD gibt seinerseits ein Endesignal ZS7 ab, wenn die Umwandlung vom analogen Wert in den digitalen Wert SA beendet ist. Dieses Endesignal ZS7 wird über eine Zeitschaltung EF1 einem Entladeflipflop FE zugeführt. Dieses gibt am Ausgang ein Signal ZS8 ab, das an die Entladeschaltungen ET1 und ET2 angelegt wird. Das Entladeflipflop FE ist weiterhin mit dem Ausgang des Übennahmeflipflops FS1 verbunden, über das es bei Auftreten des Startimpulses SEl zurückgesetzt wird. Durch das Signal ZS8 werden die Entladeschaltungen ET1 und ET2 eingeschaltet. Aus Fig. 2 ergibt sich weiterhin, dass der Rücksetzeingang des Übernahmeflipflops FS1 mit dem Ausgang des Verzögerungsgliedes ZG-6 verbunden ist, während der Rücksetzeingang des Übernahmeflipflops FS2 mit dem Ausgang des Verzögerungsgliedes ZG5 verbunden ist. Das Übernahmeflipflop FS1 wird somit dann zurückgesetzt, wenn der erste Oszillatorimpuls das Übernahmeflipflop FL gesetzt hat, während das Übernahmeflipflop FS2 zurückgesetzt wird, wenn der Stopimpuls SE2 zum Ausgang des Verzögerungsgliedes ZG5 gelangt ist. Das Umschaltflipflop FU2 wird durch ein Signal zurückgesetzt, das vom Stopimpuls SE2 abgeleitet wird. Dazu ist der Ausgang des Verzögerungsgliedes ZG5 mit dem Rücksetzeingang des Umschaltflipflops FU2 verbunden. Wenn das Umschaltflipflop FU2 zurückgesetzt wird, dann wird die Konstantstromquelle KQ von den Ladeschaltungen LD1 und LD2 abgeschaltet. Zur Erzeugung der erforderlichen Signale ist das Umschaltflipflop FU2 mit einem NOR Glied NR3 verbunden, an dessen Ausgang die Signale ZS14 und ZF10 für die Konstantstromquelle KQ abgegeben werden. Die Funktion der Schaltungsanordnung nach Fig. 2 und Fig. 3 wird in Verbindung mit dem Zeitdiagramm der Fig. 4 erläutert. In Zeile 1 ist der'Startimpuls SEl und in Zeile 2 der Stopimpuls SE2 gezeigt. Ausgewertet werden jeweils die Vorderflanken der beiden Impulse. Die Vorderflanke des Startimpulses SE1 führt dazu, dass das bistabile Kippglied FF gesetzt wird. Am. invertierenden Ausgang Q des bistabilen Kippgliedes FF erscheint somit die der Zeile 3 gezeigte Rückflanke. Die Verzögerung zwischen der Vorderflanke des Startimpulses SE1 und der Rückflanke des invertierenden Ausgangs Q des bistabilen Kippgliedes FF ist durch die Verzögerungsglieder ZG7, ZG3 und die Laufzeit der im. Ubertragungs- weg angeordneten Bauelemente bedingt. Mit der Rückflanke am invertierenden Ausgang Q des bistabilen Kippgliedes FF wird der Oszillator OSZ gestartet und erzeugt die Oszillatorimpulse konstanter Frequenz. Diese Oszillatorimpulse verursachen ein ständiges Setzen des Übernahmeflipflops FL, dessen Ausgang Q in der Zeile 4 des Zeitdiagramms dargestellt ist. Solange das bistabile Kippglied FF gesetzt bleibt, führen die Oszillatorimpulse zu einem ständigen Umschalten des Übernahmeflipflops FL, so dass an dessen Ausgang Q ein Impulszug konstanter Periodendauer erscheint. Dieser Impulszug wird mit Hilfe des Umschaltflipflops FUl (in Zeile 5 gezeigt) 2 : 1 umgesetzt und abwechselnd den Ladeschaltungen LD1 und LD2 zugeführt. Aus Zeile 12 und Zeile 13 ist zu entnehmen, dass während der am Ausgang Q des Umschaltflipflops FU1 abgegebenen Impulse entweder die Ladeschaltung LD1 aufgeladen wird oder die Ladeschaltung LD2. Nach Beendigung der Aufladung der einen Ladeschaltung LD wird die andere Ladeschaltung aufgeladen, während die eine Ladeschaltung wieder entladen wird. Dazu werden den Entladeschaltungen ET1 bzw. ET2 Signale zugeführt, die in den Zeilen 7 und 8 des Zeitdiagramms dargestellt sind. Immer wenn diese Signale ein niederes Potential haben, wird die zugeordnete Entladeschaltung entladen. In Zeile 15 sind die Zählimpulse SU dargestellt, die in der Anzahl der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechen. Im Ausführungsbeispiel der Figur 4 sind die Ladeschaltungen LD1 und LD2 5 mal bis zum maximalen Wert aufgeladen worden und dementsprechend sind in Zeile 15 5 Zählimpulse dargestellt. Die wechselweise Aufladung der Ladeschaltungen LD1 und LD2 wird dann beendet, wenn der Stopimpuls SE2 erschienen ist. Dann nämlich wäre das bistabile Kippglied FF (Zeile 3) zurückgesetzt und am invertierenden Ausgang Q erscheint die Vorderflanke. Dies führt dazu, dass der Oszillator OSZ gestoppt wird. Dementsprechend gibt der Oszillator am Ausgang noch einen verkürzten Impuls ab. Dies führt im Ausführungsbeispiel der Figur 4 nur noch zu einer teilweisen Aufladung der Ladeschaltung LD2. Die Ladespannung der Ladeschaltung LD2 wird nach Auftreten des Startimpulses ZS6 (Zeile 14) durch den Analog-Digital-Wandler AD in den digitalen Wert SA umgewandelt. Damit ist der Messvorgang beendet und aus der Anzahl der Zählimpulse SU (Zeile 15)und dem der Ladespannung der Ladeschaltung LD2 entsprechenden digitalen Wert SA kann die gemessene Zeit festgestellt werden. In Figur 4 ist in Zeile 6 noch das Verhalten des inver tierenden Ausgangs Q des Entladeflipflops dargestellt, das vom Endesignal ZS7 und vom Ausgang des Ubernahmeflip- flops FS1 beeinflusst wird. Aus Zeile 9 ergibt sich der Verlauf des Signals ZS14, aus Zeile 10 und 11 der Verlauf der Signale ZS11 und ZS12, die in Figur 6 und 7 dargestellt sind, aus Zeile 16 das Endesignal ZS7 und aus Zeile 17 das Rücksetzsignal SRU. Die Figuren 5 bis 8 zeigen eine ausführlichere Realisierung der Schaltungsanordnung nach Figur 2 und Figur 3. Das Startsignal SE1 wird über das Verzögerungsglied ZG1, das zwischen Verstärker angeordnet ist, und das Sperrglied NR7 dem Übernahmeflipflop FS1 zugeführt. Entsprechend wird das Stopsignal SE2 über das Verzögerungsglied ZG2, das ebenfalls zwischen Verstärkern angeordnet ist, und das Sperrglied NR2 dem Übernahmeflipflop FS2 zugeführt. Das Sperrglied NR7 wird durch das Freigabeflipflop FG1 freigegeben, dessen Setz- und Rücksetzeingang durch über einen Multiplexer MX2 zugeführte Steuersignale beeinflusst wird. Entsprechendes gilt für das Übernahmeflipflop FS2. Hier ist das Freigabeflipflop FG2 vorgesehen, dem über einen Multiplexer MX3 die zum Setzen und Zurücksetzen erforderlichen Steuersignale zugeführt werden. Diese Steuersignale sind in Figur 5 eingezeichnet und sollen im folgenden kurz erläutert werden. Das Steuersignal SR setzt die Freigabeflipflops FG1 und FG2 in den Ausgangszustand zurück. Mit Hilfe der Steuersignale SF1 bzw. SF2 kann das Freigabeflipflop FG1 bzw. FG2 gesetzt werden und damit die übernahmeflipflops FS1 bzw. FS2 zur Übernahme des Startimpulses bzw. Stopimpulses freigegeben werden. Durch die Steuersignale SF3 bzw. SF4 ist es möglich, das Setzen des Freigabeflipflops FG1 bzw. FG2 vom Zustand des Übernahmeflipflops FS2 bzw. FS1 abhängig zu machen. Durch das Steuersignal SS1 bzw. SS2 kann das Freigabeflipflop FG1 bzw. FG2 zurückgesetzt werden und damit die zugeordneten Sperrglieder NR1 bzw. NR2 gesperrt werden. Mit Hilfe des Steuersignals SS3 bzw. SS4 kann das Freigabeflipflop FG1 bzw. FG2 vom zugeordneten Übernahmeflipflop FS1 bzw. FS2 beeinflusst werden. In diesem Falle werden die Freigabeflipflops FG7 und FG2 zurückgesetzt, wenn das zugeordnete Übenahmeflipflop FS1 bzw. FS2 gesetzt worden ist. Schliesslich kann mit Hilfe des: Steuersignals SS5 bzw. SS6 das Rücksetzen des Freigabeflipflops FG1 bzw. FG2 abhängig sein vom Zustand des Übernahmeflip- flops FS2 bzw. FS1, d.h. das Freigabeflipflop FG1 wird dann zurückgesetzt, wenn das Übernahmeflipflop FS2 für den Stopimpuls gesetzt worden ist. Entsprechendes gilt für das Freigabeflipflop FG2 und das Übernahmeflipflop FS1. Das Verzögerungsglied ZG3 und das Verzögerungsglied ZG4 besteht in Figur 5 aus mehreren Zeitgliedern, zwischen denen Verstärker angeordnet sind. Dadurch wird erreicht, dass die Flanken der Impulse die erforderliche Steilheit trotz Verzögerung aufweisen. Durch den Kondensator CVI veränderlicher Kapazität kann zu dem die Verzögerungszeit des Verzögerungsgliedes ZG4 eingestellt werden. Damit ist es möglich, die Verzögerungszeit des Verzögerungsgliedes ZG4 im Verhältnis zur Verzögerungszeit des Verzögerungsgliedes ZG3 zu verändern. Am Ausgang und zwar am invertierenden Ausgang % des bistabilen Kippgliedes FF ist der Oszillator OSZ angeschlossen. Dieser besteht aus einem NOR-Gliea oder Sperrglied NR6 und einem Koaxialleitungsstück KX. Der Ausgang des NOR Gliedes NR6 ist über das Koaxialleitungsstück KX zum Eingang zurückgekoppelt, wobei der andere Eingang des NOR Gliedes NRS mit dem Ausgang des bistabilen Kippgliedes FF verbunden ist. Erscheint am Ausgang des bistabilen Kippgliedes das Signal ZS1, d.h. wird dieses Signal ZS1 logisch 0, dann erscheint am Ausgang des NOR-Gliedes NR6 eine logische 1, die über das Koaxialleitungsstück KX verzögert wiederum zum Eingang des NOR-Gliedes NR6 zurückgeführt wird. Dadurch liegt nun am Eingang des NOR-Gliedes NR6 eine logische 1 und am Ausgang des NOR-Gliedes NR6 erscheint wiederum eine logische 0. Auf diese Weise beginnt der Oszillator OSZ ohne Einschwingzeit zu schwingen und schwingt solange, bis das Signal ZS1 vom bistabilen KippgliedFF wieder logisch 1 wird. Dadurch wird das NOR Glied NR6 gesperrt, so dass der Ausgang des NOR-Gliedes NR6 im folgenden logisch 0 bleibt. Der Oszillator OSZ gibt somit in der Zeit zwischen dem Start- und dem Stopimpuls Oszillatorimpulse konstanter Frequenz oder Periodendauer ab. Dabei kann der beim Abschalten des Oszillators OSZ abgegebene letzte Oszillatorimpuls verkürzt sein. Die Periodendauer der Oszillatorimpulse kann mit Hilfe eines Kondensators CV2 veränderlicher Kapazität justiert werden. Bei sehr kurzen zeitlichem Abstand zwischen dem Start- und dem Stopimpuls gibt der Oszillator OSZ einen entsprechen den, kurzen Oszillatorimpuls ab. Dann ist es möglich, dass das Übernahmeflipflop FL durch den verkürzten Oszillatorimpuls in einen metastabilen Zustand gelangt, also nicht sicher ist, welche Lage das übernahmeflipflop FL annimmt. Um diesen unerwünschten Zustand des Übernahmeflipflops FL zu vermeiden, ist zwischen dem Ausgang des Oszillators OSZ und dem Eingang des Übernahme flipflops FL eine Schaltung PS-angeordnet, die aus einem sehr schmalen Oszillatorimpuls einen ausreichenden Impuls zum Setzen des übernahmeflipflops FL erzeugt. Die Schaltung PS enthält dazu eine Tunneldiode TD, die an einen Emitterfolger angeschlossen ist. Die Tunneldiode TD ist weiterhin mit einem Xompara- tor 0P verbunden. Auch ein kurzer Oszillatorimpuls ist ausreichend, um die Tunneldiode TD durchlässig zu steuern und damit das Potential am Eingang des Konsnrators 0?1 so zu ändern, dass dieser am Ausgang einen genügend langen Impuls abgibt. Das Übernahmeflipflop FL gibt am Ausgang Impulse ab, die in Frequenz und in Anzahl derjenigen der Oszillatorimpulse entspricht. Diese Impulse können somit dazu herangezogen werden, um die Ladeschaltungen LD1 und LD2 (Figur 7) zu steuern. Dazu ist zunächst der Ausgang des Übernahmeflip- flops FL mit dem ersten Umschaltflipflop FU1 verbunden. Der eine Ausgang des Umschaltflipflops FU11und zwar der invertierende führt zu einem UND-Glied UG, von dem aus zwei Steuersignale ZS11 und ZS12 den Differenztransistoren T6 und T7 eines als Differenzverstärker realisierten Schalters SC zugeführt werden. Im Ausgangskreis des Schalters SC ist ein weiterer Differenzverstärker DVI angeordnet,in dessenAusgangskreis die Ladeschaltungen LD1 und LD2 angeordnet sind. Mit Hilfe der Steuersignale ZS11 und ZS12 werden somit über den Schalter SC und den Differenzverstärker DV1 abwechselnd die Ladeschaltungen LD1 und LD2 an eine Konstantstromquelle KQ angeschlossen. Bevor jedoch ein Strom durch eine der Ladeschaltungen LD1 und LD2 fliessen kann, muss die Konstantstromquelle KQ an den Differenzverstärker DV1 und dann an eine der Ladeschaltungen LD1 und LD2 angeschlossen werden. Diese erfolgt über einen Differenzverstärker DV2, in dessen Emitterkreis die Konstantstromquelle KQ angeordnet ist, und in dessen Ausgangskreis der Differenzverstärker DV1 liegt. Dieser Differenzverstärker DV2 wird von einem weiteren Differenzverstärker DV5 angesteuert, dessen Transistoren T5 und T8 Steuersignale ZS10 und ZS14 zugeführt werden. Diese Steuersignale ZS10 und ZS14 werden von dem zweiten Umschaltflipflop FU2 abgeleitet, das über das Verzögerungsglied ZG6 mit dem Ausgang des Übernahmeflipflops FL verbunden ist. Zeitlich später als das erste Umschaltflipflop FU1 wird somit das zweite Umschaltflipflop FU2 gesetzt und erzeugt mit Hilfe des logischen Gliedes NR3 die Steuersignale ZS10 und ZS14. Wenn das zweite Umschaltflipflop FU2 gesetzt wor den ist, dann wird das Steuersignal ZS10 erzeugt und damit der Differenztransistor T8 leitend gesteuert. Dies hat zur Folge, dass der Differenzverstärker DV2 die Konstantstromquelle KQ an den Differenzverstärker DV1 anschaltet. Mit Hilfe der Steuersignale ZS11 und ZS12 von dem ersten Umschaltflipflop FU1 wird dann festgelegt, über welche der beiden Ladeschaltungen LD1 und LD2 der Konstantstrom von der Konstantstromquelle KQ fliessen soll. Die Zeitdauer des Stromflusses und damit das Mass der Aufladung der Ladeschaltungen LD1 und LD2 wird durch die Periodendauer der von dem Umschaltflipflop FU1 abgegebenen Steuersignale festgelegt. Die entsprechenden Zeitverhältnisse ergeben sich aus dem Zeitdiagramm der Figur 4 und zwar aus Zeile 10 und Zeile 11. In Zeile 10 ist das Steuersignal ZS12, in Zeile 11 das Steuersignal ZSll dargestellt. Aus Zeile 9 des Zeitdiagramms ergibt sich der Verlauf des Steuersignals ZS14 vom zweiten Umschaltflipflop FU2. Es ist zu sehen, dass die Verzögerungszeit des Verzögerungsgliedes ZG6, die mit Hilfe des Kondensators CV3 veränderbar ist, derart eingestellt ist, dass die Steuersignale ZS1h, ZS12 und ZS11 sich in etwa zum gleichen Zeitpunkt ändern. Die Aufladung einer der Ladeschaltungen LD1 oder LD2 muss auf jeden Fall dann beendet werden, wenn der Stopimpuls erschienen ist und dem bistabilen Kippglied FF zugeführt wird. In diesem Fall wird durch das Steuersignal ZS4, das dem bistabilen Kippglied FF zugeführt wird, gleichzeitig das zweite Umschaltflipflop FU2 zurückgesetzt und damit die Konstantstromquelle KQ durch den Differenzverstärker DV2 von den Ladeschaltungen abgeschaltet. Damit wird die Aufladung der Ladeschaltung, die vom Differenzverstärker DV1 zuletzt an die Konstantstromquelle KQ angelegt worden ist, beendet. Die Folge ist, dass mit Erscheinen des Stopimpulses diese Ladeschaltung, in Figur 4 die Ladeschaltung LD2, nur noch teilweise aufgeladen wird. Die dabei in der Ladeschaltung gegebene Ladespannung, in Figur 4 mit UD bezeichnet,. ist dann ein Mass für die Zeitdauer des letzten verkürzten Oszillatorimpulses. Diese Ladespannung UD wird dann weiter ausgewertet. Da die Ladeschaltungen LD1 und LD2 abwechselnd an die Kon stantstromquelle KQ im Rhythmus der Steuersignale ZS11 und ZS12 vom ersten Umschaltflipflop FU1 angeschaltet werden, müssen diese in Gegentakt entladen werden. Das heisst, wenn die Ladeschaltung LD1 an die Konstantstromquelle KQ angeschaltet wird, muss die Ladeschaltung LD2 gleichzeitig entladen werden. Dies erfolgt mit Hilfe der Entladeschaltungen ET1 und ET2, die jeweils aus einem Differenzverstärker und einem parallel zu den Kondensatoren der Ladeschaltungen LD1 und LD2 angeordneten Transistor TE bestehen. Mit Hilfe der Differenzverstärker der Entladen schaltungen ET1 und ET2 werden diese Transistoren TE jeweils im Gegentakt zur Aufladung einer der Ladeschaltungen leitend gesteuert und damit die parallel liegenden Kondensatoren der Ladeschaltungen sehr schnell entladen. Die Ansteuerung der Entladeschaltung ET1 und ET2 erfolgt ebenfalls von dem ersten Umschaltflipflop FU1 aus. Die Ausgänge des Umschaltflipflops FU1 sind dazu mit einer monostabilen Kippschaltung EF4 und einer zweiten monostabilen Kippschaltung EF5 verbunden. Am Ausgang der ersten monostabilen Kippschaltung EFA erscheint das Steuersignal ZS15, das der Entladeschaltung ET1 zugeführt wird. Am Ausgang der monostabilen Kippschaltung EF5 erscheint das Steuersignal ZS16, das der Entladeschaltung ET2 zugeführt wird. Die Steuersignale ZS15 und ZS16 sind in Zeile 7 und Zeile 8 des Zeitdiagramms der Figur 4 dargestellt. Aus Figur 4 ist zu ersehen, dass immer jeweils eine Ladeschaltung aufgeladen wird und gleichzeitig die andere Ladeschaltung mit Hilfe der zugeordneten Entladeschaltung ET entladen wird. Die Ladeschaltungen LD1 bzw. LD2 bestehen jeweils aus Kondensatoren CL1, CL2, die in Kollektorzweigen der Transistoren des Differenzverstärkers DV1 liegen. Dabei kann die Ladeschaltung LD2 aus der Parallelschaltung von zwei Kondensatoren bestehen, von denen der eine einen festen Wert und der andere einen variablen Wert hat. Mit Hilfe des Kondensators variabler Kapazität kann dann die Kapazität CL2 justiert werden. Die Ladespannungen der Ladeschaltungen LD1 bzw. LD2, die mit ZS17 bzw. ZS18 bezeichnet sind, werden nach Figur 8 einem Analog-Multiplexer MUX1 zugeführt. Mit Hilfe des Multiplexers MX1 werden die Ladespannungen ZS18 und ZS17 derart mit den Eingängen der Verstärkerschaltung VST, die als Operationsverstärker realisiert ist, angeschlossen, dass jeweils die Ladespannung der aufgeladenen Ladeschaltung LD an den einen Eingang der Verstärkerschaltung VST angelegt wird und die Ladespannung der entladenen Ladeschaltung an den anderen Eingang der Verstärkerschaltung VST. Dazu wird die Ladespannung ZS18 einem ersten Operationsverstärker VT1 und einem dritten Operationsverstärker VT3 und die Ladespannung ZS17 einem zweiten Operationsverstärker VT2 und einem vierten Operationsverstär- ker VT4 zugeführt. Im Ausgangszweig jedes Operationsverstärkers VT ist eine Diodenschaltung aus zwei gegensinnig geschalteten Dioden angeordnet und das Ende des Ausgangszweiges wird auf den invertierenden Eingang des zugeordneten Operationsverstärkers VT zurückgeführt. Der Ausgang des Operationsverstärkers VT1 und der des Operationsverstärkers VT2 sind weiterhin miteinander verbunden und füh- ren zum einen Eingang der Verstärkerschaltung VST. Entsprechend sind die Ausgänge der Operationsverstärker VT3 und VT4 miteinander verbunden und führen zum anderen Eingang der Verstärkerschaltung VST. Somit ist es möglich, die Ladespannung ZS17 sowohl an den einen als auch den anderen Eingang der Verstärkerschaltung VST anzulegen und entsprechendes gilt auch für die Ladespannung ZS18. Die Anschaltung zweier der Operationsverstärker VT an die Eingänge der Verstärkerschaltung VST erfolgt mit Hilfe des Multiplexers MIX1, der aus zwei Differenzverstärker DV3 und DV4 besteht. Der eine Ausgang des Differenzverstärkers DV3 ist mit dem Verbindungspunkt VP1 der Dioden im Ausgangszweig des Operationsverstärkers VT1 verbunden, der andere Ausgang des Differenzverstärkers DV3 mit dem Verbindungspunkt VP2 der Dioden im AusgangszweE des Operationsverstärkers VT2. Der eine Ausgang des Differenzverstärkers DV4 ist mit dem Verbindungspunkt VT3 der Dioden im Ausgangs zweig des Operationsverstärkers VP3 und der andere Ausgang des Differenzverstärkers DVA mit dem Ver bindungspunkt VP4 im Ausgangszweig des Operationsverstärkers VT4 verbunden. Die Verbindungspunkte VP1 bis VP4 sind weiterhin jeweils mit einer Konstantstromquelle KS1 bis KS4 verbunden. Mit Hilfe der Differenzverstärker DV3 und DV4 kann erreicht werden, dass der Strom der Konstantstromquelle KS entweder über die Dioden im AusgangszweE des zugeordneten Operationsverstärkers flieBen und damit diese Dioden durchlässig werden oder über den Transistor des Differenzverstärkers. Im letzteren Fall sind die Dioden im Ausgangszweig des Operationsverstärkers gesperrt, da über eine am Emitter des Transistors angeschlossene Diode DC Sperrpotential an den Dioden liegt. Die Ansteuerung der Differenzverstärker DV3 und DV4 des Multiplexers MX1 erfolgt durch Steuersignale ZS9 und ZS13. Diese Steuersignale werden vom ersten Umschaltflipflop FU1 abgeleitet. Durch das erste Umschaltflipflop FU1 wird festgelegt, welche der Ladeschaltungen LD1 oder LD2 gerade aufgeladen werden und welche nicht. Dadurch ist auch festgelegt, welche Ladespannung ZS17 oder ZS18 an den einen Eingang der Verstärkerschaltung und welche Ladespannung ZS18, ZS17 an den anderen Eingang der Verstärkerschaltung VST anzuschliessen ist. Damit wird gewährleistet, dass am Ausgang der Verstärkerschaltung VST immer die Differenz der Ladespannungen ZS17, ZS18 vorliegt. Da von dem Analog-Digital-Wandler AD nur die Ladespannung UD, die dem verkürzten Oszillatorimpuls zugeordnet ist, in den digitalen Wert SA umgewandelt werden soll, wird dem Analog-Digital-Wandler AD das Startsignal ZS6 zugeführt. Dieses Startsignal ZS6 wird vom Ausgang des Über hmeflip- flops FL abgeleitet. Durch die monostabile Kippschaltung EF2 mit.verhältnismä8iggroAer Zeitkonstante wird erreicht, dass sich eine Xnderung am Ausgang des Ubernahme- flipflops FL an ihrem Ausgang nur dann auswirkt, wenn der Oszillator OSZ wieder abgeschaltet worden ist. Aus dem Impuls am Ausgang der monostabilen Kippschaltung EF2 wird mit Hilfe der Kippschaltung EF3 das Signal ZS6, also das Startsignal für den Analog-Digital-Wandler entwickelt. Das Startsignal ZS6 ist in Figur 4 in Zeile 14 dargestellt. Es ist zu sehen, dass es nach Auftreten des Stopimpulses und nach Beendigung der Aufladung der Ladeschaltung LD2 auftritt. Die Beendigung der Umwandlung der Ladespannung in einen digitalen Wert SA durch den Analog-Digital-Wandler AD zeigt dieser durch ein Endesignal ZS7 an, das zum Zurücksetzen des Entladeflipflopa FE benutzt wird. über das Signal ZS8 werden dann die Entladeschaltungen ET1 und ET2 abgeschaltet. Das Signal ZS8 wird in Zeile 6 der Figur 4 dargestellt. Das Endesignal ZS7 wird einer Impulsformerstufe EF1 zugeführt und kann von dort als Signal ME zum Ausgang geführt werden. Dieses Signal ME gibt an, dass ein Messvorgang beendet ist. In den Figuren 5 bis 8 sind eine Reihe von Potentialen, die mit P bezeichnet sind, angegeben. Sie können z.B. sein: P1 = -5,2 Volt, P2 = -2 Volt, P3 = -0,8 Volt # ECL log."1" P4 = 5 Volt, P5 = 15 Volt, = = -15 Volt. Die übrigen nicht weiter beschriebenen Bauelemente in den Figuren 5 bis 8 dienen zur Einstellung der Arbeitspunkte. Die Bausteine SQ1 und SQ2 sind Spannungskonverter Bausteineliste OP1 = SP 9685 Operationsverstärker VT = AM 405-2 Konstantstromquelle KS = CR 470 Analog-Digital-Wandler AD = ADC-EH 10 B1 Spannungsversorgung SQ1 : DC/DC Konverter 546, +5/# 15Volt SQ2 entspricht Spannungsversorgung SQ1

Claims: Patentansprüche 1. Schaltungsanordnung zur Messung von Zeiten, insbesondere auch von sehr kurzen Zeiten, und zur Angabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird und bei der zwischen Startimpuls und Stopimpuls von einem Oszillator erzeugte Impulse gezählt werden, dadurch g e k e n n z e i c h n e t , dass ein erstes Verzögerungsglied (ZG3) vorgesehen ist, dem der Startimpuls (SE1) zugeführt wird, dass ein zweites Verzögerungsglied (ZG4, ZG5) mit einer gegenüber der Verzögerungszeit des ersten Verzögerungsgliedes (zug3) grösseren Verzögerungszeit vorgesehen ist, dem der Stopimpuls (SE2) zugeführt wird, dass das erste Verzögerungsglied (ZG3) mit den: : Setzeingang eines bistabilen Kippgliedes (FF) und das zweite Verzögerungsglied (ZG4, ZG5) mit dem Rücksetz- eingang des bistabilen Kippgliedes verbunden ist, dass am Ausgang des bistabilen Kippgliedes (FF) der Oszillator (OSZ) angeschlossen ist, der einschaltet, wenn das bistabile Kippglied gesetzt wird und der ausschaltet, wenn das bistabile Kippglied zurückgesetzt wird, dass eine erste und eine zweite Ladeschaltung (LD1, LD2) vorgesehen sind, die während der zu messenden Zeit abwechselnd jeweils für eine ganze oder bei Auftreten des Stopimpulses verkürzte Periode des Oszillatorimpulses zur Erzeugung einer dazu proportionalen Ladespannung (es17, ZS18) mit einer Konstantstromquelle (KQ) verbindbar sind und die abwechselnd im Gegentakt zur Verbindung mit der Konstantstromquelle durch jeweils eine Entladeschaltung (ET1, ET2 entladbar sind, dass die Ausgänge der Ladeschaltungen (LD1, LD2) durch einen ersten Multiplexer (MX1) potentialmässig richtig mit einer Verstärkerschaltung (VST) verbindbar sind, dass der Ausgang der Verstärkerschaltung (VST) mit einem Analog-Digital-Wandler (AD) verbunden ist, der durch ein Startsignal (es6) eingeschaltet wird, wenn der Stopimpuls (SE2) aufgetreten ist, so dass nur die der Dauer des verkürzten Oszillatorimpulses proportionale Ladespannung (UD) in einen digitalen Wert umgewandelt wird, und dass eine Zähleinrichtung (FL, FR, NR4, NR5, BZ) vorgesehen ist, die die vom Oszillator (OSZ) abgegebenen Impulse ganzer Periode zählt. 2. Schaltungsanordnung nach Anspruch 1, dadurch g e k e n n z e i c h n e t , dass zwischen dem ersten und zweiten Verzögerungsglied (ZG3, ZG4, ZG5) und die Eingänge (El, E2) für den Startimpuls und den Stopimpuls jeweils eine Vorstufe bestehend aus einem Freigabeflipflop (FG1, FG2) und einem über ein Sperrglied (NR1, NR2) mit dem Freigabeflipflop verbundenen Übernahmeflipflop (FS1, FS2) angeordnet ist, und dass mit Hilfe der Freigabeflipflops (FG1, FG2) festlegbar ist, welche Start- bzw. Stopimpuls zum bistabilen Kippglied (FF) gelangt. 3. Schaltungsanordnung nach Anspruch 2, dadurch g e k e n n ze i c h n e t , dass zwischen dem Eingang (El) für den Startimpuls (SE1) und dem ersten Ubernahmeflip- flop (FS1) ein drittes Verzögerungsglied (ZGi) und zwischen dem Eingang (E2) für den Stopimpuls (SE2) und dem zweiten Übernahmeflipflop (FS2) ein viertes Verzögerungsglied (ZG2) mit einer gegenüber der Verzögerungszeit des dritten Verzögerungsgliedes grösseren Verzögerungszeit angeordnet ist. 4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e t , dass die erste Ladeschaltung (LD1) aus einem im Kollektorzweig des einen Transistors eines ersten Differenzverstärkers (DV1) angeordneten ersten!Kondensator (CL1) und die zweite Ladeschaltung (LD2) aus einem im Kollektorzweig des anderen Transistors des ersten Differenzverstärkers (DV1) angeordneten zweiten Kondensator (CL2) besteht. 5. Schaltungsanordnung nach Anspruch 4, dadurch g e k e n n z e i c h n e t , dass der Kondensator der zweiten Ladeschaltung (LD2) aus einer Parallelschaltung eines Kondensators fester Kapazität und eines Kondensators variabler Kapazität besteht. 6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch g e k e n n z e i c h n e t , dass die Basiselektroden des einen und des anderen Transistors des ersten Differenzverstärkers (DV1) in den Kollektorzweigen der Transistoren (T6, T7) eines zweiten Differenzverstärkers (SC) angeordnet sind, und dass an den Basiselektroden der Transistoren des zweiten Differenzverstärkers ein die Ladeschaltungen (LD1,.LD2) abwechselnd einschaltendes Umschaltsignal (ZS1l, ZS12) anliegt. 7. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch g e k e n n z-.e i c h n e t , dass die miteinander verbundenen Emitter der Transistoren des ersten Differenzverstärkers (DVI) im Kollektorzweig des einen Transistors eines dritten Differenzverstärkers (DV2) angeordnet sind, dessen anderer Transistor mit seinem Kollektor mit einem festen Potential verbunden ist, und dass die Emitter der Transistoren des dritten Differenzverstärkers (DV2) mit der Konstantstromquelle (KQ) verbunden sind und an die Basiselektroden der Transistoren ein erstes Einschaltsignal (ZSl0, ZS14) anlegbar ist. 8. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch g e k e n n z e i c h n e t , dass die erste Entladeschaltung (ET1) aus einem parallel zu dem ersten Kondensator (CL1) der ersten Ladeschaltung (LD1) angeordneten Entladetransistor (TE) und aus einem vierten Differenzverstärker besteht, dessen einer Ausgang mit der Basiselektrode des Entladetransistors (TE) verbunden ist und dessen Eingängen ein zweites Einschaltsignal (ZS15) zuführbar ist. 9. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch g e k e n n z e i c h n e t , dass die zweite Entladeschaltung (ET2) aus einem parallel zu dem zweiten Kondensator (CL2) der zweiten Ladeschaltung (LD2) angeordneten Entladetransistor (TE) und aus einem fünften Differenzverstärker besteht, dessen einer Ausgang mit der Basiselektrode des Entladetransistors verbunden ist und an dessen Eingängen ein drittes Einschaltsignal (ZS16) anlegbar ist. 10. Schaltungsanordnung nach einem der Ansprüche 6 bis 9, dadurch g e k e n n z e i c h n e t , dass am Ausgang des Oszillators (OSZ) ein drittes Übernahmeflipflop (FL) angeordnet ist, dessen einer Ausgang mit einem ersten Umschaltflipflop (FU1) verbunden ist, das am Ausgang das Umschaltsignal (ZS11, ZS12) abgibt. 11. Schaltungsanordnung nach Anspruch 10, dadurch g e k e n n z e i c h n e t , dass zur Erzeugung des zweiten Einschaltsignals (ZS15) eine erste monostabile Kippschaltung (EF4) vorgesehen ist, die mit dem einen Ausgang des ersten Umschaltflipflops (FU1) verbunden ist. 12. Schaltungsanordnung nach Anspruch 10, dadurch g e k e n n z e i c h n e t , dass zur Erzeugung des dritten Einschaltsignals (ZS16) eine zweite monostabile Kippschal- tung (EF5) vorgesehen ist, die mit dem anderen Ausgang des ersten Umschaltflipflops (FU1) verbunden ist. 13. Schaltungsanordnung nach einem der Ansprüche 10 bis 12, dadurch g e k e n n z e i c h n e t , dass am einen Ausgang des dritten übernahmeflipflops (FL) ein zweites Umschaltflipflop (FU2) angeschlossen ist, das am Ausgang das erste Einschaltsignal (ZS10, ZS14) abgibt. 14. Schaltungsanordnung nach Anspruch 13, dadurch g e k e n n z e i c h n e t , dass der Rücksetzeingang des zweiten Umschaltflipflops (FU2) mit dem Ausgang des zweiten Verzögerungsgliedes (ZG4, ZG5) verbunden ist. 15. Schaltungsanordnung nach einem der Ansprüche 10 bis 14, dadurch g e k e n n z e i c h n e t , dass zwischen Oszillator (OSZ) und dritten übernahmeflipflop (FL) eine Schaltungsanordnung (PS) mit einer Tunneldiode (TD) angeordnet ist, die auch bei einem Oszillatorimpuls sehr kurzer Dauer ein zum Setzen des dritten Übernahmeflipflops ausreichenden Impuls erzeugt. 16. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e t , dass der Oszillator (OSZ) aus einem NOR-Gliea (NR6) und einem zwischen dem Eingang und dem Ausgang des NOR-Gliedes angeordneten Koaxialleitungsstück (KX) besteht, und dass der andere Eingang des NOR-Gliedes (NR6) mit dem Ausgang des bistabilen Kippgliedes (FF) verbunden ist. 17. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, g e k e n n z e i c h n e t durch den ersten Multiplexer (MX1) aus jeweils zwei Operationsverstärker (VT) pro Ausgang der ersten und der zweiten Ladeschaltung (LD1, LD2), deren Ausgang jeweils zum invertierenden Eingang des eigenen Operationsverstärkers zurückgekoppelt ist, wobei im Ausgangszweig jedes Operationsverstärkers (VT) zwei gegensinnig angeordnete Dioden liegen, und wobei jeweils der Ausgang des einen einer Ladeschaltung zugeordneten Operationsverstärkers (VT) mit dem einen Eingang der als Operationsverstärker realisierten Verstärkerschaltung (VST) und der Ausgang des anderen der Ladeschaltung zugeordneten Operationsverstärkers mit dem anderen Eingang der Verstärkerschaltung verbunden ist, aus einem sechsten Differenzverstärker (DV3), dessen einer Ausgang mit dem Verbindungspunkt (VP1) der Dioden des zwischen der ersten Ladeschaltung (LDi) und dem einen Eingang der Verstärkerschaltung (VST) liegenden Operationsverstärker (VT1) verbunden ist, dessen zweiter Ausgang mit dem Verbindungspunkt (VP2) der Dioden des zwischen der zweiten Ladeschaltung : :(LD2) und dem einen Eingang der Verstärkerschaltung liegenden Operationsverstärker (VT2) verbunden ist und dessen Eingänge mit den Ausgängen des ersten Um schalteipflops (FU1) verbunden ist, aus einem siebten Differenzverstärker (DV4), dessen einer Ausgang mit dem Verbindungspunkt (VP3) der Dioden des zwischen der ersten Ladeschaltung (LD1) und dem zweiten Eingang der Verstärkerschaltung (VST) liegenden Operationsverstärker (VT3) verbunden ist, dessen anderer Ausgang mit dem Verbindungspunkt (VP4) der Dioden des zwischen der zweiten Ladeschaltung (LD2) und dem zweiten Eingang der Verstärkerschaltung liegenden Operationsverstärker (VT4) verbunden ist und dessen; ;Eingänge so mit den Ausgängen des ersten Umschaltflipflops (FU1) verbunden sind, dass jeweils die geladenen Ladeschaltungen (LD1, LD2) an den ersten Eingang der Verstärkerschaltung und die entladenen Ladeschaltungen an den zweiten Eingang der Verstärkerschaltung angeschlossen sind, aus an den Ausgängen des sechsten und siebten Differenzverstärkers (DV3, DV4) angeordneten Dioden (DC) und aus Konstantstromquellen (KS1 - KS4) pro Operationsverstärker (VT), die jeweils an den Verbindungspunkt (VP) der Dioden der Operationsverstärker angeschlossen sind. 18. Schaltungsanordnung nach einem der vorhergehenden Ansprüche g e k e n n z e i c hwn e t durch die Zähleinrichtung aus einem bistabilen Kippglied (FR), dessen nicht invertierender Ausgang über ein sechstes Verzögerungsglied (ZG7) mit dem Rücksetzeingang verbunden ist und dessen Setzeingang an den Ausgang des ersten Verzögerungsgliedes (ZG3) angeschlossen ist, aus einem vierten NOR-Glied (NR4), dessen einer Eingang mit dem dritten Übernahmeflipflop (FL) und dessen anderer Eingang mit dem bistabilen Kippglied (FR) verbunden ist und das am Ausgang die der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechenden Zählimpulse (SU) abgibt, aus einem fünften NOR-Glied (NR5), dessen einer Eingang mit dem Ausgang des dritten Übernahmeflipflops (FL), dessen anderer Eingang mit dem invertierenden Ausgang des bistabilen Kippgliedes (FR) verbunden ist und das am Ausgang einen zu Beginn jedes Messvorganges auftretenden Rücksetzimpuls (SRU) abgibt und aus einem Binärzähler (BZ), dessen Zähleingang mit dem Ausgang des vierten NOR-Gliedes (NR4) und dessen Rücksetzeingang mit dem Ausgang des fünften NOR-Gliedes (NR5) verbunden ist. 19. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch g e k e n n z e i c h n e t , dass vor den Freigabeflipflops (FG1, FG2) weitere Multiplexer (MX2, MX3) angeordnet sind, durch die Steuersignale an die Eingänge der Freigabeflipflops anlegbar sind.

Inventors: WELZHOFER, KLAUS
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1984
Main classification: G04F10
IPC codes: G04F10