CIRCUIT ARRANGEMENT FOR SYNCHRONISING THE TRANSITIONS OF BINARY SIGNALS WITH A CLOCK

Abstract: The invention relates to a circuit arrangement for electrical telecommunications engineering for synchronising the transitions of binary signals with a clock by means of clock-pulse-edge-triggered delay flip flops, the bit rate of the binary signals agreeing with the clock pulse frequency. The binary signal is supplied to a first (FF1) and a second (FF2) flip flop directly to the first and via a time- delay circuit (V) to the second. Connected downstream of these flip flops is a bistable comparator (K) which in the event of unequal signals reverses the polarity of the clock for the two flip flops via an exclusive-OR gate (G1). Moreover, a third flip flop (FF3) at whose output the synchronised binary signal is tapped is connected downstream of the first flip flop (FF1). By contrast with a known circuit arrangement, there is no corruption of the binary signal if, because of jitter, its transitions are located now before and now after the active clock-pulse edges. <IMAGE>

Description: Schaltungsanordnung zum Synchronisieren der Flanken von Binärsignalen mit einem Takt Die Erfindung betrifft eine Schaltungsanordnung für die elektrische Nachrichtentechnik zum Synchronisieren der Flanken von Binärsignalen mit einem Takt gemäss dem Oberbegriff des Patentanspruches 1. Eine solche Schaltungsanordnung ist aus der deutschen Zeitschrift "Elektronik", Franzis-Verlag, München, Jahrgang 1971, Heft 4, Seite 128, Bild 4 bekannt. In der zugehörigen Beschreibung im Abschnitt 3.2 ist ausgeführt, dass diese bekannte Schaltungsanordnung bei Binärsignalen angewendet wird, deren Bitfolgefrequenz kleiner ist als die Taktfrequenz. Wird diese bekannte Schaltungsanordnung bei Übereinstimmung von Bitfolge- und Taktfrequenz angewendet, so wirkt sich eine ihrer Eigenschaften beim Auftreten von Jitter nachteilig aus. Dies wird anhand der Figuren 1 bis 3 beschrieben. Die Figur 1 zeigt die bekannte Schaltungsanordnung, jedoch nur für einen Kanal. Mit FF1 ist ein positiv-taktflankengesteuertes Delay-Flipflop bezeichnet, d.h. die positive Taktflanke ist die aktive Flanke. Sein Dateneingang D ist mit dem Eingang E für die Binärsignale verbunden. Seinem Takteingang wird ein Takt T zugeführt. Der Ausgang Q ist mit dem Ausgang A für die Binärsignale verbunden. In den Figuren 2 und 3 ist die Funktion der bekannten Schaltungsanordnung dargestellt. Mit E ist das Binärsignal am Eingang E, mit T der Takt und mit A das Binärsignal am Ausgang A dargestellt, wobei die Bitfolgefrequenz der Binärsignale und die Taktfrequenz übereinstimmen. Bei den einzelnen Bits ist durch "O" und "1" jeweils ihr Wert angegeben. In beiden Fällen liegt am Eingang E die Bitfolge 1-0-1-0-1. Unterschiedlich ist nur die Phasenlage der Flanken, also der 0-1- bzw. 1-0-Ubergänge, gegenüber dem Takt. In der Figur 2 ist eine solche Phasenlage angenommen, bei welcher diese Flanken etwa in der Mitte zwischen den positiven, also aktiven Flanken der Taktimpulse liegen. Da das Flipflop FF1 ein taktflankengesteuertes Flipflop ist, erscheint an seinem Ausgang Q und damit auch am Ausgang A die gleiche Bitfolge wie diejenige am Eingang E, nur mit dem Unterschied, dass in erwünschter Weise die Flanken gleich zeitig mit den aktiven Taktflanken auftreten. D.h., die Flanken des Binärsignals sind mit dem Takt synchronisiert. Falls das Binärsignal am Eingang E mit einem Jitter behaftet ist, stört dies nicht, wenn die dadurch verschobenen Flanken noch zwischen den aktiven Flanken der Taktimpulse liegen. In der Figur 3 ist eine Phasenlage zwischen dem Binärsignal am Eingang E und dem Takt angenommen worden, bei welcher die Flanken des Binärsignales in der Nähe der aktiven Flan ken des Taktes T liegen. Zu den Zeitpunkten t1 t2, t4, t5 und t6 liegen diese Flanken vor den entsprechenden Flanken des Taktes T, so dass der jeweilige logische Zustand des Binärsignals am Eingang E richtig übernommen wird und synchron mit der positiven Taktflanke am Ausgang A erscheint. Im Zeitpunkt t3 tritt jedoch die Flanke des Binärsignales wegen des Jitters erst nach der entsprechenden aktiven Takt flanke auf. Da ein flankengesteuertes Flipflop nur den vor der aktiven Taktflanke an seinem Dateneingang D herschenden Zustand, in diesem Fall die logische Null übernehmen kann, erscheint nach dem Zeitpunkt t3 auch am Ausgang A eine logische Null, d.h. das Binärsignal am Ausgang A weist die Bitfolge 1-0-0-0-1 auf, ist also'gegen über dem Binärsignal am Eingang E verfälscht. Eine solche Verfälschung tritt immer auf, wenn sich die Lage der Flanken gegenüber den Taktflanken in der Weise ändert, dass die Flanke einmal vor oder einmal nach der aktiven Taktflanke auftritt. Die bekannte Schaltungsanordnung ist als nur in einem begrenzten Bereich der möglichen Phasenlagen zwischen den Flanken der Binärsignale und den Taktflanken brauchbar. Der Erfindung liegt die Aufgabe zugrunde, die bekannte Schaltungsanordnung so weiterzubilden, dass auch bei wechselnder Lage der Flanken eines Binärsignals vor und nach den aktiven Taktflanken ein Binärsignal abgegeben wird, welches mit dem Binärsignal am Eingang übereinstimmt. Diese Aufgabe wird durch eine Schaltungsanordnun, nach dem Patentanspruch 1 gelöst. Die Erfindung wird anhand von zwei in den Figuren 4 bis 12 dargestellten Ausführungsbeispielen beschrieben. Die einzelnen Figuren zeigen: Fig. 4: Blockschaltbild des ersten Ausführungsbei spiels gemäss Anspruch 1. Fig. 5 bis 7: Funktionspläne zum ersten Ausführungsbei spiel. Fig. 8 bis 10: Funktionspläne zur Erläuterung der Weiter bildungen nach den Ansprüchen 2 bis 14. Fig. 11 und 12: Ein zweites Ausführungsbeispiel entsprechend dem Anspruch 5. Es wird zunächst die Figur 4 beschrieben. Mit FF1, FF2 und FF sind ein erstes, ein zweites und ein drittes positiv 3 taktflankengesteuertes Delay-Flipflop bezeichnet. Die Dateneingänge D des ersten und des zweiten Flipflops FF1 und FF2 sind mit dem Eingang E für die Binärsignale verbunden, und zwar der Dateneingang D des ersten Flipflops FF1 unmittelbar, der des zweiten Flipflops FF2 über eine Verzögerungsschaltung V. Den Takteingängen der Flipflops wird ein Takt T zugeführt, dem Takteingang des dritten Flipflops FF3 unmittelbar, denen der anderen Flipflops FF1 und FF2 über ein Exklusiv-Oder-Gatter G1, wobei der Takt T dem zweiten Eingang dieses Gatters zugeführt wird. Die Ausgänge Q des ersten und zweiten Flipflops FF1 und FF2 sind mit den zwei Eingängen eines bistabilen Komparators K verbunden. Das Signal an dessen Ausgang KS wechselt von 0 auf 1 oder von 1 auf 0, wenn an den Eingängen unterschiedliche Signale anliegen. Der Ausgang KS ist mit dem ersten Eingang des Exklusiv-Oder-Gatters Cl verbunden. Der Dateneingang D des dritten Flipflops FF3 ist mit dem Ausgang Q des ersten Flip 3 flops FF1 verbunden. An den Ausgang Q des dritten Flipflops FF3 ist der Ausgang A für die Binärsignale angeschlossen. Die Funktion wird anhand der Figuren 5 bis 7 beschrieben. Die Zuordnung der einzelnen Kurven züge zu den Ein- und Ausgängen sowie Leitungen in der Figur 4 ist durch übereinstimmende Bezugszeichen angegeben. Mit E ist das Binärsignal am Eingang E bezeichnet. Das Signal E' ist um die Verzö gerungszeit tV der Verzögerungsschaltung V verzögert, wobei die Verzögerungszeit tV bei positiven und negativen Flanken des Binärsignales gleich ist. Mit T ist der Takt bezeichnet. Die Frequenz des Taktes T stimmt mit der Bitfolgefrequenz des Binärsignals am Eingang E überein. Ausserdem weist der Takt ein Tastverhältnis von eins auf. Wie mit den Kur venzügen A' und H gezeigt, nehmen die Ausgänge Q des ersten und des zweiten Flipflops nach jeder positiven, also der aktiven Flanke des Taktes T' immer denjenigen Wert an, der vor dieser Flanke am jeweiligen Dateneingang D auftrat. Bei den Binärsignalen am Eingang E und am Ausgang A ist durch 0 und 1 der Wert der einzelnen Bits angegeben. Durch die Buchstaben a, b, c, d sowie a', b', c', d' wird die Zuordnung der Bits des Binärsignals am Ausgang A zu denen des Binärsignals am Eingang E verdeutlicht. Die Figuren 5, 6 und 7 unterscheiden sich durch die Phasenlage der Flanken des Binärsignals am Eingang E gegenüber dem Takt T bzw. T'. In der Figur 5 liegen diese Flanken verhältnismässig weit von den aktiven Flanken des Taktes T' entfernt. Bei den Binärsignalen an E und E' ist durch die ausgezogene Linie die Nennphasenlage gezeichnet, also diejenige Phasenlage, die sich ohne Jitter ergibt. Bei den Flanken zu den Zeiten t11 und t12 ist gestrichelt der grösstmögliche Jitterbereich tJ max eingezeichnet, d.h. die Flanke kann jede Lage zwischen den gestrichelten Linien einnehmen. Da die Flanken der Binärsignale genügend weit von den aktiven Flanken des Taktes T' entfernt liegen, kommt es auch beim Auftreten des grösstmöglichen Jitters nicht zum Überschreiten einer aktiven Taktflanke durch eine Flanke eines Binärsignales an E oder E'. Die Binärsignale an den Leitungen A' und H stimmen deshalb immer miteinander überein und das Signal am Ausgang KS des Komparators K behält den hier angenommenen Wert der logischen Null bei. Die Binärsignale am Eingang E und am Ausgang weisen die gleiche Bitfolge, in diesem Beispiel 0-1-0, auf; und das Binärsignal am Ausgang A ist in der gewünschten Weise mit dem Takt T synchronisiert. In der Figur 6 wurde für das Binärsignal am Eingang E eine solche Phasenlage angenommen, bei welcher die Flanken des Signals an E' beim Nichtauftreten eines Jitters noch vor den jeweiligen aktiven Flanken des Taktes T' liegen. Dies ist zu den Zeiten t21 und t22 der Fall. So treten die Wechsel von 0 nach 1 sowie von 1 nach 0 in den Signalen A' und H immer gleichzeitig auf; der Komparator K findet an seinen beiden Eingängen immer in ihren Werten übereinstimmende Signale vor und sein Ausgang KS bleibt auf logisch Null. Zur Zeit t23 tritt jedoch eine Jitter mit einer solchen Richtung und mit einer solchen Grösse auf, dass die Flanke des Signals E noch vor, jedoch die Flanke des Signals E' schon nach der aktiven Flanke des Taktes T' liegt. So kommt es nur auf der Leitung A' und nicht auf der Leitung H zu einem Wechsel, der Komparator stellt unterschiedliche Werte an seinen Eingängen fest, und der Wert an seinem Ausgang KS wechselt von 0 auf 1. über das Gatter G1 wird dadurch der Takt T' umgepolt. Diese Umpolung bewirkt, dass die Flanken der Signale E und E' nun so weit von den aktiven Flanken des Taktes T' entfernt liegen, dass durch möglicherweise auftretende Jitter die aktiven Taktflanken nicht mehr überschritten werden. Der Komparator findet wieder in ihren Werten übereinstimmende Signale an seinen Eingängen vor, wegen seiner bistabilen Eigenschaft behält aber sein Ausgang das logische Eins-Signal bei. Dieser Zustand ändert sich erst wieder, wenn z.B. durch Umschaltung auf eine andere Signalquelle, die ein Binärsignal mit einer anderen Phasenlage abgibt, eine aktive Taktflanke durch eine Flanke des Signals E oder E' überschritten wird. Die Flanken des Binärsignals an A' sind mit den aktiven Flanken des Taktes T' synchronisiert, und da diese gegenüber denen des Taktes T unterschiedliche Phasenlagen aufweisen können, ist die gewünschte Synchronisierung mit dem Takt T noch nicht erreicht. Diese wird durch das dritte Flipflop FF3 bewirkt. In der Figur 6 wird angenommen, dass durch den Jitter die Flanke des Binärsignals später auftritt als wenn kein Jitter vorhanden wäre. Wie die eingezeichneten Werte der Bitfolge (1-0-1-0) zeigt, tritt keine Verfälschung auf. Anhand der Figur 7 wird der Fall beschrieben, dass ohne Jitter die Flanken des Binärsignals am Eingang E kurz nach den aktiven Flanken des Taktes T' auftreten, wie bei t31 und t32 gezeichnet. Bei t33 tritt diese Flanke wegen des Jitters schon vor der aktiven Flanke des Taktes T' auf. Da die entsprechende Flanke des Signals E' noch nach dieser aktiven Flanke auftritt, treten an den Eingängen des Komparators wieder Signale mit unterschiedlichen Werten auf, und es kommt zu einer Umpolung des Taktes T'. Allerdings tritt eine Verfälschung des Binärsignals ein, da das dem Bit b entsprechende Bit b' im Binärsignal am Ausgang A1 fehlt. Diese eine Verfälschung kann hingenommen werden, da weitere nicht auftreten. Die erfindungsgemässe Schaltungsanordnung hat den Vorteil, dass bei jeder beliebigen Phasenlage der Flanken des Binärsignals am Eingang E gegenüber den Taktflanken ein Binärsignal am Ausgang A abgegeben wird, welches in seiner Bitfolge mit dem Binärsignal am Eingang E übereinstimmt. Die erfindungsgemässe Schaltungsanordnung soll stabil arbeiten, d.h. ein Jitter soll in dem in der Figur 5 dargestellten Fall keine und in den in den Figuren 6 und 7 dargestellten Fällen nach der Umpolung des Taktes keine weitere Umpolung zur Folge haben. Dies wird durch eine Bemessung der Verzögerungszeit tv der Verzögerungsschaltung V gemäss dem Anspruch 2 erreicht. Diese Bemessungsregel wird anhand der Figuren 8 und 9 beschrieben, in denen positive Flanken der Binärsignale an E und E' gezeichnet sind. Durch ausgezogene Linien ist die Nennphasenlage dargestellt, also diejenige Phasenlage, die sich ohne Jitter ergibt. Gestrichelt ist der grösstmögliche Jitterbereich tJ max gezeichnet, wobei angenommen wird, dass er sich von der Nennphasenlage in beiden Richtungen gleich weit erstreckt. Um die Verzögerungszeit tV ist das Binärsignal an E' gegenüber dem an E verzögert. Beide Binärsignale weisen die gleich grossen Jitterbereiche auf. Ferner ist der Takt T eingezeichnet, wobei die beiden Figuren sich im Tastverhältnis unterscheiden. In der Figur 8 sind die Taktimpulse kürzer als die Taktpausen; das Tastverhältnis, also das Verhältnis von Taktimpuls zu Taktpause, ist kleiner als eins. In der Figur 9 sind die Taktpausen kürzer als die Taktimpulse, das Tastverhältnis ist also grösser als eins. Hinsichtlich der Phasenlage der Flanken der Binärsignale gegenüber dem Takt stimmen die beiden Figuren in der Weise überein, dass die Flanken während des jeweils kürzeren von Taktimpuls und Taktpause auftreten. Das geforderte stabile Arbeiten wird dann erreicht, wenn die Verzögerungszeit tv V und der grösstmögliche Jitterbereich tJ max zusammen nicht grösser ist als die Taktimpuls oder die Taktpausen, wobei von den Taktimpulsen oder den Takt pausen die jeweils kürzeren zu nehmen sind. Dies wird in den Figuren 8 und 9 durch die Lückent t1 und d t2 verdeutlicht. Diese Lücken können im Extremfall zu Null werden. Der Takt T' soll auch dann sicher umgepolt werden, wenn im Fall der Figur 6 die Phasenlage der Flanken des Binärsignals sich von einer Flanke zur nächsten um den vollen maximalen Jitterbereich ändert. Dies wird durch eine Bemessung der Verzögerungszeit t nach dem Patentanspruch 3 erreicht. Diese Bemessung bewirkt, wie in der Figur 10 erläutert ist, dass sich die maximalen Jitterbereiche der Binärsignale an E und E' nicht überlappen. Dies wird durch die Lücke a t3 verdeutlicht, welche im Extremfall zu Null werden kann. Um bei einem gegebenen maximalen Jitterbereich für die Bemessung der Verzögerungszeit tv V zwischen einem Mindestwert nach dem Patentanspruch 3 und einem Grösstwert nach dem Patentanspruch 2 noch einen Spielraum zu haben, ist es zweckmässig, wie im Patentanspruch 4 angegeben, das Tastverhältnis nahe eins zu wählen. Durch die Weiterbildung nach dem Anspruch 5 wird erreicht, dass die Schaltungsanordnung bei so hohen Bitfolge und Taktfrequenzen eingesetzt werden kann, bei denen die Signallaufzeiten in den Gattern nicht mehr vernachlässigt werden können. Diese Weiterbildung wird anhand der Figuren 11 und 12 beschrieben, wobei die Figur 11 ein Blockschaltbild und die Figur 12 einen Funktionsplan darstellt. Das am Eingang E anliegende Binärsignal wird von einem Verstärker G4 regeneriert, d.h., die Flanken werden versteilert und Überschwinger werden beseitigt. Das so regenerierte Binärsignal wird dem ersten Flipflop FF1 über einen Verstärker G5 und dem zweiten Flipflop FF2 über die Verstärker G6 und G7 zugeführt. Dabei dienen die Verstärker G5 und G7 zur weiteren Regenerierung, während der Verstärker G6 als Verzögerungsschaltung V wirkt. Es wird also seine Signallaufzeit als Verzögerungzeit tV ausgenutzt. Als Verstärker werden in integrierter Technik aufgebaute logische Gatter verwendet. Das Exklusiv-Oder-Gatter G3 und das Flipflop FF4 bilden den bistabilen Komparator K. Dem Takteingang des dritten Flipflops FF3 ist ein zweites Exklusiv-Oder-Gatter G2 vorgeschaltet, wobei der Takt T einem Eingang dieses Gatters zugeführt wird. Der andere Eingang dieses Gatters liegt auf Erdpotential. Da Erdpotential in diesem Beispiel der logischen Null und positives Potential der logischen Eins entspricht, wirkt dieses Gatter als Verstärker, wobei, wie anhand der Figur 12 erläutert wird, seine Signallaufzeit ausgenutzt wird. In der Figur 12 ist mit E" eine positive Flanke des Binärsignals am Dateneingang D des ersten Flipflops FF1 gezeichnet. Das gleiche Signal, jedoch um die Verzögerungszeit tV des Verstärkers G6 verzögert, erscheint als E' am Dateneingang D des zweiten Flipflops FF2. Ferner ist der Takt T dargestellt. Da angenommen wird, dass der Ausgang des bistabilen Komparators auf logisch Eins liegt, erscheint der Takt T' gegenüber dem Takt T umgepolt. Wegen der Signallauf zeit t1 des Gatters G1 erscheint er ausserdem um diese Lauf- zeit verzögert gegenüber dem Takt T. Die positive Flanke im Binärsignal an der Leitung A' erscheint um die Signallaufzeit t 2 des ersten Flipflops verzögert gegenüber der sie auslösenden aktiven Flanke des Taktes T'. Durch diese zwei Signallaufzeiten erscheint die Flanke an A' zu spät, um bei unmittelbarer Beaufschlagung des dritten Flipflops FF3 mit dem Takt T noch von diesem Flipflop übernommen werden zu können. Wegen des in die Taktleitung zu diesem Flipflop eingefügten Gatters G2, wird es jedoch mit einem um die Signallaufzeit t 3 gegenüber dem Takt T verzögerten Takt T" beaufschlagt. Durch diese Verzögerung wird erreicht, dass das dritte Flipflop FF3 die Flanken im Signal an A' richtig übernehmen kann. So erscheint die hier betrachtete positive Flanke um die Signallaufzeit t4 des dritten Flipflops FF3 verzögert am Ausgang A. Die Signallaufzeiten t1 und t 3 müssen gleich gross sein. Dies 3 erreicht man, indem man den Verstärker G2 als Exklusiv Oder-Gatter ausführt, wobei dieses Gatter und das Gatter C1 Bestandteile desselben integrierten Schaltkreises sind. In den vorstehend beschriebenen Beispielen wird das dem zweiten Flipflop FF2 zugeführte Binärsignal durch die Verzögerungsschaltung V bzw. G6 verzögert. Es kann statt dessen aber auch die Verzögerungsschaltung in die Verbindung zum Dateneingang D des ersten Flipflops FF1 vorgesehen werden, so dass die diesem Flipflop zugeführten Binärsignale verzögert werden.

Claims: Patentansprüche 1. Schaltungsanordnung zum Synchronisieren der Flanken von Binärsignalen mit einem Takt (T), wobei die Binärsignale dem Dateneingang (D) eines ersten taktflankengesteuerten Flipflops (FF1) zugeführt werden und der Takt (T) dem Takteingang des ersten Flipflops (FF1) zugeführt wird, dadurch gekennzeichnet, dass die Binärsignale dem Daten eingang (D) eines zweiten taktflankengesteuerten Flip flops (FF2) zugeführt werden, dass die Binärsignale einem der beiden Flipflops (FF1 FF2) durch eine Verzögerungs schaltung (V) verzögert zugeführt werden, dass der Takt (T) dem ersten (FF1) und dem zweiten (FF2) Flipflop über ein erstes exklusiv-Oder-Gatter (G1) zugeführt wird, wobei der zweite Eingang des Exklusiv-Oder-Gatters (G1) mit dem Takt (T) beaufschlagt wird, dass die Ausgänge (Q) des ersten (FF1) und des zweiten (FF2) Flipflops mit den Eingängen eines bistabilen Komparators (K) verbunden sind und der Ausgang des Komparators (K) an den ersten Eingang des Exklusiv-Oder-Gatters (G1) angeschlossen ist, und dass der Ausgang (Q) des ersten Flipflops (FF1) mit dem Dateneingang (D) eines dritten taktflankengesteuerten Flipflops (FF3) verbunden ist (Fig. 4). 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, dass die Verzögerungsschaltung (V) so bemessen ist, damit ihre Verzögerungszeit (tV) und der grösstmögliche Jitterbereich (tJ max) des Binärsignals zusammen nicht grösser ist als die Taktimpulse oder die Taktpausen, wo bei von den Taktimpulsen oder den Taktpausen die jeweils kürzeren zu nehmen sind. 3. Schaltungsanordnung nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, dass die Verzögerungsschaltung (V) so be messen ist, damit ihre Verzögerungszeit (tV) gleich oder grösser ist als der grösstmögliche Jitterbereich (tJ max) des Binärsignals. 4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass die Taktimpulse und die Taktpausen so bemessen werden, dass das Tastverhältnis des Taktes (T) zwischen 0,9 und 1,1 liegt. 5. Schaltungsanordnung nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, dass dem Takteingang des dritten Flipflops (FF3) ein zweites Exklusiv-Oder Gatter (G2) vorgeschaltet ist, wobei ein Eingang dieses Gatters mit einem der logischen Null entsprechendes Po tential beschaltet ist, und dass das erste (G1) und das zweite (G2) Exklusiv-Oder-Gatter Bestandteile dessel ben integrierten Schaltkreises sind.

Inventors: BODENSCHATZ, WOLFGANG, DIPL.-ING.
Applicants: ANT NACHRICHTENTECHNIK GMBH
Application year: 1984
Main classification: H04L7
IPC codes: H04L7