MULTIWIRE BIT TRANSMISSION ARRANGEMENT, IN PARTICULAR OF A TELEPHONE SWITCHING SYSTEM

Abstract: The arrangement is intended for parallel transmission of a word protected in accordance with an EDC principle, consisting of information bits (IB) and parity bits (PB), in which, at the input to the transmission link, i.e. at each of the wire inputs (IBO...15, PBO...5), a bit-specific circuit is fitted and at the end of the transmission link, i.e. at the wire ends, an EDC circuit (EDC) appropriate to the EDC principle selected is fitted, and at least a large proportion of the parallel-operated, bit-specific circuits are distributed over a number of circuit chips (B1...6), each containing up to n parallel-operated, bit-specific circuits, in such a way that at the most, a proportion of the circuit chips (none of B1...6) can supply bits to more than two positions (IBO...3) out of the n adjacent positions (e.g. IBO...3) of the EDC circuit inputs - considering the individual circuit chip (e.g. B1) alone. <IMAGE>

Description: Vieladrige BitUbertragungsanordnung insbesondere eines Fernsprech-Vermittlunftssystems. Die Erdindung geht von der im Oberbegriff des Patentanspruches 1 genannten vieladrigen Bitübertragungsanordnung aus, also einer Schaltungsanordnung, der ein EDC-Prinzip (error detection and correction - Fehleranzeige und Korrektur-Schaltungsprinzip) zugrunde liegt. Solche Bitübertragungsanordnungen sind dem Fachmann wohlvertraut, insbesondere eine spezielle Variante davon, der das SEC/DED-Prinzip (single error correcting/double error detecting) zugrunde liegt, vgl. z.B. die Patentliteratur DE-AS 12 50 163, Fig. 1; DE-OS 25 36 498, Fig. 1 bis 3; DE-PS 26 55 653; sowie die Berichte in Fachzeitschriften IBM J. of Res. and Dev.(Juli 1970), Seiten395 bis 400; Electronics (9.November 1978) Seiten 130 bis 133; ferner die Firmenveröffentlichungen AMD, The Designers' Guide '80 (1980) Seiten 5-1 bis 5-16 und AMD, Am2960 Series, Dynamic Memory, Support Handbook (1981),Seiten 1 bis 44, welche den in Fachkreisen berUhmten EDC-Baustein vom Typ Am2960 betreffen. Solche auf dem EDC-Prinzip beruhenden Schaltungsancrd- nungen gestatten, nicht nur einen beachtlicnen Anteil von Fehlern in parallel übertragenen Bits zu erkennen, sondern darüber hinaus sogar, (jedenfalls einen Teil der erkannten Fehler selbsttätig .zu korrigieren und auf diese Weise die Gefahren, welche mit fehlerhaften Obertra- gungen verbunden sind, einzudämmen. eder erkennen die betreffenden EDC-Schaltungen nicht sämtliche Fehler, die bei der Ubertragung auftreten kön nec. Das heisst, es gibt wnetkannte Fehler, besonders wenn mehr als zwei Stellen des übertragenen Wortes fehler haft übertragen wurden ("mehr-als-zweistelliger Fehler") - obwohl eine bestimmte Anzahl solcher vielstel liger Fehler, nämlich besondere Konfigurationen von z.B. fünfstelligen Fehlern, auch von relativ einfachen EDC-Schaltungen noch als Fehler erkannt werden können. Welche Konfigurationen von vielstelligen Fehlern noch erkannt werden und welche Konfigurationen jeweils nicht mehr als Fehler erkannt werden, kann nur anhand der äe- weils verwendeten speziellen EDC-Schaltung ermittelt werden, da je nach Art der verwendeten EDC-Schaltung andere Konfigurationen erkannt werden. Figur 4 der vorliegenden Schrift zeigt z.B. eine Unter suchung der Verwendung des EDC-Bausteins Am2960. Wenn auch dieser Baustein die Einfach- und Zweifachfehler mit 700prozentiger Sicherheit erkennt, so werden von ibm doch besonders die Dreifach-, Fünffach- und Siebenfach fehler in rund zwei Drittel aller möglichen Fälle nicht erkannt. Von ihnen werden hingegen die meisten der ver schiedenen möglichen Vierfach-, Sechsfach- und Achtfach fehler noch erkannt\Die Figur 4 gibt auch die absolute Anzahl der nichterkannten Vi elfachfehl er, sowie in der letzten Spalte die Anzahl der verschiedenen, insgesamt möglichen Konfigurationen von Dreifach- bis Achtfach fehlern an, wenn das übertragene Wort insgesamt 22 Bits, nämlich 16 Informationsbits und sechs,einem speziellen Code dieses Bausteins entsprechende Paritätbits aufweist. Die Aufgabe der Erfindung ist: Bei der parallelen über- tragung sehr breiter, also z.B. zweiundzwanzigstelliger, Worte über mehrere parallel betriebene, hinsichtlich Stellenanzahl für sich zu kleine Schaltungsanordnungs bausteine, wenn also ein solcher Schaltungsanordnungsbaustein, für sich betrachtet, jeweils nur z.B. maximal vier der zweiundzwanzig Bits, also nur einen Teil der insgesamt parallel übertragenen Bits an die EDC Schaltung weiterleitet, soll die Sicherheit erhöht werden, mit der Jene vielstelligen, insbesondere jene mehr-als-zweistelligen, Fehler, die für sich schon ein völliger Ausfall eines ein zigen derartigen So.haltungsanordnungsbausteins hervorruft, erkannt werden. Die Aufgabe der Erfindung wird genauer anhand von r9ig. 2 der vorliegenden Schrift erläutert, welche eine nicht erfindungsgemässe Bitübertragungsanordnung zeigt. Diese Fig. 2 zeigt die EDC-Schaltung EDC mit in diesem Fall sechszehn Eingängen für die Informationsbits IB0...15 und sechs Eingänge für zugehörige Paritätbits PBO...5, also eine EDC-Schaltung, wie sie insbesondere durchnden EDC-Baustein Am2960 realisiert sein kann. Die 22 verschiedenen Adern zur parallelen Ubertragung dieser 22 Bits führen gemäss Fig. 2 über sechs verschiedene, parallel betriebene Schaltungsanordnungsbausteine Bs...6, welche im vorliegenden Fall jeweils maximal vier ausgenutzte Verstärker enthalten und welche im vorliegenden Fall also z.B. durch die Bausteine vom Typ 74F244, z.B. hergestellt durch die Firma Fairchild, realisiert sein können. - Bei der Erfindung muss es sich jedoch allerdings nicht immer nur um Verstärker bei den Schaltungsanord nungsbausteinen B1...6 handeln. Diese Bausteine können bei der Erfindung auch beliebige andere bitindividuelle Schaltungsanordnungen enthalten, z.B. statt mehreren bitindividuellen Verstärkern jeweils mehrere bitindi- viduelle Registerzellen enthalten, oder mehrere bitindividuelle Speicherbaustein-Speicherzellen, also z.B. entsprechend Fig. 2 jeweils vier simultan angesteuerte Speicherzellen auf sechs verschiedenen Speicherbausteinen B1...6 enthalten. Würde man nun die Schaltungsanordnungsbausteine .1... 6 entsprechend Figur 2 in der gezeigten nichterfindungsgemässen Weise in die Adern einfügen, dann würden alle diese sechs Schaltungsanordnungsbausteine - die jeweils für sich mehrere parallel betriebene bitindividuelle Schaltungsanordnungen enthalten, nämlich im vorliegenden Fall vier bzw. drei ausgenutzte bitindividuelle parallel betriebene Schaltungsanordnungen enthalten - jeweils stets vier bzw. jeweils stets drei unter sich benachbar- te Stellen der EDC-Schaltungseingänge'bzw. jeweils stets vier bzw. jeweils stets drei benachbarte Stellen des hier insgesamt zweiundzwanzigstelligen Wortes überträgen. Bei einer solchen Bitübertragungsanordnung würden durch einen völligen Ausfall eines der Bausteine 31 bis B6 jeweils bis zu vier einander benachbarte Stellen über den ausgefallenen Bausteins "übertragenen" Wortes verfälscht,wobei nur einzelne Konfigurationen,aber nicht alle Kon figurationen, dieser Verfälschungen von der EDC-Schal- tung EDC als fehlerhafte ':bertragungen erkannt würden. Ein einziger (!) Fehler bei der Ubertragung, nämlich der völlige Ausfall eines gesamten Bausteins, z.B. ein Ausfall des Bausteines B1, würde also nicht mehr mit hoher Sicherheit sofort,z.B. von einer einfachen SEC/DED-Schaltung, als fehlerhafte Ubertragung erkannt Die Sicherung einer Ubertragung nach dem EDC-Prinzip versagt also bei einem solchen Ausfall zu oft,sobald dadurch mehr als zwei fehlerhafte Bits im vieladrigen Datenbus durch den Ausfall eines mehr als zwei Datenbits übertragenden Schaltungsanordnungsbausteins, vgl. 31 auftreten. Die Erfindung ermöglicht also entsprechend ihrer schon oben angegebenen rufgabe unter Beibehaltung der 100 zeigen Erkennung von mindestens zwei fehlerhaft übertragenen Stellen nach dem üblichen EDC-Prinzip, z.B. nach dem SEC/DED-Prinzip,auch noch-höher-stellige Fehler, also z.B. mehr-als-zwei-stellige Fehler, wie dreistellige und vierstellige Fehler, mit - im Vergleich zu einer Bitübertragungsanordnung gemäss Fig. 2 - erhöhter Sicherheit zu erkennen, wenn sie durch den Ausfall eines der Schaltungsanordnungsbausteine Bs ...6 hervorgerufen werden. Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Massnahmen gelöst. Die Lösung beruht alsoabwei- chend von der in Fig. 2 gezeigten Anordnung, insbesondere auf einer speziellen Verschachtelung bzw. Aufteilung der Informationsbits und Paritätbits auf die verschiedenen Schaltungsanordnungsbausteine, wobei die Verschachtelung so gewählt ist, dass der Ausfall eines der Schaltungsanordnungsbausteine mit erhöhter Sicherheit von der EDC-Schaltung EDC erkannt wird - also mit höherer Sicherheit, als er bei direkter Ubertragung gemäss Fig.2 erkannt wurde. Die in den Unteransprüchen angegebenen Weiterbildungen der Erfindung haben zusätzliche Vorteile, nämlich die Massnahmen gemäss Patentanspruch 2, die Sicherheit der Erkennung des Ausfalls eines Schaltungsanordnungsbausteines zusätzlich dadurch zu erhöhen, dass die Anzahl der parallelbetriebenen Schaltungsanordnungen pro Schaltungsanordnungsbau stein besonders klein gemacht wird, nämlich hier nur noch vier beträgt; sowie 3 und 4, durch Fortbildungen der im Patentanspruch 2 an gegebenen Variante der Erfindung eine 100 ziege Si cherheit der Erkennung des Ausfalls eines Schaltungs anordnungsbausteins, insbesondere Bitverstärkerbau steins, zu ermöglichen. Die Erfindung wird anhand der Figuren näher erläutert, wobei Figur 1 allgemein eine Bitübertragungsanordnung,bei der die Bitübertragung sowohl gemäss Fig. 2, als auch erfin dungsgemäss angeordnet werden kann, 2 eine bereits erläuterte, nicht erfindungsgemässe Bit übertragungsanordnung, 3 ein Beispiel für eine erfindungsgemässe BitUbertra- gungsanordnung und 4 eine bereits erläuterte Tabelle über den Grad der Zuverlässigkeit, mit der mehr-als-zwei-stellige Fehler vom EDC-Baustein Am 2960 erkannt werden, zeigen. Figur 1 zeigt also ein Beispiel . für eine Bitübertragungsanordnung, welche sowohl nicht erfindungsgemäss entsprechend Fig. 2, als auch erfindungsgemäss entsprechend z.B. Fig. 3,im wichtigsten Teil ihrer Ubertragungsstrecke aufgebaut sein kann. Das Bauteil P, z.B. ein Prozessor P, liefert an seinem Ausgang Informationsbits, und zwar z.B. 16 parallel zu übertragende Infornationsbits 13, welche zusätzlich in einem Paritätnetzwerk PN, z.B. mit Hilfe des EDC-Bausteins Am2960, durch Bildung von Paritätbits PB, z.B. sechsstelligen Paritätbits PB, ergänzt werden. Die Informationsbits IB und Paritätbits P3 werden dann parallel über Bausteine, hier in Fig. 1 als Beispiel über die Bausteine B1...B6, zu einem anderen Organ M, z.B. zu einem Speicher M, übertragen, wobei ein EDC-Baustein EDC die Informationsbits IB mit Hilfe der Paritätbits PB auf Fehlerfreiheit überprüft und ggf. sogar Xorr-giert, soweit dieser EDC-Baustein EDC dazu jeweils in der Lage ist. Anhand von Fig. 2 wurde bereits erläutert, dass der .4us- fall eines der parallelbetriebenen Bausteine 31...B6 einer solchen, in Fig. 1 gezeigten BitUbertragungs2nord- nung häufig dazu führt, dass der Ausfall nur mit sehr unbefriedigender Wahrscheinlichkeit sofort erkannt wird, was auch oben anhand von Fig. 4 für ein spezielles 3eispiel exakt zahlenmässig belegt wurde. Das in Fig. 3 gezeigte Beispiel einer erfindungsgemässen Bitübertragungsanordnung enthält Vier-Bitverstärker-Bau- steine B1.. .B6 als Schaltungsanordnungsbausteine - die Schaltungsanordnungen der betreffenden Bausteine stellen also einfache Verstärker dar. Jeder Baustein enthält maximal vier solche Bitverstärker, nämlich drei oder vier Bitverstärker, welche in Adern der,Bitübertra- gungsanordnung eingefügt sind. Grundsätzlich kann je- doch die Schaltungsanordnung, jeweils für sich betrachtet, beliebig sein, also statt durch einen Bitverstärker z.B. durch eine Speicherzelle oder Registerzelle gebildet sein. Bei dem in Fig. 3 gezeigten Beispiel sind, ebenso wie beilldem in Fig.2 gezeigten Beispiel, insgesamt sechzehn Adern für die Informationsbits IB0;..15, sowie sechs Adern für die Paritätbits Po...5 angebracht, wobei der EDC-Baustein EDC,der in Fig. 3 und Fig. 1 gezeigt ist, erfindungsgemäss mit erhöhter Sicherheit den Ausfall eines der BÅausteine B1...B6 erkennen soll.Ubrigens kann das in Fig. 3 gezeigte Beispiel auch durch käufliche Bausteine realisiert werden, nämlich insbesondere mit dem EDC-Baustein Am2960, welcher z.B. von der Firma AMD hergestellt wird, sowie mit Hilfe der Bitverstärkerbausteine T4F244, welcher z.B. von der Firma Fairchild hergestellt wird, vgl. insbesondere die entsDrechenden Firmendruckschrnften zu den betreffenden Bausteinen.Zur Erhöhung der Sicherheit der Erkennung des Ausfalls eines der Schaltungsanordnungsbausteine wird erfindungsgemäss also zumindest ein Gross teil, wenn nicht alle, der parallelbetriebenen bitindividuellen Schaltungsanordnungen, die auf mehrere Schaltungsanordnungsbausteine B1...BÓ mit jeweils maximal bis zu n perallelbetriebenen bitindividuellen Schaltungsanordnungen so verteil t,: dass höchstens ein Teil der Schaltungsanordnungsbausteine, insbesondere kein einziger dieser Schaltungsanordnungsbausteine B1...B6, aus n-benachbarten Stellen, z.B. aus den vier benachbarten Stellen IBO...IB3, der EDC-Schaltungseingänge jeweils mehr als zwei dieser Stellen der EDC Schaltungseingänge mit Bits btliefert. Bei dem in Fig. 3 gezeigten Beispiel beträgt n jeweils vier wobei gem. Fig. 3 kein einziger der Schaltungsanordnungsbausteine B1...B6 mehr als zwei benachbarte Stellen von jeweils vier benachbarten Stellen der EDC-Schaltungseingänge mit Bits beliefert. Bei dem in Fig. 3 gezeigten Ausführungsbeispiel über- tragen nämlich die Bitverstärker des ersten Bausteins B1 die Informationsbitstellen IBO, IB1, IB6 und IB12, ferner die Bitverstärker des zweiten Bausteins B2 die Informationsbitstellen IB2, IB3 und 1311 sowie die Paritätbitstelle PBO, ferner die Bitverstärker des dritten Bausteins B3 die Informationsbitstellen IB4, IB7, IB9 und IB15, ferner die Bitverstärker des vierten Bausteins B4 die InformationsstellenIB5, IB10 sowie die Paritätbitstellen PB2 und P34, ferner die Bitverstärker des fünften Bausteins B5 die Informsationsbitstellen IB8 und 1313 sowie die Paritätbitstelle PB5, sowie die Bitverstärker des sechsten Bausteins B6 die Informationsbitstelle IB14 und die Paritätbitstellen PB1 und P33. Durch Versuch, oder auch durch Berechnung, kann man, je nach dem verwendeten EDC-Baustein EDC, sowie je nach dem zugehörigen Code zur Bildung der Paritätbits PB und je nach der Anzahl der Informationsbitstellen IB jeweils recht rasch eine erfindungsgemässe Verschachtelung für die Einfügung der Schaltungsanordnungen in die Adern der Bitübertragungsanordnung finden. Die in Fig. 2 dargestellte erfindungsgemässe Lösung für eine sechszehnstellige Informationsbitübertragung mit Hilfe des Bausteins Am2960 und dem für diesen Baustein vorgeschriebenen Code für die Paritätbits P3 wurde sogar so gewählt, dass damit nicht nur eine erhöhte Sicherheit, sondern sogar für eine 100 Soige Sicherheit der sofortigen Erkennung des Ausfalls eines der Schaltungsanordnungsbausteine 31...36 erreicht wurde - die in Fig. 3 angegebene Lösung erreicht sogar eine 100 ziege Ausfallerkennungssicherheit eines beliebigen der sechs Bausteine B1...B6. Zur raschen rechnerischen Ermittlung wurde die innere Schaltung des EDC-Bausteins Am2960 dahingehend analysiert, welche Konfigurationen von mehrals-2-stelligen Fehlern, vgl. die bereits erläuterte Fig. 4, von diesem Baustein als Fehler zuverlässig sofort erkannt werden, und welche Konfigurationen solcher Fehler nicht mehr erkannt werden. Daraufhin wurde die Verschachtelung der Einfügung der Schaltungsanordnungen in die Adern so gewählt, dass zuverlässig durch den Ausfall eines beliebigen der Bausteine 31...R6 jeweils nur Konfigurationen von fehlerhaften Bitstellen entstehen können, die alle stets mit 100 finger Sicherheit van EDC- Baustein EDC sofort als Fehler erkannt werden. dieser Auswahl einer günstigen Verschachtelung wurde festge- stellt, dass auch eine grössere Anzahl verschiedener Verschachtelungen möglich sind, um die angestrebte 100 ziege Sicherheit der Erkennung des Ausfalls eines beliebigen der Bausteine B1...B6 zu erreichen. Im Patentanspruch 4 ist eine zweite Variante angegeben für die Einfügung von'jeweils vier " n Schaltungsanordnungen enthaltenden, Schaltungsanordnungsbausteine B1...B6 bei sechzehnstelligen Informationsbits IB und sechsstelligen Paritätbits PB für denselben EDC-Baustein Am2960. Eine 100 fige Sicherheit zur Erkennung des Ausfalls eines dieser sechs Bausteine besteht also z.B. auch dann, wenn die Schaltungsanordnungen des ersten Bausteins 31 die Informationsbitstellen IBO, IB2, IB6 und IB10, ferner die Schaltungsanordnungen des zweiten Bausteins B2 die Informationsbitstellen IB1, IB5, 1312 und IB13,ferner die Schaltungsanordnungen des dritten Bausteins B3 die In formationsbitstellenlB3, IB4, IB7 und IB14, ferner die Schaltungsanordnungen des vierten Schaltungsanordnungsbausteins B4 die Informationsbitstellen IB8, IB9, IB11 und 1315 > ferner die Schaltungsanordnungen des fünften Bausteins B5 die Paritätbitstellen PBO, PB1, PB2, sowie die Schaltungsanordnungen des sechsten Bausteins B6 die Paritätbitstellen P33, P34 und PB5 übertragen. Hier handelt es sich also um eine erfindungsgemässe Bitübertragungsanordnung, bei der die drei Bausteine B4, B5 und 36 jeweils sogar drei von - jeweils für den betreffenden Baustein betrachtet - vier benachbarten Eingangs stellen des EDC-Bausteins Am2960 übertragen, wobei aber trotzdem bereits eine 100 fige Sicherheit der sofortigen Erkennung des Ausfalls eines der sechs Bausteine B1...B6, entsprechend ein- bis vierstelligen Fehlern, erreicht ist. Eine Vielzahl weiterer anderer erfindungsgemässen Varianten sind leicht durch Versuche und insbesondere durch Berechnungen findbar, und zwar sogar eine Mehrzahl weiterer solcher Varianten, bei denen sogar eine 100 %ige Sicherheit der sofortigen Erkennung des Ausfalls eines der Bausteine B1...BÓ erreicht wird. Je weniger Schaltungsanordnungen die betreffenden Schaltungsanordnungsbausteine jeweils enthalten, um so eher lassen sich erfindungsgemässe Verschachtelungen finden, insbesondere solche erfindungsgemässe Verschachtelungen, die eine 100 Nige Sicherheit der sofortigen Erkennung des Ausfalls eines solchen Bausteins gewährleisten. So ist die Verwendung von Schaltungsanordnungs bausteinen , welche nur drei oder nur vier Stellen der Bits des zu übertragenden Wortes parallel übertragen können, besonders günstig, weil dann besonders schnell solche günstigen erfindungsgemässen Lösungen gefunden werden, welche sogar eine 100 fige sofortige Erkennung eines Bausteinausfalls gewährleisten. 4 Patentansprüche 4 Figuren

Claims: Multiwire bit transmission arrangement for the parallel transmission of a word protected according to an EDC principle and consisting of information bits (IB) and parity bits (PB), in which a bit-specific circuit arrangement is provided at the input of the transmission path at each of its wires (IB0...15, PB0...5), and an EDC circuit (EDC) which corresponds to the selected EDC principle and which detects any multiple errors up to a defined magnitude with 100% reliability is provided at the end of the transmission path, characterised in that at least a majority of the parallel-operated, bit-specific circuit arrangements are distributed to a plurality of circuit arrangement modules (B1...6), which contain up to n parallel-operated, bit-specific circuit arrangements in each case, in such a way that when a circuit arrangement module fails, only those special configurations of multiple errors above the defined magnitude which the respective EDC circuit (EDC) detects with a high degree of reliability can occur. Bit transmission arrangement according to Patent Claim 1, in which the selected EDC principle ensures SEC/DED protection, characterised in that the circuit arrangement modules (B1...6) are amplifier modules containing 4 bit-specific circuit arrangements in each case.

Inventors: KROST, HANS-HERMANN, DIPL.-ING.(FH)
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1984
Main classification: H03M13
IPC codes: H03M13