ARRANGEMENT FOR IMPROVING PARITY COUNTING

Abstract: 1. An apparatus for the transfer of digital signals, comprising a character transmitter and a character receiver, having a first, continuous parity counting operation performed on n bits at a time of the character stream to be transmitted and with insertion of a parity bit, dependent on the particular results of this first parity counting operation, into the character stream to be transmitted on the transmitting side, as well as a second, continuous parity counting operation performed on the same n bits of the character stream to be received and comparison of the result of this second parity counting operation with the received parity bit for the purpose of error recognition on the receiving side, characterized in that on both the transmitting side and the receiving side, the input of the parity counter (P ; Fig. 2) is in each case preceded by a scrambler (S), in such a manner that the character stream to be transmitter and the character stream to be transferred via the transfer channel (Ü) are statistically decoupled from the input data of the parity counter (P).

Description: Anordnung zur verbesserten Paritätszählung Die Erfindung betrifft eine Anordnung zur Übertragung von digitalen Signalen, bestehend aus einem Zeichensender und einem Zeichenempfänger, mit einer ersten kontinuierlichen Paritätszählung über jeweils n Bits des zu sendenden Zeichenstromes und Einfügung eines von dem jeweiligen Ergebnis dieser ersten Paritätszählung abhängigen Paritätsbit in den zu sendenden Zeichenstrom auf der Sendeseite sowie einer zweiten kontinuierlichen Paritätszählung über die gleichen n Bits des empfangenen Zeichenstromes und Vergleich des Ergebnisses dieser zweiten Paritätszählung mit dem empfangenen Paritätsbit zum Zwecke einer Fehlererkennung auf der Empfangsseite. Aus der DE-OS 22 47 662 ist eine Anordnung bekannt, die durch Vertauschen von Verwürfier und Fehlersicherungseinrichtung auf der Sendeseite und Entwürfler und Fehlererkennungseinrichtung auf der Smpfangsseite die Fehlersicherheit wesentlich erhöht (Figur 1). Diese Massnahme wird vorgenommen, um auf der Empfangsseite eine Vervielfachung von Übertragungsfehlern durch den Entwürfler zu vermeiden und übertragungsfehler vorher zu erkennen und eventuell zu korrigieren. Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art anzugeben, bei der der Vorgang der Paritätszählung unabhängig wird sowohl von der Struktur der sendeseitig ankommenden Daten, als auch von der Struktur der über die Übertragungsstrecke gesendeten Daten. Die Aufgabe wird gelöst wie im Kennzeichen des Anspruchs 1 beschrieben. Die Unteransprüche geben vorteilhafte Weiterbildungen an. Im folgenden wird anhand von Ausführungsbeispielen mit Hilfe von Figuren der Erfindungsgegenstand näher beschrieben. Figur 1 zeigt den Stand der Technik gemäss DE-OS 22 47 662. Figur 2 zeigt eine erfindungsgemässe Anordnung nach Anspruch 1, Figur 3 zeigt eine erfindungsgemässe Anordnung nach Anspruch 3, Figur 4 zeigt eine erfindungsgemässe Anordnung nach Anspruch 4, Figur 5 zeigt eine erfindungsgemässe Anordnung nach Anspruch 5, Figur 6 zeigt eine bekannte Anordnung zur Paritätskontrolle. Als Vorteil der erfindungsgemässen Anordnung ergibt sich eine wesentlich verbesserte Genauigkeit der Paritätsauswertung in solchen Übertragungssystemen, bei denen - bedingt durch das verwendete Modulationsverfahren - Übertragungsstörungen stets eine Gruppe von n-Bit-Fehlern hervorrufen, wie beispielsweise bei der 4-PSK-Modulation mit differentieller Kodierung. Dabei wird vorausgesetzt, dass im Modem ein Überrahmen auf- bzw. abgebaut wird, wodurch eine Übermittlung des sendeseitig gezählten Paritätskodes erst möglich wird. Anordnungen zur Paritätszählung in Systemen, die stets Gruppen von n-Bit-Fehlern erzeugen, sind bekannt. Sie unterscheiden sich von Anordnungen, welche bei Abtastfehlern überwiegend 1-Dit-Fehler erzeugen dadurch, dass ihnen ein 1/n-Binär- untersetzer nachgeschaltet ist, dessen Ausgangssignal als Paritätskode verwendet wird. Bekannt sind ebenfalls digitale Übertragungseinrichtungen, bei denen das Datensignal im Datensender und -empfänger jeweils mit einer Quasizufallsfolge verwürfelt wird und bei denen die Paritätszählung, bezogen auf die Verwürfelung mit der Quasizufallsfolge, entweder an der Schnittstelle zum Nutz-Datensignal oder an der Schnittstelle zur Übertragungsstrecke stattfindet. Der Nachteil der bisher üblichen Anordnungen sei beispielsweise anhand von Figur 1 näher erläutert. In dieser Schaltung findet die Paritätszählung unmittelbar vor- bzw. hinter der Modulations- bzw. Demodulationseinrichtung statt. Dabei möge es sich beispielsweise um eine 4-PSK-Modulation handeln. Die Arbeitsweise des Paritätszählers besteht darin, innerhalb eines festgelegten Intervalls (Rahmen) zu prüfen, ob die Zahl der darin übertragenen Einsen (oder auch Nullen) im Datensignal gerade oder ungerade ist. Dazu verwendet man etwa eine Schaltung gemäss Figur 6. Darin zählt das erst JK Flipflop die im Datensignal enthaltenen Einsen, indem es bei jeder Eins kippt, d.h. seinen Ausgangszustand ändert. Das darauf folgende JK-Flipflop ist ein üblicher eins durch zwei-Binärteiler, der hier benötigt wird, um die bei 4-PSK Verfahren mit differentieller Kodierung stets auftretenden Doppelfehler zu erfassen. Da bei Abtastfehlern in solchen 4-PSK-Demodulatoren immer genau zwei Binärzeichen falsch sind, lässt sich dazu das folgende Fehlerschema angeben: Ausgesendete Binärzeichen Verfälschte Binärzeichen (a) O 0 1 1 (b) O 1 1 0 (c) 1 0 0 1 (d) 1 1 0 0 Anhand der Funktionsweise des Paritätszählers (Figur 6) lässt sich erkennen, dass lediglich die Fälle (a) und (d) zu Paritätsverletzungen führen. Da im Idealfall die Fälle (a) bis (d) alle gleichwahrscheinlich sind, so wird der Quotient aus der Zahl der Binärzeichenfehler und der Zahl der Paritätsverletzungen im Mittel den Wert 4 annehmen. Die Kenntnis dieser üblicherweise "Verdünnungsfaktor" genannten Grösse ermöglicht nun eine Abschätzung der Fehlerrate, mit der sich zum Beispiel die Ersatzschaltung von Übertragungsstrecken steuern lässt. In der Praxis gilt die zuvor gemachte Annahme der Gleichwahrscheinlichkeit der Fälle (a) bis (d) allerdings nur näherungsweise. Es zeigt sich, dass der oben definierte Quotient um etwa einen Faktor zwei bei technisch realisierten Geräten schwanken kann, in Extrenfällen sogar um GröReord- nungen. Der Grund liegt darin, dass durch Signalverzerrungen auf dem Übertragungsweg manche der obigen vier Signalmuster (a) bis (d) bevorzugt anfällig für Fehler sind. Es leuchtet ein, dass sich hieraus auch eine Auswirkung auf den Verdünnungsfaktor ergibt. Die Erfindung löst das Problem dadurch, dass sie die Paritätszählung durch-Verwürfelung mit einer geeignenten Quasizufallsfolge sowohl von der Übertragungsstrecke als auch von den Nutzdaten entkoppelt. Eine Entkoppelung von der übertragungsstrecke allein ist insofern unzureichend, als nun die Paritätszählung abhängig wird von der Struktur der angelieferten Nutzdaten, so dass auch hier Verfälschungen des Verdünnungsfaktors möglich sind. Beispielsweise würde bei einer Modulationseinrichtung, die nach dem 4-PSK Offset-Verfahren arbeitet, eine solche Anordnung bei einer Nutzdatenfolge 11001100 usw. einen unendlich hohen Verdünnungsfaktor ergeben. Der Anspruch 6 der Erfindung gibt eine vorteilhafte Ausgestaltung an, indem durch Einsparen eines separaten Quasizufallsfolge-Generators der Mehraufwand einer Anordnung nach Figur 3 bis 5 bezüglich einer bisher bekannten Anordnung nur je eine Stufe zur Modulo-zwei-Addition zweier Da tensignale beträgt (Antivalenzgatter).

Claims: Patentansprüche 1. Anordnung zur Übertragung von digitalen Signalen, be stehend aus einem Zeichensencer und einem Zeichenem?- fänger, mit einer ersten kontinuierlichen Paritätszäh lung über jeweils n Bits des zu sendenden Zeichenstro mes und Einfügung eines von den jeweiligen ergebnis dieser ersten Paritätszählung abhängigen Parittsit in den zu sendenden Zeichenstrom auf der Sendeseite so wie einer zweiten kontinuierlichen Paritätszählung über die gleichen n Bits des empfangenen Zeichenstromes und Vergleich des Ergebnisses dieser zweiten Paritätszäh- lung mit dem empfangenen Paritätsbit zum Zwecke einer Fehlererkennung auf der Empfangsseite, dadurch gekenn zeichnet, dass sowohl auf der Sendeseite als auch auf der Empfangsseite dem Paritätszähler ein Scrambler vor geschaltet ist (Figur 2). 2. Anordnung zur Übertragung von digitalen Signalen, be stehend aus einem Zeichensender und einem Zeichenemp fänger, mit einer ersten kontinuierlichen Paritätszäh lung über jeweils n Bits des zu sendenden Zeichenstro mes und Einfügung eines von dem jeweiligen Ergebnis dieser ersten Paritätszählung abhängigen Paritätsbit in den zu sendenden Zeichenstrom auf der Sendeseite sowie einer zweiten kontinuierlichen Paritätszählung über die gleichen n Bits des empfangenen Zeichenstro mes und Vergleich des Ergebnisses dieser zweiten Pari tätszählung mit dem empfangenen Paritätsbit zum Zwek ke einer Fehlererkennung auf der Empfangsseite, dadurch gekennzeichnet, dass auf der Sendeseite sowohl dem Pa ritätszähler als auch dem Modem jeweils ein Scrambler (a bzw. b) vorgeschaltet ist und dass auf der Empfangs seite entsprechend zwei Descrambler symmetrisch zur sendeseitigen Anordnung in Bezug auf den Übertragungs kanal angeordnet sind. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass auf der Sendeseite die Nutzdaten dem ersten Scrambler (a) zugeführt sind, dass der Ausgang des ersten Scramb lers (a) mit dem Eingang des Paritätszählers und des zweiten Scramblers (b) verbunden ist und dass der Aus gang des zweiten Scramblers mit dem sendeseitigen Mo dem verbunden ist (Figur 3). 4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Nutzdaten dem Eingang des ersten Scramblers (a) und des zweiten Scramblers (b) zugeführt sind, dass der Aus gang des ersten Scramblers (a) dem Paritätszähler zuge führt ist und dass der Ausgang des zweiten Scramblers (b) dem sendeseitigen Modem zugeführt ist (Figur 4). 5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Nutzdaten dem zweiten Scrambler (b) zugeführt sind, dass der Ausgang des zweiten Scramblers (b) mit dem sen deseitigen Modem und mit dem Eingang des ersten Scramb lers (a) verbunden ist und dass der Ausgang des ersten Scramblers (a) mit dem Paritätszähler verbunden ist (Figur 5). 6. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass anstelle der vom ersten Scrambler (a) erzeugten Quasi zufallsfolge mit Hilfe einer einfachen Anzapfung eine entsprechende Quasizufallsfolge vom zweiten Scrambler (b) abgeleitet wird, die statistisch unabhängig ist von der vom zweiten Scrambler (b) erzeugten Quasizufallsfolge.

Inventors: RUTHEMANN, KLAUS, DIPL.-ING.
Applicants: ANT NACHRICHTENTECHNIK GMBH
Application year: 1984
Main classification: H04L25
IPC codes: H04L25