INTERFACE CIRCUIT

Abstract: 1. Interface circuit for digital signals having an input (1, 1'), downstream of which a first inverter (2) is connected, having a first npn transistor (5), the base of which is connected to the output of the first inverter (2), the emitter of which is connected via a first resistance (7) to a first output terminal (8), and the collector of which is connected to a connection terminal (4) for a positive supply voltage, having a first pnp transistor (6), the base of which is connected to the base of the first npn transistor (5), the collector of which is connected to earth and the emitter of which is connected to the emitter of the first npn transistor (5), having a second inverter (3), the input of which is connected to the output of the first inverter (2), having a second npn transistor (9), the base of which is connected to the output of the second inverter (3), the emitter of which is connected via a second resistance (11) to the second output terminal (12) and the collector of which is connected to the connection terminal (4), and having a second pnp transistor (10), the base of which is connected to the base of the second npn transistor (9), the collector of which is connected to earth, and the emitter of which is connected to the emitter of the second npn transistor (9).

Description: Schnittstellenanordnung Die Erfindung bezieht sich auf eine Schnittstellenanordnung für Digitalsignale. Für die Ubertragung von Digitalsignalen mit Bitraten bis zu 10 lÇbit/s enthält das "CCITT-Gelbbuch", Vol. VIII, Fascicle VIII, 1, "Datacommunication over the Telephone Network", Genf, 10. bis 21. November 1980, Seiten 43 - 55, Empfehlungen V.11 für die folgenden Schnittstellenbedingungen: Leerlauf-Ausgangsspannungen UL # 6 v Ausgangsspannung 100-Ohm-AbschluBwiderstand UA > 2 V Kurzschlussstrom JE 4 150 mA Offsetspannung Uoffset 4 # 3 V Generator-Innenwiderstand Ri 4 100 Leckstrom 1L # 100 /uA im abgeschalteten Zustand. Von verschiedenen Herstellern werden sogenannte "line drivers " hergestellt, die diese Schnittstellenbedingun- gen erfüllen. Beispielsweise bietet die Firma Texas Instruments unter der Typenbezeichnung AM 26 LS 31 einen derartigen Baustein an: Dessen Verlustleistung ist Jedoch relativ hoch. Sie beträgt ohne AbschluB- widerstand 40 mW; bei Abschluss mit einem 100-0hm-Widerstand beträgt die Gesamtverlustleistung 180 mW. Aufgabe der Erfindung ist es, eine die CCITT-Empfehlung V.11 erfüllende Schnittstellenanordnung für ein 64kbit/s-Datensignal anzugeben, die bei geringem schaltungstechnischem Aufwand eine möglichst geringe Verlustleistung aufweist. Diese Aufgabe wird für eine Schnittstellenanordnung für Digitalsignale erfindungsgemäss dadurch gelöst, dass einem Eingang ein erster Inverter nachgeschaltet ist, dass ein erster npn-Transistor vorgesehen ist, dessen Basis mit dem Ausgang des ersten Inverters, dessen Emitter über einen ersten Widerstand mit einer ersten Ausgangsklemme und dessen Kollektor mit einer Anschlussklemme für eine positive Versorgungsspannung verbunden ist, dass ein erster pnp-Transistor vorgesehen ist, dessen Basis mit der Basis des ersten npn-Transistors, dessen Kollektor mit Masse und dessen Emitter mit dem Emitter des ersten npn-Transistors verbunden ist, dass ein zweiter Inverter vorgesehen ist, dessen Eingang mit dem Ausgang des ersten Inverters verbunden ist, dass ein zweiter npn-Transistor vorgesehen ist, dessen Basis mit dem Ausgang des zweiten Inverters, dessen Emitter über einen zweiten Widerstand mit einer zweiten Ausgangsklemme und dessen Kollektor mit der Anschlussklemme verbunden ist und dass ein zweiter pnp-Transistor vorgesehen ist, dessen Basis mit der Basis des zweiten npn Transistors, dessen Kollektor mit Masse und dessen Emitter mit dem Emitter des zweiten npn-Transistors verbunden ist. Diese Anordnung ermöglicht es, beispielsweise für das System PCM30F-E & viele Systemeinsätze in einem Gestell unterzubringen, das eine Stromversorgung von 5,2 A bei +5 V aufweist. Vorteilhaft ist es, wenn für den ersten und zweiten Widerstand ein Wert von Je 29,4 Ohm gewählt ist. Vorteilhaft ist es weiter, wenn als Inverter CMOS (Complementary Metall Oxid Silizium)- oder HCMOS.(Hlgh speed C-MOS)-Bausteine vorgesehen sind. Anhand eines Ausführungsbeispiels in der Figur wird die Erfindung nachstehend näher erläutert. Die Anordnung enthält zwei Inverter 2 und 3, zwei npn Transistoren 5 und 9, zwei pnp-Transistoren 6 und 10 und zwei Widerstände 7 und 11. Ausserdem sind Eingangsklemmen 1 und 1', Ausgangsklemmen 8 und 12 sowie eine Anschlussklemme 4 für die Betriebsspannung vorhanden. Mit 13 ist ein Abschlusswiderstand bezeichnet. Die Transistoren werden in Kollektorschaltung betrieben. Es können die Typen BCY 58 und BCY 78 eingesetzt werden. An den Eingang 1, 1' wird das Datensignal angelegt, welches durch den Inverter 2 invertiert an die Basis der Transistoren 5 und 6 und durch den Inverter 3 nochmals invertiert an die Basen der Transistoren 9 und 10 gelangt. Durch die paarweise Anordnung der npn- und pnp Transistoren in Rollektorschaltung wird ein sehr nied riger Ausgangswiderstand c10 Q für Signalwechsel so- wohl in positive als auch in negative Richtung erreicht. Die Spannung an den Emittern folgt der Spannung an den Basen und ist für npn-Transistoren um UBE ¯ 0,7 V und für pnp-Transistoren um UBE z -0,7 V versetzt. Der Abschlusswiderstand 13 im Werte von 100 Q ist über die Widerstände 7 und 11 im Werte von 29,4 Q jeweils an die Emitter beider Paare angeschlossen. Werden für die Inverter 2 und 3 CMOS- oder HCNOS-Bau- steine verwendet, so entspricht deren Ausgangsspannungshub annähernd der vollen Betriebsspannung U3 = 5 V. Die Reihenschaltung zweier Inverter ist damit sinnvoll. Durch ein log-"1"-Signal am Eingang 1 werden die Transistoren 6 und 9 leitend und die Transistoren 5 und 10 gesperrt; durch ein log-"O"-Signal werden die Transistoren 6 und 9 gesperrt und die Transistoren 5 und 10 leitend. Die Anordnung erfüllt die von CCITT empfohlenen Werte. Sie arbeitet ohne Abschlusswiderstand praktisch verlust leistungsfrei. Bei Abschluss mit einem 100-il -Widerstand ergibt sich für UBE = 0,7 V und UB = 5 V eine Verlustleistung U3 - 2 UBE . UBE N - UB 100# + 2 . 29,4# = 113 mW Diese Verlustleistung ist um 67 mW geringer als die des bekannten Bausteins. 3 Patentansprüche 1 Figur

Claims: Patentansprüche 1. Schnittstellenanordnung für Digitalsignale, dadurch gekennzeichnet, dass einem Eingang (1,1') ein erster Inverter (2) nachgeschaltet ist, dass ein erster npn-Transistor (5) vorgesehen ist, dessen Basis mit dem Ausgang des ersten Inverters (2), dessen Emitter Uber einen ersten Widerstand (7) mit einer ersten Ausgangsklemme (8) und dessen Kollektor mit einer 'Anschlussklemme (4) für eine positive Versor gungsspannung verbunden ist, dass ein erster pnp-Transistor (6) vorgesehen ist, dessen Basis mit der Basis des ersten npn-Transistors (5), dessen Kollektor-mit Masse und dessen Emitter mit dem Emitter des ersten npn-Transistors (5) verbunden ist, dass ein zweiter Inverter (3) vorgesehen ist, dessen Eingang mit dem Ausgang des ersten Inverters (2) verbunden ist, dass ein zweiter npn-Transistor (9) vorgesehen ist, dessen Basis mit dem Ausgang des zweiten Inverters (3) dessen Emitter Über einen zweiten Widerstand (11) mit einer zweiten Ausgangsklemme (12) und dessen Kollektor mit der Anschlussklemme (4) verbunden ist und dass ein zweiter pnp-Transistor (10) vorgesehen ist, dessen Basis mit der Basis des zweiten npn-Transistors (9), dessen Kollektor mit Masse und dessen Emitter mit dem Emitter des zweiten npn-Transistors (9) verbunden ist (Fig. 1). 2. Schnittstellenanordnung nach Anspruch 1, dadurch gekennzeichnet, dass für den ersten (7) und den zweiten (11) Widerstand ein Wert von Je 29,4 Ohm gewählt ist. 3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass als Inverter (2,3) CMOS- oder HCMOS-Bausteine vorgesehen sind.

Inventors: MULLER, HORST, DIPL.-ING., Müller, Horst, Dipl.-Ing.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1984
Main classification: H03K19
IPC codes: H04L25, H03K19, H03K5