CIRCUIT FOR SELECTING AT LEAST ONE BIT LINE IN A MOS MEMORY

Abstract: 1. A circuit arrangement for selecting at least one bit line in an MOS-store, in which the bit lines are connected to storage cells, characterized in that between each bit line (BL) and an operating potential (P) is arranged a selector transistor (AT) whose control input is connected to an address line (X) via which, when the bit-line is selected, a blocking potential is connected to the selector transistor and when the bit-line is not selected a potential is connected to the selector transistor by which it is rendered conductive.

Description: Schaltungsanordnung zur Auswahl von mindestens einer Bit Leitung bei einem MOS Speicher Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Auswahl von mindestens einer Bit-Leitung bo em MOS Speicher, bei dem an den Bit-Leitungen Speicherzellen angeschlossen sind. Der Aufbau von MOS Speicher ist bekannt. Aus Siemens Forschung- und Entwicklungsberichte Bd. ii, 1982, Nr. 4, Seite 199 bis 203 ergibt sich ein statischer MOS Speicher, bei dem zwischen Bit-Leitungen und Wortleitungen jeweils Spei cherzeilen angeordnet sind. Beim Lesevorgang werden die Bxt- Leitungen vorgeladen, dann über Wortleitungen die gewünschten Speicherzellen ausgewählt, die die vorgeladenen Bit Leitungen entladen oder nicht entladen. Die dadurch auf den Bit-Leitungen eintretenden Potentialänderungen werden über Transfertransistoren, deren gesteuerte Strecke (Source Drain-Strecke) in den Bit-Leitungen angeordnet sind zu einem Leseverstärker übertragen. Die Steuereingänge (Gate) der Transfertransistoren sind mit Leitungen verbunden, die zu einem Bit-Decoder führen. Der Bit-Decoder wählt eine dieser Adressen leitungen entsprechend einer Bit-Leitungsadresse aus. Bei der angegebenen Literaturstelle ist ein statischer MOS Speicher beschrieben. Bei dynamischen MOS Speichern liegen die Speicherzellen ebenfalls zwischen Bit-Leitungen und Wortleitungen. Dasselbe gilt für MOS Festspeicher. Derartige Speicherzellen sind der Literatur allgemein bekannt. Auch bei Speicher mit derartigen Speicherzellen wird die beim Auslesen der Speicherzelle auf der Bit-Leitung eintretende Potentialänderung über Transfertransistoren zu einem Leseverstärker übertragen. Da die Bit-Leitungen, die eine grosse kapazitive Last darstellen, von kleinen Speichertransistoren- in der-Speicher- zelle entladen werden müssen, ist die effektive Spannung am Steuereingang (6ate-Spannung)- am Transfertransistor sehr klein und der Transfertransistor leitet nur schwach. Ober- dies hat auch das Ansteuersignal auf der Adressen leitung zu den Transfertransistoren eine endliche Anstiegszeit, so dass die Potentialänderung auf der Bit-Leitung nur sehr langsam über den Transfertransistor an den Eingang eines Leseverstärkers übertragen wird. Die Folge ist, dass die Zugriffszeit zum Speicher nicht unwesentlich erhöht wird. Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Auswahl von mindestens einer Bit-Leitung bei einem MOS Speicher anzugeben, bei der die Ubertragung des Signals Uber die Bit-Leitung zum Leseverstärker durch den Auswahlvorgang nicht wesentlich zeitlich beeinflusst wird. Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs angegebenen Art dadurch gelöst, dass zwischen jeder Bit-Leitung und einem Betriebspotential die gesteuerte Strecke eines Auswahltransistors angeordnet ist, dessen Steuereingang mit einer Adressleitung verbunden ist, über die an dem Auswahltransistor bei Auswahl der Bit-Leitung ein Sperrpotential, bei Nichtauswahl ein den Auswahltransistor leitend steuerndes Potential anlegt. Sollen mehrere Bit-Leitungen zusammengefasst einer Verstär- kerschaltung bzw. TreiberschaItung zugeführt werden, dann kann zwischen den Bit-Leitungen und der Verstärker/Treiber- schaltung eine Verknüpfungsschaltung, z.B. ein NOR Glied, angeordnet werden. Die Verknüpfungsschaltung kann derart ausgeführt sein, dass nur die Potentialanderung auf der ausgewählten Bit-Leitung zur Verstärker/Treiberschaltung gelangen kann, die übrigen Bit-Leitungen jedoch die Verstär- ker/Treiberschaltung nicht beeinflussen können. DÅa nun die Transistoren, die zur Auswahl der Bit-Leitung verwendet werden, nicht mehr in der Bit-Leitung liegen und bei der ausgewählten Bit-Leitung zudem im Sperrzustand sind, wird die Geschwindigkeit der übertragung der durch die ausgewählte Speicherzelle bedingten Potentialänderung über die Bitleitung durch den Transistor nicht mehr beeinflusst. Die Folge ist, dass die Zugriffszeit zum Speicher erheblich verkürzt wird. An Hand eines Ausführungsbeispiels, das in der Figur dargestellt ist, wird die Erfindung weiter erläutert. Im Ausführungsbeispiel der Figur ist nur die erfindungsgemässe Schaltungsanordnung ausführlicher dargestellt, die übrigen Teile des MOS Speichers, die bekannt sind, sind nur als Block gezeichnet. Die Ausführung dieser Blöcke können der Literatur, z.B-* der eingangs angegebenen Literaturstelle, entnommen werden. Ein Speicher SP enthält Speicherzellen, die zwischen Wortleitungen Y und Bit-Leitungen B.L angeordnet sind. Als Beispiele von Speicherzellen ist in der Figur eine Speicherzelle SZ angegeben, die bei einem Festspeicher verwendet werden kann. Zwischen den übrigen Wortleitungen Y und den Bit-Leitungen BL können ebenfalls derartige Speicherzellen SZ liegen, oder bei einem Festspeicher auch fehlen. Wird ein derartiger Speicher. ausgelesen, z.B. die Speicherzelle SZ, dann wird von einem Wortdecoder WD in Abhängigkeit der Wortleitungsadresse AW die Adressen leitung oder Wort leitung YO ausgewählt und die Speicherzelle SZ angesteuert. Die Speicherzelle SZ entlädt die vorgeladene Bit-Leitung BL und verursacht damit eine Potentialänderung auf der Bit-Leitung BL. Diese Potentialänderung wird dann zu einer Leseverstärker und Treiberschaltung LVT übertragen, wenn die Bit-Leitung ausgewählt worden ist. Die Auswahl der Bit-Leitung erfolgt mit Hilfe eines Bit Decoders BD, dem eine Bit-Leitungsadresse AD zugeführt wird. Vom Bit-Decoder BD führen Adressenleitungen xb bis X3 zu Auswahltransistoren AT, die an den Bit-Leitungen BL angeschlossen sind. Dabei liegen die gesteuerten Strecken (Source Drain-Strecke) der Auswahltransistoren AT zwischen der Bit Leitung BL und einem Betriebspotential P. Der Steuereingang (Gate) ist dagegen mit der Adressenleitung XO bis X3 verbunden. Soll eine Bit-Leitung BL ausgewählt werden und damit die Potentialänderung auf der Bit-Leitung zur Leseverstärkerund Treiberschaltung LVT übertragen werden, dann wird über die Adressenleitung z.B.XO an den Auswahltransistor AT ein Sperrpotential angelegt und dieser damit im Sperrzustand gehalten. Ober alle übrigen Adressenleitungen, die zu Aus wahitransistoren führen, die an nicht ausgewählten Bit-Leitungen liegen, wird ein Potential an die Auswahltransistoren angelegt, das diese Transistoren in den leitenden Zustand bringt. Diese nicht ausgewählten Bit-Leitungen werden damit ca. auf das Betriebspotential P umgeladen. Die ausgewählte Bit-Leitung BL dagegen wird durch den zugeordneten gesperrten Auswahltransistor AT nicht beeinflusst. Die Bit-Leitungen BL können mit Hilfe einer Verknüpfungsschaltung VK, z.B. einem NOR glieds zusammengefasst werden und der Leseverstärker/Treiberschaltung LVT zugeführt wer -den. Das Verknüpfungsglied VK ist derart aufgebaut, dass nur die Potentialänderung auf der ausgewählten Bit-Leitung zur Leseverstärker/Treiberschaltung LVT gelangen kann, nicht je- doch die Potentiale der übrigen nicht ausgewählten Bit-Leitungen. Diese Leseverstärker-und Teiberschaltung LVT gibt dann das verstärkte Signal auf eine Datenleitung DB weiter. Das Betriebspatential P an den Auswahltransistoren AT muss so gewählt sein, dass das Potential auf den nicht ausge wählen Bit-Leitungen beim Auswahlvorgang die den Bit-Leitungen nachgeschaltete Yerknüpfungsschaltung oder nachgeschaltete Leseverstäxker nicht beeinflusst, so dass nur das Potential auf der ausgewählten Bit-Leitung das nachgeschaltete Verknüpfungsglied oder einen nachgeschalteten Leseverstärker beeinflussen kann. rm Ausfünrungsbeispiel ist das Betriebspotential P mit O Volt gewählt und dementsprechend ist auch der eine Anschluss des Verknüpfungsglie- des VK mit O Volt verbunden. Bei Nichtauswahl von Bit-Leitungen laden die Auswahltransistoren AT die Bit-Leitungen auf O Volt um und dem entsprechend wird das Verknüpfungsglied VK durch diese Bit-Leitungen nicht mehr beeinflusst. Beeinflusst bleibt nur der Transistor des Verknüpfung.sglie- des VK, der mit der ausgewählten Bit-Leitung verbunden ist. Entsprechend dem Potential auf der ausgewählten Bit-Lei -tung für binär O oder binär 1 ist dieser Transistor leitend oder nichtleitend und dementsprechend liegt am Ausgang des Verknüpfungsgliedes VK entweder ca. O Volt oder ca. einPotential VDD. 3 Patentansprüche t Figur

Claims: Patentansprüche 1. Schaltungsanordnung zur Auswahl von mindestens einer Bit Leitung bei einem MOS-Speicher, bei dem an den Bit-Leitungen Speicherzellen angeschlossen sind, dadurch g e k e n n z e i c h n e t , dass zwischen jeder Bit-Leitung (BL) und einem Betriebspotential (P) ein Auswahltransistor (AT) angeordnet ist, dessen Steuereingang mit einer Adressenleitung (X) verbunden ist, uber die an dem Auswahltransistor bei Auswahl der Bit-Leitung ein Sperrpotential, bei Nichtauswahl ein den Auswahltransistor leitend steuerndes Poten tial anliegt. 2. Schaltungsanordnung nach Anspruch 1, dadurch g e k e n n z ze i c h n e t , dass die Bit-Leitungen (BL) über ein Verknüpfungsglied (VK) an eine Verstärker/Treiberschaltung (LVT) angeschlossen sind. 3. Schaltungsanordnung nach Anspruch 2, dadurch g e k e n n z e i c h n e t , dass das Verknüpfungsglied (VK) ein Mehrfach NOR Glied ist.

Inventors: HORNINGER, KARLHEINRICH, DR.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1984
Main classification: G11C8
IPC codes: G11C7, G11C8