DIGITAL SYNCHRONISATION CIRCUIT FOR A COMPOSITE VIDEO SIGNAL

Abstract: 1. Digital circuit for synchronizing a pulse train (fi) obtained as an output signal of a presettable frequency divider (ft) for a clock signal (ts) having a frequency at least one order of magnitude higher than that of the pulse train (fi) with horizontal synchronizing pulses (hs) contained in received standard television signal which, after being demodulated in the television receiver, is present as the composite colour signal, which is applied to an analog-to-digital converter (aw) clocked by the clock signal (ts), the divisor of the frequency divider (ft) being set depending on the phase difference between the the pulse train (fi) and the horizontal synchronizing pulses (hs) which is averaged over an averaging time equal to a major number of periods of the horizontal synchronizing pulses (hs), and a switching signal with a 1 : 1 mark-to-space ratio being derived from the frequency divider (ft) in the middle of the horizontal synchronizing pulse (hs), characterized by the following features if a positive composite colour signal is to be processed : The output of the analog-to-digital converter (aw) is connected to the input of a threshold stage (ws) having a threshold value equal to the desired black level (sw), to the input of a black-level-measuring stage (sm) to whose enable input (en) a pulse (kp), the keying pulse, is applied in each line during the burst, to the minuend input (m) of a first comparator (k1), and to the input of a first buffer memory (ps1) having its output connected to the subtrahend input (s) of the first comparator (k1), whose minuend-greater-than subtrahend ouptut (m > s) is connected to the enable input (eu) of the first buffer memory (ps1) ; the ouptut of the black-level-measuring stage (sm) or the output of a reprogrammable nonvolatile memory (rm) containing the desired black level (sw) and the output of the first buffer memory (ps1) are connected to the subtrahend input (s) and the minuend input (m), respectively, of a substracter (st) having its output connected to the dividend input (dd) of a first divider (d1) via a first limiter (b1) which limits its output to a positive numerical value near zero ; the output of the threshold stage (ws) is connected to the augend/minuend input (m) of an adder-substracer (a/s) having its output coupled to the input of a second buffer memory (ps2) whose output is connected to the addend/subtrahend input (s) of the adder-substracter (a/s) and to the dividend input (dd) of a second divider (d2) ; the output of the second divider (d2) is connected to the first input of a first adder (ad1) havint its output connected to the input of a digital low-pass filter (tp) via a second limiter (b2) which limits its output to the numerical value of the phase error required for a predetermined capture range of the synchronization ; p low-order terminals (nb) of the m-digit output of the low-pass filter (tp) are connected to the first input of a second adder (ad2) havint its output coupled to the input of a third buffer memory (ps3) ; the output of the third buffer memory (ps3) is connected to the second inputs of the first adder (ad1) and the second adder (ad2) and to the set input (es) of a digitally settable delay line (v) which consists of 2**p stages providing the same delay (tv) and whose setting-step size is equal to this delay (tv) and to the period (t) of the clock signal (ts) divided by 2**p, the input of this delay line (v) being also connected to the maximum-count output (am) of a presettable counter (vz) to whose count input the clock signal (ts) is applied and the output of the delay line (v) providing the synchronized pulse train (fi) ; the overflow output (ao) of the second adder (ad2) is connected to the least significant terminal (Ib) of the first input of a third adder (ad3) having its second input connected to the m-p remaining terminals (gb) of the low-pass-filter output, the third input of the third adder (ad3) being fed with the integral part of the desired value of the divisor, ad the output of the third adder (ad3) being connected to the present input (ev) of the presettable counter (vz) ; the enable input (eu) of the third buffer memory (ps3) is connected to one of those outputs (an) of the presettable counter (vz) lying before the maximumcount output (am) ; to derive the switching signal from the frequency divider (ft), the output of the third adder (ad3) is connected to the first input of a first coincidence gate (kg1) and, through a divide-by-two divider (2d), to the first input of a second coincidence gate (kg2), and the second inputs of the coincidence gates (kg1, kg2) are connected to the outputs of the presettable counter (vz), while their outputs are connected to the add enable input (ae) and the substract enable input (es), respectively, of the adder-substract (a/s), and the divisor input (dr) of the first divider (d1) is presented with the numerical value 2**p.

Description: Digitalschaltung zur Synchronisierung einer Imoulsfolge Die Erfindung betrifft eine Digitalschaltung zur Synchronisierung einer Impulsfolge entsprechend dem Oberbegriff des Anspruchs 1, der aus der veröffentlichten europäischen Patentanmeldung EP 43 807 A2 bekannt ist. Dort ist eine Digitalschaltung zur Synchronisierung einer Impulsfolge beschrieben, die als Ausgangssignal eines einstellbaren Frequenzteilers für ein Taktsignal entsteht, dessen Frequenz um mindestens eine GröBenordnung höher ist als die der Impulsfolqe, wobei die Impulsfolge mit Horizontal synchroniS1rt wirc1 synchronimpulsenr, die in einem empfangenen Standard-Fernsehsignal enthalten und nach fernsehempfängerseitiger Demodulation als Farb-Bild-Austast-Synchron-Signal-Gemisch (FBAS-Signal) vorliegen, das einem vom Taktsignal getakteten Analog-Digital-Wandler zugeführt ist. Dabei wird die Teilungszahl des Frequenzteilers in Abhängigkeit von der über eine Mittelungszeit gemittelten Phasendifferenz zwischen der Impulsfolge und den Horizontalsynchronimpulsen eingestellt, und die Mittelungszeit ist gleich einer grösseren Anzahl von Periodendauern der Horizontalsynchronimpulse. Die Auflösung der digitalen Phasenmessung bei der bekannten Anordnung ist durch die Frequenz des Taktsignals vorgegeben und kann nur für einen begrenzten Zeitbereich durch die erwähnte Mittelung, die durch ein digitales Filter realisiert werden kann, erhöht werden. Phasenfehler jedoch, deren Anderungsfrequenz oberhalb der Grenzfrequenz des Filters liegen, können nur mit der Genauigkeit von einer Periode des Taktsignals gemessen werden. Bei der Horizontal synchronisierung von Fernsehempfängern mit digitaler Signalverarbeitung, die gewöhnlich mit der vierfachen Referenzträgerfrequenz als Taktfrequenz arbeiten und bei denen ein derartiges Taktsignal auch als Taktsignal im Sinne der vorliegenden Erfindung und des genannten Standes der Technik verwendet wird, ist es erforderlich, mit einer grösseren Phasenauflösung als der durch die Periode des Taktsignals gegebenen zu arbeiten. Hier setzt die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, ein, und ihre Aufgabe besteht darin, eine gegenüber dem bekannten Stand der Technik verbesserte Digitalschaltung zur Synchronisierung, insbesondere Horizontal synchronisierung von Farbfernsehempfängern mit digitaler Signalverarbeitung, anzugeben, die mit wesentlich verbesserter und wählbarer Phasenauf lösung arbeitet. Ein Vorteil der Erfindung ergibt sich unmittelbar aus der Aufgabenlösung. Dazu trägt insbesondere die Verwendung des noch näher zu erörternden Frequenzteilers mit unganzem Teilungsfaktor nach der noch nicht vorveröffentlichten Patentanmeldung EP 80 970 bei. Ferner kann die Schaltung aufgrund ihrer, abgesehen vom Analog-Digital-Wandler, digitalen Arbeitsweise bevorzugt in der Technik integrierter Isolierschicht-Feldeffektransistor-Schaltungen, also in der sogenannten MOS-Technik, realisiert werden. Die Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert. Fig. 1 zeigt schematisch in Form eines Blockschaltbilds das der Erfindung zugrundeliegende Prinzip anhand eines Ausführungsbeispiels für die Verarbeitung positiver FBAS-Signale, Fig. 2 zeigt eine bezüglich eines Details andere Variante der Anordnung nach Fig. 1 Fig. 3 zeigt die wesentlichen Teile der Anordnung nach Fig. 1, die bei einer Abwandlung für die Ver arbeitung negativer FBAS-Signale erforderlich sind, Fig. 4 zeigt eine Weiterbildung hinsichtlich der Eingangs beschaltung der Erfindung, Fig. 5 zeigt eine andere vorteilhafte Weiterbildung, und Fig. 6 zeigt schematisch ein für die Erläuterung der Funktion wichtiges Kurvendiagramm. In Fig. g ist das schematische Blockschaltbild eines Ausführungsbeispiels der Erfindung für die Signalverarbeitung eines positiven FBAS-Signals gezeigt, das dem Analogeingang des vom Taktsignal ts getakteten Analog-Digital Wandlers aw zugeführt ist. Sein Ausgang liegt am Eingang der Schwellwertstufe ws, deren Schwellwert gleich dem Schwarzwert-Sollwert Yst. Dieser Sollwert kann als Digitalwort beispielsweise in einem Register oder einem Speicher enthalten sein, der mit der Schwellwertstufe ws in funktioneller Verbindung steht. Der Einfachheit halber ist in Fig. 1 ein derartiger Speicher jedoch nicht gezeigt. Der Ausgang des Analog-Digital-Wandlers aw liegt auch am Eingang der Schwarzpegel-Messstufe sm, deren Enable-Eingang en in jeder Zeile während des Burststein Impuls, nämlich der Key-Impuls kp,zugeführt, rerner am Minuend-Eingang in des ersten Komparators k1 sowie am Eingang des ersten Pufferspeichers psl, dessen Ausgang am Subtrahend-Eingang s des ersten Komparators liegt. Dessen Minuend-grösser-Subtrahend Ausgang m)s ist am Übernahmeeingang eu des ersten Pufferspeichers psiangeschlossen. Die beiden Stufen kl, psl haben somit die Funktion der Feststellung des Maximums des Ausgangs signals des Analog-Digital-Wandlers aw. Der Ausgang der Schwarzpegel-Messstufe sm liegt am Subtrahend Eingang des Subtrahierers st und der Ausgang des ersten Pufferspeichers p51 an dessen Minuend-Eingang m, während dessen Ausgang über den ersten Begrenzer bl am Dividend Eingang dd des ersten Dividierers d7 liegt. Dabei begrenzt der erste Begrenzer bl auf einen positiven Zahlenwert nahe des Nullpunkts. Mittels des Subtrahierers st wird somit die Amplitude der Horizontal-Synchronimpulse ermittelt und mittels des ersten Begrenzers b7 auf einen endlichen Wert begrenzt, so dass der erste Dividierer dl ein sinnvolles Ergebnis liefern kann. Der Ausgang der Schwellwertstufe ws liegt am Augend/-Minuend Eingang m des Addierer/Subtrahierers a/s, dessen Ausgang am Eingang des zweiten Pufferspeichers ps2 angeschlossen ist, dessen Ausgang wiederum am Addend /Subtrahend-Eingang s des Addierer/Subtrahierers a/s und am Dividend-Eingang des zweiten Dividierers d2 angeschlossen ist. An seinem Ausgang liegt der erste Eingang des ersten Addierers ad1, dessen Ausgang über den zweiten Begrenzer b2 am Eingang des digitalen Tiefpasses tp angeschlossen ist, der die bereits erwähnte Mittelungsfunktion erfüllt. Dabei begrenzt der zweite Begrenzer b2 auf den Zahlenwert des für einen vorgegebenen Fangbereich der Synchronisierung erforderlichen Phasenfehlers. Für die folgende Erläuterung wird zunächst lediglich vorausgesetzt, dass der Ausgang des Tiefpasses tp m-stellig ist, wobei m zunächst als beliebig und ganzzahlig angenommen wird. Von diesem m-stelligen Ausgang sind p niederwertige Stellen nb mit dem ersten Eingang des zweiten Addierers ad2 verbunden, dessen Ausgang am Eingang des dritten Puffer speichers ps3 liegt. Der Ausgang des dritten Pufferspeichers ps3 ist mit dem jeweils zweiten Eingang des ersten und des zweiten Addierers adl, ad2 sowie mit dem Einstelleingang es der digital einstellbaren, aus 2P Stufen gleicher Verzögerungszeit tv bestehenden Verzögerungsleitung v verbunden, deren Einstellschrittweite gleich dieser Verzögerungszeit tv und gleich der durch 2P geteilten Periodendauer t des Taktsignals ts ist, deren Eingang ferner mit dem Höchstzählerstandausgang am des Vorwahlzählers vz verbunden ist,an dessen Zähleingang das Taktsignal ts liegt, und an deren Ausgang die synchronisierte Impulsfolge fi auftritt. Der Überlaufausgang ao des zweiten Addierers ad2 liegt an der niederstwertigen Stelle lb des ersten Eingang.des dritten Addierers ad3, dessen zweiter Eingang an den m-p restlichen Stellen gb des Tiefpassausgangs angechlossen ist, dessen drittem Eingang ferner der ganzzahlige Teil des Sollwerts der Teilungszahl zugeführt ist und dessen Ausgang am Vorwahleingang ev des Vorwahl zählers vz liegt. Der erwähnte Teilungszahl-Sollwert kann wiederum in einem Register oder Speicher r2 enthalten sein, das/der mit dem dritten Addierer ad3 in funktioneller Verbindung steht. DerUbirnineEingang eu des dritten Pufferspeichers ps3 ist mit einem der vor dem Höchstzählerstandausgang am liegenden Zählerstandausgänge an des Vorwahlzählers vz verbunden. Die Teilschaltungen vz, v, ps3, ad2, ad3 entsprechen den Teilschaltungen Z, V, S, Al, A2 der oben erwähnten älteren europäischen Anmeldung 82 71 0015.7. Bei der vorliegenden Erfindung ist die Funktion des Teilungszahlregisters R der älteren Anmeldung vom Tiefpass tp übernommen. Da die ältere Anmeldung am Anmeldetag der vorliegenden Er findung noch nicht veröffentlicht war, wird die Funktion dieser Teilschaltungen hier kurz erläutert. Über den Vorwahleingang ev kann der Vorwahlzähler vz ganzzahlig eingestellt werden. Der Einstellwert wird dabei im wesentlichen durch den Teilungszahlsollwert und die m-p Stellen gb des Ausgangssignalsdes Tiefpasses tp vorgegeben. Die p niederwertigen Stelleibdieses Ausgangssignals beeinflussen die digital einstellbare Verzögerungsleitung v derart, dass sich eine Frequenzteilung durch eine unganze Zahl ergibt. Solche Zahlen können mathematisch bekanntlich auf verschiedene Art und Weise geschrieben werden, nämlich als Zahl mit einem Komma, als echter oder als unechter Bruch entsprechend: a + O,b = a + d/e = gJe. In dieser Schreibweise entspricht der linke Term der bekannten Kommaschreibweise (z.B. 1,2), der mittlere Term der Schreibweise aus ganzer Zahl und echtem Bruch (z.B. 1 1/5) und der rechte Term der Schreibweise als unechter Bruch (z.B. 6/5). Pro Zählerumlauf des Vorwahl zählers vz wird im Obernahme-zeit- vorhandene Sianal! punkt das am Ausgang des zweiten Addierers adZllnnen dritten Pufferspeicher ps3 übernommen und zugleich an den zweiten Eingang des zweiten Addierers ad2 gelegt. Somit wird das an seinem ersten Eingang liegende Signal, das den erwähnten unganzen Stellen hinter dem Komma entspricht, der Teilungszahl hinzuaddiert, und am Ausgang des dritten Puffer sicher Ds3 und somit am Einstelleingang es der Verzögerungsleitung v wird pro Zählerumlauf das Ergebnis um die Zahl mit den nichtganzen Stellen erhöht. Die Verzögerungszeit vt steigt somit pro Zählerumlauf um jeweils denselben Betrag an. Erreicht der zweite Addierer ad2 die durch seine Stellenzahl vorgegebene maximale Addierkapazität, so erscheint an seinem Überlaufausgang ao ein Oberlaufsignal, das der niederstwertigen Stelle lb des ersten Eingangs des dritten Addierers ad3 zugeführt wird und in diesem Addierer zu einer Erhöhung des Ergebnisses um erne Einheit führt. Da der Ausgang dieses Addierers mit dem Einstelleingang es des Vorwahlzählers E verbunden ist, wird das an sich durch die ganzen Stellen der Teilungszahl vorgegebene Einstellwort um eine Einheit erhöht, und der Vorwahlzähler vz macht einen Zählerumlauf, der eine Periode t länger ist als die übrigen Zählerumläufe. Da andererseits bei Erscheinen des erwähnten Überlaufsignals am Überlaufausgang ao des zweiten Addierers ad2 dieser zugleich in seinen Zustand zurückkehrt, in dem lediglich die niederwertigen Stellen nb aufsummiert werden, verschwindet das Überlaufsignal, der Vorwahlzahler vz macht wieder seine kürzeren Zählerumläufe, und die Verzögerungsleitung v beginnt mit der durch die nichtganzen Stellen vorgegebenen Grundeinstellung sowie dem eventuell vorhandenen Rest der vorhergehenden Addition wieder zu verzögern. Der Ausgang des dritten Addierers ad3 ist mit dem ersten Eingang des ersten Koinzidenzgatters kgi bzw. über den Durch-Zwei-Dividierer 2d mit dem ersten Eingang des zweiten Koinzidenzgatters kg2 verbunden, an deren jeweiligem zweiten Eingang die Zählerstandausgänge des Vorwahlzählers vz angeschlossen sind. Dabei liegt deren jeweiliger Ausgang am Addier- bzw. Subtrahier-Bedingungseingang ae bzw. es des Addierer/Subtrahierers a/s. Schliesslich ist dem Divisor -Eingang dr des ersten Dividierers dl der Zahl wert 2p zugeführt. Dieser kann wiederum im Register oder Speicher r1 abgelegt sein. Die Fig. 2 zeigt ausschnittsweise eine Variante des Ausführungsbeispiels nach Fig. 1, und zwar ist die Schwarzwert-Messstufe sm nach Fig. 1 durch den umprogrammierbarnichtflüchtigen Speicher rm ersetzt, in dem der Schwarz Sollwert sw abgelegt ist. Die Fig 3 zeigt ausschnittweise die Anordnung nach Fig. 1 mit den Teilschaltungen, diei Verarbeitung eines negativen FBAS Signals zu ändern sind.Die Schwellwertstufe ws nach Fig. 1 ist durch die Subtrahier/Invertierungsstufe iv ersetzt, so dass deren erster Eingang am Ausgang des Analog-Digital Wandlers aw und deren zweiter Eingang am Ausgang der Schwarzwert-Messstufe sin liegt. Die Subtrahier/Invertierungsstufe iv bildet aus dem digitalen FBAS-Signal vi und dem digitalen Schwarzwert-Signal s das vort: Horizontal-synchronsiqnal befreite Siqnal v2 nach folqender Formel: EMI8.1 Ferner ist in der Abwandlung nach Fig. 3 die Beschaltung der Eingänge des Subtrahierers st gegenüber der von Fig. 1 vertauscht, so dass der Ausgang der Schwarzwert-Messstufe sm an dessen Minuend-Eingang und der Ausgang des ersten Pufferspeichers psl an dessen Subtrahend-Singang s liegt. Schliesslich ist der Übernahmeeingang eu des ersten Pufferspeichers psl nicht vom Minuend-gröBer-Subtrahend-Ausgang sondern vom Minuend-kleiner-Subtrahend-AUsgang < 8es ersten Komparators k1 gesteuert. Somit wird mittels der Stufen ps7, kl nicht das Maximumlsondern das Minimum mn des digitalen FBAS-Signals ermittelt und somit wiederum wie bei der Anordnung nach Fig. 1 die Amplitude der Synchronisierimpulse. In Fig. 4 ist eine Weiterbildung der Erfindung gezeigt, die sowohl bei der Anordnung nach Fig. 1 als auch nach Fig. 3 angewendet werden kann. In Fig. 4 ist die Anwendung zusammen mit einer Anordnung nach Fig. 1 gezeigt, wobei diese allerdings nur wiederum ausschnittweise dargestellt ist. In Fig. 4 ist der Ausgang der Schwarzwert-Messstufe sm mit dem Minuend-Eingang des zweiten Komparators k2 verbunden, dessen Subtrahend-Eingang der Schwarzpegel-Sollwert sw zugeführt ist, der wiederum im Register oder Speicher r3 abgelegt sein kann. Der Minuend-grösser-Subtrahend-Ausgang m > s liegt am ersten Eingang des UND-Gatters u, dessen zweitem Eingang in jeder Zeile ein während des hinter dem Burst liegenden Schwarzschulterteils auftretender Impuls sp zugeführt ist. Der Ausgang des UND-Gatters u ist mit dem Steuereingang des mit seinem einen Pol am Schaltungsnullpunkt liegenden elektronischen Schalters sc verbunden, dessen anderer Pol über den ersten Widerstand wl am Eingang des Analog-Digital Wandlers aw angeschlossen ist. Dieser liegt auch über den zweiten Widerstand w2 an der Betriebsgleichspannungsquelle ub, während das FBAS-Signal dem Eingang des Analog-Digital Wandlers aw über den Kondensator c zugeführt ist. Die in Fig. 4 zusätzlich gegenüber Fig. 1 vorgesehenen Schaltungsteile ermöglichen nach dem Einschalten des Fernsehempfängers, dass, da der Schalter sc geschlossen ist, zeilenfrequente Stromimpulse über den ersten Widerstand wl zum Eingang des Analog-Digital-Wandlers aw gelangen. und dieser auf einen konstanten. Spannungspegel eingeregelt wird. Die Fig. 5 zeigt eine andere Weiterbildung der Erfindung, und zwar ist zwischen dem Ausgang der Schwellwertstufe ws bzw. dem der Subtrahier/Invertierungsstufe iv und dem Eingang des Addierer/Subtrahierers a/s das Mehrfach-UND Gatter mu vorgesehen, dessen Anzahl an Eingangsleitungen um eins grösser ist als die Anzahl der Ausgangsleitungen der Schwellwertstufe ws. Dieser zusätzliche Eingang wird mit dem Störunterdrückungsimpuls rp gespeist, der während der Synchronimpulse auftritt und diese um etwa + 1 ps symmetrisch überlappt. Zur folgenden Funktionsbeschreibung wird auf die Fig. 3 in Verbindung mit Fig. 1 und auf die Fig. 6 Bezug genommen, in der drei für das Verständnis wesentliche Kurven dargestellt sind. Dabei ist zu berücksichtigen, dass, obwohl es sich bei den dargestellten Signalen vl, v2, v3 um Digitalsignale handelt, diese in analoger Darstellung wiedergeben sind. Die Fig. 6a zeigt das Signal vl am Ausgang des Analog-Digital-Wandlers aw, das somit in der in Fig. 6a gewählten analogen Darstellung das FBAS-Signal ist. In Fig. 6a ist es negativ, d.h. die Horizontal- und Vertikal-Synchronimpulse sind im Gegensatz zu einem positiven FBAS-Signal diejenigen Signalanteile, die die kleinste positive Amplitude mn aufweisen. Die mit kgl bzw. mit kg2 bezeichneten senkrechten Bezugslinien stellen die Vorder- oder Rückflanken des Ausgangssignals des Koinzidenzgatters kgl bzw. kg2 dar, wobei die Lage der erwähnten Flanken die zeitliche Bezugslage für die Phasenmessung nach der Erfindung darstellt. Zwischen den Flanken kgl, kg2 ist der Addierer/Subtrahierer als nämlich auf Addieren geschaltet, so dass errim Zusammenwirken mit dem zweiten Pufferspeicher ps2 als npositiver" Akkumulator wirkt und somit eine positive Integration des Ausgangssignals v2 der Schwellwertstufe ws vornimmt. Zwischen den Flanken kg2, kgi arbeitet der Addierer/Subtrahierer a/s jedoch als Subtrahierer, so dass er zusammen mit dem Pufferspeicher ps2 als "negativer" Akkumulatbr wirkt und von den zwischen den Flanken kg7, kg2 aufsummierten Werten nun wieder Werte subtrahiert, wie dies durch die dreieckförmige Kurve in Fig. 6c veranschaulicht ist. Im synchronisierten Zustand liegt die Flanke kg2 genau in der Mitte des Horivontal-synchronimpulses hs, wie dies von der eingangs erwähnten bekannten Anordnung nach der ver öffentlichten Anmeldung EP 43 507 A2 bekannt ist. Dieser Fall entspricht den in Fig. 6 rechts gezeigten Kurventeilen, bei denen in Fig. 6c die dreieckförmige Kurve links und rechts der Linie kg2 gleiche Anteile hat, so dass das Gesamtintegral über den Bsrizontal - Synchronimpuls hs, der zwischen den beiden links und rechts der Linien kg2 verlaufenden Linien liegt, gleich null ist. In Fig. 6a, b ist der Schwarzpegel-Sollwert mit sw bezeichnet. Das Signal v3 am Ausgang des Addierer/Subtrahierers a/s stellt somit, obwohl es einen Amplitudenwert darstellt, ein Mass für die Phasenverschiebung zwischen Horizontal Synchronimpulsen und dem Taktsignal ts dar. Es wird nun in der weiteren Schaltung in eine Grösse umgeformt, die tatsächlich eine Phasendifferenz darstellt. Hierzu wird zunächst mittels des Subtrahierers st und des ersten Begrenzers b1 die tatsächlich vorhandene Amplitude mn der Horizontal-Synchronimpulse gemessen. Mittels des ersten Dividierers dl wird diese Synchronimpuls-Amplitude mn auf den beabsichtigten Auflösungsfaktor der Phasenmessung bezogen, der entsprechend der Aufgabenstellung der Erfindung grösser sein soll als die Periodendauer des Taktsignals ts. Der dem Divisor--Eingang dr des ersten Dividierers dl zugeführte Zahlenwert ist nämlich gleich der Stufenzahl der digitalen Verzögerungsleitung v, deren Funktion und Zusammenwirken mit dem Vorwahlzählers vz und den weiteren, diesen beiden Teilschaltungen zugeordneten Schaltungsteilen bereits oben erläutert ist. Hier sei nur noch einmal kurz erwähnt, dass die Verzögerungsleitung v 2P Stufen gleicher Verzögerungszeit hat; demzufolge ist der dem Divisor -Eingang dr des ersten Dividierers dl zugeführte Zahlenwert ebenfalls gleich 2P zu wählen. Dieser Zahlenwert kann wiederum in einem Register oder Speicher rl abgelegt sein. Das dewiDivisor-Eingang dr des zweiten Dividierers d2 zugeführte Ausgangs signal des ersten Dividierers dl repräsentiert somit die auf die Stufenzahl der digitalen Verzögerungsleitung v bezogene Amplitude der Horizontal Synchronimpulse . Da das gemittelte Integral der Horizontal Synchronimpulse als Signal v3 dem Dividend-Eingang dd d2 des zweiten Dividierers zugeführt ist, ist dessen Ausgangs- signal in guter Näherung bereits die gewünsche Phasenverschiebung zwischen Takt- und Horizontal-Synchronimpulsen, genauer gesagt der zeitliche Abstand zwischen der Mitte eines Synchronimpulses und einem Taktimpuls. Wenn zwischen diesen beiden Impulsen keine Phasendifferenz besteht, so ist das Signal v3, wie bereits erwähnt, gleich null, wie in Fig. 6c rechts gezeigt ist. Andererseits ergibt sich bei einer Phasenverschiebung zwischen den erwähnten beiden Impulsen ein von null verschiedenes Signal v3, wie es in Fig. 6c links gezeigt ist. In den Fig 6a, 6b liegt daher die Flanke kg2 nicht in der Mitte des Synchronimpulses, ja es ist sogar ein Zipfel der Bildinformation unterhalb des Schwarzschulterwertssw gelangt,auf den die Schwellwertstufe ws begrenzt. Wie bereits erwahnt,entsteht am Ausgang des zweiten Dividierers d2 bereits in guter Näherung ein Signal bezüglich der Phasendifferenz zwischen Taktsignal ts und Horizontal-Synchronimpulsen. Dieses Signal ist bezogen auf die Stufen zahl der digitalen Verzögerungsleitung v und wird nun mittels der nachgeordneten Stufen noch insofern "korrigiert", als es nunmehr auf das Tiefpassausqanqs- signal noch bezogen wird. Obwohl die Flanken kgl, kg2 von Vorwahl zähler vz und somit nur von ganzzahligen Teilen des Taktsignals ts abgeleitet sind, ist die benötigte Berücksichtigung des durch die Stufenzahl der digitalen Verzögerungsleitung v vorgegebenen Auflösungsvermögens möglich. Dies wird durch den ersten Addierer adl erreicht, der die p Stellen nb des Ausgangssignal des digitalen Tiefpasses tp zusammen mit dem dritten Pufferspeicher ps3 akkumuliert. Diese Werte werden dem Ausgangssignal des zweiten Dividierers d2 hinzuaddiert und somit das gewünschte Auflösungsvermögen erreicht. Dies ist möglich, da die Anordnunq linear arbeitet und diese Addition .zeitiqt somit Kein ralscnes argenis - . .urin aiese Massnahme wlru somit, bezogen auf die Synchronimpulse, die durch den Umschaltzeitpunkt des Addierer/Subtrahierers a/s von Addieren auf Subtrahieren bewirkte Einstellung im Hinblick auf die eingestellte Stufenzahl der digitalen Verzögerungsleitung v bis auf die korrigiert. Somit ist der ermittelte Phasenfehler Verzögerungszeit tv einer Stufe der Verzögerungsleitung v genau. Durch die eben geschilderte Massnahme lässt sich der Einsatz einer weiteren digitalen Verzögerungsleitung v bei der Ansteuerung der Koinzidenzgatter kgl, kg2 vermeiden. Spezielle Schaltungen zur Realisierung solcher digitaler Verzögerungsleitungen sind aus der veröffentlichten europäischen Anmeldung EP 5/ 802 Al bekannt oder sind in der am Anmeldetag der vorliegenden Anmeldung noch nicht ver öffentlichten europäischen Anmeldung 83 10 3820.3 mit der Priorität der europäischen Anmeldung 83 10 1491.5 der Anmelderinnen beschrieben.

Claims: Patentansprüche 1. Digitalschaltung zur Synchronisierung einer Impuls folge (fi), die als Ausgangssignal eines einstallbaren Frequenzteilers (ft) für ein Taktsignal (ts) entsteht, dessen Frequenz um mindestens eine Grössenordnung höher ist als die der Impulsfolge (fi), mit Horizontal Synchronimpulsen (hs), die in einem empfangenen Standard Fernsehsignal enthalten und nach fernsehempfängerseitiger Demodulation als Farb-Bild-Austast-Synchron-Signal-Ge misch (FBAS-Signal) vorliegen, das einem vom Taktsignal (ts) getakteten Analog-Digital-Wandler (aw) zugeführt ist, wobei die Teilungszahl des Frequenzteilers (ft) in Abhängigkeit von der über eine Mittelungszeit gemittelten Phasendifferenz zwischen der Impulsfolge (fi) und den Horizontal-Synchronimpulsen (hs) eingestellt wird und die Mittelungszeit gleich einer grösseren Anzahl von deren Periodendauer ist und wobei vom Frequenzteiler (ft) in der Mitte des Horizontal-Synchronimpulses (hs) ein Schaltsignal mit dem Puls-Pausen-Verhältnis 1:1 abge leitet ist, gekennzeichnet durch folgende Merkmale bei zu verarbeiten dem.positivem FBAS-Signal: : - der Ausgang des Analog-Digital-Wandlers (aw) liegt am Eingang einer Schwellwertstufe (ws), deren Schwellwert gleich dem Schwarzwert-Sollwert (sw) ist, ferner am Eingang einer Schwarzpegel-Messstufe (sm), deren Enable-Eingang (en) in jeder Zeile während des Burst ein Impuls (kp) der Keyimpuls, zugeführt ist, und am Minuend-Eingang (m) eines ersten Komparators (kl) sowie am Eingang eines ersten Pufferspeichers (psl), dessen Ausgang am Subtrahend-Eingang (s) des ersten Komparators (kl) liegt, dessen Minuend-grösser-Sub trahend-Ausgang (m os) am Obernahme-Eingang (eu) des ersten Pufferspeichers (psl) liegt, - der Ausgang der Schwarzpegel-Messstufe (sm) oder der Ausgang eines den Schwarzpegel-Sollwert (sw) enthal tenden umprogrammierbar-nichtflüchtigen Speichers (rm) bzw. der Ausgang des ersten Pufferspeichers (psl) liegen am Subtrahend- bzw. Minuend-Eingang (s-zw.-m) eines Subtrahierers (st), dessen Ausgang über einen ersten Begrenzer (blJ am Dividend-Eingang (dd) eines ersten Dividierers (dl) liegt, wobei der erste Be grenzer (b1) auf einen positiven Zahlenwert nahe des Nullpunkts begrenzt, - der Ausgang der Schwellwertstufe (ws) liegt am Augend/ Minuend-Eingang (m) eines Addierer/Subtrahierers (a/s), dessen Ausgang am Eingang eines zweiten Puffer speichers (ps2) liegt, dessen Ausgang am Addend/Sub trahend-Eingang (s) des Addierer/Subtrahierers (a/s) und am Dividend-Eingang (dd) eines zweiten Dividierers (d2) angeschlossen ist, - an dessen Ausgang liegt der erste Eingang eines ersten Addierers (ad7), dessen Ausgang über einen zweiten Begrenzer (b2) am Eingang eines digitalen Tiefpasses (tp) angeschlossen ist, wobei der zweite Begrenzer (b2) auf den Zahlenwert des für einen vor gegebenen Fangbereich der Synchronisierung erforderlichen Phasenfehlers begrenzt, - niederwertige Stellen (nb) des m-stelligen Ausgangs des Tiefpasses (tp) sind mit dem ersten Eingang eines zweiten Addierers (ad2) verbunden, dessen Ausgang am Eingang eines dritten Pufferspeichers (ps3) liegt, - der Ausgang des dritten Pufferspeichers (ps3) liegt jeweils am zweiten Eingang des ersten und des zweiten Addierers (ad, ad2) sowie am Einstelleingang (es) einer digital einstellbaren, aus 2P Stufen gleicher Ver zögerungszeit (tv) bestehenden Verzögerungsleitung (v), deren Einstellschrittweite gleich dieser Verzögerungs zeit (tv) und gleich der durch 2P geteilten Perioden dauer (t) des Taktsignals (ts) ist, deren Eingang ferner mit dem Höchstzählerstand-Ausgang (am) eines Vorwahlzählers (vz) verbunden ist, an dessen Zähl eingang das Taktsignal (ts) wiegt rund an deren Aus gang die synchronisierte Impulsfolge (fi) auftritt, - der Überlaufausgang (ao) des zweiten Addierers (ad2) liegt an der niederstwertigen Stelle (lb) des ersten Eingangs eines dritten Addierers (ad3), dessen zweiter Eingang an den m-p restlichen Stellen (gb) des Tief pass-Ausgangs angeschlossen ist, wobei dem dritten Eingang des dritten Addierers (ad3) der ganzzahlige Teil des Sollwerts der Teilungszahl zugeführt ist und wobei dessen Ausgang am Vorwahl-Eingang (ev) des Vorwahl-Zählers (vz) liegt, - der trnahitingang (eu) des dritten Pufferspeichers (ps3) ist mit einem der vor dem Höchstzählerstand-Ausgang (am) liegenden Zählerstand-Ausgänge (an) des Vorwahl Zählers (vz) verbunden, - zur Ableitung des Schaltsignals aus dem Frequenzteiler (fit) ist der Ausgang des dritten Addierers (ad3) mit dem ersten Eingang eines ersten Koinzidenzgatters (kgl) bzw. über einen Durch-Zwei-Dividierer (2d) mit dem ersten Eingang eines zweiten Koinzidenzgatters (kg2) verbunden, an deren jeweiligem zweitem Eingang die Zählerstand-Ausgänge des Vorwahlzählers (vz) ange schlossen sind, wobei deren jeweiliger Ausgang am Addier-bzw. Subtrahier-Bedingungseingang (ae, es) des Addierer/Subtrahierers (a/s) liegt, und - am Divisor-Eingang (dr) des ersten Dividierers (dl) liegt der Zahlenwert 2p 2. Abwandlung der Digitalschaltung nach Anspruch 1 für zu verarbeitende negative FBAS-Signale, gekennzeichnet durch folgende Merkmale: - die Schwellwertstufe (ws) ist durch eine Subtrahier/ Invertierungsstufe (iv) ersetzt, deren erster Ein gang am Ausgang des Analog-Digital-Wandlers (aw) und deren zweiter Eingang am Ausgang der Schwarzpegel Messstufe (sm) liegt und die aus dem digitalen FBAS Signal (val) und dem digitalen Schwarzwert-Signal (sw') ein vom Horizontal-Synchronsignal (hs) befreites Signal (v2) nach der Formel bildet: : EMI17.1 und - der Ausgang der Schwarzwert-Messstufe (sm) liegt am Minuend-Eingang (m) und der Ausgang des ersten Puffer speichers (psl) am Subtrahend-Eingang (s) des Sub trahierers (st), dessen Übernahmeeingang (eu) am Minuend-kleiner-Subtrahend-Ausgang (m < s) des ersten Komparators (kl) angeschlossen ist (Fig. 3). 3. Digitalschaltung nach Anspruch 1 oder 2, gekennzeichnet, durch folgende Merkmale: - der Ausgang der Schwarzpegel-Messstufe (sm) liegt am Minuend-Eingang (m) eines zweiten Komparators (k2), dessen Subtrahend-Eingang .(s) der Schwarzpegel-Soll wert (sw) zugeführt ist und dessen Minuend-grösser Subtrahend-Ausgang (m > s) am ersten Eingang eines UND-Gatters (u) liegt, dessen zweitem Eingang in jeder Zeile ein während des hinter dem Burst liegen den restlichen Schwarzschulterteils (hintere Schwarz schulter) auftretender Impuls (sp) zugeführt ist, - der Ausgang des UND-Gatters (u) ist mit dem Steuer eingang eines mit einem Pol am Schaltungsnullpunkt liegenden elektronischen Schalters (sc) verbunden, dessen anderer Pol über einen ersten Widerstand (wl) am Eingang des Analog-Digital-Wandlers (aw) ange schlossen ist, von dem ein zweiter Widerstand (w2) zu einer Betriebsgleichspannungsquelle (ub) führt, und - dass FBAS-Signal ist dem Eingang des Analog-Digital Wandlers (aw) über einen Kondensator (c) zugeführt (Fig. 4). 4. Digitalschaltung nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, dass zwischen dem Ausgang der Schwellwertstufe (ws) bzw. dem der Subtrahier/Inver tierungsstufe (iv) und dem Eingang des Addierer/Sub trahierers (a/s) ein Mehrfach-UND-Gatter (mu) mit einem gegenüber der Anzahl an Ausgangsleitungen der Schwell wertstufe (ws) bzw. der Subtrahier/Invertierungsstufe (iv) weiteren Eingang liegt,dem ein während der Synchron impulse(hs) auftretender und diese um i 1 jis über lappender Störunterdrückungsimpuls (rp) zugeführt ist.

Inventors: BACKES, REINER, DIPL.-ING., ELMIS, HERBERT, DIPL.-ING.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1983
Main classification: H04N5
IPC codes: H04N9, H04N5, H04N11