CIRCUIT FOR TESTING ELECTRICAL DEVICES, ESPECIALLY ELECTRONIC ONES

Abstract: 1. A circuit arrangement for testing electrical, in particular electronic devices, with a computer (R) which, on the basis of a test programme, produces test words which are fed to the object (P) to be tested, where the signals emitted from the object (P) to be tested are fed via an input/output unit to the computer (R) for purposes of analysis, and with a bus system (ACD) which is connected both to the computer (R) and to a store (S1), characterised in that a further input/output unit (EA1), which is connected to one or more than one peripheral device, can be connected to this bus system (ACD), that moreover a second bus system (A'C'D') is provided which can be connected to a second store (S2) and to the input/output unit (EA2) which is assigned to the object (P) to be tested, where said input/output unit (EA2) can be controlled by the computer (R), and that a bus decoupling device (BT) which can be controlled by the computer (R) connects the first bus system (ACD) to the second bus system (A'C'D').

Description: Schaltungsanordnung zum Prüfen von elektrischen insbesondere elektronischen Einrichtungen Die vorliegende Erfindung betrifft eine Schaltungsanordnung gemäss dem Oberbegriff des Patentanspruches 1. Die Prüfung elektrischer, insbesondere elektronischer Einrichtungen in Echtzeit erfordert in vielen Fällen Testgeräte mit hoher Testablaufgeschwlndigkeit. Beispielsweise beim Prüfen von PCM 30/32-Einrichtungen müssen jeweils in einem Zyklus von 125 psec 32 e-bit Prüfworte aufgearbeitet, dem Prüfling zugeführt und darüber hinaus noch 32 vom Prüfling abgegebene Signale empfangen und analysiert werden. Bei bekannten Anordnungen werden für Aufbereitung und Analyse der Testsignale üblicherweise ultraschnelle und daher kostspielige Rechner oder Mehrrechnersysteme eingesetzt. Sofern auf das Erfordernis einer Prüfung in Echtzeit verzichtet werden kann, genügt ein verhältnismässig langsamer Rechner, so dass der Prüfvorgang mit einer gegenüber der Arbeitsgeschwindigkeit des Prüflings wesentlich kleineren Geschwlndigkeit abläuft. Eine Prüfung ist jedoch um so aussagekräftiger, je besser die Bedingungen des Testablaufes mit demjenigen eines normalen Arbeitsablaufes übereinstimmen. Eine weitere mögliche Lösung besteht darin, die Prüfworte mit dem Rechner vor dem eigentlichen Prüfvorgang aufgrund eines Prüfprogrammes zu generieren, in einem Arbeitsspelcher abzuspeichem und mittels eines extemen Taktgebers dem Prüfling mit dessen Arbeitsgeschwindigkeit zuzuführen. Der Datenaustausch erfolgt hierbei über ein Signalleitungen aufweisendes Bussystem, an das Rechner, Speicher und weitere Einheiten angeschlossen sind. Wenn eine hohe Uebertragungsgeschwindigkeit verarbeitet werden muss, wie des wie erwähnt beispielsweise beim Prüfen von PCM 30/32-Einrichtungen zutrifft, ist die Belastung des Bussystems infolge der häufigen Belegung durch den extem gesteuerten Prüfvorgang äusserst hoch. Dadurch hat der Rechner während eines Prüfvorganges kaum die MöglichkeK, das Bussystem zu belegen, so dass er während dieser Zeit für andere Aufgaben nur beschränkt eingesetzt werden kann. Zudem ist bei einer solchen Lösung eine aufwendige Ueberwachungseinrichtung erforderlich, die die einzelnen Signalleitungen des Bussystems nach Prioritätskriterien entweder dem Rechner oder der mit dem Taktgeber ausgerüsteten Schreib-/Leselogik zutelit. Die der Erfindung zugrundeliegende Aufgabe besteht darin, mit möglichst einfachen Mitteln eine Schaltungsanordnung gemäss dem Oberbegriff des Patentanspruches 1 zu schaffen, die die Prüfung von Prüflingen bei deren normalen Arbeitsgeschwindigkeiten erlaubt, wobei das Testgerät einen Rechner mit wesentlich langsamerer Arbeitsgeschwindigkeit aufweisen kann und eine uneingeschränkte Ausnützung der Rechnerleistung auch während eines Prüfablaufes ermöglicht. Diese Aufgabe wird mit einer Schaltungsanordnung gemäss dem kennzeichnenden Teil des Patentanspruches 1 gelöst. Im folgenden wird die Erfindung anhand einer Zeichnung beispielsweise näher erläutert. Es zeigen: Fig.1 das Blockschaltbiid einer erfindungsgemässen Schaltungsanordnung Fig.2 das Blockschaltbild einer Bustrenneinrichtung In Fig.1 ist eine erfindungsgemässe Schaltungsanordnung schematisch dargestellt. Diese enthält ein erstes Bussystem ACD, an dem ein Rechner R sowie eine mit peripheren Einheiten - beispielsweise mit einem eine Eingabetastatur aufweisenden Datensichtgerät DS und einem Drucker DR - verbundene und als Schnittstelle zu diesen dienende erste Eingabe-/Ausgabeeinheit EA1 sowie ein erster Speicher S1 angeschlossen sind. Das erste Bussystem ACD führt über eine Bustrenneinrichtung BT zu einem zweiten Bussystem A C D, an welches ein zweiter Speicher S2 und eine zweite mit dem jeweiligen Prüfling P verbundene und als Schnittstelle zu diesem dienende Eingabe-/Ausgabeeinheit EA2 angeschlossen ist. Vom Recher R führt eine Steuerleitung f1 zur Bustrenneinrichtung BT und eine weitere Steuerleitung f2 zur zweiten Eingabe-/Ausgabeeinheit EA2. Schliesslich ist noch eine Rückmeidungsleitung g vorhanden, die die zweite Steuereinheit EA2 mit dem Rechner R verbindet. Die Steuerleitung f2 sowie die Rückmeldungsleitung g sind ausserhalb der Bussysteme ACD bzw. A C D geführt, da die entsprechenden Signale auch dann übertragen werden müssen, wenn die Bussysteme ACD und A C D entkoppelt sind. Die in der Figur eingezeichneten Pfeile zeigen die Richtung des Informationsflusses. Im Rechner R, der mit einem handelsüblichen Mikroprozessor ausgerüstet ist, werden aufgrund eines Prüfprogrammes die Prüfworte für den folgenden Prüfvorgang erzeugt und im ersten Speicher S1 abgespeichert. Wenn von der zweiten Eingabe-/Ausgabeeinheit EA2 über die Leitung g ein Prüfendesignal gesendet wird, gibt der Rechner R über die Leitung f1 einen Durchschaltebefehl an die Bustrenneinrichtung BT. Im zweiten Speicher S2 vorhandene Prüfdaten werden zu Analysezwecken über die Bussysteme A C D und ACD In den Rechner übertragen. Vor Beginn eines Prüfablaufes werden die vorbereiteten Prüfsignale auf den zweiten Speicher 52 übertragen. Im Anschluss daran erteilt der Rechner R über die Leitung fl einen Trennbefehl an die Bustrenneinrichtung BT und die beiden Bussysteme ACD und A C D werden getrennt. Infolgedessen hat die zweite Eingabe-/Ausgabeeinheit EA2 den Speicher S2 über das zweite Bussystem A'C'D' für den Testablauf frei zur Verfügung. Auf einen vom Rechner R über die Leitung f2 abgegebenen Startimpuis wird der eigentliche Prüfablauf eingeleitet, bei dem die zweite Eingabe-/Ausgabeeinheit EA2 die im zweiten Speicher S2 abgespeicherten Prüfsignale liest, sie zum Prüfiing P überträgt und die vom Prüfling P abgegebenen Prüfdaten in den zweiten Speicher 52 schreibt. Dadurch, dass die beiden Bussysteme ACD und A'C'D' trennbar sind, wird zudem erreicht, dass das mit dem Rechner R verbundene Bussystem ACD ersterem zur freien Verfügung steht und somit während eines Testablaufes für beliebige, gegebenenfalls auch vom Prüfvorgang unabhängige Aufgaben eingesetzt werden kann. In Fig.2 ist der Aufbau einer Bustrenneinrichtung BT beispielsweise dargestellt. Die Bussysteme ACD bzw. A'C'D' sind in als Bus bezeichnete Leitungsgruppen unterteilt. Je nach Signalart ist eine Leitung einem Adressbuss A bzw. A, einem Steuerbus C bzw. C oder einem Datenbus D bzw. D zugeordnet. Ein Bustreiber T1 - wobei unter Bustreiber signalverstärkende Elemente verstanden werden - verbindet den Adressbus A des ersten Bussystems ACD mit dem Adressbus A des zweiten Bussystems AuCuDI. Ein Bustreiber T2 verbindet den Datenbus D des ersten Bussystems ACD mit dem Datenbus D des zweiten Bussystems A'C'D' und ein Bustreiber T3 verbindet den Steuerbus C des ersten Bussystems ACD mit dem Steuerbus C des zweiten Bus systems A'C1D'. Beim Adressbus A und beim Steuerbus C erfolgt der Informatlonsfluss nur in einer Richtung (unidlrektional). Beim Datenbus D bzw. D erfolgt der Informa tionsfluss in beiden Richtungen (bidirektional). Der Bustreiber T2 ist deshalb für bidirektionalen Betrieb ausgelegt und weist einen Steuereingang F auf, über welchen die Richtung des Informationsflusses wählbar ist. Diese wird bestimmt durch den Zu stand der im Steuerbus C enthaltenen, Schreibbefehle übertragenden Busleitung ClU. Die Bustreiber T1, T2 und T3 welsen zum Trennen bzw. Verbinden der beiden Bussysteme ACD bezw. A'C'D' je einen Steuereingang E auf. Die Steuereingänge E der Bustreiber T1 und T3 sind direkt, derjenige des Bustreibers T2 über eine UND-Verknüpfung G1 mit einer Steuerleitung 11 verbunden. Der andere Eingang der UND-Verknüpfung G1 ist mit dem Ausgang einer ODER-Verknüpfung G2 verbunden, an deren Eingängen die Steuerbusleitung C1 und eine ebenfalls Im Steuerbus C enthaltene, Lesebefehle übertragende Steuerbusleitung C2 angeschlossen sind. Der Bustreiber T2 ist demzufolge nur durchgeschaltet, wenn einerseits ein Durchschaitesignal auf der Steuerleitung f1 und andererseits ein Schreib- oder Lesesignal auf dem Steuerbus C des Speichers vorliegt. Dadurch, dass der Bustreiber T2 nur während der effektiven Zelt eines Lese- oder Schreibvorganges durchschaltbar ist, wird erreicht, dass die Ausgänge in den Zeitabschnitten zwischen einem Lese- oder einem Schreibvorgang hochohmig sind. Auf diese Weise können Einschwingvorgänge besser beherrscht werden, als wenn der Bustreiber T2 direkt von einer Durchlassrichtung in die andere umgeschaltet würde. Obwohl die Schreib- oder Lesebefehle des Rechners auf den Steuerbusleitungen C1 bzw. C2 als Durchschaltekriterien für die Bustrenneinrichtung BT dienen, ist dennoch zusätzlich ein eigentlicher Durchschaltebefehl des Rechners R erforderlich, da auf den Steuerbusleitungen C1 und C2 auch Schreib- bzw. Lesebefehle der zweiten Eingabe-/Ausgabeeinheit EA2 übertragen werden. Diese Befehle würden über die ODER-Verknüpfung G2 ebenfalls eine Verbindung des ersten Bussystems ACD mit dem zweiten Bussystem A'C'D' bewirken, und zwar gerade dann, wenn der Rechner R und die zweite Eingabe-/Ausgabeeinheit EA2 getrennt arbeiten sollten. Eine gegenseitige Störung wäre dann unvermeidlich. Auf eine Darstellung des Aufbaus der Eingabe-/Ausgabeeinheit EA2 wird verzichtet. Sie hat lediglich die Aufgabe, Prüfsignale aus dem Speicher S2 auszulesen und zum Prüfling zu senden sowie die vom Prüfling abgegebenen Prüfsignale zu empfangen und in den Speicher 52 zu schreiben. Der Aufbau derartiger Eingabe-/Ausgabeelnheiten wird als bekannt vorausgesetzt. Sle können mit kombinatorischen Schaltungen oder mit Zählern und programmierbaren Festwertspeichem aufgebaut werden. Im letzteren Fall sind die Befehle (insbesondere Schreib- und Lesebefehle) im Festwertspeicher gespeichert und werden mittels eines Zählers adressiert, der durch einen internen oder auch einen extemen - beispielsweise im Prüfling enthaltenen - Taktgeber und durch ebenfalls im Festwertspeicher S2 gespeicherte Steuersignale gesteuert wird.

Claims: PATENTANSPRUECHE 1. Schaltungsanordnung zum Prüfen elektrischer, insbesondere elektronischer Geräte, in der in einem Rechner aufgrund eines Prüfprogrammes Prüfworte erzeugt, dem jeweiligen Prüfling zugeführt und die vom Prüfling abgegebenen Signale an den Rechner geleitet und dort ausgewertet werden, d a d u r c h g e k e n n z e i c h n e t , dass ein erstes Bussystem (ACD) vorhanden ist, an dem der Rechner (R) sowie ein erster Speicher (S1) angeschlossen ist und eine mit einem oder mehreren peripheren Geräten verbundene erste Eingabe-/Ausgabeeinheit (ei1) anschliessbar ist, dass ein zweites Bussystem (A'C'D') vorhanden ist, an dem ein zweiter Speicher (SP2) sowie - über eine durch den Rechner (R) steuerbare zweite Eingabe-/Ausgabeeinheit (EA2) - der jeweilige Prüfling (P) anschliessbar ist und dass eine durch den Rechner (R) steuerbare Bustrenneinrichtung (BT) das erste Bussystem (ACD) mit dem zweiten Bussystem (A'C'D') verbindet. 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e 1 c h n e t dass in der Bustrenneinrichtung (BT) Bustreiber (T1, T2, T3) aufweisende Durchschalteelemente vorhanden sind. 3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e ic h n e t dass der Steuereingang (E) des Datenbustreibers (T2) mit dem Ausgang einer UND-Verknüpfung (G1) verbunden ist, deren Eingänge über eine Steuerleitung (f 1) mit dem Rechner (R) und mit dem Ausgang einer ODER-Verknüpfung (G2) verbunden sind, welche ODER-Verknüpfung (G2) eingangsseitig mit den der Uebertragung von Schreibund Lesebefehlen dienenden Leitungen (C1, C2') eines Steuerbusses (C') des zweiten Bussystems (A, C, D' > verbunden ist.

Inventors: GOLDSTEIN, PETER, HOFMANN, FRANZ
Applicants: SIEMENS AKTIENGESELLSCHAFT, SIEMENS-ALBIS AKTIENGESELLSCHAFT
Application year: 1983
Main classification: G01R31
IPC codes: G01R31