CIRCUITRY FOR ADDRESSING COMPONENT GROUPS

Abstract: 1. A circuit arrangement for addressing assemblies with address receivers arranged at the individual assemblies, characterised in that the receivers comprise an additive logic-linking component (B, A) having two inputs (E1, E2) for a coded address signal on the one hand and for a digital change signal, identical for all receivers, on the other hand, and having two outputs (E, D) on the one hand for the address signal which is changed in accordance with the logic-linking and the change signal and on the other hand for a decoded signal which corresponds to a predetermined value of the address signal which is changed in the receiver, and that the address signal outputs (E) of preceding receivers are connected to the address signal inputs (E1) of following receivers.

Description: Schaltungsanordnung zur Adressierung von Baugruppen Die Erfindung betrifft eine Schaltungsanordnung zur Adressierung von Baugruppen mit an den einzelnen Baugruppen angeordneten Adressenempfängern. Die US-Patentschrift 37 84 910 beschreibt ein in einander untergeordneten Ebenen anwählbares Verdrahtungsprüfsystem. Derartige Prüfsysteme dienen beispielsweise dazu, die ordnungsgemässe Verdrahtung einer Vielzahl von Verdrahtungsstützpunkten festzustellen. Einzelne dieser Vielzahl von Stützpunkten sind durch Verdrahtungszüge zu Netzwerken verbunden. Die fehlerfreie Verbindung der Verdrahtungsstützpunkte dieser Netzwerke und deren gegenseitige Isolierung müssen für jeden Verdrahtungsstützpunkt nachgeprüft werden. Dazu müssen die Verdrahtungsstützpunkte, die gleichzeitig die Prüfpunkte eines Prüflings bilden, einzeln anwählbar sein. Oft handelt es sich um eine Anzahl von Prüfpunkten in der Grössenordnung von 100 000 oder mehr. Müsste eine solche Anzahl von Prüfpunkten unmittelbar angewählt werden, so wären dazu bei paralleler Adressierung sehr viele Leitungen erforderlich, die den Prüfpunkten zugeordnete Prüfpunktschaltkreise des PrUfsystems mit dem Interface eines Rechners zu verbinden hätten. Eine serielle Adressierung würde sehr viel Zeit erfordern. In der erwähnten US-Patentschrift wird deshalb eine hierarchische Adressierung vorgeschlagen. Dabei werden jeweils acht den Prüfpunkten zugeordnete Prüfschaltkreise zusammengefasst und diese Gruppenschaltkreise jeweils mit einem eigenen Decodierer zum Adressieren der Prüfschaltkreise versehen. Von diesen Achtergruppen werden dann jeweils wieder dreizehn zu einer Baugruppe zusammengefasst, die ihrerseits wieder einen eigenen Decodie rer zur Adressierung ihrer Gruppenschaltkreise enthält. Die Baugruppen selbst sind beim Gegenstand der US-Patentschrift seriell adressierbar. Als Adressenempfänger, die an der Baugruppe angeordnet sind, dienen jeweils zwei Stufen eines Schieberegisters. Durch das Verschieben eines Eingangssignals des Schieberegisters mit einer Taktimpulsfolge werden die einzelnen Baugruppen der Reihe nach angewählt oder adressiert. Beim bekannten Stand der Technik wirkt die Ansteuerung der einzelnen Baugruppen durch ein Schieberegister wie eine Anwahl durch einen Drehschalter. Es kann keine Baugruppe angewählt werden, ohne dass vorher die vorausgehenden Baugruppen angewählt worden sind. Die Geschwindigkeit ist ausserdem abhängig von der Taktimpulsfrequenz. Mit der Erfindung sollte eine Schaltungsanordnung zur Adressierung von Baugruppen geschaffen werden, mit der einzelne Baugruppen selektiv angewählt werden können, ohne dass dazu ein bei einer grossen Anzahl von Baugruppen aufwendiger Decodierer notwendig wird. Die Lösung dieser Aufgabe ist bei einer eingangs genannten Schaltungsanordnung gemäss der Erfindung dadurch gekennzeichnet, dass die Empfänger aus additiven Verknüpfungsgliedern mit zwei Eingängen für ein codiertes Adressensignal einerseits und ein für alle Empfänger gleiches digitales Änderungssignal andererseits und zwei Ausgängen für das nach Massgabe der Verknüpfung und des Änderungssignals veränderte Adressensignal einerseits und für ein einem vorgegebenen Wert des im Empfänger veränderten Adressensignals entsprechendes decodiertes Signal andererseits bestehen und die Adressensignalausgänge von vorhergehenden Empfängern mit den Adressensignaleingängen von nachfolgenden Empfängern verbunden sind. Mit der Schaltungsanordnung nach der Erfindung ist eine selektive Anwahl einzelner Baugruppen möglich, ohne dass dafür ein Decodierer mit ebenso vielen Ausgängen wie Baugruppen erforderlich wird. Die für die Anwahl benötigte Zeit ist nicht mehr abhängig von der Taktfrequenz einer Taktimpulsfolge für ein Schieberegister, sondern nur noch von der Laufzeit der Signale durch die additiven Verknüpfungsglieder, die den einzelnen Baugruppen zugeordnet sind. Bei einem Ausführungsbeispiel der Erfindung bestehen die additiven Verknüpfungsglieder aus Subtrahierern. Der der ersten Baugruppe zugeordnete Adressenempfänger erhält ein codiertes Adressensignal, das aus der Ordnungszahl des anzuwählenden Empfängers besteht. Das für jeden Empfänger gleiche Änderungssignal besteht aus dem gesetzten Bit geringster Wertigkeit. Als decodiertes Signal dient der Wert Null des veränderten Adressensignals, der als Ergebnis der Subtraktion im Subtrahierer des angewählten Empfängers auftritt. Als decodiertes Signal kann auch das Signal Borrow = 1 des Subtrahierers verwendet werden, das in dem auf den angewählten Empfänger folgenden Empfänger auftritt. Um dieses Signal für die gleiche Adresse zu benutzen, muss das in den ersten Empfänger eingegebene codierte Adressensignal aus der Ordnungszahl des anzuwählenden Empfängers weniger Eins bestehen. Bei einem anderen Ausführungsbeispiel der Erfindung sind Addierer als additive Verknüpfungsglieder in den Adressenempfängern verwendet. Das dem ersten Empfänger bei diesem Ausführungsbeispiel aufgegebene codierte Adressensignal besteht aus der zur Ordnungszahl des anzuwählenden Empfängers bezüglich der Anzahl der Empfänger komplementären Zahl. Das Änderungssignal besteht aus dem gesetzten Bit geringster Wertigkeit, und das decodierte Signal wird aus einem der Anzahl der Empfänger entsprechenden Wert des veränderten Adressensignals gebildet. Dabei ist vorausgesetzt, dass die Bitbreite des Addierers gleich der Anzahl der anwählbaren Empfänger ist. Bei einer etwas abgeänderten Betriebsweise besteht das dem ersten Empfänger aufgegebene codierte Adressensignal aus der zur Ordnungszahl des anzuwählenden Empfängers bezüglich der Anzahl der Empfänger komplementären Zahl, die jedoch um Eins vermehrt ist. Das decodierte Signal wird dann aus dem Signal Carry = 1 des Addierers abgeleitet. Ein drittes Ausführungsbeispiel einer Schaltungsanordnung zur Adressierung von Baugruppen mit an den einzelnen Baugruppen angeordneten Adressenempfängern weist Empfänger auf, die je einen Vergleicher und einen Subtrahierer umfassen. An einen von zwei Eingängen jedes Vergleichers ist dabei parallel ein codiertes Adressensignal gelegt. Der andere Eingang jedes Vergleichers ist mit dem Ausgang des ihm zugeordneten Subtrahierers verbunden, an dessen Minuendeneingang jeweils der Ausgang des Subtrahierers eines vorhergehenden Empfängers angeschlossen ist. An den Subtrahendeneingängen aller Subtrahierer ist das Bit geringster Wertigkeit gesetzt. Dabei ist an den Minuendeneingang des ersten der hintereinandergeschalteten Subtrahierer immer die höchste Adresse plus Eins gelegt. Bei Übereinstimmung der im Vergleicher miteinander verglichenen Signale gibt dieser ein decodiertes Signal ab. Die Erfindung wird an drei Figuren erläutert, die jeweils Blockschaltbilder dreier Ausführungsformen der Erfindung darstellen. In Figur 1 sind drei Baugruppen 1, 2 und 3 eines Verdrahtungsprüfers über ein Interface 4 eines Mikroprozessors, der zum Verdrahtungsprüfer gehört, anwählbar. Die zweite Baugruppe steht stellvertretend für mehrere Baugruppen, die zwischen der ersten Baugruppe 1 und der letzten Baugruppe 3 liegen. Die Adressen für die Baugruppen weisen jeweils n Bits auf, die Zahl n richtet sich dabei nach der Anzahl der Baugruppen. Die Baugruppen 1 ... 3 können über Adressenempfänger angewählt werden, die auf den Baugruppen angeordnet sind. Die Adressenempfänger bestehen aus additiven Verknüpfungsgliedern B mit jeweils zwei Eingängen El und E2 und zwei Ausgängen E und D. Die Ausgänge E von vorhergehenden Adressenempfängern sind mit n Bitleitungen mit den Eingängen El von nachfolgenden Adressenempfängern verbunden. Der Eingang El des ersten Adressenempfängers steht mit den Bitausgängen des Interface 4 in Verbindung. Die additiven Verknüpfungsglieder B, aus denen die Adressenempfänger bestehen, sind im Ausführungsbeispiel nach der Figur 1 Subtrahierer. Die Eingänge Ei sind dabei die Minuendeneingänge und die Eingänge E2 die Subtrahendeneingänge. An den Eingängen El liegen jeweils das Adressensignal bzw. nach der ersten Baugruppe das veränderte Adressensignal. An den Eingängen E2 ist jeweils das Bit geringster Wertigkeit gesetzt. Am Ausgang D liegt im Falle der adressierten Baugruppe ein vorgegebener Wert des im Empfänger veränderten Adressensignals als decodiertes Signal an. Soll z. B. mit einem 8 Bit umfassenden Adressensignal die fünfte Baugruppe adressiert werden, so lautet die Adresse in binärer Schreibweise: EMI5.1 Am Adressenempfänger der Baugruppe 1 liegen dann folgende Signale: am Eingang El am Eingang E2 am Ausgang E EMI5.2 In Klammern sind jeweils die dekadischen Werte der binären Signale angegeben. Für die zweite Baugruppe liegt am Signaleingang Ei am Signaleingang E2 am Ausgang E EMI6.1 Für die fünfte Baugruppe sind die Signale am Eingang Ei am Eingang E2 am Ausgang E EMI6.2 Für eine sechste Baugruppe liegen am Eingang El am Eingang E2 EMI6.3 In der folgenden Tabelle sind fUr die Adressenempfänger der ersten bis sechsten Baugruppe Signale angegeben, die an einem an den Adressenempfängern der Figur nicht dargestellten dritten Ausgang Borrow und an dem Ausgang E anliegen. Borrow E Baugruppe 1. Baugruppe 2. Baugruppe 5. Baugruppe 6. EMI6.4 Aus dieser Tabelle ist ersichtlich, dass das Decodiersignal am Ausgang D des Adressenempfängers der angewählten Baugruppe sowohl aus dem Signal E = ç als auch aus dem Signal Borrow = 1 abgeleitet werden kann. Im ersten Fall stimmt die adressierte Baugruppe mit der decodierten Baugruppe überein. Im zweiten Fall muss das ursprüngliche Adressensignal um Eins vermindert werden, um die anzuwählende Baugruppe zu erreichen. Das Ausführungsbeispiel nach der Figur 2 stimmt äusserlich weitgehend mit dem Ausführungsbeispiel nach der Figur 1 überein, jedoch ist das als Adressenempfänger den einzelnen Baugruppen zugeordnete additive Verknüpfungsglied A beim Ausführungsbeispiel nach der Figur 2 ein Addierer. Als dem Eingang El des ersten Adressenempfängers zugeführtes codiertes Adressensignal dient die zur Ordnungszahl des anzuwählenden Empfängers bezüglich der Anzahl der Empfänger komplementäre Zahl. Am Eingang E2 ist wieder das Bit geringster Wertigkeit gesetzt. Der Ausgang E eines vorhergehenden Empfängers ist mit dem Eingang El eines nachfolgenden Empfängers verbunden. Am Ausgang D ist ein decodiertes Signal abnehmbar, das einem der Anzahl der Empfänger entsprechenden Wert des veränderten Adressensignals entspricht. Soll z. B; mit einem 8 Bit umfassenden Adressensignal die fünfte Baugruppe einer Schaltungsanordnung nach Figur 2 adressiert werden, so lautet die Adresse in binärer Schreibweise: EMI7.1 An den Eingängen El und E2 sowie am Ausgang E des Adressenempfängers der Baugruppe 1 liegen dann folgende Signale: am Eingang El am Eingang E2 am Ausgang E EMI7.2 In Klammern sind jeweils wieder die dekadischen Werte der binären Signale angegeben. Bei der zweiten Baugruppe liegt am Signaleingang E7 am Signaleingang E2 am Ausgang E EMI7.3 Für die fünfte Baugruppe lauten die entsprechenden Signale: am Eingang El am Eingang E2 am Ausgang E EMI8.1 Bei einer sechsten Baugruppe liegen am Eingang El am Eingang E2 am Ausgang E EMI8.2 In der folgenden Tabelle sind für die Adressenempfänger der ersten bis sechsten Baugruppe (wobei die dritte und vierte Baugruppe der Einfachheit halber weggelassen wurde) Signale angegeben, die an einem an den Adressenempfängern der Figur 2 nicht dargestellten dritten Ausgang Carry und an dem Ausgang E anliegen. Für den Ausgang E wurden der kürzeren Schreibweise wegen dekadische Zahlen verwendet. Carry E EMI8.3 Aus der Tabelle ist ersichtlich, dass das Decodiersignal am Ausgang D des Adressenempfängers der angewählten Baugruppe sowohl aus dem Signal E = 255, also der bei 8 Bit höchstmöglichen Adresse, als auch aus dem Signal Carry = 1 der auf die anzuwählende Baugruppe nächstfolgenden Baugruppe abgeleitet werden kann. Im zweiten Fall muss jedoch das in den Adressenempfänger der ersten Baugruppe einzuspeisende codierte Adressensignal um Eins vermehrt werden, damit die anzuwählende Baugruppe erreicht wird. Auch in der Figur 3 sind drei Baugruppen 1, 2 und 3 eines Verdrahtungsprüfers über ein Interface 4 eines Mikroprozessors, der zum Verdrahtungsprüfer gehört, anwählbar. Die Adressen für die Baugruppen weisen jeweils n Bits auf, die Zahl n richtet sich dabei nach der Anzahl der Baugruppen. Die Baugruppen 1 ... 3 können über Adressenempfänger angewählt werden, die auf den Baugruppen angeordnet sind. Die Adressenempfänger bei diesem Ausführungsbeispiel der Erfindung bestehen aus je einem Vergleicher V und einem additiven Verknüpfungsglied F. Das Verknüpfungsglied F ist ein Subtrahierer. An Eingängen E3 der Vergleicher V liegen parallel Bitausgänge des Interface 4 für das Adressensignal. Der Ausgang E der additiven Verknüpfungsglieder F ist jeweils mit einem zweiten Eingang E4 des zugeordneten Vergleichers verbunden. Ausserdem liegen die Ausgänge E von vorangehenden additiven Verknüpfungsgliedern an den Eingängen El nachfolgender Verknüpfungsglieder. An Eingängen E2, den Subtrahendeneingängen der additiven Verknüpfungsglieder F, ist jeweils das Bit geringster Wertigkeit gesetzt. An den Eingang El des der Baugruppe 1 zugeordneten additiven Verknüpfungsgliedes ist ein Signal gelegt, das der grösstmöglichen Adresse plus Eins entspricht. Das Resultat der Subtraktion in jedem additiven Verknüpfungsglied F wird mit dem am Eingang E3 des entsprechenden Vergleichers V liegenden Adressensignal verglichen. Bei übereinstimmenden Signalen gibt der Vergleicher V an seinem Ausgang D ein decodiertes Signal ab. 6 Patentansprüche 3 Figuren

Claims: Patentansprüche 1. Schaltungsanordnung zur Adressierung von Baugruppen mit an den einzelnen Baugruppen angeordneten Adressenempfängern, d a du r c h g e k e n n z e i c h n e t , dass die Empfänger aus additiven Verknüpfungsgliedern (B, A) mit zwei Eingängen (El, E2) für ein codiertes Adressensignal einerseits und ein für alle Empfänger gleiches digitales Änderungssignal andererseits und zwei Ausgängen (E, D) für das nach Massgabe der Verknüpfung und des Änderungssignals veränderte Adressensignal einerseits und für ein einem vorgegebenen Wert des im Empfänger veränderten Adressensignals entsprechendes decodiertes Signal andererseits bestehen und die Adressensignalausgänge (E) von vorhergehenden Empfängern mit den Adressensignaleingängen (Ei) von nachfolgenden Empfängern verbunden sind. 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Verknüpfungsglieder (B) Subtrahierer sind, das dem ersten Empfänger aufgegebene codierte Adressensignal aus der Ordnungszahl des anzuwählenden Empfängers und das Änderungssignal aus dem gesetzten Bit geringster Wertigkeit besteht und dass das decodierte Signal dem Wert Null des veränderten Adressensignals entspricht. 3. Schaltungsanordnung nach Anspruch 2, dahingehend abge ändert, dass das dem ersten Empfänger aufgegebene codierte Adressensignal aus der um Eins verminderten Ordnungszahl des anzuwählenden Empfängers besteht und dass das decodierte Signal aus dem Signal Borrow = 1 des Subtrahierers abgeleitet ist. 4. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Verknüpfungsglieder (A) Addierer sind, das dem ersten Empfänger aufgege bene codierte Adressensignal aus der zur Ordnungszahl des anzuwählenden Empfängers bezüglich der Anzahl der Empfänger komplementären Zahl und das Änderungssignal aus dem gesetzten Bit geringster Wertigkeit besteht und dass das decodierte Signal einem der Anzahl der Empfänger entsprechenden Wert des veränderten Adressensignals entspricht. 5. Schaltungsanordnung nach Anspruch 4, dahingehend abge ändert, dass das dem ersten Empfänger aufgegebene codierte Adressensignal aus der zur Ordnungszahl des anzuwählenden Empfängers bezüglich der Anzahl der Empfänger komplementären Zahl, die um Eins vermehrt ist, besteht und dass das decodierte Signal aus dem Signal Carry = 1 des Addierers abgeleitet ist. 6. Schaltungsanordnung zur Adressierung von Baugruppen mit an den einzelnen Baugruppen angeordneten Adressenempfängern, d a d u r c h g e k e n n z e i c h n e t , dass die Empfänger je einen Vergleicher (V) und einen Subtrahierer (F) umfassen und an einen (E3) von zwei Eingängen jedes Vergleichers (V) parallel ein codiertes Adressensignal gelegt ist und der andere Eingang (E4) jedes Vergleichers (V) mit dem Ausgang (E) des ihm zugeordneten Subtrahierers (F) verbunden ist, an dessen Minuendeneingang (El) jeweils der Ausgang (E) des Subtrahierers (F) eines vorhergehenden Empfängers angeschlossen ist und an den Subtrahendeneingängen (E2) aller Subtrahierer (F) das Bit geringster Wertigkeit gesetzt ist, wobei an den Minuendeneingang (E1) des ersten der hintereinandergeschalteten Subtrahierer (F) immer die höchste Adresse plus Eins gelegt ist, und dass der Ausgang (D) des Vergleichers (V) bei Übereinstimmung der verglichenen Signale ein decodiertes Signal abgibt.

Inventors: KOLLET, RENE, DIPL.-ING., Kollet, René, Dipl.-Ing.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1983
Main classification: G01R31
IPC codes: G01R31