SYNCHRONISATION SUPERVISING METHOD AND DEVICE IN A TIME DIVISION MULTIPLEX SYSTEM

Abstract: 1. A method of monitoring the synchronisation of a t.d.m. system and of initiating resynchronisation at a predetermined value of the frequency of non-conformity between an expected frame code word and the bit pattern actually occuring at this position, characterized in that at the transmitting end, during a determinate measuring period (M1, M3, M5... Mn), in a determinate time relationship to the frame code, it is determined whether the sum of all the transmitted bits of a logic state is even or odd, that a parity bit is formed, the logic status of which provides a statement as to whether evenness or oddness has been determined, that the parity bit is inserted into an unoccupied time slot of the pulse frame, that at the receiving end, during the same measuring period, in the same time relationship to the recognised but possibly incorrect frame code, it is determined whether the sum of all the received bits of the logic state which has been selected at the transmitting end is even or odd and that the receiving-end result is compared with the statement contained in the received parity bit.

Description: Verfahren und Anordnung zur Überwachung der Synchronisation eines Zeitmultiplexsystems. Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zur Uberwachung der Synchronisation eines Zeitmultiplexsystems. Bei digitalen Ubertragungssystemen, die mit blockweiser Synchronisierung arbeiten, fügt man sendeseitig eine bestimmte Bit-Kombination periodisch in den Pulsrahmen ein. Diese sogenannte Rahmenkennung erkennt eine emp fangsseitige Rabmenerkennungseinrichtung und veranlasst über eine Taktzentrale die richtige Zuordnung der im Zeitmultiplexsignal gebündelten Signale der einzelnen Kanäle. Beim 2-Mbit/s-Grundsystem der PCM-Hierarchie ist die Rahmenkennung die alternierende Folge des zweiten bis achten Bits des Rahmenkennungsworts (X0011011) und des zweiten Bits des Meldeworts (X1DYYYYY). Der Empfänger synchronisiert sich entsprechend der CCITT-Bmpfeblung G.737 oder G.738 in bestimmter Weise auf diese Rahmenkennung auf. Bei der Übertragung synchroner 64-kbit/s-at'ensignale ist es möglich, dass ein Teilnehmer, der über eine 64-kbi t/s -Dat enleitung mit einem Multiplexer verbunden ist, zufällig oder absichtlich fur längere Zeit diese Rahmenkennung vortäuscht. Dieser Fall tritt ein, wenn ein Teilnehmer beispielsweise für Testzwecke zwei bestimmte Zeichen des Teletex-Alphabets alternierend über- trägt. Fig. 1 zeigt einige mögliche Fälle der Vortäuschung. Im Zeichen Z1 enden beispielsweise die Zeichen für & und 1 mit zwei Nullen. Im Zeichen Z2 beginnen beispielsweise die Zeichen für r und ss mit der Folge 11011 und haben weiter an vorletzter Stelle eine 1. Die vorgetäuschte Rahmenkennung ist durch die Buchstaben a bis h bezeichnet. Wenn während dieser Zeit der Vortäuschung der Empfänger beispielsweise durch ein kurze Streckenunterbrechung den Synchronismus verliert, so kann er bei einer Neusynchronisierung auf die vorgetäuschte Rahmenkennung a bis h aufsynchronisieren und in diesem falschen Synchronzustand verharren. Aufgabe der Erfindung ist es, ein Verfahren und eine Anordnung anzugeben, die einen vollständigen Schutz gegen ein Verharren in einem zufällig oder sogar absichtlich vorgetäuschten falschen Synchronzustand bieten. Bei einem Verfahren zur Uberwachung der Synchronisation eines Zeitmultiplexsystems wird diese Aufgabe erfindungsgemäss dadurch gelöst, dass sendeseitig während eines definierten Messzeitraums in definierter zeitlicher Relation zur Rahmenkennung die Gerad- oder Ungeradzahligkeit der Summe aller ausgesendeten Bits eines logischen Zustands ermittelt wird, dass ein Paritätsbit gebildet wird, dessen logischer Zustand eine Aussage über die ermitteite Gerad- oder Ungeradzahligkeit abgibt, dass das Paritätsbit in einen unbelegten Zeitschlitz des Pulsrahmens eingefügt wird, dass empfangsseitig während desselben Messzeitraumes in derselben zeitlichen Relation zur erkannten aber möglicherweise falschen Rahmenkennung die Gerad- oder Ungeradzahligkeit der Summe aller emp fangenen Bits des sendeseitig gewählten logischen Zustands ermittelt wird, dass das empfangsseitige Ergebnis mit der Aussage des empfangenen Paritätsbits verglichen wird und dass bei einem vorgegebenen Wert der Häufigkeit von Nichtübereinstimmung eine Neusynchronisation eingeleitet wird. Vorteilhaft ist es, wenn der Messzeitraum der Länge eines Pulsrahmens entspricht und wenn er Jeweils im Anschluss an das Auftreten eines blockweisen Rahmenkennungswortes beginnt. Vorteilhaft ist es weiter, wenn sende- und empfangsseitig die Bits des logischen Zustandes "1" zur Ermittlung der Gerad- oder Ungeradzahligkeit herangezogen werden und wenn das Paritätsbit bei einer sendeseitigen Unge radzahligkeit den logischen Zustand "1n erhält. Vorteilhaft ist es ausserdem, wenn eine neue Synchronisation bei 35N Nichtübereinstimmung eingeleitet wird. Vorteilhaft ist es schliesslich, wenn das Polaritätsbit in einen unbelegten Zeitschlitz des Meldeworts eingefügt wird. Eine Anordnung zur sendeseitigen Erzeugung von Paritätsbits ist in vorteilhafter Weise dadurch gekennzeichnet, dass ein erstes UND-Gatter vorgesehen ist, dessen erster Eingang zur Aufnahme de s des Zeitmultiplexsignals und dessen zweiter Eingang zur Aufnahme von Torimpulsen für den Messzeitraum dient und dass ein JK-Flipflop vorgesehen ist, dessen J- und dessen K-Eingang mit dem Ausgang des UND-Gatters verbunden sind, dessen Takteingang zur Aufnahme des Bittaktes des Zeitmultiplexsignals, dessen Rückstelleingang zur Aufnahme der Ruckstellimpulse für den Messzeitraum und dessen Ausgang zur Abgabe der Paritätsbits dient. Eine Anordnung zur empfangsseitigen Auswertung des Paritätsbits ist vorteilhafterweise derart ausgestaltet, dass eine Anordnung zur Erzeugung von Paritätsbits vorgesehen ist, dass ein Äquivalenzgatter vorgesehen ist, dessen erster Eingang mit dem ersten Eingang des UND Gatters und dessen zweiter Eingang mit dem Ausgang des JK-Flipflops verbunden ist, dass ein erstes D-Flipflop vorgesehen ist, dessen D-Eingang mit dem Ausgang des Aquivalenzgatters verbunden ist und dessen Takteingang zur Aufnahme eines Taktes zur Anzeige des sendeseitigen Paritätsbits dient, dass ein erstes Integrationsglied vorgesehen ist, dessen Eingang mit dem Ausgang-des zweiten D-Flipflops verbunden ist, dass ein erster Komparator vorgesehen ist, dessen invertierender Eingang mit dem Ausgang des ersten Integrationsgliedes und dessen nichtinvertierender Eingang mit dem Abgriff eines an Betriebsspannung liegenden Spannungsteilers verbunden ist, dass ein zweites D-Flipflop vorgesehen ist, dessen D-Eingang mit dem Ausgang des ersten Komparators verbunden ist und dessen Takteingang zur Aufnahme eines Rahmentaktes dient, dass eine Diode vorgesehen ist, deren Anode mit dem Ausgang des ersten Integrationsgliedes und deren Kathode mit dem Ausgang des zweiten D Flipflops verbunden ist, dass ein zweites UND-Gatter vorgesehen ist, dessen erster Eingang mit dem Ausgang des zweiten D-Flipflops verbunden ist und dessen zweiter Eingang der Aufnahme des Bittaktes dient, dass eine Synchronisiereinrichtung vorgesehen ist, deren erster Eingang der Aufnahme des Zeltmultiplexsignals dient, deren zweiter Eingang mit dem Ausgang des zweiten UND Gatters verbunden ist, dessen erster Ausgang der Abgabe eines neuen Rahmentaktes und dessen zweiter Ausgang der Abgabe einer Alarmsignales dient, dass ein zweites Integrationsglied vorgesehen ist, dessen Eingang mit dem Ausgang des ersten D-Flipflops verbunden ist, dass ein zweiter Komparator vorgesehen ist, dessen invertierender Eingang mit dem Ausgang des zweiten Integra tionsgliedes und dessen nichtinvertierender Eingang mit dem Abgriff des Spannungsteilers verbunden ist und dass ein ODER-Gatter vorgesehen ist, dessen erster Ein- gang mit dem zweiten Ausgang der Synchronisiereinrichtung und dessen zweiter Eingang mit dem Ausgang des zweiten Komparators verbunden ist und dessen Ausgang als Synchronalarmausgang dient. Anhand von Ausfulirungsbeispielen wird die Erfindung nachstehend näher beschrieben. Fig. 2 zeigt einen Rahrnenaufbau, Figur 3 zeigt eine Anordnung zur sendeseitigen Erzeugung eines Paritätsbits, Fig. 4 zeigt ein Impulsdiagramm und Fig. 5 zeigt eine Anordnung zur empfangsseitigen Aus wertung des Paritätsbits. Das erfindungsgemässe Verfahren sieht die Verwendung eines freien Bits X an erster Stelle im Meldewort MW eines 2-Mbit/s-Pulsrshmens als Paritätsbit vor (Fig.2). Die Anzahl der n1"-Bits wird. - ausgehend vom ersten Bit des Zeitabschnitts Nr. 1 im Pulsrahmen bis zum achten Bit des folgenden Rahmenkennungswortes RKW in den schraffierten Messzeiträumen M1, M3, M5 ... E auf Geradoder Ungeradzahiigkeit geprüft, d.h. es werden 256 Bits betrachtet. Ist im vorausgegangenen Messzeitraum die Anzahl der "1" ungeradzahlig, so wird das Paritätsbit logisch flin gesetzt, ist die Anzahl der In geradzahlig, so wird das Paritätsbit logisch nott gesetzt. Wird empfangsseitig in einem Zeitintervall von 100ms# C t # DOOms das Paritätsbit in weniger als 65% + 10% der Fälle richtig erkannt, so muss ein vorgetäuschter Syn chronzustand angenommen und eine neue Synohronisation eingeleitet werden. Dieser neue Suchvorgang muss in geeigneter Weise - d.h. unmittelbar nach dem Rahmenkennungswort RKW beginnend - durchgeführt werden, um nicht wiederum eine Auf synchroni si erung auf die vorgetäuschte Rahmenkennung zu bewirken. Die Integrationszeit von t 2 100ms ist als Schutz gegen mögliche burstartige Störungen bis zu etwa 50ms Dauer auf der Ubertragungsstrecke vorgesehen. Werden wahrend einer solchen Störung im Mittel 50% der Paritätsbits als falsch erkannt und während weiterer 50msim stö rungsfreien Betrieb sämtliche Paritätsbits als richtig erkannt, so werden während einer Integrationszeit von 100 ms im Mittel 75% der Paritätsbits richtig erkannt. Die obere Toleranzgrenze (65% + 10%) der Erkennungs wahrscheinlichkeit sollte daher unter 75% liegen. Das erfindungsgemässe Synchronisationsverfahren ist bis zu einer Bitfehlerquote p < 1,5 103,'also bis ober- halb der Fehlerquote p < - 3, die ohnehin zu einem Fehlerratenalarm und damit zum Abwerfen der Teilnehmer (Senden von AIS=alarm indication signal an der Schnittstelle D2ab zum Teilnehmer hin) führt, anwendbar. Bei einer Bitfehlerquote p = 1,5 10 -3 und unter der An- nahme einer Poisson-Verteilung der Bitfehler werden im Mittel etwa 75% der Paritätsbits noch als richtig erkannt. Bei einem vorgetäuschten Synchronzustand werden im Mittel 50N der Paritätsbits als richtig vorgetäuscht, die untere Toleranzgrenze (65% - 10%) muss daher über 50 liegen. Werden die Paritätsbits entsprechend obigem Kriterium nicht richtig erkannt, so soll nach spätestens 500 ms Synchronalarm abgegeben werden. Dieser Alarm ist erforderlich, um ein fehlerhaftes Bilden des Paritätsbits auf der Sendeseite zu erkennen. Mit Hilfe des erfindungsgemässen Verfahrens können insbesondere sehr kleine BitSehlerquoten schnell gemessen werden. Eine sendeseitige Anordnung zur Erzeugung der Paritätsbits zeigt Fig. 3. Die Anordnung besteht aus einem UND Gatter 5 und einem JK-Flipflop 6. Fig. 4 zeigt ein Impulsdiagramm dazu. Werden an den Eingang 1 ein Zeitmultiplexsignal PCM, an den Eingang 2 Torimpulse TM für den Messzeitraum, an den Takteingang 3 ein 2-MHz-Bittakt T2M und an den Eingang 4 Rückstellimpulse Clear angelegt, dann erscheint am Ausgang 7 ein Paritätsbit eines logischen Zustandes, der von der Gerad- oder Ungeradzahligkeit der logischen "1" am Eingang 1 abhängt. Dies geschieht in der Weise, dass der Torimpuls TM im Messzeitraum das UND-Gatter 5 öffnet, so dass das PCM-Signal nur während dieses Zeitraums für die Paritätsprüfung an den J- und K-Eingang des JK- Flipflops 6 gelangt. Dieses JK-Flipflop 6 wird durch den Rückstelliinpuls Clear vor jedem Messzeitraum auf logisch non zurückgesetzt und wechselt beim logischen Zustand "1" an den JE-Eingängen mit jedem 2-MHz-Taktimpuls seinen Ausgangszustand. Bei einer logischen "0tt an den JK-Eingängen bleibt der Jeweilige Ausgangszustand erhalten. Am Ende des Messzeitraumes M1, M3 oder M5 wird am Ausgang 7 bei einer ungeraden Anzahl von logischen "1" im PCM-Signal eine logische "1" abgegeben; bei einer geraden Anzahl von n1" eine logische non. Dieses Signal wird in das PCM-Signal an der Stelle des ersten Bits X in das Meldewort MW eingefügt. Figur 5 zeigt eine empfangsseitige Anordnung zur Auswertung der Paritätsbits. Der Anordnungsteil mit den Bezugszeichen 1' bis 7' entspricht der sendeseitigen Anordnung nach Fig. 3. Die Anordnung enthält weiter ein Äquivalenzgatter 10, D-Flipflops 11 und 17, Integrationsglieder 12 und 13; 23 und 24, einen Spannungstei ler 15 und 16, Komparatoren 14 und 25, eine Diode 18, ein UND-Gatter 19, eine Synchronisiereinrichtung 20 und ein ODER-Gatter 26. Ein Eingang 8 ist zur Aufnahme eines Taktes Tx zur Anzeige des sendeseitigen Paritätsbits und ein Eingang 9 zur Aufnahme eines 8-kHz-Rahmentaktes T8K vorgesehen. Der Ausgang 21 dient zur Abgabe eises neuen Rahmentaktes TR und der Ausgang 27 der Abgabe eines Syzichronalarms. Zunächst wird mit Hilfe des UND-Gatters 5' und des JK Flipflops 6 wie auf der Sendeseite das ankommende PCM Signal auf eine gerade oder ungerade Anzahl von logi schen "1 " untersucht. Das am Ausgang 7' anstehende Er- gebnis wird im Äquivalenzgatter 10 mit dem im PCM-Signal enthaltenen Paritätsbit verglichen. Bei einer fehlerfreien Übertragung wird eine Übereinstimmung festgestellt und damit am Ausgang des Aquivalenzgatters 10 eine logische "O" entstehen; bei Nichtübereinstimmung entsteht dagegen eine logische "?". Zum Zeitpunkt des Auftretens des Paritätsbits übernimmt das D-Flipflop 11 mit Hilfe des Taktes Tx das Ergebnis des Äqulvalenz- vergleichs und speichert es für die Dauer von Jeweils zwei Pulsrahmen bis zum nächstfolgenden Paritätsbitvergleich ab. Das nachfolgende Integrationsglied 12, 13 mit einer Zeitkonstanten 100 ms c t1 c - < 300 ms ist als Schutz gegen Störungen auf der Übertragungsstrecke vorgesehen. Am liichtinverti erenden Eingang des Komparators 14 wird mittels der Widerstände 15, 16 eine Schwellenspannung Us eingestellt; entsprechend 65% + 10 EMI8.1 <tb> richtig <SEP> erkannter <SEP> Paritätsbita <tb> (u5 <SEP> = <SEP> 0,35 <SEP> 5 <SEP> V <SEP> = <SEP> 5 <SEP> V <SEP> . <SEP> R15 <tb> <SEP> R15 <SEP> +R16 <tb> Solange das Paritätsbit mit obiger Wahrscheinlichkeit richtig erkannt wird (kein Alarm), liegt am Komparator 14 eine logische fl1" und damit auch am Ausgang des D-Flipflops 17, das mit dem 8-kHz-Takt T8K getaktet wird, eine logische "1 n . Der 2-MHz-Takt T2M gelangt dann unverändert über das UND-Gatter 19 zur Synchronisiereinrichtung 20. Im Alarmfall wechselt der Ausgang des Komparators 14 auf logisch "0". Mit der nächsten positiven Flanke des Taktes T8K geht der Ausgang des D-Flipflops 17 auf logisch "O" und entlädt dabei über die Diode 18 den Kondensator 13. Dadurch wird der Nicht-Alarmfall sorgetäuscht; der Ausgang des Komparators 14 springt auf logisch n1n. Dieser Zustand wird mit der nächsten positiven Flanke des Taktes T8K vom D-Flipflop 17 übernommen. Am Ausgang dieses D-Flipflops 17 wird dadurch ein negativer Impuls von der Länge einer 8-kHz-Taktperiode t125/us) erzeugt. Dieser Impuls sperrt über das UND-Gatter 19 den Takt T2M für eine Zeit von 125/uns; entsprechend einer Anzahl von 256 2-!Hz-Taktimpulsen. Dadurch soll erreicht werden, dass die Synchronisiereinrichtung 20 asynchron wird und eine neue Synchronisation einleitet. Der neue Suchvorgang muss unmittelbar nach dem Rahmenkennungswort RKW beginnen, um nicht wiederum auf eine vorgetäuschte Rahmenkennung aufzusyn chronisieren. Da beim realisierten System PCM 30 F dieser Suchvorgang normalerweise unmittelbar nach dem Meldewort MW beginnen würde, wird durch das Sperren von 256 2-MHz-Taktimpulsen eine Verschiebung um einen Pulsrahmen und damit ein Beginn des Suchvorganges unmittelbar nach dem Rahmenkennungswort RKW erreicht. Bei Systemen, bei denen der Suchvorgang zu einem anderen Zeitpunkt im Pulsrahmen beginnt, ist die Anzahl der zu sperrenden 2-PiWz-Taktimpulse (beispielsweise nur ein 2-MHz-Taktimpuls) entsprechend zu wählen. Dem D-Flipflop 17 ist dann ein entsprechender Takt (beispielsweise ein 2-MHz-Takt) zuzuführen. Am Ausgang 21 gibt die Synchronisiereinrichtung 20 einen 8-kHz-Rahmentakt TR zum setzen der empfangsseitigen Taktzentrale und am Ausgang 22 im nichtsynchronen Zustand ein Alarmsignal (logisch "1") ab. Ein zweites Integrationsglied 23, 24 mit einer Zeitkonstante t2 < 500 ms und ein zweiter Komparator 25 sind vorgesehen, um nach spätestens 500 ms ein Alarmsignal am Ausgang des Komparators 25 abzugeben, wenn die Paritätsbits entsprechend obigem Kriterium nicht richtig erkannt werden. Dieses Alarmsignal wird in dem ODER-Gatter 26 mit dem Signal an der Klemme 22 ver knüpft und führt am Ausgang 27 zu einem Synchronalarm. Fig. 4 zeigt unten noch den Takt Tx. 9 Patentansprüche 5 Figuren.

Claims: Pat entansprüch e 1. Verfahren zur Überwachung der Synchronisation eines Zeitmultiplexsystems, d a d u r c h g e k e n n z e i c h n e t dass sendeseitig während eines definierten Messzeitraums in definierter zeitlicher Relation zur Rahmenkennung die Gerad- oder Ungeradzahligkeit der Summe aller ausgesendeten Bits eines logischen Zustands'ermittelt wird, dass ein Paritätsbit gebildet wird, dessen logischer Zustand eine Aussage über die ermittelte Gerad- oder Ungeradzahligkeit abgibt, dass das Paritätsbit in einen unbelegten Zeitschlitz des Pulsrahmens eingefügt wird, dass empfangsseitig während desselben Messzeitraumes in derselben zeitlichen Relation zur erkannten aber möglicherweise falschen Rahmenkennung die Gerad- oder Unge radzahligkeit der Summe aller empfangenen Bits des sendeseitig gewählten logischen Zustands ermittelt wird, dass das empfangsseitige Ergebnis mit der Aussage des empfangenen Paritätsbits verglichen wird und dass bei einem vorgegebenen Wert der Häufigkeit von Nichtübereinstimmung eine Neusynchronisation eingeleitet wird. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Messzeitraum der Länge eines Pulsrahmens entspricht. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Messzeitraum jeweils im Anschluss an das Auftreten eines blockweisen Rahmenkennungswortes beginnt. 4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass sende- und empfangsseitig die Bits des logischen Zustandes n1" zur Ermittlung der Gerad- oder Ungerad zahligkeit herangezogen werden. .5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Paritätsbit bei einer sendeseitigen Ungerad zahligkeit den logischen Zustand "1n erhält. 6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Neusynchroni-sation bei 35% NichtUbereinstim- nung eingeleitet wird. 7. Verfähren nach Anspruch 1, dadurch gekennzeichnet, dass das Polaritätsbit in einen unbelegten Zeitschlitz des Meldewortes eingefügt wird. 8. Anordnung zur Erzeugung von Paritätsbits nach An spruch 5, dadurch h g e k e n n z e i c h n e t dass ein erstes UND-Gatter (5) vorgesehen ist, dessen erster Eingang (1) zur Aufnahme des Zeitmultiplexsignals und dessen zweiter Eingang (2) zur Aufnahme von Torim pulsen für den Messzeitraum dient und dass ein JK-Flipflop (6) vorgesehen ist, dessen J- und dessen K-Eingang mit dem Ausgang des UND-Gatters (5) verbunden sind, dessen Takteingang (3) zur Aufnahme des Bittaktes des Zeitmultiplexsignals, dessen Rück stelleingang (4) zur Aufnahme der Rückstellimpulse für den Messzeitraum und dessen Ausgang (7) zur Abgabe der Paritätsbits dient. 9. Anordnung zur empfangsseitigen Auswertung der Paritätsbits nach Anspruch 1, dadurch gekennzeichnet, dass eine Anordnung (1' bis 7') zur Erzeugung von Paritätsbits vorgesehen ist, dass ein Äquivalenzgatter (10) vorgesehen ist, dessen erster Eingang mit dem ersten Eingang (1') des UND Gatters (5') und dessen zweiter Eingang mit dem Ausgang (7') des JE-Flipflops (6') verbunden ist, dass ein erstes D-Flipflop (11) vorgesehen ist, dessen Eingang mit dem Ausgang des Äquivalenzgatters (10) verbunden ist und dessen Takteingang (8) zur Aufnahme eines Taktes zur Anzeige des sendeseitigen Faritätsbits dient, dass ein erstes Integrationsglied (12, 13) vorgesehen ist, dessen Eingang mit dem Ausgang des zweiten D-Flip- flops (11) verbunden ist, dass ein erster Komparator (14) vorgesehen ist, dessen invertierender Eingang mit dem Ausgang des ersten Integrationsgliedes (12, 13) und dessen nichtinvertierender Eingang mit dem Abgriff eines an Betriebssp2nnung liegenden Spannungsteilers (15, 16) verbunden ist, dass ein zweites D-Flipflop (17) vorgesehen ist, dessen Eingang mit dem Ausgang des ersten Eomparators (14) verbunden ist und dessen Takteingang (9) zur Aufnahme eines Rahmentaktes dient, dass eine Diode (18) vorgesehen ist, deren Anode mit dem Ausgang des ersten Integrationsgliedes (12, 13) und deren Kathode mit dem Ausgang des zweiten D-Flipflops (17) verbunden ist, dass ein zweites UND-Gatter (19) vorgesehen ist, dessen erster Eingang mit dem Ausgang des zweiten D-Flipflops (17) verbunden ist und dessen zweiter Eingang (3) der Aufnahme des Bittaktes dient, ass eine Synchronisiereinrichtung (20) vorgesehen ist, deren erster Eingang (1') der Aufnahme des Zeitmultiplexsignals dient, deren zweiter Eingang mit dem Ausgang des zweiten UND-Gatters (19) verbunden ist, dessen erster Ausgang (21) der Abgabe eines neuen Rahmentaktes und dessen zweiter Ausgang (22) der Abgabe eines Alarmsignales dient, dass ein zweites Integrationsglied (23, 24) vorgesehen ist, dessen Eingang mit dem Ausgang des ersten D-Flip- flops (11) verbunden ist, dass ein zweiter Komparator (25) vorgesehen ist, dessen invertierender Eingang mit dem Ausgang des zweiten Integrationsgliedes (23, 24) und dessen nichtinvertierender Eingang mit dem Abgriff des Spannungsteilers (15, 16) verbunden ist und dass ein ODER-Gatter (26) vorgesehen ist, dessen erster Eingang mit dem zweiten Ausgang (22) der Synchronisiereinrichtung (20) und dessen zweiter Eingang mit dem Ausgang des zweiten Komparators (25) verbunden ist und dessen Ausgang (27) als Synchronalarmausgang dient.

Inventors: MULLER, HORST, DIPL.-ING., STUMMER, BALDUR, DIPL.-ING., Müller, Horst, Dipl.-Ing.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1983
Main classification: H04J3
IPC codes: H04J3, H04L1