PROCESS FOR MAKING ELECTRICAL CHIP COMPONENTS

Abstract: 1. A process for the production of electrical chip components, such as electrical resistors, capacitors and semiconductors, which comprise a plate-like substrate to one side of which electrically active layers are applied which are electrically connected to contact layers applied at least to the other side of the substrate, characterised in that a chip (15), which is to be divided into a plurality of rectangular chip components (1), is provided with rows of drill holes (10) at the grid dimensions of the chip components ; that a common, electrically conductive layer is applied to the one substrate side of the chip ; that along the rows of drill holes (10), electrical contact layers (3 and 5) are applied to the electrically conductive layer and to the uncoated other side of the substrate and also to the generated surfaces of the drill holes (16) ; that the contacted, electrically conductive layer of the chip is divided by means of a laser in the grid dimensions of the chip components (1), into the electrically active layers (2) of the individual chip components, in such manner that the rows of drill holes (10) are axially divided ; and that the chip is separated into its chip components (1).

Description: Elektrisches Bauelement. insbesondere Chi-Bauelement und Verfahren zur Herstelluna des Bauelements Die Erfindung betrifft ein elektrisches Bauelement, insbesondere Chip-Bauelement wie elektrischer Widerstand, Kondensator und Halbleiter mit pläçtchenförmigem Substrat, auf dessen eine Substratseite elektrisch aktive Schichten aufgebracht sind, die mit mindestens auf die Substrate gegenseite aufgebrachten Kontaktschichten galvanisch verbunden sind, sowie ein Verfahren zur Uerstellung dieses elektrischen Bauelements. Soweit bereits elektrische B2uelemente der genannten Art bekannt geworden sind, erfolgt die Durchkontaktierung, d.h. die galvanische Verbindung zwischen den Kontaktflächen der beiden Substratseite mittels 3ohrlöcher, die mit elektrisch leitendem Material, insbesondere Lot gefüllt sind cder durch Leiterbahnen, die über die Substrat-Stirnseiten die Kontaktschichten miteinander verbinden. Der vorliegenden erfindung liegt die Aufgabe zugrunde, elektrische 3auelemente der eingangs genannten Art zu schaffen, die insbesondere aufgrund ihrer besonders ge stalteten Kontaktierung mit nur geringem Aufwand in grossen Stückzahlen herstellbar sind. Zur Lösung dieser Aufgabe sieht die erfindung bei elektrischen Bauelemenven der eingangs abgehandelten Art vor, dass die galvanische Verbindung zwischen den Kontakt- schichten beider Substratseiten bzw. - für den Fall, dass nur eine Substratfläche mit Kontaktschichten bedeckt ist - zwischen den elektrisch aktiven Schichten und den Kontaktschichten, über randoffene Ausnehmungen, insbesondere stirnseitige Kerben des Substrats erfolgt, die mit elektrisch leitenden Schichten bedeckt sind, die mit den elektrisch aktiven Schichten und den Kontaktschichten in galvanischer Verbindung stehen. Das erfindungsgemässe Verfahren zur Herstellung dieser elektrischen Bauelemente sieht vereinfacht vor, dass ein zur Vereinzelung in eine Vielzzhl rechteckförmiger Chip-Bauelemente bestimmter Chip im Rastermass der Chip Bauelemente mit Bohrlochreihen versehen wird, dass auf die eine Substratseite des Chips elektrisch aktive Schichten aufgebracht werden, dass längs der Rohrlock- reihen elektrische Kontaktschichten auf die elekerXsch. aktiven Schichten und auf die unbeschichtete Substrate gegenseite des Chips sowie auf die Mantelflä.che der Bohrlöcher aufgebracht werden, dass die kontaktierte elektrisch aktive Schicht des Chips mittels Lasers m Rastermass der Chit-Bauelemente in die einzelnen Chip- 3auelemente aufgetrennt wird, derart, dass die Bohrloch- reihen in Hälften von Bohrlochreihen aufgetrennt werden, und dass der Chip in seine Chip-Bauelemente vereinzelt wird Die Fertigung bereits mit Bohrlochreihen ausgerüsteter Chips bereitet keine Schwierigkeiten. Auch entfallen gesonderte Arbeitsschritte zur "Durchkontaktierungi', d.h. zur galvanischer Verbindung der Kontaktschichten auf beiden Substratseiten. Die Erfindung und weitere Merkmale des Verfahrens zur Herstellung der Chip-Bauelemente nach der erfindung werden nachstehend anhand eines Ausführungsbeispieles näher erläutert. Es zeigt: Fig. 1 ein Chip-Bauelement nach der Erfindung in perspektivischer und schematischer Darstellung, Fig. 2 einen Chip mit Chip-Bauelementen gemäss Fig. 1 in Draufsicht. Das in Fig. 1 dargestellte Chip-Bauelement 1 zeigt einen elektrischen Widerstand in Chip-Bauweise mit einem A1203-Substrat 6 als Träger der elektrisch aktiven, mittels Laserstrahls abgeglichenen Widerstandsschicht 2. Die beidseitig unmittelbar auf das Substrat bzw. auf die Widerstands schicht 2 aufgebrachten elektriscçen Kontaktschichten 3, 5 sind Uber randoffene Ausnehmungen 4, deren Mantelflächen mit elektrisch leitenden Schichten bedeckt sind, miteinander galvanisch verbunden. Im gezeigten Ausführungsbeispiel besitzen die Ausnehmungen 4 halbkreisscheibenförzigen Querschnitt. Möglich ist auch, und zwar insbesondere bei relativ kleinem Quersc1't- der Ausnehmungen 4, dass die Ausnehmungen mit elektrisch leitfähigem Material gefüllt sind. Zur Massenfertigung1 z.B. der in Figur 1 gezeigten Bau- elemente, werden Chips 15 gemäss Fig. 2, z.B. Al203- Substrate, verwendet, die zur späteren Auftrennung und Vereinzelung in eine Vielzahl rechteckförmiger Chip Bauelemente 1 bereits im Rastermass dieser Chip-Bauelemente mit Bohrlochreihen 10 versehen sind. Eine der beiden Substratseiten wird zunächst mit einer verhältnismässig gleichmässigen Flächenwiderstandsschicht 2 bedeckt, wodurch das Ausmessen und Aussortieren der einzelnen Chips 15 entfallen kann. Z.B. Mittels Siebdruck werden in einem weiteren Arbeitsgang längs der Bohrlochreihen 10 elektrische Kontaktschichten 3 bzw. 5 auf die Flfichenwiderstands- schicht und auf die schichtfreie Substratgegenseite des Chips 15 sowie auf die Mantelflächen der Bohrlöcher 16 aufgebracht. Anschliessend wird der beschichtete und kontaktierte Chip mittels Lasers auf das Chipmass geritzt, d.h. die elektrisch aktive Schicht und die Kontaktschichten werden im Rastermass der Chip-Bauelemente 1 in die einzelnen Chip-Bauelemente zerteilt, derart, dass die Bohrlochreihen 10 mittig aufgetrennt werden. Dadurch ist sowohl das geometrische Mass der Einzelchip als nuch der Ausgangswert des Flächenwiderstands beides einzelnen abzugleichenden Chip-Bauelements festgelegt. Vor usge- setzt, ein Abgleich der Ausgangswerte der Widerstände der einzelnen Chip-Bauelemente wäre nicht erforderlich, so könne bereits jetzt der Chip in seine einzelnen Chip-3auelemente 1 vereinzelt werden; was üalicherweise durch Ausbrechers der einzelnen Chip-Bauelemente aus der Substratplatte erfolgt. üoliche-weise ist jedoch ein Abgleich der Ausgangswerte der Widerstände erforderlich, der vorteilhafterweise mittels eines mit einer Messeinrichtung gekoppelten Laserstrahls erfolgt. Zu diesem Zweck w rd der mittels Laserstrahls in seine einzelnen Chip-Bzuelemente 1 aufgetrennte, kontaktierte Chip 15 mit seiner unbeschichteten, jedoch kontaktierten Substratgegenseite auf eine im Rastermass des Chips mit Kontaktstreifen bedeckte, in der Zeichnung nicht dargestellte Positionierplatte aufgelegt und schrittweise je Widerstandsschicht 2 jedes einzelnen Chip-Bauelements 1 der Abgleich durchgeführt. Durch die gewählte Art der Kontaktierung ist eine kontaktsichere Auflage der Kontaktschichten 5 auf den entsprechenden Kontaktschichten der Positionierplatte gewährleistet und damit ein sicherer Abgleich, der über eine an die Kontaktschichten der Positionierplatte angeschaltete Messeinrichtung erfolgt, die den Laserstrahl hinsichtlich seiner Bewegung und ggf. auch Intensität steuert. Im Anschluss an den vorstehend erläuterten Abgleich werden die Kontaktschichten 3 abgedeckt, die Chips 15 zu einer Vielzahl von Chips zusammengefasst und ihre abgeglichenen, elektrisch aktiven Schichten 2 in einem gemeinsamen Arbeitsgang mit einer Schutzschicht bedeckt, wonach die Abdeckungen der einzelnen Kontaktschichten 3 entfernt und die an sich fertigen, einzelnen Chip Bauelemente 1 durch erneute Auflage der Chips 15 auf die Positionierplatten auf ihre Endwerte geprüft werden. Zweckmässigerweise erden dabei die ermittelten Endwerte der einzelnen Chip-Bauelemente gespeichert und, gesteuert durch den Speicher, lediglich die Chip-Bauelemente mit ihren jeweils ermittelten elektrischen Werten ausgezeichnet, d. h. gestempelt, die den geforderten Werten entsprechen. Ungestempelte Chip-Bauelemente, d.h. also unbrauchbare Bauelemente, können so bei der abschliessenden Vereinzelung, die durch Ausbrechen der einzelnen Chip-Bauelemente aus der Substratplatte erfolgt, mühelos ausgeschieden werden. Durch das vorstehend erläuterte Verfahren erübrigt sich die bisher angewendete Rundum-Kontaktierung, wodurch die Vereinzelung des Chips bzw. der Substratplatte in die einzelnen Chip-Bauelemente an den Schluss des Herstellungsverfahrens verlegt werden kann. Die Vorteile dieser, an das Herstellungsende verlagerten Vereinzelung sind offensichtlich. 3s kann nicht nur eine Vielzahl von Chip Bauelementen gleichzeitig bearbeitet werden; es scheiden auch fertigungstechnische Unsicherheiten aus, wie sie beispielsweise bei Fertigungsverfahren auftreten, die auf der Grundlage von Einzelchips und zu Streifen zusammengefassten Einzelchips beruhen. Wie Fig. 1 zeigt, sind die stirnseitigen Ausnehmungen der Substrate i.u. zusätzlich als Führungselemente beim Magazinieren der Chip-Bauelemente geeignet.

Claims: Patentansnrüche 1. Elektrisches Bauelement, insbesondere Chip-Bauelement wie elektrischer Widerstand, Kondensator und Halbleiter, mit plättchenförmigem Substrat, auf dessen eine Substratseite elektrisch aktive Schichten aufgebracht sind, die mit mindestens auf die Substratgegenseite aufgebrachten Kontaktschichten galvanisch verbunden sind, d a d u r c h g e k e n n z e i c h n e t, dass die galvanische Verbindung über randoffene Ausnehmungen (4) des Substrats erfolgt, die mit elektrisch leitenden Schichten bedeckt sind, die mit den elektrisch aktiven Schichten (2) und den Kontaktschichten (3, 5) in galvanischer Verbindung stehen. 2. Elektrisches Bauelement nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die randoffenen Ausnehmungen (4) als Kerben ausgebildet sind. 3. Verfahren zur Herstellung von elektrischen Bauele menten nach Anspr'ch 1, d a d u r c h g e k e n nz e i c h n e t, dass ein zur Auftrennung in eine Vielzahl rechteckförmiger Chip-Bauelemente (1) bestimmter Chip (15) im Rastermass der Chip-Bauelemente mit Bohrlochreihen (10) versehen wird, dass auf die eine Substratseite des Chips eine gemeinsame elektrisch leitende Schicht aufgebracht wird, dass längs der Bohrlochreihen (1C) elektrische Kontaktschichten (3 bzw. 5) auf die elektrisch leitende Schicht und auf die unbeschichtete Substratgegenseite sowie auf die Mantell-lächen der Bohrlöcher (,6) aufgebracht werden, dass die kontaktierte elektrisch leitende Schicht des Chips mittels Lasers im Rastermass der Chip-Bauelemente (i) in die elektrisch aktiven Schichten (2) der einzelnen Chip-Bauelemente zerteilt wird, derart, dass die Bohrlochreihen (10) mittig aufgetrennt werden, und dass der Chip in seine Chip-Bauelemente (1) vereinzelt wird. 4. Verfahren zum Abgleich von Schichtwiderständen hergestellt gemäss Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, dass der mittels Lasers in die elektrisch aktiven Schichten (2) der einzelnen Chip-Bauelemente (1) zerteilte, kontaktierte Chip (15) mit seiner unbeschichteten, Jedoch kontaktierten Substratgegenseite auf eine im Rastermass des Chips mit Kontaktstreifen bedeckte, mit einem Laser samt Messeinrichtung gekoppelte Positionierplatte deckungsgleich aufgelegt wird, und dass die elektrisch aktiven Schichten (2) der einzelnen Chip-Bauelemenie (,) schrittweise abgeglichen werden 5. Verfahren nach Anspruch 3 und L, c a d u r c h g e k e n n z e i c h n e t, dass im Anschluss an den Abgleich der elektrsch aktiven Schichten (2) die Kontaktschichten (3) der elektrisch aktiven Schichten (2) abgedeckt, die Chips (15) zu einer Vielzahl von Chips zusammengefasst und ihre abgeglichenen, .eleRtrisch aktiven Schichten (2) in einem gemeinsamen Arbeitsgang mit einer Schutzschicht bedeckt werden, wonach die Abdeckungen der Kontaktschichten (3) entfernt und die einzelnen Chip-Bauelemente (1) durch erneute Auflage der Chips auf die Positionierplatten auf ihre Endwerte geprüft werden.

Inventors: SONNENBERG, MICHAEL, ZITZLER, RUDOLF, DIPL.-ING.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1983
Main classification: H01C1
IPC codes: H01C17, H01G2, H01C1, H05K3, H05K1