METHOD OF MANUFACTURING INTEGRATED MOS FIELD EFFECT TRANSISTORS WITH AN ADDITIONAL INTERCONNECTION LEVEL CONSISTING OF METAL SILICIDES

Abstract: 1. A process for the production of integrated MOS field effect transistors, particularly but not exclusively complementary MOS field effect transistor circuits (CMOC-FETs), in which a layer structure consisting of high-melting point metal silicides, such as silicides of molybdenum, tungsten, tantalum, or titanium, is used as an additional conductor path level, and in which a layer of silicon oxide containing phosphorus is used as intermediate oxide between the metal silicide level and the metal conductor path level, characterised by the sequence of the following process steps : a) etching away of the oxide layer (3) from the entire surface above the doped zones (5) produced by ion implantation, of the substrate (1) which contains the doped, structured polysilicon gate electrode (4) and the field oxide zones (2), which separate the active zones (5) of the MOS field effect transistor, b) deposition of a SiO2 -layer (6) containing phosphorus, on to the entire surface, c) introduction of the contact holes (7, 10) into the phosphorus-glass layer (6) for the additional conductor path level (11) which consists of silicide, both to the doped polysilicon zones (4) and to the active zones (5) produced by ion implantation, using an etching agent which has a high selectivity for phosphorous-glass as compared with SiO2 , whereby the contacts (14) to the active zones (5) subsequently produced, are formed so as to overlap the field oxide edge (2), d) deposition of a metal silicide layer and structuring of the silicide layer (11) in such manner that a large silicide patch (mushroom) is formed above all the contact holes (7, 10), e) deposition of a further phosphorus-glass layer (13) which serves as insulating layer, f) introduction of the contact holes (14) into the second insulating layer (13) for the contacts of the outer conductor path level (12) to the silicide conductor path level (11), and g) formation of the outer conductor path level (12).

Description: Verfahren zum Herstellen von integrierten MOS-Feld- effeXttransistoren mit einer. aus Metallsiliziden bestehenden zusätzlichen Leiterbahnebene. Die Patentanmeldung betrifft ein Verfahren zum Herstellen von integrierten MOS-Feldeffekttransistoren, insbesondere von komplementären MOS-Feldeffek+- transistorschaltungen (CMQ5-FETs), bei dem als zusätz lichte Leiterbahnebene eine aus hochschmelzenden Metall- siliziden, wie Siltziden von Molybdän, Wolfram, Tantal oder Titan bestehende Schichtstruktur verwendet wird, wobei die Dietallsilizide nach Fertigstellung der Polysiliziumebene, der Erzeugung der aktiven MOS-Bereiche, dem Aufbringen des Isolationsoxids und dem Öffnen der Kontaktiöcher zu den aktiven MOS- und Polysiliziumbe- reichen für die Metallsilizidebene, und zwar für direkte Kontakte zur Metallsi'izidebene wie für indirekte Kontakte zur Metall-Leiterbahnebene in Form von Silizid- pilzkontakten, aufgebracht werden, bei dem als Zwischenoxid zwischen der Metnllsiliz¯debene und der Metall- Leiterbahnebene eine phosphorhaltige Siliziumoxidschicht verwendet wird und bei dem die Strukturierung der Metallsilizidebene so ausgeführt wird, dass bein Verfliessenlassen der als Zwischenoxid wirkenden Phosphorglasschicht sonst offen liegende p +-Bereiche der Schaltung von der fletallsilizidschicht bedeckt bleiben. Mit abnehmenden Strukturgrö-ssen bei integrierten Schaltungen wird die Packungsdichte in steigendem Masse durch Verdrahtungsraster und der Art der möglichen Kontakte bestimmt. Durch die Verwendung einer zweiten Metallverdrahtungs- ebene oder einer Silizidverdrahtungsebene, wie in der DE-OS 30 27 954 beschrieben, wird bei integrierten Schaltungen eine Erhöhung der Packungsdichte möglich. Letztere ist wegen ihres im Vergleich zur zweiten Metallverdrahtungsebene kleineren Rasters und der grösseren Kontaktierungsmöglichkeiten vor allem zur Platzeinsparung innerhalb einzelner Gatter geeignet. Eine weitere Erhöhung der Packungsdichte ist durch überlappende Kontakte gegeben (siehe V. L. Rideout, IBM Technical Disclosure Bulletin, Vol. 17, No. 9, 2802, 1975). Uberlappende Kontakte auf n+-silizSus sind wegen der Gefahr von Substrat-Kurzschlüssen an der Kante der durch thermische Oxidation auf dem Substrat erzeugten Feldoxidbereiche problematisch. Ausserdem erfordern zu sätzliche Verdrahtungsebenen im allgemeinen zwei zusätzliche Fotolithographieprozesse und erhöhen damit die Defektdichte. Ein Verfahren mit Silizidpilzkontakten ist bereits in der Patentanmeldung P 31 32 809.1 vorgeschlagen worden. Bei diesem Verfahren werden Kontaktlöcher erzielt, die wenig Unterätzung aufweisen. Durch die als Zwischenoxid dienende PhosphorglÅasschicht können beim Verfliessen- lassen wegen der Silizidzwischenschicht (Pilz) in den Kontakten die Kontaktlöcher verrundet werden, ohne dass die pµ-3ereiche der Schaltung freiliegen. Die Aufgabe, die der vorliegenden Erfindung 2ugrunde- liegt, besteht nun darin, die Vorteile der Verwendung einer Silizidverdrahtungsebene und von Silizidpilzkontakten mit den Vorteilen der Anwendung von überlappenden Kontakten zu kombinieren und dadurch die Packungsdichte einer integrierten Schaltung noch weiter zu erhöhen. Es ist weiterhin Aufgabe der Erfindung, die Erzeugung der überlappenden Kontakte unter Verwendung der Silizidverdrahtungsebene in einem Herstellungsprozess für MOS-Schaltungen mit möglichst geringem technologischen Mehraufwand durchzuführen. Diese Aufgabe wird bei einem Verfahren der eingangs se- nannten Art dadurch gelöst, dass als Isolationsschicht zwischen der Polysiliziumebene und der Silizidebene eine aus im wesentlichen aus Siliziumoxid bestehende Schicht nach ganzflächiger Entfernung der auf den dotierten Bereichen des Substrats entstandenen Oxidschicht aufgebracht wird, die so beschaffen ist, dass beim Ätzen der überlappenden Kontaktlöcher zu den aktiven MOS- und Polysiliziumbereichen eine hohe Selektivität des Atz- mittels zu den auf dem Substrat befindlichen, die aktiven Bereiche der Schaltung trennenden, thermisch erzeugten Oxidbereichen, den Polysiliziumbereichen und dem Substrat selbst bewirkt wird. Dabei liegt es im Rahmen der Erfindung, dass eine aus, bei. einem Druck von kleiner 100 Pa und einer Temperatur von 300 bis 4500C erzeugte SiO2-Echicht (sogenanntes low-pressure-low-temperature-oxid) als Isolationsschicht und ein Flusssäure (EF)-Ammonfluorid (NH4F)-Ät2gemisch verwendet wird. In einer Weiterbildung des Erfindungsgedankens ist vorgesehen, dass die Si02-Schicht einen Phosphorgehalt von kleiner 8 % aufweist und die Ätzmischung aus einem HF/NH4F-Ätzgemisch mit einem Mischungsverhältnis von 7:1 besteht. Bei dem Verfahren nach der Lehre der Erfindung werden durch diese Isolationsschicht die die Feldoxidbereichs (LOCOS)- bzw. Polysiliziumkanten überlappenden Kontaktlöcher geätzt. Voraussetzung ür zuverlässiges Vermeiden der Substratkurzschlüsse ist dabei die Kombination aus Isolationsschicht und Ätzmittel mit einer möglichst hohen Selektivität des Ätzmittels zum thermischen SiO(Reldoxid) bzw. Silizium, wie es für phosphorhaltiges, bei niedrigem Druck und niedriger Temperatur erzeugten SiO2 und einer HF/NH4F 7:1 SiC2-Ätze der Fall ist. Anhand eines Ausführungsbeispiels und der Figuren 1 bis 3, welche im Schnittbild die beim Verfahren in den verschiedenen Stadien entstehenden erfindungswesentlichen Strukturen schematisch darstellen, wird im folgenden die Erfindung für einen n-Kanal-MOS-Transistor noch näher erläutert. Die Figur 4 zeigt als Layout in einem Anwendungsbeispiel einen N-MOS-Inverter mit überlappendem Kontakt und Silizid. Figur 1: Für die Herstellung eines n-Kanal-MOS-Feld- effekttransistors wird folgendermassen vorgegangen: Auf einem einkristallinen, p-dotierten (100)-orientierten Siliziumsubstrat 1 mit einem spezifischen Widerstand im Bereich von 2 bis 50 Ohm cm werden mit Hilfe der bekannten LOCOS-Technik nach erfolgter Feldimplantation Feldoxidbereiche 2 (dox = 700 nm) und aktive Bereich (ohne Oxids definiert. Durch Aufoxidation wird in den aktiven Bereichen das Gateoxid 3 mit 40 nm Schichtdicke erzeugt. Darauf wird durch einen CVD-Prozess (= chemical vapor deposition) ganzflächig eine 500 nm dicke Polysiliziumschicht 4 abgeschieden, n' dotiert und strukturiert. Es folgt eine Arsen-Ionenimplantation zur Erzeugung der n+-dotierten Bereiche 5. Nun erfolgt der erste erfindungswesentliche Schritt, bei dem das auf dem Substrat vorhandene Oxid in einer Schichtdicke von 40 nm ganzflächig entfernt wird. Dabei entsteht das in Figur 1 dargestellte Schnittbild. Figur 2: Die gesamte Anordnung wird nun mit einer 4 % Phosphor enthaltenden Si02-Schicht 6 in einer Schichtdicke von 500 nm versehen. Diese Schicht 6 wird erzeugt bei einer Temperatur von 430in und einem Druck von 27 Pa (LTO-Abscheidung) aus der Gasphase. In dieses Isolationsoxid 6 werden nun sowohl die Kontakte für die zusätzliche, vorzugsweise aus Tantalsilizid bestehende Ebene 11 für die Tantalsilizid-Polysiliziumebene 7, Tan talsilizid-n+-Bereiche 10, als auch die Pilz- Kontakte für die aus Aluminium/Silizium bestehende Leiterbahnebene (12) zu den Poly-Si- und n+-Bereichen geöffnet. Bei dieser Kontaktlochätzung wird ein weiterer erfindungswesentlicher Schritt durch eine selektive Ätzung mit einem, beispielsweise aus HF (49 #)-NH4F (40 %)-Ätz- gemisch im Mischungsverhältnis 7:1 angewandt, wobei sich ein Ätzratenverhältnis zum thermischen Omid (2) von 3 bis 7 einstellt, das heisst, die phosphorhaltige Sw02- Schicht wird bei 8 % Phosphorgehalt um den Faktor 7 schneller geätzt als das thermische Oxid (Feldoxid 2). Nach erfolgter erster Kontaktlochätzung (7, 1G) wird die aus Tantalsilizid bestehende zweite Leiterbahnebene 11 in einer Schichtdicke von 20Q bis 500 nm niedergeschla- gen und so strukturiert, dass über allen Kontakten (7, 10) ein übergrosser Tantalsiliz#dfleck (Pilz) verbleibt. Die Strukturierung ist aus Figur 2 ersichtlich. Der mit der Klammer 9 gekennzeichnete Bereich umfasst den durch das Verfahren nach der Lehre der Erfindung erzielten wburied contnct"-Ersatz. Wie aus Figur 2 ersichtlich ist, ergibt sich durch den erfindungsgemässen überlappenden Kontakt eine deutliche Platzersparnis. Figur 3: Es wird nun das aus Phosphorsilikatglas bestehende Zwischenoxid aus der Gasphase (LTO-Abscheidung) mit einem Phosphorgehalt von 4 % in einer Schichtdicke im Bereich von 500 bis 1500 nm abgeschieden und die zweite Kontaktlochätzung für die Kontakte 14 der Aluminium/Silrziuz-Leiterbahnebene 12 zur Tantalsili- zidebene ii durchgeführt. im Anschluss daran erfolgt das Verfliessenlassen der Phosphorglasschicht zum Abrunden der Kontaktlochbereiche, wobei jetzt die p +-Bereiche des p-Kanal-Transistors einer CMOS-Schaltung durch die über ihnen liegenden Teile der Tantalsilizidschicht 11 maskiert werden. Diese Strukturierung ist in der Figur 3 nicht dargestellt; nähere Einzelheiten sind aus der Patentanmeldung P 30 27 954 zu entnehmen. Die gesamte aus Gateoxid 3, Isolationsoxid 6 und aus dem Zwischenoxid bestehende Oxidschicht wird der besseren Ubersicht wegen in Figur 3 mit den Bezugszeichen 13 bezeichnet. Abschliessend wird in bekannter Weise die aus Aluminium/ Silizium bestehende Leiterbahnebene 12 erzeugt. Bei dieser Prozessführung ergibt sich neben den generellen Vorteilen einer zweiten Verdrahtungsebene ein im Vergleich zui sonst üblichen nburied contact" platzsparender Kontakt Polysiiizium/Diffusion (siehe Figur 2). Durch die Silizidverbindung sind insbesondere Kontakte aus der Polysilizium-Ebene nicht nur zu n+-Silizium, sondern auch zu p -Silizium möglich. Dies eröffnet neue Möglichkeiten beim C!.OS-Design. Da die "buried con.act"-Maske eingespart werden kann, erfordert die zu sätzliche Verdrahtungsebene höchstens einen zusätzlichen Fotolithographieschritt. Bei CEOS-Promessen mit tburied contact" und tswitched capacitor ist kein zusätzlicher Fotolithographieschritt nötig, da das Silizid gleichzeitig als Elektrode des "switches capacitor" benützt werden kann. Damit ist eine Erhöhung der Packungsdichte und der Vorteil einer zweiten unabhängigen Verdrahtung mit relativ geringen technologischen Mehraufwand gegeben. Figur 4 zeigt als Anwendungsbeispiel das Layout im Mass- stab 1000:1 eines NMOS-Inverters. Dabei sind die gleichen Bezugszeichen verwendet wie in den Figur 1 bis 3. Die Vorteile des Layouts nach der Lehre der Erfindung liegen in den beiden platzsparenden überlappenden Silizidpilzkontakten links und rechts (10, 11, 12, 14), sowie im neuen Poly-Si/Diffusionskontakt (4, 9, 11, 5), der platzsparend zwischen die beiden Gates gelegt werden kann, ohne dass der selbstjustierende Charakter des Depletions-Transistors (linker Bereich 4) verlorengeht. 5 Patentansprüche 4 Figuren

Claims: PatentansDruche 1. Verfahren zum Herstellen von integrierten NOS-Feld- effekttransistoren, insbesondere von komplementären MOS- Feldeffekttransistorschaltungen (CMOS-FETs), bei dem als zusätzliche Leiterbahnebene eine aus hochschmelzenden Metallsiliziden, wie Siliziden von Eolybd n, Wolfram, Tantal oder Titan bestehende Schichtstruktur (11) verwendet wird, wobei die Metallsilizide nach Fertigstellung der Polysiliziumebene (4), der Erzeugung der aktiven MOS-Bereiche (5), dem Aufbringen des Isolationsoxids (6) und dem Öffnen der Kontaktiöcher (7, 10) zu den aktiven MOS(5)- und Polysiliziumbereichen (4) fur die Netallsiiizidebene (11), und zwar für direkte Kon- takte zur Metallsilizidebene (11) wie für indirekte Kontakte zur Metall-Leiterbahnebene (12) in Form von Silizidpilzkontakten, aufgebracht werden, bei dem als Zwischenoxid (13) zwischen der Metallsilizidebene (1t) und der Metall-Leiterbahnebene (12) eine phosphorhaltige Siliziumoxidschicht verwendet wird und bei dem die Strukturierung der fletallsilizidebene (11) so ausgeführt wird, dass beim Verfliessenlassen der als Zwischenoxid ( wirkenden Phosphorglasschicht sonst offenliegende p +-Bereiche der Schaltung von der Metallsilizidschicht bedeckt bleiben, d a d u r c h g e k e n n z e i c b n e t , dass als Isolationsschicht (6) zwischen der Polysiliziumebene (4) und der Silizidebene (11) eine aus im wesentlichen aus Siliziumoxid bestehende Schicht nach ganzflächiger Entfernung der auf den dotierten Bereichen (4, 5) des Substrats (1) entstandenen Oxidschicht (3) aufgebracht wird, die so beschaffen ist, dass beim Ätzen der überlappenden Kontaktlöcher (10) zu den aktiven MOS(S)- und Polysiliziumbereichen (4) eine hohe Selektivität des ätzmittels zu den auf dem Substrat (1) befindlichen, die aktiven Bereiche der Schaltung trennenden, thermisch erzeugten Oxidbereichen (2), den Polysiliziumbereichen (4) und dem Substrat (1) selbst bewirkt wird. 2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass eine aus bei einem Druck von kleiner 100 Pa und einer Temperatur von 300 bis 500-C erzeugte SiO2-Schicht als Isolationsschicht (6) und ein Flusssäure(49 %)-Ammonfluorid (40 %)-Ätzgemisch verwendet wird. 3. Verfahren nach Anspruch 2, d a d u r c h 5 e k e n n z e i c h n e t , dass die SiO2-Sch cht (6) einen Phosphorgehalt bis zu 8 % aufweist und die Ätzmischung aus einem EF/NE4F-Ätzgemisch mit einem Mischungsverhältnis von 7:1 besteht. 4. Verfahren nach Anspruch 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , dass die Dicke der SiO2-Schicht (6) auf einen Bereich von 50 bis 500 nm eingestellt wird. 5. Verfahren nach Anspruch 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , dass als Metallsilizidschicht (11) eine Tantalsilizidschicht in einer Schichtdicke von 200 bis 500 nm verwendet wird.

Inventors: NEPPL, FRANZ, DR., SCHWABE, ULRICH, DR.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1983
Main classification: H01L21
IPC codes: H01L21, H01L29, H01L23