CIRCUIT ARRANGEMENT FOR ACQUIRING A REGULATION CRITERION FOR THE ADJUSTMENT OF ADAPTIVE EQUALISERS FOR DIGITAL DATA TRANSMISSION

Abstract: 1. A circuit arrangement for acquiring the regulating criterion for the adjustment of adaptive equalisers for digital data transmission, comprising a regulatable equaliser (2), characterized in that the circuit arrangement is constructed such that the regulatable equaliser (2) is followed by a threshold decision circuit (3), after which a first integrator (4) is connected which is followed by a difference circuit (5) which is also supplied by a theoretical value generator (6), and which is connected at its output to a second integrator (7) whose output signal forms the control variable for the regulatable equaliser (2), the regulation taking place in such manner that the mean pulse duty factor at the output of the threshold decision circuit is regulated to a predetermined theoretical value.

Description: Schaltungsanordnung zur Gewinnung des Regelkriteriums für die Einstellung adaptiver Entzerrer bei digitaler Datenübe rtra zun Erfindung betrifft eine Schaltungsanordnung zur Gewinnung des Regelkriteriums für die Einstellung adaptiver Entzerrer bei digitaler Datenübertragung, bestehend aus einem regelbaren Entzerrer, einem Entscheider, Integratoren und einem Sollwertgeber. Bek2nntlich sind auch bei der Ubertragung digitaler Daten bzw. digitaler Informationen sogenannte adaptive Entzerrer erforderlich, deren Verhalten auf die Eigenschaften des jeweils verwendeten Kabels abgestellt werden muss. Adaptive Entzerrer sind in der lage, sich selbst einzustellen und werden zum Ausgleich der längen- und frequenzabhängigen Kabeldämpfung verwendet. Der Frequenzgang des adaptiven Entzerrers verläuft dabei invers zum Frequenzgang eines mittleren Kabels. Die Einstellung erfolgt über eine passende Regelschaltung nach einem jeweils geeigneten Kriterium. Seine Ableitung soll einen möglichst geringen Schaltungsaufwand erfordern. Gleichzeitig ist eine möglichst grosse Sicherheit gegenüber kurzzeitigen Störimpulsen anzustreben. Bekannte Verfahren benutzen den Spitzenwert der Signalspannung als Regelkriterium und sind somit von Stör- spitzen unmittelbar abhängig, die wegen einer bei Spit- zenwertgle ichrichtung vorzusehenden Nachwirkung auch über längere Zeit zu Fehleinstellungen und damit zu Ubertragungsfehlern führen können. Zur Vermeidung dieser Schwierigkeiten könnte man auch daran denken, den langzeitigen Mittelwert der Signalleistung (z.B. über einige tausend Taktperioden gemittelt) als Kriterium zu wählen, doch wird nur in seltenen Fällen der Aufwand, wie z.B. für Quadrierer und Integratoren, akzeptabel sein, obwohl auf diese Weise eine weitgehende Unabhängigkeit von kurzzeitigen Störern erreichbar wäre. Der Erfindung liegt die Aufgabe zugrunde, den vorer wahnten Schwierigkeiten nach Möglichkeit abzuhelfen und zur Gewinnung des Regelkriteriums für adaptive Entzerrer geeignete Schaltungen anzugeben, bei denen einerseits der schaltungstechnische Aufwand verhältnsmässig gering bleibt und andererseits die Störanfälligkeit gegenüber kustzzeitigen Störimpulsen möglichst gering ist. Ausgehend von einer Schaltungsanordnung der einleitend genannten Art, wird diese Aufgabe erfindungsgeäss durch eine Schaltung gelöst, bei der dem regelbaren Entzerrer die Entscheidungsschaltung folgt, anschlie Bend ein erster Integrator geschaltet ist, dem eine Differenz-Schaltung nachfolgt, die auch von einem Sollwertgeber gespeist wird, und der Differenz-Schaltung ein zweiter Integrator folgt, dessen Ausgangssignal die Stellgrösse für den regelbaren Entzerrer darstellt, und dass durch die Regelung das mittlere Tastverhältnis am Ausgang des Entscheiders auf einen vorzugebenden Sollwert eingestellt wird. Weitere vorteilhafte Ausgestaltungen sind in den-Unteransprüchen angegeben. Anhand von Ausfiihrungsbeispielen wird nachstehend die Erfindung noch näher erläutert. Es zeigen in der Zeichnung Fig. 1 das Prinzip einer erfindungsgemässen Regelan ordnung, Fig. 2 eine Schaltungsanordnung, bei der eine digi- tale Realisierung des Regelkriteriums vorge nommen wird. Bei der Erfindung wird für den Schaltungsaufoau von einer bestimmten Reihenfolge der Teilschaltungen ausgegangen. Regelbare Entzerrer, Entscheider, erster Integrator folgen aufeinander, wobei dem zweiten Integrator die Stellgrösse für den regelbaren Entzerrer entnommen werden kann. In dem Ausführungsbeispiel nach den Fig. 1 und 2 sind die einzelnen Schaltungen im Blockschaltbild dargestellt. Es ist jedoch davon auszugehen, dass die einzelnen Schaltungsbestandteile tür sich bekannt sind, so dass hierauf nicht im einzelnen eirgegangen werden muss, da dies für das Verständnis der Erfindung nicht nötig ist. Auch sind funktionsgleiche Elemente in den Fig. 1 und 2 mit gleichen Bezugsziffern dargestellt, so dass insoweit die zugehörige FiOrurenbeschreibung für die Fig. 1 bzw. für die Fig. 2 herangezogen werden :kann. Im Ausführungsbeispiel von Fig. 1 ist; das Prinzipschaltbild der erfindungsgemässen Regelanordnung dargestellt. Ein Leitungssignal LS kommt am Eingang 1 an einen regelbaren Entzerrer 2, dem unmittelbar ein Entscheider 3 nachgeschaltet ist. Die Empfangsdaten ED können am Ausgang 8 abgenommen werden. Dem Entscheider 3 ist ein erster Integrator 4 nachgeschaltet, dessen Freawenzgang durch g /p gegeben ist, wobei p = jw für die komplexe Frequenz steht. Dem Integrator 4 folgt eine Differenzschaltung 5, die auch aus einem Sollwertgeber 6 gespeist wird. Im Sollwertgeber 6 kann also ein vorgegebener Soll- wert erzeugt werden. Der Ausgang der Differenzschaltung 5 führt auf einen zweiten Integrator 7, der als Stellgrössenverstärker wirkt und von dem aus der regelbare Entzerrer 2 angesteuert wird. Als Regelkriterium wird das mittlere Tastverhältnis am Ausgang des Entscheiders 3 verwendet, das auf einen vorzugebenden Sollwert eingeregelt wird. Der Entscheider 3 ist dabei so ausgebildet, dass er in an sich bekannter Weise als Schwellen-Entscheider wirkt. Aus Fig. 1 ist ferner zu entnehnen, dass für den Entzerrer 2 die Regelbarkeit symbolisch durch den schrägen Pfeil kenntlich gemacht ist, und dass der zweite Integrator 7 die Ubeftragungs funktion k2'p hat, mit k2 als weitere Konstante. In der in Fig. 1 gezeigten Schaltung ist folgendes zu berücksichtigen. Der zeitliche Mittelwert, d.h. das mittlere Tastver hältnis der Empfangsdaten ED, wird in dem Integrator 4 mit der SpannungsUbertragungsfuktion 1/p ermittelt und mit dem Sollwert U5011 aus dem Sollwertgeber 6 verglichen. Die Differenz, die in der Differenzschaltung 5 gebildet wird, regelt über den zweiten Integrator 7 die veränderlichen Elemente im regelbaren hnt- zerrer 2 solange, bis Uist = Usoll ist. Der Sollwert ist abhängig von der gewählten Sende signal- form, von der Codierung und kann rechnerisch festgelegt werden, wenn alle möglichen Signalkombinationen betrachtet werden und ihre relativen Häufigkeiten bekannt sind. Gegebenenfalls ist eine Verwürfelung der Daten vorzunehmen. Im Ausführungsbeispiel von Fig. 2 ist eine digitale Realisierung des Rege lkriteriums dargestellt. Es erfolgt dabei nur im regelbaren Entzerrer die Signa-lverarbeitung analog. Am Ausgang 8 folge anstelle des Integrators 4 ein setzbarer Rückwärts zähler 9, der ursprüngliche Sollwertgeber 6 ist ersetzt durch die Schalteranordnung 10. Der als Stellgrössenverstärker wirkende Integrator 7 ist durch einen Auf-Ab-Zäh ler 11 realisiert, der eine Wiederholkontrolle enthält. Vom setzbaren Rückwärts zähler 9 wird also das MSB (most significant bit) auf den Auf-Ab-Zähler 11 gegeben. Abhängig vom Zählerstand betätigt die Decodierlogik 12 einen Satz von Schaltern 13, der den Widerstandswert der Widerstandskette 14 und damit das Verhalten des regelbaren Entzerrers beeinflusst. Für die Realisierung können die Widerstände in 14 durch geschaltete Kondensatoren (Switched-Capacitor-Schaltungen) nachgebildet werden, wobei die unterschiedlichen Widerstandswerte der Widerstandskette 14 durch verschiedene Kapazitätswerte (Gewichtssatz wird durch die Decodierlogik 12 gesteuert) oder durch verschiedene Schaltfrequenzen bei der S-C-Anorinung erreicht werden können. Neben einer analogen Realisierung des Regelkreises, die Stellglieder sind differentielle Widerstände von z.B. Dioden oder Feldeffekttransistoren (FET), ist nach Fig. 2 eine digitale Lösung denkbar, bei der die Abgriffe in einem Widerstandsnetzwerk abhängig vom Ausgangssignal des Stellgmössenverstärkers, in gezeichneten Beispiel der Zählerstand eines Auf-Ab-Zählers, umgeschaltet werden. Auch digitale Verarbeitung des Zahler- standes mit analog-digital-gewandeltem Le itungs signal LS ist möglich. Zur Vermeidung dauernder Arbeitsbewegungen ist eine Verstellung erst nach mehrmaliger Korrektur in eine Richtung möglich. Der Sollwert U5011 kann digital über die Schalter 10 eingestellt werden. Der Vollständigkeit halber sind in Fig. 2 am setzbaren Rückwärts zähler 9 noch die beiden Eingänge 15 und 16 bezeichnet. Der Takteingang 15 wird mit einer Taktfrequenz f betrieben, die ein Vielfaches der Bitfolgefrequenz beträgt. Die ganzzahlige Grösse n-gibt die zeitliche Auflösung bei der Mittelwertbildung an. Am Eingang 16 des Zählers 9 liegt das Signal "Parallel Tadennan, durch das alle k mit der Sollwert vom Schalter 10 in den Zähler uoernommen wird. Die Grösse k bestimmt die Integrationszeitkonstante. Eine weitere Realisierungsvariante ergibt sich bei vollständig analoger Signalverarbeitung (der Entscheider 3 sei ausgenommen), wobei die Schaltung durch an sich be kanne, in geeigneter Weise beschaltete Verstärkerschaltungen (z.B. Operationsverstärkerschaltungen) und die variablen Widerstände im Entzerrer Z als differentielle spannungsgesteuerte Widerstände (z.3. Dioden, FET) realisiert sind. Eine weitere Abwandlung der Gesamtanordnung ist noch für den Fall zu sehen, dass das Leitungssignal LS in digitaler Form anliegt, auch die weitere Signalverarbeitung digital erfolgt. Vergleicht man die Fig. 1 und 2, dann ist zu erkennen, dass in diesem Fall der erste Integrator 4 zusammen mit der Differenzschaltung 5 durch einen Rückwärts zähler 9 ersetzt ist. Weiterhin ist der Sollwertgeber 6 durch eine Schalteranordnung 10 ersetzt und der zweite als Stellgrössenverstärker wirkende Integrator 7 wird durch einen so genannten Ausf-Ab-Zähler realisiert. Der Zählerstand dieses Auf-Ab-Zahlers 11 bewirkt dann die stufige Einstellung des regelbaren Entzerrers 2. Die beschriebenen Schaltungen und SchaltungsmöglichRei- ten haben den Vorteil, dass sie ein Regelkriterium zur Einstellung adaptiver Entzerrer bei der Ubertragung digitaler Signale bzw. digitaler Informationen zur Verfügung stellen, bei dem mit vertretbarem Schaltungsaufwand eine weitgehende Sicherheit gegenüber kurzzeitigen Störimpulsen gegeben ist. 4 Patentansprüche 2 Figuren

Claims: Patentansrüche 1. Schaltungsanordnung zur Gewinnung des Regelkriteriums für die Einstellung adaptiver Entzerrer bei digitaler Datenübertragung, bestehend aus einem regelbaren Entzerrer, d a d u r c h g e k e n n z e i c h n e t , dass die Schaltungsanordnung in der Weise aufgebaut ist, dass dem regelbaren Entzerrer (2) der Entscheider (3) nachfolgt, dass anschliessend ein erster Integrator (4) geschaltet ist, dem eine Differenz-Schaltung (5) nachfolgt, die auch von einem Sollwertgeber (6) gespeist ist, dass der Differenz-Schaltung (5) ein zweiter Integrator (7) folgt, dessen Ausgangssignal die Stellgrbsse für den regelbaren Entzerrer (2) bildet, und dass die Regelung in der Weise erfolgt, dass das mittlere Tastverhältnis am Ausgang des Entscheiders auf einen vorzugebenden Sollwert geregelt wird (Fig. 1). 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Signalverarbeitung mit Ausnahme des Entscheiders (3) analog erfolgt und die Schaltung durch beschaltete Operationsverstärker realisiert ist, so dass die stetig veränderlichen Elemente im regelbaren Entzerrer (2) spannungsgesteuerte differentielle Widerstände (z.B. Dioden oder Feldeffekttransistoren) sind. 3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass das Leitungssignal (LS) in digitaler Form anliegt und die Signalverarbeitung digital erfolgt, dass der erste Integrator (4) zusammen mit der Differenz-Schaltung (5) durch einen setzbaren Rückwärtszähler (9) und der Sollwertgeber (6) durch eine Schalteranordnung (10) und der zweite Inte grator (7) durch einen Auf-Ab-Zähler (11) realisiert ist, dessen Zählerstand die stufige Einstellung des regelbaren Entzerrers (2) vornimmt. 4. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Signalverarbeitung nur im regelbaren Entzerrer (2) analog erfolgt und der erste Integrator (4) zusammen mit der Differenz Schaltung (5) durch einen setzbaren Rückwärtszähler (9) und der Sollwertgeber (6) durch eine Schalteranordnung (10) und der zweite Integrator (7) durch einen Auf-Ab Zahler (11) realisiert ist, dessen Zählerstand über eine Decodierlogik (12j eine weitere Schalteranordnung (13) steuert und entweder durch Teilwiderstände einer Widerstandskette (14) oder durch geschaltete Eondensa- toren (SC = Switched Capacitor) nachgebildete Widerstände die Einstellung des regelbaren Entzerrers (2) vornimmt (Fig. 2).

Inventors: MULLER, EUGEN DR., SONTHEIM, HANS ING.GRAD., STUMMER, BALDUR DIPL.-ING., Müller, Eugen Dr.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1983
Main classification: H04B3
IPC codes: H04L25