READ-ONLY-MEMORY WITH MODIFIED ADDRESSING

Abstract: 1. A programmable read-only memory with N storage locations (10), arranged in L lines (12) of M words each comprising P bits (N = L x M x P), comprising k line addressing inputs and m column addressing inputs, the numbers k and m being the binary addressing bit numbers necessary for designating L lines and M columns, L line decoding gates (16), M column decoding gates (18) and P bit outputs adapted to transmit the stored information of the P storage locations at the intersection of a word line and a word column, designated respectively by a line decoding gate and a column decoding gate according to the logic levels applied to the addressing inputs, characterized in that L and/or respectively M is strictly included between 2**k-1 and 2**k (respectively 2**m-1 and 2**m ), and that a supplementary decoder (24) is provided between the line addressing inputs and/or respectively the column addressing inputs and the inputs of the line decoding gates (respectively of the column decoding gates), said decoder being adapted to transmit logic levels to the inputs of the line decoding gates (respectively of the column decoding gates), these levels corresponding : to the designation of a corresponding single line (respectively single column) for each of the L (respectively M) given addresses among the 2**k (respectively 2**m ) addresses susceptible of being received by the supplementary decoder ; to the designation of two lines (respectively columns) corresponding for each of the 2**k - L (respectively 2**m - M) remaining addresses susceptible of being received by the supplementary decoder, which correspond to fictive lines (respectively columns), the words applied to the outputs of the memory being in this case the logic sum or product of the words stored at the intersections of each designated column (respectively line) and each designated line (respectively column).

Description: MEMOIRE MORTE A ADRESSAGE MODIFIE La présente invention concerne les mémoires mortes programmables agencées en matrices de points mémoires adressables par lignes et/ou par colonnes, et plus particulièrement les mémoires mortes servant effectuer une microprogrammation au sein d'un circuit intégré. Ces mémoires font partie du circuit intégré et ont pour fonction de fournir à leurs sorties des mots de chiffres binaires (bits) qui sont des instructions enregistrées à des adresses déterminées désignant le carrefour d'une ligne et d'une colonne de la matrice. Dans la plus grande généralité des cas, il s'agit de matrices de N points mémoires agencés en L lignes de M mots de P bits chacun. L'un de ces nombres, notammment M ou P, peut d'ailleurs être égal à 1. Dans toutes les mémoires mortes de microprogrammation existant actuellement, P peut être quelconque, mais on s 'arrange pour que L et M soient chacun des nombres multiples de 2 pouvant s'écrire respectivement sous la forme 2k pour L et 2m pour M. On a alors k entrées d'adressage de lignes de la matrice et m entrées d'adressage de colonnes; n'importe quel nombre à k chiffres binaires appliqué aux entrées d'adressage de lignes désigne alors une ligne et une seule de la matrice, et de même n'importe quel nombre à m chiffres binaires appliqué aux entrées d'adressage de colonnes désigne une colonne et une seule. La combinaison de ces deux adresses désigne un emplacement de mot et un seul dans la mémoire. 2k x 2m mots de P bits peuvent ainsi être enregistrés dans une matrice à N = 2k x 2m x P points mémoires, avec k entrées d'adressage de lignes et m entrées d'adressage de colonnes; P sorties de bits sont.prévues pour fournir les mots ou instructions enregistrés au carrefour d'une colonne et d'une ligne désignées par leurs adresses. L'invention résulte de la remarque inattendue selon laquelle on doit pouvoir stocker dans une mémoire à L lignes et M colonnes de mots de P bits un nombre de mots supérieurs à L x M, contrairement à ce qui a été expliqué ci-dessus, c1 est à dire contrairement au cas général où on considère toujours que le nombre de mots stockables dans une mémoire de microprogrammation est égal au nombre d'emplacements de mots dans la mémoire. En présentant les choses différemment, la présente invention propose de réduire le nombre de points mémoires d'une matrice sans pour autant réduire le nombre de mots de P bits que l'on peut extraire de celle-ci. Plus précisémment, en gardant k entrées d'adressage de lignes et m entrées d'adressage de colonnes (et toujours P bits dans chaque colonne), donc à priori un nombre d'adresses de mots égal a 2k x 2m, on s'arrange pour réduire le nombre d'emplacements réels de mots, et pour cela on réduit le nombre L de lignes ou le nombre M de colonnes en rendant L inférieur à 2k ou M inférieur 2m (dans certaines limites que l'on verra dans la suite). Il en résulte un avantage essentiel qui est la réduction d'encombrement sur le circuit intégré réalisé : la surface de la mémoire est proportionnelle aux nombres de lignes et colonnes de points mémoires et il est particulierement intéressant de réduire ceux-ci pour une capacité de stockage donnée. Selon la présente invention on propose de faire un double mode d'adressage de la mémoire en ce sens que pour certaines adresses de lignes et colonnes reçues par les entrées d'adressage de lignes et colonnes, un mot unique sera désigné et émis sur les sorties de la mémoire, ce mot étant au carrefour d'une ligne et d'une colonne déterminées, tandis que pour d'autres adresses, deux mots seront désignés, qui sont aux carrefours de deux lignes et une colonne ou une ligne et deux colonnes, ces mots étant combinés selon une fonction logique simple (ET, OU, NON-ET ou NI) et ainsi émis sur les sorties de la mémoire. Ceci signifie que la mémoire peut émettre non seulement les nots eux-mêmes qui sont stockés mais par exemple aussi la somme ou le produit de deux mots. L'intérêt de l'invention est que cette possibilité de stockage de mots en vue de la restitution de plus de mots qu'il n'en a été stocké effectivement, est particulièrement simple à exploiter dans les mémoires intégrées logiques actuelles. En effet, ces mémoires sont agencées de telle manière que le plus souvent il n'y a aucun élément à rajouter au niveau de la mémoire pour obtenir la somme ou le produit de deux mots stockés dans deux lignes ou deux colonnes : il suffit de désigner ces deux lignes ou colonnes au lieu d'une seule et, par construction, la sortie se trouvera être une combinaison logique simple (ET, OU etc...) des deux mots. On explicitera mieux ce point dans la suite. Mais d'ores et déjà on peut dire que la seule modification à apporter à la mémoire se situe au niveau du décodage des adresses d'entrée : il faut pouvoir désigner soit une seule ligne ou colonne (comme d'habitude) soit deux à la fois. Ainsi, l'invention se définit comme étant une mémoire morte programmable à N points mémoires agencés en L lignes de M mots de P bits chacun (N = L x M x P), avec k entrées d'adressage de lignes, L portes de décodage de lignes ayant des entrées communes et chacune une sortie désignant une ligne parmi L selon les niveaux logiques appliqués aux entrées, m entrées d'adressage de colonnes, M portes de décodage de colonnes ayant des entrées de désignation communes et désignant chacune une colonne de mots parmi M, c'est à dire en fait P colonnes de bits, selon les niveaux logiques appliqués aux entrées communes des portes de décodage de colonnes, et P sorties de bits aptes à transmettre les informations en mémoire dans les P points mémoires au carrefour d'une ligne et d'une colonne de mot désignées respectivement par une porte de décodage de lignes et une porte de décodage de colonnes, cette mémoire comportant selon l'invention, dans le but de rendre supérieur à L x M le nombre de mots de P bits qui peuvent en être extraits alors que L x M mots y sont effectivement stockés, les caractéristiques suivantes - d'une part le nombre de lignes L et/ou respectivement le nombre de colonnes de mots M est strictement inférieur à 2k (ou respectivement 2m), - d'autre part un décodeur supplémentaire est prévu entre les entrées d'adressage de lignes et/ou respectivement de colonnes et les entrées communes des portes de décodage de lignes (resp. de colonnes), ce décodeur étant apte à transmettre aux entrées des portes de décodage de lignes (resp. de colonnes) des niveaux logiques correspondant + à la désignation d'une seule ligne (resp. colonne) pour certaines adresses reçues par le décodeur supplémen taire, à Åa la désignation de deux lignes (resp. colonnes) pour d'autres adresses reçues par le décodeur supplémentaire, les mots appliqués aux sorties de la mémoire étant dans le deuxième cas une fonction logique simple (ET, CU, NAND, NOR) des mots stockés aux intersections d'une colonne (resp. ligne) désignée et de chaque ligne (resp. colonne) désignée. On expliquera dans la suite comment, pour certaines adresses reçues par le décodeur supplémentaire, celui-ci transmet, directement et sans modification, aux entrées communes des portes de décodage de lignes (resp. colonnes), les niveaux logiques et les compléments des chiffres binaires constituant les adresses reçues, et comment, pour d'autres adresses, le décodeur supplémentaire transmet les niveaux logiques et les compléments des chiffres binaires constituant les adresses, mais avec une modification telle que deux portes de décodage de lignes (resp. colonnes) reçoivent simultanément des niveaux logiques d'entrée qui leur font désigner simultanément deux lignes (resp. colonnes). Cette modification effectuée par le décodeur supplémentaire pour ces autres adresses consiste en fait à appliquer sur deux entrées communes des portes de décodage de lignes (resp. colonnes), qui devraient normalement recevoir un niveau logique et son complément, deux niveaux logiques identiques. On peut prévoir que les entrées d'adressage de lignes, ou respectivement les entrées d'adressage de colonnes, comprennent une entrée spécifique destinée au décodeur supplémentaire, le niveau logique présent sur cette entrée ayant pour fonction de définir si le décodeur supplémentaire doit autoriser la désignation d'une seule ligne (resp. colonne), laquelle est alors définie par les niveaux logiques présents sur les autres entrées d'adressage, ou s'il doit autoriser la désignation de deux lignes (resp. colonnes); ces deux lignes (resp. colonnes) sont également définies par les autres entrées d'adressage et sont alors de préférence d'une part la ligne (resp. colonne) qui correspondrait normalement à l'adresse indiquée par ces autres entrées si le décodeur supplémentaire ne désignait qu'une ligne, et d'autre part une ligne correspondant à une adresse différant de la précédente par un chiffre binaire et un seul. Pour que deux portes de décodage de lignes (resp. de colonnes) désignent simultanément ces deux adresses, on prévoit qu'un inverseur commandé est inséré en amont d'une des entrées communes des portes de décodage de lignes (resp. de colonnes). Les autres entrées reçoivent les niveaux logiques correspondant aux chiffres binaires des adresses désignées et à leurs compléments. L'inverseur est commandé par l'entrée spécifique prévue parmi les entrées d'adressage. Dans une autre réalisation, on évite cette entrée spécifique de modification d'adressage. Les k (resp. m) entrées servent pour la définition des adresses. Le décodeur supplémentaire comporte 2k (resp. 2m) sorties. Pour certaines adresses introduites sur les entrées d'adressage, donc sur le décodeur supplémentaire, celui-ci délivre sur ses sorties les k (resp. m) niveaux d'entrée et leurs compléments (soit 2k sorties ou respectivement 2m); ces k niveaux et leurs compléments désignent une ligne et une seule (resp. une colonne et une seule). Pour d'autres adresses, le décodeur délivre k-l (resp. m-l) entrées et leurs k-l (resp. m-l) compléments et deux niveaux logiques identiques sur les deux sorties restantes du décodeur. Ceci implique la désignation de deux lignes ou deux colonnes de la mémoire étant donné la constitution des portes de décodage de lignes (resp. colonnes) qui sont des portes simples (ET, OU, NOR ou NAND). On montrera comment on peut faire en sorte que le décodeur supplémentaire effectue ce choix entre un adressage normal et un adressage double selon les adresses d'entrée qu'il reçoit. On peut déjà signaler que cela est possible en prévoyant que le décodeur supplémentaire, à k entrées et 2k sorties (resp. m et 2m), transmet sur la plupart de ses sorties le niveau logique d'une entrée correspondante et son complément comme on le fait déjà dans les mémoires classiques, à l'exception de trois sorties qui combinent des entrées d'une manière particulière pour fournir des signaux composites. Dans le premier mode de réalisation de l'invention, où une entrée spécifique d'adressage permet de choisir le mode d'adressage (normal ou modifié) des lignes ou colonnes, l'utilisateur doit tenir compte, dans les adresses'qu'il transmet à la mémoire, de la manière dont celle-ci est constituée. Dans le second mode de réalisation, l'utilisateur voit les entrées d'adressage de la mémoire exactement comme s'il s'agissait d'une mémoire classique. Il n'a pas à se préoccuper de constituer des adresses particulières car c'est le décodeur supplémentaire qui, quoiqu'il soit constitué de manière extrêmement simple (à la limite, deux portes à deux entrées seulement en plus des inverseurs toujours nécessaires), se débrouille pour reconnaitre qu'un certain nombre d'adresses d'entrées nécessitent une désignation de deux lignes ou colonnes simultanément et pour procéder à cette désignation simultanée des lignes convenables. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente un diagramme schématique montrant l'agencement général d'une mémoire matricielle; - la figure 2 représente un exemple de réalisation pratique d'une mémoire dans laquelle les points mémoires sont constitués par la connexion ou l'absence de connexion d'un transistor entre une ligne et une colonne; - la figure 3 représente une réalisation classique de portes de décodage de lignes ou de colonnes; - la figure 4 représente une structure de mémoire modifiée selon la présente invention; - la figure 5 représente une réalisation du décodeur sup plémentaire avec une entrée spécifique pour l'adressage modifié; ; - la figure 6 représente une variante de réalisation du décodeur supplémentaire ne nécessitant pas une entrée spécifique de modification d'adressage; - - la figure 7 représente un autre exemple de réalisation sans entrée spécifique de modification d'adressage. On peut faire comprendre l'invention de manière simple en montrant d'abord que deux mots de P bits peuvent être combinés très simplement pour en donner un troisième. Exemple : si on applique la fonction ET (produit logique) aux mots 0001 et 0010, on obtient 0000; de même, 0101 et 0110 donnent 0100; à partir de quatre mots on en obtient donc six si on les prend soit simplement, soit en en multipliant deux. Ainsi, si on stocke dans une matrice de points mémoires les nombres suivants 0001 0101' 1001 1101 0010 0110 1010 1110 0011 0111 1011 1111 on peut facilement reconstituer, par une simple fonction ET regroupant certains nombres deux à deux, les nombres 0000, 0010, 0100, 1000, de sorte qu'au total, ayant stocké les douze nombres précédents et reconstituant les quatre autres, on dispose de la totalité des seize nombres de quatre chiffres existant. Il faut tout de suite mentionner ici que l'on aurait pu réaliser la même chose par des fonctions OU, NAND ou NOR. En effet la fonction OU sur 0001 et 0010 donne 0011 que l'on peut donc faire disparaître de la table. La fonction NAND appliquée à 0001 et 0010 donne 1111 que l'on peut faire disparaître. La fonction NOR appliquée à 0001 et 0010 donne 1100 que l'on peut faire disparaî- tre. Quelle que soit la fonction choisie, on peut voir que sur quatre mots on peut en supprimer un (indépendamment du nombre de bits du mot). Ceci montre que l'on peut réaliser, au moins dans cet exemple simple, une mémoire qui n'aurait que douze emplacements de mots, mais dont on pourrait extraire 16 mots en utilisant soit un mot stocké soit deux mots stockés combinés grâce à l'une des quatre fonctions logiques simples. La condition pour le faire est que l'on puisse accéder dans la mémoire à deux positions de mots simultanément et combiner ces deux mots selon la fonction choisie. On va maintenant décrire en relation avec les figures 1 et 2 une constitution classique de matrice de points mémoires, pour montrer comment on peut facilement réaliser la condition cidessus. La matrice de la figure 1 comprend un certain nombre de points mémoires figurés par des cercles 10, chacun au carrefour d'un conducteur de ligne 12 et d'un conducteur de colonne 14. Les points mémoires définissent chacun un état binaire O ou 1 et ils sont agencés, sur chaque ligne, en mots de un ou plusieurs bits. Dans le cas général, on peut avoir L lignes de M mots de P bits chacun, mais dans certains cas on peut avoir L lignes de M mots de 1 bit ou L lignes avec sur chacune un seul mot de P bits. La sortie de la mémoire est constituée de P sorties individuelles pour permettre l'extraction d'un mot de P bits. Dans la suite on appellera généralement colonne, une colonne de mots, et exceptionnellement on pourra parler d'un conducteur de colonne de bit lorsque cela sera nécessaire. Des entrées d'adressage de lignes en nombre k permettent de définir 2k adresses possibles selon les niveaux logiques qui leur sont appliqués. Ces niveaux, et leurs compléments, sont donc dirigés sur des entrées communes d'adressage de L portes de décodage de lignes 16, chacune étant agencée pour répondre à la présence d'une adresse bien déterminée sur ses entrées et pour désigner alors une ligne de mots bien déterminée. Toutes les mémoires usuelles possèdent 2k lignes et 2k portes de décodage de lignes 16 si elles ont k entrées d'adressage de lignes. Des entrées d'adressage de colonnes (de mots) sont également prévues (si M est différent de 1), en nombre m (M = 2m pour toutes les mémoires usuelles). Ces entrées servent à appliquer des niveaux logiques correspondant à des adresses de colonnes, et leurs compléments, à des entrées communes de portes de décodage de colonnes (de mots) 18 qui ont pour fonction de désigner chacune une colonne déterminée afin de transmettre aux sorties de la mémoire un mot de P bits présent dans cette colonne au niveau d'une ligne déterminée. Les portes de décodage de colonnes sont des décodeurs 1 parmi M et elles sont en nombre M. Chaque porte de décodage 18 sélectionne une colonne de mots donc P conducteurs de colonne de bits. On remarquera d'ailleurs que les conducteurs de colonnes de bits d'une même colonne de mot peuvent être adjacents, ou alors, comme à la figure 1, on peut avoir les colonnes de mots intercalées les unes dans les autres de sorte qu'une colonne de mot comprend en fait plusieurs conducteurs non adjacents. La figure 2 montre un exemple de réalisation classique dans lequel chaque point mémoire 10 comprend un transistor MOS 20 dont la grille de commande est reliée à un conducteur de ligne et dont la source et le drain sont reliés l'un à la masse, l'autre à un conducteur de colonne relié lui-même, à travers une charge résistive, à un potentiel positif. L'état du point mémoire est défini par la présence ou l'absence de ce transistor 20 entre un conducteur de ligne et un conducteur de colonne. En 10' on a représenté un autre point mémoire dont le transistor 20' est isolé de la colonne correspondante et ne joue donc aucun rôle. On dira ici que la présence d'un transistor définit un état logique O pour le point mémoire, tandis que son absence ou sa déconnexion définit un état 1. Si on applique sur le conducteur de ligne i un potentiel positif, le transistor 20 conduit et met à la masse (dans le cas de la figure 1), la colonne j. Si cette colonne est sélectionnée par la porte de décodage de colonnes à laquelle elle est reliée, un niveau O sera transmis sur une sortie de la mémoire. La sélection de colonne se fait par un transistor-interrupteur 22 commandé par la porte de décodage de colonne 18. Cette structure est très classique et peut se retrouver avec de nombreuses variantes. Il est facile de voir que si deux conducteurs de lignes transmettent simultanément un potentiel positif (alors que dans les mémoires classiques une seule ligne est désignée), le niveau logique qui se retrouvera en sortie est le produit logique des états logiques des points mémoires sur ces deux lignes, c'est à dire le produit des niveaux qu'on retrouverait sur la sortie Si les lignes étaient désignées séparément. En effet, c'est la mise à la masse d'une colonne qui transmet prioritairement un zéro sur la sortie, de sorte que l'on peut dire que si au moins un transistor 20 est présent et est rendu conducteur, la colonne correspondante sera mise à la masse. C'est seulement si tous les transistors sant absents ou rendus non conducteurs que l'on retrouve un 1 sur la colonne. Il s'agit donc d'une fonction ET directement réalisée par la simple désignation de deux lignes simultanément. Le produit logique de deux mots d'une colonne se retrouve en sortie de la mémoire. On montrerait de la même manière que la configuration de la figure 2 fait que la désignation de deux colonnes simultanément produit en sortie une fonction ET sur les mots stockés dans ces deux colonnes au niveau d'une ligne déterminée. On peut d'ailleurs aussi indiquer à cet endroit que la désignation de deux lignes et de deux colonnes simultanément produirait le produit logique des quatre mots en mémoire aux carrefours dettes deux lignes et deux colonnes. L'exemple pratique de la figure 2 fait ressortir la réalisation directe de fonctions ET. Si on le modifie légèrement, par exemple en prévoyant que le transistor 20 est relié d'une part à un potentiel positif et d'autre part à la colonne qui elle-même serait reliée à la masse par l'intermédiaire d'une charge résistive, on réalise une fonction OU (somme logique) avec deux lignes ou deux colonnes commandées simultanément. De même, encore, d'autres montages simples constitueraient des mémoires dont les sorties pourraient donner des fonctions NAiGD ou NOR de deux mots stockés dans deux lignes ou deux colonnes désignées. simultanément. A la figure 3, on a représenté une porte de décodage de lignes 16 (ou de colonnes 18), tel qu'il existe dans une mémoire classique. Il s'agit d'une simple porte ET, OU, NAND ou NOR, ici une porte NOR qui reçoit sur ses entrées des signaux issus des entrées d'adressage de la mémoire. Cette porte délivre un signal logique 0, sauf si une combinaison d'entrées bien précise est reçue sur ses entrées. C'est pourquoi, bien qu'on ait représenté à la figure 1 2k entrées communes pour toutes les portes de décodage de lignes 16, en fait, les portes de décodage sont chacune connectée effectivement à k conducteurs et c'est le choix des k connexions qui détermine l'adresse à la présence de laquelle réagira une porte de décodage. Ainsi, si les entrées d'adressage sont par'exemple A3, A2, Al, AO, et les entrées communes des portes de décodage de lignes sont A3, A3, A2, A2, Ai, Ai, AD, AO, et si on veut qu'une porte de décodage réagisse à la présence de l'adresse 1010, on connectera les entrées de la porte NOR aux conducteurs d'entrées communes A3, A2, Ai, AO. Une autre porte de décodage devant réagir à l'adresse 1011 sera connectée aux conducteurs A3, A2, Zi, AO. Cette explication était nécessaire pour faire comprendre ensuite que si on s'arrange artificiellement pour mettre un O logique à la fois sur le conducteur AO et sur le conducteur AO alors qu'ils devraient transmettre des niveaux complémentaires, les deux portes de décodage ci-dessus réagiront. On parlera dans toute la suite de portes de décodage 16 < ou 18 pour les colonnes) à 2k (ou 2m) entrées, en sachant bien que dans la pratique la manière la plus simple de les réaliser est d'utiliser des portes à k (ou m) entrées connectées à certains des 2k (ou 2m) conducteurs communs issus des entrées d'adressage. A la figure 4 est représenté le schéma de la mémoire selon 11 invention. Elle diffère de la figure 1 sur les points suivants - plusieurs lignes de points mémoires ont été supprimées, ainsi que les portes de décodage de lignes 16 correspondantes, de sorte que le nombre de lignes restantes L est strictement inférieur à 2k si k est le nombre d'entrées d'adressage; - un décodeur supplémentaire 24 a été inséré entre les entrées d'adressage de lignes et les entrées communes des portes de décodage 16, de sorte que ce ne sont plus simplement les niveaux logiques sur les entrées d'adressage et leurs compléments qui sont transmis aux portes de décodage de lignes. Il faut noter que les portes de décodage de lignes 16 restant sont inchangées, ainsi que les portes de décodage de colonnes. D'autre part, le décodeur supplémentaire 24 est très simple et ne produit qu'un encombrement réduit (inférieur à une seule des portes de décodage 16 qui ont été supprimées), de sorte que le gain global de place est important. Il faut noter encore que la modification d'adressage de lignes qui est représentée à la figure 3 et qui va être décrite en détail pourrait être une modification d'adressage de co#lonnes, auquel cas le décodeur supplémentaire 24 serait inséré entre les entrées d'adressage de colonnes et les entrées des portes de décodage de colonnes, et un certain nombre de colonnes (au lieu de lignes) seraient supprimées avec les portes de décodage de colonnes correspondantes. On peut également envisager dans certains cas de prévoir à la fois une suppression de lignes et une suppression de colonnes, avec un décodeur supplémentaire pour les lignes et un décodeur supplémentaire pour les colonnes. On décrira la suite en supposant qu'il s'agit du cas de la figure 4 (lignes), la transposition étant immédiate pour les colonnes. Deux grandes variantes de réalisation du décodeur supplémentaire peuvent être envisagées. Elles sont représentées à la figure 5 d'une part, aux figures 6 et 7 d'autre part; toutes deux permettent de transmettre aux entrées des portes de décodage de ligne 16 conservées des niveaux logiques correspondant - soit à la désignation d'une seule ligne pour certaines adresses reçues par le décodeur supplémentaire; - soit à la désignation de deux lignes pour d'autres adresses. La réalisation de la figure 5 a l'avantage d'être extrêmement simple et donc peu encombrante sur le circuit intégré, mais elle a l'inconvénient de nécessiter une entrée d'adressage supplémentaire, affectée spécialement à une fonction bien particulière qui consiste à indiquer si le décodeur doit désigner une seule ligne ou s'il doit en désigner deux. Les k entrées normales servent à définir ces lignes. Le décodeur supplémentaire 24 comprend essentiellement des inverseurs (26) qui d'ailleurs étaient déjà nécessaires dans les mémoires classiques. !Mais, en plus, un inverseur commandé 28 permet d'inverser à volonté le niveau présent sur l'une des k entrées d'adressage normales. C'est l'entrée spécifique qui commande cet inverseur 28, lequel est constitué par exemple par une porte OU-exclusif recevant sur une entrée le signal à inverser, provenant directement d'une des k entrées d'adressage, et sur une autre entrée le signal issu de l'entrée spécifique. Sur la figure 5, on a représenté un adressage par cinq entrées AO, Al, A2, A3 et B, l'entrée B étant l'entrée spécifique. Le décodeur possède 2k sorties pour fournir d'une part les niveaux présents sur les k entrées et d'autre part leurs k compléments, à l'exception de l'un de ces niveaux, qui, lui, est inversé ou non par l'inverseur commandé 28. En effet, si le niveau logique sur l'entrée spécifique B est 0, on a bien sur la dernière sortie le niveau logique de l'entrée AO, mais si le niveau sur B est 1, on retrouve AO sur lessdeux dernières sorties au lieu d'avoir AO et son complément comme dans les mémoires classiques. Ceci permet que deux portes de décodage de lignes 16 réagissent simultanément (dans le cas ou B = 1) à la présence d'une adresse déterminée définie alors par Al, A2 et A3 : par exemple, si l'adresse A3, A2, Al, AO est 1011 et si B = 1, les portes de décodage réagissant aux adresses 1011 et 1010 commanderont les deux lignes correspondantes; si B = 0, seule l'adresse 1011 sera prise en compte. Il faut remarquer que si B = 1, il faudra prévoir un état bien déterminé pour AD (état O si les portes de décodage de lignes 16 sont des portes NOR, 1 si ce sont des portes ET), pour éviter que ni l'une ni l'autre des portes de décodage ne réagissent. Ceci interdit d'utiliser certaines adresses à k+l chiffres, ce qui est d'ailleurs normal puisqu'on ne cherche pas à extraire plus de 2k mots de la mémoire. D'autres adresses sont interdites du fait que même si B = O (une seule désignation de ligne), on ne peut pas désigner des lignes qui ont été supprimées par rapport à la matrice complète de la figure 1. L'avantage de la simplicité du décodeur 24 est donc tempéré par deux inconvénients :la nécessité d'un bit supplémentaire dans l'adresse par rapport à ce qui serait nécessaire compte tenu du nombre de mots à extraire de la mémoire; et l'obligation d'éviter d'utiliser des adresses interdites. On verra que les réalisations des figures 6 et 7 évitent ces deux inconvénients, moyennant un décodeur un peu plus compliqué. Pour terminer la description de la figure 5, on peut préciser que n'importe laquelle des k entrées d'adressage proprement dites peut être choisie pour être commandée par l'entrée spécifique; on a choisi AO sur la figure 5. Bien entendu, l'utilisateur doit tenir compte de ce qui a été choisi pour savoir quelles sont les lignes qui seront combinées pour donner des mots non effectivement stockés dans la mémoire. Avant de décrire la réalisation de la figure 6, on va montrer sur un exemple simple que l'on peut facilement trouver des combinaisons logiques très simples permettant de faire en sorte que - pour certaines adresses à k chiffres on transmette directement ces adresses à des portes de décodage de lignes 16 effectivement présentes dans la matrice, pour d'autres adresses à k chiffres, correspondant normalement à des portes de décodage de lignes supprimées et à des lignes supprimées, on transforme chacune de ces autres adresses en deux adresses de lignes existant réellement, pour commander simul tanément ces deux lignes. Soit par exemple le tableau des adresses possibles pour accéder à 24 lignes (adresses à 4 chiffres AO, Al, A2, A3). Dans une mémoire normale, chacune des adresses ci-dessous donne accès à une ligne parmi 16. A3 A2 Ai AO A3 A2 Ai AO ligne 1 : O 0 0 O ligne 9 : 1 0 0 0 ligne 2 : O O O 1 ligne 10 : 1 0 0 1 ligne 3 : O 0 1 0 ligne 11 : 1 0 1 0 ligne 4 : O O 1 1 ligne 12 : 1 0 1 1 ligne 5 : 0 1 0 0 ligne 13 : 1 1 0 0 ligne 6 : O 1 0 1 ligne 14 : 1 1 0 1 ligne 7 : O 1 1 0 ligne 15 : 1 1 1 0 ligne 8 : 0 1 1 1 ligne 16 : 1 1 1 1 On suppose qu'on veut supprimer quatre lignes pour économiser 25% de place et que l'on s'arrangera lors de la programmation de la matrice, pour réaliser un certain nombre de mots par combinaison de mots présents dans la même colonne sur deux lignes distinctes. On peut par exemple supprimer les quatre dernières lignes et prévoir que les adresses de ces quatre lignes seront transformées en adresses de deux lignes à la fois, les douze premières adresses servant toujours à désigner les douze premières lignes. Si dans ces conditions on prévoit que la treizième adresse servira à désigner les cinquième et sixième lignes à la fois, la quatorzième à désigner les première et seconde lignes, la quinzième à désigner les septième et huitième lignes, et la seizième les troisième et quatrième lignes, on aboutit au tableau d'adresses suivant A3 A2 Ai AO ¯ A3 A2 AI AO 0 O O O ligne 1; 1 0 0 0 ligne 9; O O O 1 ligne 2; 1 0 0 1 ligne 10; O O 1 0 ligne 3; 1 0 1 0 ligne 11; O O 1 1 ligne 4; 1 0 1 1 ligne 12; O 1 0 0 ligne 5; 1 1 0 0 lignes Set 6; O 1 0 1 ligne 6; 1 1 0 1 lignes 1 et 2; O 1 1 0 ligne 7; 1 1 1 0 lignes 7 et 8; 0 1 1 1 ligne 8; 1 1 1 1 lignes 3 et 4. Il faut donc que les huit entrées communes prévues pour les décodeurs de lignes, entrées que l'on peut appeler a3, a'3, a2, a'2, ai, atl, aO, a'O, reçoivent tout simplement respective ment A3, A3, A2, A2, A1, A1, A0, A0 lorsque les douze premières adresses sont appliquées, mais des combinaisons plus complexes pour les quatre dernières. En faisant les tables de vérité et calculs logiques nécessaires, on aboutit à trouver que la solution est d'appliquer aux entrées des portes de décodage de lignes (donc aux sorties du décodeur supplémentaire) les combinaisons logiques suivantes a3 = A3. A2; a'3 = a3 a2 = A2. Al.AO a'2 = a2 al = Al atl = al aO = AO. A3.A2 a'O = AO. A3.A2 (dans le cas où les portes de décodage 16 sont des portes NOR). Le décodeur peut être réalisé par conséquent avec très peu de portes logiques en plus des inverseurs qu'il faut de toute façon prévoir en aval des entrées d'adressage d'une mémoire normale. Une douzaine de transistors doivent être rajoutés, ce qui est un très petit nombre compte tenu de l'encombrement économisé. Ce décodeur est représenté à la figure 6. Le décodeur n'est pas rendu plus complexe lorsqutaugmente le nombre d'entrées d'adressage pourvu qu'on fasse attention a choisir les lignes que l'on supprime et celles que lton combine deux à deux. Il est d'ailleurs possible de choisir les lignes à sup primer et celles à combiner de manière à réaliser un décodeur sup plémentaire plus simple encore. En effet, si lton réécrit le tableau des 16 adresses en supprimant non pas les quatre dernières lignes mais une ligne sur quatre, par exemple la première, la cinquième, la neuvième etc., quel que soit d'ailleurs le nombre de lignes, il reste les adres ses suivantes qui désignent les lignes restantes numérotées de 1 à 12 dans le tableau ci-dessous ...0001 ligne 1 . .1001 ligne 7; ...0001 ligne 2 ...1010 ligne 8; ...0011 ligne 3 ... 1011 ligne 9; ...0101 ligne 4 ...1101 ligne 10; ...0110 ligne 5 ...1110 ligne 11; ...0111 ligne6 ... 1111 ligne 12; Les adresses des lignes supprimées servent maintenant à désigner les groupes de lignes suivants adresses ...0000 : lignes 2 et 3 ...0100 : lignes 5 et 6 ...1000 : lignes 8 et 9 ...1100 : lignes 11 et 12 etc., s'il y en a plus. Dans ces conditions, une table de vérité adéquate montre rapidement que l'on peut faire un décodeur 24 dans lequel les 2k sorties a0, a'0, a1, a'1..., au lieu d'être respectivement égales aux k entrées A0, A1... et à leurs k compléments A0 A1 (cas d'une mémoire classique), comprennent tout simplement k-2 entrées 1 ) k-2 sorties a2, a3... qui sont égales aux k-2 entrées correspondantes; 2 ) k-2 sorties a'2, a'3... qui sont les zpléments des précédentes, comme dans une mémoire classique; ; 30) quatre autres sorties qui sont aO > a'O > #j, a'l et qui fournissent les combinaisons suivantes aO = AD a'O = AO.A1 a1 = Al+AO a'l = a1 tique, résulte des inverseurs déjà nécessaires dans une mémoire @@@ sique, qu'une porte OU pour faire ai, et une porte ET pour faire d Ce décodeur est représenté à la figure 7. il présente Par rapport au décodeur de la figure @ il présente l'avantage d'être plus simple, mais il souffre d'uninconvénient pour l'utilisateur du fait que les adresses binaires prises dans leur ordre classique ne correspondront pas aux numéros des lignes effectivement présentes dans la matrice : par exemple,l'adresse binaire 1010 ne répondra pas à une ligne numéro 10, mais à une ligne numéro 8. de la figure Par rapport au décodeur encore plus simple de la figure 5, les décodeurs des figures 6 et 7 présentent l'avantage de ne de la figure pas nécessiter de bit d'adressage spécifique supplémentaire (pour une même capacité), et de ne pas présenter, pour l'utilisateur, d'adresses interdites. On arriverait à des combinaisons logiques légèrement différentes mais aussi simples si on avait choisi de supprimer par exemple les quatrième, huitième, douzième lignes etc., au lieu des première, cinquième etc., ou si les décodeurs de lignes étaient faits de portes ET au lieu de NOR. On ne peut évidemment décrire toutes les solutions possibles, mais on a donné les éléments d'explication suffisants pour réaliser le décodeur supplémentaire de manière simple. On peut noter que dans certains cas, il peut être souhaitable de prévoir un décodeur supplémentaire à la fois pour les lignes et pour les colonnes dans une matrice où on aurait supprimé à la fois des lignes et des colonnes; dans ce cas, on peut gagner encore de ltespace en réduisant le nombre de mots effectivement stockés. On peut alors désigner une ligne et une colonne, ou deux lignes et une colonne, ou une ligne et deux colonnes, ou même dans certains cas deux lignes et deux colonnes, (dans ce dernier cas, le mot de sortie est la combinaison, somme ou produit, de quatre mots effectivement stockés). L'invention s'applique donc de manière très générale à toutes sortes de situations. Une condition pour la simplicité de mise en oeuvre est cependant que la lecture de deux lignes ou colonnes soit directement possible sans destruction des informations stockées sans qu'il soit nécessaire de rajouter des tampons d'isolation entre lignes.

Claims: REVENDICATIONS 1. Mémoire morte programmable à N points mémoires (10) agencés en L lignes (12) de M mots de P bits chacun (N = LxMxP), avec k entrées d'adressage de lignes, L portes de décodage de lignes (16) ayant des entrées communes et chacune une sortie désignant une ligne parmi L selon les niveaux logiques appliqués aux entrées, m entrées d'adressage de colonnes, M portes de décodage de colonnes (18) ayant des entrées de désignation communes et désignant chacune une colonne de mots parmi M, c'est à dire P colonnes de bits parmi MxP, selon les niveaux logiques appliqués aux entrées communes des portes de décodage de colonnes et P sorties de bits aptes à transmettre les informations en mémoire dans les P points mémoires au carrefour d'une ligne et d'une colonne de mot désignées respectivement par une porte de décodage de lignes et une porte de décodage de colonnes, caractérisée en ce que, dans le but de rendre supérieur à LxM le nombre de mots de P bits pouvant être appliqués à partir de la mémoire sur les P sorties alors que LxM mots sont effectivement stockés dans la mémoire, on prévoit d'une part que L et/ou respectivement M est strictement inférieur à 2k (respectivement 2m), et d'autre part qu'un décodeur supplé mentaire (24) est prévu entre les entrées d'adressage de lignes et/ou respectivement de colonnes et les entrées communes des portes de décodage de lignes (resp. de colonnes), ce décodeur étant apte à transmettre aux entrées des portes de décodage de lignes (resp. de colonnes) des niveaux logiques correspondant - à la désignation d'une seule ligne (resp. colonne) pour certaines adresses reçues par le décodeur supplémentaire; - à la désignation de deux lignes (resp. colonnes) pour d'autres adresses reçues par le décodeur supplémentaire, les mots appliqués aux sorties de la mémoire étant dans ce cas la somme ou le produit logique des mots stockés aux carrefours d'une colonne (resp. ligne) désignée et de chaque ligne (resp. colonne) désignée. 2. Mémoire morte selon la revendication 1, caractérisée par le fait que le décodeur supplémentaire est agencé de telle maniere que pour certaines adresses reçues à son entrée il transmette directement et sans modification aux entrées des portes de décodage de lignes (resp. de colonnes), les niveaux logiques et les compléments des chiffres binaires constituant ces adresses, comme si les entrées d'adressage étaient reliées directement et par l'intermédiaire d'inverseurs aux entrées des portes de décodage de lignes (resp. de colonnes) et que pour d'autres adresses il transmette aux. entrées des portes de décodage de ligne (#resp. de colonne) des niveaux logiques correspondant aux chiffres binaires constituant ces adresses avec une modification telle que deux des entrées communes des portes de décodage de ligne (resp. de colonne) qui devraient recevoir un chiffre et son complément reçoivent en fait toutes deux le même niveau logique. 3. Mémoire morte selon l'une des revendications 1 et 2, caractérisée par le fait qu'outre les k (resp. m) entrées d'adressage de lignes (resp. colonnes), il est prévu une entrée spécifique destinée au décodeur supplémentaire, le niveau logique présent sur cette entrée ayant pour fonction de définir si le décodeur supplémentaire doit autoriser la désignation d'une seule ligne (resp. colonne), laquelle est définie par les autres entrées d'adressage, ou doit autoriser la désignation de deux lignes (resp. colonnes), lesquelles sont définies par les autres entrées d'adressage. 4. Mémoire morte selon la revendication 3, caractérisée par le fait que les deux lignes définies par les autres entrées d'adressage sont d'une part la ligne (resp. colonne) correspondant normalement à l'adresse indiquée par ces autres entrées lorsque le décodeur supplémentaire ne désigne qu'une ligne, et d'autre part une ligne correspondant à une adresse ne différant de la précédente que par un chiffre binaire. 5. Mémoire morte selon la revendication 4, caractérisée par le fait que le décodeur supplémentaire comprend un inverseur commandé inséré en amont d'une entrée commune des portes de décodage de lignes (resp. de colonne), cet inverseur étant commandé par ladite entrée spécifique et recevant une autre entrée, le décodeur supplémentaire étant par ailleurs apte à fournir sur ses sorties les niveaux logiques appliqués aux entrées restantes et leurs compléments. 6. Mémoire morte selon l'une des revendication 1 et 2, caractérisée par le fait que le décodeur supplémentaire comprend k (resp. m) entrées, 2k (resp. m) sorties qui sont reliées aux entrées des portes de décodage de lignes (resp. de colonne) et qui représentent - soit les k (resp. m) entrées et leurs k (resp.m) compléments pour certaines adresses apparaissant aux entrées du décodeur supplémentaire; - soit k-l (resp. m-l) entrées et leurs k-l (resp. m-l) compléments et deux niveaux logiques identiques sur les deux sorties restantes du décodeur supplémentaire. 7. Mémoire morte selon la revendication 6, caractérisée par le fait que le décodeur supplémentaire fournit sur 2k-6 (resp. 2m-6) sorties respectivement le niveau logique et le complément du niveau logique apparaissant sur chacune de k-3 (resp. m-3) entrées d'adressage, que sur les six autres sorties apparaissent des combinaisons logiques des trois autres entrées, et que les nombres représentant les adresses de lignes correspondent effectivement à la numérotation des lignes dans l'ordre de celles-ci. 8. Mémoire morte selon la revendication 6, caractérisée par le fait que le décodeur supplémentaire fournit sur k-2 sorties les niveaux logiques apparaissant sur k-2 entrées correspondantes, sur k-2 autres sorties les compléments de ces niveaux, et sur les quatre sorties restantes des combinaisons logiques très simples des deux entrées restantes. 9. Mémoire morte selon la revendication 8, caractérisée par le fait que le décodeur supplémentaire comprend, outre k (resp. m) inverseurs normalement présents dans les mémoires classiques, uniquement deux portes à deux entrées. 10. Mémoire morte selon l'une des revendications 1 à 9, caractérisée par le fait que les points mémoires de la mémoire sont agencés de telle sorte que deux points mémoires connectés à une même colonne et désignés par deux lignes simultanément laissent apparaître en sortie de cette colonne une fonction ET, OU, NAND ou NOR des états logiques de ces points mémoires. 11. Mémoire morte selon l'une des revendications 1 à 10, caractérisée par le fait que les portes de décodage de colonnes commandent la connexion des colonnes aux sorties de bits de telle manière que si deux portes de décodage de colonnes sont actionnées simultanément, il apparait sur la sortie de bit à laquelle les colonnes correspondantes sont ainsi simultanément connectées, une fonction OU, ET, NAND ou NOR des états logiques transmis sur les deux colonnes par les points mémoires correspondant à l'intersection de ces deux colonnes et d'une ligne désignée. 12. Mémoire morte selon l'une des revendications 8 et 9, caractérisée par le fait que les points mémoires sont des transistors dont une électrode de commande est reliée à la sortie d'une porte de décodage de lignes, et deux autres électrodes sont respectivement reliées à une colonne et à un potentiel fixe. 13. Mémoire morte selon la revendication 10, caractérisée par le fait que les portes de décodage de colonne sont reliés aux électrodes de commande de p transistors dont les autres électrodes sont connectées respectivement à une colonne et à une sortie de bit.

Inventors: BRICE, JEAN-MICHEL
Applicants: SGS-THOMSON MICROELECTRONICS S.A.
Application year: 1982
Main classification: G11C17
IPC codes: G11C17, H03K19