DYNAMIC SYNCHRONOUS BINARY COUNTER WITH IDENTICAL STRUCTURE OF THE STAGES

Abstract: 1. Dynamic synchronous binary counter with ratio-type stages of identical design which are implemented with insulated-gate field-effect transistors, are operated with two clock signals (F1, F2, figs. 1, 2) and contain first, second, and third inverters (I1, I2, I3), first, second, third and fourth transfer transistors (T1 to T4), and one carry transfer transistor (UT), wherein in each stage - the second and third inverters (I2, I3) are connected directly in series, their node being the count-up output (VA), and the output of the third inverter (I3) being the count-down output (RA) ; - the count-up output (VA) is coupled to the gate of the carry transfer transistor (UT) ; - the input of the second inverter (I2) is preceded by the current path of the first transfer transistor (T1), which is controlled by the first clock signal (F1) ; - the second transfer transistor (T2), which is controlled by the second clock signal (F2), is connected from the count-down output (RA) back to the stage ; - the controlled current path of the carry transfer transistor (UT) is connected between a carry input (UE) and a carry output (UA) of the stage, - the carry output (UA) is connected to a constant voltage (U) through the controlled current path of the fourth transfer transistor (T4), whose gate is connected to the count-down output (RA) ; characterized by the following features : - the third transfer transistor (T3) is controlled by the second clock signal (F2) - the carry input (UE) of the least significant stage is connected to ground ; - the first input of a NOR gate (NG) is connected to the carry input (UE), and its second input is connected to a stop line (S) being common to all stages, - the output of a complex gate (KG) consisting of two NORed AND elements (U1, U2) is coupled to the input of the second inverter (I2) through the first transfer transistor (T1) ; - the count-up output (VA) is coupled through the third transfer transistor (T3) to the first input of the first AND element (U1), whose second input is connected to the output of the first inverter (I1) ; - the count-down output (RA) is coupled through the second transfer transistor (T2) to the first input of the second AND element (U2), whose second input, together with the input of the third inverter (I1), is connected to the input of the NOR gate (NG) through a fifth transfer transistor (T5), which is controlled by the second clock signal (F2), and - the clock signals (F1, F2) are nonoverlapping two-phase clock signals as are used in the prior art.

Description: Dynamischer Synchron-Binärzähler mit identischem Aufbau der Stufen Die Erfindung betrifft dynamische Synchron-Binärzähler mit identischem Aufbau der -Stufen, die mit Isolierschicht-Feldeffekttransistoren in mit zwei Taktsignalen betriebener Verhältnis-Schaltungstechnik realisiert sind, vgl. die Oberbegriffe der beiden Nebenan sprüche 1 und 2 . Die darin jeweils enthaltenen Merkmale sind aus der Offenlegungsschrift DE 28 46 957 Al, Fig. 2 bekannt. Ohne dass sich darin ein näherer Hinweis befindet, kann angenommen werden, dass es sich bei den dort verwendeten beiden Taktsignalen um die bekannten sich nicht überlappenden Taktsignale der Zweiphasen-Verhältnis-Schaltungstechnik von mit Isolierschicht-Feldeffekttransistoren aufgebauten integrierten Schaltungen handelt; vgl. zu dieser Technik beispielsweise die Zeitschrift "The Electronic Engineer, März 1970, Seiten 56 bis 61. Bei der bekannten Anordnung nach der genannten Offenlegungs- schrift werden nur in der niederstwertigen Stufe die beiden Taktsignale benutzt, während als erstes Taktsignal in den jeweils nachfolgenden Stufen das Ausgangssignal des Über- trag-Transfertransistors dient. Gegen hohe Stufenzahlen sinkt somit die Frequenz des die jeweilige Stufe steuernden zweiten Taktsignals entsprechend der zugehörigen Zweierpotenz ab, aus welcher -Tatsache sich eine Begrenzung der insgesamt möglichen Stufenzahl ergibt. Für dynamischen Betrieb ist nämlich bekanntlich eine Mindestfrequenz der Taktsignale erforderlich. Nach Überlegungen des Erfinders dürften beim gegenwärtigen Stand der Technik mit der bekannten Anordnung lediglich etwa achtstufige Synchron-Binärzähler realisierbar sein. Hier will nun die in den Ansprüchen gekennzeichnete Erfindung Abhilfe schaffen, deren Aufgabe es ist, dynamische Synchron-Binärzähler mit identischem Aufbau der Stufen entsprechend den Oberbegriffen der Ansprüche 1 und 2 anzugeben, die insbesondere keine Begrenzung hinsichtlich der möglichen Stufenzahl aufweisen. Die Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert; Fig. 1 zeigt teilweise schematisch das Schaltbild einer Ausführungsform der ersten Lösungsvariante, Fig. 2 zeigt die Kurvenform der für die Anordnung nach Fig. 1 erforderlichen beiden Taktsignale, Fig. 3 zeigt teilweise schematisch das Schaltbild einer Ausführungsform der zweiten Lösungsvariante, Fig. 4 zeigt eine Weiterbildung der Anordnung nach Fig. 3 für Vorwärts-Rückwärts-Zähler, Fig 5 zeigt die Kurvenverläufe der bei den Anordnungen nach den Fig. 3 und 4 erforderlichen beiden Takt signale, und Fig. 6 zeigt eine Weiterbildung der Anordnung nach Fig. 4 als Vorwärts/Rückwärtszähler, Die Fig. 1 zeigt als Ausführungsbeispiel der ersten Lösungsvariante der Erfindung teilweise schematisch das Schaltbild zweier Stufen, deren Hintereinanderschaltung durch die -entsprechenden gestrichelten Linien angedeutet ist. Die vollständig mit Bezugszeichen versehene, linke Stufe ist die niederstwertige Stufe,die sich schaltungsmässig von den übrigen Stufen voraussetzungsgemäss nicht unterscheidet, jedoch lediglich bezüglich ihrer Aussenbeschaltung das Sondermerkmal aufweist, dass ihr Übertrag-Eingang UE mit dem Schaltungsnullpunkt verbunden ist, während der Obertrag- Eingang der anderen Stufen mit dem Übertrag-Ausgang der jeweils vorausgehenden Stufe verbunden ist. Die einzelne Stufe besteht in Fig. 1 aus dem NOR-Gatter NG, dem Komplexgatter KG, da s die beiden UND-Verknüpfungen U1, U2 enthält, deren Ausgangssignale über die NOR-Verknüpfung N weiterverarbeitet werden, die drei Inverter I1, I2, I3, die fünf Transfertransistoren T1, T2, T3, T4, T5 und den Übertrag-Transfertransistor UT. Der erste Eingang des NOR-Gatters NG liegt am Ubertrag- Eingang UE und der zweite Eingang an der Stopteitung S, über die bei Anlegen des positiveren Pegels H zweier Binärsignalpegel der Synchron-Binär zähler angehalten werden kann. Der Ausgang des NOR-Gatters NG ist über den vomzweiten Taktsignal F2 gesteuerten Strompfad des fünften Transfertransistors T5 mit dem Eingang des ersten Inverters I1 und mit dem zweiten Eingang der UND-Verknüpfung U2 des Komplexgatters KG verbunden. Es ist darauf hinzuweisen, dass für die Zwecke der Besc-hreibung der vorliegenden Erfindung bewusst ein Unterschied ge machtist zwischen den Bezeichnungen "...-Gatter" und "...-Verknüpfung". Unter "Gatter" sind solche logischen 1 solierschicht-Feldeffekttransi stor-Grundschaltungen zu verstehen, die einen eigenen Arbeitswiderstand aufweisen, was im Schaltsymbol dadurch zum Ausdruck kommt, dass die Ausgangsleitung am Berührungspunkt mit dem Halbkreis des Verknüpfungssymbols den zur Darstellung einer Invertierung üblichen Punkt aufweist. "Verknüpfungen" sind demgegenüber nur Teile von "Gattern"undhaben insbesondere keinen derartigen eigenen Arbeitswiderstand. Der Ausgang des ersten Inverters I1 liegt am zweiten Eingang der ersten UND-Verknüpfung U1 des Komplexgatters KG, während deren erster Eingang über den vom zweiten Taktsignal F2 gesteuerten Strompfad des dritten Transfertransistors T3 mit dem Vorwärtszähl-Ausgang VA verbunden ist. In ähnlicher Weise liegt der erste Eingang der zweiten UND-Verknüpfung U2 über den vom zweiten Taktsignal gesteuersten Strompfad des zweiten Transfertransistors T2 am Rückwärtszähl-Ausgang RA. Der Ausgang des Komplexgatters KG liegt über den vom ersten Taktsignal F1 gesteuerten Strompfad des ersten Transfertransistors T1 am Eingang des zweiten Inverters I2, dessen Ausgang am Eingang des dritten Inverters I3 liegt und den Vorwärtszähl-Ausgang VA bildet sowie mit dem Gate des zwischen dem Übertrag-Eingang UE und dem tfbertrag-Ausgang UA mit seinem gesteuerten Strompfad liegenden Obertrag- Transistors UT verbunden ist. Der Ausgang des dritten Inverters I3 bildet den Rückwärtszähl-Ausgang RA, der am Gate des über seinen gesteuerten Strompfad den Obertrag- Ausgang UA mit der konstanten Spannung U verbindenden vierten Transfertransistors T4 angeschlossen ist. Entsprechend Fig. 1 aufgebaute Zähler haben die Eigenschaft, dass bei Verwendung als Vorwärtszähler die Vorwärtszähl-Ausgänge VA, dagegen bei Verwendung als Rückwärtszähler die Rückwärtszähl-Ausgänge RA zu benutzen sind. Die beiden Taktsignale F1, F2 sind dabei nach der bekannten Zweiphasen-Verhältnis-Schaltungstechnik nichtüberlappende Taktsignale, wie sie schematisch in Fig. 2 dargestellt sind. Mit der StOpsseitung S kann der Zählvorgang, wie bereits erwähnt,angehalten werden, und zwar dann, wenn bei der für das Ausführungsbeispiel nach Fig. 1 vorausgesetzten positiven Logik und der ferner vorausgesetzten Realisierung in N-Kanal-Anreicherungstyp-Technik an sie ein H-Pegel angelegt wird. In diesem Fall werden durch H-Pegel angesteuerte Transistoren leitend gesteuert. Die Vorteile der ersten Lösungsvariante bestehen unter anderem darin, dass hohe Taktfrequenzen zugelassen werden können und dass alle Stufen mit diesen hochfrequenten Takt signalen betrieben werden. Ferner liegen alle auftretenden H-Pegel nur maximal um die Schwellspannung eines Transistors unter der konstanten Spannung U. In Fig.3 ist das Schaltbild einer Ausführungsform der zweiten Lösungsvariante nach der Erfindung gezeigt. Es sind wiederum zwei in Reihe liegende Stufen eines entsprechenden Synchron-Binärzählers gezeigt, wobei die links gezeigte Stufe mit den eingetragenen Bezugszeichen die niederstwertige Stufe ist. In ihr liegt der Übertrag-Eingang UE entweder am Schaltungsnullpunkt, in welchem Fall Zählbetrieb vorliegt,oder an der konstanten Spannung U, wodurch der Zählbetrieb unterbrochen bzw. gestoppt wird. Diese Umschaltung kann selbstverständlich auch mit den üblichen elek tronischen Mitteln erzielt werden. Die Schaltung einer Stufe nach der zweiten Lösungsvariante entsprechend der Fig. 3 unterscheidet sich von der Schaltung einer Stufe nach Fig. 1 im wesentlichen dadurch, dass das dortige Komplexgatter KG entfällt und somit der erste Inverter I1' nach Fig. 3 über den vom ersten Taktsignal F1' gesteuerten Transfertransistor T1' mit dem Eingang des zweiten Inverters I2' verbunden ist. Ferner liegt der zweite Eingang des NOR-Gatters NG' nicht an der Stopplei- tung S nach Fig. 1, die bei der zweiten Lösungsvariante nach Fig. 3 nicht vorhanden ist, sondern wird mit dem ersten Taktsignal F1' angestenert. Im übrigen entspricht die Schaltung jeder Stufe der Lösungsvariante nach Fig. 3 derjenigen nach Fig. 1, wobei jedoch zur besseren Unterscheidung die einzelnen Schaltungsteile mit den mit einem Strich versehenen Bezugszeichen bezeichnet sind. Es entsprechen sich also Bezugszeichen mit und ohne Strich in den Fig. 1 und 3. Die Lösungsvariante nach Fig. 3 unterscheidet sich von der nach Fig. 1 ferner wesentlich dadurch, dass sie nicht mit nichtüberlappenden Taktsignalen nach Fig. 2 sondern mit solchen nach Fig. 5 zu betreiben ist. Während die nicht überlappenden Taktsignale nach Fig. 2 aus einem Rechteck- signal zu 1 durch Invertierung und eine nachfolgende Impuls- formerstufe, beispielsweise nach der Offenlegungsschrift 6E 26 03 704 Al erzeugt werden können, sind die beiden Taktsignale F1', F2' Taktsignale mit Überlappung, und zwar derart, dass die beiden H-L-Flanken synchron sind, die L-H Flanke des zweiten Taktsignals gegenüber der des erst dagegen mindestens um die Zeit t verzögert ist, die mindestens gleich der Signallaufzeit des zweiten Inverters I2' ist. Diese Inverter-Signallaufzeit t hängt von der flächenmässigen Dimensionierung dieses Inverters ab, in die insbesondere auch die Eingangskapazitäten der von seinem Ausgang angesteuerten Stufen eingehen. Wie die Fig. 5 zeigt, überlappen sich die beiden Taktsignale F1', F2' derart, dass sie beispielsweise aus einem Rechtecksignal durch zweimalige Invertierung in zwei hintereinandergeschalteten Invertern erzeugt werden können. Dadurch bei-indet man sich auch bezüglich der Mindest-Verzögerungszeit t im allgemeinen auf der sicheren Seite. Obwohl auch für die zweite Lösungsvariante nach Fig. 3 die prinzipielle Eigenschaft besteht, bei Benutzung der Vorwärtszähl-Ausgänge VA den Synchron-Binär zähler als Vorwärtszähler benutzen zu können und in entsprechender Weise als Rückwärts zähler bei Benutzung der Rückwärtszähl-Ausgänge RA, kann es in manchen Anwendungsfällen erforderlich sein, eine Umschaltmöglichkeit zwischen Vorwärts- und Rückwärts zählen vorzusehen. Dies kann selbstverständlich für beide Lösungsvarianten dadurch geschehen, dass für sämtliche Vorwärtsbzw. Rückwärtszähl-Ausgänge eine entsprechende Umschaltung vorgesehen wird. Bei grosser Stufenzahl solcher Zähler kann dies jedoch einen unvertretbar grossen Aufwand bedeuten. Die Fig. 4 zeigt daher eine andere Möglichkeit, wie ein Zähler nach der zweiten Lösungsvariante entsprechend Fig. 3 von Vorwärts- auf Rückwärtszählen umgeschaltet werden kann. Hierzu ist in das NOR-Gatter NGt nach Fig. 3 die UND-Verknüpfung U1' durch Zuordnung zu dessen erstem Eingang eingefügt. Ferner ist der Zusatz-Ubertrag-Transfertransistor RT vorgesehen, dessen vom Rückwärtszähl-Ausgang RA gesteuerter Strompfad zwischen dem Zusatz-Übertrageingang RE und dem Zusatz-Übertragausgang RA angeordnet ist. Der erste Eingang der UND-Verknüpfung U1' liegt am Übertrag-Eingang UE und deren zweiter Eingang am Zusatz Übertrag-Eingang RE. Im Ausführungsbeispiel der Weiterbildung nach Fig. 4 ist der Übertrag-Eingang UE der niederstwertigen Stufe über den gesteuerten Strompfad des fünften Transfertransistors T5' mit dem Schaltungsnullpunkt verbunden und über den vom Vorwärtszähl-Wahlsignal V gesteuerten Strompfad des sechsten Transfertransistors T6 mit der konstanten Spannung U. Dieses Wahl signal V ist auch dem Eingang des vierten Inverters I4 zugeführt, dessen Ausgang mit dem Gate des fünften Transfertransistors T51 verbunden ist. In vergleichbarer Weise ist der Zusatz-Ubertrag-Eingang RE über den gesteuerten Strompfad des siebten Transfertransistors T7 nit dem Schaltungsnullpunkt verbunden und über den des achten Transfertransistors T8 mit der konstanten Spannung U. Das Rückwärtszähl-Wahlsignal R ist dem Gate dieses Transfertransistors T8 und dem Eingang des fünften Inverters I5 zugeführt, dessen Ausgang mit dem Gate des siebten Transfertransistors T7 verbunden ist. Schliesslich ist der Zusatz-Ubertrag-Ausgang RA'über den vom Vorwärtszähl-Ausgang VA gesteuerten Strompfad des neunten Transfertransistors T9 mit der konstanten Spannung U verbunden. Zur Auswahl der entsprechenden Zählrichtung muss das zugehörige Wahl signal V, R den negativeren Pegel L zweier Binärsignalpegel annehmen, während das andere den H-Pegel aufweisen muss. Mit der Weiterbildung nach Fig. 4 besteht also die Möglichkeit, mittels der nur die niederstwertige Stufe betreffenden Zusatzbeschaltung aus den InverternI4, I5 und den Transfer transistoren T5', T6, T7, T8 und mittels der in jeder Stufe vorzusehenden zusätzlichen Transfertransistoren RT, T9 die Umschaltbarkeit von Vorwärts- auf Rückwärts zählen mit einfacheren Mitteln zu gewährleisten, als wenn die erwähnte Umschaltung der Vorwärts- oder Rückwärtszähl-Ausgänge VA, RA vorgenommen würde. Bei der Weiterbildung nach Fig. 4 kann auf einen der beiden Ausgänge VA, RA zur Abnahme von Signalen verzichtet werden, da sowohl bei Vorwärts- als auch bei Rückwärts zählen die entsprechenden Signale am Vorwärtszähl-Ausgang VA oder komplementär dazu am Rückwärtszähl-Ausgang RA abnehmbar sind. Die Vorteile der zweiten Lösungsvariante nach der Fig. 2 und die der Weiterbildung nach Fig. 4 bestehen urter anderem darin, dass der H-Pegel der Taktsignale F1', F2' beliebig lang sein kann, so dass auch Signale mit niedriger Frequenz gezählt werden können} ferner ist auf die bei üblichen Synchronzählern erforderliche Synchronisation und Differenzierung des zu zhlenden Signals auf die höhere Frequenz der Taktsignale des Zählers verzichtet. Auch hier liegen alle H-Pegel höchstens eine Gate-Schwellspannung niedriger als die konstante Spannung U. Die in Fig. 6 gezeigte Weiterbildung ermöglicht es, mit der ersten Lösungsvariante nach Fig. 1 einen Vorwärts/ Rückwärtszähler aufzubauen. Hierzu ist in die zweite UND-Verknüpfung U2 die ODER-Verknüpfung O mit zwei Eingängen derart eingefügt, dass deren eine Eingangs- Ausgangs-Strecke zwischen dem fünften Transfertransistor T5 und dem diesem zugeordneten Eingang der zweiten UND-Verknüpfung U2 angeordnet ist. Ferner ist der erste Inverter I1 nach Fig. 1 durch die eine Eingangs Ausgangs-Strecke des Zusatz-NOR-Gatters ZN ersetzt, dessen zweiter Eingang zusammen mit dem zweiten Eingang der ODER-VerknüpfunclOam Ausgang des eingangsseitig mit dem Vorwärts/Rückwärts-Wahlsignal V/R gespeisten Differenzierglieds D liegt. Schliesslich ist der Vorwärtszähl-Ausgang VA bzw. der Rückwärtszähl-Ausgang RA über die Schaltstrecke des sechsten bzw. des siebten Transfertransistors T6', T7' mit dem Ausgang A verbunden, wobei am Gate des sechsten Transfertransistors T6' das Vorwärts/Rückwärts-Wahlsignal V/R liegt und dem Gate des siebten Transfertransistors T7' über den vierten Inverter I4' dieses Wahlsignal zugeführt ist. Das Differenzierglied D erzeugt aus dem Wahlsignal V/R bei jeder Impulsflanke, also bei jedem Wechsel von Vorwärtszählen auf Rückwärtszählen und umgekehrt, einen kurzen Impuls, wodurch der innerhalb des Synchronzählers vorhandene Zählerstand invertiert wird. Gleichzeitig erfolgt bezüglich des Ausgangs A eine Umschaltung vom bisher an ihm liegenden Ausgang entweder des zweiten oder des dritten Inverters I2, 13. Damit wird erreicht, dass, obwohl der innerhalb des Zählers ablaufende Zählvorgang nach wie vor in einer Richtung verläuft, bezüglich aller Ausgänge ein Binärsignal entsteht, das je nach gewählter Zählart in Vorwärtsrichtung oder in Rückwärtsrichtung sich verändert. Diese Weiterbildung vergrössert somit die Einsatzmöglichkeiten des Synchronzählers. tinsbesondere nach Fig. 4, Die geschilderten Vorwärts/Rückwärts-Zähler=können vorteilhaft in digitalen Integriergliedern eingesetzt werden, insbesondere wenn bei sehr hohen Frequenzen der Taktsignale F1, F2 in der Grössenordnung von 10 NHz Zeitkonstanten in der Grössenordnung Ps realisiert werden sollen. Über eine geeignete Beschaltung des Stopeingangs jeder Stufe kann in einer derartigen Integratorschaltung die Integrationszeitkonstante variiert werden, z.B. schnell vorwärts und langsam rückwärts zählend, Die Synchron-Binärzähler nach der Erfindung lassen sich sowohl mittels p-Kanal- als auch mit n-Kanal-Anreicherungs- typ-Transistoren realisieren. Im letzteren Fall ist es besonders vorteilhaft, wenn die als Arbeitswiderstände dienenden Transistoren aus Verarmungstyp-Transistoren bestehen, also wenn sogenannte Depletion-Load-Elemente verwendet werden, da dann die auftretenden H-Pegel nur eine Transistorschwellspannung unter der konstanten Spannung U liegen. Ferner ist es möglich, das der Erfindung zugrundeliegende Schaltungsprinzip auch in der Technik komplementärer Feldeffektransistor-Schaltungen, also in der sogenannten CMOS-Tec-hnik, zu realisieren. Dann sind die Transfertransistoren durch CMOS-Transmission-GÅates zu ersetzen.

Claims: Patentansprüche 1. Dynamischer Synchron-Binärzähler mit identischem Aufbau der Stufen, die mit Isolierschicht-Feldeffekttransistoren in mit zwei Taktsignalen (F1, F2) betriebener Verhältnis Schaltungstechnik realisiert sind und einen ersten, zweiten und dritten Inverter (11, I2, I3) reinen ersten, zweiten, dritten und vierten Transfertransistor (T1..T4) sowie einen Übertrag-Transfertransistor (UT) enthalten, wobei pro Stufe - der zweite und dritte Inverter (I2, I3) direkt in Serie geschaltet sind und ihr Verbindungspunkt der Vorwärtszähl-Ausgang (VA) und der Ausgang des dritten Inverters (I3) der Rückwärtszähl-Ausgang (RA) ist, - der Vorwärtszähl-Ausgang (VA) mit dem Gate des Über- trag-Transfertransistors (UT) verbunden ist, - dem Eingang des zweiten Inverters (I2) der Strompfad des vom ersten Taktsignal (F1) gesteuerten ersten Transfertransistors (T1) vorgeschaltet ist, - vom Rückwärtszähl-Ausgang (RA) der vom zweiten Takt signal (F2) gesteuerte Transfertransistor (T2) in die Stufe zurückführt, - der dritte Transfertransistor (T3) vom zweiten Takt signal (F2) gesteuert ist und - der gesteuerte Strompfad des Obertrag-Transfertransi- stors (UT) zwischen Übertrag-Eingang (UE) und Über- trag-Ausgang (UA) liegt, gekennzeichnet durch folgende Merkmale: - der Übertrageingang (UE) der niederstwertigen Stufe liegt am Schaltungsnullpunkt, - der erste Eingang eines NOR-Gatters (NG) liegt am Übertrag-Eingang (UE) und sein zweiter Eingang an einer Stoppleitung (S), - der Ausgang eines Komplexgatters (KG) aus zwei NOR verknüpften UND-Verknüpfungen (U1, U2) liegt über den ersten Transfertransistor (T1) am Eingang des zweiten Inverters (I2), - der Vorwärtszähl-Ausgang (VA) liegt über den dritten Transfertransistor (T3) am ersten Eingang der ersten UND-Verknüpfung (U1), deren zweiter Eingang mit dem Ausgang des ersten Inverters (I1) verbunden ist, - der Übertrag-Ausgang (UA)liegt über den gesteuerten Strompfad des vierten Transfertransistors (T4) an konstanter Spannung (U), dessen Gate mit dem Rückwärts zähl-Ausgang (RA) verbunden ist, - der Rückwärtszähl-Ausgang (RA) liegt über den zweiten Transfertransistor (T2) am ersten Eingang der zweiten UND-Verknüpfung (U2), deren zweiter Eingang zusammen mit dem Eingang des ersten Inverters (I1) über einen vom zweiten Taktsignal (F2) gesteuerten fünften Transfertransistor (T5) mit dem Einfang des NOR Gatters (NG) verbunden ist, und - die Taktsignale (F1,F2) sind in an sich bekannter Weise nicht überlappende Zweiphasen-Taktsignale. 2. Dynamischer Synchron-Binärzähler mit identischem Aufbau der Stufen, die mit Isolierschicht-Feldeffekttransistoren in mit zwei Taktsignalen (F1', F2') betriebener Verhält nis-Schaltungstechnik realisiert sind und einen ersten, zweiten und dritten Inverter (11', I2', I3'),einen ersten, zweiten, dritten und vierten Transfertransistor (T1'..T4' > sowie einen Übertrag-Transfertransistor (UT') enthalten, wobei pro Stufe - der zweite und dritte Inverter (I2', I3') direkt in Serie geschaltet sind und ihr Verbindungspunkt der Vorwärtszähl-Ausgang (VA) und der Ausgang des dritten Inverters (13') der Rückwärtszähl-Ausgang (RA) ist, - der Vorwärtszähl-Ausgang (VA) mit dem Gate des Über- trag-Transfertransistors (UT') verbunden ist, - der Ausgang des ersten Inverters (I11) mit dem Eingang des zweiten Inverters (I2') über den vom ersten Takt signal (F1') gesteuerten Strompfad des ersten Trans fertransistors (T1') mit dem Ausgang des ersten Inver ters (I1') verbunden ist, dessen Eingang über den Strompfad des zweiten Transfertransistors (T2') am Rückwärtszähl-Ausgang (RA) liegt, - der dritte Transfertransistor (T3') vom zweiten Takt signal (F2') gesteuert ist und - der gesteuerte Strompfad des Obertrag-Transfertransi- stors (UT') zwischen Übertrageingang (UE) und Über- tragausgang (UA) liegt, gekennzeichnet durch folgende Merkmale pro Stufe: : - der Übertrageingang UE) der niederstwertigen Stufe liegt beim Zahlen am Schaltungsnullpunkt und beim Nichtzählen an konstanter Spannung (U), der erste Eingang eines NOR-Gatters (NG') liegt am Obertrageingang (UE), sein zweiter Eingang ist vom ersten Taktsignal (F1') gesteuert, und sein Ausgang ist mit dem Gate des zweiten Transfertransistors (T2') verbunden - der Vorwärtszähl-Ausgang (VA) liegt über den gesteuer ten Strompfad des dritten Transfertransistors (T3') am Eingang des ersten Inverters (I1')S-der Obertrag- ausgang (UA) liegt über den gesteuerten Strompfad des vierten Transfertransistors (T4') an konstanter Spannung (U), dessen Gate mit dem Rückwärtszähl-Aus gang (RA) verbunden ist, und - das zweite Taktsignal (F2') ist aus dem ersten Takt signal (F1') derart abgeleitet, dass die beiden II-L Flanken synchron sind, die L-H-Flanke des zweiten Taktsignals (F2') gegenüber der des ersten (F1') je doch mindestens um eine Zeit (t) verzögert ist, die gleich der Signataufzeit des zweiten Inverters (I2') ist. 3. Synchron-Binärzähler nach Anspruch 2 als Vorwärts-Rück wärts-Zähler, gekennzeichnet durch folgende Merkmale: in in das NOR-Gatter (NG") ist durch Zuordnung zu dessen erstem Eingang eine UND-Verknüpfung (U1') eingefügt, - für Rückwärtszählen ist ein Zusatz-Obertrag-Transfer- transistor (RT) vorgesehen, dessen vom Rückwärts zAhl-Ausgang (RA) gesteuerter Strompfad zwischen einem Susatz-Ubertrageingang (RE) und einem Zusatz-Obertrag- ausgang (RA') liegt, - der erste Eingang der UND-Verknüpfung ,U1) liegt am Übertrageingang (UE) und dessen zweiter Eingang am Zusatz-Übertrageingang (RE), - der Übertrageingang (UE) der niederstwertigen Stufe liegt über den gesteuerten Strompfad eines fünften Transfertransistors (T5') am Schaltungsnullpunkt und über den eines sechsten Transfertransistors (T6) an der konstanten Spannung (U), wobei das Gate des fünf ten Transfertransistors (T5') vom Ausgang eines vier ten Inverters (I4) gesteuert ist, dessen Eingang zu sammen mit dem Gate des sechsten Transfertransistors (T6) das Vorwärtszähl-Wahlsignal (V) zugeführt ist, - der Zusatz-Übertrageingang (RE) der niederstwertigen Stufe liegt über den gesteuerten Strompfad eines sieb ten Transfertransistors (T7) am Schaltungsnullpunkt und über den eines achten Transfertransistors (T8) an der konstanten Spannung (U), wobei das Gate des siebten Trans- fertransistor (T7) vom Ausgang eines fünften Inver ters (15) gesteuert ist, dessen Eingang zusammen mit dem Gate des achten Transfertransistors (T8) das Rückwärtszähl-Wahlsignal (R) zugeführt ist, und - der Zusatz-Übertragsausgang (RA') ist über den vom Vorwärtszähl-Ausgang (VA) gesteuerten Strompfad eines neunten Transfertransistors (T9) mit der konstanten Spannung (U) verbunden. 4. Synchron-Binärzähler nach Anspruch 1, gekennzeichnet durch folgende Merkmale: - in die zweite UND-Verknüpfung (U2) ist eine ODER Verknüpfung (0) mit zwei Eingängen derart eingefügt, dass deren eine Eingangs-Ausgangs-Strecke zwischen dem fünften Transfertransistor (T5) und dem diesem zugeordneten Eingang der zweiten UND-Verknüpfung (U2) liegt, - der erste Inverter (I1) ist durch die eine Eingangs Ausgangs-Strecke eines Zusatz-NOR-Gatters (ZN) ersetzt, dessen zweiter Eingang zusammen mit dem zweiten Eingang des ODER-Gatters (O) am Ausgang eines eingangsseitig mit dem Vorwärts/Rückwärts-Wahlsignal (V/R) gespeisten Differenziergliedes (D) liegt,und - der Vorwärtszähl-Ausgang (VA) bzw. der Rückwärtszähl Ausgang (RA) liegt über die Schaltstrecke eines sechsten Transfertransistors (T6'), dessen Gate das Vorwärts/Rückwärts-Wahlsignal (V/R) zugeführt ist, bzw. über die Schaltstrecke eines siebten Transfer transistors (T7'), dessen Gate über einen vierten Inverter (I4') dieses Wahlsignal (V/R) zugeführt ist, am Ausgang (A). einem der 1 bis 4, 5. Synchron-BinärzählernaChVAnsprüche aaaurcn geKenn zeichnet, dass sämtliche Transistoren n-Kanal-Anreicherungs typ-Transistoren und die Arbeitswiderstände von Inver tern und Gattern n-Kanal-Verarmungstyptransistoren (Depletion-Load-Elemente) sind. 6. Verwendung von Binärzählern nach Anspruch 1 oder 5 zur Realisierung digitaler Integrierglieder.

Inventors: BACKES, REINER, DIPL.-ING., NEAL, MATHEW, DIPL.-ING., SCHMIDTPOTT, FRIEDRICH, ING.GRAD.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1982
Main classification: H03K23
IPC codes: H03K23