REGENERATOR FOR A DIGITAL CUMMUNICATION SYSTEM

Abstract: 1. A regenerator for a digital communications system which is fed with received characters in the base band and has a regulating loop for the generation of a clock pulse train, which is dependent upon the mean line speed, for the sampling of the received characters, characterised in that the clock pulse regulating loop includes a microprocessor (MP) which at its input is connected via a counting coder (ZK) to a character-change detector (ZWD), and at one of its outputs controls a phase shift device (PS) which is connected, at a second input, to a standard frequency generator (G) which is provided with a follow-up control unit (NAC), and whose output is connected to a regeneration flip-flop (RFF) located in the receiving arm, and that further outputs of the microprocessor (MP) are connected to the follow-up control unit (NAC) of the standard frequency generator (G) and to a limiter (BG) which is connected in the receiving arm prior to the clock pulse regulating loop, and supply measured values determined by the microprocessor (MP) and the counting coder (ZK) and items of information for jitter measurement and frame and block synchronisation (Fig. 1).

Description: Regenerator für ein digitales Nachrichtensystem Die Erfindung bezieht sich auf einen Regenerator für ein digitales Nachrichtensystem, der mit Empfangszeichen im Basisband gespeist wird und eine Regelschleife aufweist zur Erzeugung eines von der mittleren Zeilengeschwindigkeit abhängigen Taktes zur Abtastung der empfangenen Zeichen. Digitale Nachrichtensysteme übermitteln Datenströme zwischen einer Sendestelle und einer oder mehreren Empfangs stellen. Die Verbindung kann über eine Festdrahtleitung oder auf dem Funkwege zustande kommen. Wesentlicher Bestandteil eines digitalen Nachrichtenempfängers ist der Regenerator, in dem eine systemoptimale Erneuerung der empfangenen Nachricht erfolgt. Hierzu sind im wesentlichen zwei Dinge zu erfüllen, nämlich Erzeugen eines von der mittleren Zeichenge schwindigkeit abhängigen Taktes bei möglichst grosser Geräuschbefreiung in der Regelschleife und optimales Lesen der empfangenen Zeichen mit diesem Takt. In Abhängigkeit vom Verhalten des Uibertragungsmediums fuhren nämlich Dämpfung, Schwund und Laufzeitverzerrungen zu Lesbarkeitsverlusten am Empfangsort. Bei Mobilfunkstrecken führen die frequenz-, zeit- und ortsabhängige Feldstärke, das sogenannte Rayleigh-Fading und in einigen Fällen auch Mehrwegeverzerrungen zu stark variierenden Lesbarkeitsverlusten. Für die Lesbarkeit der Zeichen im Empfänger ist somit für ein gegebenes System, d.h. ein System, welches für die maximal zu erwartende geografische Entfernung, die benutzte Radiofrequenz und die verwendete Bit-Rate eine ausreichend grosse Sendeleistung bereitstellt, die momentane Feldstärke am Empfangsort massgebend. Sollen weitere Sende/Empfangs stellen dem Datennetz zugeschaltet werden, so müssen sie, bevor sie sich aktiv am Datenaustausch beteiligen können, aus einem asynchronen Zustand auf das Datennetz synchronisiert werden. Je nach Art des Datentransfers sind für den Synchronisationsvorgang verschiedene zysten der Synchronisation notwendig. Für die fehlerfreie Erkennung und Verarbeitung der Empfangsdaten ist der bereits vorstehend erläuterte, auf das Eingangssignal nachgeführte Empfangstakt erforderlich. Dies erfolgt über die Bitsynchronisation. Erfolgt die Datenübertragung olockstrukturiert, so wird beim Einsynchronisieren der Sende/Smpfangsstelle neben der Bitsynchronisation zusätzlich noch die Blocksynchronisation erforderlich. Für die Ermittlung des Block- und Phasenbezugs werden an definierten Blockstellen spezielle Codeworte (Barkercode) übertragen. die auf der Empfangsse te durch Autokorrelation ausgewertet werden. Für ein mobiles Funknetz, wie es in einer früheren Patentanmeldung der Anmelderin beschrieben wurde, soll ein solcher Regenerator mit erweitertem Aufgabenbereich eingesetzt werden. Bei diesem mobilen Funknetz handelt es sich um ein Synchronnetz, in dem der Daten- und Sprechverkehr zwischen den mobilen Funkteilnehmer- Stationen und den stationären Fest-Stationen bei fester Funkbereichszuordnung abgewickelt wird. Bevor ein Gesprächsaufbau zustande kommt, ist ein organisatori scher Datenaustausch zwischen Mobilteilnehmer und Feststation notwendig, wie z.B. Anmeldung, Umbuchung oder Wahlnummernübertragung. Für die Abwicklung ist ein eigener Funkkanal (Organisationskanal) vorgesehen, in dem mehrere Feststationen im Vielfachzugriff, also mit fester Zeitplatzzuordnung arbeiten können. Über diese Zuordnung hat der Mobilteilnehmer die Möglichkeit, über die Empfangsqualitätskontrolle mit dem für ihn am günstigsten Funkbereich eine organisatorische Datenverbindung aufzunehmen. Nach diesen Aufbau werden aber weiterhin in allen Zeitschlitzen (EUkbereichen) die Empfangsqualität und die Einstellkriterien erfasst, um bei Veränderung der Furfeldparameter, bedingt durch Ortsveränderung des obilteilnehmers, sofort den nun optimalen Funkbereich zu erkennen und die erforderlichen Stellinformationen parat zu haben. Werden die Systemeigenschaften in dieser Weise erfüllt, so kann problemlos ein Umbuchvorgang erfolgen. Der Erfindung liegt die Aufgabe zugrunde, für ein digitales Nachrichtensystem der vorstehend beschriebenen Art einen Regenerator mit systemspezifischen Zusatzaufgaben zu schaffen. Diese Aufgabe wird gemäss der Erfindung in der Weise gelöst, dass die Taktregelschleife einen Mikroprozessor enthält, der eingangsseitig über einen Zählcodierer mit einem Zeichenwechseldetektor verbunden ist und mit einem seiner Ausgänge einen Phasenschieber steuert, dem an einem zweiten Eingang ein mit einer Nachführung versehener Normalfrequenzgenerator angeschaltet ist und dessen Ausgang mit einem im Empfangsweg liegenden Regenerations-Flip-Flop verbunden ist, und dass weitere Ausgänge des Mikroprozessors mit der Nachführung des Normalfrequenzgenerators und einem im Empfangsweg vor der Taktregelschleife eingeschalteten Begrenzer ver bunden sind sowie durch den Mikroprozessor und den Zählcodierer ermittelte Messwerte und Informationen zur Jittermessung und Rahmen und Blocksynchronisation liefern. Mit dem erfindungsgemässen Regenerator erfolgt neben der Erzeugung der Regenerationstaktphase in vorteilhafter Weise auch die Ermittlung von Qualitätskriterien der Empfangsdaten wie Jitter und zugehörige Feldstärke, die rechnergesteuerte Anpassung der Regenerationsschwelle und die daraus ableitbare Nachführung des Frequenznormales sowie ferner die ohne Bit-Synchronismus erzielbare Rahmen-Synchronisation, die eine praktisch verlustfreie Zugriffsbereitschaft in synchronen Vielfachzugriff-Systemen garantiert. Vorteilhafte Ausgestaltungen und Weiterbildungen des Erfindungsgegenstandes sind in den Unteransprüchen angegeben. Nachstehend wird die Erfindung anhand von in der Zeich nung dargestellten Ausführungsbeispielen näher erläutert. Es zeigen: Fig. 1 einen Regenerator im Prizipschaltbild, Fig. 2 eine Skizze für den ESnlichkeitserlauf bei der Rahmensynchronisation, Figuren 3 und 4 einen Regenerator im Blockschalt bild und den zugehörigen Pulsablaufplan des Zählcodierers, Figuren 5 und 6 einen weiteren Regenerator im Blockschaltbild und den zugehörigen Puls ablauf- plan des Zählcodierers, Fig. 7 ein Diagramm der Rechenadressenverschiebung im Regenerator nach Fig. 5 und Fig. 8 einen weiteren Regenerator im Blockschaltbild. Der Regenerator nach Fig. 1 enthält im Empfangsweg für das Basisband einen Begrenzer BG und eine als Regenerations-Flip-Flop RFF bezeichnete Anordnung zur Abtastung der empfangenen Zeichen sowie eine Regelschleife, die vom Begrenzerausgang über einen Zeichenwechseldetektor ZWD, einen Zählcodierer ZK, einen Mikroprozessor F und einen Phasenschieber PS an einen zweiten Eingang des Regenerations-Flip-Flop RFF angeschlossen ist. Diesem sind ausgangsseitig die regenerierten Daten entnehmbar. Ein mit einer Nachführung NAC verbundener Normalfrequenzgenerator G ist über einen Teiler T einerseits an den Phasenschieber PS und andererseits an den Zahlcadierer ZK angeschlossen. Durch entsprechende Ausbildung des Zählcodierers und der Software-Zusätze wird erreicht, dass diese Schaltungsanordnung für weitere, wesentliche systemabhängige Aufgaben mit verwendet werden kann. Einzelheiten dieser besonderen Ausbildung sind in den weiteren Figuren dargestellt und werden bei deren Beschreibung näher erläutert. In der Fig. 1 sind diese Möglichkeiten lediglich durch Pfeile und Verbindungslinien zwischen einzelnen Baugruppen dargestellt und mit den Bezeichnungen C1 bis C6 versehen. Diese bedeuten folgendes: Ci) Regenerationstakt-Regelung (Verbindung vom Mikro prozessor MP zum Phasenschieber PS) Über eine entsprechende Einstellung am Phasenschie ber PS legt der Mikroprozessor MP die Phasenver schiebung des starren Sendetaktes auf die optimale Lesetaktphase fest. Somit kann im Regenerations Flip-Flop RFF das Basisbandsignal mit kleinstmög lichen Fehlern regeneriert werden. C2) Langsame Nachführung der Normalfrequenz (strich lierte Verbindung vom Mikroprozessor MP zur Nach führung NAC) Hierdurch wird erreicht, dass kurzzeitige Störein flüsse durch Unterbinden der Nachführung keinen Einfluss auf die Normalfrequenz haben. C3) Verbessern der optimalen Leseschwelle in gleich stromgekoppelten Systemen (strichlierte Verbindung vom Mikroprozessor MP zum Begrenzer BG) Die zeitlich gegenläufige Verschiebung des Zeichen dauerzustandes logisch "1" It und logiscn "0" ist führt bei der Regeneration zu Lesbarkeitsverlusten. Die Ursache solcher Erscheinungen ist durch Frequenz ablagen oder Mehrwegeeffekte langerer Umwege be gründe. Die Veränderung des Zeichendauerzustandes ist abhängig vom Verhältnis der- empzangsseitigen Sasisbandsignalamplitude zur Spannungsdifferenz zwischen deren Gleichstromnitte'wert und der einge stellten Entscheiderschwelle. Um ein exaktes N2ck- regeln der Schwellwerteinstellung zu ermöglichen, werden Signal amplitude und Spannungsdifferenz in einem A/D-Wandler erfasst und daraus im Rechner der Korrekturwert für den Schwellwertentscheider ermit telt. Die Spannungsdifferenz kann dabei den Wert der halben Signalamplitude überschreiten, ohne dass die Korrekturgenauigkeit beeinträchtigt wird. Durch eine Verscniebung des Schwellwertes in Schwellwert entscheider des Begrenzers BG kann die volle Lese emptindlichkeii wieder zurückgewonnen werden. C4) Jittermessung zur Qualitätsbewertung der empfangenen digitalen Signale (Ausgang C4 des Mikroprozessors MP) Aus der zeitlichen Streuung der Eingargs-Zeichen- wechsel gegenüber dem trom Rechner ermittelten Mit- telwert kann direkt die Empfangsgüte des empfange nen Basisbanisignales abgeleitet werden. Als Krite rium bestimmt es die weitere Verarbeitung der Daten oder Auslösen der Funkverbindung. C5) Rahmensynchronisation (Ausgang C5 des Mikropro zessors MP) Bei Betrieb eines digitalen Funkempfangsgerätes mit Regenerator ergibt sich in Organisationskanälen mit Vielfachzugriff die Möglichkeit der Rahmensynchro nisation im Mobilgerät durch Ahnlichkeitsvergleich der Phasen Pl ... P5 (vergleiche hierzu die Skizze nach Fig. 2) und der zusätzlich herangezogenen Feldstärken E/No. Dabei ist in einem Diagramm der Rahmen für mehrere Funukonzentratoren FUKO1 ... FUK05 dargestellt und darunter die Feldstärke E/No im Empfänger sowie die relative Phase. Die Feld stärken werden durch ausreichend viele Proben, wo bei das zu jeder Probe gehörende Zeitintervall wesentlich kleiner sein muss als ein block, im Mikroprozessor bewertet. Durch Ahnlichkeitsver- gleich nach einigen Rahmen ist ein Rahmenbezug vorhanden. C6) Blocksynchronisation (Ausgang C6 des Mikroprozessors MP) Die Rshmonsynchronisation in vorstehend geschll derten Weise erfolgt nur grob. Nach Ermitteln der geeigneten Lesephase für das am besten empfangene Blockintervall erfolgt mit dieser Lesephase im Regenerator ein gezielter Lesevorgang der Empfangs daten im Mikroprozessor MP. Die in jedem Block vor handene Präambel wird mit dem Erwartungswert ver glichen und, sobald die Präambel erkannt wurde, gibt der Mikroprozessor IiP dieses nach aussen bekann. Damit ist die Blocksynchronisation beendet. Die Kombination der Messdatenerfassung in Form der Zählcodierschaltung und der Messdatenver arbeitung in Form des Mikroprozessors ermöglicht eine hohe Flexibilität. Da die Zählcodierschaltung unabhängig von der Empfangsdatenrate praktisch bis zu der technologisch bedingten, oberen Grenzfrequenz arbeitet und sich der Mikroprozessor an die jeweilige Aufgabe durch Softwareänderung leichter anpassen lässt, erhält man durch diese Kombination ein äusserst universelles System. Fig. 3 zeigt eine erste Ausführungsform des Regenerators nach dem Prinzipschaltbild von Fig. 1, bei dem der in spezieller Weise ausgebildete Zählcodierer ZK in einem strichpunktiert umrandeten Kästchen enthalten ist. Diese Anordnung ist besonders geeignet für den Einsatz in Systemen, bei welchen der Mittelwert der zeitlichen Eingangszeichenwechsel-Verteilung zwar jede beliebige Phasendifferenz zum internen Bezugstakt (Be- wertungskennlinie) einnehmen kann, deren Streuung (Jitter) aber weniger als Bit/2 beträgt. Die innerhalb der Schaltung in Kreisen eingezeichneten Zahlen entsprechen den an diesen Stellen vorliegenden Signalver läufen oder Zählerständen, die im Pulsablaufplan in Fig. 4 graphisch dargestellt sind. Der Zeichenwechseldetektor ZtiD in der Taktregelscgleife liefert zwei nach Polarität getrennte Ausgangssteuerpulse (2 und 3 in Fig. 4). Dies ist nötig für eine getrennte'Bewertung der Zeichenwechsel-Polarität (positiv oder negativ), um später im Rechner die Empfangstaktphase und den Stromflusswinkel zu ermitteln. Die Lage der Zeichenwechsel wird mit einer vom internen, starren Bezugstakt abgeleiteten sägezahnförmigen, bitbreiten Bewertungskennlini.e verglichen. Da die Eingangs Zeichenwechsel jede beliebige Lage auf der Sägezahnkurve einnehmen können, die Mittelung einer Zeichenwechsel-Verteilung über den Sägezahnsprung jedoch erheblichen Hardware- und Softwareaufwand erfordert, werden alle Zeichenwechsel im Nesszeitraum zusätzlich an einer um Bit/2 verschobene Sägezahnkennlinie verglichen. Zur Erzeugung der ssewertungskennlinien ist ein Bewertungszähler zWZ vorgesehen, der an seinem Ausgang 0 die unverschobene Kennlinie, am Ausgang 1800 die um 3it/2 verschobene Kennlinie liefert (Signale 4 und 5 in Fig. 4). Im Prinzip kann der Bewertungszänler als Aufwärtszähler realisiert werden. Der Bewertungszähler BWZ ist über einen Teiler T mit dem Normalfrequenzgenerator G verbunden. Dieser liefert den Versorgungstakt Cl, dessen Höhe das Auflösungsvermögen der Messanordnung bestimmt. So werden beim Auftreten eines Zeichenwechsels zwei aktuelle Zählerstände in den nach Zeichenwechselpolarität getrennten Akkumulatoranordnungen ABP bzw. ABN aufaddiert, die über jeweils einen Akkumulationsschal- ter SAP bzw. SAN für die positive und negative Flanke mit den Ausgänge Ound 1800 des Bewertungszählers BWZ verbunden sind (8und 13 in Fig. 4). Diese Schalter SAP und SAN werden von den Ausgangssteuerpulsen des Zeichenwechseldetek- tors ZWD angesteuert. Aus den Ergebnissen der Doppelakkumulatoranordnungen ABP und ABN, die ausgangsseitig über einen Datenbus mit dem Mikroprozessor PS, dem ein Zwischenspeicher ZS vorgeschaltet ist, verbunden sind, lässt sich der zeitliche Mittelwert der Zeichenwechsel ermitteln. Die Zeichen1echselveränderung (Jitter) wird in der der Doppelakkumulatoranordn1Xn2 ABN parallel g- schalteten Funktionseinheit .4JN erfasst und akkumuliert, wobei nur die Erfassung für eine Zeichenpolarität notwendig ist. Es sind ferner Zeichenwechselzähler ZWP und ZWN für die positive und negative Flanke vorgesehen, die mit dem entsprechenden Ausgang für positive und negative Ausgangssteuerpulse des Zeichenwechsel- detektors ZWD verbunden sind. Die nach Polarität getrennten Zeichenwechsel Z'ZP und ZWN erfassen die Gesamtanzahl der im Bewertungszeitraum aufgetretenen Zeichenwechsel (9 und 12 in Fg. 4). Eine-Entscheidung darüber, welches bewertungskenlinienbezogene Ergebnis im Rechner weiterverarbeitet wird, hängt letztlich davon ab, wieviele Zeichenwechsel in den Unsicherheitsbereich, also in den Bereich des Sprungs der Sägezahnfunktion, gefallen sind. Hierfür ist eine Decodiereinrichtung DEE: vorgesehen, die am Ausgang 0 den Unsicherheitsbereich der nicht verschobenen, am Ausgang 1800 den der um Bit/2 verschobenen Bewertungskennlinie liefert. Die Ausgänge 0 und 1800 der Decodiereinrichtung DEKU sind über von den Ausgangssteuerpulsen des Zeichenwechseldetektors ZWD angesteuerte Schalter SUP und SUN mit Ereigniszählern UZP bzw. UZN verbunden, die die Steuerpulse im Unsicherheitsbereich zeichenwechgelpolar erfassen (10 und 11 in Fig. 4). Die Auswahl der Ergebnisse nach der Bewertungskennlinie erfolgt im Rechner separat für jede Zeichenwechselpolarität. Der Bewertungszeitraum wird dabei über eine Bewertungsintervallsteuerung BWS festgelegt, die über den Teiler T mit dem Normalfrequenzgenerator G und über einen Datenbus AB mit dem Mikroprozessor MP verbunden ist. Die Gesamtinformation eines Bewertungsintervalles wird, bevor sie in den Rechner (Mikroprozessor) MP gelangt, im Zwischenspeicher ZS zwischengespeichert. Der Auslesevorgang vom Zwischenspeicher erfolgt über einen in der Bewertungsintervall- steuerung BWS enthaltenden Decoder, welcher direkt am Adressbus des Rechners liegt. Im folgenden Intervall wird der Rechner die Information zu beliebigen Zeitpunkten in den Rechnerspeicher übertragen und auswerten. Die nachfolgenden Erläuterungen dienen der Funktionsbeschreibung des Zählcodierers nach Fig. 3 und zwar zunächst nach erfolgter Synchronisierung. Der ZÅahlco- dierer ZK gibt folgende Daten ab: Die summierte Phase für positive Zeichenwechsel mit der Codiererkenniiziie O und der Codiererennnnie 1800, die summierte Phase für negative Zeichenwechsel mit der Codiererkennlinie 0 und der Codiererkennlinie 1800, die Anzahl der positiven Zeichenwechsel Zl < P und der negativen Zeichenwechsel ZWN, die Anzahl der positiven Zeichenwechsel der Codiererkennlinie 0 und 1800, die im Sprungbereich lagen (UZP0 und UZP180o), die Anzahl der negativen Zeichenwechsel der Codiererkennlinie 0 und 1800, die im Sprungbereich lagen (UZN0 und UZN180) und die Summe der Streuwerte der negativen Zeichenwechsel (ZAJN). Die erste Entscheidung, ob die Daten der 0 0-Codierer- kennlinie oder die der 180 0-Codiererkennlinie verwendet werden, wird durch Abfragen der Angaben der Ereigniszähler UZPn und UZNn entschieden: Sind die 0 -Angaben O, so werden diese verwendet, andernfalls die 180 -Verte. Es werden folgende Werte errechnet: Die aktuelle positive Phase APP, die aktuelle negative Phase ANP, die aktuelle Phase als Mittelwert der positiven und negativen Phase mit E=O oder 1800, die aktuelle betragsmässige Phase für den Begrenzer und der aktuelle Jitter AJ als Mass für die Zeichenverzerrungen. Vor der Synchronisation werden die vorstehend genannten Werte für wesentlich kürzere Zeitintervalle ermittelt und gespeichert. Zu Synchronsystemen mit Vielfachzugriff, wie dem Organisationskanal des einleitend beschriebenen Funknetzes, werden die Zeitintervalle als ganzzahl je Bruchteile, z.B. eines Blockes, gewählt. Durch Beobachten im Rechner von ähnlichen Daten für mehrere Teilblöcke wird eine grobe Blocksynchronisation erreicht. Mit dieser Kenntnis veranlasst der Mikroprozessor AS das System direkt, mit bekannter bitlesephase an den Phasenschieber PS nach einem Rahmen gezielt die Präambel zur Blocksynchronisation zu lesen. Torteilhaft ist hierbei, dass wesentlich kürzere Präambeln verwendet werden können, da die Vortäuschungswahrscheinlichkeit für die Präambel durch das grob bekannte Zeitintervall zur Blocksynchronisation reduziert wird. Fig. 5 zeigt das Blockschaltbild einer weiteren Aus führungsform des Regenerators, bei dem der in spezieller Weise ausgebildete Zählcodierer ZK in einem strichpunk- tiert umrandeten Kästchen enthalten ist. Diese Anordnung ist besonders geeignet für Systeme mit breitbandigen Datenkanälen. Der Mittelwert der Zeichenwechsel-Verteilung kann jede beliebige Phasendifferenz zum internen Bezugstakt einnehmen, wobei auch der Phasenjitter des Eingangssignales über die volle Breite eines Bits streuen kann. Die innerhalb der Schaltung in Kreisen eingezeichneten Zahlen entsprechen den an diesen Stellen vorliegenden Signalverläufen oder Zählerständen, die im Pulsablaufplan in Fig. 6 graphisch dargestellt sind. Abgesehen von der unterschiedlichen Ausbildung des Zählcodierers ZX, entspricht der Schaltungsaufbau von Fig. 5 im wesentlichen dem nach Fig. 3. Das Basisbandsignal wird, wie beider Schaltung nach Fig. 3, im Begrenzer BG flankenversteilert und liefert am Ausgang des Zeichenwechseldetaktors ZTzD entsprechend der Zeichenwechselpolarität Steuerpulse, die im Bewer tungszeitraum in den Ereigniszählern Zl*S und ZWN gezählt werden. Zum anderen werden diese Steuerpulse getrennt nach Polarität über jeweils eine Multiplexeinrichtung ZMP und ZMN Zählcodierketten ZKP bzw. ZKN durchgeschaltet. Die Zählcodierketten ZKP und ZKN bestehen aus Ereigniszählern, die über die jeweilige Nultiplexer- stellung von Z;tP bzw. Zeitz zyklisch angesprochen werden und deren Anzahl letztlich die MessgenauLgkeit der Einrichtung bestimmt. Die Ereigniszähler ZWP und ZWN und Zählcodierketten ZKP und ZKN sind, ebenso wie der Phasenschieber PS, über einen Datenbus mit dem Mikroprozessor MP, dem ein Zwischenspeicher RAM vorgeschaltet ist, verbunden. Die Ansteuerung der beiden Multiplexeinrichtungen ZMP und ZMN erfolgt über einen Adresszähler AZM, der vom starren Sendetakt des Normalfre quenzgenerators G mit dem nachgeschalteten Teiler T angesteuert wird und die Adressierung Modulo Bit Dauer wiederholt. Die Informationsübergabe in den Mikroprozessor MP entspricnt der Anordnung nach Fig. 3, nämlich über den Zwischenspeicher =z und eine Bewer tungsintervallsteuerung BWS mit Adressdecoder. Bevor der Rechner (Mikroprozessor) MP die Ergebnisse mittelt, muss eine auf die Rechnerarbeitsweise bezogene Relativierung vorgenommen werden. Die Mittelung in Rechner wird schwierig, wenn die Verteilercharakte- ristik der bewerteten Zeichenwechsel in den Bereich des Adressierungssprunges (zyklischer- Sprung von hochst- wertiger Adresse auf niederwertigste Adresse im Bitdauerabstand) zu liegen kommt. Um eine Verfälschung des Mittelungsergebnisses zu vermeiden, sollte daher die Zähleradresse mit dem geringeren Zählerstand auf die Sprungstelle der durch die Hardwareanordnung bestimmten Bewertungskennlinie gelegt werden. Da die Eingangszeichenwechsel eine beliebige Phasendifferenz zutun Bezugspunkt einnehmen können, ist rechnerintern eine Adressverschiebung für die Verteilungscharakteristik vorgesehen (vergleiche Fig. 7). Dabei ist der Zählerstand der Ereigniszähler über der Ereigniszähleradresse aufgetragen. Durch die Verschiebung kommt das Maximum auf die Adresse n/2 zu liegen. Nach dem Mittelungsvorgang der beiden Zeichenwechsel-Vertei- lungsfunktionen (positiv und negativ) sind für die Ermittlung von Empfangstaktphas e und Stromflusswinkel die Verschiebeadressen wieder zu berücksichtigen. Die nachstehenden Ausführungen dienen der Erläuterung der Funktion des Regenerators nach Fig. 5. Nach jedem Messzyklus werden die Messwerte zur weiterverarbeitung im RM-Zwischenspeicher abgelegt. Der Mikroprozessor MP enthält eine komplette statistische.Verteilungs- dichtefunktion der Phase der Zeichenwechsel angeboten, wie in Fig 7 angedeutet ist. Er bekommt auch die Gesamtzahl der beiden Zeichenwechselarten ZWP und ZWN mitgeteilt. Es werden zunächst die Mittelwerte durch Summieren der einzelnen Dichteangaben bis zum 50%-Wert von ZIZp und ZWN gebildet, so dass man die aktuelle positive Phase erhält. Die codiererbezogene Phase des zuletzt addierten Dichtewertes ist dann die errechnete Phase. Das gleiche wird mit den Dichtewerten der negativen Zeichenwechsel durchgeführt zur Ermittlung der aktuellen negativen Phase. Zusätzlich ist noch eine Relativierungskonstante zur berücksichtigen, die den jeweiligen Absolutbezug zur äusseren Phase am Phasenschieber PS herstellt. Der aktuelle Jitter wird durch Differenzen-Summation der einzelnen Dichtewerte für nur eine Art der Zeichenwechsel ermittelt. Eine weitere Ausführungsform eines Regenerators ist im Blockschaltbild nach Fig. 8 dargestellt. Dieser enthält ebenfalls die typischen Regenratorkomponenten, wie sie auch in Fig. 3 und 5 enthalten sind, nämlich einen Begrenzer BG, ein Regenerations-Flip-Flop RFF, einen Zeichenwechseldetektor ZWD, s einen Phasenschieber PS, einen ormalfrequenzgenerator G mit einer Nachführeinrichtung NAC und einem nachgeschalteten Teiler T und einen DEkroprozessor 2 Kennzeichnend für diese Lösung ist die Verwendung nur eines Bewertungszählers i3WZ, der eine binäre Zahlenfolge von 0 bis n erzeugt mit einem Vielfachen (n+l) des Nachrichtentaktes. Die Zahlenfolge wird zyklisch wiederholt. Die beiden Ausgangspulsfolgen des Zeichenwechseldetektors ZWD, nämlich ZWP für positive Zeichenwechsel und ZWN für negative, gelangen parallel auf eine Speicheranordnung aus einem Baustein ZI1 für Zusatzinformatio- nen, einem Speicher RAM1 und einem Umschalter US1 sowie auf eine weitere Speicheranordnung aus einem Baustein ZI2 für Zusatzinformationen, einem Speicher RAM2 und einem Umschalter US2. Ferner steuern die Puisfolgen ZWP und ZWN einen Binärzähler zur internen Adressenerzeugung ADI. Der Binärzähler ist ausserdem eingangsseitig mit dem Mikroprozessor MP und ausgangsseitig mit den Umschaltern US1 und US2 verbunden, die bezüglich Mikroprozessor und Codierer gegensinnig wirken, so dass zur gleichen Zeit immer eine Speicheranordnung dem Mikroprozessor NP zugeordnet ist und die andere dem Codierer. Der Bewertungszähler BWZ ist eingangsseitig über den Teiler T mit dem Normalfrequenzgenerator G verbunden und ausgangsseitig an die Bausteine ZI1 und ZI2 f-ür Zusatzinformationen und die Speicher REd1 und RAM2 angeschlossen. Die Bausteine für Zusatzinformationen und die Speicher sind über einen Datenbus mit dem Mikroprozessor MP und einem Zwischenspeicher ZS verbunden, der ausgangsseitig an den Phasenschieber PS angescnlos- sen ist und ferner eine Verbindung mit der Nachführung NAC und zum Begrenzer BG aufweist. Auf der Codiererseite geschieht dabei folgendes: Jeder Zeichenwechselpuls bewirkt die UbernShme des Momentan- wertes des Bewertungszählers 3WZ in eine Speicherzelle des Speichers RAM. Dabei werden die Codierwerte für positiven und negativen Zeichenwechsel ZWP und ZT°' in den getrennten Speicherbereichen (RAM1 bzw. RAM2) abgelegt, was durch unmittelbares Steuern des höchstwertigen Adress-Bit im Binärzähler zur internen Adressenerzeugung ADI bewirkt wird. Gleichzeitig mit dem Abspeichern der Codiererwerte wird eine Zusatzinformation ZI gebildet. Diese besteht zum einen in der Anzahl der positiven und negativen Zeichenwechsel ZWP und ZWN auf getrennten Binärzählern und zum ande ren in einer Information derart, in welcher von z.B. vier Wertebereichen des.Codierers Abtastwerte vorkommen, getrennt nach ZWP- und ZWN-Weften. Nachstehend wird ein Beispiel für die Zusatzinformation angegeben: Dabei wird angenommen, dass Werte in den Gruppen I und IV bei Einteilung der Codiererwerte in Gruppen von I bis IV vorkommen. EMI17.1 <tb> <SEP> B7 <SEP> BO <tb> <SEP> 0000700i <tb> Anzeige-rEr <SEP> Wert <SEP> (e) <SEP> 00001 <SEP> 0 <SEP> 0 <SEP> 1 <tb> im <SEP> Bereich <SEP> IV <tb> Anzeige <SEP> für <SEP> Werte <tb> im <SEP> Bereich <SEP> I <tb> Die Zusatzinformation dient der schnelleren Verarbeitungsmöglichkeit im Mikroprozessor. Nach Ablauf eines Bewertungsintervalles, welches entweder direkt vom Mikroprozessor IeP bestimmt werden kann oder auch extern gesteuert sein kann, werden die Umschalter US7 und US2 bestätigt und der Adresszähler intern ADI wird auf 0 gestellt. Der Mikroprozessor tU verfügt jetzt mit seinem Adress-Bus und Steuersignalen über die vorher gespeicherten Daten und die Zusatzinformation. Nach Verarbeitung der Daten im Mikroprozessor iEP gibt dieser bei Bedarf neue Stellinformationen an den Zwischenspeicher ZS ab, womit sowohl der Phasenschieber PS als auch die Nachführung des Generators G und eine Korrektur der Entscheiderwelle am Begrenzer BS erfolgen. Aus den berechneten Daten im Mikroprozessor MP ergeben sich gleichzeitig Qualitätswerte des Datenstromes, mit denen logisch weiter im System operiert werden kann. Diese Schaltungsanordnung ist allein durch Progrsmm- veränderungen sehr flexibel anzuwenden. Vereintachend können auch die Komponenten eines Speicherblockes weggelassen werden, falls nicht permanente Datenüberwachung erforderlich ist. Vorteilhaft lässt sich diese Godiereranordnung auch bei allen bEkroprozessoren ohne direkte Divisionsbefehle einsetzen, indem die ZusaWz- information mit den Angaben der positiven und ne-ga- tiven Zeichenwechsel ZtzP und ZTaNi auf die jeweils höchst enthaltene Zweierpotenz beschränkt wird und dadurch die Division durch Schiebebefehle ersetzt werden kann. Nachfolgend werden nochmals die Vorteile der erfin dungsgemassen Schaltungsanordnungen zusammenfassend wiedergegeben. Mit der Erfassung der Signalisierungszeichenwechsel und deren Veranderung in einem Phasenmesser und der folgenden Auswertung in einem Mikroprozessor können gleichzeitig folgende Kriterien abgeleitet werden: Empfangstaktgewinnung, Korrektur des Normalfrequenzgenerators, optimale Lesesicherheit durch Verschieben der Entscheiderschwelle am Schwellwertentscheider, Empfangsqualitätaussage über Jitter und Feldstärke auswertung (FUKO-Auswahl) sowie die Blo6K- und Rahmen synchronisation. In Organisationskanälen mit Vielfachzugriff erfolgt die Block- und Rahmensynchronisation einer asynchronen Sende/Empfangs stelle über den Ahnlichkeitsvergleich von teilblockweise ermittelten Empfangsqualitäts- und Empfangstaktphasenwerten. Die Korrektur des Zeichendauerunterschiedes auf 0 geschieht über die Schwellwerteinstellung des Schwellwertentscheiders innerhalb des Begrenzers. Ferner ist eine individuelle Einstellung der Nachführgeschwindigkeit für die Empfangstaktgewinnung, die Korrektur des Normalfrequenzgenerators, die optimale Lesesicherheit und die Empfangsqualitätsaussage über Jitter und Feldstärke auswertung möglich. 5 Patentansprüche 8 Figuren

Claims: Patentanspruche 1. Regenerator für ein digitales Nachrichtensystem, der mit Empfangszeichen im Basisband gespeist wird und eine Regelschleife aufweist zur Erzeugung eines von der mittleren Zeilengeschwindigkeit abhängigen Taktes zur Abtastung der empfangenen Zeichen, d a d u r c h g e k e n n z e i c h n e t , dass die Tsktregelschleife einen Mikroprozessor (MP) enthält, der eingangsseitig über einen Zählcodierer (ZK) mit einem Zeichenwechseldetektor (ZWD) verbunden ist und mit einem seiner Ausgänge einen Phasenschieber (PS) steuert, dem an einem zweiten Eingang ein mit einer Nachführung (NAC) versehener Normalfrequenzgenerator (G) angeschaltet ist, und dessen Ausgang mit einem im Empfangsweg liegenden Regenerations-Flip-Flop (RFF) verbunden ist, und dass weitere Ausgänge des Mikroprozessors (MP) mit der Nachführung (NAC) des Normalfrequenzgenerators (G) und einem im Empfangsweg vor der Taktregelschleife eIngeschalteten Begrenzer (BG) verbunden sind sowie durch den Mikroprozessor (iMP) und den Zählcodierer (ZK) ermittelte Messwerte und Informationen zur Jittermessung und Rahmen und Blocksynchronisation liefern. 2. Regenerator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass der Zählcodierer (ZK) mit einem Ausgang für positiven und mit einem Ausgang für negativen Zeichenwechsel des Zeichenwechseldetektors (ZZJJD) verbunden ist, dass der Zählcodierer (ZK) einen Bewertungszähler (3wo) mit zwei Ausgängen enthält, dessen einer eine von einem internen, starren Bezugstakt abgeleitete sägezahnförmige, bitbreite Bewertungskeanlinie und dessen anderer eine hierzu um Bit/2 verschobene Sägezahnkennlinie liefert, mit denen die Lage der Zeichenwechsel verglichen wird, dass der Zahlcodierer (ZK) ferner eine Decodiereinrichtung (DEKU) mit zwei Ausgängen enthält zur Ermittlung der Zeichenwechsel im Bereich des Sprungs der Sägezahnfilnktion (Unsicherheitsbereich) der nicht verschobenen und der um Bit/2 verschobenen Bewertungskennlinie, dass die Ausgänge des Bewertungszahlers (BWZ) und der Decodiereinrichtung (DSKU) über vom Zeichenwechseldetektor (ZWD) gesteuerte Schalter (SAP, SAN bzw. SUP, SUN) mit Doppelakkumulatoranordnungen (ABP,ABN) zur Ermittlung des zeitlichen Mittelwertes der Zeichenwechsel bzw. mit Ereigniszählern (UZP, UZN) zur zeichenwechselpolaren Erfassung von Steuerpulsen im Unsicherheitsbereich verbunden sind und dass der Zählcodierer (ZK) ferner eine Bewertungsintervallsteuerung (BWS) zur Festlegung des Bewertungszeitraumes enthält sowie einen Zwischenspeicher (ZS), in dem die Gesamtinformation eines Bewertungsintervalles vor Eingabe in den Mikroprozessor (l!P) zwischengespeichert wird. 3. Regenrator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass der Zählcodierer (ZK) einen Zeichenwechselzähler (ZWP) für positiven und einen Zeichenwechselzähler (ZWN) für negativen Zeichenwechsel sowie jeweils eine über einen Adresszähler (AZM) angesteuerte Multiplexeinrichtung (ZMP, ZMN) für positiven und negativen Zeichenwechsel enthält, die jeweils mit dem betreffenden Ausgang des Zeichenwechseldetek- tors (ZWD) verbunden sind, dass die Ausgänge der Multiplexeinrichtungen (ZMP, ZMN) mit Zählcodierketten (ZKP, ZgN) verbunden sind, die aus Ereigniszählern bestehen, welche über die jeweilige Multiplexerstellung zyklisch angesprochen werden, und dass der Zählcodierer (ZK) ferner eine Bewertungsintervallsteuerung (BWS) zur Festlegung des Bewertungszeitraumes enthält sowie einen Zwischenspeicher (RAM), in dem die Gesamtinformation eines Bewertungsintervalls vor Eingabe in den Mikroprozessor (MP) zwischengespeichert wird. 4. Regenerator naeh Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , dass im Mikroprozessor (MP) eine Adressverschiebung zur Mittelung der beiden Zeichen wechsB-verteilungsfunktionen erfolgt. 5. Regenerator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die beiden Ausgänge des Zeichenwechseldetektors (ZWD) für positiven und negativen Zeichenwechsel parallel mit zwei Speicheranord- nungen verbunden sind, von denen jede aus einem Bau- stein (ZIl, ZI2) für Zusatzinformationen einem Speicher (RAMi, RMM2) und einem tjmschalter (US1, US2) besteht, die in Bezug auf den Mikroprozessor (MP) und den Codierer gegensinnig wirken, dass die beiden Ausgänge des Zeichenwechseldetektors ( D) ferner mit den beiden Eingängen eines Binärzählers zur internen Adressener- zeugung (ADI) verbunden sind, dass ein eine binäre Zahlenfolge von 0 bis n mit einem Vielfachen des Nachrich- tentaktes erzeugender Bewertungszähler (BWZ) vorgesehen ist, der eingangsseitig mit einem dem Normalfrequenz- generator (G) nachgeschalteten Teiler (T) und ausgangsseitig mit den Bausteinen (ZI1, Z12) für die Zusatzinformationen und den Speichern (RAM1, RAM2) verbunden ist und dass ferner ein mit dem Mikroprozessor (MP) über einen Datenbus verbundener Zwischenspeicher (ZS) vorgesehen ist, dessen weitere Ausgänge an den Phasenschieber (PS), die Nachführung (NAC) des Normalfrequenzgenerators (G) und den Begrenzer (3G) angeschlossen sind.

Inventors: POOCH, GERHARD, ING.GRAD., V.D. NEYEN, HANS-JURGEN, ING.GRAD., V.d. Neyen, Hans-Jürgen, Ing.grad.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1982
Main classification: H04L7
IPC codes: H04L25, H04L7