FREQUENCY DIVIDER PROGRAMMABLE FOR NON-INTEGER DIVISION

Abstract: 1. Frequency divider presettable to fractional divisors (c/e) which includes a counter (Z) presettable to integers, and wherein - those stages (Rb) of a divisor register (R) which hold the fractional parts (b) of the divisor (c/e) in decimal point representation (a + 0.b) are connected to the first input (E1) of a first adder (A1) having its output (A) coupled to the input of a buffer memory (S), - the output of the buffer memory (S) is coupled to the second input (E2) of the first adder (A1) and to the set input (Es) of a digitally adjustable delay line (V) whose setting-step width is equal to the period (T) of the divider's input signal (F) divided by the denominator (e) of the divisor (c/e), and whose input is connected to the maximum-count output (Am) of the counter (Z), and - the overflow output (Ao) of the first adder (A1) is coupled to the least-significant-digit terminal (LB) of the first input (E1) of a second adder (A2), whose second input (E2) is connected to those stages (Ra) of the divisor register (R) holding the integral parts (a) of the divisor (c/e), and whose output (A) is coupled to an input of the counter (Z), characterized by the following features : - the enable input (En) of the buffer memory (S) is connected to one of the count outputs (An) of the counter (Z) which lie before the maximum-count output (Am) ; - the output (A) of the second adder (A2) is connected to the set input (Es) of the counter (Z) ; - the frequency divider is implemented using insulated-gate field-effect transistor technology (MOS technology) ; - for each digit of the fractional parts (b) of the divisor (c/e), the first adder (A1) and the buffer memory (S) are combined in cells of a first kind (z1) and cells of a second kind (z2) which succeed each other by turns ; - the cell (z1) of the first kind is a ripple-carry adder stage comprising a first complex logic-circuit block (1j), a second complex logic-circuit block (2j), two inverters (i1, i2), and three transistors (t1, t2, t3), with - the controlled current paths of the first and second transistors (t1, t2) connected in series between the output of the first complex logic-circuit block (1i) and the output of the first inverter (i1), which has its input connected to the output of the second inverter (i2), - the input of the second inverter (i2) connected to the node of the controlled current paths of the first and second transistors (t1, t2), ad the output of the second inverter (i2) connected via the controlled current path of the third transistor (t3) to the second input (E2) of the ripple-carry adder stage, whose first input is the first input (E1) of the first adder (A1), - the gate of the first transistor (t1) being the enable input (En) of the buffer memory (S), and the gate of the second transistor (t2) connected to this enable input (En) via a third inverter (i3), which is common to all cells (z1, z2) of the first kind and the second kind, and - the output of the second inverter (i2) being the output of the cell (z1) of the first kind ; - the cell (z2) of the second kind consists of the same subcircuits as the cell (z1) of the first kind which are interconnected in the same manner, but the output of the first inverter (i1) is the output of the cell (z2) of the second kind, and the first input of this cell (z2) is preceded by a fourth inverter (i4), - the second adder (A2) consists of stages of a first kind (s1) and of stages of a second kind (s2) which succeed each other by turns, - the stage (s1) of the first kind consists of a two-input NOR block (5), a fifth inverter (i5), and a third complex logic-circuit block (3), with - the second input (E2) of the first adder (A1) being the input of the fifth inverter (i5), - the third complex logic-circuit block (3) containing a two-input AND gate (31) whose output is NORed with the carry output (Cl), - the carry input (Ck) connected to the first input of the NOR block (5) and to the first input of the AND gate (31), whose second input, together with the second input of the NOR block (5), is connected to the output of the fifth inverter (i5), and - the output of the third complex logic-circuit block (3) being the output (A) of the stage (s1) of the first kind, and the output of the NOR block (5) being the carry output (Cl) of this stage (s1), and - the stage (s2) of the second kind consisting of a two-input NAND block (6), a fourth complex logic-circuit block (4), and a sixth inverter (i6), whith - the fourth complex logic-circuit block (4) containing a two-input OR gate (41) whose output is NANDed with the carry output (Cl), - the carry input (Ck) connected to the first input of the NAND block (6) and to the first input of the NOR gate (41), whose second input, together with the second input of the NAND block (6), is the input of the stage (s2) of the second kind, and - the output of the NAND block (6) being the carry output (Cl) of the stage (S2) of the second kind, and the output of the sixth inverter (i6) being the output (A) of this stage (s2).

Description: Auf nichtganze Teilungszahlen einstellbarer Frequenzteiler Die Erfindung betrifft auf nichtganze Teilungszahlen einstellbare Frequenzteiler mit einem ganzzahlig einstellbaren Zähler, wie sie z.B. aus der Offenlegungsschrift DE 27 53 453 Al bekannt sind. Der dortige Frequenzteiler teilt in vorgegebenem Rhythmus durch die Teilungszahlen 2 1/2, 3 und 3 1/2, wozu der Zähler auf Zählung ganzer und halber Taktimpulsperioden einstellbar ist. Dieser Frequenzteiler teilt also auch durch halbe Teilungszahlen; er ist jedoch zur Teilung durch beliebige nichtganze Teilungszahlen, also solche mit beliebiger Ziffernfolge rechts des Kommas bzw. mit beliebigem Nenner bei Bruchstrichschreibweise, nicht geeignet. Bei der Anordnung nach der eigenen älteren europäischen Anmeldung 81 10 5412.1 wird das Problem der nichtganzzahligen Frequenzteilung innerhalb einer Frequenzsyntheseanordnung dadurch zu lösen versucht, dass der das frequenz zuteilende Signal erzeugende Generator zwischen zwei Frequenzen umschaltbar ist, deren eine um etwa 1 bis 10% grösser als die andere ist, und dass die Frequenzumschaltung mit gegebener Periodizität vorgenommen wird. Dies hat jedoch unter anderem den Nachteil, dass das frequenzgeteilte Ausgangssignal ein Phasenjittern aufweist. Hier will die Erfindung Abhilfe schaffen. Es liegt der in den Ansprüchen gekennzeichneten Erfindung die Aufgabe zugrunde, einen nichtganzzahligen Frequenzteiler anzugeben, dessen Ausgangssignal kein Phasenjittern aufweist. Die Erfindung wird anhand der Figuren der Zeichnung näher erläutert: Fig. 1 zeigt in Form eines Blockschaltbilds das der Er findung zugrundeliegende Schaltungsprinzip, Fig. 2 zeigt den zeitlichen Zusammenhang zwischen dem frequenzzuteilenden und dem frequenzgeteilten Signal, Fig. 3 zeigt das logische Schaltbildeine-sälteren Ripple Carry-Addierers, wobei von den n Stufen die Stufe 0, die die Stellensignale mit der niedersten Wertig keit 20 verarbeitet, sowie die aufeinanderfolgenden Stufen i, j gezeigt sind, Fig. 4 zeigt das transistorisierte Schaltbild einer Stufe der Anordnung nach Fig. 3 Fig. 5 zeigt das transistorisierte Schaltbild der nieder sten Stufe 0, Fig. 6 zeigt die Zellen 1. und 2. Art nach einer Ausführungs form der Erfindung Fig. 7 zeigt die Stufen 1. und Z Art nach der obigen Aus führungsform der Erfindung, und Fig. 8 zeigt die Zusammenschaltung der Zellen und Stufen. Für die Beschreibung ist voraus gesetzt, dass die Binärsignale in positiver Logik verarbeitet werden. Ferner ist die Darstellung in den Figuren mittels der Schaltsymbole der Verknüpfungsglieder so gewählt, dass nur solche Verknüpfungsglieder einen eigenen Arbeitswiderstand aufweisen, deren Ausgangsleitung am Berührungspunkt mit dem Halbkreis des Verknüpfungssybols den zur Darstellung einer Invertierung üblichen Punkt aufweisen. Aus diesem Grund wird für die Zwecke der vorliegenden Beschreibung auch zwischen einem Verknüpfungsglied, das eine derartige Schaltung mit einem einzigen Arbeitswiderstand ist, und einer Verknüpfung als solcher unterschieden, die lediglich Teil eines Verknüpfunysglieds oder -Ga > ttersist und keinen gesonderten Arbeitswiderstand aufweist. Im Prinzipschaltbild der Fig. 1 ist der über seine Einstelleingänge Es ganzzahlig einstellbare Zähler Z gezeigt, dessen Zähleingang Ez das frequenzzuteilende Signal F zuzuführen ist. Sein Höchstzählerstandausgang Am ist mit dem Eingang der digital einstellbaren Verzögerungsleitung V verbunden, an deren Ausgang das nichtganzzahlig frequenzgeteilte Signal F' abzunehmen ist. Die Einstellschrittweite der Verzögerungsleitung V ist so zu wählen, dass sie gleich der durch den Nenner e der Teilungszahl c/e geteilten Periodendauer T des frequenzzuteilenden Signals F ist. Für die Zwecke der Erfindung wird auf die verschiedenen, mathematisch möglichen Schreibweisen einer nichtganzen Zahl zurückgegriffen, die in allgemeiner Form wie folgt geschrieben werden kann: EMI3.1 In dieser Beziehung entspricht der linke Term der bekannten Kommaschreibweise (z.B. 1,2), der mittlere ¯¯term der Schreibweise als unechter Bruch (z.B. 6/5) und der rechte Term der aus ganzer Zahl und echtem Bruch bestehenden Mischschreibweise (1 1/5). Die Einstellschrittweite der Verzögerungsleitung V muss also gleich dem e-ten Teil der Periodendauer T sein. Als digital einstellbare Verzögerungsleitung V kann die An ordnung nach der eigenen älteren europäischen Anmeldung 81 20 0255.8 vorteilhaft benutzt werden. Diese besteht im wesentlichen aus der signalflussmässigen Reihenschaltung von mittels Isolierschicht-Feldeffekttransistoren integrierten Inverterpaaren, deren inhärente Paar-Verzögerungszeit durch variablen Abgriff an verschiedenen Ausgängen der Reihenschaltung ausgenützt und aufsummiert ist. Durch periodisches In-Ring-Schalten einer ungeraden Anzahl von Invertern kann bei der Anordnung des älteren Vorschlags aus der dann einsetzenden Eigenschwingung die Paar-Verzögerungszeit ermittelt werden und mittels einer aus dieser Messung abgeleiteten Regelspannung, die auf die Lasttransistoren der Inverter einwirkt, die Paar-Verzögerungszeit nachgeregelt werden. Die Teilungszahl wird in Kommaschreibweise, also entsprechend der oben angegebenen Definition in der Form a+O,b, an den Eingang E des Teilungszahlregisters R angelegt und in dieses somit eingeschrieben. Es besteht aus den die nichtganzen Stellen b enthaltenden Stufen Rb und a den die ganzen Stellen enthaltenden Stufen Ra mit den entsprechend zugeordneten Ausgängen Ab bzw. Aa. Der Ausgang Ab der die nichtganzen Stellen der Teilungszahl enthaltenden Stufen Rb liegt am ersten Eingang El des ersten Addierers A1, dessen Ausgang A am Eingang E des Pufferspeichers S liegt. Sein Ausgang A ist einerseits mit den Einstelleingängen Es der Verzögerungsleitung V und andererseits mit dem zweiten Eingang E2 des ersten Addierers A1 verbunden. Der Pufferspeicher S und der erste Addierer Al bilden somit einen sogenannten Akkumulator oder Auf summierer für die am ersten Eingang El anliegenden Zahlen. Der überlaufausgang Ao des ersten Addierers A1 liegt an der niederstwertigen Stelle LB des ersten Eingangs El des zweiten Addierers A2, dessen zweiter Eingang E2 mit dem Ausgang Aa der die ganzen Stellen a der Teilungszahl enthaltenden Stufen Ra des Teilungszahlregisters R verbunden. Der Enable-Eingang En des Pufferspeichers S liegt an einem der vor dem Höchstzählerstand Am liegenden Zählerstandausgänge An des Zählers Z und wird somit pro Umlauf dieses Zählers einmal getaktet. Pro Zählerumlauf wird also im Enable-Zeitpunkt das am Ausgang A des ersten Addierers Al stehende Wort übernommen und zugleich an den zweiten Eingang E2 des ersten Addierers Al gelegt. Somit wird das am Eingang El liegende Wort mit den nichtganzen Stellen b der Teilungszahl hinzuaddiert, und am Ausgang A des Pufferspeichers S und somit am Einstelleingang Es der Verzögerungsleitung V wird pro Zählerumlauf des Zählers Z das Ergebnis um die Zahl mit den nichtganzen Stellen er höht. Die Verzögerungszeit der Verzögerungsleitung V steigt somit pro Zählerumlauf des Zählers Z um jeweils denselben Betrag an, der der Zahl mit den nichtganzen Stellen b entspricht. Erreicht der erste Addierer Al die durch seine Stellenzahl vorgegebene maximale Addierkapazität, so erscheint an seinem überlaufausgang Ao ein über auf signal, das der niederstwertigen Stelle LB des ersten Eingangs El des zweiten Addierers A2 zugeführt wird und in diesem Addierer zu einer Erhöhung des Ergebnisses um eine Einheit führt. Da der Ausgang A dieses zweiten Addierers A2 mit dem Einstelleingang Es des Zählers Z verbunden ist, wird das an sich durch die ganzen Stellen a der Teilungszahl vorgegebene Einstellwort um eine Einheit erhöht, und der Zähler Z macht einen Zählerumlauf, der eine Periode T länger ist als die übrigen Zählerumläufe. Da andererseits bei Erscheinen des erwähnten überlauf- signalsam Überlaufausgang Ao des ersten Addierers Al dieser zugleich in seinen Zustand zurückkehrt,in dem lediglich die nichtganzen Stellen b der Teilungszahl aufsummiert sind, verschwindet, das überlauf signal, der Zähler Z macht wieder seine kürzeren Zählerumläufe und die Verzögerungsleitung V beginnt mit der durch die nichtganzen Stellen b vorgegebenen Grundeinstellung sowie dem eventuell vorhandenen Rest der vorhergehenden Addition. Zum besseren Verständnis der eben geschilderten Funktionsweise ist in Fig. 2 für ein Zahlenbeispiel mit der Zahl 2,25 = 2+1/4 ein Impulsdiagramm gezeigt, das in Fig. 2a den Verlauf des frequenzuteilenden Signals F mit der Periodendauer T und in Fig. 2b das Eingangssignal der Verzögerungsleitung V als impulsförmige Nadeln zeigt. Beginnend mit dem mit der Ordinatenachse zusammenfallenden Impuls in Fig. 2b teilt der Zähler Z durch 2 und die Verzögerungsleitung V ist auf T/4 eingestellt, so dass nach einer Zeit 2T+T/4 der Impuls des frequenzgeteilten Signals F' nach Fig. 2c auftritt. Beim nächsten Zählerumlauf wird im ersten Addierer Al zu 1/4 1/4 addiert und somit die Verzögerungszeit der Verzögerungsleitung V auf C2/4 = T/2 erhöht, so dass nunmehr, ausgehend vom zweiten Impuls in Fig. 2b erst nach 2T+T/2 der nächste Impuls des frequenzgeteilten Ausgangssignals F' am Ausgang der Ver zögerungsleitung auftritt. Beim nächsten Zählerumlauf erhöht sich das Einstellsignal für die Verzögerungsleitung auf 3/4,so dass der dritte Ausgangsimpuls des frequenzge teilten Ausgangssignals F' gegenüber dem dritten Impuls in Fig. 2b erst nach 2T+3T/4 erscheint. Beim nächsten, vierten Zählerumlauf ergibt sich am überlaufausgang Ao des ersten Addierers Al ein Überlaufsignal, das den Zähler auf eine um 1, also auf 3 erhöhte Teilungszahl setzt, so dass nunmehr, ausgehend vom vierten Impuls in Fig. 2b drei Taktperioden T vergehen, bis an dessen Höchstzähler standausgang Am ein Impuls erscheint. Dieses Umschalten von der Teilungszahl 2 auf die Teilungszahl 3 ist im übrigen in Fig. 2b durch den der Teilungszahl 2 ent sprechenden, jedoch nicht auftretenden gestrichelten Im puls angedeutet. Die Periodendauer T' des Signals F' ist immer gleich (ae+1)T/e. Die in Fig. 1 gezeigten bandartigen Verbindungen sollen veranschaulichen, dass es sich dabei um parallele Datenverbindungen zwischen den einzelnen Teilschaltungen handelt und dass bezüglich dieser Schaltungsteile eine parallele Signalverarbeitung erfolgt. Obwohl der Frequenzteiler nach der Erfindung für die Realisierung in beliebigen Zahlensystemen geeignet ist, wird er bei Anwendung des Binärzahlensystems besonders günstig. Dann sind nämlich die Addierer Binäraddierer und der Zähler Z ist ein Binär-zähler. Der erfindungsgemässe Frequenzteiler lässt sich besonders günstig in der Technik integrierter Isolierschicht-Feldeffekttransistoren, also in der sogenannten MOS-Technik, integrieren. Eine bevorzugte Anwendung besteht in einer digital arbeitenden Frequenz/Phasenregelschleife zur =ynchroni- sierung von mit digitaler Signalaufbereitung arbeitenden Fernsehempfängern. Das frequenzgeteilte Signal F' weist kein Phasenjittern auf, wenn der Reziprokwert e/d des oben angegebenen echten Bruches d/e ganzzahlig ist; dann tritt nämlich nach genau e Zählerumläufen des Zählers Z das überlaufsignal am Überlaufaus- gang Ao auf. ist dagegen der Reziprokwert e/d nicht ganzzahlig, so werden beim e-ten Zählerumlauf des Zählers Z im ersten Addierer Al die von null verschiedenen Stellen als Anfangswert für das Addieren während der nächsten e Zählerumläufe stehenbleiben, d.h. dieser "Rest" geht nicht verloren. Somit ist das Ausgangssignal F' immer phasenjitterfrei. Der Hauptvorteil der Erfindung ergibt sich somit bereits durch die Lösung der Aufgabe. Bei beliebigen nichtganzen Teilungszahlen ist die maximale Phasenjitteramplitude gleich der kleinsten einstellbaren Verzögerungszeit und damit wesentlich kleiner als die Taktperiode T' des zu teilenden Signals F. In Fig. 3 besteht die Stufe j aus dem ersten und dem zweiten Komplexgatter 1j, 2j, ebenso wie die Stufe i aus den beiden Komplexgattern 1i, 2i, während die Stufe 0 entsprechende Gatter 10, 20 aufweist, die im einzelnen unten noch näher erläutert werden. Das erste Komplexgatter 1j besteht aus der ersten UND Verknüpfung llj, entsprechend das zweite Komplexgatter 2j aus der zweiten UND-Verknüpfung 22j, ferner aus der ersten ODER-Verknüpfung 15j, bzw. der zweiten ODER-Verknüpfung 25j, aus der dritten UND-Verknüpfung 13j bzw. der vierten UND-Verknüpfung 24j und aus der ersten NOR Verknüpfung 16j, bzw. der zweiten NOR-Verknüpfung 26j. Gleiches gilt auch für den Aufbau der beiden Komplexgatter li, 2i in der Stufe i, wobei dann die einzelnen Verknüpfungen anstatt des Index j den Index i haben. Im ersten Komplexgatter 1j haben die erste UND-Verknüpfung 11j und die erste ODER-Verknüpfung 15j jeweils drei Eingänge, denen die beiden Stellensignale Aj, Bj und das Übertrag- signal Ci der nächstniederen Stufe i zugeführt sind. Im zweiten Komplexgatter 2j haben die zweite UND-Verknüpfung 22j und die zweite ODER-Verknüpfung 25j jeweils zwei Eingänge, die mit den Stellensignalen Aj, Bj gespeist sind. Im ersten Komplexgatter 1j hat die dritte UND-Verknüpfung 13j zwei Eingänge, deren einer mit dem Ausgang der ersten ODER-Verknüpfung 15j und deren anderer mit dem Ausgang des zweiten Komplexgatters 2j verbunden ist. Im zweiten Komplexgatter 2j hat die vierte UND-Verknüpfung 24j zwei Eingänge, deren einer mit dem Ausgang der zweiten ODER-Verknüpfung 25j verbunden ist und deren anderem das Über- tragssignal Ci der nächstniederen Stufe i zugeführt ist. Im ersten Komplexgatter lj ist der Ausgang der ersten und der der dritten UND-Verknüpfung Ij, 13j mit jeweils einem der beiden Eingänge der ersten NOR-Verknüpfung 16jverbunden, während im zweiten Komplexgatter 2j der Ausgang der zweiten und der der vierten UND-Verknüpfung 22j, 24j jeweils an einem der beiden Eingänge der zweiten NOR-Verknüpfung 26j liegt. In der Stufe j entsteht am Ausgang des ersten Komplexgatters 1j das invertierte Summensignal Sj und am Ausgang des zweiten Komplexgatters 2j das invertierte Übertrag- signal Cj. Dies ist eine Grundeigenschaft der Erfindung, d.h. in jeder Stufe entsteht am entsprechenden Summenausgang bzw. Übertragsausgang das bezüglich der Eingangs-, also Stellensignale invertierte Signal. Aus diesem Grund ist die zur Stufe j nächstniedere Stufe i eine solche, in der an den Eingängen invertierte Stellensignale und ein invertiertes Übertragsignal anzulegen sind, so dass am Summenausgang und am Übertragsausgang das nichtinvertierte Summensignal Si und das nichtinvertierte Übertragsignal Ci entsteht. In aufeinanderfolgenden Stufen sind also Über- tragsausgang der vorangehenden mit dem Übertragseingang der folgenden Stufe direkt zu verbinden, während der vorangehenden Stufe die Stellensignale (oder die invertierten Stellensignale) und dann der darauf folgenden Stufe die invertierten (oder die nichtinvertierten) Stellensignale zuzuführen sind. Die niederste Stufe 0, die die niederstwertigen Stellensignale A0 bzw. B0 zu addieren hat, braucht, da sie keinen Übertrag zu verarbeiten hat, lediglich als Halbaddierer aufgebaut zu sein. Aus diesem Grund entfällt der Übertrags- eingang der ersten NOR-Verknüpfung 150. Ferner besteht das erste Komplexgatter 10 nur aus der ersten NOR-Verknüpfung 150 und der NAND-Verknüpfung 160, während das zweite Komplexgatter 20 zu einem NAND-Gatter geworden ist. In Fig.4 ist das transistorisierte Schaltbild einer Stufe gezeigt. Dabei realisieren mit ihren gesteuerten Strompfaden in Serie geschaltete Transistoren eine UND-Verknüpfung und mit ihren gesteuerten Strompfaden parallelgeschaltete Transistoren eine ODER-Verknüpfung, In Fig. 4 sind die einzelnen Transistoren der Einfachheit halber nicht mit unterscheidenden Bezugszeichen versehen, sondern es sind die Verknüpfungs-Bezugszeichen aus Fig. 1 mit entsprechenden Hinweislinien angegeben. Jedes der beiden derart aufgebauten Komplexgatter arbeitet auf den entsprechenden Lastwiderstand L1i, L2i, der in der Fig. 4 als widerstandsgeschalteter Transistor vom Verarmungstyp gezeichnet ist. Diese Ausführung ist jedoch nicht zwingend, genausogut kann auch ein als Widerstand geschalteter Anreicherungstyp-Transistor eingesetzt werden, oder es können auch getaktete Lastwiderstände ggf. verwendet werden. Über die beiden Lastwiderstände L1i, L2i liegt die Stufe an der Betriebsspannung UB. Fig. 5 zeigt das entsprechende transistorisierte Schaltbild des Halbaddierers der Stufe 0 von Fig. 3 mit den Lastwiderständen L10, L20. Die ältere Anordnung weist somit pro Stufe lediglich zwei jeweils auf einen Lastwiderstand arbeitende Komplexgatter auf. Für die Übertragsbildung ergibt sich somit lediglich die Laufzeit eines Gatters, so dass auch bei Parallelschaltung von viren Stufen eine optimale Geschwindigkeit erreicht wird. Die Anordnung der einzelnen Verknüpfungsglieder ist beim älteren Volladdierer ferner so vorgenommen, dass der Über- tragsausgang einer Stufe vom Übertragseingang der nächsten Stufe kapazitiv so wenig wie möglich belastet wird, d.h. lediglich mit den Eingangskapazitäten von drei Verknüpfungsglied-Eingängen, vgl. in Fig. 4 den jeweils einen Transi stor für die Verknüpfungen 26i, 11i, 15i. Die Fig. 6a zeigt das logische Schaltbild der Zelle z1 erster Art und Fig. 6b das der Zelle z2 zweiter Art für den zweiten Addierer A2 und den Pufferspeicher S nach Fig. 1. Die Zelle z1 nach Fig. 6a besteht aus dem ersten Komplexgatter 1j, dem zweiten Komplexgatter 2j, den drei Transistoren t1, t2, t3 und den zwei Inverternil, i2. Die Schaltstrecken des ersten und des zweiten Transistors t1, t2 liegen in Serie zwischen dem Ausgang des ersten Komplexgatters lj und dem des ersten Inverters il, mit dessen Eingang der Ausgang des zweiten Inverters i2 verbunden ist. Der Eingang des zweiten Inverters i2 ist am Verbindungspunkt der Schaltstrecken des ersten und des zweiten Transistors tl, t2 und sein Ausgang über die Schaltstrecke des dritten Transistors t3 mit dem zweiten Eingang E2 der entsprechenden Stufe des ersten Addierers Al verbunden, deren erster Eingang der erste Eingang El des er sten Addierers Al ist. Das Gate des ersten Transictors t1 ist der Enable-Eingang En der entsprechenden Stufe des Pufferspeichers S, und das Gate des zweiten Transistors t2 ist mit diesen über den* dritten Inverter i3 verbunden. Der Ausgang des zweiten Inverters i2 ist der Ausgang der Zelle z1 erster Art. Die Zelle z2 zweiter Art nach Fig. 6b besteht aus den selben Teilschaltungen wie die Zelle zl erster Art nach Fig. 6a . Diese Teilschaltungen sind auch in derselben * allen Zellen z1, z2 gemeinsamen Art und Weise untereinander verbunden, jedoch ist der Ausgang des ersten Inverters i1 der Ausgang der Zelle z2 und deren erstem Eingang ist der vierte Inverter i4 vorgeschaltet. In Fig. 6b sind das erste und das zweite Komplexgatter mit den Bezugszeichen li, 2i entsprechend Fig. 3 bezeichnet. In Fig. 7a ist die Stufe sl erster Art und In Fig. 7b die Stufe s2 zweiter Art in Form eines logischen Schaltbilds gezeigt, die abwechselnd hintereinanderUgeschaltet den zweiten Addierer A2 bilden. Die Stufe s1 besteht aus dem NOR-Gatter 5 mit zwei Eingängen, dem fünften Inverter i5 und dem dritten Komplexgatter 3. In der Stufe s1 nach Fig. 7a ist der Eingang des fünften Inverters i5 der zweite Eingang E2 des ersten Addierers A1. Das dritte Komplexgatter 3 enthält die UND-Verknüpfung 31 mit zwei Eingängen, deren Ausgang mit dem Obertragsausgang Cl dieser Stufe NOR-verknüpft ist. Der Übertragseingang Ck dieser Stufe liegt am ersten Eingang des NOR-Gatters 5 und am ersten Eingang der UND-Verknüpfung 31. Die erwähnte NOR-Verknüpfung trägt das Bezugszeichen 32. Der zweite Eingang der UND-Verknüpfung 31 liegt zusammen mit dem zweiten Eingang des NOR-Gatters 5 am Ausgang des fünften Inverters i5. Der Ausgang des dritten Komplexgatters 3 ist der Ausgang A und der Ausgang des NOR Gatters 5 iertragausgang Cl der Stufe erster Art s1. Die Stufe s2 zweiter Art nach Fig. 7b besteht aus dem NAND-Gatter 6 mit zwei Eingängen, dem vierten Komplexgatter 4 und dem sechsten Inverter i6. Das vierte Komplexgatter 4 enthält die ODER-Verknüpfung 41 mit zwei Eingängen , deren Ausgang mit dem Obertragausgang Cl NAND-verknüpft ist, welche Verknüpfung in Fig. 7b das Bezugszeichen 42 trägt. Der Übertragseingang Ck liegt am ersten Eingang des NAND Gatters 6 und am ersten Eingang der NOR-Verknüpfung 42, deren zweiter Eingang zusammen mit dem zweiten Eingang des NAND-Gatters 6 der Eingang der Stufe s2 zweiter Art ist. Der Ausgang des NAND-Gatters 6 ist der Übertrags- ausgang Cl und der Ausgang des sechsten Inverters i6 der Ausgang A der Stufe s2 zweiter Art. In Fig. 8 ist schematisch die Zusammenschaltung der Zellen z1, z2 erster und zweiter Art sowie der Stufen sl, s2 erster und zweiter Art mit dem Zähler Z, der Verzögerungsleitung V und dem Teilungszahlregister R gezeigt. Die waagrechte Verbindungslinie der Zellen zl, z2 und Stufen s1, s2 ist die Verbindung von Übertragseingang und Übertrags- ausgang wie sie bei Ripple-Carry-Addierern üblich ist. Ausführungsform nach:hden Fig. 6 bis 8 Der Vorteil der besteht unter anderem darin, dass für den ersten Addierer Al und den Pufferspeicher S zellen weise eine weitgehend identische Schaltung in MOS-Technik vorliegt, und dass für den zweiten Addierer A2 eine vereinf achte MOS-Schaltung angegeben ist, die berücksichtigt, dass lediglich in der niederstwertigen Stelle addiert werden muss .

Claims: Patentansprüche 1. Auf nichtganze Teilungszahlen (c/e) einstellbarer Frequenzteiler mit einem ganzzahlig einstellbaren Zähler (Z) gekennzeichnet durch folgende Merkmale: - die die nichtganzen Stellen (b) der die Teilungszahl (c/e) in Kommaschreibweise (a+0,b) enthaltenden Stufen (Rb) eines Teilungszahlregisters (R) sind mit dem ersten Eingang (El) eines ersten Addierers (Al) verbunden, dessen Ausgang (A) am Eingang eines Pufferspeichers (S) liegt, - der Ausgang des Pufferspeichers (S) liegt einerseits am zweiten Eingang (E2) des ersten Addierers (Al) und andererseits am Einstelleingang (Es) einer digital einstellbaren Verzögerungsleitung (V), deren Einstell schrittweite gleich der durch den Nenner (e) der Teilungszahl (c/e) geteilten Periodendauer (T) des frequenzzuteilenden Signals (F) ist und deren Eingang mit dem Höchstzählerstandausgang (Am) des Zählers (Z) verbunden ist, - der Überlaufausgang (Ao) des ersten Addierers (A1) liegt an der niederstwertigen Stelle (LB) des ersten Eingangs (El) eines zweiten Addierers (A2), dessen zweiter Eingang (E2) an den die ganzzahligen Stellen (a) der die Teilungszahl (c/e) enthaltenden Stufen (Ra) des Teilungszahlregisters (R) angeschlossen ist, und dessen Ausgang (A2) am Einstelleingang (Es) des Zählers (Z) liegt, und der Enable-Eingang (En) des Pufferspeichers (S) ist mit einem der vor dem Höchst zählerstandausgang (Am) liegenden Zählerstandausgänge (An) des Zählers (Z) verbunden. 2. Frequenzteiler nach Anspruch 1, gekennzeichnet durch seine Realisierung in integrierter Isolierschicht Feldeffekttransistor-Technik. 3. Frequenzteiler nach Anspruch 2, gekennzeichnet durch folgende Merkmale: - der erste Addierer (Al) und der Pufferspeicher (S) sind pro Stelle der nichtganzen Stellen (b) der Teilungszahl (c/e) zu abwechselnd aufeinanderfolgenden Zellen (zl, z2) erster bzw. zweiter Art zusammengefasst, - die Zelle (z1) erster Art besteht aus einer Ripple Carry-Addierstufe mit einem ersten und einem zweiten Komplexgatter (lj,'2j), zwei Invertern (il, i2) und drei Transistoren (t1, t2, t3), wobei -- die Schaltstrecken des ersten und des zweiten Transi stors (t, t2) in Serie zwischen dem Ausgang des ersten Komplexgatters (1j) und dem des ersten Inver ters (i1) liegen, mit dessen Eingang der Ausgang des zweiten Inverters (i2) verbunden ist, -- der Eingang des zweiten Inverters (i2) am Verbindungs punkt der Schaltstrecken des ersten und des zweiten Transistors (tl, t2) und sein Ausgang über die Schalt strecke des dritten Transistors (t3) am zweiten Eingang (E2) der Ripple-Carry-Addierstufe liegt, deren erster Eingang der erste Eingang (El) des ersten Addierers (Al) ist, -- das Gate des ersten Transistors (tl) der Enable-Eingang (En) des Pufferspeichers (S) und das Cate des zweiten Transistors (t2) mit diesem über einen dritten Inverter (i3) verbunden ist, und -- der Ausgang des zweiten Inverters (i2) der Ausgang der Zelle (zl) erster Art ist, - die Zelle (z2) zweiter Art besteht aus denselben Teil schaltungen wie die Zelle (zl) erster Art, die unterein ander in derselben Art und Weise verbunden sind, jedoch ist der Ausgang des ersten Inverters (il) der Ausgang * allen Zellen (z1, z2) erster und zweiter Art gemeinsamen der Zelle (z2) zweiter Art und deren erstem Eingang ist ein vierter Inverter (i4) vorgeschaltet, - der zweite Addierer (A2) besteht aus abwechselnd auf einanderfolgenden Stufen (s1, s2) erster und zweiter Art, - die Stufe (s1) erster Art besteht aus einem NOR-Gatter (5) mit zwei Eingängen, einem fünften Inverter (i5) und einem dritten Komplexgatter (3), wobei -- der zweite Eingang (E2) des ersten Addierers (Al) der Eingang des fünften Inverters (i5) ist, -- das dritte Komplexgatter (3) eine UND-Verknüpfung (31) mit zwei Eingängen enthält, deren Ausgang mit dem Über- tragsausgang (Cl) NOR-verknüpft ist, -- der Übertrageingang (Ck) am ersten Eingang des NOR Gatters (5) und am ersten Eingang der UND-Verknüpfung (31) liegt, deren zweiter Eingang zusammen mit dem zweiten Eingang des NOR-Gatters (5) am Ausgang des fünften Inverters (i5) angeschlossen ist, und -- der Ausgang des dritten Komplexgatters (3) der Ausgang (A) und der Ausgang des NOR-Catters (5) der Übertrags- ausgang (Cl) der Stufe (sl) erster Art ist, und - die Stufe (s2) zweiter Art besteht aus einem NAND-Gatter (6) mit zwei Eingängen, einem vierten Komplexgatter (4) und einem sechsten Inverter (i6), wobei -- das vierte Komplexgatter (4) eine ODER-Verknüpfung (41) mit zwei Eingängen enthält, deren Ausgang mit dem Über- tragsausgang (Cl) NAND-verknüpft ist, -- der Übertragseingang (Ck) am ersten Eingang des NAND Gatters (6) und am ersten Eingang der NOR-Verknüpfung (41) liegt, deren zweiter Eingang zusammen mit dem zweiten Eingang des NAND-Gatters (6) der Eingang der Stufe (s2) zweiter Art ist und der Ausgang des NAND-Gatters (6) der Übertragsausgang (Cl) und der Ausgang des sechsten Inverters (i6) der Ausgang (A) der Stufe (s2) zweiter Art ist. 4. Verwendung eines Frequenzteiler nach einem der An sprüche 1 bis 3 in digitalen Frequenz/Phasenregel schleifen. 5. Verwendung nach Anspruch 4 in mit digitaler Signal aufbereitung arbeitenden Fernsehempfängern.

Inventors: BACKES, REINER, DIPL.-ING. (FH), ELMIS, HERBERT, ING. (GRAD.)
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1982
Main classification: H03K23
IPC codes: G06F7, H03K23