SAFETY LOGIC CIRCUITS, PARTICULARLY USABLE IN RAILWAY SIGNALLING

Abstract: 1. The use in a logic "AND" -gate circuit of an electronic safety circuit (Fig. 4a) which is fed in a point located between a d.c. voltage having an algebraic value Vcc and ground, comprising a plurality of transistors (T1 , T2 , T3 ) which all are of the same conductivity type, having two input signals Su S'u whose amplitudes have substantially equal values, which are applied to the base of a first transistor (T1 ) and a second transistor (T2 ), respectively, and an output signal, these three signals having the logic value "1" when a square-wave signal having a duty cycle of 0.5 is concerned and the logic value "0" when a d.c. signal is concerned, one of said transistors (T3 ) being an output transistor from whose collector said output signal (Su , S'u ) is taken, the input signals Su and S'u having in the 1 state the same frequency but being of opposite phases, said circuit comprising the assembly of firstly a diode pump constituted by said first transistor (T1 ), diodes (6, 7), a capacitor (C1 ) and a voltage shifting capacitor (C2 ), intended to adjust the potential at a first point (A, B) to a predetermined direct voltage value comprised between 0 and -Vcc when Su =1, S'u =0, secondly a sub-assembly formed by said second transistor (T2 ) and said voltage shifting capacitor (C2 ) which has one armature connected to the collector of said second transistor (T2 ) and the other armature connected to said first point (A, B), said sub-assembly being intended to add to said first point an a.c. voltage with phase opposition with S'u when Su =1, said first point being connected to the power supply terminal of the voltage Vcc via a group of two series-arranged resistors (16, 17) which constitute a voltage divider whose junction point (P) is connected to the base of said output transistor (T3 ), and said two series-arranged resistors having values such that said junction point (P) carries a voltage which oscillates around 0, when and only then, Su =S'u =1.

Description: CIRCUITS LOGIQUES DE SECURITE UTILISABLES NOTAMMENT EN SIGNALISATION FERROVIAIRE ET BOITE DE TRAITEMENT ELECTRONIQUE, OU AUTOMATISME INCOR PORANT AU MOINS UN DE CES CIRCUITS. L'invention concerne un circuit logique de sécurité alimenté entre une tension continue de valeur algébrique Vcc et la masse, ayant un ou plusieurs signaux d'entrée ou de sortie qui portent la valeur logique "1" lorsqu'il s'agit d'un signal alternatif, de fréquence prédéterminée, et la valeur logique "O" lorsqu'il s'agit d'un signal continu, les entrées pouvant être le siège de signaux utiles Su ou de signaux auxuliaires Sa. De tels circuits logiques dont l'élaboration est particulière du fait qu'ils doivent satisfaire à des normes de sécurité assez sévères, sont utilisés notamment dans la signalisation ferroviaire dans des détecteurs de passage d'un véhicule sur une voie ferrée. Ces détecteurs sont connus sous le nom de pédales. En ce qui concerne les pédales électroniques, deux capteurs disposés en des points déterminés de la voie réagissent par influence au passage d'un véhicule en émettant ou en interrompant un signal propre à chaque capteur. Les deux signaux sont reçus et traités par le détecteur dont la sortie commande un relais d'utilisateur qui actionne à son tour un dispositif d'annonce ou par exemple la fermeture (respectivement l'ouverture) d'un passage à niveau. Tout incident anormal qui peut être une séquence incorrecte au niveau des capteurs ou bien une panne ou un défaut intervenant dans le détecteur doit avoir pour conséquence un état de sécurité supérieur à celui qui existait avant l'incident. Par exemple, l'incident en question doit provoquer la fermeture d'un passage à niveau et inhiber sa réouverture. Des circuits logiques utilisés dans la botte de traite- - ment de pédales électroniques de voie ferrée sont notamment des temporisateurs à l'attraction, des circuits-portes "ET", des inverseurs, des mémoires positives ou négatives, des temporisateurs à la chute. On connaît des pédales électropneumatiques actionnées mécaniquement lors du passage d'un train, chaque capteur comportant un levier qui est heurté par la roue lors de son passage. Le train passant généralement à vitesse élevée, l'usure de tels capteurs est grande et ils doivent être changés au bout de un à deux ans. Cet inconvénient a conduit à remplacer les pédales électropneumatiques par des pédales électroniques. Dans ce dernier cas, la temporisation à la chute, par exemple, utile après le passage du dernier essieu ne pouvant plus être réalisée par action pneumatique, doit être réalisée électroniquement dans la boîte de traitement, ce qui complique la logique de cette dernière. On connaît des pédales électroniques, par exemple du brevet français 1 319 441. Les pédales de ce type utilisent des oscillateurs commandés par les signaux d'entrée de la boîte de traitement. Or les automatismes en logique de sécurité intrinsèque deviennent de plus en plus complexes et nécessitent des temps de réponse plus rapides, ces temps de réponse étant liés en grande partie à l'augmentation très nette de la vitesse des trains. Il s'avère nécessaire de trouver d'autres systèmes que le système connu constitué par un "ET" logique dont les signaux d'entrée sont les alimentations d'un oscillateur dont on redresse le signal de sortie pour pouvoir en alimenter un second. Ce système devient caduc lorsque les entrées varient rapidement dans le temps non seulement à cause de l'inertie propre de l'oscillateur mais par la grande.difficulté à trouver un compromis pour le condensateur de filtrage qui doit être de valeur suffisante pour assurer sa fonction de filtrage mais assez faible pour se décharger entre deux passages à "zéro" rapprochés d'une des grandeurs d'entrée. Cette logique est donc inopérante lorsque les grandeurs d'entrée passent plusieurs fois de l'état "1" à l'état "D" et vice versa en une milliseconde comme c'est le cas pour les signaux des capteurs d'une pédale électronique lors du passage d'un train à 300 km/h. Un but de l'invention est de réaliser des circuits logiques de sécurité dont les régimes transitoires de fonctionnement puissent être brefs. Un autre but de l'invention est de réaliser des circuits logiques de sécurité répondant à diverses fonctions logiques de façon sensiblement modulaire, chaque type de circuit logique étant constitué pour l'essentiel par un sous ensemble électronique ayant la même structure. Tout en conservant les avantagesdel'art antérieur, le circuit logique selon l'invention indiqué en préambule permet d'atteindre les buts fixés ci-dessus, grace au fait que les signaux alternatifs dont il est le siège sont rectangulaires et qu'il comporte en combinaison en premier lieu une pompe à diodes constituée d'un premier transistor , de diodes et d'au moins un condensateur et destinée à porter le potentiel d'un premier point à une valeur prédéterminée comprise entre O et - Vcc, en second lieu un sous ensemble constitué par un deuxième transistor et un condensateur de décalage de tension ayant une armature reliée à un deuxième point lui-même relié par l'intermédiaire d'une diode dans le sens passant audit premier point, ledit deuxième point étant relié à la borne d'alimentation à la tension Vcc par au moins un groupe de deux résistances en série dont le point commun constitue un troisième point, et en troisième lieu au moins un transistor de sortie dont la base est reliée audit troisième point, ledit groupe de deux résistances et ledit transistor de sortie constituant un étage de sortie, les signaux logiques d'entrée étant appliqués à la base du premier et du deuxième transistor et le signal logique de sortie étant prélevé sur le collecteur du transistor de sortie. La structure électronique ainsi obtenue peut être utilisée pour l'élaboration de temporisateurs à l'attraction ou à la chute, de circuits-portes "ET", d'inverseurs et de mémoires positives notamment, qui constituent autant de modes de réalisation de l'invention. Une cellule de base comportant la même structure électronique et réalisant une fonction logique peut être utilisée en un ou plusieurs exemplaires comme faisant partie d'un circuit logique élémentaire, un temporisateur à la chute, par exemple. Cette cellule de base qui reçoit un signal utile sur la base dudit premier transistor et un signal auxiliaire sur la base du deuxième transistor est remarquable en ce que ladite pompe à diodes comporte en outre un condensateur tampon branché entre ledit premier point et la masse et que les résistances appartenant audit grou pe de deux résistances ont des valeurs telles que ce circuit délivre un signal logique "1" si et seulement si ses deux entrées portent la valeur logique "1". Le condensateur tampon, lorsqu'il est utilisé, dans la mémoire et le circuit d'élaboration des signaux notamment, peut être à armatures contrôlées. Les signaux alternatifs rectangulaires dont le circuit logique de sécurité est le siège ont, de préférence un rapport cyclique égal à 0,5, notamment lorsque le circuit logique ne comporte pas de condensateur tampon comme c'est le cas pour le temporisateur à l'attraction, le circuit-porte logique "ET" ou le circuit inverseur. Un circuit logique de sécurité constituant un temporisateur à l'attraction élémentaire selon l'invention, recevant un signal utile sur la base du premier transistor est remarquable en ce que la base du deuxième transistor est reliée au collecteur du premier transistor, que la capacité du condensateur de décalage de tension est élevée et que les résistances appartenant audit groupe de deux résistances ont des valeurs telles que ce circuit délivre un signal logique conforme au signal d'entrée avec un retard prédéterminé. Un circuit logique de sécurité constituant un temporisateur à l'attraction selon l'invention est remarquable en ce qu'il comporte un circuit de remise à zéro (RAZ) branché entre la base du premier transistor par l'intermédiaire d'une résistance et ledit deuxième point ce circuit de RAZ comportant une pompe à diodes semblable à celle de la cellule de base suivie d'un étage à deux transistors et ayant pour fonction d'appliquer la tension V audit deuxième cc point lorsque et seulement lorsque le signal utile porte la valeur logique "û". Un circuit logique de sécurité pour l'élaboration des signaux selon l'invention délivrant deux signaux de sortie complémentaires est remarquable en ce qu'il comporte en outre un deuxième étage de sortie -------- semblable audit étage de sortie et dont les valeurs de résistances sont telles que ce circuit délivre un signal logique "O" lorsque le signal utile est à "1" et un signal logique "1" lorsque le signal utile est à "O". Un circuit logique de sécurité constituant un circuit-porte logique "ET" selon l'invention recevant deux signaux utiles (Su, S'u) qui, à l'état logique "1", ont la même fréquence, est remarquable en ce qu'il délivre un signal logique Su. S'u si et seulement si lesdits signaux utiles présentent, à l'état logique "1" un déphasage sensiblement égal à n. Un circuit logique de sécurité constituant un inverseur selon l'invention, dont les signaux d'entrée utile sur la base du premier transistor, et auxiliaire toujours à l'état "1" sur la base du deuxième transistor, ont, à l'état logique "1", la même fréquence, est remarquable en ce que sa structure est la même que celle dudit circuit-porte logique "ET" indiqué au paragraphe précédent, et que les résistances appartenant audit groupe de deux résistances ont des valeurs telles que l'état logique du signal de sortie est complémentaire de l'état logique du signal utile si et seulement si les signaux d'entrée présentent un déphasage sensiblement égal à . Un circuit logique de sécurité constituant une mémoire positive selon l'invention est remarquable en ce qu'il comporte en outre un étage d'entrée supplémentaire constitué par un transistor et une première, une deuxième et une troisième résistance, le collecteur dudit transistor étant relié à la borne d'alimentation à la tension Scc son émetteur à la base du premier transistor par l'intermédiaire de la première résistance et à la masse par l'intermédiaire de la deuxième résistance , et sa base au collecteur du transistor de sortie par l'intermédiaire de la troisième résistance. Un circuit logique de sécurité constituant un temporisateur à la chute selon l'invention est remarquable en ce qu'il comporte au moins une cellule de base dont la sortie est reliée à l'entrée de signal auxiliaire de ladite mémoire positive p l'entrée de signal utile de la cellule de base située en amont étant reliée à l'entrée de' signal utile de ladite mémoire dont la sortie s'identifie à celle du temporisateur à la chute. Certains temporisateurs à la chute peuvent comporter plusieurs cellules de base reliées en cascade, la sortie de l'une étant reliée à l'entrée de signal utile de la suivante, et la sortie de chaque cellule de base étant reliée à une entrée d'un circuit-porte "OU" dont la sortie est reliée à l'entrée de signal auxiliaire de ladite mémoire positive. La description qui suit en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La figure a est le schéma électronique d'une cellule de-- base selon l'invention et la figure lb un diagramme de temps de certains signaux servant à expliciter son fonctionnement. La figure 2 est un schéma synoptique de la chaîne de traitement du signal issu d'un capteur, incorporant un circuit logique de sécurité pour l'élaboration des signaux selon l'invention. La figure 3a est le schéma électronique du circuit logique de sécurité pour l'élaboration des signaux selon l'invention, et la figure 3b un diagramme de temps de certains signaux servant à expliciter son fonctionnement. La figure 4a est le schéma électronique d'un circuit-porte logique "ET" ou d'un inverseur selon l'invention. La figure 4b est un diagramme de temps de certains signaux servant à expliciter le fonctionnement du circuit-porte "ET" représenté à la figure 4a. La figure 4c est un diagramme de temps de certains signaux servant à expliciter le fonctionnement de l'inverseur représenté à la figure 4a. La figure 5 est le schéma électronique d'un temporisateur à l'attraction incorporant un circuit de RAZ selon l'invention. La figure 6 est le schéma électronique d'une mémoire de sécurité positive selon l'invention. La figure 7 est le schéma synoptique d'un temporisateur à l'attraction, incorporant un circuit de RAZ et une mémoire de contrôle de RAZ selon l'invention. La figure 8 est le schéma synoptique d'un temporisateur à la chute selon l'invention. Entre un conducteur d'alimentation qui reçoit sur une borne 1 une tension continue par exemple positive Vcc et la masse, la figure 1a représente une cellule de base selon l'invention. Cette cellule comporte un premier transistor NPN T1 dont le collecteur est relié à la borne d'alimentationl par une résistance 2 et l'émetteur à la masse. La base de T1 reçoit, par l'intermédiaire d'une résistance 3 un signal utile Su appliqué à une borne d'entrée 4, qui est considéré comme portant la valeur logique "1" lorsqu'il est alternatif avec une fréquence prédéterminée et carré (rapport cyclique voisin de 0,5) et comme étant à "O" lorsqu'il est continu. Une pompe à diodes au moins constituée par un condensateur C1 et deux diodes 6 et 7 sert à porter le potentiel d'un premier point A à une valeur comprise entre O et - V . Le condensateur C cc et la diode 6 dans le sens passant disposés en série shuntent le trajet collecteur-émetteur de T1 et le point A est relié par l'intermédiaire de la diode 7 dans le sens passant au point commun aux éléments C1 et 6. Dans le cas de la cellule de base, un condensateur tampon C3 qui fait partie de la pompe à diodes relie le point A à la masse. Lorsque le transistor T1 est bloqué, C1 se charge à travers la diode 6 avec une polarité positive du côté du collecteur de T1. Lorsque T1 est saturé, C1 se décharge dans C3 à travers la diode 7, la polarité positive de C3 étant située du côté de la masse. Sous l'influence d'un signal logique "1" (Su = 1) brusquement appliqué sur la borne 4, T1 est alternativement saturé et bloqué et C3 se charge progressivement, de façon que la tension du point A soit un peu plus négative à chaque cycle, jusqu'à atteindre une valeur légèrement supérieure à - V . La cellule de base comporte en outre un sous ensemble cc constitué par un deuxième transistor NPN T2, avec une résistance de collecteur 8, et un condensateur de décalage de-tension C2 branché entre le collecteur de T2 et un deuxième point B lui-même relié au point A par l'intermédiaire d'une diode dans le sens passant, 9. La base de T2 est reliée à la masse par une résistance de polarisation 11 et, par l'intermédiaire d'une résistance 12 à une borne 13 qui est le siège d'un signal auxiliaire Sa, de même nature que Su, mais dont la fréquence peut être différente de celle de Suf à l'état logique "1". Le point A faisant office de source de tension négative, lorsque T2 est bloqué, C2 se charge à la tension 2 Vcc avec une polarité positive du côté du collecteur de T2, le point B portant alors sensiblement la même tension que le point A. Lorsque T2 se sature le potentiel sur les deux armatures de C2 décroit brutalement de la valeur Vcc de façon que la tension en B devient égale à une valeur légèrement supérieure à - 2 Vcc. Lorsque S et Sa sont tous cc u a deux égaux à "1", la tension en B alterne de - Vcc à - 2 Vcc en première approximation, à la fréquence de Sa. La cellule de base comporte aussi un étage de sortie constitué par un troisième transistor T3, avec une résistance de collecteur 14, et un groupe de deux résistances 16 et 17, disposées en série entre le point B et la borne 1 et dont le point commun P (troisième point) est relié à la base de T3. Le signal de sortie Ss de la cellule de base est prélevé sur le collecteur de T3. Les valeurs des résistances 16 et 17 sont déterminées de façon telle qu'en régime perma nent et pour Su et 5a égaux à "1", la tension du point P alterne autour de O au rythme de Sa. On a représenté à la figure lb les tensions des points B et P indiquées par VB et VP lors de ce fonctionnement. Dans ces conditions, le signal de sortie Ss est le siège d'un signal logique "1", de même fréquence que Sa et en phase avec Sa. Lorsque le signal Su et/ou le signal Sa est à l'état logique "O", le signal S5 est à l'état logique "O". Lorsque Su et 5a sont à l'état "lt', compte tenu des valeurs de C1, C3 et de la fréquence de Su, il faut un certain temps pour que VA devienne sensiblement égal à - Vcc. Le signal de sortie Ss n'apparait qu'au bout d'un délai qui est fonction des capacités de C1, C3, de la fréquence de S et aussi des valeurs de R5 et de R6 dont le rapport u fixe la tension Vp. La charge de C2 s'effectue en prélevant une partie de l'énergie de C3. De ce fait C3 se trouve chargé gracie à C1 et se décharge en partie par C2. Aussi pour optimiser le circuit, il faut que Su et S soient de même fréquence et en opposition de phase. Lorsque c'est le-cas, il est possible d'omettre le condensateur tampon C3, tout en obtenant le même fonctionnement que celui décrit ci-dessus, et le bon fonctionnement du nouveau circuit ainsi obtenu est alors une garantie que l'opposition de phase entre les signaux Su et 5a est bien respectée, ce qui peut être souhaitable pour des raisons de sécurité. La fréquence des signaux Su et 5a est par exemple de l'ordre de quelques dizaines de kHz et les valeurs de certains composants de la cellule de base sont par exemple les suivantes C1 : 6,8 nF C2 : 2,2 nF C3 : de quelques dizaines de nF à quelques /uF Résistance 16 : 51 kQ Résistance 17 : 36 kQ La figure 2 montre la chaîne de traitement du signal issu d'un capteur. On a vu dans les paragraphes précédents que les signaux utilisés dans les circuits logiques de sécurité de l'invention doivent être alternatifs, de forme rectangulaire avec un rapport cyclique 0,5 et éventuellement de même fréquence et déphasés de Il les uns par rapport aux autres (cas du "ET" logique notamment comme décrit ci-dessous en référence à la figure 4a). Or les signaux disponibles ne satisfont en général à aucun des critères précités. Dloù la nécessité d'élaborer des si-. gnaux répondant auxdits critères. Les signaux reçus (S) en provenance de capteurs de voie notamment sont des signaux alternatifs (rectangulaires ou sinusoldaux). Il peut aussi s'agir de signaux continus qui sont alors préalablement transformés en signaux sinusoldaux au moyen d'un oscillateur. La figure 2 représente le montage en cascade, entre une borne d'entrée 20, siège d'un signal S, et deux bornes de sortie complémentaires Ss et Ss, d'un amplificateur 18, un filtre passe-bande 19, un comparateur 21, un circuit de mise en forme 22 et un circuit logique de sécurité pour l'élaboration des signaux selon l'invention, 23. La détection d'un signal S qui doit être transformé en signal utile a lieu à travers les éléments 18,19 et 21. Après amplification en 18 la fréquence de S (39 khz ou 50 kHz par exemple) est sélectionnée à travers le filtre passe-bande 19 et son amplitude est comparée en 21 à une tension de seuil Vref appliquée à une deuxième entrée du comparateur 21. Le signal S n'est transmis à la sortie de 21 que lorsque son amplitude est supérieure à celle de Vref Le signal issu du comparateur 21 est rectangulaire mais avec un rapport cyclique différent de 0,5 généralement. Le circuit de mise en forme 22, par exemple un trigger de Schmidt", permet l'obtention d'un signal carré, (de rapport cyclique 0,5) à la même fréquence, comme indiqué sur la figure 2. Le signal est ensuite traité en 23 comme décrit cidessous en référence aux figures 3a et 3b. Sur la figure 3a les mêmes références désignent les mê- mes éléments que sur la figure la avec les mêmes fonctions mais avec des valeurs qui peuvent être différentes. A la place du condensateur C3, un condensateur de sécurité à armatures contrôlées C31 est utilisé. Un deu xième étage de sortie, semblable à l'étage T3, 14, 16 et 17 est utilisé pour obtenir le signal Ss complémentaire du signal S . Ce deuxième étage est constitué par le transistor T4 avec sa résistance de collecteur 24 et le groupe de résistances 26 et 27 qui ont en commun le point P1. Le choix des valeurs des résistances 26 et 27 est tel que lorsque Su et Sa sont à l'état "1" la tension de P1, Vpl, reste inférieure à O (partie gauche de la figure 3b) et que lorsque Su est à l'état "O" Sa étant à l'état "1" (partie droite de la figure 3b) la tension Vpl alterne autour de 0. Ce fonctionnement est explicité à la figure 3b sur laquelle V B figure en trait plein en bas, Vp en traitplein en haut et V en trait interrompu. On remarquera que lorsque S et S sont à l'état "1", S est à l'état "1", u a s étant à l'état "O" (tension continue Vcc) et que lorsque Su est à l'état "û" et Sa à l'état "1", S est à l'état "1", S étant à l'état "O" s s (tension nulle). Le circuit 23 sert notamment à effectuer un changement de fréquence : S étant, à l'état "1" par exemple à la fréquence 39 kHz u ou 50 kHz et Sa à 20 kHz, on obtient pour Ss un signal de sortie à 20 kHz. Pour l'élaboration des signaux, il est nécessaire pour des raisons de sécurité que le condensateur tampon soit à armatures contrôlées et comporte à cet effet quatre conducteurs de liaison, le conducteur 28 relié à l'anode de la diode 7, le conducteur 29 relié à la cathode de la diode 9, le conducteur 31 relié à la cathode de la diode 6 et le conducteur 32 relié à la masse. Si le condensateur tampon était analogue à C3 (figure la) et qu'il existe une coupure de l'un ou l'autre conducteur de liaison, on se retrouverait ainsi avec un circuit électronique fonctionnant par intermittence. En effet, conformément à ce qui est décrit cidessus sur la présence ou l'absence de C3, lorsque Su et 5a sont à ltétat "1" avec des fréquences différentes, tantôt Su et 5a seraient en opposition de phase ce qui se traduirait par Ss à l'état "1" et SS à l'état "0", tantôt Su et 5a seraient en phase, ce qui se traduirait par S à s l'état "0" et S à l'état "1". Donc, vu du dispositif électronique situé s en aval du bloc d'élaboration, tout se passerait comme si S disparaissait u et réapparaissait, ce qui peut être contraire 9 la sécurité. En revanche, si le condensateur C31 est utilisé et que la coupure se produit en 28 ou - 29 (figure 3a), alors C2 ne peut plus être chargé entre V et - Vcc, S cc cc s est à l'état "O" et S à l'état "1" quel que soit l'état logique de Su. Si s la coupure se produit en 31 ou 32, le résultat obtenu est le même mais pour une raison différente : la diode 6 ayant sa cathode déconnectée, Clne peut plus se charger et par voie de conséquence C31 non plus. De ce fait C2 ne peut plus être chargé à - V . Donc, tout cas de coupure de C est cc 31 considéré comme une disparition définitive de Su, ce qui va dans le sens de la sécurité au sens ferroviaire du terme. En résumé, le circuit conforme à la figure 2 permet diélaborer b partir d'une grandeur analogique de forme d'onde quelconque et de fréquence sélectionnée, un signal alternatif carré de rapport cyclique 0,5, de fréquence définie (fréquence de 5a sur la deuxième entrée du circuit 23) ainsi qu'un signal complémentaire au sens booléen du terme, le système étant de sécurité intrinsèque. Les valeurs de certains composants du circuit 23 pour l'élaboration des signaux sont par exemple les suivantes - C1 : 10 nF C2 : 10 nF C31 : 4,7 nF résistance 16 : 51 kQ résistance 17 : 36 kQ résistance 26 : 22 kQ résistance 27 : 51 kfl La figure 4a représente la structure d'une cellule de base, dans laquelle le condensateur C3 n'est pas utilisé, destinée à fonctionner soit comme un circuit-porte "ET", soit comme un inverseur selon les valeurs données au groupe de résistances de l'étage de sortie. Le condensateur C3 est supprimé car les deux signaux d'entrée sont, à l'état "1", de meme fréquence (typiquement égale à 20 kHz) et déphasés sensiblement de n, et l'on souhaite que lorsqu'il n'en est pas ainsi, le circuit "ET" ou l'inverseur produise un signal de sortie logique "O", ce qui va dans le sens de la sécurité, la panne ainsi provoquéé permettant de déceler la non conformité des signaux d'entrée aux formes d'onde qui doivent exister en fonctionnement normal. Lorsque les deux signaux alternatifs qui doivent être fournis au circuit de la figure 4a sont en phase, il est prévu de déphaser l'un d'eux de Il avant de l'appliquer à la borne 4 ou 13. Ceci est réalisé de façon connue, par exemple à l'aide d'un montage à transistor(s). Le condensateur C3 étant supprimé, il est possible de remplacer les deux diodes 7 et 9 par une iode unique. Pour des questions de normalisation du circuit à celui de la cellule de base, cependant, les deux diodes 7 et 9 sont, de préférence, conservées. Si le circuit de la figure 4a est destiné à réaliser un circuit-porte "ET" à deux entrées, les deux entrées sont le siège de deux signaux utiles Su et S'uS pouvant prendre les états logiques "O" ou "1", les états "1" étant tels que décrits au paragraphe précédent, et les résistances appartenant au groupe de résistances à l'étage de sortie sont du type 16 et 17 (voir figure a et figure 3a et la description qui s'y rapporte). La figure 4b permet d'expliciter le fonctionnement du circuitporte "ET" en donnant une représentation des tensions VB et Vp par rapport aux quatre niveaux de tension : Vcc, O, - Vcc et - 2 Vcc' comme sur les figures lb et 3b. Les quatre phases de fonctionnement représentées à la figure 4b correspondent aux couples d'états logiques des entrées respectifs suivants, vus de gauche A droite : Su et S'u à "O", Su.à "O" et à à "1", Su à "1" et S'u à "0", Su et S'u à "1". Dans les trois pre- miers cas, le signal de sortie est à "O" et dans le quatrième, à "1", ce qui réalise bien la fonction ET. Si le circuit de la figure 4a est destiné à réaliser un inverseur, la borne d'entrée 4 est le siège d'un signal utile Su et la borne d'entrée 13 reçoit un signal auxiliaire S normalement toujours à a l'état "1", les signaux Su et 5a devant présenter, à l'état "1" les mêmes caractéristiques de fréquence et de phase que les signaux Su et S'u déjà décrits. Les résistances appartenant au groupe de résistances de l'étage de sortie sont du type 26 et 27 (voir figure 3a et la description qui s'y rapporte). Le fonctionnement en inverseur se déduit aisément des valeurs des tensions VB et Vp représentées à la figure 4c : concernant la partie gauche de cette figure, Su et S sont à l'état "1", le transistor T est a a 3 bloqué et la sortie est à la tension Vcc, soit à l'état logique "O". Concernant la partie droite Su est à l'état "O", Sa à l'état "1", T1 est alternativement saturé et bloqué et la sortie alternativement à la tension O et Vcc, à la fréquence de Sa, ce qui réalise bien la fonction Su. Dans le circuit de la figure 4a les valeurs de capacité C1 et C2 sont par exemple respectivement égales à 6,8 nF et 2,2 nF. La figure 5 représente un temporisateur à l'attraction (TA) avec un circuit de RAZ. La partie haute du schéma représente le TA élémentaire dont la structure est très proche de celle de la cellule de base, les mêmes références désignant les mêmes éléments avec les mêmes fonctions. Le condensateur C3 est absent et, pour assurer I'opposition de phase, nécessaire dans ce cas entre le signal sur la base de T1 et le signal sur la base de T2, la base de T2 est reliée au collecteur de T1 par l'intermédiaire d'une résistance 28. Le signal Su sur la borne 4 constitue l'entrée unique du TA élémentaire. La temporisation, de l'ordre de plusieurs secondes est assurée par le condensateur C2 dont la capacité est de plusieurs ordres de grandeur plus élevée que dans les circuits logiques décrits précédemment. Par exemple, la capacité de C2 est égale à 100,ut, celle de C1 étant de 3,9 nF. Le TA élémentaire décrit ci-dessus qui crée un retard par exemple égal à 5 s entre l'apparition de S et u l'apparition de S5 est en même temps un temporisateur à la chute (TC) à cause de la capacité élevée de C2. Or il est généralement souhaitable qu'un TA ne soit pas un TC. Dans ce but, le circuit de la figure 5 comporte à sa partie inférieure un circuit de RAZ branché entre la borne 4 et le point B du TA élémentaire, dont la fonction est de décharger très rapidement le condensateur CE dès le passage de "1" à "O" du signal Su. La partie gauche 29 du circuit RAZ délimitée par un rectangle en trait interrompu et reliée à la borne 4 par un conducteur 30 est une pompe à diodes semblable à celle de la cellule de base et destinée à porter la tension du point A' homologue du point A à la valeur - V en présence d'un signal cc alternatif à l'entrée. La partie droite du circuit de RAZ est un circuit de sortie à deux transistors : un point P2 est relié au point A' par l'intermédiaire d'une résistance 31 et d'une diode 32 dans le sens passant, à l'alimentation V par l'intermédiaire d'une résistance 33 et à la base cc d'un transistor NPN T5 dont l'émetteur est relié directement à la masse et le collecteur à l'alimentation V par l'intermédiaire d'une résistan cc ce 34. Le collecteur de T5 est aussi relié par l'intermédiaire d'une résistance 36 à la base d'un transistor PNP T6 dont l'émetteur est relié à l'alimentation V et le collecteur au point B du TA élémentaire par le cc conducteur de sortie 37. Le choix des valeurs des résistances 31 et 33 est tel que lorsque le signal Su passe de l'état "O" à l'état "1", le point A' étant sensiblement à - Vcc, le point P2 est porté à une tension négative, ce qui bloque le transistor T5 et par voie de conséquence le transistor T6. Dans ces conditions, aucun courant ne passe dans le conducteur 37, tout se passe comme si le circuit de RAZ était absent et le temporisateur fonctionne en TA comme décrit ci-dessus, étant donné que les valeurs de capacités de C4 (équivalent de C1) et de C5 (équivalent de C3) sont très faibles et par exemple égales à 6,8 nF pour C4 et à 47 nF pour C5. Par contre, lorsque Su passe de l'état "1" à l'état "O", le point A' est porté presque instantanément à une tension voisine de zéro, le point P2 à une tension positive comprise entre O et Vcc > les transistors T5 et T6 sont rendus passants, et le point B est porté à la tension Vcc, ce qui provoque la décharge très rapide de C2 à travers la résistance 8, et par suite le passage rapide du signal Ss de l'état "1" à l'état "O", la tension Vcc étant présente en 8 pendant tout le temps où Su est à l'état "û". La présence du circuit de RAZ permet donc au temporisateur de fonctionner uniquement en TA (et pas en TC). Le fonctionnement en TA seul est important lors de passages successifs de Su de l'état "1" à l'état "O" et réciproquement à un rythme dont la période est nettement inférieure au temps prévu pour la temporisation à l'attraction. Un exemple d'une telle séquence est le passage d'un train tel que lors du passage de chaque essieu du train au-dessus du capteur, S est porté à l'état "1" alors u qu'il est à "O" entre deux essieux, la temporisation à l'attraction qui est exploitée étant celle qui commence au passage du dernier essieu. Avec un TA élémentaire C2 se chargerait et se déchargerait alternativement au rythme du passage des essieux de façon telle que la charge de C2 augmenterait progressivement lors du passage de chaque essieu sans toutefois faire passer Ss à l'état "1". Lors de l'instant de passage du dernier essieu, la charge de C2 ne serait pas négligeable, en dépendance de la vitesse du train et du nombre d'essieux, ce qui fausserait le temps d'apparition de S par rapport audit instant, en raccourcissant ce temps par rapport au s temps prédéterminé de temporisation à l'attraction. Gracie au circuit de RAZ, le condensateur C2 se décharge complètement entre le passage de deux essieux successifs et le temps de temporisation à l'attraction prédéterminé après le passage du dernier essieu est bien respecté. Comme c 'est le cas pour tout circuit de sécurité utilisé en signalisation ferroviaire, toute panne doit être envisagée et il faut vérifier que cette panne conduit à un état de sécurité supérieur à celui qui existait avant la panne. Le circuit de RAZ peut, en particulier, être sujet à des pannes qui, étant donné son raccordement au TA élémentaire peuvent réagir sur ce dernier de deux façons : quel que soit ltétat logique de Su, ou bien le potentiel du point B est maintenu à la tension Vcc (cas de la coupure du conducteur 30 notamment), ou bien le potentiel du point B n'est plus soumis à l'action du circuit de RAZ (cas de coupure du conducteur 37 notamment). Dans le premier cas, le signal Ss est toujours à l'état "O", ce qui va dans le sens d'une sécurité accrue. Dans le deuxième cas, parcontre, le TA présente le défaut indiqué ci-dessus, ce défaut pouvant toutefois permettre le fonctionnement de l'ensemble logique (de la pédale par exemple) mais avec une variation incontrôlable du temps de temporisation à l'attraction, ce qui peut entraîner une diminution de la sécurité. Pour éviter ce mauvais fonctionnement, on peut adjoindre au circuit de la figure 5 une mémoire de sécurité telle que décrite en référence à la figure 6. Le circuit représenté à la figure 6 est une mémoire positive, c'est-à-dire qu'elle mémorise l'apparition d'un signal alternatif sur une borne d'entrée, en l'occurrence le passage du signal utile Su sur l'entrée 4 de l'état "O" à l'état "1" quelles que soient les transitions logiques ultérieures de Su. Dans sa version la plus simple, la mémoire comporte le conducteur en trait interrompu 38 et ne comporte pas le conducteur en trait interrompu 39 qui reçoit sur une borne 40 la tension Vcc. Dans cette version, une partie de la mémoire est constituée par la cellule de base, ce qui est indiqué par les mêmes références. Le signal auxiliaire Sa sur la borne 13 est normalement toujours présent. Cependant, la borne 13 peut constituer une entrée de validation, la mémoire étant validée lorsque Sa est à l'état "1" et non validée lorsque 5a est à l'état "O". En supplément par rapport à la cellule de base la mémoire comporte un conducteur de rebouclage 41 qui relie le collecteur de T3 à un étage d'entrée constitué par un transistor T7 et trois résistances 42, 43, 44. Le collecteur de T7 est relié à la borne 1, son émetteur à la base de T1 par l'intermédiaire de la résistance 42 et à la masse par l'intermédiaire de la résistance 43, et sa base au conducteur 41 par l'intermédiaire de la résistance 44. 5a étant à l'état "1" la transition "O" + "1" de Su provoque presque immédiatement celle de Ss et le rebouclage de la sortie de T3 sur la base de T1. Si Su passe alors à l'état "O" la sortie S5 se maintient à l'état "1", une fonction "OU" logique étant réalisée sur la base de T1 entre les signaux Su, et Ss ramené à l'entrée. Il faut noter que la mémoire ne comporte pas d'oscillateur, sa fréquence de fonctionnement étant celle du signal auxiliaire Sa. On remarquera d'autre part que lors du fonctionnement de la mémoire, dans le cas où S5 est à l'état "1" et Su à "O", le signal présent sur la base de T1 est en phase avec Ss et par suite avec Sa. La présence du condensateur tampon C3 est donc indispensable dans ce cas. Selon une autre version de la mémoire, le conducteur 38 est remplacé par le conducteur 39 qui est relié aux bornes d'alimentation des résistances 8, 14 et 17 par l'intermédiaire d'un interrupteur K qui dépend par exemple de la fermeture ou de l'ouverture d'un contact de relais d'utilisateur. Lorsque l'interrupteur K est fermé, la mémoire fonctionne comme décrit ci-dessus. Lorsque K est ouvert, le signal Sa est à l'état "û" quel que soit l'état des entrées de signaux logiques Su et Sa Ceci constitue un deuxième moyen possible pour valider la mémoire, avec la particularité suivante : il peut être souhaitable qu'un même signal logique, qui passe de façon fugitive à l'état "1" soit présent sur la borne 4 et provoque seulement ensuite la fermeture de l'interrupteur K, mais que l'on souhaite tout de même sa mémorisation, alors que lors de son apparition en 4 la mémoire n'est pas encore validée. Cette mémorisation est possible moyennant que l'écart de temps entre la présence de l'état "1" en 4 et l'instant de fermeture de K soit faible et que la capacité du condensateur C3 soit déterminée en conséquence de manière que son temps de décharge soit supérieur audit écart de temps. La figure 7 représente un TA élémentaire 46 avec RAZ 47 ainsi que leurs conducteurs de liaison 30 et 37 et une mémoire de contrôle de RAZ 48 disposée en amont de l'ensemble 46,47. La mémoire 48 est par exemple du type comportant le conducteur 38 et ne comportant pas le conducteur 39. Les signaux d'entrée sont intervertis, Su étant appliqué à la borne 13 et Sa à la borne 4. Un conducteur 49 relie le point B du TA élémentaire à un montage connu à un transistor, deux diodes et une résistance, non représenté, placé comme un étage d'entrée supplémentaire de la mémoire et dont la fonction est de transmettre l'état "1" du signal logique Sa à la base du transistor T1 de la mémoire lorsque le conducteur 49 est le siège de la tension Vcc et de transformer cet état "1" en l'état "0" sur la base de T1 lorsque le conducteur 49 est à tension sensiblement nulle. La borne d'entrée 4 devient ainsi une entrée de validation telle que le passage à l'état "1" du signal S ne peut être transmis, à travers la mé u moire 48, en entrée du TA 46 et de sa RAZ 47 que si, pendant 11 état "O" de SU précédant son passage à l'état "1", la tension VCC est appliquée par la RAZ 47 au B point 8 du TA élémentaire 46. Le montage électronique conforme au schéma de la figure 7 constitue donc un TA ne fonctionnant pas en TC et tel que toute panne a pour conséquence le passage et le maintien à l'état "O" du signal Ss, , quel que soit l'état logique du signal Su. Le schéma synoptique de la figure 8 représente un temporisateur à la chute (TC) comportant une première cellule de base 51, une deuxième cellule de base 52, une mémoire 53 et un circuit-porte "OU" 54. La cellule 51 reçoit le signal Su sur sa borne 4 et le signal Sa sur sa borne 13 (non représentée). La cellule 52 reçoit sur son entrée 4 (non représentée) le signal de sortie de la cellule 51, et le signal Sa sur sa borne 13 (non représentée). La mémoire 53 reçoit sur sa borne 4 (non représentée) le signal Su et sur sa borne 13 (non représentée) le signal de sortie du circuit-porte "OU" 54 dont les deux entrées sont reliées aux sorties respectives des cellules 51 et 52. Les capacités des condensateurs C1, C2 et C3 de la mémoire 53 sont faibles de façon que le temps de réponse de la mémoire soit faible. Le TC de la figure 8 a un temps de TA au moins égal aux temps de TA cumulés de la cellule 51 et de la mémoire 53. Par contre, son temps de TC est égal aux temps de TC cumulés des éléments 51, 52 et 53, d'ou l'intérêt d'introduire un nombre de cellules de base disposées en série d'autant plus grand que l'on souhaite diminuer le temps de TA et augmenter le temps de TC. I1 faut noter que le TC le plus simple pour lequel un temps de TA non négligeable ne serait pas gênant, comporte une seule cellule de base dont la sortie est reliée directement à la borne 13 de la mémoire 53. Ces circuits électroniques devant être de sécurité, sont conçus de façon telle que la défection de n'importe quel composant entrain l'impossibilité de leur fonctionnement. Un aperçu de cette contrainte est décrit ci-dessus en référence au mauvais fonctionnement éventuel du circuit de RAZ du TA ou au choix du condensateur à armatures contrôlées C31 dans le circuit d'élaboration des signaux. Par défection d'un composant, on entend notamment : - coupure d'une résistance (seule envisagée étant donné le type de résis tance choisi en sécurité ferroviaire), - court-circuit ou coupure d'un condensateur ou d'une diode, - coupure d'une électrode de transistor, court-circuit entre deux électro des d'un transistor, courant de fuite Imbu. Deux pannes simultanéesne sont envisagées que si la première n'est pas détectée. I1 va de soi qu'il est possible de mettre en oeuvre l'invention en faisant fonctionner tous les circuits décrits ci-dessus entre les tensions O et - Vcc, moyennant le remplacement des transistors NPN par des transistors PNP et du transistor PNP (T6) par un transistor NPN. L'invention ne se limite pas à la signalisation ferroviaire. Elle s'applique d'une façon générale à tout automatisme requérant une très grande sécurité de fonctionnement.

Claims: REVENDICATIONS : 1. Circuit logique de sécurité alimenté entre une tEnsion continue de valeur algébrique Vcc et la masse, ayant un ou plusieurs i gnaux d'entrée ou de sortie qui portent la valeur logique "1" lorsqu'il s'agit d'un signal alternatif, de fréquence prédéterminée, et la valeur logique "O" lorsqu'il s'agit d'un signal continu, les entrées pouvant être le siège de signaux utiles Su ou de signaux auxiliaires Sas caractérisé en ce que les signaux alternatifs dont il est le siège sont rectangulaires et en ce qu'il comporte en combinaison en premier lieu une pompe à diodes constituée d'un premier transistor, de diodes et d'au moins un condensateur et destinée à porter le potentiel d'un premier point à une valeur prédéterminée comprise entre O et - Vcc, en second lieu un sous ensemble constitué par un deuxième transistor et un condensateur de décalage de tension ayant une armature reliée au collecteur dudit deuxième transistor et l'autre armature relie à un deuxième point, lui-même relié par l'in- termédiaire d'une diode dans le sens passant audit premier point, ledit deuxième point étant relié à la borne d'alimentation à la tension Vcc par au moins un groupe de deux résistances en série dont le point commun constitue un troisième point, et en troisième lieu au moins un transistor de sortie dont la base est reliée audit troisième point, ledit groupe de deux résistances et ledit transistor de sortie constituant un étage de sortie, les signaux logiques d'entrée étant appliqués à la base du premier et du deuxième transistor et le signal logique de sortie étant prélevé sur le collecteur du transistor de sortie. 2. Circuit logique de sécurité selon la revendication 1, caractérisé en ce que les signaux alternatifs dont il est le siège sont rectangulaires, de rapport cyclique 0,5. 3. Circuit logique de sécurité constituant une cellule de base, recevant un signal utile sur la base dudit premier transistor et un signal auxiliaire sur la base du deuxième transistor selon la revendication 1 ou 2, caractérisé en ce que ladite pompe diodes comporte en outre un condensateur tampon C3 branché entre ledit premier point et la masse et que les résistances appartenant audit groupe de deux résistances ont des valeurs telles que ce circuit délivre un signal logique "1" si et seulement si ses deux entrées portent la valeur logique "1". 4. Circuit logique de sécurité selon la revendication 3, caractérisé en ce que ledit condensateur tampon est à armatures contrôlées. 5. Circuit logique de sécurité constituant un temporisateur à l'attraction élémentaire recevant un signal utile sur la base du premier transistor selon la revendication 2, caractérisé en ce que la base du deuxième transistor est reliée au collecteur du premier transistor, que la capacité du condensateur de décalage de tension est élevée et que les résistances appartenant audit groupe de deux résistances ont des valeurs telles que ce circuit délivre un signal logique conforme au signal d'entrée avec un retard prédéterminé. 6. Circuit logique de sécurité constituant un temporisateur à l'attraction selon la revendication 5, caractérisé en ce qu'il comporte un circuit de remise à zéro (RAZ) branché entre la base du premier transistor par l'intermédiaire d'une résistance et ledit deuxième point, ce circuit de RAZ comportant une pompe à diodes semblable à celle de la cellule de base suivie d'un étage à deux transistors et ayant pour fonction d'appliquer la tension Vcc audit deuxième point lorsque et seulement lorsque le signal utile porte la valeur logique "0". 7. Circuit logique de sécurité pour l'élaboration des signaux délivrant deux signaux de sortie complémentaires selon la revendication 4, caractérisé en ce qu'il comporte en outre un deuxième étage de sortie semblable audit étage de sortie et dont les valeurs de résistances sont telles que ce circuit délivre un signal logique "O" lorsque le signal utile est à "1" et un signal logique "1" lorsque le signal utile est à "O". 8. Circuit logique de sécurité constituant un circuit-porte logique "ET" recevant deux signaux utiles (SUs S'u) qui, à l'état logique '1l'', ont la même fréquence, selon la revendication 2, caractérisé en ce qu'il délivre un signal logique S .S' si et seulement si lesdits signaux u utiles présentent, à l'état logique "1" un déphasage sensiblement égal à Il. 9. Circuit logique de sécurité constituant un inverseur, dont les signaux d'entrée utile sur la base du premier transistor, et auxiliaire toujours à l'état "1" sur la base du deuxième transistor, ont, à l'état logique "1", la même fréquence, selon la revendication 2, caractérisé en ce que sa structure est la même que celle dudit circuit-porte logique "ET" selon la revendication 8, et que les résistances appartenant audit groupe de deux résistances ont des valeurs telles que l'état logi- que du signal de sortie est complémentaire de l'état logique du signal utile si et seulement si les signaux d'entrée présentent un déphasage sensiblement égal à Il. 10. Circuit logique de sécurité constituant une m ogre ne sitive, selon la revendication 3 ou 4, caractérisé en ce qu'il comporte en outre un étage d'entrée supplémentaire constitué par un transistor et une première, une deuxième et une troisième résistance, le collecteur dudit transistor étant relié à la borne d'alimentation à la tension Vccs son émetteur à la base du premier transistor par l'intermédiaire de la première résistance et à la masse par l'intermédiaire de la deuxième résistance, et sa base au collecteur du transistor de sortie par l'intermédiaire de la troisième résistance. 11.- Circuit logique de sécurité constituant une mémoire positive selon la revendication 10, caractérisé en ce que le conducteur d'alimentation dudit étage de sortie est commandé pour la validation de ladite mémoire. 12. Circuit logique de sécurité constituant un temporisateur à l'attraction selon les revendications 6 et 10 prises ensemble ou 6 et 11 prises ensemble, caractérisé en ce que la mémoire positive sert à contrô ler le bon fonctionnement de la RAZ et qu'à cet effet ses entrées S et u Sa sont interverties et sa sortie est reliée à l'entrée commune du temporisateur élémentaire et du circuit de RAZ, et ledit deuxième point appartenant au temporisateur élémentaire est relié par l'intermédiaire d'unmontage à transistor et à diodes à l'entrée de la mémoire utilisée comme entrée de validation. 13. Circuit logique de sécurité constituant un temporisateur à la chute selon l'une des combinaisons de revendications prises ensemble: 3 et 10, 3 et 11, 4 et 10, 4 et 11, caractérisé en ce qu'il comporte au moins une cellule de base dont la sortie est reliée à l'entrée de signal auxiliaire de ladite mémoire positive, l'entrée de signal utile de la cellule de base située en amont étant reliée à l'entrée de signal utile de ladite mémoire dont la sortie s'identifie à celle du temporisateur à la chute. 14. Circuit logique de sécurité constituant un temporisateur à la chute selon la revendication 13, caractérisé en ce qu'il comporte plusieurs cellules de base reliées en cascade, la sortie de l'une étant reliée à l'entrée de signal utile de la suivante, la sortie de chaque cellule de base étant reliée à une entrée d'un circuit-porte "OU" dont la sortie est reliée à l'entrée de signal auxiliaire de ladite mémoire positive. 15. Boite de traitement électronique pour signalisation ferroviaire incorporant au moins un circuit logique selon l'une des revendications précédentes. 16. Automatisme requérant une grande sécurité de fonctionnement incorporant au moins un circuit logique selon l'une des revendications 1 à 14.

Inventors: FORWARD, BERNARD EDOUARD
Applicants: N.V. PHILIPS' GLOEILAMPENFABRIEKEN, SOCIETE D'OPTIQUE, DE MECANIQUE D'ELECTRICITE ET DE RADIO  O.M.E.R.A. - S.E.G.I.D.
Application year: 1982
Main classification: H03K19
IPC codes: H03K19