METHOD OF GENERATING DIGITAL PERIODIC TIME FUNCTION SIGNALS

Abstract: 1. A process for simultaneously producing a plurality of binary periodic time function signals of any binary form, with which are respectively associated a given number of memory cells of a read only memory which are successively recalled in a time-serial mode by means of edges of a first clock signal (CL1) whose frequency (f1 ) is matched to the time funktion signals to be produced, and which respectively contain a data value (xj ) which specifies after how many periods of a second clock signal (CL2) whose frequency (f2 ) is a multiple of the frequency (f1 ) of the first clock signal (CL1) - reckoned in each case from an evaluation release of the respective memory cell which is time-delayed in comparison with a recall time of that memory cell - the associated binary periodic time function signal next has to alter its binary value, wherein the data values (xj ) of each time function signal are loaded in a respective period counter (4 or 5 respectively) per time function signal, whose counting operation is respectively begun by the evaluation release and which, after conclusion of the counting operation, cause a downstream-connected signal flip-flop (6 or 7 respectively) to switch over, characterised in that a given data value which is not used as a period counting value specifies that no change in the binary value occurs until the beginning of evaluation of the next memory cell address of the respective time function signal, and that the time required by the number (xj ) of the periods (T2 ) of the second clock signal (CL2) is selected to be less than or equal to the period (T1 ) of the first clock signal (CL1) when all time function signals have the same memory cell addresses or is selected to be smaller than or equal to h times the period (T1 ) of the first clock signal (CL1) when h represents the number of time function signals to be produced and successive memory cell addresses are associated alternately in nested mode with the various time function signals.

Description: Verfahren zur Erzeugung von digitalen periodischen Zeitfunktionssignalen Anwendungsgebiet und Zweck Die Erfindung bezieht sich auf ein Verfahren zur Erzeugung von digitalen periodischen Zeitfunktionssignalen, denen je'eine bestimmte Anzahl Speicherzellen eines Festwertspeichers zugeordnet sind, wobei in jeder dieser Speicherzellen ein digital codierter Datenwert gespeichert ist und die Speicherzellen mit Hilfe eines ersten Taktsignals zeitseriell nacheinander abgerufen werden. Zeitfunktionssignale dieser Art werden z.B. als Referenzsignale in Kohärenz-Empfängern für den Empfang von z.B. "Chirp"-Signalen benötigt. In solchen Kohärenz-Empfängern wird ein Empfangssignal, welches möglicherweise gestört ist, zwecks Detektion des Nutzsignals und Eliminierung des Störanteiis einerseits mit dem Referenzsignal selber und andererseits mit dem um 900 phasenverschobenen Referenzsignal multipliziert. Stand der Technik Ein Kohärenz-Empfänger ist in der US-PS 3 937 899, Spalte 2, Zeile 49 bis Spalte 3, Zeile 43 beschrieben, atlerdings für den retativ einfachen Fall, dass das Referenzsignal eine reine Sinusoder Kosinusfunktion ist und amplitudenmässig in einem Speicher abgespeichert ist. Aufgabe und Lösung Der Erfindung liegt die Aufgabe zugrunde, digitale periodische Zeitfunktionssignale zu erzeugen, die innerhalb ihrer Periode T eine beliebige digitale Form und die trotz relativ geringem Speicherbedarf eine hohe Auflösungsgenauigkeit besitzen. Die Frequenzgenauigkeit bei z.B. 40 kHz sollte z.B. annähernd 100 Hz betragen. Die genannte Aufgabe wird erfindungsgemäss durch die im Kennzeichen des Patentanspruchs 1 angegebenen Merkmale gelöst. Ein weiterer Vorteil der Erfindung ist, dass die relativ langen Einschwingzeiten der Festwertspeicherdaten keinen störenden Einfluss auf die Erzeugung der Zeitfunktionssignale bewirken. Die Daten werte der Zeitfunktionssignale werden in den Speicherzellen nicht amplitudenmässig, sondern zeitmässig gespeichert. Beschreibung Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen: Fig. 1 ein Blockschaltbild eines Funktionsgenera tors, Fig. 2 eine schematische Darstellung der zu spei chernden Daten werte und Fig. 3 ein Schaltbild einer Logikschaltung. Gleiche Bezugszahlen bezeichnen in allen Figuren der Zeichnung gleiche Teile. In der Zeichnung sind die Rückstelleingänge der einzelnen Zähler und Flip Flop mit C (C = "CLear"), die Setzeingänge mit P (P = "Preset") und die Takteingänge mit einem weissen Dreieck, wenn sie positiv gehende Flanken auswerten bzw. mit einem schwarzen Dreieck gekennzeichnet, wenn sie negativ gehende Flanken auswerten. Alle verwendeten Flip Flop sind D-Flip Flop. Beschreibung der Fig. 1 Ein in der Fig. 1 dargestellter Funktionsgenerator 1 zur Erzeugung zweier digitaler und periodischer Zeitfunktionssignale enthält einen Adressezähler 2, einen Festwertspeicher 3, einen ersten Periodenzähler 4, einen zweiten Periodenzähler 5, einen ersten Signal-Flip Flop 6, einen zweiten Signal-Flip Flop 7, ein erstes "Nor"-Gatter 8, ein zweites "Nor"-Gatter 9, einen ersten Inverter 10, einen zweiten Inverter 11 und eine Logikschaltung 12. Der Funktionsgenerator 1 besitzt einen ersten, einen zweiten und einen dritten Takteingang, die in der angegebenen Reihenfolge von einem invertierten ersten Taktsignal CL1, von einem zweiten Taktsignal CL2 und von einem invertierten dritten Taktsignal CL3 gespeist werden. Er hat ausserdem einen ersten Signalausgang A für das erste erzeugte Zeitfunktionssignal, z.B. ein "1-Chirp"-Signal, und einen zweiten Signalausgang B für das zweite Zeitfunktionssignal, z.B. ein "O-Chirp"-Signal. Einpolig miteinander verbunden sind: - Der erste Takteingang des Funktionsgenerators 1 mit dem jeweiligen Takteingang des Adressezählers 2 und der Logik schattung 12; - der zweite Takteingang des Funktionsgenerators 1 mit dem jeweiligen Takteingang des ersten und des zweiten Perioden zählers 4 und 5; - der dritte Takteingang des Funktionsgenerators 1 mit dem jeweiligen Rückstelleingang C des ersten und des zweiten Signal-Flip Flop 6 und 7 sowie über den Inverter 10 mit dem jeweiligen ersten Eingang des ersten und des zweiten "Nor"-Gatters 8 und 9 und dem Rückstelleingang C des Adresse zählers 2; - der niederwertigste Bit-Ausgang Q1 des Adressezählers 2 mit einem einpoligen Dateneingang D der Logikschattung 12; ; - ein erster Ausgang A1 der Logikschattung 12 mit einem Frei gabeeingang des ersten Periodenzählers 4 und ein zweiter Ausgang B1 der Logikschaltung 12 mit einem Freigabeeingang des zweiten Periodenzählers 5; - der Ausgang des ersten Periodenzählers 4 mit dem Taktein gang des ersten Signal-Flip Flop 6 und einem zweiten Eingang des ersten "Nor"-Gatters 8; - der Ausgang des zweiten Periodenzählers 5 mit dem Taktein gang des zweiten Signal-Flip Flop 7 und einem zweiten Ein gang des zweiten "Nor"-Gatters 9; - der Ausgang des ersten "Nor"-Gatters 8 mit einem ersten Rückstelleingang R1 und der Ausgang des zweiten "Nor"-Gat ters 9 mit einem zweiten Rückstelleingang R2 der Logikschal tung 12; - der D-Eingang des ersten Signal-Flip Flop 6 mit dessen Q-Aus gang und dem ersten Signalausgang A des Funktionsgenera tors 1; ; - der D-Eingang des zweiten Signal-Flip Flop 7 mit dessen Q-Ausgang und dem zweiten Signalausgang B des Funktions generators 1. Der Masseanschluss des Funktionsgenerators 1 liegt über den Inverter 11 an den jeweiligen Setzeingängen P der beiden Signal Flip Flop 6 und 7. Alle Zähler sind Binärzähler. Der Adressezähler 2 ist ein K-Bit Zähler, dessen K Ausgänge Q1 Q, . . . X bk über einen K-Bit Daten- bus auf den K-Bit Adresseeingang des Festwertspeichers 3 geführt sind. Im folgenden wird angenommen, dass K=11 ist. Dann kann als Adressezähler 2 z.B. ein 12-Bit CMOS-Zähler vom Typ MC 14 040 der Firma Motorola, Phoenix, Arizona, USA, verwendet werden unter Vernachlässigung des obersten, zwölften Bit, und als Festwertspeicher 3 kann ein 2K-EPROM, z.B. vom Typ 2716 der Firma Intel, Santa Clara, Californien, USA, eingesetzt werden, da 211 = 2048 ist. Alte restlichen Bauelemente sowohl der Fig. 1 als auch der Fig. 3 können Bauelemente der "Low Power Schottky"-Reihe 74LS... der Firma Texas Instr., Dallas, Texas, USA sein. Die im Festwertspeicher 3 gespeicherten digitalen Daten werte * * besitzen N-Bit, mit z.B. N=8. Die N-Bit Datenausgänge Q1, 2' X 0N des Festwertspeichers 3 sind mit Hilfe von N-Bit Datenbusverbindungen mit dem jeweiligen N-Bit Paralleleingang der beiden Periodenzähler 4 und 5 sowie mit dem N-Bit Eingang der Logikschaltung 12 verbunden. Als 8 Bit-Periodenzähler 4 und 5 können z.B. je zwei 4 Bit-Binärzähler, z . B. vom Typ 74LS163 in Kaskadenschaltung verwendet werden, wobei ihre beiden "Carry"-Ausgänge auf die beiden Eingänge je eines zusätzlichen, nicht gezeichneten "And"-Gatters zu führen sind, dessen Ausgang den Ausgang des betreffenden Periodenzählers bildet. Die Freigabeeingänge solcher 8 Bit-Periodenzähler 4 bzw. 5 sind dann die parallelgeschalteten beiden "Load"-Eingänge der beiden 4 Bit-Binärzähler und der mit diesen verbundene T-Eingang des ersten dieser beiden 4 Bit-Binärzähler. Alle verwendeten D-Flip Flop, auch diejenigen der Fig. 3, sind z.B. vom Typ 74LS74. Desgleichen können als Inverter in beiden Figuren 74LS04 eingesetzt werden. Funktionsbeschreibung der Schaltung nach der Fig. 1 Die beiden im Funktionsgenerator 1 erzeugten Zeitfunktionssignale sind z.B. "Chirp"-Signale, und zwar erscheint z.B. am ersten Ausgang A des Funktionsgenerators 1 ein "1-Chirp"-Signal, den Wert "logisch 1" darstellend, und am zweiten Ausgang B ein "O-Chirp"-Signal, den Wert "logisch 0" repräsentierend. Während einer Periode T der Zeitfunktionssignale ändert sich die Frequenz der rechteckförmigen "Chirp"-Signale nach einer beliebigen mathe matischen Funktion von der Anfangsfrequenz fs, i bis zur End- frequenz f i' wobei sich der Index i=0 auf das "O-Chirp"-Signal und der Index i=1 auf das "1-Chirp"-Signal bezieht. Es gilt z.B: fE,1 -fB,1 = fE,0 - fB,0 = 2 kHz und fB,0 - fB,1 = 400 Hz. Werden diese "Chirp"-Signale als Referenzsignale in einem Kohärenz-Empfänger verwendet und empfängt dieser Nachrichtensignale, welche über die Leitungen eines Energieversorgungsnetzes übertragen werden, so beträgt die höchste Endfrequenz E, i des Referenzsignals annähernd 40 kHz und die tiefste Anfangsfrequenz wird z.B, wir z.B. gleich 10 kHz gewählt. Die Periode T3 des dritten Taktsignals CL3 ist gleich der Periode T der Zeitfunktionssignale und die Dauer ihrer Impulse z.B. annähernd 1 iJs oder mindestens kleiner als eine viertel Periode T1 des ersten Taktsignals CL1. Aus Netzsynchronisierungsgründen ist die Periode T3 vorteilhafterweise gleich einer halben Periode der Netzfrequenz zu wählen, in Europa also gleich 10 ms, was einer Frequenz f3 = 100 Hz entspricht. In diesem Fall wird das dritte Taktsignal CL3 z.B. mit Hilfe von Komparatoren, z.B. vom Typ LM311 der Firma National Semiconductor, Santa Clara, Californien, USA, und einem monostabilen Multivibrator, z.B. vom Typ 74LS221, auf bekannte und daher nicht dargestellte Art und Weise netzsynchron erstellt. Zu Beginn einer jeden Periode T der Zeitfunktionssignale bringt die positiv gehende Flanke des dritten Taktsignals CL3 den Funktionsgenerator 1 in die Ausgangslage zurück, indem alle Signal-Flip Flop 6 und 7 direkt, der Adressezähler 2 über den Inverter 10 und alle Freigabe-Flip Flop der Logikschaltung 12 zusätzlich noch über die beiden "Nor"-Gatter 8 und 9 auf Null zurückgestellt werden. Von diesem Augenblick an beginnt der Adressezähler 2 von Null an die negativ gehenden Flanken des invertierten ersten Taktsignals CL1 binär zu zählen. Diese negativ gehenden Flanken des invertierten ersten Taktsignals CL1 entsprechen zeitlich den positiv gehenden Flanken des nicht invertierten ersten Taktsignals CL1. Der K-Bit Zählwert des Adressezählers 2 erhöht sich fortlaufend, und damit auch der K-Bit Wert der Adressen des Festwertspeichers 3. Diese Adressen rufen nacheinander und fortlaufend die N-Bit Datenwerte x aller Speicherzellen des Festwertspeichers 3 ab. Jedem der beiden Funktionssignale sind bestimmte Speicherzellen des Festwertspeichers 3 zugeordnet. Da der Lade eingang "Load" der beiden Periodenzähler 4 und 5 an logisch "0" liegt, wie später noch an Hand der Fig. 3 erläutert wird, werden diese N-Bit Datenwerte xj direkt nach ihrem Erscheinen an den N-Bit Paralleleingängen der beiden Periodenzähler 4 und 5 mit der nächsten positiv gehenden Flanke des zweiten Taktsignals CL2, dessen Frequenz f2 ein Vielfaches der Frequenz f1 des ersten Taktsignals CLI ist, in die Periodenzähler 4 und 5 geladen. Wegen den relativ langen Einschwingzeiten der Festwertspeicherdaten erfolgt die Auswertung der Daten durch die beiden Periodenzähler 4 bzw. 5, falls sie freigegeben ist, zeitverzögert zu deren Ladevorgang. Vorteilhafterweise wird als Zeitverzögerung eine halbe Periode T1/2 des ersten Taktsignals CL1 gewählt. Diese Zeitverzögerung wird bei der Erstellung der Daten für den Festwertspeicher 3 bereits im voraus berücksichtigt. Die Adressen des Festwertspeichers 3 können auf die beiden folgenden Arten den beiden Zeitfunktionssignalen zugeordnet sein: - Entweder haben die Daten werte x j beider Zeitfunktionssignale gleiche Adressen, dann erfolgt die Freigabe der Auswertung der beiden Periodenzähler 4 und 5 gleichzeitig, mit dem Nach teil, dass der Bedarf an Speicherzellen sehr gross ist. Es bedarf in diesem Fall zweier Speicherzellen pro Adresse, also zweier getrennter Festwertspeicher 3, die parallel betrieben werden. - Oder den Datenwerten x. beider Zeitfunktionssignale sind verschachtelte, abwechselnde Adressen zugeordnet, z.B. dem "1-Chirp"-Signal ungeradzahlige Adressen, deren niederwer tigstes Bit Q1 = 1, und dem "0-Chirp"-Signal geradzahlige Adressen, deren niederwertigste Bit Q1 = In diesem Fall erfolgt die Auswertefreigabe der beiden Periodenzähler 4 und 5 nicht gleichzeitig, sondern abwechselnd zeitlich nacheinander. Im folgenden wird immer dieser Fall angenommen, da er der wirtschaftlich interessantere ist. Es kann dabei die Hälfte der Speicherzellen eingespart werden. Die Logikschaltung 12 gibt in diesem Fall in der Mitte der Periode T1 des ersten Taktsignals CL1, d.h. zur Zeit der negativ gehenden Flanke, falls eine bestimmte Bedingung nicht erfüllt ist, z.B. dass der abgerufene Datenwert des Festwertspeichers 3 gleich 255 ist, - mit einem Ausgangssig-nal am ersten Ausgang A1 die Auswer tung des ersten Periodenzählers 4, wenn z.B. Q1 = 1, und - mit einem Ausgangssignal am zweiten Ausgang B1 die Auswer tung -des zweiten Periodenzählers 5- frei, wenn z.B. Q1 = 0. Nach Beendigung der Auswertung erscheint am Ausgang des betreffenden Periodenzählers 4 bzw. 5 eine logische "1", die einerseits über eines der beiden "Nor"-Gatter 8 bzw. 9 die Logikschaltung 12 und damit die Auswertung des Periodenzählers 4 bzw. 5 erneut sperrt und die andererseits mit ihrer positiv gehenden Flanke den zum betreffenden Periodenzähler 4 bzw. 5 gehörenden, von Q nach D rückgekoppelten Signal-Flip Flop 6 bzw. 7 umschaltet. Dadurch wird die Wertigkeit von dessen Q-Ausgangssignal im richtigen Augenblick geändert. Dieses Q-Ausgangssignal ist gleichzeitig das zugehörige, am betreffenden Signalausgang A bzw. B des Funktionsgenerators 1 erscheinende Zeitfunktionssignal, das zu erzeugen war. Das erste Taktsignal CL1 wird auf bekannte und daher nicht dargestellte Art und Weise durch binäre Teilung von der Frequenz f2 des zweiten Taktsignals CL2 synchron abgeleitet, z.B. mit Hilfe zweier 4 Bit-Binärzähler vom Typ 74LS163 in Kaskadenschaltung mit nachgeschaltetem zusätzlichem D-Flip Flop vom Typ 74L574. Das zweite Taktsignal CL2 wird z.B. mit Hilfe eines Quarz-Oszillators vom Typ 74LS321 erzeugt und speist parallel die Takteingänge der beiden 4 Bit-Binärzähler, deren Kaskadenschaltung als 8 Bit-Binärzähler funktioniert. Zahlenbeispiel: Die Frequenz f2 des zweiten Taktsignals CL2 sei 20 MHz. Die dazugehörige Periode T2 ist dann 0,05 lis. In dem 8 Bit-Binärzähler wird z.B. der binäre Gegenwert der Zahl 207 geladen, so dass dieser Binärzähler die Impulse des zweiten Taktsignals CL2 zählt von 207 bis 28 = 256, d. h. 49 Werte, um anschliessend mit Hilfe seines "Carry"-Ausgangssignals und eines zusätzlichen Inverters z.B. vom Typ 74LS04 über die "Load"-Eingänge wieder ein Laden der Binärzahl 207 zu veranlassen. Die Frequenz f2 = 20 MHz des zweiten Taktsignals CL2 wird somit durch 49 geteilt. Die erhaltene Frequenz wird im nachgeschalteten D-Flip Flop noch einmal, diesmal durch 2, geteilt, so dass der Gesamtteiler gleich 2.49 = 98 ist. Die so erzeugte Frequenz f1 des ersten Taktsignals CL1 hat demnach den Wert f2/98 = 20 MHz/98 = 204,081 kHz, was einer Periode T1 = 4,9 lls entspricht. Da der Adressezähler 2 die Impulse des ersten Taktsignals CL1 zählt, kann er während einer Periode von z.B. T = T3 = 10 ms der zu erzeugenden Zeitfunktionssignale 10 ms/4,9 61s = 2040 Adressen abrufen, so dass das vorgeschalgene 2k-EPROM vom Typ 2716 mit seinen 211 = 2048 Speicherzellen vollauf genügt. Jedoch ist bei der Dimensionierung der Frequenz f1 des ersten Taktsignals CLl zu beachten, dass bei einem gegebenen Wert der Frequenz f1 der zeitliche Abstand zwischen zwei aufeinanderfolgenden Wertigkeitsänderungen der zu erzeugenden Zeitfunktionssignale einen bestimmten Wert nicht unterschreiten darf, da ansonsten die zwei auf die beiden aufeinanderfolgenden Wertigkeits änderungen bezogenen Daten werte x. unter der gleichen Adresse abgespeichert werden müssten, was unmöglich ist. Die N-Bit Daten werte x des Festwertspeichers 3 liegen während einer Periode T1 = 4,9 ,uns des ersten Taktsignals CL1, d.h. während 98 Perioden T2 = 005 ,uS des zweiten Taktsignals CL2, an den N-Bit Paralleleingängen der beiden Periodenzähler 4 und 5. Sie werden zu Beginn der Periode T1 in diese geladen und bleiben in diesen so lange gespeichert bis entweder die Auswertung freigegeben wird oder, falls dies nicht erfolgt, bis zu Beginn der nächsten Periode T1, wenn der nächste N-Bit Datenwert x. geladen wird. Die im Festwertspeicher 3 abgespeicherten Daten werte x. stellen die zu erzeugenden Zeitfunktionssignale nicht amplituden- sondern zeitmässig dar, und zwar ausgedrückt in Anzahl Perioden T2 des zweiten Taktsignales CL2. Jeder Wertigkeitsänderung des zu erzeugenden Zei tfunktionssignals entspricht ein Datenwert x.. Im folgenden wird angenommen, dass dieser Datenwert x. J J unter der letzten, vor Erscheinen der Wertigkeitsänderung abgerufenen, dem betreffenden Zeitfunktionssignal zugehörigen Adresse abgespeichert ist. Bei der Zuordnung der Adressen ist dabei zu beachten, dass der für jede Wertigkeitsänderung geltende Zeitbereich gegenüber dem Adresse-Abrufbereich zeitverschoben ist, wobei im vorliegenden Beispiel angenommen wurde, dass diese Zeitverschiebung eine halbe Periode T1, d.h. 98/2 -. 49 Perioden T2, beträgt. Besitzen alle Zeitfunktionssignale gleiche Adressen, so werden mindestens 98 Daten werte x. pro Periode -T1 benötigt. Sind dagegen die Adressen von h Zeitfunktionssignalen verschachtelt, so bedarf es mindestens 98h h Datenwerte x.. Da in diesem Bei- spiel der letztere Fall angenommen wurde, sind für die Erzeugung von h = 2 Zeitfunktionssignalen mindestens 98.2 = 196 Datenwerte x. erforderlich. In diesem Fall kann N = 8 gewählt werden, da die Anzahl Daten werte werte Xj dann 28 = 256 beträgt. Diese besitzen somit Werte von 0 bis 255, welche für jedes zu erzeugende Zeitfunktionssignal z.B. mit Hilfe eines Computerprogramms berechnet werden können. Da 196 sinnvolle Daten werte benötigt werden bei der Erzeugung von 2 Zeitfunktionssignalen mit verschachtelten Adressen, besitzen die Werte 1 bis 196 eine sinnvolle konkrete Bedeutung, d.h. sie bezeichnen, gerechnet von der negativ gehenden Flanke des ersten Taktsignals CL1 an, die Anzahl der zu zählenden Perioden T2 des zweiten Taktsignals CL2 bis zur Erzeugung der nächsten Wertigkeitsänderung des zugehörigen Zeitfunktionssignals. Die Werte 1 bis 98 werden benötigt, wenn die Wertigkeitsänderung eines Zeitfunktionssignals in dem für dieses Zeitfunktionssignal geltenden, um eine halbe Periode T1 zeitverschobenen Auswertebereich fällt. Die um den Wert 98 höheren Werte 99 bis 196 dagegen, wenn seine Wertigkeitsänderung in dem für das andere Zeitfunktionssignal geltenden, ebenfalls zeitverschobenen Auswertebereich liegt. Werden die Daten werte 1 bis 98 mit Yj bezeichnet, so können die Daten werte 99 bis 196 mit (yj + 98) bezeichnet werden. Die restlichen Daten werte von xjs die ausserhalb des Zahlenbereichs 1 bis 196 liegen, sind an sich bedeutungslos, jedoch wird einem bestimmten dieser Datenwerte, z.B. dem Datenwert 255, die Bedeutung "Keine Wertigkeitsänderung" zugeordnet. In der Praxis wird dieser Datenwert 255 in der Regel in den meisten Speicherzellen abgespeichert sein. Diese Tatsache ist der tiefere Grund dafür, dass eine verschachtelte Adressierung und damit eine Einsparung von Speicherzellen möglich ist. Sind die beiden Periodenzähler 4 und 5 Rückwärtszähler, so beginnt ein Periodenzähler 4 bzw. 5 vom geladenen Datenwert. x. an rückwärts bis Null zu zählen, sobald er in der Mitte einer Periode T1 des ersten Taktsignals CL1 freigegeben wird. Wenn der Nullwert erreicht wird, ist der richtige Augenblick für eine Wertigkeitsänderung des zugehörigen Zeitfunktionssignals gekommen, da der Periodenzähler 4 bzw. 5 inzwischen x. Perioden T2 des zweiten Taktsignals CL2 gezählt hat. Eine logische "1" erscheint am Ausgang des Periodenzählers 4 bzw. 5, deren positiv gehende Flanke den nachgeschalteten Signal-Flip Flop 6 bzw. 7 somit im richtigen Augenblick zum Kippen bringt und damit im richtigen Moment eine Wertigkeitsänderung des zugehörigen Zeitfunktionssignals realisiert. Wird dagegen für den Periodenzähler 4 bzw. 5 kein Rückwärtssondern ein Vorwärtszähler, wie z.B. der angegebene Typ 74LS163, benutzt, so sind in den Speicherzellen des Festwertspeichers 3 nicht die Datenwerte x., sondern die Werte (255 - x.) zu spei J J chern, die dann die Werte 255 - 196 = 59 bis 255 - 1 = 254 annehmen können. Verwendet man, wie in der Fig. 2, die Bezeichnung yj, so sind in diesen Speicherzellen die Datenwerte (255 - yj) bzw. [255 - (yj + 980 zu speichern. Dabei ist die allgemeinere Bezeichnung für 255 gleich (2N-1) Gemäss dem allgemeineren Stand der Technik werden normalerweise für den ungünstigsten Fall der Erzeugung einer Frequenz von 40 kHz, mit der Frequenz f1 = 204,081 kHz, pro Periode T2 maximal 204,081 kHz/40 kHz = 5 Abtastwerte des Zeitfunktionssignals erzeugt, was einer Genauigkeit der Wertigkeitsänderung von + 40 kHz/5 = + 8 kHz entspricht. Durch die vorstehend beschriebene neue Methode werden dagegen im gleichen Fall 20 MHZ/40 kHz = 500 Abtastwerte pro Periode T2 maximal erzeugt, was einer Genauigkeit von + 40 kHz/500 = + 80 Hz entspricht. D.h. der Fehler ist 100 mal kleiner. Beschreibung der Fig. 2 Im Diagramm nach der Fig. 2 wird als Abszisse die Zeit t verwendet. In der ersten Zeile der Fig. 2 ist das zu erzeugende "l-Chirp"-, in der zweiten-Zeile das "0-Ch i rp!'-Si gna l als Impulsdiagramm dargestellt. In der dritten Zeile sind die abwechselnden 0/1-Werte des niederwertigsten Bit Q1 der Festwertspeicher Adressen und in der fünften Zeile die Impulse des ersten Taktsignals CL1 wiedergegeben. Zeile 4 ist eine schematische Darstellung der im Festwertspeicher 3 gespeicherten, im Augenblick der positiv gehenden Flanke des ersten Taktsignals CL1 abzurufenden Datenwerte (255 - Yj) bzw. r255 - tYj + 7 Dem Diagramm ist eine verschachtelte Adressierung der beiden "Chirp"-Signale zugrunde gelegt. Alle Adressenfelder der Zeile 4, die sich unter einem 0-Wert von Cli befinden, gehören somit zum "0-Chirp"-Signal, und die restlichen, sich unter einem 1-Wert von Q1 befindenden Adressenfelder, zum "1-Chirp"-Signal. Es ist zu beachten, dass yj immer die Anzahl Perioden T bis zur J 2 Mitte eines Adressenfeldes darstellt. Die Fig. 2 lässt die verschiedenen möglichen relativen Lagen der Wertigkeitsänderungen der beiden "Chirp"-Signale in Relation mit den zugehörigen Adressenfeldern und den zu speichernden Datenwerten (255 - yi) bzw. [255 - (yi + 98)] erkennen. Beispiel: Die letzte negativ gehende Flanke des "O-Chirp"-Signals erfolgt in einem Augenblick, wo gerade der Datenwert (255 - y8) des "1-Chirp"-Signals ausgewertet wird (gerechnet von Feldmitte bis Feldmitte) oder allgemeiner formuliert, wo gerade ein Datenwert des "1-Chirp"-Signals hätte ausgewertet werden können, da dort ja auch ein nichtausgewerteter Datenwert 255 des "l-Chirp"-Si- gnals hätte gespeichert sein können. Der zur Flanke des "0-Chirp"- Signals gehörende Datenwert yg muss daher ein Adressenfeld früher abgespeichert werden, und zwar nicht ats Wert (255 - yg) sondern als Wert [255 - (yg + 98)] Beschreibung der Fig. 3 Die in der Fig. 3 näher dargestellte Logikschaltung 12 besteht aus einem "Nand"-Gatter 13 mit N = 8 Eingängen, welche den N-Bit Eingang der Logikschaltung 12 bilden, einem ersten Freigabe-Flip Flop 14, einem zweiten Freigabe-Flip Flop 15, einem ersten "And"-Gatter 16, einem zweiten "And"-Gatter 17, einem dritten "And"-Gatter 18, einem dritten "Nor"-Gatter 19 und einem dritten Inverter 20. Der Ausgang des "Nand"-Gatters 13 speist einen ersten Eingang des ersten "And"-Gatters 16 und über den dritten Inverter 20 einen ersten Eingang des dritten "Nor"-Gatters 19. Der jeweils zweite Eingang des ersten "And"-Gatters 16 und des dritten "Nor"- Gatters 19 sind miteinander und mit einem einpoligen Dateneingang D der Logikschaltung 12 verbunden. Der Ausgang des ersten "And"-Gatters 16 liegt an einem ersten Eingang des zweiten "And"-Gatters 17 und der Ausgang des dritten "Nor"-Gatters 19 an einem ersten Eingang des dritten "And"-Gatters 18. Die jeweils zweiten Eingänge des zweiten und des dritten "And"-Gatters 17 und 18 sind miteinander und mit einem Takteingang T der Logikschaltung 12 verbunden. Der Ausgang des zweiten "And" Gatters 17 steuert den Takteingang des ersten Freigabe-Flip Flop 14 und derjenige des dritten "And"-Gatters 18 denjenigen des zweiten Freigabe-Flip Flop 15. Die D- und die Setzeingänge P beider Freigabe-Flip Flop 14 und 15 liegen alle an logisch "1". Der Ausgang des ersten Freigabe-Flip Flop 14 ist auf den ersten Ausgang A1 und derjenige des zweiten Freigabe-Flip Flop 15 auf den zweiten Ausgang B1 der Logikschaltung 12 geschaltet. Der erste Rückstelleingang R1 der Logikschaltung 12 liegt am Rückstelleingang C des ersten Freigabe-Flip Flop 14 und sein zweiter Rückstelleingang R2 am Rückstelleingang C des zweiten Freigabe-Flip Flop 15. Funktionsbeschreibung der Schaltung nach der Fig. 3 Am N-Bit Eingang der Logikschaltung liegen z.B. die N-Bit Datenwerte x. und an seinem Dateneingang D das niederwertigste- Bit Q1 der zu den Datenwerten gehörenden Adresse des Festwertspeichers 3. Ist der Datenwert xj verschieden von 25511111111 und ist die zugehörige Adresse geradzahlig, d.h. ist Q1 = 0, so erscheint am Ausgang des dritten "Nor"-Gatters 19 eine logische "1", welche mit Hilfe des dritten "And"-Gatters 18 das invertierte erste Taktsignal CL1 vom Takteingang T der Logikschaltung 12 auf den Takteingang des zweiten Freigabe-Flip Flop 15 durchschaltet, so dass dieses zur Zeit der positiv gehenden Flanke des invertierten ersten Taktsignals CL1 umschaltet und die Auswertung des zugehörigen zweiten Periodenzählers 5 in der Fig. 1 freigibt. Ist der Datenwert x. verschieden von 255611111111 und ist die zugehörige Adresse diesmal ungeradzahlig, d.h. ist Q1 = 1, so erscheint diesmal am Ausgang des ersten "And"-Gatters 16 eine logische "1", welche diesmal mit Hilfe des zweiten "And"-Gatters 17 das invertierte erste Taktsignal CL1 auf den Takteingang diesmal des ersten Freigabe-Flip Flop 14 durchschaltet, so dass dieses im richtigen Augenblick die Auswertung diesmal des ersten Periodenzählers 4 in der Fig. 1 freigibt. Die Rückstellung des jeweiligen Freigabe-Flip Flop 14 bzw. 15 erfolgt jeweils am Ende der Auswertung, wenn am Ausgang des zugehörigen Periodenzählers 4 bzw. 5 eine logische "1" erscheint, über das erste "Nor"-Gatter 8 der Fig. 1 und dem ersten Rück stelleingang R1 bzw. über das zweite "Nor"-Gatter 9 der Fig. 1 und dem zweiten Rückstelleingang R2. Ist die Auswertung des betreffenden Periodenzählers 4 bzw. 5 nicht freigegeben, so steht an seinem Freigabeeingang eine logische "0" an, welche das Laden des Periodenzählers freigibt.

Claims: PATENTANSPRUECHE 1. Verfahren zur Erzeugung von digitalen periodischen Zeitfunktionssignalen, denen je eine bestimmte Anzahl Speicherzellen eines Festwertspeichers zugeordnet sind, die mit Hilfe eines ersten Taktsignals, dessen Frequenz f1 den zu erzeugenden Zeitfunktionssignalen angepasst ist, zeitseriell nacheinander abgerufen werden, dadurch gekennzeichnet, dass die periodischen Zeitfunktionssignale innerhalb ihrer Periode T eine beliebige digitale Form besitzen, und dass die Speicherzellen je einen Datenwert (x.) enthalten, der angibt, nach wieviel Perioden (x; ;) eines zweiten Taktsignals (CL2), dessen Frequenz f2 ein Vielfaches der Frequenz f1 des ersten Taktsignals (CL1) ist, und gerechnet von dem gegenüber dem Abrufaugenblick der betreffenden Speicherzelle zeitverzögerten Auswerteaugenblick dieser Speicherzelle an, das zugehörige digitale periodische Zeitfunktionssignal das nächste Mal seine Wertigkeit zu ändern hat, ferner, dass ein bestimmter, nicht als Perioden-Zählwert verwendeter Datenwert angibt, dass bis zum Beginn der Auswertung der nächsten Speicherzellen-Adresse des gleichen Zeitfunktionssignals keine Wertigkeitsänderung stattfindet, und schliesslich, dass die Datenwerte (x; ;) eines jeden Zeitfunktionssignals in je einem Periodenzähler (4 bzw. 5) pro Zeitfunktionssignal zeitverzögert ausgewertet werden und einen, jedem Periodenzähler (4 bzw. 5) nachgeschalteten Signal-Flip Flop (6 bzw. 7) im richtigen Augenblick zum Umschalten bringen. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Zeitfunktionssignale digitale "Chi-rp"-Signale sind. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zwei Zeitfunktionssignale erzeugt werden, wobei einem ersten der Wert "logisch 1" und dem zweiten der Wert "logisch 0" zugeordnet ist. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die von der Anzahl (x.) der Perioden T2 des zweiten Taktsignals (CL2) beanspruchte Zeit kleiner oder gleich h mal der Periode T1 des ersten Taktsignals (CL1) ist, wenn h die Anzahl der zu erzeugenden Zeitfunktionssignale darstellt und die Speicherzellen-Adressen den verschiedenen Zeitfunktionssignalen abwechselnd verschachtelt zugeordnet sind. 5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die von der Anzahl (x.) der Perioden T2 des zweiten Taktsignals (CL2) beanspruchte Zeit kleiner oder gleich der Periode T1 des ersten Taktsignals (CLl) ist, wenn alle Zeit funktionssignale gleiche Speicherzellen-Adressen besitzen. 6. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass dem ersten Zeitfunktionssignal die ungeradzahligen Speicherzellen-Adressen und dem zweiten Zeitfunktionssignal die gerad zahl i gen Speicherzellen-Adressen zugeordnet sind oder umgekehrt. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Periodenzähler (4 bzw. 5) Rückwärtszähler sind. 8. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Periodenzähler (4 bzw. 5) Vorwärtszähler sind und die Werte (2N-1- x.) in den Speicherzellen gespeichert sind, wenn die Periodenzähler (4 bzw. 5) N-Bit Zähler sind. 9. Verfahren nach einem der Ansprüche 1 bis 8, da durch gekennzeichnet, dass die Zeitverzögerung zwischen Abrufaugenblick und Auswertebeginn der gleichen Speicherzelle gleich der halben Periode (T1/2) des ersten Taktsignals (CL1) ist. 10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Periode T der Zeitfunktionssignale gleich der halben Periode der Netzfrequenz eines Energieversorgungsnetzes ist. 11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass zu Beginn der Periode T der Zeitfunktionssignale eine netzsynchrone allgemeine Rückstellung erfolgt. 12. Verfahren nach einem der Ansprüche bis 11, dadurch gekennzeichnet, dass die Zeitfunktionssignale Referenzsignale eines Kohärenz-Empfängers sind. 13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Kohärenz-Empfänger an den Leitungen eines Energieversorgungsnetzes angeschlossen ist, zwecks Empfang von Nachrichtensignalen, die über diesen übertragen werden. 14. Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Einrichtung mindestens einen Adressezähler (2), einen Festwertspeicher (3), eine Logikschaltung (12) und pro erzeugtes Zeitfunktionssignal einen Periodenzähler (4 bzw. 5) sowie einen Signal Flip Flop (6 bzw. 7) enthält.

Inventors: NEYER, NORBERT
Applicants: LGZ LANDIS & GYR ZUG AG
Application year: 1982
Main classification: H03K3
IPC codes: H03K5, H03K3