DEVICE FOR TESTING A DIGITAL CIRCUIT WITH TEST CIRCUITS ENCLOSED IN THIS CIRCUIT

Abstract: 1. A device for testing a digital electronic circuit by means of test circuits (3, 5) which are incorporated into this circuit, where a first integrated test circuit (3) is provided to generate a pseudorandom test pattern, - where the first integral test circuit (3) is connected to the inputs of the circuit (2) to be tested, - where the first integral test circuit (3) has input signal inputs (Z1A ...Z8A ) and control signal inputs (B1A , B2A ), a number of series connected storage elements (41...48) and means (61...68, 71...78) which serve to adapt the logic level of input signals to the inputs of the storage elements (41...48), which means (61...68, 71...78) connect an output of at least one storage element (41...48) to the input of another storage element (41...48), - where a second integral test circuit (5) is provided to analyse a parallel input word, - where the second integral test circuit (5) is connected to the outputs of the circuit (2) to be tested and has a number of series connected storage elements (141...148) and means (161...168, 171...178) which serve to adapt the input signals for these storage elements (141...148) and which connect the output of at least one storage element (141...148) and the input of a further storage element (141...148), - where a decoder (6) is provided, of which inputs (Q1B ...Q8B ) are connected to outputs of the second integral test circuit (5) in order to receive input signals comprising of a predetermined combination of logic levels in the event that the circuit (2) to be tested is fault-free and which comprise a combination of logic levels which differs from the predetermined combination in the event that the circuit (2) to be tested is faulty, and - where the second integral test circuit (5) has a number of input signal inputs (Z1B ...Z8B ), where a first group of these input signal inputs (Z1B ...Z8B ) is connected via switches (22) to outputs of the circuit (2) to be tested, and a second group of these inputs (Z1B ...Z8B ) is supplied, via switches (22), with input signals which represent a first logic value, e.g. "1", characterised in that - an output of the decoder (6) serves to emit a first output signal in the event that the circuit (2) to be tested is fault-free and to supply a second output signal in the event that the circuit (2) to be tested is faulty, - that at least one status indicator (7 or 8) is provided, which is connected to the output of the decoder (6) in order to indicate the status of the circuit (2) to be tested, - that means (20, 40) are provided which serve to control the first integral test circuit (3) and the decoder (6) in dependence upon a main clock signal (c), - that the control means comprise a control circuit (20) and a clock control circuit (40) which is controlled by a clock control pulse (p) from the control circuit (20), - that the clock control circuit (40) supplies the decoders (6) with an end-of-test signal (w) when a predetermined number of clock pulses of the main clock signal (c; c') have occurred, where the end-of-test signal (w) indicates the end of the testing of the circuit (2) to be tested, - that the control circuit (20) forms a release signal (e) which controls the first integral test circuit (3) and the second integral test circuit (5), where the release signal (e) comprises a sequence of a predetermined number of pulses, - that the control circuit (20) also produces the end-of-test signal (w) at the time of the occurrence of the last pulse of the sequence of a predetermined number of pulses, - that the end-of-test signal (w) is fed to a blocking device (32) in order to emit to the respective status indicator (7; 8) that item of information which is currently present in the decoder (6), - that the first integral test circuit (3) has a plurality of input signal inputs (Z1A ...Z8A ) which are sub-divided into a first group and a second group, - that first input signals, which represent the logic value "0", are fed to this first group of inputs and second input signals, which represent the logic value "1", are fed to this second group of inputs, - that outputs (Q1B ...Q8B ) of the second integral test circuit (5) emit non-inverted output signals, - that each output of a first group of outputs (Q3B , Q8B ) of the second integral test circuit (5) is connected via an individual inverter (24, 25) to the decoder (6), where this first group of outputs (Q3B , Q8B ) emits output signals having a first logic level in the event that the circuit (2) to be tested is fault-free and - that the outputs of the inverters (24, 25) and a second group of outputs (Q1B , Q2B , Q4B , Q5B , Q6B and Q7B ) of the second integral test circuit (5) are connected to corresponding inputs of the decoder (6), where each output of the second group has a second logic level in the event that the test circuit (2) to be tested is fault-free.

Description: Einrichtung zum Prufen einer digitalen Schaltung mittels in diese Schaltung eingebauter Prufachaltungen Die vorliegende Erfindung betrifft eine neuartige und verbesserte Einrichtung zum Prüfen digitaler elektronischer Schaltungen, insbesondere eine Einrichtung zum automatischen Prüfen integrierter Schaltungen, gedruckter Schaltungskarten, die eine oder mehrere integrierte Schaltungen tragen, und darüber hinau;grösserer und komplezerer Systeme. Das Prüfen elektronischer Schaltungsanordnungen nimmt mehr und mehr mit deren Komplexität an Bedeutung zu. Dies trifft nicht nur auf integrierte Schaltungen, sondern auch auf Baugruppen zu, die tiblicherweise verschiedene integrierte Schaltkreise in Zusammenschaltung aufweisen, und sogar auch auf grössere Systeme, die solche Baugruppen und eine Vielzahl anderer Komponenten miteinander kombinieren. Ein Prüfen ist nicht nur während des Fertigungsvorganges, sondern auch, nachdem solche Schaltungen oder Anlagen installiert worden sind, notwendig. Der Präfvorgang ftir eine digitale Schaltung sollte so einfach und leicht wie möglich gestaltet werden, so dass er sogar durch den Anwender ausgeführt werden kann. Innerhalb eines solchen Prüfvorgangs ist es wichtig, zu bestimmen, ob eine betreffende digitale Schaltung die geforderten Lastenheftbedingungen erfhllt. In den letzten Jahren wurden bereits zahlreiche Prufein- richtungen für integrierte Schaltungen entwickelt. Dabei setzte sich die grundsätzliche auffassung durch, dass die integrierten Schaltungen unter Berücksichtigung von Prüfhilfen, die eine Selbstprüfung der elektronischen Einrichtung unterstützen können, ausgestattet werden sollten. Prüfverfahren, die nach diesen Gesichtspunkten abgewickelt werden, sind allgemein unter der englisehsprachigen Be- zeichnung "Built-In Test" bekannt. Aus "Proceedings, 1979 IEEE Test Conference", Cherry Hill, Nev Jersey, Session 2, Seiten 37 bis 41, ist die Verwendung der sog. "Built-In Logic Block Observation Techniques" bekannt. Prufeinrichtungen entsprechend diesen Techniken sind vorrangig zum Prüfen integrierter Schaltungen vorgesehen. Eine Version (vgl. "Proceedings", Buoraq Fig. 1) einer solchen bekannten Einrichtung sieht vor, dass digitale Schaltungen durch Anregen der Ausgänge der betreffenden Schaltungen während der Prufung mit einer geeigneten Fol- ge von Eingangswörtern, die als Prüfmuster bezeichnet ist, geprüft werden. Die zu prilfende Schaltung reagiert auf diesen anreiz durch ein Ausgeben einer Folge von Änsgangs- wörtern, die als lestdaten bezeichnet werden. Es werden zwei Schritte zum Aufspüren eines Hardware-Fehlers in der zu prilfenden Schaltung unternommen: 1. An den Ausgängen der zu prufenden Schaltung wird das Vorhandensein eines Fehlers geprlft. Dies geschieht mittels eines Vergleichsverfahrens. Wenn ein Fehler auftritt, unterscheidet sich die Folge von Testdaten, die von der zu prüfenden Schaltung abgegeben wird, von einer vorbestimmten normierten Folge, die eine fehler freie Schaltung abgegeben hätte. Ein bevorzugtes Ver fahren zum Vergleichen der Testdaten mit den Normalda ten basiert auf einer zyklischen Codierung und einer Technik, die als "signature analysis" bekannt ist. 2. Die Tatsache, dass die erkannte Testdaten-Folge nicht mit der normierten Folge übereinstimmt, wird registriert, und es wird eine Fehlermeldung durch eine Prufdaten- Auswerteeinrichtung gebildet. In "Proceeedings, 1979 IEEE Test Conferencen, sunra, vgl Fig. 6, ist ausserdem ein multi-funktionales Subsystem gen zeigt, dass als "Built-In Logic Observer" oder kurz als BIL30" bezeichnet ist. Eine solche Einrichtung nDIIBO" kann für Datenubertragungs zwecke und fEr Zwecke einer Fehlererkennung in komplexen digitalen Schaltungen verwendet werden. Die Einrichtung "BIIBO" ist aus einer Reihe von Flipflop-Speichern und einigen zusätzlichen Gatterschaltungen fur Verschiebe- und Ruckkopplungsvorgänge zusammengesetzt. Im einzelnen sind im Regelfall acht Flipflops vorgesehen, deren Eingänge jeweils mit einer Gatter-Kombination verbunden sind. Jede Gatter-Kombination enthält ein NOR-Glied, ein Ex@lusiv- ODER-Glied und ein UND-Glied. Die Rückkopplung wird durch drei Exklusiv-ODER-Glieder vorgenommen. Ein erstes Steuereingangsignal wird dem ersten Eingang jedes der ND-Glie- der, ein zweites Steuereingangsignal jedem ersten Eingang jedes der NOR-Glieder zugekehrt. Die Ausgänge jedes der NOR-Glieder und der UND-Glieder sind mit den Eingängen eines Exklusiv-ODER-Gliedes verbunden. Den zweiten Eingangen der KD-Glieder werden Eingangsdaten zugefahrt. Äns den Flipflops werden Ausgangssignale und die dazugehörenden komplementären Ausgangssignale gewonnen. Die Einrichtung "BILBO" arbeitet in vier verschiedenen Betriebsarten. Bei der ersten Betriebsart arbeitet die Einrichtung als Sperrschaltung. Bei der zweiten Betriebsart arbeitet sie als lineares Schieberegister. Dabei werden Daten seriell in das Schieberegister eingelesen, während die Schieberegisterinhalte gleichzeitig an den Aus- gängen ausgelesen werden können. Bei der dritten Betriebsart ist die Einrichtung "BILBO" zu einem Vielfach-Eingangs Kennungs-Register umfunktioniert. Bei dieser dritten Betriebsart kann die Einrichtung nSIIBO" zum Durchfahren einer parallelen Kennungs-Analyse benutzt werden. Bei der vierten Betriebsart werden die Flipflops des Registers rückgesetst. Zum Prüfen einer Schaltung können zwei Einrichtungen "3 BO" in einer modularen Bus-orientierten Anordnung (vgl. ftrroceedings, 1979 IEEE Test Conference," suPra. Fig. 7) verwendet werden. An der genannten Stelle sind jedoch Einzelheiten der Verbindungen zwischen diesen Einrichtung- gen "BILBO" einerseits und der zu prüfenden Schaltung andererseits nicht angegeben. In Proceedings, 1977 Semiconductor Test Symposium" October 25 - 27, 1977, Cherry Grill, Seiten 19 bis 27, sind zwei Konzepte zum Entwerfen digitaler Schaltungen in Verbindung mit deren Prüfung vorgeschlagen worden. Das erste Konzept besteht aus einem Entwurf derart, dass ein einwandfreier Betrieb weder von der Lebensdauer, noch der gesamten oder der minimalen Verzögerung der individuellen Schaltung abhängt. Die einzige Äbhängigkeit besteht darin, dass die totalen Verzögerungen leber eine Unzahl von Stufen hinweg kleiner als einige bekannte Werte sind. Diese Technik ist als "Level Sensitive Design" bekannt. Das zweite Kon- zept besthet aus einem Entwurf aller internen Speicherelemente (nicht als Speichermatritzen angeordnet) derart, dass sie als Schieberegister arbeiten können. Netzwerke, die beide dieser Merkmale haben, sind als 0Level Sensitive Scan Designs" oder "LSSD" bekannt. Wenn ein Entwurf diese Struktur aufweist, können diesem Netzwerk beliebige Prtif- muster ohne Rücksicht auf die sequentiellen Eigenschaften dieses Netzwerks zugeführt werden. Die "LSSDn-Dechnik stellt eine Verbesserung der sog. "scan path techniquesn dar. Einzelheiten dieser "scan path techniques" sind in US-PS 3 783 254, US-PS 3 761 695 und US-PS 3 784 907 offenbart. Der vorliegenden Erfindung liegt die aufgabe zugrunde, eine Einrichtung zum Prüfen einer digitalen Schaltung zu schaffen, die nicht nur auf integrierte Schaltkreise anwendbar ist, sondern ebenfalls sowohl auf gedruckte Schal tungen als auch auf Systeme, die digitale Schaltungen enthalten, welche ihrerseits eine Vielzahl von integrierten Schaltkreisen aufweisen. Ferner besteht die Aufgabe für die vorliegende Erfindung darin, eine Einrichtung zu schaffen, die in der Lage ist, festzustellen, ob eine gegebene zu prüfende digitale Schaltung die geforderten Lastenheftbedingungen erfüllt. Ausserdem besteht die Aufga- be darin, eine Einrichtung zu schaffen, die es erlaubt, eine digitale Schaltung ohne zusätzliche externe Prüfeinrichtungen zu prüfen. Desweiteren besteht die Aufgabe darin, eine Einrichtznng zum Pressen zu schaffen, die von sich aus ein Prüfverfahren für eine digitale Schaltung abwickeln kann. Ferner besteht die Aufgabe darin, eine Einrichtung zu schaffen, die einen einfachen Ausbau aufweist. Die er findungsgemässe Einrichtung soll aufgabengemäss eine Vielzahl von gleichartigen Grundschaltungs-Elementen haben, die eine Vielfachfunktionseinheit bilden, wobei die Fnnk- tion davon abhängen soll, wie diese Elemente gesteuert werden. Ausserdem besteht die Aufgabe fur die Erfindung darin eine Einrichtung zum Prufen vorzusehen, die zwei sog. BIIiBO's verwendet, wobei jeder BIIBO ein Grundschaltungs- Element darstellt und eine Vielfachfunktionseinheit bildet. Desweiteren besteht die aufgabe für die Erfindung darin, eine Einrichtung zu schaffen, die B1130's enthält und auf dem Markt erhältliche integrierte Schaltkreise als Grundelemente zum aufbau solcher BIIBO's verwendet. Ferner soll aufgabengemäss eine Einrichtung geschaffen werden, die den Zustand Fehlerhaft" oder den Zustand Fehlerfrei der zu prüfenden digitalen Schaltung anzeigt. Die der Erfindung zugrundeliegende Aufgabe wird durch eine Einrichtung gemäss dem Oberbegriff des Patentanspruchs 1 gelöst, die durch die in dessen kennzeichnenden Teil angegebenen Merkmale charakterisiert ist. Entsprechend der Bufgabenstellung für die vorliegende Er finäung enthält die Einrichtung zum Prüfen digitaler elek tronischer Schaltungen eine erste und eine zweite eingebaute Prüfschaltung (BIIBO), einen Decoder, zumindest einen Zustandsanzeiger und eine Steuerschaltung. Die erste eingebaute Prüfschaltung BILBO, die mit den Eingängen der zu prtifenden Schaltung verbunden ist, ist als Pseudo Zufalls-Prhfmuster-Generator ausgelegt. Die zweite eingebaute Prtlfschaltung BILBO, die mit den ausgängen der zu prüfenden Schaltung verbunden ist, ist als Parallel-Ein gangswort-Änalysator ausgelegt. Die Eingänge des Decoders sind mit den Ausgängen der zweiten eingebauten Prlischal- tung BILBO verbunden. Die Eingänge des Decoders -empfangen Eingangssignale, die eine vorbestimmte Kombination von logischen Pegeln haben, wenn die zu prtifende Schaltung fehlerfrei ist, und eine Kombination von logischen Pegeln haben, die sinh von der vorbestimmten Kombination unterscheidet, wenn die zu prufende Schaltung fehlerhaft ist. Der Ausgang des Decoders liefert ein erstes Äusgangssi- gnal, ,beispielsweise ein bestimmtes Mialogsignal oder eine logische 1, wenn die zu prüfende Schaltung fehlerfrei ist, dagegen ein zweites Ausgangssignal, wenn die zu pruènde Schaltung fehlerhaft ist. Der Zustandsanzeiger, der mit dem Ausgang des Decoders verbunden ist, zeigt den Zustand Fehlerfrei" oder"Fehlerhaft" der zu prüfenden Schaltung an. Die Steuerschaltung steuert die erste eingebaute Pruf- schaltung RILBO, die zweite eingebaute Prufschaltung BIIBO und den Decoder in Abhängigkeit von einem Raupttaktsignal, das von dem Raupttaktsignal der zu prüfenden Digitalschal- tung abgeleitet werden kann. Im Betrieb der Einrichtung gemäss der vorliegenden Erfindung sind zwei Einrichtungen BILBO mit der zu prufenden Schaltung verbunden. Die zu prüfende Schaltung wird dabei in den Prufzustand versetzt. Die erste eingebaute Prtf- schaltung BILBO erzeugt ein Pseudo-Zufalls-Pruf-muster' um die zu prüfende Schaltung ansureizen. Die zweite eingebaute Prüfschaltung BIISO empfängt die Ergebnisdaten oder das Ergebnismuster von der zu prüfenden Schaltung über einen Parallel-Datenbus und speichert diese Daten. Die Ergebnisdaten werden anschliessend durch den Decoder decodiert, um die Fehlerfreiheit der Arbeitsweise der zu pruSenden Schaltung zu beurteilen. Der Zustandsanzeiger gibt ein Zustandssignal Fehlerfrei" oder Fehlerhaft" entsprechend dem Zustand der zu prufenden Schaltung ab. Es sei vermerkt, dass die bekannten Einrichtungen BILBO (vgl. "Proceedings, 1979 IEEE Test Conference", Cherry Hill, New Jersey, supra) als erste eingebaute Prufschal- tung BILSO und als zweite eingebaute Prüfschaltang BIIBO mit nur geringfügigen Änderungen verwendet werden können. Die Einrichtung gemäss der vorliegenden Erfindung verein facht die Prüfvorgänge fur komplexe elektronische Schaltungen, die integrierte Schaltkreise enthalten, Bus-orientierte gedruckte Schaltungen und grössere Systeme. Die Einrichtung kann ebenso in Verbindung mit Schaltsystemen verwendet werden, die nicht Bus-orientiert sind. Die beiden eingebauten Prufschaltungen BILBO bilden gemeinsam mit dem Decoder und dem Zustandsanzeiger eine selbstarbeitende Prüfeinrichtnng derart, dass eine Schaltung auf einfache Art und Weise auch beim Anwender mit minimalen Anforderungen an zusätzliche Hardware oder sonstige Einrichtungen durchgeprgft werden kann. Wie zuvor erwähnt, ist die zweite eingebaute Prufschaltung BIIBO als Parallel-Eingangswort-Änalysator ausgelegt. Durch diesen Umstand wird die Prüfzeit verringert. Die zuvor genannte Aufgabenstellung und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden im folgenden durch die ins einzelne gehende Beschreibung bevorzugt er Ausfahrungsbeispiele für die Erfindung, wie sie aus der Zeichnung hervorgehen, verdeutlicht. Im folgenden wird die Erfindung anhand mehrerer, Ausfah- rungsbeispiele für die Erfindung betreffender Figuren im einzelnen erläutert. Fig. 1 zeigt ein Blockschaltbild einer Einrichtung zum Prüfen gemäss der vorliegenden Erfindung. Fig. 2 zeigt ein mehr ins einzelne gehendes Schaltbild eines Ausführungsbeispiels fur die vorliegende Er findung. Fig. 3 zeigt ein Schaltbild eines Ausführungsbeispiels für eine fest eingebaute Prufschaltung BILBO A, die als Pseudo-Zufalls-Prüfmuster-Generator ausgelegt ist. Fig. 4 zeigt ein Schaltbild einer 2-fach-4-Bit-Sperrschal- tung, die als eine Flipflop-Änordnung in der ersten und/oder zweiten eingebauten Prhfschaltung 31130 Ä bzw. BILBO B benutzt werden kann. Fig. 5 zeigt eine Funktionstabelle der 2-fach-Sperrschal tung.gemäss Fig. 4. Fig. 6 zeigt ein Schaltbild einer typischen zu prüfenden Schaltung, die vier NND-Glieder und vier Flipflops aufweist. Fig. 7 zeigt ein Schaltbild eines Busführungsbeispiels für die zweite eingebaute Prüfschaltung BILBO B. Fig. 8 zeigt ein Schaltbild eines Ausfahrungsbeispiels für eine Steuerschaltung in Verbindung mit einer Taktsteuerungsschaltung. Fig. 9 zeigt ein Taktimpuls-Diagramm, das sich auf die Schaltungsanordnungen gemäss Fig. 2 bis Fig. 8 be zieht. Wie bereits erläutert, zeigt Fig. 1 ein Blockschaltbild eines Ausfahrungsbeispiels für die Einrichtung gemäss der vorliegenden Erfindung. Darin ist eine zu prüfende digitale Schaltung mit 2 bezeichnet. Die digitale Schaltung 2 kann beispielsweise eine integrierte Schaltung, eine gedruckte Schaltung mit einer Vielzahl von Komponenten, wie Transistoren, Widerstände, Kondensatoren oder ein System, bestehend aus gedruckten Schaltungsbaugruppen,sein. Die zu prüfende Schaltung 2 ist derart aufgebaut, dass sie die Bedingungen der bereits erwähnten LSSD"-Technik, wie in der Literatur beschrieben, vgl. beispielsweise "Proceedings, 1977 Semiconductor Test Symposium", October 25 - 27, Cherry Hill, Seiten 19 - 27, erfhllt. Bus Gründen der Einfachheit wird angenommen, dass die zu prüfende Schaltung 2 keinen irgendwie gearteten Mikroprozessor enthält. Mit dem Eingang der zu prüfenden Schaltung 2 ist eine erste eingebaute Prhfschaltung 3 verbunden die auch mit "BILBO BO An bezeichnet ist. Diese erste eingebaute Prüf- schaltung 3 (BIIBO A) stellt einen speziellen Prtifmuster- Generator, nämlich einen Pseudo-Zufalls-Prufmuster-Gene- rator dar, wie später eingehend erläutert wird. Mit dem ausgang der Schaltung 2 ist eine Prhfdaten-Äus- werteeinrichtung 4 verbunden. Diese Prüfdaten-Auswerte- einrichtung 4 besteht aus einer zweiten eingebauten Pruf- schaltung 5 (BILBO B), einem Decoder 6 und zwei Zustandsanzeigern, nämlich einem ersten Zustandsanzeiger 7 und einem zweiten Zustandsanzeiger 8, zum anzeigen der Zustände fehlerfrei oder Fehlerhaft" der Schaltung 2. Die zweite eingebaute Prüfschaltung, die mit BIIBO B bezeichnet ist, ist als Parallel-Eingangswort-alysator ausgelegt, wie weiter unten erläutert wird. Die zweite eingebaute Prüfschaltung 5 (BILBO B) ist mit dem Ausgang der Schaltung 2 verbunden. Der Eingang des Decoders 6 ist an den Ausgang der zweiten eingebauten Prüfschaltung 5 (3 O B) angeschlossen. Der Decoder 6 versorgt mit seinen Ausgangs signalen die beiden Zustandsanzeiger 7 und 8. Während eines Prüfvorganges wird die zu prüfende digitale Schaltung 2 in ihren Prhfzustand versetzt. Die erste eingebaute Prüfschaltung 3 (BIhBO A) erzeugt Prufmuster, die an die Schaltung 2 abgegeben werden. Infolge dieser Pruf- muster gibt die Schaltung 2 Prüdaten oder Ergebnisdaten ab. Diese Ergebnisdaten werden der zweiten eingebauten Prüfschaltung 5 (hILBO B) ueber einen Parallel-Datenbus zugeführt. Das Ausgangssignal der zweiten eingebauten Pruf- schaltung 5 (BTTmo B) wird dem Decoder 6 zugefuhrt, der das Ausgangssignal decodiert und ein korrespondierendes Signal an die Zustandsanzeiger 7 bzw. 8 abgibt. abhängig von dem Zustand der Schaltung 2 wird entweder der erste Zustandsanzeiger 7 oder der zweite Zustandsanzeiger 8 aktiviert. Wie Fig. 2 zeigt, enthält die zu prüfende Schaltung 2 eine Haupttakt- und -Rücksetzschaltung 10. Diese Haupttaktund -Rücksetzschaltung 10 erzeugt ein Haupttaktsignal c und ein Rauptrucksetzsignal r. Wie schematisch angedeutet ist, kann das Hauptracksetzsig al r dann gewonnen werden, wenn ein erster Schalter 11 geschlossen ist. Dieser erste Schalter 11 kann manuell betätigt werden. Er kann beispielsweise der Stromversorgungsschalter der zu prüfenden Schaltung 2 oder ein besonderer Rücksetzscbalter sein. In einem Fall, bei dem die zu prüfende Schaltung 2 keine eigene Haupttakt- und -Rucksetzschaltung 10 aufweist, ist eine besondere Haupttakt- und -Rticksetzschaltung vorgesehen. Diese besondere Haupttakt- und -Rücksetzschaltang 12 kann auf der gleichen Platte wie die Schaltung 2, die erste eingebaute Prüfschaltung 3, die zweite eingebaute Prüfschaltung 5, der Decoder 6 und falls vorgesehen, der erste Zustandsanzeiger 7 und der zweite Zustandsanzeiger 8 angeordnet sein. Die besondere Haupttakt- und -Rücksetzschaltung 12 liefert ein Haupttaktsignal c', das dem Haupt taktsignal c entspricht, und ein Eauptrücksetzsignal r', das dem Eauptrücksetzsignal r entspricht. Die Signale c' und r' können der erfindungsgemässen Einrichtung über einen ersten Prüfschalter 13 bzw. einen zweiten Prüfschalter 14 angeführt werden. Der zweite Prufsohalter 14 kann ein manuell zu betätigender Rücksetzschalter sein. Bei dem Äusfuhrungsbeispiel gemäss Fig. 2 ist angenommen, dass die erste eingebaute Prufsohaltung 3 (BIIBO A) ein 8-Bit-BIIBO ist. Demgemäss hat die erste eingebaute Prüf- schaltung 3 (BIIBO A) acht Eingangsklemmen, die mit Ein gangssignalen Z1A , z2A ...z8A versorgt werden. Es ist jedoch darauf hinzuweisen, dass eine erste eingebaute Prüf- schaltung 3 (BIIBO A) mit einer Anzahl von Eingangsklemmen benutzt werden kann, die von der Anzahl 8 abweicht, nämlich der Anzahl von Bits, die ausgewählt wird, um die Schaltung 2 auf geeignete Art und Weise zu prüfen. Wie in Fig. 2 gezeigt, sind die Eingänge Z3A, Z5A und Z8A der ersten eingebauten Prüfschaltung 3 (BIIBO A) auf Erdpotential 15 gelegt, während die Eingänge Z Z2Ä, Z4Ä, Z6A und Z7A uber einen Widerstand auf ein Potential +V gelegt sind. Dies bedeutet, dass die acht Eingänge in eine erste bzw. zweite Gruppe eingeteilt sind. Die Verbindung entweder mit dem Erdpotential oder mit dem Potential +V ist über Schalter hergestellt, die allgemein mit 18 bezeichnet sind. Eine Verbindung mit dem Erdpotential 15 entspricht einem Eingangssignal mit dem logischen Wert "O". Eine Verbindung mit dem Potential +V entspricht einem Eingangssignal mit dem logischen Wert 1". Durch Umlegen der Schalter 18 wird die erste Gruppe von Eingängen mit Eingangssignalen entsprechend dem logischen Wert 1" und die zweite Gruppe von Eingängen mit Eingangssignalen entsprechend dem logischen Wert "O" beaufschlagt. Die Auswahl der beiden Gruppen hängt von der Struktur der zu prüfenden Schaltung 2 ab. Das Umlegen der Schalter 18 kann entweder manuell oder durch ein Rechnerprogramm gesteuert durchgeftihrt werden. In einem bevorzugten Ausfahrungsbeispiel sind die Schalter 18 jedoch insgesamt fortgelassen, und die Verbindungen sind fest verdrahtet. Zusätzlich zu den Eingangssignalen zig, z2A...z8A empfängt die erste eingebaute Prüfschaltung 3 (BILBO A) vier weitere Signale, nämlich B1A, B2A, e und r. Die Signale und und B2 sind Steuersignale. Das erste Steuersignal B1A wird von einer Steuerschaltung 20 abgegeben. Es entspricht entweder dem logischen Wert "O" oder dem logischen Wert n1n. Das zweite Steuersignal B2A entspricht dem logischen Wert "on. Der korrespondierende Steuereingang ist auf Erdpotential gelegt. Das Signal e, das ein Freigabesignal ist, wird ebenfalls aus der Steuerschaltung 20 gewonnen. Es wird auch der zweiten eingebauten Prüfschaltung 5 (BIIBO B) zugeführt. Das vierte zusätzliche Signal, das die erste eingebaute Prüfschaltung 5 (31130 A) empfängt, ist das Haupt- rucksetzsignal r. Die erste eingebaute Prüfschaltung 3 (BILBO A) hat beispielsweise acht Ausgänge, die mit der zu prüfenden Schaltung 2 verbunden sind. Die entsprechenden Ausgangssignale sind mit Q1A, Q2A...Q7A, Q8A bezeichnet. Die zweite eingebaute Prüfschaltung 5 (BILBO B) hat in dem Busführnngsbeispiel gemäss Fig. 2 ebenfalls acht Eingänge. Die entsprechenden Eingangssignale sind mit Z1Bs z2B...z7B, z8B bezeichnet. Dementsprechend empfängt die zweite eingebaute Prhfschaltung 5 (BILBO B) Eingangssignale, die 8 bit breit sind. In anderen Ausführungsbeispielen könnte die zweite eingebaute Prufschaltung 5 (BIIBO B) eine unterschiedliche anzahl Bits, beispielsweise vier oder 16, aufnehmen. Die acht Eingänge sind in drei Gruppen eingeteilt. Die erste Gruppe, die die ersten vier Eingänge Z1B...Z4B enthält, ist über Schalter mit vier Ausgängen der zu prü- fenden Schaltung 2 verbunden. Eine zweite Gruppe von Eingängen ist über Schalter auf Erdpotential gelegt, was Eingangssignale mit dem logischen Wert "O" erzeugt. Die zweite Gruppe enthält die Eingänge Z5Bs Z63 und Z7B Der Eingang Z8B der die dritte Gruppe repräsentiert, ist uber einen weiteren Schalter und einen Widerstand mit einer Spannungsklemme 16, die ein Potential +V hat, verbunden. Daraus ergibt sich ein Eingangs signal Z83 mit dem logischen Wert 1". Diese Schalter, durch die eine Auswahl für die Eingangssignale getroffen werden kann, sind allgemein mit 22 bezeichnet. Die Auswahl der drei Gruppen und die Verbindung der Eingänge entweder mit der zu prufenden Schaltung 2, mit Erdpotential oder der Spannungsklemme 16 hängt von der Straktur der zu prüfenden Schaltung 2 ab. Es sei vermerkt, dass die Schalter 22 entweder manuell oder durch Steuerung mittels eines Rechnerprogramms betätigt werden können. In einem bevorzugten Ausfahrungsbeispiel sind die Schalter 22 jedoch insgesamt fortgelassen, und die Verbindungen der Ausgänge der zu prüfenden Schaltung 2 mit Erdpotential und mit der Spannungsklemme 16 sind fest verdrahtet. Zusätzlich zu den Eingangssignalen Z1B, z23.. .z83 empfängt die zweite eingebaute Prüfschaltung 5 (BILBO B) vier Eingangssignale B1B, B2B, e und r. Zwei dieser Signale sind Steuersignale 131B und B2B. Um die zweite eingebaute Prüfschaltung 5 (BIIBO B) als Parallel-Eingangswort-Analysator zu betreiben, werden die Eingangssignale mit B1B=1 und 323=0 gewählt. Der erste Steuereingang ist mit einer Spannungsklemme, die das Potential +V hat, verbunden. Der zweite Steuereingang ist auf Erdpotential gelegt. Die anderen beiden Signale sind das Freigabesignal e aus der Steuerschaltung 20 und das Eauptrücksetzsignal r. Die zweite eingebaute Prüfschaltung 5 (BILBO B) hat ebenfalls acht Ausgänge. Es sei beispielsweise -wie in der Figur geseigt- angenommen, dass das 8-Bit-Ausgangssignal die Kombination 11011110 der logischen Werte 0" und "Iff aufweist. Es sei ferner angenommen, dass die Kombination 11011110 der logischen Werte mit einer vorbestimmten Kombination korrespondiert, die gelten soll, wenn die zu prüfende Schaltung 2 fehlerfrei ist. Um eine Eingangskombination 11111111, die also nur aus Bits mit dem logischen Wert "1" besteht, an dem Eingang des folgenden Decoders 6 zu erhalten, sind zwei Inverter 24 und 25 zwischen den dritten Ausgang der zweiten eingebauten Präfsohaltung 5 (BILBO B) und den dritten Eingang des De- - coders 6 bzw. zwischen den achten Ausgang der zweiten eingebauten Prufschaltung 5 (BIIBO B) und den achten Eingang des Decoders 6 eingefügt. Die dem Decoder 6 zugefuh- ten Eingangssignale sind mit Q1B, Q2B, Q3B, Q4B, Q5B, Q6B, Q73 und % bezeichnet. Die Inverter 24 und 25 können ein Teil des Decoders 6 sein. Es sei ebenfalls angemerkt, dass die Äusgangssignale an den Ausgängen der zweiten eingebauten Prüfschaltung 5 (STTRO B) eine Kombination von logischen Werten darstellen, die un- terschiedlich von der vorherbestimmten Kombination 11011110 ist, wenn die zu prüfende Schaltung 2 fehlerhaft ist. In einem solchen Fall haben die Eingangssignale des Decoders 6 nicht alle den gleichen logischen Wert. Zumindest eins von ihnen wird den logischen Wert "O" aufweisen. Der Decoder 6 enthält ein als NAND-Glied ausgeführtes Summierglied 30 mit acht Eingängen. Die Eingangssignale des Decoders 6 werden diesen acht Eingängen des Summiergliedes 30 zugfuhrt. Der Ausgang des Summiergliedes 30 ist über einen Inverter 31 mit dem ersten Eingang eines Sperrgliedes 32 verbunden. Dieses Sperrglied 32 ist als UND-Glied ausgefahrt. Sein zweiter Eingang empfängt ein Prufendesignal, das mit w bezeichnet ist. Der Ausgang des Sperrgliedes 32 stellt den Ausgang des Decoders 6 dar. An diesen Ausgang ist ein Potentialeinstellmittel 34 angeschlossen. Dieses Potentialeinstellmittel enthält einen Widerstand, der mit einer Spannungsklemme mit dem Potential +V verbunden ist. Das Potentialeinstellmittel 34 dient dazu, die Zustandsanzeiger 7 und 8 mit Strom zu versorgen, da das Ausgang signal des Sperrgliedes 32 zu schwach sein kann, um lichtemittierende Dioden lED zu versorgen, die als Zustandsan Zeiger 7 und/oder 8 verwendet werden können. Aus Fig. 2 geht hervor, dass das Summierglied 30 ein us- gangssignal mit dem logischen Wert now, wenn alle acht Eingangssignale den logischen Wert "1" aufweisen, und ein Ausgangssignal mit dem logischen Wert n1n abgibt, wenn zumindest eins der acht Eingangssignale den logischen Wert 0" aufweist. Demnach weist das Äusgangssignal des Inverters 31 den logischen Wert "1" auf, wenn die zu prü- fende Schaltung fehlerfrei ist. Ein Äusgangssignal des Summiergliedes 30 mit dem logischen Wert "O" hat ein Ausgangssignal mit dem logischen Wert "1" (=Ausgangssignal fur den Zustand Fehlerfrei") des Decoders 6 nur dann zur Folge, wenn das Präfendesignal w den logischen Wert n 1 n annimmt. Wie später aus Fig. 9 zu entnehmen sein wird, tritt dies am Ende einer Präfperiode ein, wenn der letzte Impuls einer Folge von Impulsen erzeugt wird. Während der Erzeugungszeit der vorhergehenden Impulse dieser Impulsfolge weist das Präfendesignal w den logischen Wert "O" auf. Deshalb hat@auch das Äusgangssi- gnal des Decoders 6 zu diesem Zeitpunkt den logischen Wert "O". Im Prinzip stellen das Summierglied 30, der Inverter 31 und das Sperrglied 32 ein 9-3it-U-Glied dar. Ein solches 9-Bit-UND-Glied kann selbstverständli:ch auf andere Weise, als in der Figur gezeigt, realisiert werden. Das Ausgangssignal des Decoders 6 wird dem ersten Zustands anzeiger 7 direkt und dem zweiten Zustandsanzeiger 8 über einen weiteren Inverter 36 zugefahrt. Demzufolge wird der erste Zustandsanzeiger 7 in dem Zustand Fehlerfrei" aktiv, während der zweite Zustandsanzeiger 8 dabei inaktiv bleibt. Der erste Zustandsanzeiger 7 bleibt in dem Zustand "Behler- haft" inaktiv, während in diesem Fall der zweite Zustandsanzeiger 8 aktiv wird. Die Zustandsanzeiger 7 und 8 kennen als beliebige optische, akustische oder mechanische Anzeiger, beispielsweise lichtemittierende Dioden LED, ein Summer oder ein Schauzeichen ausgeftihrt sein. Wie zuvor erläutert, empfängt die Steuerschaltung 20 als Eingangssignale das Haupttaktsignal c und das Haupträck- setzsignal r (oder dementsprechend die Signale c' und r'). Die Steuerschaltung 20 liefert das Freigabesignal e, das erste Steuersignal B1A flir die erste eingebaute Prüfsschal- tung 3 (BIISO A) und Taktsteuerungsimpulse p. Diese Taktsteuerungsimpulse p werden einer Taktsteuerungsschaltung 40 zugeführt. Die Taktsteuerungsschaltung 40 empfängt ebenfalls das Hauptrticksetzsignal r. Sie gibt als Äusgangssi- gnal das Präfendesignal w ab. Fig. 3 zeigt, wie bereits erläutert, ein dusSührungsbei- spiel für die erste eingebaute Prüfschaltung 3 (BIIBO A). Dieses Ausführungsbeispiel ist im wesentlichen von gleicher Art wie die Einrichtung "BILBO", die in "Proceedirgs, 1979 IEEE Test Conference", supre gezeigt ist. Es sei jedoch angemerkt, dass bei der vorliegenden Erfindung kein sog. Multiplexer benötigt wird. Im einzelnen enthält die erste eingebaute Prüfschaltung 3 (3 O A) acht Speicherelemente, nämlich Flipflops 41...48, acht UND-Glieder 51...58, acht NOR-Glieder 61...68, acht Exklusiv-ODER Glieder 71...78 und drei zusätzliche ODER-Glieder 79, 80 u. 81 in einer Rückkopplungsschleife. Um die Impulse des ersten Steuersignals B1A zu verlängern, ist ein Konden sator 82 parallel zu dem ersten Steuereingang angeschlossen. Ins einzelne gehend ist auszuftihren, dass die erste eingebaute Prüfschaltung 3 (BILBO A) 8 Moduln oder Baugruppen enthält, die miteinander in Reihe geschaltet sind. Jede Baugruppe besteht aus einem Speicherelement und einer Gatter-Kombination, um dem Ausgangssignal eines Speicherelements zu ermöglichen, an den Eingang des nächsten Speicherelements zu gelangen. In dem gezeigten Äusftihrungsbei- spiel bestehen die Gatter-Kombinationen aus einem Ufl)-Glied, einem NOR-Glied und einem Exklusiv-ODER-Glied. Beispilswei- se besteht das vierte Modul aus einem vierten Flipflop 44, einem vierten UND-Glied 54, einem vierten NOR-Glied 64 und einem vierten Rzkl usiv-ODER-Glied 74. Der erste Eingang des vierten NOR-Gliedes 64 ist mit dem Ausgang des dritten Flipflop 43 verbunden. Der zweite Eingang des vierten Nor Gliedes 64 wird mit dem zweiten Steuersignal B2=0 versorgt. Das vierte Exklusiv-ODER-Glied 74 ist mit seinem ersten Eingang an den Ausgang des vierten NOR-Gliedes 64 und mit seinem zweiten Eingang an den Ausgang des vierten UND-Gliedes 54 angeschlossen. Der Ausgang des vierten Exklusiv-ODER-Gliedes 74 ist mit dem vierten Flipflop 44 verbunden. Das vierte UND-Glied 54 wird eingangsmässig mit dem ersten Steuersignal B18 und dem vierten Eingangssignal z versorgt. Der AusgangXdes vierten Flipflop 44 gibt das Ausgangssignal Q48 ab, das dem vierten Ausgang der ersten eingebauten Prufschaltung 3 (BILBO A) zugeführt wird. Das Signal Q4 wird ausserdem dem ersten Eingang des NOR-Glie- des 65 des nächsten Modul zugeführt. Die anderen Moduln haben die gleiche Struktur wie das vierte Modul. In dem vorliegenden Busführungsbeispiel für die erste eingebaute Prüfschaltung 3 (BILBO A) ist die Rückkopplungs- schleife mit ihrem Ausgang an den ersten Eingang des ersten NOR-Gliedes 61 angeschlossen. Das zusätzliche Exklusiv ODER-Glied 79 wird mit den Ausgangssignalen Q7 u. Q8A des siebten bzw. achten Flipflop 47 bzw. 48 versorgt. Das zusätzliche Exklusiv-ODER-Glied 80 wird durch das Aus- gangssignal Q5A des fünften Flipflop 45 und das Ausgang signal des Exklusiv-ODER-Gliedes 79 versorgt. Das Exklu siv-ODER-Glied 81, das das letzte Glied in der Ruckkopplungs- schleife darstellt, wird durch das Ausgangssignal Q des dritten Flipflop 43 und das Ausgangssignal des Exklusiv- ODER-Gliedes 80 versorgt. Der Ausgang des Exklusiv-ODER- Gliedes 81 ist der Ausgang der Rückkopplungsschleife. Die acht Flipflops 41 ..e -48 empfangen als Eingangssigna- le ebenfalls das Hauptrücksetzsignal r und das Freigabe- signal e. Infolge der Steuersignale B1A und B2A (B2A=O) wird die erste eingebaute Präfsohaltung 3 (BILBO 2A) als lineares Schieberegister geschaltet. Die Funktion der ersten eingebauten Prüfschaltung 3 (BIIBO 4) besteht darin, ein Pseu- do-Zufalls-Prüfmuster zu erzeugen. In dem vorliegenden us- fiihrungsbeispiel entspricht die maximale Periode des Pruf- musters 255 Impulsen des Haupttaktsignals c. Das Psendö- Zufalls-Prüfmuster wird aus den acht Ausgängen der ersten eingebauten Prüfschaltung 3 (BILBO A) als Ausgangssignale Q1A, Q2A...Q8A gewonnen. Lediglich zu dem Zweck, ein Beispiel zu geben, nicht jedoch zum Zwecke der Beschränkung des Schutzumfanges für die vorliegende Erfindung, sei vermerkt, dass die ED-Glie- der 51...58 vom Typ 7408, die NOR-Glieder 61...68 vom Typ 7402 und die Exklusiv-ODER-Glieder 71...78 vom Typ 7486 der Firma Texas Instruments Incorporated, Dallas, Texas sind. Ausserdem wird als Beispiel, nicht jedoch aus Gründen einer Einschränkung des Schutzumfanges für die vorliegende Erfindung vermerkt, dass die acht Flipflops 41...48 aus einfachen Standard-Schaltkreisen, beispielsweise vom Typ 74116 (Dual 4-Bit Latches with Clear) der Firma Texas Instruments aufgebaut sind. Einzelheiten solcher Standard-Schaltkreise sind in Fig. 4 und der korrespondierenden Funktionstabel- le gemäss Fig. 5 gezeigt. In dem Stardard-Schaltkreis gemäss Fig. 4 sind die Ein gangssignale und die Ausgangssignale mit einem ersten In des, jedoch ohne einen zweiten Index angegeben. Der Grund daftir ist, dass der Standard-Schaltkreis gemäss Fig. 4 eben so dazu benutzt werden kann, die Kette von Flipflops in der zweiten eingebauten Prtifschaltung 5 (BIIBO B) zu reali sieren. Aus diesem Grunde können Fig. 4 und Fig. 5 eben falls als Grundlage für den AuSbau der zweiten eingebau ten Prtifschaltung 5 (BIISO B) verwendet werden. Die Eingangssignale der acht Flipflops sind mit T1 Y2... bezeichnet. Die Ausgangssignale sind mit Q1 Q2...Q8 be zeichnet. Das Lösch- oder Rücksetzsignal ist das Signal r. Das Freigabesignal ist das Signal e. Die Nummern in den einzelnen Blöcken bezeichnen die Stiftnummern des betref fenden Typs. In der Funktionstabelle gemäss Fig. 5 bezeich net H einen hohen Pegel, L einen niedrigen Pegel, X einen irrelevanten Signalzustand und Q0 den Pegel des Signals Q, bevor die betreffenden Eingangsbedingungen erfüllt sind. In Fig 6 ist ein willkürlich ausgewähltes Beispiel für eine zu prüfende Schaltung 2 gezeigt. Diese spezielle Schaltung 2 enthält vier NAKD-Glieder 91 ... 94 und vier Flipflops 95... 98. Es wird angenommen, dass das erste NAND-Glied 91 die beiden Eingangssignale 81 und Q2 von der ersten eingebauten Präfschaltung 3 (BIIBO A) empfängt. Der Ausgang des ersten NÄND-Gliedes 91 ist mit dem Eingang des ersten Flipflop 95 verbunden. Der Ausgang des ersten Flipflop 95 liefert das erste Ausgangssignal Z13 Eine entsprechende Konfiguration ist für die anderen Kombinationen von WAND-Gliedern und Flipflops ausgewählt. Im normalen Betrieb können die Eingangssignale Q1A...Q8A von der zu prüfenden Schaltung 2 abgetrennt und/oder an andere Komponenten (nicht in Fig. 6 gezeigt) angeschaltet werden. Das bedeutet, dass im normalen Betrieb der Anreiz für die zu prüfende Schaltung 2 von einem beliebigen Ort kommen kann. Die zu prüfende Schaltung 2 wird durch Schalter (nicht gezeigt) in den Prüfzustand versetzt. Wie in Fig, 6 gezeigt, werden die Ausgangssignale Q1s...Q8 488 den Eingängen der vier NAND-Glieder 91 ... 94 zugefahrt. Die Ausgangssignale z1B...z4B der Flipflops 95 ... 98 werden den ersten vier Eingängen der zweiten eingebauten Präf- schaltung 5 (BIhBO B) zugeführt. Stattdessen können die Flipflops 95 ... 98 dazu benutzt werden, entweder einen Teil der ersten eingebauten Prtifschaltung 3 (BIIBO A) oder der zweiten eingebauten Prtifschaltung 5 (BILBO B) zu bilden. Es wird darauf hingewiesen, dass die Schaltung 2 gemäss Fig. 6 entsprechend den LSSD-Bedingungen (supra) unterteilt ist. Sie ist speziell in zwei Teile unterteilt. Ein Teil enthält die vier NAND-Glieder 91 ... 94, der andere Teil die Flipflops 95 ... 98. Fig. 7 zeigt ein Ausfahrungsbeispiel für die zweite eingebaute Prufsohaltung 5 (BILBO B). Die Hardware-Auslegung der zweiten eingebauten Prüfschaltung 5 (BILBO B) ist die gleiche wie die Hardware-Äuslegung der ersten eingebauten Prüfschaltung 3 (BIIBO A) gemäss Fig. 3. Deshalb sind Elemente, die den Elementen gemäss Fig. 3 entsprechen, mit gleichen Bezugszeichen, allerdings mit dem Zusatz einer 1 an deren anfang gekennzeichnet. Die zweite eingebaute Prüfschaltung 5 (BILBO B) enthält acht Flipflops 141 ... 148, acht UND-Glieder 151 ... 158, acht NOR Glieder 161 ... 168, acht Exklusiv-ODER-Glieder 171 ... 178 und drei zusätzliche Exklusiv-ODER-Glieder 179 ... 181 in einer Rückkopplungsschleife. Eine ins einzelne gehende Be- schreibung dieser Schaltung erscheint nach dem Vorhergesagten nicht notwendig. Fig. 7 kann entnommen werden, dass das erste Steuern gnal B1B mit 3i3=1 und das zweite Steuersignal B23 mit B2B=0 gewählt.sind. Zu diesem Zweck sind der erste Steuereingang mit einer Spannungsklemme, die das Potential +V hat, und der zweite Steuereingang mit Erdpotential verbunden. Infolge der Auswahl der Steuersignale B13 und B23 ist die zweite eingebaute Prtifschaltung 5 (BIIBO B) als Parallel Eingangswort-Analysator geschaltet. Die Funktion dieser zweiten eingebauten Prüfschaltung 5 (BILBO 3) besteht darin, die Testdaten, die durch vier Signale Z1Bs Z2B z3B und Z43 repräsentiert werden, am Ausgang der zu prüfenden Schaltung 2 aufzufangen, Zusätzlich empfängt die zweite eingebaute Prüfschaltung 5 (BILBO B) die vier Eingangssignale z5B...z8B, die entweder den logischen Wert "1" oder den logischen Wert non einnehmen. Es wird nochmals darauf hingewiesen, dass die zweite eingebaute Prüfschaltung 5 (BIIBO B) identisch mit der ersten eingebauten Prüfschaltung 3 (BIIBO A) gemäss Fig. 3 ist, allerdings mit einer Ausnahme, nämlich die Art und Weise, wie der Weg des ersten Steuersignals B1B bereitgestellt wird. Im vorliegenden Fall ist der erste Eingang ständig mit einer Stomversorgung verbunden, die ein Betriebsspannungspotential +V über einen Widerstand liefert, während gemäss Fig. 3 der erste Steuereingang mit dem Ausgang der Steuerschaltung 20 verbunden ist. Ausserdem ist zu bemerken, dass ein Standard-Schaltkreis entsprechend Fig. 4 und Fig. 5 als Flipflops 141...148 verwendet werden kann. Wie bereits zuvor anhand Fig. 2 erläutert, werden die Ausgangssignale Q13...Q83 den Eingängen des Decoders 6 zugefahrt. Die Funktion des Decoders 6 (vgl. Fig. 2), der an die zweite eingebaute Prüfschaltung 5 (3 O B) angeschlossen ist, besteht darin, zu entscheiden, ob die durch die zweite eingebaute Prüfschaltung 5 (BILSO B) aufgefangenen Prüfdaten korrekte Daten darstellen oder nicht. Falls sie korrekte Daten darstellen, gibt der Decoder 6 ein Signal mit dem logischen Wert Ul". ab. Falls die Pruf-daten nicht korrekt sind, gibt der Decoder 6 ein Signal mit dem logischen Wert non ab. Abhängig von dem Pruf-muster und ebenso abhängig von der speziellen Schaltung 2 müssen die Werte der Signale Q13...Q83 der zweiten eingebauten Prüf- schaltung 5 (BILBO B) gegebenenfalls invertiert werden, um die gewtinschte Funktion des Decoders 6 zu erreichen. In Fig. 7 ist gezeigt, dass das dritte und das achte Ausgangssignal jeweils durch einen Inverter 24 bzw. 25 invertiert werden. Fig. 8 zeigt jeweils ein Ausfahrungsbeispiel ftir die Steuerschaltung 20 und die Taktsteuerungsschaltung 40. Die Steuerschaltung 20 enthält ein erstes Flipflop 201 und ein UND- Glied 203, ferner ein NAND-Glied 205 und ein zweites Flipflop 207. Das Hauptrticksetzsignal r wird einem Taktsignal- eingang CLK und einem Lb-schsignaleingang CIR des ersten Flipflop 201 zugeführt. Ein Dateneingang D und ein Rück- setzsignaleingang PR des ersten Flipflop 201 sind über Wi derstände mit der Spannungsklemme +V verbunden. Der Aus- gang des ersten Flipflop 201 ist mit einem Eingang des UND- Gliedes 203 verbunden. Dem anderen Eingang des UND- Gliedes 203 wird das Haupttaktsignal c zugefahrt. Das Ausgangssignal des. ersten Flipflop 201 ist ein Zählerfreiga besignal s. Ein komplementiertes Ausgangssignal s des ersten Flipflop 201 wird an den Löschsignaleingang CLR des zweiten Flipflop 207 geführt, Der Taktsignaleingang CLK und der Dateneingang D des zweiten Flipflop 207 sind auf Erdpotential gelegt, während der Rücksetzsignaleingang PR mit dem Hauptrücksetzsignal r beaufschlagt wird. Das Aus- gangssignal des zweiten Flipflops 207 ist das erste Steuersignal B@A. Dem NOR-Glied 205 werden das Zählerfreigabesignal s und das Haupttaktsignal c zugeführt. Das Ausgangssignal des NOR-Gliedes 205 ist das Freigabesignal e. In der Steuerschaltung 20 kann als erstes Flipflop 201 der erste Teil eines 2fach-Flipflop-Schaltkreises 7474 und als zweites Flipflop 207 dessen zweiter Teil benutzt werden, während ein Schaltkreis 7408 als UND-Glied 205 und ein Schaltkreis 7400 als NOR-Glied 250 benutzt werden können. Diese Schaltkreisbezeichnungen sind Typenbezeich- nungen der Firma Texas Instruments. Die Taktsteuerungsschaltung 40 enthält einen ersten Zähler 210 und einen zweiten Zähler 212. Beide Zähler 210, 212 sind jeweils derart ausgelegt, dass sie von 1 bis 16 (0 bis 15) zählen können. Wenn die Stellung "16" erreicht ist, springen sie in die Stellung "1" zurück. Nach 16 Impulsen wird ein Ubertragssignal k an dem Übertragssignalausgang CR des ersten Zählers 210 erzeugt. In der bekannten Kombina- tion zählen beide Zähler zusammen von 0 bis 255 und springen dann auf die Ausgangsstellung 0 zurück. Es ist zu bemerken, dass die Ladeeingänge ID beider Zähler 210, 212 über einen gemeinsamen Widerstand mit einer Spannungsklemme, die das Potential +V hat, verbunden sind. Die Löschsignaleingänge CIiR werden mit dem Hauptrticksetzsignal r versorgt. Der Übertragssignalausgang CR des ersten Zählers 210 ist mit dem Taktsignaleingang aLE des zweiten Zählers 212 verbunden. Das Taktsteuerungsimpulssignal p aus der Steuerschaltung 20 wird dem Taktsignaleingang CLK des ersten Zählers 210 zugeführt, Der tbertragssignalaus- gang CR des zweiten Zählers 212 ist der Ausgang der Taktsteuerungsschaltung 40. Dieser Ausgang liefert das Prüf- endesignal w. Während des Betriebes zählt die Steuerungsschaltung 40 von 0 bis 255, d. h. bis 255 Impulse des Haupttaktsignals c aufgetreten sind, gibt dann das Präfendesignal w an ihrem Ausgang ab. und kehrt in den anfänglichen Zustand "O" zurück. Jeder der beiden Zähler 210 und 212 kann beispielsweise vom Typ 74171 der Firma Texas Instruments sein. Fig. 9 zeigt verschiedene Impulsdiagramme, die die Einrichtung gemäss Fig. 2 betreffen. Auf der Grundlage dieser Impulsdiagramme wird nun die Folge der Vorgänge beim Prüfen der Schaltung 2 im einzelnen beschrieben. Bei Beginn des Vorganges wird die gesamte Einrichtung, nämlich die zu prüfende Schaltung 2, die eingebauten Pruf- schaltungen 3 u. 5 (BILBO A u.ni BILBO R) und der Decoder 6 mittels des Hauptru..cksetzsignals r in eine definierte Aus- gangslage zurückgesetzt. Dies kann durch Schliessen des Schalters 11 (vgl. Fig. 2) herbeigefuhrt werden. Das Hauptrücksetzsignal r - ein Impuls mit einer abfallenden ersten Flanke und einer ansteigenden zweiten Flanke ist in der ersten Abszisse in Fig. 9 gezeigt. Aufgrund dieses Impulses wird ein erstes Steuersignal B1A erzeugt, das in der vierten Abszisse in Fig. 9 gezeigt ist. Bei der ansteigenden Flanke des Impulses des Hauptrticksetz- signals r steigt das Zählerfreigabesignal s (vgl. zweite Abszisse des Diagramms) an, um den logischen Wert "1" ein zunehmen. Wenn das Zählerfreigabesignal 8 ansteigt, fällt das invertierte Signal s (vgl. dritte Abszisse) ab. Wegen des Kondensators 82 wird die fallende Flanke des ersten Steuersignals B1A hinter die steigende Flanke des Haupt rticksetzimpulses verlegt. Der Impuls des Steuersignals B1A hat das Eingeben der vorbestimmten Werte z1A, Z2A...Z8A (vgl.Fig. 2) in die Flipflops 41 ... 48 der ersten eingebauten Prüfschaltung 3 (BILBO A) zur Folge. Am Ende des Ladevorganges erreicht das Steuer-oder Ladesignal 31A der ersten eingebauten Prüfschaltung 3 (31130 A) den logischen Wert "O". Das Freigabesignal e wird erzeugt, indem es mit der an steigenden Flanke des Hauptrücksetzsignals r beginnt. Dieses Freigabesignal e besteht aus einer Folge von Impulsen, die mit den Nummern 1, 2, 3, 4...16...32...(n 16)...256 bezeichnet sind. Das Freigabesignal e verschiebt die Inhalte der ersten und zweiten eingebauten Prüfschaltung 3 bzw. 5 (BIIBO s bzw. DIIBO 33 wiederholt mittels eines Rtickkopplungsverfahrens, bis das Ende der Prüfung erreicht ist. Wenn der Impuls mit der Nummer 16 auftritt, wird ein Impuls des Übertragssignals k (vgl. sechste Abszisse in Fig. 9) erzeugt. Dieser Impuls und die folgenden 15 Impulse werden in dem zweiten Zähler 212 abgezählt. Das bedeutet in anderen Worten, dass mit jedem Impuls, der eine der Nummern 16, 32...(n . 16)... in dem Freigabesignal e aufweist, ein Impuls in dem Übertragssignal k erzeugt wird. Dies setzt sich fort, bis der Impuls, der die Nummer 256 in dem Freigabesignal e hat, erreicht worden ist. Anschliessend wird ein Impuls als Ausgangssignal der Takt- steuerungsschaltung 50, nämlich das Prüfendesignal w, erzeugt, wie aus der letzten Abszisse in Fig. 9 zu erkennen ist. Dieser Impuls wird dem NAND-Glied 32 und dem Decoder 6 zugeführt. Während der Impulsszeit des Impulses in dem Prüfendesignal w wird ein Zustandssignal von dem NAND Glied 30 zu den Zustandsanzeigern 7 und 8 tibertragen. ufgrund des Freigabesignals e wird die anfängliche Eingangsinformation Z1A... z8A durch die Reihe von Flipflops 41 48 von 256/8=32 Zyklen geschoben. Während dieser - 32 Zyklen empängt die zu prüfende Schaltung 2 256 verschiedene Eingangskonfigurationen Q1A...Q8A aus der ersten eingebauten Prüfschaltung 3. (BILBO A). Die Schaltung 2 gibt daraufhin 24=16 verschiedene Ausgangskonfigurationen z1B...z4B ab. Diese Daten werden zusammen mit der ständig vorhandenen Information z53... z83 durch die zweite eingebaute Präf- schaltung 5 (BILBO B) ebenfalls 32mal aufgrund des Freigabesignals e geschoben. Deshalb erscheinen am Ausgang der zweiten eingebauten Prüfschaltung 5 (BIIBO 3) 256 verschiedene Ausgangskombinationen Q1B...Q8B. Lediglich die letzte Kombination entsprechend dem Impuls 256 in dem Freigabesignal e wird im Decoder 6 für die Fehlerpriifzwecke verwendet. In anderen Worten ausgedrückt wird die Eingangsinformation Z1A..0Z8A durch die erste eingebaute PrüEschal- tung 5 (BIIBO A), , die zu prüfende Schaltung 2 und die zweite eingebaute Präfsohaltung 5 (BIIBO B) im Laufe von 255 aufeinanderfolgenden Impulsen verarbeitet, und es wird lediglich dann, wenn der letzte Impuls dieser Folge auftritt, der Ausgang des Decoders 6 und damit die Funktion oder Fehlfunktion der zu prüfenden Schaltung 2 festgestellt. Mit den gegebenen Erläuterungen ist eine neue Einrichtung zum Prüfen von Schaltungen offenbart und beschrieben worden, die alle Aufgaben, die ihr zugrunde liegen, erfüllt und alle Vorteile, die angestrebt wurden, bietet. Es können zahlreiche Vertauschungen, Modifikationen, Änderungen sowie andere Benutzungsfälle und Anwendungen des Erfindungs- gegenstandes vorgenommen werden, die jedoch alle dem Fachmann nach Beachtung der Beschreibung und der beigefügten Zeichnung, die ein bevorzugtes Ausftihrungsbeispiel der Br- findung offenbaren, nahegelegt sind. Alle derartigen Vertauschungen, Modifikationen, Änderungen sowie andere Be-' nutzungsfälle und Anwendungen, die nicht ausserhalb des allgemeinen Erfindungsgedankens und des Schutzbereichs der Erfindung liegen, werden durch die Erfindung, die lediglich durch die Patentansprüche begrenzt ist, als abgedeckt erachtet. 16 Patentansprüche 9 Figuren

Claims: Patentansprüche 1. Einrichtung zum Prüfen einer digitalen elektronischen Schaltung mittels in diese Schaltung eingebauter Prüf- schaltungen, d a d u r c h g e k e n n z e i c h n e t , dass eine erste eingebaute Pruf-schaltung (5) zum Erzeugen eines Pseudo-Zufalls-Präfmusters vorgesehen ist, wobei die erste eingebaute Prtifschaltung (3) an die Eingänge einer zu prüfenden Schaltung (2) angeschaltet ist und wobei die erste eingebaute Prüfschaltung (3) eine Anzahl von in Reihe geschalteter Speicherelemente und Mittel zum Anpassen von Eingangssignalen an die Eingänge aufweist, welche Mittel einen Ausgang zumindest eines Speicherelements mit dem Eingang eines anderen Speicherelements verbinden, dass eine zweite eingebaute Prüfschaltung (5) zum Analysieren eines Parallel-Eingabewortes vorgesehen ist, wobei die zweite eingebaute Prüfschaltung (5) an die Ausgänge der zu prüfenden Schaltung (2) angeschlossen ist und eine Anzahl von in Reihe geschalteter Speicherelemente und Mittel zum Anpassen der Eingangssignale hat, die den Ausgang zumindest eines Speicherelements und den Eingang eines weiteren Speicherelements verbinden, dass ein Decoder (6) vorgesehen ist, von welchem Eingänge mit Aus- gängen der zweiten eingebauten Prüfschaltung (5) zum Empfangen von Eingangssignalen einer vorbestimmten Kombina- tion von logischen Pegeln für den Fall, dass die zu präfen- de Schaltung (2) fehlerfrei ist, und einer Kombination von logischen Pegeln unterschiedlich von der vorbestimmten Kombination für den Fall, dass die zu prüfende Schaltung (2) fehlerhaft ist, verbunden sind, dass ein Ausgang zum Liefern eines ersten Ausgangssignals für den Fall, dass die zu prüfende Schaltung (2) fehlerfrei ist, und zum Liefern eines zweiten Ausgangssignals für den Fall, dass die zu prüfende Schaltung (2) fehlerhaft ist, vorgesehen ist, dass zumindest ein Zustandsanzeiger (7 oder 8) vorgesehen ist, der mit dem Ausgang des Decoders (6) zum Anzeigen des Zustandes der zu prüfenden Schaltung (2) verbunden ist, und dass Mittel zum Steuern der ersten eingebauten Prufschaltung (3), der zweiten eingebauten Prüfschaltung (5) und des Decoders (6) in Abhängigkeit von einem Haupttaktsignal (c) vorgesehen sind. 2. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die erste eingebaute Pruf- schaltung (3) eine Vielzahl von Eingängen (Z1 Z8) hat, die in eine erste Gruppe und eine zweite Gruppe eingeteilt sind, und dass erste Eingangssignale, die den logischen Wert 0 repräsentieren, der ersten Gruppe von Eingängen und zweite Eingangssignale, die den logischen Wert 1 repräsentieren, der zweiten Gruppe von Eingängen zugeführt werden. 3. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die zweite eingebaute Prüfschaltung (5) eine Vielzahl von Eingängen (z13...z83) hat, wobei eine erste Kombination dieser Eingänge (Z13 * Z8B) mit Ausgängen der zu pruf-enden Schaltung (2) verbunden ist und eine zweite Kombination der Eingänge (z13...z83) mit Eingangssignalen versorgt wird, die einen ersten logischen Wert (z. B. 1") repräsentieren. 4. Einrichtung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , dass eine dritte Kombination von Eingängen der zweiten eingebauten Prüfschaltung (5) mit Eingangssignalen versorgt wird, die einen zweiten logischen Wert (z. B. "O") repräsentieren. 5. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass Ausgänge (Q1B--Q83) der zweiten eingebauten Prüfschaltung (5) nichtkomplementäre Ausgänge sind, wobei die entsprechenden Ausgangssignale dieser nichtkomplementären Ausgänge eine vorbestimmte Kombination von logischen Pegeln far den Fall bilden, dass die zu prüfende Schaltung 2 fehlerfrei ist, und eine Kom- bination von logischen Pegeln unterschiedlich ton der vorbestimmten Kombination fur den Fall bilden, dass die zu prüfende Schaltung (2) fehlerhaft ist, dass jeder aus einer ersten Gruppe der Ausgänge (83B' Q8B) der zweiten eingebauten Prüfschaltung (5) mit einem Inverter (24, 25) verbunden ist, wobei diese erste Gruppe von Ausgängen (Q3B Qg. Ausgangssignäle mit einem ersten logischen Pegel für den Fall abgibt, dass die zu prüfende Schaltung (2) fehlerfrei ist, und dass die Ausgänge der Inverter (24, 25) und eine zweite Gruppe von Ausgängen (QIB, Q2B' Q4B' Q53 Q63 und Q7B) der zweiten eingebauten Präfsohaltung (5) mit entsprechenden Eingängen des Decoders (6) verbunden sind, wobei jeder Ausgang der zweiten Gruppe einen zweiten logischen Pegel für den Fall aufweist, dass die zu prüfende Schaltung (2) fehlerfrei ist. 6. Einrichtung nach Anspruch 5, d a d u r c h g e ke n n z e i c h n e t , dass die Eingänge des Decoders (6) Eingänge eines Summiergliedes sind, dessen Eingangssignale gleiche logische Pegel aufweisen, wenn sich die zu prufen- de Schaltung (2) in einem fehlerfreien Zustand befindet. 7. Einrichtung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , dass das Summierglied ein NAND-Glied (30) ist. 8. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass der Decoder (6) einen Ausgang zum Abgeben eines Ausgangssignals aufweist, das einen ersten logischen Pegel für den Fall hat, dass die zu prüfende Schaltung (2) fehlerfrei ist, und das einen zweiten logischen Pegel hat, wenn die zu prüfende Schaltung (2) fehlerhaft ist. 9. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass das Haupttaktsignal (c) aus der zu prüfenden Schaltung (2) gewonnen wird. 10. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass ein Haupttaktsignal (c') aus einer Haupttakt- und Rticksetzschaltung (12), die zusätzlich zu der zu prüfenden Schaltung (2) vorgesehen ist, gewonnen wird. 11. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Mittel zum Steuern eine Steuerschaltung (20) und eine Taktsteuerungsschal- tung (40), die durch einen Taktsteuerungsimpuls (p) aus der Steuerschaltung (20) gesteuert wird, hat und dass die Taktsteuerungsschäitung (40) ein Präfendesignal (w) an den Decoder (6) liefert, nachdem eine vorbestimmte Anzahl von Taktimpulsen des Haupttaktsignals (c bzw. c') aufgetreten ist, wobei das Präfendesignal (w) das Ende der Prü fung der zu prüfenden Schaltung (2) anzeigt. 12. Einrichtung nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , dass das Ausgangssignal der Taktsteuerungsschaltung (40) einer Blockiereinrichtung in dem Decoder (6) zwecks Abgabe des Ausgangssignals des Decoders (6) an die Zustandsanzeiger (7 bzw. 8) ugeführt wird. 13. Einrichtung nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t , dass die Blockiereinrichtung ein KD-Glied (32) ist. 14. Einrichtung nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , dass die Taktsteuerungsschal- tung (40) zumindest einen Zähler enthält. 15. Einrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Steuerschaltung (20) ein Freigabesignal (e) zum Steuern der ersten eingebauten Prüfschaltung (3) und der zweiten eingebauten Prufschal- tung (5) bildet, wobei das Freigabesignal (e) aus einer Folge mit einer vorbestimmten Anzahl von Impulsen besteht, dass die Steuerschaltung (20) ausserdem ein Prüfendesignal (w) mit dem letzten Impuls der Folge von Impulsen erzeugt und dass der Präfendeimpuls einer Blockiereinrichtung zwecks Abgabe derjenigen Information an den Zustandsanzeiger (7 bzw. 8) zugeführt wird, die gerade in dem Decoder (6) präsent ist. 16. Einrichtung nach Anspruch 15, d a d u r c h g e k e n n z e i c h n e t , dass die Folge von Impulsen eine vorbestimmte Anzahl von 256 Impulsen enthält.

Inventors: FASANG, PATRICK PAD
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1981
Main classification: G01R31
IPC codes: G06F11, G01R31