CIRCUIT ARRANGEMENT FOR A LOGIC COUPLING DEVICE COMPRISING SIMILAR SEMI-CONDUCTOR MODULES

Abstract: 1. A logic linking arrangement comprising a plurality of identical semiconductor modules in a highly integrated circuitry technology, characterised - by at least one group of identical logic circuits (e.g. LSx and LSy; LSz) having a uniformly predetermined logic-linking function which form identical output signals assigned to a signal group of homogeneous structure (output signals of homogeneous structure S-H), where the logic circuits required in each group are uniformly distributed between the semiconductor modules (e.g. HBI to HBIV), - by at least one group of logic circuits (LSi...), which each execute different logic-linking functions and each supply logic-linking signals which are thus formed in different ways and are assigned to at least one signal group of inhomogeneous structure (signals of inhomogeneous structure S-IH1; S-IH2), where the logic circuits of each of these groups are arranged in their entirety in each of the semiconductor modules (HBI to HBIV) and - by selection switching elements (AW) which are connected to the output ends of the individual groups of logic circuits (LSil to LSin) which form logic-linking signals of inhomogeneous structure, and which can be set up in different ways via additional control signals (STCO) which can be supplied to input terminals of the semiconductor modules (HBI to HBIV) so that the logic-linking signals of the same signal group can be simultaneously switched through as output signals to mutually corresponding output terminals (A...) of different semiconductor modules.

Description: Schaltungsanordnung für eine aus gleichartigen Halbleiterbausteinen aufgebaute logische Verknüpfungsanordnung Die Erfindung betrifft eine Schaltungsanordnung für eine aus gleichartigen Halbleiterbausteinen in hochintegrierter Schaltkreistechnik (LSI) aufgebaute logische Verknüpfungsanordnung, die aus einer Vielzahl von Eingangsvariablen durch Logikschaltungen mit vorgegebener Verknüpfungsfunktion Ausgangssignale ableitet. Im Zuge der Weiterentwicklung der Halbleitertechnik hat sich der Komplexitätsgrad von digitalen hochintegrierten Schaltungen (LSI) wesentlich erhöht. Dies hat zu einer erheblichen Verbilligung der Herstellung von elektronischen Rechnern geführt. Erstens haben sich die unmittelbaren Kosten der LSI-Schaltungen vermindert. Zweitens hat der wesentlich erhöhte funktionel ie Komplexitätsgrad der LSI-Schaltungen zu einer starken Verminderung der Anzahl integrierter Schaltungsbausteine geführt, welche zur Bildung eines bestimmten Rechnersystems miteinander verbunden werden müssen. Dadurch ist die Zuverlcssigkeit des Systems erhöht worden, und die Kosten der gedruckten Schaltungsplatten, auf welchen die integrierten Schaltungsbausteine montiert sind, sind vermindert worden. Obwohl bestimmte Teile eines typischen elektronischen Rechners oder Computers, wie beispielsweise der Hauptspeicher, die arithmetische und logische Einheit und der Firmware-Speicher,durch Verwendung kommerziell erhältlicher standardisierter LSI-Schaltungen realisiert werden können, wie beispielsweise durch Speicherschaltungen mit wahlweisem Zugriff (RAM)Festwertspeicher (RoM) und arithmetische Schaltungen, können andere Teile des Rechners, die im folgenden als wahlfreie Logikteile bezeichnet werden, nicht ohne weiteres mit solchen standardisierten Bauteilen realisiert werden. Diese wahlfreien Logikteile enthalten verschiedene Verbindungen oder Verschaltungen von logischen Schaltungen bzw. Verknüpfungsnetzwerken, die für eine bestimmte Ausführungsform des Rechners charakteristisch sind. Bei der Entwicklung eines Rechners bereitet es daher Schwierigkeiten, für diese wahlfreien Logikteile die Vorteile von standardisierten LSI-Schaltungen, die in grossen Stückzahlen gefertigt werden und demzufolge niedrige Kosten je Funktion ergeben, voll zu nutzen, weil viele unterschiedliche Verknüpfungsfunktionen realisiert werden müssen, um die vielen unterschiedlichen Eingangsvariablen zu vielen unterschiedlichen Ausgangsgrössen zu verknüpfen. Es ist daher Aufgabe der Erfindung, eine Schaltungsanordnung mit wahlfreien Logikteilen zu schaffen, die aus einheitlichen Halbleiterbausteinen in hochintegrierter Schaltkreistechnik aufgebaut sind, so dass diese in grösseren Stückzahlen gefertigt und damit die Kosten je Funktion gesenkt werden können. Diese Aufgabe wird für Schaltungsanordnungen der eingangs genannten Art dadurch gelöst, 1. dass die auszuführenden Verknüpfungsfunktionen in solche für die Bildung gleichartiger, eine Signal gruppe bildender Ausgangssignale (Ausgangssignale homogener Struktur) und in solche für die Bildung von einzelnen Ausgangssignalen (Ausgangssignale in homogener Struktur) aufgeteilt werden, 2. dass die zur Bildung von Ausgangssignalen homogener Struktur benötigten Logikschaltungen gleichmässig auf die vorgesehenen Halbleiterbausteine verteilt sind, während die zur Bildung von Ausgangssignalen inhomogener Struktur benötigten Logikschaltungen auf allen Halbleiterbausteinen in gleicher Weise vorge sehen sind und 3. dass steuerbare Auswahlschaltglieder unter den von den Logikschaltungen für die Bildung von Ausgangs signalen inhomogener Struktur gelieferten Ergebnis signalen je Halbleiterbaustein eine funktionsab hängige Auswahl treffen und die jeweils gleichzeitig gebildeten Ergebnissignale an korrespondierenden Ausgängen der einzelnen Halbleiterbausteine als Ausgangssignale zur Verfügung stellen. Die auszuführenden Verknüpfungsfunktionen werden also in zwei Gruppen aufgeteilt, nämlich in gleichartige Verknüpfungsfunktionen, die mehrmals parallel mit gleichen Logikschaltungen auszuführen sind und ganze Gruppen gleichartiger Ausgangssignale liefern, und in ungleichartige Verknüpfungsfunktionen, die jeweils individuelle Logikschaltungen erfordern. Dabei werden in Anlehnung an die bekannte Bitslice-Technik die Logikschaltungen für die Durchführung gleichartiger Verknüpfungsfunktionen gleichmässig auf alle Halbleiterbausteine der Verknüpfungsanordnung verteilt, während die Logikschaltungen für alle ungleichartigen Verknüpfungsfunktionen in gleicher Weise auf jedem Halbleiterbaustein, also entsprechend mehrfachffl vorgesehen werden. Durch steuerbare Auswahlschalter wird dann das jeweils mehrfach gebildete Verknüpfungsergebnis einer vorgegebenen logischen Verknüpfungsfunktion bei einem der Halbleiterbausteine für die weitere Verarbeitung als Ausgangssignal an einer vorgegebenen Ausgangsklemme freigegeben. Jeder von n Halbleiterbausteinen kann also alle Ausgangssignale inhomogener Struktur bilden, genutzt wird jedoch nur ein vorbestimmter Teil davon, während jeweils nur 1/n der Ausgangssignale homogener Struktur auf jedem Halbleiterbaustein gebildet wird. Insgesamt ermöglicht die Erfindung die Aufteilung auch komplexer Schaltungsanordnungen mit wahlfreien Logikteilen auf gleichartige Halbleiterbausteine, die daher in grösserer Stückzahl mit niedrigeren Kosten hergestellt werden können. Durch die Auswahlschaltglieder für die Ausgangssignale inhomogener Struktur ergibt sich zugleich eine Mehrfachausnutzung der nachgeschalteten Ausgangsklemmen eines jeden Halbleiterbausteines, so dass deren Anzahl auf die Anzahl der tatsächlich zur Auswertung freigegebenen Ausgangssignale und damit für ein Minimum beschränkt bleibt. Erfolgt zudem die Einstellung der Auswahlschaltglieder durch statische Signale, so sind auch die von jedem Halbleiterbaustein an den einzelnen Ausgangsklemmen gelieferten Ausgangssignale festgelegt. In analoger Weise lässt sich zusätzlich durch Mehrfachausnutzung eines Teiles der Eingangsklemmen bei jedem Halbleiterbaustein die Anzahl der benötigten Eingangsklemmen verringern, indem die von jedem Halbleiterbaustein gleichermassen benöt gten Eingangsvariablen jeweils parallel allen Halbleiterbausteinen an miteinander korrespondierenden Eingangsklemmen zugeführt werden, während ür die übrigen, abhängig von der Einstellung der Auswahlschaltglieder jeweils benötigten Eingangsvariablen auf jedem Halbleiterbaustein eine Gruppe von miteinander korrespondierenden Eingangsklemmen vorgesehen ist, deren Anzahl der maximalen Anzahl der von einem der Halbleiterbausteine zusätzlich benötigten Eingangsvariablen entspricht und die mit den Eingängen aller entsprechenden Logikschaltungen für die Bildung von Ausgangssignalen inhomogener Struktur verbunden sind. Ein Teil der für die Bildung von Ausgangssignalen inhomogener Struktur benötigten Eingangsvariablen wird also nicht allen Halbleiterbausteinen parallel zugeführt wie etwa die Eingangsvariablen für die Ausgangssignale mit homogener Struktur, sondern nur die aufgrund der Einstellung der Auswahlschaltglieder benötigten Eingangsvariablen. Die Anzahl der Eingangsklemmen hierfür kann also kleiner sein, jedoch bei allen Halbleiterbausteinen gleich gross, wobei die auf den einzelnen Halbleiterbausteinen miteinander korrespondierenden Eingangsklemmen mit unterschiedlichen Eingangsvariablen beaufschlagt sein können. Eine weitere Reduzierung des Schaltungsaufwandes lässt sich dadurch erreichen, dass übereinstimmende Ver knüpfungsteile für mehrere der Logik schaltungen zur Ableitung von Ausgangssignalen inhomogener Struktur in einer einzigen Teil-Logikschaltung zusammengefasst sind, der die unterschiedlichen Rest-Logikschaltungen nachgeschaltet sind. Gemäss einer Weiterbildung der Erfindung sind auf jedem Halbleiterbaustein wenigstens für eine Reihe von Eingangsvariablen Zwischenspeicher vorgesehen. Auf diese Weise wird u.a. die Arbeitsweise der Schaltungsanordnung unabhängig von der Verfügungsdauer der Eingangsvariablen. Eine andere sehr vorteilhafte Weiterbildung der Erf in- dung besteht darin, dass bei ausreichender Zahl von Ausgängen je Halbleiterbaustein gleichbedeutende Ausgangssignale inhomogener Struktur von zwei Halbleiterbausteinen gleichzeitig abgegeben und einer Signalüberwachung zugeleitet werden. Die Erfindung nutzt damit die zwangsläufig bestehende Redundanz, die sich daraus ergibt, dass die für die Ausgangssignale mit inhomogener Struktur notwendigen Logikschaltungen auf allen Halbleiterbausteinen in gleicher Weise vorgesehen sind, aber nicht in gleichem Umfang benötigt werden. Weitere Einzelheiten der Erfindung seien nachfolgend anhand eines in der Zeichnung dargestellten Ausführungs- beispieles näher erläutert. Im einzelnen zeigen: FIG 1 ein schematisches Blockschaltbild eines Halb leiterbaustefnes gemäss der Erfindung, FIG 2 ein schematisches Blockschaltbild für die Steue rung einer Prozessoreinheit unter Verwendung einer aus vier gleichen Halbleiterbausteinen gemäss FIG 1 aufgebauten Steuereinrichtung, FIG 3 eine Tabelle für den Mikrobefehlscode der Pro zessoreinheit nach FIG 2 mit Ableitung der Steuerfunktion (ALU-Funktion) für die arithme tische/logische VerknüpfSngseinheit (ALU3, FIG 4 eine Tabelle zur Erläuterung der Befehlsgruppen, FIG 5 u. Tabellen zur Ableitung der ALU-Funktionen, FIG 6 FIG 7 die Verknüpfungsformeln für die einzelnen ALU Funktionen, FIG 8 eine Tabelle zur Ableitung der Verknüpfungs formel für das ALU-Eingangssignal CIN, FIG 9 eine Tabelle für die Verteilung der ALU-Funktions signale auf korrespondierende Ausgänge der ein zelnen Halbleiterbausteine, FIG 10 die Verknüpfungsformel für die homogenen NZD Teilsignale mit Tabelle für die Verteilung auf die einzelnen Halbleiterbausteine, FIG 11 die Verknüpfungsformeln für die homogenen BYT SEl-Signale mit Tabelle für die Verteilung auf die einzelnen Halbleiterbausteine, FIG 12 eine Tabelle zur Erläuterung der ALU-Anzeigen abhagig vom Mikrobefehlscode, FIG 13 ein Blockschaltbild zur Erläuterung der Ablei tung von ALU-Anzeigensignalen aus einzelnen Signalen in Verbindung mit der ALU, FIG 14 eine Tabelle zur Ableitung der Verknüpfungsfor mel für die CARRY-Anzeige, FIG 15 eine Tabelle zur Ableitung der Verküpfungsformel für die SIGN/OVJAnzeige, FIG 16 eine Tabelle zur Ableitung der Verknüpfungsfor mel für die PCAR-Anzeige, FIG 17 eine Tabelle zur Ableitung der Verknüpfungsfor mel für die NZD-Anzeige, FIG 18 eine Tabelle zur.Ableitung der Verknüpfungsfor mel für die IVD-Anzeige, FIG 19 eine Tabelle für die Signalbelegung der korrespon dierenden Eingangs- und Ausgangsklemmen-Gruppen der einzelnen Halbleiterbausteine in Verbindung mit den inhomogenen ALU-Anzeigensignalen und FIG 20 eine Übersicht über die gesamte Klemmbelegung für die vier Halbleiterbausteine der Steuerein richtung nach FIG 2. FIG 1 zeigt den strukturellen Aufbau eines Halbleiter bausteines gemäss der Erfindung mit den Eingangsklemmen und undden Ausgangsklemmen A... . Aus den den Eingangsklemmen E... als Eingangsvariable zugeführten Signalen werden die an den Ausgangsklemmen A... abgegebenen Ausgangssignale durch Logikschaltungen LS in an sich bekannter Weise gewonnen. Jede dieser Logikschaltungen LS liefert jeweils ein einziges Ergebnissignal, das im Falle von Ausgangssignalen homogener Struktur unmittelbar an die zugehörige Ausgangsklemme A... geführt ist. Im Gegensatz dazu werden Ausgangssignale inhomogener Struktur jeweils durch Auswahl eines aus einer Gruppe von Ergebnissignalen der Logikschaltungen gebildet. Diese Auswahl übernehmen die Auswahlschaltglieder AW, wobei die Gruppen der Ergebnissignale, unter denen eine Auswahl zu treffen ist, aus jeweils zwei oder jeweils vier Ergebnis signalen beim gewählten Ausführungsbeispiel bestehen können. Die Auswahl unter den einzelnen Ergebnissignalen zur Bildung der Ausgangssignale inhomogener Struktur S-IH erfolgt durch Voreinstellung der einzelnen Auswahlschaltglieder AW anhand der über die Eingangsklemmen STCO zugeführten Einstellsignale. Bei Gruppen von Ergebnissignalen mit maximal vier Ergebnissignalen sind hierfür zwei getrennte Eingangsklemmen STCO erforderlich, was durch eine zusätzliche Ziffer im Kreis angegeben ist. Analoges gilt im übrigen für die übrigen Eingangsklemmen, da für die einzelnen Gruppen von Eingangsvariablen jeweils nur eine Eingangsklemme gezeichnet und durch eine zusätzliche Ziffer im Kreis angegeben ist, wie viele Eingangsklemmen tatsächlich je Gruppe aufzuwenden sind. Beim gewählten Ausführungsbeispiel ergibt das 30 Eingangsklem men und zu11 Ausgangsklemmen. Die Ausgangssignale gleicher Art bildenden Logikschaltungen LS sind jeweils in Funktionsgruppen zusammengefasst. Beim vorliegenden Beispiel sind es die Funktionsgruppen ALUF/CIN, BY SEL, NZD und GP. Dabei besteht die Möglichkeit, gemeinsame Verknüpfungsteile mehrerer Logikschaltungen, z.B. der Logikschaltung LSi1 bis LSi5 der Funktionsgruppe ALUF/CIN, in einer gemeinsamen Teil-Logikschaltung TLSi zusammenzufassen und den einzelnen Rest-Logikschaltungen vorzuschalten. Auf diese Weise wird der Schaltungsaufwand insgesamt vermindert, da die gemeinsame Teilverknüpfung von Eingangsvariablen nicht in jeder Logikschaltung gesondert vorgenommen zu werden braucht. Auch können Eingangsvariable in einem Zwischenspeicher ZSP zwischengespeichert werden, falls dieses zweckmässig ist, etwa um die Arbeitsweise der Schaltungsanordnung unabhängig von der Verfügungsdauer der Eingangsvariablen zu machen. Beim vorliegenden Ausführungsbeispiel trifft dies für die Eingangssignale F/PAM25 zu, die abhängig von Taktsignalen CL nur zu bestimmten Zeiten in den Zwischenspeicher ZSP übernommen werden. Grundsätzlich ist jede Logikschaltung LS eingangsseitig lediglich mit den Eingangsklemmen E... verbunden, die die entsprechend der der jeweiligen Logikschaltung LS zugrundeliegenden Verknüpfungsformel jeweils benötigten Eingangsvariablen liefert. Dagegen können die auf verschiedenen Halbleiterbausteinen einander entsprechenden Eingangsklemmen E... entweder mit denselben Eingangsvariablen oder wenigstens gleichartigen Eingangsvariablen als auch mit Eingangsvariablen unterschiedlicher Art belegt werden. Letzteres gilt für die Eingangsklemmen GP-I, die abhängig von der Einstellung der Auswahlschaltglieder AW-K bis AW-P von Halbleiterbaustein zu Halbleiterbaustein mit unterschiedlichen Kombinationen von Eingangsvariablen belegt sein können, so dass diese Eingangsklemmen mehrfach ausgenutzt werden. FIG 2 zeigt ein ¯schematisches Blockschaltbild für die Steuerung einer Prozessoreinheit PU unter Verwendung einer aus vier gleichen Halbleiterbausteinen HBI bis HBIV gemäss FIG 1 aufgebauten Steuereinrichtung PU-ST. Wesentlicher Bestandteil der Prozessoreinheit PU ist neben den üblichen Registern und Steuerschaltungen die arithmetische/logische Verknüpfungseinheit ALU, die in an sich bekannter Weise abhängig von zugeführten Steuersignalen ALUF zur Bestimmung der ALU-Funktion und dem Eingangsübertrag CIN die beiden Operanden A und B zum Ergebnis C verknüpft. Andererseits werden von der ALU-Steuersignale für die Ableitung der ALU-Anzeigen ALU-ANZ an die Steuereinrichtung PU-ST geliefert. Weitere Steuersignale erhält die Steuereinrichtung PU-ST aus dem zuständigen Mikrobefehis- register PAM, das beispielsweise 32 Bit breit ist. Dieses Register zerfällt normalerweise in drei Teile, nämlich den Teil F, der den eigentlichen Mikrobefehlscode enthält, und die beiden Teile AC und B, die neben Steuerinformationen die Adressen für die beiden zu verknüpfenden Operanden liefern. Die Auswertung der Informationen in den beiden Teilen AC und B des Mikrobefehlsregisters erfolgt bekanntlich durch Decoder DEC, von denen im vorliegenden Falle nur der für den Teilbereich AC dargestellt ist. Dieser Decoder liefert mit den Signalen ADIG Aussagen über die gültigen Digits im Operanden A sowie Steuer- und Ad.ressensignale bei einer Ansteuerung des Speichers M. Darüber hinaus sind noch die drei Signale IVALUF, CARRY und PSIZE angedeutet, die in an sich bekannter Weise von Steuerregistern REG geliefert werden und deren Bedeutung im nachfolgenden noch näher erläutert wird. Alle der Steuereinrichtung PU-ST zugeführten Signale werden von den vier gleichartig ausgebildeten Halbleiterbausteinen HBI bis HBIV zu Ausgangssignalen verknüpft, die dann für die weitere Steuerung zur Verfügung stehen. Die Ableitung dieser Ausgangssignale durch die Halbleiterbausteine und deren Beschaltung sei nun im nachfolgenden näher erläutert. Die Tabelle von FIG 3 zeigt zu diesem Zweck in ihrem linken Teil die Liste aller möglichen Mikrobefehle mit ihrer Funktionsangabe und im rechten Teil den Steuercode (S-Code)mit der entsprechenden Funktionsangabe für die verwendete ALU sowie die Angabe für den jeweils benötigten Eingangsübertrag CIN. Diese Tabelle ist massgebend für die Ableitung der Steuersignale ALUF für die ALU in FIG 2 abhängig von den sieben Steuerbits FO bis F7 im F-Feld des Befehlsregisters PAM. Anhand der Steuerbit FO und F1 lassen sich drei verschiedene Befehlsgruppen unterscheiden, die in der Tabelle von FIG 4 wiedergegeben sind. Wie aus der Tabelle von FIG 3 weiterhin ersichtlich ist, ist die Ableitung des S-Codes für die Befehlsgruppe B-GRO mit Ausnahme für die Operation EXTRACT unmittelbar anhand der Steuerbit F3 bis F6 möglich. Dies gilt jedoch nicht für die Extract-Operation, da diese sowohl in der Befehlsgruppe B-GRO als auch in der Befehlsgruppe B-GR1 auftaucht und die Ableitung des entsprechenden S-Codes von zwei vollkommen unterschiedlich gearteten F-Bit-Kombinationen abhängig ist, und ausserdem auch nicht für die Operationen der Befehlsgruppe B-GR2, da in diesem Falle die ALU eine Adressenmodifikation durchführt, wobei die Modifikationsrichtung vom Bit 25 des Befehlsregister PAM abhängig ist. Dieser Zusammenhang ist in der Tabelle von FIG 5 wiedergegeben, wobei sich der linke Teil der Tabelle auf die drei Steuergrössen, nämlich Befehlsgruppe B-GRO bis 2, die Operation EXTRACT und das Bit PAM25 bezieht. Der rechte Teil der Tabelle bezieht sich auf die entsprechend den vier Stellen des S-Codes zu bildenden Ausgangssignale ALUFO bis ALUF3 für die Steuerung der ALU-Funktion. In der ersten Zeile entsprechen die Ausgangssignale unmittelbar den korrespondierenden Stellensignalen SO bis S3 des S-Codes. Bei Tansfer- Funktionen der Gruppe B-GRO und sonstigen Funktionen der Gruppe B-GR1 können die Steuersignale für die ALU einen beliebigen Wert haben, da die ALU in diesem Falle nicht berücksichtigt wird. Unabhängig von der Befehlsgruppe B-GR führt die Operation EXT zu der gewünschten Ausgangssignalkombination. Analoges gilt für die Gruppe B-GR2 abhängig vom Bit PAM 25. Die sich aufgrund dieser Wahrheitstabelle ergebenden Verknüpfungsformeln für die Ausgangssignale ALUFO bis ALUF3 zur Steuerung der ALU-Funktion sind in FIG 7 zusammengestellt, wobei sich die Zwischenverknüpfungsgrössen SO bis S3, GR2 und EXT unmittelbar anhand der Tabelle von FIG 3 aus den Steuersignalen FO bis F7, wie angegeben ¯herleiten lassen. Um des weiteren die Forderung zu erfüllen, dass das Signal ALUFO abhängig von einem zusätzlichen Steuersignal IVALUF für Wartungszwecke auch invertiert angeboten wird, enthält die Zusammenstellung von FIG 7 eine weitere Verknüpfungsformel für das entsprechende Signal VALUFO, die sich aufgrund der in FIG 6 dargestellten Wahrheitstabelle herleiten lässt. Für die Ableitung des zur Steuerung der ALU weiterhin benötigten Eingangsübertrages CIN erg#eben sich aus der Tabelle nach FIG 3 folgende Randbedingungen: Das Signal CIN wird von der ALU nur bei arithmetischen Operationen, also wenn F3 gleich Null ist, berücksichtigt. In allen anderen Fällen kann es einen beliebigen Wert aufweisen. Der einzustellende Wert für CIN ist von der aus zuführen- den ALU-Operation abhängig, d.h. bei einer Addition wird CIN zu Null und bei einer Subtraktion zu Eins, wenn nicht Bit F7 = 1 die Verwendung des zwischengespeicherten Ausgangsübertrages CARRY der ALU beim vorhergehenden Operationsschritt als Ausgangssignal CIN erzwingt. In der Gruppe B-G.1 kann das Signal CIN einen beliebigen Wert aufweisen, da das ALU-Ergebnis nicht berücksichtigt wird. Bei der Gruppe B-GR2 ist das Signal CIN ähnl#ch wie die auszuführende ALU-Operation von der Modifikationsrichtung, d.h. vom Bit PAM25, abhängig und entspricht direkt dem Signal dieses Bit. In FIG 8 sind diese Randbedingungen tabellarisch zusammengestellt und die sich daraus ableitbare Verknüpfungsformel für das Ausgangssignal CIN angegeben. Die dabei benötigten Zwischengrössen ADD und GR2 sind wiederum unmittelbar anhand der Tabelle von FIG 3 aus den F-Signalen herleitbar. Die in FIG 7 und FIG 8 zusammengestellten sechs Aus gangssignale mit ihren Verknüpfungsformeln erfordern jeweils eine eigene Logikschaltung im Halbleiterbaustein, die entsprechend der jeweiligen Verknüpfungsformel ausgebildet ist. Mit Bezug auf FIG 1 sind dies die Logikschaltungen LSi1 bis LSi6, wobei in Anlehnung an FIG 7 die benötigte Zwischengrösse EXT durch die vorangehende Teillogikschaltung T-LSi nur einmal gebildet und den nachfolgenden Restlogikschaltungen als zusätzliche Eingangsgrösse zugeführt wird. Für die insgesamt sechs Signale zur Steuerung der ALU sind nur drei Ausgangsklemmen auf dem Halbleiterbaustein vorgesehen. Das setzt zur Realisierung wenigstens zwei Halbleiterbausteine voraus, wobei durch die nachgeschalteten Auswahlschaltglieder AW-A bis AW-C abhängig von dem zugeführten Steuersignal 0 oder 1 an der Eingangsklemme STCO jeweils drei Ausgangssignale an jedem der beiden Halbleiterbausteine zur Verfügung gestellt werden. Im vorliegenden Falle sei jedoch davon ausgegangen, dass insgesamt vier gleichartig ausgebildete Halbleiterbausteine zur Verfügung stehen. In diesem Falle würden je Halbleiterbausteine zwei Ausgangsklemmen ausreichen, wobei insgesamt acht Ausgangssignale abgegeben werden könnten. Beim vorliegenden Ausführungsbeispiel sind jedoch trotz der vier gleichartigen Halbleiterbausteine je Halbleiterbaustein drei Ausgangsklemmen wie beim Ausführungsbeispiel gemäss FIG 1 vorgesehen, so dass jedes Signal an zwei verschiedenen Halbleiterbausteinen parallel zur Verfügung gestellt werden kann. Die sich dabei ergebende Signalverteilung ergibt sich aus der Tabelle nach FIG 9. Jeder Halbleiterbaustein HBI bis HBIV weist drei Ausgangsklemmen Ax bis Az auf, wobei die Einstellung der zugehörigen Auswahl schalS=lieder anhand des Steuersignals STCO 1 erfolgt. Danach liefern die Halbleiterbausteine HBI und HBIII sowie HBII und HBIV an den aneinander korrespondierenden Ausgangsklemmen jeweils die gleichen Signale. Das hat den Vorteil, dass parallel zu der einen ALU. zugleich eine in vielen Fällen vorhandene Vergleichs ALU mit unabhängigen Signalen angesteuert werden kann. #usserdem besteht unabhängig davon, ob zusätzlich eine Vergleichs- ALU zu steuern ist, die einfache Möglichkeit, durch einfachen Vergleich der parallelen Ausgangssignale die Arbeitsweise der Steuerung PU-ST wenigstens teilweise zu sichern. Eine weitere Aufgabe der Steuereinrichtung PU-ST besteht darin, aus von der ALU gelieferten Signalen die bei arithmetischen und logischen Operationen benötigten Anzeigen über das Ergebnis abzuleiten. Eine dieser Anzeigen ist die "Ergebnis-nicht-gleich-Null' oder abgekürzt NZD-Anzeige. Diese Anzeige wird bekanntlich durch eine ODER-Verknüpfung aller gültigen Bits des ALU-Ergebnisses gewonnen. Bei einer Ergebnisbreite von insgesamt 32 Bit für die ALU entsprechend 8 Digit zu je 4 Bit sind maximal 40 Signale miteinander zu verknüpfen und damit bei Aufteilung auf vier gleiche Halbleiterbausteine 10 Signale je Halb leiterbeustein, nämlich jeweils die Bitsignale von zwei Digits und die beiden dazugehörigen Gültigkeitssignale. Die entsprechende Verknüpfungsformel für das dem jeweiligen Teilergebnis NZDx entsprechende Ausgangssignal ist in FIG 10 mit Bezug auf die dafür vorgesehenen Eingangsklemmen wiedergegeben, wobei ADM 0 und ADM 1 die Eingangsklemmen für die beiden Gültigkeitssignale und NZD-I 0 bis NZD-I 7 die acht Eingangsklemmen für jeweils acht Ergebnisbit der ALU kennzeichnen. Die in FIG 10 weiterhin gezeigte Tabelle zeigt die Belegung der einzelnen Eingangsklemmen je Halbleiterbaustein HBI bis HBIV mit den verschiedenen Signalen und die an den einzelnen Halbleiterbausteinen gewonnenen Teilsignale NZDx, die dann durch eine weitere ODER-Verknüpfung zum Gesamtsignal NZD der ALU führen. Je Halbleiterbaustein wird also lediglich eine einzige Logikschaltung, im Ausführungsbeispiel gemäss FIG 1 die Logikschaltung LSz, für nur ein Viertel der insgesamt notwendigen Verknüpfungen benötigt, d.h. der gesamte Verknüpfungsaufwand ist also gleichmässig auf die einzelnen Halbleiterbausteine HBI bis HBIV verteilt, so dass an den korrespondierenden Ausgangsklemmen Ausgangssignale homogener Struktur entstehen. Sin weiteres Beispiel für die Bildung von Ausgangs signal- len homogener Struktur sei anhand von FIG 11 erläutert, wobei jedoch im Gegensatz zum vorhergehenden Beispiel nur ein Teil der zu verknüpfenden Eingangsvariablen oder Eingangssignale unterschiedlich ist. Es handelt sich hierbei um Steuersignale für die Speicheransteuerung zur Auswahl einzelner Byte aus einem Speicherwort. Dabei sei unterstellt, dass jedes Speicherwort aus einem Doppelwort zu je vier Byte, also aus insgesamt acht Byte besteht und jedes Byte getrennt auswählbar sein soll. Dafür sind insgesamt acht Steuersignale erforderlich, die in zwei Gruppen zu je vier Steuersignalen zusammengefasst sind, wobei sich die eine Gruppe auf die eine Doppelworthälfte und die andere Gruppe auf die andere Doppelworthälfte bezieht. Massgebend für die Ableitung der Byte-Auswählsignale ist dabei zunächst einmal, dass der Speicher und damit die zuständigen Speicherdatenregister überhaupt anzusteuern sind. Dies wird durch das vom Decoder DEC in FIG 2 gelieferte Steuersignal MD angezeigt. Weiterhin ist zu berücksichtigen, ob das jeweilige Byte gültig ist. Dies ergibt sich aus den bereits anhand des Beispieles zu FIG 10 behandelten Gültigkeitssignalen für die einzelnen Digits' wobei je weils zwei Digits ein Byte bilden. Weiterhin ist massgebend, welche Doppelworthälfte betroffen ist, was von dem ebenfalls vom Decoder DEC in FIG 2 gelieferten Signal AC BIT6 angezeigt wird,und dass wegen der direkten Ergebnisübernahme die Auswahlsignale nur synchron mit dem Ergebnistakt für die Register bereitgestellt werden darf. Damit ergeben sich die in FIG 11 dargestellten beiden Verknüpfungsformeln, nämlich für die Ausgangsklemme S-BYTSEL H mit Bezug auf die eine Speicher-Doppelworthälfte und für die Ausgangsklemme S-BYTSEL L mit Bezug auf die andere Speicher-Doppelworthälfte. Auch in diesem Falle beziehen sich die Verknüpfungsgrössen auf die Eingangsklemmen, wobei die Eingangssignale an den Eingangsklemmen MD, AC-BIT6 und TWREG für alle Halbleiterbausteine gleich sind, während die Signale an den Eingangsklemmen ADMO und ADM1 entsprechend den verschiedenen zu berücksichtigenden Digits des ALU-Ergebnisses von Halbleiterbaustein zu Halbleiterbaustein sich ändern. Die an den beiden Ausgangsklemmen der einzelnen Halbleiterbausteine B I bis HBIV gewonnenen Ausgangssignale S-BYTO bis 7 und die Belegung der Eingangsklemmen ADMO und ADM1 mit den verschiedenen Gültigkeitssignalen ADIGO bis ADIG7 ergeben sich aus der IN'FIG 11 ebenfalls gezeigten Tabelle. Die dementsprechenc je Baustein benötigten Logikschaltungen sind in FIG 1 mit LSx und LSy bezeichnet. Auch in diesem Falle ist der Verknüpfungsaufwand gleichmässig auf die vier verschiedenen Halbleiterbausteine verteilt. Ein weiteres Beispiel für die Ableitung von Ausgangssignalen inhomogener Struktur bezieht sich auf die Steuerung der ALU-Anzeigen, die in zwei Schritte zerfällt, nämlich die Ableitung der Anzeigen aus den ALU Signalen und dem Setzen der Anzeigen in einem Register. Dabei läuft die Ableitung der Anzeigen bekanntlich immer parallel zur ALU ab, gleichgültig, ob alle Anzeigen aktuell oder sinnvoll sind. Das Setzen der Anzeigen ist dagegen von der jeweils ausgeführten Operation abhängig. Den Zusammenhang zwischen den einzelnen ALU-Anzeigen und den verschiedenen ALU-Operationen zeigt die Tabelle von FIG 12. Danach sind insgesamt sechs ALU-Anzeigen vorgesehen, nämlich die Anzeige CARRY als Übertrag aus der höchstwertigen Ergebnisstelle bei einer arithmetischen Operation, die Anzeige OV als Überlauf, die Anzeige SIGN als Ergebnisvorzeichen, die Anzeige PCAR als Seitenüberlauf beim Übertrag aus einer Seite, die Anzeige NZD für den Fall, dass das Ergebnis nicht gleich Null ist, und die Anzeige IVD beim Vorliegen einer ungültigen Dezimalziffer bei den im Rahmen einer Dezimaloperation zu verknüpfenden beiden Operanden. Die Buchstaben S und R kennzeichnen dabei in den Spalten für die einzelnen Anzeigen, ob die jeweilige Anzeige gesetzt oder zurückgesetzt werden muss. Die Setz- bzw. Rücksetzbedingungen für die einzelnen ALU Anzeigen lassen sich daher in einfacher Weise abhängig von den jeweils durchzuführenden Operationen der ALU aus der Tabelle anhand der von der ALU bei der jeweiligen Operation jeweils gelieferten Steuersignale ableiten. Ein Teil dieser Steuersignale wird dabei nicht unmittelbar geliefert, sondern durch zusätzliche Ver knüpfungsschaltungen der Halbleiterbausteine HBI bis HBIV der Steuereinrichtung PU-ST anhand von HilSs- signalen der ALU ermittelt, wie FIG 13 zeigt. Das den Übertrag aus der höchstwertigen Ergebnisstelle kennzeichnende Steuersignal CO wird von der ALU unmittelbar zur Verfügung gestellt. Analoges gilt für das Steuersignal SIGN für die SIGN-Anzeige. Das den Überlauf kennzeichnende Steuersignal OV muss dagegen erst abgeleitet werden. BF anntlich liegt ein Überlauf dann vor, wenn der Übertrag in das höchstwertige Bit nicht gleich dem Übertrag aus dem höchstwertigen Bit ist. Dies kann man ohne Eingriff in die ALU dadurch feststellen, dass man die höchstwertigen Bit beider Operanden A und B, also BBITOO und BBITOO unmittelbar miteinan- der vergleicht. Sind sie ungleich, so ist die Summe immer eine fl1fl; sind sie gleich, so ist die Summe immer eine 0. Stimmt weiterhin das höchstwertige Ergebnisbit ALUOO der ALU nicht mit dieser Summe überein, so hat ein Übertrag in die letzte Bitstelle vorgelegen. Für die Ableitung dieses Übertrags sind also zwei exklusive ODER-Glieder erforderlich, sowie ein weiteres exklusives ODER-Glied für die Ableitung des endgültigen Steuersignales OV aus dem Übertrag in die letzte Bitstelle und aus dem Übertrag CO aus der letzten Bitstelle der ALU. Abweichend von diesen grundsätzlichen Überlegungen zur Ableitung des den Überlauf kennzeichnenden Steuersignals OV ist jedoch zu berücksichtigen, dass bei einigen Operations funktionen die ALU vor der eigentlichen Operandenverknüpfung beide bzw. einen der Operanden zusätzlich bearbeitet. So wird z.B. bei einer Subtraktion SUB der B-Operand vorher negiert, während bei der Complementbildung COMPL der A-Operand zu Null gesetzt wird. Die höchstwertigen Bit beider Operanden A und B, also ABITOO und BBITOO, unterliegen daher zusätzlich Änderungen abhängig von der jeweils auszuführenden ALU Funktion ALUF..., die durch die Schaltglieder SA und SB gesteuert werden, deren Ausgangssignale ABITOV und BBITOV dann in der obengenannten Weise zu verknüpfen sind. Für die Ableitung des Steuersignals PCAR ist unterstellt, dass abhängig von dem Steuersignal PSIZE, ein Überschreiten der zulässigen Seitengrenze dann vor liegt, wenn ein Übertrag in das Bit 20 bzw. 19 auftritt. Dieser Übertrag wird in einfacher Weise durch Vergleich der Bit 19 bzw. 20 des Operanden A mit dem entsprechenden Bit 19 bzw. 20 ¯ des ALU-Ergebnisses mit Hilfe jeweils eines exklusiven ODER-Gliedes ermittelt, wobei die Ungleichheit der verglichenen Signale das Vorliegen eines übertragers anzeigt. Das Steuersignal NZD wird, wie bereits anhand von FIG 10 erläutert worden ist, von den Ergebnissignalen der ALU in Verbindung mit Gültigkeitssignalen für die einzelnen Digits abgeleitet. Die dabei gewonnenen Teilsignale NZDO1, NZD23, NZD45 und NZD67 werden durch ein ODER-Glied miteinander verknüpft und liefern dann das benötigte Steuersignal NZD. Weiterhin sei unterstellt, dass das Steuersignal IVD zur Kennzeichnung einer ungültigen dezimalen Codierung für ein Digit als zwei Gruppensignalen IVDL und IVDH für jeweils eine Gruppe von Digits durch eine ODER Verknüpfung abzuleiten ist. Aufgrund dieser anhand der FIG 13 ableitbaren Steuersignale seien nachfolgend anhand von FIG 14 bis FIG 18 die sich aus der Tabelle von FIG 12 ergebenden Setzbedingungen und die sich daraus ergebenden Verknüpfungsformeln für die einzelnen ALU-Anzeigenbefehle erläutert. Dabei sei unterstellt, dass sowohl die Setzsignale als auch die Rücksetzsignale aktive Signale sind und beide Signale für ein und dieselbe Anzeige nicht gleichzeitig auftreten. Ausserdem erfolgt die Verknüpfung mit dem entsprechenden Steuertakt innerhalb des Verarbeitungszyklus ausserhalb der einzelnen Halbleiterbausteine. Gemäss FIG 14 werden die Anzeigensignale S-CARRY und R-CARRY nur bei arithmetischen Operationen der Befehlsgruppe B-GRO abhängig vom Steuersignal CO gebildet, wobei die Zwischenverknüpfungsgrössen für die Befehlsgruppe GRO und die arithmetische Operation ARITHM sich aus den zugehörigen F-Signalen des Mikrobefehls anhand von FIG 12 ergeben, während das Steuersignal CO unmittelbar von der ALU zur Verfügung gestellt wird. Gemäss FIG 15 ergeben sich die Setz- und Rücksetzsignale S-SIGN bzw. R-SIGN und S-OV bzw. R-OV für die ALU-Anzeigen SIGN und OV gemäss der gezeigten Tabelle lediglich bei binären Operationen in der Befehlsgruppe B-GRO abhängig von den entsprechenden Steuersignalen SIGN bzw. SIGN und OV bzw. T. Die wiederum benötigten Zwischengrössen GRO und BIN sind eanhand der Tabelle von FIG 12 aus den F-Signalen herleitbar, während das Steuersignal SIGN von der Prozessoreinrichtung PU mit der ALU in FIG 2 unmittelbar zur Verfügung gestellt wird und das Steuersignal OV entsprechend FIG 13 in der bereits beschriebenen Weise abgeleitet werden muss, wobei unterstellt ist, dass die Zwischengrössen ABIT OV und BBIT OV ausserhalb der Halbleiterbausteine nach folgenden Verknüpfungsformeln gebildet werden: : ABITOV = COMPL ¯ ABITOO mit COMPL = F5 F6 BBITOV = SUB * BBITOO mit SUB = F5 ¯ F6 FIG 16 bezieht sich auf die Verknüpfungsformeln für die Anzeigensignale S-PCAR und R-PCAR für die ALU Anzeige PCAR und die diesen Verknüpfungsformeln zugrundeliegende Entscheidungstabelle. Beide Anzeigensignale können sowohl bei einer Binäroperation der Befehlsgruppe B-GRO als auch bei einer Operation innerhalb der Befehlsgruppe B-GR2 unabhängig von der Art der Operation abhängig vom Steuersignal PCAR auftreten. Bei allen übrigen Operationen sind die Anzeigensignale gleich Null. Das Steuersignal PCAR muss, wie bereits anhand von FIG 13 erläutert worden ist, entsprechend der angegebenen Verknüpfungsformel, gebildet werden. FIG 17 zeigt die Entscheidungstabelle zur Ableitung der Verknüpfungsformeln für die Anzeigensignale S-NZD und R-NZD für die ALU-Anzeige NZD. Diese Anzeigensignale können lediglich in der Befehls¯ gruppe B-GRO bei Nicht-Transferoperationen auftreten, wobei die Bildung des Anzeigensignales R-NZD zusätzlich vom Signal F7 abhängig ist. Das ausserdem benötigte Steuersignal NZD ergibt sich aus den bereits anhand von FIG 10 erläuterten Teilsignalen NZD01, NZD23, NZD45 und NZD67 der verschiedenen Halbleiterbausteine HBI bis HBIV nach der angegebenen Verknüpfungsformel. Schliesslich gibt FIG 18 die Verknüpfungsformeln für die Anzeigensignale S-IVD und R-IVD für die ALU-Anzeige IVD zusammen mit der zugrundeliegenden Entscheidungstabelle wieder. Danach werden diese Signale lediglich bei einer Dezimaloperation in der Befehlsgruppe B-GRO gebildet, wobei für das Signal R-IVD zusätzlich das Signal F7 des Mikrobefehlscodes massgebend ist. Das benötigte Steuersignal IVD ergibt sich, wie ebenfalls bereits anhand von FIG 13 erläutert, aus der ODER-Verknüpfung der beiden Gruppensignale IVDH und IVDL. Insgesamt sind so 10 verschiedene Anzeigensignale inhomogener Struktur zu bilden, die zehn individuelle Logikschaltungen erfordern. Diese Logikschaltungen sind auf jedem der für die Steuereinrichtung PU-ST in FIG 2 benötigten Halbleiterbausteine HBI bis HBIV vorzusehen, wobei nachgeschaltete Auswahlschaltglieder AW, wie in FIG 1 angedeutet, je Halbleiterbaustein ein unterschiedliches Ergebnis signal auswählen. Unterstellt man dabei, dass die Setz- und Rücksetzsignale für einund dieselbe ALU-Anzeige jeweils von ein- und demselben Halbleiterbaustein geliefert werden sollen, so sind insgesamt wier Ausgangsklemmen für die zwölf Ausgangssignale erforderlich. Diesen zwölf Ausgangssignalen stehen neben den F-Signalen des Mikrobefehlscodes sechzehn zusätzliche Eingangssignale gegenüber, die für die Bildung der Ausgangssignale erforderlich sind. Die meisten Eingangssignale, nämlich fünf, erfordern dabei die Anzeigensignale S-PCAR und R-PCAR, die gleichzeitig über Eingangsklemmen zur Verfügung gestellt werden müssen. Durch geeignete Verteilung der einzelnen zu bildenden Ausgangssignale auf die verschiedenen Halbleiterbausteine HBI bis HBIV lässt sich die Zahl der je Halbleiterbaustein benötigten Eingangssignale dadurch herabsetzen, dass jedem Halb leiterbaustein nur die Eingangssignale zugeführt wer den, die für die Bildung der ausgewählten Ausgangssigna le erforderlich sind. Auf diese Weise brauchen je Halb leiterbaustein nur so viele Eingangsklemmen aufgeFjen- det werden, wie Eingangssignale erforderlich sind. Im vorliegenden Falle sind also fünf Eingangsklemmen je Halbleiterbaustein für die Zuführung der zusätzlichen Steuersignale bei der Bildung der ALU-Anzeigensignale erforderlich. FIG 19 zeigt die Verteilung der einzelnen Steuersigna le an den verschiedenen Halbleiterbausteinen BI bis HBIV auf die fünf verschiedenen Eingangsklemmen GPIO bis GPI4, sowie die entsprechende Belegung der Ausgangs klemmen GPOO bis GP03. Da# gemäss FIG 14 und FIG 15 das Steuersignal CO sowohl für die CXRRY- als auch für die OV-Anzeige benötigt wird, sind die Anzeigen signale für diese beiden Anzeigen auf einem Halbleiter baustein HBI zusammengefasst, so dass für die zusätz lichen Steuersignale lediglich die Eingangsklemmen GRO /¸#¯e5nö#1g3t werden. Andererseits erfordern die Anzeigen signale für die Anzeige PCAR für sich allein fünf Steuersignale, so dass eine Kopplung mit weiteren An zeigensignalen auf ein- und demselben Halbleiirbau- stein nicht möglich ist. Im vorliegenden Falle ist hierfür der Halbleiterbaustein HBIII vorgesehen. Für die Verteilung der restlichen Anzeigensignale auf die beiden restlichen Halbleiterbausteireist ein grösserer Freiheitsgrad gegeben. Man könnte einerseits die An zeigensignale für die Anzeige NZD und auch SIGN auf einem Halbleiterbaustein zusammenfassen, da nach FIG 15 für die Bildung der Anzeige SIGN nur ein Steuersignal und für die Anzeige NZD gemäss FIG 17 vier Steuer signale erforderlich sind. Tatsächlich werden hier für aber nur drei Steuersignale NZDC1, NZD23 und NZD 45 benötigt, wenn hierfür der Halbleiterbaustein HBIV vorgesehen wird, da gemäss FIG 10 das weiterhin benötigte Steuersignal NZD67 auf diesem Halbleiterbaustein gebildet wird und somit nicht mehr von aussen zugeführt zu werden braucht. Auf dem Halbleiterbaustein HBIV werden also nur drei Eingangsklemmen für die Bildung der Anzeige NZD benötigt. Ebenso werden nur drei Eingangsklemmen für die erforderlichen Steuersignale benötigt, wenn man die Anzeigen SIGN und IVD auf einem Baustein zusammenfasst. Im vorliegenden Falle ist hierfür der Halbleiterbaustein HBII vorgesehen. Damit bleiben sowohl am Halbleiterbaustein HBII und HBIV zwei Eingangsklemmen, im vorliegenden Falle die Eingangsklemmen GPIO und GPI1 frei, so dass Platz geschaffen wird für die Eingangssignale CARRY und IVALUF, die gemäss FIG 9 für die Ausgangssignale VALUFO gemäss FIG 7 und CIN gemäss FIG 8 an beiden Halbleiterbausteinen HBII und HBIV für die Bildung gleicher paralleler Signale zu-Sicherungszwecken benötigt werden. In gleicher Weise können auch die frei gebliebenen Ausgangsklemmen GP02 und GPOD der Halbleiterbausteine hB'#fII und B IV für zusätzliche Ausgangssignale aus- genutzt werden. Im vorliegenden Falle handelt es sich um die Signale ADD, GR2 und DEZOP, die unmittelbar aus den an allen Halbleiterbausteinen zugeführten F-Signalen des Mikrobefehlscodes gemäss FIG.3 abgeleitet werden können, so dass keine zusätzlichen Eingangssignale an den Eingangsklemmen GPIO bis GPI4 erforderlich sind. Analoges gilt für die zusätzlich vorgesehenen Ausgangsklemmen GP04 und GP05 der verschiedenen Halbleiterbausteine. Insgesamt können somit über eie begrenzte Zahl von Eingangsklemmen den einzelnen Halbleiterbausteinen verschiedene Signale zugeführt werden, da durch die den Logikschaltungen LSI7 bis LSIn in FIG 1 nachgeschalteten Auswahlschaltglieder AW-K bis AW-P jeweils nur die Ergebnissignale der Logikschal tungen als Ausgangssignale freigegeben werden, für die die jeweils angelegte Kombination von Eingangssignalen auch bestimmt ist. Ausserdem können, wie bereits im Zusammenhang mit FIG 7 und FIG 1 erläutert, übereinstimmende Zwischengrössen für mehrere Logikschaltungen LSi durch eine vorausgehende genauere Teillogikschaltung ermittelt werden. Diese gilt z.B. für die Ableitung der Steuersignale S -SIGN, R-SIGN, S-OV, R-OV, S-PCAR und R-PCAR mit Bezug auf die gemeinsame Teilgrösse GRO ¯ BIN bzw. die erforderlichen exklusiven ODER-Verknüpfungen gemäss FIG 15 und FIG 16. FIG 20 zeigt schliesslich die Xlemmenverteilung des in FIG 1 gezeigten Halbleiterbausteines mit Bezug auf die vorangehend abgeleiteten Verknüpfungsformeln, die in dem Halbleiterbaustein in integrierter Schaltkreistechnik realisiert sind, und die verschiedenen Eingangs- und Ausgangssignale für die korrespondierenden Bausteinklemmen der verschiedenen Halbleieiterbausteine HEI bis B IV. Der gezeigte Baustein gliedert sich in einen Steuerblock mit den Eingangsklemmen STCO-O und STCO-1 für die Einstellung der Auswahlschaltglieder AW gemäss FIG 1, wobei durch die jeweils zugeführte Eingangssignalkombination festgelegt wird, als welcher von den vier möglichen Halbleiterbausteinen B I bis B IV der jeweilige Baustein arbeitet. ie weiteren gemeinsamen Steuerklemmen CLS und CLR dienen zur Taktung des in FIG 1 gezeigten Zwischenspeichers für die aus dem Mikrobefehlswort abgeleiteten Steuersignale, beispielsweise in der Art, dass mit dem ersten Takt T1 eines Arbeitszyklus der Zwischenspeicher freigegeben und mit dem dritten Takt T3 wieder gesperrt wird, so dass Anderungen der Eingangssignale AM... während des restlichen Arbeitszyklusses nicht auf den Zwischenspeicher ZSP durchschlagen können, Die Verknüpfung der einzelnen Eingangsklemmen auf der linken Seite des Halbleiterbausteines mit den Ausgangsklemmen auf der rechten Seite des Halbleiterbausteines sind im übrigen durch die vorangehend abgeleiteten Verknüpfungsformeln vorgegeben. Selbstverständlich kann der gezeigte Halbleiterbaustein über die erläuterten Verknüpfungsfunktionen hinaus bei zusätzlichen Eingangs- und Ausgangsklemmen auf weitere Verknüpfungsfunktionen ausgedehnt sein, die sich aus dem speziellen Einsatzfall ergeben. Insgesamt zeigt das gewählte Ausführungsbeispiel, wie ausgehend von dem Grundgedanken der Erfindung auch wahlfreie Logikteile, insbesondere für Rechnersteuerurgen, mit Einheitsbausteinen verwirklicht werden können. 20 Figuren 6 Patentansprüche

Claims: Patentansprüche 1. Schaltungsanordnung für eine aus gleichartigen Halbleiterbausteinen (HE) in hochintegrierter Schaltkreistechnik (LSI) aufgebaute logische Verknüpfungsanordnung, die aus einer Vielzahl von Eingangsvariablen durch Logikschaltungen (LS) mit vorgegebener Verknüpfungs- funktion Ausgangssignale (S) ableitet, d a d u r c h gekennzeichnet, 1. dass die auszuführenden Verknüpfungsfunktionen in solche für die Bildung gleichartiger, eine Signal gruppe bildender Ausgangssignale (S-H = Ausgangs signale homogener Struktur) und in solche für die Bildung von einzelnen Ausgangssignalen (S-IH = Aus gangssignale inhomogener Struktur) aufgeteilt wer den, 2. dass die zur Bildung von Ausgangssignalen (S-H) homo gener Struktur benötigten Logikschaltungen (z.B. LSx bis LSz) gleichmässig auf die vorgesehenen Halbleiterbausteine (z.B. HBI bis HBIV) verteilt sind, während die zur Bildung von Ausgangssignalen (S-IH) inhomogener Struktur benötigten Logikschal tungen (LSi1 bis LSin) auf allen Halbleiterbau steinen (HBI bis HBIV) in gleicher Weise vorge sehen sind und 3. dass steuerbare Auswahlschaltglieder (AW) unter den von den Logikschaltungen (LSi...) für die Bildung von Ausgangssignalen (S-IH) inhomogener Struktur gelieferten Steuersignalen je Halbleiterbaustein (3 ) eIne lunkQionsabhängige Auswahl (durch STCO) treffen und die jeweils gleichzeitig gebildeten Steuersignale an korrespondierenden Ausgängen der versc1 edenen Halbl2iterbausbeine als Ausgangssignale zur Verfügung stellen. 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Einstellung der Auswahlschaltglieder (AW) durch statische Signale (STCO) erfolgt und damit die von jedem Halbleiterbaustein (HB...) an vorgegebenen Ausgangsklemmen (A...) gelieferten Ausgangssignale (S-IH) festgelegt sind. 3. Schaltungsanordnung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass die von jedem Halbleiterbaustein (HB...) gleichermassen benötigten Eingangsvariablen jeweils parallel allen Halbleiterbausteinen an miteinander korrespondierenden Eingangsklemmen (E...) zugeführt werden, während für die übrigen, abhängig von der Einstellung der Auswahlschaltglieder (AW) jeweils benötigten Eingangsvariablen auf jedem Halbleiterbaustein (ehe...) eine Gruppe von miteinander korrespondierenden Eingangsklemmen (z.B. GP-I) vorgesehen ist, deren Anzahl der maximalen Anzahl der von einem der Halbleiterbausteine zusätzlich benötigten Eingangsvariablen entspricht und die mit den Eingängen aller entsprechenden Logikschaltungen (LSi,..) für die Bildung von Ausgangssignalen (5-IH) inhomogener Struktur verbunden sind. 4. Schaltungsanordnung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , dass übereinstimmende Verknüpfungsteile (z.B. EXT) für mehrere der Logikschaltungen (LSi1 bis LSi53 zur Ableitung von Ausgangssignalen inhomogener Struktur (z.B. ALUFO bis ALUF3 undVALUF) in einer einzigen Teil-Logikschaltung (T-LSi) zusammengefasst sind, der dte unterschiedlichen Rest Logikschaltungen nachgeschaltet sind. 5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, d a d u c h g e k e n n z e i c h n e t dass auf jedem Halbleiterbaustein (ehe...) wenigstens für eine Reihe von Eingangsvariablen (z.B. FO-F7) Zwischenspeicher (ZSP) vorgesehen sind 6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, d a d u rc h g e k e n n z e i c h n e t dass bei ausreichender Anzahl von Ausgängen je Halbleiterbaustein (HB...) gleichbedeutende Ausgangssignale (z.B. CIN) inhomogener Struktur von zwei der Halbleiterbausteine (z.B. HBII und HBIV) gleichzeitig abgegeben und einer Sicherungsüberwachung zugeleitet werden.

Inventors: KATSAROS, DAMIANOS, DIPL.-ING.
Applicants: SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN
Application year: 1981
Main classification: G06F3
IPC codes: G06F9, H03K19