MONOLITHIC INTEGRATED BUFFER INVERTER

Abstract: 1. Monolithic integrated inverter-buffer using enhancement- and depletion-mode insulated-gate field-effect transistors (E, D) and comprising an output stage (ES) consisting of two transistors (Q10, Q11) having their controlled current paths connected in series between ground and a supply voltage (VD ), the transistor (Q10) connected to the supply voltage (VD ) being a depletion-mode output transistor, characterized by the following features : - A first prestage (V1) consists of a first enhancement-mode load inverter (EI1) and a first depletion-mode load inverter (DI1), and a second prestage (V2) consists of a second enhancement-mode load inverter (EI2) and a second depletion-mode load inverter (DI2), with the load inverters connected between the supply voltage (VD ) and an auxiliary voltage (VB ) of opposite polarity, wherein a first depletion-mode transistor (Q6, Q6') in the first and second enhancement-mode load inverters (EI1, EI2) has its source and gate connected to the auxiliary voltage (VB ), wherein the depletion-mode transistor (Q8, Q8') in the first and second depletion-mode load inverters (DI1, DI2) is connected to the supply voltage (VD ), wherein the first depletion-mode transistors (Q6, Q6') are connected in parallel with the enhancement-mode transistors (Q7, Q7') in the first and second enhancement-mode load inverters (EI1, EI2), respectively, and wherein the gates of the enhancement-mode transistors (Q7, Q7'), whose sources are coupled to the auxiliary voltage (VB ), are connected to the drains, and their drains to the gates, of the enhancement-mode transistors (Q9, Q9') of the first depletion-mode load inverter (DI1) and the second depletion-mode load inverter (DI2), respectively ; - the output stage (ES) consists of a series combination of the depletion-mode output transistor (Q10), which is connected to the supply voltage (VD ), and a grounded depletion-mode output transistor (Q11), the gates of which are connected to the outputs of the first depletion-mode load inverter (DI1) and the second depletion-mode load inverter (DI2), respectively, and - the input (1) is connected either directly to the gate of the enhancement-mode transistor (Q5) of the first enhancement-mode load inverter (E11) and to that of the depletion-mode transistor (Q8') of the second depletion-mode load inverter (DI2), and through an inverter (2) to the gate of the enhancement-mode transistor (Q5') of the second enhancement-mode load inverter (EI2) and to that of the depletion-mode transistor (Q8) of the first depletion-mode load inverter (DI1) (Fig. 1), or directly to the gate of the enhancement-mode transistor (Q5) of the first enhancement-mode load inverter (EI1) and through the inverter (2) to the gate of the enhancement-mode transistor (Q5') of the second enhancement-mode load inverter (EI2), with the gate of the depletion-mode transistor (Q8) of the first depletion-mode load inverter (DI1) and the gate of the depletion-mode transistor (Q8') of the second depletion-mode load inverter (DI2) connected to the output of the respective depletion-mode load inverter (Fig. 2), or to the gate of the depletion-mode transistor (Q8) of the first depletion-mode load inverter (DI1) and to the gate of the enhancement-mode transistor (Q5') of the second enhancement-mode load inverter (EI2), with the gate of the enhancement-mode transistor (Q5) of the first enhancement-mode load inverter (EI1) and the gate of the depletion-mode transistor (Q8') of the second depletion-mode load inverter (DI2) coupled to the output of the second depletion-mode load inverter (DI2) (Fig. 3).

Description: Monolithisch integrierter Puffer-Inverter Die Erfindung betrifft monolithisch mittels Enhancementund Depletion-Isolierschicnt-Feldeffekttransistoren integrierte Puffer-Inverter nach dem Oberbegriff des Patentanspruchs 1. Derartige Puffer-Inverter sind in der US-PS 3 775 693 beschrieben. Sie eignen sich für die Integration entweder mit P-Kanal-Transistoren oder mit N-Ranal- Transistoren und haben die Eigenschaft, dass der Ausgang praktisch das Potential der Betriebsspannung annimmt, wenn der Enhancement-Transistor sperrt, so dass nur eine Betriebsspannungsquelle erforderlich ist. Ferner bleibt der Strombetrag während des Sperrvorgangs im Depletion-Transistor konstant, so dass sich ein schnelles Schalten ergibt, was immer erwünscht ist, da der Ausgang des Puffer-Inverters an weitere Schaltungsteile angeschlossen ist, die kapazitätsbehaftet sind, d.h. das absichtlich ein Kondensator vorgesehen ist oder dass die Eingangskapazität der Schaltungsteile oder deren Streukapazität nicht vernachlässigbar sind. Schnelles Schalten bedeutet also, dass der Puffer-Inverter diese Kapazität in vorgegebener Zeit auf- und/oder entladen kann. Bei einer gegebenen Verlustleistung zeigt die bekannte Schaltung zwar in diesem Sinne günstige Schalteigenschaften, insbesondere bei höheren Betriebsspannungen,sie wird jedoch nicht allen Anforderungen gerecht. Die im Anspruch gekennzeichnete Erfindung löst somit die Aufgabe, einen bezüglich Schaltgeschwindigkeit und/oder Kapazitätsbelastbarkeit verbesserten Puffer-Inverter anzugeben bei dem der Depletion Endtransistor sicher gesperrt wird. Anhand der Figuren 1 bis 4 der Zeichnung, die Schaltbilder verschiedener Ausführungsformen des Pufferinverters nach der Erfindung darstellen, wird diese nachstehend näher erläutert. In allen Figuren sind die Enhancement-Transistoren mit E und die Depletion-Transistoren mit T zusätzlich zu den übrigen Bezugszeichen markiert. In den Fig. 1 bis 3 enthält jede der Ausführungsformen zwei Vorstufen V1, V2, die jeweils aus einem ersten und einem zweiten Enhancement-Load-Inverter EI1, EI2 bzw. ersten und zweiten Depletion-Load-Inverter DI1, DI2 bestehen, die zwischen die Betriebs spannung und die Hilfsspannung VB VD von dazu entgegengesetzter Polarität geschaltet sind. Der Betrag der Hilfsspannung VB ist mindestens jeweils gleich der Gate-Sperrspannung (pinch-off-Spannung) der Depletion Endtransistoren Q10, Q11; sie beträgt bei N-Kanal-Transistoren somit etwa -3V. Die Enhancement-Load-Inverter EI1, EI2 bestehen aus den jeweiligen Enhancement-Transistoren Q5, Q5' und den an der Hilfsspannung VB liegenden Enhancement Transistoren Q7, Q7'. Diesen sind die Depletion-Paralleltransistoren Q6, Q6' parallelgeschaltet, deren Gate und Source mit der Hilfsspannung VB verbunden sind. Die beiden Depletion-Load-Inverter DI1, DI2 bestehen jeweils aus den an der Betriebs spannung VD liegenden Depletion Transistoren Q8, Q8' und den mit der Source an der Hilfsspannung V3 liegenden Enhancement-Transistoren Q9, Q9'. Die gesteuerten Strompfade der Depletion-Transistoren Q8, Q8' und Enhancement-Transistoren Q9, Q9' sind in Serie geschaltet und ihr gemeinsamer Verbindungspunkt ist ggf. der Puffer Inverterausgang. Darin und Gate der Enhancement-Transistoren Q7, Q9 bzw. Q7', Q9' sind nach Art eines Flipflops über Kreuz verbunden,das durch den Transistor Q5 bzw. Q5' gesteuert ist. Für die Ausführungsformen nach den Fig. 1 bis 3 gilt darüber hinaus, dass die jeweilige Endstufe ES aus einem an der Betriebsspannung VD liegenden Depletion-Endtransistor Q10 und einem am Schaltungsnullpunkt liegenden Depletion-Endtransistor Qil besteht, deren jeweiliges Gate am Ausgang des ersten bzw. des zweiten Depletion-Load-Inverters Dii, DI2 liegt. Die beiden Transistoren Q10, Q11 sind mit ihren gesteuerten Strompfaden in Serie geschaltet, ihr gemeinsamer Verbindungspunkt ist der Ausgang 6 des Puffer-Inverters, an den angeschlossen der gestrichelt gezeichnete Kondensator C als die erwähnte Kapazität gezeigt ist. Abweichend von diesen Gemeinsamkeiten liegt bei der Ausführungsform nach Fig. 1 der Eingang 1 des Puffer-Inverters direkt an dem Gate des Enhancement-Transistors Q5 des ersten Enhancement-Load-Inverters EI und dem des Depletion Transistors Q8' des zweiten Depletion-Load-Inverters DI2 sowie über einen Inverter 2 an dem Gate des Enhancement Transistors Q5' des zweiten Enhancement-Load-Inverters EI2 und dem des Depletion-Transistors Q8 des ersten Depletion Load-Inverters DI1. Bei der in Fig. 2 dargestellten Ausführungsform des Puffer Inverters liegt der Eingang 1 direkt am Gate des Enhancement Transistors Q5 des ersten Enhancement-Load-Inverters Ell und über den Inverter 2 am Gate des Enhancement-Transistors Q5' des zweiten Enhancement-Load-Inverters EI2, wobei das Gate des Depletion-Transistors Q8 des ersten Depletion Load-Inverters DI1 und das Gate des Depletion-Transistors Q8' des zweiten Depletion-Load-Inverters DI2 mit dem zugehörigen Ausgang verbunden ist. In der Ausführungsform eines Inverter-Puffers nach Fig. 3 liegt der Eingang 1 am Gate des Depletion-Transistors Q8 des ersten Depletion-Load-Inverters DI1 und am Gate des Enhancement-Transistors Q5' des zweiten Enhancement-Load Inverters EI2; dabei ist das Gate des Enhancement Transistors Q5 des ersten Ennancement-Load-Inverters EIl an den Ausgang des zweiten Depletion-Load-Inverters DI2 angeschlossen, an dem auch das Gate seines Depletion Transistors Q81 liegt. Der Inverter 2 nach Fig. 1 und 2 fehlt. Fig. 4 zeigt eine Ausführungsform des Puffer-Inverters die sich nicht nur bezüglich des Einganges sondern auch bezüglich der Endstufe und der Vorstufe V2von den Ausbildungsformen nach den Fig. 1 bis 3 unterscheidet. So ist in ihr der am Schaltungsnullpunkt liegende Depletion Endtransistor Q17 der Endstufe ES durch einen Enhancement Endtransistor Q11' ersetzt, Sie zweite Vorstufe V2 ist durch eine dem an der Betriebs spannung VD liegenden Depletion-Endtransistor Q10 zugeordnete erste Treiberstufe T1 und eine dem Enhancement-Endtransistor Q11' zugeordnete zweite Treiberstufe T2 ersetzt. Dabei besteht die erste Treiberstufe T1 aus einem zwischen der Betriebs spannung VD und der Hilfsspannung VB liegenden dritten Depletion Load-Inverter DI3, dessen Depletion-Transistor Q12 der mit seinem Gate am Ausgang des ersten Depletion-Load-Inverters Dli 1 angeschlossene zweite. Enhancement-Paralleltransi- stor Q14 parallelgeschaltet ist. Das Gate des Depletion-End transistors Q10 liegt am Ausgang1und das Gate des Enhancement-Transistors Q13 ist mit dem des Enhancement-Transistors Q9 des ersten Depletion-Loa-Inverters DI1 verbunden. Die zweite Treiberstufe T2 besteht aus einem zwischen der Betriebsspannung VD und dem Schaltungsnullpunkt liegenden vierten Depletion-Load-Inverter DI4, dessen Depletion Transistor Q15 ein dritter Enhanement-Paralleltransistor Q17 parallelgeschaltet ist Der eingang 1 des Puffer-Inverters nach Fig. 4 ist direkt mit dem Gate des Depletion Transistors Q8 des ersten Depletion-Load-Inverters DI1 und dem des Enhancement-Transistors Q16 des vierten Depletion-Load-Inverters DI4 verbunden. Über den Inverter 2 ist der Eingang 1 mit dem Gate des Enhancement-Transistors Q5 des ersten Enhancement-Load-Inverters EI1 und dem des Depletion-Transistors Q15 sowie dem des dritten Enhancement-Paralleltransistors Q17 des vierten Depletion-Load Inverters DI4 verbunden. Zur folgenden Erläuterung der Funktionsweise der in den Figuren 1 bis 4 gezeigten Ausbildungsbeispielen ist vorausgesetzt, dass diese mit positiver Logik arbeiten und aus N-Kanal-Transistoren bestehen, d.h. dass die Betriebsspannung VD positiv und die Hilfsspannung VB negativ ist. Zunächst wird die Funktionsweise des Ausblldungsbeispiels nach Fig. 4 erläutert. Ein am Eingang 1 anliegendes Binärsignal mit den beiden Zuständen H (der positivere der beiden BinärsignalzustGnde) bzw. L hat im allgemeinen einen Signalswing zwischen dem Potential des Schaltungsnullpunkts und dem der Betriebsspannung VD. mittels der Vorstufe V1 wird dieser Signalswing so verändert, dass er den Bereich zwischen der Hilfsspannung VB und der Betriebsspannung VD abdeckt. Dies ist erforderlich, um ein sicheres Sperren des Depletion-Endtransistors Q10 sicherzustellen. Ein am Eingang 1 anliegender H-Pegel steuert den Depletion-Transistor Q8 auf, so dass dieser in seinen Bereich guter Stromführung gelangt. Andererseits wird die Leitfähigkeit des Enhancement-Transistor Q5 durch den über den Inverter 2 in einen L-Pegel verwandelten H-Pegel am Eingang 1 herabgesetzt, so dass der Enhancement-Load-Inver- ter ES in diesem Betriebszustand einen hochohmigen Arbeitswiderstand aufweist. Das kräftige Durchsteuern des Depletion Transistors Q8 führt dazu, da3 an ihm nur eine geringe Spannung abfällt und somit der Ausgang des ersten Depletion i,ad-Inverter DI1 praktisch einen H-Pegel führt. Dieser erzeugt am Ausgang des Enhancement-Load-Inverters EI einen L-Pegel, der wiederum den Enhancement-Transistor Q9 gesperrt hält, so dass auch von diesem Transistor aus sich am Ausgang des ersten Depletion-Load-Inverters DI1 etwa ein X-Pegel einstellt.Der Enhancement-Transistor Q5 wirkt als Lastelement des Enhancement-Load-Inverter EI, wenn der Enhancement-Transistor Q7 leitend ist, dagegen wirkt der Enhancement-toad-Inverter EI als Source-Folger mit dem Depietion-Paralleltransistor Q6 als Lastelement/solange der Enhancement-Transistor Q7 gesperrt ist. Am Ausgang des ersten Depletion-Load-Inverters DI1 tritt somit ein Signalswing auf, dessen H-Pegel praktisch mit dem des Eingangssignals identisch ist, während dessen L-Pegel, im folgenden mit L' bezeichnet, niedriger als das Potential des Schaltungsnullpunkts liegt. Mit diesem Signalswing wird der Depletion-Endtransistor Q10 über die Treiberstufe T1 angesteuert. Dadurch wird erreicht, dass dieser Transistor sicher vom L'-Pegel gesperrt wird und sich be züglich der Endstufe ES somit ein möglichst ideales Gegentaktverhalten ergibt, was;mit dem Eingangssignal L-Pegel nicht der Fall wäre. Mittels der Treiberstufe T1 wird einerseits erreicht, dass der L'-Pegel am Ausgang des ersten Depletion-Load-Inverters DI1 noch näher an das Potential der Hilfsspannung V3 gebracht wird und dass andererseits dieser Inverterausgang besser an die Eingangskapazität des Depletion-Endtransistors Q10 angepasst ist. Die Steuerung des zweiten Depletion Load-Inverters D12 der Treiberstufe T1 erfolgt über das Gate des Enhancement-Transistors Q13, das mit dem Ausgang des Enhancement-Load-Inverters EI1 verbunden ist. Anderer seits ist der Enhancement-Paralleltransistor Q14 vom Ausgang des ersten Depletion-Load-Inverters DI1 gesteuert, wodurch erreicht wird, dass bei niedrigen Strömen im Depletion-Transistor Q12 die Schaltgeschwindigkeit sich nicht verschlechtert, d.h., wenn der Enhancement-Transistor Q13 durch einen L-Pegel an seinem Gate gesperrt wird und somit im Inverter nur ein geringer Strom fliesst, übernimmt der dann durch einen H-Pegel an seinem Gate gerade leitend gesteuerte Enhancement-Transistor Q14 die Aufladung der Gate-Kapazität des Depletion-Endtrarsistors Q10. In vergleichbarer Weise ist auch dem Enhancement-End- transistor Q11' die Treiberstufe T2 zugeordnet, die aus dem dritten Depletion-Load-Inverter DI3 besteht, dessen Depletion-Transistor Q15 der zweite Enhancemen.-Parallel- transistor Q17 parallelgeschaltet ist und der zwischen der Betriebsspannung VD und dem Schaltungsnullpunkt angeordnet ist. Das Gate des Enhancement-Transistors Q17 ist mit dem des Depletion-Transistors Q15 verbunden und wird vom Eingang 1 über den Inverter 2 angesteuert. Der Enhancement-Transistor Q16 des dritten Depletion-Load Inverters DI3 wird dagegen direkt vom Eingang 1 aus angesteuert. Somit bewirkt ein H-Pegel am Eingang 1 das Durchsteuern des Enhancement-Transistors Q16 bei gleichzeitigem Sperren des Enhancement-Paralleltransistors Q17 und einen Zustand geringer Stromführung im Depletion-Transistor Q15. Dadurch wird am Ausgang des dritten Depletion-Load-Inverters DI3 ein sehr niedriger L-Pegel erzeugt, der den Enhancement-Endtransistor Q11' sicher sperrt. Bei einem L Pegel am Eingang des Enhancement-Transistors Q16 dagegen werden die Transistoren Q15, Q17 stark durchgesteuert, so dass am Ausgang des dritten Depletion-Load-Inverters DS3 ein praktisch mit der Betriebsspannung VD identischer li-Pegel auftritt, der den Enhancement-Endtransistor Q11' sicher durchsteuert. In den Ausführungsbeispielen der Figuren 1 bis 3 ist zur Ansteuerung des am Schaltungsnullpunkt liegenden Depletion Endtransistors Q11 jeweils die zweite Vorstufe V2 vorgesehen, die, wie oben bereits dargelegt wurde, bezüglich der Art, der Anzahl und der Zusammenschaltung der einzelnen Bauelemente mit der ersten Vorstufe V1 identisch ist. Die drei Ausführungsbeispiele nach den Figuren 1 bis 3 unterscheiden sich hinsichtlich der Ansteuerung vom Eingang 1 aus. So dient das Eingangssignal beim Ausführungsbeispiel der Figur 1 in seiner invertierten und seiner nichtinvertierten Form zur Ansteuerung der Last-Transistoren Q5, Q5' des ersten und des zweiten Enhancement-Load-Inverters EI1, EI2 und der als dynamische Last-Transistoren betriebenen Depletion-Transistoren Q8, Q8'. In der ersten Vorstufe V1 wird der Enhancement-Transistor Q5 vom nichtinvertierten Eingangssignal, der entsprechende Enhancement-Transistor Q5' in der zweiten Vorstufe V2 dagegen vom invertierten Eingangssignal angesteuert, das auch den Depletion-Transistor Q8 in der Vorstufe V1 ansteuert, während das nichtinvertierte Eingangssignal in der Vorstufe V2 den Depletion Transistor Q8' ansteuert. Während in Fig. 1 somit eine vollständige dynamische Steuerung der Lasttransistoren vorliegt, ist in Fig. 2 im Gegensatz zur Fig. 1 nur vorgesehen, dass die Enhancement Transistoren Q5, Q5' in der ersten bzw. zweiten Vorstufe V7, V2 dynamische Lastelemente sind, während die Depletion Transistoren Q8, Q8' durch die erwähnte Verbindung ihres Gates mit dem entsprechenden Inverterausgang rein widerstandsgeschaltete Lastelemente sind. Die Figur 3 zeigt eine weitere Variante, bei der auf den Inverter 2 verzichtet werden kann, weil in der zweiten Vorstufe V2 der Depletion-Transistor Q8' ein rein widerstandsgeschaltetes Lastelement ist, der Depletion-Transistor Q8' dagegen ein vom Eingangssignal dynamisch betriebenes Lastelement ebenso wie der Enhancement-Transistor Q5' ist und weil die dynamische Ansteuerung des Enhancement-Transistors Q5 vom Ausgang des zweiten Depletion-Load-Inverters DI2 der zweiten Vorstufe V2 aus erfolgt. Die Wirkungsweise der beiden Vorstufen V1, V2 in den Ausführungsbeispielen der Figuren 1 bis 3 ist dem Prinzip nach dieselbe wie die der ersten Vorstufe V1 in Fig. 4, wie sie oben bereits beschrieben worden ist. Die zweite Vorstufe V2 liefert wegen ihrer sozusagen inversen Ansteuerung an ihrem Ausgang auch ein zum Ausgangssignal der ersten Vorstufe V1 inverses Ausgangssignal, so dass die Endstufe ES tatsächlich in reinem Gegentakt betrieben wird. Da der am Schaltungsnullpunkt liegende Depletion-Endtransistor Qil ebenfalls sicher gesperrt werden muss, ist die zweite Vorstufe V2 ebenfalls zwischen der Betriebsspannung VD und der Hilfsspannung VB angeordnet, so dass der am Ausgang des zweiten Depletion-Load-Inverters DI2 der zweiten Vorstufe V2 entstehende L'-Pegel auch diesen Transistor Q11 sicher sperren kann.

Claims: Patentansprüche 1. Monolithisch mittels Enhancement- und Depletion-Isolier schicht-Feldeffekttransistoren (E, D) integrierter Puffer-Inverter mit einer Endstufe (ES) aus zwei mit ihren gesteuerten Strompfaden in Serie zwischen den Schaltungsnullpunkt und eine Betriebsspannung (VD) ge schalteten Transistoren (Q10, Q11) bzw. (Qi0', Oil'), von denen der an der Betriebsspannung (VD) liegende ein Depletion-Endtransistor (Q10) ist, gekennzeichnet durch folgende Merkmale: - eine erste und eine zweite Vorstufe (V1, V2) besteht jeweils aus einem ersten und einem zweiten Enhancement Load-Inverter (EI1, EI2) bzw. ersten und zweiten De pletion-Load-Inverter (DI1, DI2), die zwischen der Betriebs spannung (VD) und einer Hilfsspannung (VB) von dazu entgegengesetzter Polarität liegen, wobei der Depletion-Transistor (Q6, Q6') des ersten bzw. des zweiten Enhancement-Load-Inverters (EI1, EI2) an der Hilfsspannung (VB) liegt, mit der auch sein Gate ver bunden ist, und der Depletion-Transistor (Q8, Q8') des ersten bzw. des zweiten Depletion-Load-Inver- ters (DI1, DI2) an der Betriebsspannung (VD) liegt und dem Enhancement-Trans; +or (Q7, Q7') des ersten bzw. zweiten Enhancement-Load-Inverters (EI1, EI2) ein jeweils erster Depletion-Parallel-Transistor (Q6, Q6') parallelgeschaltet ist und wobei das Gate des an der Hilfsspannung (VB) liegenden Enhancement-Transi stor (Q7, Q7') mit der Drain und dessen Drain mit dem Gate des Enhancement-Transistors (Q9, Q9') des ersten bzw. des zweiten Depletion-Load-Inverters (dz1, DI2) verbunden ist, - die Endstufe (ES) besteht aus einem an der Betriebs spannung (VD) liegenden Depletion-Endtransistor (Q10) und einem am Schaltungsnullpunkt liegenden Depletion Endtransistor (Qi 1), deren jeweiliges Gate am Aus gang des ersten bzw. des zweiten Depletion-Load Inverters (DI1, DI2), liegt und - der Eingang (1) liegt - - entweder direkt am Gate des Enhancement-Transistor (Q5) des ersten Enhancement-Load-Inverters (EI1) und dem des Depletion-Transistors (Q8') des zweiten De pletion-Load-Inverters (DI2) und über einen Inver ter (2) am Gate des Enhancement-Transistors (Q5') des zweiten Enhancement-Load-Inverters (EI2) und dem des Depletion-Transistors (Q8) des ersten -Depletion Load-Inverters (DI1) (Fig.1) -- oder direkt am Gate des Enhancement-Transistors (Q5) des ersten Enhancement-Load-Inverters (EI1) und über den Inverter (2) am Gate des Enhancement-Transi stors (Q5') des zweiten Enhancement-Load-Inverters (EI2), wobei das Gate des Depletion-Transistors (Q8) des ersten Depletion-Load-Inverters (DI1) und das Gate des Depletion-Transistors (Q8') des zweiten Deple tion-Load-Inverters (DI2) mit dem zugehörigen Aus gang verbunden sind (Fig. 2), -- oder am Gate des Depletion-Transistors (Q8) des er sten Depletion-Load-Inverters (DI1! und am Gate des Enhancement-Transistors (Q51) des zweiten Enhance ment-Load-Inverters tEI2), wobei das Gate des En hancement-Transistors (Q5) des ersten Enhancement Load-Inverters (EI1) an den Ausgang des zweiten De pletion-Load-Inverters (DI2) angeschlossen ist, an dem auch das Gate seines Depletion-Transistors (Q8r) liegt (Fig. 3.) 2. Puffer-Inverter nach Anspruch 1, gekennzeichnet durch folgende Merkmale: - der am Schaltungsnullpunkt liegende Depletion-End transistor (Q11) ist durch einen Enhancement-End transistor (Q11') ersetzt, die zweite Vorstufe (V2) ist durch eine dem an der Betriebs spannung (VD) liegenden Depletion-Endtransi stor (Q10) zugeordnete erste Treiberstufe (T1) und eine dem Enhancement-Transistor (all") zugeordnete zweite Treiberstufe (T2) ersetzt, die erste Treiber stufe (T1) besteht aus einem zwischen der Betriebs spannung (VD) und der Hilfsspannung (Vg) liegenden dritten Depletion-Load-Inverter (DI3), dessen De pletion-Transistor (Q12) ein mit seinem Gate am Ausgang des ersten Depletion-Load-Inverters (DI1) an geschlossener zweiter Enhancement-Paralleltransistor (Q14) parallelgeschaltet ist, wobei das Gate des Depletion Transistors (Q12) am Ausgang liegt und das Gate des Enhancement-Transistors (Q13) mit dem des Enhancement Transistors (Q9) des ersten Depletion-Load-Inverters (DI1) verbunden ist, - die zweite Treiberstufe (D2) besteht aus einem zwi schen der Betriebs spannung (VD) und dem Schaltungs nullpunkt liegenden vierten Depletion-Load-Inverter (DI4) dessen Depletion-Transistor (Q15) ein dritter En hancement-Paralleltransistor (Q17) parallelgeschal tet ist, und - der Eingang (1) ist direkt mit dem Gate des Depletion Transistors (Q8) des ersten Depletion-Load-Inver ters (dir) und dem des Enhancement-Transistors (Qi6) des vierten Depletion-Load-Inverters (dz4), dagegen über den Inverter (2) mit dem Gate des Enhancement Transistors (Q5) des ersten Enhancement-Load-Inver ters (EI1) und dem des Depletion-Transistors (Q15) und dem des dritten Enhancement-Paralleltransistors (Q17) des vierten Depletion-Load-Inverters (DI4) verbunden (Fig. 4).

Inventors: GOLLINGER, WOLFGANG, DIPL.ING, PERNYESZI, JOSEPH
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1981
Main classification: H03K19
IPC codes: H03K19