SEMI-CONDUCTOR FLOATING GATE MEMORY CELL WITH WRITE AND ERASE ELECTRODES

Abstract: 1. Floating-gate storage cell consisting of an n-channel field-effect transistor whose potentially floating gate electrode comprises a first electrode part which, for effecting the tunnel injections of electrons into the gate electrode (1), is coupled capacitively to a writing electrode (4), as well as a second electrode part of polycrystalline silicon which, for effecting the tunnel emissions of electrons from said gate electrode (1) during the erasing operation, is coupled capacitively to an erasing electrode (3), characterized in that moreover said gate electrode (1) is coupled capacitively to a programming electrode (2), that said writing electrode (4) is connected directly in a barrier-free contact to the drain zone (5) of the field-effect transistor, and that the coupling capacitance of said programming electrode (2) towards said gate electrode (1) is greater than that of said writing electrode (4) towards said gate electrode (1) and greater than that of said erasing electode (3) towards said gate electrode (1).

Description: Halbleiter-Speicherzelle Die Erfindung beschäftigt sich mit einer nicht-flüchtigen en Speicherzelle, die ein n-Kanal-Floating-Gate-Speichertransistor enthält, der elektrisch geschrieben oder gelöscht werden kann, wobei sowohl beim Schreiben als auch beim Löschen keine heissen Elektronen verwendet werden. Schreiben und Löschen erfolgt vielmehr durch eine Tunnel-Injektion bzw. -Emission von (kalten) Elektronen in die bzw. aus der potentialmässig schwebenden Gate Elektrode. Aus den Zeitschriften "Electronics" vom 13. September 1979 Seiten 39 und 40, und vom 11. Oktober 1979, Seiten 111 bis 116, war eine solche Speicherzelle bekannt, welche einen n-Kanal-Feldeffekttransistor enthält, dessen Gate Elektrode potentialmässig schwebend Elektrodenteile aus polykristallinem Silicium aufweist, die kapazitiv an eine aus polykristallinem Silicium bestehende Schreib-Elektrode und eine Lösch-Elektrode gekoppelt sind. Beim Schreiben und Löschen tunneln die Elektronen jeweils durch eine dünne durch thermische Oxidation auf Poly Silicium erzeugte Oxidschicht aus dem Poly-Silicium in eine darüberliegende leitende Schicht. Die bekannte Speicherzelle enhält ferner eine Flipflop Zelle mit sechs Feldeffekttransistoren, deren Inhalt im Bedarfsfall in die Halbleiter-Speicherzelle mit potentialschwebenden Gate-Elektrode geschrieben werden kann. Der Platzbedarf bei der bekannten Speicherzelle ist daher relativ gross. Die Erfindung geht von der bekannten Speicherzelle aus und betrifft somit eine Halbleiter-Speicherzelle nach dem Oberbegriff des Anspruchs 1. Aufgabe der Erfindung ist die Angabe einer Halbleiter Speicherzelle, welche eine wesentlich geringere Oberfläche erfordert als die bekannte. Diese Aufgabe wird erfindungsgemäss durch die im kennzeichnenden Teil des Anspruchs 1 angegebene Ausbildung gelöst. Vorzugsweise sind, wie bei der bekannten Speicherzelle, die Schreib-Elektrode über eine erste Isolierschicht aus einem durch thermische Oxidation auf der Schreib-Elektrode gewachsenen Oxidschicht kapazitiv mit der Gate-Elektrode und die Lösch-Elektrode über eine zweite Isolierschicht aus einem durch thermische Oxidation auf der Gate Elektrode 1 gewachsenen Siliciumoxid kapazitiv mit der Gate-Elektrode gekoppelt. Dies erleichtert ein Tunneln der Elektronen in die bzw. aus der Gate-Elektrode, wobei die Dicken der zu durchtunnelnden Isolierschichten angrenzend an die Gate-Elektrode zwischen 100 AE und 800 AE liegen. Aus Halbleiter-Speicherzellen nach der Erfindung lässt sich eine bitweise lösch bzw. schreibbare Speichermatrix mit besonders geringem Platzbedarf aufbauen. Zu diesem Zweck werden die Drain-Zonen und die Source-Zonen einer Spalte, wie bei den noch zu beschreibenden Ausführungsbeispielen ersichtlich, bzw. einer Reihe, zu je einem zusammenhängendem Zonenstreifen im Substrat zusammengefasst. Quer und isoliert dazu verlaufen die Programmier Leiterstreifen, an die die Programmier-Elektroden angeschlossen sind, und die Gateleitungs-Leiterstreifen, die mit den Löschelektroden elektrisch verbunden sind. Die aktiven Bereiche der einzelnen Halbleiter-Speicherzellen nach der Erfindung liegen von der betrachteten Speicherzelle aus gesehen somit jeweils in einem Rechteck, welches von den äusseren Rändern eines benachbarten Zonenstreifenpaares und einer Programmierleitung mit der benachbarten Gate-Leitung gebildet wird. Ein besonderer Vorteil ergibt sich dadurch, dass Flächenteile der Zonenstreifen und der Leitungen zur Unterbringung der aktiven Bereiche der einzelnen Speicherzellen ausgenutzt werden können. Die Gate-Elektrode, die Schreib-Elektrode und die unmittelbar unter der Schreib-Elektrode liegende Drain-Zone werden bei der Speicherzelle nach der Erfindung n-dotiert, vorzugsweise stark n-dotiert. Die Halbleiter-Speicherzelle nach der Erfindung wird im folgenden an Ausführungsbeispieinerläutert, welche anhand der Zeichnungen beschrieben werden, deren Fig. 1 einen Querschnitt der Speicherzelle nach der Erfindung zur Veranschaulichung des Ausbildungsprinzips zeigt, deren Fig. 2 das Prinzipschaltbild einer Vier-Bit Speichermatrix unter Verwendung von vier Halbleiter-Speicherzellen nach der Erfin dung veranschaulicht, deren Fig. 3 die Aufsicht auf eine Speicherzelle eines ersten Ausführungsbeispiels bedeutet, deren Fig. 4 die Aufsicht auf eine Speicherzelle eines zweiten Ausführungsbeispiels zeigt, deren Fig. 5 die Aufsicht auf eine Speicherzelle eines dritten Ausführungsbeispiels ist, deren Fig. 6, 7 und 8 Querschnittsansichten durch die Speicher zelle nach Fig. 5 entlang den dort ange gebenen Schnittlinien zeigen, deren Fig. 9 die Aufsicht auf eine Speicherzelle mit einem Lese-Feldeffekttransistor entsprechend einer Weiterbildung der Speicherzelle der Erfindung als viertes Ausführungsbeispiel veranschaulicht, deren Fig. 10 das Ersatzschaltbild der Speicherzelle nach Fig. 9 bedeutet, deren Fig. 11 schematisch in Schnittansicht ein fünftes Ausführungsbeispiel entsprechend einer Weiterbildung der Speicherzelle nach Fig. 9 betrifft, deren Fig. 12 zur Veranschaulichung einer Weiterbildung der Speicherzelle nach Fig. 11 dient und deren Fig. 13 in Aufsicht eine topologische Auslegung der Speicherzelle nach Fig. 11 zeigt. Anhand der Fig.1 wird im folgenden das Prinzip der Auslegung und die Funktionsweise der Speicherzelle nach der Erfindung erläutert. Zur Herstellung einer solchen Speicherzelle werden zunächst in bekannter Weise unter Anwendung der Photolithographie und eines Planardiffusionsprozesses die Source-Zone 9 und die Drain-Zone 5 in ein p-dotiertes Siliciumsubstrat 6 eindiffundiert. Auf dessen die diffundierten Zonen aufweisenden Oberflächenseite wird ein Dickoxid 11 aufgebracht. Darin wird zur Freilegung wesentlicher Oberflächenbereiche der Drain-Zone 5 und des Bereiches des Gate-Oxids 12 eine Öffnung geätzt. Daraufhin wird mit thermischer Oxidation das Gate-Oxid 12 hergestellt und die Drain-Zone 5 freigelegt. Anschliessend wird n-dotiertes polykristallines Silicium über die obere Oberflächenseite der Anordnung aufgebracht und aus der zusammenhängenden polykristallinen Siliciumschicht der über dem Gate-Oxid 12 herzustellende Teil der Gate-Elektrodel und die Schreib-Elektrode 4 herausgeätzt. Es erfolgt nun ein thermischer Oxidationsprozess zur Herstellung der ersten Isolierschicht 7 innerhalb der Schreib -Übergangsfläche in einer Dicke zwischen 100 AE und 800 E. In Verbindung mit der Gate-Elektrode 1 werden nun die weiteren Elektrodenteile hergestellt, welche zumindest unter der noch herzustellenden zweiten Isolierschicht 8, welche die Lösch-Übergangsfläche bildet, aus n-dotierten polykristallinem Silicium hergestellt werden, falls die Vorteile eines für Elektronen leicht von der Gate Elektrode 1 zur Lösch-Elektrode 3 durchtunnelbaren Über- gangs entsprechend der eingangs genannten Literaturstelle wahrgenommen werden. Zur Herstellung einer Halbleiter-Speicherzelle nach der Erfindung ist also grundsätzlich nur ein Aufbringungsprozess einer polykristallinen Silicium-Schicht unbedingt erforderlich, da lediglich die Schreib-Elektrode 4 und der unterhalb der Lösc#Elektrode 3 befindliche Elektrodenteil der Gate-Elektrode 1 aus polykristallinem Silicium bestehen muss, falls der bekannte Vorteil eines durch thermische Oxidation auf polykristallinem Silicium hergestellten und leicht zu durchtunnelnden Übergangs ausgenutzt werden soll. Die von der ersten Isolierschicht 7 gebildete Schreib-Übergangs fläche kann nämlich neben der von der zweiten Isolierschicht 8 gebildeten Lösch-Übergangsfläche unterschiedlich zur Fig. 1 angeordnet werden und die LöschElektrode 3 und die Programmierelektrode 2 können aus einem Metall bestehen. Nach dem Aufbringen der zweiten Isolierschicht 8 und einer dritten Isolierschicht 10 werden schliesslich die Programmier Elektrode 2 und die Löschelektrode 3 durch Aufdampfen und einen photolithographischen Ätzprozess hergestellt. Die Fig. 2 veranschaulicht die Anwendung von Speicherzellen nach der Erfindung in einer Vier-Bit-Speichermatrix. Darin werden unabhängig von der Grösse der Matrix spaltenweise die Source-Zonen 9 zu Source-Zonensteifen S und die Drain-Zonen 5 zu Drain-Zonenstreifen D zusammengefasst und in das Siliciumsubstrat 6 diffundiert. Die Programmierung der Speichermatrix gemäss der Fig. 2 erfolgt entsprechend der folgenden Tabelle eines Programmierbeispiels: EMI6.1 <tb> <SEP> 71 <SEP> <SEP> G1 <SEP> <SEP> F2 <SEP> G2 <SEP> S1 <SEP> <SEP> D1 <SEP> <SEP> S2 <SEP> D2 <tb> Lösche <SEP> T11 <SEP> und12: <SEP> <SEP> O <SEP> Up <SEP> O <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <tb> schreib <SEP> <SEP> "1" <SEP> <SEP> in <SEP> T11: <SEP> Up. <SEP> <SEP> Up <SEP> O <SEP> 0 <SEP> 0 <SEP> O <SEP> Up <SEP> <SEP> Up <tb> Lese <SEP> T11 <SEP> und <SEP> T12: <SEP> Ur <SEP> Ur <SEP> O <SEP> o <SEP> O <SEP> Ur' <SEP> O <SEP> Ur' <tb> Darin bedeuten Up=Programmierspannung, Ur= Lesespannung# i; Up; Zur'= effektive Lesespannung= Ur- A U und U¯= Spannungsabfall am Lastelement Die Topographie einer in einer solchen Speichermatrix verwendbaren Halbleiter-Speicherzelle nach der Erfindung zeigt die Fig. 3. Die nicht von Elektrodenteile bedeckten Teile der Zonenstreifen S1 und D1 einerseits und die nicht von den Leiterstreifen F1 und G1 bedeckten Teile von polykristallinen Siliciumschichten andererseits zeigen unterschiedliche Schraffuren. Die Programmier-Leiterstreifen F und die Lösch-Leiterstreifen G verlaufen quer zu den Source-Zonenstreifen S und den Drain-Zonenstreifen D. Auf der unmittelbar auf den Drain-Zonenstreifen D auf gebrachten Schreib-Elektrode 4 aus polykristallinem Silicium W ist innerhalb der Schreib-Übergangs fläche die erste Isolier schicht 7 durch thermische Oxidation erzeugt worden. Nach Herstellung des Gateoxids 12 wird anschliessend durch einen zweiten Aufbringungsprozess von polykristallinem Silicium die Gate-Elektrode 1 mit einem ersten Elektrodenteil 1' über der Schreib-Elektrode 4 und einem zweiten Elektrodenteil 1'' unterhalb der noch herzustellenden Löschelektrode oberhalb der zweiten Isolierschicht 8 hergestellt. Unter Anwendung herkömmlicher Oxidations-, Aufbringungs- und photolithographischer Ätzprozesse werden die dritte Isolierschicht 10 und die zweite Isolierschicht 8 durch thermische Oxidation innerhalb von Öffnungen eines Dickoxids hergestellt. Durch Aufdampfen und einem photolithographischen Ätzprozess werden anschliessend quer zu den Source-Zonenstreifen S und den Drain-Zonenstreifen D unter Anwendung eines Aufdampfprozesses und eines photolithographischen Ätzprozesses die Programmierleiterstreifen F welche die dritten Isolierschichten10 bedecken, und die Lösch-Leiterstreifen G,welche über die Lösch-Übergangs- flächen E verlaufen,erhalten. Die Fig.4 zeigt ein weiteres Ausführungsbeispiel der Halbleiter-Speicherzelle nach der Erfindung. Unterschiedlich zu der Halbleiter-Speicherzelle nach Fig. 3 sind nach der Fig. 4 sowohl die Lösch-Übergangsfläche E als auch die Schreib-Übergangs fläche W unter dem Lösch-Leiterstreifen G1 angeordnet. Die Herstellung der Source Zonenstreifen S und der Drain-Zonenstreifen D erfolgt wie bei allen Ausführungsbeispielen in bekannter Weise durch einen Planar-Diffusionsprozess. Die weitere Herstellung macht von zwei Aufbringungsprozessen von polykristallinem Silicium Gebrauch. Beim ersten Aufbringungsprozess werden die Schreib-Elektrode unmittelbar auf freigelegte Teile des Drain-Zonenstreifens D und die Gate-Elektrode 1 mit Teilen erzeugt, die unterhalb des Programmier-Leiterstreifens F1 mit der dritten Isolierschicht 10 die Programmier-Elektrode und innerhalb der Lösch-Übergangs- fläche E oberhalb der zweiten Isolierschicht 8 mit dem Lösch-Leiterstreifen G die Lösch-Elektrode bilden. Die Erzeugung der Isolierschichten und der Leiterstreifen erfolgt in bekannter Weise, wie bereits beschrieben. An den Leiterstreifen ist zum Zeichen, dass diese Leiterstreifen aus Metall hergestellt werden, das Symbol Al für Aluminium angebracht worden, da Aluminium das für Leiterstreifen in der Halbleitertechnik am häufigsten verwendete Material ist. Wiederum sind die von Elektrodenteilen nicht bedeckten Zonenbereic#und Teile aus polykristallinem Silicium unterschiedlich schraffiert, was auch für die übrigen Figuren gilt-. Die Fig. 5 zeigt nun in Aufsicht die Topographie einer Speicherzelle der Erfindung entsprechend eines dritten Ausführungsbeispiels, bei dem lediglich ein Aufbringungsprozess von polykristallinem Silicium erforderlich ist. Dieses Ausführungsbeispiel der Fig. 5 bis 8 kann daher in einer Standard-n-Kanal-Silicon-Gate-Technologie mit nur einem einzigen zusätzlich eingeschobenen Photoprozess und darauf folgender Dünnschicht-Oxidation der ersten Isolierschicht 7, der zweiten Isolierschicht 8 und der dritten Isolierschicht 10 gefertigt werden. Die Herstellung der Halbleiter speicherzelle gemäss den Fig. 5 bis 8 erfolgt, wie im folgenden Absatz beschrieben. Zunächst wird eine Oxidationsmaskierungsschicht aufgebracht, welche die Halbleiteroberfläche innerhalb der in der Fig. 5 angegebenen SDG-Linie gegen eine thermische Oxidation schützt. Nach der thermischen Oxidation, bei der das Dickoxid gebildet wird, wird das Gateoxid 12 im Gatebereich zwischen den als Ansätze der Source-Zonenstreifen S und Drain-Zonenstreifen D ausgebildeten Source-Zonen bzw. Drain-Zonen durch thermische Oxidation der dort freigelegten Halbleiteroberfläche erzeugt. Als Material der Oxidationsmaskierungsmaske kann Siliciumnitrid verwendet werden, welches durch heisse Phosphorsäure bei Verwendung einer Ätzmaskierung aus Siliciumoxid oder durch Plasma ätzung bei Verwendung einer Maskierung aus Photolack entfernt werden kann. Anschliessend wird der übrige Teil der Oxidationsmaskierungsmaske entfernt und über die oxidierte Hauptfläche der Anordnung eine polykristalline n-dotierte Siliciumschicht aufgebracht. Aus dieser werden die Gate Elektrode 1mit ihren Ansätzen und die Schrei##ektrode 4 herausgeätzt. Es erfolgt nun ein n-dotierender Diffusionsprozess, vorzugsweise unter Verwendung von Phosphor als Dotierungsmittel, wodurch die Source-Zonenstreifen S und die Drain-Zonenstreifen D und unter der als Diffusionsquelle wirksamen Schreib-Elektrode 4 ein Zonenbereich 15 gebildet wird; Nach Freilegung der entsprechenden Bereiche des polykristallinem Siliciums durch einen photolithographischen Ätzprozess werden dann, wie bereits erwähnt, innerhalb der Löschübergangsfläche E die zweite Isolierschicht 8, innerhalb der Schreib-Übergangsfläche W die erste Isolierschicht 7 und die dritte Isolierschicht 10 erzeugt. Es werden nun eine erste Fremdoxidschicht 13 aufgebracht und auf photolithographischem Wege Kontaktierungsöffnungen zu den Gate-Elektroden 1 einerseits und den Schreib-Elektroden 4 andererseits hergestellt. Anschliessend wird über die Hauptfläche der Anordnung eine Metallschicht, insbesondere aus Aluminium, aufgedampft und auf photolithographischem Wege ein Metallmuster erzeugt, welches die Lösch-Leiterstreifen G, die Programmier Leiterstreifen F und die Verbindungsstreifen 16 zwischen den Gate-Elektroden 1 einerseits und den Schreib-Elektroden 4 andererseits enthält. Schliesslich wird über die Hauptfläche der gesamten Anordnung als Schutzschicht die zweite Fremdoxidschicht (Silox) aufgebracht. Die Fig. 9 zeigt in Aufsicht in Weiterbildung der Speicherzelle nach der Erfindung die Topographie einer Speicherzelle, die auf der Source-Seite des Speichertransistors noch einen Enhancement-Lese-Feldeffekttransistor Tr, aufweist, der mit dem Speichertransistor in Serie liegt und dessen Steuer-Elektrode mit dem Programmier-Leiterstreifen F bzw. mit der Programmier-Elektrode verbunden ist. Dieser Lese-Isol#schicht-Feldeffekttransistor Tr macht es möglich, beim Löschen den Speichertransistor bis in den Verarmungs-Betrieb zu fahren, ohne Fehler beim Auslesen der Speichermatrix befürchten zu müssen. Der zusätzliche Lese-Isolierschicht-Feldeffekttransistor Tr garantiert auch in diesem-Fall die Unterbrechung der Strecke zwischen dem Source-Zonenstreifen S und dem Drain-Zonenstreifen D in allen nicht-adressierten Speicherzellen der adressierten Spalte, was für ein einwandfreies Lesen unabdingbar ist. Die Herstellung der Speichermatrix mit Speicherzellen gemäss der Fig. 9 erfolgt in gleicher Weise'wie anhand der Figuren 6 bis 8 beschrieben. Die Steuer-Elektroden der Lese-Isolierschicht-Feldeffekttransistoren Tr werden gleichzeitig mit der Gate-Elektrode 1 und der Schreib Elektrode 4 hergestellt. Die Fig. 10 zeigt das Ersatzschaltbild einer 2x2-Bit-Matrix mit vier Halbleiter Speicherzellen nach der Fig. 9 auf und stellt im Hinblick auf den vorstehend erwähnten Vorteil eine bevorzugte Verwendungsform einer Speicherzelle nach der Erfindung dar. Die.Fig. 11 und 12 veranschaulichen in Querschnittsansicht platzsparende Weiterbildungen der Halbleiterspeicherzelle nach Fig. 9. Die Platzersparnis kommt dadurch zustande, dass die zwischen der Steuer-Elektrode Sdes Lese-Isolierschicht-Feldeffekttransistors Tr und der Gate Elektrode 1 im Halbleiterkörper liegende Zone nach Art eines Zweifach-Gate-Feldeffekttransistors entfällt und dieser Feldeffekttransistor Tr durch eine überlappende Gate-Elektrode mit dem Speichertransistor "verschmolzen" worden ist. Man kann diese Speicherzelle gemäss der Fig. 11 mit den schraffierten Elektrodenteilen aus polykristallinem Silicum zwar unter Anwendung von drei aufeinander folgenden Aufbringprozessen von polykristallinem Silicium realisieren; zur Wahrnehmung des Eingangs erwähnten Effektes eines erleichterten Tunnelns von einem polykristallinem Silicium Elektrodenteil durch eine darauf durch thermische Oxidation aufgebrachte erste Isolierschicht 7 bzw. zweite Isolierschicht 8 ist es jedoch nur erforderlich, die Schreib Elektrode 4 und der unter der Lösch-Elektrode 3 liegende Elektrodenteil der Gate-Elektrode 1 aus polykristallinem Silicium herzustellen, so dass auch bei der Speicherzelle gemäss der Fig. 11 zur Herstellung ein Aufbringprozess von n-dotiertem polykristallinem Silicum erforderlich ist. Bei einer weiteren Verkleinerung der Halbleiter-Speicherzelle nach der Erfindung muss jedoch auf die Verbindungsstreifen 16 zwischen der Schreib-Elektrode 4 und der Gate Elektrode 1 verzichtet werden, weil die dazu erforderlichen Kontaktierungsöffnungen einen Mindestplatz beanspruchen. Die Topographie gemäss der Fig. 13 einer Speicherzelle gemäss der Fig. 11 für besonders geringen Platzbedarf ohne solche Verbindungsstreifen macht daher ein mehrmaliges Aufbringen von polykristallinem Silicium erforderlich. Zur Einstellung der Kanallänge werden vor dem Aufbringen der Nitridmaskierungsschicht innerhalb der SDG-Linie in die Oberfläche des Substrats n+-dotierte Zonen 17 unter Anwendung eines Planardiffusionsprozesses eindiffundiert. Zur Herstellung der Schreib-Elektrode 4 erfolgt ein erster Prozess zum Aufbringen von polykristallinem Silicium und zur Herstellung der Gate-Elektrode 1 ein zweiter Aufbringungsprozess von polykristallinem Silicum. Der Programmier-Leiterstreifen kann entweder aus einem Metall oder aus polykristallinem Silicium hergestellt werden. Die Ausführungsform gemäss der Fig. 12 in gleicher Querschnittsansicht wie die Fig. 11 veranschaulicht, wie bei geringstem Flächenbedarf die für das Programmieren und Löschen wichtigen Flächenverhältnisse zwischen der durch die dritte Isolierschicht 10 gegebenen Kapazität der Programmier-Elektrode, der Schreib-Übergangsfläche W und der Lösch-Obergangsfläche E eingehalten werden können. Bei dieser Ausführungsform ist über Elektrodenteile der Gate-Elektrode 1 auf Teilen der Programmier-Elektrode 2 eine Isolierschicht 10' und darauf eine Leitschicht 2' angeordnet, welche mit der Gate-Elektrode 1 kontaktiert ist. Die Ausführungsform gemäss der Fig. 12 macht es daher bei geringstem Flächenbedarf möglich, die Kapazität zwischen der Programmier-Elektrode 2 und der Gate-Elektrode 1 genügend gross zu machen, sowohl gegenüber der Kapazität zwischen der Lösch-Elektrode 3 und der Gate-Elektrode 1 als auch gegenüber der Kapazität zwischen der Schreib Elektrode 4 und der Gate-Elektrode 1. Die Koppelkapazität der Programmier-Elektrode 2 mit der Gate-Elektrode 1 sollte nämlich grundsätzlich bei der Speicherzelle nach der Erfindung mindestens viermal grösser sein als die der Schreib-Elektrode 4 mit der Gate-Elektrode oder auch die der Lösch-Elektrode 3 mit der Gate-Elektrode. Diese Bedingung ist bei einer Speicherzelle nach der Fig, 12 auch bei wesentlich grösseren Kapazitätsverhältnissen bei geringem Flächenbedarf realisierbar. Beim Programmieren dient die Programmier-Elektrode als eine Art von Bootstrap-Kapazität zur Gate-Elektrode 1 und bestimmt jeweils das Potential derselben. Die dritte Isolierschicht 10 als Dielektrikum dieser Kapazität kann aufgrund der die Kapazitätsverhältnisse bestimmenden Flächenverhältnisse aus dem gleichen Material in der gleichen Dicke wie die der ersten Isiierschicht 7 und die der zweiten Isolierschicht 8 bestehen, da entsprechend den Flächenverhältnissen an der dritten Isolierschicht eine wesentlich geringere Spannung abfällt, so dass ein Tunneln von Ladungsträger durch die dritte Isolierschicht 10 ausgeschlossen wird. Ein Vorteil der Halbleiter Speicherzelle nach der Erfindung liegt darin, dass die Programmier- und Lesespannung gleich gross und bei relativ niedrigen Spannungen, beispielsweise bei 12 Volt, sein können. Eine günstige Wirkung auf die Degradation der Speicherzelle wird dadurch erreicht, dass die Tunnelinjektionen ausserhalb der Kanalzone stattfindet. 7 Blatt Zeichnung mit 13 Figuren

Claims: Patentansprüche 1. Floating-Gate-Speicherzelle, bestehend aus einem n-Kanal-Feldeffekttransistor, dessen potentialmässig schwebende Gate-Elektrode einen ersten Elektrodenteil welche für die Tunnel-Injektionen von Elektronen in die Gate-Elektrode (1) kapazitiv an eine Schreib Elektrode (4) angekoppelt ist, und einen zweiten Elektrodenteil aus polykristallinem Silicium aufweist, der für die Tunnel-Emissionen von Elektronen aus der Gate-Elektrode (1) beim Löschen kapazitiv an eine Lösch-Elektrode (3) gekoppelt ist, dadurch gekennzeichnet, dass die Gate-Elektrode (1) kapazitiv an eine Programmier-Elektrode (2) gekoppelt ist, dass die Schreib-Elektrode (4) direkt im sperr freien Kontakt mit dem einkristallinen Silicium substrat (6) der Drain-Zone (5) verbunden ist und dass die Koppelkapazität der Programmier-Elektrode (2) zur Gate-Elektrode (1) grösser ist als die der Schreib-Elektrode (4) zur Gate-Elektrode (1) und die der Lösch-Elektrode (3) zur Gate-Elektrode (1). 2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Schreib-Elektrode (4) über eine erste Isolier schicht (7) auf einem durch Oxidation auf der Schreib Elektrode (4) gewachsenem Siliciumoxid kapazitiv mit der Gate-Elektrode (1) und die Lösch-Elektrode (3) über eine zweite Isolierschicht (8) aus einem durch Oxidation auf der Gate-Elektrode (1) gewachsenem Silicium oxid kapazitiv mit der Gate-Elektrode (1) gekoppelt sind. 3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass die Dicke der ersten Isolierschicht (7) und die 0 der zweiten Isolierschicht (8) zwischen 100 AE und 0 800 AE liegen. 4. Speicherzelle nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Drain-Zone (5) und eine Source-Zone (9), welche mit weiteren Drain-Zonen bzw. weiteren Source-Zonen weiterer Speicherzellen einer Speichermatrix in Form von zusammenhängenden und parallel zueinander verlaufenden Zonenstreifen (Sp) für jede der Drain-Zonen bzw. jeder der Source Zonen ausgebildet sind. 5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, dass zwischen der Source-Zone und dem Source-Zonen streifen (S) je ein Lese-Isolierschicht-Feldeffekt transistor (Tr) in Serie angeordnet ist, dessen Steuer Elektrode mit der Programmier-Elektrode (2) kontaktiert ist. 6. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, dass zwischen den Source-Zonenstreifen (S) und der Gate-Elektrode (1) auf einem Teil des Gate-Oxids ein Programmierelektrodenteil (2; ) verläuft, der die Steuerelektrode des Lese-Isolierschicht-Feldeffekt transistors bildet. 7. Speicherzelle nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Lösch-Elektrode (3) und die Programmier-Elektrode (2) von zwei parallel zueinander und rechtwinklig zu den Drain-Zonen (D) sowie zu den Source-Zonen (S) verlaufenden Leiterstreifen (fig) über der zweiten Isaierschicht (8) bzw. einer dritten Isolier schicht (10) gebildet sind. 8. Speicherzelle nach einem der Ansprüche 1 bis 7,dadurch gekennzeichnet, dass die Lösch-Elektrode (3) und die Programmier-Elektrode (2) aus Metall bestehen. 9. Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, dass die Lösch-Übergangsflache (E) der Lösch-Elektrode (G) unter der Lösch-Elektrode (G) und die Schreib-Übergangs- fläche (W) der Schreib-Elektrode (4) in dem nicht von der Schreib-Elektrode (4) und der Lösch-Elektrode (G) bedeckten Bereich zwischen diesen Elektroden angeordnet sind. 10. Speicherzelle nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass sowohl die Gate-Elektrode (1) als auch die Schreib-Elektrode (4) sowie die unmittelbar unter der Schreib-Elektrode (4) liegende Drain-Zone (5) an der Oberfläche des einkristallinen Substrats (6) n-dotiert sind. 11. Speicherzelle nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass über Elektrodenteilen der Gate Elektrode (1) auf Teilen der Programmier-Elektrode (2) eine Isolierschicht (10') und darauf eine Leitschicht (2') angeordnet sind, woche mit der Gate-Elektrode (1) kon taktiert ist. 12. Speicherzelle nach einem der Ansprüche 1 bis 11, dadurch sowohl gekennzeichnet, dass die Koppelkapazität der Programmier Elektrode (2) zur Gate-Elektrode (1) mindestens vier mal grösser als die der Schreib-Elektrode (4) zur Gate Elektrode (1) als auch die der Lösch-Elektrode (3) zur Gate-Elektrode (1).

Inventors: ADAM, FRITZ GUNTER DR. RER.NAT. DIPL.-PHYS., Adam, Fritz Günter Dr. rer.nat. Dipl.-Phys.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1981
Main classification: G11C11
IPC codes: G11C17, H01L21, H01L29, G11C16