DEMODULATOR FOR CONTINUOUS-PHASE MODULATED SIGNALS, AND TRANSMISSION SYSTEM INVOLVING SUCH A DEMODULATOR

Abstract: 1. Demodulator of signals modulated in accordance with a continuous phase modulation for the transmission of binary data at a rhythm F, characterized in that it comprises : - means (600) for the determination and sampling of the phase of the modulated signal ; - means (700) for the determination of a value (ai ) of a bit from the phase values of two successive samples ; - means (13) for estimation of the value of the value of the bit (a'i ) that has been most probably transmitted, as a function of the phase values of two successive samples (phi i-1 , phi i ) received for this bit, these phase values being corrected by means of stored data being characteristic of the average effects of the distortion on the phase corresponding to sequences of p bits (p being a fixed integer equal to or exceeding 2) the first bit of which is formed by the preceding bit (a i-1 ) ; - means (12) for the estimation of these characteristic data, and determining for each sample the difference between the phase (phi i ) determined by the means (600) for the determination and sampling of the phase of the modulated signal and a theoretical phase (theta i ) computed from the theoretical phase (theta i-1 ) computed for the preceding sampling and from the value (ai-1 ) of the preceding bit, the latter being determined by the means (700) for the determination of the value of a bit, from the phase values of two successive samples, said means estimating, from the thus determined distortion values, data which are characteristic of the average effects of the distortion on the phase for all possible sequences of p bits, and storing these characteristic data.

Description: DE MODULATEUR DE SIGNAUX MODULES SUIVANT UNE MODULATION DE PHASE CONTINUE ET SYSTEME DE TRANSMISSION COMPORTANT UN TEL DEMODULATEUR La présente invention concerne les démodulateurs de signaux modulés suivant une modulation de phase continue et les systèmes de transmission comportant de tels démodulateurs, en particulier les systèmes de transmission de données binaires utilisant des canaux peu fiables à cause des nombreuses perturbations qui affectent la transmission. Un canal troposphérique, par exemple, occasionne des interférences entre les données, ce qui détériore la démodulation. Ces interférences sont dues à une propagation des signaux suivant des trajets différents. Actuellement pour effectuer une démodulation adaptée aux caractéristiques du canal, il est connu d'utiliser un filtre transverse suivi d'un démodulateur classique défini pour la réception de signaux provenant d'un canal sans distorsion. Le filtre transverse permet de regénérer le signal original (en amplitude, en phase et en fréquence) et de réaliser l'adaptation, c'est-à-dire de corriger les distorsions subies par le signal au cours de la transmission. Cette méthode connue présente les deux inconvénients suivants: - Lors d'un évanouissement temporaire et sélectif du niveau moyen des signaux reçus dû à des variations dans le temps des conditions de propagation, le gain du filtre transverse est augmenté pour les fréquences affaiblies ce qui apporte une dégradation du rapport signal sur bruit global. - La correction de distorsion s'applique sur le signal émis alors que pour une modulation à variation continue de phase, l'information utile n'est contenue que dans un seul paramètre: ia phase. Par ailleurs il est connu (brevet US 4 163 209) de déterminer le niveau logique représenté par l'amplitude d'un signal, soumis à des distorsions, en comparant cette amplitude à un seuil calculé en faisant la moyenne de deux valeurs d'amplitude stockées en mémoire et qui sont les valeurs moyennes des amplitudes de signaux reçus correspondant aux deux niveaux logiques possibles. D'autre part ces valeurs moyennes, pour un bit donné, dépendent de la valeur du bit précédent et de la valeur du bit suivant. Elles sont déterminées en transmettant une séquence d'initialisation connue, puis mises à jour périodiquement pour évoluer en même temps que les caractéristiques du canal de transmission. D'autre part il est connu de transmettre des données logiques par une modulation de phase continue et de réaliser une démodulation de cette phase par un calcul de convolution, celui-ci constitue un traitement complexe, mais est considéré jusqu'à présent comme la démodulation optimale. Le démodulateur de la présente invention permet de remédier à ces inconvénients, tout en obtenant des résultats supérieurs. Selon l'invention, un démodulateur de signaux modulés suivant une modulation de phase continue pour la transmission, à un rythme F, de données binaires, est caractérisé en ce qu'il comporte des moyens de détermination et d'échantillonnage de la phase du signal modulé; des moyens de détermination d'une valeur d'un bit d'après les valeurs de la phase; des moyens d'estimation de la valeur de bit la plus probablement transmise, en fonction des valeurs de phase reçues pour ce bit et en fonction de données mémorisées caractéristiques des effets moyens de la distorsion sur la phase pour toutes les séquences de p bits possibles (p entier, fixé, supérieur ou égal à 2), ces données étant mises à jour périodiquements, pour suivre Pévolution de la distorsion, par des moyens d'estimation de ces données caractéristiques des effets de la distorsion L'invention sera mieux comprise et d'autres caractéristiques appa raîtront à Paide de la description ci-après et des figures s'y rapportant sur lesquelles: : - la figure 1 représente un mode de réalisation du démodulateur selon l'invention; - les figures 2, 3 et 4 représentent des éléments du démodulateur selon l'invention; - les figures 5 et 6 représentent des courbes de phase permettant de mieux comprendre le fonctionnement du dispositif selon l'invention. Sur les figures 1, 2, 3 et 4, les dispositifs de synchronisation précise, relevant de la technologie courante, n'ont pas été représentés en vue de rendre les dessins plus clairs et de simplifier l'exposé. L'exemple de réalisation qui va être décrit s'applique à un démodulateur d'un signal modulé suivant la modulation M.S.K. ("Minimum Shift Keying" en littérature anglo-saxonne), à variation linéaire de phase, mais le principe est valable pour toute modulation à variation continue de phase. I1 est rappelé que la modulation M.S.K. consiste à associer à chaque intervalle de temps de durée T, un bit à transmettre dont la valeur est fonction de la variation de la phase du signal modulé pendant l'intervalle de temps associé. Ainsi, pour une valeur de bit égale à +1, la phase du signal augmentera de +32 et pour une valeur de bit égal à -1, la phase du signal diminuera de - 7( 2 Un exemple de courbe de phase théorique d'un signal modulé en M.S.K. est donné sur la figure 5. A partir d'un instant to, il est noté pour chaque intervalle de temps de durée T la valeur du bit ai associé (i variant de 1 à ri, n entier positif). Le principe de démodulation mis en oeuvre par le démodulateur selon l'invention consiste à mesurer et échantillonner la phase du signal modulé reçu, à déterminer le sens de variation de la phase de ce signal pendant chaque intervalle de temps de durée T associé à chaque bit, et à en déduire une estimation du bit transmis. Si la transmission était faite sans distorsions il suffirait de déterminer le sens de variation de la phase reçue pour connaître la valeur exacte exacte b. du i bit. En fait il y a toujours plus ou moins de distorsion, c'est pourquoi le dispositif selon l'invention fonctionne différemment selon deux cas: - si la valeur absolue de la variation de phase ' i est ième supérieure à un seuil Sw, une valeur ai du ileme bit est déduite directement du signe de ## i et est considérée comme certaine. Par exemple: A 4 =.1 rs i < 4ai ai - si la valeur absolue de la variation de phase ## i est inférieure au seuil S', à cause de la distorsion, une valeur ai du bit, déduite directement du signe de ti57 i est considérée comme douteuse. Le dispositif calcule alors une valeur estimée la plus probable, a'p en corrigeant la variation de phase tti, d'une valeur de distorsion stockée en mémoire et qui est fonction de trois bits : le bit douteux, celui qui précède et celui qui suit le bit douteux considéré. I1 a quatre valeurs de distorsion possibles puisque le bit précédent est supposé connu et certain. La table des valeurs de distorsion, stockée en mémoire, est initialisée et remise à jour en estimant la valeur de la distorsion dans les cas où la valeur du bit n'est pas douteuse. Une telle correction des distorsions de phase est avantageuse non seulement pour éliminer les distorsions dues à la propagation et à la dérive des oscillateurs mais aussi pour éliminer les distorsions dues aux filtres, ce qui permet de filtrer plus efficacement le bruit sans augmenter le taux d'erreur sur les bits. La structure générale d'un démodulateur mettant en oeuvre le principe explicité ci-dessus est représentée sur la figure 1. Sur cette figure, est représentée une borne d'entrée 1 destinée à recevoir un signal modulé suivant la modulation M.S.K. et couplé à la première entrée d'un comparateur de phase 2 dont la deuxième entrée et la sortie sont respectivement reliées à un oscillatéur local 51 et à la première entrée d'un échantillonneur 3. La sortie de cet échantillonneur 3 est couplée à travers un convertisseur analogique-numérique 4 à l'entrée d'une porte 5 dont l'entrée de commande est connectée à une sortie 109 de moyens d'asservissement 8. Une entrée 108 de ces moyens d'asservissement 8 est reliée à la sortie du convertisseur analogique-numérique 4. En outre, les moyens d'asservissement 8 comportent une sortie 110 couplée, à travers un circuit d'horloge 9, à rentrée d'horloge de l'échantillonneur 3, à l'entrée d'horloge du convertisseur analogique-numérique 4 et à une entrée 105 des moyens d'asservissement 8. La sortie de la porte 5 est reliée à la première entrée d'un soustracteur 6 et à rentrée d'un dispositif à retard 10 de retard T, T étant la période des bits. La seconde entrée et la sortie du soustracteur 6 sont respectivement reliées à la sortie du dispositif à retard 10 et à la première entrée d'un comparateur Il. Ce comparateur 11 comporte une deuxième entrée destinée à recevoir une valeur de seuil S'. Un compara teur 7 possède une première entrée reliée à la sortie du soustracteur 6 et une deuxième entrée recevant une valeur fixe 0, et une sortie. Des moyens 12 d'estimation de la distorsion de la phase et des moyens 13 d'estimation de la valeur de bit la plus probablement transmise comportent chacun: une entrée, respectivement 100 et 118, couplée à la sortie du comparateur 7; une entrée, respectivement 104 et 107, couplée à la sortie du comparateur 11; et une entrée, respectivement 101 et 119, couplée à la sortie de la porte 5. Les moyens 12 d'estimation de la distorsion de la phase, possèdent une entrée reliée à la sortie 109 des moyens d'asservissement 8, et une sortie reliée à une entrée 103 des moyens 13 d'estimation de la valeur du bit la plus probable. Ceux-ci comportent une entrée 106 reliée à la sortie du soustracteur 6, et une sortie 84 qui est reliée à une première entrée de moyens de sélection 80 dont une seconde entrée est couplée à la sortie du comparateur 7 à travers un dispositif à retard 83, de retard n.T. La sortie des moyens de sélection 80 est reliée à une borne de sortie 14, qui constitue la sortie du démodulateur. Une entrée de commande des moyens de sélection 80 est reliée à la sortie du comparateur 11 à travers un dispositif à retard 82, de retard n.T. Le comparateur de phase 2, ltéchantillonneur 3, l'oscillateur local 51, le convertisseur analogique-numérique 4, les moyens d'asservissement 8, le circuit d'horloge 9 et la porte 5 forment des moyens 600 de détermination et d'échantillonnage de la phase du signal. De même, le dispositif à retard 10, le comparateur 6 et le comparateur 7 constituent des moyens 700 d'évaluation de la valeur du bit reçu. Les moyens 600 de détermination et d'échantillonnage de la phase du signal, fournissant, à la fréquence des bits F, par la porte 5 une valeur ème de phase i' correspondant au ieme bit reçu. Grâce aux moyens d'asservissement 8 la fréquence d'échantillonnage reste rigoureusement synchronisée sur la fréquence des bits, quel que soit les fluctuations de celle-ci, ce qui permet de limiter l'échantillonnage à un échantillon par bit, et simplifie ainsi le traitement des données reçues. Une détermination, appelée prédémodulation, du sens de la varia tion de la phase pendant chaque intervalle de temps T = 1 est ensuite F effectuée à l'aide des moyens 700 d'évaluation de la valeur du bit reçu. Le soustracteur 6 délivre, à chaque instant t + iT, la valeur L i de la variation de phase du signal d'entrée depuis l'instant t + (i- 1)T. Le comparateur 7 compare cette valeur à 0 et délivre un "1" logique si cette valeur est positive et un "-1" logique si cette valeur est négative; le "1" logique correspond à une estimation de la variation de phase égale à +t2, c'est-à-dire à une estimation de la valeur du bit reçu égale à 1, le "-1" logique correspond à une estimation de la variation de phase égale à ¯ Afin de déterminer si l'estimation effectuée par le comparateur 7 est sûre (cas non douteux) ou bien erronée (cas douteux), le comparateur 11 effectue une comparaison de la valeur \ |##i| par rapport à un seuil fixe S', qui est inférieur àl2r. La valeur du seuil est choisie en fonction du 2 taux de bits douteux que peut traiter le dispositif. Si le nombre de bits jugés douteux est trop grand, le dispositif n'a pas le temps de faire les calculs nécessaires pour traiter tous ces bits douteux. Ces calculs sont faits en parallèle avec la réception des bits non douteux; s'il y a par exemple 1% de bits douteux, le traitement d'un de ces bits douteux doit être réalisé en temps moyen plus petit que 100.T. Si la variation de phase |##i| est supérieure à S', la prédémodulation effectuée par le comparateur 7 est considérée comme correcte, le comparateur 11 délivre alors sur sa sortie un signal de commande, D. = 0 pour valider les moyens d'estimation 12 de la distorsion. Après avoir été retardé de n.T par le dispositif à retard 82, ce signal de commande est aussi utilisé pour commander les moyens de sélection 80 afin qu'ils délivrent la valeur de bit ai n' non douteuse, présente sur la sortie du dispositif à retard 83, de retard n.T. Cette valeur de bit correspond à la valeur qui a été estimée par le comparateur 7 et qui a été considérée comme correcte par le comparateur 11. Les retards n.T apportés par les dispositifs à retard 82 et 83 correspondent au temps de calcul des moyens d'estimation 13. Pendant le traitement, relativement long, d'un bit douteux, les valeurs de bit non douteuses sont acheminées à travers le dispositif à retard 83 et les moyens de sélection 80 vers la borne de sortie 14 du démodulateur. Les moyens de sélection 80 fournissent sur la borne de sortie 14 soit la valeur a'i n estimée par les moyens d'estimation 13, soit la valeur ai-n estimée par le comparateur 7, dans le cas où celle-ci est certaine. Dans le cas contraire, c'est-à-dire \ \ inférieure à S', la prédémodulation est considérée comme erronée, le comparateur 11 délivre un signal de commande D.= 1 sur sa sortie pour valider les moyens d'estimation 13 de la valeur du bit la plus probablement transmise. Cette estimation est effectuée en fonction du résultat de la prédémodulation et d'une table de distorsion remise à jour à chaque cas non douteux. En effet, à partir des valeurs de bits prédémodulées ai considérées comme correctes, il peut être reconstitué une courbe de variation de phase théorique à partir d'une origine arbitraire 8 #, les valeurs de phase théoriques suivantes étant calculées par la formule: (1) # i+l = #i + #/2 ai avec ai = signe de ( #i+l - #i) A chaque cas non douteux, il peut être estimé une valeur de la distorsion en calculant la différence entre t i (valeur mesurée) et (t i (valeur théorique). Considérons, par exemple, que la distorsion est provoquée par la combinaison de signaux ayant suivis des trajets différents dont les écarts à la réception sont inférieurs à la durée T. La distorsion du signal reçu à l'instant ti dépend alors de la valeur des deux bits adjacents (a. , ai+l). Si les écarts atteignaient 2T, la distorsion dépendrait de la valeur des bits: a. ai-1, ai+l et ai+2. Dans cet exemple de réalisation, il est supposé que l'écart reste inférieure à T. Le triplet (ai 1 aiS ai+l) peut prendre 23 valeurs différen tes. Pour chaque combinaison (ai-1, ai, ai+1), il est calculé i = i ¯ qui caractérisé la distorsion. La présence de bruit entraîne que, pour d'autres combinaisons estimées identiques, il sera déterminé des valeurs de distorsion différentes distribuées autour d'une valeur médiane dépendant uniquement de la distorsion en l'absence de bruit. Ainsi, il peut être créé une table de distorsion contenant huit valeurs médianes de distorsion correspondant aux huit combinaisons possibles de trois bits. Mais la variation lente dans le temps de la distribution des trajets multiples nécessite un ajustement périodique des valeurs médianes mises en table. En résumé, le comparateur 1 1 détermine si l'estimation de la valeur du bit délivrée par le comparateur 7 est correcte ou erronée. Au cas où cette valeur est considérée comme correcte (cas non douteux), la table de distorsion est mise à jour et la valeur délivrée sur la borne de sortie 14, à travers les moyens de sélection 80, est celle estimée par le comparateur 7. Dans le cas contraire, où la valeur est considérée comme erronée (cas douteux), les moyens d'estimation 13 déterminent la valeur la plus probablement reçue à l'aide de la table de distorsion et délivrent cette valeur sur la borne de sortie 14 à travers les moyens de sélection 80. Le fonctionnement détaillé des moyens 600 de détermination et d'échantillonnage de la phase est décrit ci-dessous, dans le cas, pris pour exemple, d'une transmission par faisceau hertzien où les distorsions de phase varient lentement par rapport à la fréquence de bit. Les valeurs de distorsion peuvent être alors considérées comme constantes pendant la durée de transmission de quelques centaines de bits. La phase du signal modulé en M.S.K. reçu sur la borne d'entrée 1 est comparée par le comparateur de phase 2 à celle du signal de sortie de l'oscillateur local 51. L'amplitude du signal délivré par le comparateur de phase 2 correspond à la valeur de la phase du signal d'entrée. Des 2 échantillons de la valeur de cette phase sont délivrés à un rythme 2F = T par l'échantillonneur 3 puis sont convertis en valeur numérique par le convertisseur analogique-numérique 4, ce qui permet de disposer de deux mesures par intervalle de temps associé à chaque bit. I1 peut être vérifié, sur la figure 6, qui représente un exemple de courbe de phase dans le cas où la phase est altérée par la distorsion, que les couples d'instants de mesure dits "impairs" : (tl, t2), (t3, t4), (t5, t6), (t7, t8), (t9, des ..., fourniront des informations correctes sur le sens de variation de la phase durant les intervalles de temps associés au bit transmis, alors que les couples dits "pairs" : (t2, t3), (t4, t5), (t6, t7), (t8, t9),..., donneront des information incorrectes. L'appariement correct des mesures peut être déduit de la comparaison des histogrammes des pentes de la courbe de phase obtenues avec les couples "impairs" et avec les couples "pairs". De plus, il est préférable de mesurer la phase du signal aux instants t + iT, la variation de phase durant chaque intervalle de temps T sera ainsi déterminée avec plus de précision. Pour cela, les moyens d'asservissement 8, d'une part asservissent la fréquence d'échantillonnage 2F fournie par le circuit d'horloge 9 afin que les instants de mesure de phase soient positionnés au milieu et aux extrémités de chaque intervalle de temps de durée T associé au bit transmis, et d'autre part délivrent un signal de commande à l'entrée de commande de la porte 5 afin de ne conserver à la sortie de cette porte que les échantillons correspondant aux instants de mesure t + iT. Le fonctionnement de cet exemple de réalisation des moyens d'asservissement 8 sera mieux compris à l'aide de la figure 2 sur laquelle sont représentés les éléments qui les composent. Sur cette figure 2, un soustracteur 72 soustrait chaque valeur de phase i reçue sur la borne d'entrée 108 à la valeur délivrée par un dispositif à retard 71, de retard T/2 dont l'entrée est reliée à la borne 108. Ainsi le soustracteuur 72 délivre, suivant le rythme 2F, les valeurs successives des pentes caractérisant la courbe de phase du signal d'entrée reçu sur la borne 1. Un aiguillage 44 dont l'entrée unique est reliée à la sortie de ce soustracteur 72, aiguille alternativement, à un rythme F, les valeurs des pentes vers les premières entrées de deux comparateurs 45 et 48 pour les comparer à un signal de seuil S appliqué à leurs deuxièmes entrées. La sortie du comparateur 45 et la sortie du comparateur 48 sont respectivement couplées à l'entrée d'un compteur 46 et à l'entrée d'un compteur 47. Les comparateurs 45 et 48 délivrent alternativement un signal de commande pour incrémenter respectivement les compteurs 46 et 47 à condition que la variation. de phase analysée soit supérieure au seuil 'r fixé S, par exemple 0,9 x Un soustracteur 49 comportant deux entrées respectivement reliées aux sorties de ces compteurs 46 et 47 permet de calculer la valeur de la différence des contenus des compteurs 46 et 47. Les compteurs 46 et 47 réalisent respectivement un comptage des pentes obtenues avec les couples de meure dits "pairs" et un comptage des pentes obtenues avec les couples de mesure dits "impairs". Pour réaliser l'asservissement du circuit d'horloge 9, un comparateur 50, dont la première entrée est couplée à la sortie du soustracteur 49 et dont la deuxième entrée reçoit un signal de seuil S1, délivre sur la borne de sortie 110 un signal de commande de décalage de l'instant de mesure tant que les contenus des compteurs ne sont pas égaux (à une certaine tolérance près). Lorsque l'égalité des contenus des compteurs est obtenue, le comparateur 50 ne délivre plus de signal de commande de décalage, les instants de mesure correspondent alors au milieu et aux extrémités de chaque intervalle de temps de durée T associé au bit transmis. Du fait de la tolérance admissible sur l'égalité des contenus des compteurs, le signal de commande de décalage n'est délivré par le comparateur 50 que lorsque l'écart entre les contenus des compteurs est supérieur au seuil déterminé sl. Une fois la synchronisation acquise, il n'est plus nécessaire de conserver la mesure de phase au milieu des intervalles de temps associés aux bits, car la différence de phase est la plus grande entre les instants de mesure placés aux extrémités de chaque intervalle. Pour lever l'ambiguité sur le choix de la mesure initiale comme début de bit, un dispositif de traitement 53 détecte le premier instant de changement de signe des valeurs de pente délivrées par le soustracteur 72 et délivre une impulsion d'initiaiisation pour initialiser un diviseur 52. Cette impulsion d'initialisation est elle-même validée par le signal logique fourni par le comparateur 50 et qui indique que la synchronisation est acquise. Le diviseur 52 divise par 2 la fréquence 2F du signal de sortie du circuit d'horloge 9 présent sur la borne 105. Le signal à la fréquence F ainsi fourni sur la borne de sortie 109 par la sortie du diviseur 52, sert de signal de commande d'ouverture de la porte 5 afin inhiber un échantillon sur deux et de n'obtenir à la sortie de la porte 5 que les échantillons correspondant aux extrémités des intervalles de durée T associés aux bits transmis (c'est-à-dire aux instants t + iT, figure 5). La fréquence d'horloge doit suivre les variations du délai de transmission et les dérives relatives des oscillateurs d'émission et de réception. Lorsque les variations de phase ne sont pas lentes par rapport à la fréquence des bits, la fréquence d'échantillonnage doit être très supérieure à la fréquence des bits, afin que l'asservissement de la fréquence d'échantillonnage puisse se synchroniser rapidement sur la fréquence des bits. Un procédé pour asservir la fréquence d'horloge consiste, par exemple, à échantillonner la phase T (t) avec une période T', T par exemple T' = lo; ; puis à calculer: EMI11.1 où t. est un instant d'échantillonnage, tel que: tl to + T' tj = t. + T' où t est donné et-où N est un nombre entier, par exemple 15, qui est égal au nombre de périodes T sur lequel est basé Pévaluation de l'erreur de synchronisation; à calculer H(to) pour q instants d'échantillonnage to successifs (q entier, tel que q.T' > T); et à déterminer pour quelle valeur de t la valeur de H(to) est maximale. Cette valeur de to donne l'instant de début et de fin d'une période des bits, ce qui permet le recalage de l'horloge. La mise en oeuvre de ce procédé est à la portée de l'homme de l'art. Le fonctionnement des moyens d'estimation 12 et 13 sera mieux compris à l'aide des figures 3 et 4 sur lesquelles ces dispositifs sont respectivement représentés. Sur la figure 3, les moyens 12 d'estimation delta distorsion comportent une mémoire 20 couplée à une mémoire 24 par un bus. Cette mémoire 20 a deux entrées d'adressage respectivement reliées à l'entrée et à la sortie d'un premier dispositif à retard 19 dont l'entrée est reliée à l'entrée 100 de ces moyens d'estimation. Chacune des mémoires 20 et 24 comprend une première zone de mémoire destinée à mémoriser les huit valeurs de la table de distorsion et une deuxième zone de mémoire destinée à être utilisée pour le calcul de nouvelles valeurs de distorsion à insérer dans la table de distorsion. Pour ce calcul, il est lu, à chaque instant ti, la valeur médiane d de la distorsion représentée dans la table p en fonction du couple (ai, ai 1) dont les valeurs des éléments sont respectivement présentes sur la borne 100 et sur la sortie du dispositif à retard 19, de retard T. Cette valeur mémorisée d de la distorsion est fournie à la p première entrée 200 d'un comparateur 21 pour être comparée à une estimation p de la distorsion à l'instant considérée, fournie à une seconde p entrée de ce comparateur 21. Cette estimation dp est obtenue à la sortie d'un soustracteur 18 qui permet de comparer la valeur mesurée #i de la phase disponible sur la borne 101 à une valeur théorique e i de cette phase. La valeur # i . est déterminée d'après la formule (1) (1) # i + 1 = # i + ai.#/2 à l'aide d'un ensemble de circuits comprenant: un circuit de multiplication 15, un circuit d'addition 16, et un deuxième dispositif à retard 17, de retard T. Le circuit de multiplication 15 couplé par son entrée à la borne 100, fournit à la première entrée du circuit d'addition 16 le produit ai.#/2. La seconde entrée et la sortie de ce circuit d'addition 16 sont respectivement reliées à la sortie et à l'entrée du dispositif à retard 17 de sorte que le circuit d'addition 16 détermine la valeur #i d'après la formule (1) et que la sortie du dispositif à retard 17 délivre e i 1 Cette valeur e i est fournie à la première entrée du soustracteur 18 dont la deuxième entrée est couplée à la borne 101. Le résultat de la comparaison effectuée par le comparateur 21 entre la valeur dp de la distorsion présente dans la table et la valeur estimée dp de la distorsion de la phase reçue, permet de commander un p ensemble de compteurs-décompteurs 22. A cet effet, la sortie de ce comparateur 21 est reliée à rentrée de cet ensemble 22 qui comprend huit compteurs-décompteurs Cp respectivement associés aux huit valeurs du triplet (ai-1, ai, ai+1). Une sortie 203 de la mémoire 20 reliée à une entrée de commande de cet ensemble, délivre un signal de commande d'incrémentation ou de décrémentation du compteur associé à la valeur du triplet (ai-1, ai, ai+1). La mémoire 20 possède une entrée de validation qui reçoit par une borne d'entrée 104 le signal logique D. = 0, quand la valeur ai n'est pas i i douteuse. La mémoire 20 est alors validée pour mémoriser et restituer sur sa sortie 203 la valeur du couple (ai, ai-1), qui est utilisée pour valider un des compteurs-décompteurs 22. Si D. = 1, la distorsion étant trop importante, le fonctionnement des compteurs-décompteurs est inhibé. Lorsque dp est supérieure à d le compteur associé à la valeur du p triplet (ai, ai-1, ai+1) est incrémenté; ce compteur est décrémenté lorsque A dp est inférieure à dp et est inchangé lorsque dp est égale à dp. Le comptage-décomptage des valeurs du signal logique fourni par la compa raison de dp et d a pour effet de moyenner les écarts entre les valeurs de p, distorsion observées successivement pour une même valeur du triplet (ai, ai 1' ai+l). L'incrémentation des valeurs de distorsion d par des pas de valeur constante, quelque soit l'écart à corriger, améliore encore le filtrage des variations de la distorsion. La sortie de Ensemble des compteurs-décompteurs 22 est reliée à une entrée 204 de la mémoire. Ainsi, tous les mT unités de temps (m entier, par exemple m = 100) la mémoire 20 stocke les contenus r des p compteurs Cp La mémoire 24 est couplée à la mémoire 20 comme indiqué ci-dessus, de façon à avoir accès aux valeurs dp et r p mémorisées dans la mémoire 20. La mémoire 24, Pensemble des compteurs-décompteurs 22 et un ensemble de circuits constitué de deux comparateurs 25 et 26, de deux portes ET, 29 et 30, d'un additionneur-soustracteur 27, d'un aiguillage 28 à une voie et deux positions, et d'un circuit de comptage 23, forment un ensemble d'éléments de comptage et de comparaison 900 permettant de modifier les valeurs d de la table de distorsion. Pour cela, les premières p entrées des comparateurs 25 et 26 sont reliées à une première sortie de la mémoire 24 sur laquelle sont disponibles les valeurs r . La seconde entrée p du comparateur 25 reçoit une valeur de seuil 0 et la seconde entrée du comparateur 26 reçoit une valeur de seuil Ainsi, chacune des valeurs r est comparée à la valeur 0 par le comparateur 25 et à la valeur de seuil 7 par le comparateur 26, + correspond à la tolérance acceptée pour décider de l'égalité de dp et d p Les sorties 205 et 206 du comparateur 25 et les sorties 207 et 208 du comparateur 26 fournissent un signal de commande lorsque la valeur r p présente sur l'entrée commune des comparateurs est respectivement inférieure à zéro, supérieure à zéro, supérieure en valeur absolue à 5 , et inférieure en valeur absolue à & . La porte ET, 30, dont les entrées sont reliées à la sortie 206 du comparateur 25 et à la sortie 207 du comparateur 26 fournit un signal de commande d'addition à l'additionneursoustracteur 27 lorsque la valeur analysée est supérieure à zéro et à La porte ET, 29, dont les entrées sont reliées à la sortie 205 du comparateur 25 et à la sortie 207 du comparateur 26, fournit un signal de commande de soustraction à l'additionneur-soustracteur 27 lorsque la valeur analysée est négative et inférieure à - Suivant le signal de commande reçu, l'additionneur-soustracteur 27, qui comporte une entrée de signal reliée à la sortie 209 de la mémoire 24 sur laquelle sont disponibles les valeurs d additionne ou soustrait à la valeur d lue dans p la mémoire 24 une valeur de correction # p. La nouvelle valeur dp + #p disponible sur la sortie de l'additionneur-soustracteur 27 est ensuite fournie à l'entrée 210 de la mémoire 24, à travers l'aiguillage 28 mis dans sa première position, pour être mémorisée dans la mémoire 24 à la place de la valeur d . Dans le cas où la valeur r analysée est en valeur absolue p inférieure à , la sortie de l'additionneur-soustracteur 27 ne délivre aucun signal, l'aiguillage 28 dont l'entrée de commande est reliée à la sortie 208 du comparateur 26, est commuté dans sa deuxième position et fournit à rentrée 210 de la mémoire 24 la valeur d afin que cette valeur soit à nouveau mémorisée. p La commande de remise à jour de la table de distorsion est générée tous les mT, par un compteur 23 dont l'entrée est couplée à la sortie 109 du diviseur 52 (figure 2), qui fournit un signal d'horloge de période T. Les valeurs de la table de distorsion mémorisées dans les mémoires 20 et 24 sont lors de chaque remise à jour transférées à l'entrée 103 des moyens 13 d'estimation de la valeur de bit. Quand une valeur de phase i est reçue avec une distorsion importante, la variation de phase ## i = #i - #i-1 est trop différen- te de #/2 pour que la décision sur la valeur de bit soit Le certaine. La valeur de bit ai fournie par le comparateur 7 est douteuse. Le comparateur 1 1 fournit un signal logique D. égal à 1 par exemple, indiquant que l'estimation a. est douteuse. Les moyens 13 d'estimation de la valeur de bit la plus probablement transmise déterminent alors une valeur de bit a i estimée en tenant compte des valeurs de distorsion stockées en mémoire. La figure 4 représente un mode de réalisation des moyens d'estimation 13 de la valeur de bit la plus probablement transmise. Il est constitué d'un dispositif de calcul 132 couplé à une mémoire 131. Le dispositif de calcul 132 est relié à une borne d'entrée 107 recevant le signal logique Di; à une borne d'entrée 119 recevant la valeur de phase i fournie par les moyens de détermination de la phase 600; à une borne d'entrée 118 recevant la valeur de bit ai fournie par les moyens de détermination 700; et à une borne d'entrée 106 recevant la valeur## i de variation de phase fournie par le soustracteur 6. La mémoire 131 stocke les valeurs de distorsion d fournies par les moyens d'estimation de p la distorsion 12 et transmises par une borne d'entrée 103. Les moyens de calcul 132 fournissent sur une borne de sortie 84 la valeur de bit a'i estimée la plus probable. L'estimation de cette valeur la plus probable d'un bit est faite selon l'algorithme suivant: Les valeurs Di, #i, ai, # # i transitent par le dispositif de calcul 132 et sont mises en mémoire. Les valeurs correspondant aux dix derniers bits reçus sont disponibles ainsi pour évaluer les valeurs des bits douteux. Les bits dont la valeur est douteuse sont, en général, isolés parmi les bits de valeur certaine, néanmoins il peut arriver que plusieurs bits successifs soient de valeur douteuse. Le dispositif de calcul 132, recherche, parmi les dix bits, celui dont la valeur ai est la plus douteuse, en déterminant celui pour lequel la distorsion de phase: EMI15.1 est la plus grande. Par exemple, le bit le plus douteux est celui de rang i. L'estimation de la valeur la plus probable a'i est faite en considérant comme certaine la valeur ai 1 du bit précédent, même si ce n'est pas vrai. Soit e i la valeur de phase théorique qui serait reçue en l'absence de distorsion, pour le bit de rang i et # i 1 pour le bit de rang i-l. Celuici étant supposé connu de façon certaine, ainsi que les bits précédents, la valeur de phase théorique # i 1 est connue. Le dispositif de calcul 132 détermine les deux valeurs possibles de e i, en fonction des deux valeurs bi possibles du iième bit transmis et qui est à déterminer: # i(-1)= # i-1 - #/2 # i(+1)= # i-1 + #/2 Le dispositif de calcul 132, corrige la valeur de phase reçue en lui soustrayant une valeur de distorsion lue dans la mémoire 131. Il y a quatre valeurs d de distorsion possibles, selon la valeur du couple de bits p transmis (bi, bi+l). Ces valeurs de distorsion dépendent aussi de la valeur bi-1 du (i-l)eme bit transmis car la distorsion sur un bit dépend principa le ment du bit le précédant et du bit le suivant. bi-1 est connue par ai qui est supposé non douteuse. #'i(ai-1,bi,bi-1) = #i + dp (ai-1,bi,bi+1) Soit #'i(ai-1,bi,bi+1) = #'i(ai-1,-1,-1), #'i(ai-1,-1,1), #'i(ai-1,1,-1), #'i(ai-1,1,1) les quatre valeurs de phase corrigées ainsi obtenues. Le dispositif de calcul 132 calcule: E = t i(ai l,bi, bi+î) 6 e i (bi) dans les quatre cas possibles: E =# i(ai-1,-1, -1) - #i(-1) E =#'i(ai-1,-1, +1) - #i(-1) E =#'i(ai-1,+1, -1) - #i(+1) E =#'i(ai-1,+1, +1) - # i (+ 1) Le cas où la valeur absolue de E est la plus faible détermine la valeur la plus probable a'i du bit transmis bi, ainsi que la valeur de phase théorique e i qui lui correspond. Le dispositif de calcul 132 stocke alors,dans la mémoire 131, la valeur a'i à la place de ai. Le dispositif de calcul recherche ensuite le bit le plus douteux parmi les autres bits du lot de dix bits. Quand toutes les valeurs douteuses ont été remplacées par des valéurs plus probables, le dispositif de calcul recommence cette succession d'opérations. Si la valeur ai-1 a été changée une nouvelle détermination de ai peut donner un nouveau résultat. Cette nouvelle valeur a". est considérée comme meilleure et est conservée si EMI16.1 sinon la valeur a'i est conservée comme valeur la plus probable. Quand un lot de dix bits ne comporte plus de bits douteux, un autre lot de dix bits est traité ensuite. Pendant que le dispositif de calcul 132 traite un lot de dix bits contenant au moins un bit douteux, les bits non douteux sont acheminés à travers le dispositif à retard 83, de retard n.T qui laisse un temps n.T aux moyens de calcul 132 pour estimer la valeur la plus probable des bits douteux. Une variante du mode de réalisation consiste à supprimer les moyens de sélection 80 et les dispositifs à retard 82 et 83. Dans ce cas, la sortie 84 des moyens d'estimation de la valeur de bit constitue la sortie du démodulateur. Cette simplification du dispositif a alors pour conséquence un alourdissement du travail du dispositif de calcul 132, qui doit acheminer les bits certains en plus de traiter les bits douteux. La valeur de phase théorique i9 i calculée par la formule 9 3 i i-I +a1x 2 + aux, quand la valeur ai est certaine, n'est exacte que pendant un temps limité, ne serait ce qu'à cause des dérives de l'oscillateur 51. I1 est donc nécessaire d'effectuer périodiquement un recalage des valeurs de phase théoriques, par exemple avec une période R = 1000 x T. Cette période dépend de la stabilité du canal de transmission. A la fin de chaque période de durée R, le dispositif de calcul 132 calcule: EMI17.1 somme, pour les 1000 derniers bits reçus, des écarts entre la phase reçue et la phase théorique; et si |S| dépase un certain seuil, il modifie la valeur des phases théoriques ultérieures en les décalant toutes d'une valeur constante, positive ou négative, selon le signe de la somme calculée, de façon à ce que la somme calculée pendant la période R suivante soit plus faible en valeur absolue. L'invention n'est pas limitée au mode de réalisation décrit et représenté, de nombreuses variantes de réalisation sont possibles.Le traitement pour la détermination des valeurs de plusieurs bits douteux successifs peut aussi être réalisée par l'algorithme de Viterbi, décrit dans: Proceedings of the IEEE volume 61, n 3, mars 1973, pages 268 à 278. En particulier, le principe de démodulation qui vient d'être décrit peut être facilement mis en oeuvre à l'aide d'un ordinateur. La combinaison de l'échantillonnage de phase sans calcul de corrélation et de la correction des distorsions de phase par des données mémorisées caractéristiques de ces distorsions, est un traitement simple nécessitant peu de calculs tout en ayant une efficacité plus grande que la démodulation adaptée. Pour un même rapport signal sur bruit à l'entrée du démodulateur le taux d'erreur est inférieur. L'échantillonnage de la phase et l'asservissement de la fréquence de l'horloge peuvent être réalisés selon d'autres procédés connus.

Claims: REVENDICATIONS 1. Démodulateur de signaux modulés suivant une modulation de phase continue pour la transmission, à un rythme F, de données binaires, caractérisé en ce qu'il comporte des moyens (600) de détermination et d'échantillonnage de la phase du signal modulé; des moyens (700) de détermination d'une valeur (a.) d'un bit d'après les valeurs de la phase; des moyens (13) d'estimation de la valeur de bit (a'.) la plus probablement transmise, en fonction des valeurs de phase reçues (tri 1 t i) pour ce bit et en fonction de données mémorisées caractéristiques des effets moyens de la distorsion sur la phase pour toutes les séquences de p bits possibles (p entier, fixé, supérieur ou égal à 2), ces données étant mises à jour périodiquement, pour suivre l'évolution de la distorsion, par des moyens (12) d'estimation de ces données caractéristiques des effets de la distorsion. 2. Démodulateur selon la revendication 1, caractérisé en ce que les moyens (600) de détermination et d'échantillonnage de la phase comportent un comparateur de phase (2), recevant sur une première entrée le signal à démoduler et sur une deuxième entrée un signal de référence fourni par un oscillateur (51); un échantillonneur (3) échantillonnant le signal fourni par le comparateur de phase et le transmettant à un convertisseur analogique-numérique (4), à un rythme K.F (K entier, supérieur à 1) défini par un circuit d'horloge (9) asservi par des moyens d'asservissement (8) pour être synchronisé sur la fréquence des bits; une porte (5) transmettant, à un rythme F et sous la commande d'un signal fourni par les moyens d'asservissement (8), des valeurs numériques de phase délivrées par le convertisseur (4). 3. Démodulateur selon la revendication 2, caractérisé en ce que le circuit d'horloge (9) délivre à l'échantillonneur (3) et au convertisseur (4) un signal à la fréquence 2F et en ce que les moyens d'asservissement (8) commandent la porte (5) pour ne laisser passer que les valeurs correspondant aux échantillons pris aux extrémités des intervalles de temps associés aux bits transmis. 4. Démodulateur selon la revendication 3, caractérisé en ce que les moyens d'asservissement (8) comportent: un dispositif à retard (71) de retard T2 (avec T = 1) ayant une entrée couplée à la sortie du convertisseur (4); un premier soustracteur (72) ayant des première et deuxième entrées respectivement couplées à l'entrée et à la sortie du dispositif à retard (71), et une sortie fournissant, suivant la fréquence 2F, la variation de phase d'un échantillon à un autre; un aiguillage à deux positions (44) ayant une entrée couplée à la sortie du premier soustracteur (72), et des première et deuxième sorties délivrant alternativement, à la fréquence F, les valeurs fournies par le premier soustracteur (72); un premier comparateur (45) relié à un premier compteur (46) pour compter le nombre de valeurs supérieures à un seuil déterminé S, parmi celles délivrées par la première sortie de l'aiguillage (44); un deuxième comparateur (48) relié à un deuxième compteur (47) pour compter le nombre de valeurs supérieures au seuil S, parmi celles délivrées par la deuxième sortie de l'aiguillage (44); un deuxième soustracteur (49) pour soustraire les deux nombres ainsi comptés; un comparateur (50) pour délivrer un signal logique, quand l'écart entre ces deux nombres est inférieur à un seuil S1, et le fournir à une borne de sortie (110) connectée à une entrée du circuit d'horloge (9), afin de commander le décalage de sa fréquence; un diviseur de fréquence par deux (52) ayant une entrée (105) couplée à la sortie du circuit d'horloge (9) et une entrée d'initialisation; et un dispositif de traitement (53) ayant une entrée couplée à la sortie du premier soustracteur (72), une entrée de validation destinée à recevoir le signal fourni par le comparateur (50), et une sortie fournissant à l'entrée de validation du diviseur (52) une impulsion d'initialisation dès qu'un changement de signe est détecté dans la valeur fournie par le premier soustracteur 72, si rentrée de validation est activée. 5. Démodulateur selon l'une quelconque des revendications 1, 2, 3 ou 4, caractérisé en ce que les moyens (12) d'estimation des données caractéristiques des effets de la distorsion comportent: un dispositif à retard (19), de retard T, ayant une entrée (100) couplée à la sortie des moyens de détermination (700) de la valeur de bit reçu; une mémoire (20) ayant des première et deuxième entrées respectivement couplées à l'entrée et à la sortie du dispositif à retard (19); un dispositif de calcul (15, 16 et 17) pour calculer une valeur théorique i de la phase du signal, couplé par son entrée (100) à la sortie des moyens de détermination (700) de la valeur de bit reçu; un dispositif de détermination (18) d'une valeur de distorsion Ad ayant une première entrée (101) couplée à la sortie des p moyens (600) de détermination et d'échantillonnage de la phase et une deuxième entrée couplée à la sortie du dispositif de calcul (15, 16 et 17); un dispositif de comparaison (21) de la valeur dp et de la valeur de distorsion d contenue dans la mémoire (20); et un ensemble d'éléments de p comptage et de comparaison (900) couplé à la mémoire (20) et destiné à mettre à jour la table des valeurs de distorsion en fonction de la comparaison effectuée par le dispositif de comparaison (21). 6. Démodulateur selon la revendication 5, caractérisé en ce que le dispositif de calcul pour calculer une valeur théorique 8 i de la phase du signal comporte: un circuit de multiplication (15) ayant une entrée couplée à la sortie des moyens de détermination (700) de la valeur de bit reçu ai et effectuant le produit ax; un additionneur (16) ayant une première entrée couplée à la sortie du circuit de multiplication (15); et un dispositif à retard (17), de retard T, ayant une entrée couplée à la sortie de l'additionneur (16) et une sortie couplée à la deuxième entrée de l'addi- tionneur (16). 7. Démodulateur selon la revendication 5, caractérisé en ce que l'ensemble d'éléments de comptage et de comparaison (900) comporte: une mémoire (24) couplée à la mémoire (20); des moyens (12) d'estimation des données caractéristiques; un ensemble (22) de compteursdécompteurs, où chacun a une entrée de validation et une sortie reliée à la mémoire (24), et où chacun a une entrée de commande de comptagedécomptage reliée à la sortie du comparateur (21), pour permettre un comptage lorsque d dpw d et un décomptage dans le cas contraire; un p p premier et un deuxième comparateur (25 et 26) ayant une entrée commune recevant une valeur r p fournie par une première sortie de la mémoire (24) de l'ensemble d'éléments de comptage et de comparaison (900), ayant chacun une entrée recevant une valeur de seuil, respective ment égale à 0 et t; , et ayant chacun une première sortie fournissant un signal logique respectivement si rp > 0 et si Irpl t , et une deuxième sortie fournissant un signal logique dans le cas contraire; un additionneur-soustracteur (27) ayant une entrée de commande d'addition reliée à la sortie d'une porte ET (30) à deux entrées connectées respecti vement à la première sortie du premier comparateur (25) et à la première sortie du deuxième comparateur (26), une entrée de commande de soustraction reliée à la sortie d'une porte ET (29) à deux entrées connectées respectivement à la deuxième sortie du premier comparateur (25) et à la première sortie du deuxième comparateur (26), deux entrées de données recevant respectivement une valeur d fournie par une F deuxième sortie de la mémoire (24) de l'ensemble d'éléments de comptage et de comparaison (900) et une valeur #p fixe, et une sortie fournissant p soit d + µ p soit d - ss p selon l'état des entrées de commande; un p p p p aiguillage (28) à deux positions, ayant une entrée de commande reliée à la deuxième sortie du deuxième comparateur (26), une première entrée recevant la valeur d fournie par la deuxième sortie de la mémoire (24) de p l'ensemble d'éléments de comptage et de comparaison (900), une deuxième entrée recevant la valeur dp + 6 p fournie par la sortie de l'additionneur p soustracteur (27), et une sortie transmettant les données présentes sur sa première entrée si lrp\ > , et les données présentes sur sa deuxième entrée si |rp|## ; ; un compteur (23) ayant une entrée d'horloge recevant un signal de fréquence F et une sortie fournissant un signal de fréquence validant la mémoire (24) (m, entier positif). m 8. Démodulateur selon l'une quelconque des revendications 1 à 7, caractérisé en ce que les moyens (13) d'estimation de la valeur de bit la plus probablement transmise comportent un dispositif de calcul (132) couplé à une mémoire (131), couplé à la sortie des moyens (600) de détermination et d'échantillonnage de la phase, et couplé à la sortie des moyens (700) de détermination de la valeur d'un bit; une borne d'entrée (103) reliant une entrée de la mémoire (131) à la sortie des moyens (12) d'estimation de la distorsion de phase, pour transmettre les valeurs de distorsion dp; une borne de sortie (84), fournissant une valeur a'i qui est la ième valeur la plus probablement transmise par le i bit et qui est déterminée selon un algorithme consistant: : - à lire dans la mémoire (131) les quatre valeurs de distorsion d (ai 1 bp p i bi+î) dont les adresses sont données par les quatre valeurs possibles de bi+î), où b. bi+l sont les valeurs possibles des ième et i + lème bits, associées à la valeur ai-1 du i-lème bit, fournie par les moyens (700) de détermination de la valeur d'un bit; - à calculer quatre valeurs de phase corrigée selon la formule: : #'i(ai-1,bi,bi+1) = #i + dp (ai-1,bi,bi+1) - à calculer les quatre valeurs correspondantes de l'expression E = #'i(ai-1 , bi, bi+1) - # i (bi) où # i (bi) est la valeur de phase qui serait théoriquement reçue pour un bit transmis de valeur bi; - à déterminer pour quelle valeur de b. la valeur absolue i El est la plus petite; - à considérer que cette valeur bi est la valeur la plus probablement transmise, a'p pour le ième bit. 9. Démodulateur selon la revendication 8, caractérisé en ce que l'algorithme mis en oeuvre par le dispositif de calcul (132) consiste en outre, lorsque plusieurs bits successifs ont une valeur douteuse: - à rechercher au préalable, parmi la suite de bits douteux successifs, lequel est le plus douteux en déterminant celui pour lequel la valeur de l'expression: : |#/2 - |#i - #i-1|| est maximale; - à chercher la valeur la plus probablement transmise pour ce bit, par l'algorithme décrit dans la revendication 8; - à chercher ensuite le bit le plus douteux parmi, les bits douteux restant dans la suite; - à recommencer jusqu'à ce qu'il y ait plus de bits douteux dans la suite; - à recalculer a". une deuxième valeur la plus probable pour chaque bit douteux dont le bit précédent a changé de valeur a-i à la suite dun calcul de sa valeur la plus probable a'i-1; - conserver cette deuxième valeur a"; si EMI23.1 10. Démodulateur selon l'une quelconque des revendications 1 à 8, caractérisé en ce qu'il comporte des moyens de décision (11) pour générer, si la détermination de la valeur ai d'un bit est douteuse, un signal logique D. et le fournir aux moyens (12) d'estimation de la distorsion, aux moyens (13) d'estimation de la valeur de bit la plus probablement transmise, et à un premier dispositif à retard (82), qui le retarde de n.T; un deuxième dispositif à retard (83) recevant et retardant de n.T la valeur ai d'un bit fournie par les moyens de détermination (700); des moyens de sélection (80) ayant une première entrée reliée à la sortie des moyens (13) d'estimation de la valeur de bit la plus probable, une deuxième entrée reliée à la sortie du deuxième dispositif à retard (83), une entrée de commande reliée à la sortie du premier dispositif à retard (82) et une sortie, constituant la sortie du démodulateur, qui transmet soit les données présentes à sa première entrée soit les données présentes à sa deuxième entrée selon la valeur du signal logique Di appliqué sur rentrée de commande, de telle façon que les valeurs de bit ai non douteuses sont acheminées vers la sortie du démodulateur, sans être traitées par les moyens d'estimation (13) de la valeur de bit la plus probablement transmise; et en ce que n est choisi tel que n.T. est égal au temps de calcul de ces moyens d'estimation (13). 11. Système de transmission, caractérisé en ce qu'il comporte un démodulateur selon l'une des revendications 1 à 9.

Inventors: MARGUINAUD, ANDRE, SORTON, GERARD, Marguinaud, André, Sorton, Gérard
Applicants: THOMSON-CSF
Application year: 1981
Main classification: H04L27
IPC codes: H04L7, H04L27