SWITCHABLE FREE RUNNING SCRAMBLER AND DESCRAMBLER ARRANGEMENT

Abstract: 1. A switchable, free running scrambler/descrambler arrangement having a multi-stage clock pulse controlled shift register (S1', S11') in which the outputs of the sixth (S6') and the seventh (S7') stages are connected to the inputs of a first EXCLUSIVE-OR gate (E1') which, together with at least one second (E2) and one third (E3') EXCLUSIVE-OR gate is contained in a first feedback arm, that the outputs of further shift register stages (S8', S11') are respectively connected to an input of a fourth (E4') and a fifth (E5') EXCLUSIVE-OR gate which, together with a following NAND gate (N') and a clock pulse controlled counter (Z') connected to the output of the NAND gate, is contained in a second feedback path, that the multi-stage shift register is preceded by a first additional clock pulse controlled shift register stage (S0') whose output is connected to the input of the second EXCLUSIVE-OR gate (E2') which is arranged in the first feedback path and is additionally connected to the first input (b) of a first change-over switch (U1') whose other input (a) is connected to the output of the third EXCLUSIVE-OR gate (E3') and to the signal output (DA), and that the output of the first change-over switch (U1') is connected to the input of the shift register, whereas the output of the counter (Z') is connected to an input of the second EXCLUSIVE-OR gate (E2') arranged in the first feedback path, characterized in that an eleven-stage shift register (S1' ... S11') is provided, that the output of the first (E1') and the second (E2') EXCLUSIVE-OR gates are each separately connected to the inputs of the third EXCLUSIVE-OR gate (E3'), that an input of the fourth (E4') and the fifth (E5) EXCLUSIVE-OR gates are separately connected to an output of the eighth (S8') and the eleventh (S11') shift register stages, that the output of the fourth EXCLUSIVE-OR gate (E4') is connected to the D-input of a first clock pulse controlled D-flip-flop (D1'), and the output of the fifth EXCLUSIVE-OR gate (E5') is connected to the D-input of a second clock pulse controlled D-flip-flop (D2'), that the Q-outputs of these two D-flip-flop are each separately connected to the inputs of the NAND gate (N'), that a sixth EXCLUSIVE-OR gate (E6') is provided whose inputs are each separately connected to the outputs of the fourth (S4') and the fifth (S5') shift register stages and whose output is connected to the first input of a seventh EXCLUSIVE-OR gate (E7') whose other input is connected to the input (DE') for the signal to be converted and whose output is connected to the D-input of a third D-flip-flop (D3'), that a second change-over switch (U2') is provided whose first input (a) is connected to the Q-output of the third D-flip-flop (D3') and whose other input (b) is connected to the Q-output of a second additional shift register stage (S1') which is connected between the signal input and the first additional shift register stage (S0'), and that the the output of the second change-over switch (U2') is connected to the second inputs of the fourth and fifth EXCLUSIVE-OR gate (E4', E5).

Description: Umschaltbare freilaufende Verwurfler- und EntwUrfler- anordnung (Scambler und Decrambler) Die Erfindung betrifft eine umschaltbare freilaufende Verwwrfler- und EntwLirfleranordnung mit einem mehrstufigen getakteten Schieberegister, an dessen Ausgänge der sechsten und der siebten Stufe die Eingänge eines ersten Exklusiv-ODER-Gatters, das zusammen mit wenigstens einem zweiten und einem dritten Exklusiv ODER-Gatters in einem ersten Rückkopplungsweg enthalten ist, angeschlossen sind,dass an die Ausgänge weiterer SchieberegisterstuSen jeweils ein Eingang eines vierten und eines fünft en Exklusiv-ODER-Gatters angeschlossen ist, die zusammen mit einem nachgeschalteten NAND-Gatter und einem mit dem Ausgang des NAND- Gatters verbundenen getakteten Zähler in einem zweiten Rückkopplungsweg enthalten sind, dass dem mehrstufigen Schieberegister eine erste zusätzliche getaktete Schieberegisterstufe vorgeschaltet ist, deren Ausgang mit dem Eingang eines im ersten Rückkopplungsweg angeordneten Exklusiv-ODER-Gafiters und ausserdem mit dem einen Eingang eines ersten Umschalters verbunden ist, dessen anderer Eingang mit dem Ausgang des dritten Exklusiv-ODER-Gatters und mit dem Signal ausgang verbunden ist, und dass der Ausgang des ersten Umschalters mit dem Eingang des Schieberegisters und der Ausgang des Zählers mit einem Eingang eines im ersten Rückkopp- lungsweg angeordneten Exklusiv-ODER-Gatters verbunden ist. Bei der Ubertragung digitaler Signale können Impulsmuster auftreten, die einen hohen Energieanteil bei bestimmten diskreten Frequenzen oder aber auch einen Gleichstromanteil aufweisen. Zur Vermeidung dieser Impulsmuster ist es üblich, das zu übertragende Signal zu verwurfeln. Die Verwurfelung geht dabei so vor sich, dass eine sendeseitig mittels nickgekoppelten2 Schiebe- register erzeugte Pseudozufallsfolge und das zu übertragende Signal mod-2 addiert werden. Empfangsseitig wird dann eine Entwürfelung mötig, die in einer weiteren mod-2-Addition der sendeseitig bereits verwendeten Pseudozufallsfolge zum empfangenen Signal bestehen kann. In diesem Falle ist eine Synchronisierung des sendeseitigen und des empfangsseitigen Pseudozufallsgenera- tors notwendig, beispielsweise durch Triggern. Bekannt ist weiterhin, zur Verwürfelung digitaler Signale freilaufende und damit selbstsynchronisierende Ver würfler- und Entwurfleranordnung zu verwenden. Dabei wird sendeseitig die übliche mod-2-Addition vorgenommen und anschliessend das verwürfelte Signal durch das im Pseudozufallsgenerator enthaltende Schieberegister geleitet. Empfangsseitig wird das empfangene Signal einem Schieberegister des empfangsseitigen Pseudozufallsgenerators zugeführt, das dem sendeseitig verwendeten Schieberegister entspricht. Im Anhang zu Bericht V 27 des CCITT-Orange Book (Data Transmission over the Telephone Network), Seiten 116 und 117 ist eine umschaltbare Verwürfler- und Entwurf- leranordnung beschrieben, wie sie bei PCM-Übertragungsstrecken für hohe Bitraten eingesetzt wird. Diese Anordnung ist in der Fig. 1 dargestellt. Die beschriebene Anordnung besteht im Prinzip aus einem zwölfstufigen Schieberegister mit Rückkopplungen vom Ausgang der sechsten und der siebten Stufe, wobei die Signale über die Reihenschaltung aus drei Exklusiv ODER-Gattern so rückgekoppelt werden, dass bei konstantem Eingangssignal, also beispielsweise bei einem Dauer-Eins-Signal, ein verwürfelter Ausgangssignal mit einer Periode von 27 -1 = 127 Bit entsteht. Die drei Exklusiv-ODER-Gatter EI, E2, E3 bilden dabei einen ersten Rückkopplungsweg zum Eingang des Schieberegisters. Das zweite Exklusiv-ODER-Gatter E2 hat dabei nur eine Durchschaltefunktion, es ist für den eigentlichen Rückkopplungsvorgang durch einen logischen Nullpegel an einen seiner Eingang ohne Einfluss und dient nur zur Einkopplung von Rücksetzimpulsen in den ersten Rückkopplungskreis. Dieser logische Nullpegel wird durch einen getakteten Synchronzähler Z mit einer Endstellung bei 33 erzeugt, der in einer zweiten Rückkopplungs- schleife enthalten ist. Diese zweite Rückkopplungsschleife dient zum sicheren Anlaufen der Anordnung nach dem Einschalten. Die zweite Rückkopplungsschleife enthält zwei Exklusiv-ODER-Gatter, E4 und 5, deren einer Eingang mit dem Ausgang der neunten bzw. der zwölften Schieberegisterstufe S9 bzw. S12 verbunden ist und deren Ausgänge über ein NAND-Gatter N mit dem Eingang des Synchronzählers Z zur Erzeugung von Rücksetzsignalen verbunden sind. Der Synchronzshrer Z selbst enthält eingangsseitig ein NOR-Gatter, das über ein Zeitglied mit einem bis zu 32 zahlenden Syzichronzählerbaustein mit angeschlossenen Frequenzteiler im Verhältnis 2 : 1 verbunden ist, an das ein J-K-Flipflop angeschlossen ist. Dem Schieberegister ist zur Erzeugung dieses Bit- Nr. Null eine zusätzliche Schieberegisterstufe SO vorgeschaltet, deren Ausgang mit dem einen Anschluss b eines Umschalters U verbunden ist, dessen Ausgang mit dem Eingang des Schieberegisters verbunden ist und der bei Betrieb der Schaltung als Verwürfler (Scambler) die vorgeschaltete Schieberegisterstufe SO mit dem nachgeschalteten Schieberegister unmittelbar verbindet. In der Stellung als Entwürfler (Descrambler) ist der Ausgang der vorgeschalteten Schieberegisterstufe mit dem einen Eingang des dritten Exklusiv-ODER-Gatters im ersten Rückkopplungsweg verbunden, von dessen Ausgang die Signale zum anderen Eingang a des ersten Umschalters gelangen. Ist der Umschalter in dieser Stellung, dann werden diese Signale, die gleichzeitig die Ausgangssignale darstellen, durch das Schieberegister geleitet und es ergibt sich die Verwürflerfunktion. Im zweiten Rückkopplungsweg wird geprüft, ob der Signalzustand des Bit Nr. 0 und des Bit Nr. 9 bzw. des Bit Nr. 0 und des Bit Nr. 12 gleich sind. Ist dieses für 33 Takte der Fall, dann gibt der Zähler ein Ausgangssignal an den ersten Rückkopplungsweg ab, durch das eines der durch das zweite Exklusiv-ODER-Gatter E2 durchlauSende Bit invertiert wird, ausserdem wird der Zahler zurückgesetzt. Haben dagegen das Bit Nr. O und das Bit Nr. 9 und ausserdem Bit Nr. 0 und Bit Nr. 12 unterschiedlichen Signal zustand, dann wird nur der Zähler über seinen an das NAND-Gatter N angeschlossenen Reset-Eingang auf seinen Anfangszustand zurückgesetzt. Der Entwürfler unterscheidet sich vom Verwürfler dadurch, dass die Daten sowohl in das Schieberegister als auch in das dritte Exklusiv-ODER-Gatter E3 eingespeist werden. Die Signale durchlaufen zwischen zwei Taktzuständen die Hintereinanderschaltung des ersten bis dritten Exklusiv-ODER-Gatters, E1..E3, die Parallelschaltung aus dem vierten und dem fünften Exklusiv-ODER-Gatters E4, E5 und das NAND-Gatter N. Die gesamte Signallaufzeit als Summe der Laufzeiten in den einzelnen Gattern ist damit vergleichsweise lang. FUr sehr hohe Impulsfolgefrequenzen ist damit die Verwürfler-Entwürfleranordnung nach dem Stand der Technik nicht geeignet. Die Aufgabe der Erfindung besteht also darin, eine umschaltbare freilaufende Verwürfler-Entwürfleranordnung der eingang erwahnten Art zu schaffen, die auch für sehr hohe Impulsfolgefrequenzen und damit für PCM-Systeme mit sehr hohen Bitraten geeignet ist. Erfindungsgemäss wird die Aufgabe dadurch gelöst, dass ein elfstufiges Schieberegister vorgesehen ist, dass der Ausgang des ersten und des zweiten Exklusiv-ODER-Gatters jeweils getrennt mit den beiden Eingängen des dritten Exklusiv-ODER-Gatters verbunden ist, dass ein Eingang des vierten und des fünften Exklusiv-ODER-Gatters getrennt mit einem Ausgang der neunten und der elften Schieberegisterstufe verbunden ist, dass der Ausgang des vierten Exklusiv-ODER-Gatters mit dem D-Eingang eines ersten getakteten D-Flipflops und der Ausgang des fünften ESklusiv-ODER-Gatters mit dem D-Eingang eines zweiten getakteten D-Flipflops verbunden ist, dass die Ausgänge dieser beiden D-Flipflops jeweils getrennt mit den Eingängen des NAND-Gatters verbunden sind, dass ein sechstes Exklusiv-ODER-Gatter vorgesehen ist, dessen Eingänge jeweils getrennt mit den Ausgängen der vierten und der fünften Schieberegisterstufe und dessen Ausgang mit dem einen Eingang eines siebten Exklusiv-ODER-Gatters verbunden ist, dessen anderer Eingang mit dem Eingang für das umzuformende Signal und dessen Ausgang mit dem D-Eingang eines dritten D-Flipflops verbunden ist, dass ein zweiter Umschalter vorgesehen ist, dessen einer Eingang mit dem Q-Ausgang des dritten D-Flipflops und dessen anderer Eingang mit dem Q-Ausgang einer weiteren Schieberegisterstufe verbunden ist, die zwischen Signaleingang und erster zusätzlicher Schieberegisterstufe geschaltet ist und dass der Ausgang des zweiten Umschalters mit den zweiten Eingängen des vierten und des fünften Rxtrusiv-ODER- Gatters verbunden ist. Die erfindungsgemässe Lösung bietet den besonderen Vorteil der leichten Integrierbarkeit, so dass der Mehraufwand gegenüber der Lösung nach dem Stand der Technik unerheblich ist. Eine wegen des leichten Aufbaus mittels handelsüblicher Elemente günstige Lösung der Erfindung ergibt sich dadurch, dass die Schieberegisterstufe zwecks Realisierung des Umschalters mittels D-Master-Slave-Flipflop mit Eingangsmultiplexer, der Umschalter als separater Multiplexer und alle anderen Schi eberegi sterstufen und die D-Flipflops mittels D-Master-Slave-Flipflops aufgebaut sind. Die Erfindung soll im folgenden an Hand der Zeichnung näher erläutert werden. In der Zeichnung zeigt Fig. 1 eine umschaltbare freilaufende Verwurfler- und Entwürfleranordnung nach dem Stand der Technik und Fig. 2 eine umschaltbare freilaufende Verwurfler- und Entwürfieranordnung nach der Erfindung. Die Anordnung nach der Fig. 1 wurde bei der Besprechung des Standes der Technik weitgehend erläutert, so dass an dieser Stelle auf weitere Erläuterungen verzichtet wird. Der umschaltbare freilaufende Verwürfler und Entwürfler nach der Fig. 2 wird ebenfalls durch einen Umschalter U1' von Verwürfelbetrieb entsprechend Stellung a auf Entwürfelbetrieb entsprechend Stellung b umgeschaltet. Mit dem Ausgang des Umschalters U1' ist ein elfstufiges Schieberegister mit den Stufen St'...S11' verbunden, dass zwar mittels einzelner D-Flipflops aufgebaut werden kann, in der Praxis aher aus einer integrierten Schaltung besteht. So wie beim Stande der Technik sind auch in diesem Falle mit den Ausgängen der sechsten und der siebten Schieberegisterstufe die Eingänge eines ersten Exklusiv-ODER-Gatters E1' verbunden, dessen Ausgang mit dem einen Eingang eines dritten Exklusiv-ODER-Gatters E3' verbunden ist, an dessen anderen Eingang der Ausgang eines zweiten Exklusiv-ODER-Gatters E2' angeschlossen ist. Der Ausgang des dritten Exklusiv-ODER Gatters E3' ist mit dem Ausgang DA' für die verwürfelten Signale und ausserdem mit dem einen Eingang des ersten Umschalters U1' verbunden, der in Verwürfelbetrieb dosen Eingang mit dem Eingang der ersten Stufe des Schieberegisters verbindet. Dadurch ist im Verwürfelbetrieb der erste Rückkopplungskreis geschlossen. Mit den Ausgängen der achten und der elften Schieberegisterstufe sind die einen Eingänge eines vierten und eines fünften F;xklusiv-ODER-Gatters E4' bzw. E5' verbunden, deren Ausgänge jeweils getrennt mit dem D-Eingang eines ersten bzw. zweiten getakteten D-Flipflops D1' bzw. D2' verbunden sind. Die Q-Ausgänge dieser beiden D-Flipflops sind jeweils getrennt mit Eingängen eines NAND-Gatters N' verbunden, dessen Ausgang mit dem Signaleingang EZ' eines Synchronzählers Z' mit einer Endstellung bei 33 verbunden sind. Dieser Syn- chronzähler Z' enthält neben einen Takteingang TZ' einen Signalausgang AZ', der mit dem einen Eingang des zweiten Exklusiv-OD-ER-Gatters E2' verbunden ist. Der andere Eingang dieses Exklusiv-ODER-Gatters ist mit dem Q-Ausgang eines ersten zusätzlichen D-Flipflops SO' verbunden. Uber die Verbindung zwischen zweiten und dritten Exklusiv-ODER-Gatter wird schliesslich der zweite Rückkopplungskreis geschlossen, der als Starthilfe bei periodischen Eingangssignalen dient. Zusätzlich enthält der zweite Rückkopplungsteg ein mit den Ausgängen der vierten und der fünften Schieberegister stufe verbundenes sechstes Exklusiv-ODER-Gatter E6', dessen Ausgang mit dem einen Eingang eines siebten Exklusiv-ODER-Gatters E7' verbunden ist, an dessen anderen Eingang der Signaleingang DE' der VerwArfler- und Entwürfleranordnung angeschlossen ist. Mit diesem Signaleingang ist weiterhin der D-Eingang eines zweiten zusätzlichen getakteten D-Flipflops S-1' verbunden, dessen Q-Ausgang mit dem D-Eingang des ersten zusatzlichen getakteten D-Flipflops SO' und mit dem zweiten Signaleingang eines zweiten Umschalters U2' verbunden ist. Der Ausgang des siebten Exklusiv-0DER-Gatters E7" ist mit dem D-Eingang eines dritten zusätzlichen D-Flipflops D3' verbunden, dessen Q-Ausgang mit dem ersten Eingang des zweiten Umschalters U2' verbunden ist. Der Ausgang dieses Umschalters ist mit dem zweiten Eingängen des vierten und des fünften Exklusiv-ODER-Gatters E4' bzw. E5' verbunden. Während also im ersten Rückkopplungsweg wie beim Stande der Technik das nullte Bit mit dem sechsten und dem siebten Bit verglichen wird, wird im zweiten Rückkopplungskreis das Bit -2 mit den Bits 4 und 5 verknüpft, mittels des getakteten dritten D-Flipflops D3' abgefragt und dem zweiten Umschalter U2' zugeführt, an dem die Information also um ein Bit früher als am ersten Umschalter U1' ansteht. Diese Information wird in der Schalterstellung a, also im Verwurfelbetrieb, vom zweiten Umschalter U2' an die zweiten Eingänge des vierten und des fünften Exklusiv-ODER-Gatters E4',E5' abgegeben. Durch die Abfrage der Information mittels des ersten und des zweiten D-Flipflops D1' bzw. D2' ergeben sich an den Eingängen des NAND-Gatters N' also die gleichen Bedingungen wie beim Stande der Technik, bei dem das Bit 0 mit den Bits 9 und 12 verknüpft worden ist. Im Entwürfelbetrieb sind beide Umschalter Ul' bzw. U2' in der Schaltstellung b, so dass in diesem Falle die Information direkt den Schieberegister und dem vierten und fünften Exklusiv-ODER-Gatter E4' bzw. E5' zugeführt wird. Bei der Anordnung nach der Fig. 2 sind maximal 2 Gat ter hintereinander geschaltet, so dass sich also auch nur zwei Gatterlaufzeiten addieren und sich diese Verwurfler- Entwürfleranordnung deshalb für höhere Schaltgeschwindigkeiten eignet. Ausserdem ist die Schiebere gisterstufe S1' zwecks Realisierung des Umschalters U1' mittels D-Master-Slave-Flipflop mit Eingangsmultiplexer, der Umschalter U2' als separater Multiplexer und alle anderen Schieberegisterstufen und die D-Flipflops mittels D-Mastsr-Slave-Flipflops aufgebaut. 2 Patentansprüche 2 Figuren

Claims: PatentansDrUche 1. Umschaltbare freilaufende VerwUrfler- und Entwürfleranordnung mit einem mehrstufigen getakteten Schieberegister, an dessen Ausgänge der sechsten und der siebten Stufe die Eingänge eises ersten Exklusiv-ODER- Gatters, das zusammen mit wenigstens einem zweiten und einem dritten Exklusiv-ODER-Gatter in einem ersten Rückkopplungsweg enthalten ist, angeschlossen sind,dass an die Ausgänge weiterer Schieberegisterstufen Jeweils ein Eingang eines vierten und eines funften Exklusiv ODER-Gatters angeschlossen ist, die zusammen mit einem nachgeschalteten NAND-Gatter und einem mit dem Ausgang des NAND-Gatters verbundenen getakteten Zähler in einem zweiten Rückkopplungsweg enthalten sind, dass dem mehrstufigen Schieberegister eine erste zusätzliche getaktete Schieberegisterstufe vorgeschaltet ist, deren Ausgang mit dem Eingang eines im ersten Rückkopplungs- weg angeordneten Exklusiv-GDER-Gatters und ausserdem mit dem einen Eingang eines ersten Umschalters verbunden ist, dessen anderer Eingang mit dem Ausgang des dritten Exklusiv-ODER-Gatters und mit dem Signalausgang verbunden ist, und dass der Ausgang des ersten Umschalters mit dem Eingang des Schieberegisters und der Ausgang des Zählers mit einem Eingang eines im ersten Ruckkopp- lungsweg angeordneten Exklusiv-ODER-Gatter 5 verbunden ist, d a d u r c h g e k e n n z e i c h n e t, dass ein elfstufiges Schieberegister (s1'...S11') vorgesehen ist, dass der Ausgang des ersten und des zweiten Exklusiv-ODER-Gatters (E1',E2') Jeweils getrennt mit den beiden Eingängen des dritten Exklusiv-ODER-Gatters (E3') verbunden ist, dass ein Eingang des vierten und des fiinften Exklusiv-ODER-Gatters (E4',E5') getrennt mit einem Ausgang der neunten und der elften Schieberegisterstufe (S9',SI2') verbunden ist, dass der Ausgang des vierten Exklusiv-ODER-Gatters (E4') mit dem Eingang eines ersten getakteten D-Flipflops (dz') und der Ausgang des fünften Exklusiv-ODER-Gatters (E5') mit dem D-Eingang eines zweiten getakteten D-Flipflops (D2') verbunden ist, dass die Q-Ausgänge dieser beiden D-Flipflops jeweils getrennt mit den Eingängen des NAND-Gatters (N') verbunden sind, dass ein sechstes Exklusiv ODER-Gatter (E6') vorgesehen ist, dessen Eingänge je- weils getrennt mit den Ausgängen der vierten und der fünften Schieberegisterstufe (S4',S5') und dessen Ausgang mit dem einen Eingang eines siebten Exklusiv ODER-Gatters (E7') verbunden ist, dessen anderer Eingang mit dem Eingang (E') für das umzuformende Signal und dessen Ausgang mit dem D-Eingang eines dritten D-Flipflops (D3') verbunden ist, dass ein zweiter Umschalter (U2') vorgesehen ist, dessen einer Eingang mit dem Q-Ausgang des dritten D-Flipflops (D3') und dessen anderer Eingang mit dem Q-Ausgang einer weiteren Schieberegisterstufe (S1') verbunden ist, die zwischen Signal eingang und erster zusätzlicher Schieberegisterstufe (so') geschaltet ist und. dass der Ausgang des zweiten Umschalters (U2') mit den zweiten Eingängen des vierten und des fünften Exklusiv-ODER-Gatters (E4',E5') verbunden ist. 2. Umschalbare freilaufende. Verwürfler- und Entwürfleranordnung nach Patentanspruch 1, d a d u r c h g e k n n z e i c h n e t, dass die Schieberegisterstufe S1' zwecks Realisierung des Umschalters U1' mittels D-Master-Slave-Flipflop mit Eingangsmultiplxer, der Umschalter U2' als separater Multiplexer und alle anderen Schieberegisterstufen und db D-Flipflops mittels D-Master-Slave-Flipflops aufgebaut sind.

Inventors: DOMER, JOSEF, ING. GRAD., FUTTERER, AUGUSTIN, ING. GRAD., Dömer, Josef, Ing. grad., Fütterer, Augustin, Ing. Grad.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1981
Main classification: H04L25
IPC codes: H04L25, H04L7