INTEGRATED VOLTAGE DIVIDER WITH SELECTION CIRCUIT IN IGFET TECHNIQUE, A MODIFICATION THEREOF AND ITS USE IN A DA CONVERTER

Abstract: 1. Integrated voltage divider consisting of a series arrangement of a number (N) of resistors (R0, R1...R8, Rr), operated from a biasing voltage (Ur), with the tapping points thereof, each via a switching connection consisting of one individual switching transistor or a series arrangement of switching transistors, and in dependence upon a digital selecting signal (A...D), capable of being connected through to the voltage output (U) by means of a selection circuit, with said selection circuit, said resistors (R...) and said switching connections being materialized by employing transistors according to the insulated-gate field-effect transistor technique, characterized by the combination of the following features : - each switching connection is realized by the switching section of one single switching transistor (T1...T8) of the one channel conductivity type (n-channel in the drawings), - the selection circuit consists of a 1-ex-n-short-circuit decoder (KD) and of a 1-ex-n-open circuit decoder (SD) whose like inputs are arranged in parallel and supplied with the corresponding bits (A...D) of the selecting signal, - the open-circuit decoder (SD) consists only of transistors of the one channel conductivity type which are arranged in the semiconductor body of the integrated voltage divider as connected to the reference potential (UO) of the source of biasing voltage (Ur), ans its potential input is connected to the reference potential (UO), - the short-circuit decoder (KD) consists only of transistors of the other channel conductivity type (p-channel in the drawings), which are arranged within a separate insulating island (NW) of the one channel conductivity type, and its potential input is connected to this insulating island (NW) ans to the operating voltage (Ud), and - like outputs (1...8) of both the open-circuit and the short-circuit decoders (SD, KD) are connected to one another and to the respective gate of the switching transistors (T...).

Description: Integrierter Spannungsteiler mit Auswahlschaltung in lsolierschicht-Feldeffekttransistor-Technik, dessen Abwandlung und ihn verwendender Digital-Analog-Wandler Die Erfindung betrifft einen integrierten Spannungsteiler aus einer an einer Referenzspannung betriebenen Reihenschaltung einer Anzahl von Widerständen, dessen Abgriffe über Schaltverbindungen mittels einer Auswahlschaltung zum Spannungsausgang durchschaltbar sind, wobei Auswahlschaltung, Widerstände und Schaltverbindungen in Isolierschicht Feldeffekttransistor-Technik realisiert sind, vgl. den Oberbegriff des Anspruchs 1. Ein derartiger integrierter Spannungsteiler ist aus der Offenlegungschrift DE 29 30 375 Al, Fig. 3 und 8 bekannt. Als Schaltverbindungen werden dort Serienschaltungen von Transistoren eines einheitlichen Leitungstyps, jedoch unterschiedlichen Steuerungstyps, d. h. sowohl Anreicherungstyp- als auch Verarmungstyp-Transistoren verwendet. Die Verarmungstyp-Transistoren sind dabei an denjenigen Stellen des Halbleiterkörpers angeordnet, wo sich zwei Leitbahn-Führungen kreuzen, d. h. sie dienen als sogenannte Tunnels. Für die in den erwähnten Fig. 3 und 8 gezeigten Ausführungsbeispiele mit acht Widerständen und einem dreistelligen Auswahlsignal liegt an den jeweiligen-Spannungsteilerabgriffen die Serienschaltung aus den Schaltstrecken von bis zu acht Transistoren, so dass entweder wie bei Fig. 3 sich zu den Spannungsteilerwiderstnden noch der Innenwiderstand dieser Serienschaltungen addiert oder wie bei Fig. 8 der zu berücksichtigende Serienwiderstand von Abgriff zu Abgriff grösser wird. Der vom Spannungungsausgang her gesehene Innenwiderstand des Spannungsteilers setzt sich also aus den eigentlichen Spannungsteilerwiderständen und den Ersatzwiderständen der einzelnen Serienschaltungen zusammen. Der Spannungsausgang soll aber möglichst niederohmig mit den Spannungsteilerabgriffen in Verbindung stehen, was mit den bekannten Anordnungen nur schwerlich erreicht werden kann. Hier will die Erfindung Abhilfe schaffen, die, wie sie in den Ansprüchen gekennzeichnet ist, die Aufgabe löst, einen integrierten Spannungsteiler der im Oberbegriff des Anspruchs 1 angegebenen Art so auszubilden, dass zwischen jedem Spannungsteilerabgriff und dem Spannungsausgang möglichst der gleiche Widerstandswert auftritt und dass die Auswahlschaltung mit einem möglichst geringen Ruhestrom betrieben werden kann. Durch die erfindungsgemäss vorgesehene Trennung der Durchschaltfunktion von der Auswahlfunktion, welche beiden Funktionen bei den bekannten Anordnungen in den erwähnten Serienschaltungen vereinigt sind, lässt sich die gestellte Aufgabe lösen. Dabei ergibt sich der weitere Vorteil, dass an die Genauigkeit der Widerstandswerte des Spannungsteilers weit geringere Anforderungen zu stellen sind als bei Spannungsteilern, die nach dem R-2R-Prinzip arbeiten. Diese Eigenschaft wird wesentlich dadurch gesichert, dass die Schaltverbindungen zwischen den Spannungsteilerabgriffen und dem Spannungsausgang jeweils nur durch einzelne oder - bei Verwendung von Transmission -Gates - durch parallelgeschaltete Transistorschaltstrecken realisiert werden. Die Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert. Fig. 1 zeigt teilweise schematisch das Schaltbild eines Ausführungsbeispiel der Erfindung für acht Abgriffe und ein dreistelliges Auswahlsignal, Fig. 2 zeigt tabellarisch die Zuordnung der 16 Zustände eines vierstelligen nätürlich-binärcodierten Auswahlsignals, Fig. 3 zeigt das Schaltbild eines bei der Erfindung verwendbaren Sperrdecoders, der mit einem Auswahl signal nach Fig. 2 angesteuert wird, Fig. 4 zeigt das Schaltbild eines bei der Erfindung verwendbaren Kurzschlussdecoders für ein Auswahl signal nach Fig. 2, Fig. 5 zeigt eine Abwandlung der Anordnung nach Fig. 1 für den Betrieb mit höheren Referenzspannungen, Fig. 6 zeigt eine Weiterbildung der Anordnung nach Fig. 5, Fig. 7 zeigt eine Weiterbildung der Anordnung nach Fig. 6, Fig. 8 zeigt die Beschaltung des Spannungsausgangs mit einem Verstärker in Spannungsfolgerschaltung und einem Glättungsglied bei Verwendung der Erfindung als Digital-Analog-Wandler, und Fig. 9 zeigt die Beschaltung des Substrats der Trans mission-Gates nach Fig. 5. In Fig. 1 ist teilweise schematisch das Schaltbild eines Ausführungsbeispiels der Erfindung für einen mit acht Abgriffen versehenen Spannungsteiler gezeigt, der aus den Widerständen RO, R1...R8, Rr besteht, die in dieser Reihenfolge zwischen dem Bezugspotential UO der Referenzspannungsquelle Ur und deren spannungsführenden Pol angeordnet sind. Der Widerstand RO kann wahlweise auch entfallen. Die Verbindungspunkte jeweils benachbarter Widerstände R1...R8, die die acht Abgriffe bilden, sind jeweils über die Schaltstrecke der Schalttransistoren T1...T8 mit dem Spannungsausgang U verbunden. Jeder Abgriff liegt über einen einzigen derartigen Schalttransistor am Spannungsausgang U. Die Schalttransistoren sind alle vom selben Kanalleitungstyp, in Fig. 1 sind es N-Kanal- Transistoren, deren Substrat am Bezugspotential UO der Referenzspannungsquelle Ur liegt. Der Potentialbereich von UO bis zum Potential am höchsten Abgriff zwischen den Widerständen R8 und Rr kann sich bei diesem Ausführungsbei- spiel nur über einen Teil des Betriebsspannungsbereichs erstrecken. Soll das Potential am höchsten Abgriff mit Ur übereinstimmen so muss der Widerstand Rr entfallen. Zur Ansteuerung der Gates der Schalttransistoren und damit zur Durchschaltung des entsprechenden Abgriffpotentials an den Spannungsausgang U dient die aus dem Eins-Aus N-Kurzschlussdecoder KD und aus dem Eins-Aus-N-Sperrdecoder SD bestehende Auswahlschaltung, wobei gleichnamige Eingänge der beiden Decoder parallelgeschaltet und mit den entsprechenden Stellen A, B, C des Auswahlsignals gespeist sind. Ebenso sind die gleichnamigen Ausgänge 1.. .8 der beiden Decoder KD, SD miteinander verbunden und steuern jeweils das Gate des zugehörigen Transistors mit derselben Bezugszeichenziffer; die Ausgänge 1 liegen also z. B. am Gate des Transistors T1. Die gewöhnlich erforderliche Speisung der Eingänge der beiden Decoder KD, SD sowohl mit den direkten als auch mit den invertierten Stellensignalen des Auswahlsignals A, B, C ist in Fig. 1 durch die Vorinverter IA, IB, IC angedeutet. Der Sperrdecoder SD besteht ausschliesslich aus Transistoren des einen Kanalleitungstyps, in Fig. 1 also aus N-Kanal-Transistoren, die in dem mit dem Be zugspotential UO der Referenzspannungsquelle Ur verbundenen Halbleiterkörper des integrierten Spannungsteilers angeordnet sind, wobei der Potentialeingang des Sperrdecoders SD ebenfalls mit diesem Bezugspotential UO verbunden ist. Im Gegensatz dazu besteht der Kurzschlussdecoder KD ausschliesslich aus Transitoren des anderen Kanalleitungstyps, in Fig. 1 also aus P-Kanal-Transistoren, die innerhalb einer eigenen Isolierwanne (NW in Fig. 4) des einen Kanalleitungstyps angeordnet sind, und sein Potentialeingang ist mit dieser Isolierwanne und mit der Betriebsspannung Ud verbunden. Durch die parallele Ansteuerung auf der Adressenseite und die Parallelschaltung der Ausgänge 1...8 der beiden Decoder ergibt sich insgesamt eine CMOS-Inverter-artige Zusammenschaltung, die genau deren Eigenschaften bezuüglich des Ruhestromverbrauchs aufweist. Die Tabelle der Fig. 2 zeigt die Zustände eines vierstelligen, natürlich-binärcodierten Auswahlsignals A...D, wie es zur Ansteuerung der in den Fig. 3 und 4 gezeigten Decoder verwendet werden kann. So zeigt die Fig. 3 das Schaltbild eines mit diesem vierstelligen Auswahlsignal A...D ansteuerbaren Sperrdecoder SD, der ausschliesslich aus N-Kanal-Transistoren TN aufgebaut ist. DAs funktionsmässig Charakteristische dieses Sperrdecoders ist, dass alle vom Bezugspotential UO zum adressierten Ausgang möglichen Verbindungsleitungen unterbrochen bzw. gesperrt sind, während zu den nichtadressierten Ausgängen jeweils mindestens eine Verbindungsleitung durchgeschaltet ist. Der schaltungstechnische AuSbau des Sperrdecoders SD nach Fig. 3 lässt sich so beschreiben, dass der niederstwertigen Stelle D des Auswahlsignals je einer der zu den 16 Ausgängen gehörenden Längsttransistoren zugeordnet ist, die zwischen dem Bezugspotential UO und dem entsprechenden Ausgang liegen. Diese Längsttransistoren sind abwechselnd jeweils vom Auswahl-Steilensignal D direkt oder über den Vorinverter ID angesteuert. Die beiden Ausgänge eines derartigen Längstransistoren-Paares sind dann über drei jeweils den restlichen drei Stellen zugeordnete Quertransistoren miteinander verbunden, die entsprechend der Fig. 3 direkt oder über den entsprechenden Vorinverter vom entsprechenden Auswahl-Stellensignal A, B, C angesteuert sind. Die Fig. 4 zeigt das Schaltbild des entsprechenden Kurzschlussdecoder KD, der ausschliesslich mit P-Kanal-Transistoren TP realisiert ist. Alle P-Kanal-Transistoren TP sind in der N-leitenden Isolierwanne NW des Halbleiterkörpers angeordnet, die ihrerseits über den Kontakt WA mit der Betriebsspannung Ud verbunden ist. Das funktionsmässig Charakteristische des Kurzschlussdecoders KD ist, dass alle Verbindungsleitungen zwischen der Betriebsspannung Ud und den nichtadressierten Decoderausgängen mindestens durch einen gesperrten Transistor unterbrochen sind, während die Verbindungsleitungen zwischen der adressierten Ausgangsleitung und der Betriebsspannung Ud mittels der in Serie liegenden Transistoren durchgeschaltet ist. Der schaltungsmässige Aufbau kann etwa so beschrieben werden, dass , ausgehend von dem dem höchstwertigen Stellensignal A zugeordneten und sourceseitig mit der Betriebsspannung Ud verbundenen Transistorpaar der Aufbau sich baum-artig zu den Stellensignalen niedriger Wertigkeit hin jeweils in zwei Äste verzweigt. Dabei sind die beiden Transistoren, die jeweils sourceseitig zusammengeschaltet sind, vom entsprechenden Stellensignal direkt bzw. über den Vorinverter angesteuert. Durch die ausgangsseitige Parallelschaltung der beiden Decoder nach den Fig. 3 und 4 ergibt sich somit für jede einer Adresse zugeordnete Verbindungsleitung zwischen Bezugspotential UO und Betriebsspannung Ud das einem einfachen CMOS-Inverter entsprechende Verhalten, und zwar derart, dass der jeweils adressierte Ausgang das Potential des Kurzschlussdecodersubstrats annimmt, während alle nichtadressierten Ausgänge das Potential des Sperrdecodersubstrat annehmen. Wenn der integrierte Spannungsteiler nach der Erfindung vollständig in CMOS-Technik realisiert werden soll, so können die Schalttransistoren T.. nach Fig. 1 durch CM0S-Transmission-Gates midzugeordneten CMOS-Invertern ersetzt werden. Die Fig. 5 zeigt ein entsprechendes Ausführungsbeispiel für das dreistellige Auswahlsignal wie in Fig. 1. Anstatt der dort gezeigten Schalttransistoren T1...T8 sind die Transmission-Gates G1...G8 vorgesehen, deren Schaltstrecke zwischen dem jeweils zugehörigen Spannungsteilerabgriff und dem Spannungsausgang U liegt. Die einen Steuereingänge der Transmission-Gates G1...G8 sind mit den zugeorndete#n parallelgeschalteten Ausgängen der beiden Decoder SD, KD direkt verbunden, während die anderen Steuereingänge über die entsprechenden CMOS Inverter T1...T8 an diesen Ausgängen angeschlossen sind. Bei der für das Ausführungsbeispiel der Fig. 5 gewählten Polarität für die Schalttransistoren der beiden Decoder SD, KD, die gleich ist wie beim Ausführungsbeispiel der Fig. 1 und den Fig. 3 und 4 (Sperrdecoder SD mit N-Kanal Transistoren TN, Kurzschlussdecoder KD mit P-Kanal-Transistoren TP), ist das Gate der N-Kanal-Transistoren der Transmission-Gates direkt und das Gate der P-Kanal-Transistoren über die CMOS-Inverter angesteuert. Die Fig. 9 zeigt, an welches Potential das Substrat der Transmission-Gate-Transistoren anzuschliessen ist, das Substrat des P-Kanal-Transistors GP an die Betriebsspannung Ud und das des N-Kanal-Transistors GN an das Bezugspotential UO der Referenzspannungsquelle Ur. In gleicher Weise ist im übrigen auch das jeweilige Substrat der CMOS-Inverter-Transistoren mit der Betriebsspannung Ud bzw. der Referenzspannung UO verbunden, zwischen welchen beiden Potentialen auch die Schaltstrecke der CMOS-Inverter liegt. Durch die vollständige Ausführung des integrierten Spannungsteilers in CMOS-Technik entsprechend Fig. 5 ergibt sich die Möglichkeit und somit der Vorteil, mit einer grösseren Referenzspannung Urt Ud arbeiten zu können, so dass sich entlang des Spannungsteilers grössere Potentialstufen ergeben, die die halbleitertechnische Realisierung des Spannungsteilers hinsichtlich der Toleranzbedingungen erleichtern. Insbesondere kann als Referenzspannung Ur jetzt auch die volle Betriebsspannung Ud gewählt werden und der Widerstand Rr kann dann entfallen. Für ein vollständiges und schnelles Durchschalten der Teilspannungen an den Spannungsteilerabgriffen sollte die Betriebsspannung Ud mindestens gleich der Summe aus den Beträgen der Schwellenspannung der P-Kanal-Transistoren, der Schwellenspannung der N-Kanal-Transistoren und der effektiven Gate-Source-Spannung der Transistoren sein. Gegenüber Ausführungsformen entsprechend Fig. 1 weist die abgewandelte Ausführungsform nach Fig. 5 einen praktisch dreifachen Aufwand an Transistoren auf. Sollte dieser Aufwand, insbesondere bei Spannungsteilern mit einer grösseren Anzahl von Abgriffen, nicht mehr akzeptabel sein, so kann unter Beibehaltung des vollständigen CMOS Prinzips dieser Aufwand reduziert werden, wie es in den Fig. 6 und 7 gezeigt ist. Für das schnelle und vollständige Durchschalten der Abgriffspannungen ist es nämlich ausreichend, wenn die bezüglich des Mittelabgriffs negativen Teilspannungen mittels N-Kanal-Schalttransistoren und die bezüglich des Mittelabgriffs positiven Teilspannungen mittels P-Kanal-Schalttransistoren zum Spannungsausgang U durchgeschaltet werden. Dabei ist für das Ausführungsbeispiel nach Fig. 6 vorausgesetzt, dass die Betriebs spannung Ud und die Referenzspannung Ur positive Spannungen sind. In Fig. 6 sind somit die vier N-Kanal-Schalttransistoren N...N4 vorhanden, deren Substrat am Bezugspotential UO liegt und die die Teilspannungen an den zu den Widerständen R1...R4 gehörenden Abgriffen durchschalten. Den zu den Widerständen R5...R8 gehörenden Abgriffen sind die P-Kanal-Schalttransistoren P5...P8 zugeordnet, deren Substrat mit der Betriebsspannung Ud verbunden ist. In Fig. 6 müssen gegenüber den Ausführungsbeispielen nach den Fig. 1 und 5 noch die folgenden Modifikationen vorgenommen werden. Der den positiven Teilspannungen zugeordnete Teil des Sperrdecoders ist durch den N-Kanal Kurzschluss-Teildecoder NK ersetzt, dessen Potentialeingang mit dem Bezugspotential UO verbunden ist und dessen Transistoren im Halbleiterkörper des integrierten Spannungsteilers angeordnet sind. Der den positiven Teilspannungen zugeordnete Teil des Kurzschlussdecoders ist durch den P-Kanal-Sperr-Teildecoder PS ersetzt, dessen Potentialeingang an der Betriebsspannung Ud liegt und dessen Transistoren in einer einzigen, mit der Betriebsspannung Ud verbundenen Isolierwanne angeordnet sind. Die Eingänge der Teildecoder NK, PS sind in umgekehrter Reihenfolge mit den entsprechenden Eingängen des verbleibenden N-Kanal-Sperr-Teildecoders NS bzw. des verbleibenden P-Kanal-Kurzschluss-Teildecoders PK verbunden. Der Potentialeingang des N-Kanal-Sperr-Teildecoders NS liegt am Bezugspotential UO, und seine Transistoren sind im Halbleiterkörper angeordnet, während der Potentialeingang des P-Kanal-Kurzschluss-Teildecoders PK an der Betriebsspannung Ud liegt und seine Transistoren in einer eignen Isolierwanne des Halbleiterkörpers angeordnet sind. Aus Übersichtlichkeitsgründen der zeichnerischen Darstellung ist in Fig. 6 (ebenso in Fig. 7) die Eingangsleitungsführung in den Schaltsymbolen der Teildecoder NS, PK von links nach rechts gestrichelt weitergeführt. Durch die Aufteilung in die erwähnten Teildecoder wird erreicht, dass das zur Ansteuerung der P-Kanal-Schalttransistoren P5...P8 erforderliche Ausgangssignal erhalten wird. Da die sich überkreuzenden Leitungsführungen beim Ausführungsbeispiel nach Fig. 6 ebenfalls einen zusätzlichen Flächenaufwand in der integrierten Schaltung verursachen, kann entsprechend Fig. 7 durch eine andere Zuordnung wieder zu nicht sich überkreuzende Leitungsführungen zurückgekehrt werden. Dies ist dadurch möglich, dass im Vergleich zu Fig. 6 die Plätze der Teildecoder NK, PS vertauscht sind, so dass oberhalb des Spannungsteilers Kurzschluss-Teildecoder und unterhalb Sperr-Teildecoder angeordnet sind, allerdings jeweils mit Transistoren entgegengesetzten Kanalleitungstyps realisiert. Oberhalb des Spannungsteilers sind somit der P-Kanal-Kurzschluss-Teildecoder PK und der N-Kanal-Kurzschluss-Teildecoder NK und unterhalb der N-Kanal-Sperr-Teildecoder NS und der P-Kanal-Sperr-Teildecoder PS angeordnet. Die den positiven Teilspannungen zugeordneten Teildecoder NK, PS des Sperrbzw. des Kurzschlussdecoders bestehen somit jeweils aus Transistoren desjenigen Kanalleitungstyps, der zum Kanalleitungstyps der den negativen Teilspannungen zugeordneten Teildecoder NS, PK entgegengesetzt ist. Während vor dem Platztausch zu beiden Seiten des Spannungsteilers jeweils Decoder gleichen Kanalleitungstyps angeordnet sind, wobei die Teildecoder einer Seite in einer gemeinsamen, durchgehenden Isolierwanne untergebracht werden können, liegen nach dem Platztausch auf jeder Seite der Widerstandskette jeweils zwei Teildecoder verschiedenen Kanalleitungstyps, wobei sich solche mit gleichen Kanalleitungstypen diagonal gegenüberliegen. Durch diese Massnahme lässt sich die erwähnte, durch die Leitungskreuzungen nach Fig. 6 erforderliche Zusatzfläche auf eine kleine Rest-Zusatzfläche reduzieren, und zwar auf so viel Fläche, wie für eine Isolierwannen-Grenzzone zwischen je zwei Teildecodern benötigt wird. Die erfindungsgemässen integrierten Spannungsteiler können bevorzugt für Digital-Analog-Wandler verwendet werden. Soll die Wandlerkennlinie dabei linear sein, so sind die Widerstände des Spannungsteilers mit gleichen Widerstandswerten auszurüsten, bei nichtlinearen Wandlungskennlinien entsprechend mit anderen Widerstandswerten. Wenn der Digital-Analog-Wandler aus einem natürlich-binärcodierten Binärsignal eine entsprechende Spannung erzeugen soll, so hat der Spannungsteiler zweckmässigerweise mindenstens N=2n gleichbemessene Widerstände. Ferner ist der Spannungsausgang U mit dem Eingang eines Spannungsverstärkers zu verbinden und diesem ein RC-Glättungsglied nachzuschalten. Für den Fall eines Digital-Analog-Wandlers unter Verwendung einer Anordnung entsprechend den Ausführungsbeispielen nach den Fig. 5 bis 7 kann ein Spannungsverstärker mit der Verstärkung 1, also ein sogenannter Spannungsfolger, verwendet werden. Diese zusätzlich Beschaltung des Spannungsausgangs U des integrierten Spannungsteilers nach der Erfindung ist in Fig. 8 schematisch gezeigt, die den Spannungsverstärker SV, der dort als Operationsverstärker in Spannungsfolgerschaltung gezeigt ist, und das aus dem Widerstand RG und dem Kondensator OG bestehende Glättungsglied GG zeigt, an dessen Ausgang die analoge Ausgangsspannung UA abgegriffen werden kann.

Claims: Patentansprüche 1. Integrierter Spannungsteiler aus einer an einer Referenzspannung (Ur) betriebenen Reihenschaltung einer Anzahl (N) von Widerständen (RO, R1...R8, Rr), dessen Abgriffe jeweils über eine Schaltverbin dung, die aus einem einzelnen Schalttransistor oder einer Serienschaltung von Schalttransistoren besteht,in Abhängigkeit von einem digitalen Auswahlsignal (A...D) zum Spannungsausgang (U) mittels einer Auswahlschaltung durchschaltbar sind, wobei Auswahlschaltung; Wider stände (R..) und Schaltverbindungen unter Verwendung vonTransistoren in Isolierschicht-Feldeffekttran sistor-Technik realisiert sind, gekennzeichnet durch folgende Merkmale: - jede Schaltverbindung ist durch die Schaltstrecke eines einzigen Schalttransistors (T1... T8) vom einen Kanalleitungstyp (N-Kanal in den Figuren) realisiert, - die Auswahlschaltung besteht aus einenwEins-Aus-N- Kurzschlussdecoder (K) und aus einem Eins-Aus N-Sperrdecoder (SD), deren gleichnamige Eingänge parallelgeschaltet und mit den entsprechenden Stellen (A...D) des Auswahlsignals gespeist sind, - der Sperrdecoder (SD) besteht nur aus Transistoren des einen Kanalleitungstyps, die in dem mit dem Bezugspotential (UO) der Referenzspannung (Ur) verbundenen Halbleiterkörper angeordnet sind, und sein Potentialeingang ist mit dem Bezugspoten tial (UO) verbunden, - der Kurzschlussdecoder (KD) besteht nur aus Tran sistoren des anderen Kanalleitungstyps (P-Kanal in den Figuren3, die innerhalb einer eigenen Isolier wanne (NW) des einen Kanalleitungstyps angeordnet sind, und sein Potentialeingang ist mit dieser Isolierwanne (NW) und mit der Betriebsspannung (Ud) verbunden, und - gleichnarige Ausgänge (1...8) von Sperr- und Kurz schlussdecoder (SD,KD) sind miteinander und mit dem jeweiligen Gate der Schalttransistoren (T..) verbunden. 2. Abwandlung des Spannungsteilers nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltverbindungen als CMOS Transmission-Gates (G1.. .G8) ausgeführt sind, deren eine Steuereingänge direkt mit den gleichnamigen Ausgängen (1...8) von Sperr- und Kurzschlussdecoder (SD, KD) und deren andere Steuereingänge jeweils über einen CMOS Inverter (I1...I8) mit den gleichnamigen Ausgängen (1...8) verbunden sind (Fig. 5). 3. Spannungsteiler nach Anspruch 1 oder 2, dadurch gekenn zeichnet, dass der Sperrdecoder (SD) nur aus N-Kanal-Tran sistoren und der Kurzschlussdecoder (KD) nur aus P-Kanal Transistoren aufgebaut ist. 4. Spannungsteiler nach den Ansprüchen 1 und 3, gekennzeichnet durch folgende Merkmale: - die bezüglich des Mittelabgriffs zu negativen Teil spannungen gehörenden Schalttransistoren sind N-Kanal-Tran sistoren (N1. .N4) und die bezüglich des Mittelabgriffs zu positiven Teilspannungen gehörenden Schalttransistoren sind P-Kanal-Transistoren (P5...P8), und - der den positiven Teilspannungen zugeordnete Teil des Sperrdecoders ist durch einen N-Kanal-Kurzschluss Teildecoder (NK) und der den positiven Teilspannungen zugeordnete Teil des Kurzschlussdecoders durch einen P-Kanal-Sperr-Teildecoder (PS) ersetzt, deren jeweilige Eingänge in umgekehrter Reihenfolge mit den entsprech enden Eingängen des verbleibenden N-Kanal-Sperr-Teil decoders (NS) bzw. des verbleibenden P-Kanal-Kurzschluss Teildecoders (PK) verbunden sind (Fig. 6). 5. Spannungsteiler nach den Ansprüchen 1 und 3, gekennzeichnet durch folgende Merkmale: - die bezüglich des M#ttelabgriffs zu negativen Teil spannungen gehörenden Schalttransistoren sind N-Kanal Transistoren (N1...N4) und die bezüglich des Mittelab griffs zu positiven Teilspannungen gehörenden Schalttran sistoren sind P-Kanal-Translstoren (P5...P8), - der den positiven Teilspannungen zugeordnete Teil decoder des Sperrdecoder besteht aus P-Kanal-Transi storen1 der den negativen Teilspannungen zugeordnete Teildecoder des Sperrdecoders besteht aus N-Kanal-Transi storen, und - beim Kurzschlussdecoder sind die Kanalleitungstypen der Teildecoder in Bezug auf die Teilspannungen genau umgekehrt zugeordnet wie beim Sperrdecoder. 6. Digital-nalog-andler unter Verwendung eines Spannungs teilers nach einem der Ansprüche 1 bis 5, gekennzeichnet durch folgende Merkmale: - das Auswahlsignal ist ein natürliches n-stelliges Binärsignal, - der Spannungsteiler hat mindestens N = 2n gleich bemessene Widerstände, und - der Spannungsausgang (U) liegt am Eingang eines Spannungsverstärkers (SV), dessen Ausgang mit einem RC-Glättungsglied (GG) beschaltet ist. 7. Digital-Analog-Wandler nach Anspruch 6, dadurch gekenn zeichnet, dass der Spannungsverstärker die Verstärkung 1 hat.

Inventors: ADAM, FRITZ GUNTER DR. RER. NAT. DIPL.-PHYS., Adam, Fritz Günter Dr. rer. nat. Dipl.-Phys.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1981
Main classification: H03M1
IPC codes: H03M1, G11C8