PROTECTION AGAINST CRACKLE NOISES FOR DIGITAL AUDIO PROGRAMME TRANSMISSION

Abstract: 1. Circuit arrangement for avoiding clicking noise in the digital sound programme transmission, characterised in that there is provided a multi-stage first digital store (SP1) which has n flip-flops for each bit of a code word (n = number of the temporarily stored code words) and to which the received compressed digital code word (1st bit to 11th bit) is supplied in parallel via circiut inputs (E1 to E11), that the higher-level bits (2nd bit to 5th bit) of the digital received signal and the sign bit (VZ) are connected to a parity check (PP), that the first output (P1) of the first store (SP1), at which the sign bit is emitted, and the outputs (P6 to P11), at which the low-level bits are emitted, are connected to the inputs (E22 to E27) of a second store (SP2) which contains only one storage element for each bit, that the higher-level outputs (P5 to P2) are connected to the parallel inputs (V1 to V4) of a presettable binary countdown counter (BZ), that the outputs (P21 to P27) of the second store (SP2) and the outputs (Q1 to Q4) of the ninary counter (BZ) are led to the terminal points (A1 to A11) which correspond to the circuit inputs (E1 to E11) (A1 corresponds to E1), that these outputs (A1 to A11) are connected to an expander section, that there is provided a control unit (ST) whose pulse input (Se1) is connected to the pulse input (TS1) of the first store (SP1), that a second input (SE2) of the control unit is connected to the output (PA) of the parity check (PP), that the output of a NOR-Gate (NO1), which is connected to the higher-level outputs (P2 to P4) of the first store (SP1), is connected to a fourth input (SE4) of the control unit (ST) and the transmission output (Borrow - BA) of the binary counter (BZ) is connected to a third input (SE3) of the control unit (ST), that a first pulse output (SA1) of the control unit (ST) is connected to the pulse input (TS2) of the second store (SP2) and to the transfer pulse input (PE) of the binary counter (BZ), and that a second pulse output (SA2) of the control unit (ST) is connected to the counting pulse input (BE) of the binary counter (BZ).

Description: Knackschutz für die digitale TonProgrammübertrazunz Die Erfindung betrifft ein Verfahren zur Vermeidung von Knackgeräuschen, die bei einer digitalen Tonprogrammübertragung mit arithmetisch-logarithmischer Kompression von Tonsignalen auf der Senderseite und Expansion auf der Empfangsseite durch Verfälschung der höherwertigen Bits der übertragenen Codewörter enstehen, bei dem die akustische Bbschaltung des Empfangsteils bei mehreren fehlerhaften--Codewörtern langsam erfolgt. Bei der digitalen Tonprogrammübertragung kommt es durch Störungen auf der Ubertragungsstrecke zu Verfälschungen der digitalisierten Nachricht. Diese Verfälschungen machen sich, besonders wenn die höherwertigen Bits betroffen sind als unangenehme Knackgeräusche bemerkbar. In der Zeitschrift telcom report (1979), Beiheft "digital Übertragungstechniks, Seiten 52 bis 58 wird ein PCM Tonkanalsystem beschrieben. Bei der Pulscodemodulation wird bekanntlich einem bestimmten analogen Abtastwert ein entsprechender Zahlenwert eines Codewortes zugeordnet. Einer grossen Amplitude des Abtastwertes entspricht ein grosser Zahlenwert. Zur Verbesserung des Geräuschabstandes wird das Tonprogrammsignal sendeseitig mit einem Preemphasisnetzwerk yerzerrt und empfangsseitig mit einem entsprechenden Deemphasisetzwerk entzerrt. Vor der Ubertragung wird das preemphasierte Tonprogrammsignal digitalisiert und einem Digitalkompressor zugeführt. Dieser vermindert die Gesamtzahl der Quantisierungsintervalle und damit die notwendige Wortlänge. Die Grösse der Intervalle bleibt bei kleinen Abtastwerten unverändert, bei grossen Abtastwerten wird die Grösse der Intervalle entsprechend erhöht. Hierdurch ergibt sich für grössere Abtastwerte eine nahezu logarithmische Kennlinie. Die gesamte Umsetz1tngskenn5-2r-ie- wird als arithmetisch-logaritmisch bezeichnet, sie entspricht dem zu zu - Se 11-Segment-oder 13-Segment-Kompander- gesetz. Das Vermindern der Wortlänge wird auf der Empfangsseite durch einen Digitalexpander wieder rückgängig gemacht. Bitfehler beim Übertragen der Codewörter führen zur Wiedergabe falscher Abtastwerte auf der Empfangsseite. Die verfälschte Ubertragung eines oder mehrerer der fünf höchstwertigen Bits der Codewort ter kann zu einem hörbaren bei der Wiedergabe führen. Dieser Effekt ist bei Fehlern der geringerwertigen Bits hingegen vernachlässigbar. Eine Schutzmassnahme gegen Knackstörungen besteht beim beschriebenen Tonkanalsystem darin, dass bei einer Fälschung der funf höchstwertigen Bits das gestört Codewort durch das letzte richtige ersetzt wird. Sind mehrere aufeinanderfolgende Abtastproben fehlerhaft, wird das Tonprogramm kurzzeitig "weich ausgeschaltet. In der CCIR-Mitteilung Doc. CMTT/4-E 19.Nov.1975 wird auf Seite 7, Abschnitt 7.2 vorgeschlagen, das Empfangssignal exponentiell zu verringern um ein Minimum an störenden Geräuschen zu erhalten. Die praktische Realisierung dieser Forderung ist jedoch mit erheblichem technischen Aufwand verbunden. Aufgabe der Erfindung ist es, ein einfaches, mit geringem Aufwand realisierbares Verfahren anzugeben, das bei der digitalen Tonprogrammübertragung die durch Verfälschungen der Codewörter verursachten Knackgeräusche vermindert. Die Aufgabe wird dadurch gelöst,dass fortlaufend mindestens drei Codewörter in einem ersten Speicher zwischen gespeichert werden, dass jeweils das älteste zwischengespeicherte Codewort über einen zweiten, nur ein Codewort fassenden Speicher einem Expander mit anschliessendem Digital-Analog-Umsetzer zugeführt wird, dass die höchstwertigen Bits und das Vorzeichenbit der zwischengespeicherten Codewörter ständig auf Paritätsfehler hin überprüft werden, dass bei einer vorgegebenen Anzahl von Paritätsfehlern der zwischengespeicherten Codewörter das im zweiten Speicher stehende ungestörte Codewort nicht mehr von den zwischengespeicherten Codewörtern überschrieben wird, sondern dass sein Zahlenwert zeitlich linear auf einen ersten kleinen absoluten Zahlenwert verringert wird, und dass erst dann wieder zwischengespeicherte Codewörter an den zweiten Speicher weitergegeben werden, wenn hintereinander mehrere Codewörter mit richtiger Parität empfangen werden, wenn der absolute Zahlenwert des an den Expanderteil weitergegebenen Codewortes unterhalb des vorgegebenen ersten kleinen absoluten Zahlenwertes liegt und wenn die Differenz zwischen dem Zahlenwert des an den Expanderteil weiterzugebenden ältesten zwischengespeicherten Codewortes und dem verminderten Zahlenwert des an den Expanderteil weitergegebenen Codewortes einen vorgegebenen Schwellwert unterschreitet. Der Erfindung liegt die Erkenntnis zugrunde, dass die liniare Änderung der komprimierten Tonprogrammsignale mit ausreichender Näherung einer exponentiellen Änderung der expandierten TonprogrAmmsignale entspricht. Das Verfahren kann rechnerisch, z.B. mit Hilfe eines Mikroprozessors durchgeführt werden. Ebenso sind einfache schaltungstechnische Lösungen möglich. Da nur eine Verfälschung eines höherwertigen Bits sich als Knackgeräusch bemerkbar macht, reicht es aus, wenn diese gesichert übertragen werden. Die codemässige Uberprüfung der höherwertigen Bits der übertragenen Codewörter kann durch eine qualitätsmässige Überprüfung, z.B. Uberwachung des Pegels und der Verzerrungen dieser Bits ergänzt werden. Sind nur die hdherwertigen Bits eines Codewortes betroffen, so wird statt des verfälschten Codewortes das vorhergehende ungestörte Codewort wiederholt zum Expander durchgeschaltet. Bei starken Störungen der empfangenen Codewörter muss dagegen die Verbindung abgeschaltet werden. Dies geschieht durch eine lineare Verringerung des komprimierten Codewortes. Die Folge ist ein exponentielles abklingen des akustischen Signals. Erst bei guten Ubertragungsverhältnissen wird die Verbindung bei möglichst günstigen Bedingungen zur Vermeidung von Geräuschen wieder durchgeschaltet. Es ist vorteilhaft, dass bei einer Ubertragungsrate von 32.000 Codewörternlsca4-6Codewörter zwischengespeichert werden. Es hat sich als günstig herausgestellt, Stass - ein Abschaltvorgang dann eingeleitet wird, wenn bei einem ersten empfangenen Codewort und bei mindestens zwei der nachfolgedem drei Codewörter jeweils mindestens eines der vier höchstwertigen Bits oder das Vorzeichenbit verfälscht sind.. Bei diesen Werten ist sichergestellt, dass nicht zu häufig aufgrund von Verfälschungen abgeschaltet wird. Bei erneutem Einschalten ist es günstig, dass frühestens nach dem Empfang von fünf Codewörtern mit unverfälschten höchstwertigen Bits und unverfälschtem Vorzeichenbit wieder Codewörter an den Expanderteil weitergegeben werden. Dadurch wird sichergestellt, dass erst bei einer fehlerfreien Verbindung erneut eingeschaltet wird. Bei geringeren Ansprüchen an die Storfreiheit kann natürlich anch bereits bei nur drei oder vier ungestört empfange nen Codewörtern die Verbindung erneut durchgeschaltet werden. Eine vorteilhafte Schaltungsanordnung für das Verfahren ergibt sich dadurch* dass ein mehrstufiger erster digitaler Speicher mit n-Kippstufen (n- Anzahl der zwischengespeicherten Codewörter), je Bit eines Codewortes vorgesehen ist, dem das empfangene komprimierte digitale Codewort über Scha3tiseingparallel zugeführt ist, dass die höherwertigen Bits des digitalen Empfangssignals und das Vorzeichenbit an eine Paritätsprüfung angeschlossen sind, dass der erste Ausgang des ersten Speichers, an dem das Vorzeichenbit abgegeben wird, und die Ausgänge des ersten Speichers, an denen die niederwertigsten Bits abgegeben werden, mit den Eingängen eines für jedes Bit nur ein Speicherglied enthaltenden zweiten Speichers angeschlossen sind, dass die höherwertigen Ausgänge des ersten Speichers an die Paralleleingänge eines voreinstellbaren binären Rückwärtzählers angeschlossen sind, dass die Ausgänge des zweiten Speichers und die Ausgänge des Binärzählers an Anschlusspunkte geführt sind, die den Schaltungseingängen entsprechen (A1 entspricht EI, u.s.w.),dass diese Ausgänge an einen Expanderteil angeschlossen sind, dass eine Steuerung vorgesehen ist, deren Takteingang mit dem Takteingang des ersten Speichers verbunden ist, dass ein zweiter Eingang der Steuerung an den Ausgang der Paritätsprüfung angeschlossen ist, dass der Ausgang eines an die höherwertigen Ausgängen des ersten Speichers angeschlossenen NOR-Gatters mit einem vierten Eingang der Steuerung und der Ubertragsausgang des Binärzählers an einen dritten Eingang der Steuerung angeschaltet ist, dass ein erster Taktausgang der Steuerung an den Takteingang des zweiten Speichers und an den Ubernahmetakt- eingang des Binärzählers angeschlossen ist und dass ein zweiter Taktausgang der Steuerung auf den 7hhatakteingang des Binärzählers geführt ist. Diese Schaltungsanordnung zeichnet sich durch einfache Realisierbarkeit aus. Die Schaltung ist mit wenigen integrierten Bausteinen realisierbar. Es ist vorteilhaft, dass die Steuerung ein Schieberegister enthält, das aus mindestens so vielen Kippstufe besteht, wie im ersten Speicher Speicherplätze für jedes Bit vorgesehen sind, dass der Eingang des Schieberegisters an den Ausgang der Paritätsprüfung angeschlossen ist, dass dem Schieberegister der Worttakt zugeführt ist, dass die Ausgänge der Kippstufen des Schieberegisters an eine Schwellwertlogikschaltung angeschlossen sind, die ein Fehlersignal abgibt, wenn - - das am Ausgang des ersten Speichers liegende Codewort und an mindestens einem weiteren Eingang der Schwellwertschaltung ein Paritätsfehlersignal anliegt, dass der Ausgang der Schwellwertlogik über ein erstes UND-Gatter auf den Setzeingang der Steuerkippstufe geführt ist, dass der zweite Eingang des ersten UND-Gatters über einen ersten Inverter mit dem Takt eingang verbunden ist, dass der A-Ausgang der Steuerkippstufe mit einem zweiten UND-Gatter verbunden ist, dessen zweiter Eingang mit dem Takteingang verbunden ist und dessen dritter Eingang über einen zweiten Inverter mit dem dritten Eingang der Steuerung verbunden ist, dass der invertierte Ausgang der Steuerbippstufe mit einem zweiten Eingang eines dritten U'j-Gatters verbunden ist, dessen erster Eingang auf den Takteingang geschaltet ist und dessen dritter Eingang an den invertierenden Ausgang einer als Verzögerungsglied dienenden D-Kippstufe angeschlossen ist, deren D-Eingang an den Ausgang der Kippstufen des Schieberegisters angeschlossen ist und deren Takteingang an den Ausgang des ersten Inverters angeschlossen ist, dass der Ausgang des zweiten UND Gatters auf den zweiten Taktausgang geführt ist, dass der Ausgang des dritten UND-Gatters auf den ersten Taktausgang geführt ist, und dass ein zweites NOR-Gatter vorgesehen ist, dessen Eingänge mit allen Ausgängen der Kippstufen des Schieberegisters verbunden sind, dass der Ausgang des zweiten NOR-Gatters auf den zweiten Eingang eines vierten UND-Gatters geführt ist, dessen erster Eingang den Ausgang des ersten Inverters angeschaltet ist, dessen dritter Eingang auf den vierten Eingang der Steuerung und dessen vierter Eingang mit dem dritten Eingang der Steuerung verbunden ist. Auch die Steuerung kann aus diskreten Bausteinen aufgebaut werden. Die Steuerung ist, wie die gesamte Schaltungsanordnung , auch in monolithischer Integration herstellbar Weitere Ausbildungen der Erfindung sind in den Unteransprüchen angegeben. Es zeigen: Fig. 1 eine Schaltungsanordnung gemäss der Erfindung; Fig. 2 eine Schaltungsanordnung der Steuerung nach Fig. 1 und Fig. 3 ein Zeitdiagramm der Steuerung. Die erfindungsgemässe Scbattungsanordnung einer Knackschutzschaltung RNist in der Fig. 1 dargestellt. Uber die Eingänge El bis E11 der Knackschutzschaltung KN werden einem ersten Speicher SP1 mit den Eingängen 1 bis II die II Information enthaltenden Bits der übertragenen Codewörter zugeführt. Das erste Bit, das Vorzeichenbit VZ, ist dabei auf den Eingang 1 des ersten Speichers SPI geführt das elfte Bit auf den Eingang II. Die Schaltungseingänge E7 bis E5 sind ausserdem mit den Eingängen U2 bis U6 einer Paritätsprüfung verbunden. Der erste Eingang U1 der Paritätsprüfung PP ist mit dem Schaltungseingang EP verbunden, an dem das zwölfte Bit eines Codewortes, das Paritätsbit P3,anliegt. Der erste Speicher SP1 enthält für jedes Bit vier binäre Speicherelemente. Für das elfte Bit, das heisst für den Eingang 11 des ersten Speichers SPI wurden diese Speicherelemente durch vier Quadrate symbolisch dargestellt. Der Ausgang des vierten Speicherelementes führt auf den Ausgang P11. Die weiteren Ausgänge des ersten Speichers SP1 sind den Eingängen 1 bis 10 entsprechend mit Pl bis PlO bezeichnet. Die Ausgänge P6 bis P11 sind mit den Eingängen E22 bis E27 eines zweiten Speichers SP2 verbunden, der erste Ausgang Pl des ersten Speichers SP1 ist mit dem ersten Eingang E21 des zweiten Speichers SP2 verbunden. Der zweite Speicher SP2 enthält nur sieben binäre Speicherlemente, von denen nur eines symbolisch dargestellt ist. Den Eingängen E22 bis E27 des zweiten Speichers entsprechen seine Ausgänge P22-bis P27, bzw. die Anschlusspunkte A6 bis All, an denen die niederwertigsten Bits, das sechste Bit bis elfte Bit abgegeben werden. Dem ersten Eingang E21 des zweiten Speichers SP1 entspricht der Ausgang P21 bzw. der Anschrusspunkt Al, an dem ein Vorzeichenbit abgegeben wird. Der fünfte Ausgang P5 des ersten Speichers SPI bis der zweite Ausgang P2 sind jeweils mit einem ersten Eingang V1 bis vierten Eingang V4 eines Binärzählers BZ verbunden. Den Eingängen V1 bis V4 entsprechen die Ausgänge Q1 bis Q4 des Binärzählers BZ, die Ausgänge Q4 bis Q1 sind auf die Anschlusspunkte A2 bis A5 geführt. Am Anschlusspunkt A2 liegt demnach das höchstwertigste Bit(Q4)an, am An- schlusspunkt A1 das Vorzeichenbit, die Ausgänge Al bis All entsprechen damit den Eingängen E1 bis Ell. Bei dem Binärzähler BZ handelt es sich um einen handels üblichen Baustein, einen sogenannten Ab zähler. Es kann jedoch ebenso ein Aufwärts-Abwärts-Zähler verwendet werden, der fest auf Abwärtszählen geschaltet wurde. Uber einen Schaltungseingang ET wird einer Steuerung ST über deren Takteingang SEI ein Worttakt TO zugeführt. Der Takteingang SEI ist mit einem Takteingang TS1 des ersten Speichers SPI verbunden. Eizi Paritätsfehler- Ausgang PA der Paritätsprüfung PP ist an einen zweiten Eingang SE2 der Steuerung ST angeschlossen, ein erster Taktausgang SA1 der Steuerung ST ist mit einem Über- nahmetakt-Eingang PE des Binärzählers BZ und mit einem Takteingang TS2 des zweiten Speichers SP2 verbunden. Ein zweiter Taktausgang SA2 der Steuerung ST ist mit einem Zähltakteingang BE des Binärzählers BZ verbunden; der Ubertragsausgang BA des Binärzahlers BZ ist auf einen dritten Eingang SE3 der Steuerung ST geführt. Drei Eingänge eines ersten NOR-Gatters N01 sind mit den Ausgängen P2, P3 und P4 des ersten Speichers SP1 verbunden, der Ausgang des NOR-Gatters NOl ist auf einen vierten Eingang SE4 der Steuerung geführt. Die Steuerung ist in Figur 2 dargestellt. Sie enthält ein füntufiges Schieberegister SR. Der D-Eingang der ersten Kippstufe K1 ist mit dem zweiten Eingang SE2 der Steuerung verbunden. Die Takteingänge der Kippstufe Kl bis K5 des Schieberegisters sind mit dem Takteingang SE1 verbunden. Die Ausgänge der ersten Kippstufe KI bis vierten Kippstufe K4 sind an eine Schwell wertlogik SL angeschlossen. Sie sind ausserdem mit vier Eingängen eines zweiten NOR-Gatters N02 verbunden, dessen fünfter Eingang an den Ausgang der fünften Kippstufe K5 angeschlossen ist. Die Schwellwertlogik SL besteht aus einer einfachen Gatterschaltung, sie gibt an ihrem Ausgang dann eine logische 1 ab, wenn der Ausgang der vierten Kippstufe K4 und zwei weitere Ausgänge der Kippstufen K1 bis K3 eine logische Eins abgeben-.DeT Ausgang SA der Schwellwertlogik ist auf einen ersten Eingang eines ersten UND-Gatters U1 geführt; der zweite Eingang dieses UND-Gatters ist über einen ersten Inverter 11 mit dem Eingang SEI verbunden. Der Ausgang des ersten UND-Gatters U1 fuhrt auf einen Setzeingang S einer Steuerkippstufe KAv Der Rücksetzeingang R dieser Kippstufe ist mit dem Ausgang eines vierten UND-Gatters U4 verbunden. Der erste Eingang dieses UND-Gatters U4i mit dem Ausgang des ersten Inverters 11 verbunden, der zweite Eingang ist mit dem Ausgang des zweiten NOR Gatters N02 verbunden, der dritte Eingang ist mit dem vierten Eingang SE4 und der vierte Eingang ist mit dem dritten Eingang SE3 der Steuerung verbunden. Der Ausgang der Steuerkippstufe KA ist mit einem ersten Eingang eines zweiten UND-Gatters U2 verbunden, dessen zweiter Eingang über einen zweiten Inverter I2 ebenfalls mit dem dritten Eingang SE3 der Steuerung ST verbunden und dessen dritter Eingang mit einem ersten Eingang eines dritten UND-Gatters U3 sowie mit dem ersten Eingang SEI der Steuerung verbunden ist. Der Ausgang des zweiten UND-Gatters U2 entspricht dem zweiten Taktausgang SA2 der Steuerung. Der zweite Eingang des dritten UND-Gatters U3 ist mit dem Ausgang Q der Steuerkippstufe KA verbunden und ein dritter Eingang des dritten UND-Gatters U3 ist. an dem Q-Ausgang einer als Verzögerungsglied wirkenden Kippstufe VK angeschlossen. Der D-Eingang der Verzögerungskippstufe VK ist mit dem Ausgang der vierten Kippstufe K4 verbunden. Der Takteingang der Verzögerungskippstufe VE ist an den Ausgang des ersten Inverters 11 angeschlossen. Der Ausgang des dritten UND-Gatters U3 entspricht dem ersten Taktausgang SA1 der Steuerung ST. In Figur 3 ist ein Zeitdiagramm der Steuerung ST dargestellt. Die Spannungsverläufe an den angegebenen Punkten entsprechen logischen Signalen. Das höhere Potential entspricht dabei der logischen Eins. Die empfangenen Codewörter werden zuerst in einem nicht dargestellten Empfangsteil in eine parallele Form überführt. Das erste Bit, das Vorzeichenbit VZ und zehn weitere Bits liegen an den Eingängen EI bis EIl der Knackschutzschaltung KN und damit an den Eingängen 1 bis II des ersten Speichers SPI an. Das Paritätsbit PB wird über den Eingangspunkt EP auf einen ersten Eingang der Paritätspnifung PP geführt, die Bits 1 bis 5 sind auf weitere fünf Eingänge der Paritätsprüfung PP geschaltet. Die einzelnen Codwörter werden in den ersten Speicher SPI mit dem am Takt eingang TSI anliegenden Worttakt TO eingeschrieben und zeitlich verzögert nach vier Taktim- pulsen TO an den Ausgängen Pl bis P71 wieder ausgegeben. Die niederwertigsten Bits, das sechste bis elfte Bit, wie auch das Vorzeichenbit VZ werden in den zweiten Speicher SP eingeschrieben. Dies geschieht mit einem Takt T1, der dem am Eingang ET anliegenden Worttakt TO enstspricht. Die höherwertigen Bits, das zweite bis fünfte Bit werden dazu benutzt, den Binärzähler BZ in eine der Kombination des zweiten bis fünften Bits entsprechende Anfangsstellung bringen. Dies geschieht mit demselben Takt TI. Das fünfte Bit bestimmt dabei die niederwertigste Stelle Q1 des Binärzählers BZ, das zweite Bit bestimmt die höchstwertige Stelle Q4 des Binärzählers BZ. Der BinärzahlerSZ ist, wie bereits erwähnt, ein handelsüblicher Baustein. Die Eingänge V1 bis V4 entsprechen den Setzeingängen. Mit dem Impuls T1 am Eingang PE (preset enable) wird die an den Eingängen V1 bis V4 anliegende Information übernommen. Da dem Binärzähler BZ kein Zähltakt T2 an seinem Takteingang TE zugeführt wird, arbeitet er wie der zweite Speicher SP2 als digitaler Speicher. Ein an den Eingängen EI bis EIl anliegendes Codewort CW wird demnach nach fünf Taktimpulsen TO an den Ausgängen A1 bis All, jetzt mit CE bezeichnet, abgegeben und einem digi talen Expander zugeführt. Bei der Schaltungsanordnung ist noch vorausgesetzt, dass alle Kippstufen mit der positiven Flanke getriggert werden. Sind die höherwertigen fünf Bits, die Bits 1 bis 5 -eines Codewortes richtig empfangen worden, so gibt die Paritätsprüfung PP an ihrem ParitätsfehlerT Ausgang PA die logische Null ab (tO, Fig. 4). Ist dagegen eines der fünf höherwertigen Bits gestört, so gibt die Paritätsprüfung PP an ihren Paritätsfehler-Ausgang die logische Eins ab.(t7), Diese logische Eins wird in die erste KippstufeKI des Schieberegisters SR der Steuerung ST übernommen. Es wird angenommen, dass auch das nächste und das vierte Codewort gestört sind. Zu dem Zeitpunkt t2 und zu dem Zeitpunkt t4 werden weitere logische Einsen in das Schieberegister SR übernommen. Ab dem Zeitpunkt t4 befinden sich daher die Ausgänge der ersten Kippstufe K1, der dritten Kippstufe K3 und der vierten Kippstufe K4 des Schieberegisters SR auf der logischen Eins. Über die Verzögerungskippstufe VK wird das dritte UND-Gatter U3 gesperrt (t4, 5). Dadurch bleibt das letzte ungestörte Codewort im Speicher SP2 bzw. im Binär zähler BZ erhalten.' Wäre das erste gestörte Codewort das einzige geblieben, so würde mit der nächsten positiven Flanke des Taktes TO das nächste Codewort an die Ausgänge A7 bis All weitergegeben werden. Da jedoch ausser diesem ersten Codewort zwei weitere gestört sind, gibt die Schwellwertlogik an ihrem Ausgang die Eins ab. Damit wird die Steuerkippstufe KA über ihren Setzeingang S eingestellt. Das dritte UND-Gatter U3 bleibt gesperrt, es werden keine weiteren Codewörter aus dem Speicher SP1 in den Speicher SP2 übernommen. Dafür wird das zweite UND-Gatter U2 freigegeben, der Binärzähler BZ erhält daher an seinem Takt eingang BE über das zweite UND-Gatter U2 einen Zähltakt T2, der zeitmässig dem Takt TO entspricht. Mit jeder positiven Taktflanke T2 wird sein Inhalt um einen Binärwert vermindert bis er an seinem Ubertragsausgang BA beim Zählerstand Null die Eins abgibt. Damit wird das zweite UND-Gatter U2 gesperrt und somit erhält er auch keinen Zähltakt T2 mehr. Die liniare Verminderung des Anfangswertes des Binärzählers BZ entspricht einer exponentiellen Verminderung des expandierten Wertes des Codewortes und damit des akustischen Signales. Hierbei ist es nicht notwendig die niederwertigen Bits, das sechste bis elfte Bit, zu beachten. Nachdem mindestens fünf richtige Codewörter hintereinander empfangen worden sind, dadurch dass zweite NOR-Gatter N02 an seinem Ausgang die Eins abgibt und ein kleiner Abtastwert am Ausgang des ersten Speichers SPI anliegt, wird die Steuerkippstufe KA über den Rücksetzeingang R zurückgesetzt. Der geforderte kleine absolute Wert des am Ausgang des ersten Speichers SPI anliegenden Codewortes wird durch das erste NOR-Gatter NOl überprüft.. Die ersten drei höherwertigen Bits, das 2. bis 4. Bit, müssen Null sein. Dadurch ist sichergestellt, dass die Differenz zwischen dem an den Expander abgegebenen Codewort und dem folgenden und mit dem nächsten Takt T1 an den Expander wefteruscha'lte"nden Codewort gering ist. Hierdurch wird ein Knackgeräusch beim Einschalten vermieden. Die angegebene Schaltung eignet sich für eine Sbertra- gungsgeschwindigkeit von 384 kbit/s. Diese entspricht einer Ubertragungsrate von 32.000 Codewörtern pro Sekunde und damit einem Worttakt TO von 32 kHz. 11 Patentansprüche 3 Figuren

Claims: 1 entansDrüche 1. Verfahren zur Vermeidung von Knackgeräuschen, die bei einer digitalen Tonprogrammübetragung mit arithmetisch-logarithmischer Kompression von Tonsignalen auf der Senderseite und Expansion auf der Empfangsseite durch Verfälschung der höherwertigen Bits der übertragenen Codewörter entstehen, bei dem die akustische Abschaltung des Empfangsteils bei mehreren fehlerhaften Codewörtern langsam erfolgt, d a d u r c h g e k e n n z e i c h n e t, dass frtlauSend mindestens drei Codewörter in einem ersten Speicher zwischengespeichert werden, dass jeweils das älteste zwischengespeicherte Codewort über einen zweiten, nur ein Codewort fassenden Speicher einem Expander mit anschlieBen- dem Digital-Analog-Umsetzer zugeführt wird, dass die höchstwertigen Bits und das Vorzeichenbit der zwischengespeicherten Codewörter ständig auf Paritätsfehler hin überprüft werden, dass bei einer vorgegebenen Anzahl von Paritätsfehlern der zwischengespeicherten Codewörter das im zweiten Speicher stehende ungestörte Codewort nicht mehr von den zwischengespeicherten Codewörtern überschrieben wird, sondern dass sein Zahlenwert zeitlich linear auf einen ersten kleinev wbsoluten Zahlenwert verringertw und dass erst dann wieder zwischengespeicherte Codewörter an den zweiten Speicher weitergegeben werden, wenn hintereinander mehrere Codewörter mit richtiger Parität empfangen werden, wenn der absolute Zahlenwert des an den Expanderteil weitergegebenen Codewortes unterhalb des vorgegebenen ersten kleinen absoluten Zahlenwertes liegt und wenn die Differenz zwischen dem Zahlenwert des an den Expanderteil wefterzugebenden ältesten zwischengespeicherten Codewortes und dem vermindertem Zahlenwert des an den Expanderteil weitergegebenen Code wortes (CE) einen vorgegebenen Schwellwert unterschreitet. 2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass ca. 4-6 Codewörter bei einer Ubertragungsrate von 32.000 Codewörtern/s zwischengespeichert werden. 3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n et, dass ein Abschaltvorgang dann eingeleitet wird, wenn bei einem ersten empfangenen Codewort und bei mindestens zwei der nachfolgenden drei Codewörter jeweils mindestens eines der vier höchstwertigen Bits (2.-4. Bit) oder das Vorzeichenbit (VZ) verfälscht sind. 4. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass frühestens nach dem Empfang von fünf Codewörtern mit unverfälschten höchstwertigen Bits und unverfälschten Vorzeichenbit wieder Codewörter an den Expanderteil weitergegeben werden. 5. Schaltungsanordnung für das Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass ein mehrstufiger erster digitaler Speicher (SP1) mit n-Kippstufen je Bit eines Codewortes (n - Anzahl der zwischengespeicherten Codewörter) vorgesehen ist, dem das emp-- fangene komprimierte digitale Codewort (1. Bit bis II. Bit) über Schaltungseingänge (El bis EI 1) parallel zugeführt ist, dass die höherwertigen Bits (2 Bit - 5 Bit) des digitalen Empfangsignals und das Vorzeichenbit (VZ) an eine Paritätsprüfung (PP) angeschlossen sind, dass der erste Ausgang (P1) des ersten Speichers (SPI), an dem das Vorzeichenbit angegeben wird, und die Aus gänge (P6 - P11), an denen die niederwertigsten Bits abgegeben werden, mit den Eingängen (E1 bis E27) eines für jedes Bit nur ein Speicherglied enthaltenden zweiten Speichers (SP2) angeschlossen sind, dass die höherwertigen Ausgänge, (P5 bis P2) an die Paralleleingänge (V1 bis V4) eines voreinstellbaren binären RückwertszSh- lers (BZ) angeschlossen sind, dass die Ausgänge (P21 bis P27) des zweiten Speichers (SP2 > und dessen Ausgänge (Q1 bis Q4) des Binärzählers (BZ) an Anschlusspunkte (A1 bis All) geführt sind, die den Schaltungseingängen El bis Ell entsprechen (A1 entspricht E1), dass diese Ausgänge (A1 bis A11) an einen Expanderteil angeschlossen sind, dass eine Steuerung (ST) vorgesehen ist, deren Takteingang (SEI) mit dem Takteingang (TSI) des ersten Speichers SP1 verbunden ist, dass ein zweiter Eingang (SE2) der Steuerung an den Ausgang (PA) der Paritätsprüfung angeschlossen ist, dass der Ausgang eines an die höherwertigsten Ausgänge (P2 bis P4) des ersten Spei--- chers (SPl) angeschlossenen NOR-Gatters (NOl) mit einem vierten Eingang (SE4) der Steuerung und der Ubertrags ausgang (Borrow - BAY des Binärzählers BZ an einen dritten Eingang (SE3) der Steuerung angeschaltet erst, dass ein erster Taktausgang (E21) des zweiten Speichers (SP2) und an den Ubernahmetakteingang (PE) des Binärzählers (BZ) angeschlossen ist und dass ein zweiter Taktausgang (SA2) der Steuerung (ST) auf den Zahltakteingang (BE) des Binärzählers (BZ) geführt ist. 6. Schaltungsanordnung nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, dass die Steuerung (ST) ein Schieberegister (SR), enthält, das aus mindestens so vielen Kippstufen (n) besteht, wie im ersten Speicher (SP1) Speicherplätze (n) für jedes Bit vorgesehen sind, dass der Eingang des Schieberegisters an den Ausgang (PA) der Paritätsprüfung (PP) angeschlossen ist, dass dem Schieberegister (SR) der Worttakt (TO) zugeführt, dass . die Ausgänge der Kippstufen (H1-K4) des Schieberegisters (SIR) an eine Schwellwertlogigschaltung (SL) angeschlossen sind, die ein Fehlersignal abgibt, wenn das am Ausgang des ersten Speichers liegende Codewort und an mindestens einem weiteren Eingang der Schwellwertschaltung ein Paritätsfehlers ignal anliegt, dass der Ausgang der Schwellwertlogik (SL) über ein erstes UND-Gatter(U1) auf den Setzeingang (S) der Steuerkippstufe (KA) geführt ist, dass der zweite Eingang des ersten UND-Gatters (U1) über einen ersten Inverter (11) mit dem Takteingang (SE1)-verbunden ist, dass der Ausgang der Steuerkippstufe (KA) mit einem zweiten UND-Gatter (U2) verbunden ist, dessen zweiter Eingang mit dem Takteingang (SE1) verbunden ist und dessen dritter Eingang über einen zweiten Inverter (I2) mit dem dritten Eingang (SE3) der Steuerung (ST) verbunden ist, dass der invertierte Ausgang (Q) der Steuerkipsstufe (KA) mit einem zweiten Eingang eines dritten UND-Gatters (U3) verbunden ist, dessen erster Eingang auf den Takteingang (SEI) geschaltet ist und dessen dritter Eingang an den invertierenden Ausgang einer als Verzögerungsglied dienenden D-Kippstufe (vor) angeschlossen ist, deren D-Eingang an den Augang der n-ten Kippstufe. (K4) des Schieberegisters (SR) angeschlossen ist und deren Takteingang an den Ausgang des ersten Inverters (I1) angeschlossen ist, dass der Ausgang des zweiten UND-Gatters (U2) auf den zweiten Taktausgang (SA2) geführt ist, dass der Ausgang des dritten UND-Gatters (U3) auf den ersten Taktausgang (SA1) geführt ist, und dass ein zweites NOR-Gatter (N02) vorgesehen ist, dessen Eingänge mit allen Ausgängen der Kippstufen (K?- K5) des Schieberegisters (SR) verbunden sind, dass der Ausgang des zweiten NOR-Gatters (N02) auf den zweiten Eingang eines vierten UND-Gatters (U4) geführt ist, dessen erster Eingang an den Ausgang des ersten Invertors (I) angeschaltet ist, dessen dritter Eingang auf den vierten Eingang (SE4) der Steuerung (ST) und dessen vierter Eingang mit dem dritten Eingang (SE3) der Steuerung (ST) verbunden ist. 7 Schaltungsanordnung nach Anspruch 5, d a' d u r c h g e k e n n z e i c h n e t, dass bei einer Sbertra- gungsrate von 32.000 Codewörtern je Sekunde der erste Speicher (SP1) eine Speicherkapazität von n=4 Bits je Informationsbit (VZ, 2.-11. Bit) eines Codewortes besitzt. 8. Schaltungsanordnung nach eindem der vorhergehenden Ansprüche 5 bis 7, d a d u r c h- g e k e n nz e i c h n e t, dass ein Schieberegister (SR) mit n+1 Kippstufen vorgesehen ist. 9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche 5 bis 8, d a d u r c h g e k e n nz e i c h n e t, dass ein vierstufiger Binärzähler (BZ) vorgesehen ist. 10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche 5 bis 7, d a d u r c h g e k e n nz e i c h n e t, dass die drei höchstwertigen Bits (2* bis 4. Bit) auf die Eingänge des ersten NOR-Gatters (NOI) angeschaltet sind. II. Schaltungsanordnung nach einem der vorhergehenden Ansprüche 5 bis 10, d a d u r c h g e k e n nz e i c h n e t, dass die Schaltungsanordnung in einer monolithischen Integrationstechnik ausgefuhrt ist.

Inventors: PEXA, GUNTHER, Pexa, Günther
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1981
Main classification: H04B12
IPC codes: H03G3, H04B14