FAST MOS DRIVER CIRCUIT FOR DIGITAL SIGNALS

Abstract: 1. Fast, with the aid of insulated-gate field-effect transistors monolithically integrated driver circuit for digital signals, which is connected between a load capacitance (CL) and the output of a stage (S; IM) which is capable of being loaded only with the comparatively small input capacitance (CV; CI) of the driver circuit and, for the purpose of realizing the capacitance ratio of the load capacitance to the input capacitance (C = CL/CV or CL/CI), contains inverters, namely, an output inverter (IA) and a pre-inverter (IV) which, in terms of signal flow, are connected in series, with an enhancement transistor (TA) being provided which, with its source-drain line, is connected in parallel with that of the load transistor (TLA) of the output inverter (IA), with the gate thereof, together with the gates of the load transistors (TLV, TLA) of the inverters (IV, IA), being connected to the output of the pre-inverter (IV), and with the gates of the switching transistors (TSV, TSA) of the inverters (IV, IA) being connected to one another, and with the load transistors (TLA, TLV) of the inverters (IA, IV) being of the depletion type, and the associated switching transistors (TSA, TSV) being of the enhancement type, characterized by the following features relating to capacitance ratios (C) greater than approximately 15 to 30 when realized in accordance with the twophase ratio technique : - for a capacitance ratio part (C1) of about 15 to 30, with C = C1 . C2 being applicable, - the channel widths of the switching transistors (TS...) increase in the direction of the signal flow at least partially from stage to stage in accordance with a geometric progression, - the channel-width to channel-length ratio (W/L ratio) of the enhancement transistor (TA) is almost the same as that of the switching transistor (TSA) of the output inverter (IA), - an intermediate inverter (IZ) is inserted in such a way between the pre-inverter (IV) and the output inverter (IA) that the gate of its enhancement-type switching transistor (TSZ) is connected to the gates of the other switching transistors (TSV, TSA), and that the gate of its depletiontype load transistor (TLZ) is connected to the output of the pre-inverter (IV), while the gates of both the enhancement transistor (TA) and the load transistor (TLA) of the output inverter (IA) are connected to the output of the intermediate inverter (IZ), - the channel width of the switching transistor (TSZ) of the intermediate inverter (IZ) is larger by about the multiplication factor of the geometric progression than that of the switching transistor (TSV) of the pre-inverter (IV), and - for the remaining capacitance ratio part (C2), - there are provided prestage inverters (I1...I4) which, in terms of signal flow, are connected in series, with them being dimensioned to the shortest delay time by keeping constant the quotient of both the input capacitance of the inverter subsequently following within the series and the W/L ratio of the load transistor of the inverter, and with the W/L ratios thereof increasing in the direction of the signal flow from stage to stage in accordance with a geometric progression, - ahead of the input of the driver stage there is disposed a first transfer transistor (TT1) which is controlled by one part (F2) of the two-phase clock signal, and - between the output of the last prestage inverter (I4) and the input of the output stage there is disposed a second transfer transistor (TT2) which is controlled by the respective other part of the two-phase clock signal.

Description: Schnelle ItOS-Treiberschaltung für Digitalsignale Die Erfindung bezieht sich auf monolithisch mittels Isolierschicht-Feldeffekttransistoren integrierte, schnelle Treiberschaltungen für Digitalsignale, die zwischen eine Lastkapäzität und den Ausgang einer nur mit der demgegenüber kleinen Eingangskapazität der Treiberschaltung belastbaren Stufe geschaltet ist und zur Realisierung des Kapazitätsverhältnisses von Lastkapazität zu Eingangskapazität signalflussmässig in Reihe geschaltete Inverter enthält, deren Schalttransistoren Kanalbreiten aufweisen, die in Richtung des Signalflusses mindestens teilweise von Stufe zu Stufe nach einer geometrischen Reihe zunehmen; die Erfindung betrifft also schnelle MOS-Treiberschaltungen für Digitalsignale, wie sie in der Auslegeschrift DE 14 87 398 B2 beschrieben sind. Derartige Mos-Treiberschaltungen haben zwar die Eigenschaft, je nach Stufenzahl auch sehr grosse Kapazitätsverhältnisse mit kurzen Schaltzeiten zu beherrschen, jedoch haben sie den Nachteil, dass mit grösser werdender Stufenzahl auch der in der Treiber schaltung fliessende Gesamtstrom mit dem Multiplikatlonsfaktor der geometrischen Reihe zunimmt, da in einer derartigen signalflussmässigen Reihenschaltung von Invertern immer etwa die Hälfte der Inverter stromdurchflossen ist, was bei vorausgesetzter positiver Logik dem niederen Binäpegel L am Ausgang dieser Inverter entspricht. Wird die Inverter-Reihenschaltung mit aus zwei Anreicherungstransistoren bestehenden Invertern realisiert, so ist eine derartige Anordnung im übrigen für bestimmte Anwendungsfälle nicht genügend störsicher, d. h., ihr Störabstand ist nicht ausreichend, was darauf zurückzuführen ist, dass die dem hohen Binärpegel H entsprechenden Signale nicht nahe genug an die Betriebsspannung herankommen. Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, schnelle MOS-Treiberschaltungen für Digitalsignale anzugeben, die für in der Praxis vorkommende Kapazitätsverhältnisse mit weniger Gesamtstrom als die vorbeschriebene Anordnung auskommen und ausserdem einen grösseren Störabstand aufweisen. Für Kapazitätsverhältnisse von etwa 15 bis 30 ist die Lösung dieser Aufgabe im Anspruch 1 angegeben, während für darüber hinausgehende Kapazitätsverhältnisse die Lösung im Anspruch 2 angegeben ist. Die durch die Erfindung erreichten Vorteile ergeben sich unmittelbar aus der Lösung der gestellten Aufgabe. Weitere Vorteile sind in der nun folgenden Erfindungsbeschreibung angegeben, die sich auf die Figuren der Zeichnung bezieht. Fig. 1 zeigt das Schaltbild einer MOS-Treiberschaltung nach der Erfindung entsprechend Anspruch 1, Fig. 2 zeigt das Schaltbild einer MOS-Treiberschaltung nach der Erfindung entsprechend Anspruch 2, Fig. 3 zeigt ein Ausführungsbeispiel entsprechend Fig. 2 mit Dimensionierungsangaben bezüglich der W/L-Verhältnisse, Fig. 4 zeigt den zeitlichen Verlauf der bei der Erfindung nach Anspruch 2 verwendeten Zwei phasen-Taktsignale, Fig. 5 zeigt den zeitlichen Verlauf des Spannungs anstiegs am Ausgang der Treiberschaltung nach der Erfindung, Fig. 6 zeigt eine Weiterbildung der Anordnung nach Fig. 1, Fig. 7 zeigt eine Weiterbildung der Anordnung nach Fig. 2, Fig. 8 zeigt ein dimensioniertes Ausführungsbeispiel entsprechend Fig. 7, Fig. 9 zeigt die Anordnung nach Fig. 2 mit der Weiterbildung nach Fig. 6, und Fig. 10 zeigt ein dimensioniertes Ausführungsbeispiel entsprechend Fig. 9. Das Schaltbild der Fig. 1 als solches ist an sich aus der Auslegeschrift DE 26 23 507 B2 bekannt. In Fig. 1 ist das Schaltbild einer Ausführungsform der Erfindung nach Anspruch 1 gezeigt. Die Stufe S soll mit ihrem Ausgang eigentlich auf die rechts in Fig. 1 gestrichelt gezeichnete Lastkapaziät CL arbeiten, die beispielsweise aus der Eingangskapazität einer nachfolgenden Stufe der integrierten Gesamtschaltung bestehen kann, von der die MOS-Treiberschaltung der Erfindung ein Teil sein kann. Die Lastkapazität CL kann aber auch die Kapazität einer von aussen an die integrierte Schaltung anzuschliessenden weiteren Schaltung sein. Jedenfalls ist der Wert der Kapazität CL grösser als die Kapazität, die vom Ausgang der Stufe S bei möglichst schneller Signaldurchschaltung noch auf- und entladen werden kann. Diese wesentlich kleinere Kapazität entspricht der Eingangskapazität der MOS-Treiberschaltung der Erfindung, die somit zwischen den Ausgang der Stufe S und die Lastkapazität CL geschaltet ist. Das Ausführungsbeispiel nach Fig. 1 besteht aus dem Ausgangsinverter IA mit dem Schalttransistor TSA und dem Lasttransistor TLA, aus dem Vorinverter IV mit dem Schalttransistor TSV und dem Lasttransistor TLV sowie dem Anreicherungstransistor TA, dessen W/L-Verhältnis (= Kanalbreite-Kanallänge-Verhältnis) etwa gleich dem des Schalttransistors TSA ist. Diese Transistoren sind wie folgt untereinander verschaltet: Die Gates der beiden Schalttransistoren TSV, TSA sind miteinander verbunden und liegen am Ausgang der Stufe S, die in der Lage ist, auf die Eingangskapazität CV der MOS-Treiberschaltung zu arbeiten, die sich im wesentlichen aus der Summe der Eingangskapazitäten der beiden Schalttransistoren TSV, TSA und der zugeordneten Verdrahtungskapazität zusammensetzt. Den beiden Schalttransistoren TSV, TSA sind die Lasttransistoren TLV, TLA als Lastelemente in Reihe geschaltet, die mit dem einen Ende Ihrer Sovlrce-Drain- Strecke an der Betriebsspannung UB liegen, wobei die Source-Drain Strecke des Anreicherngstransistors TA der des Lasttransistors TLA parallelgeschaltet ist. Die beiden Lasttransistoren TLV, TLA sind vom Verarmungstyp, während die Schalttransistoren TSV, TSA solche vom Anreichertyp sind. Die Gates der Lasttransistoren TLV, TLA und des Anreicherungstransistors TA sind am Ausgang des Vorinverters IV angeschlossen. Durch den entsprechend der Erfindung vorgesehenen Anreicherungstransistor TA, dessen Gate-Ansteuerung vom Ausgang des Vorinverters IV aus und dessen W/L-Verhältnis Bemessung wird in Verbindung mit den vorgesehenen Verarmungstyp-Transistoren erreicht, dass der zeitliche Verlauf des Spannungsanstiegs am Ausgang, also an der Lastkapazität CL, nicht so flach wie bei einem üblichen Inverter und wie gestrichelt in Fig. 5 gezeigt verläuft, sondern steiler, nämlich entsprechend der durchgehend gezeichneten Kurve von Fig. 5, die einen wesentlich grösseren Zeitmassstab aufweist als Fig. 4. Mit der Erfindung wird somit erreicht, dass, insbesondere bei Ansteuerung von nachfolgenden Stufen mit niedriger Schwellspannung Us, also beispielsweise bei Ansteuerung von TTL-Schaltungsstufen, eine wesentliche Zeitersparnis auftritt, da von der durchgezogenen Kurve in Fig. 5 die Schwellspannung Us wesentlich schneller erreicht wird als von der gestrichelt gezeichneten Kurve. Die Erfindung nach Anspruch 1 und Fig. 1 ist für zu beherrschende Kapazitätsverhältnisse C = CL/CV von etwa 15 bis 30 geeignet. Sollen dagegen grössere Kapazitätsverhältnisse C beherrschbar gemacht werden, so ist die Erfindung nach Anspruch 2 anzuwenden, deren Grundgedanke darin besteht, das Kapazitätsverhältnis C so in zwei Faktoren C1, C2 zu zerlegen, dass der eine Teil mit der Anordnung nach Fig. 1 beherrscht werden kann, während der zweite Teil nach dem in der eingangs genannten DE-AS vorbeschriebenen Prinzip unter entsprechender, noch zu schildernder Modifizierung beherrscht werden kann. Hierzu ist bei Realisierung in der bekannten Zweiphasen Ratiotechnik zwischen dem Ausgang der Stufe S und dem Eingang der MOS-Treiberschaltung mit der Eingangskapazität CI der erste Transfertransistor TTl vorgesehen, der vom einen Zweiphasen-Taktsignal F2 gesteuert ist. In der bekannten Zweiphasen-Ratiotechnik sind die Inverter bezüglich des W/L-Verhältnisses von Schalt- und Lasttransistor so dimensioniert, dass die Schalttransistoren in einem bestimmten Verhältnis (= ratio) niederohmiger im eingeschalteten Zustand sind als die Lasttransistoren, so dass das Potential des Schaltungsnullpunkts als der niedere Pegel L der beiden Binärpegel möglichst gut erreicht wird. Dem ersten Transfertransistor TT1 am Eingang der MOS Treiberschaltung entspricht der zweite Transfertransistor TT2, der dem Eingang des nunmehr als Ausgangsstufe dienenden Schaltungsteils nach Fig. 1 vorgeschaltet ist und vom anderen Teil F1 des Zweiphasen-Taktsignals angesteuert ist, dessen zeitlicher Verlauf im übrigen in Fig. 4 gezeigt ist, und aus zwei um 180 phasenverscho benen, sich nicht überlappenden Rechtecksignalen mit ca. einem Impulsdauer-Impulspausen-verhältnis von 1:1 besteht. Zwischen den beiden Transfertransistoren TT1, TT2 ist nun eine nach den Prinzipien der eingangs genannten DE-AS aufgebaute signalflussmässige Reihenschaltung der Vorstufen Inverter I2, 12, I3, I4 angeordnet, deren Schalttransistoren TS1, TS2, TS3, TS4 vom Anreicherungstyp und deren Lasttransistoren TL1, TL2, TL3, TL4 vom Verarmungstyp sind, wobei das Gate jeden Lasttransistors mit dem Ausgang des entsprechenden Inverters verbunden ist, wodurch diese Verarmungstyp-Transistoren als nichtlineare Lastwiderstände geschaltet sind. Die W/L-Verhältnisse der Schalttransistoren TS1...TS4 nehmen entsprechend einer geometrischen Reihe von Inverter zu Inverterll... 14 zu. Dabei wird es im allgemeinen so sein, dass für den Kapazitätsverhältnis-Teil C2 = CV/CI eine Inverterzahl vorgesehen ist, die es eigentlich gestattet, ein grösseres Kapazitätsverhältnis zu beherrschen. Dies ist aber gerade günstig, denn dann wird der letzte Inverter I4 der Reihe durch die Eingangskapazität CV des nachfolgenden Schaltungsteils weniger als zulässig belastet, so dass dieser letzte Inverter einen demgegenüber schnelleren Spannungsanstieg erlaubt. Diese Spannungsanstiegsreserve kann dazu dienen, den durch die gegebenenfalls etwas langsamere nachfolgende Teilschaltung gegebenen Schnelligkeitsverlust zu kompensieren. Auf diese Weise kann die Strornaufnalirne bei gleichbleibender Verzögerungszeit reduziert werden. Wie aus Fig. 2 ersichtlich ist, wird mittels der beiden Transfertransistoren TT1, TT2 die Gesamtverzögerungszeit der MOS-Treiberschaltung auch so aufgeteilt, dass die Ver zögerungszeit der Vorstufeninverter I1...I4 kürzer ist als die halbe Periodendauer des Zweiphasen-Taktsignals und die restliche Verzögerungszeit sozusagen in die andere Taktsignalhälfte passt. Bezüglich der Vorstufen-Inverter I1...I4 ist nachzutragen, dass sie auf kürzeste Verzögerungszeit durch Konstanthalten des Quotienten aus der Eingangskapazität des innerhalb der Reihe nachfolgenden Inverters und dem W/L-Verhältnis des Lasttransistors des Inverters bemessen sind. Eine vorteilhafte Weiterbildung besteht darin, dass das W/L-Verhältnis des Lasttransistors TLA des Ausgangsinverters IA so bemessen ist, dass durch diesen Inverter etwa die Hälfte des Gesamtstroms der Treiberschaltung nach Fig. 2 fliesst. Die Fig. 3 zeigt das Schaltbild eines Ausführungsbeispiels der Erfindung nach Anspruch 2, wobei statt der Bezugszeichen die entsprechenden W/L-Verhältnisse sowie die beherrschbaren Kapazitätswerte eingetragen sind. Wie ersichtlich, sind lediglich zwei Vorstufen-Inverter vorhanden, die über den ersten Transfertransistor vom Inverter IM angesteuert sind, der ein Inverter geringstmöglicher Abmessungen (minimum size inverter) ist. Dieser kann lediglich auf eine Kapazität von 0,1 pF arbeiten, was der Eingangskapazität der Treiberschaltung nach Fig. 3 entspricht. Die Eingangskapazität der Ausgangsstufe nach Fig. 3 beträgt 0,5 pF und die Lastkapazität an deren Ausgang 10 pF. Das Kapazitätsverhältnis C beträgt somit 100 und ist in die beiden Teile bzw. Faktoren 20 (Ausgangsstufe) und 5 (Vorstufe) aufgeteilt. Mit den beiden gezeigten Vorstufen-Invertern kann jedoch ein Kapazitätsverhältnis von etwa 10 beherrscht werden, so dass, wie oben bereits angegeben, eine Verzögerungszeitreserve be züglich der Ausgangsstufe besteht, da deren Eingangskapazität nur 0,5 pF beträgt. Aus den angegebenen W/L-Verhältnissen ist ersichtlich, dass die dafür oben und in den Ansprüchen angegebenen Bemessungsregeln eingehalten sind, vgl. beispielsweise die W/L-Verhältnisse des Schalttransistors des Ausgangsinverters und des Hnreicherungstransistors, die etwa einander gleich sind, sowie die W/L-Verhältnisse des Lasttransistors des Ausgangsinverters und der Lasttransistoren der Vorstufen-Inverter. Aus Fig. 3 ist schliesslich noch ersichtlich, dass auch die W/L-Verhältnisse der Transfertransistoren TT1, TT2 entsprechend dem mit den Vorstufen-Invertern beherrschbaren Kapazitätsverhältnis-Teil zu dimensionieren sind. In den Figuren 1 bis 10 haben alle Transistoren diesselbe Leitungsart, sind also entweder P-Kanal- oder N-Kanal Transistoren. In Fig. 6 ist eine Weiterbildung der Anordnung nach Fig. 1 gezeigt, mit der eine weitere Verbesserung hinsichtlich des Leistungsverbrauchs bei gleichem dynamischem Verhalten erreicht werden kann. Die Weiterbildung besteht darin, dass zwischen dem-Vorinverter IV und dem Ausgangsinverter IA der Zwischeninverter IZ derart eingefügt ist, dass das Gate von dessen Schalttransistor TSZ an den Gates der Schalttransistoren TSV, TSA und das Gate von dessen Lasttransistor TLZ am Ausgang des Vorinverters IV liegt und die Gates des Anreicherungstransistors TA und des Lasttransistors TLA des Ausgangsinverters IA mit dem Ausgang des Zwischeninverters IZ verbunden sind. Dabei ist der Zwischeninverter IZ wiederum ein Depletion-Load-Inverter, d.h. sein Lasttransistor TLZ ist vom Verarmungstyp und sein Schalttransistor TSZ vom Anreicherungstyp. Die Kanalbreite des Schalttransistors TSZ ist etwa um den Multiplikationsfaktor der geometrischen Reihe grösser als die des Schalttransistors TSV des Vorinverters IV. Durch die beschriebene Einfügung des Zwischeninverters IZ wird erreicht, dass der Lastkreis des Ausgangsinverters IA im Gegensatz zur Anordnung nach Fig. 1 dynamisch betrieben wird. In Fig. 7 ist eine Weiterbildung der Anordnung nach Fig. 2 gezeigt, die ebenfalls zu einer Verringerung der Verlustleistung bei gleicher Schaltgeschwindigkeit führt. Die Weiterbildung besteht darin, dass vom Eingang des zweiten Transfertransistors TT2 der Kondensator CC zum Schaltungspunkt führt. Die Fig. 8 zeigt ein mit Fig. 3 vergleichbares, bezüglich der W/L-Verhältnisse dimensioniertes Ausführungsbeispiel der Fig. 7. Dieses Ausführungsbeispiel ist für die Beherrschung eines Kapazitätsverhältnisses C = 150 ausgelegt. Der Kondensator CC hat einen Wert von 0,8 pF. Dieses Ausführungsbeispiel hat eine Verlustleistung von 20 mW bei einer Frequenz des Zweiphasen-Taktsignals von 17 MHz. Aufgrund des gegenüber Fig. 3 grösseren Kapazitätsverhältnisses C sind die W/L-Verhältnisse gegenüber Fig. 3 ausser bezüglich des Ausgangsinverters nur geringfügig verändert. Das grössere Kapazitätsverhältnis C bedingt allerdings eine entsprechend grössere Dimensionierung des W/L-Verhältnisses des Schalttransistors TSA des Ausgangsinverters IA und damit auch des Anreicherungstransistors TA von 100/3 bzw. 85/3,5 bei Fig. 3 in 400/3 bzw. 340/3,5 bei Fig. 8. In Fig. 9 ist gezeigt, dass auch die Anordnung nach Fig. 2 mit der Ausgangs stufe nach Fig. 6 weitergebildet werden kann. Durch den gestrichelt eingezeichneten Kondensator CC nach Fig. 7 ist ferner angedeutet, dass die Anordnung nach Fig. 9 sowohl ohne als auch mit diesem Kondensator CC betrieben werden kann. Schliesslich zeigt Fig. 10 ein mit der Fig. 3 und 8 vergleichbares, bezüglich der W/L-Verhältnisse dimensioniertes Ausführungsbeispiel der Anordnung nach Fig. 9. Gegen über dem Ausführungsbeispiel nach Fig. 8 ergibt sich durch die beiden zusätzlichen Massnahmen der Anwendung der weitergebildeten Ausgangsstufe nach Fig. 6 und des Kondensators CC nach Fig. 7 nur noch eine Verlustleistung von 15 mW bei derselben Zweiphasen-Taktsignal-Frequenz von 17 MHz.

Claims: Patentansprüche 1. Monolithisch mittels Isolierschicht-Feldeffekttransi storen integrierte, schnelle Treiberschaltung für Digitalsignale, die zwischen eine Lastkapazität (CL) und den Ausgang einer nur mit der demgegenüber kleinen Eingangskapazität (CV; CI) der Treiberschaltung be lastbaren Stufe (S; IM)geschaltet ist und zur Reali sierung des Kapazitätsverhältnisses von Lastkapazität zu Eingangskapazität (C = CL/CV bzw. CL/CI) signal flussmässig in Reihe geschaltete Inverter (I...) ent hält, deren Schalttransistoren (TS...) Kanalbreiten aufweisen, die in Richtung des Signalflusses minde stens teilweise von Stufe zu Stufe nach einer geo metrischen Reihe zunehmen (schnelle MOS-Treiberschal tung für Digitalsignale), gekennzeichnet durch folgende Merkmale für Kapazitäts verhältnisse (C) von etwa 15 bis 30: : - es sind ein Ausgangsinverter (IA), ein Vorinver ter (IV) und ein mit seiner Source-Drain-Strecke der des Lasttransistors (TLA) des Ausgangsinverters (IA) parallelgeschalteter Anreicherungstransistor (TA) vorgesehen, dessen Gate zusammen mit den Gates der Lasttransistoren (TLV, TLA) der Inverter (IV, IA) am Ausgang des Vorinverters (IV) liegt und dessen Kanal breite-Kanallänge-Verhältnis (W/L-Verhältnis) etwa gleich dem des Schalttransistors (TSA) des Ausgangs inverters (IA) ist, - die Gates der Schalttransistoren (TSV, TSA) der Inverter (IV, IA) sind miteinander verbunden, und - die Lasttransistoren (TLA, TLV) der inverter (IA,IV) sind solche vom Verarmungstyp und die zugehörigen Schalttransistoren (TSA, TSV) solche vom Anreiche rungstyp. 2. Monolithisch mittels Isolierschicht-Feldeffekttransi storen integrierte, schnelle Treiberschaltung für Digitalsignale, die zwischen eine Lastkapazität (CL) und den Ausgang einer nur mit der demgegenüber kleinen Eingangskapazität (CV; CI) der Treiberschaltung be lastbaren Stufe (S; ; IM) geschaltet ist und zur Reali sierung des Kapazitätsverhältnisses von Lastkapazität zu Eingangskapazität (C = CL/CV bzw. C > /CI) signal flussmässig in Reihe geschaltete Inverter (I...) ent hält, deren Schalttransistoren (TS...) Kanalbreiten aufweisen, die in Richtung des Signalflusses minde stens teilweise von Stufe zu Stufe nach einer geo metrischen Reihe zunehmen (schnelle MOS-Treiberschal tung für Digitalsignale), gekennzeichnet durch folgende Merkmale für grössere Kapazitätsverhältnisse (C) als etwa 15 bis 30 bei Realisierung in Zweiphasen-Ratiotechnik: : - für einen Kapazitätsverhältnis-Teil (C1) von etwa 15 bis 30 sind als Ausgangsstufe ein Ausgangs inverter (IA), ein Vorinverter (IV) und ein mit seiner Source-Drain-Strecke der des Lasttransi stors (TLA) des Ausgangsinverters (IA) parallel geschalteter Anreicherungstransistor (TA) vorge sehen, dessen Gate zusammen mit den Gates der Last transistoren (TLV, TLA) von Vor- und Ausgangsinver ter (IV, IA) am Ausgang des Vorinverters (IV) liegt und dessen Kanalbreite-Kanallänge-Verhältnis (W/L Verhältnis) etwa gleich dem des Schalttransistors (TSA) des Ausgangsinverters (IA) ist, und die Gates der Schalttransistoren (TSV, TSA) von Vor ünd Ausgangsinverter (IV, IA) sind miteinander ver bunden, - für den restlichen Kapazitätsverhältnis-Teil (C2) sind signalflussmässig in Reihe geschaltete Vorstufen inverter (I1...I4) vorgesehen, die auf kürzeste Ver zögerungszeit durch Konstanthalten des Quotienten aus der Eingangskapazität des innerhalb der Reihe nachfolgenden Inverters und dem W/L-Verhältnis des Lasttransistors des Inverters bemessen sind und deren W/L-Verhältnisse in Richtung des Signalflusses von Stufe zu Stufe nach einer geometrischen Reihe zunehmen, - vor dem Eingang der Treiberstufe liegt ein vom einen Teil (F2) des Zweiphasen-Taktsignals gesteuer ter erster Transfertransistor (TT1), - zwischen dem Ausgang des letzten Vorstufeninverters (I4) und dem Eingang der Ausgangsstufe liegt ein vom anderen Teil (F1) des Zweiphasen-Taktsignals gesteuerter zweiter Transfertransistor (TT2), und - die Lasttransistoren (TL...) aller-Inverter sind solche vom Verarmungstyp und die zugehörigen Schalt transistoren (TS...) solche vom Anreicherungstyp. 3. MOS-Treiberschaltung nach Anspruch 1 oder 2, gekenn zeichnet durch folgende Merkmale: - zwischen dem Vorinverter (IV) und dem Ausgangsin verter (IA) ist ein Zwischeninverter (IZ) derart eingefügt, dass das Gate von dessen Schalttransistor (TSZ),der vom Anreicherungstyp ist, an den Gates der anderen Schalttransistoren (TSV, TSA) und das Gate von dessen Lasttransistor (TLZ), der vom Ver armungstyp ist, am Ausgang des Vorinverters (IV) liegt und die Gatesdes Anreicherungstransistors (TA) und des Lasttransistors (TLA) des Ausgangs inverters (IA) mit dem Ausgang des Zwischeninverters (IZ) verbunden sind, und - die Kanalbreite des Schalttransistors (TSZ) des Zwischeninverters (IZ) ist etwa um den Multiplika tionsfaktor der geometrischen Reihe grösser als die des Schalttransistors (TSV) des Vorinverters (IV). 4. MOS-Treiberschaltung nach Anspruch 2. oder den Ansprü chen 2 und 3, dadurch gekennzeichnet, dass vom Eingang des zweiten Transfertransistors (TT2) ein Kondensator (CC) zum Schaltungsnullpunkt führt. 5. MOS-Treiberschaltung nach Anspruch 2 oder den Ansprü chen 2 und 3 oder Anspruch 4, dadurch gekennzeichnet, dass das W/L-Verhältnis des Lasttransistors (TLA) des Ausgangsinverters (IA) so bemessen ist, dass darin etwa die Hälfte der Gesamtstromaufnanme der Treiberschaltung fliesst.

Inventors: GOLLINGER, WOLFGANG, DIPL.-ING., MLYNEK, DANIEL, DR.-ING.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1981
Main classification: H03K5
IPC codes: H03K19, H03K17, H03K5, H01L27