PARALLEL AD CONVERTER

Abstract: 1. Parallel analog-to-digital converter with p = 2**r -1 comparators (D1 to Dp) where r is the number of bits of the (r+1)-bit converter output signal (A1 to A(r+1)) diminished by 1, wherein the analog signal is applied to the noninverting (or inverting) inputs of all p comparators (D1 to Dp), whose inverting (or noninverting) inputs are connected consecutively to the taps of a resistive voltage divider (R1 to R(p-1)) consisting of equal-value resistors and having a reference voltage (Ur) applied thereto, wherein the analog signal is shifted by DELTA U = Ur/2**r+1 for the duration of every second clock period of the converter clock signal, and wherein the comparator outputs are connected to a digital encoder (CD) followed by a buffer memory (PS), characterized by the following features : - the analog signal is applied to the appropriate comparator inputs through a resistor (R) interconnecting the collectors of two transistors (T1, T2) connected in the manner of a differential amplifier and having a constant-current source (KQ) in the emitter circuit, the base of one of the transistors being at fixed potential (Uc), and the base of the other transistor being fed with a clock signal (F) of half the frequency of the converter clock signal ; - the value of the resistor (R) is chosen according to the following equation : R = DELTA U/l = 2**-(r+1) Ur/l, where l is the strenght of the constant-current-source current, and - the least significant bit at the output of the digital encoder (CD) and the corresponding bit at the output of the buffer memory (PS) are combined via an exclusive-OR gate (EG) whose output provides the least significant bit (A1) of the output signal (Ar to A(r+1)) of the parallel analog-to-digital converter.

Description: Parallel-Analog-Digital-Wandler Die Erfindung bezieht sich auf Parailel-Analog-Digital- Wandler mit p = 2r-1 Komparatoren, wobei r die um eins verminderte Anzahl der Binärstellen seines Ausgangssignals ist und wobei das Analogsignal den Komparatoreingängen der einen Art zugeführt ist und die Eingänge der anderen Art aufeinanderfolgend an den Abgriffen eines ohmschen Spannungsteilers mit untereinander gleichen Widerständen liegen, dem eine Referenzspannung Ur zugeführt ist, und wobei für die Dauer jeder zweiten Taktperiode des Wandler r+1 Abtastsignals das Analogsignal um au = Ur/2r 1 verschoben wird, vgl. den Oberbegriff des Anspruchs 1. Ein derartiger Parallel-Analog-Digital-Wandler ist bereits in der älteren europäischen Anmeldung mit dem Titel Farbfernseh-Empfänger mit mindestens einer integrierten Schaltung zur Trennung und Aufbereitung des Luminanzsignals und der Chrominanzsignale aus dem Farb-Bild-Austast Synchron-Signalgemisch" (nur.?11 3- ), mit der die Priorität der DE-Patentanmeldung P 30 15 141.8 beansprucht ist, vorgeschlagen worden, und zwar als eine der beiden Möglichkeiten für die Reduzierung der Anzahl der Komparatoren und Widerstände des an der Referenzspannung liegenden Spannungsteilers. In der älteren Anmeldung ist ausführlich beschrieben, wie die Spannungsänderung =SU durch Beschaltung des Spannungsteilers erreicht wird, während die Realisierungsmöglichkeit für die entsprechende Umschal tung der mit dem Analogsignal gespeisten Komparatoreingänge offengelassen ist. Hier setzt die in den Ansprüchen gekennzeichnete Erfindung ein, deren Aufgabe es ist, eine konkrete schaltungstechnische Lösung für die Umschaltung des Gleichspannungspegels an den mit dem Analogsignal gespeisten Komparatoreingängen anzugeben. Ein Vorteil der Erfindung ist darin zu sehen, dass für die im allgemeinen erforderlichen Spannungsänderungen a u im Millivoltbereich (z. B. bei einem erfindungsgemässen Wand ler mit sechsstelligem Ausgangssignal) der Widerstand R niederohmig sein kann (z. B. au = 10 mV, R = 10121 I = 1 mA) und somit bei der monolithischen Integrierung leicht realisiert werden kann. Ein weiterer Vorteil der Erfindung besteht darin, dass aufgrund dieser Niederohmigkeit keine Begrenzung hinsichtlich des Frequenzverhaltens des Wandlers auftritt. Die Erfindung wird nun anhand des in der Figur der Zeichnung dargestellten, teilweise schematischen Schaltbilds eines Ausführungsbeispiels näher erläutert. Der Parallel-Analog-Digital-Wandler enthält die Komparatoren D1, D2, D3, Dp-1, Dp, die vorzugsweise als Differenzverstärker ausgebildet sind. Die invertierenden Eingänge der Komparatoren liegen an den Abgriffen des aus den Widerständen R1, R2, tp-1 gleichen Widerstandswertes gebildeten Spannungsteilers, dessen einem Ende die Referenzspannung Ur zugeführt ist und dessen anderes Ende mit dem Schaltungsnullpunkt verbunden ist. Die nichtinvertierenden Eingänge der Komparatoren liegen gemeinsam über den Widerstand R am Eingang EA für das zu wandelnde Analogsignal. Der Widerstand R verbindet die Kollektoren der beiden Transistoren T1, T2, deren Emitter miteinander verbunden und über die den Strom 1 liefernde Konstantstromquelle KQ mit dem Schaltungsnullpunkt verbunden sind. In der Figur liegt somit der Kollektor des Transistors T1 an den zusammengeschalteten nichtinvertierenden Eingängen der Komparatoren D1...Dp, während der Kollektor des Transistors T2 mit dem Analogsignal-Eingang EA verbunden ist. Die Basis des einen der beiden Transistoren T1, T2 liegt auf dem konstanten Potential Uc - in der Figur ist das der Transistor T1 -, während der Basis des anderen Transistors - in der Figur Transistor T2 - das Taktsignal F mit der halben Frequenz des Wandler-Taktsignals zugeführt ist. Die Ausgänge der Komparatoren D1...Dp sind mit den Eingängen des Codierers CD verbunden, an dessen Ausgang in üblicher Weise ein r-stelliges Binärsignal entsteht. Dieses Binärsignal wird im Pufferspeicher PS gespeichert, der vom Taktsignal F getaktet ist. Die niederstwertige Stelle des Codierer-Ausgangssignals und die niederstwertige Stelle des Pufferspeicher-Ausgangssignals sind den beiden Eingängen des Exklusiv-ODER-Gatters EG zugeführt, an dessen Ausgang die niederstwertige Stelle Al des Wandler Ausgangssignals entsteht; am Ausgang der niederstwertigen Stelle des Pufferspeichers PS entsteht dann die zweitniederste Stelle A2 des Wandler-Ausgangssignals. Entsprechend ist die höchstwertige Stelle des Pufferspeicher-Ausgangssignals die höchstwertige Stelle Ar+1 des Wandlerausgangssignals. Bei der Erfindung ist es somit ebenso wie bei der älteren Anordnung möglich, mit 2r-1 Komparatoren, die eigentlich nur ein r-stelliges Digitalsignal erzeugen, ein (r+1)-stel- liges Wandler-Ausgangssignal zu erzeugen. Im einzelnen geschieht das so, dass das während einer bestimmten Periode des Wandler-Taktsignals am Ausgang des Codierers CD auftretende Digitalsignal im Pufferspeicher PS bis in die nächste Wandler-Taktsignal-Periode gespeichert wird und gegen Ende dieser Periode mit dem dann am Ausgang des Codierers CD neuen Digitalsignal im Exklusiv- ODER-Gatter EG bezüglich der niederstwertigen Stelle verknüpft wird. Da in der betrachteten zweiten Wandler-Taktsignal-Periode die Umschaltung der nichtinvertierenden r+1 Romparatoreingänge um a U = Uhr/2 1 erfolgt, ergibt sich durch diesen Verknüpfungsschritt am Ende jeder zweiten Periode des Wandler-Taktsignals der Gewinn einer zusätzlichen Wandler-Ausgangssignal-Stelle. Der Wert des Widerstands R ergibt sich daraus, dass der Strom I der Konstantstromquelle KQ, dessen Stromkreis sich über den das Analogsignal an den Analogsignal-Eingang EA liefernden Schaltungsteil schliesst, während des einen Teils des z. B. rechteckförmigen Taktsignals F über den Transistor T2 und somit nicht durch den Widerstand R und während des anderen Teils über den Transistor Tl und somit über den Widerstand R fliesst. Also ergibt sich für die Bemessung des Widerstands R folgende Bemessungsregel: R = a U/I = 2r+1 Ur/I. Es ist klar, dass die Amplitude des Taktsignals F bezüglich der konstanten Spannung Uc so zu wählen ist, dass während der erwähnten beiden Teile des Taktsignals F die abwechselnde Leitendsteuerung bzw. Sperrung der beiden Transistoren T1, T2 ermöglicht wird. Die Erfindung eignet sich insbesondere für schnelle Parallel-Analog-Digital-Wandler, z. B. für Videosignale, und erlaubt die Erzeugung eines z. B. sechsstelligen Wandler-Ausgangssignals mit einer Anzahl an Komparatoren, die der Hälfte derjenigen Komparatoranzahl ohne Eingangsspannungsänderung 4U entspricht.

Claims: Patentansprüche 1. Parallel-Analog-Digital-Vlandler mit p = 2-1 Kompara toren (D1...Dp), wobei r die um eins verminderte Anzahl seines (r+1)-stelligen Ausgangssignals (A1...Ar+1) ist und den nichtinvertierenden (oder invertierenden) Ein gängen der p Komparatoren (D1...Dp) gemeinsam das Ana logsignal zugeführt ist und deren invertierende (oder nichtinvertierende) Eingänge aufeinanderfolgend an den Abgriffen eines ohmschen Spannungsteilers (R1...Rp-1) angeschlossen sind, der untereinander gleiche Wider stände enthält und dem eine Referenzspannung (Ur) zu geführt ist, und wobei für die Dauer jeder zweiten Taktperiode des Wandler-Taktsignals das Analogsignal um a U = Ur/2 r+1 verschoben wird und den Komparator ausgängen ein Digitalcodierer (CD) und diesem ein Pufferspeicher (PS) nachgeschaltet ist, gekennzeichnet durch folgende Merkmale - das Analogsignal ist den entsprechenden Komparator eingängen über einen Widerstand (R) zugeführt, der die Kollektoren zweier differenzverstärkerartig mit Emitterkreis-Konstantstromquelle (KQ) geschalteten Transistoren (T1, T2) verbindet, wobei die Basis des einen Transistors auf konstantem Potential (Uc) liegt und der des anderen ein Taktsignal (F) mit der halben Wandler-Taktsignal-Frequenz zugeführt ist, - der Wert des Widerstands (R) ist nach folgender r+1 Gleichung zu bemessen: R = dU/I = 2 Ur/I, wobei I die Stärke des Konstantstromquellenstroms ist, und - die niederstwertige Stelle am Ausgang des Digital codierers (CD) und die entsprechende am Ausgang des Pufferspeichers (PS) sind über ein Exklusiv-ODER Gatter (EG) miteinander verknüpft, an dessen Ausgang die niederstwertige Stelle (A1) des Ausgangssignals (Ar...Ar+1) des Parallel-Analog-Digital-Wandlers auftritt. 2. Wandler nach Anspruch 1, dadurch gekennzeichnet, dass die differenzverstärkerartig mit Emitterkreis-Konstant stromquelle (KQ) geschalteten Transistoren (T1, T2) Bipolar-Transistoren sind.

Inventors: HOHN, WOLFGANG, DIPL.-ING., Höhn, Wolfgang, Dipl.-Ing.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1981
Main classification: H03M1
IPC codes: H03M1