METHOD AND CIRCUIT ARRANGEMENT FOR SYNCHRONIZING DATA BY MEANS OF SYNCHRONIZING BITS

Abstract: 1. Process for the synchronisation of data with the aid of synchronising bits wherein n synchronising bits in each case form mutually overlapping synchronising words which on the one hand signal the particular following synchronising bit and on the other hand signal consecutive instants of time ; in accordance with which bit combinations each composed of n bits, which are probably identical to the synchronising words, are stored consecutively in terms of time at the receiving end ; in accordance with which the probable following synchronising bit is determined on the basis of the bit combinations ; in accordance with which in a first phase the probable identity of the sequence of received synchronising bits and the sequence of probable synchronising bits is determined and in accordance with which in a second phase the synchronising instant of time is determined, characterised in that following the second phase (PH2) the first phase (PH1) is initiated if a bit combination (11111, 00000) does not represent a synchronising word (Fig. 2).

Description: Verfahren zum Synchronisieren vbn Daten mit Hilfe von Synchronisierbits. Die Erfindung bezieht sich auf ein Verfahren zum Synchronisieren von Daten mit Hilfe von Syncironisierbits, wobei je n Synchronisierbits sich überlappende Synchronisierwcrte bilden, die einerseits das jeweils folgende Synchroni- sierbit und andererseits aufeinanderfolgende Zeitpunkte signalisieren, wonach empfangsseitig zeitlich aufe9nancer- folgende Bitkombinationen, bestehend aus je n Bits gespel- chert werden, die wahrscheinlich den Synchronisierworter gleichen, wonach aus den Btkombinationen das wahrscheir.lic; ;z folgende Synchronisierbit ermittelt wird, wonach in einer ersten Phase die wahrscheinliche Gleichheit der Folge der empfangenen Synchronisierbits und der Folge der wahrschein- lichen Synchronisierbits ermittelt wird und wonach in einer zweiten Phase der Synchronisierzeitpunkt ermittelt wird. Die deutsche Auslegeschrift 19 54 420 und eine entsprechen- de USA-Patentanmeldlng vom 28. 2. 1969 mit der Nummer 803 225 beziehen sich auf ein bekanntes Verfahren zum Syn chronisieren e=pfangsseitiger Geräte. Nach diesem bekannten Verfahren wird einerseits eine binäre Nachricht und andererseits eine Folge von Synchronisierbits über verschiedene Kanäle übertragen. Mit Hilfe eines aus n Speicherzellen bestehenden Schieberegisters und mit Hilfe einer Paritätsstu- fe werden sendeseitig periodisch 2n-1 Synchronisierbits der Folge erzeugt. Diese Folge zeichnet sich dadurch aus, dass je n Synchronisierbits sich überlappende Synchronisierworte bilden, die einerseits das jeweils folgende Synchronisierbit signalisieren und andererseits aufeinanderfolgende Zeit punkte identifizieren. Wenn derartige Synchronisierbits übertragen werden, können auf der Empfangs seite mit Hilfe der Synohronisierworte die Synchronisierzeitpunkte ermittelt werden. Fig. 1 zeigt eine gemäss der deutschen Auslegeschrift 19 54 420 bekannte Schaltungsanordnung zum Empfang der Synchroni- sierbits S. W;rend einer ersten Phase PH1 gelangen diese Synchrcnisierbits S über die Gatter U1 und OR1 in das Schie beregister SR. Dabei werden die Synchronisierbits seriell mit dem 3ittakt in das Schieberegister SR eingegeben. Die Ausgänge zweier Zellen aieses Schieberegisters sind an die Paritätsstufe PA angeschlossen, die bei Gleichheit der beiden eingangs zugeführten Binärwerte ein 1-Signal und bei Ungleichheit der beiden eingangs zugefthrten Binärwerte ein 0-Signal abgibt. Dieses Schieberegister SR und diese Parltätsstufe PA bilden einen Generator, der einem entspre chenden sendeseitigen Generator gleicht und der die Folge der Synchronisierbits erzeugt. Wenn die sendeseitig erzeugte Folge von Synchronisierbits ungestört empfangen wird, dann gleicht die gemäss Fic. 1 empfangene Folge von Synchronisierbits 5 jener Bitfolge, die über den Ausgang der Pari tätsstufe PA abgegeben wird. Wegen der zu erwartenden fehlerhaften Bits unterscheiden sich die empfangenen Synchronisierbits S. von den empfangs- seitig erzeugten Synchronisierbits S'. Im Vergleicher VGL werden die empfangenen Synchronisierbits S und die empfangs- seitig ermittelten Synchronisierbits S' bitweise miteinander verglichen und bei Gleichheit der beiden Bits wird vorn Vergleicher das Vergleichssignal V' abgegeben, wogegen be Ungleichheit der beiden Bits das Vergleichssignal V abge- geben wird. Das Flipflop FF signalisiert entweder die erste Phase oi oder die zweite Phase PH2. Während der Dauer der ersten Phase PH1 sind die Gatter Ul, US, U6 durchlässig. Auf diese Weise wird, wie bereits beschrieben, die Folge der Synchro- nisierbits S dem Schieberegister SR zugeführt. Ausserdem wird das Vergleichssignal V' über das Gatter U5 dem Zähler Z1 zugeführt, dessen Zählerstand dadurch um eine wiriei- erhöht wird. Im Gegensatz dazu wird das Vergleichssigna V Uber das Gatter U6 einem weiteren Eingang des Zähler Z1 zugeführt und dadurch wird der Zählerstand dieses Zäh- lers um eine Einheit erniedrigt. Während der Dauer aer ersten Phase PH1 wird also bei Gleichheit der Synchronsie- bits S und S' der Zählerstand erhöht und bei Ungleichheit der beiden Synchronisierbits wird der Zählerstana ernied- rigt. Über den Ausgang des Zählers Z1 werden die jeweiliaen Zählerstände in Form von Binarzahlen abgegeben und mit Hilfe des Decodierers DC1 decodiert. Bei Erreichen eines vorgegebenen Zählerstandes gibt dieser Decodierer DC ein Identitätssignal I ab, das die wahrscheinliche Gleichheit der beiden Folgen von Synchronisierbits S und S' signali- siert. Mit Hilfe des Identitätssignals I wird das Flipflop FF den anderen stabilen Zustand versetzt, der die zweite Phase PH2 signalisiert. Während dieser zweiten Phase PH2 sind de Gatter U1, US, U6 gesperrt, wogegen die Gatter U2, U3, U4 durchlässig sind. Insbesondere ist nun das Gatter U2 lässig, so dass die empfangsseitig ermittelten Synchronisierbits S' über das ODER-Glied OR1 anstelle der Synchronisier- bits S dem Schieberegister SR zugeführt werden. AuBerdem wird während dieser zweiten Phase PH2 der Decodierer DC2 aktiviert, der auf ein spezielles Synchronisierwort an spricht und der beim Erkennen dieses Synchronisierwortes das Referenzsignal R abgibt. Da jedes der Synchronisierworte einen bestimmten Zeitpunkt innerhalb der Folge signalisIert, wird auch durch das Referenzsignal ein spezieller Zeitpunkt, nämlich der Synchronisierzeitpunkt signalisiert. Ab diesem Synchronisierzeitpunkt laufen die sendeseitige und die empfangsseitige Anlage synchron. Zur Überwachung des synchronen Zustandes werden auch wäh- rend der zweiten Phase PH2 die empfangenen Synchronisierbits S und die empfangsseitig errechneten Synchronisierbits St miteinander verglichen und vom Vergleicher VGL wird eines der beiden Vergleichs sIgnale V' oder V abgegeben. Bei Gleichheit der beiden Synchronisierbits S und S' gelangt das Vergleichssignal V' über das Gatter U3 zum Zähler Z2 und erhöht dessen Zählerstand, wodurch der bereits erreichte synchrone Zustand nicht geändert wird. Bei Ungleichheit der beiden Synchronisierbits 5 und S' gelangt das Vergleichssignal V über das Gatter U4 an einen weiteren Eingang des Zählers Z2 und bewirkt eine Erniedrigung des Zählerstandes. Einzelne Erniedrigungen dieses Zählerstandes wirken sich in bezug auf den synchronen Zustand nicht aus. Falls aber mehrere derartige Vergleichs Impulse V erzeugt werden, dann wird der Zählerstand des Zählers Z2 unter einen vorgegebenen Zählerstand erniedrigt und gibt über seinen Ausgang ein NictüeeLoinstimmur,cssignal R an das Flipflop FF ab, welches dieses Flipflop in den anderen der beiden stabilen Zustände versetzt. Damit befindet sich das System wieder in der ersten Phase PE1, während der die empfangenen Synchronisierbits S anstelle der errechneten Synchronisierbits S'- dem Schieberegister SR zugeführt werden. Beim Betrieb des Schleberegisters SR wurde angenommen, caP es am. Beginn cer Folge das Synchronisierwort 00000 spei- chert. Es folgen dann die Synchronisierworte 10000, 11000, 11100 usw. bis zum Synchronisierwort 00001. Insgesamt wer den also 25-1=31 Synchronisierworte erzeugt, entsprechenc den Dezimalzahlen von 0 bis 30. Die Bitkombination 11111 entsprechend dem Dezimalwert 31 ist somit kein Synchroni- sierwort. Bei gestörtem Empfang der Synchronisierbits s kann eine längere Folge von 1-Werten empfangen werden. Unter der Vor- aussetzung der ersten Phase PHI wird in das Schieberegister SR die Bitkombination 11111 eingespeichert und über den Ausgang der Paritätsstufe PA werden als errechnete Synchronisierbits S' Dauer 1-Werte abgegeben. Die Synchronisierbits S und S' haben somit beide 1-Werte, so dass der Verglei- cher VGL bei Übereinstimmung dieser beiden Werte das Ver- gleichssignal V' abgibt, das nach einiger Zeit die zweite Phase PE2 bewirkt. Das Scheberegister SR erhält nun cls errechnetes Synchronisierbit S' eine Folge von 1-Werten. Auch der Vergleicher VGL erhält als Synchronisierbit ' eine Folge von 1-Werten und solange auch die Folge von empfangenen Synchronisierbits S überwiegend 1-Werte aufweist, wird überwiegend das Vergleichssignal V' abgegeben und das System verbleibt in seiner zweiten Phase PE2. Ein Übergang von der Phase PH2 in die Phase PH1 findet erst dann statt, wenn unter den empfangenen Synchronisierbits überwiegend 0-WertA enthalten sind, weil dann das Vergleichssignal V abgegeben und der Zählerstand des Zählers Z2 erniedrigt wird. Scbald dieser Zähler Z2 einen vorgegebenen niedrigen Zählerstand erreicht hat, wird mit Hilfe des Nichtübere'n- stirmungssionals N wieder die erste Phase PH1 eingeleitet Im Zuge dieser ersten Phase PH1 kann dann erneut ein Syn- chronisierungsversuch begonnen werden. Es ist erwtinscht, den synchronen Zustand möglichst rasch zu erreIchen, um mehr Zeit für die Sendung der Nachricht zur Verfügung zu haben. Unter dieser Voraussetzung hat das beschriebene bekannte Verfahren den Nachteil, dass es bei Empfang einer Folge von 1-Werten als Synchronisierbits S relativ lange dauert, bis die Umschaltung von der zweiten Phase PE2 zur ersten Phase PH1 erfolgt und ein neuerlicher Synchroni 5 lerversuch gestartet wird. Es wurde bisher angenommen, dass die Paritätsstufe PA bei gleichen Binärwerten eir 1-Sngnal und bei ungleichen BinGr- werten ein 0-Signal abgibt. Es wäre denkbar, dass eine der artige Paritätsstufe bei gleichen eingangs zugeführten Binärwerten ein 0-Signal und bei verschIedenen eingangs zugeführten Binärwerten ein 1-Signal abgibt. Unter dieser Voraussetzung darf die Bitkombination 00000 kein Synchro nisierwort sein, da sich sonst Schwierigkeiten ergeben. Um aies zu erläutern wird angenommen, dass als Synchronisierbit S eine Folge von 0-Werten empfangen wird. Während der ersten Phase PH1 gelangt diese Folge in das Schieberegister SR und über den Ausgang der Paritätsstufe PA werden als errechnete Synchronisierbits nur 0-Werte abgegeben. Die Synchronisierbits S und S ' gleichen also einander und mit Hilfe der Vergleichssignale V -wird der Zählerstand des Zählers Z1 hochgezählt und nach Erreichen eines vorgegebenen Zählerstandes gibt der Decodierer DC1 das Identitätssigna I ab. Damit wird die zweite Phase PH2 eingeleitet. Unter diesen Voraussetzungen ist eine Synchronisierung bei Empfang einer Serie von 0-Werten nicht möglich. Erst dann, wenn ubevwiegena 1-Werte empfangen werden, erfolgt der Über- gang von der zweiten Phase PH2 in die erste Phase PH1, die einen erneuten Synchronisierversuch ermöglicht. Ähnlich wie beim Empfang einer Serie von 1-Werten ergeben sich auch beim Empfang der Serie von 0-Werten. Schwierigkeiten, weil es relativ lange dauert, bis das System von der zweiten Phase PH2 in die erste Phase pu: übergeht. Der Erfindung liegt die Aufgabe zugrunde, die Synchronisie- rung nach Empfang gestörter Synchronisierbits schneller as bisher durchzuführen. Die der Erfindung zugrundeliegende Aufgabe wird dadurch gelöst, dass nach dem Erreichen der zweiten Phase die erste Phase eingeleitet wird, falls eine Bitkombination kein Syr- chronisierwort ist. Auf diese Weise wird erreicht, dass it kombinationen, die keine Synchronisierworte sind, augen- blicklich erkannt werden und dass ohne Verzögerung im Rahmen der ersten Phase ein weiterer Synchronisierversuch gestar- tet wird. Auf diese Weise wird die Synchronisierung schnel- ler als bisher durchgeführt. Um Bitkombinationen, die keine Synchronisierworte sind, schnell erkennen zu können ist es zweckmässig, mit einer Schaltungsanordnung zur Durchführung des Verfahrens ei Bitkombinationen in einem Schieberegister zu speichern und an die Ausgänge des Schieberegisters einen Decodierer an- zuschliessen, der beim Auftreten einer BitkomDlnc.ion, de kein Synchronisietwort ist, ein Decodiersignal abgibt, das die Umschaltung von der zweiten Phase in die erste Phase bewirkt. Es wurde bereits erwähnt, dass mit Hilfe des Schieberegisters SR und mit Hilfe der Paritatsstufe PA insgesamt 2-1=i verschiedene Synchronisierwcrte erzeugt werden können. Be n Zellen des Schieberegisters SR können also allgemein 2n-1 verschiedene Synchronisierworte erzeugt werden. Um eine rasche. Synchronisierung zu erzielen, kann es vorteilhart sein, nicht alle möglichen 2n-1 Synchronisierworte zur Synchronisierung heranzuziehen. Unter diesen Voraussetzungen ist es zweckmässig, dass der Decodierer einen Festwertspelcher enthält, der alle aE n Bits gebildeten und kein Synchroni sievwort acrstellenaen Bitkombinationen speichert und nach Aufruf der entsprechenden Adressen über seine Ausgänge abgibt, dass mit Hilfe eines Adressengebers zwischen aufeic- anderfolgenden Synchronisierbits zeitlich nacheinander alle Adressen der Bitkombinationen erzeugt und an den Fesçwert- speicher abgegeben werden, dass n Vergleicher einerseits an die Ausgänge des Schieberegisters und andererseits an die Ausgänge des Festwertspelchers angeschlossen sind und dass die Ausgänge der Vergleicher mit einem Gatter verbunden sina, über dessen Ausgang das Decodiersignal abgegeben wird. Bisher wurde angenommen, dass die Synchronisierbits über einen eigenen Kanal übertragen werden, sc dass gleichzeitig die Daten der eigentlichen Nachricht und die Synchronisierbits über verschiedene Anale übertragen werden können. Wenn im Gegensatz dazu zeitlich nacheinander zunächst eine Folge von Synchronisierbits und anschliessend als Nutzinfor- mation die eigentliche Nachricht übertragen wird, ist es wünschenswert, die Dauer, während der die Synchronisierbits gesendet werden, relativ kurz zu bemessen, um die Zeit für die Sendung der Nachricht nicht zu kürzen. Es ist daher zweckmässig, dass während der zur Verfügung stehenden Synchronisierdauer sowohl die erste Phase PHi als auch die zweite Phase PH2 durchlaufen werden und die Synchronisierung hergestellt wird. Falls es nicht gelingen würde, die Synchro nisierung während der vorgegebenen Synchronisierdauer herzustellen, würde die nach der Synchronisierdauer gesendete Nachricht mangels Synchronisierung nicht empfangen werden können. Unter diesen Voraussetzungen ist es also besoncers wichtIg, dass nach dem Erreichen der zweiten Phase so schnell wie möglIch die erste Phase eingeleitet wird, falls eine Bitkombination auftritt, die kein Synchronisierwort ist. Im folgenden werden Ausführungsbeispiele der Erfindung an hand der Figuren 2 bis 4 beschrieben. In allen Figuren s¸a gleiche Gegenstände mit -gleichen Bezuaszeichen bezeichnet. Es zeigen: Fig. 2 eine Schaltungsanordnung zum Synchronisieren von Daten mit Hilfe von Synchronisierbits, die über einen eigenen Synchronisierkanal übertra- gen werden, Fig. 3 eine Schaltungsanordnung zum Synchronisieren von Daten, bei der die Daten der Nachricht und die Synchronisierbits über getrennte Kanäle übertragen werden und Fig. 4 ein Ausführungsbeispiel eines schematisch in den Figuren 2 und 3 dargestellten Decodiererss Zusätzlich zu den in Fig. 1 dargestellten Gegenständen sind gemäss Fig. 2 der Decodierer DC3 und das Gatter 0R2 vorgesehen. Der Decodierer DC3 ist an die Ausgänge der Zellen des Schieberegisters SR angeschlossen. Wen eine Bitkomi- nation auftritt, die kein Synchronisierwort ist, aann erkennt dieser Decodierer DC3 diese Bitkombination und gibt das Decodiersignal D ab, das über das Gatter OR2 die Ruc < - stellung des Flipflops in die erste Phase PH1 bewirkt. Wenn die Paritätsstufe PA beispielsweise bei Gleichheit der beiden eingangs zugeführten Binärwerte ein 1-Signal und bei Ungleichheit der beiden eingangs zugeführten Binär- werte ein 0-Signal abgibt, dann spricht der Decodierer DC auf die Bitkombination 11111 an und gibt das Decodiersicna D ab. Falls die Paritätsstufe PA bei Ungleichheit der beim den eingangs zugeführten Binärwerte ein 1-Signal und bei Gleichheit der beiden eingangs zugeführten Binärwerte sin 0-Signal abgibt, dann spricht der Decodierer DC3 auf die Bitkombination 00000 an und signalisiert mit dem Decodier- signal D diese Bitkombination. Die in Fig. 2 dargestellte Schaltungsanordnung dient zum Synchronisieren von Daten mit Hilfe von Synchronisierbits, die über einen eigenen Synchronisierkanal übertragen werden. Im Gegensatz dazu wird gemäss Fig. 3 angenommen, dass die Daten der eigentlichen Nachricht NA und die Synchroni- slerbits S zeitlich nacheinander über den gleichen Kanal übertragen werden. Fig. 3 zeigt den Zähler Z3, der über den Zähleingang z die Impulse T erhält, die im Takt der Synchronislerbits 5 und nur gemeinsam mit den Synchronisierbits S auftreten. Wenn der Zähler Z3 den vorgegebenen Zählerstand M erreicht, dann gibt er über seinen Ausgang solange ein 1-Signal ab, bis er zurückgesetzt wir. Der Zählerstand M ist gleich oder ungefähr gleich der Anzahl der Zellen des Schieberegisters SR, Es wird zunächst angenommen, dass der Zähler Z3 den vorgegebenen Zählerstand M noch nicht erreicht hat und der Zahler Z3 über seinen Ausgang ein 0-Signal abgibt. Dieses O-Signal wird einerseits mit dem Inerter IN1 invertiert, sc dass das Gatter U1 geöffnet ist und die Synchroniserbits S über das Gatter OR: dem Schieberegister SR zugeführt werden. Andererseits ist mit dem O-Signal des Zählers Z3 das Gatter U7 gesperrt und die Zahler Z4, Z5 sind nicht zähl- bereit; Solange"'der Zahler Z3 den Zählerstand M noch nicht erreicht hat, werden also im wesentlichen nur die Synchronisierbits S in das Schieberegister SR eingegeben. Wenn der Zahler Z3 den vorgegebenen Zählerstand M erreicht, gibt er über seinen Ausgang ein 1-Signal ab. Dieses 1-Signal wird mit Hilfe der Inverter IN1 invertiert und bewirkt eine Sperre des Gatters U1 und eine Öffnung des Gat ters U2 und U7. Nunmehr werden einerseits die Synchronisierbits Si anstelle der Synchronisierbits S dem Schieberegister SR zugeführt und andererseits wird das Gatter U7 geffnet. Die Impulse T gelangen nun an die Eingänge e der Zahler Z4, Z5, die damit in Zählbereitschaft versetzt werden. Mit Hilfe des Schieberegisters SR und mit Hilfe der ParI- tätsstufe PA werden die empfangsseitig errechneten Synchrcnisierbits S' gewonnen, die gleich den empfangenen Synchronisierbits S sein sollten., falls die Synchronisierbits S ungestört empfangen werden. Im Vergleicher VGL1 werden die Synchronisierbits S und S' miteinander verglichen und bei Gleichheit bzw. Ungleichheit dieser Synchronisierbits wer- den über den linken bzw. rechten Ausgang jeweils 1-Signale abgegeben. Der Zähler Z4 zählt die Nichtübereinstimmungen, der Zähler Z5 die Übereinstimmungen der Synchronisierbits S und 5'. Wenn der Zähler Z5 den vorgegebenen Zählerstand L erreicht, dann hat er L Übereinstimmungen der Synchronisierbits ce- zählt. Der Zähler Z5 signalisiert diesen Sachverhalt, indem er über seinen Ausgang ein 1-Signal an das Flipflop FF ab- gibt. Die beiden stabilen Zustände dieses Flipflops signa- lisieren je eine erste Phase PH1 bzw. eine zweite Phase PE2. Es wird angenommen, dass sich das Flipflop FF zanächst im Zustand der.Phase PH1 befunden hat und dass aieses rlipflop durch das 1-Signal des Zählers Z5 in den Zustand der zweiten Phase PH2 versetzt wird. In diesem Zustand signali- siert das Flipflop FF, dass insgesamt L Übereinstimmungen der Synchronisierbits ermittelt wurden. Uber den mit PE2 bezeichneten Ausgang gibt das Flipflop FF ein Signal an den Decodierer DC2 ab, der damit in die Lage versetzt wäre, ein spezielles in Schieberegister SR gespeichertes Synchr- nisierwort zu erkermen. Sobald der Decodierer DC2 dieses Synchronisierwort erkennt, gibt er das Referenzsignal ab, das den Synchronisierzeitpunkt signalisiert. Das Re-; e- renzsignal R beendet die Synchronisierphase. Danach werten keine Impulse T dem Zähler Z3 zugeführt. Der Zähler Z4 zanlt die Nichtübereinstimmungen der Synchro nisierbits S und 5' und gibt bei Erreichen des Zählerstan- des F ein 1-Signal an das Flipflop FF ab. Falls das Flipflop Fr zu diesem Zeitpunkt im Zustand der zweiten Phase PH2 ist, dann wirc es in den Zustand der ersten Phase PH1 zurückversetzt und gibt an die Differenzierstufe DIFF ein 1-Signal ab. Die Differenzierstufe DIFF differenziert die- ses 1-Signal und gibt einen Rücksetzimpuls an die Rücksetzeingänge R der Zähler Z3, Z4, Z5 ab. Damit wird ein neuer Synchronisierversuch gestartet. Bei dem i, Fiç. 3 dargestellten Ausführungsbeispiel ist zur Sendung und zum Empfang der Synchronisierbits S eine bestImmte Synchronlsierzeit vorgegeben, nach deren Ablauf die eigentlichen Nachrichtenbits NA gesendet und empfangen werden. Die Synchronisierung ist somit nur während dieser Synchronisierzeit möglich. Falls die Synchronisierung während dieser Synchronisierzeit nicht erreicht werden kann, geht die danach gesendete und empfangene Nachricht verloren. Es ist deshalb wichtig, im Schieberegister SR gespeicherte Bitkombinationen - die keine Synchronisierworte sind - möglichst frühzeitig zu erkennen. Dies geschieht mit Hilfe des Decodierers DC3, der auf Bitkombinationen anspricht, die keine Synchronisierworte sind und der das Decodiersignal D abgibt und damit das Flipflop FF vom Zustand der zweiten Phase PH2 in den Zustand der ersten Phase PHi versetzt. Wenn der Decodierer DC3 nicht vorgesehen wäre, dann würde es relativ lange dauern, bis eine gestörte Folge von Synchronisierbits S in Form von mehreren O-Werten als solche erkannt würden. Mit einer Folge von O-Werten am Eingang des Gatters Ul wurde sich auch eine Folge von O-Werten am Ausgang der Parltätsstufe PA ergeben und der Vergleicher VGL1 würde längere Zeit die Gleichheit der beiden Synchronisierbits S und S' signalisieren. Der Zähler Z5 würde dann bis zum Zählertand L hochgezählt werden und es wäre möglicherweise während der Synchronisierzeit nicht mehr möclich, das Referenzsignal R abzugeben. Der Decodierer DC3 sorgt somit dafür, dass Bitkombinationen, wie beispielsweise die Bitkombination 00000 schnellstens erkannt werden und dass nach Erkennung dieser Bitkombination im Rahmen der ersten Phase PHi ein erneuter Synchronisierversuch gestartet wrd. Be der Beschreibung des in Fig. 3 dargestellten Ausf=- rungsbeispiels wurde bisher angenommen, dass mit den n=5 Zellen des Schieberegisters SR insgesamt 2n-1=31 Synchr- nisierworte erzeugt werden können. Die für n=5 maximal lan- ge Folge von Synchronisierbits hat somit eine Länge von 31 Bits. In manchen Fällen ist es wünschenswert, zwar einerseits mit grösseren Werten von n längere Folgen von Synchronisierbits zu erzeugen, aber andererseits nicht alle Synchronisierbits tatsächlich zu verwenden, sondern die Folge vorzeitig abzubrechen. Bei einem derartigen vorzeitigen Abbruch der Folge werden gelegentlich Bitkombinationen erzeugt und im Schieberegister SR gespeichert, die nicht als Synchronisierworte verwendet werden sollen. Auch derartige Bitkombinationen verzögern die Synchronisierung. Es ist deshalb zweckmässig, wenn der Decodierer DC3 schnellstens derartige Bitkombinationen signalisiert. Fig. 4 zeigt den Decoder DC3/1 als Ausführungsbeispiel ces in Fig. 3 dargestellten Decoders DC3. Dieser Decoder DC3/l zeichnet sich dadurch aus, dass er mit relativ geringem technischen Aufwand alle jene Bitkombinationen signalisiert, die nicht Synchronisierworte sind. Der Taktgeber TG erzeugt die Innulsfolde T1, die zwischen zwei Impulsen der Impuls- folge T mindestens ebensoviele Impulse aufweist, wie Bit- kombinatIonen erkannt werden sollen. Dem Zählregister ZR werden über den Zähleingang e die Impulse T1 zugeführt. Der jeweils erreichte Zählerstand wird vom- Zählregister ZR in Form einer Binärzahl an den Festwertspeicher ROM abgegeben. Diese Zählerstände sind die.Adressen für den Festwertspeicher ROM. Der Festwertspeicher ROM speichert alle jene BitkomDina- tionen, die möglicherweise im Schieberegister SR gespeichert sein können und die als Synchronisierworte nicht in Frage kommen. Während der Dauer, während der eine einzige dieser Bitkomblnationen im Schieberegister SR gespeichert ist, werden alle Adressen mit Hilfe des Zählregisters ZR mindestens je einmal erzeugt und mindestens je einmal werden alle Bitkomblnationen vom Festwertspeicher ROM abcege- ben. Mit Hilfe der Exklusiv-ODER-Gatter EX1, EX2, EX3, EX4, EXS werden die Bitkombinationen des Festwertspeichers ROM mit der jeweils im Schieberegister SR gespeicherten Bitkombination verglichen und bei Ungleichheit entsprechender Bits wird ein 1-Signal an das Gatter OR4 abgegeben. Der Inverter IN3 invertiert das entsprechende vom Ausgang des Gatters OR4 abgegebene l-Signal und gibt das Signal D=O ab, das das Fehlen der gesuchten Bi.komblnation signalisiert. Sollten aber alle Gatter EX1 bis EXS jeweils O-Si anale abgeben, dann gleicht die im Schieberegister SR gespeicherte Bitkombination einer der vom Festwertspeicher ROM abgegebenen Bitkombinationen und es wird das Decodiersignal D=1 abgegeben, das eine störende Bitkombination si gnalisiert. Es wäre grundsätzlich denkbar, dass die Synchronisierbits S im Zuge der empfangsseitigen Auswertung nicht nur im S Schieberegister SR, sondern auch noch in einem weiteren, in den Fig. 2 und 3 nicht dargestellten Schieberegister gespeichert werden. Der Decodierer DC3 könnte in diesem Fall auch an die Ausgänge der Zellen dieses weiteren Schie- beregisters angeschlossen sein. In diesem Zusammenhang ist es vorteilhaft, den Decodierer DC3 an jenes Schieberegster anzuschliessen, in welches die Synchronisierbits S am frühe- sten eingespeichert werden. Auf diese Weise wird erreicht, dass Bitkombinationen, die kein Synchronisierwort sind, möglichst frühzeitig als solche erkannt werden, so dass in wei- terer Folge mit dem Decodiersignal D auch die erste Phase PH1 möglichst frühzeitig eingeleitet wird. 3 Patentansprüche 4 Figuren

Claims: Patentanscriiche 1. Verfahren zum Synchronisieren von Daten mit Hilfe von Synchronisierbits, wobei je n Synchronisierbits sich überlappende Synchronisierworte bilden, die einerseits das jeweils folgende Synchronisierbit und andererseits aufeinanderfolgende Zeitpunkte signalisieren; wonach empfangsseitig zeitlich aufeinanderfolgend Bitkombinationen, bestehend aus je n Bits gespeichert werden, die wahrscheinlich den Synchronisierworten gleichen; wonach aus den Bitkombinatio- nen das wahrscheinlich folgende Synchronisierbit ermittelt wird; wonach in einer ersten Phase die wahrscheinliche Gleichheit der Folge der empfangenen Synchronisierbits und der Folge der wahrscheinlichen Synchronisierbits ermittelt wird und wonach in einer zweiten Phase der Synchronisierzeitpunkt ermittelt wird, d a d u r c h g e k e n n 2 e i c h n e t, dass nach dem Erreichen der zweiten Phase (PH2) die erste Phase (pol) eingeleitet wird, falls eine Bitkombination (11111, 00000) kein Synchronisierwort ist (Fig. 2). 2. Schal tungs anordnung zur Durchführung des Verfahrens nach Anspruch 1 1, wonach die Bitkombinationen in einem Schiebere- gister gespeichert werden, d a d u r c h g e k e n n z e i c h n e t, dass an die Ausgänge des Schieberegisters (SR) ein Decodierer (DC3) angeschlossen ist, der beim Auftreten einer Bitkombination (11111, 00000) die kein Synchronisierwort ist, ein Decodiersignal abgibt, das die Umschaltung von der zweiten Phase (PH2) in die erste Phase. (PHl) bewirkt (Fig. 2, 3). 3. Schaltungsanordnung nach Anspruch 2 d a d u r c h g e k e n n z e i c h n e t, dass der Decodierer (DC3) einen Festwertspeicher (ROM) enthalt, der alle aus n Bits gebildeten und kein Synchronisierwort darstellenden Bit kombinationen speichert und nach Aufruf der entsprechenden Adressen über seine Ausgänge abgibt, dass mit Hilfe eines Adressengebers (TG, ZR) zwischen aufeinanderfolgenden Synchronisierbits zeitlich nacheinander alle Adressen der Bitkombinationen erzeugt und an den Festwertspeicher (ROM) abgegeben werden, dass n Vergleicher (EX1 EX2, EX3, EX4, EXS) einerseits an die Ausgänge des Schieberegisters (SR) und andererseits an die Ausgänge des Festwertspeichers (ROM) angeschlossen sind und dass die Ausgänge der Vergleicher mit einem Gatter (OR3) verbunden sind, über aessen Ausgang das Decodiersignal (D) abgegeben wird. (Fig. 4).

Inventors: MARKWITZ, WERNHARD, DIPL.-ING.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1980
Main classification: H04L7
IPC codes: H04J3