DYNAMIC SEMICONDUCTOR MEMORY CELL AND METHOD OF MANUFACTURING SAME

Abstract: 1. A dynamic semiconductor storage cell having a storage capacitor provided with an electrode applied in insulated fashion to the boundary surface of a semiconductor body, a region which is connected to a bit line and is oppositely-doped to the semiconductor body, and a transfer gate which is connected to a word line and is applied in insulated fashion to a part of the boundary surface, said part directly adjoining said region and the semiconductor zone of the storage capacitor, which is covered by the electrode, characterized in that, below the electrode (8) therer is arranged a similarly oppositely-doped first zone (9) of the semiconductor body (1) adjoining the boundary surface (1a) ; that further zones (11, 12) are provided, which essentially run parallel to the boundary surface (1a), which are similarly doped as regards the basic doping, but have a higher doping level, and which lie beneath said region (5) and the first zone (9) ; that edge regions (13, 14) of the further zones (11, 12) lying beneath the transfer gate (6) extend to the boundary surface (1a), so that they laterally delimit the region (5) and the first zone (9) ; that beneath the transfer gate (6), a region (15) of the semiconductor body is provided adjacent to the boundary surface (1a), and which connects said edge regions (13, 14), and has a doping which is opposite to the basic doping ; and that the parts of the edge regions (13, 14) which lie in the boundary surface (1a) form a two-part transfer channel between the region (5) and the adjoining first zone (9).

Description: Dynamische Halbleiter-S#eicherzelle und Verfahren zu ihrer Herstellung Die Erfindung bezieht sich auf eine dynamische Halb leiter-Speicherzelle.nach dem Oberbegriff des Patentanspruchs 1 und auf Verfahren zu ihrer Herstellung. Speicherzellen dieser Art sind beispielsweise aus den "Abstracts of the Second European Solid-State Cdrcuits Conference" (E$SCIRC) 21. bis 24. Seit. 1976, Toulouse, Abschn. 4.4, Seiten 40 bis 41, bekannt. Zur Erzielung immer grösserer Integrationsdichten strebt man in der Halbleiter-Speichertechnik an, die einzelnen Speicherzellen auf einer möglichst kleinen Halbleiterfläche zu plazieren. Erfindungsgemass wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Massnahmen gelost. Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, dass die Zellenstruktur eine wesentlich kleinere Halbleiterfläche für den der Zellenselektion dienenden Transferbereich erfordert, als dies bei den herkömmlichen Speicherzellen dieser Art der Fall ist. Das ist darauf zurückzufUhren, dass das Transfergate mit technologisch bedingten Mindestabmessungen ausgeführt werden kann, wobei der von diesem überdeckte Transfer. kanal eine noch wesentlich kleinere Länge aufweist. Der Feldeffekttransistor ist daher bezüglich seiner- Einsatz- spannung von Schwankungen der Substratvorspannung weitq gehend unabhängig. Weiterhin-ist die auf eine vorgegebene Haibleiterfläche bezogene Kapazität des Speicherkondensators gegenuber den herkömmlichen Speicherzellen wesentlich vergrössert. Die AnsprUche 2 bis 7 sind auf vorteil hafte Ausführungsformen der Erfindung gerichtet, wobei die Aus±Whrungen nach den AnsprUchen 4 und 5 sehr kleine Bitleitnngskapazitäten gewährleisten. Besonders günstige Herstellungsverfahren ffflr die erfindungsgemäss e Speicherzelle sind in den Anspruche 8 bis 12 angegeben. In der Zeichnung ist ein Querschnitt durch eine nach der Erfindung ausgebildete Halbleiter-Speicherzelle dargestellt. Dabei ist ein Halbleiterkörper, z. B. aus p-dotiertem Silizium, mit 1 bezeichnet. Seine Grenzfläche 1a sst mit einer elektrisch isolierenden Schicht bedeckt, die einen 3ereich 2 mit kleinerer Schichtdicke aufweist. An den Bereich 2 schliessen sich Bereiche 3 der elektrisch isolierenden Schicht an, die mit einer wesentlich grösseren Schichtdicke ausgeführt sind. FUr den Fall, dass die isolierende Schicht aus SiO2 besteht, werden die Bereiche 2 und 3 auch als Gateoxid- und Feldoxidschichten bezeichnet. Unterhalb der Feldoxidschichten 3 sind Halbleiterbereiche 4 vorgesehen, die mit p+-Feldimplantation versehen sind und den Bereich der Speicherzelle zwischen sich einschliessen. Ein der Grenzfläche 1a benachbartes, n+-dotiertes Gebiet 5 bildet zusammen mit einem auf der Gateoxidschicht 2 angeordneten Transfergate 6 ein die Zellenselektion durchführendes Auswahlelement. Dabei ist das n+-Gebiet 5 in einer noch näher zu beschreibenden Weise mit einer Bitleitung 7 verbunden, über die eine zu speichernde binäre Information in die Speicherzelle eingeschrieben bzw. aus ihr ausgelesen wird. Neben dem Transfergate 6 ist eine Elektrode 8 auf der Gateoxidschicht 2 angeordnet, die einen Bestandteil des Speicherkondensators darstellt. Unterhalb der Elektrode 8 befindet sich eine der Grenzfläche la benachbarte Zone 9 des Halbleiterkörpers, die zu seiner p-Grunddotier¯ng entgegengesetzt dotiert ist, d. h. im vorliegenden Fall eine a+-Dotier¯ng aufweist. Die Elektrode 8 überdeckt dabei randseitig das Transfergate 6, wobei sich zwischen diesen Teilen eine zweite elektrisch isolierende Schicht: 10, z. B. aus Si02, befindet, die das Transfergate 6 vollständig abdeckt. Das Transfergate 6 ist mit einer. Wortleitung verbunden, über die die Speicherzelle selektiert werden kann, während die Elektrode 8 mit einer festen Spannung beschaltet ist. Insbesondere bestehen das Transfergate 6 und die Elektrode 8 aus Teilen von streifenförmig- - ans- gebildeten, senkrecht zur Bildebene verlaufenden, elektrisch leitenden Belegungen, die einer Gruppe von hintereinander liegenden Speicherzellen gemeinsam sind. Die das Gate 6 enthaltende Belegung stellt dann gleichzeitig eine diesen Speicherelementen gemeinsame Wortleitung dar, während die die Elektrode 8 enthaltene Belegung als eine diesen Speicherzellen gemeinsame Kondensatorleitung bezeichnet wird. Mit besonderem Vorteil sind das Transfergate 6 und die Elektrode 8 aus hochdotiertem, polykristallinen Silizium gebildet. Unterhalb des Gebietes 5 und der Zone 9 befinden sich bezüglich der Grunddotierung des Halbleiterkörpers 1 gleichsinnig dotierte, jedoch einen höheren Dotierungs grad aufweisende, d. h. p+-dotierte Zonen 11 und 12. Unterhalb des Transfergate 6 liegende Randbereiche 13, 14 dieser Zonen erstrecken sich bis zur Grenzfläche Ia hin, so dass sie das Gebiet 5 und die Zone 9 in lateraler Richtung begrenzen. Unterhalb des Transfergate 6 befindet sich ferner ein der Grenzfläche Ia benachbarter, die Randbereiche 13 und 14 miteinander verbindender, schwach n-dotierter Bereich 15. Legt man an das Transfergate 6 über einen Anschluss 6a eine die Einsatz spannung der #S-Strukturen 6, 2, 13 bzw. 6, 2, 14 übersteigende Spannung an, so bilden sich an den der Grenzfläche Ia anliegenden Teilen der Randbereiche 13 und 14 jeweils ISsersionsschichten aus, die eine leitende Verbindung zwischen dem Gebiet 5 und dem Bereich 15 sowie zwischen diesem und der Zone 9 herstellen. Die der Grenzfläche Ia benachbarten Teile der Bereiche 13 und 14 stellen somit jeweils Teile eines Transferkanals dar, die durch den Bereich 15 miteinander verbunden sind. Mit dem Gebiet 5 ein zusätzliches n-dotiertes Gebiet 16 verbunden, das sich bis zur Grenzfläche 7a hin er streckt. Die Gateoxidschicht 2 weist im Bereich des zn- sätzlichen Gebietes 16 ein Kontaktloch 17 auf, in dem - eine elektrisch leitende Belegung 18, die teilweise oberhalb der Feldoxidschicht 3 angeordnet ist, das Gebiet 16 kontaktiert. Eine die Teile 8 und 18 abdecken de, weitere Isolierschicht 19, die vorzugsweise eben falls aus SiO2 besteht, weist oberhalb der Belegung 18 ein Kontaktloch 20 auf, in dem eine als metallische Leiterbahn ausgeführte, auf der Isolierschicht 19 ver legte. Bitleitung 7 die Belegung 18 Ihrerseits kontaktiert. Das Transfergate 6 wird zweckmässigerweise so ausgeführt, dass es eine Länge L besitzt, die einem technologisch bedingten Mindestmass von beispielsweise 1 bis 2 pm entspricht. Jeder innerhalb der Randgebiete 13 und 14 liegende Teil des Traflsferkanals weist dann eine Länge auf, die nur einem Bruchteil dieses Masses entspricht, also z. B. 0,2 bis 0,3 pa. Derartige laterale Abmessungen bringen es mit sich, dass der für die Zellenselektion erforderliche Bedarf an Palbleiterfläche extrem klein gehalten werden kann. Andererseits wird hierdurch auch eine weitgehende Unabhängigkeit der Einsatz spannung der MIS-Strukturen 6, 2, 13 und 6, 2, 14 von Schwankungen einer über einen Anschluss 1b angelegten, negativen Vorspannung des Halbleiterkorpers 1 erreicht. An der Grenzfläche zwischen der Zone 9 und der weiteren Zone 12 besteht eine Sperrschichtkapazität, die dem aus den Teilen 8 und 9 gebildeten Speicherkondensator parallel geschaltet ist und somit die Speicherkapazität der Zelle vergrössert. Im Betrieb wird zum Einschreiben einer binären Informa- tion in die Speicherzelle so vorgegangen, dass das Transfergate 6 bzw. die mit diesem verbundene Wortleitung über den Anschluss 6a mit einer über der Einsatzspannnng der MIS-Struktu-en 6, 2, t3 und 6, 2, 14 liegenden Gatespannung beschaltet wird. Dadurch invertieren die an der Grenzfläche 1a liegenden Teile der Randbereiche 13 und 14, so dass zwei durch den Bereich 15 miteinander verbundene, leitende Transferkanalteile entstehen. Dies ergibt eine leitende Verbindung zwischen dem mit der Bitleitung 7 in Verbindung stehenden Gebiet 5 und der Zone 9. Je nach der einzuschreibenden binären Information liegt die Bitleitung 7 auf einem niedrigen oder hohen positiven Potential, während die Elektrode 8 über einen Anschluss 8a an ein konstantes positives Potential gelegt ist. Bei einer auf niedrigem Potential liegenden Bitleitung 7 gelangen dann Ladungsträger aus dem Gebiet 5 in den aus den Teilen 8, 9 sowie 9, 12 gebildeten Speicherkondensator und laden diesen entsprechend auf. Legt man dann beim Auslesen der gespeicherten Information ein hohes Potential an die Bitleitung 7 und schaltet diese dann von äusseren Potentialen frei, d. h. bringt sie in einen Zustand, der mit tfloatingU bezeichnet wird, so fliesst die Ladung bei leitendem Transferkanal 13, 14 wieder zurück und erzeugt einen Potential abfall auf der Bitleitung, der von einer an diese angeschlossenen Leseeinrichtung ausgewertet wird. Das Auslesesignal ist um so grösser, je kleiner die Kapazität der Bitleitung 7 gegenüber dem an die Vorspannung gelegten Haibleiterkörper 1 ist. Die in der Zeichnung gezeigte Ausführung der Speicherzelle, bei der die Bit leitung 7 Uber die leitende Belegung 18 und das zusätzliche Gebiet 16 mit dem Gebiet 5 verbunden ist, weist eine besonders kleine Bitleitnngskapazität auf. Nach: einer anderen AusfUhrungsform. der Erfindung kann das zusätzliche Gebiet. 16 einen Teil eines streifenförmigen Halbleitergebietes darstellen, das gleichzeitig die Bitleitung bildet. In diesem Fall kann die Leitung 7 als Wortleitung angesehen werden, die dann in einem nicht dargestellten Kontaktloch der isolierenden Schicht 19 das Transfergate 6 kontaktiert. Bei dieser Ausftflirungs- form ist jedoch die Bitleitnngskapazität grösser als bei der dargestellten, so dass das Auslesesignal der Speicherzelle kleiner ist. Bei einer weiteren AusfUhrngsform. kann die leitende Belegung 18, die das zusätzliche Gebiet 16 kontaktiert, aus einem Teil einer streifenförmigen, leitenden Belegung bestehen, die selbst als Bitleitung dient. Eine solche Ausffflirungsform liegt da=#söwohl bezüglich des strukturellen Aufwands als auch bezüglich der Grösse des Auslesesignals zwischen den ersten beiden AusfUhrungs- formen. Bei der Herstellung der erfindungsgemässen Speicherzelle wird vorzugsweise so vorgegangen, dass zunächst der p-dotierte Halbleiterkörper 1 an seiner Grenzfläche 1 a mit einem den Zellenbereich einschliessenden p dotierten Gebiet 4 versehen wird. Die Grenzfläche 1a wird ausserdem mit einer elektrisch isolierenden Schicht abgedeckt, die ausserhalb des Zellenbereiches zu Feld oxidbereichen 3 anwächst, während sie innerhalb des Zellenbereiches einen Gateofidbereich 2 bildet. Weiterhin wi#rd eine der Grenzschicht 1a anliegende, n-leitende Dotiernngszone vorgesehen, von der in der Zeichnung nur der mit 15 bezeichnete Teil sichtbar ist.. Es folgt ein Maskierungsschritt, der die Lage des zusätzlichen n-ieitenden. Gebietes 16 definiert und ein dieses Gebiet erzeugender Diffusions- oder Implantationsvorgang. Anschliessend wird die isolierende Schicht 2,.. 3 mit einer Schicht aus hochdotiertem polykristallinen Silizium belegt. Aus dieser letzteren Schicht wird mit Hilfe an sich bekannter fotolithografischer Schritte das Transfergate 6 gebildet. Dabei wird zum Entfernen der überflüssig##Schichtteile vorzngsweise ein Plasmaätzverfahren verwendet, um an dem bestehenbleibenden Transfergate abgeschräste Kanten zu erhalten, wie das in den tProc. of the International ConSerence-on Micro lithographyt!, Paris 1977, S. 339 bis 342 beschrieben ist. Mittels einer ersten Ionenimplantation werden nun Ionen eines eine positive Leitfähigkeit bewirkenden Dotiernngsstoffes mit einer solchen Energie eingebracht, dass in den Halbleiterbereichen, die lediglich von der Gateoxidschicht 2 bedeckt sind, tiefliegende, p+-dotierte Gebiete 11 und 12 entstehen. Die abgeschrägten Kanten des Transfergate 6 bewirken dabei, dass unter ihnen Randbereiche 13 und 14 dieser Gebiete entstehen, die bis an die Grenzfläche 1a reichen. Es schliesst sich eine zweite Ionenimplantation an, bei der Ionen von Dotierungsstoffen, die eine negative Leitfähigkeit im Halbleiterkorper 1 hervorrufen, eingebracht werden. Hierbei wird jedoch eine geringere Beschleunigungsenergie aufgewandt, so dass das an der Grenzfläche 1 a liegende n+-dotierte Gebiet 5 und die Zone 9 entstehen. Die von dem Transfergate 6 bedeckten Teile des Halb leiterkörpers 1 werden von den genannten Ionenimplantationen nicht beeinflusst, wenn man von den abgeschrägten Randzonen des Gate 6 absieht. In einem weiteren Verfahrensschritt wird das Transfergate 6 mit einer zweiten elektrisch isolierenden Schicht 10 bedeckt, die auch Teile der Gateoxidschicht 2 ersetzen kann. Oberhalb des Gebietes 16 wird eine Öffnung 17 in der Isolierschicht 2 bzw. 10 vorgesehen. Auf der Schicht 10 und den von ihr nicht ersetzten Teilen der Gateoxidschicht 2 wird sodann eine zweite Schicht aus hochdotiertem, polykristallinem Silizium aufgebracht, aus der mittels fotolithografischer.Ver- fahrensschritte die Strukturen 8 und 18 gebildet werden. Dabei stellt die Struktur 18 eine das Gebiet 16 kontaktierende Belegung dar, während die Struktur 8¯die eine Elektrode des Speicherkondensators bildet. Es folgt eine Belegung der nach den bisherigen Verfahrensschritten erhaltenen Teilstruktur mit einer elektrisch isolierenden Schicht 19, auf der nach dem Anbringen eines Kontaktioches 20 die Bitleitung 7 verlegt wird, die z. B. aus einer Aluminiumbahn besteht. Nach einer ersten Alternative des Herstellungsverfahrens entfällt das Aufbringen der leitenden Belegung 18. Stattdessen wird eine mit dem Gebiet 16 verbundene, zu der Grunddotierung des Halbleiterkörpers 1 entgegengesetzt dotierte, streifenförmige Halbleiterzone erzeugt, die als Bitleitung dient. Eine zweite Alternative besteht darin, dass die leitende Belegung 18 streifenförmig ausgebildet wird, wobei sie mehreren in einer Reihe angeordneten Speicherzellen gemeinsam zugeordnet ist und eine diesen gemeinsame Bitleitung bildet. Zur weiteren Erläuterung der Erfindung kann das folgende Dotierungsbeispiel dienen, bei dem von einem mit 1014 bis i015 cm 3 Akzeptoren, z. B. Bor-Atomen, dotiertenSiliziumkörper 1 ausgegnngen wird. Die Gebiete 4 weisen eine Dosis von 5 bis 10.1011 cm 2 Akzeptoren auf, der Bereich 15 eine solche von 1012 cm 2 Donatoren, z. B. Phosphor-Atomen. Die Dotierung des Gebietes 16 beträgt etwa i020 cm 3 Donatoren, z. B. Arsen-Atome, während sich die Dosis des Gebietes 5 und der Zone 9 auf etwa 1015 cm 2 Donatoren, z. B. Arsen-Atome, beläuft. Die Zonen 11, 13 und 12, 14 sind mit' einer Dosis von 2 bis 3.1012 cm 2 Akzeptoren, z. B. Bor-Atomen, dotiert. Zum Implantieren der die Zonen 11, 13 und 12, 14 erzeugenden Akzeptorionen wird eine Beschleunigungsenergie von etwa 150 kEV verwendet, zum Einbringen der das Gebiet 5 und die Zone 9 erzeugenden Donatorionen eine solche von etwa 100 kEV. Leztere Angaben beziehen sich auf ein Ausführhngsbeispiel, bei dem das Gebiet 5 und die Zone 9 jeweils eine senkrecht zur Grenzfläche 1a gemessene Dicke von 0,2 pm aufweisen, während die Zonen 11 und 12 mit einer Dicke von 0,3 Fm ausgefEhrss sind. Was die weiteren Stru##turabmessungen anbetrifft, so beträgt die Dicke der Teile 6, 8 und 18 etwa 0,4 bis 0,7 pm und die Dicke der Schicht 2 etwa 50 mm. Die isolierende Schicht 19 weist eine Dicke von etwa 1 bis 2 pm auf. Andere vorteilhafte Verfahren zur Herstellung der er findungsgemässen Speicherzelle unterscheiden sich von den oben beschriebenen dadurch, dass das Gebiet 5 und die Zonen 9 sowie 11 bis 14 nicht durch Implantationsschritte, sondern durch Diffusionsschritte erzeugt werden, Hierbei können die Kanten des Transfergate 6 auch in vertikaler Richtung verlaufen. Eine erste Diffusion von Akzeptor-Atomen erzeugt die Zonen 11 bis 14, während eine nachfolgende Diffusion mit Donator-Atomen das Gebiet 5 und die Zone 9 erzeugt. Die Dicke der Zonen 11 bis 14 wird durch unterschiedliche Diffusionszeiten bei beiden Diffusionsvorgängen eingestellt, was an sich aus der D#0S-Technologie bekannt ist. Die Speicherzelle nach der Erfindung kann selbstverstündlich auch auf einem n-dotierten Silizfumkörper 1 aufgebaut werden, wobei die Dotierungen derart abge ändert werden, dass sich jeweils die entgegengesetzten Leitfähigkeiten zu den bisher beschriebenen ergeben. In diesem Fall werden der Bitleitung 7 und den Anschlossen 6a und 8a negative Spannungen zugeführt, während an dem Anschluss 1b zweckmässigerweise eine positive Vorspannung liegt. 12. Patentansprüche 1 Figur

Claims: Patentansorüche 1. Dynamische Halbleiter-Speicherzelle mit einem isoliert auf der Grenzfläche eines Halbleiterkörpers aufgebrachten, mit einer Wortleitung verbundenen Transfergate, mit einem bezüglich einer Grunddotierung des Halbleiterkörpers entgegengesetzt dotierten, mit einer Bitleitung verbundenen Gebiet und mit einem Speicherkondensator, der eine isoliert auf der Grenzfläche aufgebrachte Elektrode aufweist, d a d u r c h g e k e n n. z e i c h n e t , dass unterhalb der Elektrode (8) eine ebenfalls entgegengesetzt dotierte, der" Grenzfläche (1a) benachbarte erste Zone (9) des Halbleiterkörpers (1) vorgesehen ist, dass im-weseut- lichen parallel zu der Grenzfläche (1a) verlaufende, bezüglich der Grunddotierung gleichsinnig dotierte, jedoch einen-höheren Dotierungsgrad aufweisende,. weite re Zonen (117#12) vorgesehen sind, die unterhalb des genannten Gebietes (5) und der ersten Zone (9) liegen, dass sich unterhalb des Transfergate (6) liegende Randbereiche. (13, 14) der weiteren Zonen (11, 12) bis zur Grenzfläche (la) hin erstrecken,. so dass sie das Gebiet (5) und die erste Zone (9) in lateraler Richtung begrenzen, dass'; ;unterhalb des Transfergate (6) ein der Grenzfläche (la) benachbarter, die genannten Randbereiche (13, 14) verbindender Bereich (15) des Halbleiterkörpers (1) mit einer zu der Grunddotierung entgegengesetzten Dotierung versehen ist und dass die an der Grenzfläche (1a) liegenden Teile der Randbereiche (13, 14) einen zweiteiligen. Transferkanal zwischen dem Gebiet (5) und der ersten#Zone (9) bilden. 2+ Halbleiter-Speicherzelle nach Anspruch 1, d a - d u r-c h g e k e n n z e i c h n e t , dass das mit der Bitleitung verbundene Gebiet mit einem zusätzlichen, bezüglich der Grunddotierung entgegengesetzt dotierten Gebiet (16) verbunden ist. 3. Halbleiter-Speicherzelle nach Anspruch 2, d a durch gekennzeichnet, dass das zusätzliche, entgegengesetzt dotierte Gebiet (16) mit einer in dem Halbleiterkörper (1) vorgesehenen, entgegengesetzt dotierten, streifenförmigen Halbleiterzone verbunden ist, die als Bitleitung dient. 4. Halbleiter-Speicherzelle nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass das zusätzliche, entgegengesetzt dotierte Halbleitergebiet (16) im Bereich eines Kontaktloches (17) der ersten elektrisch isolierenden Schicht (2) mit einer elektrisch leitenden Belegung (18) kontaktiert ist, die ihrerseits mit einer Bitleitung verbunden ist. 5. Halbleiter-Speicherzelle nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , dass die Bitleitung als eine metallische Leiterbahn (7) ausge fhhrt ist, die auf einer die elektrisch leitende Belegung (18) abdeckenden Isolierschicht (19) verlegt ist und im Bereich eines weiteren Kontaktioches (20) die elektrisch leitende Belegung (18) kontaktiert. 6. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass der Halbleiterkörper (1) mit einem an einer festen Spannung liegenden Anschluss (1b) versehen ist und dass die Elektrode (8) des Speicherkondensators über einen Anschluss (8a) mit einer konstanten Spannung beschaltet ist. 7. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche, d #a d u r c h g e k ein n z e i c h n e t , dass der Halbleiterkörper (1) aus dotiertem Silizium besteht und dass das Transfergate (6) und/oder die Elektrode (8) des Speicherkondensators und/oder die das zusätzliche Gebiet #(16) kontaktierende Belegung (18) aus hochdotiertem, polykristallinen Silizium gebildet sind. 8. Verfahren zur Herstellung einer Halbleiter-Speicher- zelle nach Anspruch 1, d a d:u r c h g e k e n n z e i c h n e t , dass ein mit einer Grunddotierung versehener Halbleiterkörper (1) mit einer seiner Grenzfläche (la) benachbarten Dotierungszone (15) versehen wird, die eine zu der Grunddotierung entgegengesetzte Dotierung aufweist, dass die Grenzfläche (1a) mit einer ersten elektrisch isolierenden Schicht abgedeckt wird, die einen oberhalb der Dotiernngszone liegenden DEn- schichtbereich (2) und einen diesen umgebenden Diek- schichtbereich (3) aufweist, dass das Transfergate (G) auf auS der ersten elektrisch isolierenden Schicht (2, 3) plaziert wird, dass eine erste Maske vorgesehen wird, die das Transfergate (6),.. das mit der Bitleitung verbundene Gebiet. (3) ¯ und den Bereich des Speicherkondensators unbedeckt lässt, dass ein erster Dotierungsschritt mit einem der Grunddotiernng entsprechenden Dotierstoff vorgenommen wird, der' die unterhalb des genannten Gebietes (5) und der ersten Zone (9) liegenden weiteren Zonen erzeugt, dass ein zweiter Dotierungsschritt mit einem Dotierstoff erfolgt, der eine zu der Grunddotierung entgegengesetzte Dotierung erzeugt und das mit der Bitleitung verbundene Gebiet (5) und die genannte erste Zone (9) bildet, dass nach dem Entfernen der ersten Maske das Transfergate (6) mit einer zweiten elektrisch isolierenden Schicht (10) bedeckt wird und dass die Elektrode (8) des Speicherkondensators auf der zweiten (10) und den von dieser nicht ersetzten Teilen der ersten elektrisch isolierenden Schicht (2) plaziert wird, so dass sie das Transfergate (6) randseitig überlappt. 9. Verfahren nach Anspruch 8 zur Herstellung einer Halbleiter-Speicherzelle nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass das zusätzliche, entgegengesetzt dotierte Gebiet (16) mittels fotolithografischer Schritte definiert und derart an der Grenzfläche (1a) des Halbleiterkörpers (1) vorgesehen wird, dass es mit dem mit der Bitleitung verbundenen Gebiet (5) verbunden ist. 10. Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , dass ausser der Elektrode (8) auch eine das zusätzliche Gebiet (16) kontaktierende, leitende Belegung (18) auf der zweiten (10) und den von dieser nicht ersetzten Teilen der ersten elektrisch isolierenden Schicht (2) plaziert wird, dass die kontaktierende Belegung (18) mit einer weiteren, elektrisch isolierenden Schicht (19) abgedeckt wird und dass auf der letzteren eine Leiterbahn (7) verlegt wird, die die kontaktierende Belegung (18) innerhalb eines in der weiteren elektrisch isolierenden Schicht (19) vorgesehnen Kontaktloches (20) ihrerseits kontaktiert. 11. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , dass das Transfergate (6) mit abgeschrägten Kanten ausgebildet wird und dass die beiden Dotierungsschritte aus Ionenimplantations-- schritten bestehen. 12. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , dass die beiden Dotierungsschritte aus Diffusionsschritten bestehen.

Inventors: TIHANYI, JENO, DR., Tihanyi, Jenö, Dr.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1980
Main classification: G11C11
IPC codes: G11C11, H01L29, H01L21, H01L27