SHORT-CHANNEL FIELD-EFFECT TRANSISTOR AND PROCESS FOR ITS MANUFACTURE

Abstract: 1. A field effect transistor which has source and drain zones (2 and 3) arranged at the boundary surface of a semiconductor body having a basic doping, and which zones are oppositely doped to the basic doping, and first (4) and second gates (5) which respectively cover a section of the semiconductor region lying between the zones (2, 3) and are separated from said semiconductor region by an electrically-insulating gate insulation layer (6), wherein at the source side, the first gate (4) is arranged to be self-aligning and is connected to a control voltage, whilst at the drain side, the second gate (5) is arranged so as to be self-aligning and is connected to a bias voltage source, wherein the second gate (5) consists of an electrically-conductive coating which is partially arranged above the first gate (4) and separated therefrom by a second electrically-insulating layer (7), wherein the part of the semiconductor region lying between the zones (2, 3) which is not covered by the first gate (4), is provided with a zone (12) which is adjacent to the boundary surface (1a) and is oppositely doped to the basic doping, and wherein the channel region is arranged between and is bounded by the source zone (2) and the adjacent zone (12), characterised in that the first gate (4) is formed so as to have a dimension in the source-drain direction which corresponds to the length (L) of the channel region.

Description: Feloefekttruzsistor mit kurzer Kanallärge. Die Erfindung bezieht sich auf einen Feldeffekttransistor mit kurzer Kanallänge nach dem Oberbeg,iff des Pazentan- spruchs 1 und auf Verfahren zur erstellung desselben. Feldeffekttransistoren dieser Art mit kurzer wirksamer Kanallänge werden bei der analogen Verarbeitung von elektrischen Signalen überall dort benötigt, wo es auf eine hohe Steilheit und einen hohen Innenwiderstand ankommt. Hierbei werden auch möglichst kleine Kapazitäten zwischen dem Sourcegebiet, dem Draingebiet und dem Gate einerseits und dem '.lalbleiterRörper andererseits angestrebt. Feldeffekttransistoren dieser Art sind beispielsweise aus der DE-OS 27 29 656 (VPA 77 P 7079) bekannt. Dabei überdeckt ein erstes isoliert auf einem Halbleiterkörper aufgebrachtes Gate den zwischen dem Source- und Draingebiet liegenden Halbleiterbereich mit Ausnahme eines streifenförmiOen Halbleitergebiets, welches unmittelbar an das Sourcegebiet angrenzt. Ein zweites Gate, das teilweise oberhalb des ersten angeordnet ist und durch eine Isolierschicht von diesem getrennt ist, überdeckt dieses streifenförmige Gebiet. Das zweite Gate wird mit einer Steuerspannung beschaltet, während das erste Gate mit einer Vorspannquelle verbunden ist. Bei einem solchen Feldeffekttransistor hängt jedoch die wirksame Kanallänge, die mit der in Source-Drain-Richtung gemessenem Breite des streifenförmigen Gebiets übereinstimmt, von den lateralen Begrenzungen mehrerer in aufeinanderfolgenden Verfahrensschritten aufgebrachten Teilstrukturen ab, wobei sich die beim Definieren derselben vorgegebenen lateralen Toleranzen unter Umständen zueinander addieren. Diese Toleranzen, die insbesondere auf nicht beherrschbare Fehler in der Justierung von Fotomasken zurückgehen, führen dazu, dass die angestrebte kurze Kanallänge nicht mit so grosser Sicherheit erreicht werden kann, wie es in vielen Fällen wünschenswert wäre. Andere bekannte Feldeffekttransistoren mit noch kürzerer Kanallänge werden nach der in dem Technical Digest Iv-DM 1977, 5.399-401 beschriebenen DIlwIOS-Technologie hergestellt. Hierbei wird eine doppelte Implantation von Dotierungsstoffen nach dem Plazieren eines insbesondere mit abgeschrägten Kanten ausgebildeten Gate vorgenommen. Es entstehen unmittelbar neben dem Gate liegende Sourceund Draingebiete, wobei unterhalb des Sourcegebietes eine Zone gebildet wird, die eine der Grunddotierung des Halbleiterkörpers bezüglich des Leitfähigkeitstyps entsprechende, jedoch einen höheren Dotierungsgrad aufweisende Dotierung erhält. Unterhalb einer abgeschrägten Kante des Gate weist diese Zone einen Randbereich auf, der sich bis zu der Grenzfläche des Halbleiterkörpers, die durch die das Gate tragende Isolierschicht abgedeckt ist, hin erstreckt. Der Randbereich stellt dann in seinem der Grenzfläche benachbarten Teil den sehr kurzen wirksamen Kanalbereich des Transistors dar. Bei diesen Feldeffekttransistoren ist jedoch eine relativ grosse Ea- pazität zwischen dem Sourcegebiet und dem Halbleiterkörper vorhanden, ebenso eine relativ grosse Nillerkapazität zwischen dem Gate und dem Draingebiet. Der Erfindung liegt die Aufgabe zugrunde, einen Feldeffekttransistor anzugeben, der bezüglich der wirksamen Kanallänge und der unerwünschten Millerkapazität einen besonders günstigen Kompromiss darstellt. Hierzu wird erfindungsgemäss ein Feldeffekttransistor der eingangs genannten Art vorgesehen, der die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale aufweist. Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, dass eine kurze wirksame Kanallänge mit wesentlich grösserer Sicherheit realisiert werden kann als bei den bekannten Feldeffekttransistoren mit zwei Gateelektroden, wobei aber die zwischen dem Sourcegebiet und dem Gate einerse:s und dem Haibleiterkörper andererseits sowie die zwischen dem Gate und dem Draingebiet auftretenden unerwünschten Kapazitäten kleiner sind als bei den in DIM0S-Technologie hergestellten Transistoren. Ein anderer Vorteil gegenüber DIMOS-Transistoren ist darin zu sehen, dass der bei diesen vorhandene begrenzende Effekt bezüglich des maximalen Drainstroms durch eine hinreichend grosse Vorspannung am zweiten Gate weitgehend ausgeschaltet wird, so dass die kurze wirksame Kanallänge hinsichtlich der erreichbaren Steilheit voll ausgenutzt werden kann. Weiterhin lässt sich der erfindungsgemässe Transistor nach Verfahren herstellen, die mit der Doppel Silizium-Gate-Technologie kompatibel sind, so dass die gleichzeitige Herstellung erfindungsgemässer Transistoren mit anderen in der genannten Technologie gefertigten Bauelementen ohne Schwierigkeiten möglich ist. Der Anspruch 2 gibt eine Ausführungsform der Erfindung an, bei der die Sperrschichtkapazitäten des Transistors weiter verringert sind. Die Ansprüche 3 bis 6 sind auf Weiterbildungen der Erfindung gerichtet, die eine besonders hohe Steilheit des Transistors gewahrleisten, während der Anspruch 7 eine Ausführungsform des erfindungsgemässen Transistors betrifft, die eine besonders hohe DurchbruM- spannung besitzt. Die Ansprüche 8 und 9 haben vorteilhafte Verfahren zur Herstellung von Feldeffekttransistoren nach der Erfindung zum Gegenstand. In der Zeichnung ist ein Längsschnitt durch einen nach der Erfindung ausgebildeten Feldeffekttransistor dargestellt. Dabei ist ein Halbleiterkörper 1 vorgesehen, der z.B.aus p-dotiertem Silizium besteht. An einer mit la bezeichneten Grenzfläche desselben befinden sich ein n+-dotiertes Sourcegebiet 2 und ein n+-dotiertes Draingebiet 3. Der zwischen diesen Gebieten liegende Halbleiterbereich wird von einem ersten Gate 4 und einem zweiten Gate 5 überdeckt, die durch eine dünne elektrisch isolierende Schicht 6 von der Grenzfläche la getrennt sind. Zwischen dem Gate 4 und dem Gate 5 befindet sich eine zweite elektrisch isolierende Schicht 7. Im betrachteten Ausführun# beispiel bestehen die isolierenden Schichten 6 und 7 vorzugsweise aus SiO2. Die Gebiete 2 und 3 sowie das Gate 4 und das Gate 5 sind mit elektrischen Anschlüssen 8, 9, 10 und 11 versehen. Unterhalb des Gate 5 ist an der Grenzfläche la eine ndotierte Zone 12 vorgesehen, die an das Gebiet 3 unmittelbar anschliesst. Die Herstellung dieser Zone erfolgt zweckmässigerweise mittels eines Dotierungssch#itts, der nach dem Plazieren des Gate 4 vorgenommen wird und bei dem das Gate 4 als Dotierungsmaske dient. Auf diese Weise bestimmt das Gate 4 mit seiner in Source-Drain-Rich tung gemessenen Länge die vom Sourcegebiet 2 bis zu der nächstliegenden Grenze der Zone 12 reichende wirksame Kanallänge L des Transistors mit grosser Genauigkeit. Erst nach der Erzeugung der Zone 12 wird dann das Gate5 aus einer auf den isolierenden Schichten 6 und 7 aufge- brachten elektrisch leitenden Belegung gebildet. Dabei überlappt ein Teil dieser Belegung das Gate 4. In einem ersten Betriebsfall werden der Anschluss 8 an en festes Bezugspotential, z.B. Massepotential, gelegt, der Anschluss 9 an eine positive Spannung VD und der Anschluss 11 an eine positive Vorspannung V, während dem Anschluss 10 eine die Leitfähigkeit des mit L bezeichneten, kurzen Teilkanals steuernde Gatespannung üg zugeführt wird. Dabei steuert die Gatespannung Ug den Ladungsträgern.ans- port zwischen den Gebieten 2 und 3. In einem anderen 3etriebsfall liegen der Anschluss 9 an einer Versorgungs- spannung VDD und der Anschluss 8 an einer Spannung Us, während dem Anschluss 11 eine Vorspannung V und dem Anschluss 10 eine die Leitfähigkeit des Teilkanals steuernde Gatespannung Ug zugeführt werden. Zur näheren Erläuterung der Erfindung werden im folgenden einige Dotierungsbeispiele angegeben. Dabei wird zunäc#ft von einem p-dotierten Halbleiterkörper ausgegangen, der eine Grunddotierung aufweist, bei der eine Störstellen konzentration von etwa 1015 bis 1016cm vorhanden ist. cm Die Gebiete 2 und 3 weisen eine n -Dotierung mit einer Störstellenkonzentration von etwa 1017cm auf, die Zone 12 eine n-Dotierung mit einer Störstellenkonzentration von von etwa 7,5-1014 bis 5-1015cm 3. Bei einer Ausbildung des Gate 4 mit einer dem Mass L entsprechenden Länge von etwa lu bis 2/um ergibt sich eine Steilheit gm des Tran -4 sistors, die grösser ist als 10 4A/V. Baut man den Transistor auf einem Halbleiterkörper 1 auf, der eine p-Grunddotierung mit einer Störstellenkonzentration von etwa 1 1014cm 3 bis 1015cm 3 aufweist und lediglich an seiner Grenzfläche 1a eine stärkere p-Dotierung 13 von etwa 5 1015cm 3 bis 1,5 1015cm 3besitzt, so wirkt sich letztere nur in dem von dem Gate 4 überdeckten Teilkanal der Länge L aus. Dabei verringern sich die Sperrschichtkapazitäten der Gebiete 2 und 3 gegenüber dem Halbleiterkörper 1 unter gleichzeitiger Verringerung des Substratsteuereffekts, wobei der oben genannte Wert der Steilheit gm ebenfalls erreicht wird. Wird bei dem vorstehend beschriebenen und in der Zeichnung dargestellten Transistor die Dicke der isolierenden Schicht 6 unterhalb des Gate 4 verringert, so erhöht sich die Steilheit gm. Bei Zuführung einer Vorspannung V einstellbarer Grösse gelingt es weiterhin, die Steilheit gm mit grösserwerdender Vorspannung -v zu erhöhen. Um dem Transistor nacr der Erfindung eine hohe Durchbruchspannung zu geben, ist es zweckmässig, die n-Dotierung der Zone 12 soweit anzuheben, dass sie eine Störstellenkonzentration von 1015 bis 1018cm 3 aufweist. In Abweichung von den bisher beschriebenen Ausführungsformen kann der Transistor nach der Erfindung auch auf einem n-dotierten Halbleiterkörper 1 aufgebaut werden. Hierbei kehren sich dann die Leitfänigkeitstypen der einzelnen Halbleiterbereiche jeweils um, wobei auch Betriebsspannungen der entgegengesetzten Polarität vorzusehen sind. Das erste Gate 4 und das zweite Gate 5 bestehen zweckmässigerweise aus stark dotiertem, polykristallinem Silizium, können aber auch als metallische Belegungen ausgeführt sein. Bei der Herstellung eines Feldeffekttransistors nach der Erfindung wird zweckmässigerweise von einem z.'B. mit einer p-Grunddotierung versehenen Halbleiterkörper 1 ausgegangen, der an seiner Grenzfläche la eine höhere p-Dotieung aufweist als in seinen übrigen Teilen. Dieser Halbleiterkörper wird mit einer die Grenzfläche 1a abdeckenden, elektrisch isolierenden Schicht 6 versehen, z.B. einer Gateoxidschicht, die in lateraler Richtung von einer den Transistorbereich begrenzenden Feldoxidschicht umgeben ist. Unterhalb der letzteren befindet sich im allgemeinen noch eine Feldimplantation. Hiervon ausgehend wird auf der Schicht 6 zunächst ein die wirksame Kanallänge L definierendes Gate 4 plaziert. Dann wird die Zone 12 durch einen Dotierungsschritt, z.B. eine Ionenimplantation, erzeugt, wobei das Gate 4 eine erste Dotierungsmaske darstellt. Nach dem Aufbringen einer das Gate 4 abdeckenden Isolierschicht 7 wird eine elektrisch leitende Belegung auf den Schichten 6 und 7 aufgebracht, aus der mittels fotolithografischer Schritte das Gate 5 gebildet wird. Es folgt ein weiterer Dotierungsschritt zur Bildung der Source- und Draingebiete 2 und 3, wobei sowohl das Gate4 als auch das Gate 5 zusammen mit der Feldoxidschicht Teile einer zweiten Dotierungsmaske darstellen. Danach werden die Gebiete 2 und 3 sowie das Gate 4 und das Gate 5 mit den elektrischen Anschlüssen 8 bis 11 versehen. Wird von einem Halbleiterkörper 1 ausgegangen, der homo gen dotiert ist, und zwar mit einem Dotierungsgrad, der der oben genannten p-Dotierung an der Grenzfläche la etwa entspricht, so erhöhen sich die Sperrschichtkapazitäten zwischen den Gebieten 2 und 3 und,dem Halbleiterkör- per 1. 9 Patentansprüche 1 Figur

Claims: Patentansprücne 1. Feldeffekttransistor mit kurzer Kanallänge, der an der Grenzfläche eines mit einer Grunddotierung versehenen Halbleiterkörpers liegende, zu der Grurddotierung entgegengesetzt dotierte Source- und Draingebiete sowie ein erstes und ein zweites Gate aufweist, die jeweils einen Teil des zwischen den Gebieten liegenden Halbleiterbereiches überdecken und von diesem durch eine erste elektrisch isolierende Schicht getrennt sind, und bei dem das erste Gate sourceseitig angeordnet und mit einer Steuerspannung beschaltet ist, während das zweite Gate drainseitig angeordnet und mit einer Vorspannungsquelle verbunden ist, d a d u r c h g e k e n n z e i c n net, dass das erste Gate (4) mit einer der Kanallänge (L) entsprechenden Abmessung in Source-Drain-Richtung ausgebil det ist, dass das zweite Gate (5) aus einer elektrisch leitenden belegung besteht, die teilweise oberhalb des ersten Gate (4) angeordnet und durch eine zweite elektrisch isolierende Schicht (7) von diesem getrennt ist, und dass der von dem ersten Gate (4) nicht bedeckte Teil des zwischen den Gebieten (2, 3) liegenden Halbleiterbereiches mit einer der Grenzfläche (la) benachbarten Zone (12) versehen ist, die eine zu der Grunddotierung entgegengesetzte Dotierung aufweist. 2. Feldeffekttransistor nach Anspruch 1, dadur c h g e k e n n z e i c h n e t, dass der von dem ersten Gate (4) bedeckte Teil des Halbleiterkörpers (1) an der Grenzfläche (la) einen höheren Dotierungsgrad aufweist als der Grunddotierung entspricht. 3. Feldeffekttransistor nach den Ansprüchen 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass der Dotierungsgrad des von dem ersten Gate (4) bedeckten Teils des Halbleiterkörpers (1) an der Grenzfläche (la) höher gewählt ist als der Dotierungsgrad der Zone (12). 4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass die erste elektrisch isolierende Schicht (6) unterhalb des ersten Gate (4) eine kleinere Dicke aufweist als unterhalb des zweiten Gate(5). 5-.- Feldeffekttransistor nach einem der Ansprüche 1 i bis 4, d a d u r. c h g e k e n n z e i c h n e t, dass die mit dem zweiten Gate (5) verbundene Vorspannungsquelle bezug¯ lich der Grösse der Vorspannung (V) einstellbar ausgebildet ist. 6. Feldeffekttransistor nach einem der Ansprüche 3 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass die Störstellenkonzentration des von dem ersten Gate (4) bedeckten Teils des Halbleiterkörpers (1) an der Grenzfläche (la) etwa um zwei Grössenordnungen über dem Wert lipbi der der Grunddotierung entspricht, und dass die Störstellenkonzentration der Zone (12) über dem Wert liegt, der der Grunddotierung entspricht, wobei der Konzentrationsunterschied etwa bis zu einer Grössenordnung beträgt. 7. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Zone (12) eine Störstellenkonzentration aufweist, die über dem Wert liegt, der der Grunddotierung entspricht, wobei der Konzentrationsunterschied bis zu vier Grössenordnungen beträgt. 8. Verfahren zur Herstellung eines Feldeffekttransistors nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass ein mit einer Grunddotierung versehenerHalb leiterkörper an einer Grenzfläche mit einer ersten elektrisch isolierenden Schicht abgedeckt wird, dass auf dieser Schicht ein die wirksame Kanallänge definierendes, erstes Gate plaziert wird, dass die Zone durch einen Dotierungsvorgang gebildet wird, bei dem das erste Gate einen Teil einer ersten Dotierungsmaske darstellt, dass nach dem Abdecken des ersten Gate mittels einer zweiten elektrisch isolierenden Schicht ein zweites Gate derart auf der ersten und zweiten elektrisch isolierenden Schi#t plaziert wird, dass es das erste Gate teilweise überlappt, dass mittels eines weiteren Dotierungsvorgangs das Sourceund das Draingebiet erzeugt werden, wobei Teile des ersten und zweiten Gate als Teile einer zweiten Dotierungsmaske dienen, und dass das Sourcegebiet, das Draingebiet, das erste und das zweite Gate mit elektrischen Anschlüssen versehen werden. 9. Verfahren nach Anspruch 8 zur Herstellung eines Feld effekttransistors nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, dass der Halbleiterkörper an der mit der isolierenden Schicht abgedeckten Grenzfläche mit einem höheren Dotierungsgrad dotiert wird als in seinen übrigen Teilen.

Inventors: HEBENSTREIT, ERNST, DIPL.-ING., KLAR, HEINRICH, DR., PFLEIDERER, HANS-JORG, DR., POMPER, MICHAEL, DIPL.-ING., TAKACS, DEZSO, DIPL.-PHYS., Pfleiderer, Hans-Jörg, Dr., Takacs, Dezsö, Dipl.-Phys.
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1980
Main classification: H01L29
IPC codes: H01L29, H01L21