MULTIPLE-DRAIN MOS TRANSISTOR LOGIC GATES

Abstract: 1. Logic gate constituted by an inverter multidrain transistor (102 ) having an integrated monochannel enhancement mode MOS structure and by a load element (20; 30) having a contact region connected to the gate region (ZG10 ) of the inverter transistor, said gate including a first implantation plane on the surface of a semiconductor substrate of a predetermined conductivity type (1) in which are implanted the single source region (ZS10 ) and each drain region (ZD11 -ZD13 ) of the inverter transistor which are of the opposite conductivity type and are separated by the single channel region (C10 ) of the inverter transistor (102 ), and a second implantation plane constituting at least the gate region (ZG10 ) of the inverter transistor (102 ) that is composed of polycrystalline silicon (5), that is superimposed over said channel region (C10 ) through an insulating layer (3) above the first implantation plane and that is entirely surrounded by the source region (ZS10 ), characterized in that at least a drain region (ZD11 ) is separated from a neighbouring drain region (ZD12 ) through an insulating zone (ZI11-12 ) stretching from the first implantation plane to at least beyond the second implantation plane.

Description: PERFECTIONNEMENTS AUX PORTES LOGIQUES A TRANSISTORS MOS MU LTIDRAINS . La présente invention concerne des perfectionnements aux portes logiques qui sont relatives à un étage inverseur élémentaire et compren nent des transistors MOS multidrains. Plus particulièrement, elle a trait à une porte logique qui est constituée par un transistor inverseur multidrain à structure intégrée MOS monocanale du type à enrichisse ment et par un élément de charge ayant une zone de contact reliée à la zone de grille du transistor inverseur. La structure de la porte logique présente un premier niveau dtimplantation sur la surface d'un substrat semi-conducteur d'un type de conductivité prédéterminé dans lequel sont implantées la zone de source unique et les zones de drain du transis tor inverseur qui sont du type de conductivité opposée et séparées par la zone de canal unique du transistor inverseur, et un second niveau d'implantation constituant au moins la zone de grille en silicium poly cristallin du transistor inverseur qui est superposée à ladite zone de canal par l'intermédiaire d'une couche isolante au-dessus du premier niveau d'implantation et qui est entourée complètement par la zone de source. Une telle porte logique est décrite dans la demande de brevet français No. 2.411.512. Elle comporte, comme élément de charge, un transistor de charge à structure intégrée MOS monocanale du type à appauvrissement ou à enrichissement. La zone de source du transistor de charge est reliée à la zone de grille du transistor inverseur. Par ailleurs, dans une telle porte, la zone de grille entoure complètement les zones de drain du transistor inverseur, et, conjointement, une par tie de la zone de canal du transistor inverseur est comprise entre les zones de drain voisines. Une telle structure exige une surface d'implan tation relativement grande, notamment lorsqu'on désire utiliser une porte logique à faible consommation de courant. En effet, cette consom mation étant proportionnelle au rapport W/L où W et L sont respectivement les largeur et longueur#d'un canal d'un transistor MOS,-#il apparaît que, pour un courant d'alimentation faible, la longueur L doit être gran de et, par suite, la surface d'implantation notamment du transistor de charge est augmentée. La présente invention a pour but de fournir des portes logiques à transistors MOS multidrains ayant une densité d'intégration plus grande que celle des portes logiques selon la demande de brevet français précitée No. 2.411.512. A cette fin, une porte logique du type défini dans l'entrée en matière est caractérisée, selon une première variante, en ce qu'au moins une zone de drain du transistor inverseur est séparée d'une zone de drain voisine par une zone isolante s1 étendant du premier niveau d'implantation jusqu'au moins au-delà du second niveau dtim- plantation et/ou, selon une seconde variante, en ce que l'élément de charge est une zone résistive implantée au-dessus du premier niveau d'implantation par l'intermédiaire d'une zone isolante. L'insertion de zones isolantes entre les zones de drain voisines du transistor inverseur permet de supprimer la partie de canal intermédiaire entre les zones de drain et de diminuer la distance entre les zones de drain, et le remplacement d'un transistor MOS de charge par une zone résistive de valeur ohmique élevée permet de réduire la surface d'implantation de l'élément de charge. La combinaison des première et seconde variantes ou la combinai- son de la première variante et d'un transistor de charge conforme à précitée la demande de brevetgou bien encore la combinaison de la seconde variante et d'un transistor inverseur conforme à la demande de brevet #i# confèrent des portes logiques ayant une densité d'intégration relativement importante. D'autres avantages de la présente demande apparaîtront à la lecture de la description de plusieurs exemples de réalisation qui suit et à l'examen des dessins annexés correspondants, dans lesquels - la Fig. 1 représente le circuit symbolique d'une porte logique conforme à la demande de brevet français No;-2.411 ;512; - la Fig -2 est une vue en coupe suivant la ligne brisée Il-Il de la Fig. 3, montrant la structure d'une porte logique conforme à la demande de brevet français précitée,fcomportant un transistor¯inverseur MuS à trois drains et un transistor de charge; ; - la Fig. 3 est une section détaillée, vue de dessus, de la porte logique représentée à la Fig. 2 - la Fig. 4 est une section en vue dt; dessus simplifiée analogue à la Fig. 3, montrant les zones d'implantation principales d'un transistor inverseur à trois drains conforme à la demande de brevet français précitée - la Fig. 5 est une section en vue de dessus simplifiée montrant, comparativement à la Fig. 4, les zones isolantes d'un transistor inverseur à trois drains conforme à l'invention - la Fig. 6 est une vue en coupe suivant la ligne VI-VI de la Fig. 7 montrant la structure d'une porte logique conforme à l'invention, comportant un transistor MOS à trois drains - la Fig. 7 est une section détaillée, vue de dessus, de la porte logique représentée à la Fig. 6 - la Fig. 8 représente le circuit symbolique d'une porte logique à élément de charge résistif, conforme à l'invention - la Fig. 9 est une vue en coupe suivant la ligne IX-D < de la Fig. 10 montrant la structure d'une porte logique conforme à l'invention compatant une zone résistive de charge ; et - la Fig. 10 est une section détaillée, vue de dessus, de la porte logique représentée à la Fig. 9. Avant de décrire les perfectionnements apportés par la présente invention, on rappellera, en référence aux Figs. 1 à 3, la structure d'une porte logique à transistor MOS multidrain selon la demande de brevetfrançais No. 2.411.512. Une telle porte logique, par exemple à trois drains de sortie, est représentée symboliquement à la Fig. 1 . Elle est constituée par un transistor 101, dit inverseur, qui commande les niveaux dgsorties de la porte, et par un élément de charge, tel qu'un transistor de charge 20. Le transistor inverseur comporte trois drains de sortie D11, D12 et D13 > une grille unique G10 et une source S1 0reliée au 10 potentiel-de référence VSS. Le transistor de charge 20 joue le rôle d'un injecteur de courant pour les drains d'autres transistors multidrains (non représentés) qui ont leurs drains reliés à la grille G1 O, par le fait qu'il alimente la grille G10 du transistor inverseur 101 Le transistor inverseur 101 est à structure MOS à enrichissement et à monocanal du type à conduction N. Le transistor de charge 20 est à structure MOS à monocanal du type à conduction N et peut être du type à appauvrissement ou à enrichissement. Le transistor de charge 20 a son drain D20 relié à- la borne positive VDD de la source de tension d'alimentation et a sa source S20 reliée à l'entrée E des signaux de commande logiques qui sont appliqués sur la grille G10 du transistor inverseur 10 . Lorsque le transistor de charge 20 est du type à appauvrissement - auquel on se réfèrera dans la suite - la source S20 est reliée à sa grille G20, comme montré par la connexion en traits pointillés à la Fig. 1 . Selon d'autres variantes, le transistor de charge peut être du type à enrichissement et/ou peut fonctionner en régime non-saturé pour lequel sa grille est polarisée à une tension convenable VGG. La fabrication d'une telle porte logique à transistors MOS à canal N et à grille en silicium polycristallin est réalisée par exemple selon la technologie Planar. Elle comporte les étapes suivantes en référence aux Figs. 2 et 3 (ou aux Figs. 2a à 2g de la demande de brevet français No 2.411.512) a) sur la surface d'un substrat 1 du type à conduction P qui définit un premier niveau d'implantation, on fait croître une couche isolante telle qu'une couche épaisse d'oxyde de silicium 2 b) ouverture de fenêtre F10 et F20 correspondant aux sites d'implan tation des transistors inverseurs 1 1 et de charge 20 au moyen d'un premier masquage au cours duquel l'oxyde épais 2 est désoxydé complètement et substitué par oxydation à des couches isolantes minces 3 en oxyde de silicium d'environ 1000 dans lesdites fenêtres c) second et troisième masquages pour ajuster la tension de seuil du transistor de charge 20 par implantation ionique d'impuretés du type à conduction N à travers la couche d'oxyde mince 3 dans la zone du canal C20 du transistor de charge à appauvrissement 20, et pour définir un premier plan d'interconnexions dans la fenêtre F20 correspondant à la zone du précontact ohmique 4 qui relie les zones de grille et de source du transistor de charge 20 et qui est obtenue par désoxydation de l'oxyde mince 3 (voir la zone ombrée d'oxyde mince dans le transistor de charge représenté à la Fig. 3) d) quatrième masquage pour déposer une couche de silicium polycristallin 5 d'environ 5000 définissant un second niveau d'implantation constituant les zones de grille ZG et ZG des transistors inverseur 10 20 1 1 et de charge 20 ; on notera qu'au niveau du transistor de charge 20 > le silicium polycristallin 5 est également déposé dans la zone 4 au voisinage de la zone de source ZS20 afin de former le précontact entre les zones de grille et de source du transistor de charge 20 e) diffusion d'impuretés du type à conduction N dans le substrat 1 à travers les couches d'oxyde minces 3 et au moyen du silicium polycristallin et de l'oxyde épais 2 servant de masque pour implanter sur le premier niveau d'implantation les zones de source ZS0 > de drain carrées ZD11, ZD12 et ZD13 du transistor inverseur 101 et les zones de source ZS20 et de drain ZD20 du transistor de charge 20; cette diffusion dope fortement le silicium polycristallin 5 constituant la zone de grille ZG10, ce qui lui confère une faible résistivité; simultanément dans la zone de précontact 4, une faible quantité de l'élément dopant est diffusée à travers le silicium polycristallin 5 afin d'abaisser sa#résisti- vité et, par suite, de réaliser le précontact ohmique 4 ; f) dépôt par une seconde oxydation d'un oxyde de silicium épais 2' protégeant toutes les zones de la porte logique ; ; g) cinquième masquage et seconde désoxydation de l'oxyde de silicium épais 2' jusqu'aux zones de source ZS et de drain ZD11, ZD12, ZD13 et ZD20 et jusqu'à la zone de grille ZG1 O, pour délimiter des puits dans lesquels sont déposées des couches métalliques, par exemple en aluminium, réalisant les contacts CS10, CD11, CS12, CD13, CD20 et CG des zones précitées, le contact CG10 étant celui de l'entrée de la porte logique et celui également des zones de source et de grille du transistor de charge à appauvrissement 20 simultanément au dépôt de la couche métallique, sont réalisées les électrodes des sources, drains et grilles des transistors, représentées en traits fins sur la Fig. 3 ou, plus généralement, lorsque la porte logique est incluse dans un circuit intégré complexe, sont réalisées les liaisons métalliques entre différentes portes logiques. Selon l'exemple de réalisation montré aux Figs. 2 et 3 - auquel on se réfère dans la suite à titre de comparaison avec les structures de porte conformes à l'invention - on a supposé qu'un passage pour une liaison d'interconnexion était superposé à la zone de grille ZG, O du transistor inverseur 101 entre les zones de drain ZD12 et ZD13, ce qui est illustré par l'étranglement 6, et également que la zone de drain ZD20 du transistor de charge 20 - représentée en dessous du canal C20 sur la Fig. 3 - n'était pas alignée avec les autres zones de drain afin de réduire la surface d'implantation de la porte logique. D'autre part, en référence à la Fig 3, on remarquera que la zone de source ZS20 du transistor de charge 20 est coudée de manière à réaliser, d'un côté son contact avec la zone de grille ZG20 (ou ZG1 O) dans la zone 4 et de l'autre côté sa jonction avec le canal C20 de largeur W20 et de longueur L1. De manière générale, le transistor inverseur 101 à trois drains D11, D12 et D13 a la structure représentée schématiquement en vue de dessus à la Fig. 4. On voit que le canal C du transistor inverseur 10 101 sur le premier niveau d'implantation est superposable horizontalement à la zone de grille ZG1 0 sur le second niveau d'implantation et entoure complètement les trois zones de drain ZD11, ZD12 et ZD13. Ainsi, la grille ZG 10 présente des "trous" à section carrée -c x c à la base desquels sont implantées sur le premier niveau d'implantation les zones de drain ZD11 > ZD12 et ZD13. Ces implantations permettent de définir trois transistors inverseurs MOS élémentaires "drain-source' 11, 12-et 13 qui sont constitués chacun par une zone de drain ZD11, ZD12, ZD13 et par la zone de source ZS définissant entre elles un canal 10 élémentaire C11, C12, également de définir deux transistors de liaison "drain-drain" 11-12 et 12-13 qui sont constitués chacun par une zone de drain ZD11, ZD12 et par une zone de "source" ZD12, ZD13 définissant entre elles un canal de liaison C11 12v C12#13. Tous les canaux élémentaires et de liaison ont une même longueur L1 qui est égale au minimum imposé par la technologie de fabrication adoptée. Leurs largeurs sont différentes et dépendent de leurs emplacements dans la structure. Ainsi, la largeur des canaux C11, C13 des transistors élémentaires extrêmes 1 t, 13 est approximativement égale à 3c, celle du canal d'un transistor élémentaire central, tel que C1 2 à 2c, et celles des canaux des transistors de liaison, tels que 11-12 et 12-13, à c. En se référant maintenant à la Fig. 5, on a représenté, d'une manière analogue à la Fig. 4, un transistor inverseur MOS à trois drains 102 conforme à 11 invention. On voit que la structure de ce transistor 102 diffère de celle de 101 par le remplacement des zones de grille ZG10 qui sont comprises entre deux zones de drain voisines ZD11 et ZD12 ou ZD12 et ZD13 par deux zones d'isolation ZI11-12 et Z¹2#13 Ces zones d'isolation créent une véritable isolation électrique entre les zones de drain et sont en oxyde de silicium épais. La fabrication du transistor inverseur 102 est estsensiblementanalo- gue à celle décrite précédemment pour le transistor inverseur 101 conforme à la demande de brevet français No. 2.411.512, aux différences près suivantes montrées aux Figs. 6 et 7 - lors du premier masquage à l'étape b, on procède, comme montré à la Fig. 6, aux ouvertures de fenêtres F11, F12 et F13 correspondant uniquement aux sites d'implantation des transistors MOS élémentaires 11, 12 et 13, de sorte que les "canaux de liaison" C11-12 et C12-13 définis précédemment restent recouverts par de l'oxyde épais 2 for- mant les zones isolantes ZI 11-12 et ZI12-13 ; et - lors du quatrième masquage à - tape d, la couche de silicium de polycristallin formant la zone de grille ZG peut recouvrir une faible partie d'une zone isolante, telle que ZI, 1 12' ou la majeure partie, voire la totalité, d'une zone isolante telle que Z11 2-13 J comme montré à la Fig. 7. Ainsi, les transistors de liaison 1 1 -12 et 12-13 du transistor inverseur 101 sont supprimés dans le transistor inverseur 102 conforme à l'invention et, au niveau des zones isolantes ZI11 12 et ZI12-13, selon leur hauteur montrée à la Fig. 6, il y a absence au moins des premier et second niveaux d'implantation. En effet, comme cela apparait dans la Fig. 6, les zones isolantes ZI peuvent s'étendre au-delà des zones de source et de drain dans le substrat 1, c'est-à-dire en dessous du premier niveau d'implantation et également au-delà de la zone de grille effective, qui interagit directement avec les zones de drain et de source, c'est-à-dire au-dessus du second niveau d'implantation. Les zones isolantes ZI du transistor 102 ont, de préférence, une longueur L2 plus faible que celle L1 des canaux de liaison du transistor inverseur 101, afin de réduire le pas Y du réseau d'implantation correspondant à la distance entre deux sites de contact de drains voisins qui sont implantés en des noeuds dudit réseau et, par suite, afin d'augmenter la densité d'intégration. Ainsi, en se référant aux Figs. 4 et 5, si L1 est la longueur des canaux des transistors élémentaires des transistors inverseurs loi et 102 ainsi que celle des transistors de liaison 11-12, 12-13 du transistor inverseur 1 1 ) on a l'inégalité suivante L2#L1 etfou l'inégalité suivante d2 s d1 oh d1 est la distance entre la zone de contact ZC, ayant une section carrée c' x c' -dans une zone de drain rectangulaire ZD, et la zone de grille ZG1 0, et où d2 est la distance entre la zone de contact ZC d'une zone de drain ZD et une zone isolante voisine-ZI. On peut choisir en pratique les relations suivantes données à titre d'exemple d ¯ 2 d2 Pas Y1 (Fig.4) 1¯ 1,25xPasY2 (Fig.5) c'+2 d1 i 1,7 x (c' +2 d2) On notera que l'augmentation relative de la densité d'intégration d'une porte logique conforme à la présente invention, relativement à récitée une porte logique conforme à la demande de brevet/ > se fait au détriment de la largeur W des canaux des transistors élémentaires li, 12 et 13. Par suite, le courant maximum admissible par la porte logique est plus faible (inférieur à i 120 YA au lieu de > t 200 pA) ainsi que sa rapidité de commutation pour des capacités de sortie élevées. On notera à cet égard que, pour des capacités de sortie faibles, la rapidité de commutation est améliorée, pour un courant predeterminé, du fait que la surface de la grille ZG10 du transistor 102 et, corollairement, la capacité grille sont diminuées. En se référant maintenant aux Figs. 8 à 10, on a représenté une porte logique MOS à transistor inverseur multidrain qui comporte un élément de charge uniquement résistif 30 conforme à l'invention. Cet élément 30 est une résistance de valeur ohmique élevée dont une borne est reliée à la grille G10 du transistor inverseur 102 (ou 101) et dont l'autre borne est reliée à la borne positive VDD de la source d'alimentation, comme montré à la Fig. 8. La résistance 30 peut être réalisée en silicium polycristallin conjointement à la zone de grille ZG1 0 du transistor inverseur. La fabrication de la porte logique, comparativement à celle selon la demande de brevet français No. 2.411.512 > est plus simple puisqu'elle ne comporte plus les différentes étapes nécessaires à l'implantation du transistor de charge 20. En outre, la porte logique a une surface d'implantation réduite, par le fait que la zone résistive 30 est plus petite que la zone d'implantation du transistor de charge 20. Comme on le voit sur les Figs. 9 et 10, la zone résistive 30 se trouve par exemple implantée à l'extrémité de la grille ZG1 0, côté zone de drain extreme ZDr3 et au même niveau que ZG10 > c'està-dire sur zone isolante constituée par une couche d'oxyde de silicium épais 2. Ainsi, pour la fabrication d'une porte logique avec une telle zone résistive 30, la fenêtre F20 n'est pas ouverte à l'étape b (Fig.2), l'étape c est supprime et, lors du quatrième masquage de l'étape d, une couche de silicium polycristallin est également déposée au niveau du site de la zone résistive 307 en quantité dépendant de la valeur ohmique désirée de la résistance 30. Afin de permettre l'ajustement de la résistance à une valeur élevée, de l'ordre de 25 kQ par exemple, la zone d'implantation réelle de la résistance est déterminée par masquage de celle-ci pendant la diffusion des impuretés du type à conduction N de l'étape suivante e, qui est relative à l'implantation ionique des zones de source et de drain ZS ZD11, ZD11 etZD13. Ce masquage est indiqué par le rectangle 31 sur la Fig. 10. La zone de grille ZG10 ou, plus généralement, le reste de la surface du silicium polycristallin 5 n'étant pas masqué pendant l'étape e, la zone de grille ZG10, non comprise la zone résistive 30, est fortement dopée et, par suite, présente une faible résistivité. Entre les étapes e et f, une étape intermédiaire est prévue pour doper faiblement la zone résistive 30 par diffusion d'impuretés du type à conduction N uniquement dans la zone 30, en vue d'ajuster convenablement la valeur ohmique élevée de la résistance de charge. On a également représenté, aux Figs. 9et 10, la zone de contact 32 de la résistance 30 qui est en silicium polycristallin fortement dopé et qui est reliée à la borne VDD à travers une zone de contact 33 en aluminium. Une telle porte logique est utilisée avantageusement pour un fonctionnement à basse fréquence et à faible consommation. En effet, pour un tel fonctionnement, la mise en oeuvre d'un transistor de charge 20 implique une zone d'implantation de l'élément de charge relativement grande, puisque le courant de charge est proportionnel au rapport W/L, ce qui conduit à une longueur L du canal de transistor de charge très grande. Au contraire, lorsque l'élément de charge est une résistance 30 de valeur ohmique élevée, l'encombrement de celui-ci est réduit. On notera que les deux variantes supplémentaires apportées par la présente invention peuvent être combinées à celles selon la demande de brevet français No. 2.411.512. Ces combinaisons sont indiquées aux Figs. 6 et 7 dans lesquelles le bloc de droite est un élément de charge tel qu'un transistor de charge 20 (Figs. 2 et 3) ou tel qu'une résistance 30 (Figs. 9 et 10), et aux Figs. 9 et 10 dans lesquelles le bloc de gauche est un transistor inverseur multidrain tel que 101 (Figs. 2 et 3) ou tel que 102 (Figs. 6 et 7). Ces différentes combinaisons sont choisies en fonction de llutilisation de la porte logique qui dépend des caractéristiques principales telles que rapidité de commutation, densité d'intégra- tion et consommation.

Claims: R e v e n d i c a t i o n s . 1 - Porte logique constituée par un transistor inverseur (102) multidrain à structure intégrée M(Ei monocanale du type à enrichissement et par un élément de charge (20 ; 30) ayant une zone de contact reliée à la zone de grille (ZG1 0) du transistor inverseur, laquelle porte présente un premier niveau d'implantation sur la surface d'un substrat semi-conducteur d'un type de conductivité prédéterminée (1) dans lequel sont implantées la zone de source unique (ZS10) et chaque zone de drain (ZD11 zo, ZD13) du transistor inverseur du type de conductivité opposée, séparées par la zone de canal unique (C10) du transistor inverseur (102), et un second niveau d'implantation constituant au moins la zone de grille (ZG10) en silicium polycristallin (5) du transistor inverseur (102) qui est superposée à ladite zone de canal (C10) par l'intermédiaire d'une couche isolante (3) au-dessus du premier niveau d'implantation et qui est entourée complètement par la zone de source (ZS10), caractérisée en ce qu'au moins une zone de drain (ZD11) est séparée d'une zone de drain voisine (ZDr 2) par une zone isolante (Z1i 1-12) stéterdant du premier niveau d'implantation jusqu'au moins au-delà du second niveau d'implantation. 2 - Porte logique conforme à la revendication 1, caractérisée en ce que la distance (d2) entre la zone de contact (CD) d'un drain(D) et une zone isolante voisine (ZI) est plus petite que la distance (d1) entre ladite zone de contact (CD) du drain (D) et la zone de grille (ZG1 0).¯ 3 - Porte logique conforme à l'une des revendications 1 et 2, caractérisée en ce que l'élément de charge est un transistor à structure intégrée MCE monocanale (20) ayant au moins la zone de contact (ZS ) 20 de sa zone de source (S20) constituée par une partie extrême (4) de la zone de grille (ZG10) #du transistor inverseur (102). 4 - Porte logique constituée par un transistor inverseur (101 ; 102) multidrain à structure intégrée MOS monocanale du type à enrichissement et par un élément de charge (30) ayan t une zone de contact reliée à la zone de grille (ZG1 & du transistor inverseur, laquelle porte présente un premier niveau d'implantation sur la surface d'un substrat semi conducteur d'un type de conductivité prédéterminée (1) dans lequel sont implantées la zone de source unique (ZS10) et chaque zone de drain (ZD11 - ZD ) du transistor inverseur du type de conductivité opposée, 13 séparées par la zone de canal unique (C1O) du transistor inverseur 4 10 ), et un second niveau d'implantation constituant au moins la 1 2 zone de grille (ZG1 0) en silicium polycristallin du transistor inverseur (1 1; io, qui est superposée à ladite zone de canal (C10) par l'intermédiaire-d'une couche isolante (3) au-dessus du premier niveau d'implantation et qui est entourée complètement par la zone de source (ZS10); caractérisée en ce que l'élément de charge est une zone résistive (30) implantée au-dessus du premier niveau d'implantation par l'intermédiaire d'une zone isolante (2). 5 - Porte logique conforme à la revendication 4, caractérisée en ce que la zone résistive (30) est en silicium polycristallin (5). 6 - Porte logique conforme à la revendication 4 ou 5, caractérisée en ce qu'une partie extrême de la zone de grille (ZG1 O) du transistor inverseur (101 ; 10 ) constitue ladite zone résistive (30), qui est 2 réalisée par masquage en même temps que la zone de grille (ZG10). 7 - Porte logique conforme à la revendication 4 ou 5, caractérisée en ce qu'au moins une partie du silicium polycristallin (5) constituant ladite zone résistive (30) est dopée plus faiblement que la zone de grille et est obtenue par masquage de ladite zone résistive (30 ; 31) lors de l'implantation des zones de source (ZS1 0) et de drain (ZD11 - ZD13) du transistor inverseur (101 ; ;102), puis par diffusion d'impuretés du type de conduction opposée uniquement dans la zone résistive (30). 8 - Porte logique conforme à l'une des revendications 4 à 7, caractérisée en ce qu'au moins l'une des zones de drain (ZD11) du transistor inverseur (102) est séparée d'une zone de drain voisine5(ZD1 2) par une zone isolante (ZI1 1 12) telle que définie dans les revendications 1 ou 2. 9 - Porte logique conforme à 11 une des revendications 4 à 7, caractérisée en ce que la zone de grille (ZG1 0) du transistor inverseur (101 ) entoure complètement au moins une zone de drain (ZD) et est audessus de la zone de canal c1 0) par l'intermédiaire de la couche isolante (3).

Inventors: LARDY, JEAN-LOUIS, MAJOS, JACQUES
Applicants: L'ETAT FRANCAIS REPRESENTE PAR LE SECRETAIRE D'ETAT AUX POSTES ET TELECOMMUNICATIONS
Application year: 1980
Main classification: H03K19
IPC codes: H03K19, H01L21, H01L27, H01L29