METHOD AND APPARATUS FOR CONNECTING SEVERAL CENTRAL PROCESSORS TO DATA STORAGE DEVICES VIA ONE OR OTHER OF AT LEAST TWO PERIPHERAL PROCESSORS

Abstract: 1. A method for connecting a plurality of central processors (CPU I ...IV) to a plurality of data storage devices (DS) by means of at least one of two peripheral processors (5, 6) employing both a switching multiplexer (MCS) which is arranged between the respective peripheral processor (5 or 6) and its respectively assigned central processors (CPU I, CPU III or CPU II, CPU IV), and also individual address buffer stores (SB) which are respectively inserted at the in-/output intersection between the in-/output processor (IOP I...IV) of the respective central processor (CPU I...IV) and the assigned peripheral processor (5, 6), wherein an in-/output operation, which is started by one of the central processor (CPU I...IV), commences with the transmission and intermediate storage of a selection address (ADR), respectively assigned to one of the data storage devices (DS), in the address buffer store (SB), characterized in that following the transmission and storage of the selection address (ADR) the performance of the first command of the in-/output operation is temporarily interrupted for the purpose of a later continuation, and that if there is no hindrance of the separate peripheral processor (5 or 6) the intermediately stored selection address (ADR) is used in order to carry out cyclic-periodical addressing of the date storage device (DS) and to continue the temporarily interrupted in/ouptut operation by repeating the performance of the first command after the achieved selection.

Description: Verfahren zur Änschaltung mehrerer Zentralprozessoren an wenigstens einen Peripherieprozessor Die Erfindung bezieht sich auf ein Verfahren zur Anschaltung mehrerer Zentralprozessoren an wenigstens einen Peripherieprozessor, dem ein allen Zentralprozessoren gemeinsames Datenspeichergerät zugeordnet ist, unter Verwendung wenigstens eines .zwischen den Zentralprozessoren. und dem Peripherieprozessor vorgesehenen Schaltvielfachs. In sogenannten Mehrrechner-Systemen entstehen nicht unbeträchtliche Leistungsverluste durch Kollisionen beim Zugriff mehrere Systeme auf Datenbestände, die a#uf gemeinsamen Datenspeicher-Geräten hoher Speicherdichte, beispielsweise auf gemeinsamen Plattenspeichersystemen liegen. Dies hängt damit zusammen, dass die,Verknüpfung der einzelnen Peripherieprozessoren mit dem gemeinsamen Datenspeichergerät mit Hilfe von auf der Steuerungsund/oder der Geräteebene vorhandener Schaltvielfache. erfolgt, die miteinander nicht synchronisiert sind. Dies bedeutet z.B., dass die Steuerung nicht erkennt, wenn das Datenspeichergerät, das tätig oder reserviert war, von einem anderen Peripherieprozessor wieder freigegeben wird. Im einzelnen lassen sich diese Kollisionsverluste, die den Durchsatz von Mehrrechnersystemen der eingangs genannten Art entsprechend verringern, wie folgt zusammenfassen: a) Behinderung am Schaltvielfach der Gerätesteuerung aufgrund der statistischen Wahrscheinlichkeit, dieses Schaltvielfach belegt vorzufinden und des Zeitbedarfs, bis die Verfügbarkeit des Schaltvielfachs und der Steuerung dem Betriebssystem gemeldet wird. b) Behinderung am Schaltvielfach im Bereich der Geräte ebene. c) Aufwendige Hardware-Software-Massnahmen zur Beseiti gung der Behinderungseffekte, die durch die Realzeit anforderungen an die System-Software und Zeitver- luste in der Synchronisierphase für die Wiederholung eines Zugriffs zu einem Gerät gegeben sind. Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art in der Weise zu verbessern, dass sich eine Verringerung der er wähnten Leistungsverluste ergibt#. Erfindungstgemäss wird diese Aufgabe dadurch gelöst, dass ein von jeweils einem der Zentralprozessoren angestossener Ein/Ausgabe-Prozess durch Ubergabe einer Auswahladresse an einen an der Ein/Ausgabe-Schnittstelle zwischen dem Ein/Ausgabe-Prozessor des jeweiligen Zentralprozessors und dem Peripherieprozessor liegenden Auswahl-Pufferspeicher erfolgt, der die dem Datenspeichergerät zugeordnete Auswahl-Adresse bei einer Behinderung des Peripherieprozessors durch einen jeweils anderen Zentralprozessor zwischenspeichert, dass nach Übergabe der Auswahladresse an den Auswahl-Pufferspeicher der Ein/Ausgabe-Prozess vorläufig zum Zwecke einer späteren Wiederholung unterbrochen wird und dass bei Wegfall der Behinderung des Peripherieprozessors die zwischengespeicherte Auswahl-Adresse abgerufen wird, um das gemeinsame Datenspeichergerät auszuwählen und nach erfolgter Auswahl den vorläufig unterbrpchenen Ein/Ausgabe-Prozess fortzufähren. Der Vorteil dieser Massnahmen besteht vor allem darin, dass erfolglose Zugriffe zum Datenspeichergerät für den Fall vermieden werden, dass das Gerät nur kurzzeitig von einem anderen System belegt ist. Die Verwendung je eines Auswahl-Pufferspeichers pro Kanalanschluss gibt nämlich die Möglichkeit, dass dort jede an die Steuerung gerichtete Auswahl zunächst zwischengespeichert und vorläufig beendet werden kann. Damit ist die Gerätesteuerung in die Lage versetzt, Ein/Ausgabeprozesse, die wegen Behinderung nicht unmittelbar fortsetzbar sind, nach Wegfall der Behinderung zu einem späteren Zeitpunkt im sogenannten Retry-Modus, unsichtbar zur System-Software, wieder anzustossen und entsprechend fortzusetzen. In einer vorteilhaften Weiterbildung des Erfindungsgedankens ist vorgesehen, dass bei einer schaltungstechnischen Verknüpfung von wenigstens zwei Peripherieprozessoren und den ihnen Jeweils zugeordneten Zentralprozessoren mit einem gemeinsamen Datenspeichergerät unter Verwendung eines zwischen den Peripherieprozessoren und dem Datenspeichergerät vorgesehenen zweiten Schaltvielfachs die Fortsetzung des Ein/Ausgabe-Prozesses eines einem ersten Peripherieprozessor zugeordne- ten Zentralprozessors erst dann erfolgt, wenn das Datenspeichergerät vom Peripherieprozessor der jeweils ande ren Zentralprozessoren nicht behindert wird. Die Auswahl des Datenspeichergerätes und die Ermittlung seines Zustandes geschieht dabei jeweils durch den mit dem Ein/ Ausgabe-Prozess befassten Peripherie-Prozessor aufgrund zyklisch und periodisch wiederholbarer Anfragen innerhalb eines einstellbaren Zeitlimits solange, bis das von einem anderen Peripherieprozessor belegte oder reservierte Datenspeichergerät wieder freigegeben wird. Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigen: FIG 1 das Prinzipschaltbild für ein Mehrrechnerr System gemäss der Erfindung, FIG 2 den prinzipiellen Aufbau eines Peripherieprozes sors gemäss FIG 1 FIG 3 den Funktionsablauf eines Ein/Ausgabe-Prozes ses. Die FIG 1 zeigt ein Mehrrechner-System mit vier Einzelrechn#er 1, 2, 3, 4, die im Blockmultiplex-Verfahren miteinander verknüpft sind. Jeder Einzel-Rechner besteht aus einem Zentralprozessor CPU I...IV und einem Ein/ Ausgabe-Prozessor IOP I...IV, denen jeweils ein als Subkanal SC bezeichneter Registerspeicher, indiziert mit z.B. 256 Adressargumenten, zugeordnet ist. Die Verknüpfung der vier Zentralprozessoren CPU I...IV bzw. deren Ein/ Ausgabe-Prozessoren IOP I...IV ist z.B. so getroffen, dass die Ein/Ausgabe-?rozessoren IOP I und IOP III einerseits und IOP II und IOP IV andererseits mit je einem Periopherieprozessor 5, 6 verbunden sind. Beide Peripherieprozessoren 5, 6 enthalten je ein Schaltvielfach in Form eines sogenannten Mehrkanalschalters MCS 1 bzw. MCS 2 mit je zwei Schalteingängen A und B sowie je eine Kontrolleinheit CU 1 bzw. CU 2. Im dargestellten Ausführungsbeispiel mit zwei Peripherieprozessoren 5, 6 ist zwischen den beiden Peripherieprozessoren und einem gemeinsamen Datenspeichergerät DS mit zugehöriger Geräteelektronik ein zweites Schaltvielfach in Form einer sogenannten Zweisteuerungseinrichtung TCF mit den beiden Schalteingängen X und Y vorgesehen. Beide Peri pherieprozessoren 5, 6 weisen an jedem Systemanschluss der Gerätesteuerung je einen sogenannten Auswahl-Pufferspeicher SB auf. Für den Fall, dass nur ein Peripherieprozessor vorgesehen ist, kann dessen Kontrolleinheit CU1 bzw. CU 2 direkt, d.h. ohne Zwischenschaltung eines zweiten Schaltvielfachs, mit dem Datenspeichergerät verbunden werden. Mit einer Schaltungsanordnung nach FIG 1 lassen sich nun folgende Funktionen Fi.-..F4 realisieren: Funktion -F1: Im Auswahl-Pufferspeicher SB erfolgt die Zwischen speicherung des.Adressarguments, das zum Adressieren des Datenspeichergerätes an der Gerätesteuerung not wendig ist. Der Pufferspeicher SB muss gross genug sein, um für jedes Gerät, das an der Gerätesteuerung adressierbar ist, das zur Adressierung benötigte Argu ment speichern zu können. Der Auswahl-Pufferspeicher erlaubt die Übernahme und Zwischenspeicherung des Adressier-Arguments auch in der Zeit, in der die Gerätesteuerung mit anderen Auf gaben tätig ist. Dies ermöglicht in vorteilhafter Wei se eine Parallelisierung der einzelnen Ein/Ausgabe prozesse. Funktion F2: Der Auswahl-Pufferspeicher SB ermöglicht ein Anfor dern der Befehls-Übergabe an das zu adressierende deDa tenspeichergerät mit der vorläufigen Beendigung des 1.Befehls für das Gerät noch vor der eigentlichen Adressierung des Datenspeichergerätes durch den Peri pherieprozessor. Die Anforderung des Befehls durch den Peripherieprozessor bedeutet für den Ein/Aus gabe- Prozessor IOP, dass temporär keine Behinderung beim ZUgriff auf das Gerät besteht. Die vorläufige Been digung des Befehls durch Diskonnektion verhindert, dass der Ein/Ausgabe-Prozessör für die Dauer- der zyklisch, periodischen Adressierung des Gerätes durch die Gerätesteuerung belegt bleibt. Der Ein/Ausgabe Prozessor ist dagegen in der Lage, in dieser Zeit weitere Geräte-Anforderungen der Software an den Auswahl-Pufferspeicher des Peripherieprozessors weiterzuleiten oder andere Ein/Ausgabe-Anforderun gen (z.B. Datentransfer mit anderen Gerätesteue rungen) zu tätigen. Funktion F3: Mit Hilfe des im Auswahl-Pufferspeichers SB ge speicherten Adressier-Arguments wird durch die Firm ware des Peripherieprozessors im Falle des Belegt seins eine zyklisch-periodische Adressierung des Datenspeichergerätes durchgeführt. Funktion F4: Nach erfolgreicher Adressierung des Gerätes erfolgt eine Rekonnektion des Peripherieprozessors an den jeweiligen Ein/Ausgabe-Prozessor und zwar ohne Be hinderung der Software. Dies führt nach Synchroni sierung der Hardware und Firmware des Ein/Ausgabe Prozessors zur Wiederholung des vorläufig beendeten 1. Befehls an das Datenspeichergerät und schliesslich zur Durchführung des gesamten Befehls. Einzelheiten der in einem Peripherieprozessor vorgesehenen Schaltung zum Anschluss eines Ein/Ausgabe-Prozessors sind in FIG 2 dargestellt. Am Eingang der Schaltung sind zwei S#nde/Empfangseinrichtungen bzw. sogenannte Schalteingänge A,B vorgesehen, die über hinund rückführende Datenleitungen BUS-EIN und BUS-AUS und diese qualifizierende hin- und rückführende Steuerleitungen SL-EIN-, SL-AUS mit dem Ein/Ausgabe-Prozessor IOP verbunden sind. An die Datenleitungen ist ein AdreBregister ADR-REG angeschlossen, das das Adress-Argument zum Zeitpunkt der Auswahl des Peripherieprozessors aufnimmt. Mit dem Adressregister ADR-REG ist der Eingang des Auswahl-Pufferspeichers SB verbunden, der beispielsweise als Byte-paralleles Schieberegister ausgebildet ist. Sein Ausgang ist mit einem Adress-Übernahmeregister ADR-ÜR in der Kontrolleinheit CU des Peripherieprozessors verbunden, um eine- Ubernahme des Adress-Arguments durch die Firmware zu ermöglichen. Die Kontroll Logik CL enthält Stellglieder, die einerseits den Schnittstellenverkehr über die Steuer- und Datenleitungen und andererseits die Übernahme des-Adressargu- ments und die Fortführung des vorläufig beendeten Ein/Ausgabe-Prozesses steuern. Schliesslich ist noch ein Schaltvielfach SV vorgesehen, das eine Verknüpfung zwischen der Kontrolleinheit CU und den beiden Schalteingängen A und B herstellt. Anhand des in FIG 3 dargestellten Funktionsablaufes wird ein Ein/Ausgabe-Prozess unter Verwendung eines Peripherieprozessors gemäss FIG 2 näher erläutert. Ein Ein/Ausgabeprozess wird in der Weise eingeleitet, dass die Zentraleinheit CPU eines am Mehrrechnersystem beteiligten Einzelrechners mit einem sogenannten Startbefehl SDV einen Kommunikationsbereich bzw. Subkanal SC aktiviert, der der Zentraleinheit CPU und dem zugehörigen Ein/Ausgabeprozessor IOP zur Bearbeitung eines Ein/Ausgabe-Prozesses dient. Der Kommunikations- bereich ist mit dem Adressargument 'ADR', das durch den Start-Befehl SDV an den Ein/Ausgabeprozessor IOP übergeben wird, indiziert. Der Ein/Ausgabeprozessor IOP übergibt in einer Auswahlsequenz AUSWAHL 'ADR' das reduzierte Adressargument an alle möglichen Subkomponenten eines Kanals, wobei jedoch nur jeweils eine Subkomponente dieses Adressargument erkennen und mit der Sequenz UEBERNAHME 'ADV' akzeptieren darf. Wird das Adressargument erkannt und akzeptiert, so erfolgt die Zwischenspeicherung desselben in einem Speicherregister ADR-REG (siehe FIG 2). Nunmehr erfolgt eine Quittierung der Subkomponente an den Ein/Ausgabeprozessor IOP darü- ber, dass das Adressargument (Index zum Kommunikationsbe- reich) erkannt und akzeptiert wurde. Es erfolgt die Meldung MSC BEREIT 'ADR' an den Ein/Ausgabeprozessor IOP. Um dem Ein/Ausgabeprozessor IOP den Zugang zum Kommunikationsbereich zu ermöglichen, wird jeder Kommunikationsschritt (Sequenz im Kanalprotokoll) mit dem Index zum Auffinden des Elements im Kommunikationsbereich 'ADR' durchgeführt. Der Ein/Ausgabeprozessor IOP wendet sich nun nach Erkennen der Quittung MSC BEREIT 'ADV' an den Hauptspeicher, um mit der Sequenz BEFEHLSANFORDERUNG ?ADRV das erste Element des Kanalprogramms für den Index 'ADR' zu holen. Dieses erste Element des Kanalprogramms wird mit dem Kanalprotokoll SENDEN-BEFEHL 'ADR' an die zugehörige Kontrolleinheit CU gegeben. Die Kontrolleinheit hat nun in Abhängigkeit vom übergebenen Befehlstyp die Entscheidung zu fällen, ob der Befehl akzeptiert wird (BEFEHLSUBERNAHME 'ADR'). Ist dies der Fall, so wird das Adressargument 'ADR' stationär in der Subkomponente, d.h. im Auswahlpuffer SB abgespeichert. In jedem Fall erfolgt das Kanalprotokoll vom Typ TRENNEN 'ADR', um dem Ein/Ausga,beprozessor entweder die endgültige Beendigung oder die vorläufige Beendigung einschliesslich der Fortführung des Kanalprogramms der Zentraleinheit in einem sogenannten BEFEHLSWIEDERHOLUNG- Pro gramm zu ermöglichen. Die Kanalprotokollschritte AUSWAHL 'ADR', UEBERNAHME 'ADR',MCS BEREIT 'ADR' erfordern, dass die Zentraleinheit CPU, der Ein/Ausgabeprozessor IOP- und die Kontrolleinheit CU während dieser Sequenz unteilbar verbunden bleiben. Ab dem Protokollschritt BEFEHLSANFORDE RUNG 'ADR' ist die Zentraleinheit CPU frei. Die Sequenzen SENDEN-BEFEHL 'ADR', BEFEHLSUBERNAHME 'ADR', TRENNEN 'ADR' erfordern die Unteilbarkeit der Verbindung zwischen dem Ein/Ausgabeprozessor IPO und der Kontrolleinheit CU. AD dem Protokollschritt WARTEN 'ADR', ist der Ein/Ausgabeprozessor IOP frei. Sofern am Peripherieprozessor keine Behinderung durch einen Zugriff seitens einer anderen Zentraleinheit gegeben ist, kann der inzwischen eingeleitete und nach Zwischenspeicherung der Auswahladresse unterbrochene Ein/Aus'gabeprozess wie folgt fortgeführt und beendigt werden. Dabei ist davon auszugehen, dass die Kontroleinheit CU eine ungehinderte Möglichkeit hat, im Auswahlpuffer SB das Adressargument 'ADR' und damit den Index zum Sub kanal SC zu erkennen (ERKENNEN 'ADR') und aufgrund eines innerhalb einer wählbaren Zeitspanne zyklusweisen Abrufs zu übernehmen. Ausserdem führt die Kontrolleinheit CU in direkter Adressierung die Auswahl eines physikalischen Gerätes, d.h. eines bestimmten Datenspeichergerätes durch, das mit'ADR' übergeordnet codiert ist. Es besteht aber auch die Möglichkeit einer indirekten Adressierung,wenn mit den Daten, die mit dem ersten Befehl übertragen werden (BEFEHLSDURCHFUHRUNG 'ADR') ein Argument übergeben wird, mit dem die Adresse eines physikalischen Gerätes beschrieben ist. Die Kontrolleinheit CU vollzieht nun das Kanalproto koll ¯ADR', indem sie die vorher unterbrochene Verbindung mit dem Ein/Ausgabeprozessor IOP wieder herstellt. Der Ein/Ausgabeprozessor IOP führt daraufhin die Se quenz ?'ADR' durch und übergibt mit 'ADR' erneut den ersten Befehl des Kanalprogramms des den jeweiligen Ein/Ausgabeprozess anstossenden Zentralprozessors. Mit jeder Beendigung des Kanalprotokolls vom Typ BE-- FEHLSDURCHFUHRUNG ADR (Datentransfer) kann die Kanal befehiskette des Zentralprozessors fortgeführt werden (BEFEHLSKETTUNG 'ADR'),wenn dieses im Kanalbefehlswort vorgesehen ist. Die Fortführung der Kanalbefehlskette führt im Ein-Ausgabeprozessor IOP zur Sequenz BEFEHLS ANFORDERUNG 'ADR' und zur Sequenz SENDEN-BEFEHL 'ADR'. Muss das Kanalprogramm aus der Sicht der Kontrolleinheit CU beendet werden, so übergibt sie das Protokoll vom Typ ENDE DER BEFEHLSKETTE 'ADR', was letztlich zur Sequenz vom Typ UNTERBRECHUNGSANFORDERUNG 'ADR' des Ein/Ausgabeprozessors IOP an den Zentralprozessor CPU führt. Mit dem Vollzug des Funktionszustandswechse#'(Ünterbre ¯###T) des Zentralprozessors CPU kann die Software die Beendigungskriterien der Ein/Ausgabe für den INDEX 'ADR' aus dem Subkanal SC übernehmen und ihn somit freigeben. Gleichermassen erfolgt die Freigabe des stationären Zustandes für das Argument 'ADR' in der Kontrolleinheit CU mit dem Kanalprotokoll vom Typ ZUSTANDS ANFORDERUNG ZUR UNTERBRECHUNG 'ADR'. Das Kanalprotokoll BEFEHLSWIEDERHOLUNG 'ADR- bis ENDE DER BEFEHLSKETTE 'ADR', vollzieht sich ausschliesslich zwischen dem Ein/Ausgabeprozessor IOP und der Kontrolleinheit CU ohne Behinderung der Software. Das Kanalprogramm ist jeweils nach der Beendigung der Sequenz vom Typ BEFEHLSDURCHFUHR,UNG 1ADR1 vorläufig und ohne Befehlswiederholungsanforderung beendbar (TRENNEN 'ADR'), was den Leerlaufbefehl WARTEN für den Index 'ADR' zur Folge hat. Die Fortführung des Ein/Ausgabeprozesses geschieht mit der Sequenz vom Typ BEFEHLSKETTUNG 'ADR'. Diese Funktion ist Eigenschaft des Blockmultiplexkanals im Ein/Ausgabeprozessor IOP. Gleichermassen ist auch nach jeder Sequenz vom Typ BEFEHLSDURCHF8HRUNG 'ADR' eine vorläufige Beendigung des Kanalprogramms mit der Sequenz vom Typ TRENNEN 'ADR' und einer Befehlswiederholungsanforderung möglich. Dies führt dann über eine Sequenz vom Typ BEFEHLSWIEDERHOLUNG 'ADR' zur Fortführung des Kanalprogramms. Mögliche Behinderungen im Kanalprotokoll zwischen dem Ein/Ausgabeprozessor IOP und der Kontrolleinheit CU ergeben sich nach der Sequenz TRENNEN 'ADR' bei den Sequenzen BEFEHLSWIEDERHOLUNG ADR und BEFEHLSKET TUNG 'ADR', da der Ein/Ausgabeprozessor IOP frei sein muss, um mit dem Argument 'ADR' die Verbindung zum Subkanal SC und damit auch zur Kontrolleinheit CU wie- der herzustellen. Dies gilt auch für die Aktivitäten nach der Sequenz UNTERBRECHUNG 'ADR' des Ein/Ausgabeprozessors IOP, da dann der Zentralprozessor CPU für den Wechsel des Funktionszustandes prinzipiell bereit sein muss. Es können jedoch immer alle Ein/Ausgabeprozesse, die im Subkanal stationär sind, unter der Initiative der Kontrolleinheit-CU bis zur Sequenz ENDE 'ADR' geführt werden. Danach übernimmt der Ein/Ausgabeprozessor IOP die Initiative dadurch, dass er auf Fortführungsversuche der Kontrolleinheit CU mit der Fortführung des Ein/ Ausgabeprozesses bis zur Sequenz ZUSTANDSANFORDERUNG ZUR UNTERBRECHUNG 'ADR' reagiert. 4 Patentansprüche 3 Figuren

Claims: Patentansprüche 1. Verfahren zur Anschaltung mehrerer Zentralprozessoren an wenigstens einen Peripherieprozessor, dem ein allen Zentralprozessoren gemeinsames Datenspeichergerät zugeordnet ist, unter Verwendung wenigstens eines zwischen den Zentralprozessoren und dem Peripherieprozessor vorgesehenen Schaltvielfachs, d a d u r ch g e k e n n z e i c h n e t , dass ein von jeweils einem der Zentralprozessoren angestossener Ein/Ausgabe-Prozess durch Übergabe einer Auswahladresse an einen an der Ein/Ausgabe-Schnittstelle zwischen dem Ein/Ausgabe Prozessor des jeweiligen Zentralprozessors und dem Peripherieprozessor liegenden Auswahl-Pufferspeicher erfolgt, der die dem Datenspeichergerät zugeordnete Auswahl-Adresse bei einer Behinderung des Peripherieprozessors durch einen jeweils anderen Zentralprozessor zwischenspeichert, dass nach Übergabe der Auswahladresse an den Auswahl-Pufferspeicher der Ein/Ausgabe-Prozess vorläufig zum Zwecke einer späteren Wiederholung unterbrochen wird und dass bei Wegfall der Behinderung des Peripherieprozessors die zwischengespeicherte Auswahl Adresse abgerufen wird, um das gemeinsame Datenspeichergerät auszuwählen und nach erfolgter Auswahl den vorläufig unterbrochenen Ein/Ausgabe-Prozess fortzuführen. 2. Verfahren nach Anspruch 1 , d a d u r c h g e k e n nz e i c h n e t , dass bei einer schaltungstechnischen Verknüpfung von wenigstens zwei Peripherieprozessoren und den ihnen jeweils zugeordneten Zentralprozessoren mit einem gemeinsamen Datenspeichergerät unter Verwendung eines zwischen den Peripherieprozesso- ren und dem Datenspeichergerät vorgesehenen zweiten Schaltvielfachs die Fortsetzung des Ein/Ausgabe-Prozesses eines einem ersten Peripherieprozessor zugeordne ten Zentralprozessors erst dann erfolgt, wenn das Datenspeichergerät von Peripherieprozessor der jeweils anderen Zentralprozessoren nicht behindert wird. 3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass an der Schnittstelle zwischen dem jeweils einem Zentralprozessor (CPUI...IV) zugeordneten Ein/Ausgabe-Prozessor (IOPI...IV) und dem Peripherieprozessor (5, 6) ein Auswahl-Pufferspeicher (SB) zur Zwischenspeicherung eines Adress-Arguments zum Adressieren eines Datenspeichergerätes (DS) vorgesehen ist. 4. Schaltungsanordnung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , dass der Auswahl-Pufferspeicher (SB) im Bereich des Peripherieprozessors zwischen dem jeweiligen Schalteingang (A, B) und dem gemeinsamen Schaltvielfach (MCS, SV) eingeschaltet ist.

Inventors: SALZMANN, HERBERT, WEISS, ECKARDT
Applicants: SIEMENS AKTIENGESELLSCHAFT
Application year: 1980
Main classification: G06F13
IPC codes: G06F13