SEMI-CONDUCTOR MEMORY MATRIX WITH STATIC MEMORY CELLS

Abstract: 1. Semiconductor storage matrix comprising static storage cells consisting of two cross-coupled transistors between a word line, a pair of bit lines, the individual emitters of the cell transistors being connected to one respective bit line, characterized in that the two bit lines (20, 21) are respectively connected to the collectors of two sensing transistors (58, 59) of a lower impedance whose emitters are connected to each other and to a common current source (61, 60).

Description: Halbleiterspeichermatrix mit statischen Speicherzellen Die Erfindung betrifft einen Halbleiterspeicher der im Oberbegriff des Anspruchs 1 angegebenen Art. Meist wird ein solcher Speicher als Schreib/Lesespeicher verwendet, während Speicher, die nur gelesen werden (Festwertspeicher) häufig nur eine Diode im Kreuzungspunkt zwischen einer Wortleitung und einer Bitleitung vorsehen. Dabei kann der Anschluss dieser Diode bei der Herstellung des Speichers je nach zu speicherndem Bitmuster unterbrochen werden. Je nach gespeichertem Bit fliesst also bei der Auswahl der betreffenden Wortleitung ein Strom zur Bitleitung oder nicht. Bei einem Aufbau eines Halbleiterspeichers mit einer statischen Zelle, die aus zwei kreuzgekoppelten Transistoren besteht, können zwei Bitleitungen vorgesehen werden, wobei ein Lesesignal auf der einen oder anderen Bitleitung in Abhängigkeit davon erhalten wird, welcher der beiden Transistoren leitend ist. Der Erfindung liegt die Aufgabe zugrunde, in einem Halbleiterspeicher der eingangs beschriebenen Art die Störsicherheit und die Verwendungsmöglichkeiten zu erhöhen. Die Lösung dieser Aufgabe ist in den anliegenden Ansprüchen gekennzeichnet. Durch die niederohmige Verbindung zwischen den Emittoren der beiden Speichertransistoren kann die Arbeitsgeschwindigkeit der Speicherzelle beim Einschreiben erhöht werden. Die niederohmige Verbindung vermindert auch die Anfälligkeit gegen Störsignale und ermöglicht dadurch eine Erhöhung der Speicherzellendichte. Dies wird auch dadurch erreicht, dass die Emittorspannung klein gehalten werden kann und dadurch eine maximale Kollektorspannungsdifferenz für jede Zelle erzielt wird. Ausserdem wird die Spannung an den bei den Emittoren auf gleicher Höhe gehalten, zeaao dass das und absichtigte Umschalten der Speicherzelfe durch Störsignale auf den Bit- oder Wortleitungen vermieden wird. Nach einer vorteilhaften Weiterbildung kann die niederohmige Anschlussschaltung für die Bitleitungen auch für eine Speicherzelle verwendet werden, die dadurch modifiziert wurde, dass die Kreuzkopplung der beiden Transistoren unterbrochen wurde. Auf diese Weise wird ein Festwertspeicher erzielt, wobei die genannte Modifikation leicht während des Hersteliprozesses durchgeführt werden kann. Die beiden Speichertransistoren werden hierdurch zu Dioden, die jeweils mit einer eigenen Bitleitung verbunden sind. Ein Ausführungsbeispiel der Erfindung soll nun anhand der einzigen Figur beschrieben werden. In der Figur sind vier repräsentative Speicherzellen 12 bis 15 gezeigt, welche matrixartig an Wortleitungen 17 und 18 sowie an gepaarte Bitleitungen 20, 21 und 22, 23 angeschlossen sind. Jede Wortleitung 17, 18 ist an einen Worttreiber 25, 26 angeschlossen, der die Wortleitung mit einer Spannung versorgt, die geeignet zum Lesen, Schreiben und Speicheroperationen ist. Ein Worttreiber wird mittels eines Signales auf einer Leitung 27 oder 28 von einem nicht gezeigten Adressdekodierer ausgewählt. Die beiden Bitleitungen einer Bitposition sind mit einem Abfühlverstärker 30, 31 verbunden und während einer Leseoperation erzeugt jeder Abfühlverstärker ein Signal auf einer von zwei betreffenden Ausgangsleitungen 33 oder 34 sowie 35 oder 36 und gibt damit an, dass in der Speicherzelle für die betreffende Bitposition des ausgewählten Wortes eine binäre 1 oder eine binäre 0 gespeichert war. Für die gezeigte Speichermatrix kann auch eine Bitauswahlschaltung 40 vorgesehen werden, die einen oder mehrere ausgewählte Abfühlverstärker der Matrix während einer Lese operation einschaltet. Für die Speichermatrix sind auch nicht gezeigte Bitleitungstreiber vorgesehen, die ein Signal auf der einen oder der anderen der beiden Bitleitungen einer Bitposition für eine Schreiboperation erzeugen. Die verwendete Speicherzelle 12 hat zwei bipolare Transistoren 42 und 43, welche über Schottky Dioden oder andere Lastelemente 44, 45 mit einer Wortleitung verbunden sind und Strom von dieser Wortleitung 17 beziehen. Basis und Kollektor der Transistoren 42, 43 sind untereinander in bekannter Weise kreuzgekoppelt, um eine bistabile Funktionsweise zu ermöglichen. Die Speicherzelle kann auch Schottky Dioden 46 und 47 enthalten, die derart zwischen Basis und Kollektor der Transistoren verbunden sind, dass eine Sätti gung der Transistoren vermieden wird. Um Daten in die Zelle einzuspeichern, wird einer der Transistoren 42 oder 43 eingeschaltet und der andere Transistor ausgeschaltet. Der leitende Transistor bezieht Strom aus der mit ihm verbundenen Bitleitung. Für eine Leseoperation wird die Spannung auf der Wortleitung erhöht, wodurch die Zelle von einem Zustand niedriger Leitfähigkeit in einen Zustand hoher Leitfähigkeit überführt wird. Der damit verbundene Anstieg des Emittorstromes in einem der beiden Transistoren wird als Anstieg des Stromes in der betreffenden, mit dem leitenden Transistor verbundenen Bitleitung, festgestellt. Für eine Einschreiboperation wird die Spannung auf einer ausgewählten der beiden Bitleitungen erhöht und/oder die Spannung auf der anderen Leitung erniedrigt, wodurch der gewünschte Transistor der Zelle leitend gemacht wird. In der Worttreiberschaltung 25 ist ein Widerstand 50 mit einer Bezugsspannung VCC verbunden, wodurch eine Stromquelle realisiert wird, welche die Wortleitung 17 speist. Diese Stromquelle liefert den Strom für den Zustand niedriger Leitfähigkeit der Zelle. Zur Lieferung des hohen Stromes, der von einer Zelle im Zustand hoher Leitfähigkeit verbraucht wird, sind die Kollektorwiderstände 53 und 54 von zwei Transistoren 51 und 52 sowie eine Schottky-Diode 55 zur Vermeidung einer Sättigung vorgesehen. Während des Speicherbetriebes ist der Transistor 52 nichtleitend und wird der Transistor 51 durch ein hohes Potential auf der Leitung 27 leitend gehalten. Wenn das Signal auf der Leitung 27 fällt, wird der Transistor 51 ausgeschaltet und der Transistor 52 eingeschaltet. Der Transistor 52 liefert nun zusätzlichen Strom über den Widerstand 54 zur Wortleitung. Ein weiterer nicht gezeigter Treiber ist für eine Schreiboperation vorgesehen. In der Abfühlschaltung ist die Bitleitung 20 mit dem Kollektor eines Transistors 58 und die Bitleitung 21 mit dem Kollektor eines Transistors 59 verbunden. Die Emittoren der beiden Transistoren 58 und 59 sind mit einer Stromquelle verbunden, die aus einem Widerstand 60 und einer Speisespannung VEE am Punkt 61 gebildet wird. Die genannte Stromquelle kann in bekannter Weise auch aus anderen Elementen gebildet werden. Es kann beispielsweise ein Emittorwiderstand vorgesehen werden und eine Referenzspannung an die Basisemittorstrecke eines Transistors angelegt werden. Ein weiterer Widerstand 63 verbindet die Basis des Transistors 58 mit einem Speisepunkt 64 und bestimmt somit den Basisstrom für den Transistor 58 und einen weiteren Transistor 65, dessen Basis ebenfalls mit dem Widerstand 63 verbunden ist. Da die Basisanschlüsse und die Emittoranschlüsse der Transistoren miteinander verbunden sind, sind auch ihre Kollektorströme im -sesentlichen gleich, und ein Wechsel im Bitleitungsstrom am Kollektor des Transistors 58 erzeugt einen entsprechenden Wechsel im Kollektorstrom des Transistors 65 und damit in einer Ausgangsleitung 33, die mit dem Kollektor des Transistors 65 verbunden ist. Es soll nun eine Leseoperation beschrieben und angenommen werden, dass die Wortleitung 17 ausgewählt wurde und dass der Transistor 42 leitend und der Transistor 43 nichtleitend ist. Ein Anstieg der Spannung auf der Wortleitung 17 erlaubt einen wesentlichen Anstieg des Stromflusses in der Kollektor-Emittorstrecke des Transistors 42 und damit in der Bitleitung 20. Der Strom in der Bitleitung 21 wird jedoch nicht wesentlich erhöht, da der Transistor 43 im gezeigten Beispiel nichtleitend ist. Der Wert des Widerstandes 63 und des Potentials am Punkt 64 wird derart gewählt, dass dem Transistor 58 ein Basistrom zugeführt wird, der diesen erhöhten Strom in der Bitleitung während einer Leseoperation entspricht. Die Veränderung der Kollektorspannung am Transistor 58 wird hierdurch niedrig gehalten. Zur Leseoperation wird der Transistor 58 in der Bitauswahlschaltung 40 eingeschaltet und bildet eine Stromquelle für die Transistoren 58 und 65, oder 59 und 70. Es soll nun eine Schaltung betrachtet werden, die nur aus der Speicherzelle 12, dem Knoten 71 und passiven Widerständen anstelle der Transistoren 58 und 59 besteht. Eine solche Vereinfachung der in der Figur dargestellten Schaltung entspricht einem emittorgekoppelten Flipflop. In einer solchen Schaltung erfolgt die Umschaltung der beiden gekoppelten Transistoren nicht nur durch die Verbindung zwischen Basis und Kollektor der beiden Transistoren 42 und 43, sondern auch über die Emittorkopplung. Wenn der leitende Transistor, beispielsweise der Transistor 42 beginnt nichtleitend zu werden, verändert sich das gemeinsame Emittorpotential der beiden Transistoren und wird der nichtleitende Transistor 43 leitend gemacht. Durch den Abfall des Emittorpotentials des Transistors 42, der nichtleitend wird, erhöht sich d-ie Basisemittorspannung des leitend werdenden Transistors 43, und es wird auf diese Weise der Umschaltvorgang verstärkt. Widerstände, die den beiden Transistoren 58 und 59 entsprechen, werden oft dazu verwendet, die Emit torspannung des damit verbundenen Transistors abzutrennen, d. h. gegenzukoppeln, wodurch eine Kompensation von Variationen in der Basisemittorcharakteristik erzielt wird. Ein hoher Wert für solche Abtrennungswiderstände würde jedoch die beiden Emittoranschlüsse isolieren und dadurch den Kopplungseffekt und die Umschaltgeschwindigkeit der kreuzgekoppelten Transistoren vermindern. Solche Widerstände erzeugen eine Gegenkopplung. Im Gegensatz hierzu gestattet die erfindungsgemässe Schaltung die Abtrennung der beiden Emittoranschlüsse der Speicherzellentransistoren an der Bitleitung, ermöglicht jedoch weiterhin eine Kopplung der beiden Zellentransistoren, wobei für die beiden Transistoren 58 und 59 nur eine minimale Potentialdifferenz vorgesehen werden muss. Ein Vorteil der Isolation der Emittoranschlüsse innerhalb der Speicherzelle besteht darin, dass die Speichermatrix als Festwertspeicher benutzt werden kann, indem eine der beiden Emittorverbindungen der Zelle zu der betreffenden Bitleitung unterbrochen wird. Die Speichermatrix kann in vorteilhafter Weise als Lese/Schreibmatrix während der Entwicklungsphase eines geeigneten Datenmusters verwendet werden, und es kann darauffolgend unter Beibehaltung des Chipentwurfes ein Festwertspeicher gebildet werden. Die Zelle 12 kann auch zu zwei Festwertspeicherzellen dadurch umgeformt werden, dass die Verbindungen zu den Kollektoranschlüssen der-Transistoren 42 und 43 entweder nicht vorgesehen oder aber unterbrochen werden. Eine solche Festwertspeicherzelle wird z. B. aus der Serienverbindung der Schottky-Diode 45 und einer weiteren Diode erzeugt, die durch die Basisemitoidiode des Transistors 42 gebildet wird. Die andere Zelle wird aus der Schottky-Diode 44 und der Basisemittorstrecke des Transistors 43 gebildet. Dieser Pfad zwischen der Wortleitung 17 und einer Bitleitung 20 oder 21 stellt den einen binären Speicherzustand dar und eine Schaltung, die dadurch unterbrochen ist, dass beispielsweise bei der Herstellung die Metall anode einer der Schottky-Dioden 44 oder 45 nicht erzeugt wird, stellt den anderen binären Wert dar. In einem solchen Festwertspeicher bilden die Transistoren 58 und 65 sowie die damit verbundenen Schaltungskomponenten eine Abfühlschaltung für die Bitleitung 20 und die Transistoren 59 und 70 sowie die damit verbundenen Schaltungskomponenten eine weitere, unabhängige Abfühlschaltung für die Bitleitung 21.

Claims: PATENTANSPRÜCHE 1. Halbleiterspeichermatrix mit statischen Speicherzellen aus zwei kreuzgekoppelten Transistoren zwischen einer Wortleitung und einem Paar Bitleitungen, dadurch gekennzeichnet, dass die Einzelemittoren der Zellentransistoren (42, 43) mit je einer Bitleitung (20, 21) verbunden sind, und dass die beiden Bitleitungen (20, 21) jeweils mit den Kollektoren von zwei Abfühltransistoren (58, 59) verbunden sind, deren Emittoren untereinander und mit einer gemeinsamen Stromquelle (61, 60) verbunden sind. 2. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, dass die Emittoren der beiden Abfühltransistoren (58, 59) über einen Widerstand (60) mit einer Spannungs quelle (VEE, 61) verbunden sind. 3. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, dass die Basiselektroden der beiden Abfühltransistoren (58, 59) zur Einspeisung eines konstanten Basisstromes über einen Widerstand (63) mit einer Spannungsquelle (64) verbunden sind. 4. Speichermatrix nach Anspruch 3, dadurch gekennzeichnet, dass mit jedem Abfühltransistor (z. B. 58) ein weiterer Transistor (65) derart verbunden ist, dass Basiselek troden und Emittorelektroden der beiden Transistoren (65, 58) direkt miteinander verbunden sind und dass am Kollektor des weiteren Transistors¯(65) das Lesesignal (Leitung 33) abgenommen wird. 5. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, dass die Kollektoren der beiden Zellentransistoren (42, 43) Jeweils über eine erste Schottky-Diode (44, 45) mit der Wortleitung (17) und direkt mit der Basiselek trode des anderen Zellentransistors verbunden sind und dass jeweils zwischen Basis und Kollektor eines Zellen transistors eine zweite Schottky-Diode (46, 47) vorge sehen ist. 6. Speichermatrix nach Anspruch 5, dadurch gekennzeichnet, dass zur Realisierung einer Festwertspeicherzelle die Verbindung zwischen Emittor eines der beiden Zellen transistoren (z. B. 42) und der angeschlossenen Bit leitung (20) unterbrochen wird. 7. Speichermatrix nach Anspruch 5, dadurch gekennzeichnet, dass zur Herstellung einer Festwertspeicherzelle die Verbindung zu den Kollektoranschlüssen der Zellentran sistoren (42, 43) unterbrochen wird und dass zur Ein speicherung des gewünschten Bitmusters die Verbindung zur Anode zu einer der ersten Schottky Dioden (44, 45) unterbrochen wird. 8. Speichermatrix nach Anspruch 5, dadurch gekennzeichnet, dass zur Aufrechterhaltung des Speicheriustandes die Wortleitung (17) über einen Widerstand (50) mit einer Speisespannung (VCC) verbunden ist und dass zur Ein speisung eines höheren Stromes während des Lesevor ganges die Wortleitung (17) über einen Transistor (52) und einen Widerstand (54) mit der Speisespannung (VCC) verbindbar ist.

Inventors: MALAVIYA, SHASHI DHAR
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION
Application year: 1980
Main classification: G11C11
IPC codes: G11C11, G11C14, G11C17