HIGH-FREQUENCY FIELD EFFECT SEMICONDUCTOR DEVICE AND TRANSISTOR USING SUCH A SEMICONDUCTOR DEVICE

Abstract: 1. A normally blocked high-frequency field-effect transistor having an elevated output resistance, and comprising, supported by a semi-isolating substrate (1), a control region constituted by an active layer and a grid layer forming a heterojunction, said device being characterized in that the heterojunction is formed by a slightly p-doped gaAs active layer (2) and a n-type doped Alx Ga1-x As layer acting as a grid, a load-inverting zone (12) with high electronic mobility being formed in the p-type active layer (2) near said heterojunction when a positive voltage is applied to the Alx Ga1-x As grid (3), whereas said inverting zone does not exist in the absence of such polarization.

Description: DISPOSITIF SEMICONDUCTEUR A EFFET DE CHAMP POUR HAUTES FREQUENCES ET TRANSISTOR ET DISPOSITIF A TRANSFERT DE CHARGES UTILISANT UN TEL SEMICONDUCTEUR. La présente invention concerne des perfectionnements aux dispositifs semiconducteurs de type transistor à effet de champ et plus spécialement ceux dont la fréquence de coupure est élevée. On connait un dispositif semiconducteur à effet de champ comportant un substrat semi-isolant, des régions source et drain, une couche active en GaAs et une grille formant avec la couche active une hétérojonction isotype N-N. La grille en Ai cl As peut-être de faible épaisseur et recouverte x 1-x d'une couche isolant pour diminuer le courant de fuite à travers la grille. Ce type de semiconducteur constitue un progrès important dans le sens de l'augmentation des fréquences de coupure des transistors à effet de champ mais il présente néanmoins deux limitations: son impédance de sortie, et son mode de fonctionnement, "normalement passant". En premier lieu, la couche active en GaAs est constituée par deux régions: l'une fortement dopée de type N qui est la région d'accumulation des électrons, l'autre peu dopée de type N qui occupe la plus grande partie de l'épaisseur de la couche de GaAs. Cette seconde région peu dopée se comporte comme une résistance connectée en parallèle avec celle constituée par la zone d'accumulation l'ensemble de ces deux résistances en parallèle constitue une faible résistance de sortiè. En second lieu, ce type de transistor est en position "normalement passante", c'est-à-dire qu'en l'absence de toute polarisation de la grille de commande, un courant passe entre la source et le drain, lorsque le drain est polarisé par rapport à la source : que le transistor soit conducteur en l'absence d'une tension de commande peut-être gênant dans certaines applications. L'objet de la présente invention est d'une part, d'accroftre la résistance de sortie du transistor, et d'autre part de le rendre "normalement bloqué", c'est-à-dire, qu'il ne laisse pas passer le courant lorsque la grille n'est pas polarisée. Ces deux objectifs sont simultanément atteints par l'utilisation d'une couche en GaAs de type P faiblement dopée, à la place de celle en GaAs de type N précédemment décrite. L'hétérojonction utilisée est donc anisotype P-N (GaAs P/Alx Gsl -x As N). Le transport de courant n'est plus assuré par une zone d'accumulation d'électrons, mais par une zone d'inversion de charges. De #façon plus précise, l'invention consiste en un semiconducteur b effet de champ pour hautes fréquences, comportant, supportée par un substrat semi-isolant, une région de commande constituée par une hétérojonction, ce transistor étant caractérisé, d'une part, en ce que l'hétérojonction, anisotrope, est formée par une couche active en GaAs de type P, faiblement dopé et par une couche en AlxCa1#xAs, de type N, faisant fonction de grille de commande de transistor, et d'autre part en ce qu'une couche d'un matériau isolant électriquement est interposée entre la couche de grille et la métallisation de prise de contact sur la grille. L'invention sera mieux comprise grâce aux explications qui suivent, lesquelles s'appuient d'unes part sur des exemples de réalisations de transistors, et d'autre part sur les figures qui représentent: - figure 1: coupe d'un transistor FET a hétérojonction isotype N-N selon l'art antérieur. - figures 2 et 3: schéma de bandes d'une hétérojonction isotype N-N pour des polarisations de grille nulle et positive. - figures 4 et 5: schéma de bandes d'une hétérojonction anisotype GaAs PI Al Ga1-x Ca GaAs P/ Alx Gal -x As N pour des polarisations de grille nulle et positive. - figure 6: - coupe d'un transistor FET 3 -hétérojonction anisotype GaAs P/AI # xAs As N selon l'invention. -# figure 7: coupe d'un transistor FET selon l'invention, dans une autre forme de réalisation. La figure 1 montre la structure d'un transistor à hétérojonction isotype N-N selon l'art antérieur. Il comporte un susbtrat semi-isolant 1, en arséniure de gallium GaAs sur lequel est réalisée une couche active 2, en GaAs faiblement dopé de type N, qui supporte une grille de commande 3, en AlxGal As de type N. Les régions N+ de source 4 et de drain 5 sont diffusées ou implantées dans le substrat en GaAs. La résistance de sortie 6, entre source et drain, se situe dans la région active 2 faiblement dopée. Les figures 2 et 3 montrent les schémas de bandes d'une hétérojonction GaAs type N - Alx Gal -x As de type N. La couche de GaAs est à un potentiel V1 et la couche de ALxGa-xAs à un potentiel V2. Le niveau de Fermi est représenté par la droite 7, la bande de conduction par la courbe 8 et la bande de valence par la courbe 9. Dans la figure 2, où les deux matériaux sont au même potentiel V1 =V2, les courbures de bande sont telles qu'il apparaît du côté GaAs une zone d'accumulation d'électrons 10 9 l'interface de l'hétérojonction. Dans la figure 3 OÙ Aix Ga1 x As est polarisé positivement par rapport è GaAs, V2 > V1 cette zone d'accumulation d'électrons 10 est fortement prononcée. Ces deux figures 2 et 3 qui montrent le diagramme de bandes d'une hétérojonction isotype N-N permettent de mieux comprendre le fonctionnement du transistor FET à hétérojonction anisotype P-N à inversion de charges, objet de la présente invention. Les figures 4 et 5 représentent les schémas de bandes d'une hétérojonction anisotype GaAs type P - Ai Ca xAs type N selon le modèle x 1-x d'Anderson. Les mêmes indices de repère identifient les mêmes éléments que sur les figures 2 et 3. Dans la figure 4, où les deux matériaux sont au même potentiel V1 = V2, les courbures de bandes font apparaitre une zone dépeuplée de trous 11. Lorsque Aix Ga1 x As est polarisé positivement par rapport à GaAs, - figure 5 - le dépleuplement des trous s'accentue et si la tension de polarisation est suffisamment forte, la concentration de trous devient plus faible que la concentration d'électrons: par suite, il existe à l'interface de l'hétérojonction une couche de type N dans GaAs initialement dopé P. Cette couche est appelée coJche d'inversion de charges ou plus simplement couche d'inversion 12. D'une manière analogue aux couches d'accumulation existant dans les hétérojonctions isotype N-N, les couches d'inversion présentent une forte mobilité d'électrons si le matériau GaAs de type P contient peu d'impuretés c'est-à-dire est faiblement dopé P. Etant donné que le courant source-drain est assuré par la couche d'inversion, en absence de polarisation grille, la couche d'inversion n'existant pas, le courant source-drain est nul. le transistor fonctionne donc en mode normalement bloqué. Le courant source-drain se propage préférentiellement dans la couche d'inversion, et la résistance de sortie du transistor est plus élevée que dans le cas de l'hétérojonction isotype N-N. Cependant, un phénomène de fuite de courant peut se produire entre la couche d'inversion, du côté GaAs, et Ai x Gal As. Le courant de fuite dans ce cas d'hétérojonction anisotype P-N est évité par l'interposition d'un isolant entre la couche de Aix Gal As et la métallisation de grille. La figure 6 montre, vu en coupe, un premier exemple de réalisation de transistor selon l'invention, qui tiens compte des moyens énoncés pour augmenter la résistance de sortie et supprimer les courants de fuite. Le transistor FET à hétérojonction anisotype P-N, schématisé sur la figure 6, comporte un substrat en GaAs semi-isolant 1, une couche active 2 en GaAs faiblement dopé de type P, une couche 3 en Aix Ga1 -x As de type N, deux régions 4 de source et 5 de drain; une couche 13 d'isolant tel que de la silice est déposée sur la couche de Ai Ga1 x As et sous la métallisation x 14 de prise de contact de grille. Les deux régions de source 4 et de drain 5 sont dopées N+ et pénètrent dans la couche en GaAs dopé P jusqutà la zone d'inversion de charge. Les procédés de réalisation de ces régions de source et de drain sont connus, ainsi que les procédés de dépôt d'isolant sur Aix Ga1-x As. Le deuxième exemple de réalisation de transistor FET à hétérojonction anisotype P-N est représenté sur la figure 7. il comporte comme précédemment, un substrat semi-isolant 1, une couche 2 en GaAs de type P faible dopé, une couche 3 en AlxGa1-x As, une couche 13 d'oxyde isolant. Cependant, les source et drain sont obtenus directement par les métallisations 15 de source et 16 de drain sur les flancs de la partie proéminente constituée par l'empilement des couches de GaAs et AlxGalz As, appelé mésaSans autres précautions, ces métallisations recouvriraient à la fois les flancs des couches de GaAs et de AlX Gal -x As et comme elles. sont du type servant de prise de contact ohmique sur GaAs de type N, avec un taux de dopage de l'ordre de 1û17é.cm 3, 'elles forment des contacts ohmiques avec la couche d'inversion qui se trouve dans la couche 2, à proximité de l'hétérojonction. Pour éviter qu'elles ne créent un courant de fuite entre source et drain à travers la couche 3 de Aix Gal x As, cette dernière est isolée des métallisations par des sillons d'oxydes 17 et 18 d'épaisseur de quelques dizaines à quelques centaines d'angstroëms, qui entourent la couche 3 de Aix Ga -x As. La formation de la couche d'inversion dans une hétérojonction anisotype se passe de façon analogue à celle de la couche d'inversion dans les MOS à inversion. En outre, l'adjonction d'une couche d'isolant sur la couche de Aix Gal-x As rend les structures représentées sur les figures 6 et 7 très proches des structures MIS ou MOS. Mais l'interposition d'une couche de Aix Ga As de type N entre la couche de GaAs de type P et la couche d'isolant confère aux structures Åa hétérojonction anisotype la propriété de forte mobilité d'électrons dans la couche d'inversion, alors que la mobilité des électrons dans une couche à inversion d'un MOS est faible. il ensuit que les transistors FET à hétérojonction anisotype P-N ont des fréquences de coupure plus élevées que les transistors MOS. Les applications mettant en jeu la couche d'inversion d'une hétérojonction anisotype P-N ne se limitent pas seulement aux transistors à effet de champ. D'une manière analogue aux MOS, la structure d'hétérojonction à couche d'inversion peut-être aussi utilisée dans les dispositifs à transfert de charges, connus sous le terme CCD ou Charge Coupled Devices, qui sont constitués par une suite de capacités MOS, dont chacune est formée par une jonction entre une grille et un substrat.

Claims: REVENDICATIONS 1. Dispositif semiconducteur à effet de champ pour hautes fréquences, comportant, supportés par un substrat semi-isolant (1) une région de commande constituée par une hétérojonction, ce semiconducteur étant caractérisé, d'une part, en ce que l'hétérojonction, anisotype, est formée par une couche active (2) en GaAs de type P, faiblement dopé et par une couche (3) en Al Ga As de type N, faisant fonction de grille de commande (3) du semiconducteur, et d'autre part en ce qu'une couche (13) d'un matériau isolant électriquement est interposée entre la couche de grille (3) et la métallisation (14) de prise de contact sur la grille. 2. Dispositif semiconducteur à effet de champ selon la revendication 1, caractérisé en ce qu'il comporte une zone d'inversion de charge (12), de type N, conductrice lorsqutune tension positive est appliquée sur la grille (3) de commande, cette zone d'inversion étant constituée par la région de la couche active (2) en GaAs, de type P, située à proximité de l'hétérojonc- tion entre couche active (2) et grille de commande (3). 3. Dispositif semiconducteur à effet de champ selon la revendication 1, caractérisé en ce que, en vue de diminuer les courants de fuite, la couche (13) déposée sur la grille (3), en AlxGa1#xAs, est constituée par de la silice SiO2. 4. Transistor à effet de champ, caractérisé en ce que le semiconducteur selon 11 une quelconque des revendications 1 à 3 est complété par des régions d'accès dites de source (4) et de drain (5) réalisées par implantation ionique dans le substrat semi-isolant (1). 5. Transistor à effet de champ, caractérisé en ce que le semiconducteur selon l'une quelconque des revendications 1 à 3, est complété par des régions d'accès dites de source et de drain, réalisées par des métallisations (15 et 16) déposées sur la face libre du substrat (1) et sur les flancs de la couche active (2), les flancs de la grille (3) étant séparés de ces métallisations par un sillon d'isolant qui s'interpose entre grille et source bn 17) et entre grille et drain (en 18). 6. Transistor à effet de champ selon l'une des revendications 4 ou 5, caractérisé en ce que la zone d'inversion de charges (12) est en contact ohmique avec les régions de source et de drain. 7. Dispositif à transfert de charges, caractérisé en ce que chacune des capacités qui la constituent est formée par un semiconducteur à hétérojonction anisotype selon l'une quelconque des revendications 1 à 3.

Inventors: DELAGEBEAUDEUF, DANIEL, NUYEN, TRONG LINH
Applicants: THOMSON-CSF
Application year: 1980
Main classification: H01L29
IPC codes: H01L29, H01L21