INSULATED GATE FIELD EFFECT TRANSISTOR

Abstract: 1. Insulated-gate field-effect transistor with a channel region (4) doped from that surface of a silicon substrate showing a first conductivity type into which the source-zone (1) and the drain-zone (2) are inserted and into which surface doping impurities of the other conductivity type with a surface concentration of more than the doping concentration of said substrate (3) at the substrate surface are introduced, characterized in - that the doping concentration of said substrate (3) within said channel region (4) is less than or equal to 10**15 cm**-3 and - that outside said channel region (4) and outside said source-zone (1) and said drain-zone (2) dopings of the other conductivity type are inserted into the surface of said substrate in such a dose rate that the thus resulting depletion layer is cleared above at approximately half the substrate biasing voltage which having such a value with respect to the potential of the source-zone (1) that said substrate bias voltage is acting as a reverse voltage between the source-zone (1) and the substrate (3) and which is applicable via a substrate terminal (B) to the substrate (3).

Description: Isolierschicht-Feldeffekttransistor Die Erfindung beschäftigt sich mit einem Isolierschicht Feldeffekttransistor, wie er aus "IEDM Technical Digest" (1978) Seiten 26 bis 29, (1979), Seiten 30 bis 33 und "1980 IEEE International Circuits Conference, Digest of technical Papers" Seiten 60 und 61, bekannt ist. Der Transistor wird dort als Buried Channel MOS-FET bezeichnet. Isolierschicht-Feldeffekttransistoren dieser Art werden unter Anwendung der Si-Gate-Technologie zur Herste#llung der Gate-Elektrode und unter Anwendung der Ionenimplantation gefertigt, um die Dotierungen in der erforderlichen Konzentration in den Kanalbereich einzubringen. Dabei wird vorzugsweise ein solcher Dotierungskonzentrationsverlauf eingestellt, dass das Dotierungsmaximum unter der Substratoberfläche liegt, so dass eine "vergrabene Kanalzone" erhalten wird. Dies hat den Vorteil, dass die Ladungsträgerbeweglichkeit weitgehend ungestört von der Oberfläche ist und der grösseren Beweglichkeit im Inneren der Halb leiterkörpers entspricht. Da ausserdem relativ hochohmige Substratmaterial verwendet wird, können schnelle logische integrierte Schaltungen realisiert werden. Aufgabe der Erfindung ist, die Schaltgeschwindigkeit solcher Isolierschicht-Feldeffekttransistoren noch weiter anzuheben und noch höhere Taktfrequenzen zu ermöglichen. Die Erfindung betrifft einen Isolierschicht-Feldeffekttransistor gemäss dem Oberbegriff des Anspruchs 1. Diese Aufgabe wird erfindungsgemäss durch die im kennzeichnenden Teil des Anspruchs 1 angegebene Massnahme gelöst. Der Isolierschicht-Feldeffekttransistor nach der Erfindung hat den Vorteil, dass die technologischen Schwierigkeiten bei der Realisierung P+-dotierter Gate-Elektroden auf N-Kanal-Si Gate-Feldeffekttransistoren vermieden werden. Weitere Vorteile sind: - Verringerung aller parasitären PN-Übergangs-Kapa zitäten, - die Möglichkeit zur Einstellung einer kleinen effektiven Anreicherungs-Schwellenspannung, - Anhebung der Kanalbeweglichkeit, - Anhebung bzw.Eliminierung der sogenannten Purich- through-Spannung auch bei sehr kurzen Kanälen und - eine drastische Anhebung der Feldschwellenspan nung. Die beträchtliche Erhöhung der Feldschwellenspannung eröffnet nun aber durch Verzicht auf einen Teil dieser erhöhten Feldschwellenspannung die Möglichkeit für weitere vorteilhafte technologische Massnahmen. Die übliche, die Substratoberflächenkonzentration erhöhende Feldimplantation ausserhalb des aktiven Bereichs des Isolierschicht- Feldeffekttransistors mittels Dotierungen vom Leitungstyp des Substrats, die für eine ausreichend grosse Feldschwellenspannung sonst erforderlich ist, kann nämlich weggelassen werden .Dies ergibt den Vorteil einer Verringerung der erhöhten Randkapazitäten zwischen dem Feldimplan tationsbereich einerseits und der Source-Zone und der Drain-Zone andererseits und einer Verringerung der parasitären Kapazitäten zwischen den mit den Zonen kontaktierten Leiterbahnen und dem Substrat. Damit wird eine weitere Erhöhung der Schaltkreisgeschwindigkeit erreicht. Die Vorspannung kann über einen zusätzlichen Kontakt am Substrat entsprechend der US-PS 32 84. 723 oder der DE-AS 20 42 586 angelegt werden. Es können auch auf jeder integrierten Schaltung die erforderlichen Vorspannungen über eine mitintegrierte Spannungsversorgungsschaltung erzeugt werden. Die Erzeugung mehrerer Vorspannungen ist insbesondere bei der Anwendung des Isolierschicht-Feldeffekttransistors nach der Erfindung auf integrierte CMOS Schaltungen dann erforderlich, wenn die Anwendung auf beide Kanaltypen der CMOS-Schaltung erfolgen soll. In diesem Fall erhält das Substrat der p-Kanal-Feldeffekttransistoren ein anderes Potential und auch von unterschiedlichem Vorzeichen als das Substrat der n-Kanal-Feldeffekttransistoren. Grundsätzlich werden bei einem Isolierschicht-Feldeffekttransistor nach der Erfindung in den Kanalbereichen dotierende Verunreinigungen in einer solchen Menge eingebracht, dass die implantierte Kanalzone (n-Leitungstyp bei n-Kanal) mit einer grossen, aber noch unter der Abbruchspannung liegenden Substratvorspannung bis zur Siliciumoberfläche ausgeräumt wird. Bei einem n-Kanal bewirkt dann eine positive GateSpannung das Einfliessen von Elektronen aus der Source Zone in den Kanal, so dass durch das Anlegen der Substratvor-spannung ein Anreicherungsbetrieb möglich ist. Bei den bekannten Isolierschicht-Feldeffekttransistoren mit ¯vergrabener Kanalzone" erfolgt dagegen die Ausräumung der Kanalzone aufgrund der relativ grossen Elektronenaustrittsarbeit des p + -Gatematerials. Eine weitere Verringerung der parasitären Kapazitäten und gleichzeitig eine Erhöhung derDrain-Substrat-Abbruchspan nung wirddadurch erreicht, dass ausserhalb des Kanalbereichs und ausserhalb der Zonen in die Substratoberfläche Dotierungen vom Leitungstyps der Zonen in einer solchen Dosis eingebracht sind, dass die dadurch entstehende umdotierte leitende Schicht schon aufgrund etwa der halben Substratvorspannung ausgeräumt ist. Die Erhöhung der Drain-Substrat-Abbruchspannung ergibt sich dabei durch eine "Planarisierung" der Raumladungszonen, d. h. durch Einebnung der Feldstärkenverteilung innerhalb dieser Raumladungszone. Die Dotierung der Halbleiteroberfläche im Feldbereich, d. h. ausserhalb des Kanalbereichs und ausserhalb der Zonen ist auf den inneren Teil der die Zonen enthaltenden Substratoberfläche zu beschränken und darf nur bis zu einem gewissen Abstand (50 bis 1001um) zum Rand des Halbleiterplättchens hin erfolgen. Vorzugsweise wird dazu eine maskierte Ionenimplantation angewendet. Die maximale Nettokonzentration NDF der implantierten Dotierungen innerhalb des Feldbereichs soll nach einem eventuell erforderlichen zusätzlichen Diffusionsschritt nicht wesentlich höher liegen als die Substratkonzentration NAS. Bei der Realisierung eines N-Kanal-Isolierschicht-Feldeffekttransistors nach der Erfindung werden gemäss einem bevorzugten Ausführungsbeispiel nicht nur in den Kanalbereich eines P-dotierten Substrats N-dotierende Verunreinigungen in einer Konzentration von weniger als 1012cm 2 durch Ionenimplantation eingebracht, sondern auch noch in einem besonderen maskierten Ionenimplantationsprozess ausserhalb des Kanalbereichs und ausserhalb der Zonen in die Substratoberfläche Dotierungen vom Leitungstyp der Zonen in einer solchen Dosis eingebracht, dass die dadurch entstehende Verarmungsschicht oberhalb von etwa der halben Substratspannung ausgeräumt ist. Dies kann ohne weiteres auch ohne Berechnungen anhand einiger Versuche ermittelt werden. Somit wird ein P-Kanal#Isolierschicht-Feldeffekttran- sistor erhalten, wenn in den Kanalbereich eines N-dotierten Substrats P-dotierende Verunreinigungen in einer Konzentration von weniger als etwa 1012cm 2 implantiertworden sind. Bei einem n-Kanal-Isolierschicht-Feldeffekttransistor nach der Erfindung soll an das Substrat gegen die Source Zone eine negative Spannung angelegt werden, die dem Betrage nach grösser als etwa 10 V sein sollte. Die Erfindung wird im folgenden anhand der Zeichnungen erläutert. deren Fig. 1 zur Veranschaulichung der Potentialverhält nisse dient, für den Fall, dass keine do tierende Verunreinigung in den Kanalbereich eingebracht worden ist, deren Fig. 2 die Potentialverhältnisse veranschaulicht, für den Fall, dass entsprechend der Erfindung in den Kanalbereich des Substrats dotierende Verunreinigungen implantiert worden sind, deren Fig. 3 eine Ausführungsform eines integrierten Isolierschicht-Feldeffekttransistors nach der Erfindung in üblicher Teilschnittansicht zeigt, deren Fig. 4 Grundschaltungen enthalten, in denen Isolier und 5 schicht-Feldeffekttransistoren nach der Erfindung Verwendung finden und in deren Fig. 6 in Teilschnittansicht einer integrierten Festkörperschaltung eine bevorzugte Weiter bildung des Isolierschicht-Feldeffekttran sistor nach der Erfindung dargestellt ist. Die Fig. 1 dient zur Erläuterung der Wirkung einer Substratvorspannung UBS bei einem herkömmlichen n-Kanal-Isolierschicht-Feldeffekttransistor ohne eine Einbringung von dotierenden Verunreinigungen in den Kanalbereich unter der Gate-Elektrode 6, welche auf dem Gate-Oxid 5 zwischen der Source-Zone 1 und der Drain-Zone 2 aufgebracht ist. An das Substrat 3 ist ein Kontakt B angebracht worden. Die linke Hälfte der Fig. 1 bezieht sich auf den Fall einer Substratvorspannung von UBB=O, während die rechte Hälfte der Fig. 1 sich mit dem Fall b einer Substratvorspannung von UBB < O beschäftigt. Für diese beiden Fälle sind in der mittleren Reihe der Fig. 1 die Bändermodelle angegeben, wobei die Gate-Source Spannung -U GS = O und die Drain-Source-Spannung UDS = 0 angenommen wurden. Die Leitungsband-Niveaus EC und Valenzband-Niveaus EV sind entlang den in der obersten Reihe angegebenen Schnittlinien A, B und C senkrecht zur Halbleiteroberfläche angegeben. In gleicher Weise sind in der letzten Reihe der Fig. 1 die Leitungsbänder EC für die rechts daneben angegebenen drei Fälle gezeigt, wobei UT die Schwellenspannung bedeutet. Die Fig. 2 veranschaulicht für den Fall eines n-Kanal Isolierschicht-Feldeffekttransistors mit zusätzlicher n-dotierender Implantation des Kanalbereichs zwei Ausführungsbeispiele eines Isolierschicht-Feldeffekttransistors nach der Erfindung. Die mittlere Abbildung zeigt die Energiebänder für einen Isolierschicht-Feldeffekttransistor, bei dem das Konzentrationsmaximum der implantierten Verunreinigungen an der Oxid-Silicium-Grenzfläche liegt, während die untere Abbildung für den Fall gilt, dass das Maximum der Dotierungskonzentration innerhalb der Oxid-Silicium-Grenzfläche liegt. Deutlich ist in der unteren Abbildung für den Schnitt B das für den "vergrabenen Kanal" typische Minimum der Bänder erkennbar. Die Fig. 3 zeigt etwa massstabgetreu in üblicher Schnittdarstellung einen n-Kanal-Silicium-Gate-Feldeffekttransistor mit kurzem Kanal nach der Erfindung, in dessen Kanalbereich 4 n-dotierende Verunreinigungen implantiert worden sind. Um den aktiven Bereich des Feldeffekttransistors angrenzend an die Source-Zone 1 und die Drain Zone 2 ist eine Dickoxidschicht 7 unter Anwendung einer mittels Siliciumnitrid maskierten Oxidation hergestellt worden. Auf dieser Dickoxidschicht 7 verlaufen die gleich zeitig mit der Gate-Elektrode 6 erzeugten Leitbahnen 8 aus polykristallinem Silicium. Der Isolierschicht-Feldeffekttransistor ist nach einem Ausführungsbeispiel der Erfindung von einem Feldimplantationsbereich 9 umgeben der mittels eines Ionenimplantationsprozesses von p-dotierten Verunreinigungen hergestellt wird. Nach einem anderen Ausführungsbeispiel einer integrierten Schaltung mit Feldeffekttransistoren nach der Erfindung kann der Feldimplantationsbereich 9 entfallen. Die Grenzen 10 der sich im p-leitenden Siliciumsubstrat von etwa 172*cm ausbreitenden Raumladungszone Xi sind gestrichelt für die Drain-Source-Spannungen von 0 bzw. 5V angegeben. Offensichtlich ist die Verschiebung dieser beiden Grenzen in einem solchen hochohmigen Material für die betreffende Spannungsänderung von 4 UDS= 5V sehr klein, was einer sehr kleinen Ladungsänderung t Q und daher einer sehr kleinen kapazitiven Belastung (t C=#Q/#UDS) entspricht. Die Fig. 4 zeigt die Spannungsversorgung eines Inverters mit einem Lasttransistor T1 und einem Invertertransistor T. Die Spannungsversorgung erfolgt über eine gesonderte kVorspannungsleitung, an die die Spannung UBp angelegt wird. Der Lasttransistor T1 erhält eine zusätzliche Implantation von Verunreinigungen des Leitungstyps der Source- bzw. Drain-Zone, um zu gewährleisten, dass dieser Lasttransistor T1 im Verarmungsbetrieb arbeitet. Die Fig. 5 zeigt das Schaltbild eines CMOS-Inverters mit einem p-Kanal und einem n-Kanal-Feldeffekttransistor, beide nach der Erfindung ausgebildet. Die Substrate der beiden Feldeffekttransistoren Tp und Tn erhalten ihre Vorspannung über zwei Vorspannungsleitungen, an die je eine Vorspannung UBn und Uwp angelegt werden, wie die Fig. 5 zeigt. Da Wp die Substratvorspannung bzw. die Substratvorspannungen nur durch Sperrströme belastet wird bzw. werden, ist es auch möglich, die Substratvorspannungen bzw. Substratvorspannung auf dem Halbleiterplättchen durch geeignete Vorspannungsschaltungen zu erzeugen. Die Fig. 6 zeigt in gleicher Schnittdarstellung und gleichen Bezugszeichen wie die der Fig. 3 einen n-Kanal-Feldeffekttransistor entsprechend einer Weiterbildung der Erfindung. In ein mit einem Kontakt versehenes p-leitendes Siliciumsubstrat mit einer Substratdotierung NAS entsprechend einem spezifischen Widerstand zwischen etwa 10 bis 50SP cm werden die Source-Zone 1 und die Drain-Zone 2 eingebracht. Im übrigen wird bis auf die sehr schwache N-Dotierung NDF im Feldimplantationsbereich 9 in gleicher Weise bei der Herstellung wie beim Ausführungsbeispiel gemäss der Fig. 3 verfahren. Bei einer Feldimplantation ist aber zur Verhütung von störenden Randeffekten darauf zu achten, dass diese Implantation auf das Innere der Oberfläche eines integrierten Schaltkreises beschränkt sein muss und nur bis zu einem gewissen Abstand (50 bis 100 ¯um) vom Plättchenrand erstrecken sollte. Die maximale Nettokonzentration NDF der implantierten Dotierung soll nach einem eventuell erforderlichen zusätzlichen Diffusionsschritt nicht wesentlich höher liegen als die Substratkonzentration NAS. Obwohl die Erfindung mit grösstem Vorteil bei einem Isolierschicht-Feldeffekttransistor mit "vergrabenem Kanal" nach den eingangs erwähnten Literaturstellen anwendbar ist, ergeben sich bereits beträchtliche Verbesserungen selbst bei Isolierschicht-Feldeffekttransistoren, welche das anhand der Fig. 2 erläuterte Minimum im Leitungsband nicht aufweisen, sondern in deren Kanalbereich lediglich Dotierungen mit einem Dotierungskonzentrationsverlauf eingebracht worden sind, bei dem kein ausgeprägtes Minimum im Leitungsband ausbildet, wie die mittlere Abbildung der Fig. 2 veranschaulicht.

Claims: Patentansprüche 1. Isolierschicht-Feldeffekttransistor mit einem von der Oberfläche der Source-Zone (1) und der Drain-Zone (2) eines Substrats (3) des einen Leitungstyps aus Silicium her dotierten Kanalbereich (4), in den do tierende Verunreinigungen des anderen Leitungstyps mit einer Oberflächenkonzentration von mehr als die Dotierungskonzentration des Substrats (3) an der Sub stratoberfläche eingebracht sind, dadurch gekennzeichnet, - dass die Dotierungskonzentration des Substrats (3) im Kanalbereich (4) weniger als oder gleich 1015 cm 3 beträgt und - dass an das Substrat (3) gegen die Source-Zone (1) eine Vorspannung des Vorzeichens vom Leitungstyp der Source-Zone (1) von grösser oder gleich 1,5 mal der Betriebsspannung (Udd) angelegt ist. 2. Feldeffekttransistor nach Anspruch 1, dadurch gekenn zeichnet, dass an das Substrat (3) gegen die Source Zone (1) eine Sperrspannung von mehr als 10 V angelegt ist. 3. Feldeffektransistoren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in den Kanalbereich (4) eines pdotierenden Substrats (3) n-dotierende Verunreinigungen in einer Konzentration gleich oder kleiner als ca. 1012cm 2 eingebracht sind. 4. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in den Kanalbereich (4) eines n-dotierenden Substrats (2) p-dotierende Verunreini gungen in einer Konzentration von gleich oder kleiner als ca. 1012 cm-ê eingebracht sind. 5. Isolierschicht-Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ausser halb des Kanalbereichs (4) und ausserhalb der Zonen (1,2) in die Substratoberfläche Dotierungen vom Leitungs typ der Zonen (1,2) in einer solchen Dosis eingebracht sind, dass die dadurch entstehende Verarmungsschicht oberhalb von etwa der halben Substratvorspannung aus geräumt ist. 6. Isolierschicht-Feldeffekttransistor nach einem der Ansprüche 1 bis 5 dadurch gekennzeichnet, dass die Dotierungen in die Substratoberfläche der Zonen (1,2,) eines Halbleiterplättchens im Abstand vom Plättchenrand eingebracht sind.

Inventors: FRITZ, GUNTER, ADAM, DR., Fritz, Günter, Adam, Dr.
Applicants: DEUTSCHE ITT INDUSTRIES GMBH, ITT INDUSTRIES INC.
Application year: 1980
Main classification: H01L29
IPC codes: H01L29