CYCLE CONTROL DEVICE FOR A MICROPROCESSOR WITH MULTIPLE PROCESSING-SPEED CONTROL MEMORIES

Abstract: 1. Apparatus for controlling the cycle time of a microprocessor having control stores of different speed, in a data processing system, at least one fast control store (12) and at least one slow control store (14) which requires periodic refreshing of its contents being provided, and timing circuitry being provided for furnishing pulses in different selectable intervals, characterized in that said timing circuitry (42, Fig. 1 ; Fig. 2) a) furnishes, when access to the fast store is indicated by a selection signal (40) which is derived from an address available in a register (32) a pulse sequence in a normal time interval, independent of the status of the slow store, b) furnishes, when access to the slow store is indicated by said selection signal (40) derived from an available address and when no refreshing is requested, a pulse sequence in an extended time interval, and c) furnishes, when access to the slow store is indicated by said selection signal (40) derived from an available address and when refreshing is requested, sequential individual pulses (240) in intervals which are shorter than the normal time interval, said individual pulses providing a possibility to sample the refreshing state, for enabling after its termination a fast rewrite of the impulse sequence produced.

Description: Einrichtung zur Steuerung der Zykluszeit für einen Mikroprozessor mit Steuerspeichern unterschiedlicher Verarbeitungsgeschwindigkeit. Die Erfindung betrifft datenverarbeitende Einrichtungen, insbesondere eine Einrichtung zur Steuerung der Zykluszeit eines Mikroprozessors, um dessen Zykluszeit an die Verarbeitungsgeschwindigkeit desjenigen Steuerspeichers anzupassen, zu welchem der nächste Zugriff erfolgt. In datenverarbeitenden Systemen kann der Befehlsvorrat für den Benutzer in Maschinensprache gerätemässig vorgegeben sein. Er kann aber auch da durchinterpretiert werden, dass eine Folge von Mikroinstruktionen ausgeführt wird, die über einen Mikroprozessor laufen. Wenn anstelle von gerätemässig vorgegebenen Mikroinstruktionen Mikroprozessoren verwendet werden, dann besteht für den Entwicklungsingenieur und den Programmierer die Frage der Auswahl eines für den verwendeten Mikroprozessor geeigneten schnellen Steuerspeichers. Denn die Grösse des Steuerspeichers und die für ihn aufzuwendenden Kosten sollten innerhalb praktischer Grenzen liegen. Eine bekannte Möglichkeit für eine günstige Ausnutzung bei der Speicherbelegung besteht in der Anwendung der sogenannten Ueberlagerung. Bei dieser Speicherbelegungstechnik befindet sich ein Teil des Mikroprogramms in einem Steuerspeicher, während der übrige Teil im Hauptspeicher gehalten wird. Je nach Bedarf wird der benötigte Teil des Mikroprogramms vom Hauptspeicher in den Steuerspeicher gebracht. Bei diesem Verfahren kann der benutzte Steuerspeicher kleiner sein als ein Speicher, der notwendig wäre, um alle Mikroprogramme zu enthalten, die in dem Computer system gebraucht werden. Ein Nachteil dieser Methode besteht jedoch darin, dass der Hauptspeicher erheblich langsamer als der Steuerspeicher arbeitet, weshalb eine beträchtliche Zeit dafür verwendet werden muss, nichtresidente Mikroprogramme wieder aufzufinden. Eine andere bekannte Methode verwendet einen Steuerspeicher, der genügend Speicherraum aufweist, um alle Mikroprogramme zu speichern. Aus Kostengründen wählt man dann jedoch einen Speicher, der un ESraktisch langsam arbeitet. Ausserdem sind solche langsamen Speicher gewöhnlich sogenannte dynamische Spei ther, die periodisch wieder aufgefrischt werden müssen, um ihren Speicherinhalt behalten zu können. Diese Notwendigkeit der Wiederauffrischung der Information verlangt, dass zeitweilig die Arbeitsabläufe des Mikroprozessors unterbrochen werden müssen, solange der Steuerspeicher wieder aufgefrischt wird. So besteht Bedarf für eine Einrichtung zur Ueberwachung oder zur Steuerung von Steuerspeichern in einer datenverarbeitenden Anlage, welche die obenerwähnten Schwierigkeiten beheben kann. Solch eine Einrichtung sollte mit unterschiedlicher Arbeitsgeschwindigkeit sowohl mit schnellen als auch mit langsamen Steuerspeichern zusammenarbeiten können. Auch sollte diese Einrichtung mit den Schaltkreisen verträglich sein, welche den Speicherinhalt wieder auffrischen, und sie sollte die Zykluszeit des Mikroprozessors an die Arbeitsgeschwindigkeit des gerade gebrauchten Steuerspeichers anpassen. Auch sollte diese Einrichtung zeitweilig die Ausführung von Mikroinstruktionen des Mikroprozessors unterbrechen, solange der Inhalt des Steuerspeichers wieder aufgefrischt wird. Die Erfindung beschreibt eine Einrichtung zur Steuerung der Zykluszeit einer Zentraleinheit, der mehrere Steuerspeicher für die Speicherung von Information zugeordnet sind. Das System enthält eine Vielzahl von Speicherplätzen, die innerhalb der Steuerspeichereinheiten für die Speicherung von Information vorgesehen sind. Die zentrale Verarbeitungseinheit hat mit unterschiedlicher Verarbeitungsgeschwindigkeit Zugriff zu der Vielzahl von Steuerspeicherplätzen. Es sind S2haltkreise vorgesehen, um einen Steuerspeicherplatz anzusteuern aufgrund von Adresseninformation, die in der gespeicherten Information innerhalb der genannten Vielzahl von Speicherplätzen enthalten ist. Die Adresseninformation wählt den nächstfolgenden Speicherplatz im Steuerspeicher aus, zu dem der Zugriff durch die zentrale Verarbeitungseinheit erfolgen soll. Die Einrichtung enthält weiter logische Schaltungen, um dynamisch die Zykluszeit der zentralen Verarbeitungseinheit aufgrund der Adressen information anzupassen. Die dem nächsten durch die zentrale Verarbeitungseinheit anzusteuernden Speicherplatz des Steuerspeichers zugeordnete Geschwindigkeit bewirkt diese Anpassung der Zykluszeit der zentralen Verarbeitungseinrichtung. So passt sich dle Verarbeitungsgeschwindigkeit entsprechend dem nächsten angesteuerten Speicherplatz des Steuerspeichers an. Nach einer Weiterbildung der Erfindung wird die Zykluszeit eines Mikroprozessors angepasst, der mit einer Mehrzahl von Steuerspeichern bzw. Speicherplätzen zusammenarbeitet, die mit einer ersten Verarbeitungsgeschwindigkeit arbeiten und Mikroinstruktionen enthalten, zu welchen der Zugriff durch den Mikroprozessor erfolgt. Eine zweite Mehrzahl von solchen Steuerspeichern bzw. Speicherplätzen hat eine andere Verarbeitungsgeschwindigkeit. Zugriffsschaltungen sind vorgesehen, um einen dieser Steuerspeicher anzusteuern, um Zugriff zu Mikroinstruktionen zu erhalten. Diese angesteuerten Mikroinstruktionen enthalten auch Information für die Benutzung durch die Adressenschaltungen, um die nächste Speicherstelle des Steuerspeichers auszuwählen, zu welcher der Zugriff durch den Mikroprozessor erfolgen soll. Die Einrichtung enthält ferner l=o+sche Schaltkreise, um die Zykluszeit des Mikroprozessors dynamisch zu steuern als Antwort auf die angesteuerte Mikroinstruktion und die Adresse der folgenden Instruktion, zu welcher der Zugriff durch den Mikroprozessor erfolgen soll. Der Mikroprozessor stellt die Zykluszeit entsprechend der Verarbeitungsgeschwindigkeit der nächsten Speicherstelle des Steuerspeichers ein. Nach einem weiteren Erfindungsgedanken enthält die Einrichtung zur Steuerung der Zykluszeit für einen Mikroprozessor zugeordnete Steuerspeichereinheiten mit einer Mehrzahl von statischen Steuerspeicherstellen, die mit einer ersten Verarbeitungsgeschwindigkeit Mikroinstruktionen speichern und zu welchen der Mikroprozessor Zugriff hat. Eine Mehrzahl von dynamischen Steuerspeicherplätzen mit einer zweiten Verarbeitungsgeschwindigkeit ist für die Speicherung von Mikroinstruktionen vorgesehen, zu welchen der Mikroprozessor Zugriff hat, und wobei die zweite Verarbeitungsgeschwindigkeit geringer oder langsamer als die erste Verarbeitungsgeschwindigkeit der statischen Steuerspeicherstellen ist. Zugriffsschaltungen sind vorgesehen, um Zugriff zu einer aus der Mehrzahl von statischen und dynamischen Steuerspeicherstellen mit gespeicherten Mikroinstruktionen zu haben, wobei diese Mikroinstruktionen Information für den Gebrauch durch die Zugriffsschaltungen haben, um die nächste Steuerspeicherstelle auszuwählen, zu der der Mikroprozessor Zugriff haben soll. Die Einrichtung enthält ausserdem Zeitgeberschaltungen zum Erzeugen von Taktsignalen als Antwort auf die adressierte Mikroinstruktion und den Ort der nächsten Steuerspeicherstelle, zu der der Mikroprozessor Zugriff haben soll. Diese Taktsignale werden dem Mikroprozessor in einer Weise zugeführt, dass die Zykluszeit des Mikroprozessors sich automatisch an die Verarbeitungsgeschwindigkeit der nächsten Steuerspeicherstelle anpasst und so die Zykluszeit des Mikroprozessors dynamisch steuert. Die neue Einrichtung zur Steuerung der Zykluszeit ist durch die in den Patentansprüchen dargelegten Merkmale charakterisiert. Die Erfindung wird im folgenden anhand von Ausführungsbeispielen mit Hilfe der Zeichnungen näher erläutert. Fig. 1 ist ein Blockschaltbild der Einrichtung zur Steuerung der Zykluszeit für einen Mikro prozessor. Fig. 2 ist ein Blockschaltbild eines Teiles der Zeitgebersteuerschaltung der Einrichtung. Fign.3a sind Zeitablaufdiagramme für die Zeitgebis 3g bersteuerschaltung gemäss der Fig. 2. Fig. 4 ist ein weiteres Blockschaltbild eines Teiles der Zeitgebersteuerschaltung. Fign 5a sind Zeitablaufdiagramme der Arbeitsweise bis 5f der Sperrschaltung gemäss der Fig. 2. Fign.6a sind Zeitablaufdiagramme für die in der bis 6j Fig. 4 dargestellten Schaltkreise. In der Fig. 1 ist ein Mikroprozessor 10 mit zugeordneten Steuerspeichereinheiten 12 und 14 dargestellt. Die Speichereinheit 12 umfasst einen schnellen Steuerspeicher, der das Mikroprogramm enthält, das die Instruktionen höherer Ordnung eines Benutzerprogramms interpretiert und ausführt. Die Speichereinheit 12 enthält die am meisten gebrauchten Unterprogramme. Sie ist eine schnelle statische Speichereinheit, weshalb sie mit der höchstmöglichen Verarbeitungsgeschwindigkeit des Mikroprozessors 10 arbeiten kann und in jedem Zyklus des Mikroprozessors eine Mikroinstruktion bereitstellt. Im folgenden wird ein Mikroprozessorzyklus oder eine Zykluszeit des Mikroprozessors als die Zeitspanne definiert, welche der Mikroprozessor 10 braucht, um eine Mikroinstruktion auszuführen und zur nächsten Mikroinstruktion, die ausgeführt werden soll, zuzugreifen. Die Speichereinheit 12 benötigt keine Zyklen für die Wiederauffrischung im Gegensatz zur Speichereinheit 14, weil statische Speicherzellen verwendet werden. Die Speichereinheit 14 ist ein langsamer dynamischer Steuerspeicher. Die Leistung ist daher geringer als die der Speichereinheit 12. Die Speichereinheit 14 ist aus dynamischen Speicherzellen aufgebaut und braucht deshalb periodisch Zyklen zum Wiederauffrischen, um den Speicherinhalt zu erhalten. Die Speichereinheit 14 enthält daher auch Schaltungen für die Wieaerauffrischung. Diese Schaltungen arbeiten unabhängig vom Zustand des Mikroprozessors 10, das heisst also auch bei nicht eingeschaltetem Mikroprozessor. Während des Betriebes muss der Mikroprozessor 10 während der Zyklen für die Wiederauffrischung der Speichereinheit 14 gesperrt werden. Ein wesentlicher Gesichtspunkt der Erfindung ist die Fähigkeit der Einrichtung, den Mikroprozessor 10 auch so zu steuern, dass er zeitweilig die Ausführung von Mikroinstruktionen unterbricht, während die Wiederauffrischung der Speicherzellen der Speichereinheit 14 stattfindet, und dass er automatisch seine Tätigkeit wieder aufnimmt, wenn die Wiederauffrischung des langsamen Steuerspeichers beendet ist. Die Speichereinheiten 12 und 14 enthalten Register mit Steuerspeicherstellen. Die Anzahl der Steuerspeicherregister mag beispielsweise 212 oder 2 3 Speicherstelleninsgesamt Speicherstellen insgesamt enthalten. Die von den Speichereinheiten 12 und 14 über eine gemeinsame Signalleitung 18 ausgegebenen Mikroinstruktionen werden über eine Signalleitung 22 dem Steuerspeicher-Ausgaberegister, im folgenden kürzer Ausgaberegister 20 genannt, zugeführt. Das Ausgaberegister 20 erzeugt über die Steuersignalleitung 24 die Steuerimpulse zum Steuern der Zykluszeit des Mikroprozessors 10. Das Ausgaberegister 20 hält für die Dauer eines Mikroprozessor zyklus die von einer der Speichereinheiten 12 oder 14 ausgegebenen Instruktion fest, während welcher Zeit die laufende Instruktion ausgeführt wird und die nächstfolgende Instruktion für den Mikroprozessor 10 geholt wird. Die in der Ausführung befindliche laufende Instruktion enthält Adresseninformation für die nächste auszuführende Instruktion und bestimmt die Speicherstelle, von welcher der beidew Speichereinheiten 12 oder 14 die nächste Instruktion geholt werden muss. Die Arbeitsgeschwindigkeit des Mikroprozessors 10 während des Zyklus wird durch die Speicherstelle bestimmt, von der die nächste auszuführende Instruktion geholt werden muss. Die Zykluszeit des Mikroprozessors 10 wird durch den Inhalt des Adressenfeldes bestimmt, das in der laufenden, in dem Mikroprozessor 10 auszuführenden Mikroinstruktion für die nächstfolgende auszuführende Mikroinstruk tion enthalten ist. Der Zyklus des Mikroprozessors 10 wird daher nicht durch die gerade ausgeführte Mikroinstruktion bestimmt oder durch die Arbeitsgeschwindigkeit der Speicherstelle, von welcher die laufende in Ausführung befindliche Mikroinstruktion geholt worden war, sei es von der Speichereinheit 12 oder 14. Dieses Verfahren, bei dem die Adresse der nächsten Mikroinstruktion bestimmt wird, bevor die laufende Mikroinstruktion ausgeführt ist, wird überschneidender Zugriff genannt. Das Signal "Nächste Adresse" wird durch das Ausgaberegister 20 über die Signalleitung 30 an ein Steuerspeicher-Adressenregister, im folgenden kurz Adressenregister 32 genannt, ausgegeben. Das Adressenregister 32 hält für den Zugriff zu den Speichereinheiten 12 und 14 die Adresse fest, solange ein Zugriff erfolgt. Die Ausgabe des Adressenregister 32 wird als Signal "Adresse" über die Signalleitung 34 der Speichereinheit 12 und über die Signalleitung 36 der Speichereinheit 14 dargeboten. Eines oder mehrere der Bits höherer Ordnung des Signals "Adresse" vom Ausgaberegister 32 werden durch die Decodierschaltung 38 una die Zeitgebersteuerschaltung 42 dazu benutzt, zu bestimmen, zu welcher der Speichereinheiten 12 oder14 der Zugriff wirklich erfolgt. Angeschlossen an das Ausgaberegister 32 ist eine Decodierschaltung 38, um abhängig von der Anzahl der Speicherstellen in den Speichereinheiten 12 und 14 die Bits höherer Ordnung zu decodieren. Der Inhalt der Decodierschaltung 38 hängt daher von der relativen Grösse der Speichereinheiten 12 und 14 ab. Wenn beispielsweise in jeder der Speichereinrichtungen 12 und 14 4096 Speicherstellen vorhanden sind, dann vereinfacht sich die Decodierschaltung 38 zu einem einzelnen Inverter. Wenn das Ausgaberegister 32 13 Stellen hat, dann können in den Speicherenheiten 12 und 14 213 oder 8192 Speicherstellen adressiert werden. Das Bit höchster Ordnung des Ausgaberegisters 32 wird dann benutzt, um zwischen den 4096 Speicherstellen in der Speichereinheit 12 oder den 4096 Speicherstellen in der Speichereinheit 14 zu wählen. Die zwölf Bits niedriger Ordnung benennen die genaue Adresse in den Speichereinheiten 12 oder 14. Ueber die Signalleitung 40 wird eine Ausgabe der Decodierschaltung 38 der Zeitgebersteuerschaltung 42 zugeführt. Die Zeitgebersteuerschaltung 42 erzeugt und steuert die für den Betrieb des Mikroprozessors 10 notwendigen Taktsignale, um die Zykluszeit des Mikroprozessors 10 dynamisch zu steuern. Die Zeitgebersteuerschaltung 42 erzeugt das Signal Lade Adressenregister", das über eine Signalleitung 50 dem Adressenregister 32 zugeführt wird. Ausserdem erzeugt die Zeugtebersteuerschaltung 42 das Signal Wahl langsam das-der langsamen Speichereinheit 14 über eine Signal letbung 52 zugeführt wird, und das Signal Wahl schnell", das der schnellen Speichereinheit 14 über eine Signalleitung 54 zugeführt wird. Ausserdem erzeugt die Zeitgebersteuerschaltung 42 das Signal "Lade Ausgaberegister", das dem Ausgaberegister 20 über eine Signalleitung 58 zugeführt wird. Wie später noch genauer beschrieben werden wird, bewirkt die Zeitgebersteuerschaltung 42 auch die Aufhebung der Ausführung einer Mikroinstruktion durch den Mikroprozessor 10 während eines Wiederauffrischungszyklus der Speichereinheit 14. Die Steuerschaltung für die Wiederauffrischung der Speichereinheit 14 erzeugt das Signal "Er- bitte Pause", welches der Zeitgebersteuerschaltung 42 über eine Signalleitung 60 zugeführt wird. Die Zeitgebersteuerschaltung 42 quittiert der Speichereinheit 14 mit dem Signal "Gebe Pause" über eine Signalleitung 62. Der Speichereinheit 14 werden über Signalleitungen 64 und 66 Signale D1 und D3 zugeführt, welche in Verbindung mit dem Zyklus für die Wiederauffrischung durch die Speichereinheit 14 gebraucht werden. Diese Arbeitsweise wird später in Verbindung mit der Fig. 4 beschrieben. Die Zeitgebersteuerschaltung 42 erhält die von einem Oszillator 70 erzeugten Taktsignale C1 und C2. Die Taktsignale C1 und C2 sind je eine Folge von gleichabständigen Impulsen in zwei sich nicht überlappenden Phasen, wie in den Figuren 3a und 3b dargestellt. In der Fig. 2 ist ein Teil der Zeitgebersteuerschaltung 42 dargestellt. Die Schaltung enthält eine zehnstellige Ringschiebeschaltung 78. Die Ringschiebeschaltung 78 besteht aus einzelnen Schaltungen 80, 82, 84, 86, 88, 90, 92, 94, 96 und 98, die bistabile Schaltungen oder zweistellige Folgeschaltungen sind und zur Weitergabe von Impulsen dienen. Das Taktsignal C2 wird einem UND-Glied 100 zur Weitergabe and die bistabilen Schaltungen 80, 84, 88, 92 und 96 zugeführt. Das Taktsignal C1 wird einem UND-Glied 102 für die Weitergabe an die bistabilen Schaltungen 82, 86, 90, 94 und 98 zugeführt. Die Zuführung der Taktsignale C1 und C2 an die bistabilen Schaltungen 80 - 98 bewirkt, dass eine logische Eins die Ringschiebeschaltung 78 durchläuft, um Signale TX, T2, T3, T4, T5 und T6 zu erzeugen, welche die Taktsignale für den Mikroprozessor 10 bilden und in der Fig. 3d dargestellt sind. Die Taktsignale für den Mikroprozessor werden dadurch erzeugt, dass man die Ausgangssignale der bistabilen Schaltungen 80 - 90 mit den abwechselnden Taktsignalen C1 und C2 über UND-Glieder ausgibt. Das Ausgangssignal der bistabilen Schaltung 80 wird zusammen mit dem Taktsignal C1 einem UND-Glied 104 zugeführt, um das Taktsignal TX für den Mikroprozessor zu erzeugen, was gleichzeitig ein Signal "Lade Adressenregister" darstellt, das über die Signalleitung 50 dem Adressenregister 32 zugeführt wird. Das Ausgangssignal der bistabilen Schaltung 82 wird zusammen mit dem Taktsignal C2 einem UND-Glied 106 zugeführt, welches das Taktsignal T2 für den Mikroprozessor erzeugt. Das Ausgangssignal der bistabilen Schaltung 84 wird zusammen mit dem Taktsignal C1 einem UND-Glied bb8 zugeführt, welches das Taktsignal T3 für den Mikroprozessor erzeugt. Das Ausgangssignal der bistabilen Schaltung 86 wird einem UND-Glied 110 zugeführt, das zusammen mit dem Taktsignal C2 das Taktsignal T4 für den Mikroprozessor erzeugt. Das Ausgangssignal der bistabilen Schaltung 88 wird einem UND-Glied 112 zugeführt, welches zusammen mit dem Taktsignal C1 das Taktsignal T5 für den Mikroprozessor erzeugt. Das Ausgangssignal der bistabilen Schaltung 90 wird einem UND Glied 114 zugeführt, das zusammen mit dem Taktsignal C2 das Taktsignal T6 für den Mikroprozessor erzeugt. Das Signal Langsamer Steuerspeicher", das durch die Decodierschaltung 38 erzeugt und über die Signalleitung 40 ausgegeben wird (Fig.1), wird einem UND-Glied 120 zugeführt, das ebenso das Ausgangssignal der bistabilen Schaltung 90 empfängt. Das Ausgangssignal des UND-Gliedes 120 wird als Eingangssignal der bistabilen Schaltung 92 zugeführt. Das Signal "Lang- samer Steuerspeicher" wird ebenfalls einem UND-Glied 122 zugeführt, das ausserdem das Ausgangssignal der bistabilen Schaltung 98 erhält. Ueber einen Inverter 124 wird das Signal Langsamer Steuerspeicher" in negierter Form einem UND-Glied 126 zugeführt. Die Ausgangssignale der UND-Glieder 122 und 126 gelangen an ein ODER-Glied 128, dessen Ausgangssignal dem Eingang der bistabilen Schaltung 80 zugeführt wird. Das Ausgangssignal des ODER-Gliedes 128 wird auch einem UND Glied 130 zusammen mit dem Taktsignal C2 zugeführt, um das Signal "Lade Ausgaberegister" zu erzeugen und über die Signalleitung 68 auszugeben. Das Ausgangssignal des Inverters 124 wird auch einem UND-Glied 134 zugeführt. Das Ausgangssignal der bistabilen Schaltung 84 wird dem UND-Glied 134 und dem UND-Glied 136 zugeführt. Das Ausgangssignal des UND-Gliedes 134 erzeugt das Signal "Schneller Steuerspeicher", das über die Signalleitung 54 der Speichereinheit 12 zugeführt wird. Das Signal "Lang- samer Steuerspeicher" wird über die Signalleitung 40 dem UND-Glied 136 zugeführt, welches das Signal "Wahl langsamer Steuerspeicher" erzeugt und der Speicher einheit 14 über die Signalleitung 52 zuführt. Das Ausgangssignal des UND-Gliedes 104 wird als Taktsignal einer bistabilen Schaltung 140 zugeführt, welche auch das Signal setzte Sperre" erhält. Das Ausgangssignal der bistabilen Schaltung 140 wird einem UND-Glied 142 zugeführt, welches auch das Signal "Langsamer Steuerspeicher" erhält. Das Ausgangssignal des UND-Gliedes 142 wird einem Inverter 144 zugeführt, dessen Ausgangssignal einem UND-Glied 100 zugeführt wird, um die Lieferung des Taktsignales C2 an die bistabilen Schaltungen 80, 84, 88, 92 und 96 zu unterbinden. Das Ausgangssignal des Inverters 144 wird auch einem UND-Glied 106 zugeführt. Die Erzeugung der Taktsignale für den Mikroprozessor 10 wird anhand der Figuren 2 und 3 erläutert. Das abwechselnde Schalten der bistabilen Schaltungen 80 - 90 durch die Taktsignale C1 oder C2 erzeugt die Signale GX, G2, G3, G4, G5 und G6 der Fig. 3c, welche nacheinander und mit einer geringfügigen Ueberlappung erzeugt werden. Jede der bistabilen Schaltungen 80 90¯¯die entweder durch das Taktsignal C1 oder C2 geschaltet werden, hat die Fähigkeit, seinen Schaltzu sind während der Taktzeit C1 oder C2 in einer Zeitspanne zu ändern, welche bei dem bevorzugten Ausführungsbeispiel 100 nsec beträgt.Wenn die bistabile Schaltung 80 durch das Taktsignal C2 geschaltet wird, entsteht das Signal GX, welches zusammen mit dem Taktsignal C1 durch das UND-Glied 104 durchgeschaltet wird, um das Taktsignal TX für den Mikroprozessor zu erzeugen (Fig.3d). In dieser Weise wird eine unabhängige Folge von Taktsignalen für den Mikroprozessor 10 erzeugt, weil diese Taktsignale für den Mikroprozessor nicht durch die Taktsignale C1 und C2 des datenverarbeitenden Systems erzeugt werden, sondern sie werden als Antwort auf die Ausgangssignale einer bistabilen Schaltung erzeugt, die ihrerseits von den Taktsignalen C1 oder C2 geschaltet wird. Die bistabilen Schaltungen 92, 94, 96 und 98 werden dazu benutzt, die Zykluszeit des Mikroprozessors 10 durch die Zugabe von vier Taktzeiten zu verlängern, was bei dem bevorzugten Ausführungsbeispiel 200 nsec zu dem Arbeitszyklus des Mikroprozessors zufügt, wenn dieser mit dem langsamen dynamischen Steuerspeicher 14 zusammenarbeitet. Die bistabilen Schaltungen 92, 94, 96 und 98 erzeugen nicht selbstständige Taktsignale für den Mikroprozessor 10, sondern sie werden vorzugsweise dazu benutzt, die Zykluszeit des Mikroprozessors 10 zu verlängern. Wenn während des Betriebes ein Zugriff zu dem schnellen statischen Steuerspeicher 12 erfolgt, erzeugt das Ausgangssignal der bistabilen Schaltung 90 das Taktsignal G6 und das UND-Glied 126 wird durch das Signal "Schneller Steuerspeicher" vorbereitet, um über das ODER-G: ed 128 ein Eingangssignal an die bistabile Schaltung 80 zu liefern, um das Taktsignal GX zu er zeugen. Das Signal GX wird gebraucht, um das Taktsignal TX für den Mikroprozessor zu erzeugen und das impulsförmige Signal Lade Adressenregister", wie es in der Fig. 3e bei 148 angedeutet ist. Wenn das Signal Schneller Steuerspeicher" nicht aktiv ist, dann wird die bistabile Schaltung 80 auch nicht vorbereitet, aber das UND-Glied 120 gibt ein Eingangssignal an die bistabile Schaltung 92. Das Eingangssignal zu der bistabilen Schaltung 92 verschiebt eine logische Eins durch die bistabilen Schaltungen 94, 96 und 98, deren Ausgangssignal einem UND-Glied 122 zugeführt wird, dessen anderer Eingang das Signal Langsamer Steuerspeicher" ist. Das Ausgangssignal des ODER-Gliedes 128 schaltet die bistabile Schaltung 80 wieder in den aktiven Zustand. Deshalb wird das Ausgaberegister 20 durch die Zeitgebersteuerschaltung 42 während der Taktzeit G6 geladen während der Zugriff zum schnellen Steuerspeicher 12 erfolgt, und das Durchlaufen der logischen Eins durch die Ringschiebeschaltung 28 kehrt zu der bistabilen Schaltung 80 zurück wie es in der Fig. 3c durch den Pfeil 150 angedeutet ist. Das impulsförmige Signal "Lade Ausgaberegister" für den Zugriff zum schnellen Steuerspeicher 12 ist in der Fig. 3e bei 152 angedeutet. Wenn dem UND-Glied 120 das Signal "Langsamer Steuerspeicher" zugeführt wird, dann bewirkt das UND-Glied 120, dass die logische Eins durch die bistabilen Schaltungen 92, 94, 96 und 98 fortgeschaltet wird, um die Impulse D1, D2, D3 und D4 zu erzeugen (vergleiche Pfeil 154 in Fig. 3e) so dass das UND-Glied 122 dann während der Taktzeit D4 vor bzreìtet ist, das impulsförmige Signal Lade Ausgaberegister" bei 156 zu erzeugen (Fig 3e) für einen Zugriff zum langsamen Steuerspeicher 14. Es ist daraus zu ersehen, dass das Ausgangssignal des Adressenregisters 32 bestimmt, wie lang der Zyklus des Mikroprozessors 10 sein soll, weil die Bits höherer Ordnung der Adresse im Adressenregister 32 bezeichnen, ob der nächste Zugriff zur Speicher einheit 12 oder 14 erfolgen soll. Dementsprechend wird das Signal "Langsamer Steuerspeicher" erzeugt oder nicht und entsprechend der Zeitgebersteuerschaltung 42 zugeführt. Das Signal "Langsamer Steuerspeicher" steuert das Durchschalten der bistabilen Schaltung 92, so dass die logische Eins die ganze Ringschiebeschaltung 78 durchlaufen muss, bevor das Taktsignal TX für den Mikroprozessor erzeugt werden kann. Wenn der Zugriff zu einer Speicherstelle der Speichereinheit 14 erfolgt, durchläuft die logische Eins die Ringschiebeschaltung 78 von der bistabilen Schaltung 80 bis zur bistabilen Schaltung 98 und erzeugt so eine Zykluszeit für den Mikroprozessor von 500 nsec. Wenn der Zugriff zu einer Speicherstelle der Speichereinheit 12 erfolgt, dann durchläuft die logische Eins die bistabilen Schaltungen 80, 82, 84, 86 und 88 der Ringschiebeschaltung 78, wodurch eine Zykluszeit von 300 nsec für den Mikroprozessor entsteht. Diese Arbeitsweise kann mit jedem Zyklus des Mikroprozessors 10 geändert werden, wenn Mikroinstruktionen abwechselnd anzeigen, dass der Zugriff zu aufeinanderfolgenden Mikroinstruktionen nacheinander sowohl Oon der Speichereinheit 12 als auch der Einheit 14 erfolgen soll. Die Zykluszeit des Mikroprozessors 10 wird- nicht durch die gerade in Ausführung befindliche Mikroinstruktion bestimmt oder durch die Speicherstelle in einer der Speichereinheiten 12 oder 14, von welcher die Mikroinstruktion geholt worden war, die gerade ausgeführt wird. Die Zykluszeit des Mikroprozessors wird bestimmt durch den Inhalt des Adressenfeldes in der gerade auszuführenden Mikroinstruktion. Dieses Adressenfeld bestimmt die Speicherstelle in einer der Speichereinheiten 12 oder 14 für die nächstfolgende Mikroinstruktion, welche durch den Mikroprozessor 10 auszuführen ist. Weil die Speichereinheit 14 ein dynamischer Steuerspeicher ist, verlangt er periodisch Wiederauffrischen der darin gespeicherten Information. Während des Vorganges der Wiederauffrischung der Speichereinheit 14 muss das Verarbeiten von Mikroinstruktionen durch den Mikroprozessor 10 gesperrt oder unterbrochen werden, wenn der Zugriff zu diesen Mikroinstruktionen von der Speichereinheit 14 erforderlich ist, um die Zerstörung von Information zu vermeiden, die in der Speichereinheit 14 gespeichert ist. Es ist deshalb eine weitere Funktion der Zeitgebersteuerschaltung 42, den Betriebsablauf des Mikroprozessors 10 während eines Wiederauffrischungszyklus der Speichereinheit 14 zu sperren. Fig. 4 zeigt einen Teil der Zeitgebersteuerschaltung 42, welche in Verbindung mit der bistabilen Schaltung 140 (Fig. 2) gebraucht wird, um den Betriebsablauf des Mikroprozessors 10 zu sperren. In der Fig. 4 werden die Taktsignale C1 des datenverarbeitenden Systems den bistabilen Schaltungen 180¯und 182 zugeführt. Das Ausgangssignal der bistabilen Schaltung 180 wird an die bistabile Schaltung 184 gegeben, die als Eingangssignal an ihrem anderen Eingang das Taktsignal C2 des datenverarbeitenden Systems erhält. Das Ausgangssignal der bistabilen Schaltung 182 wird einer bistabilen Schaltung 186 zugeführt, welche an ihrem anderen Eingang das Taktsignal C2 erhält. Die bistabilen Schaltungen 180, 182, 184 und 186 arbeiten als zwei-stufiger Zähler zum Erzeugen von vier Taktsignalen D1, D2, D3 und D4 am Ausgang der UND-Glieder 188, 190, 192 und 194. Die Taktsignale D1 - D4 werden nach anderen Gesichtspunkten für die Arbeitsweise den Mikroprozessors 10 und für Eingabe/Ausgabe- Einrichtungen gebraucht. Die Taktsignale D1 - D4 sind, wie aus der Fig. 6c ersichtlich, etwas längere Taktimpulse als die Taktsignale C1 und C2 (Fig. 6a und 6b) des datenverarbeitenden Systems. Die Taktsignale D1, D2, D3 und D4 sind länger, weil Eingabe/Ausgabe-Kanäle, welche Eingabe/ Ausgabe-Einrichtungen verbinden, nicht so schmale Impulse gebrauchen, wie es die Taktimpulse C1 und C2 sind. Die Taktsignale D1 und D3 werden in Verbindung mit den Schaltkreisen für die Steuerung der Wiederauffrischung der Speichereinheit 14 gebraucht und werden unten in Verbindung mit der Fig. 6 beschrieben. Die Fig. 4 veranschaulicht die Erzeugung der Taktsignale D1 - D4. Das Taktsignal C1 des Systems wird über einem Inverter 196 an jedes der UND-Glieder 188, 190, 192 und 194 gegeben. Das Ausgangssignal der bistabilen Schaltung 180 wird über einen Inverter 198 an die UND-Glieder 188 und 194 gegeben. Das Ausgangs signal der bistabilen Schaltung 182 wird über einen Inverter 200 an die UND-Glieder 188 und 190 gegeben. Das Ausgangssignal der bistabilen Schaltung 180 wird an die UND-Glieder 190 und 192 gegeben. Das Ausgangssignal der bistabilen Schaltung 182 wird an die UND Glieder 192 und 194 gegeben. Die bistabilen Schaltungen 180, 182, 184 und 186 werden auch durch die Zeitgebersteuerschaltung 42 gebraucht, um zwei Taktsignale zu erzeugen, welche an die bistabilen Schaltungen 210 und 212 gegeben werden. Die bistabile Schaltung 210 erzeugt das Signal "Setze Sperre", das eines der Eingangssignale der bistabilen Schaltung 140 (Fig. 2) ist. Die bistabile Schaltung 212 erzeugt das S Jnal ''Gebe Pause" für die Weitergabe an die Speichereinheit 14 über die Signalleitung 62 (Fig. 1). Das Taktsignal für die bistabile Schaltung 210 wird durch die Zusammenarbeit der UND-Glieder 214 und 216 mit dem ODER-Glied 218 erzeugt. Das UND-Glied 214 erhält als Eingangssignale das Ausgangssignal der bistabilen Schaltung 212, das Ausgangssignal der bistabilen Schaltung 180, das Ausgangssignal der bistabilen Schaltung 182 und das Taktsignal C2 des datenverarbeitenden Systems. Das UND-Glied 216 erhält als Eingangssignale das Taktsignal C2, das Ausgangssignal des Inverters 198 und das Ausgangssignal der bistabilen Schaltung 182. Das Taktsignal für die bistabile Schaltung 212 wird durch die Zusammenarbeit der UND-Glieder 220 und 222 mit einem ODER-Glied 224 erzeugt. Das UND-Glied 220 empfängt als Eingangssignale das Ausgangssignal der bistabilen Schaltung 184 das Ausgangssignal der bistabilen Schaltung 186 über einen Inverter 226 und das Taktsignal C2 des datenverarbeitenden Systems. Das UND-Glied 222 empfängt als Eingangssignale das Taktsignal C2, das Ausgangssignal der bistabilen Schaltung 184 und das Ausgangssignal der bistabilen Schaltung 186. Weil die Speichereinheit 14 ein sogenannter dynamischer Speicher ist und eine periodische Wieder auffrischung ihres Inhalts erfordert, kann der Zugriff zu einer ihrer Speicherstellen durch den Mikroprozessor 10 nicht gleichzeitig mit einer Operation der Wiederauffrischung erfolgen. Es ist deshalb notwendig, den Wiederauffrischungszyklus der Speichereinheit 14 gegen den Gebrauch der Speichereinheit 14 durch den Mikroprozessor 10 zu verriegeln. Dieser Verriegelungsmechanismus wird verwirklicht durch die Benutzung der Signale "Erbitte Pause", "Gebe Pause" und "Setze Sperre". Die Speichereinheit 14 sendet das Signal Erbitte Pause" kurz bevor die Zeit abläuft, in der eine Wiederauffrischung der Speichereinheit möglich ist. Das Signal wird an die bistabile Schaltung 210 (Fig. 4) gegeben,welche das Signal quittiert und an die Speichereinheit 14 das Signal "Gebe Pause" gibt, das durch die bistabile Schaltung 212 erzeugt wird. Die Funktion der bistabilen Schaltung 210 besteht darin, die Betriebsweise des Mikroprozessors 10 und das Signal "Erbitte Pause" der Speichereinheit 14 zu synchronisieren. Weil ein Wiederauffrischungszyklus der Speichereinheit 14 und die Ausführung von Mikroinstruktionen durch den Mikroprozessor 10 asynchron zueinander auftreten, ist es notwendig, beide Operationen zu synchronisieren. Dies erfolgt durch den Gebrauch des Taktsignals C2 und der bistabilen Schaltungen 180 und 182 in Verbindung mit den UND Gliedern 214 und 216 und dem ODER-Glied 218 um das Taktsignal für die bistabile Schaltung 210 zu erzeugen. Das Ausgangssignal der bistabilen Schaltung 210 erzeugt das Signal "Setze Sperre", das der bistabilen Schaltung 140 (Fig. 2) zugeführt wird. Das Ausgangssignal der bistabilen Schaltung 212 erzeugt das Quittungssignal "Gebe Pause", das zu der Speichereinheit 14 gesendet wird. Die Erzeugung des Signals "Gebe Pause" zeigt der Speichereinheit 14 an, dass die Synchronisation stattgefunden hat. Das Zeitablaufdiagramm der Fig. 5 mit seinen Zeilen 5a bis 5f veranschaulicht die oben beschriebenen Operationen. Fig. 5a zeigt die Erzeugung des Signals "Erbitte Pause" durch die Speichereinheit 14. Der Pfeil 230 zeigt die Erzeugung des Quittungssignals "Gebe Pause" an die Speichereinheit 14 in der Fig. 5b an. In der Fig. 5c zeigt der Pfeil 232 die Erzeugung des Signals "Setze Sperre" und seine zeitliche Zuord- nung zum Senden des Signals Erbitte Pause". Die Fig. 5d veranschaulicht mögliche Zeitpunkte für die letzte Mikroinstruktion, bevor eine Wiederauffrischung angebahnt wird. Die Arbeit des Mikroprozessors 10 wird dann nach der fertigen Ausführung der laufenden Instruktion aufhören, was in der Fig. 5d durch den Pfeil 234 angedeutet ist. Der Pfeil 236 in der Fig. 5d zeigt die Zeitspanne, in welcher die Operation des Mikroprozessors 10 gesperrt ist für den Zugriff zu Mikroinstruktionen in der Speichereinheit 14. Die Fig. 5e veranschaulicht die Zeit, in der der Mikroprozessor 10 im gesperrten Zustand ist und keinen Zugriff zur Speichereinheit 14 macht. Fig. 5f zeigt den Zyklus, in welchem das Wiederauffrischen der Speichereinheit 14 stattfindet. Der Zyklus der Wiederauffrischung beginnt kurz nachdem das Signal Gebe Pause" an die Speichereinheit 14 gegeben wurde, wie aus dem Vergleich der Figuren 5b und 5f ersichtlich ist. Das Signal "Gebe Pause", wird an die Speicher einheit 14 gesendet unabhängig von dem wirklichen Zeitpunkt, an welchem die Ausführung der Instruktion gesperrt wird, denn der Mikroprozessor 10 braucht auch gerade nicht zu arbeiten. Deshalb kann beispielsweise die bistabile Schaltung 140 nicht gesetzt sein. Nach Beendigung des Wiederauffrischungszyklus schaltet die Speichereinheit 14 das Signal "Erbitte Pause" ab, wie man aus dem Vergleich der Figuren 5a und 5f ersehen kann. Danach wird das Signal Gebe Pause" abgeschaltet (Fig.5b). Das Signal "Setze Sperre" fällt ab (Fig. 5c), um die bistabile Schaltung 140 abzuschalten. Die Ausführung von Mikroinstruktionen wird wieder aufgenommen, wie durch den Pfeil 238 in der Fig. 5c angedeutet ist, welche die zeitlichen Beziehungen zeigt zwischen dem Durchschalten der bistabilen Schaltung 140 für die Sperre und der Ausführung von Mikroinstruktionen in der Fig. 5d. Die Erzeugung des Signals "Setze Sperre" und seine Weitergabe an die bistabile Schaltung 140 (Fig. 2) verhindert das Durchschalten des Taktsignales C2 des datenverarbeitenden Systemes an die bistabilen Schaltungen 80, 84, 88, 92 und 96 durch die Wirkung des UND-Gliedes 100. Das Blockieren des Taktsignales C2 zoEdiesen bistabilen Schaltungen verhindert die Weitergabe der logischen Eins durch die Ringschiebeschaltung 78 über die bistabile Schaltung 82 hinaus und verhindert so die Erzeugung der Taktsignale T3 bis T6- für den Mikroprozessor. Das Taktsignal T2 für den Mikroprozessor wird bei dem UND-Glied 106 durch die bistabile Schaltung 140 für die Sperre über den Inverter 144 unwirksam gemacht. Wie in der Fig. 3f gezeigt, kann das durch die bistabile Schaltung 210 (Fig. 4) erzeugte Signal "Setze Sperre" zu jeder Zeit eines Mikroprozessor zyklus erzeugt werden zwischen den Taktsignalen TX und T6 (Fig. 3d). Das Signal "Setze Sperre" wird jedoch nur quittiert zu Beginn der Taktzeit TX des Mikroprozessors, wie in der Fig.3f durch den Pfeil 250 dargestellt ist, wenn die bistabile Schaltung 140 gesetzt ist. Wenn das Signal ¯Setze Sperre" abfällt, wird die bistabile Schaltung 140 für die Sperre abgeschaltet, wie in der Fig. 3g durch den Pfeil 252 angedeutet ist. Weil der Schaltzustand der bistabilen Schaltung 140 (Fig. 1) zur ersten Taktzeit TX eines jeden Zyklus des Mikroprozessors 10 abgetastet wird, wird der Betriebsablauf des Mikroprozessors immer an der Grenze einer Slikroinstruktion gesperrt, wie in der Fig. 5d dargestellt ist. Wenn die bistabile Schaltung 140 zurückgestellt ist, nimmt der Mikroprozessor 10 seine Arbeitsabläufe an der gleichen Stelle auf, wo er vorher unterbrochen wurde. Die Operation der bistabilen Schaltung 140 für die Sperre erlaubt die fortlaufende Erzeugung der Taktsignale C1 und C2 des datenverarbeitenden Systems ohne Unterbruch, wie aus den Figuren 6a und 6b ersichtlich ist. Fig. 6c veranschaulicht die zeitliche Beziehung der Taktsignale D1, D2, D3 und D4, welche durch die UND-Glieder 188, 190, 192 und 194 der Fig. 4 erzeugt werden. Die Figuren 6d - 6j veranschaulichen die zeitlichen Beziehungen zwischen den Signalen Erbitte Pause", Gebe Pause" und dem Zyklus für die Wiederauffrischung der Speichereinheit 14 zusätzlich zum Durchschalten der bistabilen Schaltung 140. Für die Erklärung der Betriebsabläufe wird gleichzeitig auf die Figuren 3 und 6 Bezug genommen. Wenn die bistabile Schaltung 140 (Fig. 1) gesetzt wurde, wurde die bistabile Schaltung 80 (Fig. 2) durchgeschaltet, um das Taktsignal TX für den Mikroprozessor zu erzeugen, das in der Fig. 3d durch die Bezugszahl 260 bezeichnet ist. Weil die bistabile Schaltung 82 mittels des Taktsignales C1 geschaltet wird und weil die bistabile Schaltung 80 gesetzt ist, wird ebenso die bistabile Schaltung 62 während der Betätigung der bistabilen Schaltung 140 gesetzt. Das Taktsignal T2 für den Mikroprozessor wird während der Betätigung der bistabilen Schaltung 140 für die Sperre nicht erzeugt. Die bistabile Schaltung 82 wird abgeschaltet bei dem UND-Glied 106 durch die bistabile Schaltung 140 der Sperre über den Inverter 144, um die Erzeugung des Taktsignales T2 zu verhindern. Es kann daraus ersehen werden, dass das Setzen der bistabilen Schaltung 140 die Weitergabe von Taktsignalen an die bistabile Schaltung 180 verhindert und so das Verschieben der logischen Eins von der bistabilen Schaltung 82 zur bistabilen Schaltung 84 und zu allen folgenden bistabilen Schaltungen in der Ringschiebeschaltung 78 blockiert. Die bistabilen Schaltungen 80 und 82 werden jedoch gesetzt. Weil die bistabilen Schaltungen 80 und 82 während der Betätigung der bistabilen Schaltung 140 gesetzt werden, wird das Taktsignal TX für den Mikroprozessor einmal zu zwei Taktzeiten anstatt einmal alle sechs Taktzeiten erzeugt, wenn die bistabile Schaltung 140 zurückgestellt ist. Deshalb hat die Ringschiebe schaltung 78 eine Zykluszeit von 100 nsec anstelle der 300 nsec, wenn das Taktsignal TX für den Mikroprozessor einmal alle sechs Taktzeiten erzeugt wird, wenn die bistabile Schaltung 140 zurückgestellt ist. Weil der Zyklus auf eine Laufdauer von 100 nsec ge ändert wird, wenn die bistabile Schaltung 140 eingeschaltet ist, kann der Mikroprozessor 10 mit minimaler Verzögerung wieder beginnen und die Ausführung von Mikroinstruktionen wieder aufnehmen. Durch Aenderung der Wiederholungsfrequenz des Taktsignales TX für den Mikroprozessor, wenn der Mikroprozessor 10 einmal angehalten wurde, kann die Abwesenheit der Betriebsbedingung, welche das Setzen der bistabilen Schaltung 140 für die Sperre verursachte, schnell erkannt werden, damit die Operationen des Mikroprozessors 10 wieder aufgenommen werden können. Wie aus der Fig. 6 ersichtlich ist, erzeugt die Hinterflanke des Impulses D1 (Fig. 6c) das Signal "Erbitte Pause", was durch den Pfeil 270 dargestellt ist. Das Vorliegen des Signales "Erbitte Pause" gemeinsam mit dem Impuls D4 (Fig. 6c) und eines Taktsignales C2 des datenverarbeitenden Systemes (Fig. 6a) erzeugt das Signal "Setze Sperre, dargestellt durch de;LPfeil 274. Das Signal "Gebe Pause" wird von dem Taktsignal des datenverarbeitenden Systems (Fig.6d) erzeugt und wird in der Fig. 6f durch den Pfeil 276 angezeigt. Der Zyklus für die Wiederauffrischung beginnt, wie in der Fig. 6g durch den Pfeil 278 angezeigt, kurz nachdem die letzte langsame Mikroinstruktion ausgeführt wurde, was in der Fig. 6h dargestellt ist. Während des Zyklus für die Wiederauffrischung (vgl. Fig. 6g) wird der Zugriff zu schnellen ;1ikro- instruktionen erlaubt, wie in der Fig. 6h während des Zeitraumes dargestellt ist, in welchem die bistabile Schaltung 140 gesetzt ist (Fig. 6i). Bei dem UND-Glied 142 wird durch das Signal "Langsamer Steuerspeicher" ermöglicht, dass die bistabile Schaltung 140 für die Sperre wirksam wird, um die Taktsignale T2 - T6 für den Mikroprozessor nicht weiter zu schalten. Wenn Zugriff zum schnellen Steuerspeicher erfolgt, werden die Taktsignale nicht weiter geschaltet. Die Fig. 6j veranschaulicht den Impuls für das letzte Signal "Wahl langsamer Steuerspeicher" vor dem Wiederauffrischen und während der Ausführung der letzten Mikroinstruktion. Nachdem die Wiederauffrischung beendet ist, wird das Signal Erbitte Pause" abgeschaltet, wie es in der Fig. 6d durch den Pfeil 280 bezeichnet wird. Während des Auftretens eines Taktsignales C2 (Fig. 6a) und dem nächsten Taktsignal D3 (Fig. 6c), wird die bistabile Schaltung 140 abgeschaltet, wie in der Fig. 6e durch den Pfeil 282 angedeutet ist. Beim nächsten Taktsignal C1 des datenverarbeitenden Systems (Fig. 6b), das dem Taktsignal D3 folgt, wird das Signal Gebe Pause" abgeschaltet wie in der Fig. 6f durch den Pfeil 284 bezeichnet ist. Das Abschalten des Signales "Setze Sperre" und das Zurückstellen der bistabilen Schaltung 140 (Fig. 6i) erlaubt dem Mikroprozessor 10, erneut Mikroinstruktionen von der Speichereinheit 14 zu holen, wie in der Fig. 6h dargestellt ist. Wie in den Figuren 5d und 6h dargestellt ist, kann der Mikroprozessor 10 während eines Zyklus für die Wiederauffrischung der Speichereinheit 14 fortfahren, Mikroinstruktionen auszuführen, die von der Speichereinheit 12 geholt wurden. Das ist möglich durch die Arbeitsweise des Signales "Wahl schneller Steuerspeicher", das während eines Zyklus für die Wiederauffrischung erzeugt wurde. Die Einrichtung nach der Erfindung verstellt automatisch die Zykluszeit eines Mikroprozessors, um sie an die Arbeitsgeschwindigkeit eines Steuerspeichers anzupassen, zu dem gerade der Zugriff erfolgt. Die Ausführung von Mikroinstruktionen wird zeitweilig unterbrochen, wenn der Zugriff zu einem langsamen Steuerspeicher erfolgt, der ein sogenannter dynamischer Speicher ist und periodisch eines Zyklus für die Wiederauffrischung seines Speicherinhaltes bedarf. Die Einrichtung erlaubt auch den Mikroprozessor auf eine asynchrone Anforderung des langsamen Steuerspeichers zu reagieren und erlaubt gleichzeitig dem Hauptspeicher dem Kanal und anderen Einheiten, welche mit dem Mikroprozessor verbunden sind, ihre Arbeitsabläufe fortzuführen, während die Ausführung von Mikroinstruktionen vom langsamen Steuerspeicher gesperrt ist, weil gerade ein Zyklus für die Wiederauffrischung des langsamen Steuerspeichers stattfindet.

Claims: Patentansprüche 1. Einrichtung zur Steuerung der Zykluszeit für einen Mikroprozessor mit Steuerspeichern unterschiedlicher Verarbeitungsgeschwindigkeit in einem datenverarbeitenden System, dadurch gekennzeichnet, dass der Mikroprozessor (10) mit mindestens einem schnellen statischen Steuerspeicher (12) und mit mindestens einem langsamen dynamischen Steuerspeicher (14), der periodisch einer Wiederauffrischung seines Speicherinhaltes bedarf, verbunden ist, welche Steuerspeicher Mikroinstruktionen zum Steuern des Mikroprozessors enthalten, dass ein für die Steuerspeicher (12, 14) gemeinsames Steuerspeicher-Adressenregister (32) vorgesehen ist, dass ein für die Steuerspeicher (12, 14) gemeinsames Steuerspeicher Ausgaberegister (20) vorgesehen ist, und dass eine Zeitgeberschaltung (42) vorgesehen ist, die mittels logischer Schalteinrichtungen der Verarbeitungsgeschwindigkeit desjenigen Steuerspeichers, zu dem der nächste Zugriff erfolgt, angepasste Zeitgebersignale und Steuersignale erzeugt. 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Zeitgebersteuerschaltung (42) eine Ringschiebeschaltung (78) aus bistabilen Kippgliedern (80 bis 98) mit zugeordneten Schalteinrichtungen zum Durchschalten der Taktimpulse enthält, die Zeitgebersignale zur Steuerung der Steuerspeicher (12, 14) für den Mikroprozessor (10) entweder in einer verkürzten Folge für den schnellen statischen Steuerspeicher (12) oder in einer verlängerten Folge für den langsamen dynamischen Steuerspeicher (14) ausgibt, wobei im ersten Falle nur ein Teil der Ringschiebeschaltung (78) zyklisch durchlaufen wird und im zweiten Falle die ganze Ringschiebeschaltung (78) zyklisch durchlaufen wird. 3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass dem Steuerspeicher-Adressenregister (32) eine Decodierschaltung (38) zugeordnet ist, welche die Bits höchster Ordnung des Adressenfeldes für die Anzeige, ob der nächste Speicherzugriff zu dem schnellen (12) oder dem langsamen (14) Steuerspeicher zu erfolgen hat, decodiert und der Zeitgebersteuerschaltung (42) meldet. 4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass in der Zeitgebersteuerschaltung (42) eine bistabile Kippschaltung (140) zum zeitweisen Sperren des Verkehrs mit dem Mikroprozessor (10) vorgesehen ist, die dem langsamen dynamischen Steuerspeicher (14) die ungestörte Durchführung eines Zyklus für die Wiederauffrischung des Speicherinhaltes ermöglicht.

Inventors: BERGLUND, NEIL CLAIR, BURCHFIELD JR., JOHN ROLAND
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION
Application year: 1979
Main classification: G06F9
IPC codes: G06F9, G11C11, G06F12