REGENERATION CIRCUIT FOR AN ISOCHRONOUS DATA SIGNAL

Abstract: 1. A circuit arrangement (8) for regenerating an isochronous data signal which consists of data (Fig. 3, signal a) and data timing (Fig. 3, signal b) having the timing frequency fD and which is scanned in a transmitter by a scanning signal (Fig. 3, signal c) which is plesichronous for same and which has a higher timing frequency fA , is transmitted by way of a line (4) as a sequence of scanning elements (Fig. 3, signal d) with this frequency (fA ) and is received by a receiver (5), in which respect this receiver has the following units : - a regenerator circuit for regenerating the scanning elements (Fig. 3, signal f), - a detector for determining data transitions of the scanning elements (Fig. 3, signal h), - a regenerator for the data timing (Fig. 3, signal g) ; and in which respect the circuit arrangement (8) which is connected to the receiver (5) has the following units : - a frequency generator circuit consisting of a controllable oscillator (14) for generating a timing signal having the timing frequency f1 of a first divider (15) with a constant ratio of division for generating a first timing signal (Fig. 3, signal i) having the timing frequency f2 , and of a second divider (16) with a controllable ratio of division for generating a second timing signal (Fig. 3, signal k) having the timing frequency f3 , in which respect the timing frequency f2 corresponds to the higher timing frequency fA and the timing frequency f3 corresponds to the timing frequency fD and in which respect the timing frequency f1 corresponds to the least common multiple of the data timing frequency (fD ) and of the frequency (fA ) of the scanning signal, as well as of a first phase comparator (13) for comparing the data timing (Fig. 3, singal g) with the first timing signal (Fig. 3, signal i) for generating a control singal for the oscillator (14), - a control input (21) of the second divider (16) for the input of control signals, by reason of which individual timing segments of the second timing signal having the frequency f3 are in each case variable in length by a fixed amount, - an output circuit (28) in which the second timing signal scans the regenerated scanning elements (Fig. 3, signal f) and at the output (9) of which (28), upon correct scanning phase relationship, the regenerated data signal is tappable ; characterised - by a scanner (22) which is connected to the outputs of the dividers (15, 16) and which scans the second timing signal (Fig. 3, signal k) in relation to the first timing signal (Fig. 3, signal i), whereby there ensues at its output (23) a master signal (Fig. 3, signal m), flanks of which designate the points in time at which data transitions of the scanning elements are to be expected, - by a second phase comparator (25), a first input (23) of which is connected to the scanner (22), a second input (11) of which is connected to the detector for determining the data transitions of the scanning elements, and the output (20) of which is connected to at least one control input (21) of the second divider (16), and which within a predetermined phase region constantly checks whether the data transitions of the scanning elements (Fig. 3, signal k) occur in-phase with the master signal flanks (Fig. 3, signal m) and which, upon each phase deviation, delivers a control signal to the second divider (16).

Description: Schaltungsanordnung zum Regenerieren eines isochronen Datensignals Die Erfindung betrifft eine Schaltungsanordnung zum Regenerieren eines aus Daten und Datentakt bestehenden isochronen Datensignals, welches Datensignal in einem Sender durch ein plesiochrones Abtastsignal höherer Frequenz abgetastet, über eine Leistung als Folge von Abtastelementen übertragen und von einem Empfänger empfangen wurde, wobei der Empfänger Regeneratorkreise zum Regenerieren der höheren Frequenz und der Folge von Abtastelementen und einen Detektor zur Feststellung von Datenübergängen aufweist, und wobei die Schaltungsanordnung einen Regenerator für den Datentakt, einen Pha senregelkreis zur Einstellung der richtigen Abtastphasenlage und einen Abtaster zur Abtastung der Folge von Abtastelementen mittels des phasenrichtigen Datentaktes aufweist. Zum Regenerieren eines übertragenen Datensignals ist stets eine Taktregeneration notwendig. Daher ist die Aufgabenstellung der Taktregeneration digitaler Zeichenelemente oder eines Datensignals aus der Literatur bekannt. Hierzu sei beispielsweise auf die Schweizerische Patentschrift Nr. 604 440 verwiesen. Zum Regenerieren übertragener Datensignale gehört weiter die phasenrichtige-Abtastung des übertragenen Signals durch das regenerierte Taktsignal. Zur Einregelung der richtigen Abtastphase dient eine Phasenregelschal- tung. Aus IEEE Transactions on Communications, Vol. Com-26, No. 1, January 1978, Seite 35 - 45 ist ein digitaler Phasenregelkreis bekannt, der für eine derartige Einregelung der Abtastphase verwendbar wäre. Er besteht aus einem Oszillator, einem variablen Teiler, einem Phasenvergleicher, einem digitalen Sequenz filter und einer Rückkopplung vom Phasenvergleicher über das Filter zum variablen Teiler. Der Phasenvergleicher vergleicht ständig die Phase eines externen Eingangssignals mit den Phasensignalen am Ausgang des variablen Teilers. Wird hierbei eine Phasenverschiebung festgestellt, so erfolgt über die Rückkopplung ein Steuerbefehl an den variablen Teiler, einmalig sein Teilungsverhältnis zu ändern. Hierdurch wird die Phase des Teilerausgangssignals schrittweise so lange geändert, bis der Phasenvergleicher keine Phasenverschiebung mehr feststellt. Das digitale Sequenzfilter dient als Puffer, indem es nur periodisch auftretende Phasenabweichungssignale durchlässt und vereinzelte Signale nicht weiterleitet. Hierdurch wird der Einfluss vereinzelter Fehlentscheide des Phasenvergleichers auf die Phasenlage des Ausgangssignals reduziert. Wird ein Datensignal durch ein Abtastsignal abgetastet, dessen Frequenz in keinem ganzzahligen Verhältnis zur Frequenz des Datensignals steht, so bildet sich ein Abtastmuster. Dieses Abtastmuster ist Ausdruck dafür, dass die Signalelemente des Datensignals in periodischer Folge durch eine variable Anzahl gleichwertiger Signalelemente des Abtastsignals dargestellt werden. Wird ein abgetastetes, isochrones Datensignal über eine Leitung übertragen, so besteht beim Empfänger die Aufgabe, aus den ungleich langen Folgen von Signalelementen gleicher Wertigkeit den Datentakt und die Daten als solche wieder zu regenerieren. Die Schaltungsanordnung, die diese Aufgabe erfüllt, ist gekennzeichnet durch einen Frequenzerzeugerkreis zur Erzeugung einer ersten Frequenz, die einem gemeinsamen Vielfachen der Datentaktfrequenz und der Frequenz des Abtastsignals entspricht, bestehend aus den in Art einer Phasenresteuerbarer gelschaltung ringförmig zusammengeschalteten EinheitenYOszillator, erster Teiler und erster Phasenvergleicher, wobei das Teilungsverhältnis des ersten Teilers konstant und so gewählt ist, dass sein Ausgangssignal eine Taktfrequenz gleich der Frequenz des Abtastsignals aufweist, durch einen mit dem Ausgang des Oszillators und wenigstens einer Steuerleitung verbundenen zweiten Teiler, dessen Teilungsverhältnis in Abhängigkeit von Steuersignalen auf der Steuerleitung variabel ist derart, dass am Teilerausgang bei fehlendem Steuersignal ein Teilersignal entsteht, dessen Taktfrequenz gleich ist der Datentaktfrequenz und dass sich beim Vorliegen eines Steuersignales das Teilungsverhältnis jeweils einmalig um einen festen Betrag ändert, durch einen mit den Ausgängen der Teiler verbundenen ersten Abtaster, der das Ausgangssignal des zweiten Teilers durch das Ausgangssignal des ersten Teilers abtastet, wodurch sich an seinem Ausgang ein Mustersignal ergibt, dessen eine Flanken die Zeitpunkte bezeichnen, zu denen Datenübergänge zu erwarten sind und durch einen zweiten Phasenvergleicher, dessen zwei Eingänge mit dem Abtaster und dem Ausgang des Detektors zur Feststellung von Datenübergängen verbunden sind und dessen Ausgang an die Steuerleitung angeschlossen ist, und der innerhalb eines vorbestimmten Phasenbereichs ständig untersucht, ob eine Phasenverschiebung zwischen einer Mustersignalflanke und einem Datenübergang auftritt und beim Auftreten einer Phasenverschiebung ein Steuersignal auf die Steuerleitung abgibt. Die genannte Schaltungsanordnung arbeitet digital. Hierdurch ergibt sich eine äusserst einfache und störungssichere Regelcharakteristik. Im folgenden wird die Erfindung anhand von drei Figuren beispielsweise näher beschrieben. Es zeigen: Fig. t Einfaches Blockschaltbild einer Uebertragungs einrichtung Fig. 2 Schaltungsanordnung zum Regenerieren des Datentaktes und des Datensignals Fig. 3 Zeitdiagramme von Signalen, die in Fig. 1 und Fig. 2 auftreten. Fig. 1 zeigt ein einfaches Blockschaltbild einer Uebertragungseinrichtung. 1 ist ein Sender mit drei Eingängen 2.1, 2.2, 3 und einem Ausgang, der mit einer Uebertragungsleitung 4 verbunden ist. Ueber die Eingänge 2 werden isochrone Datensignale einer Taktfrequenz fD, beispielsweise der Frequenz 9,6 kBit/s, sowie der zugehörige Datentakt von 9,6 kHz eingegeben. Ueber den dritten Eingang 3 erfolgt die Eingabe eines Abtastsignals. Dieses weist eine zweite, höhere Taktfrequenz fA auf und dient zur Abtastung des Datensignals von Leitung 2.1. Die zweite Frequenz fA sei beispielsweise 32 kHz und 3 fA sei plesiochron zu 10 In Fig. 3a ist als Beispiel eine Bitfolge 10011100 des Datensignals in Ziffern und als Diagramm dargestellt (Zeitskala t von links nach rechts). Zugehörig hierzu ist der Datentakt fD entsprechend Fig. 3b mit konstanten Grundlängen 1/fD. Fig. 3c zeigt das Abtastsignal der Frequenz 9 Die durch die Abtastung im Sender 1 entstehende Folge von Abtastelementen der kürzeren Grundlänge i/ gibt Fig. 3d wieder. Die Ziffern veranschaulichen, dass sich durch die Abtastung mit der Frequenz fA, die kein ganzzahliges Vielfaches der Frequenz D ist, ein periodisches Abtastmuster ergibt, indem abwechselnd eine unterschiedliche Zahl von Abtastelementen der Grundlänge /fA einem Signalelement der Grundlänge 1 des Datensignals entspricht. Im gewählten Beispiel zeigt das Abtastmuster die Folge 3-3-4.- Die Folge der Abtastelemente (Fig. 3d) wird vom Sender 1 auf die Uebertragungsleitung 4 ausgegeben. Diese Leitung kann beliebig ausgebildet sein. Sie kann die Datenelemente und den Datentakt auf einer gemeinsamen Ader oder auf getrennten Adern übertragen. Der Empfänger 5 empfängt die Signale und regeneriert mittels eines bekannten ersten Regelkreises die Uebertragungstaktfrequenz (Fig. 3g), die identisch ist mit der Abtastfrequenz fA, und die Folge der übertragenen Abtastelemente (Fig. 3f). Weiter stellt der Empfänger 5 fest, wann Datenübergänge in der übertragenen Folge auftreten (Fig. 3h). Diese Wechsel entsprechen den Flanken des Datensignals von Fig. 3a. In den Fig. 3f, 3g und 3h sind diese vom Empfänger 5 ermittelten Signale dargestellt. Die detektierten Datenübergänge haben Abstände, die bei fehlerfreier Uebertragung dem Abtastmuster entsprechende Kombinationen von 3 und 4 Grundlängen 1/fA der Abtastfrequenz entsprechen, nämlich 3, 4, 6, 7, 10, 13 usw. Grundlängen. Zur Wiederherstellung des isochronen Datensignals besteht nun die Aufgabe, diese variierende, dem Abtastmuster und dem Datensignal entsprechende Datenfolge (Fig. 3h) in eine Folge umzuwandeln, bei der die Flankenabstände ganzzahlige Vielfache der Grundlänge 1/fD des Datensignals sind. Dies bedeutet die Regenerierung des isochronen Datentaktes D Erschwert wird diese Aufgabe dadurch, dass die Regeneration des Datensignals auch dann gewährleistet sein muss, wenn das Abtastmuster durch Synchronisationsfehler (Bitslips) oder durch Uebertragungsfehler vereinzelt gestört wird. Synchronisationsfehler entsprechen Einschiebungen oder Auslassungen einer Grundlänge und verlängern oder verkürzen damit die Uebertragungsfolge um eine Grundlänge. Dies wird beispielsweise in Fig. 3f durch einen Pfeil und durch Auslassung einer Grundlänge 1/fA angedeutet. 8 ist eine Schaltungsanordnung, die die oben erwähnte Aufgabe löst unter Verwendung der über die Leitungen 6, 7 und 11 ankommenden regenerierten Taktfrequenz fA, der Folge der regenerierten, übertragenen Abtastelemente und der ermittelten Datenübergänge dieser Folge. Die Schaltungsanordnung 8 besitzt zwei Ausgänge 9 und 10, an denen das regenerierte, isochrone Datensignal und dessen Datentakt fD abgreifbar sind. Fig. 2 zeigt die Schaltungsanordnung 8 zum Regenerieren des Datentaktes fD und des Datensignals. Entsprechend Fig. 1 wird über die Leitung 6 die Taktfrequenz A eingegeben, über die Leitung 7 die Folge der Abtastelemente und über die Leitung 11 die Datenübergänge. 13 ist ein Phasenvergleicher, 14 ein steuerbarer Oszillator und 15 ein erster Teiler. Diese drei Einheiten bilden zusammen in Art eines Phasenregelkreises (Phase-locked-loop) einen Frequenzerzeugerkreis. Ueber die Leitung 6 wird dem Phasenvergleicher die Taktfrequenz f eingegeben. Der Oszillator 14 schwingt, geregelt durch die vom Phasenvergleicher abgegebene Spannung, mit einer Frequenz fl, die beispielsweise um den Faktor 3 höher ist als die Frequenz f . Am Ausgang 18 des ersten Teilers 15 ergibt sich bei einem Teilungsverhältnis entsprechend dem vorerwähnten Faktor 3 ein Signal mit der Frequenz f2, die gleich ist der Frequenz A Der Ausgang des Oszillators 14 ist weiter mit einem zweiten Teiler 16 verbunden, dessen Teilungsverhältnis so gewählt ist, dass an seinem Ausgang 17 ein Signal mit der Frequenz f3 entsteht, die gleich ist der Datentaktfrequenz fD. Die Frequenz fl ist damit ein gemeinsames Vielfaches der Frequenzen fA und 9 bzw. f2 und f3 Ist f1 das kleinste gemeinsame Vielfache, so ergibt sich fl = 96 kHz für die beispielsweise gewählten Frequenzen D = 9,6 kHz und fA = 32 kHz. Der zweite Teiler 16 besitzt ein variables Teilungsverhältnis, das durch Steuersignale einer mit ihm verbundenen Steuerleitung 20, 21 beeinflussbar ist. Im allgemeinen beträgt das Teilungsverhältnis 1 : n. Durch ein Signal auf Leitung 20, 21 kann dieses Normteilungsverhältnis jedoch einmalig um einen festen Betrag, beispielsweise um 1 erhöht oder erniedrigt werden. Mit anderen Worten bedeutet dies, dass der im Teiler 16 enthaltene Zähler, ausgelöst durch ein Steuersignal, einmalig statt bis zu einem Endzählwert n entweder bis (n+l) oder nur bis (n-t) zählt. Die Ausgänge 18 und 17 der beiden Teiler 15 und 16 sind mit einem Abtaster 22 verbunden. Dieser Abtaster tastet das Ausgangssignal des zweiten Teilers 16 (Fig. 3k) durch das Ausgangssignal des ersten Teilers 15 (Fig. 3i) ab. Dieser Vorgang ist ähnlich dem Abtasten des Datensignals im Sender 1. Am Ausgang 23 der Abtasteinheit 22 entsteht ein Mustersignal (Fig. 3m). Die einen Flanken des Mustersignals, beispielsweise die positiven Flanken, haben periodisch wechselnde Abstände, die einer unterschiedlichen Zahl von Grundlängen 11f2 bzw. 1/fA entsprechen. Mit den gewählten Frequenzen entspricht dies einem Abtastmuster 3-3-4. Damit entsprechen die positiven Flanken des Mustersignals den Flanken des Abtastmusters, welches durch den Sender 1 erzeugt wird. Fig. 3m zeigt das Mustersignal auf Leitung 23. Die positiven Flanken des Mustersignals geben die Zeitpunkte an, zu denen Datenübergänge auf Leitung 11 zu erwarten sind. 25 ist ein zweiter Phasenvergleicher, dessen Eingänge mit den Leitungen 11 und 23 verbunden sind. Der Phasenvergleicher 25 entscheidet jeweils innerhalb eines vorgegebenen Vergleichsintervalles, ob ein Datenübergang vor oder nach einer positiven Flanke des Mustersignals oder gleichzeitig mit dieser erscheint. Ueber die Steuerleitungen 20, 21 wird bei Nicht Gleichzeitigkeit an den variablen Teiler 16 ein Steuersignal abgegeben, welches das Teilungsverhältnis des Teilers 16 in der besprochenen Weise einmalig verändert. Tritt auf Leitung 11 innerhalb des Vergleichsintervalls kein Datenübergang auf, so erscheint auf den Leitungen 20, 21 kein Steuersignal. Die Schaltungsanordnung 8 arbeitet als Regenerator des Datensignals und als digitaler Phasenregler. Durch den Oszillator 14, die Teiler 15 und 16 sowie den Abtaster 22 wird ein Mustersignal erzeugt, dessen positive Flanken Abstände aufweisen, die dem Abtastmuster beim Sender t entsprechen. Durch den Phasenvergleich im Phasenvergleicher 25 ergeben sich Steuersignale,die jeweils durch einmalige Aenderung des Teilungsver hältnisses im Teiler 16 Phasenverschiebungen der positiven Flanken des Mustersignals in Schritten von 1/fl bewirken. Die schrittweisen Phasenverschiebungen wiederholen sich solange, bis die Datenübergänge von Leitung 11 stets gleichzeitig mit den positiven Flanken von Leitung 23 auftreten. Dies ist der gewünschte, eingeregelte Zustand. Tritt während der Uebertragung durch einen Synchronisationsfehler (Bitslip) eine Bitverschiebung auf, so macht sich das dadurch bemerkbar, dass der Phasenvergleicher 25 regelmässig wiederholt eine Phasenabweichung in einer Richtung feststellt. Ein digitales Sequenzfilter 27, das in die Steuerleitung 20, 21 eingefügt ist, unterscheidet Steuersignale, die durch vereinzelte fehlerhafte Datenübergänge hervorgerufen werden, von regelmässig wiederholten Steuersignalen, die aufgrundPeiner Bitverschiebung entstehen. Hierzu prüft das Filter, ob während eines vorbestimmten Zeitintervalls mehrere oder nur ein Steuersignal über die Leitung 20 ankommt. Wenn auf Leitung 20 regelmässig Steuersignale gleicher Sorte auftreten, so gibt das Filter 27 diese auf die Leistung 21 aus. Vereinzelte Steuersignale dagegen werden nicht weitergegeben. Dies bringt den Vorteil, dass nicht jede Abweichung sofort zu einer Regelbewegung führt. Hierdurch wird der Einfluss von Uebertragungsfehlern wirksam unterdrückt. Fig. 3 zeigt ein Beispiel für den Regelvorgang. Zu dem durch einen Pfeil in Fig. 3f gegebenen Zeitpunkt wird in der Folge der übertragenen Abtastelemente ein Element ausgelassen. Hierdurch verschiebt sich jeder nachfolgende Datenübergang um eine Grundlänge 1/fA . Im Beispiel der Fig. 3f ergeben sich somit folgende Abstände zwischen den Datenübergängen (von links nach rechts): 3, 7, 9, 6 usw. Grundlängen l/fA. . Im eingeregelten Zustand treten die positiven Flanken des Mustersignals (Fig. 3m) stets gleichzeitig mit den Bitwertigkeitswechseln (Fig. 3h) auf. Dies wird in Fig. 3n durch einfache Pfeile dargestellt. Nach der Auslassung des Abtastelements erscheint der nächste Datenübergang zeitlich vor dem zugehörigen Flankensignal. Dies wird als Phasenabweichung erkannt und in Fig. 3n durch einen Doppelpfeil dargestellt. Die Phasenabweichung löst in der beschriebenen Weise ein Steuersignal auf der Leitung 20, 21 aus (das Filter 27 wird im Moment nicht berücksichtigt). Im Zähler 16 wird hierdurch das Teilungsverhältnis verändert, wodurch ein Flankenabstand des Ausgangssignals des zweiten Teilers 16 um l/fl verkürzt wird. Dies ist in Fig.3k durch einen waagrechten Pfeil angedeutet. Durch die beschriebene Aenderung des Signals auf Leitung 17 ergibt sich im Mustersignal auf Leitung 23 ein Sprung des Abtastmusters 3-3-4. Im zeitlichen Verlauf der Phasenwiedereinregelung wechseln zeitgleiches und zeitverschiedenes Auftreten von Datenübergängen und Mustersignal-Flanken ab. Jedes zeitverschiedene Auftreten führt zu einem weiteren Regelschritt, wodurch schliesslich wiederum ein eingeregelter, phasenrichtiger Zustand erreicht wird. Wie beschrieben dienen zwei unterschiedliche Steuersignale zur Veränderung des Teilungsverhältnisses von Teiler 16. Das eine Steuersignal erhöht und das andere Steuersignal erniedrigt das Teilungsverhältnis l:n. Hierdurch ergibt sich ein Regelvorgang, der nach einer Elementauslassung oder -einschiebung in drei Einzelschritten die richtige Phasenlage wieder herstellt. Jeder Einzelschritt wird dabei ausgelöst durch einen Datenübergang. Hierdurch hängt die Dauer eines vollständigen Regelvorganges von der Häufigkeit der Datenübergänge ab. Varianten der Schaltungsanordnung können darin bestehen, dass für jedes Steuersignal das Teilungsverhältnis um mehr als 1, beispielsweise um den Wert 3 von n auf n-3 bzw. n+3 geändert wird. Hierdurch verändert sich die Regelgeschwindigkeit. Eine andere Variante besteht darin, dass grundsätzlich nur nach einer Seite geregelt wird. Aufgrund der Periodizität des Abtastmusters 3-3-4 ist es möglich, das Teilungsverhältnis ständig in der gleichen Richtung zu verändern und bei genügend häufiger Wiederholung so die richtige Phasenlage wieder zu erreichen. Während des Regelprozesses treten hierbei allerdings Fehler im regenerierten Datensignal auf,was eigentlich vermieden werden sollte. Statt der seriellen Steuerleitungen 20, 21, auf der zwei verschiedene Steuersignale verwendet werden, können natürlich auch zwei getrennte Steuerleitungen vorgesehen werden, die den zwei Sorten Steuersignalen zugeordnet sind. Das digitale Sequenzfilter 27 ist in einer bevorzugten Ausführung ein Schieberegister, dessen Inhalt durch jedes Steuersignal auf Leitung 20 weitergeschoben wird und das in regelmässigen Abständen oder nach jeder ausgeführten Korrektur in die Grundstellung zurückgestellt wird. Es gibt nur dann Signale auf die Leitung 21 aus > wenn zwischen zwei Rückstellungen eine den Registerplätzen entsprechende Anzahl Steuersignale einer Sorte ankommt oder beim Auftreten beider Sorten entsprechend überwiegt. Statt der genannten Rückstellung in regelmässigen Abständen kann in Perioden phasenrichtigen Arbeitens das Schieberegister auch schrittweise in die Rückstell-Stellung zurück gebracht werden. Die Schaltungsanqrdnung 8 ist in der Lage, auch dann einwandfrei zu arbeiten, wenn das Datensignal eine Taktfrequenz f'D aufweist, die um den Faktor 2 oder 4 oder 8 usw. gegenüber der Taktfrequenz fD verringert ist. Für diese neuen langsameren Taktfrequenzen D' und die unveränderte Abtastfrequenz 9 ist ebenfalls ein gemeinsames Vielfaches. Die Abtasteinheit 22 erzeugt in diesen Fällen ein unverändertes Abtastmuster 3-3-4, welches nun nicht mehr mit dem vom Sender 1 erzeugten Abtastmuster übereinstimmt. Da jedoch jeder zweiten (bzw. vierten usw.) positiven Flanke des Mustersignals im ungestörten Fall jeweils kein Datenübergang entspricht, und da dies jeweils zu keinem Steuersignal führt, ergibt sich eine Wirkung, als ob nur jede zweite (vierte usw.) Mustersignal-Flanke erzeugt wird Dies entspricht dann einem Abtastmuster 6-7-7 (bzw. 13-13-14 usw.), wie es beim entsprechenden Abtastvorgang im weder 1 erzeugt wird. Zum Regenerieren des Datensignals dient die Einheit 28. Diese Etr-eit ist ein Flip-Flop, dessen D-Eingang mit der Leitung 7 und dessen Takt-Eingang mit der Leitung 17 verbunden ist. Ueber den Takt-Eingang erfolgt damit periodisch mit der Frequenz f3 die Abtastung der regenerierten Folge von Abtastelementen. Im eingeregelten Zustand liegt die Abtastphase so, dass unabhängig vom Abtastmuster und der Reihenfolge der Abtastelemente jeweils Abtastwerte erhalten werden, die den Werten des Datensignals beim Sender 1 entsprechen. Tritt durch einen Synchronisationsfehler (Bitslip) eine Bitverschiebung auf, so ergibt sich hierdurch eine Phasenverschiebung zwischen den Mustersignal-Flanken und den Daten bergärer. Hierdurch kommt die relative Abtastphase beim gewählten Bestie'-. in einen kritischen Abtastbereich. Es treten be der Abtastung zwar keine Fehler auf, jedoch würde ein zweiter Synchronisationsfehler zu einem fehlerhaften Daten signal führen, werir zwischenzeitlich nicht die Soll-Phasenlage wieder eingeregelt würde. Das abgetastete Signal erscheint als neues Datensignal auf Leitung 9. Der dazu gehörige Datentakt kann Leitung 10 entnommen werden, die den Ausgang der Leitung 17 darstellt. Die genaue Beschreibung der technischen Ausgestaltung der Einheiten 22 und 25 erübrigt sich. Diese Einheiten sind im wesentlichen D-Flip-Flops, deren Beschaltung aus der Literatur bekannt ist. Die Schaltungsanordnung arbeitet bis auf den Oszillator 14 und dessen nicht gezeigte Ansteuerung rein digital. Sie ist mit einfachen, kommerziell erhältlichen Bausteinen aufbaubar und bedarf keiner Justierarbeit. Sie ist unempfindlich gegen vereinzelte Störungen, regelt vereinzelte Synchronisationsfehler verhältnismässig schnell aus und verharrt im störungsfreien Fall konstant in der Einregelphase. Hiermit erfüllt sie alle Forderungen, die entsprechend der Beschreibungseinleitung an die Schaltungsanordnung gestellt werden.

Claims: Patentansprüche 1. Schaltungsanordnung zum Regenerieren eines aus Daten und Datentakt bestehenden isochronen Datensignals, welches Datensignal in einem Sender durch ein plesiochrones Abtastsignal höherer Frequenz abgetastet, über eine Leitung als Folge von Abtastelementen übertragen und von einem Empfänger empfangen wurde, wobei der Empfänger Regeneratorkreise zum Regenerieren der höheren Frequenz und der Folge von Abtastelementen und einen Detektor zur Feststellung von Datenübergängen aufweist, und wobei die Schaltungsanordnung einen Regenerator für den Datentakt, einen Phasenregelkreis zur Einstellung der richtigen Abtastphasenlage und einen Abtaster zur Abtastung der Folge von Abtastelementen mittels des phasenrichtigen Datentaktes aufweist, gekennzeichnet - durch einen Frequenzerzeugerkreis zur Erzeugung einer ersten Frequenz (kl), die einem gemeinsamen Vielfachen der Datentaktfrequenz (fD) und der Frequenz (fA) des Abtastsignals entspricht, bestehend aus den in Art einer Phasenregelsohaltung ringförmig zusammengeschalteten Einheiten steuerbarer Oszillator (l4),erster Teiler (15) und erster Phasenvergleicher (13), wobei das Teilungsverhältnis des ersten Teilers (15) konstant und so gewählt ist, dass sein Ausgangssignal eine Taktfrequenz (f2) gleich der Frequenz (fA) des Abtastsignals aufweist, - durch einen mit dem Ausgang des Oszillators (14) und wenigstens einer Steuerleitung (20; 21) verbundenen zweiten Teiler (16), dessen Teilungsverhältnis in Abhängigkeit von Steuersignalen auf der Steuerleitung (20; 21) variabel ist derart, dass am Teilerausgang (17) bei fehlendem Steuersignal ein Teilersignal entsteht, dessen Taktfrequenz (f3) gleich ist der Datentaktfrequenz (fD) und dass sich beim Vorliegen eines Steuersignales das Teilungsverhältnis jeweils einmalig um einen festen Betrag ändert, - durch einen mit den Ausgängen der Teiler (15; 16) verbundenen ersten Abtaster (22), der das Ausgangssignal des zweiten Teilers (16) durch das Ausgangssignal des ersten Teilers (15) abtastet, wodurch sich an seinem Ausgang (23) ein Mustersignal ergibt, dessen eine Flanken die Zeitpunkte bezeichnen, zu denen Datenübergänge zu erwarten sind und - durch einen zweiten Phasenvergleicher (25), dessen zwei Eingänge mit dem Abtaster (22) und dem Ausgang (11) des Detektors zur Feststellung von Datenübergängen verbunden sind und dessen Ausgang an die Steuerleitung (20; 21) angeschlossen ist, und der innerhalb eines vorbestimmten Phasenbereichs ständig untersucht, ob eine Phasenverschiebung zwischen einer Mustersignalflanke und einem Datenübergang auftritt und beim Auftreten einer Phasenverschiebung ein Steuersignal auf die Steuerleitung (20; 21) abgibt. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Frequenzerzeugerkreis (13; 14; 15) ausgebildet ist zur Erzeugung einer Frequenz (f1), die dem kleinsten gemeinsamen Vielfachen der Datentaktfrequenz (fD) \und der Frequenz (fA) des Abtastsignals entspricht. 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Teiler (16) ein Zähler ist, dessen Endeähl- wert um 1 variierbar ist. 4. zu Schar Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Abtaster (22) ein D-Flip-Flop ist. 5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Phasenvergleicher (25) beim Auftreten einer Phasenverschiebung in der einen Richtung ein erstes und beim Auftreten einer Phasenverschiebung in der anderen Richtung ein zweites Steuersignal auf die Steuerleitung (20; 21) abgibt. 6, Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Phasenvergleicher (25) beim Auftreten einer Phasenverschiebung in der einen Richtung ein Steuersignal auf eine erste Steuerleitung und beim Auftreten einer Phasenverschiebung in der anderen Richtung ein Steuersignal auf eine zweite Steuerleitung abgibt. 7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Phasenvergleicher (25) Phasenverschiebungen innerhalb eines Phasenbereiches registriert, der einer Grundlänge (I/e \ des Datentaktes entspricht. 8. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass in die Steuerleitungen (20; 21) ein Sequenzfilter (27) eingeschoben ist, welches vereinzelte Steuersignale nicht weiterleitet und welches innerhalb eines vorbestimmten Zeitintervalls mehrfach auftretende Steuersignal weiterleitet.

Inventors: WEISS, JURG, DIPL.-ING., Weiss, Jürg, Dipl.-Ing.
Applicants: HASLER AG
Application year: 1979
Main classification: H04L7
IPC codes: H04L7, H04L25