INTEGRATED JUNCTION FIELD EFFECT TRANSISTOR AND METHOD FOR MAKING SAME

Abstract: 1. Integrated barrier layer field effect transistor which with respect to its design and production is arranged compatible with bipolar transistors on the same semiconductor wafer, where in a semiconductor zone (40A, 44) of a first conductivity type which usually is provided as the collector region of a lateral bipolar transistor a source region (54) and laterally thereto a drain region (56) of the opposite second conductivity type are arranged and where a channel region (80) of the second conductivity type connecting the source and drain regions (54, 56) is implanted in the semiconductor zone (40) of the first conductivity type which serves as the gate region of the barrier layer field effect transistor, characterized in that the semiconductor region (40) of the first conductivity type serves either as a base region of a vertical, or as a collector region of a lateral bipolar transistor, and in that the drain region (36, 56, 70; 56, 38) permeates this semiconductor region (40), dividing it in the manner of an insulation into a first (40) zone containing the barrier layer field effect transistor, and into a second (44) zone containing the bipolar transistor.

Description: Integrierter Sperrschicht-Feldeffekt-Transistor und Verfahren zu dessen Herstellung Die Erfindung bezieht sich auf einen integrierten Sperrschicht-Feldeffekt-Transistor und ein Verfahren zu dessen Herstellung, der hinsichtlich seiner Ausbildung und Herstellung verträglich mit auf demselben Halbleiterplättchen angeordneten Bipolar-Transistoren ist. Bei bekannten Verfahren zur gleichzeitigen Herstellung von Sperrschicht-Feldeffekt-Transistoren und NPN-Bipolar-Transistoren auf demselben Halbleiterplättchen unter Anwendung derselben Halbleiterprozesse dient eine N-Epitaxieschicht als N-Kanalzone. Ausserdem dienen P -Basiszonen als Gatezone und N+-Anschlusszonen als Source- und Drainzonen. Die Nachteile der in dieser Weise verwirklichten Strukturen liegen in einer relativ geringen Integrationsdichte und in einer verbesserungsbedürftigen Leistungsfähigkeit. Der Grund dafür liegt darin, dass die N-Epitaxieschicht mit ihren grossen Toleranzen in Dicke und spezifischem Widerstand die Eigenschaften des Sperrschicht-Feldeffekt-Transistors bestimmt. In der Zeitschrift "IEEE International Solid State Circuit Conference, Digest of Technical Papiers, 1977, ist unter dem Titel A Fast 1024-Bit Bipolar RAM Using JFET Load Devices" auf den Seiten 70, 71 und 238 die Herstellung einer N-Epitaxieschicht auf einem P-Substrat beschrieben, wobei in der N-Epitaxieschicht abgesenkte Oxid-Isolationszonen gebildet werden, die bis in das Substrat reichen. Der durchzuführende Oxidationsprozess führt an der Substratoberfläche zu einer Verringerung der Bor-P-Dotierung, so dass sich längs der Bodenfläche der abgesenkten Oxidzonen ein N-Kanal ausbildet, der die Kanalzone des Sperrschicht Feldeffekt-Transistors darstellt. Dieses Verfahren lässt eine Kontrolle über die Leitfähigkeitseigenschaften des Feldeffekt-Transistors nicht zu. Ausserdem kann der auf diese Weise hergestellte Sperrschicht-Feldeffekt-Transistor nicht als Schalter verwendet werden, da die gesamte Epitaxieschicht selbst als Gatezone wirkt, die nicht mit der erforderlich hohen Geschwindigkeit, wie sie bei einer Anwendung in logischen Schaltungen üblich ist, umschaltbar ist. Ausserdem ist in der Zeitschrift Solid State Electronics", 1975, Vol. 18, auf den Seiten 937 und 941, unter dem Titel ¯,Gate Modulated Bipolar Transistor eine Struktur mit einem Sperrschicht-Feldeffekttransistor (JFET) und einem mit diesem verschmolzenen Bipolar-Transistor beschrieben. Dabei bildet der Kollektor des PNP-Transistors gleichzeitig die Gatezone des JFET's. Durch Betrieb des Basis-Kollektor überganges in Sperrichtung wird der Basisstrom in der bei einem JFET üblichen Weise unterdrückt, wobei'die N Epitaxieschicht als Kanalzone wirkt. Nachteilig ist auch hier, dass die Eigenschaften des JFET's von den Schwankungen der Epitaxieschicht in ihrer Dicke und in ihrem Dotierungspegel abhängen. Der auf diese Weise hergestellte Sperrschicht-Feldeffekt-Transistor kann lediglich als Element einer bistabilen Schaltung verwendet werden und nicht als aktiver logischer Schaltkreis. Auch die erreichbare Packungsdichte entspricht nicht der angestrebten Höhe. Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, einen Sperrschicht-Feldeffekt-Transistor und ein Verfahren zu dessen Herstellung anzugeben, der unter Anwendung bestehender bipolarer Halbleiterprozesse die Erzielung einer hohen Integrationsdichte gewährleistet und eine Verschmelzung mit gleichzeitig hergestellten Bipolar Transistoren zulässt. Die durch die Erfindung erreichten Vorteile sind im wesentlichen darin zu sehen, dass ein Sperrschicht-Feldeffekt Transistor erzielt wird, der hinsichtlich seines Platzbedarfes und seiner Eigenschaften ausserordentlich vorteilhaft ist und gleichzeitig mit ebenfalls gute Eigenschaften aufweisenden NPN- oder PNP-Bipolar-Transistoren herstellbar ist. Der Sperrschicht-Feldeffekt-Transistor eignet sich als Schaltelement und als aktives Lastelement in einer bipolaren logischen Schaltung. Der Feldeffekt-Transistor ist mit einem Bipolar-Transistor verschmelzbar; die dabei gegenüber herkömmlichen Strukturen erzielte Platzersparnis liegt über 30 %. Die Erfindung wird im folgenden anhand der Zeichnungen näher erläutert. Es zeigen: Fig. 1 das Dotierungsprofil eines NPN-Transistors nach einem Prozess, wie er in der amerikani schen Patentanmeldung S. N. 829,302 anhand der Fig. 31 beschrieben ist, Fig. 2A die Schnittansicht eines Sperrschicht Feldeffekt-Transistors (JFET) vor der Im plantation der Kanalzone, wobei sich die dargestellte Struktur von der in Fig. 31 der bereits erwähnten amerikanischen Patent anmeldung gezeigten NPN-Transistorstruktur lediglich dadurch unterscheidet, dass die Kollektorzone 38 fehlt und die Basiszone 40 ausgedehnt ist, bis sie die N+-Zone 56 ein schliesst, Fig. 2B eine Schnittansicht der Struktur nach Fig. 2A nach der Implantation der Kanalzone 80, Fig. 3 das Dotierungsprofil der Struktur nach Fig. 2B mit der N-Kanalzone 80 in der Basiszone 40 des NPN-Transistors, Fig. 4 das Ersatzschaltbild einer verschmolzenen PNP-/JFET-Struktur, die eine NAND-Schaltung bildet, Fig. 5 die Schnittansicht eines konventionellen, doppeltdiffundierten PNP-Transistors und eines N-Kanal-Sperrschicht-Feldeffekt Transistors nach Fig. 2B, Fig. 6 Schnittansicht der verschmolzenen PNP-/JFET Struktur, die durch Kombination der gemein samen N-Epitaxiebereiche der Basiszone des PNP-Transistors und der Drainzone des JFET's in Fig. 5 erzielt wird, wobei die Drainzone aus einer tiefen N-Zone 36 besteht, Fig. 7 eine Draufsicht der in Fig. 6 gezeigten Struktur, Fig. 8 das elektrische Ersatzschaltbild einer logi schen Schaltung mit mehrfachen JFET-Struk turen und/oder mehrfachen PNP-Strukturen, Fig. 9 die Schnittansicht eines konventionellen NPN Transistors und eines N-Kanal-Sperrschicht Feldeffekt-Transistors, wobei der NPN-Tran sistor nach dem in den Fign. 3A bis 31 der bereits erwähnten amerikanischen Patentan meldung unter Weglassen der Verbindungs zone 38 und der JFET entsprechend der vor liegenden Fig. 2B hergestellt ist, Fig. 10 die Schnittansicht der verschmolzenen NPN/JFET-Struktur#nach Fig. 9, wobei die Ver bindungszone 38 gleichzeitig als Kollektor zone des NPN-Transistors und als Drainzone des JFET's dient, Fig. 11 die Draufsicht der Struktur nach Fig. 10, Fig. 12 das Ersatzschaltbild der verschmolzenen NPN/JFET-Struktur, die eine NAND-Funktion oder andere komplexe logische Funktionen ausführt, Fig. 13 das elektrische Ersatzschaltbild einer Struk tur, bei der mehr als ein JFET und/oder mehr als ein Bipolar-Transistor in paralleler An ordnung zur Durchführung komplexer logischer Funktionen herangezogen wird, Fig. 14 die Schnittansicht eines JFET's als variablem Lastelement in der Verschmelzung mit einem NPN-Transistor und Fig. 15 das elektrische Ersatzschaltbild eines JFET's als Lastelement eines PNP-Transistors. Bei bekannten Methoden, in denen die JFET's und die Bipolar Transistoren mit denselben Prozessschritten hergestellt werden, wird die N-Epitaxieschicht als Kanalzone verirrendet; dabei dienen die P+-Basiszonen als Gate und die N+-Anschlusszonen als Source- und Drainzonen. Mit dieser Methode erhält man Strukturen, die hinsichtlich ihrer Grösse und ihrer Eigenschaften Nachteile aufweisen. Die Ursache dafür liegt in den die Dicke und den spezifischen Widerstand der N-Epitaxieschicht betreffenden grossen Toleranten. Die Dicke und der spezfische Wiederstand sind für die Eigenschaften der Sperrschicht-Feldeffekt-Transistoren von übergeordneter Bedeutung. Beim erfindungsgemässen Verfahren werden die Vorteile einer doppelten Borimplantation ausgenutzt, indem die P-Basiszone im Vergleich zu den einfachen Bipolar-Prozessen durch Ionenimplantation definiert wird. Auf diese Weise ist es möglich, mit einem zusätzlichen Maskierungs- und Implantationsschritt hochwertige JFET's mit kontrollierbaren Eigenschaften zu gewinnen. Die einzelnen Prozessschritte selbst sind konventioneller Art. Die Basis- und Emitterstruktur kann in üblicher Diffusion- und Markierungstechnik verwirklicht werden, eine bessere Kontrolle der JFET-Strukturen erreicht man aber, wenn die Basis-Emitter-Struktur implantiert wird. Demgemäss zeigt die Fig. 1 das Dotierungsprofil einer implantierten Basis-Emitter-Struktur nach vollständig abgeschlossenen Verfahren. Die in Fig. 2A dargestellte NPN Transistorstruktur entspricht der Struktur gemäss Fig. 31 der bereits erwähnten amerikanischen Patentanmeldung, wobei lediglich der Unterschied besteht, dass bei der Struktur gemäss Fig. 2A die Kollektordiffusion 38 fehlt und die Basiszone 40 so ausgedehnt ist, dass sie die N -Zone 56 einschliesst. Die N+-Zonen 56 und 54 in der Struktur nach Fig. 2A bilden die Drain- und Sourcezonen der JFET-Struktur. Die P-Zone 40 bildet das Gate des JFET's und die P+-Zone 68 den Gateanschluss. Die weiteren Zonen entsprechen unter Verwendung der gleichen Bezugszeichen den Zonen der Struktur gemäss Fig. 31 der erwähnten amerkanischen Patentschrift. Der Fig. 2B ist zu entnehmen, wie durch eine Maskierungsschicht 62 aus Photolack und einem Implantationsschritt die Kanalzone 80 des JFET's gebildet wird. Bei der Implantation muss die Kanalzone 80 lediglich an die N+-Zonen 56 und 54 angelagert werden, die, da sie die Drain- und Sourcezone bilden, die Kanal länge definieren. Die Kanalbreite wird durch die Maskierungsschicht 84 bestimmt. Aus der Fig. 3 ist das Konzentrationsprofil des JFET's zu entnehmen, wobei die N-Kanalzone beispielsweise für eine Phosphorimplantation bei etwa 400 Kev und geringer Dosis herausgestellt ist. Die Dosis bestimmt, wie weit die P-Basiszone 40 durch die Implantation kompensiert wird, was ausschlaggebend ist für die Schwellenspannung des JFET's. Wie aus der Fig. 3 zu ersehen ist, liegt das Maximum der Phosphorimplantation im Bereich zwischen der beiden Maximas der doppelten Borimplantation, durch die die Basiszone 40 des NPN-Transistors difiniert wurde. Die auf diese Weise erzielte Struktur zeichnet sich durch relativ einfach kontrollierbare Eigenschaften aus, wobei die Grenzen in der Einstellung der Dosis und Energie liegen, die bei der Implantation der P-Basiszone und der N-Kanalzone aufgewendet werden. Die sehr dichte Anordnung vieler JFET's ist möglich, da diese in einer gemeinsamen N-Epitaxieschicht 4 verwirklicht werden. Die beschriebene, ausgezeichnete JFET-Struktur und das Verfahren zur Herstellung dieser Struktur sind mit NPNund PNP-Transistoren bester Qualität verträglich. Der JFET kann als Schaltelement oder als aktives Lastelement in einer bipolaren logischen Schaltung verwendet werden. Dabei wird er in einer eigentlich für einen NPN Transistor vorgesehenen P-Basiszone verwirklicht. Der erfindungsgemässe JFET kann in einer Bipolar/FET-Struktur (BIFET) verschmolzen werden, die eine extrem dichte, zur Durchführung einer zweistufigen logischen Funktion geeignete Schaltung bilden. In der verschmolzenen BIFET-Struktur haben der JFET und der Bipolar-Transistor gemeinsame Elemente, so dass die Anzahl der erforderlichen Kontaktfenster und die erforderliche Halbleiterfläche reduziert wird. BIFET-Strukturen sind sowohl mit NPN-Transistoren als auch mit PNP-Transistoren herstellbar. Die Flächeneinsparung gegenüber nicht verschmolzenen JFET- und Bipolarstrukturen beträgt mehr als 30 %. Wie das Ersatzschaltbild in Fig. 4 zeigt, kann mit der Kombination eines PNP-Transistors und eines JFET eine logische NAND-Schaltung mit den Eingängen A und B gebildet werden. Eine konventionelle Implementierung dieser logischen Schaltung ist in der Schnittansicht der Fig. 5 dargestellt, wo der PNP-Transistor in der durch die Fign. 3A bis 31 der bereits erwähnten amerikansichen Patentanmeldung gezeigten Weise hergestellt ist. Die verwendete JFET-Struktur entspricht der in Fig. 2B gezeigten Struktur. Durch Kombinieren der gemeinsamen N-Epitaxieschichten 4, der Basisanschlusszonen 70, 34 und der Drainzone 56 kann der Flächenbedarf der logischen Schaltung um etwa 30 % reduziert werden. Eine Schnittansicht einer in dieser Weise verschmolzenen Struktur ist in Fig. 6 dargestellt. Dabei bildet die N Zone 36 die Basiszone des PNP-Transistors und die Drainzone des JFET's. Die Tiefe in N-Zone 36 kann als Drainzone verwendet werden, da sie gegenüber der flacheren N Sourcezone 54 durch die P-Gatezone 40 automatisch selbst ausgerichtet und isoliert ist. Die Draufsicht der Struktur ist in Fig. 7 dargestellt. Die Kanalzone 80 wird von der P-Gatezone 40, der Drain- bzw. Basiskontaktzone 36 und der Sourcezone 54 begrenzt. Dieses Konzept lässt sich so erweitern, dass zur Durchführung komplexer logischer Funktionen geeignete Strukturen mit Vielfach-JFET's und/oder Vielfach-PNP-Transistoren entstehen. Für diesen Zweck wird das in Fig. 7 gezeigte Layout in vertikaler Richtung in einer gemeinsamen Epitaxieschicht wiederholt. Das Ersatzschaltbild einer solchen Struktur ist in Fig. 8 dargestellt. Der gemeinsame Knoten F entspricht der gemeinsamen Epitaxieschicht. Das aufgezeigte Prinzip kann auch durch Verschmelzen der Drainzone mit der Kollektorzone eines NPN-Transistors verwirklicht werden. Dabei ergibt sich eine logische Schaltung, wie sie in Fig. 12 dargestellt ist. Eine konventionelle Implementation dieser logischen Schaltung ist in Schnittansicht in Fig. 9 dargestellt. Die Struktur des PNP-Transistors von Fig. 9 ist wiederum entsprechend den Angaben in der bereits erwähnten amerikanischen Patentanmeldung ausgebildet. Der in der Fig. 9 verwendete JFET entspricht dem der Fig. 2B. Kombiniert man die Kollektorverbindungszone 38 so, dass sie gleichzeitig die Kollektorzone des NPN-Transistors und die Drain des JFET's bildet, so kann der Flächenbedarf der auf diese Weise gebildeten logischen Schaltung um etwa 34 % reduziert werden. Eine entsprechende Struktur ist in Fig. 10 in Schnittansicht und in Fig. 11 in Draufsicht dargestellt. Die Ursache der Verminderung des Flächenbedarf liegt im Wegfall einer separaten Drainzone 56 und einer Isolationszone 42 mit dem diese umgebenden Bereich der Epitaxieschicht. Durch Kombinationen der aufgezeigten Anordnungen lassen sich verschiedenste logische Funktionen verwirklichen, wobei eine beträchtliche Einsparung an Halbleiterfläche erzielt wird. In der Fig. 13 ist das elektrische Ersatzschaltbild mehrerer erfindungsgemäss verschmolzener NPN/JFET-Strukturen darge- stellt. Weiterhin kann der erfindungsgemässe JFET als variables Lastelement in Verschmelzung mit einem NPN-Transistor verwendet werden. Dabei wird das Gate mit der verschmolzenen Kollektor/Drainzone elektrisch verbunden. Eine entsprechende Anordnung ist in Schnittansicht in Fig. 14 und im Ersatzschaltbild in Fig. 15 dargestellt. Der JFET wird nicht leitend, wenn die Kollektorzone des NPN-Transistors auf tiefem Potential liegt (leitender Transistor). Der JFET ist leitend, wenn die Kollektorzone des NPN-Transistors auf hohem Potential liegt (nichtleitender Transistor). In seiner Anwendung als aktives Lastelement in einer bipolaren logischen Schaltung stellt der JFET einen steuerbaren Widerstand dar, der bei einem minimalen Mehraufwand im Herstellungsverfahren eine beträchtliche Verminderung der Verlustleistung gewährleistet. Die verschmolzene JFET/Bipolar-Struktur gestattet die Verwirklichung extrem dichter logischer Schaltungen, wenn der JFET als Schalter verwendet wird. Verglichen mit Strukturen ohne die erfindungsgemässe Verschmelzung ergibt sich eine Verminderung des Flächenbedarfs um 30 % bei JFET/PNP-Strukturen und eine solche von 34 % bei JFET/NPN-Strukturen. Die JFET/Bipolar-Struktur lässt sich zu einer Vielfach-Struktur erweitern, mit der sich komplexe logische Funktionen darstellen lassen.

Claims: PATENTANSPRUCHE 1. Integrierter Sperrschicht-Feldeffekt-Transistor, der hinsichtlich seiner Ausbildung und Herstellung ver träglich mit auf demselben Halbleiterplättchen ange ordneten Bipolar-Transistoren ist, dadurch gekennzeichnet, dass in einer normalerweise als Basiszone eines verti kalen oder als Kollektorzone eines lateralen Bipolar Transistors vorgesehenen Halbleiterzone (40) eines ersten Leitungstyps eine Sourcezone (54) und lateral dazu eine Drainzone (56) des entgegengesetzten zweiten Leitungstyps angeordnet sind und dass ein die Source- und Drainzone (54, 56) verbindende Kanalzone (80) des zweiten Leitungstyps in die Halb leiterzone (40) des ersten Leitungstyps implantiert ist, die als Gatezone des Sperrschicht-Feldeffekt Transistors dient. 2. Integrierter Sperrschicht-Feldeffekt-Transistor nach Anspruch 1, dadurch gekennzeichnet, dass die Drainzone (56) die Halbleiterzone (40) des ersten Leitungstyps durchdringt und sie in zwei gegen einander isolierte Bereiche unterteilt, dass der zusätzlich die Sourcezone (54) und die Kanal zone (80) enthaltende erste Bereich als Gatezone des Sperrschicht-Feldeffekt-Transistors dient und dass in den zweiten Bereich eine Emitterzone des zweiten Leitungstyps eines vertikalen Bipolar-Transi stors eingebracht ist, dessen Kollektorzone (38) durch die Drainzone (56) und dessen Basiszone durch den zweiten Bereich der Halbleiterzone (40) gebildet ist. 3. Integrierter Sperrschicht-Feldeffekt-Transistor nach Anspruch 2, dadurch gekennzeichnet, dass die Gatezone (40) mit der Drain/Kollektorzone (38, 56) leitend verbunden ist, so dass der Sperrschicht Feldeffekt-Transistor das Lastelement des lateralen Bipolar-Transistors bildet. 4. Integrierter Sperrschicht-Feldeffekt-Transistor nach Anspruch 1, dadurch gekennzeichnet, dass die Drainzone (56) die Halbleiterzone (40) des ersten Leitungstyps durchdringt und sie in zwei gegen einander isolierte Bereiche unterteilt, dass der zusätzlich die Sourcezone (54) und die Kanal zone (80) enthaltende erste Bereich als Gatezone des Sperrschicht-Feldeffekt-Transistors dient und dass in die Drainzone (56) eine Emitterzone des ersten Leitungstyps eines lateralen Bipolar-Transistors ein gebracht ist, dessen Basiszone (70) durch die Drain zone (56) und dessen Kollektorzone druch den zweiten Bereich (44) der Halbleiterzone 40 gebildet wird. 5. Verfahren zur Herstellung des Sperrschicht-Feldeffekt Transistors, dadurch gekennzeichent, dass im Zuge der Herstellung von Bipolar-Transistoren nach dem Einbringen von als Basis zonen von vertikalen oder als Kollektorzone von lateralen Bipolar-Transi storen dienenden Halbleiterzonen (40) eines ersten Leitungstyps in eine Halbleiterschicht (4) eines zweiten Leitungstyps auf mindestens eine der Halb leiterzonen (4Q) eine Maskierungsschicht aufgebracht wird, dass im Bereich eines ersten Maskenfensters die Drain zone (56) des zweiten Leitungstyps und im Bereich eines zweiten Maskenfensters die Sourcezone (54) des zweiten Leitungstyps eines Sperrschicht-Feldeffekt Transistors eingebracht werden und dass schliesslich eine die Drainzone (56) mit der Source zone (54) verbindende Kanalzone (80) des zweiten Lei tungstyps in die Halbleiterzone (40) implantiert wird. 6. Verfahren nach Anspruch 5, zur Herstellung eines Sperr schicht-Feldeffekt-Transistors nach Anspruch 2, dadurch gekennzeichent, dass nach dem Einbringen der als Basiszone eines verti kalen Bipolar-Transistors dienenden Halbleiterzone (40) im Bereich des ersten Maskenfensters die Drainzone (56), im Bereich des zweiten Maskenfensters die Sourcezone (54) und im Bereich eines zusätzlichen dritten Masken fensters die Emitterzone des Bipolar-Transistors in den zweiten Bereich der Halbleiterzone (40) eingebracht wird. 7. Verfahren nach Anpruch 5, zur Herstellung eines Sperr schicht-Feldeffekt-Transistors nach Anspruch 4, dadurch gekennzeichnet, dass nach dem Einbringen der als Kollektorzone eines lateralen Bipolar-Transistors dienenden Halbleiter zone (40) im Bereich des ersten Maskenfensters die Drainzone (56), im Bereich des zweiten Maskenfensters die Sourcezone (54) und im Bereich eines dritten Maskenfensters in die Drainzone (56) die Emitterzone des Bipolar-Transistors eingebracht wird.

Inventors: BERGERON, DAVID LEO, STEPHENS, GEOFFREY BROWNELL
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION
Application year: 1979
Main classification: H01L27
IPC codes: H01L29, H01L21, H03K19, H01L27