في إتش دي إل  في إتش دي أل أو لغة توصيف العتاد للدارات المتكاملة ذات السرعات المرتفعة جداً هي لغة برمجة قياسية صممت من قبل وزارة دفاع الولايات المتحدة حيث تستعمل في وصف، وتصميم، ومحاكاة دارات الدوائر الإلكترونية عالية السرعة. أصبحت منذ عام 1987 إحدى مقايس جمعية مهندسي الكهرباء والإلكترونيات وتمت مراجعتها في عام 1997.  تتيح هذه اللغة توصيف التوازي والترابط بالإضافة للتعبير المفصل والمباشر للزمن وتسمح أيضا بتوصيف الدارات التماثلية لكنها غالبا ما تستخدم في تصميم دارات مصفوفة البوابات المنطقية القابلة للبرمجة.  VHDL مقتبسة من لغة Ada في المفهوم العام كالرموز والمصفوفات أحادية البعد وتركيب العبارات وبناءها وهي غير حساسة لحالة الأحرف وهناك الكثير من الميزات غير موجودة في لغة Ada كمجموعة من التعليمات البوليانية التي تتضمن NAND,NOR مثلا وتمثيل العمليات الشائعة في البنية التعاودية مباشرة. وتسمح VHDL بإدخال المصفوفات في اتجاهين تصاعدي وتنازلي لأن كلا الا صطلاحين يستخدم في الـ HardWare ،والنسخة المعدلة الأولى من الـ VHDL تتضمن مجال واسع من أنواع البيانات كالنوع العددي(الصحيح والحقيقي)والمنطقي(البولياني والبتي)والنوع الحرفي والوقت ومصفوفة من النوع البتي التي تسمى الشعاع البتي والمصفوفة من نوع المحارف التي تسمى الشعاع السلسلة.  لغة VHDL هي لغة متعددة وعامة تماماً وعلى الرغم من أنها تتطلب برنامج محاكاة لتشغيل كود البرنامج فإنه يمكنها أن تقرأ وتكتب ملفات على كمبيوتر مضيف، إن VHDL تسمح بتوصيف النظام المتزامن (الأجزاء المقدمة بواسطة سلوك عملها مع بعضها البعض بنفس الوقت)وهي غير محببة كثيراً من لغات أخرى كلغة الـ Basic، pascal، c أو لغات التجميع التي تسمع على مستوى شيفرة الآلة بشكل متعاقب تعليمة واحدة كل مرة لكل بنيان. وعندما يترجم نموذج VHDL إلى بوابات وأسلاك التي تكون منظمة على جهاز منطقي قابل للبرمجة مثل مصفوفة البوابات المنطقية القابلة للبرمجة أو CPLD والعتاد الفعلي يحدد من شيفرة VHDL المنفذة كما في بعض أشكال شريحة المعالج.  في لغة VHDL كما في أي لغة برمجة عتادية أو برمجية كي تكون خبيراً فإن ذلك يتطلب دراسة وتمرين، وإذا كان المستخدم يرغب بتعلم تشفيرRTL كتصميم دارات عتادية عن طريق VHDL فإن حزم التصميم والتركيب الموجودة كافية للتعلم.إن معرض البوابات التخطيطية يظهر للمستخدم تصاميم مركبة كالمخططات القابلة للانقياد، والكثير من حزم التصميم FPGA تقدم طرق إدخال تصاميم بديلة مثل النسخ المؤقت لمخطط الحالة والرسوم التخطيطية.وهذه الحزم تزودنا بقالب بدء مفيد لتشفير الأنواع الأساسية من التعليمات التكرارية والدروس التي يتضمنها مفيدة ومساعدة. تقريباً جميع نسخ المحاكاة وتصميم FPGA تدعم كلا Verilog وVHDL تسمح للمستخدم بتعلم كلا اللغتين. بالإضافة إلى أن معظم التصاميم المستوردة نماذج من المكتبات وبعض التصاميم التي تتضمن عدة Architecture.    شرح بسيط للبوابات المنطقية تقنية رقمية  تبدو كالتالي في الـ VHDL: -- (this is a VHDL comment)  -- import std_logic from the IEEE library library IEEE; use IEEE.std_logic_1164.all;  -- this is the entity entity ANDGATE is end ANDGATE; architecture RTL of ANDGATE is  begin  end RTL; بينما الأمثلة في الأسفل تبدو مملة لمبتدئي VHDL فأجزاء كثيرة يمكن أن تبدو لنا اختيارية أو يمكن أن تكتب مرة واحدة فقط، بالإضافة إلى استخدام عناصر std_logic الذي يمكن استبداله بالنوع Bit ونتجنب استيراد المكتبة في البداية، لكن استخدام 9 valued logic(U,X,0,1,Z,W,L) بدلاً من (0,1) يقدم محاكاة قوية جداً وأدوات تصحيح أخطاء غير موجودة في لغات HDL الأخرى. في الأمثلة التالية سنرى كيف أن كود VHDL يكتب بشكل مدمج لكن المصممين عادة يتجنبون النماذج المدمجة ويستخدمون أسلوب تشفير ممل أكثر من أجل أن يكون قابل للقراءة والفائدة الأخرى لاستخدام هذا الأسلوب في التشفير هي برمجة الأدوات القابلة للبرمجة مثلCPLD.  entity mux1b4X1 is end mux1b4X1;  architecture struk_mux1b4X1 of mux1b4X1 is begin end struk_mux1b4X1;  الصورة في الأعلى تبين بنية مضمم 4×1 وبالمقبال نشاهد الشيفرة المصدرية التي يصف هذه البنية ويستخدم طريقة التوصيف البنيوي حيث نلحظ في القسم التصريحي تعداد الأجزاء التي يتكون منها المضمم ("Multiplexer") وفي القسم الإيعازي كيفية ارتباط تلك الأجزاء ببعضها.  أما الشيفرة المصدرية التالية فهي تصف البنية السابقة نفسها عن طريق التوصيف السلوكي. entity mux1b4X1 is end mux1b4X1;  architecture sprav_mux1b4X1 of mux1b4X1 is begin end sprav_mux1b4X1;  -- latch template 1: Q <= D when Enable = '1' else Q;  -- latch template 2: process(D,Enable) begin end process; والمغلاق SR يستخدم إشارات التوضع والتصفير : -- SR-latch template 1: Q <= '1' when S = '1' else  -- SR-latch template 2: process(S,R) begin end process; والقالب المنطقي 2 يملك ضمنياً (else Q <= Q;) التي نستطيع اضافتها بصراحة إذا أردنا. -- This one is a RS-latch (i.e. reset dominates) process(S,R) begin end process;  وهو أساس من اجل كل المنطق المتواقت -- simplest DFF template (not recommended) Q <= D when rising_edge(CLK);  -- recommended DFF template: process(CLK) begin end process; -- alternative DFF template: process begin end process; وبعض القلابات أيضاً تملك إشارات تمكين... وإشارات توضع وتصفير غير متزامنة. -- template for asynchronous reset with clock enable: process(CLK, RESET) begin end process;  -- template for synchronous reset with clock enable: process(CLK) begin end process; وخطأ المبتدئين الشائع أننا نملك دخل وضع وإعادة الوضع ولكن لا نستخدمها.  والمثالين التاليين غير متساويين... الأول عبارة عن القلاب D.. والثاني عبارة عن القلاب D مع تغذية عكسية بالناخب. -- simple D-type flip-flop process(CLK) begin end process;  -- BAD VHDL: this does NOT make the flip-flop a DFF without a reset!! process(CLK, RESET) begin end process;  المثال التالي عبارة عن عداد مع إعادة وضع غير متزامن... يوضح كيفية كتابة الرنامج في الــ vhdl (كما ذكرنا سابقاً). library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; -- for the unsigned type  entity counter_example is generic (WIDTH : integer = 32); port ( end entity counter_example;  architecture counter_example_a of counter_example is signal cnt : unsigned(WIDTH-1 downto 0); begin  end architecture counter_example_a;  المثال التالي أكثر تعقيداً: -- Fib.vhd -- Fibonacci number sequence generator  library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all;  entity Fibonacci is port ( end entity Fibonacci;  architecture Rcingham of Fibonacci is  begin  end architecture Rcingham;