标题：Vivado
简介
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。
集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具把各类可编程技术结合在一起，能够扩展多达1 亿个等效ASIC 门的设计。
专注于集成的组件——为了解决集成的瓶颈问题，Vivado 设计套件采用了用于快速综合和验证C 语言算法IP 的ESL 设计，实现重用的标准算法和RTL IP 封装技术，标准IP 封装和各类系统构建模块的系统集成，模块和系统验证的仿真速度提高了3 倍，与此同时，硬件协仿真性能提升了100倍。
专注于实现的组件——为了解决实现的瓶颈，Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3 至15 倍，且为SystemVerilog 提供了业界最好支持的逻辑综合工具、速度提升4 倍且确定性更高的布局布线引擎，以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单(ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。
常见问题
为何要打造全新的工具套件而不是对[1]设计套件进行升级？
客户需要一个全新的设计环境以提升生产力、缩短产品上市时间、超越可编程逻辑、实现可编程系统集成等。为了响应客户的需求，赛灵思工程师从2008 年开始付诸行动，打造出了Vivado 工具这一巅峰之作。
Vivado工具能解决当前设计人员面临的哪些主要挑战？
“All-Programmable”器件不只是涵盖可编程逻辑设计，还涉及到可编程系统集成，要在更少的芯片上集成越来越多的系统功能。为了构建上述系统，我们会面临一系列全新的集成和实现设计生产力瓶颈，这是我们必须要解决的问题：集成瓶颈，集成C 语言算法和RTL 级IP，混合DSP、嵌入式、连接功能、逻辑领域，模块和“系统”验证，设计和IP 重用，实现瓶颈，层次化芯片布局规划与分区，多领域和多晶片物理优化，多变量“设计”和“时序”收敛的冲突，设计后期发生的ECO及变更引起的连锁反应
最新环境相对于[1]设计套件14生产力方面有何优势？
联盟计划成员、客户以及赛灵思团队通过运行各种经现场测试的设计，结果表明，相对于同类竞争工具，Vivado 设计套件从总体上把集成度和实现速度提高至原来的4 倍。
赛灵思是不是不再需要ISE 设计套件了？
不是。ISE 设计套件14版本支持目前的28nm 产品，赛灵思会继续为面向前代产品设计的工具提供支持。
现在客户能做些什么？
客户可报名参加早期试用计划，下载相关技术文档，抢先了解Vivado 设计套件，为自己首款或下一款7 系列FPGA 和Zynq-7000 EPP设计做好准备。今夏早些时候7 系列面向公众全面推出，今年晚些时候Zynq-7000 EPP也面向公众发货。早期试用计划参与者可在5 月8 日下载相关工具。
“All-Programmable”器件具体是指什么东西？
就28nm 工艺而言，赛灵思开发出了许多类型的可编程技术，从逻辑和IO、软件可编程ARM 处理系统、3D-IC、模拟混合信号(AMS)、系统到IC 设计工具以及IP 等。赛灵思把上述可编程技术进行不同组合，然后集成到”All-Programmable”器件中，如目前发货的基于堆叠硅片互联技术(SSIT) 的Virtex-7 2000T FPGA和Zynq-7000 可扩展处理平台(EPP) 以及支持高级模拟混合信号(AMS)、高性能SERDES和PLL 到可编程数据转换器资源的FPGA。
Vivado 设计套件能帮助客户实现哪些此前无法实现的工作？
当设计人员在汽车、消费类、工业控制、有线与无线通信、医疗等众多应用中采用新一代“All-Programmable”器件来实现可编程逻辑或者可编程系统集成时，Vivado工具有助于提高他们的生产力。尤其是进行新一代设计，如上所述，工程师可用Vivado 工具解决集成和实现方面存在的诸多生产力瓶颈问题。
学习使用Vivado 设计套件难不难？
学习使用按钮式Vivado集成开发环境(IDE) 对大多数用户而言应当相对比较简单，特别是用户已有ISE PlanAhead工具的使用经验，那就更容易了。随着用户不断熟悉Vivado IDE，还可利用不断推出的新特性以及GUI 内置的分析和优化功能，轻松优化性能、功耗和资源利用。
是否支持部分可重配置功能？
支持。2012 年底的beta 版本中提供部分可重配置功能。2012 年内，需要部分可重配置功能的用户用户还需要继续使用ISE。
Vivado综合技术与赛灵思综合技术(XST) 有何不同？
Vivado 综合技术基于经业界验证的ASIC 综合技术，能扩展适应于极大型设计。它可支持SystemVerilog、SDC、TCL等，并采用Vivado共享的可扩展数据模型支持整个流程的交叉测试。
新工具与ISE间能否支持项目的移植？
ISE 项目浏览器和PlanAhead项目能移植到Vivado IDE，但Vivado项目无法移植到PlanAhead。除约束文件，包括源文件列表在内的所有其它项目设置均能进行传输。客户必须创建赛灵思设计约束(XDC) 格式的约束条件，并单独添加到项目中。
Vivado IP集成器为什么优于[2]的QSys？
设计人员可利用Vivado以图形的形式创建IP 系统，或利用TCL、参数传递、Vivado 仿真和ChipScope 集成等，专门针对调试设计。从实现工具（报告、布局规划、原理图）返回IPI的交叉测试可加速融合，这也是一大优势。
Vivado 仿真器与[3]有什么不同？
Vivado 仿真器采用全新的引擎，紧密集成于Vivado IDE中。该引擎的速度比ISim 快3 倍，而占用的存储器容量却仅为一半。它完全集成于Vivado IDE，能够通过TCL 更好地控制仿真器操作。
Vivado 仿真器能否使旧版架构设计符合7 系列要求？
一般说来，赛灵思建议用户采用原生架构。不过Vivado 支持旧版架构的程度与ISE 针对所有Virtex 级别器件的支持相同。
Vivado 仿真器是否支持VHDL和Verilog的时序仿真？
Vivado仅为Verilog 的时序仿真提供支持。但是Vivado 可为Verilog和VHDL以及混合语言提供功能仿真支持。
Vivado为什么不支持VHDL时序仿真？
VHDL时序仿真是基于VITAL的仿真，该标准速度很慢，限制性较大，且已长期未进行更新。
客户能否用Mentor、Synopsys、Cadence和Aldec编译赛灵思仿真库？
可以。Vivado 设计套件可提供名为compxlib的TCL命令以编译仿真库。
Vivado仿真器是否支持SystemVerilog或硬件协仿真？
我们计划在今后发布的软件版本中为二者提供支持。
客户引言
以下是客户对Vivado 设计套件的评价。
EVE，软硬件协同验证
“赛灵思推出的Vivado 设计套件和Virtex-7 FPGA，使EVE 等标准FPGA 仿真供应商在产品性能和功能方面全面超越定制ASIC 仿真供应商。”
Luc Burgun，CEO、总裁兼创始人
CoreEL Technologies，赛灵思联盟计划高级成员
“CoreEL 的H.264/AVC 4:2:2 10 位1080p60 解码器IP 核已被授权给众多客户，用以满足客户的多种应用需求。这种IP 相当复杂，要求使用高性能的FPGA 工具。与早期流程相比，Vivado 工具能够为我们提供更长的运行时间，实现更加紧凑的布局规划，使我们能够在一天时间内开展更多实现工作，从而大幅提高生产力。此外，它还支持Synopsys 设计约束（SDC），让我们的设计工作更加方便，并且有助于更快地将设计集成于客户的设计流程中。”
Sachin Vaish，工程设计经理
Fidus Systems 公司，赛灵思联盟计划高级成员
“作为赛灵思联盟计划的高级设计服务成员，Fidus 已经为北美的技术企业开发出了许多种基于赛灵思技术的尖端产品。Vivado 设计套件具备出色的用户界面，支持System Verilog、SystemC、SDC 和Tcl 等多种ASIC 设计行业标准，这将大幅提高我们的设计生产力。赛灵思的Vivado 设计套件带来了全新的业界基准，将进一步帮助Fidus 向客户提供复杂、高质量、尖端的赛灵思设计。”
John Bobyn，工程设计副总裁
Northwest Logic，赛灵思联盟计划高级成员
“我们很喜欢Vivado 设计套件的开箱即用特性。我们利用这种工具实现我们的Expresso 3.0 内核(PCI Express Gen3 x8)，从一开始就取得了很好的效果。由于我们使用很多脚本，因此其基于TCL 的特性对我们很有利，这将为我们提供丰富而强大的选项。此外，Vivado IP 打包程序功能使我们能够把自己的IP 添加到Vivado 扩展IP 目录中，便于客户利用我们的IP。”
Mark Wagner，高级设计工程师
Tokyo Electron Device 公司，赛灵思联盟计划高级成员
“Vivado IP 目录使客户可以方便地搜索到我们的IP、技术文档，并能迅速在设计中集成我们的IP。利用Vivado 的最新综合与布局布线算法，客户能够大幅缩短运行时间。”
Yasuo Hatsumi，副总裁
Xylon d.o.o.，赛灵思联盟计划高级成员
“Xylon 是赛灵思联盟计划中的资深成员，logicBRICKS IP 核的供应商。近15 年来，logicBRICKS IP 核一直支持最新的赛灵思可编程器件和实现工具，并且不断进行优化。我们很高兴Vivado 设计套件提供了强大的功能和易用性，这将帮助我们的客户更高效地在领先的赛灵思Zynq-7000 EPP 和7 系列FPGA 等技术中使用logicBRICKS IP 核。”
Gordan Galic，技术市场营销经理
A2e Technologies，赛灵思联盟计划认证成员
“Vivado IP 集成器可以大大简化A2e Technologies 的H.264 编解码器集成工作。过去，在720p 到4K 分辨率之间对H.264 视频进行压缩和解压缩一直比较复杂。现在有了Vivado IP 集成器，设计人员就能在接口级而不是信号级开展集成，而且可以采用统一的AMBA AXI4 IP 接口标准，并通过设计规则检查将错误降至最低。这将使我们的IP能够更加轻而易举地应用于赛灵思设计。”
Allen Vexler，CTO
Aliathon 公司，赛灵思联盟计划认证成员
“作为OTN 市场的FPGA 解决方案领先供应商，快速高效的设计对于Aliathon 的成功至关重要，尤其是100G 或100G 以上的网络。Vivado 设计套件帮助我们尽可能减少芯片使用量和布局布线次数。这样可以帮助Aliathon 降低功耗，提高性能，减少设计次数，从而为客户提供更加出色的解决方案。”
Steve McDonald，总监
Hardent 公司，赛灵思联盟计划认证成员
“Hardent 致力于为企业提供电子设计服务，满足复杂的设计要求，因此我们很高兴Vivado设计套件能够为我们带来更高的生产力。我们不断努力提高赛灵思器件时钟速率和使用率。Vivado 工具凭借其最新的布局布线引擎和更加完善的设计流程，帮助我们两家公司的共同客户完成更为严格的设计开发工作，例如使用包含200 百万个逻辑单元的新型Virtex-7 2000T FPGA。” 
Simon Robin，总裁
Missing Link Electronics，赛灵思联盟计划认证成员
“Missing Link Electronics 致力于开发可针对目标应用进行软硬件配置的嵌入式系统。缩短重复开发时间，获得可预测的综合结果，这两点对于实现异构多核系统FPGA 设计来说至关重要。在我们看来，赛灵思的Vivado 设计套件充分印证了赛灵思为支持本行业更加快速地推出优秀嵌入式系统所做出的承诺！”
Endric Schubert，CTO 
Oki Information Systems 公司，赛灵思联盟计划认证成员
“作为Vivado 设计套件早期使用计划的参与者，我们用Vivado 工具编译我们的PCIe DMA 控制器(iDMAC) IP。我们将IP 从ISE 设计套件移植到Vivado 套件上，没出现任何问题。由于Vivado 采用了基于PlanAhead的GUI，使我们的工程师能够快捷方便地掌握Vivado IDE的使用方法。由于采用ASIC 友好型Tcl 脚本，之前具备ASIC 设计经验的IP 设计工程师使用该套件会更加轻松。放眼未来，我们计划在大规模设计中采用Vivado 工具，并期待着通过高性能综合、布局布线分析功能和低存储器使用率等众多突破性技术推动生产力的大幅提升。”
Yasuo Yamamoto，IP平台业务部负责人
OmniTek 公司，赛灵思联盟计划认证成员
“我们参加了针对Vivado 设计套件的合作伙伴培训活动，新产品给我们留下了深刻的印象。我们认为IP-XACT、SDC 和AMBA AXI4 等业界标准的采用对大型28nm 器件所需的FPGA IP 的推广而言非常重要。Vivado IP 集成器和IP 打包器工具进一步缩短了IP 开发和集成所需的设计时间。”
Roger Fawcett，董事总经理
4DSP 公司，赛灵思联盟计划成员
“Vivado 设计套件将灵活性和高性能整合在一起。项目的创建非常方便，结合直接简单的设计流程，有助于我们快速高效地满足设计要求。AMBA AXI4 接口所具有的通用特性，使我们可以非常轻松地将现有的IP 和参照设计向最新的7 系列产品移植。”
Justin Braun，FPGA 设计经理
Blue Pearl Software 公司，赛灵思联盟计划成员
“我们的Blue Pearl 软件套件能够与赛灵思Vivado 设计套件在Windows 平台上实现无缝协作运行。我们的RTL 分析解决方案包括linting、时钟域交错(CDC)和Synopsys 设计约束(SDC) 自动生成等。我们可以利用SDC 自动完成FPGA设计实现过程中的合成与布局布线步骤。客户表示，我们的软件减少了重复设计次数，缩短了整体设计时间，而且，我们的Visual Verification Environment™ 对任何水平的FPGA 设计人员来说都非常易于使用。”
Shakeel Jeeawoody，产品市场营销总监
CAST 公司，赛灵思联盟计划成员
“AMBA AXI4 标准互连与IP-XACT 封装标准是我们不断演进的应用目标的重大发展，不但可简化CAST 核的集成，而且还可提升CAST 客户的整体IP 体验。全新Vivado 设计套件具有集成型数据库、更出色的脚本控制以及其它生产力辅助技术，将大幅缩短我们提供这些优势所需的时间，特别是与我们提供的50 多种赛灵思内核相配合时效果更加明显。”
Nick Sgoupis，高级首席工程师
Great River Technology 公司，赛灵思联盟计划成员
“我们知道Vivado IP 封装器极高的性能价值可帮助我们便捷地在Vivado 可扩展IP 目录中添加ARINC 818 IP。我们非常感谢购买我们IP 库用于任务关键型与高性能数字视频应用的客户，他们现在可在其整个机构中部署IP，获得简单易用与高度一致性的优势。”
Mukul Gadde，设计工程师
IntoPix 公司，赛灵思联盟计划成员
“Vivado 设计套件带来的更高性能可帮助我们以更快速度在全系列赛灵思产品中确认IP 核的反复更新。Vivado 工具缩短了运行时间，我们不但可同步运行相同IP 的多个实现方案，而且还可确认任何IP 核的轻度升级。”
Katty Van Mele，业务开发总监
National Instruments 公司，赛灵思联盟计划成员
“我们对最新Vivado 设计套件功能深感振奋。TCL 接口有助于我们查询设计，生成定制报告。赛灵思设计约束支持改进了对源同步接口的支持，可加强静态时序分析。看到我们的初始设计方案大幅缩短了编译时间我们也感到非常高兴。”
Omid Sojoodi，LabVIEW FPGA 与实时总监
PLDA，赛灵思联盟计划成员
“PLDA 是FPGA PCI、USB 以及TCP/IP IP 的业界领先公司，拥有广泛的客户群。我们看到Vivado IP 封装器具有极高的性能价值，可以便捷把我们深受欢迎的IP添加到Vivado 可扩展IP 目录之中，从而让赛灵思的用户更容易地使用我们的各种产品。购买我们IP 的公司现在可通过新的途径将其统一部署在他们的整个机构中，从而提升客户的生产力与产品质量。”
Stephane Hauradou，首席技术官
Synopsys 公司，赛灵思联盟计划成员
“我们同赛灵思密切合作，优化我们的Synplify® 综合产品，以实现与Vivado 设计套件的配合使用。Vivado 工具与Synplify Premier 结合后，实现FPGA 与FPGA 原型的设计人员将可获得完整高效FPGA 设计流程的优势，以显著缩短的设计周期实现最高质量的绩效成果。”
John Koeter，IP 市场营销副总裁
Atrenta 公司，赛灵思联盟计划成员
“随着行业在生产设计中将更多采用FPGA，Atrenta 与赛灵思的合作，将为我们集中精力在SpyGlass 与Vivado 设计套件之间实现互操作性提供良好的机遇，同时也可为FPGA 设计人员带来一种新的工作方法。在使用RTL linting、跨时钟域(CDC) 以及ASIC 设计时序限制领域公认的业界领先平台Atrenta SpyGlass 时，最新Vivado 设计套件将为采用赛灵思业界领先FPGA 器件的客户带来与ASIC 设计人员希望从Atrenta 获得的相同的‘SpyGlass Clean’RTL 生产力优势。”