标题：数字集成电路设计
图书信息1
基本信息英文名：Digital Int  egrated Circuit Design
作　 者： （瑞士）克斯林　著
出 版 社： 人民邮电出版社
出版时间： 2010-5-1
字　数： 872000
页　数： 845
开　本： 16开
纸　张： 胶版纸
I S B N ： 9787115223586
包　装： 平装
定价：119.00内容简介本书从架构与算法讲起，介绍了功能验证、VHDL建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等必备技术，还讲解了VLSI经济运作与项目管理，并简单阐释了CMOS技术的基础知识，全面覆盖了数字集成电路的整个设计开发过程。
本书既可作为高等院校微电子、电子技术等相关专业高年级师生和研究生的参考教材，也可供半导体行业工程师参考。
图书信息2
基本信息作者：李哲英，骆丽　编  著
ISBN：10位[7111219767]13位[9787111219767]
出版社：机械工业出版社
出版日期：2008-1-1
定价：￥35.00元内容提要本书主要介绍了集成电路设计理论与技术的核心，内容包括集成电路理论与技术的发展简史、数字集成电路设计概论、VerilogHDL数字电路描述、数字逻辑模型与仿真分析、数字电路的逻辑设计、数字系统ASIC实现方法、数字集成电路结构设计、CMOS数字集成电路版图设计、数字集成电路设计中的规划、数字集成电路IP核应用技术。
本书紧密地将理论与实际结合起来，注重提高学生分析问题和解决问题的能力，本书可作为高等院校电子信息类专业高年级本科生和研究生的教材和学习参考资料。编辑推荐本书以直观的角度、严密的思维逻辑，介绍了集成电路设计理论与技术的核心，内容包括集成电路理论与技术的发展简史、数字集成电路设计概论、数字逻辑模型与仿真分析、数字电路的逻辑设计、数字系统ASIC实现办法、数字集成电路结构设计、CMOS数字集成电路板图设计。全书论述清晰，重点突出，实用性强，将理论与实际结合，提供了大量现代工业中的设计实例，介绍了许多实用的设计技巧，是从事这一领域的工程技术人员必备的参考书，同时也是一本不可多得的适合各电类专业高年级本科生和研究生学习的教材。图书目录第1章 微电子学导引 
1.1 经济的影响 
1.2 概念和术语 
1.2.1 吉尼斯纪录的视角 
1.2.2 市场视角 
1.2.3 生产的视角 
1.2.4 设计工程师的视角 
1.2.5 商业的视角 
1.3 数字VLSI设计流程 
1.3.1 Y图，数字电子系统的地图 
1.3.2 VLSI设计的主要阶段 
1.3.3 单元库 
1.3.4 电子设计自动化软件 
1.4 FPL 
1.4.1 配置技术 
1.4.2 硬件资源的结构 
1.4.3 商业产品 
1.5 问题 
1.6 附录I：逻辑系列的简明术语表 
1.7 附录II：用图表汇编电路有关的术语 
第2章 从算法到架构 
2.1 架构设计的目标 
2.2 两种相对的架构 
2.2.1 算法的什么性质使得它适合专用的VLSI架构 
2.2.2 在相对的架构中间有很大的空间 
2.2.3 通用处理单元和专用处理单元的联合 
2.2.4 协处理器 
2.2.5 专用指令集处理器 
2.2.6 可配置计算 
2.2.7 可扩展指令集处理器 
2.2.8 摘要 
2.3 VLSI架构设计的变换方法 
2.3.1 算法领域的再建模空间 
2.3.2 架构领域的再建模空间 
2.3.3 系统工程师和VLSI设计师必须通力合作 
2.3.4 描述处理算法的图示方法 
2.3.5 同形架构 
2.3.6 架构选择的优缺点 
2.3.7 计算周期与时钟周期 
2.4 组合运算的等价变换 
2.4.1 共同的前提 
2.4.2 迭代分解 
2.4.3 流水线 
2.4.4 复制 
2.4.5 时间共享 
2.4.6 结合变换 
2.4.7 其他代数变换 
2.4.8 摘要 
2.5 临时数据存储的方法 
2.5.1 数据访问模式 
2.5.2 可用的存储器配置和面积占用 
2.5.3 存储容量 
2.5.4 片外的连线和成本 
2.5.5 延迟和时序 
2.5.6 摘要 
2.6 非递归计算的等价变? 
2.6.1 重定时 
2.6.2 回顾流水线 
2.6.3 脉动变换 
2.6.4 回顾迭代分解和时间共享 
2.6.5 回顾复制 
2.6.6 摘要 
2.7 递归计算的等价变换 
2.7.1 反馈的障碍 
2.7.2 展开第一阶循环 
2.7.3 更高阶的循环 
2.7.4 时变的循环 
2.7.5 非线性或一般的循环 
2.7.6 流水线交织不是等价变换 
2.7.7 摘要 
2.8 变换方法的推广 
2.8.1 推广到其他细节层次 
2.8.2 串行位架构 
2.8.3 分布式算法 
2.8.4 推广到其他代数结构 
2.8.5 摘要 
2.9 结论 
2.9.1 总结 
2.9.2 从能量角度看非常好的架构选择 
2.9.3 评估架构选择的指南 
2.10 问题 
2.11 附录I：代数结构的词汇表概要
2.12 附录II：VLSI子函数的面积和延时数据 
第3章 功能验证 
3.1 如何建立有效的功能规格说明 
3.1.1 形式化的规格说明 
3.1.2 快速原型 
3.2 制定适合的仿真策略 
3.2.1 需要什么条件才能在仿真中发现设计缺陷 
3.2.2 仿真和响应检查必须自动发生 
3.2.3 彻底的验证仍然是个难以达到的目标 
3.2.4 所有的局部验证的技术都有各自的缺陷 
3.2.5 从多个来源搜集测试用例会有帮助 
3.2.6 基于断言的验证也有帮助 
3.2.7 把测试开发和电路设计分开也有帮助 
3.2.8 虚拟原型有助于产生期望的响应 
3.3 在整个设计周期里重用相同的功能量规 
3.3.1 处理激励和期望响应可选方法 
3.3.2 模块化的测试平台设计 
3.3.3 激励和响应明确定义的时间表 
3.3.4 略过冗余的仿真序列降低运行次数 
3.3.5 抽象到对更高层次数据的更高层次处理 
3.3.6 在多个电路模型之间吸收延迟变化 
3.4 结论 
3.5 问题 
3.6 附录I：功能验证的形式方法 
3.7 附录II：为仿真和测试推导一个前后一致的时间表 
第4章 使用VHDL为硬件建模 
4.1 动机
4.1.1 为什么要做硬件综合 
4.1.2 VHDL还有哪些替代者 
4.1.3 IEEE 1076标准的起源和目的是什么 
4.1.4 为什么要费力去学硬件描述语言 
4.1.5 议程 
4.2 关键概念和VHDL结构 
4.2.1 电路层次和连接 
4.2.2 并行进程和进程交互 
4.2.3 离散信号代替电信号 
4.2.4 基于事件的时间概念用于控制仿真 
4.2.5 模型参数化工具 
4.2.6 从编程语言借用的概念 
4.3 把VHDL用于硬件综合 
4.3.1 综合概述 
4.3.2 数据类型 
4.3.3 寄存器、有限状态机和其他时序子电路 
4.3.4 RAM、ROM和其他宏单元 
4.3.5 必须在网表级别控制的电路 
4.3.6 时序约束 
4.3.7 关于综合的限制和警告 
4.3.8 如何逐步建立寄存器传输级模型 
4.4 把VHDL用于硬件仿真 
4.4.1 数字仿真的要素 
4.4.2 一般测试模块解析 
4.4.3 改编来适应手边的设计问题 
4.4.4 IEEE 1076.4 VITAL模型标准 
4.5 小结 
4.6 问题 
4.7 附录I：关于VHDL的书籍和网页 
4.8 附录II：相关的扩展和标准 
4.8.1 受保护的共享变量IEEE 1076a 
4.8.2 模拟和混合信号扩展IEEE 1076.1 
4.8.3 实数和复数的数学包IEEE 1076.2 
4.8.4 算术包IEEE 1076.3 
4.8.5 指定作为综合的语言子集IEEE 1076.6 
4.8.6 标准延时格式(SDF)IEEE 1497 
4.8.7 类型转换函数的一个便捷的汇编 
4.9 附录III：VHDL模型的例子 
4.9.1 组合电路模型 
4.9.2 Mealy、Moore和Medvedev状态机 
4.9.3 状态化简和编码 
4.9.4 仿真测试平台 
4.9.5 使用不同厂商的VHDL工具 
第5章 同步电路设计情况 
5.1 引言 
5.2 控制状态改变的重要选择 
5.2.1 同步时钟 
5.2.2 异步时钟 
5.2.3 自定时时钟 
5.3 为什么在VLSI中严格的时钟方案绝对必要 
5.3.1 冒险的危险 
5.3.2 同步时钟的优缺点 
5.3.3 按需提供时钟不是VLSI的选择 
5.3.4 完全自定时的时钟通常也不是个选择 
5.3.5 系统时钟的混合方案 
5.4 同步电路设计的注意事项 
5.4.1 第一条指导原则：分离信号种类 
5.4.2 第二条指导原则：允许电路在时钟到达前稳定 
5.4.3 更详细的同步设计规则 
5.5 结论 
5.6 问题 
5.7 附录：关于识别信号种类 
5.7.1 信号种类 
5.7.2 有效电平 
5.7.3 波形的信息 
5.7.4 三态性能 
5.7.5 输入、输出和双向端点 
5.7.6 当前状态与下一个状态 
5.7.7 句法惯例 
5.7.8 关于VHDL中的大写和小写字母的注释 
5.7.9 关于名字跨EDA平台可移植性的注释 
第6章 同步电路的时钟 
6.1 时钟分配的困难是什么 
6.1.1 议程 
6.1.2 时钟分配有关的时间量 
6.2 一个电路可以承受多大的偏移和抖动 
6.2.1 基本知识 
6.2.2 单边沿触发一相时钟 
6.2.3 双边沿触发的一相时钟 
6.2.4 对称的电平敏感两相时钟 
6.2.5 非对称的电平敏感两相时钟 
6.2.6 一线电平敏感两相时钟 
6.2.7 电平敏感一相时钟和行波流水线 
6.3 如何把时钟偏移保持在紧密的范围内 
6.3.1 时钟波形 
6.3.2 集中式时钟缓冲器 
6.3.3 分布式时钟缓冲器树 
6.3.4 混合式时钟分布网络 
6.3.5 时钟偏移分析 
6.4 如何实现友好的输入/输出时序 
6.4.1 友好的和不友好的I/O时序对比 
6.4.2 时钟分布延时对I/O时序的影响
6.4.3 PTV变化对I/O时序的影响 
6.4.4 寄存?输入和输出
6.4.5 在输入端人为增加组合延时 
6.4.6 用提前的时钟驱动输入寄存器 
6.4.7 从最慢的器件中抽出一个时钟域的时钟 
6.4.8 通过PLL和DLL实现“零延时”时钟分布 
6.5 如何正确地实现门控时钟 
6.5.1 传统的带使能反馈型寄存器 
6.5.2 天然的和不可靠的门控时钟方案 
6.5.3 某些情况下可行的简单门控时钟方案 
6.5.4 可靠的门控时钟方案 
6.6 小结 
6.7 问题 
第7章 异步数据采集 
7.1 动机 
7.2 向量采集?数据一致性问题 
7.2.1 简单的并行位同步 
7.2.2 单位距离编码 
7.2.3 交叉向量的消除 
7.2.4 握手 
7.2.5 部分握手 
7.3 标量采集的数据一致性问题 
7.3.1 完全没有同步 
7.3.2 多地点同步 
7.3.3 单地点同步 
7.3.4 由慢时钟同步 
7.4 同步器的亚稳态行为 
7.4.1 边际触发及其如何回到确定状态 
7.4.2 对电路功能的影响 
7.4.3 一个评价同步器可靠性的统计模型 
7.4.4 准同步接口 
7.4.5 亚稳态行为的?制 
7.5 小结 
7.6 问题 
第8章 门级和晶体管级设计 
8.1 CMOS逻辑门 
8.1.1 作为开关的MOSFET 
8.1.2 反相器 
8.1.3 简单的CMOS门电路 
8.1.4 复合门 
8.1.5 有高阻抗能力的门电路 
8.1.6 奇偶校验门电路 
8.1.7 加法器片 
8.2 CMOS双稳态 
8.2.1 锁存器 
8.2.2 功能锁存器 
8.2.3 单边沿触发的触发器 
8.2.4 所有触发器的根源 
8.2.5 双边沿寄存器 
8.2.6 摘要 
8.3 CMOS?上存储器 
8.3.1 SRAM 
8.3.2 DRAM 
8.3.3 其他的区别和共同点 
8.4 CMOS的电学精巧设计 
8.4.1 纽扣 
8.4.2 施密特触发器 
8.4.3 打结单元 
8.4.4 填充单元 
8.4.5 电平位移器和输入/输出缓冲器 
8.4.6 数字可调延时线 
8.5 陷阱 
8.5.1 总线和三态节点 
……
第9章 能量效率与热量排除
第11章 物理设计
第12章 设计验证
第13章 VLSI经济学和项目管理
第14章 CMOS工艺基础
第15章 展望