标题：Cadence
主要产品
Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制  Cadence设计软件集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。同时，Cadence公司还提供设计方法学服务，帮助客户优化其设计流程；提供设计外包服务，协助客户进入新的市场领域。自1991年以来，该公司已连续在国际EDA市场中销售业绩稳居第一。全球知名半导体与电子系统公司均将Cadence软件作为其全球设计的标准。Cadence公司其总部位于美国加州圣何塞（San Jose），在全球各地设有销售办事处、设计及研发中心，现拥有员工约4800名，2003年收入约11亿美元。
国内概况
Cadence 中国现拥有员工400多人，拥有北京和上海两个研究开发中心，销售网络遍布全国。Cadence在上海先后建立了高速系统技术中心和企业服务中心，为用户提供高质量、有效的专业设计和外包服务。Cadence北京研发中心主要承担与美国总部EDA软件研发任务，力争提供给用户更加完美的设计工具和全流程服务。 Cadence 公司2003年斥5000万美元巨资在北京投资建立的中关村-Cadence软件学院，立志为中国电子行业培养更多面向集成电路和电子系统的高级设计人才。
设计平台
平台简介Cadence Allegro系统互连平台能够跨集成电路、封装和PCB协同设计高性能互连。应用平台的协同设计方法，工程师可以迅速优化I/O缓冲器之间和跨集成电路、封装和PCB的系统互联。该方法能避免硬件返工并降低硬件成本和缩短设计周期。约束驱动的Allegro流程包括高级功能用于设计捕捉、信号完整性和物理实现。由于它还得到Cadence Encounter与Virtuoso平台的支持，Allegro协同设计方法使得高效的设计链协同成为现实。相关报道2008年6月17日，Cadence对外公开了他们提交给Mentor Graphics公司董事会的收购方案，即以每股16美元的价格现金收购Mentor Graphics，交易总额达16亿美元。
Cadence表示，其现金收购价格高出6月16日（也就是Cadence公开提案的最后一个交易日）Mentor Graphics收盘时普通股的30%。同时也比5月2日（Cadence公司将其提案交给Mentor时）Mentor Graphics公司收盘价时普通股票高出59 %。这一价格也比Mentor Graphics公司过去30个交易日中平均收盘价格高出46%。
在6月17日给Mentor Graphics董事会的信件中， Cadence总裁兼CEO Michael J. Fister回想起他和Mentor Graphics总裁兼CEO Walden C. Rhines最初谈及合并Cadence和 Mentor Graphics是在2008年4月16日。不过，他表示很失望，因为Rhines至今也不愿意进行更进一步的谈判。
在6月18日进行的新闻和分析师会议上，Fister表示：“Mentor Graphics公司告诉我们，截至5月底他们都想要保持独立，不希望进一步讨论我们的收购方案，由于他们拒绝和我们谈判，所以我们决定公开我们的收购方案。
在给Rhines的信中，Fister解释了这一并购的意义，他写道：“我们相信Cadence和Mentor Graphics的联合，将为客户提供更广泛和更全面的集成产品和技术组合，能够更好地解决客户在开发下一代产品时遇到的各种挑战。”
Fister补充说：“Cadence和Mentor Graphics的合并，能够集中我们各自的创新人才，从而提供更全面的尖端解决方案，为客户提供一个全新水平的客户体验。通过共同努力，我们将加快客户的创新速度和效率，更好满足客户开发新产品的需要。”
Cadence提议的实现取决于能否达成双方可接受的合并协议。
Mentor公司（总部设在俄勒冈州，维尔森维尔市）约有4200名职员，过去12个月的收入约为8.5亿美元。 而Cadence公司2007年的收入为16.1亿美元。
近期，Cadence参与了许多收购。例如，在2008年3月， Cadence收购了Chip Estimate 公司，这是一家IC规划和IP复用管理工具的开发商。2007年8月，Cadence收购了Clear Shape Technologies，这是一家可制造性设计（ DFM的）技术的开发商。一个月前，它收购了专业光刻公司Invarium。
Fister在新闻与分析师大会上表示：“在过去十年里，我们已经完成了36个不同的收购，这些公司所面临的挑战是一样的。我们充分考虑了客户解决方案的需求，同时展示了如何实现生产的有效性。现在存在很多因素，这也是迫不得已，现在处在客户环境非常困难的时期，他们面临着成本挑战，合并是最佳时机。”
产品介绍
1、板级电路设计系统
包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括：
* Concept HDL原理图设计输入工具，有for NT和for Unix的产品。
* Check Plus HDL原理图设计规则检查工具。（NT & Unix）
* SPECTRA Quest Engineer PCB版图布局规划工具（NT & Unix）
* Allegro　Expert专家级PCB版图编辑工具　（NT & Unix)
* SPECTRA Expert AutoRouter 专家级pcb自动布线工具
* SigNoise信噪分析工具
* EMControl 电磁兼容性检查工具
* Synplify FPGA / CPLD综合工具
* HDL Analyst HDL分析器
* Advanced Package Designer先进的MCM封装设计工具
2、Alta系统级无线设计
这一块的产品主要是应用于网络方面的，我个人以为。尤其是它包括有一套的gsm模型，很容易搞cdma等等之类的东西的开发。但是我觉得做信号处理和图象处理也可以用它，因为它里面内的spw太牛了，至少是看起来是，spw最牛的地方就是和hds的接口，和matlab的接口。matlab里面的很多模型可以直接调入spw，然后用hds生成c语言仿真代码或者是hdl语言仿真代码。（这我没有license，没有试过，看openbook上说的）。也就是说，要是简单行事的话，就可以直接用matlab做个模型，然后就做到版图了，呵呵。
Alta主要有下面的一些Package:
* SPW (Cierto Signal Processing Work System)信号处理系统。
可以说，spw包括了matlab的很多功能，连demo都有点象，呵呵。它是面向电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。它里面非常有意思的就是信号计算器。
* HDS (Hardware Design System)硬件系统设计系统
它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。
* Mutimedia多媒体 （Multimedia Design Kit)
我没有见识过这部分的东东。在产品发布会的演示上看起来倒是很有意思。据说可以很快的生成一个多媒体的应用环境。它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。
* 无线技术Wireless（IS-136 Verification Environment)
无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。
* IS-95无线标准系统级验证
* BONeS网络衉议分析和验证的设计工具。
这个东东看起来很有意思。它是一套软件系统，专门用来做多媒体网络结构和衉议的设计这个东东看起来很有意思。它是一套软件系统，专门用来做多媒体网络结构和衉议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。
* G、VCC 虚拟衉同设计工具包
它是用来进行基于可重用的ip核的系统级设计环境。
在上面的这些东西中，我觉得很重要的还是需要有库的支持，例如在spw里面就要有对应的不同的算法的hdl库的支持，才能够得到最后rtl级的实现。在大学版中，这些部分的license和部分bin代码也没有提供。
3、逻辑设计与验证（LDV）设计
这部分的软件大家都应该是很熟悉的，因为pc版的d版好象现在已绮很普及了。^-^这里简单介绍一下cadence的ldv流程，虽然感觉大家用synopsys还是居多。
首先是老板产生一个创意，然后就是设计人员（学生）使用vhdl或者是verilog语言对设计来进 行描述，生成hdl代码。然后，可以用 Verilog-XL, NC-Verilog, LeapfrogVHDL NC-VHDL等工具来进行行为级仿真，判断设计的可行性，验证模块的功能和设计的debug。然后是调试和分析环境中使用代码处理箱（verisure/for verilog) (VHDLCover/for VHDL)分析仿真结果，验证测试级别。然后用Ambit BuildGates进行综合，并使用综合后的时延估计（SDF文件）来进行门级仿真，然后再使用verifault进行故障仿真。
以上是很简单的一个流程，实际上系统级设计后，就应该进行设计仿真的，要是设计是一个大的模块的话。而且在综合的时候，写综合限制文件也是很麻烦的，要求很多次的反复。上面的流程还不包括测试的加入（如扫描啦什么的）。上面的流程对于小设计是可以的。
LDV包括的模块有下面的这些东西：
* verilog-xl仿真器
* Leapfrog VHDL仿真器
支持混合语言的仿真，其vhdl语言的仿真是通过编译后仿真，加快了速度。
* Affirma NC Verilog仿真器
其主要的特点是适合于大系统的仿真。
* Affirma NC VHDL仿真器
适用于VHDL语言的仿真。
* Affirema 形式验证工具--等价检验器
* Verifault-XL 故障仿真器
感觉故障仿真是最费时间的仿真步骤。用来测试芯片的可测性设计的。
* VeriSure代码覆盖率检查工具
* Envisia Build Gates 综合工具
Ambit 的BuildGates的特性中，我觉得最好用的应该是它的PKS的feature，当然，呵呵我没有它的license。因为在pks feature中，ambit可以调用se的pdp等物理布局工具来进行时延估计。这样的话，我觉得它的Timing 会比synopsys要好。在我试过的synopsys的小的设计中，大概它的误差在100%左右，呵呵。综合后时间是2.9ns,布局布线和优化后的时间是5ns。可是ambit的综合肯定是要比synopsys的差的，因为它没有很大的库的支持，在大的逻辑块的综合的时候我觉得就可以很明显的感觉出来的。我没有具体试过，那位大虾有时间可以比较一下他们的综合特性。
4、时序驱动的深亚微米设计
这部分是底层设计的软件。底层设计的工作我感觉是细活，来来回回是需要走很多次重复的流程的。在以前的设计流程中( .6um及其以上 )，一般情况下对于连线延时是可以不用考虑，或是说它们对设计的影响不算很大。在设计完成后，做一下pex，然后仿真一下，小设计的话，多半是可以通过的。
现在的很多软件都直接在布局阶段就将线路延时考虑进去，这也是现在的深亚微米设计的要求。因为在设计中，连线延时对整体设计的影响很大，因此甚至在综合阶段就需要考虑到floorplan的影响。synopsys和ambit和jupiter(Avanti!公司的综合软件)等在它们的综合过程中都加入了这样的考虑。
candence的软件中，有SE和design planner两个主要的软件来进行时序驱动的设计,Cadence 的这块的软件推出很早，可惜就是更新比较慢，现在象avanti公司的软件都把布局布线，时序分析和综合等等几乎全套的流程都统一起来的时候，cadence现在在底层还没有什么创新的地方，还是几年前的模样。
5、全定制ic设计工具
* Virtuoso Schematic Composer : IC Design Entry 它是可以进行混合输入的原理图输入方式。支持 vhdl/hdl语言的文本输入。
* Affirma Analog DEsign Environment
这是一个很好的混合信号设计环境
* Virtuoso Layout Editor版图编辑
它支持参数化单元，应该是一个很好的特性。
* Affirma Spectra 高级电路仿真器
和hspice一类的仿真器。
* Virtuoso Layout Synthesizer
直接的layout生成工具，小规模设计环境
* Assura 验证 环境，包括diva
* dracula验证和参数提取包
* ICCragtsman 布局设计的环境。在面向ip的设计中比较合适。
底层软件
Cadence 的底层软件有下面这些：
逻辑设计规划器
这是用于设计早期的规划工具。其主要用途是延时预测、生成供综合工具使用的线路负载模型。这个工具是用来在物理设计的早期象逻辑设计者提供设计的物理信息。
物理设计规划器
物理设计的前期规划。对于大型设计而言，物理设计的前期规划非常重要。很多流程中，在前期的物理规划(floorplan)结束后，就需要一次反标验证设计的时序。
* SE (Silicon Ensemble)布局布线器
se是一个布局布线的平台，它可以提供多个布局布线及后期处理软件的接口。
* PBO Optimization基于布局的优化工具
* CT-GEN 时钟树生成工具
* RC参数提取
HyperRules规生成，HyperExtract RC提取，RC简化，和delay计算
* Pearl静态时序分析
Pearl 除了界面友好的特点外，还有就是可以和spice仿真器交换数据来进行关键路径的仿真。
* Vampire验证工具
揭开面纱
全球电子设计创新领先企业Cadence设计系统公司（NASDAQ: CDNS）今天推出了一种新的整体式硅实现方法，推动芯片开发超越使用点工具进行的修补方式，转向一种流线化的、端对端式、综合了技术、工具和方法学的方式。 和半导体和系统企业传统上在达到硅实现过程中所采用的谨慎的、条块分割式方法相比，这种方法是一种重大突破。硅实现这一术语是指将设计变为硅片所需要的所有步骤，它是EDA360行动的重要组成部分。 
Cadence®这种新的方法着力提供满足三个方面要求的产品和技术，以获得决定性的硅实现道路，这三个方面是： 统一的设计意图、设计抽取和设计收敛。 目前芯片和系统制造商所面临的最大技术和商务挑战是：混合信号、低功耗、十亿门/十亿赫兹、验证、SiP和协同设计、整体效率和指标。满足了以上三项要求的设计，能为这些制造商带来明显和可量化的效率、可预测性及盈利能力的提升。 
今天，随着在整个公司的硅实现产品组合引入新技术，Cadence®向前进了一大步，确保其目前和即将推出的产品满足这三项关键的要求，并且可以纳入到整体的流程中去。 
就意图而言，新的功能使模拟、物理和电气约束能驱动数字内容到混合信号流程中，反之亦然。 提取方面，设计团队现在可以为系统级封装和立体IC设计创造出一个裸片抽象。而对于设计收敛，Cadence在逻辑设计、验证和实现之间建立了新的物理、电气和功能联系，在设计流程中提供了更好的收敛，缩短了ECO周期。 更多详细信息，可在此下载硅实现白皮书。 
“这是我见过的Cadence最好的方法，”EDA首席分析师Gary Smith表示， “Cadence不断明确其战略，引进人才，并使人才绩效和战略性的EDA360目标挂钩。 这样做的目标是打破单打独斗的局面，使公司各部门能通力合作。 他们正在努力实现很多其他EDA公司尝试并失败的事。” 
“在当前复杂的设计和市场压力条件下，芯片开发企业急需在效率和盈利能力方面取得重大提高，但是，仅仅把一大堆不同公司的工具拼凑在一起是不可能实现这个目标的，”Cadence硅实现产品集团主管研发的高级副总裁徐季平表示。 
“我们的研发团队一直致力于建立能满足统一设计意图、设计抽取和设计收敛要求的工具，我们将来发布的产品还将继续满足这些核心要素。 最终，我们希望提供多个无缝的、端对端的设计流程，它们内在的高效率将给客户带来明显的市场优势。”