标题：骆祖莹
个人简介
骆祖莹博士，现为北京师范大学副教授。2002年毕业于清华大学自动化系，2002-2005期间，先后在清华大学计算机系和多伦多大学电子工程与计算机系、从事博士后研究，2005年9月到北京师范大学信息科学与技术学院任教。现从事集成电路设计、低功耗设计方法学、物理设计等领域的研究，并担任《JCST》、《计算机辅助设计与图形学学报》等多家学术刊物的审稿人。
研究领域
目前针对纳米工艺下、工艺参数扰动严重的问题，本人主要开展晶体管级的低功耗设计方法与物理设计等研究，主要包括如下5个方面：
1、纳米工艺晶体管级的通用模拟算法。包括时延模拟算法、动态功耗模拟算法、和静态功耗模拟算法。
2、晶体管级确定性的低功耗设计方法研究。能够对任意一个晶体管的沟道长度、宽度、及阈值电压进行调节，达到最大限度降低功耗的目的。
3、针对纳米工艺下、工艺参数扰动严重的问题，采用统计方法，建立高效精确的功耗与时延分析模型。
4、晶体管级统计式的低功耗设计方法研究。我们希望采用统计方法，对管级低功耗设计方法进行研究，在合理的运行时间内，获得比统计式逻辑门方法更好的优化效果。
5、对集成电路供电网络设计，在物理级，进行统计式的分析与优化算法研究。
以上研究处于集成电路低功耗设计方法学领域的研究前沿，具有非常大的挑战性。本人研究以理论研究为主，目标是将研究成果发表在国际顶级会议与刊物上，因此对研究生的计算机编程、统计数学、和集成电路设计等综合知识有一定要求。
科研项目
1）国家自然基金
“面向SOC低功耗物理设计的方法研究”中国自然科学基金会 (NSFC)No. 60476014, 2005-今，项目副负责人（与清华大学计算机系蔡懿慈副教授联合申请）。
2）国际合作项目
“P/G网验证与优化算法研究” Intel 公司2004年，项目副负责人（项目负责人是洪先龙教授）。
3）中国博士后研究基金
“多阈值CMOS电路漏电流快速估计算法的研究” 023250003#
论文与专著
自1999年5月从事集成电路低功耗设计与物理设计以来，共发表论文46篇，包括7篇英文杂志论文、14篇中文杂志论文、14篇国际会议论文、9篇国内会议论文，其中SCI检索论文7篇、EI检索论文21篇、ISTP检索论文15篇。全部论文如下：
SCI论文（7篇）
1. Zuying Luo, Yinghua Min, Shiyuan Yang, Xiaowei Li.  The Monotonic Increasing Relationship between Average Powers of CMOS VLSI Circuits With and Without Delayand its Applications.  Science in China F Series, Dec.2002, 45(6):401-415。（SCI检索，IDS Number：621   NP）
2. Xiaohai Wu, Xianlong Hong, Yici Cai, Zuying Luo, Chung-Kuan Cheng, Jun Gu and Wayne Dai.  Area Minimization of Power Distribution Network Using Efficient Nonlinear Programming Techniques.  IEEE Transaction on CAD, July 2004, 23(7): 1086-1094. （SCI检索，IDS Number：832OV）（EI检索，IDS Number：04308281179）
3. Yongjun Xu, Zuying Luo, Xiaowei Li, Lijian, Xianlong Hong. Li. Leakage Current Estimation of CMOS Circuit with Stack Effect Considered. Journal of Computer Science and Technology, 2004, 19(5): 708-717. （SCI检索，IDS Number：857RY）
4. Jin Shi, Yici Cai, Zuying Luo, Xianlong Hong.  Fast Reduction and Reconstruction Strategy in Analyzing Power/Ground Network with Mesh and Tree Structure.  Journal of Computer Science and Technology, 2005, 20(2): 224-230. （SCI检索，IDS Number：910GN）
5. Weikun Gao, Sheldon X.-D Tan, Zuying Luo, Xianlong Hong. Partial Random Walks For Transient Analysis of Large Power Distribution Networks.  IEICE Transactions on Fundamentals of Electronics, Communications and Computer Science, vol. E87-A, No. 12 pp. 3265-3272, December 2004. SCI检索，IDS Number：880GP） （EI检索，IDS Number：05018773862）
6. Jingjing Fu, Zuying Luo, Xianlong Hong, Yici Cai, Sheldon X.-D Tan, Zhu Pan, A Fast Decoupling Capacitor Budgeting Algorithm for Robust On-Chip Power Delivery, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2004, E87A(12): 3273-3280.（SCI检索，IDS Number：880GP；EI Accession number：05018773863）
7. Jingjing Fu, Zuying Luo, Xianlong Hong, Yici Cai, Sheldon X.-D. Tan, Zhu Pan, Simultaneous wire sizing and decoupling capacitance budgeting for robust on-chip power delivery, Lecture Notes in Computer Science (LNCS) 3254—Integrated Circuits and System Design, Santorini, Greece, 2004:433-441.（SCI检索，IDS Number：BAX31）
14篇国内杂志论文（8篇EI检索）
1. 骆祖莹，闵应骅，杨士元，李晓维. CMOS电路无时延平均功耗和有时延平均功耗之间的单调递增关系及其应用.  中国科学E辑，2003年2月，33(2): 174-185
2. 骆祖莹，闵应骅，杨士元. 用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法：理论与实践. 计算机学报，2001，24(10): 1034-1043. （EI检索，IDS Number：02196945374）
3. 骆祖莹，闵应骅，杨士元. 一种新的CMOS电路最大功耗估计方法.  计算机研究与发展，2001，24(12): 1418-1422. （EI检索，IDS Number：02096871590）
4. 骆祖莹，闵应骅，杨士元. 一种新的CMOS组合电路最大功耗快速模拟方法.  计算机辅助设计与图形学学报，2001，13(7): 577-581. （EI检索，IDS Number：01366640298）
5. 骆祖莹，李晓维，杨士元.  异或门低功耗优化展开的新方法.  计算机辅助设计与图形学学报，2003.1, 15(1):107-110
6. 骆祖莹，李晓维，洪先龙. 测试向量中未确定位对测试功耗优化的影响. 微电子学与计算机， 2003.2，20(2):52-55.
7. 骆祖莹，闵应骅，杨士元，李晓维.  CMOS电路最大功耗宏模型.  计算机辅助设计与图形学学报.  2003.1, 15(9): 1118-1121 （EI检索，IDS Number：03517788917）
8. 徐勇军 骆祖莹 李晓维 李华伟.  双阈值CMOS电路静态功耗优化. 计算机辅助设计与图形学学报.  2003.3, 15(3): 264-269 
9. 李晓维、李华伟、骆祖莹、闵应骅.  降低时延测试功耗的有效方法. 计算机辅助设计与图形学学报.  2002.8, 14(8): 738-742.
10. 徐勇军 骆祖莹 李晓维.  冒险共振现象及其在CMOS电路最大功耗估计中的应用.  微电子学与计算机.  2003.5，20(5): 28-32 
11. 徐勇军、韩银和、骆祖莹 、李晓维.  基于遗传算法的最大开启电流估计.  计算机学报，2004.2，27(2): 186-191 （EI检索，IDS Number：04248214247）
12. 徐勇军 陈治国 骆祖莹 李晓维. 深亚微米CMOS电路漏电流快速模拟器.  计算机研究与发展. 2004.5, 41(5): 880-885 （EI检索，IDS Number：04318292071）
13. 蔡懿慈，潘著，骆祖莹，洪先龙，†Sheldon,X.-D. Tan. 基于几何多网格技术的RLC电源线/地线网的瞬态模拟算法术. 计算机辅助设计与图形学学报. 2005.4, 17(4): 33-38. （EI检索，IDS Number：05199093508）
14. 骆祖莹，王国璞，蔡懿慈，洪先龙，†Sheldon,X.-D. Tan.  基于部分随机行走的电源线/地线（P/G）网络快速求解算法. 计算机辅助设计与图形学学报.  2004.11, 16(11): 68-74（EI检索，IDS Number：05028786277）
17篇国际会议论文（8篇EI检索, 2篇ACM, 13篇ISTP）
1. Luo Zuying, Min Yinghua, Yang Shiyuan.  Sequence compaction for average power estimation: theory and practice. In Proceedings of 7th International conference on CAD/Graphics. Kunming，2001.8：603-609. （ISTP检索，IDS Number：BT30L）
2. Xiaowei Li, Huawei Li, Zuoying Luo and Yinghua Min, “An Approach to Reducing Power Consumption during Delay Test Application”, Proc. of 4th International Conference on ASIC  Shanghai, Oct. 2001. （ISTP检索，IDS Number：BU56Q）（EI检索，IDS Number：02126890679）
3. Zuying Luo, Yongjun Xu, Yinhe Han, Xiaowei Li.  Maximum Power-up Current Estimation of Power-Gated Circuits.  In proceeding of ASICON03, Beijing, 2003.10: 1243-1246. （ISTP检索，IDS Number：BY56E）
4. Jin Shi, Yici Cai, Zuying Luo, Xianlong Hong.  Fast Reduction and Reconstruction Strategy in Analyzing Power/Ground Network with Mesh and Tree Structure.  In proceeding of ASICON03, Beijing, 2003.10: 221-224. （ISTP检索，IDS Number：BY56E）
5. Jingjing Fu, Xianlong Hong, Yici Cai, Zuying Luo.  Decoupling Capacitor Allocation for Power Delivery Network Noise Reduction Based on Standard Cell Layouts.  In proceeding of ASICON03, Beijing, 2003.10: 101-104.（ISTP检索，IDS Number：BY56E）
6. Yongjun Xu, Zuying Luo, Zhiguo Chen, Xiaowei Li, "Minimum Leakage Pattern Generation Using Stack Effect"  In proceeding of ASICON03, Beijing, 2003.10: 1239-1242. （ISTP检索，IDS Number：BY56E）
7. Yongjun Xu, Zuying Luo, Zhiguo Chen, Xiaowei Li, "Average Leakage Current Macromodeling for Dual-threshold Voltage Circuits", In proceeding of The Twelfth Asian Test Symposium , Xi’An, 2003.11: 196-201. （ISTP检索，IDS Number：BY38Z）
8. Jingjing Fu, Zuying Luo, Xianlong Hong, Yici Cai, Sheldon. X.-D. Tan.  A Fast Decoupling Capacitor Allocation Algorithm for Noise Reduction of Power Delivery Networks. In proceeding of ASP-DAC04, (ACM), Yokohama, 2004.1:505-510. （EI Accession number：04238193744；ISTP检索，IDS Number：BAA62）
9. Zhu Pan, Yici Cai, Sheldon X.-D. Tan, Zuying Luo, Xianlong Hong.  Transient Analysis of On-Chip Power Distribution Networks Using Equivalent Circuit Modeling. In Proceeding of ACM 5th ISQED, San Jose, 2004.3: 63-68. （ISTP检索，IDS Number：BAA63）（EI检索，IDS Number：04278244433）
10. Yongjun Xu, Zuying Luo, Zhiguo Chen, Xiaowei Li. A MAXIMUM TOTAL LEAKAGE CURRENT ESTIMATION METHOD.  In proceeding of ISCAS04, (EI), Sunday 23 May-Wednesdy, Vancouver, Canada, 2004.5: II757- II760. （EI检索，IDS Number：04378351328）
11. Weikun Gao, Sheldon X.-D Tan, Zuying Luo, Xianlong Hong. Partial Random Walk For Large Linear Network Analysis.  In proceeding of IEEE ISCAS2004, Vancouver, 2004.5: V173-V176. （EI检索，IDS Number：04378347694）
12. Lihui Zhang, Zuying Luo, Sheldon. X.-D. Tan, Yici Cai, Xianlong Hong, Jingjing Fu.  A novel efficient optimization algorithm for early-stage P/G network design.  In proceeding of the 7th International Conference on Solid-State and Integrated-Circuit Technology (ICSICT'04), Beijing, China, 2004.10: 1936-1939. （ISTP检索，IDS Number：BBR18）（EI检索，IDS Number：05299217819）
13. Xiaoyi Wang, Zuying Luo, Sheldon. X.-D. Tan, Yici Cai, Xianlong Hong.  EQUADI: A Linear Complexity Algorithm on Transient Power/Ground(P/G) Network Analysis for ASICs.  In proceeding of the 7th International Conference on Solid-State and Integrated-Circuit Technology (ICSICT'04), Beijing, China, 2004.10: 1952-1955. （ISTP检索，IDS Number：BBR18）（EI检索，IDS Number：05299217823）
14. Jingjing Fu, Zuying Luo, Xianlong Hong, Yici Cai, Sheldon. X.-D. Tan.  Simultaneous Wire Sizing and Decoupling Capacitance Budgeting for Robust On-Chip Power Delivery.  PATMOS2004,Greek, 2004: 433-441 
15. Jingjing Fu, Zuying Luo, Xianlong Hong, Yici Cai, Sheldon X.-D. Tan, Zhu Pan, VLSI On-Chip Power/Ground Network Optimization Considering Decap Leakage Currents, The 10th IEEE/ACM Asia and South Pacific Design Automation Conference (ASPDAC2005), Shanghai, China, 2005:735-738.（EI检索）
16. Yongjun Xu, Jinghua Chen, Zuying Luo, Xiaowei Li.  Vector Extraction for Average Total Power Estimation. The 10th IEEE/ACM Asia and South Pacific Design Automation Conference (ASPDAC2005), Shanghai, China, 2005: 1086-1089.
17. Yongjun Xu, Jinghua Chen, Zuying Luo, Xiaowei Li. Compacted Simulation: A New Leakage Current Estimation Method. In proceeding of the 7th International Conference on Solid-State and Integrated-Circuit Technology (ICSICT'04), Beijing, China, 2004.10: 1022-1025. （ISTP检索，IDS Number：BBR18）（EI检索，IDS Number：05299217983）