Memoria de alto ancho de banda

La memoria de alto ancho de banda o HBM (del inglés high bandwidth memory) es una interfaz RAM de alto rendimiento para DRAM apiladas en 3D de Samsung, AMD y SK Hynix. Se utilizan junto con aceleradores de gráficos de alto rendimiento y dispositivos de red.

Los primeros dispositivos que utilizan HBM son las GPU de la serie Radeon RX 300 de AMD. La memoria de alto ancho de banda ha sido adoptada por JEDEC como un estándar de la industria en octubre de 2013. La segunda generación, HBM2, fue aceptada por JEDEC en enero de 2016.

Tecnología 
HBM logra un mayor ancho de banda mientras usa menos energía en un factor de forma sustancialmente más pequeño que DDR4 o GDDR5.  Esto se logra apilando hasta ocho matrices DRAM (por lo tanto, es un circuito integrado tridimensional), incluida una matriz base opcional (a menudo un intermediador de silicio) con un controlador de memoria, que están interconectados por vías a través de silicio (TSV) y microbolas de soldadura. La tecnología HBM es similar en principio pero incompatible con la interfaz Hybrid Memory Cube desarrollada por Micron Technology.

El bus de memoria HBM es muy amplio en comparación con otras memorias DRAM como DDR4 o GDDR5. Una pila HBM de cuatro matrices DRAM (4-Hi o 'cuatro alturas') tiene dos canales de 128 bits por matriz para un total de 8 canales y un ancho de 1024 bits en total. Una tarjeta gráfica con HBM de cuatro alturas tendría un bus de memoria con un bus de 4096 bits. Por comparación, el bus de las memorias GDDR es de 32 bits por chip, con 16 canales para una tarjeta gráfica con un bus de memoria de 512 bits. HBM admite hasta 4 GB por encapsulado.

La mayor cantidad de conexiones a la memoria, en relación con DDR4 o GDDR5, requirió un nuevo método para conectar la memoria HBM a la GPU (u otro procesador). AMD y Nvidia han utilizado chips de silicio especialmente diseñados, llamados intermediadores, para conectar la memoria y la GPU. Este intermediador tiene la ventaja adicional de requerir que la memoria y el procesador estén físicamente cerca, disminuyendo las rutas de memoria. Sin embargo, dado que la fabricación de dispositivos semiconductores es significativamente más cara que la fabricación de placas de circuito impreso, esto añade costes al producto final.

Interfaz 
La DRAM de HBM está estrechamente acoplada a la matriz de cálculo del host con una interfaz distribuida. La interfaz está dividida en canales independientes. Los canales son completamente independientes entre sí y no necesariamente sincronizados entre sí. HBM DRAM utiliza una arquitectura de interfaz amplia para lograr un funcionamiento de alta velocidad y bajo consumo de energía. La DRAM de HBM utiliza un reloj diferencial de 500 MHz CK_t / CK_c (donde el sufijo "_t" indica el componente "verdadero" o "positivo" del par diferencial, y "_c" representa el "complementario"). Los comandos se registran en el flanco ascendente de CK_t, CK_c. Cada interfaz de canal mantiene un bus de datos de 128 bits que funciona a doble velocidad de datos (DDR). HBM admite velocidades de transferencia de 1 GT / s por pin (transfiriendo 1 bit), lo que genera un ancho de banda de paquete total de 128 GB/s.

HBM2 
La segunda generación de memoria de gran ancho de banda, HBM2, también especifica hasta ocho matrices por pila y duplica la tasa de transferencia por pin de hasta 2 GT/s. Con un bus de 1024 bits, HBM2 puede alcanzar un ancho de banda de memoria de 256 GB/s por encapsulado. La especificación HBM2 permite hasta 8 GB por encapsulado. Se prevé que HBM2 sea especialmente útil para aplicaciones de consumo sensibles al rendimiento, como la realidad virtual.

El 19 de enero de 2016, Samsung anunció la producción en masa temprana de HBM2, con hasta 8 GB por pila. SK Hynix también anunció la disponibilidad de pilas de 4 GB en agosto de 2016.

HBM2E 
A finales de 2018, JEDEC anunció una actualización de la especificación HBM2, que prevé un mayor ancho de banda y capacidades. La especificación oficial ahora admite hasta 307 GB / s por pila (velocidad de datos efectiva de 2,5 Tbit / s), aunque los productos que funcionan a esta velocidad ya estaban disponibles. Además, la actualización agregó soporte para pilas de 12-Hi (12 dados), lo que hace posible capacidades de hasta 24 GB por pila.

El 20 de marzo de 2019, Samsung anunció su Flashbolt HBM2E, con ocho matrices por pila, una tasa de transferencia de 3,2 GT/s, que proporciona un total de 16 GB y 410 GB/s por pila. 

El 12 de agosto de 2019, SK Hynix anunció su HBM2E, con ocho matrices por pila, una tasa de transferencia de 3,6 GT / s, que proporciona un total de 16 GB y 460 GB/s por pila. El 2 de julio de 2020, SK Hynix anunció que había comenzado la producción en masa.

HBMnext 
A fines de 2020, Micron reveló que el estándar HBM2E se actualizaría y, junto con eso, dieron a conocer el próximo estándar conocido como HBMnext. Originalmente propuesto como HBM3, este es un gran salto generacional de HBM2 y el reemplazo de HBM2E. Esta nueva VRAM llegará al mercado en el cuarto trimestre de 2022. Esto probablemente introducirá una nueva arquitectura como sugiere el nombre.

Si bien es posible que se revise la arquitectura, las filtraciones apuntan a que el rendimiento será similar al del estándar HBM2E actualizado. Es probable que esta RAM se utilice principalmente en GPU de centros de datos.

HBM-PIM 
En febrero de 2021, Samsung anunció el desarrollo de HBM con procesamiento en memoria (o PIM, por su sigla en inglés). Esta nueva memoria trae capacidades de computación orientada a inteligencia artificial dentro de la memoria para aumentar el procesamiento de datos a gran escala. Un motor de inteligencia artificial optimizado para DRAM se coloca dentro de cada banco de memoria para permitir el procesamiento paralelo y minimizar el movimiento de datos. Samsung afirma que esto ofrecerá el doble de rendimiento del sistema y reducirá el consumo de energía en más del 70 % sin requerir ningún cambio de hardware o software en el resto del sistema.

Referencias

Enlaces externos 

Memorias informáticas