1、 S0 可以用三个键控信号手动控制。 给出时序仿真波形并说明之、 引脚锁定编译、 编程下载于 FPGA 中进行硬件测试。 2 给出真值表, 以上所有控制电路用同一 CASE 语句表达出来, 然后硬件实现。 四 设计一个十六进制七段显示译码器。 用 HDL 的 CASE 语句设计一个可以控制显示共阴七段数码管的十六进制七段显示译码器。 首先给出此译码器的真值表, 此译码器有 4 个输入端: D、 C、 B、 A。 D 是最高位, A是最低位; 输出有 8 位: p、 g、 f、 e、 d、 c、 b、 a, 其中 p 和 a 分别为最高和最低位, p 控制小数点。 对于共阴控制, 如果要显示‘A’ , 输入 DCBA=1010; 若小数点不亮, 则输出pgfedcba=01110111=77H。 给出时序仿真波形并说明之、 引脚锁定、 编程下载于 FPGA 中,对共阴数码管进行硬件测试。 五 设计一个 5 人表决器。 1 用 CASE 语句设计一个 5 人表决电路, 参加表决者 5 人, 同意为 1, 不同意为 0, 同意者过半则表决通过, 绿指示灯亮; 表决不通过则红指示灯亮。 给出时序仿真波形并说明之、 引脚锁定、 编程下载、 硬件测试。 2 在 QUARTUSⅡ 上用 74 系列比较器重新设计这个项目。