tRP 参数设置太长会导致所有 的行激活延迟过长,设为 2 可以减少预充电时间,从而更快地激活下一行。然而,想要把 tRP 设为 2 对大多数内存都是个很高的要求,可能会造成行激活之前的数据丢失,内存控制 器不能顺利地完成读写操作。 对于桌面计算机来说, 推荐预充电参数的值设定为 2 个时钟周 期,这是最佳的设置。如果比此值低,则会因为每次激活相邻紧接着的 bank 将需要 1 个时 钟周期,这将影响 DDR 内存的读写性能,从而降低性能。只有在 tRP 值为 2 而出现系统不稳 定的情况下,将此值设定为 3 个时钟周期。 如果使用 DFI 的主板,则 tRP 值建议 2-5 之间的值。值为 2 将获取最高的性能,该值 为 4 将在超频时获取最佳的稳定性,同样的而该值为 5,则太保守。大部分内存都无法使用 2 的值,需要超频才可以达到该参数。 Row Cycle Time(tRC) 可选的设置:Auto,7-22,步幅值 1。 Row Cycle Time(tRC、RC),表示“SDRAM 行周期时间” ,它是包括行单元预充电到激 活在内的整个过程所需要的最小的时钟周期数。 其计算公式是:row cycle time (tRC) = minimum row active time(tRAS) + row precharge time(tRP)。因此,设置该参数之前,你应该明白你的 tRAS 值和 tRP 值是多少。 如果 tRC 的时间过长, 会因在完成整个时钟周期后激活新的地址而等待无谓的延时, 而降低 性能。然后一旦该值设置过小,在被激活的行单元被充分充电之前,新的周期就可以被初始 化。 在这种情况下,仍会导致数据丢失和损坏。因此,最好根据 tRC = tRAS + tRP 进行设 置,如果你的内存模块的 tRAS 值是 7 个时钟周期,而 tRP 的值为 4 个时钟周期,则理想的 tRC 的值应当设置为 11 个时钟周期。 Row Refresh Cycle Time(tRFC) 可选的设置:Auto,9-24,步幅值 1。 Row Refresh Cycle Time(tRFC、RFC),表示“SDRAM 行刷新周期时间” ,它是行单元 刷新所需要的时钟周期数。该值也表示向相同的 bank 中的另一个行单元两次发送刷新指令 (即:REF 指令)之间的时间间隔。tRFC 值越小越好,它比 tRC 的值要稍高一些。 如果使用 DFI 的主板,通常 tRFC 的值不能达到 9,而 10 为最佳设置,17-19 是内存超 频建议值。 建议从 17 开始依次递减来测试该值。 大多数稳定值为 tRC 加上 2-4 个时钟周期。 Row to Row Delay(RAS to RAS delay)(tRRD) 可选的设置:Auto, 0-7,每级以 1 的步幅递增。 Row to Row Delay,也被称为 RAS to RAS delay (tRRD),表示"行单元到行单元的延 时"。该值也表示向相同的 bank 中的同一个行单元两次发送激活指令(即:REF 指令)之间的 时间间隔。tRRD 值越小越好。 延迟越低,表示下一个 bank 能更快地被激活,进行读写操作。然而,由于需要一定量 的数据,太短的延迟会引起连续数据膨胀。于桌面计算机来说,推荐 tRRD 值设定为 2 个时 钟周期,这是最佳的设置,此时的数据膨胀可以忽视。如果比此值低,则会因为每次激活相 邻紧接着的 bank 将需要 1 个时钟周期,这将影响 DDR 内存的读写性能,从而降低性能。只 有在 tRRD 值为 2 而出现系统不稳定的情况下,将此值设定为 3 个时钟周期。 如果使用 DFI 的主板,则 tRRD 值为 00 是最佳性能参数,4 超频内存时能达到最高的 频率。通常 2 是最合适的值,00 看上去很奇怪,但有人也能稳定运行在 00-260MHz。 Write Recovery Time(tWR) 可选的设置:Auto,2,3。 Write Recovery Time (tWD),表示“写恢复延时” 。该值说明在一个激活的 bank 中完 成有效的写操作及预充电前, 必须等待多少个时钟周期。 这段必须的时钟周期用来确保在预 充电发生前,写缓冲中的数据可以被写进内存单元中。同样的,过低的 tWD 虽然提高了系统 性能,但可能导致数据还未被正确写入到内存单元中,就发生了预充电操作,会导致数据的 丢失及损坏。 如果你使用的是 DDR200 和 266 的内存, 建议将 tWR 值设为 2; 如果使用 DDR333 或 DDR400, 则将 tWD 值设为 3。如果使用 DFI 的主板,则 tWR 值建议为 2。 Write to Read Delay(tWTR) 可选的设置:Auto,1,2。 Write to Read Delay (tWTR), 表示 “读到写延时” 三星公司称其为 。 “TCDLR (last data in to read command)” ,即最后的数据进入读指令。它设定向 DDR 内存模块中的同一个单元 中,在最后一次有效的写操作和下一次读操作之间必须等待的时钟周期。 tWTR 值为 2 在高时钟频率的情况下,降低了读性能,但提高了系统稳定性。这种情况下, 也使得内存芯片运行于高速度下。