3、Core微架构是Intel的以色列设计团队在Yonah微架构基础之上改进而来的新一代微架构。 最显著的变化在于在各个关键部分进行强化。为了提高两个核心的内部数据交换效率采取共享式二级缓存设计,2个核心共享高达4MB的二级缓存。其内核采用较短的14级有效流水线设计,每个核心都内建32KB一级指令缓存与32KB一级数据缓存,2个核心的一级数据缓存之间可以直接传输数据。 每个核心内建4组指令解码单元,支持微指令融合与宏指令融合技术,每个时钟周期最多可以解码5条X86指令,并拥有改进的分支预测功能。每个核心内建5个执行单元子系统,执行效率颇高。加入对EM64T与SSE4指令集的支持。