如果要改变这种问题,大概有两种做法(因为triger的是电压,改善电压要么是电阻要么是电流):1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域,使得漏极方块电阻增大,而使得ESD电流分布更均匀,从而提高泄放能力;2、增加一道P-ESD (Inner-Pickup imp,类似上面的接触孔P+ ESD imp),在N+Drain下面打一个P+,降低Drain的雪崩击穿电压,更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。
对于Snap-back的ESD有两个小小的常识要跟大家分享一下:
1)NMOS我们通常都能看到比较好的Snap-back特性,但是实际上PMOS很难有snap-back特性,而且PMOS耐ESD的特性普遍比NMOS好,这个道理同HCI效应,主要是因为NMOS击穿时候产生的是电子,迁移率很大,所以Isub很大容易使得Bulk/Source正向导通,但是PMOS就难咯。
2) Trigger电压/Hold电压: Trigger电压当然就是之前将的snap-back的第一个拐点(Knee-point),寄生BJT的击穿电压,而且要介于BVCEO与BVCBO之间。而Hold电压就是要维持Snap-back持续ON,但是又不能进入栅锁(Latch-up)状态,否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流,就是进入Latch-up之后I^2*R热量骤增导致硅融化了,而这个就是要限流,可以通过控制W/L,或者增加一个限流高阻,最简单最常用的方法是拉大Drain的距离/拉大SAB的距离(ESD rule的普遍做法)。
3、栅极耦合(Gate-Couple) ESD技术:我们刚刚讲过,Multi-finger的ESD设计的瓶颈是开启的均匀性,假设有10只finger,而在ESD 放电发生时,这10 支finger 并不一定会同时导通(一般是因Breakdown 而导通),常见到只有2-3 支finger会先导通,这是因布局上无法使每finger的相对位置及拉线方向完全相同所致,这2~3 支finger 一导通,ESD电流便集中流向这2~3支的finger,而其它的finger 仍是保持关闭的,所以其ESD 防护能力等效于只有2~3 支finger的防护能力,而非10 支finger 的防护能力。
这也就是为何组件尺寸已经做得很大,但ESD 防护能力并未如预期般地上升的主要原因,增打面积未能预期带来ESD增强,怎么办?其实很简单,就是要降低Vt1(Trigger电压),我们通过栅极增加电压的方式,让衬底先开启代替击穿而提前导通产生衬底电流,这时候就能够让其他finger也一起开启进入导通状态,让每个finger都来承受ESD电流,真正发挥大面积的ESD作用。
但是这种GCNMOS的ESD设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿,所以他不见的是一种很好的ESD设计方案,而且有源区越小则栅压的影响越大,而有源区越大则snap-back越难开启,所以很难把握。
4、还有一种复杂的ESD保护电路: 可控硅晶闸管(SCR: Silicon Controlled Rectifier),它就是我们之前讲过的CMOS寄生的PNPN结构触发产生Snap-Back并且Latch-up,通过ON/OFF实现对电路的保护,大家可以回顾一下,只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了,不过只能适用于Layout,不能适用于Process,否则Latch-up又要fail了。
最后,ESD的设计学问太深了,我这里只是抛砖引玉给FAB的人科普一下了,基本上ESD的方案有如下几种:电阻分压、二极管、MOS、寄生BJT、SCR(PNPN structure)等几种方法。而且ESD不仅和Design相关,更和FAB的process相关,而且学问太深了,我也不是很懂。