用硬件描述语言(HDL)的程序设计硬件的好处在于易于理解、易于维护,调试电路速度快,有许多的易于掌握的仿真、综合和布局布线工具,还可以用C语言配合HDL来做逻辑设计的前后仿真,验证功能是否正确。
在算法硬件电路的研制过程中,计算电路的结构和芯片的工艺对运行速度有很大的影响。所以在电路结构确定之前,必须经过多次仿真。
C语言的功能仿真。C语言的并行结构仿真。Verilog HDL的行为仿真。Verilog HDL RTL级仿真。综合后门级结构仿真。布局布线后仿真。电路实现验证。
下面介绍用C语言配合Verilog HDL来设计算法的硬件电路块时考虑的三个主要问题:
1.为什么选择C语言与Verilog 配合使用
首先,C语言很灵活,查错功能强,还可以通过PLI(编程语言接口)编写自己的系统任务直接与硬件仿真器(如Verilog-XL)结合使用。