三維晶片

3D IC 是將多顆晶片進行三維空間垂直整合，以因應半導體製程受到電子及材料的物理極限。 半導體行業追求這個有前途的技術，在許多不同的形式，但它尚未被廣泛使用，因此，定義還是有點不固定。

3D ICs 對決 3D 封裝

3D 積體電路封裝是指堆疊不同的晶片成為一個單一的封裝以節省空間，被稱為 SiP 或 Chip Stack MCM, 並未整合進入單一的電路內。晶片與晶片之間的溝通方式則採用 off-chip 訊號，彷彿他們被安置（mounted）在一個正常的電路板。相反地，3D IC 是一種單一晶片，使用晶片上的訊號層上的所有元件，無論是垂直或水平。

著名的晶片

目前世界各國在 3DIC 的研發上多處於先期發展階段，尚未成為成熟之技術。2004 年，Intel 曾展示過 3D 版本的 Pentium 4 處理器。目前業界在三維晶片會用矽穿孔（TSV）的方式在垂直方向實現相互連線。晶片製造模具，採用面對面堆積，允許透過結構的密度。背面 TSV 技術用於 IO 和電源。對於的 3D 平面佈置圖，設計人員手動安排每個晶片中的功能塊，以降低功耗和效能改進。允許分拆大型和高功率模組和精心重排，以限制熱的熱點。與 2D 相比，3D 設計提供了 15％的效能提升（由於以消除管道階段）和 15％的節能（由於中繼器，以消除和減少佈線）。

2007 年 Intel 推出 Teraflops Research Chip，是一個實驗性的 80-core 設計的堆疊式記憶體（stacked memory）。由於對記憶體頻寬（memory bandwidth）的高度需求，傳統的 IO 方法將消耗 10～25W。英特爾設計實現了一個基於 TSV 的記憶體匯流排（memory bus）。每個核心都被連線到一個 memory tile 的 SRAM 模的連結，提供 12 GB/s 的頻寬，總頻寬的 1 TB/s，同時僅消耗 2.2W。

2008 年在羅切斯特大學的學術單位，伊比・弗裡德曼（Eby Friedman）教授和他的學生實現了 3D 處理器。該晶片在 1.4GHz 的執行，並且它被設計為最佳化的垂直方向處理之間的層疊晶片給出的 3D 處理器能力，傳統的一層狀晶片無法達到。的一個挑戰是在製造的三維晶片使所有層的工作和諧，從一層到一塊的資訊，會干擾沒有任何障礙。

2012 年的 ISSCC 大會上展示兩組 3D-IC-based multi-core 使用 GlobalFoundries' 130nm 製程 and Tezzazon's FaStack 技術. 3D-MAPS 是一個在喬治亞理工學院電氣和計算機工程學院的研究人員從一個實現與 64 個自定義的核心邏輯晶片堆疊。第二架原型機部在美國密歇根大學電氣工程和電腦科學叫 Centip3De，近閾值設計的 ARM Cortex-M3 內核的基礎上。

現今三維晶片堆疊的量產仍有很大的困難，包括 TSV 本身的製程成本就很大，目前只有 CMOS 影像感測器還有 MEMS 真正進入商品化。再者利用晶片穿孔，矽晶面積也會造成損耗，還有散熱也是一大挑戰。

製造技術

截至 2008 年建立一個 3D IC 主要有四種方式：

 單體（Monolithic）: 電子元件和它們的連線（佈線）是建立在一個單一的半導體晶片，然後將其切成更小的晶粒到 3D 積體電路層。只有一個襯底（substrate），因此不需要用於對準（aligning）、變薄（thinning）、粘接（bonding），或穿透矽通孔（矽穿孔）。最近的一項突破克服的兩相分割電晶體（transistor fabrication）製造工藝溫度的限制。高溫相層轉移之前完成遵循層轉移使用離子切割，也被稱為層次轉移（layer transfer），生產 SOI 晶圓（SOI wafers）在過去的二十年裡一直佔主導地位的方法。多重薄膜幾乎無缺陷的矽層（10s–100s nanometer scale）可以建立透過利用低溫（小於 40℃）鍵和切割技術，並放置在頂部的有源電晶體電路。按照敲定電晶體使用的蝕刻和沉積的過程。這種單片 3D-IC 技術已經在斯坦福大學的研究 DARPA 資助的贈款。

 Wafer-on-Wafer: 電子元件建立在兩個或兩個以上的半導體晶片，然後對準、粘合，並切粒成 3D 積體電路。每個晶片可以減薄粘接之前或之後。垂直連線可以是內嵌到粘接前的晶片或其他人建立的接合後的 stack。 這些穿透矽通孔（TSV）技術，透過在矽襯底（silicon substrate）之間的有源層之間和 / 或一個有源層和一個外部焊盤。晶圓對晶圓鍵合，可以減少產量，因為如果在 3D IC 1 的 N 晶片是有缺陷的，整個 3D IC 將有缺陷。此外，晶片必須是相同的大小，但許多外來的材料（例如，III-V 族）小得多比 CMOS 邏輯或 DRAM（通常為 300 毫米）的晶片上製造的，複雜的異構整合。

 Die-on-Wafer: 電子元器件內建上兩個半導體晶圓。One wafer is diced; 一種晶片的單片化的 dice 是對齊的，到模具網站的第二晶片接合。在晶圓上的晶片的方法，進行細化和 TSV 建立之前或之後接合。可以新增額外的 dice 切割之前的 stack。

 Die-on-Die: 電子元件構建多個 dice，然後可以對準與接合 (aligned and bonded)。細化 (Thinning) 和 TSV 建立可能會之前或之後完成粘接。die-on-die 的一大優勢是可以先測試每個元件模具，如此一來即便是不佳的 die 也不會破壞整個 stack。此外，每個晶片在 3D IC 可以預先分級（binned beforehand），使他們能進行混合和匹配，以最佳化功耗和效能（例如匹配 multiple dice 從 power process corner 的移動應用程式）。

優點

傳統的半導體晶片擴充套件訊號的傳播速度也提高了。然而，縮放比例從目前的製造和晶片設計技術已變得更加困難，部分原因是由於功率密度的限制，部分是因為互連不變得更快，而電晶體 3-D 整合的電路提出了發明來解決堆疊 2-D 的模具和連線他們的第 3 維度的縮放挑戰。這有望加快分層晶片之間的通訊，而平面佈局。在 3D IC 技術中有許多顯著的利益，包括：

腳印 (footprint): 更多的功能融入一個狹小的空間。使新一代的裝置 (device) 更小但功能更強大。

成本：分割槽成多個較小的 dice 與 3D 堆疊晶片可以提高產量，降低製造成本。

異質（Heterogeneous）整合：電路層可以建立在不同的過程，甚至不同型別的晶圓上。 這意味著，元件可以進行最佳化，此外，與不相容的製造元件可以結合在一個單一的三維積體電路。

更短的內部連線：平均線長會減少，研究指出通常減少了 10％-15％。這種減少主來自於原本較長的內部連線，而這些較長的內部連線通常意味著更大量的延遲。同時有鑑於 3D 導線相較於一般導線具有更高的電容，加減之下電路延遲不一定增加或減少。

功率：保持訊號在晶片（on-chip）上可以減少功耗 10-100 倍。而更短的電線也能降低功耗，減少寄生電容。使功率預算減少進而減少產生的熱量，延長電池壽命，具有較低的操作成本。

 電路安全：堆疊結構的複雜性與嘗試反向工程的電路。敏感電路（Sensitive circuits）也以這樣的方式被劃分，以掩蓋的每一層的功能。

頻寬: 3D 積體電路允許大量異質晶片進行層與層之間的垂直貼合。這允許在不同層中的功能塊之間的寬頻匯流排建設。一個典型的例子將是一個處理器結合記憶體 (processor+memory) 的三維堆疊，堆疊在處理器的頂部上的超高速緩衝儲存器。這樣的安排可以讓一個遠大於典型的 128 位或 256 位的高速快取（cache）與處理器（processor）之間的匯流排。從而減少記憶體牆（memroy wall）的問題。

挑戰

因為這項技術是新的，它承載了新的挑戰，包括:

 良率（Yield）: 每一個額外的製造步驟將增加風險。3D IC 在系統封裝與測試的挑戰必須先被克服，才能達到預期的良率。

 熱（Heat）: 3D IC 因堆疊多層晶片，相較於 2D 設計，散熱面積減少許多，導致散熱效果不佳，容易有溫度偏高的現象。

 設計上的複雜度（Design complexity）: 想要真正達到 3D 整合的效果，需要複雜的設計技術與新的 計算機輔助設計 工具。

缺乏標準：基於 TSV 的 3D IC 設計、製造，和包裝有幾個標準，儘管這個問題正在得到解決。此外，還有許多技術仍在探索，例如 via-last, via-first, via-middle; 內插（interposers）或直接接合（direct bonding）等。

 建立 TSV 的費用: TSV 的 gate 和影響平面（impact floorplans）是比較大的。在 45nm 技術節點，該地區的 10μm x 10μm 的 TSV 的足跡約 50 gates。此外，製造需求焊盤和保持區，進一步提高 TSV 區域足跡。根據不同的技術選擇，TSV 的阻擋某些子集（subset）的佈局資源。Via-first TSVs 是前金屬製造的，從而佔據了裝置層和放置障礙物。Via-last TSVs ，透過晶片的金屬化和通。因此，它們佔據兩個的移動裝置和金屬層，從而在佈局和佈線的障礙。使用 TSV 的普遍預期，以減少線長（wirelength），這取決於矽通孔的數量和特點。此外，晶片間的分割影響線長的粒度。通常減以 moderate（20-100 模組塊）和 coarse（block-level partitioning）粒度減小，但 fine（gate-level partitioning）粒度增加。

 測試：為了實現高的總產率和降低成本，單獨的獨立的管芯的測試然而，在 3D IC 的相鄰的有源層之間的緊密整合必須是相同的電路模組的不同部分之間的一個顯著量的互連是必不可少的。劃分到不同的晶粒（dies）。

 異質構成供應鏈：在不均勻的整合系統，其中的一部分從一個不同的零部件供應商延遲整個產品的交付延遲等延遲為每個 3D-IC 的部分供應商的收入。

 缺乏明確界定的所有權：目前還不清楚誰應該擁有的 3D-IC 的整合和封裝 / 組裝。

Design styles

根據 partitioning granularity，不同的設計風格可以區分的。Gate-level 的整合面臨多重挑戰，實現度遠不如 block-level 整合。

 Gate-level 整合：這種風格的區別在多個 dies 的標準單元。它可以保證 wirelength reduction 和極大的靈活性。然而，wirelength reduction 可能受到損害，除非的某些最小尺寸的模組將被保留。另一方面，其副作用包括數量龐大的必要 TSV 的互連。 這種設計風格和路線需要 3D 工具，這是不可用，但。 此外，在多個模具設計模組分割槽的，意味著它不能在 die stacking 之前被充分測試。die stacking（後鍵合測試）之後，可以使一個單一的失敗模具幾個不錯的模具無法使用，破壞了產量。這種風格也放大過程變化的影響，尤其是晶片間的變化。事實上，在 3D 佈局可能會產生更差，在相同的電路佈局 2D，3D IC 整合到原來的承諾背道而馳。 此外，這種設計風格需要重新設計現有的智慧財產權，因為現有的 IP 核和 EDA 工具不提供 3D 整合。

 Block-level 整合：這種風格賦予整個獨立的 dies 設計模組。設計塊歸入大部分的網表的連線和少量的全域性互連是聯絡在一起的。 因此，Block-level 的整合有望降低 TSV 的開銷。先進的 3D 系統相結合的異構模需要不同的製造工藝，快速和低功耗的隨機邏輯不同的技術節點，幾種型別​​的儲存器，模擬和射頻電路等塊級別的整合，它允許獨立和最佳化生產流程，從而出現三維整合的關鍵。此外，這種風格有助於從現有的 2D 設計向 3D IC 設計的過渡。基本上，3D-aware 工具只需要 partitioning 和熱分析。 獨立的 die 應使用（adapted）2D 工具和 2D blocks。這是出於廣泛的可用性，以及可靠的 IP blocks。這可以更方便地強制（mandatory）TSV 置入 IP blocks 和 blocks 之間的未佔有空閒（unoccupied space），而不必再重新設計（redesigning）IP blocks 和嵌入 TSV，可測試性設計是 IP blocks 一個重要的組成部分，可以使用促進 3D IC 的技術性測試（facilitate testing）。此外，關鍵路徑（critical paths）可以主要是嵌入在 2D 塊，這限制了 TSV 和製造成品率上的管芯間的變化（inter-die variation）的影響。最後，先進的晶片設計通常要求工程改變命令。限制成本，限制這種變化的影響，單一的 dies 是必不可少的。

模擬器

IntSim 是一個開放原始碼的 CAD 工具來模擬 2D 和 3D-IC 產品。它可用於預測 2D/3D 晶片的電源，晶片尺寸的金屬含量和最佳大小的金屬含量不同的技術和設計引數的基礎上。使用者還可以學習縮放的趨勢，和使用 IntSim 的最佳化他們的晶片設計。

HeatWave 是商業用途的 CAD tool 用於模擬 whole-chip 在裝置層級降溫。輸入包括佈局資料和電源資料輸出包括一個 3D thermal map 和表格合適的溫度資料的註釋裝置溫度資料轉換成電路模擬器。 熱浪已使用大量 3D-IC 的研究小組準確地模擬測試晶片的溫度。