"半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、選択トランジスタと、複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、複数の前記メモリストリングを含むブロックと、前記メモリセルの前記制御ゲートに接続されたワード線と、前記選択トランジスタのゲートに接続されたセレクトゲート線と、前記選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられた前記セレクトゲート線に正電圧を転送し、前記選択ブロック内における非選択メモリストリングに関連付けられた前記セレクトゲート線、及び非選択ブロック内の前記メモリストリングに関連付けられた前記セレクトゲート線に負電圧を転送する転送回路とを具備し、前記転送回路は、前記セレクトゲート線に関連付けて設けられ、該セレクトゲート線に電圧を転送する第1導電型の第1MOSトランジスタ及び第2MOSトランジスタと、前記書き込み時及び読み出し時において前記ワード線に電圧を転送し、前記第1、第2MOSトランジスタと等しい閾値を有する第3MOSトランジスタとを含み、前記第1、第2MOSトランジスタは、第2導電型の第1半導体領域上に形成され、前記第1半導体領域は、第1導電型の第2半導体領域の表面内に形成され、前記第2半導体領域は、第2導電型の第3半導体領域の表面内に形成され、前記書き込み及び読み出し時において、前記第1半導体領域には前記負電圧が印加され、前記選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオン状態、前記第2MOSトランジスタがオフ状態とされ、前記第1MOSトランジスタが前記負電圧または前記正電圧を前記セレクトゲート線に転送し、前記非選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオフ状態、前記第2MOSトランジスタがオン状態とされ、前記第2MOSトランジスタが前記負電圧を前記セレクトゲート線に転送することを特徴とする半導体記憶装置。半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、選択トランジスタと、複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、複数の前記メモリストリングを含むブロックと、前記メモリセルの前記制御ゲートに接続されたワード線と、前記選択トランジスタのゲートに接続されたセレクトゲート線と、前記選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられた前記セレクトゲート線に正電圧を転送し、前記選択ブロック内における非選択メモリストリングに関連付けられた前記セレクトゲート線、及び非選択ブロック内の前記メモリストリングに関連付けられた前記セレクトゲート線に負電圧を転送する転送回路とを具備することを特徴とする半導体記憶装置。前記転送回路は、前記セレクトゲート線に電圧を転送する第1導電型の転送トランジスタを備え、前記転送トランジスタは、第2導電型の第1半導体領域上に形成され、前記第1半導体領域は、第1導電型の第2半導体領域の表面内に形成され、前記第2半導体領域は、第2導電型の第3半導体領域の表面内に形成され、前記書き込み及び読み出し時において、前記第1半導体領域には前記負電圧が印加されることを特徴とする請求項2記載の半導体記憶装置。前記転送トランジスタは、1本のセレクトゲート線につき、前記第1半導体領域上に形成された第1MOSトランジスタ及び第2MOSトランジスタを含み、前記選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオン状態、前記第2MOSトランジスタがオフ状態とされ、前記第1MOSトランジスタが前記負電圧または前記正電圧を前記セレクトゲート線に転送し、前記非選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオフ状態、前記第2MOSトランジスタがオン状態とされ、前記第2MOSトランジスタが前記負電圧を前記セレクトゲート線に転送することを特徴とする請求項3記載の半導体記憶装置。前記転送回路は、前記書き込み時及び読み出し時において前記ワード線に電圧を転送する第3MOSトランジスタを更に備え、前記第1乃至第3MOSトランジスタの閾値は等しいことを特徴とする請求項4記載の半導体記憶装置。前記転送回路は、前記書き込み時及び読み出し時において前記ワード線に電圧を転送する第3MOSトランジスタを更に備え、前記第3MOSトランジスタの閾値は、前記第1及び第2MOSトランジスタの閾値よりも低いことを特徴とする請求項4記載の半導体記憶装置。動作信頼性を向上出来る半導体記憶装置を提供する。実施形態の半導体記憶装置は、メモリセルと、選択トランジスタと、メモリストリングと、ブロックと、ワード線と、セレクトゲート線と、ビット線と、転送回路とを備える。メモリセルは、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む。メモリストリングにおいては、複数のメモリセルの電流経路が直列接続されると共に、該メモリセルに選択トランジスタの電流経路が直列接続される。ブロックは、複数のメモリストリングを含む。ワード線は、メモリセルの制御ゲートに接続される。セレクトゲート線は、選択トランジスタのゲートに接続される。ビット線は、選択トランジスタの電流経路を介して前記メモリセルに接続される。転送回路は、データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられたセレクトゲート線に正電圧を転送し、選択ブロック内における非選択メモリストリングに関連付けられたセレクトゲート線、及び非選択ブロック内のメモリストリングに関連付けられたセレクトゲート線に負電圧を転送する。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[第1実施形態]第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。1.半導体記憶装置の構成についてまず、本実施形態に係る半導体記憶装置の構成について説明する。1.1半導体記憶装置の全体構成について図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ10、ロウデコーダ1111-0~11-3、ドライバ回路12、センスアンプ13、電圧発生回路14、及び制御回路15を備えている。メモリセルアレイ10は、不揮発性のメモリセルの集合である複数本例では4個のブロックBLKBLK0~BLK3を備えている。同一ブロックBLK内のデータは一括して消去される。ブロックBLKの各々は、メモリセルが直列接続されたNANDストリング16の集合である複数本例では4個のメモリグループGPGP0~GP3を備えている。もちろん、メモリセルアレイ10内のブロック数及びブロックBLK内のメモリグループ数は任意である。ロウデコーダ11-0~11-3は、それぞれブロックBLK0~BLK3に対応付けて設けられる。そして対応するブロックBLKのロウ方向を選択する。ドライバ回路12は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ11に供給する。この電圧が、ロウデコーダ11によってメモリセルに印加される。センスアンプは、データの読み出し時には、メモリセルから読み出したデータをセンス増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。電圧発生回路14は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路12に供給する。制御回路15は、NAND型フラッシュメモリ全体の動作を制御する。1.2メモリセルアレイ10について次に、上記メモリセルアレイ10の構成の詳細について説明する。図2は、ブロックBLK0の回路図である。ブロックBLK1~BLK3も同様の構成を有している。図示するように、ブロックBLK0は4つのメモリグループGPを含む。また各々のメモリグループGPは、n個nは自然数のNANDストリング16を含む。NANDストリング16の各々は、例えば8個のメモリセルトランジスタMTMT0~MT7と、選択トランジスタST1、ST2と、バックゲートトランジスタBTとを含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。バックゲートトランジスタBTもメモリセルトランジスタMTと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタBTはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタMT及びバックゲートトランジスタBTは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に設けられる。この直列接続の一端側のメモリセルトランジスタMT7の電流経路は選択トランジスタST1の電流経路の一端に接続され、他端側のメモリセルトランジスタMT0の電流経路は選択トランジスタST2の電流経路の一端に接続されている。メモリグループGP0~GP3の各々の選択トランジスタST1のゲートは、それぞれセレクトゲート線SGS0~SGS3に共通接続され、選択トランジスタST2のゲートは、それぞれセレクトゲート線SGS0~SGS3に共通接続される。これに対して同一のブロックBLK0内にあるメモリセルトランジスタMT0~MT7の制御ゲートはそれぞれワード線WL0~WL7に共通接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BGブロックBLK0~BLK3では、それぞれBG0~BG3に共通接続される。すなわち、ワード線WL0~WL7及びバックゲート線BGは同一ブロックBLK0内の複数のメモリグループGP0~GP3間で共通に接続されているのに対し、セレクトゲート線SGD、SGSは、同一ブロックBLK0内であってもメモリグループGP0~GP3毎に独立している。また、メモリセルアレイ10内でマトリクス状に配置されたNANDストリング16のうち、同一行にあるNANDストリング16の選択トランジスタST1の電流経路の他端は、いずれかのビット線BLBL0~BLn、nは自然数に共通接続される。すなわち、ビット線BLは、複数のブロックBLK間で、NANDストリング16を共通に接続する。また、選択トランジスタST2の電流経路の他端は、ソース線SLに共通に接続されている。ソース線SLは、例えば複数のブロック間で、NANDストリング16を共通に接続する。前述の通り、同一のブロックBLK内にあるメモリセルトランジスタMTのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックBLKのいずれかのメモリグループGPにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTにつき、一括して行われる。この単位をページと呼ぶ。次に、メモリセルアレイ10の三次元積層構造につき、図3及び図4を用いて説明する。図3及び図4は、メモリセルアレイ10の斜視図及び断面図である。図示するようにメモリセルアレイ10は、半導体基板20上に設けられている。そしてメモリセルアレイ10は、半導体基板20上に順次形成されたバックゲートトランジスタ層L1、メモリセルトランジスタ層L2、選択トランジスタ層L3、及び配線層L4を有する。バックゲートトランジスタ層L1は、バックゲートトランジスタBTとして機能する。メモリセルトランジスタ層L2は、メモリセルトランジスタMT0~MT7NANDストリング16として機能する。選択トランジスタ層L3は、選択トランジスタST1、ST2として機能する。配線層L4は、ソース線SL及びビット線BLとして機能する。バックゲートトランジスタ層L1は、バックゲート導電層21を有する。バックゲート導電層21は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層21は、ブロックBLK毎に分断されている。バックゲート導電層21は、例えば多結晶シリコンによって形成される。バックゲート導電層21は、バックゲート線BGとして機能する。またバックゲート導電層21は、図4に示すようにバックゲートホール22を有する。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。メモリセルトランジスタ層L2は、バックゲート導電層L1の上層に形成されている。メモリセルトランジスタ層L2は、ワード線導電層23a~23dを有する。ワード線導電層23a~23dは、層間絶縁層図示せずを挟んで積層されている。ワード線導電層23a~23dは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層23a~23dは、例えば多結晶シリコンで形成される。ワード線導電層23aはメモリセルトランジスタMT3、MT4の制御ゲートワード線WL3、WL4として機能し、ワード線導電層23bはメモリセルトランジスタMT2、MT5の制御ゲートワード線WL2、WL5として機能し、ワード線導電層23cはメモリセルトランジスタMT1、MT6の制御ゲートワード線WL1、WL6として機能し、ワード線導電層23dはメモリセルトランジスタMT0、MT7の制御ゲートワード線WL0、WL7として機能する。またメモリセルトランジスタ層L2は、図4に示すように、メモリホール24を有する。メモリホール24は、ワード線導電層23a~23dを貫通するように形成されている。メモリホール24は、バックゲートホール22のカラム方向の端部近傍に整合するように形成されている。更にバックゲートトランジスタ層L1及びメモリセルトランジスタ層L2は、図4に示すように、ブロック絶縁層25a、電荷蓄積層25b、トンネル絶縁層25c、及び半導体層26を有する。半導体層26は、NANDストリング16のボディ各トランジスタのバックゲートとして機能する。ブロック絶縁層25aは、図4に示すように、バックゲートホール22及びメモリホール25に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層25bは、ブロック絶縁層25aの側面に、所定の厚みをもって形成されている。トンネル絶縁層25cは、電荷蓄積層25bの側面に、所定の厚みをもって形成されている。半導体層26は、トンネル絶縁層25cの側面に接するように形成されている。半導体層26は、バックゲートホール22及びメモリホール24を埋めるように形成されている。半導体層26は、ロウ方向からみてU字状に形成されている。すなわち半導体層26は、半導体基板20の表面に対して垂直方向に延びる一対の柱状部26aと、一対の柱状部26aの下端を連結する連結部26bとを有する。ブロック絶縁層25a及びトンネル絶縁層25cは、例えば酸化シリコンSiO2で形成される。電荷蓄積層25bは、例えば窒化シリコンSiNで形成される。半導体層26は、多結晶シリコンで形成される。これらのブロック絶縁層25a、電荷蓄積層25b、トンネル絶縁層25c、及び半導体層26は、メモリトランジスタMTとして機能するMONOS型トランジスタを形成する。上記バックゲートトランジスタ層L1の構成を換言すると、トンネル絶縁層25cは、連結部26bを取り囲むように形成されている。バックゲート導電層21は、連結部26bを取り囲むように形成されている。また上記メモリトランジスタ層L2の構成を換言すると、トンネル絶縁層25cは、柱状部26aを取り囲むように形成されている。電荷蓄積層25bは、トンネル絶縁層25cを取り囲むように形成されている。ブロック絶縁層25aは、電荷蓄積層25bを取り囲むように形成されている。ワード線導電層23a~23dは、ブロック絶縁層25a~25c及び柱状部26aを取り囲むように形成されている。選択トランジスタ層L3は、図3及び図4に示すように、導電層27a及び27bを有する。導電層27a及び27bは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層27aと、一対の導電層27bは、カラム方向に交互に配置されている。導電層27aは一方の柱状部26aの上層に形成され、導電層27bは他方の柱状部26aの上層に形成されている。導電層27a及び27bは、多結晶シリコンで形成される。導電層27aは、選択トランジスタST2のゲートセレクトゲート線SGSとして機能し、導電層27bは、選択トランジスタST1のゲートセレクトゲート線SGDとして機能する。選択トランジスタ層L3は、図4に示すように、ホール28a及び28bを有する。ホール28a及び28bは、それぞれ導電層27a及び27bを貫通する。またホール28a及び28bは、それぞれメモリホール24と整合する。選択トランジスタ層L3は、図4に示すように、ゲート絶縁層29a及び29b、並びに半導体層30a及び30bを備えている。ゲート絶縁層29a及び29bは、それぞれホール28a及び28bに面する側壁に形成されている。半導体層30a及び30bは、それぞれゲート絶縁層29a及び29bに接するように、半導体基板20の表面に対して垂直方向に延びる柱状に形成されている。ゲート絶縁層29a及び29bは、例えば酸化シリコンSiO2で形成される。半導体層30a及び30bは、例えば多結晶シリコンで形成される。上記選択トランジスタ層L3の構成を換言すると、ゲート絶縁層29aは、柱状の半導体層30aを取り囲むように形成されている。導電層27aは、ゲート絶縁層29a及び半導体層30aを取り囲むように形成されている。また、ゲート絶縁層29bは、柱状の半導体層30bを取り囲むように形成されている。導電層27bは、ゲート絶縁層29b及び半導体層30bを取り囲むように形成されている。配線層L4は、図3及び図4に示すように、選択トランジスタ層L3の上層に形成されている。配線層L4は、ソース線層31、プラグ層32、及びビット線層33を有する。ソース線層31は、ロウ方向に延びる板状に形成されている。ソース線層31は、カラム方向に隣接する一対の半導体層27aの上面に接するように形成されている。プラグ層32は、半導体層27bの上面に接し、半導体基板20の表面に対して垂直方向に延びるように形成されている。ビット線層33は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層33は、プラグ層32の上面に接するように形成されている。ソース線層31、プラグ層32、及びビット線層33は、例えばタングステンW等の金属で形成される。ソース線層31は、図1及び図2で説明したソース線SLとして機能し、ビット線層33は、ビット線BLとして機能する。図3及び図4に示すNANDストリング16の等価回路を図5に示す。図示するようにNANDストリング16は、選択トランジスタST1、ST2、メモリセルトランジスタMT0~MT7、及びバックゲートトランジスタBTを備えている。前述の通り、メモリセルトランジスタMTは、選択トランジスタST1、ST2間に直列に接続されている。バックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に直列接続されている。データの書き込み及び読み出し時において、バックゲートトランジスタBTは常にオン状態とされる。メモリセルトランジスタMTの制御ゲートはワード線WLに接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BGに接続されている。そして、図3においてロウ方向に沿って配列された複数のNANDストリング16の集合が、図2で説明したメモリグループGPに相当する。1.3ロウデコーダ11について次に、ロウデコーダ11の構成について説明する。ロウデコーダ11-0~11-3は、それぞれブロックBLK0~BLK3に関連づけて設けられ、ブロックBLK0~BLK3を選択または非選択とするために設けられる。図6は、ロウデコーダ11-0及びドライバ回路12の構成を示している。なお、ロウデコーダ11-1~11-3の構成もロウデコーダ11-0と同様である。図示するようにロウデコーダ11は、ブロックデコーダ40及び高耐圧nチャネルエンハンスメント型E型:閾値が正MOSトランジスタ50~5450-0~50-7、51-0~51-3、52-0~52-3、53-0~53-3、54-0~54-3、55を備えている。トランジスタ50~54はいずれも高耐圧型であり、チャネル領域の不純物濃度は等しく、またその閾値電圧も等しい。1.3.1ブロックデコーダ40について図示するようにブロックデコーダ40は、ANDゲート41、低耐圧nチャネルディプレッション型MOSトランジスタ42、高耐圧nチャネルディプレッション型D型:閾値が負MOSトランジスタ43、44、高耐圧pチャネルE型MOSトランジスタ45、及びレベルシフタ46を備えている。ANDゲート41は、外部より与えられるブロックアドレスBAの各ビットのAND演算を行う。ブロックアドレスBAが当該ロウデコーダ11-0の対応するブロックBLK0を示す場合、ANDゲート41はHレベルを出力する。レベルシフタ46は、ANDゲート41の出力をレベルシフトして出力する。レベルシフタ46は、ANDゲート41の出力を反転してレベルシフトした信号を、信号RDECADnとして出力する。またANDゲート41の出力の反転することなくレベルシフトした信号を、トランジスタ42に供給する。すなわちレベルシフタ4は、低耐圧nチャネルE型MOSトランジスタ46a、46b、低耐圧pチャネルE型MOSトランジスタ46c、46d、及びインバータ46eを備えている。インバータ46eは、ANDゲート41の出力を反転する。トランジスタ46cは、ゲートがANDゲート41の出力ノードに接続され、ソース及びバックゲートに電源電圧Vddが与えられる。トランジスタ46dは、ゲートがインバータ46eの出力ノードに接続され、ソース及びバックゲートに電源電圧Vddが与えられる。トランジスタ46aは、ドレインがトランジスタ46cのドレインに接続され、ソース及びバックゲートに負電圧VBBが与えられ、ゲートがトランジスタ46dのドレインに接続される。トランジスタ46bは、ドレインがトランジスタ46dのドレインに接続され、ソース及びバックゲートに負電圧VBBが与えられ、ゲートがトランジスタ46cのドレインに接続される。そして、トランジスタ46a、46cのドレイン及びトランジスタ46bのゲートの電位が、信号RDECADnとなる。トランジスタ42は、電流経路の一端が、トランジスタ46d、46bのドレイン及びトランジスタ46aのゲートに接続され、ゲートに信号BSTONが与えられる。またトランジスタ43は、電流経路の一端がトランジスタ42の電流経路の他端に接続され、電流経路の他端が信号線TGに接続され、ゲートに信号BSTONが与えられる。信号BSTONは、ブロックデコーダ40のアドレス情報の取り込みの際にアサートHレベルされる信号であり、例えば制御回路15によって与えられる。トランジスタ45は、電流経路の一端が信号線TGに接続され、電流経路の他端がバックゲートに接続され、ゲートに信号RDECADnが入力される。トランジスタ44は、電流経路の一端に電圧VRDECが与えられ、他端がトランジスタ45の電流経路の他端に接続され、ゲートが信号線TGに接続される。データの書き込み、読み出し、及び消去時において、ブロックアドレスBAが当該ブロックBLK0に一致した際には、トランジスタ44、45がオン状態とされ、これにより信号線TGに電圧VRDEC本例ではHレベルが印加される。他方で、ブロックアドレスBAが当該ブロックBLK0に一致しなかった際には、MOSトランジスタ44、45はオフ状態となり、信号線TGは負電圧VBBLレベルとされる。1.3.2トランジスタ50について次に、トランジスタ50について説明する。トランジスタ50は、選択ブロックBLKのワード線WLに電圧を転送するためのものである。トランジスタ50-0~50-7はそれぞれ、電流経路の一端が、対応するブロックBLK0のワード線WL0~WL7にそれぞれ接続され、他端が信号線CG0~CG7にそれぞれ接続され、ゲートが信号線TGに共通に接続される。従って、例えば選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ50-0~50-7はオン状態とされ、ワード線WL0~WL7は信号線CG0~CG7に接続される。他方、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ50-0~50-7はオフ状態とされ、ワード線WL0~WL7は信号線CG0~CG7から分離される。1.3.3トランジスタ51、52について次に、トランジスタ51、52について説明する。トランジスタ51、52は、セレクトゲート線SGDに電圧を転送するためのものである。トランジスタ51-0~51-3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0~SGD3に接続され、他端が信号線SGDD0~SGDD3に接続され、ゲートが信号線TGに共通に接続され、バックゲートには負電圧VBBが与えられる。またトランジスタ52-0~52-3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0~SGD3に接続され、他端がノードSGD_COMに接続され、ゲートに信号RDECADnが与えられ、バックゲートには負電圧VBBが与えられる。ノードSGD_COMは、負電圧VBB等、選択トランジスタST1をオフ状態にする電圧である。従って、例えば選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ51-0~51-3はオン状態とされ、トランジスタ52-0~52-3はオフ状態とされる。よって、選択ブロックBLK0のセレクトゲート線SGD0~SGD3は信号線SGDD0~SGDD3に接続される。他方で、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ51-0~51-3はオフ状態とされ、トランジスタ52-0~52-3はオン状態とされる。よって、非選択ブロックBLK1~BLK3のセレクトゲート線SGD0~SGD3はノードSGD_COMに接続される。1.3.4トランジスタ53、54についてトランジスタ53、54は、セレクトゲート線SGSに電圧を転送するためのものであり、その接続及び動作は、トランジスタ51、52においてセレクトゲート線SGDをセレクトゲート線SGSに入れ替えたものと等価である。すなわち、選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ53-0~53-3はオン状態とされ、トランジスタ54-0~52-4はオフ状態とされる。他方で、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ51-0~51-3はオフ状態とされ、トランジスタ52-0~52-3はオン状態とされる。1.3.5トランジスタ55について次に、トランジスタ55について説明する。トランジスタ55は、バックゲート線BGに電圧を転送するためのものである。トランジスタ55は、電流経路の一端が、対応するブロックBLK0のバックゲート線BG0に接続され、他端は信号線BGDに接続され、ゲートが信号線TGに共通に接続される。従って、選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ55はオン状態とされ、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ55はオフ状態とされる。1.3.6ロウデコーダ11のウェル分離について図7は、ロウデコーダ11の一部領域の断面図である。図示するように、バックゲートに負電圧VBBが印加されるトランジスタ42、43、46a、46b、及び51~54は、p型ウェル領域36上に形成されている。このウェル領域36は、半導体基板20の表面内に形成されたn型ウェル領域35の表面内に形成されている。このように、トランジスタ42、43、46a、46b、及び51~54は、バックゲートに0V以上が印加されるトランジスタとは、電気的に分離されている。なお図7では、トランジスタ42、43の組、トランジスタ46a、46の組、トランジスタ51、52の組、及びトランジスタ53、54の組が、それぞれ異なるウェル領域36上に形成されている。しかし、これらの4つのウェル領域36及びウェル領域35は、1つにまとめられても良い。また図7では、トランジスタ50は半導体基板20上に形成されている。トランジスタ50は負電圧を転送しないので、このように半導体基板20上に形成されて良いが、ウェル領域36上に形成されても良い。1.4ドライバ回路12について次に、ドライバ回路12の構成について説明する。ドライバ回路12は、信号線CG0~CG7、SGDD0~SGDD3、SGSD0~SGSD3、及びBGDの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。図6に示すようにドライバ回路12は、CGドライバ6060-0~60-7、SGDドライバ6161-0~61-3、SGSドライバ6262-0~62-3、BGドライバ64、及び電圧ドライバ63を備えている。1.4.1電圧ドライバ63についてまず電圧ドライバ63について説明する。電圧ドライバ63は、ブロックデコーダ40及びCGドライバ60で使用する電圧を生成する。図8は電圧ドライバ63の回路図である。図示するように電圧ドライバ63は、それぞれ電圧VBST、VRDEC、及びVCGSELを生成する第1~第3ドライバ70~72を備えている。第1ドライバ70は、高耐圧nチャネルMOSトランジスタ73、74、及びローカルポンプ回路L/P1、L/P2を備えている。トランジスタ73の電流経路の一端には、プログラム時において電圧VPGMHが印加され、且つローカルポンプ回路L/P1に接続されている。電圧VPGMHは、電圧発生回路14によって与えられ、電圧VPGMよりも大きい電圧である。VPGMは、プログラム時に選択ワード線に印加される高電圧である。またトランジスタ73のゲートには、プログラム時においてローカルポンプ回路L/P1から電圧が印加される。トランジスタ74の電流経路の一端には、読み出し時において電圧VREADHが印加され、且つローカルポンプ回路L/P2に接続されている。電圧VREADHは、電圧発生回路14によって与えられ、電圧VREADよりも大きい電圧である。VREADは、読み出し時に非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタMTをオン状態とする電圧である。またトランジスタ74のゲートには、読み出し時においてローカルポンプ回路L/P2から電圧が印加される。そして、トランジスタ73、74の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧VBSTとして出力される。上記構成において第1デコーダ70は、プログラム時にはトランジスタ73がオン状態とされて、電圧VBST=VPGMHを出力する。また読み出し時にはトランジスタ74がオン状態とされて、電圧VBST=VREADHを出力する。次に第2ドライバ71について説明する。第2ドライバ71は、高耐圧nチャネルMOSトランジスタ75、76、及びローカルポンプ回路L/P3、L/P4を備えている。トランジスタ75の電流経路の一端には、プログラム時において電圧VPGMHが印加され、且つローカルポンプ回路L/P3に接続されている。またトランジスタ75のゲートには、プログラム時においてローカルポンプ回路L/P3から電圧が印加される。トランジスタ76の電流経路の一端には、読み出し時において電圧READHが印加され、且つローカルポンプ回路L/P4に接続されている。またトランジスタ76のゲートには、読み出し時においてローカルポンプ回路L/P4から電圧が印加される。そして、トランジスタ75、76の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧VRDECとして出力される。上記構成において第2デコーダ71は、プログラム時にはトランジスタ75がオン状態とされて、電圧VRDEC=VPGMHを出力する。また読み出し時にはトランジスタ76がオン状態とされて、電圧VRDEC=VREADHを出力する。次に第3ドライバ72について説明する。第3ドライバ72は、高耐圧nチャネルMOSトランジスタ77~80、高耐圧nチャネルディプレッション型MOSトランジスタ81、抵抗素子82、ローカルポンプ回路L/P5、L/P6、及びレベルシフタL/S1、L/S2を備えている。トランジスタ77の一端には、電圧VPGMが印加され、またローカルポンプ回路L/P5に接続されている。更にトランジスタ77のゲートには、ローカルポンプ回路L/P5によって電圧が印加される。トランジスタ81は、電流経路の一端がトランジスタ77の電流経路の他端に接続され、他端はトランジスタ78の電流経路の一端に接続されている。そしてトランジスタ81、78のゲートにレベルシフタL/S1の出力が与えられる。レベルシフタL/S1は、プログラム時において第1ドライバ70から電圧VBSTを受け、この電圧VBSTをレベルシフトして出力する。トランジスタ79は、電流経路の一端に電圧VPASSが与えられ、またローカルポンプ回路L/P6に接続され、ゲートにローカルポンプ回路L/P6の出力が与えられる。電圧VPASSは、プログラム時に非選択ブロックの非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタMTをオン状態とする電圧である。トランジスタ80は、電流経路の一端に電圧VCGRVが与えられ、ゲートにレベルシフタL/S2の出力が与えられる。レベルシフタL/S2は、読み出し時において電圧発生回路14から電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。抵抗素子82の一端はトランジスタ77の電流経路の一端に接続され、他端はトランジスタの電流経路の他端に接続される。そして、トランジスタ78~80の電流経路の他端は共通接続され、この共通接続ノードが第3ドライバ72の出力ノードとなり、電圧VCGSELを出力する。なお、上記電圧VPGMH、VREADH、VPASS、VCGR、及び後述するVPASSAは、電圧発生回路14内のチャージポンプ回路によって生成される。また電圧VPGM及びVREADは、例えば電圧VPGMH及びVREADHを降圧することによって生成される。図9は、電圧発生回路14内において一例として電圧VPGMH及びVPGMを発生する構成を示す。図示するように、電圧発生回路14は、チャージポンプ回路90、リミッタ回路91、及び高耐圧nチャネルMOSトランジスタ92を備える。チャージポンプ回路90は、電圧VPGMHを発生して、これをノードN1に出力する。トランジスタ92は、ノードN1とノードN2との間にダイオード接続されている。トランジスタ92は、トランジスタ50と同じサイズであり、同じ閾値電圧を有する。そしてノードN2の電位がVPGMとして出力される。従って、VPGMH=VPGMVthである。但しVthはトランジスタ92の閾値電圧である。そして、リミッタ回路91が電圧VPGMを監視して、VPGMが所望の値になるよう、チャージポンプ回路90を制御する。VREADH及びVREADも同様である。1.4.2CGドライバ60について次に、CGドライバ60について説明する。CGドライバ60-0~60-7はそれぞれ、信号線CG0~CG7ワード線WL0~WL7に、必要な電圧を転送する。図10は、CGドライバ60-0の回路図である。その他のCGドライバ60-1~60-7も同様の構成を有する。図示するようにCGドライバ60は、高耐圧nチャネルE型MOSトランジスタ100、101、103、104、ローカルポンプ回路L/P6、L/P8、及びレベルシフタL/S3、L/S4を備えている。トランジスタ100は、電流経路の一端に電圧VCGSELが与えられ、電流経路の他端が、対応する信号線CGCGドライバ60-iではCGi、iは0~7のいずれかに接続され、ゲートにレベルシフタL/S3の出力が与えられる。レベルシフタL/S3は、プログラム時また読み出し時において電圧ドライバ63から電圧VBSTを受け、この電圧VBSTをレベルシフトして出力する。トランジスタ101は、電流経路の一端に電圧VPASSが与えられ、またローカルポンプ回路L/P6に接続され、電流経路の他端が、対応する信号線CGに接続され、ゲートにローカルポンプ回路L/P6の出力が与えられる。トランジスタ103は、電流経路の一端に電圧VREADが与えられ、またローカルポンプ回路L/P8に接続され、電流経路の他端が、対応する信号線CGに接続され、ゲートにローカルポンプ回路L/P8の出力が与えられる。トランジスタ104は、電流経路の一端に電圧VISOが与えられ、電流経路の他端が、対応する信号線CGに接続され、ゲートにレベルシフタL/S4の出力が与えられる。レベルシフタL/S4は、プログラム時において電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。また電圧VISOは、保持データに関わらずメモリセルトランジスタMTをオフさせる電圧である。上記構成において、選択ワード線WLに対応するCGドライバ60では、例えば制御回路15によって、プログラム時にはトランジスタ100がオン状態とされることにより、電圧VPGMVCGSEL=VPGMが、対応する信号線CGに転送される。また読み出し時には、トランジスタ100がオン状態とされることにより、電圧VCGRVVCGSEL=VCGRVが、対応する信号線CGに転送される。そして、これらの電圧が、ロウデコーダ11内のトランジスタ50の電流経路を介して、選択ワード線WLに転送される。また非選択ワード線に対応するCGドライバ60では、例えば制御回路15によって、プログラム時にはトランジスタ100及び/または101、またはトランジスタ104がオン状態とされる。トランジスタ100及び/または101がオン状態とされたCGドライバ60は、電圧VPASSを、対応する信号線CGに転送する。トランジスタ104がオン状態とされたCGドライバ60は、電圧VISOを、対応する信号線CGに転送する。読み出し時には、トランジスタ103がオン状態とされることにより、電圧VREADが、対応する信号線CGに転送される。そしてこれらの電圧が、ロウデコーダ11内のトランジスタ50の電流経路を介して、非選択ワード線WLに転送される。なお、各ブロックBLK間でCG0~CG7が共通とされても良い。すなわち、4つのブロックBLK0~BLK3のそれぞれに属する4本のワード線WL0が、対応するロウデコーダ11-0~11-3のトランジスタ50-0を介して、同一のCGドライバ60-0で駆動されても良い。その他の信号線CG1~CG7も同様である。1.4.3SGDドライバ61について次に、SGDドライバ61について説明する。SGDドライバ61-0~61-3はそれぞれ、信号線SGDD0~SGDD3セレクトゲート線SGD0~SGD3に、必要な電圧を転送する。図11は、SGDドライバ61-0の回路図である。その他のSGDドライバ61-1~61-3も同様の構成を有する。図示するようにSGDドライバ61は、高耐圧nチャネルE型MOSトランジスタ110、111、及びレベルシフタL/S5を備えている。トランジスタ110は、電流経路の一端に電圧VSGDが与えられ、電流経路の他端が、対応する信号線SGDDSGDドライバ61-jではSGDDj、jは0~3のいずれかに接続され、ゲートにレベルシフタL/S5の出力が与えられる。レベルシフタL/S5は、プログラム時また読み出し時において電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。トランジスタ111は、ソースに負電圧VBBが印加され、ドレインが、対応する信号線SGDDに接続され、ゲートに信号USEL1が与えられる。信号USEL1は、制御回路15により、SGDドライバ61が、書き込み時及び読み出し時において選択セルを含むNANDストリングに対応する際にLレベル例えばVBBとされ、それ以外のSGDドライバ61ではHレベルとされる。以上の構成において、データの読み出し時及び書き込み時には、選択ワード線を含むNANDストリング16に接続されたセレクトゲート線SGDに対応するSGDドライバ61では、トランジスタ110がオン状態とされ、トランジスタ111がオフ状態とされる。これにより、電圧VSGDが、対応する信号線SGDDに転送される。電圧VSGDは、読み出し時において選択トランジスタST1をオンさせる電圧である書き込み時には、書き込みデータに応じてオンさせる。他方、それ以外のSGDドライバ61では、トランジスタ111がオン状態とされ、トランジスタ110がオフ状態とされることにより、負電圧VBBが信号線SGDDに転送される。トランジスタ111は負電圧を転送する。従ってトランジスタ111は、図7で説明したトランジスタ51~54等と同様に、半導体基板20と電気的に分離されたp型ウェル領域36上に形成される。なお、トランジスタ110は半導体基板20上に形成されても良いし、あるいはウェル領域36上に形成されても良い。1.4.4SGSドライバ62について次に、SGSドライバ62について説明する。SGSドライバ62-0~62-3はそれぞれ、信号線SGSD0~SGSD3セレクトゲート線SGS0~SGS3に、必要な電圧を転送する。図12は、SGSドライバ62-0の回路図である。その他のSGSドライバ62-1~62-3も同様の構成を有する。図示するようにSGSドライバ62は、高耐圧nチャネルMOSトランジスタ120、121、及びレベルシフタL/S6を備えている。トランジスタ120は、電流経路の一端に電圧VSGSが与えられ、電流経路の他端が、対応する信号線SGSDSGSドライバ62-kではSGSDk、kは0~3のいずれかに接続され、ゲートにレベルシフタL/S6の出力が与えられる。レベルシフタL/S6は、読み出し時において電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。トランジスタ121は、ソースに負電圧VBBが印加され、ドレインが、対応する信号線SGSDに接続され、ゲートに信号USEL2が与えられる。信号USEL2は、例えば制御回路15によって、書き込み時には、全てのSGSドライバ62において、Hレベルとされる。他方、読み出し時には、SGDドライバ61が、選択セルを含むNANDストリングに対応する際にLレベル例えばVBBとされ、それ以外のSGDドライバ61ではHレベルとされる。以上の構成において、読み出し時において、選択ワード線を含むNANDストリング16に接続されたセレクトゲート線SGSに対応するSGSドライバ62では、トランジスタ120がオン状態とされ、トランジスタ121がオフ状態とされることにより、電圧VSGSが、対応する信号線SGSDに転送される。電圧VSGSは、選択トランジスタST2をオンさせる電圧である。他方、それ以外のSGSドライバ62では、トランジスタ121がオン状態とされ、トランジスタ120がオフ状態とされることにより、負電圧VBBがが信号線SGSDに転送される。書き込み時には、全てのSGSドライバ62において、トランジスタ120がオフ状態、トランジスタ121がオン状態とされ、信号線SGSDには負電圧VBBが転送される。トランジスタ121は負電圧を転送する。従ってトランジスタ121は、トランジスタ111と同様にp型ウェル領域36上に形成される。なお、トランジスタ120は半導体基板20上に形成されても良いし、あるいはウェル領域36上に形成されても良い。1.4.5BGドライバ64について次にBGドライバ64について説明する。BGドライバ64は、例えば図10で説明したCGドライバ60において、VCGSELが転送される経路を廃したものに相当する。すなわち、書き込み時にはトランジスタ101または103によってVPASSまたはVISOをバックゲート線BGに転送し、読み出し時にはトランジスタ103によってVREADをバックゲート線BGに転送する。2.半導体記憶装置1の動作について次に、上記構成のNAND型フラッシュメモリの動作について説明する。2.1書き込み動作についてまず、書き込み動作につき、図13及び図14を用いて説明する。図13は、書き込み動作時における各配線の電位を示すタイミングチャートである。また図14は、プログラム電荷を電荷蓄積層へトラップさせる動作時におけるメモリセルアレイ10及びロウデコーダ11の回路図である。図14では一例として、ブロックBLK0が選択され、更にブロックBLK0内のメモリグループGP0におけるメモリセルトランジスタMT5が選択された場合を示している。なお図14では、紙面の都合上、ブロックBLK0につきメモリグループGP0、GP1しか図示していないが、メモリグループGP2、GP3もGP1と同様である。図13に示すように、まずセンスアンプ13が各ビット線BLに書き込みデータを転送する。電荷蓄積層に電荷を注入して閾値を上昇させる場合にはLデータ例えばVSS=0Vがビット線BLに印加され、そうでない場合にはHデータ例えば2.5Vが印加される。またソース線SLには、図示せぬソース線ドライバによって例えば2.5Vが印加される。またロウデコーダ11では、ブロックデコーダ40によりブロックアドレスBAがデコードされて、選択ブロックではTG=Hレベルとされ、ロウデコーダ11のトランジスタ50、51、53がオン状態とされる。すなわち、図14に示すように、選択ブロックBLK0に対応するロウデコーダ11-0において、トランジスタ50、51、53がオン状態とされ、トランジスタ52、54がオフ状態とされる。また、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3においては、TG=Lレベル例えばVBBとされ、トランジスタ50、51、53がオフ状態、トランジスタ52、54がオン状態とされる。従って、非選択ブロックBLK1~BLK3では、トランジスタ52、54により、セレクトゲート線SGD、SGSには負電圧VBBが転送され、選択トランジスタST1、ST2は共にカットオフされる。他方、選択ブロックBLK0では、選択ページを含むメモリグループGP0に対応するセレクトゲート線SGD0には電圧VSGD例えば4Vが転送され、その他のメモリグループGP1~GP3に対応するセレクトゲート線SGD1~SGD3及びSGS0~SGS3には、トランジスタ111、121によって負電圧VBBが転送される。よって、メモリグループGP0では選択トランジスタST1がオン状態、ST2がオフ状態となり、メモリグループGP1~GP3では選択トランジスタST1、ST2は共にオフ状態となる。その後、例えば制御回路15により電圧VSGDが4Vから2.5V程度に低下される。この電圧は、ビット線BLにLデータが転送されている場合には選択トランジスタST1をオンさせ、Hデータが転送されている場合にはカットオフさせる電圧である。そして、例えば制御回路15によりCGドライバ60が活性化されて、各信号線CGに電圧が転送される。すなわち、選択ワード線に対応するCGドライバ60はVPGMを転送し、非選択ワード線に対応するCGドライバ60はVPASSまたはVISOを転送する。図14の場合、信号線CG5には電圧VPGMが転送され、信号線CG0~CG4、CG6~CG7には電圧VPASSが転送されるいずれかのCG線にVISOが転送されても良い。すると、選択ブロックBLK0ではトランジスタ50がオン状態とされているので、これらの電圧がワード線WL0~WL7に転送される。他方、非選択ブロックBLK1~BLK3ではトランジスタ50がオフ状態とされているので、これらの電圧はワード線WLには転送されない。すなわち、非選択ブロックBLK0~BLK3のワード線WL0~WL7は電気的にフローティングの状態となる。2.2読み出し動作について次に、読み出し動作につき図15を用いて説明する。図15は、読み出し動作時における各配線の電位を示すタイミングチャートである。図15に示すように、まずCGドライバ60が電圧VCGRV、VREADを発生する。従って、選択ブロックでは、これらの電圧VCGRV及びVREADがワード線WLに転送される。他方、非選択ブロックでは、ワード線WLは電気的にフローティングとされる。次に、セレクトゲート線SGD、SGSに電圧が転送される。選択ブロックBLKの選択メモリグループでは、トランジスタ110、120によって、電圧VSGD、VSGS例えば4Vがセレクトゲート線SGD、SGSに転送される。これにより選択トランジスタST1、ST2がオン状態とされる。選択ブロックBLKの非選択メモリグループでは、トランジスタ111、121によって、電圧VBBがセレクトゲート線SGD、SGSに転送される。これにより選択トランジスタST1、ST2がオフ状態とされる。更に非選択ブロックBLKでは、トランジスタ52、54によって、電圧VBBがセレクトゲート線SGD、SGSに転送される。これにより選択トランジスタST1、ST2がオフ状態とされる。またソース線SLはVSSとされ、ビット線BLには例えばVBL0.5Vが印加される。3.本実施形態に係る効果本実施形態に係る構成であると、NAND型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。NAND型フラッシュメモリでは、データを書き込みたくない電荷を注入させたくないNANDストリングについては、選択トランジスタST1をカットオフして、ワード線とのカップリングによりチャネル電位を上昇させる技術が知られている。これはセルフブースト技術として知られている。図3乃至図5に示した三次元積層型のNAND型フラッシュメモリ本実施形態では、NANDストリング16の両端のセレクトゲートの閾値が製造上制御しにくい。この理由は、例えば、選択トランジスタST1、ST2のチャネル部分が、intrinsicの多結晶シリコンで形成されるからである。そのため、場合によっては選択トランジスタST1、ST2の閾値は負の値となり得る。その結果、例えばデータの書き込みの場合に、選択ブロックの非選択セレクトゲート線SGD,SGSや非選択ブロックのセレクトゲート線SGD,SGSに接地電位VSSを供給しても、選択トランジスタST1、ST2がカットオフできず、チャネル電位は十分に上昇出来ず、非選択セルにデータが誤書き込みされてしまう場合がある。しかし、本実施形態では、選択ブロックの非選択セレクトゲート線SGD、SGS及び非選択ブロックのセレクトゲート線SGD、SGSに負電圧を印加できる。また、負電圧を転送するトランジスタトランジスタ51~54、111、121を3重ウェル内に形成し図7参照し、このウェルバックゲートに負電圧を印加することで、負電圧の転送を可能としている。更に、これらのトランジスタ51~54、111、121オンさせるため、これらのゲートを駆動するトランジスタ42、43,46a、46bも3重ウェル内に形成し、ウェルに負電圧を印加している。したがって、カットオフさせるべき選択トランジスタST1、ST2の閾値が負の値であっても、選択トランジスタST1、ST2がオンしてしまうことを抑制し、動作信頼性を向上出来る。また、三次元積層型NAND型フラッシュメモリでは、NANDストリング1個の狭いピッチに、非常に多数の配線ワード線及びセレクトゲート線が引き出される。すると、これらの配線をNANDストリング毎つまり、メモリグループ毎に独立に制御しようとすると、ロウデコーダの面積が極めて大きくなる。そこで本実施形態では、複数のNANDストリングメモリグループで、ワード線WLを共有している図2参照。前述の通り、この共有している単位がブロックである。そして、ブロック内の各NANDストリングの選択性は、セレクトゲート線SGD、SGSをNANDストリング毎に独立に制御することで確保している。これにより、ロウデコーダ11のサイズを小さくすることが出来る。[第2実施形態]次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において、トランジスタ50とトランジスタ51との間で、チャネル組成を異ならせたものである。以下では、以下では、第1実施形態と異なる点についてのみ説明する。1.ロウデコーダ11の構成について図16は、本実施形態に係るロウデコーダ11の回路図である。図示するように、本実施形態に係るロウデコーダ11は、第1実施形態で説明した図6において、トランジスタ50、55のチャネル領域の不純物濃度及び/または不純物の種類を、トランジスタ51、53と異なるものとし、トランジスタ50、55を、閾値電圧がほぼ0Vであるintrinsic型I型のトランジスタとしたものである。また、図9で説明した電圧発生回路14のトランジスタ92も、トランジスタ50、55と同じI型とされ、両者は同じ閾値電圧を有している。2.本実施形態に係る効果本実施形態に係る構成であると、ワード線WLに電圧を転送するトランジスタ50を、高耐圧のI型MOSトランジスタとしている。この場合でも、信号線TGに負電圧VBBを与えることで、トランジスタ50をカットオフさせることが出来る。そして本構成の場合、トランジスタ50の閾値が第1実施形態に比べて低下するため、信号線TGの電位を低下させることが出来る。選択ブロックにおける信号線TGの電位はVRDECとされ、この値は、第1実施形態で説明したように書き込み時にはVPGMH=VPGMVthとされる。そしてVPGMHは、NAND型フラッシュメモリ1内においても最も高い電圧である。この点、本実施形態では、Vthの値を下げることで、VPGMHの値も下げることが出来る。その結果、VPGMHを生成するチャージポンプ回路90の負荷を低減し、NAND型フラッシュメモリ1の消費電流を低減出来る。特に、3次元積層型のNAND型フラッシュメモリでは、消去状態のメモリセルの閾値電圧が正の値を有する場合がある。つまり、消去状態であっても電荷蓄積層に電荷がトラップされている。この場合、書き込み状態のメモリセルの閾値電圧も、全体として高電圧側へシフトする。従って、このようなNAND型フラッシュメモリでは、消去状態のメモリセルの閾値が負であるものに比べて、比較的消費電力が高くなる。よって本実施形態は、消費電力削減という観点から、このようなNAND型フラッシュメモリに適用することが望ましい。[変形例等]以上のように、本実施形態に係る半導体記憶装置1は、メモリセルと、選択トランジスタと、メモリストリングと、ブロックと、ワード線と、セレクトゲート線と、ビット線と、転送回路とを備える。メモリセルは、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む。メモリストリングにおいては、複数のメモリセルの電流経路が直列接続されると共に、該メモリセルに選択トランジスタの電流経路が直列接続される。ブロックは、複数のメモリストリングを含む。ワード線は、メモリセルの制御ゲートに接続される。セレクトゲート線は、選択トランジスタのゲートに接続される。ビット線は、選択トランジスタの電流経路を介して前記メモリセルに接続される。転送回路は、データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられたセレクトゲート線に正電圧を転送し、選択ブロック内における非選択メモリストリングに関連付けられたセレクトゲート線、及び非選択ブロック内のメモリストリングに関連付けられたセレクトゲート線に負電圧を転送する。このように、セレクトゲート線に負電位を与えるようなロウデコーダ転送回路11を導入することで、選択ブロックの非選択NANDストリング16の選択トランジスタを、それが負の閾値を有する場合であっても、カットオフさせることが出来る。これは、セレクトゲート線の駆動トランジスタ51~54を3重ウェル中に埋め込み、このウェル電位をプログラムやリード中に負電位にすることで、実現出来る。そして、プログラムやリード時には非選択ブロック及び選択ブロックの非選択ストリングのセレクトゲート線は負電位とする一方、選択ブロックの選択ストリングのセレクトゲート線は別ノードドライバ回路12に繋げることで、正常な読み書きが可能になる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば図16で説明したトランジスタ50は、負の閾値を有するディプレッション型D型のMOSトランジスタとしても良い。I型またはD型とすることでトランジスタ50の閾値が0V以下となったとしても、信号線TGの電位を適切に設定することで、トランジスタ50をオフさせることが可能である。また、図2に示したメモリセルアレイは、図17のような構成としても良い。図17は、ブロックBLK0の回路図であり、その他のブロックBLK1~BLK3も同様の構成を有し得る。図示するように、ワード線WL0~WL3、バックゲート線BG、偶数番目のセレクトゲート線SGD0、SGD2、及び奇数番目のセレクトゲート線SGS1、SGS3は、メモリセルアレイ10の一端側に引き出される。これに対してワード線WL4~WL7、偶数番目のセレクトゲート線SGS0、SGS2、及び奇数番目のセレクトゲート線SGD1、SGD3は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ11を2つのロウデコーダに分割し、メモリセルアレイ10を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線SGD0、SGD2、SGS1、SGS3、ワード線WL0~WL3、及びバックゲート線BGを選択し、他方のロウデコーダによりセレクトゲート線SGS0、SGS2、SGD1、SGD3、及びワード線WL4~WL7を選択するようにしても良い。本構成によれば、ドライバ回路12とメモリセルアレイ10との間の領域ロウデコーダ11を含むのセレクトゲート線やワード線等の配線の混雑を緩和出来る。更に、上記実施形態では半導体記憶装置として、三次元積層型のNAND型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のNAND型フラッシュメモリとしは、図3乃至図5の構成に限られるものでは無い。例えば、半導体層26はU字型の形状ではなく、1本の柱状であっても良い。この場合トランジスタBTは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のNAND型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックBLK単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のNANDストリング16単位でデータを消去してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"