"グローバルビット線対と、第1電圧供給線、第2電圧供給線、第3電圧供給線、イコライズ信号線、セル選択信号線、第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタ及び第8トランジスタを有し、前記第1トランジスタの第1主電極及び前記第2トランジスタの第1主電極は前記第1電圧供給線に接続され、前記第3トランジスタの第1主電極及び前記第4トランジスタの第1主電極は前記第2電圧供給線に接続され、前記第1トランジスタの第2主電極及び前記第3トランジスタの第2主電極は共通に接続され、第1ノードを形成し、前記第2トランジスタの第2主電極及び前記第4トランジスタの第2主電極は共通に接続され、第2ノードを形成し、前記第1トランジスタの入力電極と前記第3トランジスタの入力電極及び前記第2ノードは共通に接続され、前記第2トランジスタの入力電極と前記第4トランジスタの入力電極及び前記第1ノードは共通に接続され、前記第1ノードは前記第5トランジスタを介して前記第3電圧供給線と接続され、前記第2ノードは前記第6トランジスタを介して前記第3電圧供給線と接続され、前記第5トランジスタ及び前記第6トランジスタの入力電極は、前記イコライズ信号線に接続され、前記第1ノードは前記第7トランジスタを介して前記グローバルビット線対の一方と接続され、前記第2ノードは前記第8トランジスタを介して前記グローバルビット線対の他方と接続され、前記第7トランジスタ及び第8トランジスタの入力電極は、前記セル選択信号線に接続されていることを特徴とする半導体記憶装置。前記第1電圧供給線には、電源電圧と、プリチャージ電圧が時間的に断続に入力され、前記第2電圧供給線には、前記プリチャージ電圧と、接地電圧が時間的に断続に入力され、前記第1電圧供給線に前記電源電圧が与えられるタイミングと前記第2電圧供給線に前記プリチャージ電圧が与えられるタイミングは同一であり、前記第1電圧供給線に前記プリチャージ電圧が与えられるタイミングと前記第2電圧供給線に前記接地電圧が与えられるタイミングは同一であることを特徴とする請求項1に記載の半導体記憶装置。前記第3電圧供給線は、常に前記プリチャージ電圧が維持されていることを特徴とする請求項1または請求項2のいずれか1項に記載の半導体記憶装置。前記第1電圧供給線には前記第1トランジスタと前記第2トランジスタが接続され、前記第2電圧供給線には前記第3トランジスタと前記第4トランジスタが接続され、前記第3電圧供給線には前記第5トランジスタと前記第6トランジスタが接続されており、各電圧供給線に接続されるトランジスタによる容量成分が同一であることを特徴とする請求項1~請求項3のいずれか1項に記載の半導体記憶装置。メモリセルと、前記メモリセルのビット線対とを有し、前記ビット線対の一方は前記第1ノードに接続され、前記ビット線対の他方は前記第2ノードに接続されていることを特徴とする請求項1~請求項4のいずれか1項に記載の半導体記憶装置。前記グローバルビット線対の出力を増幅するセンスアンプ回路を有することを特徴とする請求項1~請求項5のいずれか1項に記載の半導体記憶装置。前記電源電圧は、3V以下であることを特徴とする請求項2~請求項6のいずれか1項に記載の半導体記憶装置。前記電源電圧は、1.5V以下であることを特徴とする請求項2~請求項6のいずれか1項に記載の半導体記憶装置。グローバルビット線対と、第1電圧供給線、第2電圧供給線、イコライズ信号線、セル選択信号線、第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタ及び第8トランジスタを有し、前記第1トランジスタの第1主電極及び前記第2トランジスタの第1主電極は前記第1電圧供給線に接続され、前記第3トランジスタの第1主電極及び前記第4トランジスタの第1主電極は前記第2電圧供給線に接続され、前記第1トランジスタの第2主電極及び前記第3トランジスタの第2主電極は共通に接続され、第1ノードを形成し、前記第2トランジスタの第2主電極及び前記第4トランジスタの第2主電極は共通に接続され、第2ノードを形成し、前記第1トランジスタの入力電極と前記第3トランジスタの入力電極及び前記第2ノードは共通に接続され、前記第2トランジスタの入力電極と前記第4トランジスタの入力電極及び前記第1ノードは共通に接続され、前記第1ノードは前記第5トランジスタを介して前記第2電圧供給線と接続され、前記第2ノードは前記第6トランジスタを介して前記第2電圧供給線と接続され、前記第5トランジスタ及び第6トランジスタの入力電極は、前記イコライズ信号線に接続され、前記第1ノードは前記第7トランジスタを介して前記グローバルビット線対の一方と接続され、前記第2ノードは前記第8トランジスタを介して前記グローバルビット線対の他方と接続され、前記第7トランジスタ及び第8トランジスタの入力電極は、セル選択信号線に接続され、前記第1電圧供給線に分布する容量成分と、前記第2電圧供給線に分布する容量成分が略同一であることを特徴とする半導体記憶装置。前記第1電圧供給線と前記第2電圧供給線の少なくとも一方には、前記、前記第1電圧供給線に分布する容量成分と、前記第2電圧供給線に分布する容量成分を略同一にするための府か容量を備えることを特徴とする請求項9に記載の半導体記憶装置。前記第1,第2トランジスタの素子面積の和と、前記第3,第4,第5,第6トランジスタの素子面積の和が等しいことを特徴とする請求項9に記載の半導体記憶装置。このようなローカルセンスアンプにおいて、書き込み動作と読み出し動作を行う前には、全てのビット線の電位は電源電圧と接地電圧とのほぼ中間の電圧レベルであるプリチャージ電圧にチャージされている必要がある。しかしながら従来の回路構成では、動作完了後直後の電圧レベルがプリチャージ電圧に復帰するまでに時間を要する。これは、上記に示したトランジスタP1、P2及びN1~N6が配線されることにより生じる寄生容量が主な原因である。本発明の半導体記憶装置は、グローバルビット線対gblgblbと、第1電圧供給線phirst、第2電圧供給線phisb、第3電圧供給線eqc、イコライズ信号線eqc、セル選択信号線cs、第1トランジスタP1、第2トランジスタP2、第3トランジスタN1、第4トランジスタN2、第5トランジスタN5、第6トランジスタN6、第7トランジスタN3及び第8トランジスタN4を有し、前記第1トランジスタ及び第2トランジスタの第1主電極ソースは第1電圧供給線に接続され、第3トランジスタ及び第4トランジスタの第1主電極ソースは第2電圧供給線に接続され、第1トランジスタ及び第3トランジスタの第2主電極ドレインは共通に接続され、第1ノードaを形成し、第2トランジスタ及び第4トランジスタの第2主電極ドレインは共通に接続され、第2ノードbを形成し、第1トランジスタの入力電極と第3トランジスタの入力電極及び第2ノードは共通に接続され、第2トランジスタの入力電極と前4トランジスタの入力電極及び第1ノードは共通に接続され、第1ノードは第5トランジスタを介して第3電圧供給線と接続され、第2ノードは第6トランジスタを介して第3電圧供給線と接続され、第5トランジスタ及び第6トランジスタの入力電極は、イコライズ信号線に接続され、第1ノードは第7トランジスタを介してグローバルビット線対の一方と接続され、第2ノードは第8トランジスタを介してグローバルビット線対の他方と接続され、第7トランジスタ及び第8トランジスタの入力電極は、セル選択信号線csに接続されている。さらに、第1電圧供給線には、電源電圧と、プリチャージ電圧が時間的に断続に入力され、第2電圧供給線には、プリチャージ電圧と、接地電圧が時間的に断続に入力され、第1電圧供給線に電源電圧が与えられるタイミングと第2電圧供給線にプリチャージ電圧が与えられるタイミングは同一であり、第1電圧供給線にプリチャージ電圧が与えられるタイミングと第2電圧供給線に接地電圧が与えられるタイミングは同一である。さらに、第3電源供給線は、常にプリチャージ電圧が維持されている。さらに、第1電圧供給線には第1トランジスタと第2トランジスタが接続され、第2電圧供給線には第3トランジスタと第4トランジスタが接続され、第3電圧供給線には第5トランジスタと第6トランジスタが接続されており、各電圧供給線に接続されるトランジスタの数が同一である。さらに本発明の半導体記憶装置は、メモリセルBLCELLと、メモリセルのビット線対blblbとを有し、ビット線対の一方は第1ノードに接続され、ビット線対の他方は第2ノードに接続されている。さらに、グローバルビット線対の出力を増幅するセンスアンプ回路を有する。さらに、電源電圧は、3V以下であり、より好ましくは1.5V以下である。さらに本発明の半導体記憶装置の構成では、グローバルビット線対gblgblbと、第1電圧供給線phirst、第2電圧供給線phisb、イコライズ信号線eq、セル選択信号線cs、第1トランジスタP1、第2トランジスタP2、第3トランジスタN1、第4トランジスタN2、第5トランジスタN5、第6トランジスタN6第7トランジスタN3及び第8トランジスタN4を有し、第1トランジスタ及び第2トランジスタの第1主電極ソースは第1電圧供給線に接続され、第3トランジスタ及び第4トランジスタの第1主電極ソースは第2電圧供給線に接続され、第1トランジスタ及び第3トランジスタの第2主電極ドレインは共通に接続され、第1ノードaを形成し、第2トランジスタ及び第4トランジスタの第2主電極ドレインは共通に接続され、第2ノードbを形成し、第1トランジスタの入力電極と第3トランジスタの入力電極及び第2ノードは共通に接続され、第2トランジスタの入力電極と第4トランジスタの入力電極及び第1ノードは共通に接続され、第1ノードは第5トランジスタを介して第2電圧供給線と接続され、第2ノードは第6トランジスタを介して第2電圧供給線と接続され、第5トランジスタ及び第6トランジスタの入力電極は、イコライズ信号線に接続され、第1ノードは第7トランジスタを介してグローバルビット線対の一方と接続され、第2ノードは第8トランジスタを介してグローバルビット線対の他方と接続され、第7トランジスタ及び第8トランジスタの入力電極は、セル選択信号線csに接続され、第1電源供給線に分布する容量成分と、第2電源供給線に分布する容量成分が略同一である。さらに、第1,第2トランジスタの素子面積の和と、第3,第4,第5,第6トランジスタの素子面積の和が等しくなるように構成するとよい。回路内に生じる寄生容量を分散することによって、ビット線のプリチャージを容易にし、低電圧駆動における読み出し不良の防止や、高速動作を可能とする半導体記憶装置を提供する。<DRAM>図1は、本発明にかかる半導体記憶装置、特にDRAMの第1構成例を示す回路図である。第1構成例のDRAMは、メモリセルCELLとして、DRAM型のメモリセルBLCELL<k>ただしk=0、1、...と、SRAM型のローカルセンスアンプBLSAと、を含む。メモリセルBLCELL<k>は、選択トランジスタPG<k>図1の例では、Pチャネル型MOS[MetalOxideSemiconductor]電界効果トランジスタと、キャパシタC<k>図1の例では、Pチャネル型MOS電界効果トランジスタのゲート容量と、を有する。キャパシタC<k>の第1端すなわちセンスノードsnは、選択トランジスタPG<k>を介して第1ローカルビット線blまたは第2ローカルビット線blbに接続されている。キャパシタC<k>の第2端すなわちトランジスタのゲートは、基準電圧VBBSの印加端に接続されている。選択トランジスタPG<k>のゲートは、ワード線WL<k>に接続されている。ローカルセンスアンプBLSAは、Pチャネル型MOS電界効果トランジスタP1及びP2と、Nチャネル型MOS電界効果トランジスタN1~N6と、を含む。トランジスタP1及びP2のソースは、PMOS駆動用の信号線である信号線phi_rstすなわち第1電圧供給線に接続されている。トランジスタN1及びN2のソースは、いずれもNMOS駆動用の信号線である信号線phi_sbすなわち第2電圧供給線に接続されている。トランジスタP1及びトランジスタN1のドレイン同士は、接続ノードaで互いに共通接続されている。接続ノードaは、第1ローカルビット線blに接続されている。接続ノードaは、トランジスタN3を介して第1グローバルビット線gblに接続されている。接続ノードaは、トランジスタN5を介してイコライズ線eqcに接続されている。接続ノードaは、トランジスタP2及びN2の両ゲートに共通接続されている。トランジスタN3のゲートは、信号線csすなわちセル選択信号線に接続されている。トランジスタN5のゲートは、信号線eqすなわち第1ローカルビット線bl及び第2ローカルビット線blbのプリチャージ/イコライズ用信号線、に接続されている。トランジスタP2及びトランジスタN2のドレイン同士は、接続ノードbで互いに共通接続されている。接続ノードbは、第2ローカルビット線blbに接続されている。接続ノードbは、トランジスタN4を介して第2グローバルビット線gblbに接続されている。接続ノードbは、トランジスタN6を介してイコライズ線eqcに接続されている。接続ノードbは、トランジスタP1及びN1の両ゲートに各々接続されている。トランジスタN4のゲートは、信号線csに接続されている。トランジスタN6のゲートは、信号線eqに接続されている。なお、トランジスタN5,N6は信号線eqcとノードa,bをそれぞれ接続しており、後述するように、ローカルセンスアンプBLSAの動作終了後にノードa,bの電位を電源電圧と接地電圧とのほぼ中間の電圧レベルである後述のプリチャージ電圧VCCHにチャージするために用意されている。上記構成から成るローカルセンスアンプBLSAは、メモリセルBLCELL<k>の微弱な出力信号すなわち第1ローカルビット線blと第2ローカルビット線blbに各々現れる電圧信号を増幅して、第1グローバルビット線gbl及び第2グローバルビット線gblbに出力する。また、ローカルセンスアンプBLSAは、メモリセルBLCELL<k>へのデータ書き込みやリフレッシュを行う。なお、図1では、第1ローカルビット線blと第2ローカルビット線blbのそれぞれにメモリセルBLCELLが1つずつ接続されているが、実際には、第1ローカルビット線blと第2ローカルビット線blbのそれぞれに多数のメモリセルBLCELLが接続される。また、図1では、第1グローバルビット線gblと第2グローバルビット線gblbとの間にメモリセルCELLが1つだけ接続されているが、実際には、第1グローバルビット線gblと第2グローバルビット線gblbとの間に多数のメモリセルCELLが接続される。イコライズ線eqcには、後述するローカルビット線用のプリチャージ電圧VCCHが印加されており、図示しないプリチャージ回路に直結され、常に後述するプリチャージ電圧VCCHが印加されている。<データ0のリード動作>図2は、データ0のリード動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。なお、データ0とは、キャパシタC<0>のセンスノードsnに、データ0に相当する低電圧VL、たとえば0Vが与えられていることを意味する図2中の電圧に関する記号について説明する。電源電圧VDDはたとえば1.2Vである。接地電圧VSSは0Vである。電圧VCCBは信号線eqに印加されるハイレベル電圧たとえば1.6Vである。プリチャージ電圧VCCHはローカルビット線用のプリチャージ電圧レベルであり、たとえば0.4VDD~0.6VDDの値である。ΔVは第1ローカルビット線blの電圧と第2ローカルビット線blbの電圧差の絶対値であり、すなわち|bl-blb|である。図2中の時間に関する記号について説明する。時間tCYC_BLは、リード/ライト動作の駆動周期である。時間teq_phi1は、信号線eqの電圧がローレベルに立ち下げられてから信号線phi_rstが電源電圧VDDに立ち上げられ、phi_sbの電圧が接地電圧VSSに立ち下げられるまでの時間である。時間trdは、信号線phi_rstがプリチャージ電圧VDDHに立ち上げられ、phi_sbの電圧が接地電圧VSSに立ち下げられてから第1ローカルビット線bl/第2ローカルビット線blbの電圧が安定するまでの時間である。時間tphi_csは、信号線phi_rstが電源電圧VDDに立られ、phi_sbの電圧が接地電圧VSSに立ち下げられてから信号線csの電圧がハイレベルに立ち上げられるまでの時間である。時間tcs_eqは、信号線csの電圧がローレベルに立ち下げられてから信号線eqの電圧がハイレベルに立ち上げられるまでの時間である。時間teq_phi2は、信号線eqの電圧がハイレベルに立ち上げられてから信号線phi_rstの電圧がプリチャージ電圧VDDHに立ち下げられ、phi_sbの電圧がプリチャージ電圧VDDHに立ち下げられるまでの時間である。時間tPREは、信号線eqの電圧がハイレベルに立ち上げられてから第1ローカルビット線bl/第2ローカルビット線blbの電圧がプリチャージされるまでの時間である。ΔVgblは、第1グローバルビット線gblの電圧と第2グローバルビット線gblbの電圧差の絶対値であり、すなわち|gbl-gblb|である。時間trgdは、信号線csがハイレベルに立ち上げられてからΔVgblが電源電圧のたとえば10程度に達するのに要する時間である。図2を参照しながら、メモリセルBLCELL<0>からデータ0を読み出す場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれもイコライズ線eqcと導通されており、各々に所定のプリチャージ電圧VCCHが印加されている図2a,b。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、図2bに示すように信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbがイコライズ線eqcから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ0に相当する低電圧VLたとえば0Vが与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧低下すなわちΔVが生じ、キャパシタC<0>のセンスノードsnには電圧上昇が生じる図2a,f。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHに維持されたままとなる。その後、信号線phi_rstがプリチャージ電圧VDDHからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからプリチャージ電圧VDDHに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる図2c。その結果、第1ローカルビット線blの電圧が接地電圧VSSまで引き下げられ、第2ローカルビット線blbの電圧が電源電圧VDDまで引き上げられる図2a。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差blb-blがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ0に相当する低電圧VLに戻される図2f。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データの読み出し動作に備えていずれもハイレベルに維持される。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第1グローバルビット線gblの電圧は、電源電圧VDDからΔVgblだけ低下する図2d,e。一方、第2グローバルビット線gblbの電圧は電源電圧VDDに維持されたままとなる。従って、センスアンプSAでは、第1グローバルビット線gblの電圧が第2グローバルビット線gblbの電圧よりも低いと判定され、メモリセルBLCELL<0>からデータ0が読み出される。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される図2d,e。また、信号線phi_rst/phi_sbがそれぞれプリチャージ電圧VDDHに遷移されると図2c、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれもイコライズ線eqcと導通されて、各々に所定のプリチャージ電圧VCCHが印加される図2a,c。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。また、動作の全体を通じて、イコライズ線eqcの電圧はプリチャージ電圧VDDHに保たれている図2g。上記一連の動作により、メモリセルBLCELL<0>からデータ0を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<データ1のリード動作>図3は、データ1のリード動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。データ1とは、キャパシタC<0>のセンスノードsnには、データ1に相当する高電圧VHたとえばVDDまで近傍が与えられていることを意味する。なお、図3中の電圧に関する記号や時間に関する記号は、図2と同一であるため、重複した説明は割愛する。図3を参照しながら、メモリセルBLCELL<0>からデータ1を読み出す場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれもイコライズ線eqcと導通されており、各々に所定のプリチャージ電圧VCCHが印加されている図3a,b。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、図3bに示すように信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbがイコライズ線eqcから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ1に相当する高電圧VHVDDまで近傍が与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧上昇すなわちΔVが生じ、キャパシタC<0>のセンスノードsnには電圧低下が生じる図3a,f。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHに維持されたままとなる。その後、信号線phi_rstがプリチャージ電圧VDDHから電源電圧VDDに立ち上げられ、信号線phi_sbがプリチャージ電圧VDDHから接地電圧VSSに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる図3c。その結果、第1ローカルビット線blの電圧が電源電圧VDDまで引き上げられ、第2ローカルビット線blbの電圧が接地電圧VSSまで引き下げられる図3a。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差bl-blbがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ1に相当する高電圧VHに戻される図3f。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データの読み出し動作に備えて、いずれもハイレベルに維持される。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第2グローバルビット線gblbの電圧は、電源電圧VDDからΔVgblだけ低下する図3d,e。一方、第1グローバルビット線gblの電圧は電源電圧VDDに維持されたままとなる。従って、センスアンプSAでは、第1グローバルビット線gblの電圧が第2グローバルビット線gblbの電圧よりも高いと判定され、メモリセルBLCELL<0>からデータ1が読み出される。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される図3d,e。また、信号線phi_rst/phi_sbがそれぞれプリチャージ電圧VDDHに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる図3c。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれもイコライズ線eqcと導通されて、各々に所定のプリチャージ電圧VCCHが印加される図3a,c。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。また、動作の全体を通じて、イコライズ線eqcの電圧はプリチャージ電圧VDDHに保たれている図3g。上記一連の動作により、メモリセルBLCELL<0>からデータ1を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。図4は、データ0のリード動作における電圧波形の要部拡大図であり、本発明のかかる回路構成における電圧波形と、従来の回路構成おける電圧波形とを比較するために用意した図である。tCYC_BLは、リード/ライト動作の駆動周期を示し、tPRE、tPER_Lは、それぞれ本発明及び従来の構成において、信号線eqの電圧がハイレベルに立ち上げられてから第1ローカルビット線bl/第2ローカルビット線blbの電圧がプリチャージされるまでの時間である。図4aは、図5に示した従来回路において第1ローカルビット線bl/第2ローカルビット線blbに生じる電圧波形であり、本発明のかかる回路構成による効果を明らかにするための比較として用意した。図5に示した従来回路では、信号線phi_rstにトランジスタP1,P2が、信号線phi_sbには、トランジスタN1,N2,N3,N4がそれぞれ接続されている点が本発明の回路構成と異なる。なお、電圧波形は後述の図4cにおける理解を助けるために破線で示してある。本発明のかかる半導体記憶装置の読み出し動作においては、一般に、リード/ライト動作の駆動周期tCYC_BLの右端すなわち動作終了点における第1ローカルビット線bl/第2ローカルビット線blbの電圧は、プリチャージ電圧VCCHなることが必要である。プリチャージ電圧VCCHは、図示しないプリチャージ回路によって生じる。このとき上述したように、信号線phi_rstがプリチャージ電圧VCCHに立ち下げられ、信号線phi_sbがプリチャージ電圧VCCHに立ち上げられる。これは、信号線phi_rst及び信号線phi_sbが、共に図示しないプリチャージ回路に導通されることによってなされる。続いて信号線eqの電圧はハイレベルに立ち上げられ、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbは図示しないプリチャージ回路と導通することとなる。図5に示した従来の回路構成では、上述のように、信号線phi_rstにトランジスタP1,P2が、信号線phi_sbには、トランジスタN1,N2,N3,N4がそれぞれ接続されていた。これにより、信号線phi_rstに分布する寄生容量と、信号線phi_sbに分布する寄生容量に差が生じることとなる。この寄生容量の差の主な原因は、各信号線に接続されるトランジスタの数に依存すると考えられる。なお、本書でいう分布する寄生容量とは、信号線phi_rst及び信号線phi_sbに各々接続されるトランジスタの有する容量と、各信号線に寄生する容量を合わせた容量の全体値を表す。これにより、信号線phi_rstをプリチャージ電圧VCCHへと立ち下げるのに要する時間より、信号線phi_sbをプリチャージ電圧VCCHへと立ち下げるのに要する時間は、より多く必要となる。結果、図示しないプリチャージ回路と信号線phi_rst及び信号線phi_sbとが導通されると、図示しないプリチャージ回路の電圧は即座にプリチャージ電圧VCCHで安定化することはなく、それよりも低い値すなわち接地電圧VSS側に偏った値において平衡状態へと達する。続いて信号線eqの電圧はハイレベルに立ち上げられ、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通することで、上述した図示しないプリチャージ回路の電圧が各ローカルビット線へと反映される。その後、信号線phi_sbに分布する寄生容量が充電されるにつれ、各ローカルビット線の電圧はプリチャージ電圧VCCHへと安定化してゆく。図4aでは、動作終了時に生じる電圧の偏りを、誤差αとして表している。理想的には、動作終了時には各ローカルビット線の電圧はプリチャージ電圧VCCHとなるべきであるが、破線が示す従来の回路構成から生じる電圧波形では、誤差αだけ電源電圧VSS側に偏った電圧となっている。誤差αの値は、上述の理由から明らかなように、主に信号線phi_rstに接続されたトランジスタ由来の寄生容量に対する、信号線phi_sbに接続されたトランジスタ由来の寄生容量の比で決定される。図2及び図3で述べたように、本構成を持ったメモリセルCELLのデータ0及びデータ1の読み出し動作においては、キャパシタC<k>と各ローカルビット線との容量分配により生じる、わずかな電圧上昇乃至は電圧低下すなわちΔVをデータとして認識するようにしているため、図4aに図示したような誤差αが存在することにより、データの読み出しマージンを確保することが困難になる。誤差αを解消するには信号線phi_sbに接続されたトランジスタ由来の寄生容量が図示しないプリチャージ回路によってプリチャージ電圧VCCHに充電されるのを待てばよいが、その待機時間の分だけ、次の動作に移るまでの時間を要するために高速動作の妨げになる。図4aでは、時間tPER_Lとして示しており、図4に示すように誤差αがプリチャージ電圧VCCHまで十分に充電されるまでの時間が、待機時間として必要となってしまう。図4bは、図1に示した本発明のかかる回路構成によって得られる第1ローカルビット線bl/第2ローカルビット線blbに生じる電圧波形を示している。図1で示したように本発明の構成では、信号線phi_rstと信号線phi_sbに接続されるトランジスタの数が一致する。すなわち、信号線phi_rstにはトランジスタP1及びトランジスタP2が、信号線phi_sbにはトランジスタN1とトランジスタN2が接続されている。これにより、信号線phi_rstの持つ接続されたトランジスタに起因する寄生容量と、信号線phi_sbの持つ接続されたトランジスタに起因する寄生容量とを略同一にすることができる。電圧波形は実線で示してある。図1で示した本発明の回路構成では、イコライズ線eqcが新たに設けられている。イコライズ線eqcは、常に図示しないプリチャージ回路と導通されており、従って常にプリチャージ電圧VCCHが与えられていることを特徴としている。本発明の回路構成とすることにより、信号線phi_rstに接続されたトランジスタ由来の寄生容量に対する、信号線phi_sbに接続されたトランジスタ由来の寄生容量は略同一となる。これは各信号線に接続されるトランジスタの数が等しくなることから明らかである。これにより、動作終了時に信号線phi_rst及び信号線phi_sbが、共に図示しないプリチャージ回路に導通された場合にも、各信号線に分布する寄生容量は略同一であるため、従来の回路構成で生じていた誤差αの様な偏りが生じず、一定時間後すなわちtPER経過後にプリチャージ電圧VCCHに落ち着く。したがって、続いて信号線eqの電圧はハイレベルに立ち上げられ、トランジスタN5及びN6がいずれもオンとなり、第1ローカルビット線blと第2ローカルビット線blbがいずれもイコライズ線eqcと導通した場合も同様に誤差αのような偏りは生じない。これは図4において時間tPERとして示すように、誤差αが生じないことによって待機時間が短縮され、高速動作が可能となる。言い換えると、誤差αの有無によって、常にtPER<tPER_Lである。図4cは、比較のために図4a,bを重ねた図であり、破線が図4aで示した電圧波形、実線が図4bで示した電圧波形をそれぞれ示している。上述のように、誤差αの有無によって、常にtPER<tPER_Lであるため、本発明の回路構成によると、従来に比べ即座に次のシーケンスに移行できるため、高速動作が可能になっている。なお、時間tPERと時間tPER_Lの差は、たとえば駆動電圧、素子のサイズ等により変化するが、低電圧駆動においてその差は広がる傾向にあるため、本発明の回路構成の効果がより顕著に表れる。本発明の回路構成は、特に半導体記憶装置を低電圧駆動すなわち電源電圧VDDがたとえば1.5V以下で駆動する場合に有効である。これは上述のように駆動電圧が低いことによって、読み出し動作時のおける読み出しマージンが小さくなることに起因する。言い換えると、本発明の構成を用いることで、低電圧領域における読み出し動作を安定して行うことができるため、ローカルセンスアンプの読み出し動作の信頼性が増す。信号線phi_rstと信号線phi_sbの持つ、各信号線に接続されたトランジスタに由来する寄生容量を略同一にする方法として、トランジスタの大きさを変化させることが考えられる。具体的には、たとえばトランジスタN1,N2,N3及びN4の大きさを変えずにトランジスタP1及びトランジスタP2の大きさを2倍とする方法すなわちPMOSの面積を拡大する方法や、トランジスタP1及びトランジスタP2の大きさを変えずにトランジスタN1,N2,N3及びN4の大きさを1/2倍とする方法すなわちNMOSの面積を縮小する方法などが考えられる。しかしながら、PMOSの面積を拡大する方法では、PMOSの面積が拡大した分、半導体記憶装置全体の大きさも大きくせざるを得ず、たとえば小型化の面で不利である。また、NMOSの面積を縮小する方法では、さらなる微細化のための製造プロセスを導入する必要があり、技術的に困難が伴うことや、製造コストの増大などの問題を生じる。しかしながら、本発明の効果を損なわない範囲で、このような方法を採用することができる。"