"浮遊ボディセル構造であって、バックゲートと、半導電性材料を含み、前記バックゲートからソース領域およびドレイン領域へと伸長する、少なくとも一つの浮遊ボディと、前記少なくとも一つの浮遊ボディに関連付けられる別のゲートと、を含む、ことを特徴とする浮遊ボディセル構造。前記ソース領域および前記ドレイン領域は、前記少なくとも一つの浮遊ボディによって、前記バックゲートから間隔が空いている、ことを特徴とする請求項1に記載の浮遊ボディセル構造。前記少なくとも一つの浮遊ボディは、前記半導電性材料内に間隙を含み、前記ソース領域および前記ドレイン領域の各々は、前記バックゲートとは逆に配置される、ことを特徴とする請求項1に記載の浮遊ボディセル構造。前記別のゲートは、前記少なくとも一つの浮遊ボディにおける前記間隙内に配置される、ことを特徴とする請求項3に記載の浮遊ボディセル構造。前記別のゲートは、トリプルゲート浮遊ボディセル構造を形成するために、前記少なくとも一つの浮遊ボディの少なくとも一つの表面上に配置される、ことを特徴とする請求項1に記載の浮遊ボディセル構造。前記バックゲートは、連続的で、かつ、前記少なくとも一つの浮遊ボディの複数の側壁に沿って配列される複数の側壁を含むローカルバックゲートを含む、ことを特徴とする請求項1に記載の浮遊ボディセル構造。前記少なくとも一つの浮遊ボディは、アレイ内の単一のバックゲート上に配置される複数の浮遊ボディを含む、ことを特徴とする請求項1に記載の浮遊ボディセル構造。前記バックゲートを独立してバイアスするためのバイアス電圧に対して、動作可能なように結合されるビット線をさらに含む、ことを特徴とする請求項1に記載の浮遊ボディセル構造。前記少なくとも一つの浮遊ボディセルの前記ソース領域を、少なくとも別の浮遊ボディのソース領域へと電気的に結合する共通のソース線と、前記少なくとも一つの浮遊ボディセルの前記ドレイン領域を、前記少なくとも別の浮遊ボディのドレイン領域へと電気的に結合するビット線と、をさらに含む、ことを特徴とする請求項1に記載の浮遊ボディセル構造。バックゲートと、各々が半導電性材料を含み、前記バックゲートからソース領域およびドレイン領域へと伸長する、複数の浮遊ボディと、前記複数の浮遊ボディに関連付けられ、電圧源に動作可能なように結合される別のゲートと、前記複数の浮遊ボディの前記複数のソース領域を電気的に結合する共通のソース線と、前記複数の浮遊ボディの前記複数のドレイン領域を電気的に結合するビット線と、を含む、ことを特徴とする浮遊ボディセルデバイス。ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、および、そこに統合された埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つをさらに含む、ことを特徴とする請求項10に記載の浮遊ボディセルデバイス。前記複数の浮遊ボディは、複数の行を形成するための第一の方向と、複数の列を形成するための、前記第一の方向とは実質的に直行する第二の方向とに配列される、ことを特徴とする請求項10に記載の浮遊ボディセルデバイス。複数の行を形成するために第一の方向に配列され、かつ、複数の列を形成するために、前記第一の方向とは実質的に直行する第二の方向に配列された複数の浮遊ボディを含み、各浮遊ボディは、そのベース部分から伸長し、u形状トレンチによって分離される複数のピラーを有し、前記複数のピラーの各々の上部はドープ領域を含む、大量の半導電性材料と、前記複数の浮遊ボディと関連付けられる少なくとも一つのバックゲートと、前記複数の浮遊ボディに関連し、動作可能なように電圧源に結合される少なくとも別のゲートと、を含む、ことを特徴とする浮遊ボディセルデバイス前記少なくとも一つのバックゲートは、電気的に絶縁性の材料上の非晶質シリコン材料上に配置される、導電性材料を含む、ことを特徴とする請求項13に記載の浮遊ボディセルデバイス。前記少なくとも別のゲートは、前記複数の浮遊ボディの各々の上に配置される導電性材料を含む、ことを特徴とする請求項13に記載の浮遊ボディセルデバイス。前記導電性材料は、前記第一の方向に伸長し、前記複数の行のうちの少なくとも一つにおける前記複数の浮遊ボディを電気的に結合する、ことを特徴とする請求項15に記載の浮遊ボディセルデバイス。前記少なくとも別のゲートは、前記u形状トレンチ内に配置された導電性材料を含む、ことを特徴とする請求項13に記載の浮遊ボディセルデバイス。前記導電性材料は前記第二の方向に伸長し、前記複数の列のうちの少なくとも一つにおける前記複数の浮遊ボディを電気的に結合する、ことを特徴とする請求項17に記載の浮遊ボディセルデバイス。前記少なくとも一つのバックゲートは、前記少なくとも別のゲートからは独立してバイアスされるように構成される、ことを特徴とする請求項13に記載の浮遊ボディセルデバイス。前記浮遊ボディセル構造は、少なくとも一つの他の論理デバイスと垂直に積層される、ことを特徴とする請求項13に記載の浮遊ボディセルデバイス。浮遊ボディセルデバイスを形成する方法であって、半導電性材料、誘電体材料、ゲート材料およびウェーハを被覆する非晶質シリコン材料を含むベースを形成するステップと、前記ベースの表面から突出する複数の浮遊ボディを形成するために、前記半導電性材料の一部を除去するステップと、前記複数の浮遊ボディにおける間隙を形成するために、前記半導電性材料の別の部分を除去するステップと、前記複数の浮遊ボディの各々の複数の上部領域に、ソース領域およびドレイン領域を形成するために、前記複数の浮遊ボディを少なくとも一つのドーパントに暴露するステップと、前記複数の浮遊ボディのうちの少なくとも一つに関連付けられるゲートを形成するステップと、を含む、ことを特徴とする方法。半導電性材料、誘電体材料、ゲート材料および基板を被覆する非晶質シリコン材料を含むベースを形成するステップは、誘電体材料、ゲート材料、および結晶質シリコンウェーハを被覆する非晶質シリコン材料を含むドナーウェーハを形成するステップと、前記結晶質シリコンウェーハの所望の深度に複数のイオンを注入するステップと、ハンドルウェーハを被覆する電気的に絶縁性の材料へと、前記ドナーウェーハの前記非晶質シリコン材料を接着するステップと、前記結晶質シリコンウェーハ、前記誘電体材料、前記ゲート材料および、前記ハンドルウェーハの前記電気的に絶縁性の材料の表面を被覆する前記非晶質シリコン材料の一部を残すために、前記ドナーウェーハの一部を分離するステップと、を含む、ことを特徴とする請求項21に記載の方法。前記ベースの表面から突出する前記複数の浮遊ボディを形成するために、前記半導電性材料の一部を除去するステップは、前記複数の浮遊ボディを形成するために、前記誘電体材料、前記ゲート材料および前記非晶質シリコン材料の一部を除去するステップをさらに含み、各浮遊ボディは、前記ウェーハを被覆する電気的に絶縁性の材料上に配置される、ことを特徴とする請求項21に記載の方法。前記複数の浮遊ボディのうちの少なくとも一つに関連付けられるゲートを形成するステップは、前記複数の浮遊ボディの各々の前記間隙内に導電性材料を堆積するステップを含む、ことを特徴とする請求項21に記載の方法。前記複数の浮遊ボディのうちの少なくとも一つに関連付けられるゲートを形成するステップは、前記複数の浮遊ボディの各々のうちの少なくとも一つの表面上に導電性構造を形成するステップを含む、ことを特徴とする請求項21に記載の方法。少なくとも一つのメモリデバイスと、前記少なくとも一つのメモリデバイスに動作可能なように結合される、少なくとも一つの浮遊ボディセルデバイスであって、アレイの各浮遊ボディは、そのベース部分から伸長し、u形状トレンチによって分離される複数のピラーを有する大量の半導電性材料を含み、前記複数のピラーの各々の上部は、ドープ領域を含む、複数の浮遊ボディのアレイと、複数の浮遊ボディの前記アレイに関連付けられる少なくとも一つのバックゲートと、複数の浮遊ボディの前記アレイに関連付けられ、動作可能なように電圧源に結合される少なくとも別のゲートと、を含む、少なくとも一つの浮遊ボディデバイスと、を含む、ことを特徴とするシステム。前記システムは、中央処理装置およびシステムオンチップのうちの少なくとも一つを含む、ことを特徴とする請求項26に記載のシステム。前記少なくとも一つのメモリデバイスは、ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、および埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つを含む、ことを特徴とする請求項26に記載のシステム。前記少なくとも一つのメモリデバイスおよび前記少なくとも一つの浮遊ボディセルデバイスは、お互いに重ねられる、ことを特徴とする請求項26に記載のシステム。複数の浮遊ボディの前記アレイは、第一の方向に配列され、かつ、前記第一の方向と実質的に直行する第二の方向に配列された複数の浮遊ボディを含む、ことを特徴とする請求項26に記載のシステム。マルチゲート浮遊ボディセル構造、その構造を含むデバイスならびにその構造を形成するための方法が開示される。その構造は、例えば、バックゲート上に配置された少なくとも一つの浮遊ボディセルと、少なくとも一つの浮遊ボディセルと関連付けられた別のゲートと、を含む。別のゲートは、少なくとも一つの浮遊ボディ内に配置されてもよいし、その側壁上に配置されてもよい。構造およびデバイスは、ダイナミックランダムアクセスメモリDRAM、ゼロキャパシタランダムアクセスメモリZ-RAMおよび埋め込みダイナミックランダムアクセスメモリeDRAMなど、数多くの半導体デバイスで使用される可能性がある。構造およびデバイスは、中央処理装置CPUs、システムオンチップSOC、センサ、イメージャ、マイクロエレクトロメカニカルシステムMEMSおよびナノエレクトロメカニカルシステムNEMSなどのシステムでさらに使用されてもよい。その構造を形成する方法は、半導電性材料、誘電体材料、ゲート材料およびウェーハを被覆する非晶質シリコン材料を含むベースを形成するステップと、ベース材料表面から突出する複数の浮遊ボディを形成するために、半導電性材料の一部を除去するステップと、複数の浮遊ボディの各々に間隙を形成するために半導電性材料の別の部分を除去するステップと、複数の浮遊ボディの各々のより上の領域に、ソース領域およびドレイン領域を形成するために、複数の浮遊ボディを少なくとも一つのドーパントに暴露するステップと、複数の浮遊ボディのうちの少なくとも一つに関連付けられたゲートを形成するステップと、を含む。本開示の種々の実施形態に従って形成される構造は、複数の浮遊ボディセルを含み、複数の浮遊ボディセルの各々は、バックゲート上に配置され、別のゲートと関連付けられる。複数の浮遊ボディセルの各々は、大量の半導電性材料によって、バックゲートから間隔の空いたソース領域およびドレイン領域と、バックゲートによって結合されたチャネルと、を含みうる。バックゲート電極と、ソース領域およびドレイン領域の各々との間の大量の半導電性材料は、浮遊ボディセル内の電荷ストレージを実質的に増加させ、信号の変動を最小限化する。さらには、バックゲートは、デバイスにおけるキャパシタとして機能しうる。したがって、デバイスに必要とされる面積を減少させることによって、より長い保持期間およびメモリ密度の増加を提供する。バックゲートは、ローカルバックゲートとして形成されてもよく、その各々は、独立してバイアスされてもよいし、グローバルバックゲートとして形成されてもよい。例えば、ローカルバックゲートは、プログラミングおよびセル動作の目的で望ましい。構成されるように、電荷は、バックゲート近傍の浮遊ボディセルの底面に格納され、したがって、ソース領域およびドレイン領域からは、分離される。したがって、動作間の電荷損失は最小限化され、より長い保持期間、信頼性の改善、外乱の減少を提供する。本開示の種々の実施形態に従って形成される構造およびデバイスは、相補型金属酸化物半導体CMOSデバイスなどの種々のメモリデバイスと積層されてもよい。本開示の種々の実施形態に従って形成される構造およびデバイスの統合は、セル寸法を減少させ、かつ、キャッシュメモリ密度を増加させる可能性がある。以下の記述は、本開示の実施形態の完全な記述と、その実施を提供するために、材料の種類および処理条件などの具体的な詳細事項を提供する。しかしながら、本開示の実施形態は、これらの具体的な詳細事項を使用することなく、従来の作製技術と併せて実践されてもよいことを当業者には理解されたい。さらには、本明細書で提供される記述は、浮遊ボディセル構造を含む半導体デバイスを製造するための完全なプロセスフローを形成しない。本発明の実施形態を理解するために必要なプロセス動作および構造のみが、本明細書では詳細に記述される。本発明の一実施形態に従う浮遊ボディセル構造を含む完全な半導体デバイスを形成するために、さらなる動作が従来技術によって実施されてもよい。本明細書で記述される材料は、スピンコーティング、ブランケットコーティング、化学蒸着CVD、プラズマ化学蒸着PECVD、原子層堆積ALD、プラズマALDもしくは物理蒸着PVDを含む任意の適切な技術によって形成される可能性があるが、そのいずれにも限定はされない。あるいは、材料は、insituで成長してもよい。特定の材料を堆積するもしくは成長させるための適切な技術は、当業者によって選択されてもよい。本明細書で記述され、示される材料は、層として形成される可能性があるが、その材料は、それに限定されることはなく、他の三次元構造で形成されてもよい。以下の詳細な記述においては、本明細書の一部を形成する添付の図面に対して参照がなされ、それらの図面においては、例示の目的で、本発明が実施される可能性がある具体的な実施形態が示される。これらの実施形態は、当業者が本発明を実践できるのに十分なほど、詳細に記述される。しかしながら、他の実施形態が使用されてもよいし、構造的、論理的電気的な変更が、本発明の範囲から逸脱することなくなされてもよい。本明細書で提示される図面は、任意の具体的なシステム、論理デバイス、メモリセルもしくは浮遊ボディセル構造の実際の外観を意味するものではなく、本発明の実施形態を記述するために使用される単なる理想的な表現でしかない。本明細書で提示される図面は、必ずしも正確な縮尺で描かれているわけではない。さらには、図面間で共通の構成要素は、同一の数表示を保持する可能性がある。図1-図3は、浮遊ボディセル104のアレイを含む浮遊ボディセル構造100、101および103の実施形態を示す透視図であり、浮遊ボディセルを形成する詳細は、以下に詳細に記述される。幾つかの実施形態においては、浮遊ボディセル構造100は、垂直マルチゲート浮遊ボディセルデバイスを形成するために使用されてもよい。アレイにおける各浮遊ボディセル104は、大量の半導電性材料102を含みうる。大量の半導体材料102は、u形状トレンチなど、間隙110として定義されるピラー108を含みうる。各大量の半導電性材料102のピラー108の上部は、ソース領域112およびドレイン領域114を形成するために、その残存部分とは異なるようにドープされうる。限定しない実施例として、ソース領域112およびドレイン領域114は、n型材料でドープされ、大量の半導電性材料102の残存部分は、p型材料でドープされてもよい。後に詳細に記述されるように、ソース領域112およびドレイン領域114は、其々、共通のソース線116などのアクセス線、およびビット線118などのデータ/センス線に電気的に結合されてもよい。限定しない実施例として、ソース領域112、ドレイン領域114、関連付けられる共通のソース線116もしくはビット線118のうちの少なくとも一つの間に、コンタクトプラグ119が配置されてもよい。コンタクトプラグ119は、図1においては、ドレイン領域114およびビット線118の間に配置されるものとして示されるが、コンタクトプラグ119は、さらに、もしくは、その代わりに、ソース領域112および共通のソース線116の間に配置されてもよい。限定しない一実施例として、浮遊ボディセル104の各々は、第一の方向Xに伸長する複数の行および第二の方向Yに伸長する複数の列を含むアレイに、お互いに配列されてもよい。図1-図3に示される、浮遊ボディセル構造100、101および103は、2行および3列を各々含む。しかしながら、構成されるように、浮遊ボディセル構造100、101および103は、任意の数の行および列を含んでもよい。さらには、第一の方向Xに配列される浮遊ボディセル104の行は、第二の方向Yに配列される浮遊ボディセル104の列と実質的に直行してもよい。浮遊ボディセル104は、例えば、誘電体材料126、導電性材料124および非晶質シリコン材料128を含みうる、バックゲート123上に配置されてもよい。記述を平易にするために、導電性材料124は、これ以降は、バックゲート電極124と称され、誘電体材料126は、これ以降は、バックゲート誘電体126と称される。浮遊ボディセル104は、バックゲート123に各々電気的に結合されてもよい。任意で、バックゲート電極124の各々は、金属127およびドープ領域125を含んでもよい。バックゲート電極124は、例えば、金属モード窒化チタンMMTiN、窒化タンタル材料、ケイ化タンタル材料などのチタンリッチ窒化チタン材料から形成されてもよい。バックゲート誘電体126および金属127は、浮遊ボディセル構造100、101および103におけるキャパシタとして機能しうる、金属絶縁体金属MIM構造を形成する。静電容量の増加は、金属127の仕事関数、バックゲート誘電体126の誘電率k値、バックゲート誘電体126および金属127の厚さのうちの少なくとも一つを最適化することによって得られる可能性がある。この方法で増加する静電容量は、浮遊ボディセル構造100、101および103における保持期間を増加させる可能性がある。バックゲート電極124は、電気的に絶縁性の材料130上に配置される非晶質シリコン材料128を被覆してもよい。電気的に絶縁性の材料130は、例えば、図示されていないウェーハ上に形成されてもよい。幾つかの実施形態においては、浮遊ボディセル104の各々のバックゲート123は、図1および図2に示されるように、連続的で、かつ浮遊ボディセル104の側壁に沿って配列される側壁を有する、ローカルバックゲートとして構成されてもよい。単一の浮遊ボディセル104は、バックゲート123上に配置されてもよいし、任意で、多数の浮遊ボディセル104がバックゲート123上に配置されてもよい。バックゲート123は、セルの動作間に独立してバイアスされうる、複数のローカルバックゲートとしてパターン化されてもよいし、グローバルバックゲートとしてパターン化されてもよい。例えば、図1に示されるように、バックゲート123は、行のうちの少なくとも一つに沿った第一の方向Xに伸長するローカルバックゲートであり、その行に配列される複数の浮遊ボディセル104はその上に配置されてもよい。他の実施形態においては、図2に示されるように、バックゲート123は、列のうちの少なくとも一つに沿った第二の方向Yに伸長するローカルバックゲートであり、その列に配列される複数の浮遊ボディセル104は、その上に配置されてもよい。限定しない一実施例として、バックゲート123の各々は、ビット線118のうちの被覆するものに対して、実質的に平行して配列されてもよい。さらなる実施形態においては、図3に示されるように、浮遊ボディセル構造100のバックゲート123は、第一の方向Xおよび第二の方向Yの双方に配列された複数の浮遊ボディセル104がその上に配置されうる、グローバルバックゲートであってもよい。導電性素子132は、各浮遊ボディセル104の間隙110内に配置されてもよい。記述を平易にするために、導電性素子132は、これ以降は、埋め込みゲート電極132と称される。別の誘電体材料134は、埋め込みゲート電極132と、浮遊ボディセル104内の間隙110内に露出された半導電性材料との間に配置されてもよい。記述を平易にするため、誘電体材料134は、これ以降は、埋め込みゲート誘電体134と称される。埋め込みゲート誘電体134は、任意で、浮遊ボディセル104の各々のチャネル領域106と、ピラー108の上部におけるソース領域112およびドレイン領域114との間のそれぞれの界面下もしくは界面において終端しうる。埋め込みゲート電極132から発散する電磁界は、関連付けられる浮遊ボディセル104を介してチャネルを形成し、それによってソース領域112からドレイン領域114へと電流が流れることが可能になる。浮遊ボディセル104の使用および動作間に、埋め込みゲート電極132、ソース領域112およびドレイン領域114の各々から分離された浮遊ボディセル104内の位置において、多数キャリアが格納される。結果として、電荷保持および信頼性は、従来の浮遊ボディセル構造と比較して高められる可能性がある。構成されるように、大量の半導電性材料102の厚さは、本明細書でより詳細に記述されるように、埋め込みゲート電極132、ソース領域112およびドレイン領域114から格納された電荷の位置からより遠い距離に変化しうる。さらに、構成されるように、大量の半導電性材料102は、従来の構造の浮遊ボディと比較して、より大きい記憶ボリュームを有するように形成されてもよい。これによって、浮遊ボディセル104内の電荷ストレージは増加し、したがって、電荷損失による信号の変動を最小限化する可能性がある。結果として、浮遊ボディセル104は、従来の構造と比較して、信号の増強、より長い保持、および信頼性の増加を提供する可能性がある。幾つかの実施形態においては、浮遊ボディセル構造100、101および103は、マルチレベル半導体構造を形成するために、CMOSデバイスなどの図示されていない他のメモリ素子と重ねられるか、ならびに/または、統合されてもよい。浮遊ボディセル構造100、101および103は、中央処理装置CPUおよびシステムオンチップSOCなどのシステムを形成するために、少なくとも一つのメモリデバイスに動作可能なように結合されてもよいし、浮遊ボディセル構造100、101および103の複数の層は、密度を増加させるためにお互いの上に垂直に積層されてもよい。図4―図14を参照すると、図1-図3に示されたような複数の浮遊ボディセル104を含む浮遊ボディセル構造100、101および103を形成する方法が記述され、ここでは、類似する構成要素は、類似の参照番号によって示される。図4を参照すると、半導体構造140は、バックゲート誘電体126を被覆し、かつそれに接触する半導電性材料142、バックゲート接点124を被覆し、かつそれに接触するバックゲート誘電体126、非晶質シリコン材料128を被覆し、かつそれに接触するバックゲート電極124、および電気的に絶縁性の材料130を被覆し、かつそれに接触する非晶質シリコン材料128を含むものとして提供されうる。半導体構造140は、任意で、破線で示されるように、ドープ領域125および金属127を含んでもよい。幾つかの実施形態においては、電気的に絶縁性の材料130は、ハンドルウェーハ144上に形成されてもよい。本明細書で使用されるような、ウェーハという語は、例えば、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム、および他のIII-VもしくはII-VI型半導電性材料を含む、半導体型材料を含むあらゆる構造を意味する。ウェーハは、例えば、従来のウェーハのみならず、限定しない実施例として、シリコンオンインシュレータSOI型基板、シリコンオンサファイアSOS型基板、および別の材料で支持されるシリコンのエピタキシャル層など、他のバルク半導体基板をも含む。さらには、以下の記述においてウェーハに対して言及がなされるとき、ウェーハ表面内もしくはウェーハ表面上の回路もしくはデバイスの、素子もしくはコンポーネントを少なくとも部分的に形成するために、それ以前のプロセスステップが使用されてもよい。幾つかの実施形態においては、電気的に絶縁性の材料130は、ハンドルウェーハ144内もしくはハンドルウェーハ144上に形成された、相補型金属酸化物半導体構造CMOSデバイスなどの図示されていないメモリ素子上に配置されてもよい。電気的に絶縁性の材料130は、例えば、埋め込み酸化物BOX材料を含んでもよい。半導体構造140は、例えば、所謂SMART-CUT登録商標層転写技術の改変を使用する本明細書で記述されたプロセスによって、ハンドルウェーハ144を被覆する電気的に絶縁性の材料130に対して、非晶質シリコン材料128、バックゲート接点124、バックゲート誘電体126および半導電性材料142を転写することによって形成されてもよい。このプロセスは、例えば、Bruelによる米国特許整理番号RE39,484、Asparらによる米国特許整理番号6,303,468、Asparらによる米国特許整理番号6,335,258、Moriceauらによる米国特許整理番号6,756,286、Asparらによる米国特許整理番号6,809,044、Asparらによる米国特許整理番号6,946,365およびDupontによる米国特許出願整理番号2006/0099776に詳細に記述される。しかしながら、半導体基板140を製造するのに適切な他のプロセスもまた使用されてもよい。SMART-CUT層転写技術の従来の実施においては、ドナーウェーハおよびアクセプタウェーハは、高温アニーリングを使用して、接着される。ドナーウェーハおよびアクセプタウェーハを接着するために使用される温度は、約1000°Cから約1300°Cである。しかしながら、バックゲート接点123の存在によって、バックゲート接点123に対する熱的損傷を防止するために、低下した温度で半導体構造140を作製することが好都合である。したがって、本明細書で記述されるように、半導体構造140は、従来のSMART-CUT層転写技術によって必要とされる温度と比較して、実質的に低下した温度を使用して形成される可能性がある。図5を参照すると、ワークピース146は、バックゲート誘電体126、バックゲート電極124および非晶質シリコン材料128を、半導電性材料142上に其々堆積することによって形成され、半導電性材料142は、例えば、ドナーウェーハの一部を含んでもよい。任意で、ワークピース146は、金属127およびドープ領域125を含んでもよい。ドープ領域125は、イオン注入プロセス、もしくは高温拡散プロセスなどの従来の方法を使用して形成され、約10nmから約50nmの間の厚さを有しうる。金属127は、もし存在する場合には、金属モード窒化チタンMMTiN、ケイ化チタン材料、窒化タンタル材料もしくはケイ化タングステン材料などの、窒化チタン材料を含みうる。金属127は、CVDプロセス、PVDプロセス、スパッタリングプロセス、もしくはプレーティングプロセスを使用して、ドープ領域125上に、ドープ領域125と接触するように形成され、約10nmから約30nmの間の厚さを有しうる。バックゲート誘電体126は、例えば、酸化物材料、高いkの誘電体材料もしくは窒化物材料を含み、CVDプロセスを使用して、もしくはテトラエチルオルトシリケートTEOSを分解することによって、半導電性材料142もしくは存在する場合には金属127上にそれらと接触するように形成されうる。限定しない一実施例として、バックゲート誘電体126は、約20Åから約70Åの厚さを有しうる。バックゲート電極124は、金属材料などの導電性材料を含みうる。導電性材料は、窒化チタン材料、ケイ化チタン材料、ケイ化タングステン材料もしくは窒化タンタル材料であり、CVDプロセス、PVDプロセス、スパッタリングプロセスもしくはプレーティングプロセスを使用して、バックゲート誘電体126上にバックゲート誘電体126と接触するように形成されうる。限定しない実施例として、バックゲート電極124は、約100Åから約600Åの厚さを有しうる。非晶質シリコン材料128は、例えば、PVDプロセス、もしくはCVDプロセスを利用して、バックゲート誘電体126上にバックゲート誘電体126と接触するように形成されうる。限定しない一実施例として、非晶質シリコン材料128は、約100Åから約400Åの厚さを有しうる。原子種は、転写領域150を形成するために、半導電性材料142に注入されうる。原子種は、水素イオン、希ガス不活性ガスもしくは貴ガスとも称されるのイオン、もしくはフッ素イオンでありうる。原子種は、注入区域152を形成するために、半導電性材料142へと注入され、注入区域152は、半導電性材料142内に破線で示される。原子種は、バックゲート誘電体126、バックゲート電極124および非晶質シリコン材料128のうちの一つもしくは全ての形成前に、または、バックゲート誘電体126、バックゲート電極124および非晶質シリコン材料128の形成後に、半導電性材料142に注入されうる。本技術分野で既知のように、イオンが半導電性材料142内に注入される深度は、少なくとも部分的には、イオンが半導電性材料142内に注入されるエネルギーの関数である。注入区域152は、半導電性材料142における所望の深度において形成され、その深度は、本技術分野で既知のように、注入ドースおよび原子種のエネルギーなどのパラメータに依存する。半導電性構造142内の注入区域152の深度Dは、図1-図3に示された浮遊ボディセル104の所望の厚さおよび/もしくは体積に対応しうる。浮遊ボディ102の体積およびそこに格納されうる電荷量は、深度D、したがって、半導電性材料142の厚さを増加させることによって増加しうる。さらには、浮遊ボディセル104の厚さを増加させることによって、そこに格納される電荷は、浮遊ボディセル構造100、101および103の導電性素子すなわち、埋め込みゲート電極132、ソース領域112およびドレイン領域114からさらに分離されうる。格納された電荷を導電性素子から分離することによって、電荷損失は減少し、したがって、浮遊ボディセル104は、より長い保持と信頼性の改善を提供する可能性がある。限定しない一実施例として、原子種は、約100nmから約350nm約1000Åから約3500Åの間の深度Dに注入区域152を形成するために選択されたエネルギーで、半導電性材料142に注入されうる。注入区域152は、注入イオン種を含むマイクロバブルもしくはマイクロキャビティの層を含み、半導電性材料142内の脆弱な構造を提供する。半導電性材料142は、その後、ウェーハ内の結晶の再編成ならびにマイクロバブルもしくはマイクロキャビティの癒合に影響を与えるために、注入が影響される温度以上の温度で熱的に処理されうる。任意で、図示されていない接着表面は、半導電性材料142の非晶質シリコン材料128の主要表面を、プラズマ活性化材料を形成するため、不活性ガス例えば、アルゴン、酸素もしくは窒素を含む反応性イオンエッチングRIEプラズマに暴露することによって形成されうるか、または、表面を、希釈水酸化アンモニウムもしくはフッ化水素溶液に暴露することによって形成されうる。非晶質シリコン材料128上に接着表面を形成することによって、イオン種例えば、水素の可動性を増加させることによって、ハンドルウェーハ144を被覆する電気的に絶縁性の材料130とのその後の接着作用の反応速度を増加させる可能性がある。図6に示されるように、ワークピース146は、ハンドルウェーハ144を被覆する電気的に絶縁性の材料130上に重ねられ、電気的に絶縁性の材料130は、ワークピース146の非晶質シリコン材料128と接触する。ワークピース146の非晶質シリコン材料128は、電気的に絶縁性の材料130に対して接着されてもよい。限定しない実施例として、非晶質シリコン材料126および電気的に絶縁性の材料130は、周辺温度約20°Cから約25°Cにおいて、加熱することなく接着されてもよい。非晶質シリコン材料128を電気的に絶縁性の材料130に対して接着するために、圧力もまた、ワークピース146とハンドルウェーハ144のうちの少なくとも一つに対して適用されてもよい。別の限定しない実施例として、非晶質シリコン材料126は、半導体構造140を約600°C以下の温度約300°Cから約400°Cへと加熱することによって、絶縁体材料104に対して接着されてもよい。電気的に絶縁性の材料130が二酸化シリコンから形成される場合には、シリコン酸化物結合が、非晶質シリコン材料128と絶縁体材料130の間に形成しうる。バックゲート電極124は、金属もしくは他の熱に敏感な材料で形成されうるため、半導体構造140が暴露される温度は、バックゲート接点124の融点よりも低い可能性がある。図4に示される半導体構造140を形成するため、転写領域150は、図6に示される注入区域に沿って、半導電性材料142から除去されうる。転写領域150は、注入区域152に対してせん断力を適用することによって、もしくは、注入区域152で熱もしくはジェットガス流を適用することによってなど、本技術分野で既知の技術によって除去されてもよい。注入区域152における原子種は、ワークピース146の半導電性材料142における脆弱領域を生成し、脆弱領域は切断されやすい。バックゲート誘電体126、バックゲート接点124および非晶質シリコン材料128、注入区域152下の半導電性材料142の一部は、電気的に絶縁性の材料130に接着されたままであり、図4における半導体構造140を形成する。半導電性材料142の分離後、その露出表面154は、望ましくないほどに粗くなる可能性がある。この欠陥を改善するため、半導電性材料142の露出表面154は、例えば、研削、ウェットエッチングおよびCMPのうちの一つ以上など、本技術分野で既知の技術に従って、記述されるようなさらなる処理を容易にするために、所望の程度まで平滑化されうる。図7は、マスク材料156が半導電性材料142上に堆積され、半導電性材料142の表面154がそこを通して露出される、アパーチャ開口を形成するためにパターン化された後の、図4の半導体構造140を示す。マスク材料156は、例えば、フォトレジスト材料、酸化物材料、透過性炭素もしくは非晶質炭素を含みうる。マスク材料156を形成しパターン化する方法は、本技術分野では既知である。したがって、本明細書では詳細には記述されない。簡略化のために、電気的に絶縁性の材料130の下層にあるハンドルウェーハ144は、残りの図面からは省略される。図8Aに示されるように、マスク材料156のアパーチャを通して露出される半導電性材料142の一部は、半導電性材料142の残存部分の間にトレンチ158を形成するために除去されうる。マスク材料156の残存部分は、その後除去されうる。限定しない実施例として、トレンチ158は、第二の方向Yに半導電性材料142を通って伸長するように形成されうる。反応性イオンエッチングRIEプロセスは、マスク材料156およびバックゲート誘電体126に関して、半導電性材料142を選択的に除去する。幾つかの実施形態においては、図8Bに示されるように、半導電性材料142の一部を除去した後、バックゲート誘電体126、バックゲート電極124および非晶質シリコン材料128の各々の一部は、同一のマスク材料156を通して、insituで除去され、図2の浮遊ボディセル構造101で示されるような、個々の、もしくは単一のバックゲート123を形成する。図2は、下層にある電気的に絶縁性の材料130を露出するために、バックゲート誘電体126、バックゲート電極124、および非晶質シリコン材料128の連続的部分124、126、128が、例えば、異方性反応性イオンすなわち、プラズマエッチングプロセスを利用して除去されうることを示す。例えば、バックゲート誘電体126が二酸化シリコンから形成される場合には、三フッ化窒素NF3ベースガス、塩素Clベースガスもしくは臭化物Brベースガスを利用する反応性イオンエッチングRIEプロセスが、マスク材料156に関して、二酸化シリコンからバックゲート123を選択的に除去するために実施されうる。バックゲート電極124が窒化チタンである場合には、テトラフルオロメタンCF4ガス、臭素含有ガスおよびフッ素含有ガスの混合物、フッ素含有ガスおよび塩素含有ガスの混合物を利用する異方性エッチングプロセスが、マスク材料156に関して、窒化チタンを除去する。非晶質シリコン材料128が非晶質ポリシリコンである場合には、フッ素含有ガスおよび塩素含有ガスの混合物を利用する異方性エッチングプロセスが、マスク材料156に関して非晶質シリコン材料を除去するために使用されうる。他の実施形態においては、トレンチ158は、従来のピッチダブリングプロセスを利用して、本技術分野で既知の技術によって、形成されてもよい。図9は、充填材料160をトレンチ158内に堆積した後の半導体構造140を示す。図9は、バックゲート誘電体126、バックゲート電極124および非晶質シリコン材料128を通って伸長するトレンチ158を示しているが、充填されるべきチャネル128は、図8Aに示されうる。限定しない実施例として、充填材料160は、酸化物材料もしくは窒化物材料などの誘電体材料を含み、化学蒸着プロセスもしくはスピンオン誘電体プロセスを利用して堆積されてもよい。図10-図13は、犠牲マスク材料162がその上に堆積され、複数の開口164が形成された後の、断面線9-9に沿った、図9に示された半導体構造140の断面図である。犠牲マスク材料162は、半導電性材料142上に形成され、図示されていない充填材料および複数の開口164は、犠牲マスク材料162および半導電性材料142の一部を除去するステップによって形成されうる。複数の開口164の各々は、第二の方向Yに伸長するものとして形成されてもよい。限定しない一実施例として、犠牲マスク材料162は、CVDプロセスを利用して、非晶質シリコン材料もしくは誘電体材料から形成されうる。限定しない実施例として、開口164は、犠牲マスク材料162上に図示されていないフォトレジスト材料を提供するステップと、除去されるべき犠牲マスク材料162および半導電性材料142の領域を被覆するフォトレジスト材料の一部を除去するステップによって形成されうる。異方性エッチングプロセス例えば、ドライ反応性イオンもしくはプラズマエッチングプロセスは、その後、フォトレジスト材料を通して露出される、犠牲マスク材料162および半導電性材料142の領域をエッチングするために利用され、犠牲マスク材料162の領域を露出する開口164を形成する。例えば、犠牲マスク材料162および半導電性材料142がポリシリコンから形成される場合には、フッ素Flベースガスを利用する反応性イオンエッチングプロセスが実施され、非晶質シリコン材料を選択的に除去して、半導電性材料142の一部の間に開口164を形成する。限定しない一実施例として、開口164は、0.5Fの寸法D1を有するように形成され、半導電性材料142の残存部分は、1.5Fの寸法D2を有しうる。さらには、バックゲート123は、図1で示されるように、半導電性材料142を除去した後、バックゲート誘電体126、バックゲート電極124および非晶質シリコン材料130の各部分を除去することによって形成され、開口164は、これらの材料の各々を通って伸長し、バックゲート123をそのまま残す。開口164を形成した後、残存するフォトレジスト材料は、従来のアッシングプロセスを利用して除去されうる。開口164は、本技術分野で既知の技術によって、従来のピッチダブリングプロセスを利用して形成されてもよい。図11に示されるように、酸化物材料もしくは窒化物材料などの別の充填材料166は、開口164内に堆積されうる。限定しない実施例として、充填材料166は、CVDプロセス、PECVDプロセスもしくはスピンオン誘電体プロセスを利用して堆積されてもよい。したがって、半導電性材料142は、周辺環境から物理的に完全に分離される。図12に示されるように、犠牲材料162および半導電性材料142の各々の一部は、半導電性材料142内に間隙110を形成するために除去されうる。半導電性材料142が、結晶質シリコン材料から形成される場合には、サルファヘキサフルオリドSF6ガス、酸素ガスおよびヘリウムHeガスの混合物、もしくはサルファヘキサフルオリドガスおよびトリフルオロメタンCHF3ガスの混合物を含むプラズマが、間隙110を形成するために、半導体構造140に導入されうる。図11は、u形状の外形を有するものとして間隙110を示している。しかしながら、当業者には理解されるように、種々の他の外形を有する間隙が形成されてもよい。図13は、埋め込みゲート電極132が間隙110の各々に形成された後の半導体構造140を示す。限定しない一実施例として、CMPプロセスは、充填材料166および犠牲材料162の一部を除去するために使用され、半導体構造140の上部表面168は実質的に平面である。埋め込みゲート電極132は、タングステン、窒化チタン、もしくは窒化タンタルなどの導電性材料から形成され、従来のCVDプロセス、PVDプロセスもしくはALDプロセスを使用して堆積されてもよい。限定しない実施例として、導電性材料は、半導体構造140上に形成され、埋め込みゲート電極132を形成するために、従来のCMPプロセス、RIEプロセスもしくはウェットエッチングプロセスを利用する堆積の後、除去されてもよい。埋め込みゲート誘電体134は、埋め込みゲート電極132を形成するステップの前に、間隙110の各々において露出される半導電性材料142の側壁上に堆積されてもよい。図14は、間隙110内に埋め込みゲート電極132を、ならびに、その上に別の充填材料163を形成するステップの後の半導体構造140を示す。図14に示されるように、ソース領域112およびドレイン領域114は、大量の半導電性材料102のピラー108の露出領域に形成されうる。ソース領域112およびドレイン領域114は、亜リン酸もしくはヒ素すなわち、n型シリコン材料などのn型ドーパントでドープされたシリコン材料を含みうる。半導電性材料142の露出部分は、イオン注入プロセスもしくはプラズマイオンプロセス、もしくは高温拡散プロセスなどの従来の方法を使用してドープされてもよい。ソース領域112およびドレイン領域114は、半導電性材料142によってバックゲート電極124から間隔をあけられてもよい。別の実施例として、図示されていないn型材料の薄膜は、半導体構造140の表面上に堆積され、ソース領域112およびドレイン領域114用のn型シリコンを形成するために半導電性材料142へとn型ドーパントが注入される間、熱アニーリングが実施されてもよい。ソース領域112およびドレイン領域114は、任意で、埋め込みゲート電極132を形成するステップの前に形成されてもよい。図1-図3を再度参照すると、ソース領域112およびドレイン領域114を形成するステップの後、共通のソース線116は、各行に配列されたソース領域112上に形成され、ビット線118は、各列に配列されたドレイン領域114上に形成されうる。幾つかの実施形態においては、共通のソース線116およびビット線118は、半導体構造100、100もしくは103上の導電性反応性材料を堆積するステップと、実質的に直線で、実質的に平行した導電性ラインを形成するために導電性材料をパターン化するステップとによって形成されうる。例えば、共通のソース線116は、X方向に形成され、共通のソース線116の各々は、埋め込みゲート電極132のうちの一つの上に実質的に平行して配置される。ビット線118は、Y方向に伸長するように形成されうる。任意で、コンタクトプラグ119は、ドレイン領域114およびソース領域112のうちの少なくとも一つの上に形成され、関連付けられる共通のソース線116もしくはビット線118を形成するステップの前にその接触を高める。例えば、コンタクトプラグ119は、ドープされた非晶質シリコン材料を堆積しパターン化するステップによって形成されうる。任意で、コンタクトプラグ119は、窒化チタン/タングステンなどの金属材料で置換されてもよいし、または、コンタクトプラグは、導電性ラインの形成の間に、導電性反応性材料で充填されてもよい。図15は、複数の浮遊ボディセル104を含む浮遊ボディセル構造200の別の実施形態を示す透視図であり、それを形成するステップの詳細が、詳細に記述される。浮遊ボディセル104を示す目的で、ゲート170の一部は破線で示されるように除去される。幾つかの実施形態においては、浮遊ボディセル構造200は、垂直マルチゲート浮遊ボディセルデバイスを形成するために使用されてもよい。浮遊ボディセル構造200における各浮遊ボディセル104は、ピラー108の間に伸長するチャネル領域106を含む大量の半導電性材料から形成され、図1-図3に関連して示されるように、ピラー108はu形状トレンチなどの間隙110によって分離される。ソース領域112およびドレイン領域114は、ピラー108の上部領域に形成され、其々、共通のソース線116などのアクセス線、およびビット線118などのデータ/センス線に対して電気的に結合されうる。限定しない実施例として、共通のソース線116およびビット線118は、其々、図18に示されるように、ソース領域112およびドレイン領域114上に直接形成されてもよい。さらには、コンタクトプラグ119は、ソース領域112および関連付けられる共通のソース線116の間に配置され、ドレイン領域114および関連付けられるビット線118の間の接触を高める。浮遊ボディセル104は、図1-図3に関連して記述されたように配列され、浮遊ボディセル104は、第一の方向Xにおける複数の行および、第一の方向Xとは実質的に直行する第二の方向Yにおける複数の列に配列される。図4は、バックゲート123を、浮遊ボディセル104の下の行に配置され、浮遊ボディセル104に対して平行な方向に伸長する、ローカルバックゲートとして示す。バックゲート123の側壁は、連続的、かつ、浮遊ボディセル104の側壁に沿って配列されるものとして示される。他の実施形態においては、バックゲート123は、図2および図3に関連して記述されてように構成されうる。少なくとも一つの導電性素子170は、浮遊ボディセル104の各々の相対する垂直表面すなわち側壁上に配置されうる。記述を平易にするために、導電性素子170は、これ以降ゲート170と称される。別の誘電体材料172は、ゲート170と浮遊ボディセル104の側壁との間に配置されうる。記述を平易にするため、誘電体材料172は、これ以降、ゲート誘電体172と称される。浮遊ボディセル構造200の浮遊ボディセル104の各々は、浮遊ボディセル104は3つのゲートを含むように、浮遊ボディセル104の二つの側壁上に配置された、バックゲート123およびゲート170へと電気的に結合されうるか、または、浮遊ボディセル104は二つのゲートを含むように、浮遊ボディセル104の単一の側壁上に配置されたバックゲート123およびゲート170へと電気的に結合されうる。ゲート170から発生する電磁界は、関連付けられる浮遊ボディ104を通してチャネルを構築し、それによって、ソース領域112からドレイン領域114へと電流が流れるのを可能にする。図16-図20は、図15に示された浮遊ボディセル構造200を形成する方法の実施形態を示す。図16を参照すると、浮遊ボディセル104のアレイを含み、浮遊ボディセル104の各々は、バックゲート123上に配置された大量の半導電性材料102を含む、半導体構造240は、図4-図12に関連して記述された方法を使用して形成されうる。バックゲート123は、バックゲート誘電体126、バックゲート電極124および非晶質シリコン材料128を含み、図示されていないウェーハを被覆する電気的に絶縁性の材料130上に配置されうる。前述されたように、相補型金属酸化物半導体構造CMOSデバイスなどの図示されていない他の論理素子は、ウェーハ内もしくはウェーハ上に形成されてもよい。トレンチ158は、電気的に絶縁性の材料130内で終端するものとして示されているが、トレンチ158は、任意で、図8Aに関連して記述されたように、バックゲート誘電体126上で終端するように形成されてもよい。図17A1-図17B2は、断面線16-16に沿った、図16に示された半導体構造140の断面図である。トレンチ158を形成するステップの後、ゲート170は、図17A1-図17B2に関連して記述されるように、浮遊ボディセル104の側壁上に形成されうる。図17A1に示されるように、ゲート誘電体材料172および導電性材料174は、半導体構造240上に形成されうる。限定しない実施例として、ゲート誘電体材料172は、例えば、化学蒸着プロセスもしくは熱酸化プロセスを使用して形成される、酸化物材料、窒化物材料もしくは高いkを有する誘電体材料でありうる。例えば、ゲート誘電体材料172が二酸化シリコンである場合には、半導体構造240は、浮遊ボディセル104の側壁上に二酸化シリコンを形成するために、約900°Cから約1175°Cの温度で、酸素ガスに対して暴露されうる。導電性材料174は、その後、ゲート誘電体材料172上に形成されうる。限定しない一実施例として、導電性材料174は、窒化チタン、窒化タンタルもしくはタングステンから形成され、化学蒸着プロセスを使用して堆積されてもよい。図17A2を参照すると、異方性ドライエッチングプロセスもしくはウェットエッチングプロセスが、ゲート170を形成するために、導電性材料174およびゲート誘電体材料172の一部を除去するために実施されてもよい。他の実施形態においては、ゲート170は、図17B1および図17B2に関連して示されるように、浮遊ボディセル104の側壁上に形成されてもよい。図17B1を参照すると、半導電性材料142上にゲート誘電体材料172を形成するステップの後、半導電性材料142の領域の間のトレンチ158の残存部分は、導電性材料174で充填され、導電性材料174は、所望の厚さまで、凹部を設けられてもよい。限定しない実施例として、導電性材料174は、窒化チタン、窒化タンタルもしくはタングステンから形成され、化学蒸着プロセスを使用して堆積されうる。誘電体材料を含むスペーサ176は、従来のスペーサエッチングプロセスを使用して、導電性材料174上のゲート誘電体材料172の側壁上に形成されうる。図17B2を参照すると、異方性エッチングプロセスは、ゲート170を形成するために、導電性材料174の一部を除去するために実施されうる。ゲート170を形成するステップの後、スペーサ176は、例えば、従来の選択的エッチングプロセスを使用して除去されうる。図18Aおよび図18Bは、ゲート170の構成を示す図17A2および図17B2に示された半導体構造240の俯瞰図である。ゲート170は、複数の浮遊ボディセル104をお互いに電気的に接続するために形成されうる。限定しない一実施例として、ゲート170は、Y方向における浮遊ボディセル104の列に沿って伸長しうる。図18Aに示されるように、ゲート170の各々は、列のうちの一つにおける複数の浮遊ボディセル104の周囲を実質的に包囲し、各浮遊ボディセル104の垂直表面すなわち側壁は、ゲート170によって接触される。図18Bを参照すると、別の実施形態が示され、ゲート170は、X方向における行のうちの少なくとも一つにそって伸長し、かつ、その終端で、もしくはその終端近傍で終端する櫛状構造で構成され、各ゲート170は、行における浮遊ボディセル104の相対する側壁上に配置される。接点178は、ゲート170が独立して接続されるように、例えば、その終端点において、各ゲート170に電気的に結合される。したがって、図18Aおよび図18Bに示されるように、ゲート170は、シングルゲート、デュアルゲート、トリプルゲート浮遊ボディセル104を形成するように構成されてもよい。図19に示されるように、ゲート170を形成するステップの後、ソース領域112およびドレイン領域114は、図14に関連して記述されたように、n型ドーパントもしくはp型ドーパントに半導体構造240を暴露することによって、浮遊ボディセル104のピラー108の上部に形成されうる。図18に示される半導体構造240を形成するために、共通のソース線116は、その後、浮遊ボディセル104のソース領域112上に形成され、ビット線118は、浮遊ボディセル104のドレイン領域114上に形成されうる。共通のソース線116およびビット線118は、導電性材料を堆積するステップおよび導電性材料をパターン化するステップによって形成され、ゲート170と実質的に直行する第一の方向Xに伸長する導電性ラインを形成する。共通のソース線116およびビット線118は互いに平行なため、共通のソース線116およびビット線118は、従来のダマシンプロセスを使用して形成されうる。例えば、図示されていない犠牲誘電体材料が、半導体構造240上に堆積され、アパーチャのパターンは、共通のソース線116およびビット線118が形成されるべき位置に、従来のリソグラフィープロセスを使用して形成されうる。導電性材料は、アパーチャを充填するために半導体構造240上に堆積され、共通のソース線116およびビット線118を形成するために、化学機械研磨プロセスが、誘電体材料を被覆する導電性材料の一部を除去するために使用されうる。任意で、関連付けられる共通のソース線116もしくはビット線118を形成するステップの前に、図示されていないドープ材料が、ソース領域112およびドレイン領域114のうちの少なくとも一つの上に形成されてもよい。図20-図22は、電気回路図であり、その各々は、図1-図3および図15に関連して記述されたような、複数の浮遊ボディセルを含む浮遊ボディセル構造を示す。図20に示されるように、浮遊ボディセル構造300は、複数の浮遊ボディセル104を含み、浮遊ボディセル104の各々は、ゲート132、ビット線118ならびに図2に示されるバックゲート123などのグローバルバックゲート123に対して電気的に結合される。グローバルバックゲート123およびゲート132は、各々、任意でバイアス電圧に対して結合され、それによって、グローバルバックゲート123に関連付けられる浮遊ボディセル104を同時にバイアスすることが可能になる。図21は、複数の浮遊ボディセル104を含む浮遊ボディセル構造400を示し、浮遊ボディセル104の各々は、ゲート132、ビット線118およびローカルバックゲート123に対して電気的に結合される。ローカルバックゲート123は、図18Bに示されたような櫛状構造を有し、ローカルバックゲート123の各々に対して二つの個別のアドレスを提供する。図22は、複数の浮遊ボディセル104を含む浮遊ボディセル構造500を示し、浮遊ボディセル104の各々は、ゲート132、ビット線118ならびに、図2および図15に示されたバックゲート123などのローカルバックゲート123に対して電気的に結合される。ローカルバックゲート123の各々は、各バックゲート123を個々にバイアスするために使用されうるバイアス電圧に対して任意で結合されてもよい。種々の作製段階の間に、其々図1から図3に示される浮遊ボディセル構造101、102および103は、類似の構造を有する他の半導体構造と、または、CMOSデバイスなどのメモリ素子もしくはデバイスと、統合されてもよいし、または、垂直に積層されてもよいことに留意されたい。例えば、CMOSデバイスは、浮遊ボディセル構造101、102もしくは103のうちの一つの上か、またはその下に形成され、マルチレベル半導体構造を形成し、実質的にダイス寸法を減少させる。浮遊ボディセル構造101、102および103は、別の浮遊ボディセル構造、メモリもしくは論理上に、例えば、図4-図6に関連して記述された所謂SMART-CUT層転写技術の改変を使用して、積層されてもよい。図23は、本明細書で記述された一つ以上の実施形態に従って実施される電子システム2300の簡略化されたブロック図を示す。電子システム2300は、少なくとも一つの入力デバイス2302、少なくとも一つの出力デバイス2304、一つ以上のプロセッサ2306システムオンチップSOC、中央処理装置CPU、プロセッサなどなどのメモリアクセスデバイス、一つ以上のメモリデバイス2308を含む。メモリデバイス2308は、本明細書で記述されたデバイスもしくは方法のうちの少なくとも一つの実施形態を含む。電子システム2300は、多数のコンピューティング、プロセシングおよびコンシューマ製品のうちの一部であってもよい。限定しない実施例として、これらの製品のうちの幾つかは、パーソナルコンピュータ、ハンドヘルドデバイス、カメラ、電話、ワイヤレスデバイス、ディスプレイ、チップセット、セットトップボックス、ゲームおよび車両を含みうる。[結論]幾つかの実施形態においては、本発明は、浮遊ボディセル構造、浮遊ボディセル構造を含むデバイスおよび浮遊ボディセル構造を形成するための方法を含む。浮遊ボディセル構造は、バックゲート、少なくとも一つの浮遊ボディ、少なくとも一つの浮遊ボディに関連付けられる別のゲートを含みうる。少なくとも一つの浮遊ボディは、半導電性材料を含み、バックゲートから、ソース領域およびドレイン領域へと伸長しうる。ソース領域およびドレイン領域は、少なくとも一つの浮遊ボディによって、バックゲートから間隔を開けられうる。少なくとも一つの浮遊ボディは、半導電性材料における間隙を含み、ソース領域およびドレイン領域の各々は、逆のバックゲートに配置される。別のゲートは、少なくとも一つの浮遊ボディにおける間隙内に配置されて、ダブルゲート浮遊ボディセル構造を形成するか、または、少なくとも一つの浮遊ボディの少なくとも一つの表面上に配置されて、トリプルゲート浮遊ボディセル構造を形成する。ゲート誘電体は、バックゲート、少なくとも一つの浮遊ボディ、およびバックゲートの下層にあり、ウェーハ上に配置された非晶質シリコン材料の間に配置されうる。バックゲートは、少なくとも一つの浮遊ボディの側壁に沿って配列された連続的な側壁を含むローカルバックゲートであるか、または、複数の浮遊ボディセルがアレイ内に配置されたグローバルバックゲートでありうる。浮遊ボディセル構造は、バックゲートに電気的に結合され、バックゲートを独立してバイアスするためのバイアス電圧に任意で結合されるビット線をさらに含んでもよい。浮遊ボディセル構造は、少なくとも一つの浮遊ボディセルのソース領域を、少なくとも別の浮遊ボディのソース領域へと電気的に結合する共通のソース線と、少なくとも一つの浮遊ボディセルのドレイン領域を、少なくとも別の浮遊ボディのドレイン領域へと電気的に結合するビット線と、をさらに含んでもよい。さらなる実施形態においては、本発明は、複数の浮遊ボディを含む浮遊ボディセルデバイスを含み、各浮遊ボディは、バックゲートからソース領域およびドレイン領域へと伸長する半導電性材料と、複数のボディに関連し、電圧源に任意で結合される別のゲートと、複数の浮遊ボディのソース領域を電気的に結合する共通のソース線と、複数の浮遊ボディのドレイン領域を電気的に結合するビット線とを含む。デバイスは、ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、中央処理装置、システムオンチップおよび統合された埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つに統合されてもよい。複数の浮遊ボディは、複数の行を形成するために第一の方向に配列され、複数の列を形成するために、第一の方向とは実質的に直行する第二の方向に配列されてもよい。さらに別の実施形態においては、浮遊ボディセルデバイスは、複数の行を形成するために、第一の方向に配列され、かつ、複数の列を形成するために、第一の方向とは実質的に直行する第二の方向に配列された複数の浮遊ボディと、複数の浮遊ボディと関連付けられる少なくとも一つのバックゲートと、複数の浮遊ボディと関連し、任意で電圧源に結合される少なくとも別のゲートと、を含む。複数の浮遊ボディのうちの各浮遊ボディは、半導電性材料のベース部分から伸長し、u形状トレンチによって分離されるピラーを有する大量の半導電性材料を含み、各ピラーの上部はドープ領域を含む。少なくとも一つのバックゲートは、電気的に絶縁性の材料上の非晶質シリコン材料上に配置される導電性材料を含みうる。少なくとも別のゲートは、複数の浮遊ボディの各々の上に配置される導電性材料を含み、複数の浮遊ボディは、例えば、第一の方向に伸長し、複数の行のうちの少なくとも一つにおける複数の浮遊ボディを電気的に結合する。少なくとも別のゲートは、u形状トレンチ内に配置される導電性材料を含み、例えば、第二の方向に伸長し、複数の列の少なくとも一つにおける複数の浮遊ボディを電気的に結合する。少なくとも一つのバックゲートは、別のゲートとは独立してバイアスされるように構成されてもよい。浮遊ボディセル構造は、CMOSデバイスなどのメモリデバイス上に配置されてもよいし、メモリデバイスと統合されてもよいし、または、密度を増加させるために、多数の層に垂直に積層されてもよい。さらに別の実施形態においては、本発明は、浮遊ボディセルデバイスを形成する方法を含み、本方法は、半導電性材料、誘電体材料、ゲート材料およびウェーハを被覆する非晶質シリコン材料を含むベースを形成するステップ、ベース表面から突出する複数の浮遊ボディを形成するために半導電性材料の一部を除去するステップ、複数の浮遊ボディの各々における間隙を形成するために半導電性材料の別の部分を除去するステップ、複数の浮遊ボディの各々の上部領域にソース領域およびドレイン領域を形成するために、少なくとも一つのドーパントに対して複数の浮遊ボディを暴露するステップ、ならびに複数の浮遊ボディの少なくとも一つに関連付けられるゲートを形成するステップを含む。ベースは、誘電体材料、ゲート材料および結晶質シリコンウェーハを被覆する非晶質シリコン材料を含むドナーウェーハを形成するステップ、結晶質シリコンウェーハにおける所望の深度にイオンを注入するステップ、ドナーウェーハの非晶質シリコン材料を、ハンドルウェーハを被覆する電気的に絶縁性の材料に接着するステップ、ならびに、誘電体材料、ゲート材料および非晶質シリコン材料が、ハンドルウェーハの電気的に絶縁性の材料表面を被覆するように、結晶質シリコンウェーハの一部を残すためにドナーウェーハの一部を分離するステップによって形成されうる。さらに別の実施形態においては、本発明は、少なくとも一つのメモリデバイスと、少なくとも一つのメモリデバイスに任意で結合される少なくとも一つの浮遊ボディセルデバイスと、を含むシステムを含む。少なくとも一つの浮遊ボディセルデバイスは、浮遊ボディのアレイを含み、浮遊ボディのアレイの各々は、半導電性材料のベース部分から伸長し、u形状トレンチによって分離され、その各々の上部はドープ領域を含むピラーを有する大量の半導電性材料と、浮遊ボディのアレイと関連付けられる少なくとも一つのバックゲートと、複数の浮遊ボディに関連し、任意で電圧源に結合される少なくとも別のゲートと、を含む。システムは、中央処理装置およびシステムオンチップのうちの少なくとも一つを含んでもよい。少なくとも一つのメモリデバイスは、ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つを含んでもよい。少なくとも一つのメモリデバイスと少なくとも一つの浮遊ボディセルデバイスは、システム内でお互いに重ねられてもよい。本発明は種々の改変および置換形態が可能であるが、具体的な実施形態が、図面において例示の目的のために示され、本明細書において詳細に記述されてきた。しかしながら、本発明は開示された特定の形態に限定されることを意図するものではない。それよりもむしろ、本発明は、以下に添付される請求項およびその法的な均等物によって定義されるように、本発明の範囲内にある全ての改変、均等物、置換を包含するものである。[関連する出願に対する相互参照]本出願は、同一日に出願された同時係属中の米国特許出願整理番号12XXXXXX、SEMICONDUCTORMETALONINSULATORSTRUCTURESMETHODSOFFORMINGSUCHSTRUCTURESANDSEMICONDUCTORDEVICESINCLUDINGSUCHSTRUCTURES代理人整理番号22699742US、同一日に出願された同時係属中の米国特許出願整理番号12XXXXXX、SEMICONDUCTORDEVICESINCLUDINGADIODESTRUCTUREOVERACONDUCTIVESTRAPANDMETHODSOFFORMINGSUCHSEMICONDUCTORDEVICES代理人整理番号22699803US、同一日に出願された同時係属中の米国特許出願整理番号12XXXXXX、THYRISTORBASEDMEMORYCELLSDEVICESANDSYSTEMSINCLUDINGTHESAMEANDMETHODSFORFORMINGTHESAME代理人整理番号22699804US、同一日に出願された同時係属中の米国特許出願整理番号12XXXXXX、SEMICONDUCTORCELLSARRAYSDEVICESANDSYSTEMSHAVINGABURIEDCONDUCTIVELINEANDMETHODSFORFORMINGTHESAME代理人整理番号22699819USに関連し、各々の開示は、参照によってその全体が本明細書に組み込まれる。"