"設計されたレイアウトデータと、パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、前記シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用い、前記レイアウトデータから素子の種類、位置、方向、大きさのうち1つ以上の情報を読み取り、その素子の位置での応力値を前記応力マップデータから読み取り、その応力値に対するその素子の特性変動量をその素子に対応する前記検量線データから読み取り、その特性変動量に基づいてその素子の特性を修正してネットリストを作成するネットリスト作成方法。前記レイアウトデータにおける素子を複数の素子に分割し、分割した素子ごとに前記特性変動量を算出する請求項1に記載のネットリスト作成方法。前記応力マップデータとして、前記シリコンチップ表面におけるX方向の応力マップデータとY方向の応力マップデータを用い、前記特性変動量として、前記X方向応力マップデータから得られる前記特性変動量と前記Y方向応力マップデータから得られる前記特性変動量を合算したものを用いる請求項1又は2に記載のネットリスト作成方法。前記シリコンチップに替えて、シリコン以外の材料からなる半導体チップを用いる請求項1から3のいずれか一項に記載のネットリスト作成方法。請求項1から4のいずれか一項に記載のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なう回路シミュレーション方法。請求項5に記載の回路シミュレーション方法によって所望の回路特性が得られたかを確認し、所望の回路特性が得られなかったときは所望の回路特性が得られるまで前記ネットリストの修正及び回路シミュレーション処理を繰り返し行ない、最初の回路シミュレーション処理で所望の回路特性が得られたときは前記レイアウトデータを修正せずにレティクル作成用レイアウトデータとし、2回目以降の回路シミュレーション処理で所望の回路特性が得られたときは、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれた前記ネットリストの修正を考慮して、前記レイアウトデータを修正してレティクル作成用レイアウトデータを作成することを含む半導体集積回路装置の設計方法。請求項6に記載の半導体集積回路装置の設計方法で得られた前記レティクル作成用レイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、前記応力マップデータを得るのに用いられた前記半導体チップ及び前記パッケージと同一構造の半導体チップ及びパッケージをもつ半導体集積回路装置を作成する半導体集積回路装置の製造方法。しかし、特許文献1に開示された方法従来方法では以下で説明する問題がある。この従来方法はシリコンチップ上の場所ごとのバラツキ分布をあらかじめテーブル化しておくことに特徴がある。すなわち、対象とする素子が例えば4つあるとすると、その4つの素子に対して、それぞれのバラツキ分布を示す4つのテーブルを前もって準備する必要がある。当然ながら対象とする素子が増えれば増えるほど、あらかじめ準備しなければならないテーブル数も増えていく。また、特許文献1では、1つのチップ表面を複数の単位エリアに分割する例が説明されているが、当然ながらこの単位エリアごとにバラツキ分布を示すテーブルが必要となる。例えば、一般的なICに搭載されている素子種類を4つNch-MOSFET,Pch-MOSFET,抵抗R、容量Cとし、1つのチップ表面を100個の単位エリアに分割したと仮定すると、必要なバラツキ分布テーブルの個数は、100×4=400個となる。すなわち400個のバラツキ分布テーブルをあらかじめ準備するための時間と労力が必要となる。さらに、この従来方法は、バラツキをより正確に反映させようとすればするほど、単位エリアの大きさを細分化することが必要になるので、その結果、単位エリアの個数が増えていき、時間と労力の更なる増大につながる。しかも、たとえどんなに単位エリアを細分化したとしても、1つの単位エリアの中では同じバラツキ分布テーブルが用いられるので、そもそもの課題である素子の位置に対応したバラツキを予測する、という課題は依然として解決できない。一方で、携帯電子機器の新製品展開は年々サイクル時間が短くなってきているので、それに用いられるIC開発にも短工期化が求められている。つまり、バラツキを改善した高精度なICを短期間に完成させることが要求されているので、上記従来方法のような多大な時間と工数がかかる手法では工期の面でも到底対応できない。以上のように、上記従来方法には、シリコンチップ上の場所ごとのバラツキ分布をあらかじめテーブル化するために多大な時間と工数がかかることと、素子の位置に対応したバラツキを正確に予測することができない、という問題があった。また、回路全体の電気的な状態は最終的にはネットリストという記述形式で表現される。ネットリストは電子回路における素子情報と素子間の接続情報を記述したものである。ネットリストを用いることで素子の結線情報を反映した回路全体の特性、すなわち、回路の出力信号が計算できる。ネットリストは例えば市販ツールであるXRCなどを用いることでレイアウトデータから作成できる。本発明は、パッケージにより生じる回路特性のバラツキを簡便にかつ正確に予測することができるネットリスト作成方法及び回路シミュレーション方法、並びにそれらを用いた半導体集積回路装置の設計方法及び半導体集積回路装置の製造方法を提供することを目的とする。本発明にかかるネットリスト作成方法は、設計されたレイアウトデータと、パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、上記シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用い、上記レイアウトデータから素子の種類、位置、方向、大きさのうち1つ以上の情報を読み取り、その素子の位置での応力値を上記応力マップデータから読み取り、その応力値に対するその素子の特性変動量をその素子に対応する上記検量線データから読み取り、その特性変動量に基づいてその素子の特性を修正してネットリストを作成する。ここで、素子の種類とは、素子の機能の種類を意味する。素子の位置とは、素子がシリコンチップ上で配置される位置を意味する。素子の方向とは、素子で流れる電流の方向を意味する。素子の大きさとは、その素子の電気特性を確定する部分の寸法を指し、例えばトランジスタであればチャネル幅の寸法及びチャネル長の寸法を、抵抗体であれば抵抗体の長さ及び幅を意味する。本発明のネットリスト作成方法において、上記レイアウトデータにおける素子を複数の素子に分割し、分割した素子ごとに上記特性変動量を算出するようにしてもよい。また、上記応力マップデータとして、上記シリコンチップ表面におけるX方向の応力マップデータとY方向の応力マップデータを用い、上記特性変動量として、上記X方向応力マップデータから得られる上記特性変動量と上記Y方向応力マップデータから得られる上記特性変動量を合算したものを用いるようにしてもよい。また、上記シリコンチップは、シリコン以外の材料からなる半導体チップであってもよい。すなわち、応力マップデータを得るための被応力測定対象は、シリコン以外の材料からなる半導体チップがパッケージングされた半導体集積回路装置であってもよい。シリコン以外の半導体としては、例えばSiCシリコンカーバイドやGaN窒化ガリウムを挙げることができる。本発明にかかる回路シミュレーション方法は、本発明のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なう。本発明にかかる半導体集積回路装置の設計方法は、本発明の回路シミュレーション方法によって所望の回路特性が得られたかを確認し、所望の回路特性が得られなかったときは所望の回路特性が得られるまで上記ネットリストの修正及び回路シミュレーション処理を繰り返し行ない、最初の回路シミュレーション処理で所望の回路特性が得られたときは上記レイアウトデータを修正せずにレティクル作成用レイアウトデータとし、2回目以降の回路シミュレーション処理で所望の回路特性が得られたときは、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれた上記ネットリストの修正を考慮して、上記レイアウトデータを修正してレティクル作成用レイアウトデータを作成することを含む。本発明の半導体集積回路装置の設計方法は、本発明の回路シミュレーション方法及び本発明のネットリスト作成方法を用いる。上述のように、本発明の回路シミュレーション方法は、本発明のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なう。また、本発明のネットリスト作成方法によって作成されたネットリストは、レイアウトデータから抽出されたネットリストに対してパッケージ応力を考慮した修正を含んでいる。本発明の半導体集積回路装置の設計方法は、レイアウトデータを修正してレティクル作成用レイアウトデータを作成する場合、本発明のネットリスト作成方法によってパッケージ応力を考慮して行なわれたネットリストの修正を反映させない点に留意すべきである。すなわち、本発明の半導体集積回路装置の設計方法は、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれたネットリストの修正のみを考慮して、レイアウトデータを修正する。本発明にかかる半導体集積回路装置の製造方法は、本発明の半導体集積回路装置の設計方法で得られた上記レティクル作成用レイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、上記応力マップデータを得るのに用いられた上記半導体チップ及び上記パッケージと同一構造の半導体チップ及びパッケージをもつ半導体集積回路装置を作成する。ここで、シリコンは半導体なので、半導体チップにはシリコンチップも含まれる。また、同一構造とは、材料、形状及び寸法が同一であることを意味する。なお、応力マップデータを得るのに用いられた半導体チップと同一構造の半導体チップには、応力マップデータを得るのに用いられた半導体チップ上に作成された応力測定用の素子や配線など、パッケージ応力を測定することだけを目的として半導体チップ上に形成された構造は含まれない。本発明のネットリスト作成方法は、設計されたレイアウトデータと、パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、上記シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用い、上記レイアウトデータから素子の種類、位置、方向、大きさのうち1つ以上の情報を読み取り、その素子の位置での応力値を上記応力マップデータから読み取り、その応力値に対するその素子の特性変動量をその素子に対応する上記検量線データから読み取り、その特性変動量に基づいてその素子の特性を修正してネットリストを作成するようにしたので、特許文献1のようにはシリコンチップ上の場所ごとのバラツキ分布をあらかじめ準備することなく、パッケージにより生じる回路特性のバラツキを簡便にかつ正確に予測することができる。さらに、本発明のネットリスト作成方法は、上記レイアウトデータにおける素子を複数の素子に分割し、分割した素子ごとに上記特性変動量を算出するようにすれば、パッケージに起因する応力が1つの素子内で分布をもっているときに、その1つの素子に対して1つの特性変動量を求める場合に比べて、より正確にその素子の特性変動量を求めることができる。また、本発明のネットリスト作成方法は、上記応力マップデータとして、上記シリコンチップ表面におけるX方向の応力マップデータとY方向の応力マップデータを用い、上記特性変動量として、上記X方向応力マップデータから得られる上記特性変動量と上記Y方向応力マップデータから得られる上記特性変動量を合算したものを用いるようにすれば、1つの応力マップデータを用いる場合に比べて、より正確に素子の特性変動量を求めることができる。また、本発明のネットリスト作成方法が、シリコンチップに替えて、シリコン以外の材料からなる半導体チップを用いる場合であっても、シリコンチップを用いる場合と同様に、本発明のネットリスト作成方法の作用及び効果が得られる。本発明の回路シミュレーション方法では、本発明のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なうようにしたので、パッケージング後の半導体集積回路装置について、回路特性を正確に予測できる。本発明の半導体集積回路装置の設計方法は、本発明の回路シミュレーション方法によって所望の回路特性が得られたかを確認し、所望の回路特性が得られなかったときは所望の回路特性が得られるまでネットリストの修正及び回路シミュレーション処理を繰り返し行な、最初の回路シミュレーション処理で所望の回路特性が得られたときはレイアウトデータを修正せずにレティクル作成用レイアウトデータとし、2回目以降の回路シミュレーション処理で所望の回路特性が得られたときは、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれたネットリストの修正を考慮して、レイアウトデータを修正してレティクル作成用レイアウトデータを作成することを含むようにしたので、パッケージに起因してシリコンチップに加わる応力による素子の特性変動を考慮した精度の高いレティクル作成用レイアウトデータの作成ができる。本発明の半導体集積回路装置の製造方法は、本発明の半導体集積回路装置の設計方法で得られたレティクル作成用レイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、応力マップデータを得るのに用いられた半導体チップ及びパッケージと同一構造の半導体チップ及びパッケージをもつ半導体集積回路装置を作成するようにしたので、作成された半導体集積回路装置について、パッケージに起因して半導体チップに加わる応力による素子の特性変動を考慮した精度の高い回路特性を得ることができる。特に、アナログ回路を搭載した半導体集積回路装置の作成に本発明の半導体集積回路装置の製造方法を適用すれば、アナログ回路特性がより高精度なものとなる。図1は、本発明の一実施例を説明するためのブロック図である。この実施例は、1パッケージに起因してシリコンチップに加わる応力値と、2応力に対する素子の挙動の2つの情報を元にしてパッケージに起因するバラツキを予測する。1シリコンチップに加わる応力値の特定応力マップの作成パッケージによりシリコンチップに加わる応力の特定方法は例えば特許文献2,3や非特許文献1に開示されている。ここでは図2のような応力値の分布が得られたとして説明を行なう。図2はシリコンチップ表面の応力値の分布の一例を表す図である。シリコンチップ21の表面はデバイス形成面であるので、図2はデバイス形成面を上方から見た時の応力の発生状態を表わしている。このようにシリコンチップ表面の応力値を視覚化したものを応力マップと呼ぶ。応力マップを用いることでシリコンチップ表面の任意の場所の応力を特定することができる。得られた応力マップデータを図1の応力マップデータベース1に収納する。2応力に対する素子の挙動の特定検量線データの作成応力に対する素子の挙動を特定するためには、予め大きさが既知の応力を素子に印加する評価冶具が必要である。このような評価冶具として例えばカンチレバーが挙げられる。カンチレバーの概略図を図3に示す。評価対象のテスト素子31、例えばトランジスタが作製されたシリコンウエハを短冊状サンプル32に切り出し、その短冊状サンプル32の一端を固定した状態で他端を押し込む、又は引き上げることで素子32に引張応力や圧縮応力を印加することができる。素子32に加わる応力値は、短冊状サンプル32の寸法や、ロードセル33により押し込む力の大きさ、引き上げる力の大きさ、又は、押し込む変位量、引き上げる変位量などから算出できる。また、テスト素子31の電気特性は、電流及び電圧供給源34によって検出される電流変化量から算出できる。これについては例えば非特許文献2に述べられている。この手法を用いれば、例えばNchトランジスタのドレイン電流値に関して、その応力依存性が図4のように特定できる。図4は、応力値と素子の特性変動量の関係を示す検量線データの一例を示す図である。図4のような、応力と素子特性の関係を表わしたデータを検量線データと呼ぶ。シリコンチップに搭載される素子ごとに検量線データを得て、それらの検量線データを図1の検量線データベース2に収納する。上記で得られた応力マップ及び検量線データ、ならびにレイアウトデータベース3に収納されたレイアウトデータを用いて、パッケージによる応力によって生じる素子の特性変動量を求める。図5は、レイアウト上でのある素子の位置と、その素子の位置に対応する応力マップの位置を示す図である。素子51の位置をレイアウトデータベース3から読み取り、素子51の位置に対応する応力値を応力マップデータベース1から読み取る。図5の例だと、素子51の位置に対応した応力値は例えば427MPaメガパスカルとわかる。素子51について応力値が427MPaのときの特性変動量を素子51に対応する検量線データベース2から読み取る。例えば、図6に示すように、応力値横軸が427MPaのときのドレイン電流の変化量縦軸は-256とわかる。すなわち、図5で示す素子51は、パッケージに起因する応力によってそのドレイン電流が-256変動する、すなわち電流値が元の大きさから256だけ減少するということである。レイアウトデータベース3に収納されたレイアウトデータから素子の種類、位置、方向、大きさのうち1つ以上の情報、好ましくはこれらの全ての情報を読み取って、ネットリストを抽出する。レイアウトデータに配置された素子のうち修正を必要とする素子、又はすべての素子について、応力マップと検量線データを使ってネットリスト上で特性を修正する。修正後のネットリストを修正後ネットリストデータベース4に収納する。修正後ネットリストに基づいてレイアウトデータを修正し、修正後のレイアウトデータを修正後レイアウトデータベース5に収納する。以上のように、本発明を用いることで、素子の位置に対応した特性変動量を正確にかつ簡便に計算することが可能であることがわかった。もちろん、特許文献1に開示された従来方法のように予めバラツキ分布テーブルを準備することも、チップ上を単位エリアに分割することも、本発明では不要であることは言うまでもない。応力マップの作成例について、より具体的に説明する。図7及び図8を参照して、応力マップ作成の具体例を説明する。図7はシリコンチップに配置した応力を検知するセンサーの配列を示す平面図である。図8は応力マップの一例を示す図である。図7は、チップサイズ08mm×12mmのシリコンチップ71の表面に合計45個の応力を検知するセンサー、例えばピエゾセンサー72を配置した例である。シリコンチップ71にはピエゾセンサー72の電位をとるためのボンディングパッド73も設けられている。シリコンチップ71の結晶面方位は製品用のシリコンチップと同じである。例えば非特許文献1に記載された方法でピエゾセンサー72を計測することにより、シリコンチップ上の45箇所の応力が特定される。そのままではシリコンチップ71上の45箇所の離散的なデータにすぎないので、ピエゾセンサー72が配置されていない位置の応力は依然として不明なままである。この離散的なデータをもとに作成した応力マップが図8である。このマップ作成には例えば市販のマップ作成ツールが利用される。図8は、シリコンチップ表面の応力の大きさをチップ全域で視覚化しているので、チップ上での任意の場所の応力を特定できる。つまり、ピエゾセンサーの置いていない位置であっても応力が特定される。なお、図7では外部との信号をやり取りする端子であるボンディングパッド73が4個しか設けられていないので、単純な配線引き回しでは45個のセンサーの応力を一度に採取することはできない。このようにボンディングパッドの個数の限られたシリコンチップについて複数箇所の応力を測定する手法としては、特許文献3に開示された方法が用いられる。このように、応力を検出するためのセンサーをシリコンチップ表面に多数個配置して得られた離散的な情報から連続的な情報へ変換することにより、応力マップの作成ができる。図9を参照して、シリコンチップに4つの素子が搭載される場合の実施例について説明する。図9は、本発明の他の実施例を説明するための図である。シリコンチップ91に搭載される素子が4つの素子A,B,C,Dであるとする。素子A,Bは抵抗体、素子C,Dはトランジスタである。素子A,B,C,Dはシリコンチップ91表面での座標位置が異なっている。抵抗素子A,Bは電流の流れる方向配置方向が異なっている。トランジスタ素子C,Dは電流の流れる方向配置方向が異なっている。また、図示していない外部端子ボンディングパッド及び配線は、素子A,B,C,Dの少なくとも1つの素子と接続されている。シリコンチップ91をパッケージに組み立てた時、シリコンチップ91に加わる応力でそれぞれの素子A,B,C,Dの電気特性が変動し、結果としてその合算である出力信号が設計値からずれてくる。そのズレ、すなわちバラツキを求める方法は以下のとおりである。まず、上述のカンチレバー方法を用いて応力に対する素子の挙動、すなわち検量線データを作成する。検量線データは素子A,B,C,Dごとに作成される。応力に対する素子の挙動は、素子のサイズや電流の流れる方向によって異なるので、それを考慮して測定を行なう。測定の結果、検量線データSA,SB,SC,SDが得られたとする。次に対象とするシリコンチップ91と同じチップサイズに対する応力マップ92を作成する。応力マップの作成例は上述のとおりである。応力マップ92を参照することで素子A,B,C,Dの位置に対応した応力値が特定できる。素子A,B,C,Dに加わる応力値が特定できれば、その応力値の時の特性変動量が検量線データSA,SB,SC,SDから特定できる。特定の方法は図1~図6を参照して説明したとおりである。素子A,B,C,Dの全てに対してそれぞれ対応する応力値の時の特性変動量を特定する。ここで、応力マップ92は1つしかないが、検量線データは複数あることを再確認しておく。すなわち、素子の種類、サイズ、配置方向電流の流れる方向などに応じた複数の検量線データが準備される。素子A,B,C,Dについて、得られた特性変動量に基づいて素子の特性を修正してネットリストを作成することで、パッケージ応力によって生じた特性変動後の回路全体の電気的な状態を表現できる。ネットリストの中の情報、具体的には抵抗値や電流値の数値を特性変動後の大きさに修正することで変動量が表現できる。これはそれぞれの抵抗値を変動後の抵抗値の大きさそのもので記述してもいいし、もとの大きさの何倍に変調されるか、という変化比率で表現してもよい。電流値に対しても同様で変動後の電流値の大きさそのものを記述してもいいし、もとの大きさの何倍に変調されるか、という変化比率で表現してもよい。また電流値と相関関係にある別のパラメータ、例えば移動度というパラメータを用いてもよい。特性変動後の状態にネットリストを書き換えた後で、それを用いて回路シミュレーション処理を行なうことで回路の特性変動が予測できる。すなわち、出力信号の変動が予測できる。パッケージ応力に起因する特性変動に基づく素子特性の修正は、図1を参照して説明したように、修正前のレイアウトデータに基づいてネットリストを作成した後にそのネットリスト上で行なう。上記実施例では、シリコンチップに搭載される素子として抵抗体やトランジスタを用いて説明したが、いずれも平面的に広がりのある大きさを持っているので素子の位置がどこを指すのか、すなわち座標の定義が必要である。素子の座標は、例えば素子の重心により表されることができる。図10に示すように、抵抗素子101の重心は抵抗値を確定する領域コンタクト間の領域の重心座標黒丸印参照とし、トランジスタ素子102の重心はチャネル領域の重心座標黒丸印参照とした。矩形の領域の四隅白丸印参照の座標x1,y1、x2,y2、x3,y3、x4,y4を用いて、重心のx座標はx1x2x3x4/4により求められ、重心のy座標はy1y2y3y4/4により求められる。なお、素子の位置は必ずしも上記重心によって表されるものではなく、素子の位置の定義はどのようなものであってもよい。また、図11Aに示すように、素子の大きさがチップサイズの大きさに対して無視できないほど大きい場合は、1つの素子の中で応力の値が異なることから上記の手法では正確な特性変動が予測できないことがある。この場合は、図11Bに示すように、素子をいくつかの領域に分割し、それぞれの領域の重心座標黒丸印参照を用いることで正確な特性変動予測が可能となる。図11Bでは4つに分割した例を示した。すなわち、もともとの素子図11Aはチャネル幅W0の1つのトランジスタであったものを、図11Bのようにチャネル幅がW0/4W0の1/4の4つのトランジスタの並列状態と見なすわけである。分割後の4つのトランジスタについてそれぞれの重心座標を用いて特性変動を予測し、回路シミュレーション処理も4つに並列分割された状態で実施することで正確な特性変動が予測できる。なお、図11Bではトランジスタをチャネル幅方向に分割しているが、チャネル長方向に分割する場合も同様である。また、他の素子についても、同様に分割できるのは言うまでもない。また、素子の平面形状が折れ曲がっている場合、素子を複数の四角形に分割することで同様の対応が可能となる。例えば折れ曲がったゲートを持つトランジスタの場合は、チャネル領域を連続的に接する複数個の4角形に分割し、それぞれの4角形領域で重心を求めることで特性変動の正確な予測が可能となる。折れ曲がった抵抗体の場合も同様である。例えば図12に示すように、折れ曲がったゲート121を持つトランジスタの場合、チャネル領域ゲート121下の領域をチャネル領域122a~122eに分割する。各チャネル領域122a~122eについて重心座標黒丸印参照を求める。なお、チャネル領域122b,122dで電流が流れる方向矢印参照はX軸及びY軸に対して角度をもっているので、この電流が流れる方向及びトランジスタサイズに対応する検量線データを準備しておく方がよい。上記の実施例では、1つのシリコンチップに対する応力マップは1つである。その応力マップはシリコンチップ表面上での1つの方向、例えばX方向に生ずる応力に基づくものである。しかし、シリコンチップ表面でのパッケージに起因する応力はX方向以外の方向にも応力が生じる。そこで、パッケージに起因する応力による素子の特性変動をより正確に得るには、シリコンチップ表面での複数方向について、パッケージに起因する応力を抽出することが好ましい。その実施例について以下に説明する。まず、パッケージング工程に伴うICチップ表面応力の抽出方法について説明する。A検量線データの準備図3に示したカンチレバーシステムを用いてテスト素子31の応力感度特性を測定する。この応力感度特性を検量線データと呼ぶ。テスト素子31はX方向応力σxとY方向応力σyを分離抽出するために感度の異なる2つのピエゾ素子を用意する。ここでは2つのピエゾ素子の例をシリコン抵抗体Aとシリコン抵抗体Bとする。さらに、図13に示すように、1軸性応力の印加方向とテスト素子31に流れる電流の方向が平行な場合と直交する場合のデータを得るために、シリコン抵抗体Aとシリコン抵抗体Bについてそれぞれ2種類の短冊状サンプル32角度=0°と角度=90°を準備する。図14は、得られた4種類の典型的な検量線データを示す。図14で、横軸は応力任意単位、縦軸は抵抗値変化量任意単位を示す。Bパッケージング工程に伴うテスト素子抵抗値変化量の測定Aで用いたテスト素子31と同じピエゾ素子をチップ面内に複数個配置したテストチップを準備する図7参照。すなわち、Aで用いたものと同じシリコン抵抗体Aを配列したテストチップと、Aで用いたものと同じシリコン抵抗体Bを配列したテストチップを作製し、それぞれパッケージング工程の前後でその抵抗値を測定することでパッケージング工程に伴う抵抗値変化量ΔRを測定する。このとき、抵抗体の方向電流が流れる方向は、図7中に示す座標系でのY方向に配置する。Cピエゾ方程式の準備ピエゾ抵抗変化を記述する基本方程式を準備する。方程式は100面を用いるSiウエハの場合、図15に示す座標系に対して式1で表わされる。σx、σy、σzはそれぞれX方向、Y方向、Z方向の応力、πiiはSi単結晶におけるピエゾ係数である。ここで対象とする構造体は一般的なモールドパッケージであることから、ICチップに加わる応力場はチップ表面に平行な二次元応力場で表現できる。すなわち、チップ表面に垂直な応力成分σzをゼロ近似することで、式1は式2、3に変形できる。式2はテスト素子がシリコン抵抗体Aの場合、式3はテスト素子がシリコン抵抗体Bの場合を表わしている。ここで各式2,3中の定数項かっこに着目する。この定数項は別の評価からπiiを独立に抽出することもできるが、ここでは上記Aの検量線データから定数項かっこ全体として抽出する。すなわち、この定数項かっこは検量線データの傾きに相当する。つまり、DUTの電流方向を考慮して、式4が得られる。D応力の計算以上の準備を経て応力が計算できる。すなわち上記Cで準備した式2,3に、上記Aで抽出した定数項=式4と上記Bで測定したΔRを代入することで、応力成分σx、σyが代数学的に算出できる。その結果を表1に示す。算出された応力成分σx、σyを輪郭線Contourプロット表示した応力マップを図16に示す。図16中の数字は応力値を示し、単位はMpaである。応力値のマイナス符号は圧縮力を示す。次に、ICチップ表面応力を用いた各素子の特性値変動の予測方法について説明する。E各素子の検量線データの準備応力による素子の特性値変動を予測するためには、その素子の応力感度特性、すなわち検量線データが必要である。上記Aで説明した方法でターゲットとする素子の検量線データを測定する。一例として、MOSトランジスタのドレイン電流の検量線データを図17に示す。図17で、横軸は応力任意単位、縦軸はドレイン電流変化量任意単位を示す。当然ながら、回路レベルでの特性変動を計算するためには、その回路を構成する全ての素子に対して検量線データを準備する。さらに対象とする検量線データはここではドレイン電流で説明しているが、必要であれば、しきい値電圧Vthや基板バイアス定数γなどについても準備する。F応力による特性値変動量の算出図16に示した応力マップと図17に示した検量線データを用いてその素子の応力起因変動を計算する。計算式はX方向応力、Y方向応力が独立に作用した時の加算として表現される。ここで、対象とする素子の電流の方向に注意が必要である。電流の方向が図16に示す座標系でY方向であった場合、σxと電流は直交、σyと電流は平行の関係になるので電流値の変化量としては、電流変化量=角度=90°の検量線データの傾き×σx角度=0°の検量線データの傾き×σyとなる。同様に、電流の方向が図16に示す座標系でX方向であった場合、σxと電流は平行、σyと電流は直交の関係になるので、電流変化量=角度=0°の検量線データの傾き×σx角度=90°の検量線データの傾き×σyとなる。先に示したMOSトランジスタについて、2通りの異なる電流の向きに対して計算した結果を図18に示す。図18Aは電流がY方向に流れる場合、図18Bは電流がX方向に流れる場合を示す。図18A,B中に示す数字は電流変化量を示す。図18に示した特性変動マップを回路で使われている全ての素子に対して準備すれば、回路全体の特性変動が予測可能となる。次に、半導体集積回路装置の設計方法の実施例及び半導体集積回路装置の製造方法の実施例について説明する。図19は、半導体集積回路装置の設計方法の一実施例及び半導体集積回路装置の製造方法の一実施例を説明するためのフローチャートである。ステップS1:本発明のネットリスト作成方法により作成された修正後ネットリスト例えば図1の修正後ネットリストデータベース4を参照。を読み込む。ステップS2:修正後ネットリストを用いて回路シミュレーション処理を行なう。ステップS3:回路シミュレーション処理S2によって所望の回路特性が得られたかを確認する。ステップS4:ステップS3で所望の回路特性が得られなかったときNo、回路シミュレーション処理ステップS2で用いたネットリストを修正する。ステップS4で修正されたネットリストを用いて回路シミュレーション処理ステップS2を行なう。再度、ステップS3において回路シミュレーション処理ステップS2で所望の回路特性が得られたかを確認する。ステップS3で所望の回路特性が得られるまでネットリストの修正ステップS4及び回路シミュレーション処理ステップS2を繰り返し行なう。ステップS5:ステップS3で所望の回路特性が得られたときYes、最初の回路シミュレーション処理で所望の回路特性が得られたかどうかを判断する。ステップS6:ステップS5で、最初の回路シミュレーション処理で所望の回路特性が得られたと判断したときYes、回路シミュレーション処理に用いられたネットリストの被抽出対象のレイアウトデータを修正せずにレティクル作成用レイアウトデータとする。ステップS7:ステップS5で、最初の回路シミュレーション処理で所望の回路特性が得られなかった、すなわち2回目以降の回路シミュレーション処理で所望の回路特性が得られたと判断したときNo、ステップS4で最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれたネットリストの修正ステップS4を考慮して、回路シミュレーション処理に用いられたネットリストの被抽出対象のレイアウトデータを修正してレティクル作成用レイアウトデータを作成する。例えば、素子の大きさや方向などが修正される。ステップS8:ステップS6又はステップS7で作成されたレティクル作成用レイアウトデータを用いて、半導体集積回路装置の製造プロセスで行なわれる写真製版工程に用いられるレティクルを作成する。ステップS9:ステップS8で作成されたレティクルを用いた写真製版工程を含んで、シリコンチップ上に半導体集積回路を形成する。ステップS10:ステップS9で作成された半導体集積回路を含むシリコンチップ樹脂封止するパッケージング処理を行なって半導体集積回路装置の作成を完了する。ここで、作成された半導体集積回路装置は、応力マップデータを得るのに用いられたシリコンチップ及びパッケージと同一構造のシリコンチップ及びパッケージをもつ。本発明の半導体集積回路装置の製造工程におけるシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理は、応力マップデータを得るのに用いられた応力測定用の素子を含む半導体集積回路装置の製造工程におけるシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理と同一である。換言すれば、応力マップデータを得るのに用いられる半導体集積回路装置は、製品となる半導体集積回路装置と同一のシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理によって作成される。ただし、製品となる半導体集積回路装置と、応力マップデータを得るのに用いられる半導体集積回路装置とで、シリコンチップ上に形成される素子が互いに異なることは言うまでもない。また、本発明の半導体集積回路装置の製造方法は、個々のチップに分断されたシリコンチップを樹脂封止する工程を含む方法に限定されるものではなく、ウエハ上で樹脂封止された後に個々のチップに分断されるウエハレベルCSPChipSizePackage又はChipScalePackageの製造方法にも適用できる。以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。例えば、X方向応力マップデータとY方向応力マップデータを用いた実施例では、図18に示したように、素子の種類ごとに特性変動マップを作製しているが、図1を参照して説明した実施例や図9を参照して説明した実施例と同様に、特性変動マップを作製することなく、個々の素子について、特性変動量を求めるようにしてもよい。また、1つの応力マップデータのみを用いた上記実施例において、図18に示したのと同様に、素子の種類ごとに特性変動マップを作製し、対応する特性変動マップと素子の位置情報に基づいて各素子の特性変動量を求めるようにしてもよい。また、レイアウトデータにおける全ての素子について、応力に起因する特性変動量を算出するようにしてもよいし、特定の素子、例えばパッケージに起因してシリコンチップに加わる応力に起因して特性が大きく変動する素子のみについて、上記特性変動量を算出してもよい。また、上記実施例は、シリコンチップがパッケージングされた半導体集積回路装置を対象としているが、本発明はこれに限定されるものではなく、シリコンチップに替えて、シリコン以外の材料からなる半導体チップを用いてもよい。この場合であっても、シリコンチップを用いる場合と同様に、本発明の作用及び効果が得られることは言うまでもない。"