"第1のビット線に接続され、第2のビット線と関連付けられたメモリセルと、第1の入力/出力ノードおよび第2の入力/出力ノードを含むセンス増幅器と、前記ビット線と前記入力/出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第1のビット線を前記第1の入力/出力ノードに電気的に接続または切断させ、独立に、前記第2のビット線を前記第2の入力/出力ノードに電気的に接続または切断させる、よう制御可能である、半導体メモリデバイス。第1のビット線に接続され、第2のビット線と関連付けられたメモリセルと、第1の入力/出力ノードおよび第2の入力/出力ノードを含むセンス増幅器と、前記ビット線と前記入力/出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間にビット線分離を実行するように構成されており、該アイソレータは、前記第1のビット線を前記第1の入力/出力ノードから電気的に切断し、前記第2のビット線を前記第2の入力/出力ノードから電気的に切断し、続いて、前記第2のビット線が前記第2の入力/出力ノードから電気的に切断されたままである間に、前記第1のビット線を前記第1の入力/出力ノードに電気的に再接続する、半導体メモリデバイス。前記第1のビット線を前記第1の入力/出力ノードから電気的に切断することおよび前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、実質的に同時に行われる、請求項2に記載の半導体メモリデバイス。前記アイソレータがさらに、前記リフレッシュ動作が完了した後で、前記第2のビット線を前記第2の入力/出力ノードに電気的に再接続するように構成されている、請求項2に記載の半導体メモリデバイス。前記センス増幅器が、コントローラからの少なくとも1つのセンスアクティブ化信号の受け取りに応答して、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける信号増幅プロセスを開始する、請求項2に記載の半導体メモリデバイス。前記コントローラをさらに備える、請求項5に記載の半導体メモリデバイス。前記コントローラが、リフレッシュ動作を行うコマンドの検出に応答して前記アイソレータに前記ビット線分離を実行させるように動作する、請求項6に記載の半導体メモリデバイス。前記第1のビット線を前記第1の入力/出力ノードから電気的に分離することおよび前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記信号増幅プロセスが開始される前に実行される、請求項5に記載の半導体メモリデバイス。前記信号増幅プロセスが、前記第1の入力/出力ノードを第1の最終電位へ向かわせ、前記第2の入力/出力ノードを前記第1の最終電位とは異なる第2の最終電位へ向かわせ、前記第1のビット線を前記第1の入力/出力ノードから電気的に分離することおよび前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第2の入力/出力ノードが前記第2の最終電位に達する前に実行される、請求項5に記載の半導体メモリデバイス。前記信号増幅プロセスが、前記第1の入力/出力ノードを第1の最終電位へ向かわせ、前記第2の入力/出力ノードを前記第1の最終電位とは異なる第2の最終電位へ向かわせ、前記第1のビット線を前記第1の入力/出力ノードから電気的に分離することおよび前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第2の入力/出力ノードが、前記第1の最終電位と前記第2の最終電位との差の4分の3のところの電位に達する前に実行される、請求項5に記載の半導体メモリデバイス。前記第1の入力/出力ノードおよび前記第2の入力/出力ノードを、前記第1の最終電位と前記第2の最終電位との間にあるビット線プリチャージ電圧までプリチャージするように構成されたプリチャージ回路をさらに含む、請求項10に記載の半導体メモリデバイス。前記ビット線プリチャージ電圧が前記第1の最終電位と前記第2の最終電位との中間にある、請求項11に記載の半導体メモリデバイス。前記コントローラが、前記センス増幅器に前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける前記信号増幅プロセスを開始させることを送る前に、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードをプリチャージするように構成されている、請求項11に記載の半導体メモリデバイス。前記メモリセルが前記第1のビット線とコンデンサとの間に接続されたトランジスタを含み、前記トランジスタが前記コントローラによってアクティブ化可能なワード線に接続されたゲートを有し、前記コントローラが、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードをプリチャージした後で、前記センス増幅器に前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける前記信号増幅プロセスを開始させる前に、前記ワード線をアクティブ化させるように構成されており、前記ワード線のアクティブ化により前記コンデンサと前記第1のビット線との間の電荷共有が行われる、請求項11に記載の半導体メモリデバイス。前記ワード線がアクティブ化されるときに、前記第1のビット線が前記第1の入力/出力ノードに電気的に接続され、前記第2のビット線が前記第2の入力/出力ノードに電気的に接続される、請求項14に記載の半導体メモリデバイス。前記コントローラが、前記第1のビット線が前記第1の入力/出力ノードに電気的に接続されており、前記第2のビット線が前記第2の入力/出力ノードに電気的に接続されている間に、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードをプリチャージするように構成されている、請求項15に記載の半導体メモリデバイス。前記少なくとも1つのセンスアクティブ化信号が、第1のセンスアクティブ化線上および第2のセンスアクティブ化線上で前記コントローラから前記センス増幅器へ送られ、前記コントローラが、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける前記信号増幅プロセスを開始するために、前記第1のセンスアクティブ化線を前記第1の最終電位に設定し、前記第2のセンスアクティブ化線を前記第2の最終電位に設定するように構成されている、請求項11に記載の半導体メモリデバイス。前記センス増幅器が、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタとを含み、各トランジスタがゲート、ソースおよびドレインを有し、前記第1のトランジスタの前記ソースが、前記第2のトランジスタの前記ドレインと、前記第3のトランジスタの前記ゲートおよび前記第4のトランジスタの前記ゲートと、前記第1の入力/出力ノードとに接続されており、前記第3のトランジスタの前記ソースが、前記第4のトランジスタの前記ドレインと、前記第1のトランジスタの前記ゲートおよび前記第2のトランジスタの前記ゲートと、前記第2の入力/出力ノードとに接続されており、前記第1のトランジスタの前記ドレインが、前記第3のトランジスタの前記ドレインと、前記第1のセンスアクティブ化線とに接続されており、前記第2のトランジスタの前記ソースが、前記第4のトランジスタの前記ソースと、前記第2のセンスアクティブ化線とに接続されている、請求項17に記載の半導体メモリデバイス。前記第1のビット線を前記第1の入力/出力ノードから電気的に切断することおよび前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第2の入力/出力ノードが、前記ビット線プリチャージ電圧と前記第2の最終電位との中間にある電位に達する前に実行される、請求項18に記載の半導体メモリデバイス。前記アイソレータが、第1の制御信号に応答して、前記第1のビット線を前記第1の入力/出力ノードに電気的に接続させ、または前記第1の入力/出力ノードから切断させる第1の分離素子と、前記第1の制御信号から独立した第2の制御信号に応答して、前記第2のビット線を前記第2の入力/出力ノードに電気的に接続させ、または前記第2の入力/出力ノードから切断させる第2の分離素子とを含む、請求項2に記載の半導体メモリデバイス。前記第1の分離素子が第1のトランジスタを含み、前記第2の分離素子が第2のトランジスタを含む、請求項20に記載の半導体メモリデバイス。前記第1のトランジスタが前記第1の制御信号を受け取るゲートを含み、前記第2のトランジスタが前記第2の制御信号を受け取るゲートを含む、請求項21に記載の半導体メモリデバイス。第1のビット線に接続され、第2のビット線と関連付けられたメモリセルと、第1の入力/出力ノードおよび第2の入力/出力ノードを含むセンス増幅器と、前記ビット線と前記入力/出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第1のビット線が前記第1の入力/出力ノードに電気的に接続されたままである間に前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することを含むビット線分離を実行するように構成されている、半導体メモリデバイス。前記アイソレータがさらに、前記リフレッシュ動作が完了した後で、前記第2のビット線を前記第2の入力/出力ノードに電気的に再接続するように構成されている、請求項23に記載の半導体メモリデバイス。前記センス増幅器が、コントローラからの少なくとも1つのセンスアクティブ化信号の受け取りに応答して、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける信号増幅プロセスを開始する、請求項23に記載の半導体メモリデバイス。前記コントローラをさらに備える、請求項25に記載の半導体メモリデバイス。前記コントローラが、リフレッシュ動作を行うコマンドの検出に応答して前記アイソレータに前記ビット線分離を実行させるように動作する、請求項26に記載の半導体メモリデバイス。前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記信号増幅プロセスが開始される前に実行される、請求項25に記載の半導体メモリデバイス。前記信号増幅プロセスが、前記第1の入力/出力ノードを第1の最終電位へ向かわせ、前記第2の入力/出力ノードを前記第1の最終電位とは異なる第2の最終電位へ向かわせ、前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第2の入力/出力ノードが前記第2の最終電位に達する前に実行される、請求項25に記載の半導体メモリデバイス。前記信号増幅プロセスが、前記第1の入力/出力ノードを第1の最終電位へ向かわせ、前記第2の入力/出力ノードを前記第1の最終電位とは異なる第2の最終電位へ向かわせ、前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第2の入力/出力ノードが、前記第1の最終電位と前記第2の最終電位との差の4分の3のところの電位に達する前に実行される、請求項25に記載の半導体メモリデバイス。前記第1の入力/出力ノードおよび前記第2の入力/出力ノードを、前記第1の最終電位と前記第2の最終電位との間にあるビット線プリチャージ電圧までプリチャージするように構成されたプリチャージ回路をさらに含む、請求項30に記載の半導体メモリデバイス。前記ビット線プリチャージ電圧が前記第1の最終電位と前記第2の最終電位との中間にある、請求項31に記載の半導体メモリデバイス。前記コントローラが、前記センス増幅器に前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける前記信号増幅プロセスを開始させることを送る前に、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードをプリチャージするように構成されている、請求項31に記載の半導体メモリデバイス。前記メモリセルが前記第1のビット線とコンデンサとの間に接続されたトランジスタを含み、前記トランジスタが前記コントローラによってアクティブ化可能なワード線に接続されたゲートを有し、前記コントローラが、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードをプリチャージした後で、前記センス増幅器に前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける前記信号増幅プロセスを開始させる前に、前記ワード線をアクティブ化させるように構成されており、前記ワード線のアクティブ化により前記コンデンサと前記第1のビット線との間の電荷共有が行われる、請求項31に記載の半導体メモリデバイス。前記ワード線がアクティブ化されるときに、前記第1のビット線が前記第1の入力/出力ノードに電気的に接続され、前記第2のビット線が前記第2の入力/出力ノードに電気的に接続される、請求項34に記載の半導体メモリデバイス。前記コントローラが、前記第1のビット線が前記第1の入力/出力ノードに電気的に接続されており、前記第2のビット線が前記第2の入力/出力ノードに電気的に接続されている間に、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードをプリチャージするように構成されている、請求項35に記載の半導体メモリデバイス。前記少なくとも1つのセンスアクティブ化信号が、第1のセンスアクティブ化線上および第2のセンスアクティブ化線上で前記コントローラから前記センス増幅器へ送られ、前記コントローラが、前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける前記信号増幅プロセスを開始するために、前記第1のセンスアクティブ化線を前記第1の最終電位に設定し、前記第2のセンスアクティブ化線を前記第2の最終電位に設定するように構成されている、請求項31に記載の半導体メモリデバイス。前記センス増幅器が、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタとを含み、各トランジスタがゲート、ソースおよびドレインを有し、前記第1のトランジスタの前記ソースが、前記第2のトランジスタの前記ドレインと、前記第3のトランジスタの前記ゲートおよび前記第4のトランジスタの前記ゲートと、前記第1の入力/出力ノードとに接続されており、前記第3のトランジスタの前記ソースが、前記第4のトランジスタの前記ドレインと、前記第1のトランジスタの前記ゲートおよび前記第2のトランジスタの前記ゲートと、前記第2の入力/出力ノードとに接続されており、前記第1のトランジスタの前記ドレインが、前記第3のトランジスタの前記ドレインと、前記第1のセンスアクティブ化線とに接続されており、前記第2のトランジスタの前記ソースが、前記第4のトランジスタの前記ソースと、前記第2のセンスアクティブ化線とに接続されている、請求項37に記載の半導体メモリデバイス。前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第2の入力/出力ノードが、前記ビット線プリチャージ電圧と前記第2の最終電位との中間にある電位に達する前に実行される、請求項38に記載の半導体メモリデバイス。前記アイソレータが、制御信号に応答して、前記第2のビット線を前記第2の入力/出力ノードに電気的に接続させ、または前記第2の入力/出力ノードから切断させる分離素子を含む請求項23に記載の半導体メモリデバイス。前記分離素子がトランジスタを含む、請求項40に記載の半導体メモリデバイス。前記トランジスタが前記制御信号を受け取るゲートを含む、請求項41に記載の半導体メモリデバイス。前記第1のビット線が前記第1の入力/出力ノードに永続的に電気的に接続されている、請求項40に記載の半導体メモリデバイス。第1のビット線に接続され、第2のビット線と関連付けられたメモリセルをリフレッシュする方法であって、前記第1のビット線をセンス増幅器の第1の入力/出力ノードに接続し、前記第2のビット線を前記センス増幅器の第2の入力/出力ノードに接続するステップと、前記メモリセルと前記第1のビット線との間の電荷共有をトリガするステップと、前記第1のビット線を前記第1の入力/出力ノードから切断し、前記第2のビット線を前記第2の入力/出力ノードから切断するステップと、前記センス増幅器をアクティブ化させて前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける信号増幅プロセスを開始するステップと、前記第2のビット線が前記第2の入力/出力ノードから切断されたままである間に前記第1のビット線を前記第1の入力/出力ノードに再接続するステップと、を含む方法。前記第1のビット線を前記第1の入力/出力ノードから切断し、前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させるステップの前に行われる、請求項44に記載の方法。前記第1のビット線を前記第1の入力/出力ノードから切断し、前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させるステップの後で行われる、請求項44に記載の方法。前記第1のビット線を前記第1の入力/出力ノードから切断し、前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、実質的に同時に行われる、請求項44に記載の方法。前記電荷共有が、前記メモリセルと関連付けられたワード線をアクティブ化させることによってトリガされる、請求項44に記載の方法。電荷共有をトリガする前記ステップが、前記メモリセルのコンデンサを前記第1のビット線に接続するステップを含む、請求項44に記載の方法。電荷共有をトリガする前記ステップが、前記第1のビット線と前記第2のビット線との非ゼロの電位差を発生させる、請求項44に記載の方法。電荷共有をトリガする前記ステップの前に、前記第1のビット線と前記第2のビット線との間で電位を等化するように、前記第1のビット線と前記第2のビット線とを相互に接続するステップをさらに含む、請求項50に記載の方法。前記センス増幅器をアクティブ化させる前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの電位差の増幅を発生させる、請求項51に記載の方法。前記第1の入力/出力ノードと前記第2の入力/出力ノードとの電位差の増幅の発生が最大値に向かう、請求項52に記載の方法。前記第1のビット線を前記第1の入力/出力ノードから切断し、前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの前記電位差の増幅が前記最大値に達する前に行われる、請求項53に記載の方法。前記第1のビット線を前記第1の入力/出力ノードから切断し、前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの前記電位差の増幅が前記最大値の75に達する前に行われる、請求項53に記載の方法。前記第1のビット線を前記第1の入力/出力ノードから切断し、前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの前記電位差の増幅が前記最大値の50に達する前に行われる、請求項53に記載の方法。前記接続するステップ、前記トリガするステップ、前記切断するステップ、前記アクティブ化させるステップ、および前記再接続するステップが、複数のメモリセルについて周期的に行われる、請求項44に記載の方法。リフレッシュ動作を行うコマンドの指示を受け取るステップと、前記コマンドに応答して、前記接続するステップ、前記トリガするステップ、前記切断するステップ、前記アクティブ化させるステップ、および前記再接続するステップを行うステップとをさらに含む、請求項44に記載の方法。第1のビット線に接続され、第2のビット線と関連付けられたメモリセルをリフレッシュする方法であって、前記第1のビット線をセンス増幅器の第1の入力/出力ノードに接続し、前記第2のビット線を前記センス増幅器の第2の入力/出力ノードに接続するステップと、前記メモリセルと前記第1のビット線との間の電荷共有をトリガするステップと、前記第1のビット線が前記第1の入力/出力ノードに接続されたままである間に前記第2のビット線を前記第2の入力/出力ノードから切断するステップと、前記センス増幅器をアクティブ化させて前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける信号増幅プロセスを開始するステップと、を含む方法。前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させる前記ステップの前に行われる、請求項59に記載の方法。前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させる前記ステップの後で行われる、請求項59に記載の方法。前記電荷共有が、前記メモリセルと関連付けられたワード線をアクティブ化させることによってトリガされる、請求項59に記載の方法。電荷共有をトリガする前記ステップが、前記メモリセルのコンデンサを前記第1のビット線に接続するステップを含む、請求項59に記載の方法。電荷共有をトリガする前記ステップが、前記第1のビット線と前記第2のビット線との非ゼロの電位差を発生させる、請求項59に記載の方法。電荷共有をトリガする前記ステップの前に、前記第1のビット線と前記第2のビット線との間で電位を等化するように、前記第1のビット線と前記第2のビット線とを相互に接続するステップをさらに含む、請求項64に記載の方法。前記センス増幅器をアクティブ化させる前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの電位差の増幅を発生させる、請求項65に記載の方法。前記第1の入力/出力ノードと前記第2の入力/出力ノードとの電位差の増幅の発生が最大値に向かう、請求項66に記載の方法。前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの前記電位差の増幅が前記最大値に達する前に行われる、請求項67に記載の方法。前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの前記電位差の増幅が前記最大値の75に達する前に行われる、請求項67に記載の方法。前記第2のビット線を前記第2の入力/出力ノードから切断する前記ステップが、前記第1の入力/出力ノードと前記第2の入力/出力ノードとの前記電位差の増幅が前記最大値の50に達する前に行われる、請求項67に記載の方法。前記接続するステップ、前記トリガするステップ、前記切断するステップ、および前記アクティブ化させるステップが、複数のメモリセルについて周期的に行われる、請求項59に記載の方法。リフレッシュ動作を行うコマンドの指示を受け取るステップと、前記コマンドに応答して、前記接続するステップ、前記トリガするステップ、前記切断するステップ、および前記アクティブ化させるステップを行うステップとをさらに含む、請求項59に記載の方法。ChoらのDRAMデバイスやKangのDRAMデバイスといったDRAMデバイスの1つの特徴は、DRAMデバイスに記憶されたデータを保持するためにリフレッシュされなければならないことである。データのリフレッシュは頻繁に行われ、電力を消費する。これは、携帯電話やラップトップ/タブレットコンピュータといった電池式の装置にとって問題となり得る。したがって、DRAMデバイスに記憶されたデータをリフレッシュするための電力効率のよい方法および装置を考案することは有益である。第1の広い態様によれば、本発明の実施形態は、第1のビット線に接続され、第2のビット線と関連付けられたメモリセルと、第1の入力/出力ノードおよび第2の入力/出力ノードを含むセンス増幅器と、前記ビット線と前記入力/出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第1のビット線を前記第1の入力/出力ノードに電気的に接続または切断させ、独立に、前記第2のビット線を前記第2の入力/出力ノードに電気的に接続または切断させる、よう制御可能である、半導体メモリデバイスを提供する。第2の広い態様によれば、本発明の実施形態は、第1のビット線に接続され、第2のビット線と関連付けられたメモリセルと、第1の入力/出力ノードおよび第2の入力/出力ノードを含むセンス増幅器と、前記ビット線と前記入力/出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間にビット線分離を実行するように構成されており、該アイソレータは、前記第1のビット線を前記第1の入力/出力ノードから電気的に切断し、前記第2のビット線を前記第2の入力/出力ノードから電気的に切断し、続いて、前記第2のビット線が前記第2の入力/出力ノードから電気的に切断されたままである間に、前記第1のビット線を前記第1の入力/出力ノードに電気的に再接続する、半導体メモリデバイスを提供する。第3の広い態様によれば、本発明の実施形態は、第1のビット線に接続され、第2のビット線と関連付けられたメモリセルと、第1の入力/出力ノードおよび第2の入力/出力ノードを含むセンス増幅器と、前記ビット線と前記入力/出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第1のビット線が前記第1の入力/出力ノードに電気的に接続されたままである間に前記第2のビット線を前記第2の入力/出力ノードから電気的に切断することを含むビット線分離を実行するように構成されている、半導体メモリデバイスを提供する。第4の広い態様によれば、本発明の実施形態は、第1のビット線に接続され、第2のビット線と関連付けられたメモリセルをリフレッシュする方法であって、第1のビット線をセンス増幅器の第1の入力/出力ノードに接続し、第2のビット線をセンス増幅器の第2の入力/出力ノードに接続するステップと、メモリセルと第1のビット線との間の電荷共有をトリガするステップと、第1のビット線を第1の入力/出力ノードから切断し、第2のビット線を第2の入力/出力ノードから切断するステップと、センス増幅器をアクティブ化させて第1の入力/出力ノードおよび第2の入力/出力ノードにおける信号増幅プロセスを開始するステップと、第2のビット線が第2の入力/出力ノードから切断されたままである間に第1のビット線を第1の入力/出力ノードに再接続するステップとを含む、方法を提供する。第5の広い態様によれば、本発明の実施形態は、第1のビット線に接続され、第2のビット線と関連付けられたメモリセルをリフレッシュする方法であって、前記第1のビット線をセンス増幅器の第1の入力/出力ノードに接続し、前記第2のビット線を前記センス増幅器の第2の入力/出力ノードに接続するステップと、前記メモリセルと前記第1のビット線との間の電荷共有をトリガするステップと、前記第1のビット線が前記第1の入力/出力ノードに接続されたままである間に前記第2のビット線を前記第2の入力/出力ノードから切断するステップと、前記センス増幅器をアクティブ化させて前記第1の入力/出力ノードおよび前記第2の入力/出力ノードにおける信号増幅プロセスを開始するステップと、を含む方法を提供する。本発明の他の態様および特徴は、以下の本発明の具体的実施形態の説明を添付の図面と併せて考察すれば、当業者には明らかになるであろう。以下の詳細な説明では、本発明が実施され得る具体的実施形態を例示する添付の図面を参照する。他の実施形態が利用されてもよいこと、ならびに、本発明の範囲を逸脱することなく、論理的変更、機械的変更、電気的変更、およびその他の変更が行われ得ることを理解すべきである。したがって、以下の詳細な説明は限定的な意味において解釈すべきではなく、本発明の範囲は、特許請求の範囲によって定義されるものである。図1を参照すると、半導体メモリデバイス、この例ではダイナミックランダムアクセスメモリDRAMデバイス100が示されている。DRAMデバイス100は、DRAMコントローラ101と、N行とM列とに配置されたメモリセルのセットを備えるメモリアレイ102とを含む。各メモリセルは、データビットを表す電荷を蓄積するのに使用することができる。個々のメモリセルはMSx,yで表され、x0からN-1までの範囲に及ぶは行を表し、y0からM-1までの範囲に及ぶは、個々のメモリセルが位置する列を表す。DRAMデバイス100は、行アドレス復号器113も含む。行アドレス復号器113はDRAMコントローラ101に接続されており、DRAMコントローラ101から、読み取り、書き込み、またはリフレッシュが行われるべき個々のメモリセルが位置する行の識別情報を受け取る。行アドレス復号器113は、複数のワード線WL0、WL1、...、WLN-1に接続されている。ワード線WL0、WL1、...、WLN-1上の電圧は、第1の電源電圧VSSと高い正電圧VPPとの間を変動させることができる。第1の電源電圧VSSの値の適切な非限定的例は0Vであり、高い正電圧VPPの値の適切な非限定的例は3.0Vである。個々のワード線WL0、WL1、...、WLN-1に高い正電圧VPPを印加することにより、メモリアレイ102の対応する行がイネーブル有効化になる。メモリアレイ101の行をイネーブルにする効果を以下の説明で明らかにする。DRAMデバイス100は、列アドレス復号器114も含む。列アドレス復号器114はDRAMコントローラ101に接続されており、DRAMコントローラ101から、読み取りまたは書き込みが行われるべき個々のメモリセルが位置する列の識別情報を受け取る。DRAMデバイス100は、複数の読み取り/書き込み回路RW0、RW1、...、RWM-1と、複数のセンス増幅器SA0、SA1、...、SAM-1も含み、これらについて以下でさらに詳細に説明する。メモリアレイ102内では、1対のビット線が個々の列に沿って走っており、個々の列内の各ビット線は、個々の列内の交互のセルを、その列の対応する読み取り/書き込み回路と対応するセンス増幅器とに接続する。例えば、列0では、左ビット線BL0が、メモリセルMS0,0、MS2,0、MSN-2,0を読み取り/書き込み回路RW0とセンス増幅器SA0とに接続し、右ビット線BL0が、メモリセルMS1,0、MS3,0、MSN-1,0を、同じ読み取り/書き込み回路RW0と同じセンス増幅器SA0とに接続する。同様に、左ビット線BL1および右ビット線BL1も、列1内のセルの交互のグループを、読み取り/書き込み回路RW1とセンス増幅器SA1とに接続する。左ビット線および右ビット線との同様の相互接続パターンが、メモリアレイのその他の列、すなわち、列2から列M-1までにも適用される。当然ながら、左および右という用語は、所与の列内のビット線の対を指すのに、便宜上、簡潔にするために使用しているにすぎず、ビット線を、実際の実装形態内の特定の空間的位置に制限するためのものではないことを理解すべきである。左ビット線および右ビット線は、実際には、第1のビット線および第2のビット線、主ビット線および相補的ビット線、正ビット線および負ビット線などと呼ばれてもよい。次に図2を参照すると、非限定的な例として、図1のDRAMデバイス100の部分200が示されている。具体的には、部分200は、メモリアレイ102の列1内のメモリセルMS0,1、MS1,1、...、MSN-1,1を含む。Nは偶数であると仮定されているが、これはあらゆる実施形態においてそうであるとは限らない。また、メモリアレイ102の列1と関連付けられた読み取り/書き込み回路RW1およびセンス増幅器SA1も部分200の一部を形成している。読み取り/書き込み回路RW1およびセンス増幅器SA1に接続されたビット線の対は、左ビット線BL1および右ビット線BL1を含む。以下で、部分200内の要素をより詳細に説明する。メモリセルMS0,1は、左ビット線BL1に接続されたドレインと、電荷蓄積コンデンサC0に接続されたソースとを備えるアクセストランジスタAT0を含む。コンデンサC0の別の端子は、セルプレート電圧VCP例えばVDD/2などに接続されている。またトランジスタAT0は、ワード線WL0に接続されたゲートも有する。同様に、メモリセルMS2,1も、左ビット線BL1に接続されたドレインと、電荷蓄積コンデンサC2に接続されたソースとを備えるアクセストランジスタAT2を含む。コンデンサC2の別の端子は、セルプレート電圧VCPに接続されている。またトランジスタAT2は、ワード線WL2に接続されたゲートも有する。同じ説明が、右ビット線BL1に関して以外は、メモリセルMS1,1にも当てはまる。具体的には、メモリセルMS1,1は、右ビット線BL1に接続されたドレインと、電荷蓄積コンデンサC1に接続されたソースとを有するアクセストランジスタAT1を含む。コンデンサC1の別の端子は、セルプレート電圧VCPに接続されている。またトランジスタAT1は、ワード線WL1に接続されたゲートも有する。次に、メモリセルMS0,1の動作を個別に考察すると、ワード線WL0が行アドレス復号器113によってイネーブルにされると、これによりトランジスタAT0がオンになり、それによって、コンデンサC0が左ビット線BL1に電気的に接続される。論理1をメモリセルMS0,1に書き込むためには、第2の電源電圧VDDがコンデンサC0の両端に印加され、論理0をメモリセルMS0,1に書き込むためには、前述の第1の電源電圧VSSがコンデンサC0の両端に印加される。第2の電源電圧VDDの値の適切な非限定的例は1.5Vである。他方、ワード線WL0がディセーブル無効化にされると、これによりトランジスタAT0がオフになり、それによって、左ビット線BL1がコンデンサC0から電気的に切断される。これは、コンデンサC0を充電させ続けるまたは、メモリセルMS0,1に書き込まれるデータビットの値によっては、放電させ続ける目的でなされる。しかし、電荷は比較的短い期間の後でコンデンサC0からまたはコンデンサC0へ消失され、したがって、コンデンサC0の元の充電状態または放電状態は、コンデンサC0に周期的に再印加される必要がある。これがリフレッシュ動作の目的であり、リフレッシュ動作は、後でメモリセルMS0,1を読み取ることにより正しいデータビットにアクセスできるようにしたい場合には、定期的に、頻繁に行われるべきである。後続の読み取り動作時にデータ誤りの危険を伴わずに済むリフレッシュ動作間の最大許容時間量は、コンデンサC0の電荷蓄積能力によって決定される。業界では、リフレッシュ動作間の時間すなわちリフレッシュ期間を64ミリ秒程度と指定するのは異例ではない。読み取り/書き込み回路RW1は、NMOSトランジスタT9およびT10を含む。トランジスタT9およびT10はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタT9のドレインは左ビット線BL1に接続されており、トランジスタT9のソースは第1のデータ線DBに接続されている。トランジスタT10のドレインは第2のデータ線DBに接続されており、トランジスタT10のソースは右ビット線BL1に接続されている。第1のデータ線DBおよび第2のデータ線DBは、同様に、その他のセンス増幅器SA0、SA2、SA3、...、SAM-1にも接続されている。列アドレス線Yiが、列アドレス復号器114による供給を受け、トランジスタT9およびT10のゲートに接続されている。列アドレス線Yi上の電圧は、第1の電源電圧VSSと第2の電源電圧VDDとの間を変動するようにすることができる。次にセンス増幅器SA1を見ると、この構成要素は、センス増幅器回路210と、ビット線等化器220と、アイソレータ230とを含む。次に、これらの各構成要素を説明する。ある非限定的実施形態では、センス増幅器回路210は、交差結合されている2つのPチャネルトランジスタT5、T6と、2つのNチャネルトランジスタT7、T8と、を含む。交差結合されたトランジスタは、1対のセンスアクティブ化線SAP、SANを介してDRAMコントローラ101に接続されている。センス増幅器回路210は、交差結合されたトランジスタに接続する2つの入力/出力ノード321および323を有する。具体的には、トランジスタT5、T6、T7およびT8はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタT5のソースは、トランジスタT7のドレインと、トランジスタT6のゲートと、トランジスタT8のゲートと、入力/出力ノード321とに接続されている。加えて、トランジスタT6のソースのソースも、トランジスタT8のドレインと、トランジスタT5のゲートと、トランジスタT7のゲートと、入力/出力ノード323とに接続されている。さらに、トランジスタT5のドレインも、トランジスタT6のドレインと、センスアクティブ化線SAPとに接続されている。最後に、トランジスタT7のソースは、トランジスタT8のソースと、センスアクティブ化線SANとに接続されている。センスアクティブ化線SAP上の電圧は、ビット線プリチャージ電圧VBLと第2の電源電圧VDDとの間を変動させることができ、センスアクティブ化線SAN上の電圧は、第1の電源電圧VSSと前述のビット線プリチャージ電圧VBLとの間を変動するようにすることができる。ある限定的でない実施形態では、ビット線等化器220は、3つのNチャネルトランジスタT2、T3およびT4を備える。トランジスタT2、T3およびT4はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタT2のドレインは左ビット線BL1に接続されており、トランジスタT2のソースは右ビット線BL1に接続されている。トランジスタT3のドレインは左ビット線BL1に接続されており、トランジスタT4のソースは右ビット線BL1に接続されている。ビット線プリチャージ電圧VBLは、トランジスタT3のソースとトランジスタT4のドレインとが交わる接合部に供給される。一実施形態では、ビット線プリチャージ電圧VBLは、第1の電源電圧VSSと第2の電源電圧VDDとの間に保たれる。一実施形態では、ビット線プリチャージ電圧VBLは、VSSとVDDとの中間に保たれ、すなわち、VBL=1/2VDDVSSである。ビット線等化器220は、ビット線等化線BLEQを介してDRAMコントローラ101に接続されている。具体的には、ビット線等化線BLEQは、トランジスタT2、T3およびT4のゲートにつながっている。ビット線等化線上の電圧は、第1の電源電圧VSSと第2の電源電圧VDDとの間を変動させることができ、これによって、トランジスタT2、T3およびT4の各ゲートのオンとオフの切り換えが可能になる。したがって、左ビット線BL1と右ビット線BL1との間の電位を、DRAMコントローラ101の制御下で等化することができる。ある限定的でない実施形態では、アイソレータ230は、2つのビット線分離トランジスタ、すなわち、NチャネルトランジスタT0およびT1を含むことができる。トランジスタT0およびT1はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタT0はセンス増幅器回路210と左ビット線BL1との間に接続されており、トランジスタT1はセンス増幅器回路210と右ビット線BL1との間に接続されている。より具体的には、トランジスタT0のソースとドレインとは、それぞれ、左ビット線BL1と入力/出力ノード321とに接続されている。同様に、トランジスタT1のソースとドレインも、それぞれ、右ビット線BL1と入力/出力ノード323とに接続されている。第1のビット線分離線BIS0がトランジスタT0のゲートをDRAMコントローラ101に接続しており、第2のビット線分離線BIS0がトランジスタT1のゲートをDRAMコントローラ101に接続している。各ビット線分離線BIS0、BIS0上の電圧は、第1の電源電圧VSSと高い正電圧VPPとの間を変動させることができる。このようにして、左ビット線BL1を、制御可能なやり方で、入力/出力ノード321から電気的に切断し、入力/出力ノード321に再接続することができる。同様に、右ビット線BL1も、入力/出力ノード323から電気的に切断し、入力/出力ノード323に再接続することができる。一実施形態では、ビット線分離線BIS0、BIS0は、それぞれの電圧が別々の時に変化するすなわち上下するように独立に制御されるが、ビット線分離線は一緒に同時に変化させることもできる。これにより、ビット線BL1、ビット線BL1を、それぞれ、入力/出力ノード321、入力/出力ノード323から独立に分離することが可能になる。次に以下で、様々な状況下でのセンス増幅器SA1の動作を説明する。まず、プリチャージ動作を説明する。最初に、ワード線WL0は第1の電源電圧VSSにあり、センスアクティブ化線SAP、SANはビット線プリチャージ電圧VBLにあるものと仮定する。次いで、DRAMコントローラ101がビット線分離線BLEQ上の電圧を第2の電源電圧VDDに設定し、それによってトランジスタT2、T3およびT4がオンになる。これには、入力/出力ノード321および323上の電圧を強制的にビット線プリチャージ電圧VBLにする効果がある。一方、第1のビット線分離線BIS0上の電圧および第2のビット線分離線BIS0上の電圧は高い正電圧VPPに保たれ、よって、トランジスタT0およびT1が導電状態に保たれる。これにより、左ビット線BL1が入力/出力ノード321に電気的に接続され、また、右ビット線BL1も入力/出力ノード323に接続され、よって、左ビット線BL1上の電圧と右ビット線BL1上の電圧がどちらもVBLになる。一実施形態では、VBLは、第1の電源電圧VSSと第2の電源電圧VDDとの中間にあってもよい。次いで、DRAMコントローラ101はビット線分離線BLEQ上の電圧をVSSに設定し、左ビット線BL1を右ビット線BL1から切断するが、これらのビット線はプリチャージされたままである。次に図3Aを参照すると、図3Aは、前述のビット線プリチャージ動作の後に続く、自動リフレッシュおよび読み取り動作の間の図2のセンス増幅器SA1の動作を示すタイミング図である。この場合、第1のビット線分離線BIS0上の電圧および第2のビット線分離線BIS0上の電圧は高い正電圧VPPに保たれ、よって、事実上、トランジスタT0およびT1が導電状態に置かれ、自動リフレッシュおよび読み取り動作の間中ずっとこの状態のままになる。τ0:行アドレス復号器113はワード線WL0をアクティブ化させるすなわち、ワード線WL0上の電圧は、第1の電源電圧VSSから高い正電圧VPPへ遷移する。これにより、メモリセルMS0,1の一部を形成するトランジスタAT0がオンになる。その結果、コンデンサC0と左ビット線BL1との間で電荷共有が行われることになる。一方、右ビット線BL1上の電圧はプリチャージ電圧VBLに留まる。図3Aに示すように、左ビット線BL1と右ビット線BL1との間にわずかな電位差が発生する。この電位差の符号すなわち正か負かは、メモリセルMS0,1のデータ値に依存する。トランジスタT0およびT1は導電状態のままであるため、入力/出力ノード321と入力/出力ノード323との間にもわずかな電位差が発生することになる。τ1:DRAMコントローラ101は、センス増幅器回路210をアクティブ化させる。具体的には、センスアクティブ化線SAP上の電圧が第2の電源電圧VDDへ遷移し、センスアクティブ化線SAN上の電圧が第1の電源電圧VSSへ遷移する。これによりセンス増幅器回路210の動作がトリガされ、このため、トランジスタT5、T6、T7およびT8によって正のフィードバック機構が実行される。その結果、入力/出力ノード321と入力/出力ノード323との電位差が増幅され、入力/出力ノード321における電圧が上がり、入力/出力ノード323における電圧が下がる。トランジスタT0およびT1は導電状態のままであるため、左ビット線BL1と右ビット線BL1との電位差も増加するが、ライン静電容量によるわずかな遅れを伴う。ある一定量の時間の後、左ビット線BL1および右ビット線BL1の電位が完全に変化する。すなわち、左ビット線BL1上の電圧および右ビット線BL1上の電圧が、それぞれ、この場合にはVDDとVSSとへ収束する。この結果として、左ビット線BL1上の第2の電源電圧VDDが導通しているトランジスタAT0を介してコンデンサC0の両端に印加され、それによって、メモリセルMS0,1への電荷の復元が実施される。すなわち、メモリセルMS0,1がリフレッシュされる。この段では、左ビット線BL1を第1のデータ線DBに接続し、右ビット線BL1を第2のデータ線DBに接続することによって、メモリセルMS0,1からの読み取りが可能である。具体的にはこれは、列アドレス復号器114が、列アドレス線Yiの電圧をある一定量の時間にわたって第2の電源電圧VDDへ遷移させ、次いで、列アドレス線Yiの電圧を第1の電源電圧VSSへ戻すことにより第1および第2のデータ線DB、DBの値をラッチすることによって達成される。τ2:行アドレス復号器113はワード線WL0を非アクティブ化deactivate、非活動化するすなわち、ワード線WL0上の電圧が高い正電圧VPPから第1の電源電圧VSSへ遷移する。これにより、メモリセルMS0,1の一部を形成するトランジスタAT0がオフになる。これで、メモリセルMS0,1のデータコンテンツに影響を及ぼすおそれなしに、左ビット線BL1上の電圧および相補的ビット線BL1上の電圧を安全に調整することができる。τ3:DRAMコントローラ101は、センスアクティブ化線SAP、SANを非アクティブ化する。具体的には、センスアクティブ化線SAP、SAN上の電圧がビット線プリチャージ電圧VBLへ遷移する。これにより、入力/出力ノード321および323上の電圧が急速にVBLになる。トランジスタT0およびT1は導電状態のままであるため、左ビット線BL1および右ビット線BL1上の電圧も同様にVBLになるが、ライン静電容量によるわずかな遅れを伴う。センス増幅器SA1はτ4の時点で次のプリチャージ動作が可能になる。次に図3Bおよび図3Cを参照すると、セルフリフレッシュ動作の間の図2のセンス増幅器SA1のタイミング図が示されている。セルフリフレッシュ動作は、メモリデバイス100がセルフリフレッシュ動作モードシステムが長時間にわたって動作しないときに入る最小限の動作モードにある間に行うことができる。またセルフリフレッシュ動作は、メモリデバイス100が、特別な用途、例えば、低性能および/または低電力動作のための自動リフレッシュおよび読み取りモードにある間にも行うことができる。コマンドラインに沿って受け取られるコマンドが、メモリデバイス100を、セルフリフレッシュモードまたは低性能/低電力自動リフレッシュおよび読み取りモードに入らせる。したがって、コマンドは、適切なモードに入る命令を指示することができるはずである。またコマンドは、メモリコントローラ100のどんな特定の動作モードとも無関係に、ごく単純にセルフリフレッシュ動作を行う命令を示すだけとすることもできる。本発明の2つの具体的な非限定的実施形態によれば、左ビット線BL1に接続され、右ビット線BL1と関連付けられたメモリセルMS0,1をリフレッシュする方法であって、左ビット線BL1をセンス増幅器回路210の入力/出力ノード321に接続し、右ビット線BL1をセンス増幅器回路210の入力/出力ノード323に接続するステップと、メモリセルMS0,1と左ビット線BL1との間の電荷共有をトリガするステップと、左ビット線BL1を入力/出力ノード321から切断し、右ビット線BL1を入力/出力ノード323から切断するステップと、センス増幅器回路210をアクティブ化させて入力/出力ノード321および入力/出力ノード323における信号増幅プロセスを開始するステップと、相補的ビット線B1が入力/出力ノード323から切断されたままである間に直接ビット線B1を入力/出力ノード321に再接続するステップとを含む方法が例示される。したがって、次に図3Bを個別に参照すると、図3Bは、本発明の具体的な非限定的実施形態による、前述のビット線プリチャージ動作の後に続くリフレッシュ動作の間の図2のセンス増幅器SA1の動作を示すタイミング図である。第1のビット線分離線BIS0上の電圧および第2のビット線分離線BIS0上の電圧が高い正電圧VPPにあり、最初にトランジスタT0およびT1を導電状態にするという仮定で説明を始める。τ0:行アドレス復号器113はワード線WL0をアクティブ化させるすなわち、ワード線WL0上の電圧が第1の電源電圧VSSから高い正電圧VPPへ遷移する。これにより、メモリセルMS0,1の一部を形成するトランジスタAT0がオンになる。その結果、コンデンサC0と左ビット線BL1との間で電荷共有が行われる。一方、右ビット線BL1上の電圧はビット線プリチャージ電圧VBLに留まる。図3Bに示すように、左ビット線BL1と右ビット線BL1との間にわずかな電位差が発生する。この電位差の符号すなわち正か負かは、メモリセルMS0,1のデータ値に依存する。トランジスタT0およびT1は導電状態にあるため、入力/出力ノード321と入力/出力ノード323との間にもわずかな電位差が発生することになる。τ1:アイソレータ230は、左ビット線BL1を入力/出力ノード321から分離し、右ビット線BL1を入力/出力ノード323から分離することになる。これは、DRAMコントローラ101がアイソレータ230を制御することにより達成される。具体的には、第1のビット線分離線BIS0上の電圧および第2のビット線分離線BIS0上の電圧が第1の電源電圧VSSへ遷移され、よって、事実上トランジスタT0およびT1がオフになる。トランジスタT0およびT1は、必要ではないが、同時にオフにされてもよい。τ2:DRAMコントローラ101はセンス増幅器回路210をイネーブルにする。具体的には、センスアクティブ化線SAP上の電圧が第2の電源電圧VDDへ遷移し、センスアクティブ化線SAN上の電圧が第1の電源電圧VSSへ遷移する。センスアクティブ化線SAP上の電圧とセンスアクティブ化線SAN上の電圧とは、必要ではないが、同時に遷移されてもよい。これによりセンス増幅器回路210の動作がトリガされ、このため、トランジスタT5、T6、T7およびT8によって正のフィードバック機構が実行される。その結果、入力/出力ノード321と入力/出力ノード323との電位差が増幅され、入力/出力ノード321における電圧が上がり、入力/出力ノード323における電圧が下がる。しかし、トランジスタT0およびT1はオフにされているため、左ビット線BL1と右ビット線BL1との元のわずかな電位差は変化しない。ある一定量の時間の後、入力/出力ノード321と入力/出力ノード323との間に相当な電位差が発生し、他方、左ビット線BL1と右ビット線BL1との電位差は、依然としてその元のわずかな値になる。τ3:アイソレータ230は、左ビット線BL1を入力/出力ノード321へ再接続することになり、右ビット線BL1は入力/出力ノード323から分離されたままである。これは、DRAMコントローラ101がアイソレータ230を制御することにより達成される。具体的には、第1のビット線分離線BIS0上の電圧が高い正電圧VPPへ遷移され、事実上トランジスタT0がオンになる。一方、第2のビット線分離線BIS0上の電圧は第1の電源電圧VSSのままであり、よってトランジスタT1がオフに保たれる。これが以下の挙動につながる。左ビット線BL1と入力/出力ノード321の場合、入力/出力ノード321における電圧は遷移段階の間に多少下がり、左ビット線BL1上の電圧はこの期間に多少上がる。結局は、センス増幅器回路210における正のフィードバック動作が続くために、入力/出力ノード321における電圧は再度増加し始めて第2の電源電圧VDDへ向かい、左ビット線BL1上の電圧は入力/出力ノード321における電圧と比べて多少遅れるが上昇し続けて、やはり第2の電源電圧VDDへ収束する。この結果として、左ビット線BL1上の第2の電源電圧VDDが、導通しているトランジスタAT0を介してコンデンサC0の両端に印加されることになり、それによって、メモリセルMS0,1への電荷の復元が実施される。すなわち、メモリセルMS0,1がリフレッシュされる。右ビット線BL1と入力/出力ノード323の場合、入力/出力ノード323における電圧は、まだ第1の電源電圧VSSまで下がっていなかった場合には、この電圧が第1の電源電圧VSSに達するまで減少する。その後、入力/出力ノード323における電圧はこのレベル、すなわち第1の電源電圧VSSに留まる。一方、右ビット線BL1上の電圧は、入力/出力ノード323からの右ビット線BL1の分離の前の状態、すなわちビット線プリチャージ電圧VBLのままになる。よって、入力/出力ノード321と入力/出力ノード323との電位差ΔV1が左ビット線BL1と右ビット線BL1との電位差ΔV2を超えることが観測される。ΔV2がΔV1より小さいことは、センス増幅器SA1によって消費される電力がより少ないことを意味する。電力消費が電圧に二乗比例する場合には、この例では、電力消費は、ビット線BL1およびビット線BL1の電位を完全に変化させた場合に消費される消費電力の4分の11/4前後になる。τ4:行アドレス復号器113はワード線WL0を非アクティブ化するすなわち、ワード線WL0上の電圧が高い正電圧VPPから第1の電源電圧VSSへ遷移する。これにより、メモリセルMS0,1の一部を形成するトランジスタAT0がオフになる。これで、メモリセルMS0,1のデータコンテンツに影響を及ぼすおそれなしに、左ビット線BL1上の電圧および相補的ビット線BL1上の電圧を安全に調整することができる。τ5:DRAMコントローラ101はセンスアクティブ化線SAP、SANを非アクティブ化する。具体的には、センスアクティブ化線SAP、SAN上の電圧がビット線プリチャージ電圧VBLへ遷移する。これにより、入力/出力ノード321および入力/出力ノード323上の電圧が急速にVBLになる。トランジスタT0は導電状態のままであるため、左ビット線BL1上の電圧も同様にVBLになるが、ライン静電容量によるわずかな遅れを伴う。一方、右ビット線BL1上の電圧はその前の値から変化せず、この値は好都合なことに依然としてVBLである。したがって、アイソレータ230が右ビット線BL1を入力/出力ノード323に再接続することになるときにτ6において行われる、相補的ビット線BL1上の電圧には変化が生じない。センス増幅器210はここで次のプリチャージ動作が可能になる。次に図3Cを参照すると、図3Cは、本発明の別の具体的な非限定的実施形態による、前述のビット線プリチャージ動作の後に続くリフレッシュ動作の間の図2のセンス増幅器SA1の動作を示すタイミング図である。第1のビット線分離線BIS0上の電圧および第2のビット線分離線BIS0上の電圧が高い正電圧VPPにあり、最初にトランジスタT0およびT1を導電状態にするという仮定で説明を始める。τ0:行アドレス復号器113はワード線WL0をアクティブ化させるすなわち、ワード線WL0上の電圧が第1の電源電圧VSSから高い正電圧VPPへ遷移する。これにより、メモリセルMS0,1の一部を形成するトランジスタAT0がオンになる。その結果、コンデンサC0と左ビット線BL1との間で電荷共有が行われる。一方、右ビット線BL1上の電圧はビット線プリチャージ電圧VBLに留まる。図3Cに示すように、左ビット線BL1と右ビット線BL1との間のわずかな電位差が発生する。この電位差の符号すなわち正か負かは、メモリセルMS0,1のデータ値に依存する。トランジスタT0およびT1は導電状態にあるため、入力/出力ノード321と入力/出力ノード323との間にもわずかな電位差が発生することになる。τ1:DRAMコントローラ101はセンスアクティブ化線SAP、SANをアクティブ化させる。具体的には、センスアクティブ化線SAP上の電圧が第2の電源電圧VDDへ遷移し、センスアクティブ化線SAN上の電圧が第1の電源電圧VSSへ遷移する。センスアクティブ化線SAP上の電圧とセンスアクティブ化線SAN上の電圧とは、必要ではないが、同時に遷移されてもよい。これによりセンス増幅器回路210の動作がトリガされ、このため、トランジスタT5、T6、T7およびT8によって正のフィードバック機構が実行される。その結果、入力/出力ノード321と入力/出力ノード323との電位差が増幅され、入力/出力ノード321における電圧が上がり、入力/出力ノード323における電圧が下がる。トランジスタT0およびT1は導電状態のままであるため、左ビット線BL1と右ビット線BL1との電位差も増加するが、ライン静電容量によるわずかな遅れを伴う。τ2:アイソレータ230は、左ビット線BL1を入力/出力ノード321から分離し、右ビット線BL1を入力/出力ノード323から分離することになる。これは、DRAMコントローラ101がアイソレータ230を制御することにより達成される。具体的には、第1のビット線分離線BIS0上の電圧および第2のビット線分離線BIS0上の電圧が第1の電源電圧VSSに遷移され、よって事実上トランジスタT0およびT1がオフになる。トランジスタT0およびT1は、必要ではないが、同時にオフにされてもよい。左ビット線BL1の入力/出力ノード321からの分離および右ビット線BL1の入力/出力ノード323からの分離は、左ビット線BL1と右ビット線BL1との電位差が完全に増幅されるすなわち、その最終値へ収束する機会を得る前に行われることに留意する。しかし、分離は、入力/出力ノード321および入力/出力ノード323に関してはセンス増幅器回路210の挙動に影響を及ぼさず、したがって、入力/出力ノード321と入力/出力ノード323との電位差は引き続き広がり、おそらくついにはその最終値へ収束することにさえなるそれによって、この場合には、入力/出力ノード321における電圧が第2の電源電圧VDDになり、入力/出力ノード323における電圧が第1の電源電圧VSSになる。τ3:アイソレータ230は、左ビット線BL1を入力/出力ノード321に再接続することになり、右ビット線BL1は入力/出力ノード323から分離されたままである。これは、DRAMコントローラ101がアイソレータ230を制御することにより達成される。具体的には、第1のビット線分離線BIS0上の電圧が高い正電圧VPPへ遷移され、事実上トランジスタT0がオンになる。一方、第2のビット線分離線BIS0上の電圧は第1の電源電圧VSSのままであり、よって、トランジスタT1がオフに保たれる。これが以下の挙動につながる。左ビット線BL1と入力/出力ノード321との場合、入力/出力ノード321における電圧は遷移段階の間に多少下がり、左ビット線BL1上の電圧はこの期間に多少上がる。結局は、センス増幅器回路210における正のフィードバック動作が続くために、入力/出力ノード321における電圧は再度増加し始めて第2の電源電圧VDDへ向かい、左ビット線BL1上の電圧は入力/出力ノード321における電圧と比べて多少遅れるが上昇し続けて、やはり第2の電源電圧VDDへ収束する。この結果として、左ビット線BL1上の第2の電源電圧VDDが、導通しているトランジスタAT0を介してコンデンサC0の両端に印加されることになり、それによって、メモリセルMS0,1への電荷の復元が実施される。すなわち、メモリセルMS0,1がリフレッシュされる。右ビット線BL1と入力/出力ノード323との場合、入力/出力ノード323における電圧は、まだ第1の電源電圧VSSまで下がっていなかった場合には、この電圧が第1の電源電圧VSSに達するまで減少する。その後、入力/出力ノード323における電圧はこのレベル、すなわち第1の電源電圧VSSに留まる。一方、右ビット線BL1上の電圧は、入力/出力ノード323からの右ビット線BL1の分離の前の状態、すなわちビット線プリチャージ電圧VBLと第1の電源電圧VSSとの間の中間電圧のままになる。この例示的実施形態では、右ビット線BL1上の電圧は、VBLとVSSと差の約50のレベルのままであるVBLがVSSとVDDの中間である場合には、明確にこれは、VDDとVSSとの差の75のレベルを表す。当然ながら、トランジスタT1がオフにされるときに右ビット線BL1が達する電圧として、他の中間値も可能である。よって、入力/出力ノード321と入力/出力ノード323との電位差ΔV1が左ビット線BL1と右ビット線BL1との電位差ΔV3を超えることが観測される。この場合には、ΔV3は、センス増幅器回路210をアクティブ化させる前に、ビット線BL1、ビット線BL1を、それぞれ、入力/出力ノード321と入力/出力ノード323とから分離することによって前に図3Bで獲得されたΔV2ほど小さくはない。とはいえ、ΔV3が依然としてΔV1より小さいことは、センス増幅器SA1によって消費される電力がより少ないことを意味する。電力消費が電圧に二乗比例する場合には、この例では、電力消費は、ビット線BL1およびビット線BL1の電位を完全に変化させた場合に消費されるはずの消費電力の16分の99/16前後になる。τ4:行アドレス復号器113はワード線WL0を非アクティブ化するすなわち、ワード線WL0上の電圧が高い正電圧VPPから第1の電源電圧VSSへ遷移する。これにより、メモリセルMS0,1の一部を形成するトランジスタAT0がオフになる。これで、メモリセルMS0,1のデータコンテンツに影響を及ぼすおそれなしに、左ビット線BL1上の電圧および相補的ビット線BL1上の電圧を安全に調整することができる。τ5:DRAMコントローラ101はセンスアクティブ化線SAP、SANを非アクティブ化する。具体的には、センスアクティブ化線SAP、SAN上の電圧がビット線プリチャージ電圧VBLへ遷移する。これにより、入力/出力ノード321および入力/出力ノード323上の電圧が急速にVBLになる。トランジスタT0は導電状態のままであるため、左ビット線BL1上の電圧も同様にVBLになるが、ライン静電容量によるわずかな遅れを伴う。一方、右ビット線BL1上の電圧はその前の値から変化せず、この値はVBLとVSSの間である。したがって、アイソレータ230が右ビット線BL1を入力/出力ノード323に再接続することになるときにτ6において行われる、相補的ビット線BL1上の電圧は上がり、VBLに達する。センス増幅器210はここで次のプリチャージ動作が可能になる。代替の実施形態では、アイソレータ230内のトランジスタT0を、リフレッシュ動作の間中ずっと導電状態のままとすることができる。すなわち、図3Bの時刻τ1または図3Cの時刻τ2にトランジスタT0をスイッチオフにし、時刻τ3にスイッチオンに戻すのではなく、トランジスタT0をずっとオンになったままとすることができる。これは、トランジスタT1のスイッチオフの間の容量性過渡電流がセンス増幅器回路210の性能に大きく影響を及ぼさないのであれば、比較可能な省電力化の利益および性能を提供することになる。具体的には、トランジスタT0がリフレッシュ動作の間にスイッチオフされない場合には、ΔV1の値も、ΔV2図3BおよびΔV3図3Cの値も、トランジスタT0がスイッチオフされた場合の値と同じになる。というのは、これらの値は左ビット線BL1が実際に入力/出力端子321に接続されるときに計算されるからである。さらに、トランジスタT0がアイソレータ230から除去されさえし得ることも考えられる。これは図5の場合であり、図5では、センス増幅器500は、センス増幅器SA1を参照して前述したのと同じセンス増幅器回路210およびビット線等化器220を含むように見える。しかし、この実施形態において、アイソレータ530はトランジスタT1だけを含む。左ビット線BL1と入力/出力端子321との間には永続的な電気接続が存在する。したがって、第1のビット線分離線BIS0を省くことができ、第2のビット線分離線BIS0さえ制御されればよい。信号をどのように制御するかは、操作すべき第1のビット線分離線BIS0がないことを除いて、図3Bおよび図3Cを参照して前述したやり方と同じである。よって、そのような実施形態では、右ビット線BL1は入力/出力端子323から電気的に切断され、左ビット線BL1は入力/出力端子321に電気的に接続されたままになることが理解されるであろう。図4に示す別の実施形態では、メモリアレイ102は、メモリサブアレイのうちの所与の1つの個々のメモリセルが、所与のメモリサブアレイ内のその行と列とを指定することによってアドレス指定されるように、行と列との複数のサブアレイへ細分化されている。非限定的な例として、参照番号410で第1のメモリサブアレイを示し、参照番号420で第2のメモリサブアレイを示し、参照番号430で第3のメモリサブアレイを示す。当然ながら、メモリサブアレイの総数は異なっていてもすなわち図より少なくても多くてもよい。この限定的でない実施形態では、メモリサブアレイ410が、ワード線WL4100、WL4101、...、WL410N-1のセットでアドレス指定され、メモリサブアレイ420が、ワード線WL4200、WL4201、...、WL420N-1のセットでアドレス指定され、メモリサブアレイ430が、ワード線WL4300、WL4301、...、WL430N-1のセットでアドレス指定される。この非限定的実施形態では、メモリサブアレイ410、420、430はそれぞれN行とM列のメモリセルを有するものと仮定されているが、これはすべての実施形態においてそうであるとは限らない。例えば、所与のメモリサブアレイが、より多数または少数の行を有し、それに対応してより多数または少数のワード線を必要としてもよい。図4の具体的実施形態では、所与のメモリサブアレイと関連付けられたM個のセンス増幅器自体を、2つのセンス増幅器アレイへグループ化することができる。メモリサブアレイ420を個別に考察すると、センス増幅器SA0、SA2、...、SAM-2が下側センス増幅器アレイ450を形成しており、センス増幅器SA1、SA3、...、SAM-1が上側センス増幅器アレイ440を形成している。上側センス増幅器アレイ450内のセンス増幅器はメモリサブアレイ410内のビット線およびメモリセルに接続するのに再利用することができて有利であり、下側センス増幅器アレイ440内のセンス増幅器は、メモリサブアレイ430内のビット線およびメモリセルに接続するのに再利用することができ有利である。したがって、たとえ所与のメモリサブアレイについてM個のセンス増幅器が必要とされるとしても、これらM個のセンス増幅器のそれぞれが存在する場合には隣接する上側または下側のメモリサブアレイと共用され、よって、センス増幅器の総数をメモリサブアレイの数のM1/2倍に保つことができる。一方、所与のセンス増幅器によって処理される容量性負荷は増加しない。というのは、所与のセンス増幅器はいつでもその隣のメモリサブアレイの一方だけについて左右のビット線を処理し、その隣のメモリサブアレイの他方からは分離されたままだからである。理解されるように、1対のビット線が、所与のメモリセルをリフレッシュする役割を果たす所与のセンス増幅器と関連付けられている上記の実施形態では、各ビット線がセンス増幅器の対応する入力/出力ノードに接続されるまたは対応する入力/出力ノードから分離される期間は異なる。すなわち、センス増幅器がその感知動作を実行している間および、入力/出力ノードにおける電位差が増加し始める間、リフレッシュされるメモリセルに接続されている対の一方のビット線は、センス増幅器の対応する入力/出力ノードの電圧に追随することが可能になり、メモリセルを正しい電荷で復元させる。しかし、他方のビット線は、感知動作の少なくとも一部の間、センス増幅器の対応する入力/出力ノードから分離されることになり、そのためリフレッシュ動作の間にその他方のビット線上を流れる電流が低減され、それによって、他方のビット線をセンス増幅器の対応する入力/出力ノードに引き続き追随させた場合よりも少ない電力が消費される。このようにして、メモリアレイのサイズ、動作温度またはリフレッシュ期間にかかわらず、電力消費の低減を達成することが可能になることを、当業者は理解するであろう。前述の各実施形態では、簡潔にするために、デバイスの素子および回路が相互に接続されているものとして示すやり方がなされている。本発明の実際の応用においては、素子、回路などが、相互に直接接続されていてもよく、デバイスおよび装置の動作に必要な、他の素子、回路などを介して相互に間接的に接続されていてもよい。よって、実際の構成においては、本明細書で説明した回路素子および回路は、相互に直接的または間接的に結合または接続されてよい。また、ある実施形態では、DRAMデバイスの全部または一部を、コンピュータ上で実行される論理合成ツールを使用して得られる低レベルハードウェア記述に基づいて製造することができることも理解すべきである。論理合成ツールは、例えばHDL、VHDL、Verilogといった言語で書かれたDRAMデバイスの機能的記述を含むソースコードを読み取り、対応する機能を実装するのに適した回路の物理的実装の定義を出力するように構成されている。加えて、上記説明はDRAMメモリデバイスの状況で行われているが、本発明の態様は他の種類のメモリにも適用されることを当業者は理解するであろう。上記の本発明の実施形態は例示のためのものにすぎない。当業者によれば、添付の特許請求の範囲によって定義される本発明の範囲を逸脱することなく、個々の実施形態に対する変更、改変および変形が実施され得る。"