"第1導電型のSiCからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第1導電型のSiCからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層とを含み、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、下記関係式1が成り立つ、半導体装置。y≦9×10-7x2-0.0004x0.7001...1前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上であり、前記基板の厚さが100μm以下である、請求項1に記載の半導体装置。前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式2が成り立つ、請求項1に記載の半導体装置。y≦9×10-7x2-0.0004x0.6984...2前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが250μm以下である、請求項3に記載の半導体装置。前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式3が成り立つ、請求項1に記載の半導体装置。y≦9×10-7x2-0.0004x0.4434...3前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが100μm以下である、請求項5に記載の半導体装置。第1導電型のSiCからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第1導電型のSiCからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層とを含み、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、下記関係式4が成り立つ、半導体装置。y≦2×10-7x2-0.0002x0.9551...4前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含み、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上であり、前記基板の厚さが250μm以下である、請求項7に記載の半導体装置。前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式5が成り立つ、請求項7に記載の半導体装置。y≦2×10-7x2-0.0002x0.7001...5前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含み、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上であり、前記基板の厚さが100μm以下である、請求項9に記載の半導体装置。前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式6が成り立つ、請求項7に記載の半導体装置。y≦2×10-7x2-0.0002x0.6984...6前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含み、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが250μm以下である、請求項9に記載の半導体装置。前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式7が成り立つ、請求項7に記載の半導体装置。y≦2×10-7x2-0.0002x0.4434...7前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含み、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが100μm以下である、請求項13に記載の半導体装置。前記エピタキシャル層において前記ゲートトレンチの前記底面に形成された第2導電型の耐電圧保持層をさらに含む、請求項1~14のいずれか一項に記載の半導体装置。前記ゲート絶縁膜は、前記ゲートトレンチの前記底面に接する底部と、前記ゲートトレンチの前記側面に接する側部とを含み、前記ゲート絶縁膜の前記底部は、前記ゲート絶縁膜の前記側部よりも厚い、請求項1~15のいずれか一項に記載の半導体装置。前記基板のオフ角が、0°~4°である、請求項1~16のいずれか一項に記載の半導体装置。本発明の半導体装置は、第1導電型のSiCからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第1導電型のSiCからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層とを含み、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、下記関係式1が成り立つことを特徴としている請求項1。y≦9×10-7x2-0.0004x0.7001...1本発明の半導体装置によれば、オン抵抗RonmΩcm2を変数yとし、耐電圧VbVを変数xとする関数で表したときに、上記関係式1が成り立つので、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立させることができる。これにより、従来品と同抵抗品オン抵抗Ronが同じ製品を作製する場合には、基板やエピタキシャル層のアクティブ面積を小さくしながら十分な耐電圧を確保できるので、デバイスサイズを小型にすることができ、延いては、本発明の半導体装置を備える半導体モジュールを小型にすることもできる。その結果、1つの基板から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。他方、従来品と同じアクティブ面積の半導体装置を作製する場合には、従来品に比べてオン抵抗Ronが低減されるので、電流容量を向上させることができる。たとえば、本発明の半導体装置では、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上である場合、前記基板の厚さが100μm以下であることが好ましい請求項2。本発明のようなトレンチゲート構造を有するSiC半導体装置では、オン抵抗Ronに対して基板の抵抗が占める割合が15~25程度ある。そのため、基板の厚さを100μm以下にすることにより、オン抵抗Ronを効果的に低減することができる。従って、チャネル抵抗を低減するためにチャネルの移動度を高めるにしても11cm2/Vs以上でよいので、エピタキシャル層を比較的厚く形成したり、エピタキシャル層の不純物濃度を小さくしたりすることができる。そのため、高い耐電圧を実現することができる。また、本発明の半導体装置では、前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式2が成り立つことが好ましい請求項3。y≦9×10-7x2-0.0004x0.6984...2この構成において、たとえば、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上である場合、前記基板の厚さは250μm以下であってもよい請求項4。チャネルの移動度を50cm2/Vs以上とすることにより、チャネル抵抗を十分低減することができる。そのため、基板の抵抗を低減するために基板を薄くするにしても250μm以下でよいので、実用上十分な強度を基板に付与することができる。その結果、半導体装置の製造工程において、基板のハンドリングやダイシングを効率よく行うことができる。また、本発明の半導体装置では、前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式3が成り立つことがさらに好ましい請求項5。y≦9×10-7x2-0.0004x0.4434...3この構成において、たとえば、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度を50cm2/Vs以上である場合、前記基板の厚さは100μm以下であることが好ましい請求項6。また、本発明の半導体装置は、第1導電型のSiCからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第1導電型のSiCからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層とを含み、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、下記関係式4が成り立つことを特徴としている請求項7。y≦2×10-7x2-0.0002x0.9551...4本発明の半導体装置によれば、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、上記関係式4が成り立つので、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立させることができる。これにより、従来品と同抵抗品オン抵抗Ronが同じ製品を作製する場合には、基板やエピタキシャル層のアクティブ面積を小さくしながら十分な耐電圧Vbを確保できるので、デバイスサイズを小型にすることができ、延いては、本発明の半導体装置を備える半導体モジュールを小型にすることもできる。その結果、1つの基板から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。他方、従来品と同じアクティブ面積の半導体装置を作製した場合には、従来品に比べてオン抵抗Ronが低減されるので、電流容量を向上させることができる。たとえば、本発明の半導体装置では、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含むことが好ましく、その場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度は11cm2/Vs以上であり、前記基板の厚さが250μm以下であってもよい請求項8。この構成によれば、エピタキシャル層内に第2導電型のピラー層と第1導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を11cm2/Vs以上とし、基板の厚さを250μm以下にすることで、上記関係式4を成立させることができる。すなわち、チャネルの移動度を高めるにしても11cm2/Vs以上でよく、基板を薄くするにしても250μm以下でよいので、エピタキシャル層を比較的厚く保ち、不純物濃度を小さくできながら、基板に対しては、実用上十分な強度を付与することができる。また、本発明の半導体装置では、前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式5が成り立つことが好ましい請求項9。y≦2×10-7x2-0.0002x0.7001...5この構成において、たとえば、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上であり、前記基板の厚さが100μm以下であることが好ましい請求項10。この構成によれば、エピタキシャル層内に第2導電型のピラー層と第1導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を11cm2/Vs以上とし、基板の厚さを100μm以下にすることで、上記関係式5を成立させることができる。また、本発明の半導体装置では、前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式6が成り立つことがさらに好ましい請求項11。y≦2×10-7x2-0.0002x0.6984...6この構成において、たとえば、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが250μm以下であることが好ましい請求項12。この構成によれば、エピタキシャル層内に第2導電型のピラー層と第1導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を50cm2/Vs以上とし、基板の厚さを250μm以下にすることで、上記関係式6を成立させることができる。また、本発明の半導体装置では、前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式7が成り立つことがとりわけ好ましい請求項13。y≦2×10-7x2-0.0002x0.4434...7この構成において、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが100μm以下であることが好ましい請求項14。この構成によれば、エピタキシャル層内に第2導電型のピラー層と第1導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を50cm2/Vs以上とし、基板の厚さを100μm以下にすることで、上記関係式7を成立させることができる。また、本発明の半導体装置では、前記エピタキシャル層において前記ゲートトレンチの前記底面に形成された第2導電型の耐電圧保持層をさらに含むことが好ましい請求項15。この構成によれば、耐電圧保持層とドリフト層との接合pn接合により生じる空乏層を、ゲートトレンチ付近に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができ、絶縁破壊を防止できるので、耐電圧を一層向上させることができる。また、本発明の半導体装置では、前記ゲート絶縁膜は、前記ゲートトレンチの前記底面に接する底部と、前記ゲートトレンチの前記側面に接する側部とを含み、前記ゲート絶縁膜の前記底部は、前記ゲート絶縁膜の前記側部よりも厚いことが好ましい請求項16。半導体装置のオフ時に大きな電界がかかり易いゲートトレンチの底面に接する部分を厚くすることにより、ゲート絶縁膜の底部への電界集中を防止することができる。また、本発明の半導体装置では、前記基板のオフ角が、0°~4°であることが好ましい請求項17。この構成によれば、ゲート絶縁膜とゲートトレンチの側面との間の界面準位を低くすることができるので、チャネル層に形成されるチャネルの移動度を高くすることができる。これにより、チャネル抵抗を低減でき、オン抵抗Ronを低減することができる。また、前記基板のオフ角が0°~2°の範囲とすることにより、チャネル抵抗をさらに低減でき、オン抵抗Ronをさらに低減することができる。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1abは、本発明の第1実施形態に係る半導体装置の模式的な平面図であって、図1aは全体図、図1bは内部拡大図をそれぞれ示す。図2は、図1abの半導体装置の断面図であって、図1bの切断線II-IIでの切断面を示す。図3は、図1abの半導体装置の断面図であって、図1bの切断線III-IIIでの切断面を示す。半導体装置1は、SiCが採用されたトレンチゲート型MISFETMetalInsulatorSemiconductorFieldEffectTransistorを含む。半導体装置1の外形は、たとえば、図1aに示すように、平面視正方形のチップ状である。チップ状の半導体装置1のサイズは、図1aの紙面における上下左右方向の長さがそれぞれ数mm程度である。半導体装置1の表面には、ソースパッド2が形成されている。ソースパッド2は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置1の表面のほぼ全域を覆うように形成されている。このソースパッド2には、その一辺の中央付近に除去領域3が形成されている。除去領域3は、ソースパッド2が形成されていない領域である。除去領域3には、ゲートパッド4が配置されている。ゲートパッド4とソースパッド2との間には間隔が設けられており、これらは互いに絶縁されている。次に、半導体装置1の内部構造について説明する。半導体装置1は、SiCからなる基板5と、基板5上に形成されたSiCからなるエピタキシャル層6とを含む。基板5およびエピタキシャル層6の導電型は、いずれも第1導電型としてのn型である。具体的には、基板5は、n型たとえば、濃度が1×1018~1×1021cm-3であり、エピタキシャル層6は、基板5よりも低濃度のn-型たとえば、濃度が1×1015~1×1017cm-3である。基板5の厚さは、たとえば、30μm~400μmであるが、半導体装置1のチャネル移動度に合わせて、上記した範囲内で適宜変更することができる。一例として、チャネル移動度が11cm2/Vs以上の場合には、基板5の厚さは100μm以下かつ、50μm以上であることが好ましい。また、チャネル移動度が50cm2/Vs以上の場合には、基板5の厚さは250μm以下かつ、200μm以上であってもよい。このような厚さの基板5は、当該厚さのSiCウエハを手に入れることができるのであれば、図2に薄化前で示すように、SiCウエハをそのまま用いればよい。一方、SiCウエハよりも薄くする必要があれば、たとえば、基板5を裏面8エピタキシャル層6が形成された表面7の反対側の面側からグラインド、ドライエッチング、サンドブラスト等の方法により基板5を研削して、図2に薄化後で示すように薄くすればよい。従来は、ウエハの破損を防止するために、基板はその上に成長するエピタキシャル層よりも厚くされていた。これに対し、本願発明者は、トレンチゲート構造を有するSiC半導体装置では、オン抵抗Ronに対して基板の抵抗が占める割合が15~25程度あるので、半導体装置1の強度を損なわない範囲で基板5を薄化すれば、半導体装置1の強度を確保しながら、オン抵抗Ronを効果的に低減できることを見出したものである。また、エピタキシャル層6の厚さは、この実施形態では、たとえば、3μm~100μmである。また、基板5は、たとえば、4°のオフ角を有している。具体的には、基板5の表面7主面が、0001面に対して[11-20]軸方向に4°のオフ角で傾斜した面となっている。オフ角は、これに限らず、0°~4°の範囲で選択することができる。半導体装置1には、図1aに示すように、アクティブ領域9と、アクティブ領域9を取り囲む周辺領域10が形成されている。アクティブ領域9は、たとえば、平面視において半導体装置1の中央部に配置されている。アクティブ領域9においてエピタキシャル層6には、ゲートトレンチ11が形成されている。ゲートトレンチ11は、この実施形態では、図1bに示すように格子状に形成されている。ただし、ゲートトレンチ11の形状は、格子状に限らず、ストライプ状、ハニカム状等であってもよい。この実施形態では、格子状のゲートトレンチ11が形成されることにより、エピタキシャル層6にはゲートトレンチ11で取り囲まれた各窓部分に、4つの角部12を有する直方体形状平面視正方形状の単位セル13が多数形成されている。単位セル13では、ゲートトレンチ11の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル13の周方向がゲート幅方向である。また、ゲートトレンチ11は、側面14と底面15とが交わるコーナ部16が湾曲面となるように断面U字状に形成されている。この場合、ゲートトレンチ11の側面14は、0°~4°のオフ角を有する基板5の表面7の垂直面に対して、たとえば、0°~4°の角度で傾斜している。ゲートトレンチ11の側面14のチャネル部分を実質的にオフ角0°にすることにより、ゲート絶縁膜17後述とゲートトレンチ11の側面14との間の界面準位を低くすることができるので、チャネル層26後述に形成されるチャネルの移動度を高くすることができる。これにより、チャネル抵抗を低減でき、オン抵抗Ronを低減することができる。ゲートトレンチ11は、たとえば、エピタキシャル層6をドライエッチングしてゲートトレンチ11の外形を形成した後、その内面をウエットエッチングすることにより形成されている。これにより、ゲートトレンチ11の側面14の平坦性を改善することができる。その結果、ゲートトレンチ11の側面14に沿って電流が流れる際、電子同士の衝突を低減することができるので、チャネル移動度を高くすることができる。ゲートトレンチ11の内面側面14、底面15およびコーナ部16には、その全域を覆うように、SiO2等の絶縁物からなるゲート絶縁膜17が形成されている。ゲート絶縁膜17は、ゲートトレンチ11の底面15に接する底部18と、ゲートトレンチ11の側面14に接する側部19とを含み、底部18が側部19よりも厚くなっている。たとえば、側部19の厚さが400Å~800Åであるのに対し、底部18の厚さは1000Å~3000Åである。半導体装置1のオフ時に大きな電界がかかり易いゲートトレンチ11の底面15に接する底部18を厚くすることにより、ゲート絶縁膜17の底部18への電界集中を防止することができる。ゲート絶縁膜17の底部18と側部19と間に厚さの差を設けるには、たとえば、ゲートトレンチ11の形成後、まず、CVD法等の方法により、ゲートトレンチ11の内部が満たされるまで絶縁材料を堆積して絶縁層を形成する。そして、エッチバック等の方法により、当該絶縁層の表面エッチバック面をエピタキシャル層6の裏面側に後退させる。これにより、絶縁層のゲートトレンチ11の側面14に接している部分を除去し、底面15上に残った絶縁層を底部18として残す。その後、熱酸化等の方法により、露出しているゲートトレンチ11の側面14上に側部19を形成すればよい。以上の工程を経て、底部18と側部19と間に厚さの差が設けられたゲート絶縁膜17を形成することができる。また、ゲートトレンチ11には、ポリシリコン等の導電材料からなるゲート電極20が埋設されている。ゲート電極20は、ゲート絶縁膜17を介してエピタキシャル層6に対向している。各単位セル13の中央部にはソーストレンチ21が形成されている。この実施形態では、ソーストレンチ21の形状は平面視四角形状であり、また、ソーストレンチ21の深さはゲートトレンチ11と同じである。ソーストレンチ21もゲートトレンチ11と同様に、側面22と底面23とが交わるコーナ部24が湾曲面となるように断面U字状に形成されている。各単位セル13には、エピタキシャル層6の表面側から裏面側へ向かって順にソース層25、チャネル層26およびドリフト層27が形成され、これらの層25~27は互いに接している。これらの層25~27の導電型は、ソース層25およびドリフト層27が第1導電型としてのn型であり、チャネル層26は第2導電型としてのp型である。具体的には、ソース層25は、n型たとえば、濃度が1×1018~1×1021cm-3であり、チャネル層26は、p型たとえば、濃度が1.0×1016cm-3~1.0×1019cm-3であり、ドリフト層27は、ソース層25よりも低濃度のn-型たとえば、濃度が1×1015~1×1017cm-3である。ソース層25は、ゲートトレンチ11の側面14の一部およびソーストレンチ21の側面22の一部を形成している。チャネル層26も同様に、ゲートトレンチ11の側面14の一部およびソーストレンチ21の側面22の一部を形成している。そして、ドリフト層27は、ゲートトレンチ11のコーナ部16および底面15、ならびにソーストレンチ21のコーナ部24および底面23を形成している。これらの層25~27は、基板5上にエピタキシャル層6を成長させた後、イオン注入および活性化処理により形成してもよいし、基板5の表面7側から順にドリフト層27、チャネル層26およびソース層25を直接エピタキシャル成長させることにより形成してもよい。これらの方法のうち、後者のエピタキシャル成長を用いる方法であれば、ゲート絶縁膜17とゲートトレンチ11の側面14との間の界面準位を低くすることができるので好ましい。また、エピタキシャル層6には、耐電圧保持層としてのゲート耐電圧保持層28およびソース耐電圧保持層29が形成されている。これらの層28,29の導電型は、いずれも第2導電型としてのp型である。具体的には、ゲート耐電圧保持層28およびソース耐電圧保持層29は、p型たとえば、濃度が1.0×1016cm-3~1.0×1019cm-3である。ゲート耐電圧保持層28は、格子状のゲートトレンチ11に沿って形成されており、ゲートトレンチ11の交差部30に形成された第1部分32と、ゲートトレンチ11の直線部31に形成された第2部分33とを一体的に含んでいる。ゲート耐電圧保持層28の第1部分32は、交差部30におけるゲートトレンチ11の底面15からゲートトレンチ11のコーナ部16を経て、コーナ部16直上のチャネル層26に至るように形成されている。すなわち、第1部分32は、平面視では、ゲートトレンチ11の交差部30よりもやや大きい正方形状に形成されていて、その各角が、当該交差部30に臨む4つの単位セル13の各角部12にそれぞれ入り込んでいる。第1部分32においてゲートトレンチ11の底面15から基板5へ向かう方向に沿う厚さT1は、たとえば、0.8μm程度である。ゲート耐電圧保持層28の第2部分33は、隣り合う第1部分32同士を繋ぐ一定幅の直線状に形成されていて、ゲートトレンチ11のコーナ部16に重ならないように、底面15にのみ形成されている。また、第2部分33は、ゲートトレンチ11の直線部31の幅互いに向き合うゲートトレンチ11の側面14間の距離たとえば、1μmよりも狭い幅たとえば、1.8μmを有している。また、第2部分33においてゲートトレンチ11の底面15から基板5へ向かう方向に沿う厚さT2は、第1部分32の厚さT1よりも小さくすなわち、T1>T2、たとえば、0.7μm程度である。ソース耐電圧保持層29は、ソーストレンチ21の底面23からソーストレンチ21のコーナ部24を経て、コーナ部24直上のチャネル層26に至るように形成されている。また、ソース耐電圧保持層29においてソーストレンチ21の底面23から基板5へ向かう方向に沿う厚さT3は、ゲート耐電圧保持層28の第1部分32の厚さT1と同じであるたとえば、0.8μm程度。各ソーストレンチ21の底面23には、ソース耐電圧保持層29の表層部にチャネルコンタクト層34が形成されている。チャネルコンタクト層34の導電型は、第2導電型としてのp型である。具体的には、チャネルコンタクト層34は、p型たとえば、不純物濃度が1.0×1018cm-3~2.0×1021cm-3である。周辺領域10において、エピタキシャル層6の表層部には、マトリクス状に配列された単位セル13アクティブ領域9を取り囲むように、アクティブ領域9から間隔を開けてp型のガードリング35が複数本この実施形態では、4本形成されている。これらのガードリング35は、p型のチャネル層26を形成する工程と同一のイオン注入工程で形成することができる。エピタキシャル層6上には、ゲート電極20を被覆するように、SiO2等の絶縁物からなる層間絶縁膜36が積層されている。層間絶縁膜36およびゲート絶縁膜17には、ソーストレンチ21よりも大径のコンタクトホール37が形成されている。これにより、コンタクトホール37内には、各単位セル13のソーストレンチ21の全体およびエピタキシャル層6におけるソーストレンチ21の周縁部が露出していて、エピタキシャル層6の表面とソーストレンチ21の底面23との高低差に応じた段差が形成されている。層間絶縁膜36上には、ソース電極38が形成されている。ソース電極38は、各コンタクトホール37を介して、すべての単位セル13のソーストレンチ21に一括して入り込んでいて、各単位セル13において、ソーストレンチ21の底側から順にチャネルコンタクト層34、ソース耐電圧保持層29、チャネル層26およびソース層25に接触している。すなわち、ソース電極38は、すべての単位セル13に対して共通の配線となっている。そして、このソース電極38上には層間絶縁膜図示せずが形成されており、その層間絶縁膜図示せずを介して、ソース電極38がソースパッド2図1a参照に電気的に接続されている。一方、ゲートパッド4図1a参照は、当該層間絶縁膜図示せず上に引き回されたゲート配線図示せずを介して、ゲート電極20に電気的に接続されている。また、ソース電極38は、たとえば、エピタキシャル層6との接触側から順にTi/TiN層と、Al層とが積層された構造を有している。基板5の裏面8には、その全域を覆うようにドレイン電極39が形成されている。このドレイン電極39は、すべての単位セル13に対して共通の電極となっている。ドレイン電極39としては、たとえば、基板5側から順にTi、Ni、AuおよびAgが積層された積層構造Ti/Ni/Au/Agを適用することができる。ドレイン電極39の形成は、たとえば、まず、基板5の裏面8にNiを600Å程度の厚さで堆積する。次に、基板5をレーザアニール処理することにより、Niをシリサイド化して基板5に対するコンタクト層を形成する。レーザアニール処理を採用することにより、通常のアニール処理とは異なり、ソース電極38が高温環境下に置かれることを防止できるので、ソース電極38の溶融を防止することができる。そして、コンタクト層の形成後は、Ti、Ni、AuおよびAgの順に総厚で1μmの電極を形成すればよい。次に、図2および図3の半導体装置1のオン抵抗Ronと耐電圧Vbとの関係を調べるための試作品を作製したので説明する。具体的には、基板5の厚さが100μmの半導体装置1を作製した。そして、半導体装置1の耐電圧Vbがそれぞれ600Vおよび1200Vとなるようにエピタキシャル層6の不純物濃度を変化させ、そのときのオン抵抗Ronを測定した。結果は、耐電圧Vb=600Vのときのオン抵抗Ronが0.79mΩcm2であり、耐電圧Vb=1200Vのときのオン抵抗Ronが1.41mΩcm2であった。なお、耐電圧Vbを測定するときのドレイン飽和電流IDSSは100μAとし、オン抵抗Ronを測定するときの電流密度JDは100A/cm2とした。また、図2および図3の半導体装置1のオン抵抗Ronと耐電圧Vbとの関係を調べるためのシミュレーションを行ったので説明する。具体的には、チャネル移動度Ch移動度が11cm2/Vs、30cm2/Vs、50cm2/Vsおよび100cm2/Vsに設定された4パターンの半導体装置それぞれに関して、基板5の厚さを100μmに設定した条件Sub薄化と、基板5の厚さを250μmに設定した条件それぞれについてシミュレーションを行い、合計8つのシミュレーション例1~8を行った。各シミュレーション例1~8では、所定の耐電圧Vbとなるようにエピタキシャル層6の不純物濃度を変化させ測定Noが小さいほどエピタキシャル層6の不純物濃度が濃く、測定Noが大きいほどエピタキシャル層6の不純物濃度が薄い、そのときのオン抵抗Ronをシミュレーションした。そして、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表すことにより、耐電圧Vbとオン抵抗Ronとの間にどのような関係が成り立つかを調べた。なお、耐電圧Vbを測定するときのドレイン飽和電流IDSSは100μAとし、オン抵抗Ronを測定するときの電流密度JDは100A/cm2とした。結果を下記表1および図4に示す。図4において、各例1~8のプロットをつないだグラフは、上から順に例5、例6、例1=例7、例8、例2、例3および例4それぞれのグラフである。これらの例1~8のうち、例1のグラフはy1=9×10-7x12-0.0004x10.7001...1 ́を満たし、例7のグラフはy2=9×10-7x22-0.0004x20.6984...2 ́を満たし、例3のグラフはy3=9×10-7x32-0.0004x30.4434...3 ́を満たすものである。以上の結果から、この第1実施形態の半導体装置1によれば、従来の半導体装置では発現できなかった関係式1が成り立つことがわかった。y≦9×10-7x2-0.0004x0.7001=y1...1そして、この関係式1が成立する場合には、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立できることがわかった。これにより、従来品と同抵抗品オン抵抗Ronが同じ製品を作製する場合には、基板5やエピタキシャル層6のアクティブ領域9の面積を小さくしながら十分な耐電圧Vbを確保できるので、デバイスサイズを小型にすることができ、延いては、半導体装置1を備える半導体モジュールを小型にすることもできる。その結果、1つの基板5から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。他方、従来品と同じアクティブ面積の半導体装置を作製する場合には、従来品に比べてオン抵抗Ronが低減されるので、電流容量を向上させることができる。さらに、基板5の厚さが100μm以下である場合例1~例4には、チャネル抵抗を低減するためにチャネル移動度を高めるにしても11cm2/Vs以上であれば、上記関係式1を成立させることができる。そのため、エピタキシャル層6を比較的厚く形成したり、エピタキシャル層6の不純物濃度を小さくしたりすることができる。そのため、同じオン抵抗Ronでも高い耐電圧Vbを実現することができる。一方、基板5の厚さを250μmとする場合でも、チャネル移動度が50cm2/Vs以上であれば例7~例8、上記関係式1を成立させることができる。この場合には、基板5の抵抗を低減するために基板5を薄くするにしても250μm以下でよいので、実用上十分な強度を基板に付与することができる。その結果、半導体装置1の製造工程において、基板5のハンドリングやダイシングを効率よく行うことができる。そして、この半導体装置1では、ソース電極38を接地した状態で、ソース電極38とドレイン電極39との間ソース-ドレイン間にドレイン電圧が印加される。この状態において、ゲート電極20にゲート閾値電圧以上の電圧が印加されると、各単位セル13の側壁を形成するチャネル層26に沿ってチャネルが形成される。これにより、ドレイン電極39からソース電極38へ電流が流れ、各単位セル13がオン状態となる。一方、各単位セル13がオフ状態つまり、ゲート電圧が0Vの状態にされ、ソース-ドレイン間に電圧が印加されたままであると、ゲート電極20とエピタキシャル層6との間に介在するゲート絶縁膜17に電界がかかる。この電界は、ゲート電極20とエピタキシャル層6との電位差に起因して生じるものである。そして、ゲートトレンチ11の底面15においては、ゲート電極20を基準0Vとして非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極39に接する基板5の裏面8付近では900Vの等電位面が分布しており、基板5の裏面8からエピタキシャル層6の表面側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ11の底面15付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ11の底面15では、ゲート電極20側へ向かう非常に大きな電界が生じる。とりわけ、この実施形態のように、ゲートトレンチ11が格子状に形成されており、格子状のゲートトレンチ11の窓部に四角柱状の単位セル13が配列されている場合は、単位セル13の各角部12に形成されたゲートトレンチ11のコーナ部16付近において、ゲート絶縁膜17の絶縁破壊が特に発生しやすい。具体的には、ゲートトレンチ11の交差部30の対角線上で互いに隣り合うソーストレンチ21の距離D1図2参照は、ゲートトレンチ11の直線部31を挟んで互いに隣り合うソーストレンチ21の距離D2図3参照に比べて大きくなるたとえば、この実施形態では、D1はD2の1.4倍。そのため、相対的に広いスペースがあるゲートトレンチ11の交差部30のコーナ部16の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ゲートトレンチ11の当該コーナ部16付近において、ゲート絶縁膜17の絶縁破壊が特に発生しやすい。そこで、この実施形態の半導体装置1では、ゲートトレンチ11の交差部30のコーナ部16にゲート耐電圧保持層28第1部分32が形成されている。これにより、第1部分32とドリフト層27との接合pn接合により生じる空乏層を、ゲートトレンチ11の交差部30付近に発生させることができる。さらにこの半導体装置1では、各単位セル13に形成されたソーストレンチ21のコーナ部24に、ソース耐電圧保持層29が形成されている。そのため、このソース耐電圧保持層29とドリフト層27との接合pn接合により生じる空乏層を、ソーストレンチ21を取り囲むゲートトレンチ11の交差部30のコーナ部16へ向かって広げることができる。これらの空乏層の存在により、ゲートトレンチ11の交差部30のコーナ部16とソーストレンチ21のコーナ部24との間に等電位面が入り込むことを防止でき、ゲート絶縁膜17から遠ざけることができる。その結果、ゲートトレンチ11の交差部30のコーナ部16付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜17にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。また、半導体装置1では、第1部分32がコーナ部16を経て、コーナ部16直上のチャネル層26に至るように形成されているが、単位セル13の角部12には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、チャネル層26におけるコーナ部16直上の部分に至るようにゲート耐電圧保持層28第1部分32を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜17の破壊防止効果を一層向上させることができる。一方、ゲートトレンチ11の直線部31には、直線部31の幅よりも狭い幅のゲート耐電圧保持層28第2部分33が形成されている。これにより、第2部分33とドリフト層27との接合pn接合により生じる空乏層を、ゲートトレンチ11の直線部31に沿って発生させることができる。そのため、ゲートトレンチ11の直線部31の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜17に生じる電界を、全体にわたって満遍なく緩和することができる。しかも、ゲート耐電圧保持層28第2部分33がゲートトレンチ11の直線部31の側面14つまり、単位セル13においてチャネルが形成される部分に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。図5は、本発明の第2実施形態に係る半導体装置の模式的な断面図であって、図2と同じ位置での切断面を示す。図6は、本発明の第2実施形態に係る半導体装置の模式的な断面図であって、図3と同じ位置での切断面を示す。図5および図6において、図2および図3に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。この第2実施形態に係る半導体装置51では、ソーストレンチ21が形成されていない。ソーストレンチ21の底面23に形成されていたチャネルコンタクト層34は、この実施形態では、エピタキシャル層6の表面に形成されている。また、半導体装置51では、ドリフト層27内にp型ピラー層52が形成されている。p型ピラー層52は、各単位セル13のチャネル層26の内方の領域に形成されている。より具体的には、この実施形態では、p型ピラー層52は、チャネル層26のほぼ中央の領域において、たとえばチャネル層26と相似形図1bのレイアウトでは平面視四角形に形成されている。p型ピラー層52は、チャネル層26に連なるように形成されており、ドリフト層27において、チャネル層26よりも深い位置まで基板5に向かって延びている。すなわち、p型ピラー層52は、ほぼ柱状図1bのレイアウトではほぼ四角柱状に形成されている。これにより、エピタキシャル層6には、適当なピッチで配列されたp型ピラー層52と、互いに隣り合うp型ピラー層52の間に挟まれたn-型のドリフト層27とがエピタキシャル層6の表面に沿う方向に交互に配列されてスーパージャンクションSJ:SuperJunction構造が形成されている。次に、図5および図6の半導体装置51のオン抵抗Ronと耐電圧Vbとの関係を調べるためのシミュレーションを行ったので説明する。具体的には、チャネル移動度Ch移動度が11cm2/Vs、30cm2/Vs、50cm2/Vsおよび100cm2/Vsに設定された4パターンの半導体装置それぞれに関して、基板5の厚さを100μmに設定した条件Sub薄化と、基板5の厚さを250μmに設定した条件それぞれについてシミュレーションを行い、合計8つのシミュレーション例9~16を行った。各シミュレーション例9~16では、所定の耐電圧Vbとなるようにエピタキシャル層6の不純物濃度を変化させ測定Noが小さいほどエピタキシャル層6の不純物濃度が濃く、測定Noが大きいほどエピタキシャル層6の不純物濃度が薄い、そのときのオン抵抗Ronをシミュレーションした。そして、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表すことにより、耐電圧Vbとオン抵抗Ronとの間にどのような関係が成り立つかを調べた。なお、耐電圧Vbを測定するときのドレイン飽和電流IDSSは100μAとし、オン抵抗Ronを測定するときの電流密度JDは100A/cm2とした。結果を下記表2および図7に示す。図7において、各例9~16のプロットをつないだグラフは、上から順に例13、例14、例9=例15、例16、例10、例11および例12それぞれのグラフである。これらの例1~8のうち、例13のグラフはy4=2×10-7x42-0.0002x40.9551...4 ́を満たし、例9のグラフはy5=2×10-7x52-0.0002x50.7001...5 ́を満たし、例15のグラフはy6=2×10-7x62-0.0002x60.6984...6 ́を満たし、例11のグラフはy7=2×10-7x72-0.0002x70.4434...7 ́を満たすものである。以上の結果から、この第2実施形態の半導体装置51によれば、従来の半導体装置では発現できなかった関係式4が成り立つことがわかった。y≦2×10-7x2-0.0002x0.9551=y44そして、この関係式4が成立する場合には、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立できることがわかった。これにより、従来品と同抵抗品オン抵抗Ronが同じ製品を作製する場合には、基板5やエピタキシャル層6のアクティブ領域9の面積を小さくしながら十分な耐電圧Vbを確保できるので、デバイスサイズを小型にすることができ、延いては、半導体装置1を備える半導体モジュールを小型にすることもできる。その結果、1つの基板5から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。他方、従来品と同じアクティブ面積の半導体装置を作製する場合には、従来品に比べてオン抵抗Ronが低減されるので、電流容量を向上させることができる。さらに、半導体装置51によれば、エピタキシャル層6内にp型ピラー層52とn-型ドリフト層27によるスーパージャンクション構造が形成されているので例9~例16、チャネル移動度を11cm2/Vs以上とし、基板の厚さを250μm以下にすることで、上記関係式4を成立させることができる。すなわち、チャネル移動度を高めるにしても11cm2/Vs以上でよく、基板5を薄くするにしても250μm以下でよいので、エピタキシャル層6を比較的厚く保ち、不純物濃度を小さくできながら、基板5に対しては、実用上十分な強度を付与することができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、本発明は、第1実施形態の半導体装置1と第2実施形態の半導体装置51の構成を組み合わせることにより、図8および図9に示すように、ソーストレンチ21およびp型ピラー層52スーパージャンクション構造を備える半導体装置81により実施することもできる。この半導体装置81においてp型ピラー層52は、第1実施形態のソース耐電圧保持層29がチャネル層26よりも深い位置まで基板5に向かって延びることにより構成されている。また、半導体装置1,51,81の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1,51,81において、p型の部分がn型であり、n型の部分がp型であってもよい。また、各単位セル13は、直方体形状四角柱状に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。本発明の半導体パワーデバイスは、たとえば、電気自動車ハイブリッド車を含む、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置とくに自家発電装置が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。また、前述の実施形態は、本発明におけるオン抵抗Ronyと耐電圧Vbxとの関係を表す関係式1および4が成立する形態の一例に過ぎず、本発明は、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"