"第1,第2の主面を有する基板と,前記第1の主面側に配置され,積層される複数のメモリチップを有するメモリ素子と,前記第2の主面側に配置され,ボールグリッドアレーたる,複数の外部ピンと,最上層のメモリチップ上に積層され,前記メモリ素子を制御する制御素子と,前記制御素子上に配置され,この制御素子と電気的に接続される第1のパッドと,前記最上層のメモリチップ上に配置され,このメモリチップと電気的に接続されない第2のパッドと,前記最上層のメモリチップ上に配置され,このメモリチップと電気的に接続されない第3のパッドと,前記最上層のメモリチップ上に配置され,このメモリチップと電気的に接続される第4のパッドと,前記最上層以外のメモリチップ上に配置され,これらのメモリチップそれぞれと電気的に接続される複数の第5のパッドと,前記第1の主面上に配置され,前記複数の外部ピンのいずれかに接続される端子と,前記第1~第4のパッド,複数の第5のパッド,および前記端子とを接続する第1のワイヤと,前記制御素子上に配置され,この制御素子と電気的に接続される第6のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続されない第7のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続されない第8のパッドと,前記第1の主面上に配置され,前記複数の外部ピンの他のいずれかに接続される第2の端子と,前記第6~第8のパッド,および前記第2の端子を接続する第2のワイヤと,前記メモリ素子,制御素子,第1~第8のパッド,および前記第1,第2のワイヤを封止する樹脂と,を具備することを特徴とする半導体装置。第1,第2の主面を有する基板と,前記第1の主面側に配置されるメモリ素子と,前記第2の主面側に配置される複数の外部ピンと,前記メモリ素子上に積層され,前記メモリ素子を制御する制御素子と,前記制御素子上に配置され,この制御素子と電気的に接続される第1のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続されない第2のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続されない第3のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続される第4のパッドと,前記第1の主面上に配置され,前記複数の外部ピンのいずれかに接続される端子と,前記第1~第4のパッドと前記端子とを接続するワイヤと,前記メモリ素子,制御素子,第1~第4のパッド,および前記ワイヤを封止する樹脂と,を具備することを特徴とする半導体装置。前記メモリ素子が,積層される複数のメモリチップを有し,前記ワイヤが,前記複数のメモリチップのパッドに接続される請求項2記載の半導体装置。前記制御素子上に配置され,この制御素子と電気的に接続される第5のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続されない第6のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続されない第7のパッドと,前記第1の主面上に配置され,前記複数の外部ピンの他のいずれかに接続される第2の端子と,前記第5~第7のパッド,および前記第2の端子を接続する第2のワイヤと,をさらに具備することを特徴とする請求項2または3に記載の半導体装置。前記複数の外部ピンが,ボールグリッドアレーである請求項2乃至4のいずれか1項に記載の半導体装置。第1,第2の主面を有する基板と,前記第1の主面側に配置されるメモリ素子と,前記第2の主面側に配置される複数の外部ピンと,前記メモリ素子上に積層され,前記メモリ素子を制御する制御素子と,前記制御素子上に配置され,この制御素子と電気的に接続される第1のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続されない第2のパッドと,前記メモリ素子上に配置され,このメモリ素子と電気的に接続される第3のパッドと,前記第1の主面上に配置され,前記複数の外部ピンのいずれかに接続される端子と,前記第1~第3のパッド,前記端子を接続するワイヤと,前記メモリ素子,制御素子,第1~第3のパッド,前記ワイヤを封止する樹脂と,を具備することを特徴とする半導体装置。本発明は,ワイヤ長および寄生容量の低減を図った半導体装置を提供することを目的とする。実施形態の半導体装置は,基板,メモリ素子,複数の外部ピン,制御素子,第1~第4のパッド,端子,ワイヤ,樹脂と,を具備する。基板は,第1,第2の主面を有する。メモリ素子は,第1の主面側に配置される。複数の外部ピンは,第2の主面側に配置される。制御素子は,メモリ素子上に積層され,このメモリ素子を制御する。第1のパッドは,制御素子上に配置され,この制御素子と電気的に接続される。第2のパッドは,メモリ素子上に配置され,このメモリ素子と電気的に接続されない。第3のパッドは,メモリ素子上に配置され,このメモリ素子と電気的に接続されない。第4のパッドは,メモリ素子上に配置され,このメモリ素子と電気的に接続される。端子は,第1の主面上に配置され,前記複数の外部ピンのいずれかに接続される。ワイヤは,第1~第4のパッドと端子とを接続する。樹脂は,前記メモリ素子,制御素子,第1~第4のパッド,および前記ワイヤを封止する。以下,図面を参照して,実施形態を詳細に説明する。第1の実施形態図1は,第1の実施形態の半導体装置10の側面を表す側面図である。図2は,半導体装置10の上面を表す上面図である。図1に示すように,半導体装置10は,基板11,メモリチップ21~28,コントローラ31,封止樹脂41を有する。基板11は,例えば,ガラスエポキシ樹脂等を用いた多層基板である。基板11の上面に,内部接続端子群T1~T6が配置される。基板11の下面に,複数の外部ピンPが配置される。複数の外部ピンPは,例えば,外部との接続のためのボールグリッドアレーBGAである。基板11は,内部接続端子群T1~T6と複数の外部ピンPとを接続する内部配線図示せずを有する。内部接続端子群T1は,ワイヤ群W1によって,メモリチップ21~24と電気的に接続される。内部接続端子群T2は,ワイヤ群W2によって,メモリチップ25~28と電気的に接続される。内部接続端子群T3は,ワイヤ群W3によって,コントローラ31と電気的に接続される。内部接続端子群T4は,ワイヤ群W4によって,メモリチップ28およびコントローラ31と電気的に接続される。内部接続端子群T5は,ワイヤ群W5によって,コントローラ31と電気的に接続される。内部接続端子群T5は,ワイヤ群W5によって,メモリチップ28およびコントローラ31と電気的に接続される。メモリチップ21~28は,半導体記憶素子が構成された半導体例えば,シリコンチップであり,基板11の上面に積層されて配置される。メモリチップ21~28は,基板11の4つの辺とそれぞれ,略平行に配置される4つの辺を有し,基板11の略中央に配置される。メモリチップ21~24は,ワイヤ群W1で接続され,全体として,メモリ素子ユニットM1を構成する。メモリチップ21~24の接続のため,メモリチップ21~24は図2の左方向に階段状に順次ずらして配置される。メモリチップ21~24の図2の右辺に沿って,パッド群D1~D4が形成され,パッド群D1~D4がワイヤ群W1で接続される。ワイヤ群W1は,基板11の図2の右辺に沿って配置される内部接続端子群T1と接続される。メモリチップ25~28は,ワイヤ群W2で接続され,全体として,メモリ素子ユニットM2を構成する。メモリチップ25~28の接続のため,メモリチップ25~28は図2の右方向に順次ずらして配置される。メモリチップ25~28の図2の左辺に沿って,パッド群D5~D8が形成され,パッド群D5~D8がワイヤ群W2で接続される。ワイヤ群W2は,基板11の図2の左辺に沿って配置される内部接続端子群T2と接続される。パッド群D5~D8の一部は,内部接続端子群T2ではなく,内部接続端子群T6等に接続される。後述のように,パッド群D1~D8は,メモリチップ21~28の内部配線と,ビアによって接続される。図3は,メモリチップ28の内部構造の一例を示す一部断面図である。メモリチップ28は,ポリイミド層281,パッシベーション層282,パッド層283,絶縁層284,配線層285を有する。ポリイミド層281,パッシベーション層282は,メモリチップ28の機械的な保護及び吸湿などによる劣化の防止などのための層である。パッド層283は,金属等の導電性を有する材料からなるパッドD8のパターン一種の配線パターンの層である。配線層285は,金属等の導電性を有する材料からなる配線パターンの層である。絶縁層284は,パッド層283,配線層285間を絶縁する層間絶縁膜である。パッド層283,配線層285は,ビアBにより電気的に接続される。ポリイミド層281,パッシベーション層282を貫通する貫通孔Oが形成されている。この貫通孔Oから露出するパッド層283がパッドD8を構成する。パッドD8は,ビアBを介して,配線層285に接続される。このようにパッドD8は,ビアBによって,メモリチップ28内部の配線層285に接続される。同様に,パッドD1~D7も,ビアによって,メモリチップ21~27内部の配線層に接続される。メモリチップ28の上面に,パッドE1~E8が配置される。図3に示すように,パッドE1~E8は,ポリイミド層281上に形成され,メモリチップ28内部には接続されない。この点,メモリチップ28等の内部と電気的に接続されるパッドD1~D8と異なる。コントローラメモリ制御素子31は,メモリ素子ユニットM1,M2を制御するメモリ制御素子が構成された半導体例えば,シリコンチップであり,メモリチップ28の上面略中央に配置される。コントローラ31は,その図2の左辺,右辺,下辺,上辺それぞれに沿って配置されるパッド群D9~D12を有する。パッド群D9は,パッドE1,E2,ワイヤ群W3によって,基板11の図2の右辺に沿って配置される内部接続端子群T3と接続される。パッド群D10は,パッドE3~E5,ワイヤ群W4によって,基板11の図2の右辺に沿って配置される内部接続端子群T4と接続される。パッド群D11は,パッドE6,パッドD8,ワイヤ群W5によって,基板11の図2の左辺に沿って配置される内部接続端子群T5と接続される。パッド群D12中の左から2番目および4番目のパッドは,パッドE7,E8,パッドD8~D5,ワイヤ群W6によって,基板11の図2の左辺に沿って配置される内部接続端子群T6と接続される。パッド群D11中の左から1番目および3番目のパッドは,ワイヤ群W7によって,パッドD8~D5に接続される。既述のように,パッドD8は,メモリチップ28の内部に接続されていることから,パッド群D11,D12は,メモリチップ28メモリ素子ユニットM2に接続されていることになる。これに対して,パッド群D9,D10が,パッドE1~E5に接続されていることは,メモリ素子ユニットM1,M2との接続を意味しない。本実施形態では,メモリチップ28上に再配線技術を用いてワイヤボンディング用のパッドE1~E8を設ける。そして,コントローラメモリ制御素子31と,内部接続端子群T3~T6間またはメモリチップ21~28間をパッドE1~E8およびワイヤ群W3~W7で接続する。即ち,コントローラ31からメモリチップ28上のパッドE1,E3,E6,E7にワイヤ接続し,さらにパッドE2,E4,E8等を経由して,基板11の内部接続端子群T3~T6にワイヤで接続する。なお,再配線技術は,メモリチップ28上に金属例えば,Al,Cu等の導電性材料の膜を形成し,パターニングすることを意味する。このように,コントローラメモリ制御素子31と,内部接続端子群T3~T6間またはメモリチップ21~28間をパッドE1~E8およびワイヤ群W3~W7で接続する。即ち,後述の比較例2のような配線L41~L44を用いず,パッドE1~E8間がワイヤで接続されることから,メモリチップ21~28の内部配線回路とメモリチップ28上の配線間に発生する寄生容量を小さくすることができる。この結果,再配線技術を用いて,半導体装置10の高速化に対応できる。また,パッドD8は,コントローラ31のパッドD11,D12からのワイヤボンディングおよびメモリチップ28との内部接続の両方の役割を有する。本実施形態では,半導体装置10のパッケージのサイズが増大することなく,コントローラ31のワイヤを短くでき,かつコントローラ31の配線の寄生容量を小さくすることができる。第2の実施形態第2の実施形態を説明する。図4は,第2の実施形態の半導体装置10aの側面を表す側面図である。図5は,半導体装置10aの上面を表す上面図である。半導体装置10aは,基板11a,メモリチップ21~28,コントローラ32,封止樹脂41を有する。基板11aは,例えば,ガラスエポキシ樹脂等を用いた多層基板である。基板11aの上面に,内部接続端子群T1,T2,T21,T22が配置される。基板11aの下面に,複数の外部ピンPが配置される。複数の外部ピンPは,例えば,外部との接続のためのボールグリッドアレーBGAである。基板11aは,内部接続端子群T1,T2,T21,T22と複数の外部ピンPとを接続する内部配線図示せずを有する。内部接続端子群T1は,ワイヤ群W1によって,メモリチップ21~24と電気的に接続される。内部接続端子群T2は,ワイヤ群W2によって,メモリチップ25~28と電気的に接続される。内部接続端子群T21は,ワイヤ群W21によって,コントローラ32と電気的に接続される。内部接続端子群T22は,ワイヤ群W22によって,メモリチップ28およびコントローラ32と電気的に接続される。第1の実施形態と同様,メモリチップ21~24メモリ素子ユニットM1の図5の右辺に沿って,パッド群D1~D4が形成され,パッド群D1~D4がワイヤ群W1で接続される。ワイヤ群W1は,基板11の図2の右辺に沿って配置される内部接続端子群T1と接続される。メモリチップ25~28の図5の左辺に沿って,パッド群D5~D8が形成され,パッド群D5~D8がワイヤ群W2で接続される。既述のように,パッド群D1~D8はそれぞれ,メモリチップ21~28の内部配線と,ビアによって接続される。メモリチップ28の上面に,パッドE21が配置される。パッドE21は,メモリチップ28内部には接続されない。この点,メモリチップ28等の内部に電気的に接続されるパッドD1~D8と異なる。コントローラ32は,その図5の右辺,左辺それぞれに沿って配置されるパッド群D21~D22を有する。パッド群D21は,パッドE21,ワイヤ群W21によって,基板11の図5の右辺に沿って配置される内部接続端子群T21と接続される。パッド群D22の一部は,パッドD8,ワイヤ群W22によって,基板11の図5の左辺に沿って配置される内部接続端子群T22と接続される。パッド群D22の他の一部は,パッドD8~D5,ワイヤ群W23に接続される。既述のように,パッドD8は,メモリチップ28の内部に接続されていることから,パッド群D22は,メモリチップ28メモリ素子ユニットM2に接続されていることになる。これに対して,パッド群D21が,パッドE21に接続されていることは,メモリ素子ユニットM1,M2との接続を意味しない。以上のように,本実施形態では,メモリチップ28上に再配線技術を用いてワイヤボンディング用のパッドE21を設ける。そして,コントローラメモリ制御素子32と,内部接続端子群T21間をパッドE21およびワイヤ群W21で接続する。即ち,後述の比較例2のような配線L41~L44を用いず,パッドE21がワイヤで接続されることから,メモリチップ21~28の内部配線回路とメモリチップ28上の配線間に発生する寄生容量を小さくすることができる。この結果,再配線技術を用いて,半導体装置10の高速化に対応できる。また,パッドD8は,コントローラ32のパッドD22からのワイヤボンディングおよびメモリチップ28との内部接続の両方の役割を有する。比較例1比較例1を説明する。図6は,比較例1の半導体装置10xの側面を表す側面図である。図7は,半導体装置10xの上面を表す上面図である。半導体装置10xは,基板11x,メモリチップ21~28,コントローラ31,封止樹脂41を有する。コントローラ31のパッド群D9~D12は,ワイヤ群W31~W34によって,基板11x上の内部接続端子群T31~T34に接続される。このため,コントローラ31と内部接続端子群T31~T34間のワイヤ群W31~W34が長くなり,コントローラ31と基板11xを直接ワイヤボンディングすることは困難となる。例えば,高い歩留りで隣接するワイヤが接触しないようにするのは困難である。比較例2比較例2を説明する。図8は,比較例2の半導体装置10yの側面を表す側面図である。図9は,半導体装置10yの上面を表す上面図である。半導体装置10yは,基板11y,メモリチップ21~28,コントローラ31,封止樹脂41を有する。メモリチップ28の上面に,パッドE41~E46が配置される。既述のように,パッドE41~E44は,メモリチップ28内部には接続されない。この点,メモリチップ28等の内部に電気的に接続されるパッドD1~D8と異なる。一方,パッドE45,E46は,メモリチップ28内部に接続される。コントローラ31は,その図9の左辺,右辺,下辺,上辺それぞれに沿って配置されるパッド群D9~D12を有する。パッド群D9は,パッドE41,E42,ワイヤ群W41,42,配線L41によって,基板11の図2の右辺に沿って配置される内部接続端子群T41と接続される。パッド群D10は,パッドE43~E44,ワイヤ群W43,W44,配線L42によって,基板11の図2の右辺に沿って配置される内部接続端子群T42と接続される。パッド群D11は,パッドE45,D8,ワイヤ群W45,W46,配線L43によって,基板11の図2の左辺に沿って配置される内部接続端子群T43と接続される。パッド群D12は,パッドE46,D8,ワイヤ群W47,W48,配線L44によって,メモリチップ25~28と接続される。配線L41,L42は,パッドE1~E6と同様,再配線技術を用いて形成される。即ち,図3に示すパッドE1~E8と同様,ポリイミド層281上に形成され,メモリチップ28内部には接続されない。一方,配線L43,L44は,パッドE1~E6と同様,再配線技術を用いて形成され,パッドD8を経由してメモリチップ28内部に接続される。配線L41~L44は,コントローラ31と接続するためのパッドE41,E43,E45,E46と,基板11yと接続するためのパッドE42,E44,E46,およびパッドD8とを接続する。パッドE41,E43,E45,E46と,コントローラ31,基板11yと,がワイヤW41~W47等で接続される。この結果,パッド間のワイヤ長を短くできる。一方,メモリ28上の配線L41~L44とメモリチップ28内の配線間に大きな寄生容量が発生し,高速動作の障害となる可能性がある。これに対して,上記第1,第2の実施形態では,メモリチップ28上にワイヤボンディング用のパッドを形成し,パッド間およびパッドと内部接続端子間をワイヤで接続している。このため,パッド間およびパッドと内部接続端子間の距離の低減が図れ,ワイヤボンディングが容易となる。また,パッド間を配線で接続しないことから,寄生容量の低減が図れる。本発明のいくつかの実施形態を説明したが,これらの実施形態は,例として提示したものであり,発明の範囲を限定することは意図していない。これら新規な実施形態は,その他の様々な形態で実施されることが可能であり,発明の要旨を逸脱しない範囲で,種々の省略,置き換え,変更を行うことができる。これら実施形態やその変形は,発明の範囲や要旨に含まれるとともに,特許請求の範囲に記載された発明とその均等の範囲に含まれる。"