半導体チップの最上層配線により形成され、内部回路に接続された電源V配線又はグランドG配線をなすV/G配線と、前記内部回路が形成されない周辺領域に形成され、前記V/G配線に接続された周辺電極パッドとを備え、前記周辺電極パッド内又は前記V/G配線において前記周辺電極パッドに相対的に近い位置にある第1の再配線接続部と、前記V/G配線において前記周辺電極パッドから相対的に遠い位置にあり、後記再配線の形成前における電位が前記第1の再配線接続部よりも小さい第2の再配線接続部とが、再配線により接続された半導体チップであって、前記第2の再配線接続部、前記V/G配線上の前記第2の再配線接続部の近傍で前記再配線の形成前における電位が前記第1の再配線接続部よりも小さい部分、又は、前記V/G配線から前記第2の再配線接続部の近傍に引き出され、前記再配線の形成前における電位が前記第1の再配線接続部よりも小さい導電部に、前記再配線の形成前にウエハテスト用プローブが接触される検査部を備えた半導体チップ。前記再配線の形成前における前記第1の再配線接続部の電位が前記周辺電極パッドと同電位であり、前記再配線の形成前における前記検査部の電位が前記第2の再配線接続部と同電位である請求項1に記載の半導体チップ。前記第1の再配線接続部と前記第2の再配線接続部との間のインピーダンスは、前記再配線の形成前に対して前記再配線の形成後が1/2以下である請求項1又は2に記載の半導体チップ。前記周辺電極パッドにプローブ跡が形成されず、前記検査部にプローブ跡が形成された請求項1~3のいずれかに記載の半導体チップ。前記検査部は電極パッドである請求項1~4のいずれかに記載の半導体チップ。前記検査部は前記V/G配線の一部又は前記V/G配線から引き出された前記導電部である請求項1~4のいずれかに記載の半導体チップ。請求項1~6のいずれかに記載の半導体チップの製造方法であって、前記V/G配線を含む前記最上層配線と前記周辺電極パッドと前記検査部ただし、前記検査部は前記V/G配線に含まれる場合があるを形成する工程1と、前記周辺電極パッドと前記検査部のうち少なくとも前記検査部にプローブを接触させて、前記半導体チップの動作を検査する工程2と、前記再配線を形成する工程3とを順次有する半導体チップの製造方法。工程2において、前記周辺電極パッドと前記検査部のうち前記検査部にのみプローブを接触させて、前記半導体チップの動作を検査する請求項7に記載の半導体チップの製造方法。請求項1~6のいずれかに記載の半導体チップがパッケージ基板に実装された半導体パッケージ。前記検査部と前記パッケージ基板とが導電接続された請求項9に記載の半導体パッケージ。前記検査部と前記パッケージ基板とが導電接続されない請求項9に記載の半導体パッケージ。半導体チップにおいて、V/G配線の持つインピーダンスによっては、周辺電極パッド230から供給された電位が、V/G配線220の周辺電極パッド230から離れた部分220Dで顕著に降下する電位ドロップIRドロップが起こる場合がある。上記の電位ドロップを低減するために、図7A及び図7Bに示すように、周辺電極パッド230とV/G配線220の電位ドロップが大きい部分との間を再配線260でブリッジ状に接続して、周辺電極パッド230と電位ドロップが大きい部分とを同電位とする構造が採用されることがある。図中、符号261は周辺電極パッド230における再配線接続部であり、符号262はV/G配線220における再配線接続部である。図7A及び図7Bに示す再配線構造では、V/G配線220を含む最上層配線と周辺電極パッド230とが形成された後、再配線260が形成される前に、上記のウエハテストがなされることが多い。これは、再配線260形成の製造ラインあるいは製造工場が、それより前工程のものと異なるなどの理由による。しかしながら、再配線260形成後には周辺電極パッド230と同電位となるはずのV/G配線220の再配線接続部262において、再配線260の形成前のウエハテストでは電位ドロップが生じ、このことに起因して、最終製品形態でのファイナルテストFTでは良品である半導体チップが再配線260形成前のウエハテストで不良判定される場合が起こり得る。つまり、再配線260の形成前と形成後では、V/G配線220のインピーダンスが変化するため、再配線260形成前のウエハテストでは良品/不良品判定が正確に行われない。特許文献1には、プローブ試験における電源インピーダンスを低減するために、最終製品においても使用される第1の電源パッドに加えて、プローブ試験時のみに使用される第2の電源パッドを設けた構成が開示されている特許文献1の請求項1、図2、図3。特許文献1には、プローブ試験時には、複数のプルーブが、電源と第1及び第2の電源パッドとの間に並列に接続される。これによって、プローブの抵抗と、プローブと電源パッドとの接触抵抗との和として得られるプローブの直流抵抗が並列に接続されることになり、結果的に直流抵抗が減少する。また、複数のプローブが密集して配置されるために、自己インダクタンスが低減する。この結果、プローブ試験における電源インピーダンスが低減する。と記載されている特許文献1の段落0031。特許文献1には、図7A及び図7Bに示した再配線構造について記載がない。そのため、特許文献1には、再配線の形成前と形成後におけるV/G配線のインピーダンス変化によってウエハテストの判定が正確に行われないという課題及びその解決手段について記載がない。本発明の半導体チップは、半導体チップの最上層配線により形成され、内部回路に接続された電源V配線又はグランドG配線をなすV/G配線と、前記内部回路が形成されない周辺領域に形成され、前記V/G配線に接続された周辺電極パッドとを備え、前記周辺電極パッド内又は前記V/G配線において前記周辺電極パッドに相対的に近い位置にある第1の再配線接続部と、前記V/G配線において前記周辺電極パッドから相対的に遠い位置にあり、後記再配線の形成前における電位が前記第1の再配線接続部よりも小さい第2の再配線接続部とが、再配線により接続された半導体チップであって、前記第2の再配線接続部、前記V/G配線上の前記第2の再配線接続部の近傍で前記再配線の形成前における電位が前記第1の再配線接続部よりも小さい部分、又は、前記V/G配線から前記第2の再配線接続部の近傍に引き出され、前記再配線の形成前における電位が前記第1の再配線接続部よりも小さい導電部に、前記再配線の形成前にウエハテスト用プローブが接触される検査部を備えたものである。本発明の半導体チップの製造方法は、前記V/G配線を含む前記最上層配線と前記周辺電極パッドと前記検査部ただし、前記検査部は前記V/G配線に含まれる場合があるを形成する工程1と、前記周辺電極パッドと前記検査部のうち少なくとも前記検査部にプローブを接触させて、前記半導体チップの動作を検査する工程2と、前記再配線を形成する工程3とを順次有するものである。本発明の半導体チップにおいては、再配線形成前において電位ドロップが起こり、再配線形成後には周辺電極パッドと同電位となる第2の再配線接続部又はその近傍に、再配線形成前のウエハテスト用の検査部を設けている。かかる構成では、再配線形成前におけるV/G配線の電位ドロップの影響が低減され、再配線形成後の条件又はそれに近い条件で、再配線形成前のウエハテストを実施することができる。したがって、再配線形成前のウエハテストにおける良品/不良品の判定精度が向上し、再配線形成前のウエハテストを適正に行うことができる。本発明によれば、V/G配線の電位ドロップを低減するための再配線構造を有する半導体チップであって、再配線形成前のウエハテストを適切に実施することが可能な半導体チップ、及びその製造方法を提供することができる。図面を参照して、本発明に係る一実施形態の半導体チップの構成とその製造方法、及びこの半導体チップを用いた半導体パッケージの構成について説明する。図1Aは再配線形成前の本実施形態の半導体チップの要部断面図である。図1Bは再配線形成後の本実施形態の半導体チップの要部断面図である。図1Cは図1Bの半導体チップを用いた半導体パッケージの要部断面図である。図1A及び図1Bにおいて、図中の電極パッド等の段差は一例であり、この段差は下層構造に依存するものである。また、周辺電源パッド30とV/G配線20との間には通常IO素子が接続されるが記載を省略している。図2Aは図1Aの半導体チップの要部平面図であるウエハテスト時。図2Bは、周辺電極パッドに外部接続端子を形成した図1Bの半導体チップの要部平面図であるファイナルテスト時。図3A~図3B、図4A~図4C、及び図5は、設計変更例を示す図である。各図は模式図であり、適宜実際のものとは異ならせて簡略化してある。図中、符号1Aは再配線形成前の半導体チップであり、符号1は再配線形成後の半導体チップである。符号Wはウエハ及び下層配線、符号10は絶縁膜、符号20はV/G配線、符号30は周辺電極パッド、符号50は絶縁膜、符号60は再配線、符号70は保護膜、符号110はパッケージ基板である。符号Pは検査用のプローブである。平面図における符号Eは、半導体チップの端縁を示している。図2A、図2B、及び図4Aにおいて、周辺電極パッド30及び検査用電極パッド81検査部80を示す2重四角のうち外側の四角は電極パッドの輪郭を示し、内側の四角は電極パッドの上層にある絶縁膜50の開口部を示している。図4Bにおいて、検査部82を示す四角はその上層にある絶縁膜50の開口部でもって示してある。図1B等に示すように、本実施形態の半導体チップ1は、半導体チップ1の最上層配線により形成され、内部回路に接続された電源V配線又はグランドG配線をなす複数のV/G配線20と、内部回路が形成されない周辺領域に形成され、V/G配線20に接続された複数の周辺電極パッド30とを備えたLSILargeScaleintegrationチップである。最上層配線及び周辺電極パッド30の上層にある絶縁膜50と、半導体チップ1の最表面にある保護膜70には、周辺電極パッド30の直上部分にそれぞれ開口部51、開口部71が形成されている。背景技術の項において説明したように、半導体チップにおいて、V/G配線の持つインピーダンスによっては、周辺電極パッドから供給された電位が、V/G配線の周辺電極パッドから離れた部分で顕著に降下する電位ドロップIRドロップが起こる場合がある。本実施形態では、上記の電位ドロップを低減するために、周辺電極パッド30内又はV/G配線20において周辺電極パッド30に相対的に近い位置にある第1の再配線接続部61と、V/G配線20において周辺電極パッド30から相対的に遠い位置にあり、再配線60形成前における電位が第1の再配線接続部61よりも小さい第2の再配線接続部62とが、再配線60によりブリッジ状に接続されている。図1A及び図1Bに示す例では、再配線60の形成前に対して形成後には、絶縁膜50の開口部51は拡大されている。そして、この開口部51の拡大領域に第1の再配線接続部61が設けられており、第1の再配線接続部61は周辺電極パッド30内に形成されている。かかる構成では、周辺電極パッド30と第1の再配線接続部61との位置が一致しているので、必然的に、再配線60形成前における第1の再配線接続部61の電位は周辺電極パッド30と同電位となる。図5に示すように、第1の再配線接続部61はV/G配線20において周辺電極パッド30に相対的に近い位置に設けることもできる。この場合、再配線60形成前における第1の再配線接続部61の電位は周辺電極パッド30の電位と多少異なってもよく、同電位であることがより好ましい。第2の再配線接続部62は再配線60の形成前に電位ドロップが顕著に起こる領域内にあり、再配線60形成後にV/G配線20の電位ドロップが充分に低減される領域内にある。再配線60形成前においてV/G配線20の電位ドロップが大きい部分は、内部回路が密集した部分、あるいは高速信号が伝送される部分などであり、通常半導体チップの内部回路が形成された中央部である。図1C及び図3Aにおいて、半導体チップ1、3において再配線60形成前においてV/G配線20の電位ドロップが大きい領域を符号1C、符号3Cでもって模式的に示してある。再配線60形成前においてV/G配線20の電位ドロップが大きい部分はシミュレーションによって特定可能である。V/G配線20における再配線形成前に対する再配線形成後の電位ドロップの低減レベルは、第1の再配線接続部61と第2の再配線接続部62との間のインピーダンスでもって表すことができる。具体的には、第1の再配線接続部61と第2の再配線接続部62との間のインピーダンスは、再配線60の形成前に対して形成後が1/2以下であることが好ましく、1/5以下であることがより好ましく、1/10以下であることが特に好ましい。本実施形態において、第2の再配線接続部62、V/G配線20上の第2の再配線接続部62の近傍で再配線60形成前における電位が第1の再配線接続部61よりも小さい部分、又は、V/G配線20から第2の再配線接続部62の近傍に引き出され、再配線60形成前における電位が第1の再配線接続部61よりも小さい導電部に、再配線60の形成前に検査用のプローブが接触される検査部80が設けられている。図1Bに示す例では、検査部80として検査用電極パッド81が設けられている。絶縁膜50において検査用電極パッド81の直上部分には開口部52が形成され、図1Aに示すように、少なくとも再配線60形成前において検査用電極パッド81の表面は露出する。図1A及び図1Bに示す例では、再配線60の形成前に対して形成後には、絶縁膜50の開口部52は拡大されている。そして、開口部52の拡大領域に第2の再配線接続部62が設けられており、第2の再配線接続部61は検査用電極パッド81内に形成されている。かかる構成では、第2の再配線接続部61と検査用電極パッド81との位置が一致しているので、必然的に、再配線60形成前における検査用電極パッド81検査部80の電位は第2の再配線接続部61と同電位となる。検査用電極パッド81検査部80は第2の再配線接続部61の近傍に設けることもできる。この場合、再配線60形成前における検査用電極パッド81検査部80の電位は第2の再配線接続部61の電位と多少異なってもよく、同電位であることがより好ましい。検査用電極パッド81は、パッケージ基板に接続され、最終製品において電極パッドとして使用されてもよいし、単に検査用としてパッケージ基板に接続されないものであってもよい。図1Bに示す例では、検査用電極パッド81は、単に検査用としてパッケージ基板に接続されない電極パッドである。したがって、保護膜70において検査用電極パッド81の直上部分には開口部が形成されていない。図1Cに示す半導体パッケージ2は、半導体チップ1の周辺電極パッド30とパッケージ基板110とがバンプあるいはピラー等の外部接続端子111を介して接続され、封止樹脂120で封止されたものである。パッケージ基板110の裏面にはBGAボール等の外部接続端子112が形成されている。この例では、検査用電極パッド81にはバンプあるいはピラー等の外部接続端子111が形成されず、パッケージ基板110には検査用電極パッド81用のランドはなく、検査用電極パッド81とパッケージ基板110とは接続されていない。図1CではフリップチップFC実装の例について図示してあり、半導体チップ1のパッケージ基板110への実装態様は任意である。図3Aに示す半導体チップ3は、検査用電極パッド81が、パッケージ基板110に接続され、最終製品において電極パッドとして使用されるものである。この半導体チップ3では、保護膜70において検査用電極パッド81の直上部分には開口部72が形成されている。図3Bに示すように、半導体チップ3を用いた半導体パッケージ4では、検査用電極パッド81にバンプあるいはピラー等の外部接続端子111が形成され、パッケージ基板110には検査用電極パッド81用のランドがあり、検査用電極パッド81とパッケージ基板110とが接続されている。検査用電極パッド81とパッケージ基板110とを接続する場合、LSI動作が安定するなどの効果が得られる。これは、パッケージ基板のレイアウト自由度が増すことにより、パッケージの外部VG端子とLSI内部のV/G配線の接続距離を短縮できたり、パッケージの外部VG端子とLSI内部のV/G配線を接続し易くなるなど、両者間のインピーダンスが引く抑えられることによるものである。検査用電極パッド81のサイズは特に制限なく、図2Aに示すように周辺電極パッド30と略同一サイズでもよいし、周辺電極パッド30より小さいサイズでもよい。図4Bに示すように、検査部80は、V/G配線20の一部82により構成してもよい。図4Bでは、第2の再配線接続部62の近傍に検査部80を設けた場合について図示してあるが、検査部80と第2の再配線接続部62との位置は一致していてもよい。図4Cに示すように、検査部80は、第2の再配線接続部62の近傍に形成され、V/G配線20から引き出された導電部83であってもよい。図4B及び図4Cに示す構成では、検査部80の専有面積を小さくして、検査部80の形成による半導体チップ1の集積度低下を抑制できる。いずれの例においても、検査部80の上層にある絶縁膜50の開口部52の開口領域が、プローブPが接触可能な領域であり、有効検査領域である。次に、本実施形態の半導体チップ1の製造方法について説明する。<工程1>下層配線が形成されたウエハWに、公知方法によりV/G配線20を含む最上層配線と周辺電極パッド30と検査用電極パッド81とを形成する。その上に、公知方法により絶縁膜50を形成し、絶縁膜50において周辺電極パッド30と検査用電極パッド81の直上部分に開口部51、52を形成する。<工程2>次に、図2Aに示すように、周辺電極パッド30と検査用電極パッド81のうち少なくとも検査用電極パッド81に検査用のプローブPを接触させて内部回路に電源を供給し、信号パッド図示略からの信号を検出することで、半導体チップ1の動作を検査するウエハテストWTを実施する。検査用電極パッドを設けない図7A及び図7Bに示した従来構造において、周辺電極パッドにプローブを接触させて再配線形成前のウエハテストを行う場合、ウエハテスト時の第2の再配線接続部の電位は、再配線形成後のものよりも顕著に小さく、最終製品の条件でウエハテストを行うことができない場合がある。本実施形態では、再配線60形成後に第1の再配線接続部61と第2の再配線接続部62とは同電位となるので、再配線60形成後に第1の再配線接続部61のある周辺電極パッド30と第2の再配線接続部62のある検査用電極パッド81の電位は同電位となる。再配線60形成前において検査用電極パッド81にプローブPを接触させることで、再配線60形成前の検査用電極パッド81の電位を再配線60形成後の周辺電極パッド30及び検査用電極パッド81の電位に一致させることができ、最終製品の条件でウエハテストを行うことができる。したがって、ウエハテストにおける良品/不良品の判定が適正なものとなる。第2の再配線接続部62の位置は、再配線60形成前においてV/G配線20の電位ドロップが大きい位置であることが好ましい。繰り返しとなるが、再配線60形成前においてV/G配線20の電位ドロップが大きい部分は、内部回路が密集した部分、あるいは高速信号が伝送される部分などであり、通常半導体チップの内部回路が形成された領域の中央部である図1Cの符号1C、図3Aの符号3Cで示す領域を参照。再配線60形成前においてV/G配線20の電位ドロップが大きい部分はシミュレーションによって特定可能である。再配線60形成前における第1の再配線接続部61の電位が周辺電極パッド30と同電位であり、再配線60形成前における検査用電極パッド81の電位が第2の再配線接続部62と同電位であることが特に好ましく、このような位置に第1の再配線接続部61と検査用電極パッド81検査部80を設けることが特に好ましい。ただし、再配線60形成前における第1の再配線接続部61の電位と周辺電極パッド30との電位が多少異なり、再配線60形成前における検査用電極パッド81の電位と第2の再配線接続部62とが多少異なっても構わない。かかる構成でも、再配線60形成前のウエハテストの条件をファイナルテストの条件に近付けることができ、良品/不良品の判定精度が向上する。本実施形態では、検査用電極パッド81にのみプローブPを接触させて、半導体チップ1の動作を検査することができる。この場合、周辺電極パッド30にプローブ跡が形成されず、検査用電極パッド81にのみプローブ跡が形成される。プロービングによって、パッケージ基板110に接続される周辺電極パッド30の表面に傷等が付くことがなく、好ましい。また、周辺電極パッド30のサイズを従来よりも小さくすることも可能である。<工程3>上記のウエハテストを実施した後、公知方法により再配線60及び保護膜70を形成し、保護膜70に開口部71、72を形成することで、半導体チップ1が製造される。<ファイナルテスト>以上のようにして製造された半導体チップ1は公知方法によりパッケージ基板110に実装されて、半導体パッケージ2が製造される。製造された半導体パッケージ2を検査ソケットに入れ、パッケージ基板110の外部接続端子112と検査ソケットの端子とを接続して、ファイナルテストFTが行われる。ファイナルテスト時の半導体チップ1の要部平面図を図2Bに示しておく。半導体チップ及び最終半導体製品における一般的な検査のフローチャートについては、背景技術の項で挙げた特許文献1の図1を参照されたい。ここで、背景技術の項で挙げた特許文献1と本発明との主な差異について説明する。特許文献1には、V/G配線の電位ドロップを低減する再配線構造について記載がない。特許文献1において、第1の実施の形態では、第2の電源パッド104、105は内部回路が形成されない周辺領域のやや内側に形成されており特許文献1の図3、第2の実施の形態では、第2の電源パッド104、105はスクライブ領域に形成されている特許文献1の図7。特許文献1において、第2の電源パッド104、105の形成位置は任意とされており特許文献1の段落0042、チップ中央部等の電位ドロップの大きい部分に第2の電源パッドを形成することについて記載がない。特許文献1の構成では、その図2、図3、及び図6等に示されるように、第1の電源パッドと第2の電源パッドに対して同時にプローブを接触させて、ウエハテストを行うことが必須とされている。本実施形態では、プローブを接触させるのは検査部80のみでも構わない。なお、本発明における再配線は半導体チップの完成前にV/G配線の電位ドロップを低減するために設けられるものであり、WLPウェハレベルパッケージあるいはMCMマルチチップモジュール等における半導体チップの完成後に組立パッドとBGAボール等を接続する再配線とは異なるものである。以上説明したように、本実施形態によれば、V/G配線20の電位ドロップを低減するための再配線構造を有する半導体チップであって、再配線60形成前のウエハテストを適切に実施することが可能な半導体チップ1、3、及びその製造方法を提供することができる。設計変更本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。