"第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする固体撮像装置。前記駆動回路は、垂直走査回路であることを特徴とする請求項1に記載の固体撮像装置。前記垂直走査回路は、全ての前記画素を駆動するのに必要な数だけ垂直方向に配列された単位回路を含み、前記垂直走査回路を複数の垂直回路ブロックに分割して配置することを特徴とする請求項2に記載の固体撮像装置。前記分割して配置された垂直回路ブロック同士は、水平および垂直方向の少なくとも一方向にずらして配置されていることを特徴とする請求項3に記載の固体撮像装置。前記分割して配置された垂直回路ブロック同士は、互いに重ならないようにずらして配置されていることを特徴とする請求項3に記載の固体撮像装置。前記分割して配置された垂直回路ブロック同士は、水平方向から見て一部が重なる位置関係になるように配置されていることを特徴とする請求項3に記載の固体撮像装置。前記複数の垂直回路ブロックは、前記重複領域に含まれるよう配置されていることを特徴とする請求項4から請求項6のいずれか1項に記載の固体撮像装置。前記重複領域のうち前記垂直回路ブロックが配置されている以外の場所に、前記基板を貫通する基板貫通電極が設けられていることを特徴とする請求項7に記載の固体撮像装置。前記第1の基板から前記第nの基板の少なくとも1つの基板に、当該基板を貫通する基板貫通電極が設けられていることを特徴とする請求項1に記載の固体撮像装置。前記第1の基板から前記第nの基板が順に段積みされており、前記第nの基板の裏面に外部と信号をやり取りする電極部が設けられていることを特徴とする請求項9に記載の固体撮像装置。前記基板貫通電極は、前記第nの基板の裏面に設けられた前記電極部と接続されていることを特徴とする請求項10に記載の固体撮像装置。前記第1の基板の光が入射される側の面に、ガラス基板が貼り合わされていることを特徴とする請求項1に記載の固体撮像装置。前記第2の基板に前記駆動回路が設けられ前記第3の基板から前記第nの基板に読み出し回路が設けられていることを特徴とする請求項1に記載の固体撮像装置。前記他の基板が備える前記駆動回路は、前記接続部を介して入力される、前記第mの基板が備える前記光電変換素子が発生した信号を蓄積する信号蓄積部を有することを特徴とする請求項1に記載の固体撮像装置。前記他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記読出し回路は、前記信号蓄積部が蓄積した前記信号を読み出すことを特徴とする請求項14に記載の固体撮像装置。前記他の基板の領域のうち、前記画素領域と垂直方向に重なる前記重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする請求項15に記載の固体撮像装置。第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする固体撮像装置。前記読出し回路は、水平走査回路であることを特徴とする請求項17に記載の固体撮像装置。前記水平走査回路は、全ての前記画素が出力する信号を読み出すのに必要な数だけ水平方向に配列された単位回路を含み、前記水平走査回路を複数の水平回路ブロックに分割して配置することを特徴とする請求項18に記載の固体撮像装置。前記分割して配置された水平垂直回路ブロック同士は、水平および垂直方向の少なくとも一方向にずらして配置されていることを特徴とする請求項19に記載の固体撮像装置。前記分割して配置された水平回路ブロック同士は、互いに重ならないようにずらして配置されていることを特徴とする請求項19に記載の固体撮像装置。前記分割して配置された水平回路ブロック同士は、垂直方向から見て一部が重なる位置関係になるように配置されていることを特徴とする請求項19に記載の固体撮像装置。前記複数の水平回路ブロックは、前記重複領域に含まれるよう配置されていることを特徴とする請求項20から請求項22のいずれか1項に記載の固体撮像装置。前記重複領域のうち前記水平回路ブロックが配置されている以外の場所に、前記基板を貫通する基板貫通電極が設けられていることを特徴とする請求項23に記載の固体撮像装置。前記第1の基板から前記第nの基板の少なくとも1つの基板に、当該基板を貫通する基板貫通電極が設けられていることを特徴とする請求項17に記載の固体撮像装置。前記第1の基板から前記第nの基板が順に段積みされており、前記第nの基板の裏面に外部と信号をやり取りする電極部が設けられていることを特徴とする請求項25に記載の固体撮像装置。前記基板貫通電極は、前記第nの基板の裏面に設けられた前記電極部と接続されていることを特徴とする請求項26に記載の固体撮像装置。前記第1の基板の光が入射される側の面に、ガラス基板が貼り合わされていることを特徴とする請求項17に記載の固体撮像装置。前記第2の基板に前記読出し回路が設けられ前記第3の基板から前記第nの基板に駆動回路が設けられていることを特徴とする請求項17に記載の固体撮像装置。前記他の基板が備える前記読出し回路は、前記第mの基板が備える前記光電変換素子が発生した信号を蓄積する信号蓄積部から当該信号を読み出すことを特徴とする請求項17に記載の固体撮像装置。前記他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記駆動回路は、前記信号蓄積部を備えることを特徴とする請求項30に記載の固体撮像装置。前記他の基板の領域のうち、前記画素領域と垂直方向に重なる前記重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする請求項31に記載の固体撮像装置。第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする撮像装置。第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする撮像装置。内視鏡や携帯電話のように機器の小型化が求められる装置においては、固体撮像素子のチップ面積平面積、チップサイズが小さい事が求められる。しかしながら、従来のMOS型固体撮像素子では、光が入射する面から垂直に見た時、画素領域の周辺に駆動回路や読み出し回路などの制御回路が設けられている。従って、MOS型固体撮像素子において、チップ面積に対する画素領域の占める面積比率を100に近づけることができないという問題がある。本発明は、上述した課題に鑑みてなされたものであって、MOS型固体撮像素子において、チップ面積に対して画素領域の占める面積比率をより高めることを目的とする。本発明の一態様に係る固体撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする。本発明の他の態様に係る固体撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする。本発明の他の態様に係る撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする。本発明の他の態様に係る撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする。第1の実施形態以下、図面を参照し、本発明の第1の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。図1は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示す撮像装置は、レンズ1と、固体撮像装置2と、画像処理部3と、表示部4と、駆動制御部6と、レンズ制御部7と、カメラ制御部8と、カメラ操作部9とを備えている。図1にはメモリカード5も示されているが、このメモリカード5を撮像装置に対して着脱可能に構成することによって、メモリカード5は撮像装置に固有の構成でなくても構わない。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。レンズ1は、固体撮像装置2の撮像面に被写体の光学像を結像するための撮影レンズである。固体撮像装置2は、複数の画素セルを備え、レンズ1によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部3は、固体撮像装置2から出力される画像信号に種々のデジタル的な画像処理を施す。表示部4は、画像処理部3により表示用に画像処理された画像信号に基づき画像を表示する。この表示部4は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画ライブビュー表示を行うことができるようになっている。駆動制御部6は、カメラ制御部8からの指示に基づいて固体撮像装置2の動作を制御する。なお、駆動制御部6は、固体撮像装置2内に設けてもよい。レンズ制御部7は、カメラ制御部8からの指示に基づいて、レンズ1の絞りや焦点位置を制御する。カメラ制御部8は、撮像装置全体を制御する。カメラ制御部8の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部8は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部9は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部8へ出力する。カメラ操作部9の具体例として、撮像装置の電源をオンオフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード5は、画像処理部3により記録用に処理された画像信号を保存するための記録媒体である。図2は、固体撮像装置2の構成を示したブロック図である。図示する例では、固体撮像装置2は、複数の画素201と、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とを有する。本実施形態における固体撮像装置2は、第1の基板10と第2の基板11との2枚の基板により構成されている。第1の基板10と第2の基板11とは段積みスタックされており、第1の基板10と第2の基板11との間は接続部によって電気的に接続されている。画素201は第1の基板10に配置されている。第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とは第2の基板11に配置されている。なお、図示する各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。画素201は、光電変換素子とメモリとを有する。また、画素201が出力する画素信号は、固体撮像装置2が画像を撮像する際にデジタル信号を抽出する単位区画の信号である。図示する例では、6行×8列の48個の画素201が配列されているが、画素201の配列は一例であり、行数および列数は1以上であればよい。また、図示する例では、それぞれの画素201が行列状に配列されている様子を模式的に示した図であり、それぞれの画素201が分離して配置されているわけではない。また、本実施形態では、固体撮像装置2が有する全画素201からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置2が有する全画素201からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素201を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素常時遮光されている画素を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。第一垂直走査回路160は、行制御線150を介して、1行目から3行目の画素201と接続されている。第二垂直走査回路161は、行制御線150を介して、4行目から6行目の画素201と接続されている。第一垂直走査回路160と第二垂直走査回路161とは、例えばシフトレジスタで構成されており、画素201を駆動制御し、画素201が出力する信号である画素信号を垂直信号線140に出力させる。この駆動制御には、画素201のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、第一垂直走査回路160と第二垂直走査回路161とは、画素201毎に設けられている行制御線150を介してそれぞれの画素201へ制御信号制御パルスを出力し、画素201を行毎に独立して制御する。なお、図示する例では、第一垂直走査回路160は、行制御線150を介して、1行目から3行目の画素201と接続されており、第二垂直走査回路161は、行制御線150を介して、4行目から6行目の画素201と接続されているが、これに限らない。例えば、第一垂直走査回路160は、行制御線150を介して、1行目からm行目mは1から5の整数の画素201と接続され、第二垂直走査回路161は、行制御線150を介して、m1行目から6行目の画素201と接続されるようにしてもよい。第一列処理回路180は、垂直信号線140を介して、1列目から4列目の画素201と接続されている。第二列処理回路181は、垂直信号線140を介して、5行目から8行目の画素201と接続されている。第一列処理回路180と第二列処理回路181とは、垂直信号線140を介して入力される、画素201から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。なお、図示する例では、第一列処理回路180は、垂直信号線140を介して、1列目から4列目の画素201と接続されており、第二列処理回路181は、垂直信号線140を介して、5列目から8列目の画素201と接続されているが、これに限らない。例えば、第一列処理回路180は、垂直信号線140を介して、1列目からn列目nは1から7の整数の画素201と接続され、第二列処理回路181は、垂直信号線140を介して、n1列目から8列目の画素201と接続されるようにしてもよい。第一水平走査回路170は、例えばシフトレジスタで構成されており、画素信号を読み出す画素201の列を選択して、選択した画素201の列に係る第一列処理回路180を順次選択し、第一列処理回路180から画素信号を順次出力アンプ230に対して出力することにより画素信号を読み出す。第二水平走査回路171は、例えばシフトレジスタで構成されており、画素信号を読み出す画素201の列を選択して、選択した画素201の列に係る第二列処理回路181を順次選択し、第二列処理回路181から画素信号を順次出力アンプ231に対して出力することにより画素信号を読み出す。垂直信号線電流源210は、垂直信号線140に電流を供給する。出力アンプ230は、第一水平走査回路170から入力された画素信号に対して信号処理を行い、パッド101を介して外部へ画素信号を出力する。出力アンプ231は、第二水平走査回路171から入力された画素信号に対して信号処理を行い、パッド101を介して外部へ画素信号を出力する。なお、図示する例では、第一垂直走査回路160と第二垂直走査回路161とから各画素201に接続されている行制御線150は1本で表現されているが、実際には複数本である。図3は、画素201の回路構成を示している。画素201は、光電変換素子301と、転送トランジスタ302と、FDフローティングディフュージョン303と、FDリセットトランジスタ304と、増幅トランジスタ305と、選択トランジスタ306とを有する。図3に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。光電変換素子301の一端は接地されている。転送トランジスタ302のドレイン端子は光電変換素子301の他端に接続されている。転送トランジスタ302のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、転送パルスφTXが供給される。FD303の一端は転送トランジスタ302のソース端子に接続されており、FD303の他端は接地されている。FDリセットトランジスタ304のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ304のソース端子は転送トランジスタ302のソース端子に接続されている。FDリセットトランジスタ304のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、FDリセットパルスφRSTが供給される。増幅トランジスタ305のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタ305の入力部であるゲート端子は転送トランジスタ302のソース端子に接続されている。選択トランジスタ306のドレイン端子は増幅トランジスタ305のソース端子に接続されており、選択トランジスタ306のソース端子は垂直信号線140に接続されている。選択トランジスタ306のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、選択パルスφSELが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。光電変換素子301は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を保持蓄積する。転送トランジスタ302は、光電変換素子301に蓄積された信号電荷をFD303に転送するトランジスタである。転送トランジスタ302のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からの転送パルスφTXによって制御される。FD503は、光電変換素子301から転送された信号電荷を一時的に保持蓄積する容量である。FDリセットトランジスタ304は、FD303をリセットするトランジスタである。FDリセットトランジスタ304のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からのFDリセットパルスφRSTによって制御される。FDリセットトランジスタ304と転送トランジスタ302を同時にオンにすることによって、光電変換素子301をリセットすることも可能である。FD303/光電変換素子301のリセットは、FD303/光電変換素子301に蓄積されている電荷量を制御してFD303/光電変換素子301の状態電位を基準状態基準電位、リセットレベルに設定することである。増幅トランジスタ305は、ゲート端子に入力される、FD303に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。選択トランジスタ306は、画素201を選択し、増幅トランジスタ305の出力を垂直信号線140に伝えるトランジスタである。選択トランジスタ306のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からの選択パルスφSELによって制御される。次に、固体撮像装置2の動作について説明する。光電変換素子301が光電変換により生成して蓄積した信号電荷は、転送トランジスタ302のゲート電極に転送パルスφTXが印加されることによって、FD303に読み出される。FD303に信号電荷が読み出されることによりFD303の電位が変化し、その電位変化に応じた信号電圧が増幅トランジスタ305のゲート電極に印加される。そして、増幅トランジスタ305により増幅された信号電圧が、画素信号として垂直信号線140に出力される。垂直信号線140に出力された画素信号は、図2に示したとおり、第一列処理回路180または第二列処理回路181と、第一水平走査回路170または第二水平走査回路171とをそれぞれ介して、出力アンプ230,231に入力される。出力アンプ230,231は、入力された画素信号を増幅して出力する。なお、第一垂直走査回路160と第二垂直走査回路161とは、図示せぬ信号線により同期されており、画素アレイ130に含まれる画素201の1行目からn行目内で行選択信号φSELが複数の行で同時にHiとならないように制御信号のタイミングを制御する。図4は、固体撮像装置2の断面図である。図示する例では、固体撮像装置2は、第1の基板10と、第2の基板11と、接続部12と、パッド101とを備えている。第1の基板10と第2の基板11とは段積みされている。第1の基板10の2つの主面側面よりも相対的に表面積が大きい表面のうち、第2の基板とは反対側の主面には光Lが照射される。また、第1の基板10と第2の基板11との間には接続部12が構成されており、第1の基板10と第2の基板11とは接続部12によって電気的に接続されている。接続部12は、例えばマイクロバンプを用いた基板間の接合部や、直接接合法によって基板間を接続された接合部である。また、第1の基板10と第2の基板11との間、かつ第1の基板10と第2の基板11との周辺部にはパッド101が構成されている。第1の基板10と第2の基板11とに構成される各回路は、外部と電気的に接続して信号の入出力を行う場合には、パッド101を介して行う。図5Aは、固体撮像装置2が備える第1の基板10の平面構造を示した平面図である。図5Bは固体撮像装置2が備える第2の基板11の平面構造を示した平面図である。なお、図示する第1の基板10と第2の基板11との長辺方向を水平方向とし、短辺方向を垂直方向とする。また、第1の基板10および第2の基板11内の領域の位置を説明する際には、説明の便宜上、水平方向を右側および左側、垂直方法を上側および下側とする。図示する例では、第1の基板10の2つの主面のうち、光が照射される側の主面側に画素アレイ130が配置されている。画素アレイ130は、複数の画素201が2次元状に配置された画素の集団であり、垂直方向にa個aは整数の画素201、水平方向にb個bは整数の画素201が並んでいる。また、画素201画素アレイ130が配置されている領域を画素領域50とする。なお、ここで言う画素201とは、画像を取得する際にデジタル信号を抽出する単位区画であり、本実施形態の場合、1つの光電変換素子を含む回路集団が画素201にあたる。また、画素アレイ130は、垂直信号線140と行制御線150とを含む。垂直信号線140は接続部12を介して、第2の基板11に構成されている第一列処理回路180と第二列処理回路181とに接続されている。行制御線150は接続部12を介して、第2の基板11に構成されている第一垂直走査回路160と第二垂直走査回路161とに接続されている。第2の基板11に構成されている第一垂直走査回路160は、行制御線150と接続部12とを介して、第1の基板10に構成されている画素アレイ130の1行目からx行目xは整数の画素201に接続されている。また、第2の基板11に構成されている第二垂直走査回路161は、行制御線150と接続部12とを介して、第1の基板10に構成されている画素アレイ130のx1行目からa行目aはxよりも大きい整数の画素201に接続されている。図示する例では、第一垂直走査回路160は、第2の基板11内の領域の右上側の領域に構成されており、第二垂直走査回路161は、第2の基板11内の領域の左下側の領域に構成されている。第2の基板11に構成されている第一列処理回路180は、垂直信号線140と接続部12とを介して、第1の基板10に構成されている画素アレイ130の1列目からy列目yは整数の画素に接続されている。また、第2の基板11に構成されている第二列処理回路181は、垂直信号線140と接続部12とを介して、第1の基板10に構成されている画素アレイ130のy1列目からb列目bはyよりも大きい整数の画素に接続されている。図示する例では、第一列処理回路180は、第2の基板11の領域のうち、第一垂直走査回路160の左側かつ第二垂直走査回路161の上側の領域に構成されており、第二列処理回路181は第一垂直走査回路160の下側かつ第二垂直走査回路161の右側の領域に構成されている。第2の基板11に構成されている第一水平走査回路170は、第一列処理回路180に接続されている。図示する例では、第一水平走査回路170は、第2の基板11の領域のうち、第一列処理回路180の上側の領域に構成されている。また、第2の基板11に構成されている第二水平走査回路171は、第二列処理回路181に接続されている。図示する例では、第二水平走査回路171は、第2の基板11の領域のうち、第二列処理回路181の下側の領域に構成されている。なお、第2の基板11の領域のうち、第1の基板10で画素201が構成されている画素領域50と垂直方向に重なる領域である重複領域51に、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181とが構成されている。また図示していないが、垂直信号線電流源210と、出力アンプ230,231とも第2の基板11の領域のうち、第1の基板10で画素201が構成されている画素領域50と垂直方向に重なる重複領域51に構成されている。第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181とは、パッド101を介して外部と信号のやり取りを行う。なお、ここで言う第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171とは、外部から入力された信号に対して、画素を駆動する為の信号を生成し、適正な駆動信号を画素又は列処理回路に入力する回路全般のことを示し、特定の回路を示すものではない。また、ここで言う第一列処理回路180と、第二列処理回路181とは、画素から出力された信号を適切に処理し、ノイズ除去や信号増幅などの機能を有する回路全般のことを示し、特定の回路を示すものではない。また、図示する例では、第一垂直走査回路160と第二水平走査回路171とに接続している接続部12は、それぞれ同じ列の画素アレイ130に接続されているが、これに限らず、異なる列の画素アレイ130に接続されていてもよい。また、第一列処理回路180と第二列処理回路181とに接続している接続部12は、それぞれ同じ行の画素アレイ130に接続されているが、これに限らず、異なる行の画素アレイ130に接続されていてもよい。上述したとおり、本実施形態によれば、第1の基板10と第2の基板11とは段積みされている。また、第1の基板10と第2の基板11とは接続部12によって電気的に接続されている。また、第1の基板10には画素201が構成されている。また、第2の基板11の領域のうち、第1の基板10で画素201が構成されている画素領域50と垂直方向に重なる重複領域51に、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とが構成されている。この構成により、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231との回路規模を削減することなく、すなわち機能を低下させることなく、固体撮像装置2のチップ面積チップの表面積、チップサイズに対する画素201の占有面積比率を大きくすることができる。また、本実施形態では、垂直走査回路を第一垂直走査回路160と第二垂直走査回路161とに分割し、列処理回路を第一列処理回路180と第二列処理回路181とに分割し、水平走査回路を第一水平走査回路170と第二水平走査回路171とに分割して構成している。この構成により、第2の基板11の領域のうち、第1の基板10で画素201が構成されている画素領域50と垂直方向に重なる重複領域51に、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とを全て構成することができる。また、配線の引き回しなどレイアウトの均一性が良くなり、回路特性のバラつきに起因するシェーディングの発生を抑制することができる。第2の実施形態次に、図面を参照し、本発明の第2の実施形態を説明する。本実施形態における固体撮像装置の構成と、第1の実施形態における固体撮像装置2とで異なる点は、本実施形態では、第2の基板11の主面のうち表側の面第1の基板10側の主面に貫通電極領域を設けた点と、第2の基板11の主面のうち裏側の面第1の基板10とは反対側の主面に裏面電極と突起電極とを設けた点と、第2の基板11の主面のうち表側の面と裏面電極とを電気的に接続する基板貫通電極を設けた点と、第1の基板10の2つの主面のうち、光が照射される側の主面第2の基板とは反対側の主面にマイクロレンズとガラス基板とを設けた点である。なお、その他の構成および動作は第1の実施形態と同様である。図6Aは、固体撮像装置22の断面図を示した断面図である。図6Bは固体撮像装置22が備える第2の基板11の平面構造を示した平面図である。なお、図6Bの左右方向を水平方向とし、上下方向を垂直方向とする。また、第2の基板11内の領域の位置を説明する際には、説明の便宜上、水平方向を右側および左側、垂直方法を上側および下側とする。図6Aは、固体撮像装置22のa-a ́の断面図を示している。図示するように、第1の基板10と第2の基板11との間には接続部12が設けられている。また、第1の基板10の2つの主面のうち、光が照射される側の主面第2の基板とは反対側の主面にマイクロレンズ400とガラス基板402とが設けられている。また、第2の基板11の主面のうち、第1の基板10側の主面のa-a ́部分には、第一列処理回路180と、第一垂直走査回路160と、貫通電極領域404が設けられている。また、第2の基板11の主面のうち、第1の基板10とは反対側の主面には、裏面電極401と突起電極403とが設けられている。また、貫通電極領域404と裏面電極401とを電気的に接続する基板貫通電極405が設けられている。図6Bは、固体撮像装置22が備える第2の基板11の平面構造を示した平面図である。図示するように、第2の基板11の主面のうち第1の基板10側の主面には、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、貫通電極領域404とが設けられている。図示する例では、第一垂直走査回路160は、第2の基板11の領域のうち右上側の領域に構成されている。また、第二垂直走査回路161は、第2の基板11の領域のうち左下側の領域に構成されている。また、第一列処理回路180は、第2の基板11の領域のうち左上側の領域に構成されている。また、第二列処理回路181は、第2の基板11の領域のうち右下側の領域に構成されている。また、第一水平走査回路170は、第2の基板11の領域のうち、第一列処理回路180の下側の領域に構成されている。また、第二水平走査回路171は、第2の基板11の領域のうち、第二列処理回路181の上側の領域に構成されている。また、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181とは、接続部12と接続している。貫通電極領域404は、第2の基板11の領域のうち、第一垂直走査回路160と第二水平走査回路171との間、第一垂直走査回路160と第一列処理回路180および第一水平走査回路170との間、第二垂直走査回路161と第一水平走査回路170との間、第二垂直走査回路161と第二列処理回路181および第二水平走査回路171との間の領域に構成されている。なお、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、貫通電極領域404との配置はこれに限らず、第2の基板11の領域内に収まればどのような配置でもよい。図7Aは、固体撮像装置22の断面図を示した断面図である。図7Bは固体撮像装置22が備える第2の基板11の平面構造を示した平面図である。図6ABに示した例と異なる点は、第2の基板11の領域内における第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、貫通電極領域404との配置である。図7Bに示す例では、図6Bに示した例と異なり、第一水平走査回路170と第二水平走査回路171とは、水平方向から見ると重なる領域に配置されている水平方向にオーバーラップしている。同様に、第一列処理回路180と第二列処理回路181とは、水平方向から見ると重なる領域に配置されている。このように、第一水平走査回路170と第二水平走査回路171とを水平方向にオーバーラップさせて配置してもよく、また、第一列処理回路180と第二列処理回路181とを水平方向にオーバーラップさせて配置してもよい。また、図示する例では、第一列処理回路180と第二列処理回路181とは、垂直方向から見ると重ならない領域に配置されているが、これに限らず、第一列処理回路180と第二列処理回路181を垂直方向にオーバーラップさせて配置してもよい。上述した通り、本実施形態によれば、外部と電気的に接続するために、第2の基板11に基板貫通電極405と、裏面電極401と、突起電極403とを構成している。従って、第1の実施形態の固体撮像装置2に構成されているようなパッド101を第1の基板10の主面に設ける必要がないため、固体撮像装置22のチップサイズチップの表面積に対する画素201の占有面積比率をより大きくすることができる。また、固体撮像装置22の製造段階で、第1の基板10の2つの主面のうち、光が照射される側の主面第2の基板とは反対側の主面にマイクロレンズとガラス基板とを貼り付け、その後ダイシングを行い、パッケージングを行うことで、安価かつ小型な固体撮像装置22を提供することができる。第3の実施形態次に、図面を参照し、本発明の第3の実施形態を説明する。本実施形態における固体撮像装置の構成と、第1の実施形態における固体撮像装置2とで異なる点は、本実施形態では、第1の基板10と、第2の基板11と、第3の基板13とを段積みした点と、各画素が第1の基板10と第2の基板11とに跨って配置されている点である。図8は、固体撮像装置32の構成を示したブロック図である。図示する例では、固体撮像装置32は、複数の画素500と、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とを有する。本実施形態における固体撮像装置32は、第1の基板10と、第2の基板11と、第3の基板13との3枚の基板により構成されている。第1の基板10と、第2の基板11と、第3の基板13とは段積みスタックされている。また、第1の基板10と第2の基板11との間は接続部によって電気的に接続されており、第2の基板11と第3の基板13との間は接続部によって電気的に接続されている。画素201は第1の基板10と第2の基板11とに跨って配置されている。第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とは第3の基板13に配置されている。なお、図示する各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。画素500は、光電変換素子とメモリとを有する。また、画素500が出力する画素信号は、固体撮像装置32が画像を撮像する際にデジタル信号を抽出する単位区画の信号である。図示する例では、6行×8列の48個の画素500が配列されているが、画素500の配列は一例であり、行数および列数は1以上であればよい。また、図示する例では、それぞれの画素500が行列状に配列されている様子を模式的に示した図であり、それぞれの画素500が分離して配置されているわけではない。また、本実施形態では、固体撮像装置32が有する全画素500からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置32が有する全画素500からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素500を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素常時遮光されている画素を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。なお、固体撮像装置32が有する第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とは、第1の実施形態の固体撮像装置2が有する各部と同様である。図9は、画素500の回路構成を示している。画素500は、光電変換素子501と、転送トランジスタ502と、FDフローティングディフュージョン503と、FDリセットトランジスタ504と、第1増幅トランジスタ505と、負荷トランジスタ506と、クランプ容量507と、サンプルトランジスタ508と、アナログメモリリセットトランジスタ509と、アナログメモリ510と、第2増幅トランジスタ511と、選択トランジスタ512とを有する。図9に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。また、図示する例では、1つの光電変換素子501に対して1つのアナログメモリ510を設けているが、これに限らず、複数の光電変換素子501で1つのアナログメモリ510を共有するようにしてもよい。光電変換素子501の一端は接地されている。転送トランジスタ502のドレイン端子は光電変換素子501の他端に接続されている。転送トランジスタ502のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、転送パルスφTXが供給される。FD503の一端は転送トランジスタ502のソース端子に接続されており、FD503の他端は接地されている。FDリセットトランジスタ504のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ504のソース端子は転送トランジスタ502のソース端子に接続されている。FDリセットトランジスタ504のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、FDリセットパルスφRSTが供給される。第1増幅トランジスタ505のドレイン端子は電源電圧VDDに接続されている。第1増幅トランジスタ505の入力部であるゲート端子は転送トランジスタ502のソース端子に接続されている。負荷トランジスタ506のドレイン端子は第1増幅トランジスタ505のソース端子に接続されており、負荷トランジスタ506のソース端子は接地されている。負荷トランジスタ506のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、電流制御パルスφBiasが供給される。クランプ容量507の一端は第1増幅トランジスタ505のソース端子および負荷トランジスタ506のドレイン端子に接続されている。サンプルトランジスタ508のドレイン端子はクランプ容量507の他端に接続されている。サンプルトランジスタ508のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、サンプルパルスφSHが供給される。アナログメモリリセットトランジスタ509のドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ509のソース端子はサンプルトランジスタ508のソース端子に接続されている。アナログメモリリセットトランジスタ509のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、クランプメモリリセットパルスφCLが供給される。アナログメモリ510の一端はサンプルトランジスタ508のソース端子に接続されており、アナログメモリ510の他端は接地されている。第2増幅トランジスタ511のドレイン端子は電源電圧VDDに接続されている。第2増幅トランジスタ511の入力部を構成するゲート端子はサンプルトランジスタ508のソース端子に接続されている。選択トランジスタ512のドレイン端子は第2増幅トランジスタ511のソース端子に接続されており、選択トランジスタ512のソース端子は垂直信号線140に接続されている。選択トランジスタ512のゲート端子は第一垂直走査回路160または第二垂直走査回路161に接続されており、選択パルスφSELが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。光電変換素子501は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を保持蓄積する。転送トランジスタ502は、光電変換素子501に蓄積された信号電荷をFD503に転送するトランジスタである。転送トランジスタ502のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からの転送パルスφTXによって制御される。FD503は、光電変換素子501から転送された信号電荷を一時的に保持蓄積する容量である。FDリセットトランジスタ504は、FD503をリセットするトランジスタである。FDリセットトランジスタ504のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からのFDリセットパルスφRSTによって制御される。FDリセットトランジスタ504と転送トランジスタ502を同時にオンにすることによって、光電変換素子501をリセットすることも可能である。FD503/光電変換素子501のリセットは、FD503/光電変換素子501に蓄積されている電荷量を制御してFD503/光電変換素子501の状態電位を基準状態基準電位、リセットレベルに設定することである。第1増幅トランジスタ505は、ゲート端子に入力される、FD503に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。負荷トランジスタ506は、第1増幅トランジスタ505の負荷として機能し、第1増幅トランジスタ505を駆動する電流を第1増幅トランジスタ505に供給するトランジスタである。負荷トランジスタ506のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からの電流制御パルスφBiasによって制御される。第1増幅トランジスタ505と負荷トランジスタ506はソースフォロワ回路を構成する。クランプ容量507は、第1増幅トランジスタ505から出力される増幅信号の電圧レベルをクランプ固定する容量である。サンプルトランジスタ508は、クランプ容量507の他端の電圧レベルをサンプルホールドし、アナログメモリ510に蓄積するトランジスタである。サンプルトランジスタ508のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からのサンプルパルスφSHによって制御される。アナログメモリリセットトランジスタ509は、アナログメモリ510をリセットするトランジスタである。アナログメモリ510のリセットは、アナログメモリ510に蓄積されている電荷量を制御してアナログメモリ510の状態電位を基準状態基準電位、リセットレベルに設定することである。アナログメモリ510は、サンプルトランジスタ508によってサンプルホールドされたアナログ信号を保持蓄積する。アナログメモリ510の容量は、FD503の容量よりも大きな容量に設定される。アナログメモリ510には、単位面積当たりのリーク電流暗電流の少ない容量であるMIMMetalInsulatorMetal容量やMOSMetalOxideSemiconductor容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。第2増幅トランジスタ511は、ゲート端子に入力される、アナログメモリ510に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第2増幅トランジスタ511と、垂直信号線140に接続された、負荷となる電流源図示せずとはソースフォロワ回路を構成する。選択トランジスタ512は、画素500を選択し、第2増幅トランジスタ511の出力を垂直信号線140に伝えるトランジスタである。選択トランジスタ512のオン/オフは、第一垂直走査回路160または第二垂直走査回路161からの選択パルスφSELによって制御される。図9に示す回路要素のうち、光電変換素子501は第1の基板10に配置され、アナログメモリ510は第2の基板11に配置され、他の回路要素は第1の基板10と第2の基板11のいずれかに配置される。図9の破線D1は第1の基板10と第2の基板11との境界線を示している。図示する例では、第1の基板10には、光電変換素子501と、転送トランジスタ502と、FD503と、FDリセットトランジスタ504と、第1増幅トランジスタ505とが配置されている。第2の基板11には、負荷トランジスタ506と、クランプ容量507と、サンプルトランジスタ508と、アナログメモリリセットトランジスタ509と、アナログメモリ510と、第2増幅トランジスタ511と、選択トランジスタ512とが配置されている。第1の基板10の第1増幅トランジスタ505から出力された増幅信号は、接続部12を介して第2の基板11へ出力される。また、電源電圧VDDは、接続部12を介して第1の基板10と第2の基板11の間で授受される。図9では、接続部12が第1増幅トランジスタ505のソース端子と、負荷トランジスタ506のドレイン端子およびクランプ容量507の一端との間の経路に配置されているが、これに限らない。接続部12は、光電変換素子501からアナログメモリ510までの電気的に接続された経路上のどこに配置されていてもよい。図10は、第1の基板10と第2の基板11との境界線の例を示している。破線D1~D5は、第1の基板10と第2の基板11との境界線として可能な例を示している。第1の基板10と第2の基板11との境界線は、破線D1~D5のいずれであってもよく、これら以外もあり得る。破線D1については上述した通りである。破線D2が示す例では、光電変換素子501の他端と転送トランジスタ502のドレイン端子との間の経路に接続部12が配置される。破線D3が示す例では、転送トランジスタ502のソース端子と、FD503の一端、FDリセットトランジスタ504のソース端子、および第1増幅トランジスタ505のゲート端子との間の経路に接続部12が配置される。破線D4が示す例では、クランプ容量507の他端と、サンプルトランジスタ508のドレイン端子との間の経路に接続部12が配置される。破線D5が示す例では、サンプルトランジスタ508のソース端子と、アナログメモリリセットトランジスタ509のソース端子、アナログメモリ510の一端、および第2増幅トランジスタ511のゲート端子との間の経路に接続部12が配置される。次に、図11を参照し、画素500の動作を説明する。図11は、第一垂直走査回路160または第二垂直走査回路から行毎に画素500に供給される制御信号を示すと共に、全行の画素500に一括して同時に供給される電流制御パルスφBiasと、第一水平走査回路170または第二水平走査回路171から行制御線150に信号を読み出すための読み出しパルスとを示している。以下では、制御信号に対して、行番号を示す添え字を付加して説明を行う。例えば、1行目の画素500へ出力される転送パルスφTXをφTX-1と示す。また、任意の行の制御信号を示す場合、行番号を示す添え字としてiを付加して説明を行う。例えば、全行の画素500すなわち全ての画素500以下、全画素と記載するへ出力される転送パルスφTXを代表してφTX-iと示す。時刻t1において、全画素へ出力される転送パルスφTX-iがLLowレベルからHHighレベルに変化することで、全画素の転送トランジスタ502がオンとなる。同時に、全画素へ出力されるFDリセットパルスφRST-iがLレベルからHレベルに変化することで、全画素のFDリセットトランジスタ504がオンとなる。これによって、光電変換素子501がリセットされる。続いて、時刻t2において、全画素へ出力される転送パルスφTX-iおよびFDリセットパルスφRST-iがHレベルからLレベルに変化することで、全画素の転送トランジスタ502およびFDリセットトランジスタ504がオフとなる。これによって、全画素の光電変換素子501のリセットが終了し、全画素の露光信号電荷の蓄積が一括して同時に開始される。露光期間内の時刻t3において、全画素へ出力されるFDリセットパルスφRST-iがLレベルからHレベルに変化することで、全画素のFDリセットトランジスタ504がオンとなる。これによって、全画素のFD503がリセットされる。同時に、全画素へ出力される電流制御パルスφBiasがLレベルからHレベルに変化することで、全画素の負荷トランジスタ506がオンとなる。これによって、第1増幅トランジスタ505に駆動電流が供給され、第1増幅トランジスタ505が増幅動作を開始する。同時に、全画素へ出力されるクランプメモリリセットパルスφCL-iがLレベルからHレベルに変化することで、全画素のアナログメモリリセットトランジスタ509がオンとなる。これによって、全画素のアナログメモリ510がリセットされる。同時に、全画素へ出力されるサンプルパルスφSH-iがLレベルからHレベルに変化することで、全画素のサンプルトランジスタ508がオンとなる。これによって、クランプ容量507の他端の電位が電源電圧VDDにリセットされると共に、サンプルトランジスタ508がクランプ容量507の他端の電位のサンプルホールドを開始する。続いて、全画素へ出力されるFDリセットパルスφRST-iがHレベルからLレベルに変化することで、全画素のFDリセットトランジスタ504がオフとなる。これによって、全画素のFD503のリセットが終了する。FD503のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD503のリセットを行うことによって、FD503のリーク電流によるノイズをより低減することができる。続いて、露光期間内の時刻t4において、全画素へ出力されるクランプメモリリセットパルスφCL-iがHレベルからLレベルに変化することで、全画素のアナログメモリリセットトランジスタ509がオフとなる。これによって、全画素のアナログメモリ510のリセットが終了する。この時点でクランプ容量507は、第1増幅トランジスタ505から出力される増幅信号FD503のリセット後の増幅信号をクランプしている。続いて、時刻t5において、全画素へ出力される転送パルスφTX-iがLレベルからHレベルに変化することで、全画素の転送トランジスタ502がオンとなる。これによって、全画素の光電変換素子501に蓄積されている信号電荷が、転送トランジスタ502を介してFD503に転送され、FD503に蓄積される。図11に示すように、時刻t2から時刻t5までの期間が露光期間である。続いて、時刻t6において、全画素へ出力される転送パルスφTX-iがHレベルからLレベルに変化することで、全画素の転送トランジスタ502がオフとなる。これによって、全画素の露光信号電荷の蓄積が一括して同時に終了する。続いて、時刻t7において、全画素へ出力されるサンプルパルスφSH-iがHレベルからLレベルに変化することで、全画素のサンプルトランジスタ508がオフとなる。これによって、サンプルトランジスタ508がクランプ容量507の他端の電位のサンプルホールドを終了する。同時に、全画素へ出力される電流制御パルスφBiasがHレベルからLレベルに変化することで、全画素の負荷トランジスタ506がオフとなる。これによって、第1増幅トランジスタ505への駆動電流の供給が停止され、第1増幅トランジスタ505が増幅動作を停止する。図11に示すように、時刻t5から時刻t7までの期間が信号伝送期間である。図12は、第一垂直走査回路160または第二垂直走査回路161から1行目の画素500に供給される制御信号を示すと共に、FD503の一端の電位、第1増幅トランジスタ505のソース端子の電位、およびアナログメモリ510の一端の電位を示している。FD503のリセットが終了した後に光電変換素子501からFD503に信号電荷が転送されることによるFD503の一端の電位の変化をΔVfd、第1増幅トランジスタ505のゲインをα1とすると、光電変換素子501からFD503に信号電荷が転送されることによる第1増幅トランジスタ505のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。アナログメモリ510とサンプルトランジスタ508の合計のゲインをα2とすると、光電変換素子501からFD503に信号電荷が転送された後のサンプルトランジスタ508のサンプルホールドによるアナログメモリ510の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ510のリセットが終了した時点のアナログメモリ510の一端の電位は電源電圧VDDであるため、光電変換素子501からFD503に信号電荷が転送された後、サンプルトランジスタ508によってサンプルホールドされたアナログメモリ510の一端の電位Vmemは以下の1式となる。1式において、ΔVmem<0、ΔVfd<0である。Vmem=VDDΔVmem=VDDα1×α2×ΔVfd1また、α2は以下の2式となる。2式において、CLはクランプ容量507の容量値であり、CSHアナログメモリ510の容量値である。ゲインの低下をより小さくするため、クランプ容量507の容量CLはアナログメモリ510のCSHよりも大きいことがより望ましい。時刻t7以降、アナログメモリ510に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。時刻t7~t8の期間では、1行目の画素500から信号が読み出される。まず、1行目の画素500へ出力される選択パルスφSEL-1がLレベルからHレベルに変化することで、1行目の画素500の選択トランジスタ112がオンとなる。これによって、1式に示した電位Vmemに基づく信号が選択トランジスタ112を介して垂直信号線140へ出力される。続いて、1行目の画素500へ出力される選択パルスφSEL-1がHレベルからLレベルに変化することで、1行目の画素500の選択トランジスタ112がオフとなる。続いて、1行目の画素500へ出力されるクランプメモリリセットパルスφCL-1がLレベルからHレベルに変化することで、1行目の画素500のアナログメモリリセットトランジスタ509がオンとなる。これによって、1行目の画素500のアナログメモリ510がリセットされる。続いて、1行目の画素500へ出力されるクランプメモリリセットパルスφCL-1がHレベルからLレベルに変化することで、1行目の画素500のアナログメモリリセットトランジスタ509がオフとなる。続いて、1行目の画素500へ出力される選択パルスφSEL-1がLレベルからHレベルに変化することで、1行目の画素500の選択トランジスタ112がオンとなる。これによって、アナログメモリ510をリセットしたときのアナログメモリ510の一端の電位に基づく信号が選択トランジスタ112を介して垂直信号線140へ出力される。続いて、選択パルスφSEL-1がHレベルからLレベルに変化することで、選択トランジスタ512がオフとなる。第一列処理回路180または第二列処理回路181は、1式に示した電位Vmemに基づく信号と、アナログメモリ510をリセットしたときのアナログメモリ510の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、1式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子501に蓄積された信号電荷がFD503に転送された直後のFD503の一端の電位と、FD503の一端がリセットされた直後のFD503の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ510をリセットすることによるノイズ成分と、FD503をリセットすることによるノイズ成分とを抑圧した、光電変換素子501に蓄積された信号電荷に基づく信号成分を得ることができる。第一列処理回路180または第二列処理回路181から出力された信号は、第一水平走査回路170または第二水平走査回路171によって行制御線150へ出力される。出力アンプ230,231は、行制御線150へ出力された信号を処理して画素信号として出力する。以上で、1行目の画素500からの信号の読み出しが終了する。時刻t8~t9の期間では、2行目の画素500から信号が読み出される。2行目の画素500から信号を読み出す動作は、1行目の画素500から信号を読み出す動作と同様であるので、説明を省略する。2行目以降の画素500についても、同様の動作が行毎に行われる。時刻t10~t11の期間では、最終行目n行目の画素500から信号が読み出される。この動作も、1行目の画素500から信号を読み出す動作と同様であるので、説明を省略する。全画素から信号を読み出す動作が終了した後、時刻t1からの動作が再度行われる。図11では、全画素から信号を読み出す動作が終了した後、時刻t1からの動作が再度行われるが、全画素から信号を読み出す動作が終了した後、画素500に係る動作を終了してもよい。図13は、固体撮像装置32の断面図である。図示する例では、固体撮像装置32は、第1の基板10と、第2の基板11と、第3の基板13と、接続部12とを備えている。また、第1の基板10と、第2の基板11と、第3の基板13とは順に段積みされている。第1の基板10の2つの主面側面よりも相対的に表面積が大きい表面のうち、第2の基板とは反対側の主面には光Lが照射される。また、第1の基板10と第2の基板11との間、および第2の基板11と第3の基板13との間には接続部12が構成されている。また、第2の基板11には、第2の基板11の2つの主面に接している接続部12を電気的に接続する基板貫通電極405が構成されている。また、第3の基板13の主面のうち、第2の基板11とは反対側には、裏面電極401と突起電極403とが設けられている。また、第3の基板13には、第3の基板13の主面に接している接続部12と裏面電極401とを電気的に接続する基板貫通電極405が設けられている。この構成により、第1の基板10と、第2の基板11と、第3の基板13と、裏面電極401および突起電極403とは電気的に接続されている。上述した通り、本実施形態によれば、第1の基板10と、第2の基板11と、第3の基板13とは段積みされている。また、第1の基板10と、第2の基板11と、第3の基板13とは接続部12および基板貫通電極405によって電気的に接続されている。また、画素500は、第1の基板10と第2の基板11とに跨って構成されている。また、第3の基板13の領域のうち、第1の基板10と第2の基板で画素500が構成されている画素領域50と垂直方向に重なる重複領域51に、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231とが構成されている。この構成により、第一垂直走査回路160と、第二垂直走査回路161と、第一水平走査回路170と、第二水平走査回路171と、第一列処理回路180と、第二列処理回路181と、垂直信号線電流源210と、出力アンプ230,231との回路規模を削減することなく、すなわち機能を低下させることなく、固体撮像装置2のチップサイズチップの表面積に対する画素500の占有面積比率を大きくすることができる。また、本実施形態では画素500を第1の基板10と第2の基板11とに跨って構成し、少なくとも第1の基板10に画素500が有する光電変換素子501を配置している。従って、固体撮像装置32のチップサイズチップの表面積に対する画素500が有する光電変換素子501の占有面積比率を大きくすることができる。また、画素500は、グローバルシャッタ機能を有しているため、固体撮像装置32のチップサイズを小さくしつつグローバルシャッタ機能を有する固体撮像装置32を実現することができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述した実施形態に係る固体撮像装置は、2枚の基板または3枚の基板が段積みされた例を用いて説明したが、これに限らず、2枚以上の基板が段積みされており、固体撮像装置が備える各部を各基板に分散して配置する構成としてもよい。なお、この場合、第1の基板の2つの主面のうち、光が照射される側の主面側に、画素が有するフォトダイオードを配置する。例えば、第1の基板に画素を構成し、第2の基板に第一垂直走査回路と第二垂直走査回路とを構成し、第3の基板に第一水平走査回路と、第二水平走査回路と、第一列処理回路と第二列処理回路とを構成してもよい。また、第1の基板に画素を構成し、第2の基板に第一水平走査回路と、第二水平走査回路と、第一列処理回路と第二列処理回路とを構成し、第3の基板に第一垂直走査回路と第二垂直走査回路とを構成してもよい。また、上述した実施形態では、第1の基板以外の基板の領域のうち、第1の基板で画素が構成されている画素領域と垂直方向に重なる重複領域51に、第一垂直走査回路と、第二垂直走査回路と、第一水平走査回路と、第二水平走査回路と、第一列処理回路と、第二列処理回路と、垂直信号線電流源と、出力アンプとを構成したが、これに限らない。例えば、第1の基板以外の基板の領域のうち、第1の基板で画素が構成されている画素領域と垂直方向に重なる重複領域51に、第一垂直走査回路と、第二垂直走査回路と、第一水平走査回路と、第二水平走査回路と、第一列処理回路と、第二列処理回路と、垂直信号線電流源と、出力アンプとの少なくとも一部分を構成するようにしてもよい。例えば、本発明の一態様に係る固体撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動手段を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動手段の少なくとも一部分が配置されていることを特徴とする固体撮像装置。であってもよい。例えば、本発明の一態様に係る固体撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し手段を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し手段の少なくとも一部分が配置されていることを特徴とする固体撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動手段を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動手段の少なくとも一部分が配置されていることを特徴とする撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し手段を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し手段の少なくとも一部分が配置されていることを特徴とする撮像装置。であってもよい。また、上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体,ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする固体撮像装置の前記駆動回路を駆動する処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、第1の基板から第nnは2以上の整数の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第mmは1以上n以下の整数の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第mの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする固体撮像装置の前記読出し回路を駆動する処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。ここで、コンピュータは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリRAMのように、一定時間プログラムを保持しているものも含むものとする。また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル差分プログラムであってもよい。以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、1または複数の機能を実行するために、1つの部品を複数の部品と置き換えてもよいし、複数の部品を1つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズプラスファンクションの限定を含むものと解してはならない。本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。"