"入力されたパルス電圧を直流電圧として出力する電源装置において、入力された前記パルス電圧を整流する整流手段と、前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、前記電圧電流変換手段からの電流を電圧に変換する電流電圧変換手段と、前記電流電圧変換手段からの電圧と基準電圧の差を比較する比較手段とを備え、前記比較手段からの出力によって前記整流手段の動作を制御することを特徴とする電源装置。前記比較手段は、前記整流手段を駆動する駆動手段を備えたことを特徴とする請求項1に記載の電源装置。前記電流電圧変換手段に対して前記直流電圧を出力する側に、前記整流手段を駆動する駆動手段を備え、前記駆動手段は、前記比較手段からの出力に応じて前記整流手段を駆動することを特徴とする請求項2に記載の電源装置。前記電流電圧変換手段からの電圧によって前記整流手段をオンし、前記比較手段からの出力によって前記整流手段をオフすることを特徴とする請求項1乃至3のいずれかの項に記載の電源装置。トランスを備え、交流電圧から第一の直流電圧を生成する第一のコンバータと、前記第一の直流電圧を第一の直流電圧よりも低い第二の直流電圧に変換する第二のコンバータを有し、前記整流手段が、第一のコンバータの前記トランスの二次側の整流手段であり、前記電圧電流変換手段と前記電流電圧変換手段が前記第二のコンバータの出力電圧によって動作することを特徴とする請求項1乃至4のいずれかの項に記載の電源装置。前記電源装置の軽負荷状態において、出力される前記直流電圧を、前記第一のコンバータからの直流電圧として、前記第二の直流電圧よりも低い直流電圧を出力するようにし、前記第二のコンバータのスイッチング手段のオン時間を固定するように制御することを特徴とする請求項5に記載の電源装置。記録材に画像を形成するための画像形成手段と、前記画像形成手段の動作を制御する制御手段と、前記制御手段に直流電圧を供給する電源と、を備え、前記電源は、入力されたパルス電圧を整流する整流手段と、前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、前記電圧電流変換手段からの電流を電圧に変換する電流電圧変換手段と、前記電流電圧変換手段からの電圧と基準電圧の差を比較する比較手段とを備え、前記比較手段からの出力によって前記整流手段の動作を制御することを特徴とする画像形成装置。しかし、上記で説明した従来のスイッチング電源の構成図10では、同期整流用のFETのオン抵抗が小さく、かつ、そのドレイン-ソース間電圧が低い素子の場合、正しく動作できないという課題が発生する。特にスイッチング電源の軽負荷運転時臨界モード、また、不連続モードともいうには、同期整流用のFETに流れる電流が略0Aまで低下する。つまり、同期整流用のFETのドレイン-ソース間電圧も略0Vまで低下するため、同期整流用のFETとしてオン抵抗の低い素子を用いると電流を検出することが困難になる。これに対してオン抵抗の高い素子を使用すれば解決することができるが、オン抵抗の高い素子では同期整流動作時の効率が低下してしまう。一方、特許文献1、2の方式では直接電流を検出しない方式であり、FETのオン抵抗には依存しない。また、電圧を積分する方式であるため誤動作が少ないこと、回路構成が簡易になるという利点がある。しかし、反面、同期整流用のFETのオフタイミングを0アンペア、以下Aと記すに合わせるタイミングを決める閾値の設定が難しい。なぜなら、この閾値の設定は、電源投入時など出力電圧の変動や負荷変動が大きいときにはコンデンサの充放電の中心値である平均値が変動するため電流0Aのタイミングと同期整流FETのオフのタイミングがずれることがあるからである。特許文献1、2の方式は、直接電流を検出しないので、予測して見込みで動作する方式となるため、ある程度マージンをとって早めに同期整流用のFETをオフする必要がある。マージンをとって同期整流用のFETをオフすると同期整流FETのボディダイオードの導通期間が長くなるため効率が低下することになる。本発明は、上記課題に鑑み、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子を用いて正しく動作することを目的とする。上記目的を達成するための本発明の電源装置は、入力されたパルス電圧を直流電圧として出力する電源装置において、入力された前記パルス電圧を整流する整流手段と、前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、前記電圧電流変換手段の出力電流を電圧に変換する電流電圧変換手段と、前記電流電圧変換手段の電圧と基準電圧の差を比較する比較手段とを備え、前記比較手段からの出力によって前記整流手段の動作を制御することを特徴とする。以上説明したように、本発明によれば、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子を用いて正しく動作することができる。次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。実施例1実施例1のスイッチング電源の回路図を図1に示す。図1において、101は商用交流電源であり、所謂コンセントに電源を接続した状況を示している。102はノイズを除去するフィルタ回路、103は整流ブリッジ回路、104は一次側の電解コンデンサ以下、一次電解コンデンサという、105はトランス、106は一次側のスイッチング素子以下、一次スイッチング素子というである。トランス105の一次巻線はNp、一次巻線の端子は一次電解コンデンサ104の端子と接続される端子をNp1、一次スイッチング素子106のドレイン端子に接続される端子をNp2としている。トランス105の二次巻線をNs、一次巻線のNp1を正、Np2を-負とする方向に電圧が印加されて電流が流れる時に、二次巻線Nsにおいて正電圧が現れる端子をNs2、負電圧が現れる端子をNs1としている。107は二次側の電解コンデンサ以下、二次電解コンデンサ107というであり、二次巻線Nsの端子Ns1と二次電解コンデンサ107の端子が接続されている。108は同期整流用のスイッチング素子以下、同期整流FET108というであり、本実施例ではNチャネル型FETを用いている。この同期整流FET108のソース端子を二次電解コンデンサ107の-端子に、ドレイン端子を二次巻線NsのNs2端子に接続している。また、109,110,111,112,113,114,115,116,117,118,119,120,121,122,123は抵抗、124,125はNPNトランジスタ、126,127,128はPNPトランジスタである。また、129、130はダイオードである。131は同期整流FET108に内蔵または外付けのダイオードボディダイオードともいうである。図1のスイッチング電源の動作を図2、図3を用いて説明する。なお、一次側スイッチング素子106本実施例ではMOSFETを適用している。以下、一次側FET106というを制御するスイッチング制御回路、及び、フィードバック回路の動作については周知の動作であるため説明は省略する。一次側FET106がオンして、トランス105の一次巻線Npに電圧が印加されると、一次電解コンデンサ104の端子からトランス105の一次巻線Np、一次側FET106のドレインからソースに向かう方向に電流が流れ始める。図2の201に一次側FET106のゲート-ソース間電圧波形を、202には一次側FET106のドレイン電流Idを示す。一次側FET106がオンしている期間Iとして示している。期間Iではトランス105の一次巻線Npには、図2の波形203で示す電圧が印加される。即ち、Np1が高電位側になるような方向に一次電解コンデンサの電圧が印加される。図2の波形203は一次巻線Npに現れる電圧、即ちNp1-Np2を表している。図2の期間Iではトランス105の一次巻線Npに流れる電流は時間とともに増加する。一次巻線NpのインダクタンスをLp、一次側FET106がオンしてからの時間をtオンとすると、一次巻線Npの電流Ilpは、Ilp=E×tオン/Lpとなる。このとき、トランスに蓄えられるエネルギーは1/2×Lp×Ilp^2となる。トランスの二次巻線NsにはNs1端子よりもNs2端子の方が高い電圧になるように電圧Vが発生する。図2の波形204、また、二次巻線Nsに生じる電位差は、一次巻線の巻数をn1、二次巻線の巻数をn2とし、一次巻線Npに印加される電圧をEとすると、V=E×n2/n1となる。この電圧は同期整流FET108のボディダイオードおよびショットキーダイオード131により遮断される。このため二次巻線Nsから二次電解コンデンサ107に充電する電流は流れない。図2の205に二次巻線Nsに流れる電流を示す。一次側FET106をオフすると、トランス105に蓄えられたエネルギーが二次巻線Nsより放出される。図2の期間IIは、一次側FET106がオフしてトランス105のエネルギーが二次側に放出されている期間である。このように期間IIでは、二次巻線Nsには一次側FET106がオンしていたときとは逆方向逆極性の電圧が発生する。即ち、Ns1端子がNs2端子よりも高い電圧となる。すると、ショットキーダイオード128および同期整流FET108のボディダイオード131に順方向電圧が印加されてダイオードが導通状態となる。このため二次巻線Nsから二次電解コンデンサ107に充電する電流が流れる。なお、ダイオード129のカソード端子は同期整流FET108のドレイン端子に、ダイオード130のカソード端子は同期整流FET108のソース端子に接続されている。ダイオード129には抵抗115とトランジスタ124から構成される定電流源回路が接続され、ダイオード130には抵抗116とトランジスタ125から構成される定電流源回路が接続されている。この2つの定電流源回路は、抵抗112,113,114とトランジスタ121から構成される定電圧回路とダイオード129,130のカソード電圧により定められる電流を夫々流す。夫々の電流は抵抗109、111により再度、電圧に変換される。同期整流FET108にソースからドレインに流れる電流が発生してドレイン電圧がソース電圧よりも低くなると、ダイオード129のアノード電圧がダイオード130のアノード電圧よりも低くなる。トランジスタ124とトランジスタ125はベース端子同士が接続されており、更に、トランジスタ128のエミッタ端子に接続されている。トランジスタ128は抵抗112~114とともに定電圧回路を構成している。従って、トランジスタ124とトランジスタ125のエミッタ電圧は、略同じ電圧になる。従って抵抗115の両端電圧の方が抵抗116の両端電圧よりも高くなり、その結果、抵抗115に流れる電流は抵抗116に流れる電流よりも大きくなる。従って、トランジスタ124のコレクタ電流はトランジスタ125のコレクタ電流より大きくなる。夫々のコレクタ電流は、夫々抵抗109、111により電圧に変換されてトランジスタ126のベース電圧を低下させる。従って、トランジスタ126の電圧の低下がトランジスタ127の電圧の低下よりも大きく、トランジスタ126のコレクタ-エミッタ間が導通してトランジスタ127のコレクタ-エミッタ間は遮断される。このようにトランジスタ124、125をベース接地とすることで電流の変化に対して高速に応答するよう構成している。またトランジスタ124、125互いのトランジスタのベース端子を共通とし、ペア特性の高いトランジスタを使用することにより高精度に電位差を検出することが可能となる。同期整流FET108は、同期整流FET108に流れる電流が0Aになったときにオフする必要がある。従って、同期整流FET108のドレイン-ソース間電圧が数mV以下となるときにトランジスタ126及びトランジスタ127のオンオフが反転するように回路を構成している。そのため同期整流FET108の外付けショットキーダイオード131ボディダイオードでもよいの導通期間は、閾値よりもはるかに大きい電位差数100mV以上となる。従ってダイオード131の導通によりトランジスタ126のベース電位は低下し、トランジスタ126のベース電流はトランジスタ126がオンして同期整流FET108を駆動するに充分な電流となる。なお、トランジスタ126のコレクタ端子の出力を同期整流FET108のゲート端子に抵抗121を介して接続している。このように接続することにより、トランス105の二次側に充電電流が流れたことにより発生するダイオード131の電圧降下から、トランジスタ1回路分の遅れ時間60ns~200ns程度で同期整流FET108をオンすることが可能となる。これは、例えば、汎用のコンパレータによる回路の遅れ分400~700ns程度よりも高速になる。FET108がオフする時には、トランス105に蓄えたエネルギーが二次電解コンデンサ107に充電され、トランスに蓄えたエネルギーを放出し終わっている。その後、トランス105の1次巻線NPのNp2端子の電圧が上昇し、同期整流FET108のボディダイオードもオン出来ない状態となっている。このためNp2端子の電圧、Ns2端子の電圧ともに自由振動を始める期間III。この期間IIIもFET106はオフしており、トランスの一次側の制御IC133の機能によっては1次巻線NPの巻線電圧が低下した状態で一次側のFET106をオンするよう構成してもよい。本実施例で説明した疑似共振型のスイッチング電源では、トランスの二次側のダイオード131には一次側のFET106をオフした直後に最も大きな電流が流れる。そのため、ダイオード131に電流が流れ始めてから同期整流FET108をオンするまでに時間がかかると大きくエネルギーを損失してしまう。本実施例によれば、同期整流FET108が速やかにオンするため、トランスの二次側の電流が最も大きい時にもダイオード131の損失を低下できるため、同期整流方式において効率に最大限に改善することが可能となる。同期整流FET108がオンすると、ダイオード131流れていた電流は同期整流FET108に流れる。従って同期整流FET108の両端電圧はオン抵抗と電流の積となり、ダイオード131の順方向電圧Vfよりも小さい電圧となる。この様子を図3に示す。同期整流FET108の両端電圧が低下することにより、抵抗115の電流が小さくなるため抵抗109の電流も小さくなってトランジスタ126のベース電圧が上昇する。しかし、トランジスタ126のベース電圧はトランジスタ127のベース電圧よりも低いため、トランジスタ126はオンした状態を保つ。トランジスタ126のベース電流は低下するためトランジスタ126のコレクタ電流も低下するが、そのゲート電圧は維持されている状態となる。トランスの二次側に流れる電流Isは、トランス105に蓄えられたエネルギーを放出するとともに減少し、トランスに蓄えたエネルギーが放出されると0Aになる。トランスの二次側に流れる電流が0Aになる時間をt、一次側FET106をオフする直前に流れていた電流をIlp、二次インダクタンスをLs、二次側の電圧をVoとすると、Vo×t=Is×Lsとなる。ここでIs=n1/n0×Ilpである。二次巻線Ns及び同期整流FET108に流れる電流は、t時間経過すると0Aになる。本例では、同期整流FET108はオン抵抗が小さいものを使用しており、電流も0Aに近づくため微小な電圧を検出する必要がある。本実施例における、この微小な電圧の検知について以下に説明する。<本実施例の特徴の説明>本実施例の特徴である電圧電流変換―電流電圧変換による方式を説明する。本実施例の電圧電流変換回路は、同期整流FET108に対してトランス105の二次巻線NSからのパルス電圧が入力される側に設けられる。そして、電流電圧変換回路は、同期整流FET108に対して直流電圧を出力する側に設けられる。同期整流FET108のオン抵抗を10mΩ、電流が1.0Aの場合を例に挙げて説明する。抵抗113の両端電圧を1.0V、ダイオード129、130の順方向電圧Vfを0.6Vとすると、トランジスタ126とトランジスタ125、124のベース-エミッタ間電圧Vbeは打ち消しあうのでトランジスタ126のベース電位がトランジスタ124と125のベース電位として発生する。従って抵抗114の両端電圧は0.41V、抵抗115の両端電圧は0.40Vとなる。抵抗114、115を10kΩとすると、夫々、抵抗114には41μA、抵抗115には40μA流れる。抵抗109、110を例えば80kΩとすると抵抗109の両端電圧は3.28V、抵抗110の両端電圧は3.2Vとなりコンパレータの入力端子間の電位差は80mVとなる。更に、電流Isが低下して例えば0.125Aとなったとき、コンパレータの入力端子間電圧は10mVとなり電圧電流変換回路、電流電圧変換回路を通さない場合と同等の電圧となる。即ち本実施例では利得が8倍になったことになる。本実施例による同期整流FET108をオフにする電流の範囲は、図3の306のtbである。図3の306に示されるように、コンパレータが動作する最大電流Isオフ1と最小電流Isオフ2の電流の幅が狭い。コンパレータが大きい電流で早目にオンしても同期整流FET108のボディダイオードに電流が流れる期間が短く、また、その電流も小さいため効率はあまり低下しない。また、小さい電流で遅くオンしてしまう場合でも無効電流は少なく、効率の低下が少ない。このように、トランジスタ126、127より構成した比較回路の入力端子側トランジスタ126のベース端子およびトランジスタ127のベース端子にベース接地回路を設けて高速な応答を可能にした。更に、トランジスタ124のエミッタ端子に設けた抵抗とコレクタ端子に設けた抵抗により比較回路の前段に電圧電流変換回路と電流電圧変換回路からなる増幅回路を配置した。これにより、同期整流FET108で発生する微小な電位差を増幅して比較回路に入力することができる。本実施例の回路は、トランジスタ126のベース電圧がトランジスタ127のベース電圧よりも高くなった際にはトランジスタ127がオンとなり、トランジスタ126がオフとなるためトランジスタ127のコレクタ端子より同期整流FET108をオフする。即ち抵抗123およびトランジスタ132のベース端子をトランジスタ127のコレクタ端子に接続し、トランジスタ132のコレクタを同期整流FET108のゲート端子に接続している。この回路における同期整流FET108の動作波形の一例を図4に示す。図4の401は同期整流FETのドレイン端子の電圧Vdrain、図4の402は同期整流FETのドレイン電流Id、図4の403はゲート端子電圧Vgateである。このように、同期整流FET108のオンオフ動作が行われる。尚、本実施例に使用したトランジスタ124及び118、トランジスタ126及び120のベース-エミッタ間電圧Vbeとダイオード120と121の順方向電圧Vfのばらつきは電流検出精度に大きく関わる。従ってトランジスタ124および118のペアとトランジスタ126および120のペアにはペア性の良いトランジスタを使用している。ダイオードも同じく129と130はペア性の良いダイオードを使用している。以上説明したように、本実施例では、差動増幅器の入力トランジスタ126で直接、同期整流FET108をオンし、差動増幅器の反対側の入力トランジスタ127の出力を利用してFET108をターンオフしている。フライバック方式の電源の二次側で同期整流する場合においては、ターンオンするときの電流が大きく、トランジスタ126のベース電流を大きく取ることができる。従ってFET108を高速にオンすることが可能である。また、トランジスタ126は出力をコレクタとしてエミッタ接地に近い形での駆動であるため、コレクタ電圧をほぼ電源電圧まで上昇させることができ、特に低電圧を出力する電源において好適である。更に同期整流FET108はターンオンした後にはゲート電流をあまり必要としないため、トランジスタ126のコレクタ電流が低下しても問題ない。また、ターンオフ時にゲート駆動回路が無駄な電流を流さないことも有効である。つまり、本実施例によれば、オン抵抗が小さいスイッチング素子を用いても電流0Aを正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態例えば待機時においても確実に電源を動作することができ、出力電圧が高い状態通常時でもスイッチングによる損失を低減することができる。以上、本実施例によれば、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子同期整流FETを用いて正しく電源を動作することができる。本実施例では抵抗119と120は回路動作をより安定化するために挿入している抵抗であるが、動作条件等により必要がなければ削除することもできる。また、同期整流FET108の帰還容量の影響でターンオン直前の二次巻線Nsの電圧変化により、ゲートに負の電圧が現れることがある。この負の電圧が問題となる場合は同期整流FET108のソースにアノード、ゲートにカソードとなるようダイオードを追加してゲートに現れる負の電圧を抑制しても良い。本実施例には同期整流FET108のドレイン側にもソース側にも電流-電圧変換回路を夫々設けた構成とした。しかし、実際には電流-電圧変換回路を1回路のみとし、もう一方は定電圧源で構成することもできる。実施例2実施例2の同期整流回路を図5に示す。図5の回路はトランス105の二次側の回路図である。本実施例の回路は、実施例1の同期整流FET108よりも更にオン抵抗値の低いFETを使用する場合の回路である。同期整流FET108として、よりオン抵抗値の低いFETを用いると、トランジスタ126による駆動能力が不足する場合がある。このような場合にはトランジスタを更に1個追加して駆動能力を高める構成にすると良い。なお、本実施例において実施例1と重複する個所については説明を省略する。図5において、501はPNPトランジスタ、502と503は抵抗である。同期整流FET108に並列接続されたダイオード131がオンする方向に電流が流れてFET108のドレイン電圧がソース電圧よりもダイオードの順方向電圧Vfだけ低下すると電流電圧変換用の抵抗109の電位差が大きくなり、トランジスタ501がターンオンして同期整流FET108のゲートに電流を供給する。この結果、同期整流FET108のゲート-ソース間電圧は速く上昇し、同期整流FET108はターンオンする。ダイオード131に流れていた電流は同期整流FET108のソースからドレインに向かって流れる。同期整流FET108のオン抵抗値は10mΩ程度と非常に小さいため、ドレイン-ソース間電圧は、オン抵抗値×電流値の値となり100mV以下となる。この結果、抵抗115と抵抗109に流れる電流が低下して抵抗109の両端電圧が下がり、トランジスタ501のベース電流も低下する。しかし電流が0A付近まで低下するまでは抵抗109の両端電圧は抵抗111の両端電圧よりも高い電圧であるため、同期整流FET108はオン状態を維持し、トランジスタ127及びトランジスタ132はオフ状態を維持している。電流が0Aに近づいて抵抗109の電圧よりも抵抗111の電圧が高くなると、トランジスタ127とトランジスタ132がオンしてFET108はターンオフする。この時はトランジスタ501のコレクタ電流は小さくなっており、トランジスタ132がターンオンしても大きな電流は流れない。以上の動作波形を図6に示す。この回路における同期整流FET108の動作波形の一例を図6に示す。図6の601は同期整流FETのドレイン端子の電圧Vdrain、図6の602は同期整流FETのドレイン電流Id、図6の603はゲート端子電圧Vgateである。このように、同期整流FET108のオンオフ動作が行われる。本実施例も実施例1と同様、同期整流FET108のドレイン側二次巻線NSからのパルス電圧が入力される側に電流電圧変換回路、ソース側直流電圧が出力される側にも電圧電流変換回路を設けた例を用いて説明したが、電流電圧変換回路を1回路のみとし、片側は定電圧源で構成しても良い。以上、本実施例においても上記実施例1と同様、オン抵抗が小さいスイッチング素子を用いても電流0Aを正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態例えば待機時においても確実に電源を動作することができ、出力電圧が高い状態通常時でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子同期整流FETを用いて正しく電源を動作することができる。実施例3実施例3の同期整流回路を図7に示す。本実施例は、同期整流FET108のゲート駆動回路の構成が実施例1、2と異なっている。本実施例では、実施例1、2と異なる同期整流FET108のゲート駆動回路を説明し、実施例1及び2と重複する個所については説明を省略する。図7において、701、705はNチャネルMOSFET、704はPチャネルMOSFET、702はダイオード、703と706は抵抗である。差動増幅回路の出力をNチャンネルMOSFET701に入力している。ここで電源電圧をVcc、PチャネルMOSFET704のゲート閾値電圧をVpth、NチャネルMOSFET705のゲート閾値電圧をVnth、ダイオード131の順方向電圧Vfとすると、VpthVf<Vcc式1VnthVf<Vcc式2VpthVfVnth>Vcc式3この3つの式を満足するようにダイオード702を選定すれば、NチャネルMOSFETとPチャネルMOSFETの両導通を防ぎつつ、ターンオフ時0Vからターンオン時Vccまでの、いわゆるレールtoレール動作を行うことが可能である。必要な順方向電圧Vfについて1個のダイオードで構成しているが、より簡易な構成にする場合は、ダイオードを直列に接続した構成やツェナダイオードで構成することもできる。この回路における同期整流FET108の動作波形の一例を図8に示す。図8の801は同期整流FETのドレイン端子の電圧Vdrain、図8の802は同期整流FETのドレイン電流Id、図8の803はゲート端子電圧Vgateである。このように、同期整流FET108のオンオフ動作が行われる。以上、本実施例においても上記実施例1と同様、オン抵抗が小さいスイッチング素子を用いても電流0Aを正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態例えば待機時においても確実に電源を動作することができ、出力電圧が高い状態通常時でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子同期整流FETを用いて正しく電源を動作することができる。実施例4実施例4の回路を図9に示す。なお、実施例3の構成に関係する部分について説明し、実施例1と重複する個所については説明を省略する。実施例4は、二つのコンバータを有する構成を特徴としている。一例として第一のコンバータとして入力される交流電圧を変換して第一の直流電圧24Vを出力するACDCコンバータを構成し、第二のコンバータとして第二の直流電圧3.3Vを出力するDCDCコンバータを有する。そして第二のコンバータの出力電圧3.3Vを用いて24VのACDCコンバータの二次側の同期整流を行う構成例である。図9において、200がACDCコンバータ、300がDCDCコンバータの回路の一例である。300のDCDCコンバータの出力電圧を電源として、実施例1で説明した同期整流回路が動作する。同期整流FET108は200のACDCコンバータのトランスの二次側にダイオード131と並列に接続されている。ダイオード131は同期整流FET108のボディダイオードを用いることもできるし、ショットキーダイオードを適用しても良い。ACDCコンバータ200はRCC方式を用いており、例えば24VDCを出力するような例を一例として挙げる。また、DCDCコンバータ300は降圧型コンバータにより24VDCを入力として、本例では3.3Vを出力するような回路である。商用交流電源101から入力された電圧は、フィルタ回路102を通ってダイオードブリッジ103により整流され、一次電解コンデンサ104にて平滑される。電源投入時、一次電解コンデンサ104の電圧が徐々に上昇してくると抵抗251からの電流によりトランジスタ250がオンし、起動抵抗205から電流が流れ込み、抵抗211を通してコンデンサ212を充電し始める。起動抵抗205の電流によりFET207のゲート電圧が上昇しFET207のゲート閾値を超えるとFET207がオンする。その結果、一次電解コンデンサ104からトランス204の一次巻線Np、FET207を電流が流れる。トランス204の一次巻線Npと補助巻線Nbは巻線の巻いた方向が同方向である為、補助巻線Nbからの出力電圧はFET207のゲート電圧を上昇させる。同時に抵抗217からコンデンサ218への充電が開始される。トランス204の二次巻線Nsは二次電解コンデンサ107の端子側よりもダイオード131のカソード端子側が高くなるよう接続されているため、FET207がオンしている期間はダイオード131に電流は流れない。コンデンサ218の電圧が上昇してトランジスタ210のベース及びエミッタ電圧を上昇させてトランジスタ210がオンすると、FET207のゲート-ソース間電圧が低下してFET207がオフする。すると補助巻線Nbにはコンデンサ218→抵抗216→ダイオード215の経路で電流が流れ、コンデンサ218の電圧がリセット放電される。ダイオード219はトランジスタ210のベース-エミッタ間の逆バイアス電流が大きくならないようクランプする保護ダイオードである。同時にトランス204の二次巻線Nsと、ダイオード131のカソードが接続されている端子の電圧は低下し、二次電解コンデンサ107の-端子から見てダイオード131の順方向電圧Vf以下になる。するとダイオード131に電流が流れ、二次電解コンデンサ107に充電電流が流れて二次巻線Nsの電圧が上昇し始める。トランス204のエネルギーがなくなり、補助巻線Nbのリンギングによる電圧でFET207がオン出来ない間は起動抵抗205からの電流によりFETがオンし、一連の動作を繰り返す。トランス204の二次側からの電圧として二次電解コンデンサ107の電圧が上昇してくると補助巻線NbのリンギングによりFET207は連続発振動作を行えるようになる。二次電解コンデンサ107の電圧が上昇してくるとシャントレギュレータ223が動作して抵抗222、フォトカプラ214-bを通して電流が流れ、フォトトランジスタ214-aをオンして速やかにFET207をオフするようになる。このように、二次電解コンデンサ107の両端電圧を一定に保つように動作する。300は200のACDCコンバータの出力電圧を受けて動作するDCDCコンバータ出力端子172と173である。なお、本実施例では、コンパレータを用いたリップル電圧制御型のコンバータを用いた例で説明する。コンパレータ332は基準電圧となるツェナダイオード338と出力電圧を抵抗335と339で分圧した分圧値の比較を行い、ツェナダイオード338の電圧が抵抗339の電圧よりも高いと出力をLoにする。この結果、FET327がオンして、ACDCコンバータ200の出力電圧がツェナダイオード338に印加される。この結果、コンデンサ330の電圧が上昇し、抵抗339の電圧が上昇してツェナダイオード338の電圧よりも高くなるとコンパレータ332は出力を停止する。以上が基本的な動作であり非常に簡易な動作である。外部から軽負荷状態スリープ状態にする為の省エネ指示信号174をLowにするとトランジスタ175がオンして、コンパレータ333とフォトカプラ206-bより成る省エネ回路がオンする。コンパレータ333はコンパレータ332よりも高い電圧を基準値抵抗336と337で生成されるとして出力電圧がコンパレータ332で制御する電圧よりも低い電圧となるよう構成している。206-bに電流が流れるとフォトトランジスタ206-aがオンして、トランジスタ250を停止する。また抵抗251は起動抵抗205よりも10倍以上高い抵抗値としおり、FET207をオンするためのコンデンサ212を充電する電流が小さくなり、充電までの時間が長くなる。このようにしてRCC回路の起動抵抗205を抵抗251に切り替えることで出力電圧を低下させるとともに起動抵抗205で消費する電力を低減することが可能となる。なお、本実施例には不図示であるが、シャントレギュレータ223の分圧抵抗224及び225を切り替えることによりACDCコンバータの出力電圧を低下させることを行えば、より確実に動作を安定化させることが可能となる。また、ACDCコンバータの出力電圧を24V、DCDCコンバータの出力電圧を3.3Vとして、ACDCコンバータを3.2VDCDCコンバータの出力よりも小さい出力に設定することで、DCDCコンバータのスイッチング損失を無くすスイッチングのオン時間を固定することが可能となる。なお、図9の109~130からなる回路が同期整流回路である。同期整流回路としては実施例2または実施例3で説明した回路を適用することもできる。以上、本実施例においても上記実施例1と同様、オン抵抗が小さいスイッチング素子を用いても電流0Aを正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態例えば待機時においても確実に電源を動作することができ、出力電圧が高い状態通常時でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子同期整流FETを用いて正しく電源を動作することができる。<スイッチング電源の適用例>上記の実施例で説明したスイッチング電源の一例として、装置の駆動部としてのモータや制御部であるコントローラCPUやメモリなどを含むに電力を供給する低圧電源がある。このような低圧電源を、例えば、記録材に画像を形成する画像形成装置の低圧電源として適用することができる。以下、画像形成装置の低圧電源として適用する場合について説明する。図13aに画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ10は、画像形成部11として潜像が形成される像担持体としての感光ドラム12、感光ドラムに形成された潜像をトナーで現像する現像部13を備えている。そして感光ドラム12に現像されたトナー像をカセット14から供給された記録媒体としてのシート不図示に転写して、シートに転写したトナー像を定着器15で定着してトレイ16に排出する。また、図13b画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するCPU17aを有するコントローラ17への電力供給、また、画像形成のための駆動部としてのモータ18a及びモータ18bに電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ17へは3.3V、モータへは24Vを供給する。例えばモータ18aはシートを搬送する搬送ローラを駆動するモータ、モータ18bは定着器15を駆動するモータである。このような画像形成装置の低電圧電源として、上記の同期整流回路を用いた電源を適用した場合でも、上記実施例と同様、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子同期整流FETを用いて正しく電源を動作することができる。なお、上記実施例で説明した電源は、ここで示した画像形成装置に限らず他の電子機器の電源としても適用可能である。"