"上面、前記上面に形成された複数のコントロールチップ用電極、前記上面に形成された複数のメモリチップ用電極、前記上面とは反対側の下面、前記下面に形成された複数の外部端子用電極、前記上面と前記下面との間に形成された複数のビア、および前記複数のビア内にそれぞれ形成され、かつ、前記複数のコントロールチップ用電極および前記複数のメモリチップ用電極と前記複数の外部端子用電極とをそれぞれ電気的に接続する複数のビア内配線を有する配線基板と、基準電位発生回路、チップ表面、前記チップ表面に形成された複数の電極パッド、および前記チップ表面とは反対側のチップ裏面を有し、前記配線基板の前記上面に搭載されたコントロールチップと、前記コントロールチップの前記複数の電極パッドと前記複数のコントロールチップ用電極とをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数の外部端子用電極のそれぞれに接続された複数の外部端子と、を含み、前記複数の電極パッドは、前記基準電位発生回路と電気的に接続された第1基準電位用パッドを有し、前記複数のコントロールチップ用電極は、前記コントロールチップの前記第1基準電位用パッドと電気的に接続される第1基準電位用電極とを有し、前記複数のメモリチップ用電極は、メモリチップの第2基準電位用パッドと電気的に接続さる第2基準電位用電極を有し、前記複数の外部端子用電極のうち、バイパスコンデンサと電気的に接続される基準電位端子用電極は、前記配線基板に形成された複数の配線のうちの基準電位用配線および前記複数のビア内配線のうちの基準電位用ビア内配線を介して、前記第1基準電位用電極および前記第2基準電位用電極とそれぞれ電気的に接続され、前記基準電位用ビア内配線と前記基準電位用配線との接続箇所は、前記基準電位用配線における前記接続箇所から前記第2基準電位用電極までの距離が、前記基準電位用配線における前記接続箇所から前記第1基準電位用電極までの距離よりも短くなる位置のみであることを特徴とする半導体装置。前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである、請求項1記載の半導体装置。前記電極パッドとしてデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項2記載の半導体装置。前記電極パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項3記載の半導体装置。コントロールチップ用電極、メモリインタフェース用電極及び外部端子用電極を有する実装基板と、前記コントロールチップ用電極に接続されたコントロールチップ用パッド及び基準電位発生回路を有し、前記実装基板に搭載されたコントロールチップと、前記メモリインタフェース用電極に導電部材を介して接続されたメモリチップ用電極を有し、前記コントロールチップの上に重ねられて前記実装基板の上に搭載されたメモリ基板と、前記コントロールチップの制御を受け、前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッドを有し、前記メモリ基板に搭載されたメモリチップと、を含み、前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第1基準電位用パッドを含み、前記メモリインタフェース用電極は前記第1基準電位用パッドと電気的に接続された第1基準電位用電極を含み、前記メモリチップ用パッドは第2基準電位用パッドを含み、前記メモリチップ用電極は、前記メモリチップの第2基準電位用パッドと電気的に接続された第2基準電位用電極を含み、前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極を含み、前記基準電位端子用電極は、前記第1基準電位用パッドと前記第2基準電位用パッドとを接続する信号経路の所定の接続箇所にのみ接続され、前記第2基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第1基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短いことを特徴とする半導体装置。前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである、請求項5記載の半導体装置。前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項6記載の半導体装置。前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項7記載の半導体装置。コントロールチップ用電極、メモリチップ用電極及び外部端子用電極を有する実装基板と、前記コントロールチップ用電極に導電部材を介して接続されたコントロールチップ用パッド及び基準電位発生回路を有し、前記実装基板に搭載されたコントロールチップと、前記コントロールチップの制御を受け、前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッドを有し、前記コントロールチップに重ねて前記実装基板に搭載されたメモリチップと、を含み、前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第1基準電位用パッドを含み、前記コントロールチップ用電極は前記第1基準電位用パッドと電気的に接続される第1基準電位用電極を含み、前記メモリチップ用パッドは第2基準電位用パッドを含み、前記メモリチップ用電極は、メモリチップの第2基準電位用パッドと電気的に接続さる第2基準電位用電極を含み、前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極を含み、前記基準電位端子用電極は、前記第1基準電位用パッドと前記第2基準電位用パッドとを接続する信号経路の所定の接続箇所にのみ接続され、前記第2基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第1基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短いことを特徴とする半導体装置。前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである、請求項9記載の半導体装置。前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項10記載の半導体装置。前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項11記載の半導体装置。マザーボードと、基準電位発生回路を備えたコントロールチップを有し、前記マザーボードに搭載された第1半導体装置と、前記コントロールチップの制御を受けるメモリチップを有し、前記マザーボード上で前記第1半導体装置の隣に搭載された第2半導体装置と、前記マザーボードに形成され、かつ、前記第1半導体装置の第1基準電位用電極と前記第2半導体装置の第2基準電位用電極とを電気的に接続する基準電位用信号経路と、前記マザーボードに搭載され、かつ前記基準電位用信号経路に接続された基準電位用バイパスコンデンサとを含み、前記基準電位用バイパスコンデンサは、前記基準電位用信号経路の所定の接続箇所にのみ接続され、前記所定の接続箇所から前記基準電位用信号経路に沿って前記第2基準電位用電極を経由して前記メモリチップの第2基準電位用電極パッドに至るまでの距離が、前記所定の接続箇所から前記基準電位用信号経路に沿って前記第1基準電位用電極を経由して前記コントロールチップの第1基準電位用電極パッドに至るまでの距離よりも短いことを特徴とする電子装置。前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである、請求項13記載の電子装置。前記コントロールチップはデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項14記載の電子装置。前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項15記載の電子装置。前記基準電位発生回路は電源電圧の半分の基準電圧を生成し、前記基準電位用バイパスコンデンサは、基準電位用信号経路と電源端子との間に配置された第1基準電位用バイパスコンデンサ及び基準電位用信号経路とグランド端子との間に配置された第2基準電位用バイパスコンデンサとから成る、請求項13記載の電子装置。前記基準電位用パスコンデンサは前記マザーボードの前記第1半導体装置及び第2半導体装置の搭載面に搭載されている、請求項17記載の電子装置。実装基板に搭載された複数の半導体チップと前記複数の半導体チップを接続するために形成された複数の信号経路とを有する電子装置であって、前記複数の半導体チップは、単数又は複数のメモリチップと、前記メモリチップを制御するコントロールチップとを含み、前記コントロールチップは基準電位発生回路と前記基準電位発生回路で発生される基準電位が印加される第1基準電位用パッドとを有し、前記メモリチップは第2基準電位用パッドと信号パッドとを有し、前記信号パッドから入力された入力信号のレベル判定基準として前記第2基準電位用パッドに印加される基準電位を用い、前記信号経路は、前記第1基準電位用パッドと第2基準電位用パッドとを接続すると共にバイパスコンデンサが接続される基準電位用信号経路を含み、前記基準電位用信号経路に前記バイパスコンデンサが接続される所定の接続箇所の位置は、前記第2基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離が、前記第1基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離よりも短くなる位置のみであることを特徴とする電子装置。前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである、請求項19記載の電子装置。前記コントロールチップはデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項20記載の電子装置。前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項21記載の電子装置。前記基準電位発生回路は電源電圧の半分の基準電圧を生成する、請求項19記載の電子装置。本願発明者は一の半導体集積回路で生成した基準電位を他の半導体集積回路に供給する場合のノイズ抑圧について検討した。特許文献1では基準電位を伝達する信号経路に対するノイズの抑圧について考慮はない。信号経路のノイズを抑圧するには通常、特許文献2乃至4に例示されるようにバイパスコンデンサが用いられる。信号経路にはカップリングノイズや電源ノイズなどが重畳されるが、信号経路のどの位置でもそれらを抑圧することが最善とは限らない、ということが本発明者によって見出された。例えば、電源ノイズによって電源電圧が変動したとき、その電源変動を受けた信号を処理する場合には、その判定レベルである基準電位も同じレベル変動を受けていることが望ましい。ここで、一の半導体集積回路が出力バッファから基準電位を信号経路に出力して他の半導体集積回路に伝達するとともに、その信号経路の基準電位を当該一の半導体集積回路が遅延して入力端子から帰還入力する場合を想定する。そして、その信号経路の出力側に近いところにバイパスコンデンサを設けて基準電位の電源ノイズ成分を抑圧すると、帰還入力経路の入力バッファで同じ電源ノイズが重畳されることは期待できないから、帰還入力された基準電位が、基準電位の出力時における信号レベルの判定基準にならなくなる虞のあることが見出された。例えば、チップの外部に出力した基準電位を入力して検証するセルフテスト機能を有する半導体集積回路に基準電位を帰還入力するような場合である。本発明の目的は、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧を常に適正化することが容易な半導体装置、更には電子装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、実装基板に搭載されたコントロールチップとメモリチップとを接続する信号経路として、コントロールチップで生成した基準電位を伝達する所定の信号経路を備えるとき、当該所定の信号経路に前記バイパスコンデンサを接続する接続箇所接続点の位置を、メモリチップの基準電位用パッドから前記基信号経路に沿って前記接続箇所に至るまでの距離が、コントロールチップの基準電位用パッドから前記所定の信号経路に沿って前記接続箇所に至るまでの距離よりも短くなる位置のみに制限する。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、バイパスコンデンサの配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<メモリチップ寄りにVref用パスコンを接続させるPOPのベース側半導体装置>本発明の代表的な実施の形態に係る半導体装置は、上面チップ搭載面、前記上面に形成された複数のコントロールチップ用電極、前記上面に形成された複数のメモリチップ用電極、前記上面とは反対側の下面実装面、前記下面に形成された複数の外部端子用電極、前記上面と前記下面との間に形成された複数のビア、および前記複数のビア内にそれぞれ形成され、かつ、前記複数のコントロールチップ用電極および前記複数のメモリチップ用電極と前複数の記外部端子用電極とをそれぞれ電気的に接続する複数のビア内配線を有する配線基板20:ベース基板、下段側基板と、基準電位発生回路、チップ表面表面、主面、前記チップ表面に形成された複数の電極パッドボンディングパッド、および前記チップ表面とは反対側のチップ裏面を有し、前記配線基板の前記上面に搭載されたコントロールチップ10と、前記コントロールチップの前記複数の電極パッド100と前記複数のコントロールチップ用電極200とをそれぞれ電気的に接続する複数の導電性部材300:バンプ電極と、前記配線基板の前記複数の外部端子用電極のそれぞれに接続された複数の外部端子と、を含む。前記複数の電極パッドは、前記基準電位発生回路と電気的に接続された第1基準電位用パッド100を有する。前記複数のコントロールチップ用電極は、前記コントロールチップの前記第1基準電位用パッドと電気的に接続される第1基準電位用電極200とを有する。前記複数のメモリチップ用電極は、メモリチップの第2基準電位用パッド110と電気的に接続さる第2基準電位用電極202を有する。前記複数の外部端子用電極のうち、バイパスコンデンサと電気的に接続される基準電位端子用電極は、前記配線基板に形成された複数の配線のうちの基準電位用配線500および前記複数のビア内配線のうちの基準電位用ビア内配線411を介して、前記第1基準電位用電極および前記第2基準電位用電極とそれぞれ電気的に接続される。前記基準電位用ビア内配線と前記基準電位用配線との接続箇所は、前記基準電位用配線における前記接続箇所から前記第2基準電位用電極までの距離が、前記基準電位用配線における前記接続箇所から前記第1基準電位用電極までの距離よりも短くなる位置のみである。なお、本実施の形態では、コントロールチップの表面電極パッドが形成される面が配線基板の上面と対向するように、配線基板の上面に搭載される例について説明したが、コントロールチップの裏面が配線基板の上面と対向するように、配線基板の上面に搭載されてもよい。但し、この場合は、コントロールチップの複数の電極パッド100と複数のコントロールチップ用電極200とを、導電性部材として、ワイヤを介してそれぞれ電気的に接続する。上記半導体装置は例えばPOP構造のベース基板下段側を構成するものであり、メモリチップ用電極を介してその上にメモリチップを有する半導体装置上段側の半導体装置が配置実装されてPOP構造のマルチチップモジュールが構成される。バイパスコンデンサが接続される基準電位用ビア内配線と基準電位用配線との接続箇所から第1基準電位用電極までの距離に比べて、この接続箇所から第2基準電位用電極までの距離が短くなるように制限されている。この制限は、メモリチップを搭載した半導体装置を実装してマルチチップモジュールを構成したとき、バイパスコンデンサが接続される基準電位用ビア内配線と基準電位用配線との接続箇所からコントロールチップの第1基準電位用パッドまでの距離に比べてメモリチップの第2基準電位用パッドまでの距離が短くなることを少なからず保証するものである。上記制限距離の関係が逆の場合にはそのような保証は得られない。この制限のもとでマルチチップモジュールが構成されると、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。2<Vref出力とVref入力の短絡>項1の半導体装置において、前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド100_OUT、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッド100_INである。コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。3<DQ対応Vref>項2の半導体装置において、前記電極パッドとしてデータ系信号のデータ系パッドを有し、前記第1基準電位用パッド100_IN_DQa100_OUT_DQaは前記データ系パッドを介して入出力されるデータ信号の論理値判定レベルを提供する。例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。4<CA対応Vref>項3の半導体装置において、前記電極パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッド100_IN_CA,100_OUT_CAは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。5<メモリチップ寄りにVref用パスコンを有するPOP>本発明の代表的な別の実施の形態に係る半導体装置1は、コントロールチップ用電極200、メモリインタフェース用電極202及び外部端子用電極201を有する実装基板20と、前記コントロールチップ用電極に接続されたコントロールチップ用パッド100及び基準電位発生回路を有し前記実装基板に搭載されたコントロールチップ10と、前記メモリインタフェース用電極に導電部材を介して接続されたメモリチップ用電極211を有し前記コントロールチップの上に重ねられて前記実装基板の上に搭載されたメモリ基板21と、前記コントロールチップの制御を受け前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッド110を有し前記メモリ基板に搭載されたメモリチップ11と、を含む。前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第1基準電位用パッド100を含む。前記コントロールチップ用電極は前記第1基準電位用パッドと電気的に接続された第1基準電位用電極200を含む。前記メモリチップ用パッドは第2基準電位用パッド110を含む。前記メモリチップ用電極は、前記メモリチップの第2基準電位用パッドと電気的に接続された第2基準電位用電極211を含む。前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極201を含む。前記基準電位端子用電極は、前記第1基準電位用パッドと前記第2基準電位用パッドとを接続する信号経路の所定の接続箇所接続点にのみ接続され、前記第2基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第1基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短い。上記半導体装置は例えばPOP構造を成すものである。基準電位端子用電極にはバイパスコンデンサが接続され、その基準電位端子用電極が基準電位用の信号経路に接続する所定の接続箇所から第1基準電位用パッドまでの距離に比べて第2基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。6<Vref出力とVref入力の短絡>項5の半導体装置において、前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである。コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。7<DQ対応Vref>項6の半導体装置において、前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する。例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。8<CA対応Vref>項7の半導体装置において、前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。9<メモリチップ寄りにVref用パスコンを有するSIP>本発明の代表的な更に別の実施の形態に係る半導体装置は、コントロールチップ用電極200,204、メモリチップ用電極203,205及び外部端子用電極を有する実装基板22と、前記コントロールチップ用電極に導電部材を介して接続されたコントロールチップ用パッド100及び基準電位発生回路を有し前記実装基板に搭載されたコントロールチップ10と、前記コントロールチップの制御を受け前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッド110を有し前記コントロールチップに重ねて前記実装基板に搭載されたメモリチップ11と、を含む。前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第1基準電位用パッド100を含む。前記コントロールチップ用電極は前記第1基準電位用パッドと電気的に接続される第1基準電位用電極200,204を含む。前記メモリチップ用パッドは第2基準電位用パッド110を含む。前記メモリチップ用電極は、メモリチップの第2基準電位用パッドと電気的に接続さる第2基準電位用電極203,205を含む。前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極320を含む。前記基準電位端子用電極は、前記第1基準電位用パッドと前記第2基準電位用パッドとを接続する信号経路の所定の接続箇所にのみ接続され、前記第2基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第1基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短い。上記半導体装置は例えばSIP構造を成すものである。基準電位端子用電極にはバイパスコンデンサが接続され、その基準電位端子用電極が基準電位用の信号経路に接続する所定の接続箇所から第1基準電位用パッドまでの距離に比べて第2基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。10<Vref出力とVref入力の短絡>項9の半導体装置において、前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである。コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。11<DQ対応Vref>項10の半導体装置において、前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ信号の論理値判定レベルを提供する。例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。12<CA対応Vref>項11の半導体装置において、前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。13<メモリLSI寄りにVrefパスコンを有する平積タイプの電子装置>本発明の代表的な更に別の実施の形態に係る電子装置は、マザーボード31,31Aと、基準電位発生回路を備えたコントロールチップ10を有し前記マザーボードに搭載された第1半導体装置12Aと、前記コントロールチップの制御を受けるメモリチップ11を有し前記マザーボード上で前記第1半導体装置の隣に搭載された第2半導体装置12Bと、前記マザーボードに形成され且つ前記第1半導体装置の第1基準電位用電極207と前記第2半導体装置の第2基準電位用電極217とを電気的に接続する基準電位用信号経路と、前記マザーボードに搭載された基準電位用バイパスコンデンサ40とを含む。前記基準電位用バイパスコンデンサは、前記基準電位用信号経路の所定の接続箇所にのみ接続される。前記所定の接続箇所から前記基準電位用信号経路に沿って前記第2基準電位用電極を経由して前記コントロールチップの第2基準電位用電極パッド100に至るまでの距離が、前記所定の接続箇所から前記基準電位用信号経路に沿って前記第1基準電位用電極を経由して前記メモリチップの第1基準電位用電極パッド110に至るまでの距離よりも短くされる。上記電子装置は例えばマザーボードに半導体装置及び基準電位用バイパスコンデンサが平置き成るものである。基準電位用信号経路に接続する所定の接続箇所から第1基準電位用パッドまでの距離に比べて第2基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。14<Vref出力とVref入力の短絡>項13の電子装置において、前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである。コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。15<DQ対応Vref>項14の電子装置において、前記コントロールチップはデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する。例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。16<CA対応Vref>項15の電子装置において、前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。17<12VCCQを中心にVDD側とGND側のパスコン>項13の電子装置において、前記基準電位発生回路は電源電圧の半分の基準電圧を生成し、前記基準電位用バイパスコンデンサは、基準電位用信号経路と電源端子との間に配置された第1基準電位用バイパスコンデンサ及び基準電位用信号経路とグランド端子との間に配置された第2基準電位用バイパスコンデンサとから成る。基準電位は電源電圧の半分のレベルであるから、電源側とグランド側の双方からバイパスコンデンサを介して基準電位用信号経路のレベル変動を抑制することにより伝達される基準電位をメモリチップ側で更に安定化させることができる。18<マザーボードのメモリ及びコントローラ搭載面にパスコンを搭載>項17の電子装置において、前記基準電位用パスコンデンサは前記マザーボードの前記第1半導体装置及び第2半導体装置の搭載面に搭載される。前記第1半導体装置及び第2半導体装置に関係する回路素子をマザーボードの一面に集約することができるので、マザーボードの他方の面をそれらとは機能が大別される別のデバイスの実装に専用化させることが可能になる。19<POP,SiP又は平積み形態でメモリ及びコントローラを有する電子装置>本発明の代表的な更に別の実施の形態に係る電子装置は、実装基板に搭載された複数の半導体チップと前記複数の半導体チップを接続するために形成された複数の信号経路とを有する。前記複数の半導体チップは、単数又は複数のメモリチップ11と、前記メモリチップを制御するコントロールチップ10とを含む。前記コントロールチップは基準電位発生回路と前記基準電位発生回路で発生される基準電位が印加される第1基準電位用パッド100とを有する。前記メモリチップは第2基準電位用パッド110と信号パッドとを有し、前記信号パッドから入力された入力信号のレベル判定基準として前記第2基準電位用パッドに印加される基準電位を用いる。前記信号経路は、前記第1基準電位用パッドと第2基準電位用パッドとを接続すると共にバイパスコンデンサが接続される基準電位用信号経路を含む。前記基準電位用信号経路に前記バイパスコンデンサが接続される所定の接続箇所の位置は、前記第2基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離が、前記第1基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離よりも短くなる位置のみとされる。上記電子装置は例えばPOP構造、SIP構造若しくは平置き構造を有するマルチチップの半導体装置、又はその半導体装置を用いた電子装置を成すものである。基準電位用信号経路の所定の接続箇所にバイパスコンデンサが接続され、その所定の接続箇所から第1基準電位用パッドまでの距離に比べて第2基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。20<Vref出力とVref入力の短絡>項19の電子装置において、前記第1基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第1基準電位用出力パッド、及び前記第1基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第1基準電位用入力パッドである。コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。21<DQ対応Vref>項20の電子装置において、前記コントロールチップはデータ系信号のデータ系パッドを有し、前記第1基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する。例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。22<CA対応Vref>項21の電子装置において、前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第1基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。23<12VCCQを中心にVDD側とGND側のパスコン>項19の電子装置において、前記基準電位発生回路は電源電圧の半分の基準電圧を生成する。基準電位は電源電圧の半分のレベルであるから、伝達される基準電位をメモリチップ側で更に安定化させるために、電源側とグランド側の双方からバイパスコンデンサを介して基準電位用信号経路のレベル変動を抑制する手段を講ずることが可能である。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1にはPOP構造の半導体装置の縦断面構造の概略が例示される。同図に示される半導体装置1は、配線基板若しくは実装基板としてのベース基板20にコントロールチップSOC10を搭載したベース構造に、配線基板としてのサブ基板上段側基板21にメモリチップDRAM11を搭載したサブ構造を搭載して成る。サブ構造は例えばJEDEC標準の外部端子配列を有するFPCなどのパッケージに実装済みのSDRAM装置などによって構成される。要するに、ベース構造を提供することにより、これを用いるユーザはベース構造に安価な標準化されたメモリ装置を搭載してPOP構造の半導体装置を得ることができる。メモリチップ11は、特に制限されないが、DDR3-SDRAMDoubleDataRate3SynchronousRandomAccessMemoryとされる。コントロールチップ10は、特に制限されないが、DDR3-SDRAMのアクセス制御を行うSDRAMコントローラ、CPU中央処理装置、画像処理や暗号化復号処理などを行うアクセラレータなどを有するマイクロコンピュータのようなデータ処理デバイスによって構成される。SDRAMコントローラはCPUやアクセラレータからのSDRAMアクセス要求に応答してSDRAMに対するコマンドアドレスやデータのインタフェース制御を行う。メモリチップ11とコントロールチップ10の間のコマンドアドレスやデータのインタフェースにおいてそのインタフェース信号の論理値の判定には基準電位を用いる。DDR3-SDRAMのJEDEC標準によれば、電源電圧をVCCQとすると基準電位VrefはVCCQ/2と規定される。ここではそのような基準電位Vrefをコントロールチップ10の内部で生成し、メモリチップ11に与えて、メモリチップ側でのインタフェース信号の論理値判定に供するようになっている。尚、電源電圧VCCQは、少なくとも、メモリチップ11とコントロールチップ10とのインタフェースに用いる共通の電源電圧を意味する。以下、基準電位Vrefの伝達のための構成を主として半導体装置1の構造を説明する。ベース基板下段側基板20は例えばガラスエポキシ樹脂などを用いて形成された複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア401とビア401内に形成されたビア内配線411とを介して相互に導通される。ベース基板20の表面には代表的に示された電極コントロールチップ用電極200,メモリチップ用電極202が設けられ、裏面にも代表的に示された電極外部端子用電極201が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示された配線500、ビア401、及びビア内配線411などを介して目的とするもの同士が電気的に接続される。ベース基板20の裏面の電極201には半導体装置1をマザーボードの配線パターンに搭載するための半田ボールのような外部端子320が形成される。なお、外部端子320については、半田ボールボール状の電極に限らず、半田材鉛フリー半田を含むであってもよい。サブ基板上段側基板21も上記同様に例えば複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア400とビア400に充填されたビア内配線410とを介して相互に導通される。サブ基板21の表面には代表的に示された電極211が設けられ、裏面にも代表的に示された電極210が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示されたビア400及びビア内配線410などを介して目的とするもの同士が電気的に接続される。ここで、コントロールチップ10に代表的に示された電極パッド100は基準電位発生回路で生成される基準電位が印加される第1基準電位パッドであり、ベース基板20に代表的に示された電極200は第1基準電位用電極であり、双方は半田バンプ300のような導電部材によって導通される。ベース基板20において電極200から電極202に至る配線500は基準電位用配線である。電極202はビア401及びビア内配線411を介してベース基板21の裏面に形成されている電極201に導通される。電極201に形成された外部端子320は図示を省略するマザーボードの配線を介してバイパスコンデンサの一方の容量電極に接続されることになる。一方、メモリチップ11に代表的に示された電極パッド110は外部から基準電位を受ける第2基準電位用パッドであり、サブ基板21に代表的に示された電極211は第2基準電位用電極であり、双方はボンディングワイヤ501のような導電部材によって導通される。電極211はビア400及びビア内配線10を介してサブ基板21の裏面に形成されている電極210に導通される。ベース基板20の電極202は半田ボールのような外部端子310が設けられており、この外部端子310に前記サブ基板21の電極210が結合される。なお、本実施の形態では、メモリチップの裏面電極パッドが形成される面とは反対側の面が配線基板サブ基板21の上面と対向するように、配線基板サブ基板21の上面に搭載される例について説明したが、メモリチップの裏面が配線基板サブ基板21の上面と対向するように、配線基板サブ基板21の上面に搭載されてもよい。但し、この場合は、メモリチップの複数の電極パッド110と電極211とを、導電性部材として、バンプ電極を介してそれぞれ電気的に接続する。また、外部端子310については、半田ボールボール状の電極に限らず、柱状の導電性部材、または半田材鉛フリー半田を含むであってもよい。図2には図1の半導体装置1をマザーボード30に搭載した電子回路が例示される。マザーボード30は外部端子320に代表される外部端子が搭載される電極220や配線510を有する。電極220に結合する配線510Aは電極222に接続し、電極222にはバイパスコンデンサ40の一方の容量電極が結合される。バイパスコンデンサ40の他方の容量電極は電極221に結合され、電極221は配線510BによってグランドプレーンGNDに接続される。ここで、第1基準電位パッド100から第2基準電位パッド110に至る信号経路に、ビア401及びビア内配線411が接続される接続箇所の位置は、次に条件を満足するように配置されている。即ち、ビア内配線411と配線500との接続箇所は、前記信号経路における前記接続箇所から前記第2基準電位用パッド110までの距離が、前記信号経路における前記接続箇所から前記第1基準電位用パッド100までの距離よりも短くなる位置のみである、という条件を満足する。図3には第1基準電位パッド100から第2基準電位パッド110に至る信号経路が模式的に示される。図3では図1及び図2では明確に図示できなかった構成も併せて図示してある。第1基準電位パッド100として、基準電位Vrefを出力する出力バッファ30_OUTの出力端子に接続される第1基準電位出力パッド100_OUTと、入力バッファ30_INの入力端子に結合された第1基準電位入力パッド100_INとを有し、双方のパッド100_OUT,100_INは、相隣り合って電極200に共通接続される。基準電位を受けるメモリチップ11の電極パッド110には入力バッファ31_INの入力端子が接続される。また、基準電位用のバイパスコンデンサ40は、基準電位用信号経路に接続される電極222と電源端子VCCQとの間に配置された第1のバイパスコンデンサ40A、及び前記電極222とグランド端子VSSQグランドプレーンGNDとの間に配置された第2のバイパスコンデンサ40Bとから成る。特に制限されないが、入力バッファ30_INの先には基準電位Vrefに対するセルフテスト回路などが接続される。図3において分岐点CRSは、第1基準電位パッド100から第2基準電位パッド110に至る信号経路に、ビア401及びビア内配線411が接続される接続箇所の位置である。基準電位Vrefを伝達する信号経路に関する上記制限はA>Bと表すことができる。このときCを最短にすることが望ましく、そのためには図1の縦断面構造にも示されるように外部端子310の直下に外部端子320を配置すればよい。その帰結としてバイパスコンデンサ320も外部端子320の近傍に配置することが望ましい。図4には4層配線構造のベース基板20を用いて基準電位を伝達する信号経路を形成する例が示される。例えばベース基板20は、其の表面の第1配線層L1、その下の第2配線層L2、更に下の第3配線層L3、及び裏面の第4配線層L4から成る。基準電位の信号経路は図1とは作図上の相違があるが、図4に従えば、電極200も第1配線層L1において電極パッド100_INと100_OUTパッドに対応して分離され、夫々のパッドから引き出された配線はビアVIAによって接続されて下層の配線に導通される。図5にはコントロールチップからメモリチップに基準電位を伝達する信号経路にバイパスコンデンサを接続する位置の制約による作用効果が例示される。コントロールチップ10の電極パッド100_IN,100_OUTからメモリチップ11の電極パッド110に至る信号経路には出力バッファ30_OUTの電源ノイズが重畳されるとともに、伝播途中で隣接信号線からのカップリングノイズの影響も受ける。この信号経路にバイパスコンデンサ40A,40Bが接続する所定の接続箇所CRSからコントロールチップ10の電極パッド100_IN,100_OUTまでの距離に比べてメモリチップ11の電極パッド110までの距離が短くなるように制限されている。この制限により、基準電位Vrefに対するバイパスコンデンサ40_A,40_Bによるノイズ抑圧の作用は、コントロールチップ10に対して電源ノイズの状態が異なるメモリチップ11側で相対的に大きくされる。したがって、そのようなメモリチップ11側では判定基準とされる基準電位Vrefに対する安定性が増し、コントロールチップ10側で電極パッド100_INから入力バッファ30_INを介して基準電位Vrefの帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。例えば、入力バッファ30_INの先に設けられた図示を省略するセルフテスト回路は、電極パッド100_OUTから出力する規準電位Vrefの電源ノイズ波形をある程度維持してセルフテスト回路に取り込んで検証対象とすることができる。すなわち、リードデータの並列出力動作などによって電源電圧VCCQが変動して基準電位波形が揺れたとき、出力タイミングに対してループバックで入力するタイミングは少なからず遅延するので、その揺れを維持してループバックしなければその影響をセルフテスト回路で検証することはできない。このとき、接続箇所CRSの位置によるコントロールチップ10寄りではバイパスコンデンサ40A,40Bによるノイズ抑圧機能が働かないので、ループバックされる基準電位には検証すべき電源ノイズの影響を留めることができる。したがって、上記実施の形態1によれば、POP構造を有する半導体装置1において、基準電位を伝達する信号経路に接続するバイパスコンデンサ40A,40Bの上記配置制限により、電源ノイズの状態が相違される異なるチップ10,11間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化を容易に実現することができる。POP構造のベース基板20側のベース構造だけに着目した場合も同様である。すなわち、ベース構造ではサブ基板21は実装されていないが、バイパスコンデンサを接続するための前記接続箇所CRSの位置、すなわち、信号配線500とビア内配線411との接続点の位置は、上記同様の配置制限をもつ。したがって、そのようなベース構造だけでも、バイパスコンデンサが接続されるビア内配線411と基準電位用配線500との接続箇所からコントロールチップ10の基準電位用パッド100までの距離に比べてメモリチップ11の基準電位用パッド110までの距離が短くなることを少なからず保証するものである。上記制限距離の関係が逆の場合にはそのような保証は得られない。この制限のもとでPOP構造のマルチチップモジュールが構成されれば、上記同様の作用効果を得ることができ、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化を容易に実現することができる。特に、基準電位Vrefを出力する出力バッファ30_OUTの出力端子に接続された基準電位用出力パッド100_OUTと、このパッド100_OUTと隣り合って結合され入力バッファ30_INの入力端子に接続された基準電位用入力パッド100_INとを短絡することによって、入力バッファ30_INの先に設けられたセルフテスト回路による基準電位の検証機能を高精度に維持させることが可能になる。図3に例示されるように基準電位が電源電圧VCCQの半分のレベルであるときに、グランド電圧VSSQと電源電圧VCCQとのそれぞれの間にバイパスコンデンサ40B,40Aを設けることにより、電源側とグランド側の双方からバイパスコンデンサ40A,40Bを介して基準電位用信号経路のレベル変動を抑制することができるので、その信号経路に伝達される基準電位をメモリチップ11側で更に安定化させることができる。また、図2に例示されるように、マザーボード30に半導体装置1を搭載する搭載面にバイパスコンデンサ40A,40Bを搭載することにより、半導体装置1に関係する回路素子をマザーボード30の一面に集約することができ、マザーボードの他方の面をそれらとは機能が大別される別のデバイスの実装に専用化させることが可能になる。例えば携帯電話の用途においてアプリケーションプロセッサとして機能される半導体装置1などをマザーボード30の表面に、ベースバンド処理を行うベースバンドプロセッサやRFチップをマザーボード30の裏面に分けて実装する場合に好適である。図6にはデータ系信号のための基準電位とコマンドアドレス系信号のための基準電位とを分けて設けた例が示される。特に制限されないが、コントロールチップ10におけるデータ信号やデータストローブ信号などのデータ系信号のデータ系パッドはデータのバイト単位で設けられているものとする。DQaは上位バイト系を意味し、DQbは下位バイト系を意味する。このとき、コントロールチップ10は、バイト単位で別々のメモリチップを用いる場合と、上位バイトと下位バイトを合せて1個のメモリチップを用いる場合の双方に対応するために、データ系の基準電位に対しても上位バイト系と下位バイト系に分けて出力可能にされる。すなわち、上位データバイト系DQaに対応して、基準電位Vrefの出力バッファ30_OUT_DQa、出力力パッド100_OUT_DQa、入力パッド100_IN_DQa、及び入力バッファ30_IN_DQaを備え、同様に、下位データバイト系DQbに対応して、基準電位Vrefの出力バッファ30_OUT_DQb、出力力パッド100_OUT_DQb、入力パッド100_IN_DQb、及び入力バッファ30_IN_DQaを備える。このとき、1個のメモリチップ11が2バイトのデータ入出力機能を備えるものである場合には、図6の如く、上位データバイト系又は下位データバイト系の何れか一方の基準電位入出力系を用いればよい。図6に従えば、上位データバイト系の電極パッド100_OUT_DQa,100_IN_DQbを図1などに基づいて説明したのと同様にメモリチップ11の電極パッド110_DQに接続すればよい。このとき、下位バイト系基準電位の出力パッド100_OUT_DQbは入力パッド100_IN_DQbに帰還接続され、セルフテスト可能にされる。また、図6の例では、コマンド及びアドレス系信号のコマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号CAの論理値判定レベルを、データ系の基準電位とは異なる経路でメモリチップ11に与えるようになっている。すなわち、コマンドアドレス系信号CAに対応して、基準電位Vrefの出力バッファ30_OUT_CA、出力力パッド100_OUT_CA、入力パッド100_IN_CA、及び入力バッファ30_IN_CAを備え、データ系の場合と同様に、電極パッド100_OUT_CAと100_IN_CAが結合されると共に、メモリチップ11のコマンドアドレス系信の基準電位入力パッド110_CAに接続され、接続箇所CRS_CAにバイパスコンデンサ40A_CA,40B_CAが接続される。これにより、データ系と同様にコマンドアドレス系の基準電位に関しても、デバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を高精度に支援することができる。図7には図6におけるコマンドアドレス系の基準電位を伝達する信号経路の概略が例示される。その表記は図4に対応される。《実施の形態2》図8にはSIP構造の半導体装置の縦断面構造の概略が例示される。同図に示される半導体装置2は、配線基板若しくは実装基板としてのモジュール基板22にコントロールチップSOC10とメモリチップDRAM11をスタックして樹脂などで封止した構造を有する。メモリチップ11及びコントロールチップ10は実施の形態1と同様である。電源電圧をVCCQとするとき、基準電位VrefがVCCQ/2と規定されるとき、基準電位Vrefをコントロールチップ10の内部で生成し、メモリチップ11に与えて、メモリチップ11側でのインタフェース信号の論理値判定に供するようになっている。以下、基準電位Vrefの伝達のための構成を主として半導体装置2の構造を説明する。モジュール基板22は例えばガラスエポキシ樹脂などを用いて形成された複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア401とビア401に充填されたビア内配線411とを介して相互に導通される。モジュール基板22の表面には代表的に示された電極200,203が設けられ、裏面にも代表的に示された電極201が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示された配線500、ビア401、及びビア内配線411などを介して目的とするもの同士が電気的に接続される。モジュール基板22の裏面の電極201には半導体装置1をマザーボードの配線パターンに搭載するための半田バンプのような外部端子320が形成される。モジュール基板22の表面にはコントロールチップ10が搭載されて固定され、その上にメモリチップ11が搭載されて固定される。ここで、コントロールチップ10に代表的に示された電極パッド100は基準電位発生回路で生成される基準電位が印加される第1基準電位パッドであり、モジュール基板22に代表的に示された電極200は第1基準電位用電極であり、双方は半田バンプ300のような導電部材によって導通される。モジュール基板22において電極200から電極203に至る配線500は基準電位用配線である。電極203はビア401及びビア内配線411を介してモジュール基板22の裏面に形成されている電極201に導通される。電極201に形成された外部端子320は図2の30で示されるようなマザーボードの配線を介してバイパスコンデンサ40の一方の容量電極に接続されることになる。一方、メモリチップ11に代表的に示された電極パッド110は外部から基準電位を受ける第2基準電位用パッドであり、モジュール基板22に代表的に示された電極203は第2基準電位用電極であり、双方はボンディングワイヤ502のような導電部材によって導通される。図9にはSIP構造の別の半導体装置の縦断面構造の概略が例示される。同図に示される半導体装置3はメモリチップ11とコントロールチップ10のスタック順序を図8とは逆にした点が相違される。モジュール基板22は例えばガラスエポキシ樹脂などを用いて形成された複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア401とビア401に充填されたビア内配線411とを介して相互に導通される。モジュール基板22の表面には代表的に示された電極204,205が設けられ、裏面にも代表的に示された電極201が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示された配線503、ビア401、及びビア内配線411などを介して目的とするもの同士が電気的に接続される。モジュール基板22の裏面の電極201には半導体装置1をマザーボードの配線パターンに搭載するための半田バンプのような外部端子320が形成される。モジュール基板22の表面にはメモリチップ11は搭載されて固定され、その上にコントロールチップ10が搭載されて肯定される。ここで、コントロールチップ10に代表的に示された電極パッド100は基準電位発生回路で生成される基準電位が印加される第1基準電位パッドであり、モジュール基板22に代表的に示された電極204は第1基準電位用電極であり、双方はボンディングワイヤ504のような導電部材によって導通される。メモリチップ11に代表的に示された電極パッド110は外部から基準電位を受ける第2基準電位用パッドであり、モジュール基板22に代表的に示された電極205は第2基準電位用電極であり、双方はボンディングワイヤ505のような導電部材によって導通される。モジュール基板22において電極205から電極204に至る配線503は基準電位用配線である。配線503はビア401及びビア内配線411を介してモジュール基板22の裏面に形成されている電極201に導通される。電極201に形成された外部端子320は図2の30で示されるようなマザーボードの配線を介してバイパスコンデンサ40の一方の容量電極に接続されることになる。図10には第1基準電位パッド100から第2基準電位パッド110に至る信号経路が模式的に示される。図10では図8及び図9では明確に図示できなかった構成も併せて図示してある。第1基準電位パッド100として、基準電位Vrefを出力する出力バッファ30_OUTの出力端子に接続される第1基準電位出力パッド100_OUTと、入力バッファ30_INの入力端子に結合された第1基準電位入力パッド100_INとを有し、双方のパッド100_OUT,100_INは、相隣り合って電極200図9の場合は204に共通接続される。基準電位を受けるメモリチップ11の電極パッド110には入力バッファ31_INの入力端子が接続される。また、基準電位用のバイパスコンデンサ40は、基準電位用信号経路に接続されるノード222と電源端子VCCQとの間に配置された第1のバイパスコンデンサ40A、及び前記ノード222とグランド端子VSSQグランドプレーンGNDとの間に配置された第2のバイパスコンデンサ40Bとから成る。特に制限されないが、入力バッファ30_INの先には基準電位Vrefに対するセルフテスト回路などが接続される。図10において分岐点CRSは、第1基準電位パッド100から第2基準電位パッド110に至る信号経路の配線500503に、ビア401及びビア内配線411が接続される接続箇所の位置である。基準電位Vrefを伝達する信号経路に対する上記接続箇所の位置については実施の形態1と同様の条件を満足する。即ち、第1基準電位パッド100から第2基準電位パッド110に至る信号経路に、ビア401及びビア内配線411が接続される接続箇所の位置に関し、ビア内配線411と配線500との接続箇所は、前記信号経路における前記接続箇所から前記第2基準電位用パッド110までの距離が、前記信号経路における前記接続箇所から前記第1基準電位用パッド100までの距離よりも短くなる位置のみである、という条件を満足する。この制限は図10において、A>Bと表すことができる。このときCを最短にすることが望ましく、また、バイパスコンデンサ320も外部端子320の近傍に配置することが望ましい。実施の形態2に係るSIP構造の半導体装置2、3のその他の点についてはPOP構造の実施の形態1と同様であり、上記説明した種々のバリエーションをそのまま適用することができる。実施の形態1で説明したPOP構造のベース基板に係るベース構造に特有の用途の点を除けば、半導体装置2、3は半導体装置1と同様の作用効果を奏する。その他の点については実施の形態1と同様であるからその詳細な説明は省略する。《実施の形態3》図11には個別のパッケージされたメモリデバイスとシステムオンチップのマイクロコンピュータデバイスをマザーボードに平置き実装した電子装置の縦断面構造の概略が例示される。同図に示される電子装置4は、マザーボード31に、配線基板若しくは実装基板としてのパッケージ基板23にコントロールチップSOC10を搭載した半導体装置としてのマイクロコンピュータデバイス12Aと、配線基板若しくは実装基板としてのパッケージ基板24にメモリチップDRAM11を搭載した半導体装置としてのメモリデバイス12Bとを平置きで搭載して成る。メモリチップ11及びコントロールチップ10は実施の形態1と同じである。電源電圧をVCCQとするとき、基準電位VrefがVCCQ/2と規定されるとき、基準電位Vrefをコントロールチップ10の内部で生成し、メモリチップ11に与えて、メモリチップ11側でのインタフェース信号の論理値判定に供するようになっている。以下、基準電位Vrefの伝達のための構成を主として半導体装置4の構造を説明する。パッケージ基板23は例えばBGABallGridArrayパッケージ基板とされ、複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア402とビア402に充填されたビア内配線412とを介して相互に導通される。パッケージ基板23の表面には代表的に示された電極206が設けられる。電極206はコントロールチップ10の電極パッド100にボンディングワイヤ506などの導電部材を介して接続される。この電極206から延在されている配線はビア402及びビア内配線412を介して裏面の電極207に接続される。電極207にはマイクロコンピュータデバイス12Aをマザーボード31の所定の配線パターンに搭載するための半田バンプのような外部端子320が形成される。パッケージ基板24は例えばBGABallGridArrayパッケージ基板とされ、複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア403とビア403に充填されたビア内配線413とを介して相互に導通される。パッケージ基板24の表面には代表的に示された電極215が設けられる。電極215はメモリチップ11の電極パッド110にボンディングワイヤ507などの導電部材を介して接続される。この電極215から延在する配線はビア403及びビア内配線413を介して裏面の電極214に接続される。電極214にはメモリデバイス12Bをマザーボード31の所定の配線パターンに搭載するための半田バンプのような外部端子331が形成される。ここで、コントロールチップ10に代表的に示された電極パッド100は基準電位発生回路で生成される基準電位が印加される第1基準電位パッドであり、ボンディングワイヤ506でこれに接続される電極206は第1基準電位用電極である。メモリチップ11に代表的に示された電極パッド110は外部から基準電位を受ける第2基準電位用パッドであり、ボンディングワイヤ507でこれに接続される電極215は第2基準電位用電極である。電206に接続する外部端子330は、マザーボード31の電極230に結合され、電極215に接続する外部端子331は、マザーボード31の電極232に結合され、電極230と電極232とを結ぶ基準電位用配線511には電極231を介してバイパスコンデンサ40が接続される。図11の例ではマイクロコンピュータデバイス12Aの基準電位用外部端子330の縁辺と、メモリデバイス12Bの基準電位用外部端子331の縁辺が対向され、その間にバイパスコンデンサ40が配置される。図12には個別のパッケージされたメモリデバイスとシステムオンチップのマイクロコンピュータデバイスをマザーボードに平置き実装した別の電子装置の縦断面構造の概略が例示される。同図に示される電子装置5は図11に比べてバイパスコンデンサ40の配置が異なる。即ち、図12においてマイクロコンピュータデバイス12Aは図11と同じである。メモリデバイス12Bは電極などの配置が図11とは相違され、パッケージ基板24Aは例えばBGABallGridArrayパッケージ基板とされ、複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア404とビア404に充填されたビア内配線414とを介して相互に導通される。パッケージ基板24Aの表面には代表的に示された電極216が設けられる。電極2156はメモリチップ11の電極パッド110にボンディングワイヤ508などの導電部材を介して接続される。この電極216から延在する配線はビア404及びビア内配線414を介して裏面の電極217に接続される。電極217にはメモリデバイス12Bをマザーボード31の所定の配線パターンに搭載するための半田バンプのような外部端子332が形成される。ここで、コントロールチップ10に代表的に示された電極パッド100は基準電位発生回路で生成される基準電位が印加される第1基準電位パッドであり、ボンディングワイヤ506でこれに接続される電極206は第1基準電位用電極である。メモリチップ11に代表的に示された電極パッド110は外部から基準電位を受ける第2基準電位用パッドであり、ボンディングワイヤ508でこれに接続される電極216は第2基準電位用電極である。電極206に接続する外部端子330は、マザーボード31の電極230に結合され、電極217に接続する外部端子332は、マザーボード31の電極233に結合される。電極230はマザーボード31Aに形成されたビア405及びビア内配線415を介して内層の基準電位配線512に接続され、電極233はマザーボード31Aの表層の基準電位配線513に接続される。バイパスコンデンサ40は表層の電極231を介して基準電位配線513に接続されると共に、ビア406及びビア内配線416を介して内層の基準電位配線512に接続される。図13には第1基準電位パッド100から第2基準電位パッド110に至る信号経路が模式的に示される。図13では図11及び図12では明確に図示できなかった構成も併せて図示してある。第1基準電位パッド100として、基準電位Vrefを出力する出力バッファ30_OUTの出力端子に接続される第1基準電位出力パッド100_OUTと、入力バッファ30_INの入力端子に結合された第1基準電位入力パッド100_INとを有し、双方のパッド100_OUT,100_INは、相隣り合って電極206図12の場合は216に共通接続される。基準電位を受けるメモリチップ11の電極パッド110には入力バッファ31_INの入力端子が接続される。また、基準電位用のバイパスコンデンサ40は、基準電位用信号経路に接続されるノード222と電源端子VCCQとの間に配置された第1のバイパスコンデンサ40A、及び前記ノード222とグランド端子VSSQグランドプレーンGNDとの間に配置された第2のバイパスコンデンサ40Bとから成る。特に制限されないが、入力バッファ30_INの先には基準電位Vrfefに対するセルフテスト回路などが接続される。図13において分岐点CRSは、図11の場合は基準電位配線511の電極231の位置であり、図12の場合は基準電位配線513の電極231の位置である。基準電位Vrefを伝達する信号経路に対する上記接続箇所接続点、分岐点CRSの位置については実施の形態1と同様の条件を満足する。即ち、第1基準電位パッド100から第2基準電位パッド110に至る信号経路に電極231が接続される接続箇所の位置に関し、当該信号経路に電極231が接続する接続箇所は、前記信号経路における前記接続箇所から前記第2基準電位用パッド110までの距離が、前記信号経路における前記接続箇所から前記第1基準電位用パッド100までの距離よりも短くなる位置のみである、という条件を満足する。この制限は図13において、A>Bと表すことができる。このときCを最短にすることが望ましく、また、バイパスコンデンサ40も外部端子320の近傍に配置することが望ましい。図14には図12の電子装置5における基準電位を伝達する信号経路の概略が例示される。実施の形態3に係る平置き構造の電子装置4,5のその他の点についてはPOP構造の実施の形態1と同様であり、上記説明した種々のバリエーションをそのまま適用することができる。実施の形態1で説明したPOP構造のベース基板に係るベース構造に特有の用途の点を除けば、電子装置4,5は半導体装置1と同様の作用効果を奏する。その他の点については実施の形態1と同様であるからその詳細な説明は省略する。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、コントロールチップは少なくともメモリチップに対する制御機能を備えればよく、SDRAMコントローラチップなどのメモリコントローラチップ、SDRAMコントローラなどのメモリコントローラを有するマイクロコンピュータ、SDRAMコントローラなどのメモリコントローラを有するアクセラレータ、その他のシステムオンチップの半導体データ処理チップであってよい。メモリチップはSDRAMチップに限定される、シンクロナスSRAM、フラッシュメモリなどであってもよい。メモリチップについては複数個スタックしてパッケージされる構造にも適用可能である。基準電圧は必ずしも電源電圧の半分の電圧に限定されない。本発明はSIP又はPOP構造の半導体装置に限定されず、メモリチップとコントロールチップを平置きする構造の半導体装置にも適用可能である。その場合にバイパスコンデンサは当該半導体装置に実装することを要しない。また、コントロールチップにおける基準電位のループバック構成は、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能の支援に限定されず、例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる場合などにも適用可能である。"