第1の表面と前記第1の表面とは反対側の第2の表面とを有する第1導電形の第1の半導体層と、前記第1の半導体層の前記第1の表面上に設けられ、第1のピラー領域と第2のピラー領域とを有する高抵抗のエピタキシャル層と、前記第1のピラー領域の表面に選択的に設けられた第2導電形の第2の半導体層と、前記第2の半導体層の表面に選択的に設けられた第1導電形の第3の半導体層と、前記第1のピラー領域、前記第2の半導体層、及び前記第3の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第1の半導体層の第2の表面に電気的に接続された第1の電極と、前記第2の半導体層と前記第3の半導体層とに電気的に接続され、前記ゲート電極と層間絶縁膜を介して絶縁された第2の電極と、を備え、前記第1のピラー領域は、前記第1の半導体層の前記第1の表面に平行な第1の方向に沿って、交互に配列された複数の第1導電形の第1のピラーと複数の第2導電形の第2のピラーと、を有し、前記複数の第2導電形の第2のピラーはそれぞれ前記第2導電形の第2の半導体層と接続し、前記第1のピラー領域の前記第1の方向に沿った終端は、前記第1のピラーと前記第2のピラーとのどちらか一方のピラーで終端され、前記第2のピラー領域は、前記第1の方向に沿って前記第1のピラー領域と前記終端を介して隣接し、前記第2のピラー領域は、前記第1の方向に沿って前記第1のピラー領域側の一端に、前記第1の領域の前記終端の前記一方のピラーの導電形と反対の導電形を有する第3のピラーと、前記第1の方向に沿って前記第1のピラー領域とは反対側の他端に、前記第3のピラーと反対の導電形を有する第4のピラーと、を有し、前記複数の第1のピラー、前記複数の第2のピラー、前記第3のピラー、及び前記第4のピラーは、それぞれ、前記第1の半導体層の前記第1の表面に垂直な第2の方向に沿って配列された、複数段の不純物拡散層で構成され、前記複数の第1のピラー、前記複数の第2のピラー、前記第3のピラー、及び前記第4のピラーの各段の不純物拡散層は、前記第1の半導体層の前記第1の表面と平行な1つの層内に配列され、前記1つの層内において、前記第3のピラーの前記不純物拡散層における前記第3のピラーの導電形の正味の不純物量は、前記複数の第1のピラーの各不純物拡散層における第1導電形の正味の不純物量及び前記複数の第2のピラーの各不純物拡散層における第2導電形の正味の不純物量よりも少なく、前記1つの層内において、前記第4のピラーの前記不純物拡散層における前記第4のピラーの導電形の正味の不純物量は前記第3のピラーの前記不純物拡散層における前記正味の不純物量よりも少ない、ことを特徴とする電力用半導体装置。前記第2のピラー領域は、前記第3のピラーと前記第4のピラーとの間に、少なくとも、前記第4のピラーの導電形と同じ導電形を有し前記第3のピラーと隣接する第5のピラーと、前記第3のピラーの導電形と同じ導電形を有し前記第5のピラーに隣接する第6のピラーと、をさらに有し、前記第5のピラー及び前記第6のピラーは、それぞれ、前記第3のピラー及び前記第4のピラーと同数段の不純物拡散層からなり、前記1つの層内において、前記第5のピラーの不純物拡散層における前記第5のピラーの導電形の正味の不純物量及び前記第6のピラーの不純物拡散層における前記第6のピラーの導電形の正味の不純物量は、それぞれ、前記第3のピラーの不純物拡散層における前記正味の不純物量よりも少なく、前記第4のピラーの不純物拡散層における前記正味の不純物量よりも多いことを特徴とする請求項1記載の電力用半導体装置。第1の表面と前記第1の表面とは反対側の第2の表面とを有する第1導電形の第1の半導体層と、前記第1の半導体層の前記第1の表面上に設けられ、第1のピラー領域と第2のピラー領域とを有する高抵抗のエピタキシャル層と、前記第1のピラー領域の表面に選択的に設けられた第2導電形の第2の半導体層と、前記第2の半導体層の表面に選択的に設けられた第1導電形の第3の半導体層と、前記第1のピラー領域、前記第2の半導体層、及び前記第3の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第1の半導体層の第2の表面に電気的に接続された第1の電極と、前記第2の半導体層と前記第3の半導体層とに電気的に接続され、前記ゲート電極と層間絶縁膜を介して絶縁された第2の電極と、を備え、前記第1のピラー領域は、前記第1の半導体層の前記第1の表面に平行な第1の方向に沿って、交互に配列された複数の第1導電形の第1のピラーと複数の第2導電形の第2のピラーとを有し、前記第1のピラー領域の前記第1の方向に沿った終端は、前記第1のピラーと前記第2のピラーのどちらか一方のピラーで終端され、前記第2のピラー領域は、前記第1の方向に沿って前記第1のピラー領域と前記終端を介して隣接し、前記第2のピラー領域は、前記第1の方向に沿って前記第1のピラー領域側の一端に、前記第1の領域の前記終端の前記一方のピラーの導電形と反対の導電形を有する第3のピラーと、前記第1の方向に沿って前記第1のピラー領域とは反対側の他端に、前記第3のピラーと同じ導電形を有する第4のピラーと、前記第3のピラーに隣接し前記第3のピラーと反対の導電形を有する第5のピラーと、を有し、前記複数の第1のピラー、前記複数の第2のピラー、前記第3のピラー、前記第4のピラー、及び前記第5のピラーは、それぞれ、前記第1の半導体層の前記第1の表面に垂直な第2の方向に沿って配列された、複数段の不純物拡散層で構成され、前記複数の第1のピラー、前記複数の第2のピラー、前記第3のピラー、前記第4のピラー、及び前記第5のピラーの各段の不純物拡散層は、前記第1の半導体層の前記第1の表面と平行な1つの層内に配列され、前記1つの層内において、前記第3のピラーの前記不純物拡散層における前記第3のピラーの導電形の正味の不純物量は、前記複数の第1のピラーの各不純物拡散層における第1導電形の正味の不純物量及び前記複数の第2のピラーの各不純物拡散層における第2導電形の正味の不純物量よりも少なく、前記1つの層内において、前記第4のピラーの前記不純物拡散層における前記第4のピラーの導電形の正味の不純物量は前記第3のピラーの前記不純物拡散層における前記正味の不純物量よりも少なく、前記1つの層内において、前記第5のピラーの前記不純物拡散層における前記第5のピラーの導電形の正味の不純物量は前記第3のピラーの前記不純物拡散層における前記正味の不純物量よりも少なく、前記第4のピラーの前記不純物拡散層における前記正味の不純物量よりも多い、ことを特徴とする電力用半導体装置。前記第2のピラー領域は、前記第4のピラーと前記第5のピラーとの間に、少なくとも、前記第5のピラーと反対の導電形を有し前記第5のピラーと隣接する第6のピラーと、前記第5のピラーと同じ導電形を有し前記第6のピラーに隣接する第7のピラーとをさらに有し、前記第6のピラー及び前記第7のピラーは、それぞれ、前記第3のピラー及び前記第4のピラーと同数段の不純物拡散層からなり、前記1つの層内において、前記第6のピラーの不純物拡散層における前記第6のピラーの導電形の正味の不純物量及び前記第7のピラーの不純物拡散層における前記第7のピラーの導電形の正味の不純物量は、前記第3のピラーの不純物拡散層における前記正味の不純物量よりも少なく、前記第4のピラーの不純物拡散層における前記正味の不純物量よりも多いことを特徴とする請求項3記載の電力用半導体装置。前記1つの層内において、前記第3のピラーの前記不純物拡散層における前記第3のピラーの導電形の総不純物量は、前記複数の第1のピラーの各不純物拡散層における第1導電形の総不純物量及び前記複数の第2のピラーの各不純物拡散層における第2導電形の総不純物量よりも少なく、前記1つの層内において、前記第4のピラーの前記不純物拡散層における前記第4のピラーの導電形の総不純物量は前記第3のピラーの前記不純物拡散層における前記総不純物量よりも少ない、ことを特徴とする請求項1記載の電力用半導体装置。前記1つの層内において、前記第3のピラーの前記不純物拡散層における前記第3のピラーの導電形の総不純物量は、前記複数の第1のピラーの各不純物拡散層における第1導電形の総不純物量及び前記複数の第2のピラーの各不純物拡散層における第2導電形の総不純物量よりも少なく、前記1つの層内において、前記第4のピラーの前記不純物拡散層における前記第4のピラーの導電形の総不純物量は前記第3のピラーの前記不純物拡散層における前記総不純物量よりも少なく、前記1つの層内において、前記第5のピラーの不純物拡散層における前記第5のピラーの導電形の総不純物量及び前記第6のピラーの不純物拡散層における前記第6のピラーの導電形の総不純物量は、前記第3のピラーの不純物拡散層における前記総不純物量よりも少なく、前記第4のピラーの不純物拡散層における前記総不純物量よりも多い、ことを特徴とする請求項2記載の電力用半導体装置。前記1つの層内において、前記第3のピラーの前記不純物拡散層における前記第3のピラーの導電形の総不純物量は、前記複数の第1のピラーの各不純物拡散層における第1導電形の総不純物量及び前記複数の第2のピラーの各不純物拡散層における第2導電形の総不純物量よりも少なく、前記1つの層内において、前記第4のピラーの前記不純物拡散層における前記第4のピラーの導電形の総不純物量は前記第3のピラーの前記不純物拡散層における前記総不純物量よりも少なく、前記1つの層内において、前記第5のピラーの前記不純物拡散層における前記第5のピラーの導電形の総不純物量は前記第3のピラーの前記不純物拡散層における前記総不純物量よりも少なく、前記第4のピラーの前記不純物拡散層における前記総不純物量よりも多い、ことを特徴とする請求項3記載の電力用半導体装置。前記1つの層内において、前記第3のピラーの前記不純物拡散層における前記第3のピラーの導電形の総不純物量は、前記複数の第1のピラーの各不純物拡散層における第1導電形の総不純物量及び前記複数の第2のピラーの各不純物拡散層における第2導電形の総不純物量よりも少なく、前記1つの層内において、前記第4のピラーの前記不純物拡散層における前記第4のピラーの導電形の総不純物量は前記第3のピラーの前記不純物拡散層における前記総不純物量よりも少なく、前記1つの層内において、前記第5のピラーの前記不純物拡散層における前記第5のピラーの導電形の総不純物量は前記第3のピラーの前記不純物拡散層における前記総不純物量よりも少なく、前記第4のピラーの前記不純物拡散層における前記総不純物量よりも多く、前記1つの層内において、前記第6のピラーの不純物拡散層における前記第6のピラーの導電形の総不純物量及び前記第7のピラーの不純物拡散層における前記第7のピラーの導電形の総不純物量は、前記第3のピラーの不純物拡散層における前記総不純物量よりも少なく、前記第4のピラーの不純物拡散層における前記総不純物量よりも多い、ことを特徴とする請求項4記載の電力用半導体装置。前記1つの層内において、前記第4のピラーの前記総不純物量は、前記複数の第1のピラーの各不純物拡散層における前記総不純物量の半分及び前記複数の第2のピラーの各不純物拡散層における前記総不純物量の半分よりも少ないことを特徴とする請求項5~8のいずれか1つに記載の電力用半導体装置。前記1つの層内において、前記複数の第1のピラーの前記各不純物拡散層は前記複数の第2のピラーの前記各不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第1の不純物補償領域を有し、前記第3のピラーの前記不純物拡散層と前記第4のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第2の不純物補償領域を有し、前記第1の不純物補償領域の前記第1の方向における幅よりも、前記第2の不純物補償領域の前記第1の方向における幅が広いことを特徴とする請求項1記載の電力用半導体装置。前記1つの層内において、前記複数の第1のピラーの前記各不純物拡散層と前記複数の第2のピラーの前記各不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第1の不純物補償領域を有し、前記第3のピラーの前記不純物拡散層と前記第5のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第3の不純物補償領域を有し、前記第5のピラーの前記不純物拡散層と前記第6のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第4の不純物補償領域を有し、前記第6のピラーの前記不純物拡散層と前記第4のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第5の不純物補償領域を有し、前記第1の不純物補償領域の前記第1の方向における幅よりも、前記第3の不純物補償領域、前記第4の不純物補償領域、及び前記第5の不純物補償領域、の前記第1の方向における幅がそれぞれ広いことを特徴とする請求項2記載の電力用半導体装置。前記1つの層内において、前記複数の第1のピラーの前記各不純物拡散層と前記複数の第2のピラーの前記各不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第1の不純物補償領域を有し、前記第3のピラーの前記不純物拡散層と前記第5のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第3の不純物補償領域を有し、前記第5のピラーの前記不純物拡散層と前記第4のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第6の不純物補償領域を有し、前記第1の不純物補償領域の前記第1の方向における幅よりも、前記第3の不純物補償領域、及び前記第6の不純物補償領域、の前記第1の方向における幅がそれぞれ広いことを特徴とする請求項3記載の電力用半導体装置。前記1つの層内において、前記複数の第1のピラーの前記各不純物拡散層と前記複数の第2のピラーの前記各不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第1の不純物補償領域を有し、前記第3のピラーの前記不純物拡散層と前記第5のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第3の不純物補償領域を有し、前記第5のピラーの前記不純物拡散層と前記第6のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第4の不純物補償領域を有し、前記第6のピラーの前記不純物拡散層と前記第7のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第7の不純物補償領域を有し、前記第7のピラーの前記不純物拡散層と前記第4のピラーの前記不純物拡散層とは、前記第1の方向において互いに重なる部分に、第1導電形不純物と第2導電形不純物が混在する第8の不純物補償領域を有し、前記第1の不純物補償領域の前記第1の方向における幅よりも、前記第3の不純物補償領域、前記第4の不純物補償領域、前記第7の不純物補償領域、及び前記第8の不純物補償領域、の前記第1の方向における幅がそれぞれ広いことを特徴とする請求項4記載の電力用半導体装置。前記1つの層内において、前記第4のピラーの前記総不純物量は、前記複数の第1のピラーの各不純物拡散層における前記総不純物量の半分または前記複数の第2のピラーの各不純物拡散層における前記総不純物量の半分であることを特徴とする請求項10~13のいずれか1つに記載の電力用半導体装置。スーパージャンクション構造を備える電力用半導体装置において、製造バラツキによる終端領域での耐圧低下を抑制する。本発明の実施形態の電力用半導体装置は、第1導電形の第1の半導体層、高抵抗のエピタキシャル層、第2導電形の第2の半導体層、第1導電形の第3の半導体層、ゲート電極、第1の電極、及び第2の電極を備える。第1導電形の第1の半導体層は、第1の表面と前記第1の表面とは反対側の第2の表面とを有する。高抵抗のエピタキシャル層は、第1の半導体層の第1の表面上に設けられ、第1のピラー領域と第2のピラー領域とを有する。第2導電形の第2の半導体層は、前記第1のピラー領域の表面に選択的に設けられる。第1導電形の第3の半導体層は、第2の半導体層の表面に選択的に設けられる。ゲート電極は、第1のピラー領域、第2の半導体層、及び第3の半導体層上にゲート絶縁膜を介して設けられる。第1の電極は、第1の半導体層の第2の表面に電気的に接続される。第2の電極は、第2の半導体層と第3の半導体層とに電気的に接続され、ゲート電極と層間絶縁膜を介して絶縁される。第1のピラー領域は、第1の半導体層の第1の表面に平行な第一の方向に沿って、交互に配列された複数の第1導電形の第1のピラーと複数の第2導電形の第2のピラーとを有する。複数の第2導電形の第2のピラーは、それぞれ、第2導電形の第2の半導体層に接続する。第1のピラー領域の第1の方向に沿った終端は、第1のピラーと第2のピラーとのどちらか一方のピラーで終端される。第2のピラー領域は、第1の方向に沿って第1のピラー領域と第1のピラー領域の終端を介して隣接する。第2のピラー領域は、第1の方向に沿って第1のピラー領域側の一端に、第1の領域の終端の前記一方のピラーの導電形と反対の導電形を有する第3のピラーを有し、第1の方向に沿って第1のピラー領域とは反対側の他端に、第3のピラーと反対の導電形を有する第4のピラーを有する。複数の第1のピラー、複数の第2のピラー、第3のピラー、及び第4のピラーは、それぞれ、第1の半導体層の第1の表面に垂直な第2の方向に沿って配列された、複数段の不純物拡散層で構成される。複数の第1のピラー、複数の第2のピラー、第3のピラー、及び第4のピラーの各段の不純物拡散層は、第1の半導体層の第1の表面と平行な1つの層内に配列される。この1つの層内において、第3のピラーの不純物拡散層における第3のピラーの導電形の正味の不純物量は、複数の第1のピラーの各不純物拡散層における第1導電形の正味の不純物量及び複数の第2のピラーの各不純物拡散層における第2導電形の正味の不純物量よりも少ない。前記1つの層内において、第4のピラーの不純物拡散層における第4のピラーの導電形の正味の不純物量は第3のピラーの不純物拡散層における正味の不純物量よりも少ない。以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1導電形をn形で、第2導電形をp形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、SiCやGaNなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。n形の導電形をn、n、n-で表記した場合は、この順にn形不純物濃度が低いものとする。p形においても同様に、p、p、p-の順にp形不純物濃度が低いものとする。n形不純物及びp形不純物のいずれに対しても、総不純物量及び正味の不純物量が用いられる。n形の総不純物量は、半導体層中に存在するn形不純物の総量を意味する。p形の総不純物量は、半導体層中に存在するp形不純物の総量を意味する。これに対し、n形の正味の不純物量は、半導体層中のn形の総不純物量からp形の総不純物量を差し引いた不純物補償後の量を意味する。p形の正味の不純物量も同様に、半導体層中のp形の総不純物量からn形の総不純物量を差し引いた不純物補償後の量を意味する。差し引いた結果が負の値の時は、それぞれ逆の導電形の正味の不純物量を意味する。各実施形態は、MOSFETを例に説明されるが、IGBTやIEGTに対しても適用可能である。第1の実施形態図1~図5を用いて、本発明の第1の実施形態に係る電力用半導体装置を説明する。図1は、第1の実施形態に係る電力用半導体雄値の要部模式断面図である。図2は、第1の実施形態に係る電力用半導体装置の製造工程の一部を示す、a要部模式断面図、baにおけるA部の拡大図、caの後の工程の要部模式断面図である。図3は、第1の実施形態に係る電力用半導体装置の製造工程の一部を示す、a要部模式断面図、baの後の工程の要部模式断面図である。図4は、比較例に係る電力用半導体装置の製造工程の一部を示し、図2bに相当する要部模式断面図である。図5は、第1の実施形態及び比較例に係る電力用半導体装置の耐圧のバラツキを示す図である。図1に示したように、本実施形態に係る電力用半導体装置100は、MOSFETであり、n形のドレイン層第1導電形の第1の半導体層1、n-形ドリフト層高抵抗のエピタキシャル層2、p形ベース層第2導電形の第2の半導体層10、n形ソース層第1導電形の第3の半導体層13、ゲート電極20、ドレイン電極第1の電極23、及びソース電極第2の電極24を備える。n形ドレイン層1は、第1の表面とこれと反対側の第2の表面とを有し、n形不純物を高濃度に含むシリコンである。n-形ドリフト層は、n形ドレイン層1の第1の表面上に設けられ、例えば、アンドープのシリコンのエピタキシャル成長により形成された高抵抗エピタキシャル層2である。高抵抗エピタキシャル層2は、第1のピラー領域と第2のピラー領域とを有する。第1のピラー領域は、第1の半導体層1の第1の表面に平行なX方向第一の方向に沿って、交互に配列された複数のn形の第1のピラー第1導電形の第1のピラー3と複数のp形の第2のピラー第2導電形の第2のピラー4とを有する。第1のピラー3及び第2のピラー4は、後述するように、高抵抗エピタキシャル層2中にn形不純物の拡散により形成された複数の拡散層3A及びp形不純物の拡散により形成された複数の拡散層4Aからなり、高抵抗エピタキシャル層2のn形ドレイン層1とは反対側の表面からn形ドレイン層1に向かって、高抵抗エピタキシャル層2中を延伸する。第1のピラー領域のX方向に沿った終端は、第1のピラー3と第2のピラー4とのどちらか一方のピラーで終端される。本実施形態の場合は、p形の第2のピラーで終端された例で説明するが、n形の第1のピラーで終端された構造とすることも勿論可能である。以後の実施例においても同様である。第2のピラー領域は、第1のピラー領域のX方向に沿った上記終端を介して隣接する。第2のピラー領域は、X方向に沿って第1のピラー領域側の一端に、第1のピラー領域を終端するp形の第2のピラー4の導電形と反対の導電形であるn形の第3のピラー第1のピラー領域の終端の前記一方のピラーの導電形と反対の導電形を有する第3のピラー5を有し、X方向に沿って第1のピラー領域とは反対側の他端に、p形第3のピラーと反対の導電形の第4のピラー6を有する。すなわち、第1のピラー領域の上記終端において、p形の第2のピラーとn形の第3のピラーとが隣接する。第3のピラー5及び第4のピラー6も、第1のピラー3及び第2のピラーと同様4に、後述するように、高抵抗エピタキシャル層2中にn形不純物の拡散により形成された複数の拡散層5A及びp形不純物の拡散により形成された複数の拡散層6Aからなり、高抵抗エピタキシャル層2のn形ドレイン層1とは反対側の表面からn形ドレイン層1に向かって、高抵抗エピタキシャル層2中を延伸する。なお、本実施形態においては、第2のピラー領域は、第3のピラー5及び第4のピラー6だけを有した例であり、第3のピラー5と第4のピラー6とは互いに隣接する。複数の第1のピラー3、複数の第2のピラー4、第3のピラー5、及び第4のピラー6は、それぞれ、第1の半導体層1の第1の表面に垂直なY方向第2の方向に沿って配列され、高抵抗エピタキシャル層2中に形成された複数段のn形またはp形の不純物拡散層3A、4A、5A、6Aで構成される。複数の第1のピラー3、複数の第2のピラー4、第3のピラー5、及び第4のピラー6の各段の不純物拡散層3A、4A、5A、6Aは、第1の半導体層1の第1の表面と平行な1つの拡散層形成層80内に配列される。この拡散層形成層80が複数段積み重なることで、第1のピラー3の不純物拡散層3A、第2のピラー4の不純物拡散層4A、第3のピラー5の不純物拡散層5A、及び第4のピラー6の不純物拡散層6Aが、Y方向に積層されて、それぞれ、第1のピラー3、第2のピラー4、第3のピラー5、及び第4のピラー6が形成される。この1つの拡散層形成層80内において、第3のピラー5の不純物拡散層5Aにおけるn形第3のピラー5の導電形の正味の不純物量は、複数の第1のピラー3の各不純物拡散層3Aにおけるn形第1導電形の正味の不純物量及び複数の第2のピラー4の各不純物拡散層4Aにおけるp形第2導電形の正味の不純物量よりも少ない。前記1つの拡散層形成層80内において、第4のピラーの6不純物拡散層6Aにおけるp形第4のピラーの導電形の正味の不純物量は、第3のピラー5の不純物拡散層5Aにおけるn形第3のピラー5の導電形の正味の不純物量よりも少ない。ここで、第3のピラー5の不純物拡散層5Aのn形の総不純物量を第1のピラー3のn形の不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量よりも少なくすることにより、第3のピラー5のn形の不純物拡散層5Aのn形の正味の不純物量を第1のピラー3のn形の不純物拡散層3Aのn形の正味の不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の正味の不純物量よりも少なくしている。また、第4のピラー6のp形の不純物拡散層6Aにおけるp形の総不純物量が、第3のピラー5のn形の不純物拡散層5Aにおけるn形の総不純物量よりも少なくすることにより、第4のピラー6のp形の不純物拡散層6Aにおけるp形第4のピラーの導電形の正味の不純物量が、第3のピラー5のn形の不純物拡散層5Aにおけるn形の正味の不純物量よりも少なくなっている。p形のベース層第2導電形の第2の半導体層10は、第1のピラー領域の表面に選択的に設けられる。p形ベース層10は、p形の第2のピラー4上に設けられ、p形の第2のピラー4に電気的に接続される。n形半導体層8が、X方向において隣り合うp形ベース層10の間で、これらp形ベース層10と隣接し、且つn形の第1のピラー3上に設けられ、n形の第1のピラー3と電気的に接続される。p形キャリア抜き層11が、第1のピラー領域の終端の表面及び第2のピラー領域の表面に設けられ、p形の第2のピラー4及びp形の第4のピラーと電気的に接続される。2つのp形ガードリング層12が、高抵抗エピタキシャル層2のn形ドレイン層1とは反対側の表面にp形キャリア抜き層11と離間して設けられ、2つのp形ガードリング層12は、高抵抗エピタキシャル層2を介して互いに離間する。n形チャネルストッパ層7が、高抵抗エピタキシャル層2のn形ドレイン層1とは反対側の表面からn形ドレイン層1に向かって高抵抗エピタキシャル層中に延伸するように設けられる。高抵抗エピタキシャル層2は、n形チャネルストッパ層7においてダイシングされる。n形半導体層9がn形チャネルストッパ層7の上端に設けられる。p形半導体層18が、n形半導体層9の表面に設けられ、n形半導体層14が、p形半導体層18の表面に設けられる。n形のソース層第1導電形の第3の半導体層13は、p形ベース層10の表面に選択的に設けられる。ゲート電極20は、第1のピラー領域のn形半導体層8、p形ベース層10、及びn形ソース層13上にゲート絶縁膜19を介して設けられる。ドレイン電極23は、n形ドレイン層1の第2の表面に電気的に接続される。ソース電極24は、p形ベース層10とn形ソース層13とに電気的に接続され、第1の層間絶縁膜21を介してゲート電極20と絶縁される。また、ソース電極24は、p形キャリア抜き層11と電気的に接続される。ソース電極24は、p形コンタクト層15、16を介してそれぞれp形ベース層10とp形キャリア抜き層11に低抵抗で電気的に接続される。ゲート絶縁膜及び第1の層間絶縁膜は、例えばシリコン酸化膜が用いられる。第2の層間絶縁膜22が、p形キャリア抜き層のゲート電極20とは反対側の一端上、高抵抗エピタキシャル層2上、2つのp形ガードリング層12上、及びn形半導体層9上に設けられる。2つのフィールドプレート電極25が、それぞれ、第2の層間絶縁膜22の開口部において、p形コンタクト層17を介して2つのp形ガードリング層12と低抵抗に電気的に接続される。チャネルストッパ電極26が、第2の絶縁膜の別の開口部において、n形半導体層14と電気的に接続される。第2の層間絶縁膜は、例えば、シリコン酸化膜が用いられる。以上説明したように、本実施形態に係る電力用半導体装置100は、高抵抗エピタキシャル層n-形ドリフト層2中に、第1ピラー領域及び第2のピラー領域に形成された第1~第4のピラーを有するスーパージャンクション構造を備える。次に、この本実施形態に係る電力用半導体装置100が備えるスーパージャンクション構造の製造方法を図2及び図3を用いて説明する。図2a、c及び図3a、bは、高抵抗エピタキシャル層2を製造する工程の概略を示す要部模式断面図である。図2bは、図2aのA部を拡大して示した図である。図2aに示したように、アンドープのシリコン層がn形ドレイン層1の第1の表面上にエピタキシャル成長されて、高抵抗エピタキシャル層2の第1層2Aが形成される。この高抵抗エピタキシャル層の第1層2Aの表面の第1のピラー領域及び第2のピラー領域が形成される領域に、第1のピラー3及び第3のピラー5用の所定幅の開口を有する図示しないn形不純物注入用レジストマスクを用いて、n形不純物、例えば燐Pが、X方向に所定の間隔をあけてイオン注入される。これにより、第1のピラー3用のn形不純物注入層3Bが、第1のピラー領域にX方向において所定の間隔をあけて複数形成される。第3のピラー5用のn形不純物注入層5Bが、第1の領域の終端に形成された第1のピラー3用のn形不純物注入層3BとX方向において所定の距離をあけて、第2のピラー領域の第1の領域側の一端に形成される。同様にして、第2のピラー4及び第4のピラー5用の所定幅の開口を有する図示しないp形不純物注入用レジストマスクを用いて、p形不純物、例えばボロンBが、X方向において隣り合うn形不純物注入層3Bの間、n形不純物注入層3Bとn形不純物注入層5Bとの間、及びn形不純物注入層5Bと隣り合う位置に、n形不純物注入層3B及びn形不純物注入層5Bとは所定の距離をあけてイオン注入される。これにより、第2のピラー4用のp形不純物注入層4Bが、複数のn形の第1のピラー3用のn形不純物注入層3Bのそれぞれの間、及びn形の第1のピラー3用のn形不純物注入層3Bとn形の第3のピラー5用のn形不純物注入層5Bとの間に、それぞれのn形の第1のピラー3のn形不純物注入層3Bとは所定の距離をあけて複数形成される。第4のピラー6用のp形不純物層注入層6Bが、X方向において第2のピラー領域の第1のピラー領域とは反対側の他端に、第3のピラー5用のn形不純物注入層5Bと離間して形成される。本実施形態では、第2のピラー領域には、n形の第3のピラー5とp形の第4のピラー6との間に、他のピラーが形成されない実施形態のため、第3のピラー5用のn形不純物注入層5B及び第4のピラー6用のp形不純物注入層6Bが1つずつ形成される。次に、図2cに示したように、高抵抗エピタキシャル層の各不純物注入層3B、4B、5B、6Bが形成された表面上に、再びアンドープのシリコン層がエピタキシャル成長されて、高抵抗エピタキシャル層2の第2層2Bが形成される。ここで再び、前述の図示しないn形不純物注入用レジストマスク及びp形不純物注入用マスクを用いて、n形不純物のイオン注入及びp形不純物のイオン注入が実施され、n形及びp形不純物注入層3B、4B、5B、6Bが形成される。以後、このアンドープのシリコン層のエピタキシャル成長による高抵抗エピタキシャル層2Bの形成、及びn形とp形のそれぞれの不純物注入層3B、4B、5B、6Bの形成を必要な回数繰り返した後に、高抵抗エピタキシャル層2の最終層2Cを形成する。上記工程により、図3aに示したように、複数段の第1のピラー用のn形不純物注入層3B、複数段の第2のピラー用のp形不純物注入層4B、複数段の第3のピラー用のn形不純物注入層5B、及び複数段の第4のピラー用のp形不純物注入層6Bが、高抵抗エピタキシャル層2中でY方向に沿ってそれぞれ離間配置された構造となる。なお、本実施形態では、4段構造とした。ここで、説明を省略したが、チャネルストッパ層7用のn形不純物注入層7Bが、n形不純物注入層3B及びn形不純物注入層5Bと同時に、高抵抗エピタキシャル層2がダイシングされる部分に形成される。複数段のn形不純物注入層7Bが、高抵抗エピタキシャル層2中でY方向に沿って離間配置される。その後、熱処理を実施することにより、各n形不純物注入層3B、5B、7B及びp形不純物注入層4B、6Bの不純物が高抵抗エピタキシャル層2中を拡散することにより、それぞれの不純物注入層3B、4B、5B、6B、7Bに対応した不純物拡散層3A、4A、5A、6A、7Aが図3bに示したように形成される。Y方向に沿って、複数段のn形不純物拡散層3Aが連結して複数のn形の第1のピラーを形成し、複数段のp形不純物拡散層4Aが連結して複数のp形の第2のピラーを形成し、複数段のn形不純物拡散層5Aが連結してn形の第3のピラーを形成し、複数段のp形不純物拡散層6Aが連結してp形の第4のピラーを形成し、n形の不純物拡散層7Aが連結してn形のチャネルストッパ層7を形成する。第1から第4の各ピラー3、4、5、6は、それぞれ、各不純物拡散層3A、4A、5A、6AがY方向において連結した構造を有し、高抵抗エピタキシャル層2のn形ドレイン層1とは反対側の表面からn形ドレイン層側に向かって高抵抗エピタキシャル層2中を延伸する。各段例えば1段目において、各ピラーの各不純物拡散層3A、4A、5A、6A、7Aは、n形ドレイン層1の第1の表面に平行に配列されて1つの層前述の、拡散層形成層80を形成する。すなわち、各段の拡散層形成層80は、第1のピラー領域に、X方向に沿って交互に配列した複数のn形の第1のピラー3のn形不純物拡散層3A及び複数のp形の第2のピラー4のp形不純物拡散層4Aを有し、第2のピラー領域の第1の領域側の一端にn形の第3のピラー5のn形不純物拡散層5Aを有し、第2のピラー領域の第1の領域側とはX方向において反対側の他端にp形の第4のピラー6のp形不純物拡散層6Aを有する。X方向において、第1のピラー3のn形不純物拡散層3Aと第2のピラー4のp形不純物拡散層4Aとは隣接し、第3のピラー5のn形不純物拡散層5Aと第4のピラーのp形不純物拡散層6Aとは隣接する。また、第1のピラー領域と第2のピラー領域の境界X方向における第1のピラー領域の終端で、第2のピラー4のp形不純物拡散層4Aと第3のピラー5のn形不純物拡散層5Aとは隣接する。これら各ピラーのX方向における隣接部互いに隣接するピラーが接合する部分では、それぞれの不純物拡散層の不純物が重なり合って不純物補償がおこる不純物拡散層が重なって不純物補償が起こる領域を以後、不純物補償領域と称す。不純物補償領域では、n形不純物拡散層のn形不純物とp形不純物拡散層のp形不純物が混在し、不純物補償した結果、不純物拡散層の正味の不純物量がきまる。例えば、n形の第1のピラー3のn形不純物拡散層3Aとp形の第2のピラーのp形不純物拡散層4Aとは、拡散層形成層80内で、隣接する部分で一部が重なりこの部分で不純物補償領域を有する。この不純物補償領域内で、n形不純物濃度とp形不純物濃度が等しいところで、p-n接合が形成される。この結果、n形不純物拡散層中のn形の総不純物量から不純物補償領域中のp形不純物量不純物補償領域におけるp形拡散層中のp形不純物量を引いたものが、n形不純物拡散層3Aのn形の正味の不純物量となる。n形の総不純物量が一定でも、不純物補償領域が大きいほど不純物補償される不純物量が多いので、n形の正味の不純物量は減少する。すなわち、不純物拡散が進んで、X方向においてn形不純物拡散層とp形不純物拡散層の重なりが大きいほど、それぞれの正味の不純物量が少ないことになる。この後、既存のMOSFETを製造する半導体プロセスを用いて、p形ベース層10、p形キャリア抜き層11、p形ガードリング層12、n形半導体層8、9、n形ソース層13、p形コンタクト層15、16、17、18、n形半導体層14、ゲート絶縁膜19、ゲート電極20、第1の層間絶縁膜21、第2の層間絶縁膜22、第1の電極23、第2の電極24、フィールドプレート電極25、及びチャネルストッパ電極26等が形成され、図1に示した電力用半導体装置100が製造される。ここで、第1のピラー領域及び第2のピラー領域に形成された第1から第4のピラーがスーパージャンクション構造として機能するために、各ピラーの総不純物量は以下のように設定される。第1のピラー領域及び第2のピラー領域において、隣接するn形ピラーとp形ピラーは、その隣接部からそれぞれのピラーに容易に空乏層が広がるようにするために、両ピラーの総不純物量が等しく設定される必要がある。すなわち、図3bに示したように、第1のピラー領域において、第1のピラー3と第2のピラー4とが対向する部分Bにおけるn形の総不純物量とp形の総不純物量とが等しく設定される。また、第1のピラー領域と第2のピラー領域との境界において、第2のピラー4と第3のピラー5とが対向する部分Cにおけるn形の総不純物量とp形の総不純物量とが等しく設定される。さらに、第2のピラー領域において、第3のピラー5と第4のピラー6とが対向する部分Dにおけるn形の総不純物量とp形の総不純物量とが等しく設定される。各ピラーの総不純物量は、拡散層形成層80内における各ピラーの不純物拡散層3A、4A、5A、6Aの各総不純物量によって決まる。各不純物拡散層3A、4A、5A、6Aの総不純物量は、前述のようにそれらに対応する各不純物注入層3B、4B、5B、6Bのn形及びp形の総不純物量によってきまる。すなわち、各不純物注入層3B、4B、5B、6BのX方向における幅できまり、これは、イオン注入の際に用いたレジストマスクの開口部の幅により決まる。本実施形態では、以下に示すように、各不純物注入層3B、4B、5B、6BのX方向における幅を設定した。図2bに示したように、第1のピラー領域に形成された第1のピラー3のn形不純物注入層3Bは、X方向における幅が2×Wとなるように形成される。ここで、Wは、任意の幅とする。同様に、第1のピラー領域に形成された第2のピラー4のp形不純物注入層4Bも、X方向における幅が2×Wとなるように形成される。これにより、各段の拡散層形成層80では、第1のピラー領域においては、第1のピラー3と第2のピラー4とが対向する部分Bにおいて、第1のピラー3の不純物拡散層3Aの第2のピラー側半分のn形の総不純物量と第2のピラー4の不純物拡散層4Aの第1のピラー側半分のp形の総不純物量とが等しくなる。第2のピラー領域に形成されたn形不純物注入層5Bは、X方向における幅が1.5×Wとなるように形成される。第2のピラー領域に形成されたp形不純物注入層6Bは、X方向における幅が0.5×Wとなるように形成される。これにより、各段の拡散層形成層80では、第1のピラー領域と第2のピラー領域との境界において、すなわち、第2のピラー4と第3のピラー5とが対向する部分Cにおいて、第2のピラー4の不純物拡散層4Aの第3のピラー5側半分のp形の総不純物量と第3のピラー5の不純物拡散層5Aの第2のピラー4側の一部分幅Wに相当する部分のn形の総不純物量とが等しくなる。また、第2の領域において、第3のピラー5と第4のピラー6とが対向する部分Dにおいて、第3のピラー5の不純物拡散層5Aの第4のピラー6側残部0.5×Wに相当する部分のn形の総不純物量と第4のピラー6の不純物拡散層6A全体のp形の総不純物量とが等しくなる。以上の結果、高抵抗エピタキシャル層2中の、第1のピラー領域及び第2のピラー領域全体で、n形の総不純物量とp形の総不純物量とが等しくなり、擬似的にアンドープ層となる。なお、本実施形態では、X方向における不純物拡散層の重なり不純物補償領域が無視できるものと考えるので、各ピラーの不純物拡散層のn形及びp形の総不純物量は、それぞれ、n形及びp形の正味の不純物量と等しいものと近似して考えることとする。以後、第4の実施形態まで同様に考える。本実施形態に係るMOSFET100は、上記第1のピラー領域と第2のピラー領域とからなるスーパージャンクション構造を有する高抵抗エピタキシャル層2をドリフト層として備える。MOSFET100は、オン状態の時に、ドレイン電極23から、n形ドレイン層1、n形の第1のピラー、n形半導体層8、p形ベース層10、及びn形ソース層13、を経てソース電極24へ電流が流れる。電流経路となるn形のピラーは、n形不純物濃度が高く設定されることが可能なので、MOSFET100のオン抵抗は低い。また、オフ状態の時は、n形の第1のピラーとp形の第1のピラーのp-n接合から容易に空乏層が広がるので、MOSFET100の耐圧は高い。上述したように、第1のピラー領域と第2のピラー領域を形成する製造工程においては、各n形不純物注入層及び各p形不純物注入層の幅により、各n形不純物拡散層及び各p形不純物拡散層の、n形の総不純物量及びp形の総不純物量が決定される。つまり、各不純物をイオン注入する際に用いるマスクの開口幅により、各不純物注入層の各総不純物量が決まる。MOSFET100の低オン抵抗を維持しながら高耐圧を維持するためには、上記第1及び第2のピラー領域において、隣り合うピラーのn形の総不純物量とp形の総不純物量を精密に制御する必要がある。スーパージャンクション構造では、隣り合うピラーのn形の総不純物量とp形の総不純物量とが等量となっている場合に、耐圧が最も高い状態となる。隣り合うピラーのn形の総不純物量とp形の総不純物量のどちらかが多くなるほど、スーパージャンクション構造の耐圧は急激に低下する。従って、上記第1のピラー領域と第2のピラー領域の製造工程において、イオン注入の際に用いるマスクの開口幅のバラツキが問題となる。本実施形態に係るMOSFET100は、ピラー形成時のマスクの開口幅のバラツキによる耐圧低下を抑制できる構造を備えており、その特徴を比較例と比較することにより以下に説明する。図4を用いて、比較例に係る第1のピラー領域及び第2のピラー領域の製造工程の特徴を説明する。図4は、比較例に係る第1のピラー領域及び第2のピラー領域の第1から第4のピラーの各不純物注入層を形成する工程を示す図であり、本実施形態に係る第1及び第2のピラー領域を形成する製造工程における図2bに相当する図である。図4を用いて、比較例に係る第1及び第2のピラー領域の構造が、本実施形態に係る第1及び第2のピラー領域に係る構造と相異する点を説明する。図4に示したように、比較例においては、第1のピラー領域に形成されたn形の第1のピラー3のn形不純物拡散層3Aとなるn形不純物注入層3Bは、X方向における幅が2×Wとなるように形成され、第1のピラー領域に形成されたp形の第2のピラー4のp形不純物拡散層4Aとなるp形不純物注入層4Bも同様に、X方向における幅が2×Wとなるように形成される。これにより、各段の拡散層形成層80では、第1のピラー領域においては、第1のピラー3と第2のピラー4とが対向する部分Bにおいて、第1のピラー3の不純物拡散層3Aの第2のピラー側半分のn形の総不純物量と第2のピラー4の不純物拡散層4Aの第1のピラー側半分のp形の総不純物量とが等しくなる。この点は、本実施形態に係るMOSFET100の第1のピラー及び第2のピラーと同様である。第2のピラー領域に形成されたn形の第3のピラー5のn形不純物拡散層5Aとなるn形不純物注入層5Cは、X方向における幅が2×Wとなるように形成される。第2のピラー領域に形成されたp形の第4のピラー6のp形不純物拡散層6Aとなるp形不純物注入層6Cは、X方向における幅がWとなるように形成される。これにより、各段の拡散層形成層80では、第1のピラー領域と第2のピラー領域との境界において、すなわち、第2のピラー4と第3のピラー5とが対向する部分Cにおいて、第2のピラー4の不純物拡散層4Aの第3のピラー5側半分のp形の総不純物量と第3のピラー5の不純物拡散層5Aの第2のピラー4側半分Wに相当する部分のn形の総不純物量とが等しくなる。また、第2の領域において、第3のピラー5と第4のピラー6とが対向する部分Eにおいて、第3のピラー5の不純物拡散層5Aの第4のピラー6側半分Wに相当する部分のn形の総不純物量と第4のピラー6の不純物拡散層6A全体のp形の総不純物量とが等しくなる。この第2のピラー領域のn形の第3のピラー5のn形不純物注入層5CのX方向における幅及びp形の第4のピラー6のp形不純物注入層6CのX方向における幅が、本実施形態に係る第3のピラー5及び第4のピラー6の各不純物注入層5B、6Bの幅と相異する。これ以外の点では、比較例に係る第1及び第2のピラー領域と本実施形態に係る第1及び第2のピラー領域とでは、相異点はない。比較例に係る第1のピラー領域及び第2のピラー領域においても、第1のピラー3と第2のピラー4とが対向する部分B、第2のピラー4と第3のピラー5とが対向ずる部分C、及び第3のピラーと第4のピラーとが対向する部分Eのいずれにおいても、n形の総不純物量とp形の総不純物量が等量になるように、各不純物拡散層の総不純物量が設定されている。しかしながら、上述のように、比較例に係る第3のピラー5のn形不純物注入層5CのX方向における幅、及び第4のピラー6のp形不純物注入層6CのX方向における幅が、それぞれ、本実施形態に係る第3のピラー5及び第4のピラー6よりも広い。すなわち、比較例では、第3のピラー5のn形不純物注入層5CのX方向における幅は、第1のピラー3の不純物注入層3B及び第2のピラー4の不純物注入層のX方向における幅と同じ幅2×Wに設定されている。すなわち、第3のピラーのn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形不純物拡散層4Aのp形の総不純物量と同じ量になるように設定される。また、第4のピラー6のp形不純物注入層6Cの幅は、第1のピラー3の不純物注入層3B及び第2のピラー4の不純物注入層4BのX方向における幅の半分Wに設定されている。すなわち、第4のピラー6のp形不純物拡散層6Aのp形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形不純物拡散層4Aのp形の総不純物量の半分になるように設定されている。これに対して、本実施形態では、第3のピラー5のn形不純物注入層5BのX方向における幅は1.5×Wであり、第1のピラー3のn形不純物注入層3B及び第2のピラー4のp形不純物注入層4BのX方向における幅の3/4倍に設定されている。すなわち、第3のピラーのn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形不純物拡散層4Aのp形の総不純物量の3/4倍になるように設定される。また、第4のピラー6のp形不純物注入層6Bの幅は、第1のピラー3のn形の不純物注入層3B及び第2のピラー4のp形の不純物注入層4BのX方向における幅の1/4倍に設定されている。すなわち、第4のピラー6のp形不純物拡散層6Aのp形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形不純物拡散層4Aのp形の総不純物量の1/4倍になるように設定されている。つまり、本実施形態では、第3のピラーのn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量よりも少なく設定される。また、第4のピラーのp形不純物拡散層6Aのp形の総不純物量は、第3のピラーのn形不純物拡散層5Aのn形の総不純物量よりも少なく設定される。本実施形態では、第4のピラーのp形の不純物拡散層6Aのp形の総不純物量は、一例として、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量の1/4倍となるように設定されていたが、半分より少なく設定されていればよい。次に、比較例に係る第1のピラー領域及び第2のピラー領域により構成されたスーパージャンクション構造をドリフト層に有するMOSFETの耐圧を図4に示す。第2のピラー4のp形不純物注入層4B及び第4のピラー6のp形不純物注入層6Cは、p形ピラー形成用のマスクを用いてイオン注入により形成される。図4に示したように、MOSFETの耐圧は、p形ピラー形成用マスクの開口幅のバラツキにより大きく変化する。ここで、p形ピラー形成用マスクの開口幅のバラツキとは、レジストマスクの開口幅の仕上がりのバラツキである。露光条件やリソグラフィーで用いるフォトマスクの開口幅のバラツキなどにより生じる。p形ピラー形成用マスクの開口幅のバラツキがゼロの時は、p形不純物注入層のX方向における幅が設計通り形成され、対向するn形ピラーとp形ピラーとの間で、n形の総不純物量とp形の総不純物量とが等量になっている状態である。このとき、第1のピラーと第2のピラーとが対向する部分B、第2のピラーと第3のピラーとが対向する部分C、及び第3のピラーと第4のピラーとが対向する部分Eは、いずれも最大の耐圧を有する。p形形成用マスクの開口幅がばらつくと、耐圧は急激に低下する。第3のピラー5と第4のピラー6とが対応する部分Eは、第1のピラー3と第2のピラー4とが対向する部分B及び第2のピラーと第3のピラーとが対向する部分Cに比べて、p形ピラー形成用マスクのバラツキに対して耐圧が急激に低下する。これは、以下の理由による。第4のピラー6は、隣接する第3のピラー5と総不純物量のバランスをとって空乏化しやすくするために、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラーのp形の不純物拡散層4Aのp形の総不純物量の半分に設定されている。p形ピラー形成用のマスク幅のバラツキの耐圧に対する影響は、ピラーの総不純物量が小さいほど大きくなる。このため、第3のピラー5と第4のピラー6とが対向する部分Eでは、第1のピラー3と第2のピラー4とが対向する部分B及び第2のピラー4と第3のピラー5とが対向する部分Cよりも、p形ピラー形成用のマスク幅がばらついた時に、大きく耐圧が低下する。p形ピラー形成用のマスク幅のばらつきは、製造上必ず存在するために、比較例の第1のピラー領域及び第2のピラー領域を有するMOSFETでは、第1のピラー領域より先に第2のピラー領域でブレークダウンが生じる。第2のピラー領域は、MOSFETの終端領域であり、第1のピラー領域の素子領域よりも面積が狭いため、比較例に係るMOSFETは、アバランシェ耐量が低くなってしまう。これに対して、本実施形態に係るMOSFET100は、第2のピラー領域における第3のピラー5と第4のピラー6とが対向する部分Dでn形の総不純物量とp形の総不純物量とが等量となる状態を維持しつつ、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量及び第4のピラー6のp形不純物拡散層6Aのp形の総不純物量を、第1のピラー領域における第1のピラー3及び第2のピラー4のそれぞれの総不純物量より低く設定している。このため、図5に示したように、本実施形態では、比較例に比べて、第2のピラー領域の第3のピラー5と第4のピラー6とが対向する部分Dは、第1のピラー領域の第1のピラー3及び第2のピラー4とが対向する部分Bに比べて空乏層が容易に広がるので、耐圧がさらに向上する。図5に示したように、p形ピラー形成用マスクの開口幅のバラツキが、第3のピラー5と第4のピラー6とが対向する部分Dの耐圧が第1のピラー3と第2のピラー4とが対向する部分Bの耐圧よりも高い範囲に収まっていれば、常に、ブレークダウンが第2のピラー領域よりも先に第1のピラー領域で発生する。このため、本実施形態に係るMOSFET100の方が、比較例に比べてアバランシェ耐量が高くなる。従って、本実施形態に係るMOSFET100は、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができる。本実施形態では、一例として、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形の不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量の3/4倍に設定されている。また、第4のピラー6のp形不純物拡散層6Aのp形の総不純物量は、第1のピラー3のn形の不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量の1/4倍に設定されている。本実施形態における上記効果は、これに限定されることなく、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量よりも少なく設定されていればよい。また、第4のピラー6のp形不純物拡散層6Aのp形の総不純物量は、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量よりも少なく設定されればよい。望ましくは、第4のピラーのp形の不純物拡散層6Aのp形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量の半分より少なく設定されていればよい。本実施形態では、第1のピラー領域は、p形の第2のピラー4で終端された例で説明された。しかしながら、第1のピラー領域が、n形の第1のピラー3で終端された場合でも、上記説明した本実施形態の効果と同様の効果が得られることは、勿論のことである。この場合は、第2のピラー領域のn形の第3のピラーは、導電形がp形に変更され、p形の第4のピラーは、導電形がn形に変更されて実施されればよい。以後の実施例においても同様である。第2の実施形態第2の実施形態に係る電力用半導体装置200を図6及び図7を用いて説明する。図6は第2の実施形態に係る電力用半導体装置の要部模式断面図である。図7は、第2の実施形態に係る電力用半導体装置の製造工程の一部を示す、a要部模式断面図、baにおけるF部の拡大図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。図6に示したように、第2の実施形態に係るMOSFET200は、n-形ドリフト層として、第1の実施形態に係るMOSFET100と同様に、第1のピラー領域及び第2のピラー領域を有する高抵抗エピタキシャル層2を備える。本実施形態に係るMOSFET200の第2のピラー領域においては、n形の第3のピラー5とp形の第4のピラー6との間に、n形の第3のピラーに隣接するp形第4のピラーと同じ導電形の第5のピラー31と、第5のピラー31に隣接するn形第3のピラーと同じ導電形の第6のピラー32とをさらに有する。第5のピラー31及び第6のピラー32は、それぞれ、第1から第4のピラーとY方向に同数段のp形不純物拡散層31A及びn形不純物拡散層32Aから構成される。各段のX方向に沿って各ピラーの不純物拡散層から構成される拡散層形成層80において、p形の第5のピラー31の不純物拡散層31Aにおけるp形の総不純物量及びn形の第6のピラー32の不純物拡散層32Aにおけるn形の総不純物量は、それぞれ、n形の第3のピラー5のn形の不純物拡散層5Aにおけるn形の総不純物量よりも少なく、p形の第4のピラー6のp形の不純物拡散層6Aにおけるp形の総不純物量よりも多い。また、p形の第5のピラー31の不純物拡散層31Aにおけるp形の総不純物量は、n形の第6のピラー32の不純物拡散層32Aにおけるn形の総不純物量と等量になるように設定される。本実施形態に係るMOSFET200は、第2のピラー領域における以上の点において、第1の実施形態に係るMOSFET100と相異し、これ以外は同様のである。図7aは、本実施形態に係るMOSFET200の第2のピラー領域の製造工程の一部の要部模式断面図であり、第1の実施形態の図2aに相当し、本実施形態に係る第1から第6のピラーを構成するn形及びp形不純物拡散層を形成する元になるn形及びp形不純物注入層を示す断面図である。図7bは、図7aa中のF部を拡大した図である。本実施形態に係るn形の第1のピラー3、p形の第2のピラー4、n形の第3のピラー5、及びp形の第4のピラー6は、上述したように、第1の実施形態に係るn形の第1のピラー3、p形の第2のピラー4、n形の第3のピラー5、及びp形の第4のピラー6と同じ構造である。従って、各段の拡散層形成層80における、本実施形態に係るn形の第1のピラー3のn形不純物注入層3B、p形の第2のピラー4のp形不純物注入層4B、n形の第3のピラー5のn形不純物注入層5B、及びp形の第4のピラーのp形不純物注入層6Bの、それぞれのX方向における幅は、第1の実施形態に係るn形の第1のピラー3のn形不純物注入層3B、p形の第2のピラー4のp形不純物注入層4B、n形の第3のピラー5のn形不純物注入層5B、及びp形の第4のピラーのp形不純物注入層6Bのそれぞれの幅と同じである。本実施形態に係る第2のピラー領域のn形の第3のピラー5の元になるn形不純物注入層5Bとp形の第4のピラー6の元になるp形不純物注入層6Bとの間に、n形の第3のピラー5のn形不純物注入層5Bに隣り合って離間して、p形の第5のピラー31の元になるp形不純物拡散層31Bが形成される。p形不純物注入層31Bは、p形の第2のピラー4のp形不純物注入層4Bと同じp形不純物の注入工程で形成される。さらに、p形の第5のピラー31のp形不純物注入層31Bに隣り合って離間して、n形の第6のピラー32の元になるn形不純物注入層32Bが形成される。n形不純物注入層32Bは、n形の第1のピラー3のn形不純物注入層3Bと同じn形不純物の注入工程で形成される。p形の第5のピラーのp形不純物注入層31B及びn形の第6のピラーのn形不純物注入層32BのX方向における幅は、ともにWである。これにより、各段の拡散層形成層80において、p形の第5のピラー31のp形不純物拡散層31Aのn形の第3のピラー5側の半分不純物拡散層の幅が0.5×Wに相当する部分のp形の総不純物量とn形の第3のピラー5のn形不純物拡散層5Aの第5のピラー側の半分0.5×Wに相当する部分のn形の総不純物量とが等量となる。p形の第5のピラー31のp形不純物拡散層31Aの第6のピラー側の半分不純物拡散層の幅が0.5×Wに相当する部分のp形の総不純物量とn形の第6のピラー32のn形不純物拡散層32Aの第5のピラー側の半分0.5×Wに相当する部分のn形の総不純物量とが等量となる。さらに、n形の第6のピラー32のn形不純物拡散層32Aの第4のピラー側の半分不純物拡散層の幅が0.5×Wに相当する部分のn形の総不純物量とp形の第4のピラー6のp形不純物拡散層6Aのp形の総不純物量とが等量となる。以上により、第2のピラー領域全体でn形の総不純物量とp形の総不純物量とが等量となり、擬似的にアンドープ状態になる。また、本実施形態においても、第2のピラー領域において、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量よりも少なく設定される。また、第4のピラーのp形不純物拡散層6Aのp形の総不純物量は、第3のピラーのn形不純物拡散層5Aのn形の総不純物量よりも少なく設定される。さらに、p形の第5のピラー31のp形不純物拡散層31Aのp形の総不純物量及びn形の第6のピラー31のn形不純物拡散層32Aのn形の総不純物量は、第3のピラー5のn形の不純物拡散層5Aのn形の総不純物量よりも少なく、p形の第4のピラー6のp形の不純物拡散層6Aのp形の総不純物量よりも多く設定される。従って、本実施形態に係る第2のピラー領域では、n形の第3のピラー5とp形の第5のピラー31とが対向する部分、p形の第5のピラー31とn形の第6のピラー32とが対向する部分、及びn形の第6のピラー32とp形の第4のピラー6とが対向する部分は、第1の実施形態に係る第3のピラー5と第4のピラー6とが対向する部分Dと同じ構造である。本実施形態においても、第2のピラー領域において隣り合うn形のピラーとp形のピラーとが対向する部分Dでn形の総不純物量とp形の総不純物量とが等量となる状態を維持しつつ、n形のピラー5のn形不純物拡散層のn形の総不純物量及びp形のピラーのp形不純物拡散層のp形の総不純物量を、第1のピラー領域のn形の第1のピラー3及びp形の第2のピラー4のそれぞれの不純物拡散層の総不純物量より低く設定している。このため、図5に示したように、第2のピラー領域のn形のピラーとp形のピラーとが対向する部分Dは、第1のピラー領域のn形の第1のピラー3とp形の第2のピラー4とが対向する部分Bに比べて空乏層が容易に広がるので、耐圧がさらに向上する。p形ピラー形成用マスクの開口幅のバラツキが、第2のピラー領域の隣り合うn形ピラーとp形ピラーとが対向する部分Dの耐圧が第1のピラー領域の第1のピラー3と第2のピラー4とが対向する部分Bの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第2のピラー領域よりも第1のピラー領域で先に発生する。本実施形態に係るMOSFET200は、第1の実施形態に係るMOSFET100と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。なお、本実施形態では、第4のピラーのp形の不純物拡散層6Aのp形の総不純物量は、一例として、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量の1/4倍となるように設定されていたが、第1の実施形態同様にこれらの半分より少なく設定されていればよい。本実施形態に係るMOSFET200は、第2のピラー領域のn形第3のピラー5とp形の第4のピラー6との間に、一対のp形の第5のピラー31及びn形の第6のピラー32を有する例により説明されたが、二対以上のp形の第5のピラー31及びn形の第6のピラー32を有するようにすることも可能である。第3の実施形態第3の実施形態に係る電力用半導体装置300を図8及び図9を用いて説明する。図8は第3の実施形態に係る電力用半導体装置の要部模式断面図である。図9は、第3の実施形態に係る電力用半導体装置の製造工程の一部を示す、a要部模式断面図、baにおけるG部の拡大図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。図8に示したように、第3の実施形態に係るMOSFET300は、n-形ドリフト層として、第1の実施形態に係るMOSFET100と同様に、第1のピラー領域及び第2のピラー領域とを有する高抵抗エピタキシャル層2を備える。本実施形態に係るMOSFET300の第2のピラー領域は、n形の第3のピラー5とn形の第4のピラー60との間に、n形の第3のピラーに隣接するp形第3のピラーと反対の導電形の第5のピラー31を有する。第5のピラー31は、第1から第4のピラーとY方向に同数段のp形不純物拡散層31Aから構成される。各段のX方向に沿って各ピラーの不純物拡散層から構成される拡散層形成層80において、p形の第5のピラー31の不純物拡散層31Aにおけるp形の総不純物量は、n形の第3のピラー5のn形の不純物拡散層5Aにおけるn形の総不純物量よりも少なく、n形の第4のピラー60のp形の不純物拡散層60Aにおけるp形の総不純物量よりも多い。本実施形態に係るMOSFET300は、上述のように、第4のピラー60の導電形がp形からn形に変更された点と、第3のピラー5と第4のピラー6との間にp形の第5のピラー31を有する点と、において、第1の実施形態に係るMOSFET100と相異する。図9aは、本実施形態に係るMOSFET300の第2のピラー領域の製造工程の一部の要部模式断面図であり、第1の実施形態の図2aに相当し、本実施形態に係る第1から第5のピラーを構成するn形及びp形不純物拡散層を形成する元になるn形及びp形不純物注入層を示す断面図である。図9bは、同図a中のG部を拡大した図である。本実施形態に係るn形の第1のピラー3、p形の第2のピラー4、n形の第3のピラー5、及びn形の第4のピラー60は、上述したように、第1の実施形態に係るn形の第1のピラー3、p形の第2のピラー4、n形の第3のピラー5、及びp形の第4のピラー6と同じ構造である。従って、各段の拡散層形成層80における、n形の第1のピラー3のn形不純物注入層3B、p形の第2のピラー4のp形不純物注入層4B、n形の第3のピラー5のn形不純物注入層5B、及びn形の第4のピラーのn形不純物注入層60Bの、それぞれのX方向における幅は、第1の実施形態に係るn形の第1のピラー3のn形不純物注入層3B、p形の第2のピラー4のp形不純物注入層4B、n形の第3のピラー5のn形不純物注入層5B、及びp形の第4のピラー6のp形不純物注入層6Bのそれぞれの幅と同じである。ただし、本実施形態に係るn形の第4のピラー60は、第1の実施形態に係るp形の第4のピラー6とは導電形が違うため、本実施形態に係るn形の第4のピラー60のn形不純物注入層60Bは、n形の第1のピラー3のn形不純物注入層3Bと同じn形不純物の注入工程で形成される。本実施形態に係る第2のピラー領域のn形の第3のピラー5の元になるn形不純物注入層5Bとn形の第4のピラー60の元になるn形不純物注入層60Bとの間に、n形の第3のピラー5のn形不純物注入層5Bに隣り合って離間して、p形の第5のピラー31の元になるp形不純物注入層31Bが形成される。p形の第5のピラー31のp形不純物注入層31Bは、p形の第2のピラー4のp形不純物注入層4Bと同じp形不純物の注入工程で形成される。p形の第5のピラー31のp形不純物注入層31BのX方向における幅は、Wである。これにより、各段の拡散層形成層80において、p形の第5のピラー31のp形不純物拡散層31Aのn形の第3のピラー5側の半分不純物拡散層の幅が0.5×Wに相当する部分のp形の総不純物量とn形の第3のピラー5のn形不純物拡散層5Aの第5のピラー側の半分0.5×Wに相当する部分のn形の総不純物量とが等量となる。p形の第5のピラー31のp形不純物拡散層31Aの第4のピラー60側の半分不純物拡散層の幅が0.5×Wに相当する部分のp形の総不純物量とn形の第4のピラー60のn形不純物拡散層60Aのn形の総不純物量とが等量となる。以上により、第2のピラー領域全体でn形の総不純物量とp形の総不純物量とが等量となり、擬似的にアンドープ状態になる。また、本実施形態においても、第2のピラー領域において、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量よりも少なく設定される。また、第4のピラーのn形不純物拡散層6Aのn形の総不純物量は、第3のピラーのn形不純物拡散層5Aのn形の総不純物量よりも少なく設定される。さらに、p形の第5のピラー31のp形不純物拡散層31Aのp形の総不純物量は、n形の第3のピラー5のn形の不純物拡散層5Aのn形の総不純物量よりも少なく、n形の第4のピラー60のn形の不純物拡散層60Aのn形の総不純物量よりも多く設定される。従って、本実施形態に係る第2のピラー領域では、n形の第3のピラー5とp形の第5のピラー31とが対向する部分、及びp形の第5のピラー31とn形の第4のピラー60とが対向する部分は、第1の実施形態に係るn形の第3のピラー5とp形の第4のピラー6とが対向する部分Dと同じ構造である。本実施形態においても、第2のピラー領域において隣り合うn形のピラーとp形のピラーとが対向する部分Dでn形の総不純物量とp形の総不純物量とが等量となる状態を維持しつつ、n形のピラーのn形不純物拡散層のn形の総不純物量及びp形のピラーのp形不純物拡散層のp形の総不純物量を、第1のピラー領域のn形の第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及びp形の第2のピラー4のp形不純物拡散層4Aのp形の総不純物量より低く設定している。このため、図5に示したように、第2のピラー領域のn形のピラーとp形のピラーとが対向する部分Dは、第1のピラー領域のn形の第1のピラー3とp形の第2のピラー4とが対向する部分Bに比べて空乏層が容易に広がるので、耐圧がさらに向上する。p形ピラー形成用マスクの開口幅のバラツキが、第2のピラー領域の隣り合うn形のピラーとp形のピラーとが対向する部分Dの耐圧が第1のピラー領域の第1のピラー3と第2のピラー4とが対向する部分Bの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第2のピラー領域よりも第1のピラー領域で先に発生する。本実施形態に係るMOSFET300は、第1の実施形態に係るMOSFET100と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。なお、本実施形態では、第4のピラーのn形の不純物拡散層60Aのp形の総不純物量は、一例として、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量の1/4倍となるように設定されていたが、第1の実施形態同様にこれらの半分より少なく設定されていればよい。第4の実施形態第4の実施形態に係る電力用半導体装置400を図10及び図11を用いて説明する。図10は第4の実施形態に係る電力用半導体装置の要部模式断面図である。図11は、第4の実施形態に係る電力用半導体装置の製造工程の一部を示す、a要部模式断面図、baにおけるH部の拡大図である。なお、第3の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第3の実施形態との相異点について主に説明する。図10に示したように、第4の実施形態に係るMOSFET400は、n-形ドリフト層として、第3の実施形態に係るMOSFET100と同様に、第1のピラー領域及び第2のピラー領域を有する高抵抗エピタキシャル層2を備える。本実施形態に係るMOSFET400の第2のピラー領域は、第3の実施形態に係るMOSFET300の第2のピラー領域において、p形の第5のピラー31とn形の第4のピラー60との間に、さらに、一対のn形の第6のピラー32とp形の第7のピラー33とを有する。n形の第6のピラー32及びp形の第7のピラー33は、第1から第4のピラーとY方向に同数段のn形不純物拡散層32A及びp形不純物拡散層33Aから構成される。n形の第6のピラー32及びp形の第7のピラー33は、各段のX方向に沿って各ピラーの不純物拡散層から構成される拡散層形成層80において、n形の第6のピラー32の不純物拡散層32Aにおけるn形の総不純物量及びp形の第7のピラー33の不純物拡散層33Aにおけるp形の総不純物量は、p形の第5のピラーp形の不純物拡散層31Aにおけるp形の総不純物量と等量である。本実施形態に係るMOSFET400は、この点において第3の実施形態に係るMOSFET300と相異する。図11aは、本実施形態に係るMOSFET400の第2のピラー領域の製造工程の一部の要部模式断面図であり、第1の実施形態の図2aに相当し、本実施形態に係る第1から第7のピラーを構成するn形及びp形不純物拡散層を形成する元になるn形及びp形不純物注入層を示す断面図である。図11bは、図11a中のH部を拡大した図である。本実施形態に係るn形の第1のピラー3、p形の第2のピラー4、n形の第3のピラー5、n形の第4のピラー60、及びp形の第5のピラー31は、上述したように、第3の実施形態に係るn形の第1のピラー3、p形の第2のピラー、n形の第3のピラー5、n形の第4のピラー60、及びp形の第5のピラー31と同じ構造である。従って、各段の拡散層形成層80における、n形の第1のピラー3のn形不純物注入層3B、p形の第2のピラー4のp形不純物注入層4B、n形の第3のピラー5のn形不純物注入層5B、n形の第4のピラー60のn形不純物注入層60B、及びp形の第5のピラー31のp形不純物注入層31Bの、それぞれのX方向における幅は、第3の実施形態に係るn形の第1のピラー3のn形不純物注入層3B、p形の第2のピラー4のp形不純物注入層4B、n形の第3のピラー5のn形不純物注入層5B、及びn形の第4のピラー60のn形不純物注入層60B、及びp形の第5のピラー31のp形不純物注入層31Bのそれぞれの幅と同じである。本実施形態に係る第2のピラー領域のp形の第5のピラー31のp形不純物注入層とn形の第4のピラー60のn形不純物注入層60Bとの間に、p形の第5のピラー31のp形不純物注入層31Bに隣り合って離間して、n形の第6のピラー32の元になるn形不純物注入層32Bが形成される。第6のピラー32のn形不純物注入層32Bは、n形の第1のピラー3のn形不純物注入層3Bと同じn形不純物の注入工程で形成される。また、n形の第6のピラー32のn形不純物注入層32Bに隣り合って離間して、p形の第7のピラー33の元になるp形不純物注入層33Bが形成される。p形不純物注入層33Bは、p形の第2のピラー4のp形不純物注入層4Bと同じp形不純物の注入工程で形成される。n形の第6のピラー32のn形不純物注入層32B及びp形の第7のピラー33のp形不純物注入層33BのX方向における幅は、ともにWである。これにより、各段の拡散層形成層80において、p形の第5のピラー31のp形不純物拡散層31Aのn形の第3のピラー5側の半分不純物拡散層の幅が0.5×Wに相当する部分のp形の総不純物量とn形の第3のピラー5のn形不純物拡散層5Aの第5のピラー側の半分0.5×Wに相当する部分のn形の総不純物量とが等量となる。p形の第5のピラー31のp形不純物拡散層31Aの第6のピラー側の半分不純物拡散層の幅が0.5×Wに相当する部分のp形の総不純物量とn形の第6のピラー32のn形不純物拡散層32Aの第5のピラー側の半分0.5×Wに相当する部分のn形の総不純物量とが等量となる。n形の第6のピラー32のn形不純物拡散層32Aの第7のピラー側の半分不純物拡散層の幅が0.5×Wに相当する部分のn形の総不純物量とp形の第7のピラー33のp形不純物拡散層33Aの第6のピラー側の半分0.5×Wに相当する部分のp形の総不純物量とが等量となる。さらに、p形の第7のピラー33のp形不純物拡散層33Aの第4のピラー側の半分不純物拡散層の幅が0.5×Wに相当する部分のp形の総不純物量とn形の第4のピラー60のn形不純物拡散層60Aのn形の総不純物量とが等量となる。以上により、第2のピラー領域全体でn形の総不純物量とp形の総不純物量とが等量となり、擬似的にアンドープ状態になる。また、本実施形態においても、第2のピラー領域において、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量よりも少なく設定される。また、第4のピラー60のn形不純物拡散層60Aのn形の総不純物量は、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量よりも少なく設定される。さらに、p形の第5のピラー31のp形不純物拡散層31Aのp形の総不純物量、n形の第6のピラー32のn形不純物拡散層32Aのn形の総不純物量、及びp形の第7のピラー33のp形不純物拡散層33Aのp形の総不純物量は、第3のピラー5のn形の不純物拡散層5Aのn形の総不純物量よりも少なく、n形の第4のピラー60のn形の不純物拡散層60Aのn形の総不純物量よりも多く設定される。従って、本実施形態に係る第2のピラー領域では、n形の第3のピラー5とp形の第5のピラー31とが対向する部分、p形の第5のピラー31とn形の第6のピラー32とが対向する部分、n形の第6のピラー32とp形の第7のピラー33とが対向する部分、及びp形の第7のピラー33とn形の第4のピラー60とが対向する部分は、第1の実施形態に係る第3のピラー5と第4のピラー6とが対向する部分Dと同じ構造である。本実施形態においても、第2のピラー領域において隣り合うn形のピラーとp形のピラーとが対向する部分Dでn形の総不純物量とp形の総不純物量とが等量となる状態を維持しつつ、n形のピラーのn形不純物拡散層のn形の総不純物量及びp形のピラーのp形不純物拡散層のp形の総不純物量を、第1のピラー領域のn形の第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及びp形の第2のピラー4のp形不純物拡散層4Aのp形の総不純物量より低く設定している。このため、図5に示したように、第2のピラー領域のn形のピラーとp形のピラーとが対向する部分Dは、第1のピラー領域のn形の第1のピラー3及びp形の第2のピラー4とが対向する部分Bに比べて空乏層が容易に広がるので、耐圧がさらに向上する。p形ピラー形成用マスクの開口幅のバラツキが、第2のピラー領域の隣り合うn形のピラーとp形のピラーとが対向する部分Dの耐圧が第1のピラー領域の第1のピラー3と第2のピラー4とが対向する部分Bの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第2のピラー領域よりも第1のピラー領域で先に発生する。本実施形態に係るMOSFET200は、第1の実施形態に係るMOSFET100と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。本実施形態に係るMOSFET400は、第2のピラー領域のp形第5のピラー31とn形の第4のピラー60との間に、一対のn形の第6のピラー32及びp形の第7のピラー33を有する例により説明されたが、二対以上のn形の第6のピラー32及び第7のピラー33を有するようにすることも可能である。なお、本実施形態では、第4のピラーのn形の不純物拡散層60Aのp形の総不純物量は、一例として、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量の1/4倍となるように設定されていたが、第1の実施形態同様にこれらの半分より少なく設定されていればよい。以上第1から第4の実施形態においては、各不純物拡散層のn形及びp形の総不純物量を用いて議論してきたが、これらの議論はn形及びp形の正味の不純物量を用いた議論に含まれる。以下の実施形態に関しては、n形及びp形の総不純物量の議論に替えて、n形及びp形の正味の不純物量を用いて議論する。第5の実施形態第5の実施形態に係る電力用半導体装置500を図12から図14を用いて説明する。図12は第5の実施形態に係る電力用半導体装置の要部模式断面図である。図13は、第5の実施形態に係る電力用半導体装置の製造工程の一部を示し、図2に相当する要部模式断面図である。図14は、第5の実施形態に係る電力用半導体装置の、a第1のピラー領域の要部を模式的に説明する図、b第2のピラー領域の要部を模式的に説明する図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。本実施形態に係るMOSFET500は、n-形ドリフト層として、第1の実施形態に係るMOSFET100と同様に、第1のピラー領域及び第2のピラー領域を有する高抵抗エピタキシャル層2を備えるが、以下の点で、第1の実施形態に係るMOSFET100と相異する。本実施形態に係るMOSFET500は、各段の拡散層形成層80において、第2のピラー領域におけるn形の第3のピラー5及びp形の第4のピラー6のn形不純物拡散層5A及びp形不純物拡散層6Aが、X方向において重なり合い、前述の不純物補償領域が形成される。第1から第4の実施形態においては、この不純物補償領域を無視して説明してきた。すなわち、本実施形態において、第1のピラー領域のn形の第1のピラー3のn形の不純物拡散層3A及びp形の第2のピラーのp形不純物拡散層4AはX方向において互いに重なる部分に、n形の不純物とp形の不純物とが混在する第1の不純物補償領域を有する。同様にして、第3のピラー5の不純物拡散層5Aと第4のピラー6の不純物拡散層6Aとは、X方向において互いに重なる部分に、n形不純物とp形不純物とが混在する第2の不純物補償領域を有する。ここで、図12に示したように、第2の不純物補償領域のX方向における幅は、第1の不純物補償領域のX方向における幅よりも広く形成されている。不純物補償領域の中央付近で、n形不純物濃度とp形不純物濃度が等しくなるところで、隣り合うピラーのp-n接合が形成される。図12では、説明を容易にするために、第1のピラーと第2のピラーとの間に形成される第1の不純物補償領域は無視できる程度して図示を省略した。第3のピラーと第4のピラーの破線で示された重なり部分が、第2の不純物補償領域である。図13に第1のピラー領域と第2のピラー領域の製造工程の一部を示したように、本実施形態では、各ピラーの不純物注入層は以下の幅を有するようにイオン注入が実施され、各ピラーが形成される。第2のピラー領域のn形の第3のピラー5のn形不純物注入層5Cが、第1のピラー領域のn形の第1のピラー3のn形不純物注入層3B及びp形の第2のピラー4のp形不純物注入層4BのX方向における幅と同じ2×Wの幅を有するように形成される。第2のピラー領域のp形の第4のピラー6のp形不純物注入層6Cが、第1のピラー領域のn形の第1のピラー3のn形不純物注入層3B及びp形の第2のピラー4のp形不純物注入層4BのX方向における幅の半分であるWの幅を有するように形成される。図示は省略するが、本実施形態においても、第1のピラー3のn形の不純物拡散層3Aと第2のピラー4のp形不純物拡散層4Aとの対向する部分、第2のピラー4のp形不純物拡散層4Aと第3のピラー5のn形不純物拡散層5Aとの対向する部分、及び第3のピラー5のn形不純物拡散層5Aと第4のピラー6のp形不純物拡散層6Aとの対向する部分は、n形の総不純物量とp形の総不純物量とが等量となるように、各不純物注入層3B、4B、5C、6Cの幅が設定される。また、第1のピラー3のn形不純物注入層3Bと第2のピラー4のp形不純物注入層4Bとは、L1の間隔で互いに離間するように形成される。第2のピラー4のp形不純物注入層4Bと第3のピラー5のn形不純物注入層5Cも、同様にL1の間隔で互いに離間するように形成される。これに対して、第2のピラー領域のn形の第3のピラー5のn形不純物注入層5Cとp形の第4のピラー6のp形不純物注入層6Cとは、L1よりも狭いL2の間隔で互いに離間するように形成される。以上示したように、本実施形態に係るMOSFET500においては、第2のピラー領域で、第3のピラー5のn形不純物注入層5Cと第4のピラー6のp形不純物注入層6Cとの間隔L2が、第1のピラー領域における第1のピラー3のn形不純物注入層3Bと第2のピラーのp形不純物注入層4Bとの間隔L1よりも狭く形成される。これにより、その後実施される熱処理により、各不純物注入層から形成された不純物拡散層が、Y方向積層方向に結合して各ピラーが形成される。第3のピラー5のn形不純物拡散層5Aと第4のピラー6のp形不純物拡散層6AとのX方向における重なりが、第1のピラー3のn形不純物拡散層3Aと第2のピラー4のp形不純物拡散層4AとのX方向における重なりよりも大きくなる。すなわち、第2のピラー領域においてn形の第3のピラー5のn形不純物拡散層5Aとp形の第4のピラー6のp形不純物拡散層6Aとが有する第2の不純物補償領域のX方向における幅互いに重なる幅が、第1のピラー領域におけるn形の第1のピラー3のn形不純物拡散層3Aとp形の第2のピラー4のp形不純物拡散層4Aとが有する第1の不純物補償領域のX方向における幅互いに重なる幅より広く形成される。この点において、本実施形態に係るMOSFET500は、第1の実施形態に係るMOSFET100と相異する。図14は、本実施形態に係るa第1のピラー領域の要部を模式的に説明する図、b第2のピラー領域の要部を模式的に説明する図である。a及びbのそれぞれの図において、上部に、隣り合うピラーの各不純物拡散層のX方向における重なり具合を模式的に示し、下部に、X方向における不純物濃度分布のプロファイルを模式的に示した。第1のピラー領域では、n形の第1のピラー3のn形不純物拡散層3Aは、QN1のn形の総不純物量を有し、p形の第2のピラー4のp形不純物拡散層4Aは、QP1のp形の総不純物量を有し、それぞれ、図12aの下部に示したようにX方向の濃度プロファイルを有する。ここで、第1の不純物補償領域図中X方向の濃度プロファイルが重なる領域において不純物補償により消滅したn形不純物量及びp形不純物量をQPN1とすれば、n形の第1のピラー3のn形不純物拡散層3Aのn形の正味の不純物量はQn1=QN1-QPN1であり、同様にp形の第2のピラー4のp形不純物拡散層4Aのp形の正味の不純物量はQp1=Qp1-QPN1である。ここで、第1のピラー領域では、説明を容易にするために第1の不純物補償領域は無視できるものと扱うので、総不純物量と正味の不純物量はほぼ等しいと考える。これに対して、第2のピラー領域では、図14bの上部に示したように、第3のピラー5のn形不純物拡散層5Aと第4のピラーのp形不純物拡散層6Aとは、第1のピラー3のn形不純物拡散層3Aと第2のピラー4のp形不純物拡散層4Aとに比べて、図中破線にて示したようにX方向における重なりが大きい。すなわち、第2の不純物補償領域のX方向における幅が、第1の不純物補償領域のX方向における幅よりも大きい。第2のピラー領域では、n形の第3のピラー5のn形不純物拡散層5Aは、QN2のn形の総不純物量を有し、p形の第4のピラー6のp形不純物拡散層6Aは、QP2のp形の総不純物量を有し、それぞれ、同図bの下部に示したようにX方向の濃度プロファイルを有する。ここで、第2の不純物補償領域図中X方向の濃度プロファイルが重なる領域において不純物補償により消滅したn形不純物量及びp形不純物量をQPN2とすれば、n形の第3のピラー5のn形不純物拡散層5Aのn形の正味の不純物量はQn2=QN2-QPN2であり、同様にp形の第4のピラー6のp形不純物拡散層6Aのp形の正味の不純物量はQp2=Qp2-QPN2である。第2の不純物補償領域のX方向における幅の方が、第1の不純物補償領域のX方向における幅よりも広いので、それだけ、第2の不純物補償領域のほうが、不純物補償により消滅するn形及びp形不純物量が大きい。従って、QPN1<QPN2である。また、不純物注入層の幅により、総不純物量が決まる。各不純物注入層の幅が上述のように設定された条件では、図13に示したように、n形の第1のピラー3のn形不純物拡散層3Aのn形の総不純物量QN1、p形の第2のピラー4のp形不純物拡散層4Aのp形の総不純物量QP1、n形の第3のピラー5のn形不純物拡散層5Aのn形の総不純物量QN2、及びp形の第4のピラー6のp形不純物拡散層6Aのp形の総不純物量QP2との間には、QN1=QP1=QN2=2×QP2の関係がある。以上から、n形の第1のピラー3のn形不純物拡散層3Aのn形の正味の不純物量Qn1、p形の第2のピラー4のp形不純物拡散層4Aのp形の正味の不純物量Qp1、n形の第3のピラー5のn形不純物拡散層5Aのn形の正味の不純物量Qn2、及びp形の第4のピラー6のp形不純物拡散層6Aのp形の正味の不純物量Qp2との間には、Qn1=Qn1>QN2>QP2の関係がある。すなわち、本実施形態においても、第2のピラー領域において隣り合うn形のピラーとp形のピラーとが対向する部分Dでn形の正味の不純物量とp形の正味の不純物量とが等量となる状態を維持しつつ、n形のピラーのn形不純物拡散層のn形の正味の不純物量及びp形のピラーのp形不純物拡散層のp形の正味の不純物量を、第1のピラー領域のn形の第1のピラー3のn形不純物拡散層のn形の正味の不純物量及びp形の第2のピラー4のp形不純物拡散層のp形の正味の不純物量より低く設定している。このため、図5に示したように、第2のピラー領域のn形のピラーとp形のピラーとが対向する部分Dは、第1のピラー領域のn形の第1のピラー3及びp形の第2のピラー4とが対向する部分Bに比べて空乏層が容易に広がるので、耐圧がさらに向上する。p形ピラー形成用マスクの開口幅のバラツキが、第3のピラー5と第4のピラー6とが対向する部分Dの耐圧が第1のピラー3と第2のピラー4とが対向する部分Bの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第2のピラー領域よりも第1のピラー領域で先に発生する。本実施形態に係るMOSFET500は、第1の実施形態に係るMOSFET100と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。なお、同図bの上部では、説明を容易にするために、第4のピラー6のp形不純物拡散層6AのX方向の幅が、第3のピラー5のn形不純物拡散層5AのX方向の幅と同じ幅で示してある。しかしながら、実際には第3のピラー5のn形不純物拡散層5AのX方向の幅よりも狭い。同図bの下部に示した第4のピラー6のp形不純物拡散層6Aの濃度プロファイルに関しても、同様に、第3のピラー5のn形不純物拡散層5Aの濃度プロファイルのX方向の幅と同じ幅で示してある。しかしながら、実際には第3のピラー5のn形不純物拡散層5Aの濃度プロファイルのX方向の幅よりも狭い。なお、本実施形態では、第1のピラー3のn形不純物注入層3Bの幅、第2のピラー4のp形不純物注入層4Bの幅、及び第3のピラー5のn形不純物注入層5Cの幅を、それぞれ同じ幅とし、第4のピラー6のp形不純物注入層6Cの幅を、第1のピラー3のn形不純物注入層3Bの幅及び第2のピラー4p形不純物注入層4Bの幅の半分に設定してある。すなわち、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量、第2のピラー4p形不純物拡散層4Aのp形の総不純物量、及び第3のピラー5のn形不純物拡散層5Aのn形の総不純物量を、それぞれ同じ量とし、第4のピラー6のp形不純物拡散層6Aのp形の総不純物量を、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形不純物拡散層4Aのp形の総不純物量の半分に設定してある。しかしながら、第1の実施形態同様に、第2のピラー領域において、第3のピラー5のn形不純物拡散層5Aのn形の総不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の総不純物量及び第2のピラー4のp形の不純物拡散層4Aのp形の総不純物量よりも少なく設定されてもよい。また、第4のピラーのp形不純物拡散層6Aのp形の総不純物量は、第3のピラーのn形不純物拡散層5Aのn形の総不純物量よりも少なく設定されてもよい。第6の実施形態第6の実施形態に係る電力用半導体装置600を図15及び図16を用いて説明する。図15は第6の実施形態に係る電力用半導体装置の要部模式断面図である。図16は、第6の実施形態に係る電力用半導体装置の製造工程の一部を示し、図2に相当する要部模式断面図である。なお、第5の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第5の実施形態との相異点について主に説明する。本実施形態に係るMOSFET600は、n-形ドリフト層として、第5の実施形態に係るMOSFET100と同様に、第1のピラー領域及び第2のピラー領域を有する高抵抗エピタキシャル層2を備えるが、以下の点で、第2の実施形態に係るMOSFET500と相異する。本実施形態に係るMOSFET600は、図15に示したように、第5の実施形態に係るMOSFET500において、第2のピラー領域中のn形の第3のピラー3とp形の第4のピラー4との間に、n形の第5のピラー31とp形の第6のピラーが挿入された構造である。この点で、本実施形態に係るMOSFET600は、第5の実施形態に係るMOSFET500と相異し、それ以外は同じ構造である。p形の第5のピラー31は、n形の第3のピラーに隣接し、p形の第5のピラー31のp形不純物拡散層31Aとn形の第3のピラー3の不純物拡散層3Aとは、他のピラーと同様に拡散層形成層80において重なり合い、第3の不純物補償領域を有する。また、p形の第5のピラー31は、n形の第6のピラー32に隣接し、p形の第5のピラー31のp形不純物拡散層31Aとn形の第6のピラー32の不純物拡散層32Aとは、同様に重なり合い、第4の不純物補償領域を有する。さらに、n形の第6のピラー32は、p形の第4のピラー6に隣接し、n形の第6のピラー32のn形不純物拡散層32Aとp形の第4のピラー6の不純物拡散層6Aとは、同様に重なり合い、第5の不純物補償領域を有する。第2のピラー領域において、第3のピラー3、第5のピラー31、第6のピラー32、及び第4のピラー6のそれぞれの各不純物注入層5C、31C、32C、6Cは、図16に第1のピラー領域及び第2のピラー領域の製造工程の一部を示したように形成される。第3のピラー5のn形不純物注入層5C、第5のピラー31のp形不純物注入層31C、及び第6のピラー32のn形不純物注入層32Cの幅は、それぞれ同じで2×Wである。第4のピラーp形不純物注入層6Cの幅は、これらの半分のWである。また、第2のピラー領域において隣り合うピラーの各不純物注入層の間隔L2は、第5の実施形態同様に第1のピラー領域における第1のピラー3のn形不純物注入層3Bと第2のピラー4のp形不純物注入層4Bとの間隔L1よりも狭い。上記のように不純物注入層の幅が設定されることにより、第3の不純物補償領域、第4の不純物補償領域、及び第5の不純物補償領域のX方向における幅が、第1の補償領域のX方向における幅よりも広くなる。この結果、各不純物補償領域による不純物補償の結果、第3のピラー5のn形不純物拡散層5Aのn形の正味の不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の正味の不純物量及び第2のピラー4のp形不純物拡散層4Aのp形の正味の不純物量よりも少なくなる。第4のピラー6のp形不純物拡散層6Aのp形の正味の不純物量は、第3のピラー5のn形不純物拡散層5Aのn形の正味の不純物量よりも少ない。第5のピラー31のp形不純物拡散層31Aのp形の正味の不純物量と第6のピラー32のn形不純物拡散層32Aのn形の正味の不純物量とは同じ不純物量であり、第3のピラー5のn形不純物拡散層5Aのn形の正味の不純物量よりも少なく、第4のピラー6のp形不純物拡散層6Aのp形の正味の不純物量よりも多い。本実施形態においても、第5の実施形態と同様に、第2のピラー領域において隣り合うn形のピラーとp形のピラーとが対向する部分Dにおいて、n形の正味の不純物量とp形の正味の不純物量とが等量となる状態を維持しつつ、n形のピラーのn形不純物拡散層のn形の正味の不純物量及びp形のピラーのp形不純物拡散層のp形の正味の不純物量を、第1のピラー領域のn形の第1のピラー3のn形不純物拡散層3Aのn形の正味の不純物量及びp形の第2のピラー4のp形不純物拡散層4Aのp形の正味の不純物量より低く設定している。このため、図5に示したように、第2のピラー領域のn形のピラーとp形のピラーとが対向する部分Dは、第1のピラー領域のn形の第1のピラー3とp形の第2のピラー4とが対向する部分Bに比べて空乏層が容易に広がるので、耐圧がさらに向上する。p形ピラー形成用マスクの開口幅のバラツキが、第2のピラー領域の隣り合うn形ピラーとp形ピラーとが対向する部分Dの耐圧が第1のピラー領域の第1のピラー3と第2のピラー4とが対向する部分Bの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第2のピラー領域よりも第1のピラー領域で先に発生する。本実施形態に係るMOSFET600は、第5の実施形態に係るMOSFET500と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。本実施形態に係るMOSFET600は、第2の実施形態に係るMOSFET200において、第3のピラー5のn形不純物注入層5Bの幅、第5のピラー31のp形不純物注入層31Bの幅、及び第6のピラー32のn形不純物注入層32Bの幅をそれぞれ2×Wとし、第4のピラーのp形不純物注入層6Bの幅をWとし、第2のピラー領域における隣り合う各ピラーの不純物注入層の間隔L2を、第1のピラー領域における第1のピラー3の不純物注入層3Bと第2のピラー4の不純物注入層4Bとの間隔L1よりも広く設定した構造である。従って、第3の実施形態及び第4の実施形態においても同様に設定することも可能である。すなわち、第2のピラー領域の各ピラーの不純物注入層の幅を第1のピラー領域の第1のピラー3のn形不純物注入層3Bの幅及び第2のピラー4のp形不純物注入層4Bの幅と同じ幅に設定することが可能である。また、第4のピラー60の不純物注入層60Bの幅を第1のピラー領域の第1のピラー3のn形不純物注入層3Bの幅及び第2のピラー4のp形不純物注入層4Bの幅の半分に設定することが可能である。この場合、第2のピラー領域の各不純物注入層のX方向における間隔L2は、第1のピラー領域の第1のピラー3の不純物注入層3Bと第2のピラー4の不純物注入層4Bとの間隔L1よりも狭く設定される。第3の実施形態において上記のように設定すると、第1のピラー3の前記不純物拡散層3Aと第2のピラー4の不純物拡散層4AとのX方向において重なる部分に第1の不純物補償領域を有する。第3のピラー5の不純物拡散層5Aと第5のピラー31の不純物拡散層31AとのX方向において重なる部分に第3不純物補償領域を有する。第5のピラー31の不純物拡散層31Aと第4のピラー6の不純物拡散層60AとのX方向において重なる部分に第6の不純物補償領域を有する。第3の不純物補償領域と第6の不純物補償領域とのX方向における幅は、第1の不純物補償領域のX方向における幅よりも広い。この結果、不純物補償領域における不純物補償により、第3のピラー5の不純物拡散層5Aにおけるn形第3のピラーの導電形の正味の不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の正味の不純物量及び第2のピラーのp形不純物拡散層4Aのp形の正味の不純物量よりも少ない。第4のピラー60のn形不純物拡散層60Aのn形の正味の不純物量は第3のピラー5のn形不純物拡散層5Aのn形の正味の不純物量よりも少ない。第5のピラー31のp形不純物拡散層31Aのp形の正味の不純物量は第3のピラー5の不純物拡散層5Aにおけるn形の正味の不純物量よりも少なく、第4のピラー60のn形不純物拡散層60Aにおけるn形の正味の不純物量よりも多い。第4の実施形態において上記のように設定すると、第1のピラー3の形不純物拡散層3Aと第2のピラー4のp形不純物拡散層4AとのX方向において重なる部分に第1の不純物補償領域を有する。第3のピラー5のn形不純物拡散層5Aと第5のピラー31のp形不純物拡散層31AとのX方向において重なる部分に第3不純物補償領域を有する。第5のピラー31のp形不純物拡散層31Aと第6のピラー32のn形不純物拡散層32AとのX方向において重なる部分に第4の不純物補償領域を有する。第6のピラー32のn形不純物拡散層32Aと第7のピラー33のp形不純物拡散層33AとのX方向において重なる部分に第7の不純物補償領域を有する。第7のピラー33のp形不純物拡散層33Aと第4のピラー60のn形不純物拡散層60AとのX方向において重なる部分に第8の不純物補償領域を有する。第3の不純物補償領域、第4の不純物補償領域、第7の不純物補償領域、及び第8の不純物補償領域のX方向における幅は、第1の不純物補償領域のX方向における幅よりも広い。この結果不純物補償領域における不純物補償により、第3のピラー5のn形不純物拡散層5Aにおけるn形の正味の不純物量は、第1のピラー3のn形不純物拡散層3Aのn形の正味の不純物量及び第2のピラー4のp形不純物拡散層4Aのp形の正味の不純物量よりも少ない。第4のピラー60のn形不純物拡散層60Aのn形の正味の不純物量は第3のピラー5のn形不純物拡散層5Aのn形の正味の不純物量よりも少ない。第5のピラー31のp形不純物拡散層31Aのp形の正味の不純物量、第6のピラー32のn形不純物拡散層32Aのn形の正味の不純物量、及び第7のピラー33のp形不純物拡散層33Aのp形の正味の不純物量は、第3のピラー5のn形不純物拡散層5Aにおけるn形の正味の不純物量よりも少なく、第4のピラー60のn形不純物拡散層60Aにおけるn形の正味の不純物量よりも多い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。