第1導電型の第1半導体層と、該第1半導体層の表面付近に形成された第2導電型の第2半導体層と、前記第2半導体層に電気的に接続する第1主電極と、前記第1半導体層に隣接し、前記第2半導体層とは逆側の表面付近に形成された第2導電型の第3半導体層と、該第3半導体層の上部に選択的に設けられた第1導電型の第4半導体層と、前記第3半導体層及び前記第4半導体層に電気的に接続する第2主電極と、側面が前記第4半導体層と前記第3半導体層に接し、前記第1半導体層に達するトレンチと、該トレンチの前記側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極と、前記トレンチ内で前記ゲート電極から離れて設けられ、前記第2主電極と電気的に接続するポリシリコン電極が設けられていることを特徴とする半導体装置。前記トレンチの幅は、隣り合う前記トレンチの間隔よりも広く形成されていることを特徴とする請求項1に記載の半導体装置。前記ポリシリコン電極と前記第2主電極とは、前記ポリシリコン電極上に断続的に設けられた第1コンタクトホールを介して電気的に接続していることを特徴とする請求項1又は請求項2に記載の半導体装置。前記ポリシリコン電極と前記第1半導体層の間の第1絶縁膜の少なくとも一部は、前記ゲート電極と前記第1半導体層の間の第2絶縁膜よりも厚いことを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。前記ポリシリコン電極の外周部における、前記第1絶縁膜の厚さは、前記ゲート電極と前記第1半導体層の間の前記第2絶縁膜の厚さに等しいことを特徴とする請求項4に記載の半導体装置。前記第1絶縁膜は、LOCOSLocalOxidationofSiliconにより形成されていることを特徴とする請求項4に記載の半導体装置。前記ポリシリコン電極の上面の高さと、前記第3半導体層又は前記第4半導体層の上面の高さは、略等しいことを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置。前記第1絶縁膜の外周部の上面は、前記ゲート電極に向けて低くなるテーパ面をなし、前記テーパ面上に、前記ポリシリコン電極の端面が設けられていることを特徴とする請求項4に記載の半導体装置。前記ゲート電極及び、前記ポリシリコン電極は同一工程にて形成されることを特徴とする請求項1乃至請求項8のいずれか1項に記載の半導体装置。前記トレンチの終端構造が、上面視で、略半円形状を有することを特徴とする請求項1乃至請求項9のいずれか1項に記載の半導体装置。前記トレンチの終端構造の近傍の前記第1半導体層上に設けられる第2導電型の第5半導体層を有し、前記トレンチの前記終端構造の近傍での前記ゲート電極と前記第5半導体層の間には、前記第2絶縁膜より厚い前記第1絶縁膜が設けられていることを特徴とする請求項4に記載の半導体装置。前記トレンチの終端構造の近傍の前記第1半導体層上に設けられる第2導電型の第5半導体層を有し、前記第5半導体層と前記第2主電極とは、前記トレンチに対して前記終端構造のさらに外側に設けられた第2コンタクトホールを介して電気的に接続していることを特徴とする請求項1乃至請求項11のいずれか1項に記載の半導体装置。前記第2コンタクトホールは、前記ゲート電極を前記トレンチの外側に引き出す引出配線に囲まれていることを特徴とする請求項12に記載の半導体装置。前記第3半導体層と前記第1半導体層の間に、第1導電型の第6半導体層が設けられていることを特徴とする請求項1乃至請求項13のいずれか1項に記載の半導体装置。前記第6半導体層と前記第1半導体層の間に、第2導電型の第7半導体層が設けられていることを特徴とする請求項14に記載の半導体装置。請求項1乃至15のいずれか1項に記載の複数の半導体装置が直列に接続された複数の直列接続回路が、並列に接続され、前記直列接続回路の両端に、一対の入力端子が接続され、前記直列接続回路内の前記半導体装置間の接続点毎に出力端子が接続され、前記入力端子から入力された電力を、変換して前記出力端子から出力することを特徴とする電力変換装置。特許文献1の場合、フローティングp層とエミッタ電極の間の抵抗の抵抗値を小さくするほどdvdtの制御性は向上するが、オン状態においてフローティングp層に注入されるホール電流の一部が、抵抗を介してエミッタ電極に流れ出てしまうため、電子の注入を促す効果が薄れ、オン電圧が上昇し、損失が増加する。逆に、抵抗の抵抗値を大きくするとオン電圧の上昇は小さくなるが、dv/dtの制御性は低下する。このように、特許文献1では、dv/dtの制御性の向上は、損失の低減とトレードオフの関係にあり、両立しないと考えられた。また、特許文献2の場合、トレンチに充填された絶縁膜の側のゲート電極の角部に電界が集中し、耐圧が低下すると考えられた。そこで、本発明の目的は、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することにある。前記目的を達成するために、本発明は、第1導電型の第1半導体層と、該第1半導体層の表面付近に形成された第2導電型の第2半導体層と、前記第2半導体層に電気的に接続する第1主電極と、前記第1半導体層に隣接し、前記第2半導体層とは逆側の表面付近に形成された第2導電型の第3半導体層と、該第3半導体層の上部に選択的に設けられた第1導電型の第4半導体層と、前記第3半導体層及び前記第4半導体層に電気的に接続する第2主電極と、側面が前記第4半導体層と前記第3半導体層に接し、前記第1半導体層に達するトレンチと、該トレンチの前記側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極と、前記トレンチ内で前記ゲート電極から離れて設けられ、前記第2主電極と電気的に接続するポリシリコン電極が設けられている半導体装置であることを特徴としている。また、その半導体装置を用いた電力変換装置であることを特徴としている。本発明によれば、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することができる。次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略している。第1の実施形態半導体装置の構造図1に、本発明の第1の実施形態に係る半導体装置IGBT100の要部の平面図を示す。図1では、ゲート電極9と、ゲート電極9を外部に引き出すための引出配線9aと、ポリシリコン電極18を、特に、透視して描いている。本実施形態では、これらは、すべて、同一のポリシリコン層をパターニングすることでできている。ゲート電極9は、複数本図1では6本設けられている。ゲート電極9は、2本毎に対を成し、2本のゲート電極9は、端部において略半円形状を成して折り返すように結合している。そして、それぞれのゲート電極9は、その端部において、引出配線9aに接続している。対を成す2本のゲート電極9は、それらの端部において折り返す略半円形状も含めて、トレンチ溝17の内側に設けられている。トレンチ17の端部終端構造も略半円形状になっており、トレンチ17の外形は、人間の手の指のような形をしている。略半円形状のトレンチ17の端部終端構造の側壁に沿って絶縁膜第1絶縁膜19が設けられている。また、終端構造から離れたトレンチ17の側壁には、ゲート絶縁膜第2絶縁膜10が設けられている。絶縁膜第1絶縁膜19の厚さは、ゲート絶縁膜10の厚さより、厚くなっている。トレンチ17の終端構造を略半円形状に形成することで、角部を無くし、角部で絶縁膜19ゲート絶縁膜10が薄くなることを防止している。また、トレンチ17の終端構造及びその近傍に、ゲート絶縁膜10より厚い絶縁膜19を設けることで、トレンチ17の終端構造において、トレンチ17の内側から外側へ引き上げ引出配線9aに接続させるゲート電極9の耐圧ゲート耐圧を向上させている。引出配線9aの上には、トレンチ17の複数の終端構造に沿って溝状のコンタクトホール23が設けられている。引出配線9aは、コンタクトホール23を介して、引出ゲート電極12に接続している。コンタクトホール第2コンタクトホール22は、ゲート電極9をトレンチ17の外側に引き出す引出配線9aに囲まれている。コンタクトホール第2コンタクトホール22は、トレンチ17に対して、その終端構造のさらに外側に設けられている。コンタクトホール第2コンタクトホール22の底には、pコンタクト層8aが形成されている。コンタクトホール第2コンタクトホール22は、エミッタ電極14を、pコンタクト層8a、さらに、pウエル層第5半導体層25図2B参照に接続させている。端部の略半円形状で折り返す対を成す2本のゲート電極9の間には、ゲート電極9に沿って、層間絶縁膜13が設けられ、その層間絶縁膜13の間にポリシリコン電極18が設けられている。ポリシリコン電極18は、トレンチ17の内側に設けられている。ポリシリコン電極18の上には、トレンチ17の側壁と平行に溝状のコンタクトホール20が設けられている。コンタクトホール20を介して、ポリシリコン電極18は、エミッタ電極14に接続している。トレンチ17は、複数個図1では3個形成されており、互いに平行に配置されている。隣り合うトレンチ17同士の間には、トレンチ17の側壁と平行に溝状のコンタクトホール21が設けられている。コンタクトホール21の底およびその周辺には、pコンタクト層8と、n第1導電型エミッタ層第4半導体層7と、p第2導電型チャネル層第3半導体層6が形成されている。pコンタクト層8と、nエミッタ層第4半導体層7と、pチャネル層第3半導体層6は、コンタクトホール21を介して、エミッタ電極14に接続している。nエミッタ層第4半導体層7と、pチャネル層第3半導体層6とは、トレンチ17の側壁に沿う方向に交互に繰り返し形成されている。図2Aに、図1のA-A方向の矢視断面図を示す。本発明のIGBT100は、コレクタ電極第1主電極11、pコレクタ層第2半導体層2、nバッファ層3、n-ドリフト層第1半導体層4、pチャネル層第3半導体層6、nエミッタ層第4半導体層7、pコンタクト層8、トレンチ17、ゲート電極9、ゲート絶縁膜第2絶縁膜10、トレンチ17内の絶縁膜第1絶縁膜19、トレンチ17内のゲート電極9間に設けられたポリシリコン電極18、層間絶縁膜13、エミッタ電極第2主電極14、コレクタ端子1、エミッタ端子16、ゲート端子15を有している。なお、nまたはpを冠した層は、それぞれ電子を多数キャリアとするn型層、正孔を多数キャリアとするp型層を意味し、nまたはpに対して、上付きのまたは-は、その層の多数キャリアの濃度不純物濃度が比較的高い、或いは比較的低いことを意味するものとする。なお、特許請求の範囲に記載の第1導電型と第2導電型とが、n型とp型に対応する。第1導電型がn型とすると、第2導電型はp型となり、第1導電型がn型とすると、第2導電型はp型となり、に対応する。図2Aに示す本発明のIGBT100は、nチャネル型のIGBTとなっている。n-ドリフト層4の裏側の表面付近に、nバッファ層3と、pコレクタ層2と、コレクタ電極11とが積層されている。pコレクタ層2に、コレクタ電極11が、電気的に接続している。コレクタ電極11に、コレクタ端子1が接続されている。n-ドリフト層4の表側の表面付近に、n-ドリフト層4に隣接するpチャネル層6が形成されている。nエミッタ層7は、pチャネル層の上部に選択的に設けられているこのため、図1に示すように、nエミッタ層7と、pチャネル層6とは、トレンチ17の側壁に沿う方向に交互に配置されている。エミッタ電極14は、pコンタクト層8を介して、pチャネル層6に電気的に接続し、かつ、nエミッタ層7に電気的に接続している。トレンチ17の側面は、nエミッタ層7と、pチャネル層6に接している。トレンチ17の底面は、nエミッタ層7と、pチャネル層6の底面より深く、n-ドリフト層4に達している。トレンチ溝17の内側には、ゲート絶縁膜10、ゲート電極9、絶縁膜19、ポリシリコン電極18が設けられている。トレンチ17の側面と、トレンチ17の底面の周辺部には、ゲート絶縁膜10が設けられている。ゲート電極9は、ゲート絶縁膜10上に、トレンチ17の側面に沿って設けられている。トレンチ17の底面の中央部に、絶縁膜19が設けられている。ポリシリコン電極18は、絶縁膜19上に設けられている。ポリシリコン電極18は、ゲート電極9から距離ゲート電極-ポリシリコン電極間距離Lだけ離れて設けられている。ポリシリコン電極18は、エミッタ電極14と電気的に接続している。ポリシリコン電極18の上面の高さと、pチャネル層6pコンタクト層8又はnエミッタ層7の上面の高さは、略等しくなっている。このため、pチャネル層6とnエミッタ層7の上に開口するコンタクトホール21の深さと、ポリシリコン電極18の上に開口するコンタクトホール20の深さを等しくでき、エミッタ電極14から、コンタクトホール20、21を介して、ポリシリコン電極18と、pチャネル層6とnエミッタ層7へ、確実に接続することができる。幅広なトレンチ17の内側に、ポリシリコン電極18も幅広に形成されている。これに対し、ポリシリコン電極18上に形成されるコンタクトホール20は、ポリシリコン電極18の中央に形成されているので、ポリシリコン電極18内に内部抵抗が生じる。この内部抵抗の等価回路を、抵抗R1として記載している。図2Bに、図1のB-B方向の矢視断面図を示す。なお、図2Bと図1の対応関係の理解を容易にするために、図1のB-B方向上の点B1~B9、BG、BEに対応する図2B上の位置に、同じ符号の点B1~B9、BG、BEを配置している。図2Bに示すように、トレンチ17の端部終端構造の近傍から、トレンチ17の外側にかけて、pウエル層第5半導体層25が設けられている。pウエル層25は、n-ドリフト層4の上に設けられている。pウエル層25は、pコンタクト層8aとコンタクトホール22を介して、エミッタ電極14に接続している。コンタクトホール22は、トレンチ17の外側で、引出配線9aの間に設けられている。このため、コンタクトホール22の深さを、コンタクトホール20、21図2A参照の深さと等しくできコンタクトホール20~22の底面の高さを等しくでき、エミッタ電極14から、コンタクトホール20、21、22を介して、ポリシリコン電極18と、pチャネル層6とnエミッタ層7図2A参照、さらに、pウエル層25へ、確実に接続することができる。pウエル層25の上のトレンチ17の底面から側面、そしてトレンチ17の外側にかけて、ゲート絶縁膜10より厚い絶縁膜19が設けられている。この絶縁膜19の上に、ゲート電極9と引出配線9aが設けられている。これにより、トレンチ17の内側から外側へ引き上げて引出配線9aに接続させるゲート電極9の耐圧ゲート耐圧を向上させている。そして、本発明のIGBT100の第1の特徴は、幅広のトレンチ17の側壁に、ゲート電極9が、サイドウオール構造にて形成されている点である。ゲート電極9のサイドウオール構造は、ポリシリコン電極18と同じ材料のポリシリコンにより形成されている。トレンチ17の幅Waは、隣りのトレンチ17との間隔Wbよりも広く形成されているWa>Wb。このような幅広のトレンチ17を設けることで、フローティングp層を削除している。また、従来構造では、ゲート電極9は、ゲート絶縁膜10に囲まれているのに対し、本実施形態では、ゲート電極9は、ゲート絶縁膜10と、厚い層間絶縁膜13に囲まれているため、帰還容量が大幅に低減できる。また、ゲート電極9から距離Lだけ離れているポリシリコン電極18は、ゲート絶縁膜10の厚さTaより厚い厚さTbTb>Taの絶縁膜19の上に設けられている。これは、IGBTのターンオフ時にゲート絶縁膜10や厚い絶縁膜19に過電圧が発生するが、その大きさがゲート電極9から離れるほど大きくなるため、ゲート電極9から離れたポリシリコン電極18下の絶縁膜19を厚くすることで、破壊や絶縁膜の信頼性の低下を防ぐためである。図3に、本発明のIGBT100の単位面積あたりの帰還容量のコレクタ-エミッタ間電圧依存性の計算結果を示す。図3から明らかなように、本発明のIGBT100は、従来のIGBTに比べて、帰還容量が1/4程度までに低減している。本発明のIGBT100の第2の特徴は、図2Aに示すように、幅広のトレンチ17内のゲート電極9の間に、ポリシリコン電極18を設けている点である。ポリシリコン電極18は、エミッタ電極14と接続されており、電圧印加時にゲート電極9の角部9eにかかる電界を緩和でき、耐圧が向上できる。また、ポリシリコン電極18と絶縁膜19からなる容量が形成されるため、この容量により、IGBT100がターンオンし、トレンチ17下にホール電流が流れ込んだ際に、ホール電流の一部が前記容量を充電することで、トレンチ17下部の電位上昇が抑制され、ゲート電位の持上りが抑制できる。図4に、本発明のIGBT100におけるコレクタ-エミッタ間耐圧のゲート電極9-ポリシリコン電極18間の前記距離Lの依存性の計算結果を示す。図4より、ゲート電極9とポリシリコン電極18を近づける距離Lを小さくすることにより、耐圧を向上できることがわかる。これは、電圧印加時に、ゲート電極9の角部9eにだけでなく、ポリシリコン電極18の角部18eにも電界がかかり、ゲート電極9の角部9eにかかっていた電界が分散して緩和されたために、耐圧が向上できたと考えられる。本発明のIGBT100の第3の特徴は、ポリシリコン電極18の上面と、pチャネル層6pコンタクト層8、nエミッタ層7、pウエル層25pコンタクト層8aの上面の高さを、同じにしている点である。これにより、幅広のトレンチ17の内側と外側での段差が緩和できる。段差が大きいと、製造時におけるホト工程でレジストむらが生じたり、ワイヤボンディングの信頼性が低下したりする問題が生じる可能性があるが、本発明のIGBT100では段差を緩和できるため、前記問題を回避できる。図5に、本発明のIGBT100におけるターンオン時のコレクタ-エミッタ間電圧の計算波形を示す。図5から、本発明のIGBT100では、ゲート抵抗を変えることで、コレクタ-エミッタ間電圧のdvce/dtが制御できることがわかる。前記のように、本発明のIGBT100では、幅広のトレンチ17を設けることで、フローティングp層を削除し、トレンチ17の側壁にサイドウオールでゲート電極9を設けることで、ゲートの帰還容量を低減し、ターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上することができる。さらにゲート電極9間にエミッタ電極14に接続されるポリシリコン電極18を設けることで、耐圧を保持することができる。以下では、フローティングp層を削除した効果について詳細に説明する。フローティングp層は、従来のIGBTのトレンチゲートゲート電極9の配列ピッチを変えた構造におけるトレンチゲートの間隔が広い箇所に、pチャネル層6を形成する替わりに、設けられていた。このような構成にすることで、電流はトレンチゲートの間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、IGBTの破壊耐量が向上できた。また、ホール電流の一部がフローティングp層を経由してpチャネル層6に流れ込むため、トレンチゲート近傍でのホール濃度が増加し、オン電圧が低減できる効果もあった。更に、フローティングp層とn-ドリフト層4が形成するpn接合がトレンチゲートにかかる電界を緩和し耐圧を高く保持できた。しかしながら、IGBTのターンオンスイッチング期間中における出力電圧の時間変化率dv/dtの制御性が低下し、特に、ターンオンスイッチング期間中の前半において、ゲート抵抗を変えてもdv/dtdvce/dtが変わらず制御できなかった。この制御性低下の理由は以下のように考えられる。即ち、IGBTがオン状態になるとフローティングp層に過渡的にホールが流れ込み、フローティングp層の電位が高くなる。この際、ゲート絶縁膜10で形成される帰還容量を介して、ゲート電極9に変位電流が流れ、ゲート電位が持ち上げられるため、MOSFET構造の相互コンダクタンスgmとゲート-エミッタ間電圧の時間変化率dvge/dtの積で決まるコレクタ電流の時間変化率dic/dtが増加し、スイッチング速度が加速する。フローティングp層に過渡的に流れ込むホールの量は、主として半導体内部の構造で決定され、外部のゲート抵抗で制御することは難しい。従って、加速されたdic/dtを外部のゲート抵抗で制御することができず、その結果として、コレクタ電圧の時間変化率dvce/dtがゲート抵抗で制御できない期間が発生する。このフローティングp層5の影響によるゲート電位の持ち上がりを抑制するために、本発明では、フローティングp層を削除し、替わりに、層間絶縁膜13を充填し、その層間絶縁膜13にエミッタ電極14に接続されるポリシリコン電極18を埋め込んでいる。フローティングp層を削除したことで、フローティングp層の影響によるゲートの電位変動を無くすことで、dv/dtの制御性を向上することができる。また、ポリシリコン電極18とエミッタ電極14を抵抗R1を介して電気的に接続することで、ポリシリコン電極18の電位の持ち上がりを抑制し、フローティングp層からゲート電極9に流れ込んでいた変位電流が減少できるので、ゲート電位の持ち上がりを抑制し、dv/dtの制御性を向上させることができる。また、ゲート電極9のポリシリコン9側が、厚い絶縁膜層間絶縁膜13で覆われているため、帰還容量を低減することができ、更にdv/dtの制御性を向上することができる。半導体装置の製造方法図6A~図6Kに、本発明のIGBT100の製造工程の一例を示す。図6A~図6Kそれぞれのaは、図1のA-A方向主機能領域の矢視断面図に相当し、図6A~図6Kそれぞれのbは、図1のB-B方向終端構造領域の矢視断面図に相当している。本発明の実施形態の半導体装置の製造方法は、結果として本発明の半導体装置の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。後記では一例を挙げて本発明の半導体装置の製造方法を説明するが、説明のない工程については、従前の方法を用いることができるのである。まず、図6Aabに示すように、n-ドリフト層4となる半導体基板を用意する。そして、図6Abに示すように、n-ドリフト層4の上側に、pウエル層25を形成する。次に、図6Babに示すように、n-ドリフト層4及びpウエル層25上に、ホトレジスト31で、トレンチ17の形状のパターニングをする。次に、ホトレジスト31をマスクに異方性エッチングを行うことにより、図6Cabに示すように、幅の広いトレンチ17を形成する。トレンチ17は、pウエル層25の底面より浅く形成する。次に、図6Dabに示すように、ゲート絶縁膜10とそれよりも厚い絶縁膜19を形成する。ちなみに、いったん絶縁膜19を全面に形成し、ホトリソグラフィと異方性エッチングにより、ゲート絶縁膜10を形成する領域の絶縁膜19をエッチングする。このエッチングで、絶縁膜19を薄くすることで、ゲート絶縁膜10を形成してもよいが、ゲート絶縁膜10を形成する領域のn-ドリフト層4を露出させてもよい。n-ドリフト層4を露出させた場合は、n-ドリフト層4を熱酸化することにより、ゲート絶縁膜10を形成することができる。次に、図6Eabに示すように、ゲート電極9、引出配線9aやポリシリコン電極18となるポリシリコン膜を堆積する。この際、トレンチ17内に堆積したポリシリコン膜の上面の高さが、トレンチ17の外側のn-ドリフト層4の上面の高さと同じになるように、堆積するポリシリコン膜の厚さを調整する。次に、図6Fabに示すように、前記ポリシリコン膜の上に、ホトレジスト3232aで、ポリシリコン電極18の形状のパターニングをする。また、図6Fbに示すように、前記ポリシリコン膜の上に、ホトレジスト3232bで、ゲート電極9の一部と引出配線9aの形状のパターニングをする。次に、ホトレジスト32をマスクに異方性エッチングを行うことにより、図6Gabに示すように、ポリシリコン電極18と引出配線9aを形成する。また、同時に、ゲート電極9をサイドウオールとして形成する。次に、図6Habに示すように、ホトレジスト33で、pチャネル層6の形状のパターニングをし、pチャネル層6がp型半導体になるように、イオン打ち込みインプラ行う。また、ホトレジスト33で、nエミッタ層7の形状のパターニングをし、nエミッタ層7がn型半導体になるように、イオン打ち込みインプラを行う。次に、熱処理を行うことで、図6Iabに示すように、打ち込んだイオンを活性化し、pチャネル層6及びnエミッタ層7を形成する。pチャネル層6及びnエミッタ層7は、隣り合うトレンチ17の間で、トレンチ17の外側のn-ドリフト層4の上に形成する。次に、図6Jabに示すように、全面に層間絶縁膜13を堆積する。層間絶縁膜13は、pチャネル層6及びnエミッタ層7の上、ゲート電極9、引出配線9aとポリシリコン電極18の上に堆積するだけでなく、ゲート電極9引出配線9aとポリシリコン電極18の間等にも埋め込まれる。次に、ホトリソグラフィと異方性エッチングにより、図6Kabに示すように、層間絶縁膜13に、コンタクトホール20~23を形成する。層間絶縁膜13とポリシリコン電極18と引出配線9aをマスクにイオン打ち込みインプラを行い、pコンタクト層8、8aを形成する。最後に、図2Aと図2Bに示すように、エミッタ電極14、引出ゲート電極12、nバッファ層3、pコレクタ層2、コレクタ電極11を形成する。以上でIGBT100が完成する。なお、第1の実施形態では、裏面のpコレクタ層2やnバッファ層3を、表面側の加工工程の後に形成しているが、pコレクタ層2やnバッファ層3が最初から形成されているエピ基板等を用いてもかまわない。第2の実施形態図7に、本発明の第2の実施形態に係る半導体装置IGBT100の要部の断面図を示す。この図7の断面図は、図1のA-A方向の矢視断面図に相当している。第2の実施形態が、第1の実施形態と異なっている点は、絶縁膜19、特に、トレンチ17の底面に形成される絶縁膜19が、LOCOSLocalOxidationofSiliconにより、形成されている点である。絶縁膜19の厚さは、第2の実施形態でも第1の実施形態と同じ厚さにした場合、LOCOSを用いることで、絶縁膜19の底面が、第2の実施形態では第1の実施形態より低くなり、絶縁膜19の上面も、第2の実施形態では第1の実施形態より低くなる。絶縁膜19の上面が低くなれば、その上に形成されるポリシリコン電極18の角部18eの高さも低くなり、ゲート電極9の角部9eに近づけることができる。これにより、図4に示した距離Lを実質的に縮められ、エミッタ-コレクタ間耐圧を高めることができる。LOCOSによる絶縁膜19では、外周部がバーズビークにより外側ほど薄くなっている。絶縁膜19の外周部の上面は、外側ほど低くなるようなテーパ面をなしている。このテーパ面は、ゲート電極9に向けて低くなっている。そして、このテーパ面上に、ポリシリコン電極18の端面が設けられている。これによって、ポリシリコン電極18の角部18eの高さをさらに低くできるので、ゲート電極9の角部9eに近づけることができ、エミッタ-コレクタ間耐圧を高めることができる。なお、第2の実施形態のIGBT100の製造方法では、第1の実施形態で絶縁膜19を全面に形成する替わりに、絶縁膜19を形成する領域にのみLOCOSを実施すればよい。その後、ゲート絶縁膜10を形成する領域LOCOSを実施していない領域のn-ドリフト層4を露出させ、n-ドリフト層4を熱酸化することにより、ゲート絶縁膜10を形成すればよい。第3の実施形態図8に、本発明の第3の実施形態に係る半導体装置IGBT100の要部の断面図を示す。この図8の断面図は、図1のA-A方向の矢視断面図に相当している。第3の実施形態が、第1の実施形態と異なっている点は、ポリシリコン電極18が、絶縁膜19だけでなく、その外周部においてゲート絶縁膜10の一部の上にも設けられている点である。ポリシリコン電極18の外周部におけるゲート絶縁膜10の厚さは、ゲート電極9におけるゲート絶縁膜10の厚さに等しくなっている。これによれば、ポリシリコン電極18の角部18eと、ゲート電極9の角部9eの高さを等しくすることができ、ポリシリコン電極18の角部18eとゲート電極9の角部9eを近づけることができる。これにより、図4に示した距離Lを実質的に縮められ、エミッタ-コレクタ間耐圧を高めることができる。第4の実施形態図9に、本発明の第4の実施形態に係る半導体装置IGBT100の要部の断面図を示す。この図9の断面図は、図1のA-A方向の矢視断面図に相当している。第4の実施形態が、第1の実施形態と異なっている点は、絶縁膜19の外周部が、外側ほど薄くなっている点である。絶縁膜19の外周部の上面は、外側ほど低くなるようなテーパ面をなしている。このテーパ面は、第2の実施形態と同様に、ゲート電極9に向けて低くなっている。そして、このテーパ面上に、ポリシリコン電極18の端面が設けられている。これによって、ポリシリコン電極18の角部18eの高さをさらに低くできるので、ゲート電極9の角部9eに近づけることができる。これにより、図4に示した距離Lを実質的に縮められ、エミッタ-コレクタ間耐圧を高めることができる。なお、第4の実施形態のIGBT100の製造方法では、絶縁膜19を全面に形成した後に、ホトレジストで絶縁膜19の形状のパターニングを行い、このホトレジストをマスクに、絶縁膜19を等方性エッチングによりエッチングすることにより、テーパ面を形成すればよい。第5の実施形態図10に、本発明の第5の実施形態に係る半導体装置IGBT100の要部の平面図を示す。第5の実施形態が、第1の実施形態図2B参照と異なっている点は、ポリシリコン電極18上に、ポリシリコン電極18とエミッタ電極14とを接続するために設けられるコンタクトホール第1コンタクトホール20が、断続的に設けられている点である。一方、第一の実施形態では、ポリシリコン電極18とエミッタ電極14とを接続するために設けられるコンタクトホール20は、ポリシリコン電極18上に連続的に、一本の溝のように設けられている。前記したように、ポリシリコン電極18と絶縁膜19からなる容量に、ホール電流の一部を充電することで、トレンチ17直下の電位上昇が抑制され、ゲート電位の持ち上りが抑制できるが、ホール電流が減少するため、オン電圧が上昇してしまう問題が生じる。そこで、図10に示すように、コンタクトホール20を断続的にし、ポリシリコン電極18の内部抵抗抵抗R2を大きくしている。これは、等価的に、ポリシリコン電極18とエミッタ電極との間に抵抗R2を接続し、第1の実施形態の抵抗R1図2A参照より大きくしたことになり、ゲート電位の持ち上りの抑制効果とオン電圧の上昇のバランスをとることができる。第6の実施形態図11に、本発明の第6の実施形態に係る半導体装置IGBT100の要部の断面図を示す。この図11の断面図は、図1のA-A方向の矢視断面図に相当している。第6の実施形態が、第1の実施形態と異なっている点は、pチャネル層6とn-ドリフト層4の間に、n層第6半導体層26が設けられている点である。このように、pチャネル層6の下にn層26が挿入されていることにより、n層26は、エミッタ電極14に流れ込むホールにとって障壁となるため、エミッタ近傍でのホール濃度が増加し、更なるオン電圧の低減が可能となる。第7の実施形態図12に、本発明の第7の実施形態に係る半導体装置IGBT100の要部の断面図を示す。この図12の断面図は、図1のA-A方向の矢視断面図に相当している。第7の実施形態が、第6の実施形態と異なっている点は、n層26とn-ドリフト層4の間に、p層第7半導体層27が設けられている点である。第6の実施形態では、n層26のキャリア濃度を高めるほど、ホールに対する障壁が高くなりオン電圧の低減効果は高まるが、オフ時のn層26での電界強度が強くなり、耐圧が低下することが考えられるところ、n層26の下に更にp層27を追加挿入することで、n層26での電界強度が緩和され、キャリア濃度を高くしても耐圧が保持できるので、更なるオン電圧の低減が可能となる。第8の実施形態図13に、本発明の第8の実施形態に係る電力変換装置101の回路図を示す。電力変換装置101では、第1から第7の実施形態で説明したIGBT半導体装置100のいずれかを用いている。第8の実施形態の電力変換装置101は、インバータとして機能する。電力変換装置101では、複数図13の例では2つのIGBT100が直列に接続された複数図13の例では3列の直列接続回路C1~C3が、並列に接続されている。IGBT100はそれぞれ、ゲート駆動回路41に接続されている。IGBT100はそれぞれ、ダイオード42と並列に接続されている。直列接続回路C1~C3の両端には、一対の入力端子IN1、IN2が接続されている。直列接続回路C1~C3内のIGBT100間の接続点n1~n3毎に出力端子OUT1~OUT3が接続されている。電力変換装置101は、入力端子IN1、IN2から入力された電力を、変換して出力端子OUT1~OUT3から出力し、インバータとして機能する。電力変換装置101では、第1から第7の実施形態で説明したIGBT半導体装置100のいずれかを用いているので、低損失化と高信頼化が実現できる。本実施形態では、インバータ回路について説明したが、コンバータやチョッパ等のその他の電力変換装置についても、第1から第7の実施形態で説明したIGBT半導体装置100のいずれかを用いていることで、同様の効果が得られる。なお、第1から第7の実施形態では、nチャネル型のIGBTを例に説明したが、本発明の半導体装置は、nチャネル型のIGBTに限定されず、pチャネル型のIGBTについても、本発明の範囲に含まれる。また、トレンチゲートを有する他のデバイス構造においても、本発明は適用できる。