"ロウ方向及びカラム方向に沿って配列され、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイのロウを制御するロウ制御回路と、外部からのアドレス信号に対応するポインタに基づいて前記メモリセルアレイのカラムを制御する信号を生成する制御ユニットを有するカラム制御回路と、を具備することを特徴とする半導体メモリ。前記メモリセルアレイ及び前記カラム制御回路は、前記カラム制御回路に設定された複数のカラムグループを含む複数のカラムユニットと、前記複数のカラムグループが前記複数のカラムユニットをまたがるように含む複数のループユニットと、を含み、前記カラム制御回路は、前記ポインタが入出力され、前記複数のカラムユニットのそれぞれに対応する複数のローカルカラムデコーダを含み、前記制御ユニットは、ポインタに基づいて、前記複数のループユニットのうち動作対象のループユニットを変更する信号を出力する、ことを特徴とする請求項1に記載の半導体メモリ。前記制御ユニットは、最終段の前記ローカルカラムデコーダから出力されるポインタと最後のループユニットが選択されていることを示す信号とを用いて、前記メモリセルアレイのカラムの選択が終了したことを示す信号を生成する、ことを特徴とする請求項2に記載の半導体メモリ。前記制御ユニットは、前記複数のローカルカラムデコーダのうちアドレス信号により選択されたローカルカラムデコーダにポインタをセットすることを特徴とする請求項2又は3に記載の半導体メモリ。前記アドレス信号が含む物理カラムアドレスと前記ポインタが示すアドレスとが一致している、ことを特徴とする請求項1乃至4のうちいずれか1項に記載の半導体メモリ。半導体メモリの動作特性の向上を図る技術を提案する。本実施形態の半導体メモリは、ロウ方向及びカラム方向に沿って配列され、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイのロウを制御するロウ制御回路と、外部からのアドレス信号に対応するポインタに基づいて前記メモリセルアレイのカラムを制御する信号を生成する制御ユニットを有するカラム制御回路と、を含む。[実施形態]以下、図1乃至図10を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1第1の実施形態図1乃至図8を参照して、第1の実施形態の半導体メモリについて、説明する。a構成図1乃至図4を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。図1は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリであって、より具体的な一例としては、フラッシュメモリである。メモリセルアレイ1は、複数のメモリセルを有している。図2を用いて、図1のメモリセルアレイ1の内部構成について説明する。図1に示されるフラッシュメモリが、例えば、NAND型フラッシュメモリである場合、メモリセルアレイ1は、複数のブロックBLKを有する。このブロックBLKとは、消去の最小単位を示している。図2は、1つのブロックBLKの回路構成を示す等価回路図である。1つのブロックBLKは、x方向第1の方向、ロウ方向に並んだ複数のメモリセルユニットMUから構成される。1つのブロックBLK内に、例えば、q個のメモリセルユニットMUが設けられている。1つのメモリセルユニットMUは、複数例えば、p個のメモリセルMC0~MCp-1から形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第1のセレクトトランジスタSTS以下、ソース側セレクトトランジスタとよぶと、メモリセルストリングの他端に接続された第2のセレクトトランジスタSTD以下、ドレイン側セレクトトランジスタとよぶとを含んでいる。メモリセルストリングにおいて、メモリセルMC0~MCp-1の電流経路が、y方向第2の方向、カラム方向に沿って直列接続されている。メモリセルユニットMUの一端ソース側、より具体的には、ソース側セレクトトランジスタSTSの電流経路の一端には、ソース線SLが接続される。また、メモリセルユニットMUの他端ドレイン側、すなわち、ドレイン側セレクトトランジスタSTDの電流経路の一端に、ビット線BLが接続されている。尚、1つのメモリセルユニットMUを構成するメモリセルの個数は、2個以上であればよく、例えば、16個、32個あるいは64個以上でもよい。以下では、メモリセルMC0~MCp-1を区別しない場合には、メモリセルMCと表記する。メモリセルMCは、電荷蓄積層例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜を有するスタックゲート構造の電界効果トランジスタである。y方向に隣接する2つのメモリセルMCはソース/ドレインが接続されている。これによって、メモリセルMCの電流経路が直列接続され、メモリセルストリングが形成される。ソース側セレクトトランジスタSTSのドレインは、メモリセルMC0のソースに接続される。ソース側セレクトトランジスタSTSのソースは、ソース線SLに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルMCp-1のドレインに接続されている。ドレイン側セレクトトランジスタSTDのドレインは、ビット線BL0~BLq-1に接続されている。ビット線BL0~BLq-1の本数は、ブロックBLK内のメモリセルユニットMUの個数と同じである。ワード線WL0~WLp-1はx方向に延在し、各ワード線WL0~WLp-1はx方向に沿って配列された複数のメモリセルMCのゲートに共通に接続される。1つのメモリセルユニットMUにおいて、ワード線の本数は、1つのメモリセルストリングを構成するメモリセルの個数と、同じである。ドレイン側セレクトゲート線SGDLはx方向に延び、x方向に沿って配列された複数のドレイン側セレクトトランジスタSTDのゲートに共通に接続される。ソース側セレクトゲート線SGSLはx方向に延び、x方向に沿って配列された複数のソース側セレクトトランジスタSTSのゲートに共通に接続される。以下では、各ビット線BL0~BLq-1を区別しない場合には、ビット線BLと表記し、各ワード線WL0~WLp-1を区別しない場合には、ワード線WLと表記する。各メモリセルMCは、トランジスタのしきい値電圧の大きさしきい値電圧の分布とデータとが対応づけられることによって、外部からのデータを記憶する。各メモリセルMCは、2値1bit、又は、3値2bit以上のデータを記憶する。例えば、1つのメモリセルMCが2値1bitのデータ0,1を記憶する場合、メモリセルMCは、それらのデータに対応する2つのしきい値分布を有する。また、1つのメモリセルMCが4値2bitのデータ00,01,10,11を記憶する場合、メモリセルMCは、それらのデータに対応する4つのしきい値分布を有する。3値以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。データは、同一のワード線WLに接続されたメモリセルMCに対して、一括して書き込まれる、または、読み出される。データの書き込み/読み出しの制御単位は、ページPGとよばれる。多値メモリのデータは、下位ビット毎又は上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルMCが2ビットデータを保持している場合には、1本のワード線WLあたり、2つのページが割り当てられていることになる。下位ビットについて一括して書き込み又は読み出されるページは、下位ページとよばれ、上位ビットについて一括して書き込み又は読み出されるページは、上位ページとよばれる。ロウ制御回路2は、メモリセルアレイ1のロウを制御する。ロウ制御回路2は、メモリセルアレイ1内に設けられたワード線及びセレクトゲート線に接続されている。ロウ制御回路2は、ロウデコーダ及びドライバを有し、アドレスバッファ9から転送されたアドレス信号に基づいて、ブロックBLK及びページPGを選択し、ワード線及びセレクトゲート線の動作電位を制御する。カラム制御回路3は、メモリセルアレイ1のカラムを制御する。ソース線制御回路5は、メモリセルユニットMUに接続されたソース線SLの電位を制御する。ウェル制御回路6は、メモリセルアレイ1内のウェル領域の電位を制御する。電位生成回路7は、データの書き込みプログラム時、データの読み出し時及び消去時に、各ワード線WLに印加される書き込み電圧、読み出し電位、中間電位及び非選択電位を生成する。また、電位生成回路7は、例えば、セレクトゲート線SGDL,SGSLに印加される電位も生成する。電位生成回路7によって生成された電位は、ロウ制御回路2に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。電位生成回路7は、ソース線SLに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路7は、ソース線制御回路5及びウェル制御回路6に、生成した電位を転送する。データ入出力バッファ7は、データの入出力のインターフェイスとなる。データ入出力バッファ7は、データ入出力端子20Bを介して入力された外部からのデータを、一時的に保持する。データ入出力バッファ7は、メモリセルアレイ1から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子20Bへ出力する。アドレスバッファ9は、アドレス信号端子20Cを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、物理アドレスであり、物理ロウアドレス及び物理カラムアドレスを含んでいる。制御回路例えば、ステートマシン8は、フラッシュメモリ全体の動作を管理する。制御回路8は、制御信号入力端子20Aから入力された制御信号を受信する。この制御信号は、例えば、メモリコントローラやホスト装置などのメモリチップとは別のチップから出力される。例えば、制御回路8は、コマンドインターフェイスを含んでいる。カラムデコーダ30は、複数のローカルカラムデコーダ50及び制御ユニット70とを含んでいる。カラムデコーダ30の内部構成に関しては、後述する。センスアンプ回路は、メモリセルアレイ1内に設けられたビット線BLに接続されている。センスアンプ回路は、データの読み出し時メモリセルアレイからのデータの出力時、ビット線BLの電位変動を検知及び増幅し、メモリセルMCが記憶するデータを判別する。また、センスアンプ回路は、データの書き込み時メモリセルアレイに対するデータの入力時、ビット線BLの充電又は放電させる。ページバッファ回路は、メモリセルアレイ1内から読み出されたデータ及びメモリセルアレイ1内に書き込むデータを、一時的に記憶する。図1に加えて、図3及び図4を用いて、カラム制御回路3の内部構成、及び、メモリセルアレイ1とカラム制御回路3との接続関係について、より具体的に説明する。図3は、本実施形態のフラッシュメモリに含まれているカラム制御回路3の内部構成を模式的に示す図である。図3に示されるように、センスアンプ回路31は、複数のセンスアンプユニット301を有する。例えば、各センスアンプユニット301は、1本のビット線BLにそれぞれ接続される。センスアンプユニット301は、データの書き込み時、カラムデコーダ30及び制御回路8の制御によって、所定のビット線BLを充電及び放電させる。センスアンプユニット301は、データの読み出し時、所定のビット線BLの電位変動を増幅及び検知し、メモリセルMCが記憶しているデータを、判別する。尚、センスアンプユニット301は、ラッチとしての機能を有していてもよい。尚、ビット線BLのセンス方式に応じて、1つのセンスアンプユニット301は、互いに隣接する偶数ビット線と奇数ビット線とで共有されてもよい。センスアンプユニットが2つのビット線で共有される場合、センスアンプユニット301を共有する偶数及び奇数ビット線は、動作に応じて異なるタイミングで、センスアンプユニット301に接続される。ページバッファ回路32は、複数のデータラッチユニット302を有している。各データラッチユニット302は、センスアンプユニット301センスアンプ回路31を経由して、1本のビット線BLにそれぞれ接続される。データラッチユニット301は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報以下、フラグとよぶなどを、一時的に保持する。また、データラッチユニット302は、センスアンプユニット301からの信号又は外部からの信号を増幅する機能を有する。データラッチユニット302は、複数のラッチを含んでいる。データラッチユニット302は、例えば、メモリセルMCが2ビットのデータを記憶する場合、上位1ビットのデータを保持する上位データラッチと、下位1ビットのデータを保持する下位データラッチと、動作モードを示すフラグを保持するフラグラッチとを含んでいる。また、データラッチユニット302は、キャッシュ読み出し用のラッチや、フェイルビットの判定結果を保持するラッチを、さらに含んでいてもよい。カラムデコーダ30は、複数のローカルカラムデコーダLCD:LocalColumnDecoder500,501,502,50E-1,50E及び制御ユニット70を含んでいる。カラムデコーダ30は、例えば、ローカルカラムデコーダ500,501,502,50E-1,50Eによって、フラッシュメモリメモリセルアレイのカラムに対して設定されたカラムユニットColumnUnit100,101,102,10E-1,10Eを制御単位の1つとして、メモリセルアレイ1の動作を制御する。カラムユニット100CU0,101CU1,102CU2,10E-1CUE-1,10ECUEはx方向に隣接した複数のCOL後述を含んでいる。各ローカルカラムデコーダ500,501,502,50E-1,50Eは、各カラムユニット100,101,102,10E-1,10Eにそれぞれ対応するように、設けられている。以下では、各カラムユニット100,101,102,10E-1,10Eを区別しない場合には、カラムユニット10と表記し、各ローカルカラムデコーダ500,501,502,50E-1,50Eを区別しない場合には、ローカルカラムデコーダ50と表記する。また、例えば、複数のセンスアンプユニット301及び複数のデータラッチユニット302によって、COLとよばれる制御単位が形成される。ここで、各カラムユニット10が有する複数のCOLを、COL15、COL14、、COL0と表記する。ここで、各COLに対応するように、複数のメモリセルユニットMUから形成される集合メモリセルグループとよぶが、各カラムユニット10内に、設けられている。なお、各COL15含まれるセンスアンプユニット301メモリセルユニットMUの個数は、I/Oの数と同じでもよい。複数のCOL15は、各カラムユニット100,101,102,10E-1,10Eにそれぞれ対応するように、COL150、COL151,,COL15E、140、、COL0Eとして、それぞれ設けられている。それぞれのCOLカラムグループともよぶ15は、例えば、図3に示されるように、1ページにおける1バイト分のデータに対応し、8本のビット線8個のメモリセルユニットの制御単位に相当する。COL15及びそれに対応するメモリセルユニットのデータの入出力が実行される。例えば、1つのカラムユニット30は、16個のCOL15を含む。但し、カラムユニット10が有するCOL15の個数は、16個に限定されず、8個や32個でもよい。このように、各カラムユニット10は、メモリセルアレイ1及びカラム制御回路にまたがるように設定された制御単位であって、複数のメモリセルユニットMUと複数のCOL15とを含んでいる。図4に示されるように、各カラムユニット10は、ローカルカラムデコーダ50に対応するように、それぞれ配置されている。尚、図4において、メモリセルアレイ1内のCOL15の配列は、カラムユニットと後述のループユニットとの関係を示すために模式的に示されているものであって、実際のデバイスにおいて、複数のCOLが図4に示されるように配列されていることを示しているものではない。例えば、1つのメモリセルアレイ内において、E1個のカラムユニット10が設けられ、カラムデコーダ30内において、E1個のローカルカラムデコーダ10が設けられている。メモリセルアレイ1に対して設定されるカラムユニット10の個数は、特に限定されず、1つのカラムユニット内のCOLの個数、又は、1ページに属するメモリセルMCの個数に応じて変化する。ローカルカラムデコーダ50のそれぞれは、1つのデータバススイッチCOL選択スイッチともよばれる590,591,592,59E-1,59Eを有する。以下では、データバススイッチ590,591,592,59E-1,59Eが区別されない場合には、データバススイッチ59と表記する。データバススイッチ59は、例えば、電界効果トランジスタによって形成される。データバススイッチ59がオンされることによって、所定のカラムユニット10及びCOL15が、データバスDBに接続される。尚、COL15とデータバスDBUSとの導通状態は、データバススイッチ59によって制御される。データバススイッチ59は、ローカルカラムデコーダ50などによって、制御される。ローカルカラムデコーダ50は、アドレス信号、ポインタレジスタ55、クロックなどによって、データバススイッチ59を介したCOL15とデータバスDBUSとの接続関係を制御する。データの入力時書き込み動作時又はデータの出力時読み出し動作時において、カラムアドレス物理カラムアドレスが、アドレスバッファ9を介して、カラムデコーダ30の複数のローカルカラムデコーダ50に入力される。各ローカルカラムデコーダ50は、アドレスデコード回路をそれぞれ有している。アドレスデコード回路により選択されたローカルカラムデコーダ50に、ポインタPTがセットされる。ポインタPTがセットされたローカルカラムデコーダ50は、対応するカラムユニット10及びCOLを選択する。具体的には、ポインタPTがローカルカラムデコーダ50にセットされることによって、ローカルカラムデコーダ50は、データバススイッチ59を活性化オンする。データバススイッチ59がオンされることによって、カラムユニット10及びCOL15が、データバスDBに接続される。その後、ポインタPTは、例えば、選択されたページPGに対する動作が完了するまで、複数のローカルカラムデコーダ50間をループする。それぞれのポインタPTは、選択されたローカルカラムデコーダ50を基準とした物理カラムアドレスを有していると言える。例えば、所定のカラムユニット10又はCOL15に対応するポインタは、所定のカラムユニット10又はCOL15に対応する物理カラムアドレスに一致する。各ローカルカラムデコーダ50は、ポインタレジスタ550,551,,55E-1,55Eを有する。各ポインタレジスタ550,551,,55E-1,55Eは、各カラムユニット100,101,,10E-1,10Eにそれぞれ対応するように設けられている。ポインタレジスタ550,551,,55E-1,55Eは、ポインタPTを受信し、ポインタPTの信号を一時的に保持する。ポインタレジスタ550,551,,55E-1,55Eを区別しない場合には、ポインタレジスタ55と表記する。ここで、ポインタPTがセットされるとは、このポインタレジスタ55にポインタPTの信号例えば、Hレベルの信号が保存されている状態を意味する。ポインタレジスタ55が保持するポインタの信号に応じて、データバススイッチ59がオン/オフする。ポインタレジスタ55は、初段のローカルカラムデコーダ500から最終段のローカルカラムデコーダ50Eの間において、シフトレジスタレジスタ回路60を形成している。ローカルカラムデコーダ50内に入力されたポインタPTは、例えば、所定の動作タイミングに応じて、制御ユニット70によって、後段のローカルカラムデコーダへ転送シフトされる。ポインタPTのシフトによって、ローカルカラムデコーダ50が、順次選択される。例えば、ローカルカラムデコーダ50間のポインタPTのシフトは、各ローカルカラムデコーダ50に入力されるクロックCLKに同期して、実行される。例えば、ポインタPTが、クロックCLKに同期して、複数のローカルカラムデコーダ50をまたがるように順次移動するとき、各ローカルカラムデコーダ50のポインタレジスタ55のデータ保持状態H又はLレベルが遷移する。ポインタPTがローカルカラムデコーダ50内を順次移動して、カラムユニット10が選択される。この際、本実施形態において、ポインタPTが初段のローカルカラムデコーダから最終段のローカルカラムデコーダまでシフトされる期間において、順次アクティブとなる複数のCOLから形成される制御単位のことを、ループユニット651,652、6514,6515とよぶ。複数のループユニット651,652、6514,6515が、メモリセルアレイ1及びカラム制御回路30複数のCOL15に対して、設定されている。各ループユニット651,652,,6514,6515は、例えば、複数のカラムユニット10をまたがるように形成されている。ループユニット65が含んでいる複数のCOL15は、各カラムユニット10からそれぞれ1つずつ選択されている。例えば、1番目のループユニット651は、各カラムユニット10における1番目のアドレスが割り付けられたCOLによって、形成されている。1つのカラムユニット10が16個のCOL15を含む場合、例えば、16個のループユニット650,651,,6514,6515が形成される。各ループユニット651,652,,6514,6515を区別しない場合には、ループユニット65と表記する。最終段のローカルカラムデコーダLCDE50Eに、ポインタPTが達し、その最終段のローカルカラムデコーダに対応するカラムユニットCUのデータの入出力が完了した場合、初段1番目のローカルカラムデコーダLCD0500にポインタPTが転送される。また、最終段のローカルカラムデコーダLCDE50Eに、ポインタが達すると、制御ユニット70にポインタPTが転送される。本実施形態において、ポインタの移動経路のことを、ポインタループパスともよぶ。ポインタループパスは、制御ユニット70内を経由してもよいし、ポインタPTの入力ポートのみが、制御ユニット70に形成されてもよい。例えば、ローカルカラムデコーダ50は、又は、ポインタレジスタ55は、ポインタPT又はポインタPTの保持状態を示す信号を、制御ユニット70に出力する。制御ユニット制御信号生成回路70は、制御ユニット70に入力されるポインタPT又はローカルカラムデコーダ50などの出力信号に基づいて、ループユニット65、クロックCLK及びメモリセルアレイ1などの動作を制御する。制御ユニット70は、制御ユニット70に入力されたポインタPTを用いて、カラムデコーダ30、ローカルカラムデコーダ50及びメモリセルアレイ1の動作を制御する信号CNT例えば、ループユニット65のアドレスをインクリメントする信号を生成する。例えば、制御ユニット70は、ローカルカラムデコーダ50に対するクロックCLKの供給を制御する。例えば、クロックCLKは、同期クロックとして、制御ユニット70を経由して、各ローカルカラムデコーダ50に入力される。ローカルカラムデコーダ間におけるポインタの移動は、制御ユニット70からのクロックCLKに同期して、実行される。制御ユニット70は、生成した制御信号CNTを、ローカルカラムデコーダ50またはシフトレジスタ60へ出力する。制御ユニット70は、入力されたポインタPTに基づいて、メモリセルアレイの所定の制御単位例えば、ループユニットを選択する制御信号選択信号を生成及び出力する。例えば、ポインタPTが最終段のローカルカラムデコーダLCDE50Eに入力され、そのローカルカラムデコーダLCDE50Eに対応する最終段のカラムユニットCUE10Eの動作が完了した場合、最終段のローカルカラムデコーダLCDE50Eは、ポインタPTEを出力する。そのポインタPTEは、ポインタループパスを介して、初段のローカルカラムデコーダ501に転送されるとともに、制御ユニット70に転送される。制御ユニット70は、最終段のローカルカラムデコーダからのポインタPTEを受信すると、現在のループユニットから次段のループユニットへ動作対象選択状態が遷移するように、次段のループユニット65を選択する信号以下、ループユニット選択信号とよぶLUSを、生成する。これによって、フラッシュメモリのカラムまたはCOLに対して設定されたループユニット65が、次段のループユニット65に、インクリメントされる。このように、動作の対象のループユニット65及びCOL15のアドレスが、シフトする。これとほぼ同時に、初段のローカルカラムデコーダLCD0に、ポインタPTがセットされる。また、制御ユニット70は、例えば、メモリセルアレイのカラムに対する制御の開始時に、カラム制御回路3の外部からのポインタPTを受信する場合がある。このポインタに基づいて、動作の開始時に最初に選択されるループユニットに対する選択信号を生成する場合もある。尚、ループユニット選択信号LUSは、メモリのカラムに対して設定されたループユニット65に出力されてもよい。ローカルカラムデコーダ50は、ループユニット選択信号LUSに基づいて、データバススイッチ59のオン/オフの制御とともに、選択されたループユニット65に属するCOL15とデータバスDBUSとの接続を制御する。尚、ループユニット65がデクリメントされることによって、メモリセルアレイ1のアドレスが、変更されてもよい。制御ユニット70に入力されたポインタPTを用いて、現在の選択カラムユニット及び選択COLカラムのアドレスを、認識できる。制御ユニット70は、例えば、ローカルカラムデコーダ50又はループユニット65からの信号が入力されることによって、現在の動作対象のカラムユニット10及びCOL15を識別してもよい。そして、制御ユニット70は、その動作対象のカラムユニット又はCOLを示すポインタポインタ値を、制御回路8又は他の回路へ出力する。これによって、カラムデコーダ30からの情報ポインタ値に基づいて、フラッシュメモリを形成する周辺回路、外部のメモリコントローラ、又はホストが、現在の動作対象が、どのカラムユニット10又はどのCOL15であるかを、認識できる。例えば、制御回路8は、外部のメモリコントローラなどとの信号の受け渡しのために、ポインタと物理アドレスとを変換するポインタ-アドレス変換ユニットを含んでもよい。また、ポインタPTは、クロックCLKに同期して、シフトレジスタ60内を順次移動する。そのため、ポインタPTがセットされた位置及び制御ユニット70が出力した制御信号例えば、ループユニット選択信号の少なくとも1つを用いて、制御ユニット70及び制御回路8が、現在の選択カラムユニット及び選択COLに対応するポインタ又は、物理カラムアドレスを判別してもよい。例えば、制御ユニット70又は制御回路8は、ポインタレジスタ55のデータ保持状態例えば、Hレベルを検知し、且つ、出力したループユニット選択信号LUSを検知することによって、現在の選択カラムユニット10及び選択COL15のポインタから物理カラムアドレスを判別してもよい。また、制御ユニット70は、例えば、最後のCOLに対応するループユニット6515を選択するためのループユニット選択信号LUS_ENDと最終段のカラムユニット10Eに対応する最終段のローカルカラムデコーダ50EからのポインタPTEとに基づいて、所定の全てのカラムユニット10及び所定の全てのCOL15が選択されたことを識別することもできる。そして、制御ユニット70は、外部からのアドレス信号に対応する所定の全カラムユニット及び全COLが選択されたこと示す信号カラムの動作の完了を示す信号Sig_COLENDを、制御回路8に出力する。これによって、制御回路8は、所定のコマンド及び所定のアドレス信号に対応するメモリセルアレイ1のカラムに対する動作又は選択されたページPGに対する動作の完了を、認識することもできる。尚、制御回路8が、カラムデコーダ30内の制御ユニット70と実質的に同じ機能を有し、ポインタPTの生成、ポインタPTに基づいた制御信号CNT,LUSの生成、ローカルカラムデコーダ50の動作の制御を、実行してもよい。本実施形態のフラッシュメモリにおいて、制御ユニット70に対するポインタPTの入出力に基づいて、メモリセルアレイ1のカラム及びメモリセルユニット及びCOL15を含んでいるカラムユニット10の動作及び選択状態が制御される。これによって、本実施形態のフラッシュメモリは、比較的簡便な構成でメモリセルアレイのカラムを制御できる。すなわち、ポインタPTの位置によりアドレスを判別することができる。また、ループユニット選択信号LUSを検知することによって、カラムユニット10に含まれている複数のCOLのうち、どのCOL15が選択されているかも判別できる。その結果として、ポインタ-アドレス変換をする必要がなくなるため、データの入出力を高速化できる。また、本実施形態のフラッシュメモリによれば、メモリセルアレイ1のカラムアドレスを、ポインタPTを用いて判断するため、複雑及び回路規模の大きい回路例えば、アドレスカウンタを用いずともよい。それゆえ、本実施形態のフラッシュメモリは、回路を簡素化でき、フラッシュメモリの製造コストを低減できる。以上のように、本実施形態のフラッシュメモリは、フラッシュメモリの特性を向上できる。b動作図5乃至図8を用いて、第1の実施形態の半導体メモリ例えば、フラッシュメモリの動作について、説明する。尚、ここでは、図1乃至図4も適宜用いて、本実施形態のフラッシュメモリの動作について説明する。図5は、本実施形態のフラッシュメモリの動作のタイミングチャートを示している。図6乃至図8は、本実施形態のフラッシュメモリの動作を模式的に示す図である。本実施形態のフラッシュメモリの動作は、主に、COL15を介したメモリセルアレイに対するデータの入出力時のカラム制御回路3の動作に関する。尚、カラム制御回路3によるカラムの選択は、COL及びメモリセルアレイ1カラムユニット10に対するデータの入出力方向が異なるのみで、メモリセルアレイに対するデータの入力メモリの書き込み動作においても、或いは、メモリセルアレイからのデータの出力メモリの読し出し動作においても、実質的に同じである。それゆえ、メモリの書き込み動作/読み出し動作の詳細な説明は、省略する。メモリセルアレイ1に対してデータの入力又は出力が外部から要求されたとき、書き込みコマンド又は読み出しコマンドが、制御信号入力端子20Aを介して、外部から制御回路8へ入力される。このコマンドの入力とともに、アドレス信号入力端子20Cを介して、アドレス信号物理アドレスが、アドレスバッファ9へ入力される。例えば、書き込みコマンドが入力された場合、外部からのデータが、コマンドやアドレス信号とともに、データ入出力端子20Bを経由して、データ入出力バッファ7に入力される。コマンド及びアドレス信号の入力によって、制御回路8は、ロウ制御回路2及びカラム制御回路3を駆動する。これによって、アドレス信号が示すブロックBLK、ページPG、カラムユニットCU10、COL15及びビット線メモリセルユニットが、アクティブにされる。例えば、フラッシュメモリにおいて、データの書き込み時、1ページ分のデータが、メモリセルアレイ1の所定のアドレスに書き込まれる、又は、データの読み出し時、1ページ分のデータが、所定のアドレスから読み出される。それゆえ、1ページPGに対応する複数のカラムユニットCUが、動作の対象として所定の動作のタイミング及び順序で、順次活性化選択される。電位生成回路6は、入力されたコマンドに応じて、書き込み電位、読み出し電位、非選択電位などを生成する。ソース線制御回路4及びウェル制御回路5は、電位生成回路6によって生成された電位を、ソース線及びウェルに印加する。ロウ制御回路2は、制御回路8による制御コマンド及びアドレス信号に基づいて、メモリセルアレイ1のロウを制御する。ロウ制御回路2は、ロウアドレスが示すブロック以下、選択ブロックBLK及びページ以下、選択ページPGを、アクティブにする。そして、ロウ制御回路2は、所定の電位を、所定のワード線及びセレクトゲート線に、転送及び印加する。カラム制御回路3は、制御回路8による制御コマンド及びアドレス信号に基づいて、メモリセルアレイ1のカラムを制御する。カラム制御回路3内のカラムデコーダ30において、カラムアドレスの入力に伴って、所定のローカルカラムデコーダ50が選択される。この選択されたローカルカラムデコーダ50に対応するポインタPTが、セットされる。尚、ポインタPTは、ローカルカラムデコーダ50のアドレスデコード回路又は制御ユニット70によって生成されてもよい。ポインタPTの信号Hレベルの信号は、制御ユニット70及びクロックCLKによって、各カラムユニット10に対応するポインタレジスタ55を順次移動する。また、初期のループユニット選択信号LUSが、カラムアドレス又はポインタに基づいて、制御ユニット70又は、ポインタがセットされたローカルカラムデコーダによって生成される。ループユニット選択信号LUSは、制御ユニット70からローカルカラムデコーダ50に出力される。このループユニット選択信号LUSによって、カラムユニット内のCOLが選択される。例えば、書き込みコマンドが入力された場合、ローカルカラムデコーダ50に対するポインタのセットともに、外部からのデータが、書き込むべきデータとして、パージバッファ回路32内の各データラッチユニット302に転送される。カラムデコーダ30は、ポインタPTがセットされることにより、そのローカルカラムデコーダ50に対応するカラムユニットCUを最初の動作対象として選択する。そして、カラムデコーダ30は、ローカルカラムデコーダ50間ポインタループパス内におけるポインタPTの移動に伴って、選択カラムユニット10及び選択COL15を順次切り替える。この結果として、選択カラムユニット10及び選択COL15が、移動する。ここでは、アドレス信号によって、1番目のカラムユニットCU0100が選択され、そのカラムユニット100の1番目のCOLループユニット650が選択された場合について、説明する。尚、1番目以外のカラムユニット又は1番目以外のCOLループユニットが、カラムアドレスによって選択された場合においても、以下で述べる動作が実行できるのは、もちろんである。図6は、ポインタPTが、1番目のローカルカラムデコーダ500にセットされてから、2番目のローカルカラムデコーダ501にセットされるまでの動作を模式的に示している。ポインタPTが、1番目初段のローカルカラムデコーダLCD0500にセットされる。それとともに、制御ユニット70からのループユニット選択信号LUSが、各カラムユニット10の1番目のCOLCOL015に対応するループユニット650が選択されるように、ローカルカラムデコーダ50に入力される。ローカルカラムデコーダ50のポインタレジスタ55のデータ保持状態が、遷移する。図5に示されるように、各ローカルカラムデコーダ50のポインタレジスタ55におけるデータ保持状態の遷移は、クロックCLKに同期する。例えば、クロックCLKの立ち下がりエッジに同期して、ローカルカラムデコーダLCD0500のポインタレジスタ55のデータ保持状態が、Hレベルになる。例えば、制御ユニット70は、ローカルカラムデコーダ50に対するクロックCLKの供給を制御する。クロックCLKは、制御ユニット70を経由して、各ローカルカラムデコーダ50に入力される。但し、クロックCLKは、制御ユニット70を経由せずに、各ローカルカラムデコーダ50に入力されてもよい。図5及び図6に示されるように、ポインタPTが、ローカルカラムデコーダ500のポインタレジスタ550にセットされ、ポインタレジスタ550のデータ保持状態PT0はHレベルに遷移する。そして、その直後のクロックCLKの立ち上がりエッジに同期して、カラムユニットCU0100の選択されたCOL15に対応するデータバススイッチ590に、Hレベルの制御信号DSWmここでは、m=0が入力され、データバススイッチ590がオンする。これによって、選択カラムユニット100内の所定のCOL15とデータバスDBとの間のデータ入出力パスが導通する。例えば、ポインタレジスタ55が保持する信号レベルが、制御信号SDWmとして、データバススイッチ95の制御端子に入力される。選択カラムユニット100内の選択COLCOL015に対するデータの入出力は、クロックCLKの立ち上がりエッジから立ち下がりエッジまでの期間に、実行される。例えば、選択されたCOL15に対応するデータラッチ302に入力されたメモリセルアレイ1の複数のメモリセルユニットMUからのデータ1ページに属する1バイトのデータは、オン状態のデータバススイッチ590を介して、データバスDBに出力される。そして、クロックCLKの立ち下がりエッジに同期して、データの入出力が完了したカラムユニットCU0100内のCOL15に対応するデータバススイッチ590は、制御信号DSWmm=0がLレベルに遷移することによって、オフする。これによって、カラムユニットCU0100は、一度非アクティブにされる。カラムユニットCU0100内のCOL15に対応するデータバススイッチ590がオフするのとほぼ同時に、ポインタPTがローカルカラムデコーダ50間を移動する。すなわち、図5に示されるように、クロックCLKの立ち下がりエッジに同期して、初段1番目のローカルカラムデコーダLCD0500のポインタレジスタ550のデータ保持状態PT0は、Lレベルに遷移する。それとほぼ同時に、その次段2番目のローカルカラムデコーダLCD1501のポインタレジスタ551のデータ保持状態PT1が、Hレベルに遷移する。ポインタPTの移動によって、2番目のカラムユニット101が、選択される。尚、制御ユニット70は、ループユニット選択信号LUSとローカルカラムデコーダ50からの出力によって、現在の動作対象のカラムユニット及びCOLを判別できる。例えば、各カラムユニット10の1番目のCOLCOL0に対応するループユニット650を選択した信号と1番目のカラムユニット100に対応するローカルカラムデコーダ500からの出力信号とに基づいて、現在の動作対象のカラムが、2番目のカラムユニット101内の1番目のカラムCOL0であることを、識別できる。図5及び図6に示されるように、クロックCLKの立ち上がりエッジに同期して、2番目のローカルカラムデコーダLCD1501内のデータバススイッチ591がオンする。オンしたデータバススイッチ591に対応したカラムユニットCU1101が、選択カラムユニットとして、アクティブとなり、選択カラムユニットCU1101内の選択ループユニットに属するCOL15がデータバスに接続される。そして、2番目のカラムユニットCU1101内の1番目のCOLCOL0に対して、データの入出力が実行される。選択カラムユニットとしての2番目のカラムユニットCU1101に対する動作が完了した後、1番目のカラムユニット100と2番目のカラムユニット101との間の選択カラムユニットの変更スイッチングと同様に、クロックCLKの立ち下がりエッジに同期して、2番目のカラムユニットCU1101と3番目のカラムユニットCU2102とにおいて、ポインタPTがシフトレジスタ60を形成しているポインタレジスタ55間を、移動する。また、ポインタPTの移動とともに、2番目のローカルカラムデコーダLCD1501内のデータバススイッチ591がオフされる。この後、3番目のローカルカラムデコーダLCD3503のデータバススイッチがオンされ、3番目のカラムユニットCU3内の1番目のCOLCOL0及びそのCOLに対応するメモリセルユニットに対して、データの入出力が実行される。このように、制御ユニット70は、ポインタPTを用いて、メモリセルアレイ1のカラムに対する制御信号例えば、ループユニット選択信号LUSを生成する。このようなポインタPTを用いた制御ユニット70によるカラム制御動作は、カラムアドレスが示す最初のカラムユニットに対応するローカルカラムデコーダ501にポインタPTが入力されてから、最終段のローカルカラムデコーダ50EにポインタPTが入力されるまで、ローカルカラムデコーダ50間シフトレジスタ60を形成しているポインタレジスタ55間をポインタPTが順次移動することによって、実行される。上述のように、シフトレジスタ60のポインタレジスタ55におけるデータ保持状態例えば、Hレベルを検知することによって、現在の選択カラムユニット及び選択COLのポインタ物理カラムアドレスを判別できる。シフトレジスタ60内におけるポインタPTの移動中において、そのポインタPTが、シフトレジスタ60内のポインタレジスタ55間で入出力されるのとともに、ポインタPTの移動又は取得を示す信号が、制御ユニット70に随時出力されてもよい。さらに、制御ユニット70は、ポインタPT及びそれに応じた信号の入出力に基づいて、現在の選択カラムユニット及び選択COLを、フラッシュメモリ内の他の回路例えば、制御回路8に通知してもよい。制御ユニット70が出力したポインタPTに基づく制御信号選択信号によって、制御ユニット70及び制御回路8が、現在の選択カラムユニット及び選択カラムのアドレスを、認識してもよい。図7は、ポインタPTが、最終段のローカルカラムデコーダ50Eにセットされてから、1番目のローカルカラムデコーダ500に、ループして帰還され、セットされるまでの動作を模式的に示している。図5及び図7に示されるように、シフトレジスタ60によってシフトされたポインタPTPTEは、最終段のローカルカラムデコーダLCDE50E内のポインタレジスタ55にセットされる。そして、最終段のカラムユニットCUEの1番目のCOLCOL0に対するデータの入出力が、完了すると、ポインタPTEが最終段のローカルデコーダ50Eから初段のローカルカラムデコーダ500にループされるとともに、制御ユニット70に出力される。このように、最終段のローカルカラムデコーダに到達したポインタPTは、ポインタループパスを経由して、初段1番目のローカルカラムデコーダLCD0500へ戻される。尚、最終段のローカルカラムデコーダ50EからのポインタPTが、制御ユニット70に入力され、制御ユニット70が、ポインタPTを初段のローカルカラムデコーダLCD0500へ転送してもよい。また、最終段のローカルカラムデコーダ50EからのポインタPTが、制御ユニット70に入力されることによって、制御ユニット70は、メモリのカラムに対して設定されたループユニット65を次段のループユニット65に切り替えるため、制御信号ループユニット選択信号LUSを生成し、次段のループユニットを選択する。これによって、動作対象のループユニット選択ループユニットが、1番目のCOLCOL0に対応するループユニットLU0650から2番目のCOLCOL1に対応するループユニットLU1651へ切り替わるインクリメントされる。1番目のローカルカラムデコーダLCD0500に帰還されたポインタPTは、ローカルカラムデコーダ500にセットされる。これによって、ローカルカラムデコーダ50によって、1番目のカラムユニット100が選択され、選択されたループユニットに属するCOLの選択スイッチがオン状態にされる。そして、そのカラムユニット100の2番目のループユニット651に属するCOL15及びそのCOLに対応する複数のメモリセルユニットに対応するデータの入出力が実行される。以上のようなローカルカラムデコーダ及びループユニットのスイッチング動作が、ローカルカラムデコーダ50内シフトレジスタ60内におけるポインタのループと、ポインタが入力された制御ユニット70による制御信号ループユニット選択信号の生成とによって、最終段のカラムユニットCUE10Eの最後のCOLCOL15に対するデータの入出力が完了するまで、順次繰り返される。図8は、メモリセルアレイ1に設定された最後のループユニット6515が選択され、ポインタPTが、最終段のローカルカラムデコーダ50Eにセットされた場合における動作を模式的に示している。図8に示されるように、ループユニット選択信号LUSによって、最後のループユニット6515が選択された後、ポインタPTが、最終段のローカルカラムデコーダLCDE50Eに、セットされ、最後のループユニット6515に属する最後のCOLCOL15に対するデータの入出力が実行される。この際、制御ユニット70は、動作対象の全てのCOL又はビット線が選択されたことを示すカラム選択終了信号Sig_COLENDを、カラム制御回路3の外部例えば、制御回路8に出力する。例えば、制御ユニット70は、カラム選択終了信号Sig_COLENDを、複数のCOL15に対して設定された最後のループユニット6515を選択するループユニット選択信号LUSLUSENDと最終段のローカルカラムデコーダLCDE50Eから制御ユニット70に出力されたポインタPTPTEとに基づいて、生成する。制御回路8は、制御ユニット70からのカラム選択終了信号Sig_COLENDを受信することよって、アドレス信号に対応するメモリセルアレイ1のカラムユニット10及びCOL15に対応する動作または選択されたページPGに対する動作が完了したことを、検知する。例えば、制御回路8は、その信号Sig_COLENDに基づいて、動作の完了を、メモリコントローラやホストに通知する。以上の動作によって、本実施形態のフラッシュメモリにおけるデータの入出力書き込み動作又は読み出し動作が、終了する。図5乃至図8を用いて説明した動作のように、本実施形態のフラッシュメモリは、外部からのアドレス信号に基づくポインタがカラム制御回路3内の制御ユニット70に入力される。そして、制御ユニット70が、入力されたポインタに基づいて、メモリセルアレイ1のカラムを制御する信号CNT,LUSを生成する。ポインタの入出力に基づいて生成された制御信号CNT,LUSによって、カラム制御回路3が、メモリセルアレイ1のカラムの動作を制御する。このような本実施形態のフラッシュメモリの動作によって、比較的簡便で回路規模が小さい回路構成でメモリセルアレイのカラムを制御でき、データの入出力を高速化できる。cまとめ第1の実施形態の半導体メモリ例えば、フラッシュメモリは、外部からのアドレス信号に対応するポインタPTが入力される制御ユニット70を有するカラム制御回路3を含んでいる。制御ユニット70は入力されたポインタPTに基づいて、COL15を制御する信号を生成する。従来では、フラッシュメモリのカラム制御方式において、カウンタ回路アドレスカウンタが用いられていた。クロックによるアドレスカウンタのカウントアップ動作によって、ポインタが存在するアドレスが判定され、また、そのカウント結果カウント数に基づいて、メモリセルアレイのカラムに対する制御信号が生成されていた。フラッシュメモリにおけるアドレスカウンタを用いたカラムの制御方式は、メモリの高速なデータの入出力動作に対するアドレスカウンタのカウント動作のタイミングマージンが減少する可能性があった。その結果として、カウンタ動作のタイミングマージンの確保が、メモリの高速動作を損なわせる可能性があった。これに対して、本実施形態のフラッシュメモリは、アドレスカウンタを用いずに、選択カラムユニットがクロックCLKに同期したポインタPTの移動によって順次切り替わる。そして、ポインタPTに基づいて、制御ユニット70は物理アドレスを検知する。それゆえ、本実施形態のフラッシュメモリは、カウント動作のタイミングマージンの確保に起因して、メモリの動作が圧迫されることはない。したがって、本実施形態のフラッシュメモリは、データの入出力動作を高速化できる。アドレスカウンタが用いられた場合、メモリセルアレイ1に対して設定されたカラムユニット10の個数に応じて、カラム制御信号を出力させるタイミングが変化する。それゆえ、ユーザが要求する仕様に応じて、メモリセルアレイのカラムの構成が変更されるたびに、アドレスカウンタを再設計する必要があった。また、アドレスカウンタは、回路構成が複雑、且つ、回路規模が大きい。これに対して、本実施形態フラッシュメモリは、ローカルカラムデコーダ50に対するポインタPTのセット、ローカルカラムデコーダ50のポインタレジスタ55によって形成されたシフトレジスタ60内におけるポインタPTの移動、及び、制御ユニット70へのポインタPTの入力に基づいて、選択されたカラムユニット1を検知する。さらに、アクティブ状態のローカルカラムデコーダ50及びループユニット65によって、所定のカラムユニット及びCOLカラムが選択され、メモリセルアレイ1のカラムユニット10及びCOL15が、制御される。それゆえ、本実施形態のフラッシュメモリは、回路規模の大きいカウンタ回路アドレスカウンタを用いずに、メモリセルアレイのカラムユニットの選択切り替えを実行できる。本実施形態のフラッシュメモリは、メモリセルアレイ1内に対して割り付けられるカラムユニット10の個数、カラムユニット10内のCOLカラムグループの数又はビット線BLの本数が変化した場合においても、ポインタPTの出力位置を変化させて、そのポインタPTを制御ユニット70に転送することによって、メモリセルアレイのカラムの制御を実行できる。それゆえ、本実施形態のフラッシュメモリは、カラム制御回路の設計を簡便に変更できる。特に、フラッシュメモリのように、記憶密度の増大が要求されている半導体メモリにおいて、記憶密度の増大とともに、アドレスカウンタの回路規模も増大する。そのため、本実施形態のフラッシュメモリのように、比較的簡易な構成な回路、且つ、回路規模が大きくならない回路によって、カラムの制御選択を実行できることは、回路の簡素化、回路設計のフレキシビリティ及びチップサイズの縮小の観点から好ましい。以上のように、本実施形態の半導体メモリによれば、メモリの動作特性を向上できる。2第2の実施形態図9及び図10を参照して、第2の実施形態の半導体メモリ例えば、フラッシュメモリ及びその動作について、説明する。尚、第1の実施形態と同様の構成及び動作に関する説明は、必要に応じて行う。メモリセルアレイを複数の論理領域以下では、カラム領域とよぶに分割し、その分割されたカラム領域ごとに、メモリセルアレイのカラムの動作を制御してもよい。例えば、図9に示されるように、本実施形態のフラッシュメモリのメモリセルアレイ1は、カラム方向に論理的に分割された2つのカラム領域19L,19Rを含んでいる。ここでは、説明の明確化のため、メモリセルアレイ1及びそれに対応するカラム制御回路3に設定された2つの論理的なカラム領域19L,19Rのうち、一方のカラム領域19Lを、レフトカラム領域19Lとよび、他方のカラム領域19Rを、ライトカラム領域19Rとよぶ。2つのカラム領域19L,19Rのうちどちらの領域が選択されたかは、カラムアドレスの最上位ビットや、アドレス信号が含む判別ビットによって、判別される。レフトカラム領域19Lは、複数のカラムユニット10Lを含んでいる。ライトカラム領域19Rは、複数のカラムユニット10Rを含んでいる。そして、第1の実施形態と同様に、ローカルカラムデコーダ50L,50Rが、各カラムユニット10L,10Rに対応するように、各カラム領域19L,19R内に設けられている。尚、レフト及びライトカラム領域19L,19Rがそれぞれ含むカラムユニット10R,10Rの個数は、同じ個数であることが好ましい。また、第1の実施形態と同様に、レフトカラム領域19L及びライトカラム領域19Rのそれぞれに、ループユニット65L,65Rが設定されている。各ローカルカラムデコーダ50L,50Rは、第1の実施形態と同様に、ポインタレジスタ55によって形成されるシフトレジスタ60L,60Rを有している。各カラム領域19L,19Rにおいて、ポインタレジスタ55によって形成されるシフトレジスタ60L,60Rは、複数のローカルカラムデコーダ50L,50Rにまたがって、形成されている。制御ユニット70は、レフト/ライトカラム領域19L,19Rに共有される。制御ユニット70は、レフトカラム領域19L内のローカルカラムデコーダ50Lに、クロックCLK_Lを供給する。レフトカラム領域19Lに対するクロックCLK_Lの供給は、クロック供給スイッチ例えば、電界効果トランジスタ79Lによって制御される。制御ユニット70は、ライトカラム領域19R内の複数のローカルカラムデコーダ50Rに、クロックCLK_Rを供給する。ライトカラム領域19Rに対するクロックCLK_Rの供給は、クロック供給スイッチ79Rによって制御される。制御ユニット70は、レフトカラム領域19L及びライトカラム領域19Rに対するポインタPTL,PTRを受信する。例えば、制御ユニット70は、ポインタPTL,PTRを各カラム領域19L,19Rに対応するローカルカラムデコーダ50L,50Rに出力する。図10を用いて、本実施形態のフラッシュメモリの動作について説明する。例えば、外部からのアドレス信号によって、レフトカラム領域19Lが動作の対象として選択された場合、制御ユニット70は、レフトカラム領域19Lに対するクロック供給スイッチ79Lをオンする。これによって、クロックCLK_Lが、制御ユニット70を経由して、レフトカラム領域19Lに供給される。レフトカラム領域19Lが選択された場合、制御ユニット70は、ライトカラム領域19Rに対するクロック供給スイッチ79Rをオフにする。このため、レフトカラム領域19Lに対するクロックCLK_Lの供給時、クロックCLK_Rは、ライトカラム領域19Rに供給されない。レフトカラム領域19Lにおいて、クロックCLK_Lの立ち下がりエッジに同期して、ポインタPTL0が、所定のローカルカラムデコーダLCDL050Lにセットされる。そして、レフトカラム領域19Lにおいて、ローカルカラムデコーダLCDL050Lに対応するカラムユニットCUL010Lが、選択されアクティブにされ、そのカラムユニットCUL010Lの所定のCOL例えば、COL0及びメモリセルアレイ1に対するデータの入出力が実行される。そして、第1の実施形態の図4乃至図7を用いて説明した動作と実質的に同様に、そのポインタPTLが、供給されたレフトクロックCLK_Lに同期して、ポインタレジスタ55によって形成されたシフトレジスタ60L内において、順次シフトされる。これによって、レフトカラム領域19L内のローカルカラムデコーダ50Lが順次切り替えられて、所定の順序で、レフトカラム領域19L内の各カラムユニット10Lが選択される。選択カラムユニットの所定のループユニットに属するCOLに対するデータの入出力が実行される。そして、制御ユニット70は、レフトカラム領域19Lの最終段のローカルカラムデコーダLCDLE50LにポインタPTLEが入力されたのを検知する。制御ユニット70は、そのポインタPTLEを用いて、レフトカラム領域19Lに対するクロックCLK_Lの供給の停止と、ライトカラム領域19Rに対するクロックCLK_Rの供給の開始とを制御する。例えば、制御ユニット70は、レフトカラム領域19Lの最終段のローカルカラムデコーダLCDLEに対するポインタPTLEの入力ポインタPTLEの立ち上がりエッジに同期して、又は、最終段のローカルカラムデコーダLCDLEがポインタPTLEを保持している期間中に、ライトカラム領域19Rに対するクロック供給スイッチ79Rをオンにする。これによって、クロックCLK_Rが、ライトカラム領域19Rに、供給される。制御ユニット70は、ポインタPTLEの立ち下がりエッジに同期して、レフトカラム領域19に対するクロック供給スイッチ79Lをオフにする。これによって、レフトカラム領域19Lに対するクロックCLK_Lの供給が、停止される。このように、レフトカラム領域19Lに対する制御動作が停止され、ライトカラム領域19Rに対する制御動作が開始される。そして、レフトカラム領域19Lに対する動作と同様に、ライトカラム領域19R内の所定のローカルカラムデコーダLCDR050Rに、クロックCLK_Rの立ち下がりに同期して、ポインタPTR0がセットされる。そして、ライトカラム領域19Rの所定のカラムユニット10R内のCOLRに対してデータの入出力が、実行される。そして、ライトカラム領域19R内において、ポインタPTRは、供給されたクロックCLK_Rに同期して、シフトレジスタ50Rによって、後段のローカルカラムデコーダ50Rに、順次転送される。ポインタPTRの移動に伴って、ライトカラム領域19Rのカラムユニット10Rが、順次選択され、所定のループユニット65Rに属する複数のCOL及びメモリセルアレイ1に対するデータの入出力が実行される。ライトカラム領域19Rの最終段のローカルカラムデコーダLCDRE50Rに、ポインタPTREが到達すると、制御ユニット70は、ライトカラム領域19Rのクロック供給スイッチ79Rをオフする。これによって、ライトカラム領域19Rに対するクロックCLK_Rの供給が、停止される。この後、レフトカラム領域19Lが動作の対象であれば、制御ユニット70は、ライト領域19Rからのポインタの入力に基づいて、制御信号CNT,LUSを生成する。そして、上述の動作と同様に、制御ユニット70の制御によって、レフトカラム領域19Lに、クロックCLK_Lが供給され、レフトカラム領域19Lのローカルカラムデコーダ50Lが駆動され、カラムユニット10Lが選択される。このように、カラム領域19L,19Rの最終段のカラムデコーダに対応するポインタPTL,PTRによって、制御ユニット70が制御信号CNT,LUSを生成する。その生成された制御信号CNT,LUSによって、メモリセルアレイ1のカラムに対して割り付けられた複数の論理領域19L,19Rの選択及びクロックCLK_L,CLK_Rの供給が、制御される。尚、第1の実施形態で述べたカラム選択最終信号Sig_COLENDによって、レフトカラム領域19Lとライトカラム領域19Rとの切り替えが行われてもよい。また、レフトカラム領域19L内の全てのカラムユニット10Lに対するデータの入出力が完了してから、ライトカラム領域19R内のカラムユニット10Rに対するデータの入出力が実行されてもよい。本実施形態において、1つのチップ内の1つのメモリセルアレイが2つの論理領域に分割された例が示されているが、1つのチップ内の複数のメモリセルアレイに対して、或いは、複数のチップのメモリセルアレイに対して、図8及び図9を用いて説明した動作が実行できるのは、もちろんである。本実施形態のフラッシュメモリは、メモリセルアレイ1を複数の領域論理領域19L,19Rに分割し、メモリセルアレイ1のカラムをその領域19L,19R毎に制御する。これによって、アクセスしていない領域19L,10Rに対して、クロックや電圧/電流の供給を停止できる。それゆえ、本実施形態のフラッシュメモリは、第1の実施形態で述べた効果が得られるとともに、メモリの消費電力を低減できる。以上のように、第2の実施形態の半導体メモリによれば、メモリの動作特性を向上できる。[その他]本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、MRAMMagnetoresistiveRAM、ReRAMResistiveRAM及びPCRAMPhaseChangeRAMのようなメモリにも適用できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"