半導体素子と、前記半導体素子に対向して配置される基板と、を含み、前記半導体素子と対向する基板の対向面には前記半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、前記収容領域の大きさは、前記半導体素子の大きさよりも大きく形成され、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成されることを特徴とする半導体素子パッケージ。前記突出物は、前記基板に接合されるソルダボールであるか、或いは前記基板に設けられる受動素子であることを特徴とする請求項1記載の半導体素子パッケージ。前記半導体素子は、多数の入出力端子及び前記多数の入出力端子の上に設けられる多数のフリップチップのソルダジョイントを含み、前記基板は、パターニングされた金属配線及び前記金属配線に塗布されるパッシベーション層を含み、前記パッシベーション層には一部領域に開口部を形成し、前記開口部に前記金属配線が露出して前記フリップチップのソルダジョイントが接合されるバンプパッドが形成されることを特徴とする請求項1又は2記載の半導体素子パッケージ。前記開口部に形成されるバンプパッドの露出された端部の高さはパッシベーション層の露出された端部の高さより低いことを特徴とする請求項3記載の半導体素子パッケージ。前記開口部に形成されるバンプパッドの露出された端部とパッシベーション層の露出された端部は4μm以上の段差を持つことを特徴とする請求項4記載の半導体素子パッケージ。半導体素子を準備する段階と、基板を準備する段階と、前記基板で半導体素子が配置される収容領域の周辺部を取り囲むように前記基板に突出物を形成する段階と、前記半導体素子を前記突出物の内側の収容領域に落下させる段階と、半導体素子を基板上に実装させる段階と、を含み、前記収容領域の大きさを前記半導体素子の大きさよりも大きく形成し、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成されることを特徴とする半導体素子パッケージング方法。半導体素子を落下させる段階の後には、前記基板に振動を与えて前記半導体素子が基板の収容領域の正しい位置に配置させる段階を更に含むことを特徴とする請求項6記載の半導体素子パッケージング方法。基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド及び第1接触端子を形成する過程を含み、前記基板に形成される突出物は前記第1接触端子にソルダボールを接合して形成することを特徴とする請求項6記載の半導体素子パッケージング方法。基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド、第1及び第2接触端子を形成する過程を含み、前記基板に形成される突出物は前記第2接触端子に受動素子を接合して形成することを特徴とする請求項6記載の半導体素子パッケージング方法。半導体素子を準備する段階は、多数の入出力端子を形成し、入出力端子上に多数のフリップチップのソルダジョイントを接合する過程を含み、基板を準備する段階では、前記パッシベーション層に前記バンプパッドを形成する開口部を形成し、半導体素子を落下させる段階では、前記半導体素子のフリップチップのソルダジョイントが前記開口部に配置されるように半導体素子を落下させることを特徴とする請求項8又は9記載の半導体素子パッケージング方法。基板を準備する段階で、前記バンプパッドは露出された端部の高さは、パッシベーション層の露出された端部の高さより低く形成されることを特徴とする請求項8又は9記載の半導体素子パッケージング方法。基板を準備する段階で、前記バンプパッドの露出された端部とパッシベーション層の露出された端部は4μm以上の段差を持つことを特徴とする請求項11記載の半導体素子パッケージング方法。基板を準備する段階で、前記開口部の大きさは、対応する半導体素子のフリップチップのソルダジョイントの大きさより10μm以上大きく形成することを特徴とする請求項6記載の半導体素子パッケージング方法。半導体素子を基板上に実装させる段階は、半導体素子が配置された基板をチャンバに入れてギ酸ガスに露出させる過程を含むことを特徴とする請求項6記載の半導体素子パッケージング方法。半導体素子を基板上に実装させる段階は、半導体素子が配置された基板をチャンバに入れる過程と、チャンバ内にギ酸ガスを入れる過程と、前記チャンバを150°Cに温度を上昇させる過程と、前記チャンバを150~260°Cまで温度を上昇させる過程と、前記チャンバをピーク温度に維持させ、半導体素子が配置された基板をギ酸ガスに露出させながら半導体素子を基板上に実装させる過程と、を含んでなることを特徴とする請求項19記載の半導体素子パッケージング方法。本発明の目的は、無フラックスソルダリング工程をベースに、基板上に配置される半導体素子を簡単、かつ正確に位置させて工程を単純化できる半導体素子パッケージ及びそのパッケージング方法を提供するところにある。本発明の一態様による半導体素子パッケージは、半導体素子と、前記半導体素子に対向して配置される基板と、を含み、前記半導体素子と対向する基板の対向面には前記半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、前記収容領域の大きさは、前記半導体素子の大きさよりも大きく形成され、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される。前記突出物は、前記基板に接合されるソルダボールであるか、或いは前記基板に設けられる受動素子であることが望ましい。前記半導体素子は、多数の入出力端子及び前記多数の入出力端子の上に設けられる多数のフリップチップのソルダジョイントを含み、前記基板は、パターニングされた金属配線及び前記金属配線に塗布されるパッシベーションpassivation層を含み、前記パッシベーション層には一部領域に開口部を形成して、前記開口部に前記金属配線が露出して前記フリップチップのソルダジョイントが接合されるバンプパッドが形成されることが望ましい。前記開口部に形成されるバンプパッドの露出された端部の高さは前記パッシベーション層の露出された端部の高さより低いことが望ましい。前記開口部に形成されるバンプパッドの露出された端部と前記パッシベーション層の露出された端部は4μm以上の段差を持つことが望ましい。本発明の他の態様による半導体素子パッケージング方法は、半導体素子を準備する段階と、基板を準備する段階と、前記基板で半導体素子が配置される収容領域の周辺部を取り囲むように前記基板に突出物を形成する段階と、前記半導体素子を前記突出物の内側の収容領域に落下させる段階と、半導体素子を基板上に実装させる段階と、を含み、前記収容領域の大きさを前記半導体素子の大きさよりも大きく形成し、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される。前記半導体素子を落下させる段階の後には、前記基板に振動を与えて前記半導体素子が基板の収容領域に正しい位置に位置させる段階を更に含むことが望ましい。前記基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド及び第1接触端子を形成する過程を含み、前記基板に形成される突出物は前記第1接触端子にソルダボールを接合して形成することが望ましい。前記基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド、第1及び第2接触端子を形成する過程を含み、前記基板に形成される突出物は前記第2接触端子に受動素子を接合して形成することが望ましい。前記半導体素子を準備する段階は、多数の入出力端子を形成し、入出力端子上に多数のフリップチップのソルダジョイントを接合する過程を含み、前記基板を準備する段階では、前記パッシベーション層に前記バンプパッドを形成する開口部を形成し、前記半導体素子を落下させる段階では、前記半導体素子のフリップチップのソルダジョイントが前記開口部に配置されるように半導体素子を落下させることが望ましい。前記基板を準備する段階で、前記バンプパッドは露出された端部の高さは、前記パッシベーション層の露出された端部の高さより低く形成されることが望ましい。前記基板を準備する段階で、前記バンプパッドの露出された端部と前記パッシベーション層の露出された端部は、4μm以上の段差を持つことが望ましい。前記基板を準備する段階で、前記開口部の大きさは、対応する半導体素子のフリップチップのソルダジョイントの大きさより10μm以上大きく形成することが望ましい。前記半導体素子を基板上に実装させる段階は、前記半導体素子が配置された基板をチャンバに入れてギ酸ガスに露出させる過程を含むことが望ましい。そして、前記半導体素子を基板上に実装させる段階は、前記半導体素子が配置された基板をチャンバに入れる過程と、前記チャンバ内にギ酸ガスを入れる過程と、前記チャンバを150°Cに温度を上昇させる過程と、前記チャンバを150~260°Cまで温度を上昇させる過程と、前記チャンバをピーク温度に維持させ、前記半導体素子が配置された基板をギ酸ガスに露出させながら半導体素子を基板上に実装させる過程と、を含んでなることが望ましい。本発明によれば、半導体素子を基板上に配置する時に精度を低くしても半導体素子を正しく配置することが可能で、フラックス塗布工程を省略できることによって半導体パッケージング工程時間を著しく短縮できる効果がある。また、従来、半導体素子を正しく配置するために使われた高精度で高価な整列装置がなくても、半導体パッケージング工程を行うことが可能であり、生産性を向上して単価を低くできる効果がある。以下、添付図面に基づき、本発明の実施形態を更に詳しく説明する。本発明は、以下に開示される実施形態に限定されるのではなく、多様な形態で実現されるものであり、本実施形態は本発明の開示を完全とし、通常の知識を持った者に発明の範疇を知らせるためのものである。図1は、一般的な半導体素子の概略平面図であり、図2は本発明による半導体素子パッケージの概略平面図であり、図3及び図4は、図2に示す切断線A-A’によって切断した半導体素子パッケージを概略的に示す断面図である。図面に示すように本発明による半導体素子パッケージは、半導体素子10と、前記半導体素子10に対向して配置される基板20を含む。図1のように半導体素子10は、例えば中央部12にメモリー、計算機能を行う集積回路が作られ、その周辺部に外部に電気信号を送受信するか、電力を供給するための多数の入出力端子11が形成される半導体素子なら、どんな半導体素子でも構わない。本発明では半導体素子10としてイメージセンサを例えて説明する。前記入出力端子11には、多数のフリップチップのソルダジョイント13が接合される。前記フリップチップのソルダジョイント13は、半導体素子10と基板20とを電気的に連結する手段として、例えばソルダバンプを使うことができる。もちろんこれに限定されるのではなく、導電性を持った二つの元素又は二つの元素以上の合金を使うこともできて、二つ以上の物質を重ねて使うこともできる。そして、前記半導体素子10の中央部12をシーリングするためのシーリングリング15を更に備えることができる。前記シーリングリング15の形態は前記中央部12をパッケージングすることができるのなら、どんな形態でもいい。例えば、閉ルーフ形態のシーリングリング、所定の幅と長さを持って閉ルーフ形態で空気通路を持つシーリングリング、又は所定の幅を持つ閉ルーフ形態のシーリングリングとその閉ルーフ部分の周辺に幅を持つ一つ又は二つの補助シーリングリングを備える形態など、いろいろな方法で実施することが可能で、本発明では閉ルーフ形態を持つシーリングリングを使っている。基板20はどんな種類の基板でも構わないが、本発明では半導体素子はイメージセンサであるため投光性材料を使うので、基板はガラス基板を使っている。基板20には、前記半導体素子10が配置される収容領域50が略中央領域に形成され、前記収容領域50の周辺部に金属配線21がパターニングされ、前記金属配線21の上部にパッシベーション層23を形成して絶縁させる。この時、前記パッシベーション層23の一部領域に開口部を形成して前記開口部で前記金属配線21を露出させることで、半導体素子10と外部回路とを連結するための端子を形成する。前記半導体素子10に接合されたフリップチップのソルダジョイント13が接合されるバンプパッド21a、ソルダボール30が接合される第1接触端子21b及び前記シーリングリング15が接合されるシーリングリングパッド21cなどが端子として形成される。この時、前記第1接触端子21bは、前記収容領域50の周辺部を取り囲む位置に配置される。そのため、前記第1接触端子21bにソルダボール30を接合してソルダボール30による突出物構造を形成することで、多数のソルダボール30によって前記収容領域50が取り囲まれる形態を持つことが望ましい。例えば、前記半導体素子が四角形の形態を持って前記収容領域が四角形の形態を持つのなら、前記ソルダボールは前記半導体素子を取り囲む四つの辺にそれぞれ少なくとも一つ以上を設けることが望ましい。もちろんこれに限定されるのではなく、半導体素子が四角形ではなく他の形態を有する場合には、それぞれの辺に少なくとも一つ以上のソルダボールを配置することができる。この時、前記ソルダボール30によって取り囲まれて形成される収容領域50の大きさは、その位置に実装される半導体素子10の大きさより大きく形成され、一方向において40~100μm大きく形成されることが望ましい。その理由は、半導体素子10を基板20上に位置させる時、前記収容領域50が前記範囲より小さい場合はパッケージが形成された後にソルダボール30と半導体素子10の側面とが物理的に接触される可能性があり、これは半導体素子10に電気的な問題を引き起こすおそれがある。一方、前記収容領域50が前記範囲より大きい場合は、収容領域50に位置する半導体素子10が周辺のソルダボール30で形成される突出物の内側収容領域で動く余地が大きく、半導体素子10上のフリップチップのソルダジョイント13が対応する基板20の端子ではなく隣接する端子に接合されてフリップチップの製造不良率が上がってしまうからである。前記収容領域50はソルダボール30によって形成されることに限定されるのではなく、半導体素子10を基板20上に実装させるために位置決めする時に、収容領域50を取り囲んで枠の役割をすることで、半導体素子10が収容領域からずれないのであれば、どんな構成要素から形成されてもいい。例えば、基板20上に実装されるキャパシタなどのような受動素子によって突出物の構造を形成することもできる。図5は、本発明の他の実施形態による半導体素子パッケージの概略平面図であり、図6及び図7は、図5に示す切断線B-B’によって切断した半導体素子パッケージを概略的に示す断面図である。図面に示すように本発明の他の実施形態は、半導体素子10のノイズを減少させるために使われるキャパシタcapacitor40で、半導体素子10が配置される収容領域50を取り囲んで、枠の役割をするように構成する。基板20には、前述された実施形態のように、前記半導体素子10が配置される収容領域50が略中央領域に形成され、前記収容領域50の周辺部に金属配線21がパターニングされ、前記金属配線21の上部にパッシベーション層23が形成され、一部領域に開口部を形成して様々な端子が形成される。このような端子として、前記バンプパッド21a、第1接触端子21b及びシーリングリングパッド21cとともに前記キャパシタ40が接合される第2接触端子21dが形成される。この時、前記第2接触端子21dは、前記収容領域50の周辺部を取り囲む位置に配置される。そのため、前記第2接触端子21dにキャパシタ40を接合して突出物構造を形成することで、多数のキャパシタ40によって前記収容領域50が取り囲まれる形態を持つことが望ましい。本発明の前記キャパシタ40の役割の中で、収容領域を取り囲む枠としての役割は、前述されたソルダボール30と同じである。従って、キャパシタ40の配置と、個数と、キャパシタ40によって取り囲まれて形成される収容領域50の大きさは、前述した実施形態でソルダボール30とほとんど同じである。そして、本発明で基板20上のパッシベーション層23に開口部を形成することにより定められるバンプパッド21aは、露出された上部の高さがパッシベーション層23の露出された上部の高さより低い。その理由はバンプパッド21aが形成される位置にバンプパッド21aとパッシベーション層23の段差によって開口部が窪みのある形態を持つようになるからである。以下、バンプパッドを定義するためにパッシベーション層に形成された開口部を‘窪み部25’と称する。このような、窪み部25の形成によって半導体素子10を基板20上に実装させるために配置する時に、半導体素子10のフリップチップのソルダジョイント13が窪み部25に固定される効果を得ることができる。つまり、半導体素子10が基板20上の正しい位置に配置される役割と、正しい位置に配置された後に正しい位置からずれることを防止する役割を果たすことができる。このような窪み部25の深さd1、即ちバンプパッド21aの露出された上部とパッシベーション層23の露出された上部の高さの差は4μm以上になるようにして、フリップチップのソルダジョイント13を窪み部25に正しく配置させたり、その状態を維持させたりすることが望ましい。もちろん、窪み部25の最大の深さd1はパッシベーション層23の高さと同じか、より低く形成されることが望ましい。また、前記窪み部25の大きさd2は、対応されるバンプパッド21aに接合される半導体素子10のフリップチップのソルダジョイント13の大きさより10μm以上大きく形成されることが望ましい。その理由は、フリップチップのソルダジョイント13の大きさより窪み部25の大きさをもっと大きくし、半導体素子10を基板20上に実装させるために位置させる段階で、半導体素子10を突出物ソルダボール又はキャパシタの内側の収容領域50に落下させた時に半導体素子10のフリップチップのソルダジョイント13が前記窪み部25に位置させる確率を高めるためである。もちろん窪み部25の最大の大きさは接した窪み部25と干渉を起こさない範囲で形成されることが望ましい。以下では、前記の構成のような半導体素子パッケージのパッケージング方法を図面を参照して詳細に説明する。図8は、本発明による半導体素子パッケージング方法を示すフローチャートである。本発明による半導体素子パッケージング方法は、半導体素子10を準備する段階と、基板20を準備する段階と、前記基板20で半導体素子10が配置される収容領域50周辺部を取り囲むように前記基板に突出物を形成する段階と、前記半導体素子10を前記突出物の内側の収容領域50に落下させる段階と、半導体素子10が配置された基板20をチャンバに入れてギ酸ガスに露出させながら半導体素子10を基板20上に実装させる段階を含む。半導体素子10を準備する段階は、多数の半導体素子を含む半導体ウェーハの製作で始まる。半導体ウェーハの製作は、通常、ファブアウトfaboutと呼ばれる段階まではチップメーカーchipmakerが製作して供給し、本発明のパッケージに適用するためにはファブアウト後に、更なる後工程が要求されるので、以下では後工程の部分のみを説明する。この後工程は、半導体素子の多様な構成によって多数の入出力端子11を形成し、前記入出力端子11上に多数のフリップチップのソルダジョイント13を接合する。この時、前記多数の入出力端子11の中でフリップチップのソルダジョイント13が接合されない入出力端子上にシーリングリング15も一緒に接合することができる。基板20を準備する段階は、前記半導体素子10と電気的に連結される少なくとも一つの単位基板に、前記単位基板の上部面に少なくとも一つの金属層を形成した後にこれをパターニングして金属配線21を形成し、前記金属配線21を保護するパッシベーション層23を形成した後に金属配線21の一部領域を露出させるようにパターニングして、前記フリップチップのソルダジョイント13が接合されるバンプパッド21a及びパッケージを外部回路基板と電気的に連結をするための第一接触端子21bを形成する。そして、前記シーリングリング15が接合されるシーリングリングパッド21cなどを更に形成することができる。この時、前記バンプパッド21aを形成するために定められた窪み部25は、前述のように前記バンプパッド21aの露出された上部の高さがパッシベーション層23の露出された上部の高さより低く位置されるように形成して、望ましくは前記バンプパッド21aの上部とパッシベーション層23の上部の高さの差が4μm以上になるようにし、窪み部25の大きさが対応する半導体素子10のフリップチップのソルダジョイント13の大きさより10μm以上大きく形成することが望ましい。基板20に突出物を形成する段階は、前記第1接触端子21bを収容領域50の周辺に形成して収容領域50を取り囲むように配置して、前記第1接触端子21bにソルダボール30を接合させることを含む。この時、前記収容領域50の大きさは、前述したように半導体素子10の大きさより大きく形成し、一方向において40~100μm大きく形成するのが望ましい。また、ソルダボール30による突出物の形成に限定されるのではなく、基板20を準備する段階で金属配線21上にキャパシタ40などの受動素子が接合される第2接触端子21dを更に形成し、前記第2接触端子21dにキャパシタ40を接合することで突出物を形成することもできる。もちろん、前記キャパシタ40は前記ソルダボール30と同じく収容領域50周辺部を取り囲むように配置される。半導体素子10を落下させる段階は、半導体素子10を基板20上に形成された収容領域50に落下させて正しい位置に位置させる段階であって、本段階では収容領域50の周辺部に備われた突出物、例えばソルダボール30又はキャパシタ40を枠にしてその内側部、即ち収容領域50に半導体素子10を落下させる。このようにソルダボール30又はキャパシタ40によって枠が構成されれば、半導体素子10を正しい位置に配置させるための高精度の装置がなくても、半導体素子10を収容領域50からずれないように落下させることができる。そして、半導体素子10が収容領域50に位置すれば、半導体素子10に突出されて接合されたフリップチップのソルダジョイント13が基板20上に形成された窪み部25に配置されるようになる。このように基板20上に配置された半導体素子10は突出物ソルダボール及びキャパシタ及び窪み部25によって正しく配置されて、配置された後にもその位置からずれることが防止される。従って、本発明で半導体素子10を落下させるために使われる装置は、従来のフリップチップボンディング装置と違い、フラックス塗布機能や超音波又は熱ボンディング機能を省略可能である。本発明の装置は、半導体素子をピックアップした後に反転させて、基板の突出物の形成された収容領域に高速で落とす。このような装置は、例えばピックアンドドロップpickdrop装置が使え、このような装置は従来のフリップチップボンディング装置に比べて価格及び生産性が3倍以上改善される。本発明では、半導体素子10が落下されて収容領域50に位置するようになるが、少しずれて配置されてフリップチップのソルダジョイント13が窪み部25に配置されない場合に備えて、半導体素子10を落下させる段階の後に前記基板20に振動を与えて前記半導体素子10が基板20の収容領域50に正しく配置させる段階を更に含むことができる。基板20上に半導体素子10が少しずれて配置された状態で基板20に振動を与えることによって、半導体素子10のフリップチップのソルダジョイント13が対応するバンプパッド21aが位置する窪み部25に落ちて配置されるようになる。この時、振動を与える手段を落下装置に装着して、半導体素子10を落下させる段階が行われる装置と同じ装置で振動を与える過程を行うこともできるし、別途の振動手段を用意して別途の装置で振動を与えることもできる。この時、この振動は半導体素子10が突出部から抜けて外れないほどの程度で、半導体素子10のフリップチップのソルダジョイント13が対応する窪み部25に配置された後には外れない程度であることが望ましい。半導体素子10を基板20上に実装させる段階は、ギ酸ガスformicacidgasを利用するフラックスを使わないソルダリング方法であって、半導体素子10が配置された基板20を真空リフローチャンバに入れて、ギ酸ガスに露出させながらチャンバ内の温度を上昇させてフリップチップのソルダジョイント13及びシーリングリング15を接合させる。まず、本発明に使われるギ酸について説明すると、ギ酸formicacidは蟻酸とも呼ばれ、沸点100.5°C、融点8.4°C、比重1.22、無色で刺激的なにおいがし、室温で液体状態であり、水によく溶ける特性を持っている。このようなギ酸はリフロー温度で下記の化学式1のように酸化膜と反応して金属化合物を形成し、形成された金属化合物はまた下記の化学式2のように還元されて金属表面の酸化膜を除去する。<化学式1>150~200°Cの温度範囲で、MO2HCOOH=MCOOH2H2O<化学式2>200°C以上の温度範囲で、MCOOH2=MCO2H2H2MO=MH2O前記化学式1及び2でMは金属metalを意味する。以下、半導体素子10を基板20上に実装させる段階を、より詳しく説明する。先ず、半導体素子10が配置された基板20をチャンバに入れる。この時、前記チャンバは真空リフローチャンバであって、例えば半導体製造工程において広く使われるRTPRapidThermalProcessのように、基板の下面にハロゲンランプが装着され、温度センサでサンプルの温度を測定しながら真空雰囲気の中で高速で精密に温度を調節することができる装置である。真空リフローチャンバへのガス供給はMFCMassFlowControllerを利用して精密に制御することができる。基板20を真空リフローチャンバに入れた後、真空リフローチャンバ内にギ酸ガスを供給する。室温で液体で存在するギ酸formicacidを供給するために窒素ガスをキャリアガスとして使い、真空リフローチャンバにギ酸ガスを供給する。そして、真空リフローチャンバ内部温度を150°Cまで上昇させる。この時、基板20及び半導体素子10の熱的損傷を防止するために、毎秒1°Cずつ上昇させることが望ましい。そして、真空リフローチャンバ内部の圧力は5mTorrに維持するのが望ましい。真空リフローチャンバ内部温度を150°Cまで上昇させた後、継続的に窒素5SLMStandardLiterperMinuteとギ酸ガス0.5SLMを供給して真空リフローチャンバを150~260°Cまで上昇させる。この時、毎秒0.5°Cずつ温度を上昇させる。そうすると、前記化学式1及び化学式2のような反応が行われる。正確には200°Cまでは化学式1による金属化合物を形成し、200°C以上では化学式2による金属化合物の還元が行われて酸化膜を除去するようになる。そして、真空リフローチャンバをピーク温度、例えば260°Cから30秒くらい維持する。この時、化学式2による金属化合物の還元が継続的に行われると同時にフリップチップのソルダジョイント13及びシーリングリング15の接合が行われ、基板20上に半導体素子10が接合される。この時、フリップチップのソルダジョイント13及びシーリングリング15に対応するバンプパッド21a及びシーリングパッド21cがある程度の位置ずれがあるとしても、接合が進行されれば溶融されるフリップチップのソルダジョイント13及びシーリングリング15の表面張力によってフリップチップのソルダジョイント13及びシーリングリング15がバンプパッド21a及びシーリングパッド21cの方に引かれるようになり、このような力によって半導体素子10が基板20上の正しい位置に実装される。もちろん、ソルダジョイント及びシーリングリングの組成物の変化によって、フリップチップのソルダジョイント及びシーリングリングの接合温度を変化させることができる。半導体素子10が基板20上に実装されれば、真空リフローチャンバ内部のガスを真空ポンプを使って外部に排気する。次に、本発明による半導体素子パッケージング方法の効率性を検証するための実験を実施した結果を説明する。本発明の半導体素子パッケージング方法によって合計3回の実験を行い、その結果、基板の上の計1315個の単位基板で正常に半導体素子のフリップチップのソルダジョイントが配置されて正しいジョイントの行われた比率は95以上であった。そして、図9は、本発明による半導体素子パッケージのX-ray分析写真である。図9に示すように半導体素子と基板が正確に正しい位置にボンディングされていることが確認てきる。なお、フリップチップのソルダジョイントとシーリングリング内部にボイドvoidがほとんどないことが分かる。従来のフラックスを使ってソルダリングする製品ではリフロー工程条件やプラグ使用量、バンプパッドと接続端子の酸化程度によってボイドの発生を制御することが難しかった。このようなボイドは大きさや個数が基準値以上を超えると、製品の信頼性に非常に悪い影響を及ぼす。しかし、本発明の場合ほとんど完璧にボイドがない製品を生産することができる。本発明の実施形態では、イメージセンサ、ガラス基板及びギ酸ガスによる無フラックスソルダリング方法について説明したが、これに限定されることなく、本発明の技術思想を超えない限り、様々な半導体素子、基板及び酸化膜の除去方法で行うことができる。