基板と、波長300nm以上890nm以下においてSiO2よりも光吸収係数が大きい材料により形成された光吸収層を含み、前記基板に埋め込まれた素子分離領域と、前記基板のうち、前記素子分離領域の無い領域に形成された不純物層と、を備える半導体装置。請求項1に記載の半導体装置において、前記光吸収層は、密着層を介して前記素子分離領域内に形成されている半導体装置。請求項2に記載の半導体装置において、前記基板はSi基板であり、前記密着層はSiO2である半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記光吸収層は、アモルファスカーボン、SiN、またはポリシリコンである半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記素子分離領域は、波長300nm以上890nm以下において前記光吸収層よりも光吸収係数が低い絶縁層をさらに含み、前記絶縁層は、前記光吸収層の上に形成されている半導体装置。基板に半導体素子を分離する溝を形成する工程と、前記溝内に、光吸収層を含む素子分離領域を形成する工程と、光照射で加熱することにより、前記半導体素子における不純物の活性化を行う工程と、を備え、前記光吸収層の光吸収係数は、前記光照射の光の波長において、SiO2よりも大きい半導体装置の製造方法。しかし、特許文献1の方法では、半導体基板上面全体にわたってランプ光吸収層が形成されているため、ランプアニール後、かつ、ゲート電極等の上層に多層配線層を形成する前に光吸収層を除去する必要がある。さらに、この光吸収層の除去工程において、当該光吸収層などによる表面汚染などが起こる可能性がある。本発明によれば、基板と、波長300nm以上890nm以下においてSiO2よりも光吸収係数が大きい材料により形成された光吸収層を含み、前記基板に埋め込まれた素子分離領域と、前記基板のうち、前記素子分離領域の無い領域に形成された不純物層と、を備える半導体装置が提供される。本発明によれば、基板に半導体素子を分離する溝を形成する工程と、前記溝内に、光吸収層を含む素子分離領域を形成する工程と、光照射で加熱することにより、前記半導体素子における不純物の活性化を行う工程と、を備え、前記光吸収層の光吸収係数は、前記光照射の光の波長において、SiO2よりも大きい半導体装置の製造方法が提供される。本発明によれば、素子分離領域は、ランプアニールの光の波長、すなわち波長300nm以上890nm以下の範囲において、SiO2よりも光吸収係数が大きい材料から形成されている光吸収層を含んでいる。これにより、ランプアニールの光を素子分離領域の内部へ透過させることなく、基板の表面近傍のみを均一に発熱させることができる。したがって、素子分離領域の一部として光吸収層を含むことにより、ランプアニールによるレイアウトに起因した温度バラつきを低減することができる。本発明によれば、ランプアニールによるレイアウトに起因した温度バラつきを低減することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第一の実施形態図1は、第一の実施形態における半導体装置の構成を示す断面図である。この半導体装置10は、基板100と、基板100に埋め込まれた素子分離領域200と、基板100のうち、素子分離領域200の無い領域に形成された不純物層エクステンション領域322、ソース領域324、エクステンション領域342、及びドレイン領域344と、を備える。この素子分離領域200は、たとえば、波長300nm以上890nm以下においてSiO2よりも光吸収係数が大きい材料から形成されている光吸収層220を含む。以下、詳細を説明する。図1のように、素子分離領域200は、基板100に埋め込まれている。基板100は、たとえばシリコン基板である。また、素子分離領域200の深さは、たとえば300nm以上600nm未満である。ここで、素子分離領域200は、光吸収層220を含んでいる。ここでいう光吸収層220とは、製造工程のうち、ランプアニールによって不純物を活性化する工程において、ランプアニールの光を吸収する層のことをいう。光吸収層220は、ランプアニールの光の波長において、SiO2よりも光吸収係数が大きい材料から形成されている。言い換えれば、光吸収層220は、波長300nm以上890nm以下においてSiO2よりも光吸収係数が大きい材料から形成されている。具体的には、光吸収層220は、たとえば、アモルファスカーボン、SiN、またはポリシリコンである。光吸収層220は上記した波長においてSiO2よりも光吸収係数が大きい材料から形成されていることにより、光吸収層220を含む素子分離領域200が形成されている部分より下には、ランプアニールの光透過量が少なくなる。よって、ランプアニールにより、表面近傍のみを発熱させることが出来る。なお、この光吸収層220については、製造方法の説明において、再度、詳細を説明する。また、素子分離領域200で囲まれた領域には、半導体素子として、たとえば電界効果トランジスタFET:FieldEffectTransistor不図示、以下略が形成されている。FETは、下記のような不純物層を備える。不純物層は、基板100の表面近傍に設けられた一対のソース領域324、ドレイン領域344、ソース領域324及びドレイン領域344の上部に形成されたエクステンション領域322ソース側及びエクステンション領域342ドレイン側を含む。後述するように、これらの領域に注入された不純物を活性化させるために、ランプアニールなどの熱処理が行われる。また、基板100上には、ゲート絶縁膜420が設けられており、さらにゲート絶縁膜420上には、ゲート電極440が設けられている。ゲート絶縁膜420及びゲート電極440を積層した高さは、たとえば100nmである。また、ゲート絶縁膜420およびゲート電極440の側壁には、側壁絶縁膜460が被覆されている。なお、図1のように、素子分離領域200は、さらに光吸収層220上に絶縁層240を有していても良い。具体的には、絶縁層240は、たとえばSiO2である。このように、光吸収層220上にSiO2の絶縁層240を設けることにより、さらに上層に多層配線構造不図示を設けるなどの場合において、絶縁層240の上層に形成される層間絶縁層不図示などとの密着性を向上させることができる。したがって、素子分離領域200が光吸収層220を有しながら、従来の素子分離領域200を用いた場合と同じプロセスを適用することができる。素子分離領域200に絶縁層240を有している場合、絶縁層240は、たとえば、波長300nm以上890nm以下において光吸収層220よりも光吸収係数が低い。言い換えれば、絶縁層240は、少なくともランプアニールの光の波長において、光吸収層220よりも光吸収係数が低い。絶縁層240は、不純物層であるソース領域324及びドレイン領域344の底面の深さに基づいて、形成されている。たとえば、絶縁層240は、ソース領域324及びドレイン領域344の底面の深さよりも浅く形成されている。これにより、ランプアニールの光によって、不純物が注入された領域を安定的に加熱することができる。一方で、素子分離領域200の平面視での形状がゲート電極440を中心に対称でない場合などは、上記した絶縁層240は、素子分離領域200に形成されていなくてもよい。このように、素子分離領域200の絶縁層240に関しては、必要に応じて、適宜、形成するか否かを選択することができる。次に、図1~図3を用いて、第一の実施形態における半導体装置の製造方法を説明する。図2、図3は、第一の実施形態における半導体装置の製造方法を説明するための断面図である。まず、基板100に半導体素子不図示、以下略を分離するための溝不図示、以下略を形成する。次いで、当該溝内に、光吸収層220を含む素子分離領域200を形成する。次いで、光照射で加熱することにより、半導体素子における不純物の活性化を行う。なお、光吸収層220の光吸収係数は、光照射の光の波長において、SiO2よりも大きい。以下、詳細を説明する。まず、図2aのように、基板100上に、ハードマスク層500を形成し、ハードマスク層500をパターニングする。ハードマスク層500を、光吸収層220よりもエッチング速度の遅い材料で形成する。具体的には、ハードマスク層500は、たとえばSiNである。RIEReactiveIonEtchingを用いて、ハードマスク層500の開口部不図示に、半導体素子を分離するための溝を形成する。次いで、図2bのように、CVDChemicalVaporDeposition法などの成膜プロセスを用い、上記した溝内に光吸収層220を形成する。光吸収層220は、たとえば、アモルファスカーボン、SiN、ポリシリコンである。なお、光吸収層220がSiNである場合は、たとえば、プラズマCVD法で成膜される。次いで、図2cのように、全面ドライエッチングにより、光吸収層220を基板100表面近傍までエッチングする。ハードマスク層500が光吸収層220よりもエッチング速度の遅い材料で形成されている場合、光吸収層220のみがエッチングされる。一方、光吸収層220及びハードマスク層500の双方がSiNで形成されている場合、このエッチング時にハードマスク層500もエッチングされる。図3aのように、光吸収層220及びハードマスク層500の上に、CVD法などの成膜プロセスを用い、絶縁層240を形成する。次いで、図3bのように、CMPChemicalMechanicalPolishingにより、絶縁層240とハードマスク層500を除去する。次いで、図3cのように、ゲート絶縁膜420及びゲート電極440をパターン形成する。次いで、図1のように、ゲート絶縁膜420及びゲート電極440をマスクとして、不純物を注入する。これにより、エクステンション領域322及びエクステンション領域342が形成される。次いで、側壁に側壁絶縁膜460を形成する。次いで、ゲート絶縁膜420、ゲート電極440、及び側壁絶縁膜460をマスクとして、不純物を注入する。これにより、ソース領域324及びドレイン領域344が形成される。次いで、光照射で加熱することにより、不純物の活性化を行う。本実施形態では、たとえばランプアニールを行う。ここで、ランプアニールの光の波長は、300nm以上890nm以下である。上記した光を基板100に照射することにより、基板100表面を発熱させることができる。ここで、ランプアニールの光、および光吸収層220の吸収係数について説明する。本実施形態のように、基板100がシリコン基板である場合、シリコン基板のバンドギャップは、1.112eV程度である。波長に換算すると、シリコン基板のバンドギャップは、890nm程度である。したがって、ランプアニール時のランプアニールの光等は、シリコン基板で吸収されるためには、シリコン基板のバンドギャップ以上のエネルギーを有する必要がある。すなわち、ランプアニールの光の波長は、890nm以下であることが好ましい。また、ランプアニールの光の波長が素子分離領域200の深さの半分以下であり、仮に素子分離領域200内に当該光が透過した場合、素子分離領域200内に定在波が形成される可能性がある。このようにランプアニールの光による定在波が生じると、基板100の加熱が不均一となってしまう。このため、ランプアニールの光の波長は、素子分離領域200の深さの半分以上であることが好ましい。上記のように、素子分離領域200の深さは、たとえば、600nm未満であることから、ランプアニールの光の波長は、少なくとも300nm以上であることが好ましい。これにより、光吸収層220を含む素子分離領域200内にランプアニールの光が侵入してしまった場合でも、上記した定在波の発生を抑制することができる。以上のように、ランプアニールの光の波長は、300nm以上890nm以下であることが好ましい。また、素子分離領域200がSiO2のみで形成されている場合を考える。SiO2は上記した波長範囲で透過率が高い。そのため、当該場合のアニール工程においては、特に、素子分離領域200の深さや間隔などのレイアウトに起因して、温度バラつきが生じやすい。したがって、光吸収層220は、ランプアニールの光の波長において、SiO2よりも光の吸収係数が高いことが好ましい。言い換えれば、光吸収層220は、波長300nm以上890nm以下において、SiO2よりも光の吸収係数が高いことが好ましい。次に、図4を用いて、第一の実施形態の効果について説明する。図4は、第一の実施形態の効果を説明するための断面図である。なお、図4の3つの半導体装置10の例において、側壁絶縁膜460は、たとえばランプアニールの光を透過するSiO2で形成されているものとして説明する。また、図4の太実線部は、ランプアニールにより発熱する部分を示している。図4aは、本実施形態の光吸収層220を含まない半導体装置10の比較例を示している。この半導体装置10は、素子分離領域200の構成を除いて、第一の実施形態と同様である。ここで、図4aにおける素子分離領域200は、たとえばランプアニールの光を透過するSiO2で形成されている。図4aの太実線部のように、光吸収層220を含まない場合は、ランプアニールの光が素子分離領域200を透過して、基板100内深くまで発熱する。すなわち、図4aの比較例では、たとえば素子分離領域200の深さや間隔などのレイアウトに起因して、温度バラつきが生じやすい。また、図4bは、ランプアニールなどの熱処理を行う工程の前に、基板100表面全体に光吸収層620を設けた半導体装置10の比較例を示している。ここでの光吸収層620は、本実施形態における素子分離領域200の光吸収層220と同様の材料で構成されている。図4bの太実線部のように、基板100表面全体に光吸収層620を設けた場合は、ランプアニールの光が基板100内部に透過することなく、基板100表面で吸収され、基板全体を均一に発熱させる。しかし、この場合では、ゲート電極440等の上層に多層配線層非図示を形成するために、ランプアニール後に光吸収層620を除去する必要がある。したがって、この光吸収層620の除去工程において、光吸収層620などによる表面汚染などが起こる可能性がある。一方、図4cは、本実施形態の半導体装置10を示している。本実施形態では、素子分離領域200は、上記したように光吸収層220を含んでいる。図4cの太実線部のように、本実施形態では、素子分離領域200が光吸収層220を含むことにより、ランプアニールの光を素子分離領域200の内部へ透過させることがない。よって、ランプアニールにより、基板100の表面近傍のみを均一に発熱させることが出来る。また、素子分離領域200の一部として光吸収層220を含むことにより、その後の製造工程で光吸収層220を除去する必要がないため、上記した表面汚染などの影響を防ぐことができる。以上のように、本実施形態では、ランプアニールによるレイアウトに起因した温度バラつきを低減することができる。第二の実施形態第二の実施形態は、光吸収層220が密着層260を介して素子分離領域200内に形成されている点を除いて、第一の実施形態と同様である。まず、図5~図7を用いて、第二の実施形態における半導体装置の製造方法を説明する。図5~図7は、第二の実施形態における半導体装置の製造方法を説明するための断面図である。図5aのように、第一の実施形態と同様にして、基板100上に、ハードマスク層500をパターニングし、半導体素子を分離するための溝を形成する。次いで、図5bのように、CVD法などの成膜プロセスを用い、上記した溝内に密着層260を形成する。本実施形態では、たとえば基板がシリコン基板である場合、密着層260はSiO2である。SiO2は、Siに対して密着性が良く、格子定数も近いことから応力緩和層としても機能する。次いで、図5cのように、CVD法などの成膜プロセスを用い、上記した溝内の密着層260上に、光吸収層220を形成する。光吸収層220は、第一の実施形態と同様にして、たとえば、アモルファスカーボン、SiN、ポリシリコンである。次いで、図6aのように、全面ドライエッチングにより、光吸収層220及び密着層260を、基板100表面近傍までエッチングする。図6bのように、光吸収層220、及びハードマスク層500の上に、CVD法などの成膜プロセスを用い、絶縁層240を形成する。この絶縁層240は、第一の実施形態と同様に、たとえばSiO2である。次いで、図6cのように、CMPにより、絶縁層240とハードマスク層500を除去する。次いで、図7aのように、ゲート絶縁膜420及びゲート電極440をパターン形成する。以上のようにして、図7bのように、第二の実施形態における半導体装置10を得ることができる。第二の実施形態によれば、光吸収層220が密着層260を介して素子分離領域200内に形成されている。これにより、光吸収層220を基板100に直接密着させることが困難な場合であっても、光吸収層220を、素子分離領域200内に密着層260を介して形成することができる。上記した二つの実施形態では、光吸収層220上に、絶縁層240が形成されている場合を説明したが、上記した場合のほか、光吸収層220は、素子分離領域200の上面まで形成されていてもよく、すなわち基板100表面と面一に形成されていてもよい。また、上記した二つの実施形態では、FETの例を説明したが、半導体素子はPN接合ダイオード等であってもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。