"トランスポートパケットに含まれるプログラムをデジタルバスを介して接続される装置に伝送する方法であって、前記トランスポートパケットを受信するステップであって、該トランスポートパケットの各々がタイミング信号を抽出するためのプログラムクロックレファレンスを有している、該ステップと、前記受信したトランスポートパケットからプログラムを含むパケットを抽出するステップと、前記プログラムを含むパケットの生成または受信と関連付けられたタイムスタンプを生成するステップと、前記タイムスタンプと、当該タイムスタンプと関連する前記プログラムを含むパケットとを含むスーパーパケットを形成するステップと、前記スーパーパケットを、前記デジタルバスに出力するステップと、を含む、前記方法。圧縮された信号を処理コンポーネント間で通信する場合に、処理コンポーネントの1つが記録装置であるときに特に問題が生じる。その問題は、圧縮されたデータのトランスポートパケットの多くが、同期のための指標を何も含んでいないことである。それに加えて、トランスポートパケットは一様なレートで到達したり、発生したりしないでもよい。たとえば、記録装置では、再生スピードを変化させることができるようにするために、比較的正確なタイミングが必要である。すなわち、記録装置が種々の再生機能を含んでいる場合は、圧縮データを記録媒体上に正確に位置づけすることが必要である。本発明は、バスを介して相互接続されているオーディオ、ビデオおよびデータ処理コンポーネントに対してデータを圧縮された形式で供給することを指向する。ソースデータは、たとえばMPEG2ビデオ標準のシステムレベルのトランスポートパケットのような、トランスポートバケットに生じる。タイムスタンプは、それぞれのソーストランスポートパケットが生じたときに発生する。スーパーパケットは、タイムスタンプおよび関連するトランスポートパケットとから構成されており、および処理コンポーネント間に分配するためにバスに供給される。処理コンポーネントの各々で、受信したスーパーパケットにおけるタイムスタンプは取り出され、スーパーパケットにおいて運ばれるトランスポートパケットの処理のための同期クロックの発生に用いられる。トランスポートパケットおよびタイムスタンプは各スーパーパケットの予め定められた位置に配置される。本発明の実施の形態を図面を参照して説明する。図1を参照するに、図1には、ANDバスにより相互接続されたAVDバスインターフェース1000,1001,1002,...の縦続接続を示している。各インターフェース1000,1001,1002,...は双方向で、信号を装置コンポーネントに供給したり、装置コンポーネントから信号を受信したりすることができるように条件づけされ得る。インターフェース1000,1001,1002,...は、これら双方を同時に行うことはできない。1つのセッションに対して、一方を行うかまたは他のことを行うように条件付けられている。各インターフェース1000,1001,1002,...は、バスにより供給される信号でコンポーネント装置を駆動する出力バッファOBを有する。各インターフェース1000,1001,1002,...は、コンポーネント装置により供給される信号でバスを駆動する入力バッファIBを有する。入力バッファおよび出力バッファの双方を、主制御装置マスタコントローラで制御されるスイッチを介してバスに選択的に結合する。このように、信号をバスに供給し、信号をバスから受信する方向を、高度の柔軟性をもって決定することができる。各インターフェース1000,1001,1002,...は、AVDバスへの双方の接続点において、信号をAVDバスからインターフェース1000,1001,1002,...に結合する半二重送受信器DTを設けてもよい。AVDバスは一対の制御線を有しており、この制御線上で主制御装置からのシリアル制御信号を通信している。この制御信号は、アドレスを含んで、インターフェース1000,1001,1002,...の各々を選択的に制御できるようにしてもよい。インターフェース1000,1001,1002,...のスイッチ装置の例を、図2に示す。図2において、AVDバスは3対の信号線、すなわち6本の導線で構成されているものとする。すべての信号線対は、ビットシリアルに信号を運んでいる。2本の導線制御線対には、制御信号を送ることが任されている。各デコーダ100は、一意的なアドレスを付与されており、異なった制御信号を各インターフェースに供給することができる。特定のインターフェースに向けられた制御信号に応答して、デコーダ100は各デマルチプレクサ01,02,03および04にステアリング信号を出力する。制御信号は、次のことを決定する。すなわち、出力バッファOBに導線されている出力ポートOUTに各バス導線のうちのいずれを結合するか;入力バッファIBに結合されている入力ポートINに各バス導線のうちのいずれを結合するか;および、いずれの導線が右と左の入力/出力ポート間で、インターフェースを乗り継ぐのかである。デージィチェーン接続を選択的に切断するデマルチプレクサ01,02,03および04を含めることにより、切断点の片側の装置が、同じ導線の切断点の他の側の装置コンポーネント間の通信とは独立に通信することができる。この結果、非常に多数の独自の通信が、バス構成中の比較的少数の導線を用いて、実施することができる。制御線対を除いてバス導線は、各デマルチプレクサ01および02により、インターフェースノードOUTに選択的に結合される。制御線対を除いてバス導線は、各デマルチプレクサ03および04により、インターフェースノードINに選択的に結合される。インターフェースの右からまたは左からのすべての導線は、ノードOUTまたはノードINに結合するはできるが、同時にノードOUTとINの両方には結合できない。あるいはまた、導線のうち選択された各々のみを実際にOUTまたはINのノードに結合し、残余の導線は適切に終端するようにしてもよい。デジタル設計分野の当業者には、3つのデマルチプレクサにより、多数の相互接続の組合せが可能であることは理解できるであろう。しかしながら、制御線対は、ビットシリアルにデータを通信しているので、制御ワード長は、デコーダの設計によってのみ制限される。従って、制御ワード長が8ビットに制限されている場合、選択され得る可能な相互接続の組合せの数は、256である。256の組合せは、図示した4つよりもっと本数の多い導線のスイッチングをできるようにする。デコーダ100は、メモリアドレスポートに供給される異なる制御信号に対して、複数の制御機能をプログラムした読み出し専用メモリで構成することができる。AVDバスシステムの重要な特徴は、データすなわち信号のフォーマットである。この例では、通信されるべき信号は、MPEG2ビデオ標準のシステムレイヤまたはグランドアライアンス信号フォーマットのトランスポートレイヤで定義されている、トランスポートパケットの形式で供給されることを前提としている。ADVバス上での送信において、トランスポートパケットは、本発明においてスーパーパケットと名付けられているもう一つのパケット内にパッケージされる。スーパーパケットの内容には、タイムスタンプ、トランスポートパケットおよび再生速度コードplaybackratecodeが含まれている。タイムスタンプはタイミングコードで、トランスポートパケットの受信の瞬間に取られたクロックカウンタのサンプルである。再生速度コードは、記録装置で使用されるコードで、特定の記録された信号が再生されるべき速度を定めている。再生速度は、記録速度に対して相対的にコード化されている。再生速度コードは、AVDバスに接続されている装置のうちで記録装置以外の装置では読みとられない。再生速度コードの目的は、比較的速いビット速度で記録を行い、かつ通常のビット速度で再生を行うことができるようにすることである。この特徴は、高速の複写、およびたとえばあるビデオダイヤルトーンシステムVideoDialToneSystemで考えられているような高速バースト中のビデオ信号の受信をできるようにすることである。後者の応用においては、映画全体を超高速のビット速度で数分内に送信し、および記録し、その後通常の速度で再生することが期待されている。図3は、AVDバス上で転送される信号を図示したものである。フレームクロックは導線の1つに供給されて、AVDバスの他の導線上にスーパーパケットが生じたことを示す。フレームクロックが高い状態のとき、スーパーパケットは高い状態内においてフレームされており、かつ高い状態と一致している。フレームクロックの高い状態、すなわちアクティブ間隔はすべてのパケットに対して一定であり、この例では、191バイト1バイトは8ビットの持続期間と等しい。これら191バイトは、20ビットのタイムスタンプ、4ビットの再生速度コード、188バイトのトランスポートバケットに分けられる。トランスポートパケットが188バイトより少ない場合は、スーパーパケットのトランスポートパケット部分の先頭部分にロードされる。好ましいデータの順序は、タイムスタンプ、再生速度コード、そしてそれからトランスポートパケットであるが、他の構成も可能である。フレームクロックのアクティブ部分は一定期間であるが、アクティブでない部分は可変であることに注意されたい。このことは、スーパーパケットの形成に大きな柔軟性を与えている。再生速度コードは、好都合であるが、必須のものではない。他方、タイムスタンプは、スイッチドバス構造switchedbusstructureにおいて、各装置コンポーネントにおけるトランスポートパケットの受信時に、ジッタゆらぎが導入される可能性があるために含められている。ジッタは、システムの性能、特に記録装置の性能に影響を及ぼす。タイムスタンプは記録装置により使用されて、ソースとなったトランスポートパケットの発生タイミングに記録装置を同期させ、これによりタイミングジッタを除去する。図4を参照して、スーパーパケットを生成するひとつの方法を説明する。この例では、ビデオ信号はカメラ40から供給されている。この信号はMPEGエンコーダ41により圧縮され、トランスポートプロセッサ42によりトランスポートパケットにパッケージされる。MPEGエンコーダ41は、システムクロック45およびモジュロMカウンタ43と協働して、圧縮されたビデオ信号中にタイムスタンプを設ける。および、トランスポートプロセッサ42もまた、モジュロMカウンタ43と協働して、トランスポートパケットの各々にプログラムクロックレファレンスを設ける。トランスポートプロセッサ42はビデオ信号のビット直列のトランスポートパケットを1個の出力ポートに供給しており、そして、それと並列に、順次の出力トランスポートパケットの開始を示すタイミング信号を供給している。順次のトランスポートパケットは、補償用の遅延要素50で遅延され、それからフォーマット化装置47に供給される。各新しいトランスポートパケットの開始時に、モジュロMカウンタのカウントは、ラッチ44に取り込まれ、ラッチ44の出力はフォーマット化装置47に結合される。その上、再生速度制御コードPBは、システムコントローラ46からフォーマット化装置47に供給される。この例では、カメラは、リアルタイムで、かつ通常の速度で動作するものとし、従って再生速度コードは、記録速度と同じ再生速度を反映している。カメラ動作の速度はユーザ入力48により制御される。このユーザ入力は、多数の可変コーディングおよび圧縮パラメータを定義している。トランスポートプロセッサ42から供給されるタイミング信号が、新しいトランスポートパケットの発生を示している時、コントローラ46はフォーマット化装置47に条件づけを行って、まず、直列形式でタイムスタンプすなわち、ラッチ44にラッチされているカウントを出力し、次に直列形式で再生速度コードを出力し、および最後に直列形式で遅延されたトランスポートパケットを出力して、スーパーパケットを形成する。遅延要素50においてトランスポートパケットが受けた遅延は、タイムスタンプと再生速度コードを読み出すのに必要な時間に等しい。スーパーパケットは、インターフェースの制御線対の導線上に存在する制御信号の制御の下で、インターフェース49の導線の所望の1つに供給される。それに加えて、コントローラは、フレームクロック信号を発生する。このフレームクロック信号はスーパーフレームと一致しており、インターフェース49内のAVDバスの第2の導線に供給される。このコントローラ46が全システムのコントローラである場合は、制御線対に供給される制御信号を発生し、信号がどこに送られるかの選択は、ユーザ入力48の制御の下で行われる。そうではない場合は、コントローラ46とインターフェースとのやりとりは、この例ではフレームクロックの発生のみである。図5は、第2のスーパーパケット発生器の第2実施例を示す。図5において、図4と同じ符号を付与している要素は、同様のものであり、同じような機能を実行する。送信されたトランスポートパケットは、モデムで受信され、パケットソース51のリードソロモンデコーダで誤り訂正される。パケットソースは、各トランスポートパケットの生起と同時にパルスPを出力してそれら存在を示す。パルスPおよびトランスポートパケットを逆トランスポートプロセッサ53に供給する。この実施例では、パケットソースに供給される信号は、異なるプログラムおよび異なるプログラムコンポーネントに適した時分割多重のパケットを含んでいることを前提としている。各パケットは、プログラム識別子PIDを含んでおり、これにより、各パケットを各プログラムやプログラムコンポーネントに関連づける。トランスポートプロセッサは所望のプログラムと関連するパケットのみを選択するように条件づけられている。これらパケットのペイロードを、ダイレクトメモリアクセスDMAを介して、バッファメモリ54に供給する。各プログラムコンポーネントのペイロードをバッファメモリ54の特定のエリアに供給する。各プログラムコンポーネントのプロセッサ、すなわちオーディオプロセッサ55,ビデオプロセッサ56,補助プロセッサ57およびスマートカード58がコンポーネント信号データを要求するときに、それらプロセッサはプロセッサ53からも同じコンポーネント信号データを要求する。プロセッサ53は、DMA構成を介して適切なペイロードを読みとる。トランスポートパケットの各々は、プログラムクロックレファレンスPCRを含んでおり、それによりトランスポートパケットの生成をエンコーダのシステムクロックに正確に関連づける。逆トランスポートプロセッサ53は、これらのPCRを抽出し、そしてそれらPCRをシステムクロック発生器52に供給する。PCRを使用して、クロック発生器52はシステムクロックを発生する。そのシステムクロックの周波数は、エンコーダのシステムクロックにロックしている。システムクロックは逆トランスポートプロセッサ53およびパケットソース51で用いられ、これにより、トランスポートパケットは最初の生成と相対的に同期している。システムクロックの発生は、図6に関連して、下記に記載されるクロックの同期化と同様である。システムクロックはモジュロMカウンタ43でカウントされ、そして、パルスPが生起したときに、すなわち新規のトランスポートパケットの開始がパケットソースにより出力されたときにカウンタにより提示されたカウント値が、パルスPに応答してラッチ50中に取り込まれる。さらに加えて、関連するトランスポートパケットは補償用遅延要素50に供給される。要素50からの遅延されたトランスポートパケット、ラッチ44からのタイムスタンプカウント値およびコントローラ460からの再生速度コードは、スーパーパケットフォーマット化装置47の各入力ポートに供給される。コントローラ460は、ユーザ入力48の制御の下で、逆トランスポートプロセッサと交信して、どのプログラムトランスポートパケットをスーパーパケットにパッケージするかを指定する。各トランスポートパケットの生起時に、受信したトランスポートパケットが所望のものであるときにはいつでも、逆トランスポートプロセッサよりパルスをコントローラ460にパルスを供給する。このパルスに応答して、コントローラ460は、フォーマット化装置を条件づけして、現在のタイムスタンプ、PBおよびトランスポートパケットで、スーパーパケットを形成するようにする。この例では、遅延要素50は、最初の2つのスーパーパケットのデータ要素の形成時間だけではなく、逆プロセッサが、パケットが所望のパケットのうちのひとつであることを確認するのに必要な時間をも含むものとする。前述の例において、タイムスタンプは、トランスポートパケットの生起時に発生する。あるいはまた、タイムスタンプは、スーパーパケットの発生のタイミングに関連して発生してもよい。すなわち、タイムスタンプが、スーパーパケットが出力される瞬時を定義してもよいし、あるいはスーパーパケットの合成が開始される瞬間を定義してもよい。これらの瞬間において、タイムスタンプは、一般にフレームクロックの立ち上がり端縁に関連しているが、この遷移のタイミングを定義はしていない。タイムスタンプは特定のトランスポートパケットに依然として関連している。それは、スーパーパケットは各トランスポートパケットを運ぶために発生されているからである。フレームクロックは固定された周波数の信号ではない。すなわち、フレームクロックの非アクティブ部分は可変である。タイムクロックを固定された周波数のクロックとしないことによって、スーパーパケットは、トランスポートパケットが利用可能であるときは何時でも形成されるようにすることが特に望ましい。固定された周波数のフレームクロックは望ましくない。その理由は、フレームクロックのアクティブ部分の開始後に生起したトランスポートパケットに対するスーパーパケットの形成が、フレームクロックの次のサイクルまで強制的に遅延させられるからである。タイムスタンプがスーパーパケットまたはフレームクロックの形成に関連しているものとすると、図4および図5のラッチ44は、フォーマット化装置47、あるいはコントローラ46または460のいずれかによりカウント値を取り込むように条件づけることができる。図6は、記録装置中において用いられて、タイムスタンプを同期に用いる装置の例を示している。AVDバスインターフェースの1本の導線からのスーパーパケットを信号ソータ202の入力ポートの1つに結合し、AVDバスインターフェースの他方の導線上のフレームクロックを信号ソータ202の第2の入力ポートに結合する。エッジ検出器31は、フレームクロックのアクティブな期間の開始を規定するフレームクロック信号の遷移を検出し、およびこの検出に応答して、システムクロック発生器208中のカウンタ36に表示されているカウントを、ラッチ35中に取り込む。カウンタ36は、電圧制御発振器37からのパルスをカウントする。この電圧制御発振器37は、スーパーパケットのタイムスタンプを発生するのに用いられる周波数に近い自走周波数を有する。ラッチ35にカウント値を取り込むのと同時に、エッジ検出器31はデマルチプレクサコントローラ33に警告を与えて、デマルチプレクサ32を制御する一連の制御信号を供給してスーパーパケットのコンポーネントを分離する。スーパーパケット中に含まれるタイムスタンプは、クロックコントローラ39によってアクセスされるメモリ34中に格納される。記録装置が取り扱うように配置されている形式の信号に依存して、デマルチプレクサ32は種々のフォーマットで信号を供給するように設計することができる。すなわち、デマルチプレクサ32はスーパーパケットをそっくり供給することができる。あるいはまた、デマルチプレクサを適切に構成して、再生速度コードPBを記録装置コントローラ回路29によりアクセスされる1つのポートに供給し、およびトランスポートパケットを記録回路28によりアクセスされる他のポートに供給するようにしてもよい。クロックコントローラ39は、ラッチ35にラッチされた順次の値およびメモリ34に格納された順次のタイムスタンプの値を格納する装置を有する。順次のタイムスタンプの値をTSnおよびTSn1とする。ラッチ35に格納されている対応する順次のカウント値をLCRnおよびLCRn1とする。クロックコントローラ39はTSおよびLCRの順次の値を読みとり、かつ差に比例する誤差信号Eを形成する。誤差信号Eは電圧制御発振器37に制御信号として供給され、この発振器37がタイムスタンプを発生したシステムクロックと等しい周波数を発生するようにする。このようにして、システムクロック発生器208の電圧制御発振器37からスーパーパケット中のタイムスタンプと同期のとれたシステムクロックが取り出される。クロックコントローラ39により発生した誤差信号はパルス幅変調信号の形式とすることができ、ローパスフィルタ38をアナログ部品で実施することにより、この誤差信号をアナログの誤差信号とすることができる。このシステムの制約は、システムの両側にあるカウンタが同じ周波数かその偶数倍数をカウントしていることである。これには、電圧制御発振器37の定格周波数がエンコーダにおけるシステムクロックの周波数にかなり近いことが必要である。図5に示した回路により発生したトランスポートパケットの生起は、たとえば、エンコーダのクロックとPCRを介して同期している、システムクロックと同期していることに留意されたい。これらトランスポートパケットの生起は、受信機の同期クロックと協働してタイムスタンプされ、そして、各トランスポートパケットはタイムスタンプを付された後にAVDバスに供給される。AVDバスの記録装置インターフェースにおいて、トランスポートパケットを用いた記録装置は、タイムスタンプを用いて、トランスポートパケットおよび受信機のシステムクロックと同期している記録装置のシステムクロックを発生させる。従って、記録装置で用いられる信号パケットは、実質的にジッタ無しとなる。"