半導体装置の製造方法であって、基板の同一平面内において、回路の電源用電極に接続される第1の電極と、回路の接地用電極に接続される第2の電極と、前記第1の電極と前記第2の電極の間に挟まれるコンデンサ用絶縁膜とを形成し、前記第1の電極、前記第2の電極、及び前記絶縁膜とでコンデンサを形成することを特徴とする、半導体装置の製造方法。前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されることを特徴とする、請求項1に記載の半導体装置の製造方法。前記コンデンサを形成するために基板上の薄膜にコンデンサ用パターンを形成するコンデンサ用パターン形成工程を有し、前記コンデンサ用パターン形成工程で形成されたパターンの少なくとも一部を利用して、前記回路を有する基板に対向配置される部材に対する位置調整を行うことを特徴とする、請求項1又は2に記載の半導体装置の製造方法。前記コンデンサ用パターン形成工程において、前記薄膜にテンプレートの位置調整を行うためのアライメント用パターンをさらに形成し、その後、前記テンプレートを基板に対向するように配置し、その後、前記アライメント用パターンと前記テンプレートとの間にアライメント液を供給し、基板に対する前記テンプレートの位置調整を行い、その後、前記テンプレートの開口部から処理液を供給することを特徴とする、請求項3に記載の半導体装置の製造方法。前記薄膜は絶縁体膜であり、前記処理液はめっき液であり、前記コンデンサ用パターンを形成するコンデンサ用パターン形成工程は、前記絶縁体膜をパターニングすることにより前記コンデンサ用絶縁膜を形成し、その後、前記コンデンサ用パターンに前記めっき液を供給することで前記第1の電極と前記第2の電極を形成して、前記コンデンサを形成するコンデンサ形成工程と、を有することを特徴とする、請求項3又は4に記載の半導体装置の製造方法。前記薄膜は導体膜であり、前記処理液はめっき液であり、前記コンデンサ用パターンを形成するパターン形成工程は、前記導体膜をパターニングすることによりなり、その後、前記コンデンサ用パターンに前記めっき液を供給し、めっき処理することで前記導体膜を通じて前記回路の電気的検査を行う電気的検査工程、を有することを特徴とする、請求項3又は4に記載の半導体装置の製造方法。半導体装置であって、基板の同一平面内において、回路の電源用電極に接続される第1の電極と、回路の接地用電極に接続される第2の電極とが形成され、前記第1の電極と前記第2の電極が対向電極となり、前記第1の電極と前記第2の電極の間に挟まれた絶縁膜によりコンデンサが形成されていることを特徴とする、半導体装置。前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されていることを特徴とする、請求項7に記載の半導体装置。基板の同一平面には、アライメント用パターンが形成されており、前記アライメント用パターンは前記コンデンサと同一の材料から形成されていることを特徴とする、請求項7又は8に記載の半導体装置。前記コンデンサは、並列に複数形成されていることを特徴とする、請求項7~9のいずれかに記載の半導体装置。前記回路に対して複数の前記電源用電極が接続され、前記第1の電極は前記複数の電源用電極に接続され、前記回路に対して複数の前記接地用電極が接続され、前記第2の電極は前記複数の接地用電極に接続されていることを特徴とする、請求項7~10のいずれかに記載の半導体装置。しかしながら、特許文献1に記載の半導体装置のコンデンサは第1の半導体チップの導体層と第2の半導体チップの導体層で形成されるため、第1の半導体チップと第2の半導体チップの鉛直方向又は水平方向の相対的な位置がずれると、コンデンサの容量が変動する。すなわち、コンデンサの容量が所望の容量とならない場合がある。かかる場合、コンデンサがバイパスコンデンサ等として機能しない。したがって、半導体装置を高性能化することができない。また、この方法でバイパスコンデンサを形成するためには、必ず対向する第2の半導体チップを必要とする。すなわち、ダミー半導体チップを用意するなどしないと、半導体装置は、積層する半導体チップの総数から1を引いた数しかバイパスコンデンサを持つことができない。本発明は、かかる点に鑑みてなされたものであり、コンデンサを備えた半導体装置を高性能化することを目的とする。前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板の同一平面内において、回路の電源用電極に接続される第1の電極と、回路の接地用電極に接続される第2の電極と、前記第1の電極と前記第2の電極の間に挟まれるコンデンサ用絶縁膜とを形成し、前記第1の電極、前記第2の電極、及び前記絶縁膜とでコンデンサを形成することを特徴としている。本発明によれば、基板の同一平面内に第1の電極と第2の電極を形成するので、従来のように電極間の相対的な位置がずれることがなく、第1の電極と第2の電極を適切な位置に形成することができる。したがって、基板上に所望の容量のコンデンサを形成することができる。しかも、第1の電極と第2の電極は、それぞれ電源用電極と接地用電極に直接接続されているので、第1の電極と電源用電極間の配線、及び第2の電極と接地用電極間の配線に係る寄生インダクタンスと抵抗を最小にすることができる。そうすると、少なくともコンデンサの容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができるため、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサをバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、本発明によれば、半導体装置を高性能化することができる。前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されてもよい。前記半導体装置の製造方法は、前記コンデンサを形成するために基板上の薄膜にコンデンサ用パターンを形成するコンデンサ用パターン形成工程を有し、前記コンデンサ用パターン形成工程で形成されたパターンの少なくとも一部を利用して、前記回路を有する基板に対向配置される部材に対する位置調整を行ってもよい。前記コンデンサ用パターン形成工程において、前記薄膜にテンプレートの位置調整を行うためのアライメント用パターンをさらに形成し、その後、前記テンプレートを基板に対向するように配置し、その後、前記アライメント用パターンと前記テンプレートとの間にアライメント液を供給し、基板に対する前記テンプレートの位置調整を行い、その後、前記テンプレートの開口部から処理液を供給してもよい。前記薄膜は絶縁体膜であり、前記処理液はめっき液であり、前記コンデンサ用パターンを形成するコンデンサ用パターン形成工程は、前記絶縁体膜をパターニングすることにより前記コンデンサ用絶縁膜を形成し、前記半導体装置の製造方法は、その後、前記コンデンサ用パターンに前記めっき液を供給することで前記第1の電極と前記第2の電極を形成して、前記コンデンサを形成するコンデンサ形成工程と、を有していてもよい。前記薄膜は導体膜であり、前記処理液はめっき液であり、前記コンデンサ用パターンを形成するパターン形成工程は、前記導体膜をパターニングすることによりなり、前記半導体装置の製造方法は、その後、前記コンデンサ用パターンに前記めっき液を供給し、めっき処理することで前記導体膜を通じて前記回路の電気的検査を行う電気的検査工程、を有していてもよい。別な観点による本発明は、半導体装置であって、基板の同一平面内において、回路の電源用電極に接続される第1の電極と、回路の接地用電極に接続される第2の電極とが形成され、前記第1の電極と前記第2の電極が対向電極となり、前記第1の電極と前記第2の電極の間に挟まれた絶縁膜によりコンデンサが形成されていることを特徴としている。前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されていてもよい。基板の同一平面には、アライメント用パターンが形成されており、前記アライメント用パターンは前記コンデンサと同一の材料から形成されていてもよい。前記コンデンサは、並列に複数形成されていてもよい。前記回路に対して複数の前記電源用電極が接続され、前記第1の電極は前記複数の電源用電極に接続され、前記回路に対して複数の前記接地用電極が接続され、前記第2の電極は前記複数の接地用電極に接続されていてもよい。本発明によれば、コンデンサを備えた半導体装置を高性能化することができる。以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図1は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。先ず、図2に示すように基板としての半導体ウェハ12にデバイス層11を形成する。デバイス層11の下の層をバルク層10とする。以下、バルク層10において、デバイス層11側の面を表面10aといい、デバイス層11と反対側の面を裏面10bという。また、デバイス層11において、バルク層10と反対側の面を表面11aといい、バルク層10側の面を裏面11bという図1の工程S1。なお、図示はしないが、半導体ウェハ12には、水平面内に同一のデバイス層11が複数形成されている。そして、本実施の形態では、後述するように半導体チップを積層するにあたり、半導体ウェハ12を個々のデバイス層11からなる半導体チップに切り出す前に当該半導体ウェハ12をウェハレベルで積層するウェハ積層方式が用いられる。半導体ウェハ12のデバイス層11には、回路13と配線14が形成される。回路13内には、複数のトランジスタやメモリセル図示せずが配置されている。配線14は、導電性を有し、一部がデバイス層11の表面11aから露出すると共に、回路13と後述する貫通電極31と接続される。なお、デバイス層11には、回路13や配線14のほか、種々の回路や配線、電極等図示せずも形成されている。また、回路13や配線14は、一連のデバイス層11の形成工程において、同時に形成される。半導体ウェハ12にデバイス層11が形成されると、図3に示すようにデバイス層11の表面11aに支持基板としての支持ウェハ20を配設する図1の工程S2。支持ウェハ20は、例えば剥離可能な接着剤によってデバイス層11と接着される。なお、支持基板はシリコンウェハやガラス基板が用いられ、半導体ウェハ12が薄化された後でも搬送できるようにすることを主な目的として取り付けられる。その後、図4に示すようにバルク層10の裏面10bを研磨し、半導体ウェハ12を薄化する図1の工程S3。なお、図4の例においては、半導体ウェハ12の表裏面を反転させ、バルク層10の下方にデバイス層11を配置している。その後、図4に示すようにバルク層10を厚み方向に貫通する貫通孔30を形成する図1の工程S4。貫通孔30は、配線14に接続されるようにデバイス層11にも形成される。また、貫通孔30は、半導体ウェハ12において複数形成される。これら複数の貫通孔30は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってデバイス層11上に所定のレジストパターンを形成した後、当該レジストパターンをマスクとしてデバイス層11とバルク層10をエッチングして、貫通孔30が形成される。貫通孔30の形成後、レジストパターンは、例えばアッシングされて除去される。その後、各貫通孔30内に導電性材料を充填して、図5に示すように貫通電極TSV:ThroughSiliconVia31を形成する図1の工程S5。貫通電極31としては、後述するように回路13に対する電源用貫通電極31aと接地用貫通電極31bが形成される。これら電源用貫通電極31aと接地用貫通電極31bは、デバイス層11の配線14に接続される。また、その他の貫通電極31として、後述するように他の各種信号を伝送する貫通電極31cも形成される。実際には、導電性材料が充填される前に各貫通孔30の内壁にバリア膜や絶縁膜等が形成されるが、説明を簡略化させるために割愛する。その後、図6に示すようにバルク層10の裏面10b上に絶縁膜40を形成する図1の工程S6。なお、図6以降の図面については、支持ウェハ20の図示を省略しているが、実際にはデバイス層11の表面11aに支持ウェハ20が配設されている。絶縁膜40の一部は、後述するようにコンデンサ61における誘電体となるので、絶縁膜40は所望の比誘電率を有する材料を選択する。シリコン酸化膜などから材料を適宜選択し、CVD化学気相蒸着などの方法で成膜すればよい。なお、絶縁膜40は、本発明における薄膜であって、絶縁体膜である。その後、図7に示すように絶縁膜40を所定のパターンにパターニングする図1の工程S7。これら所定のパターンとしては、後述するコンデンサ61における誘電体を構成するコンデンサ用パターン41と、後述するテンプレート50の位置調整を行うためのアライメント用パターン42とが形成される。なお、絶縁膜40のパターニングは、例えばフォトリソグラフィー処理及びエッチング処理によって行われる。また、コンデンサ用パターン41は、本発明におけるコンデンサ用絶縁膜としても機能する。なお、コンデンサ61における誘電体を構成するコンデンサ用パターン41は、コンデンサ61の容量を大きくするため、バルク層10の裏面10b上に帯状に長く形成する。アライメント用パターン42もまた同様で、バルク層10の裏面10b上に帯状に長く形成する。これは、コンデンサ用パターン41の縁部を長くすることで、後述するピン止め効果の作用を大きくするためである。そして、例えば図8に示すようにバルク層10の裏面10bには、貫通電極31が形成される貫通電極領域R1と、コンデンサ用パターン41が形成されるコンデンサ領域R2と、アライメント用パターン42が形成されるアライメント領域R3とが形成される。なお、これら領域R1~R3の配置は、図示の例に限定されず、種々の配置を取り得る。その後、図9に示すようにバルク層10の裏面10b側にテンプレート50を配設する図1の工程S8。テンプレート50は、例えばバルク層10の裏面10bとの距離が約5μmの位置に配設される。テンプレート50には、その表面50aから裏面50bまで厚み方向に貫通し、処理液としてのめっき液を流通させるためのめっき液流通路51が複数形成されている。各めっき液流通路51は、バルク層10の裏面10bに形成されたコンデンサ用パターン41間の凹部に対応する位置に形成されている。流通経路51の内壁面及び表面50aと裏面50bの開口周囲には、検査用電極56が形成されている。また、テンプレート50には、その表面50aから裏面50bまで厚み方向に貫通し、アライメント液としての純水を流通させるための純水流通路52が複数形成されている。各純水流通路52は、アライメント用パターン42に対応する位置に形成されている。なお、テンプレート50において、めっき液流通路51と純水流通路52は、例えば機械加工を行ったり、或いはフォトリソグラフィー処理とエッチング処理を一括して行うことで形成され、高い位置精度で形成される。また、本実施の形態では、アライメント液として純水を用いたが、他の種々の液、例えばめっき液等を用いることもできる。そして、テンプレート50は、めっき液流通路51がコンデンサ用パターン41間の凹部に対応し、純水流通路52がアライメント用パターン42に対応するように配置される。なお、めっき液流通路51の位置とコンデンサ用パターン41間の凹部の位置、及び純水流通路52の位置とアライメント用パターン42の位置は、それぞれ厳密に対応している必要はない。これらの位置が多少ずれている場合でも、後述する工程S9においてテンプレート50と半導体ウェハ12の位置調整が行われる。その後、図10に示すようにテンプレート50の純水流通路52からアライメント用パターン42上に所定量の純水Pを供給する。純水Pは、アライメント用パターン42の縁部において、その表面張力により大きな所定の接触角を持つ。そうすると、純水Pはアライメント用パターン42上に留まる。このように純水Pの広がりを抑える現象は、いわゆるピン止め効果として知られている。そして、例えば図11に示すようにアライメント領域R3において、純水Pは格子状に形成されたアライメント用パターン42上に拡散する。なお、純水Pをアライメント用パターン42上に留めるため、アライメント用パターン42間の凹部をアライメント用パターン42の表面よりも相対的に疎水性にしてもよい。また、アライメント用パターン42の配置は、図示の例に限定されず、種々の配置を取り得る。例えばアライメント用パターン42は櫛状に配置されていてもよい。その後、上述したテンプレート50とアライメント用パターン42との間に充填された純水Pの表面張力によって、図10に示すようにテンプレート50を移動させる復元力図10の矢印がテンプレート50に作用する。そうすると、めっき液流通路51の位置とコンデンサ用パターン41間の凹部の位置、及び純水流通路52の位置とアライメント用パターン42の位置がずれている場合でも、これらが対向するようにテンプレート50が移動し、図12に示すようにテンプレート50と半導体ウェハ12の位置調整が行われる図1の工程S9。そして、コンデンサ用パターン41間の凹部の上方にめっき液流通路51が配置される。なお、説明の便宜上、純水Pの供給とテンプレート50の移動を順に説明したが、実際にはこれらの現象はほぼ同時に進行する。その後、図13に示すようにめっき液流通路51からコンデンサ用パターン41間の凹部に所定量のめっき液Mを供給する。なお、めっき液Mには種々のめっき液を用いることができる。本実施の形態では、例えば銅のめっき液Mが用いられる場合について説明するが、めっき液Mには、例えばCuSO4五水和物と硫酸からなるめっき液や、硝酸銀、アンモニア水及びグルコースからなるめっき液や、無電解銅めっき液などを用いてもよい。その後、電源装置図示せずによってコンデンサ用パターン41間の凹部に充填されためっき液Mに電圧が印加される。そうすると、めっき液Mが反応し、当該コンデンサ用パターン41間の凹部においてめっき処理が行われる。そして、図14に示すようにコンデンサ用パターン41間の凹部に電極60が形成される。なお、本実施の形態においては、電極60を通じて回路13と貫通電極31の電気的試験も行うため、電極60がコンデンサ用パターン41から突出する程度に形成しておき、電極60をテンプレート50の表面50aの検査用電極56と接続させておく。電極60は、図15に示すように電源用貫通電極31aに接続される第1の電極60aと、接地用貫通電極31bに接続される第2の電極60bとを有している。そして、これら第1の電極60aと第2の電極60bが対向配置されて対向電極となり、その間に誘電体として機能するコンデンサ用パターン41が位置することで、コンデンサ61が形成される図1の工程S10。なお、図15は第1の電極60aと第2の電極60bで構成されるコンデンサ61を模式的に示した説明図である。実際には、例えば図16に示すようにコンデンサ領域R2において、一の電源用貫通電極31aから第1の電極60aが櫛状に複数分岐し、一の接地用貫通電極60bが櫛状に複数分岐している。そして、分岐した第1の電極60aと分岐した第2の電極60bとが交互に対向して配置されている。これら第1の電極60aと第2の電極60bでコンデンサ61が構成されている。また、上述したように半導体ウェハ12にはデバイス層11回路13が複数形成されている。このため、電源用貫通電極31aと接地用貫通電極31bも複数形成されており、さらに第1の電極60aと第2の電極60bも複数形成されている。なお、第1の電極60aと第2の電極60bの配置は、図示の例に限定されず、第1の電極60aと第2の電極60bが対向配置されていれば種々の配置を取り得る。このようにコンデンサ61第1の電極60aと第2の電極60bが形成されると、図17に示すようにテンプレート50の裏面50bにおいて、各検査用電極56にテスタ57が接続される。そして、電極60とデバイス層11側の電極図示せずとの間に電圧を印加し、テスタ57から回路13と貫通電極31に検査用の電気信号を送信する。こうして半導体ウェハ12の回路13と貫通電極31の電気的試験が行われる図1の工程S11。その後、テンプレート50をバルク層10の上方から退避させ、さらにバルク層10の裏面10bを洗浄する。必要に応じて、電極60のコンデンサ用パターン41から突出している部分を、CMPなどで除去してもよい。そして、図18に示すようにバルク層10の裏面10b上にウェハ間絶縁膜70を形成する図1の工程S12。具体的には、コンデンサ用パターン41、アライメント用パターン42、電極60上にウェハ間絶縁膜70を形成する。その後、図19に示すようにウェハ間絶縁膜70に対して、貫通電極31及び電極60に対応する位置であって、バックバンプ80を形成する図1の工程S13。そして、貫通電極31が電極60を介してバックバンプ80に電気的に接続される。その後、図20に示すようにデバイス層11が形成された半導体ウェハ12を積層する図1の工程S14。このとき、貫通電極31が電極60とバックバンプ80を介して導通するように、複数の半導体ウェハ12が積層される。これまで取り付けられていた支持ウェハ20を剥離した後に半導体ウェハ20を積層してもよいし、半導体ウェハ12を積層した後に剥離してもよい。こうして、半導体装置100が製造される図1の工程S15。なお、図示の例においては、半導体ウェハ12を3層に積層する場合について説明するが、半導体ウェハ12の積層数はこれに限定されず任意に設定することができる。以上の実施の形態によれば、半導体ウェハ12の同一平面内に第1の電極60aと第2の電極60bを形成するので、第1の電極60aと第2の電極60bを適切な位置に形成することができる。したがって、半導体ウェハ12上に所望の容量のコンデンサ61を形成することができる。しかも、第1の電極60aと第2の電極60bは、それぞれ電源用貫通電極31aと接地用貫通電極31bに直接接続されているので、第1の電極60aと電源用貫通電極31a間の配線、及び第2の電極60bと接地用貫通電極31b間の配線に係る寄生インダクタンスと抵抗を最小にすることができる。そうすると、少なくともコンデンサ61の容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができるため、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサ61をバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、本実施の形態によれば、半導体装置100を高性能化することができる。また、コンデンサ61はバルク層10の裏面10bに形成されている、すなわちデバイス層11が形成されたバルク層10の表面10aと反対側の面に形成されている。このため、コンデンサ61をデバイス層11の形成工程BEOL工程と別の工程で形成することができ、コンデンサ61を形成する第1の電極60aと第2の電極60bとの間に設けられる誘電体として機能するコンデンサ用パターン41の比誘電率を大きくすることができる。ここで、例えばデバイス層11の形成工程でコンデンサを形成することもできるが、かかる場合、絶縁膜の比誘電率を小さくする必要がある。一般的に、デバイス層11内部の絶縁体層層間絶縁膜と呼ばれるは、できるだけ低い比誘電率が求められる。デバイス層11内部には多数の配線があり、配線間の寄生容量が信号遅延の原因となってしまうからである。そうすると、当該コンデンサの容量を大きくすることができず、所望の容量にできない場合がある。この点、本実施の形態によれば、誘電体として機能するコンデンサ用パターン41の比誘電率を大きくすることができるので、コンデンサ61の容量を大きくでき、所望の容量にすることができる。さらに、コンデンサ61は、バルク層10を挟んでデバイス層11の反対側に配置されるので、デバイス層11の配線間の寄生容量の原因になりにくい。また、工程S7において絶縁膜40を所定のパターンに形成する際、コンデサ用パターン41とアライメント用パターン42を形成している。そして、アライメント用パターン42上に供給された純水Pの表面張力によって、テンプレート50に復元力を作用させ、半導体ウェハ12に対するテンプレート50の位置調整を行うことができる。このようにテンプレート50と半導体ウェハ12の位置調整を高精度で行うことができるので、その後の工程S10において、テンプレート50からコンデンサ用パターン41間の凹部に高い位置精度で適切にめっき液Mを供給することができる。したがって、当該めっき液Mを用いて第1の電極60aと第2の電極60bを適切に形成することができ、コンデンサ61を適切に形成することができる。しかも、これらコンデサ用パターン41とアライメント用パターン42はバルク層10の裏面10bに同時に形成されるので、半導体装置100の製造のスループットを向上させることができる。以上の実施の形態では、一の回路13に対して一のコンデンサ61が形成されていたが、図21に示すように一の回路13に対して複数のコンデンサ61が並列に形成されていてもよい。かかる場合、複数のコンデンサ61によって回路13の電源とGND接地間の所望の周波数帯域でのインピーダンスを下げることができる。また、図22に示すように一の回路13に対して複数の電源用貫通電極31aが接続され、第1の電極60aはこれら複数の電源用貫通電極31aに接続されていてもよい。また、一の回路13に対して複数の接地用貫通電極31bが接続され、第2の電極60bはこれら複数の接地用貫通電極31bに接続されていてもよい。かかる場合、複数の電源用貫通電極31aを一体にでき、或いは複数の接地用貫通電極31bを一体にできるので、電源供給をより安定させ、回路13をより安定させることができる。なお、半導体ウェハ12が積層されるに際して、電極60間が短絡する恐れがなければ、ウェハ間絶縁膜70及びバックバンプ80がなくてもよい。この場合、デバイス層11の表面11aに、アライメント用パターン42と同様の段差を有するパターン、或いは親水/疎水領域を形成しておく。アライメント用パターン42上に純水Pを供給しておき、デバイス層11の表面11aに同様のパターンが形成された別の半導体ウェハ12を積層する。この領域において同様の復元力が発生するので、複数の半導体ウェハ12を積層する際の位置調整にも利用することができる。以上の実施の形態では、バルク層10の裏面10bにコンデンサ用パターン41とアライメント用パターン42を形成していたが、コンデンサ用パターン41のみを形成してもよい。そして、コンデンサ用パターン41を用いて、テンプレート50の位置調整を行ってもよい。具体的には、コンデンサ用パターン41上に純水Pを供給し、当該純水Pの表面張力によって、テンプレート50に復元力を作用させる。かかる場合でも、半導体ウェハ12に対するテンプレート50の位置調整を適切に行うことができる。コンデンサ61における誘電体として機能するコンデンサ用パターン41は、コンデンサ61の容量を大きくするため、バルク層10の裏面10b上に帯状に長く形成されている。従って、コンデンサ用パターン41であっても、十分なピン止め効果を得られる長さの縁部を得ることができるのである。以上の実施の形態の半導体装置100の製造工程において、工程S11において半導体ウェハ12の回路13と貫通電極31の電気的試験を行った後に、所定のプログラマブルな配線を設けてもよい。なお、工程S1~S11は、上記実施の形態の工程S1~S11と同様であるので詳細な説明を省略する。上述したように半導体ウェハ12のデバイス層11には回路13や配線14のほかに種々の回路や配線等が形成されているが、例えば図23に示すようにデバイス層11の表面11aにはフロントバンプ200が形成されている。フロントバンプ200は、配線を介して、デバイス層11に形成された第1の共有配線202に接続されている。また、デバイス層11には、チップ選択信号を受けて、当該半導体チップをアクティブにする回路である回路図示せずが形成されている。回路図示せずは、第2の共有配線204に接続されている。なお、図23においては、回路13と配線14の図示を省略している。また貫通電極31cとして、一対の第1の貫通電極210と一対の第2の貫通電極211が形成されている。一対の第1の貫通電極210は第1の共有配線202に接続され、一対の第2の貫通電極211は第2の共有配線204に接続されている。以下、説明の便宜上、一対の第1の貫通電極210のうち、外部に接続されて信号を伝送する貫通電極を第1の貫通電極210aと呼び、他の貫通電極を第1の貫通電極210bと呼ぶ。また、一対の第2の貫通電極211のうち、後述するプログラム配線220が接続される貫通電極を第2の貫通電極211aと呼び、他の貫通電極を第2の貫通電極211bと呼ぶ。さらにバルク層10の裏面10b側には、テンプレート50が配設されている。テンプレート50には、上述しためっき液流通路51と純水流通路52の他に、貫通電極210、211に対応する位置にめっき液Mを供給するためのめっき液流通路53が形成されている。めっき液流通路53は、テンプレート50の表面50aから裏面50bまで厚み方向に貫通している。そして、工程S11において半導体ウェハ12の回路13と貫通電極31の電気的試験を行った後に、めっき液流通路53から貫通電極210、211上にめっき液Mを供給する。このとき、バルク層10の裏面10bにおいて、例えばめっきが形成される貫通電極210、211の周囲、及び後述するプログラム配線220が形成される場所は、他の場所に比べて相対的に親水化されている。プログラム配線220の形成されうる場所とは、例えば、貫通電極210bと貫通電極211aの間を結ぶ直線部のことである。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。或いは、上記親水化処理と疎水化処理を両方行ってもよい。その後、例えば一の第1の貫通電極210bと一の第2の貫通電極211a上のめっき液Mにのみに電圧を印加する。そうすると、図24に示すように所定のプログラム配線220が形成される。同様に、例えば別の第1の貫通電極210bと別の第2の貫通電極211a上のめっき液Mのみに電圧を印加すると、他のプログラム配線220が形成される。このように、本実施の形態では、任意の貫通電極210、211にプログラム配線220を選択的に形成することができる。その後、図25に示すようにデバイス層11が形成された半導体ウェハ12を積層する。このとき、一の半導体ウェハ12のフロントバンプ200と、当該一の半導体ウェハ12に対向して積層される他の半導体ウェハ12の裏面10bにおける第1の貫通電極210aとが接続される。こうして半導体装置100が製造される。かかる半導体装置100では、第1の貫通電極210aに対して、積層された複数の半導体チップ半導体ウェハ12のうち一の半導体チップを選択する選択信号が伝送される。なお、半導体チップの選択は、例えば工程S11での半導体ウェハ12の回路13と貫通電極31の電気的試験の結果に基づいて行われる。本実施の形態によれば、第1の貫通電極210bと第2の貫通電極211aとを接続するプログラム配線220を、プログラマブルな配線として機能させることができる。すなわち、選択的にプログラム配線220を形成することによって、当該プログラム配線220に接続される回路を選択してアクティブにできる。したがって、半導体チップを適切に選択することができる。以上の実施の形態では、貫通電極31c210、211を接続するプログラム配線220をプログラマブルな配線として機能させていたが、バックバンプをプログラマブルな配線として機能させてもよい。上述したように半導体ウェハ12のデバイス層11には回路13や配線14のほかに種々の回路や配線等が形成されているが、例えば図26に示すようにデバイス層11の表面11aには一対のデバイス側バンプとしてのフロントバンプ230~232が複数対、例えば3対形成されている。一対の第1のフロントバンプ230のうち、一の第1のフロントバンプ230aは第1の信号線としての電源線の場所に連通し、他の第1のフロントバンプ230bはプログラム用配線の場所に連通している。すなわち、第1のフロントバンプ230a、230bは、それぞれ異なる場所につながっている。また、一対の第2のフロントバンプ231のうち、一の第2のフロントバンプ231aは第2の信号線としての接地線の場所に連通し、他の第2のフロントバンプ231bはプログラム用配線の場所に連通している。すなわち、第2のフロントバンプ231a、231bは、それぞれ異なる場所につながっている。また、一対の第3のフロントバンプ232の各第3のフロントバンプ232a、232bは、それぞれ異なるプログラム用配線の場所に連通している。一対の第1のフロントバンプ230は、配線を介して、デバイス層11の裏面11b側に形成された第1の共有配線233に接続されている。また、一対の第2のフロントバンプ231は、配線を介して、デバイス層11の裏面11b側に形成された第2の共有配線234に接続されている。また、一対の第3のフロントバンプ232は、配線を介して、デバイス層11の裏面11b側に形成された第3の共有配線235に接続されている。なお、図26においては、回路13と配線14の図示を省略している。また、第1の共有配線233には、電極用貫通電極31aと貫通電極31cが接続されている。電極用貫通電極31aは第1のフロントバンプ230aに対応し、貫通電極31cは第2のフロントバンプ230bに対応している。第2の共有配線234には、接地用貫通電極31bと貫通電極31cが接続されている。接地用貫通電極31bは第2のフロントバンプ231aに対応し、貫通電極31cは第2のフロントバンプ231bに対応している。第3の共有配線235には、一対の貫通電極31cが接続されている。一の接地用貫通電極31bは第3のフロントバンプ232aに対応し、他の貫通電極31cは第3のフロントバンプ232bに対応している。さらにバルク層10の裏面10b側には、テンプレート50が配設されている。テンプレート50には、上述しためっき液流通路51、53と純水流通路52の他に、各貫通電極31に対応する位置にめっき液Mを供給するためのめっき液流通路54が形成されている。めっき液流通路54は、テンプレート50の表面50aから裏面50bまで厚み方向に貫通している。そして、工程S11において半導体ウェハ12の回路13と貫通電極31の電気的試験を行った後に、めっき液流通路54から貫通電極31上にめっき液Mを供給する。このとき、バルク層10の裏面10bにおいて、例えばめっきが形成される貫通電極31の周囲は、他の場所に比べて相対的に親水化されている。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。或いは、上記親水化処理と疎水化処理を両方行ってもよい。その後、例えば電極用貫通電極31a、接地用貫通電極31b、及び第3の共有配線235に接続される一の貫通電極31c上のめっき液Mに対して電圧を印加する。そうすると、図27に示すように電極用貫通電極31a上に基板側バンプとしての第1のバックバンプ240が形成される。また、接地用貫通電極31b上に第2のバックバンプ241が形成される。また、一の貫通電極31c上に第3のバックバンプ242が形成される。同様に、第3の共有配線235に接続される他の貫通電極31c上のめっき液Mに対して電圧を印加すると、他の貫通電極31c上に第3のバックバンプ242が形成される。なお、いずれの貫通電極31c上に第3のバックバンプ242を形成するかについては、工程S11での回路13の電気的試験で検出された不良メモリセルのアドレスに基づいて決定される。その後、図28に示すようにデバイス層11が形成された半導体ウェハ12を積層する。このとき、一の半導体ウェハ12の第1のバックバンプ240と、当該一の半導体ウェハ12に対向して積層される他の半導体ウェハ12の第1のフロントバンプ230aとが接続される。また、一の半導体ウェハ12の第2のバックバンプ241と、他の半導体ウェハ12の第2のフロントバンプ231aとが接続される。また、一の半導体ウェハ12の第3のバックバンプ242と、他の半導体ウェハ12の第1のフロントバンプ230b又は第2のフロントバンプ231bとが接続される。こうして半導体装置100が製造される。かかる半導体装置100では、複数の半導体チップ半導体ウェハ12を積層することにより、プログラム0、1が形成される。例えば第3のバックバンプ242が第2のフロントバンプ231bに接続された場合、プログラム用の第3の共有配線235に接続される貫通電極31cは接地線に接続される接地用貫通電極31bに連通する。したがって、プログラム0が記録される。一方、例えば第3のバックバンプ242が第1のフロントバンプ230bに接続された場合、プログラム用の第3の共有配線235に接続される貫通電極31cは電源線に接続される電源用貫通電極31aに連通する。したがって、プログラム1が記録される。このようにプログラムを行うことによって、上述した工程S11での回路13の電気的試験で検出された不良メモリセルのアドレスをデータとして記録することができる。そして、不良メモリセルのアドレスが記録されると、当該不良メモリセルがデバイス層11の冗長回路図示せずの冗長メモリセルに置換して救済される。本実施の形態によれば、第3のバックバンプ242と第1のフロントバンプ230b又は第2のフロントバンプ231bとを接続する際に、第3のバックバンプ242をプログラマブルな配線として機能させることができる。例えば複数の半導体チップのいずれもが同じデバイス層11を有していても、第3のバックバンプ242の接続先を選択でき、プログラムすることができる。そして、不良メモリセルのアドレスを記録して、当該不良メモリセルが冗長メモリセルに救済されるので、半導体装置100の歩留まりを向上させることができる。特に本実施の形態のようにウェハ積層方式を用いた場合でも、半導体ウェハ12を積層する際に不良メモリセルを救済することができ、かかるウェハ積層方式において本実施の形態は特に有用である。なお、本実施の形態では不良メモリセルのアドレスをデータとして記録したが、上述した半導体装置100を用いた場合、他のデータを記録することもできる。なお、以上の実施の形態では、電子素子としてメモリセルメモリ素子を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本実施の形態を適用することができる。すなわち、本実施の形態の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。以上の実施の形態では、バックバンプをプログラマブルな配線として機能させ、プログラムにより不良メモリセルのアドレスを記録していたが、バックバンプの接続方法を代えることで他の用途にも用いることができる。例えば半導体チップにIDを付与する際にも本発明は有用である。上述したように半導体ウェハ12のデバイス層11には回路13や配線14のほかに種々の回路や配線等が形成されているが、例えば図29に示すようにデバイス層11にはカウンタ250が形成されている。デバイス層11の表面11aには、一対のフロントバンプ260が形成されている。一対のフロントバンプ260のうち、第1のフロントバンプ260aは、配線261を介して、デバイス層11の裏面11b側に形成された共有配線262に接続されている。また、配線261には、カウンタ250の入力側に接続される配線263が接続されている。一方、一対のフロントバンプ260のうち、第2のフロントバンプ260bは、配線264を介して、カウンタ250の出力側に接続されている。また、共有配線262には一対の貫通電極31cが接続されている。一対の貫通電極31cのうちの一の貫通電極31cは、配線261を介して第1のフロントバンプ260aに接続され、且つ配線263を介してカウンタ120の入力側に接続されている。そして、工程S11において半導体ウェハ12の回路13と貫通電極31の電気的試験を行った後に、バルク層10の裏面10b側に配置されたテンプレート50からフロントバンプ260上にめっき液Mを供給し、一対の貫通電極31cのうちの他の貫通電極31c上のめっき液Mに電圧を印加する。そうすると、当該他の貫通電極31c上にバックバンプ270が形成される。その後、デバイス層11が形成された半導体ウェハ12を積層する。このとき、一の半導体ウェハ12のバックバンプ270と、当該一の半導体ウェハ12に対向して積層される他の半導体ウェハ12の第2のフロントバンプ120bとが接続される。こうして半導体装置100が製造される。かかる半導体装置100、複数の半導体チップ半導体ウェハ12において、バックバンプ270を介してデバイス層11のカウンタ250が直列にシリアルに接続される。これによって、半導体チップを接続する貫通電極31cのパスに直列にカウンタ250を割り込ませることができる。貫通電極31cのパスに信号が与えられると、前記信号は各半導体チップ上のカウンタ250を順次通過していく。前記信号が各カウンタ250を通過する際に、カウント機能により各半導体チップを特定するID信号が生成され、コンパレータ図示せずに出力される。前記コンパレータにおいては、別途の貫通電極から与えられるチップ選択信号と比較され、一致する場合は当該半導体チップが選択される。一方、不一致の場合は、当該半導体チップは選択されない。このようにして、半導体チップにIDを付与することができる。本実施の形態においても、積層された複数の半導体ウェハ12は、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで複数の半導体ウェハ12を作ることができる。同一の半導体ウェハ12を複数積層させても、バックバンプ270の位置を選択的に形成することで、貫通電極31cのバスに所望の回路を直列に割り込ませることが可能になる。したがって、各半導体チップ半導体ウェハ12にID信号を付与することができ、半導体チップを識別することができる。以上の実施の形態では、プログラマブルな配線やバンプの形成を工程S11の後に行ったが、これに限られず、工程S10においてコンデンサ61の形成と同時に行ってもよい。上述したように、電源用貫通電極31aと接地用貫通電極31b上には電極60が形成されて、それぞれ第1の電極60aと第2の電極60bに接続される。この時同時に、各種信号が送られる貫通電極31c上においては、プログラム配線220やバックバンプ270を形成すれば、よりスループットを高めることが可能である。工程S11の電気的試験に依存しないプログラムであれば、同時に行うことは可能である。この時、絶縁膜40はプログラム配線220を受け入れられるようにパターニングされる。以上の実施の形態では、バルク層10の裏面10b上に絶縁膜40を形成していたが、工程S6において絶縁膜40に代えて、図30に示すように裏面10b上に金属膜300、例えば銅からなる金属膜を形成してもよい。この金属膜300は、本発明における薄膜であって、導体膜である。なお、工程S1~S5は、上記実施の形態の工程S1~S5と同様であるので詳細な説明を省略する。その後工程S7において、図31に示すように金属膜300を所定のパターンにパターニングする。これら所定のパターンとしては、コンデンサ用パターン301とアライメント用パターン302とが形成される。この金属膜300のパターニングは、例えばフォトリソグラフィー処理及びエッチング処理によって行われる。なお、本実施の形態では、コンデンサ用パターン301が第1の電極と第2の電極を構成し、この対向するコンデンサ用パターン301によってコンデンサ303の対向電極が形成される。そして、コンデンサ用パターン301、すなわちコンデンサ303とアライメント用パターン302は、同一の材料から形成される。その後工程S8において、図32に示すようにバルク層10の裏面10b側にテンプレート50を配設する。上述した実施の形態と同様に、めっき液流通路51の内壁面及び表面50aと裏面50bの開口周囲には、検査用電極56が形成されている。そして、工程S9においてアライメント用パターン302上に所定量の純水Pを供給し、純水Pの表面張力によって、テンプレート50に復元力を作用させ、半導体ウェハ12に対するテンプレート50の位置調整を行う。そうすると、コンデンサ用パターン301の上方にめっき液流通路51が配置される。その後工程S11において、図33に示すようにめっき液流通路51からコンデンサ用パターン301上にめっき液Mが供給される。めっき液Mには同様のピン止め効果が働くため、めっき液Mはコンデンサ用パターン301上にとどまる。電界をかけることにより、銅がコンデンサ用パターン301上で成長し、最終的にはテンプレート50の表面50aの検査用電極56との導通が取られる。その後、図34に示すようにテンプレート50にテスタ57が接続される。そして、電極としてのコンデンサ用パターン301とデバイス層11側の電極図示せずとの間に電圧を印加し、テスタから回路13と貫通電極31に検査用の電気信号を送信する。こうして半導体ウェハ12の回路13と貫通電極31の電気的試験が行われる。なお、その後の工程S12~15については、上記実施の形態と同様であるので詳細な説明を省略する。また、工程S11の後に、上述したプログラマブルな配線プログラム配線220、第3のバックバンプ242、バックバンプ270を形成してもよい。本実施の形態によっても、上記実施の形態の効果を享受することができる。すなわち、バルク層10の裏面10bにコンデンサ303を形成するので、少なくともコンデンサ303の容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができる。そうすると、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサ303をバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、半導体装置100を高性能化することができる。また、テンプレート50は半導体ウェハ12における回路13と貫通電極31の電気的試験にのみに使用されているが、コンデンサ用パターン301を利用して、テンプレート50の検査用電極56とデバイス層11側の電極との位置調整を行うことができる。以上の実施の形態では、ウェハ処理を行うに際してテンプレート50を用いていたが、テンプレート50を用いずにバルク層10の裏面10bにコンデンサを形成してもよい。例えば図35に示すように、半導体ウェハ12にデバイス層11と貫通電極31を形成した後、バルク層10の裏面10b上に絶縁膜400を形成してもよい。その後、図36に示すように絶縁膜400を所定のコンデンサ用パターン401にパターニングする。その後、図37に示すようにバルク層10の裏面10b上に、金属膜410、例えば銅からなる金属膜を形成する。具体的には、コンデンサ用パターン401上に、例えばダマシンプロセスによって金属膜410を形成する。そして、金属膜410がコンデンサ用パターン401の凹部に充填される。その後、図38に示すようにコンデンサ用パターン401の表面が露出するように、金属膜410が研磨されて平坦化される。そうすると、コンデンサ用パターン401の凹部に埋め込まれた金属膜410が第1の電極第1の電極と第2の電極を構成し、この対向する金属膜410によってコンデンサ411が形成される。その後、図39に示すように金属膜410上にウェハ間絶縁膜420を形成し、さらにウェハ間絶縁膜420に対して貫通電極31に対応する位置にバックバンプ430を形成する。このようにして製造された半導体ウェハ12を複数積層し、半導体装置100が製造される。また、例えば図40に示すように、半導体ウェハ12にデバイス層11と貫通電極31を形成した後、バルク層10の裏面10b上に金属膜500を形成してもよい。その後、図41に示すように金属膜500を所定のパターンコンデンサ用パターン501にパターニングする。なお、本実施の形態では、コンデンサ用パターン501が第1の電極と第2の電極を構成し、この対向するコンデンサ用パターン501によってコンデンサ502が形成される。その後、図42に示すようにコンデンサ用パターン501上に絶縁膜510を形成し、さらに絶縁膜510に対して貫通電極31に対応する位置にバックバンプ520を形成する。このようにして製造された半導体ウェハ12を複数積層し、半導体装置100が製造される。以上のようにバルク層10の裏面10b上に絶縁膜400又は金属膜500のいずれを形成する場合でも、上記実施の形態の効果を享受することができる。すなわち、バルク層10の裏面10bにコンデンサ411、502を形成するので、少なくともコンデンサ411、502の容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができる。そうすると、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサ411、502をバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、半導体装置100を高性能化することができる。以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。