基板の第1の主面に基準パターンを形成する工程と、前記基板の第1の主面に第1のフォトレジスト膜を形成する工程と、前記第1のフォトレジスト膜に第1の溝パターンと第2の溝パターンとを同時に現像する工程であって、前記第1の溝パターンの底部では前記基板の第1の主面が露出され、前記第2の溝パターンの底部では前記基板の第1の主面を覆う前記第1のフォトレジスト膜が残るように、前記第1のフォトレジスト膜に前記第1および第2の溝パターンを現像する工程と、前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第2の溝パターンの位置とを検出する工程と、前記基板の第1の主面に、前記第1の溝パターンに対応する第1の溝を形成するために、前記第1のフォトレジスト膜をエッチングマスクとして前記基板の第1の主面にエッチングを施す工程と、を有することを特徴とする半導体装置の製造方法。前記基板の第1の主面にエッチングを施す工程では、前記基板の第1の主面に、前記第2の溝パターンに対応し、前記第1の溝よりも浅い第2の溝を同時に形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記第1のフォトレジスト膜に前記第1の溝パターンと前記第2の溝パターンとを同時に現像する工程では、前記第1の溝パターンよりも線幅の細い前記第2の溝パターンとなるように現像することを特徴とする請求項1に記載の半導体装置の製造方法。前記第2の溝パターンに対応する露光マスクパターンを有するレチクルを介して、前記フォトレジスト膜に露光光を照射することにより、所望の線幅以下の第2の溝パターンを形成するものであって、前記第2の溝パターンに対応する露光マスクパターンの線幅は、前記露光光の波長の0.5倍以上、1.5倍以下であることを特徴とする請求項1に記載の半導体装置の製造方法。前記露光光の波長を365nmとし、前記露光マスクパターンの線幅を0.2μm以上、0.8μm以下とすることを特徴とする請求項4に記載の半導体装置の製造方法。前記第1の溝および前記第2の溝に、絶縁膜を埋め込む工程を更に備えたことを特徴とする請求項2に記載の半導体装置の製造方法。前記第2の溝の深さは、前記絶縁膜の埋設不良が生じないような浅さであることを特徴とする請求項6に記載の半導体装置の製造方法。前記絶縁膜を埋め込む工程の後、少なくともWET処理を行う工程を更に備え、そのWET処理の際に、薬液が染み込まない程度に前記絶縁膜が埋設されることを特徴とする請求項7に記載の半導体装置の製造方法。前記検出する工程において、ラインセンサーを用いて、前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第2の溝パターンの位置とを検出することを特徴とする請求項1に記載の半導体装置の製造方法。前記基板の第1の主面を平面視したときの前記第1の溝の形状は、環状であることを特徴とする請求項1に記載の半導体装置の製造方法。前記基板の第1の主面の裏面たる第2の主面の、前記第1の溝の環の内側に、前記基板を貫通する貫通電極を形成する工程を更に備えることを特徴とする請求項10に記載の半導体装置の製造方法。前記基板の第1の主面を平面視したときの前記基準パターンおよび前記第2の溝パターンの形状は、4辺からなる四角形状であり、各辺の長さは、前記基準パターンの方が前記第2の溝パターンよりも長く、前記基板の第1の主面を平面視したときの前記第2の溝パターンの位置は、前記基準パターンの四角形状に内包されることを特徴とする請求項1に記載の半導体装置の製造方法。基板の第1の主面に基準パターンを形成する工程と、前記基板の第1の主面に第1のフォトレジスト膜を形成する工程と、前記第1のフォトレジスト膜に、第1の溝パターンと、前記第1の溝パターンよりも線幅が小さい第2の溝パターンとを同時に現像する工程と、前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第2の溝パターンの位置とを検出する工程と、前記基板の第1の主面に、前記第1の溝パターンに対応する第1の溝を形成するために、前記第1のフォトレジスト膜をエッチングマスクとして前記基板の第1の主面にエッチングを施す工程と、を有することを特徴とする半導体装置の製造方法。前記第1のフォトレジスト膜に前記第1の溝パターンと前記第2の溝パターンとを同時に現像する工程では、前記基板の第1の主面にエッチングを施す工程において、前記基板の第1の主面に、前記第2の溝パターンに対応する溝が同時に形成されないか、前記第1の溝よりも浅い第2の溝が同時に形成されるような、前記第2の溝パターンの前記線幅となるように現像することを特徴とする請求項13に記載の半導体装置の製造方法。前記第1のフォトレジスト膜に前記第1の溝パターンと前記第2の溝パターンとを同時に現像する工程では、前記第1の溝パターンの底部では前記基板の第1の主面が露出され、前記第2の溝パターンの底部では前記基板の第1の主面を覆う前記第1のフォトレジスト膜が残るように現像することを特徴とする請求項13に記載の半導体装置の製造方法。前記露光マスクパターンの線幅を0.2μm以上、0.5μm未満とすることにより、前記エッチングの工程において、前記第1の溝のみを形成することを特徴とする請求項14に記載の半導体装置の製造方法。少なくとも半導体基板を含み、複数のチップ領域と、それらを取り囲むように形成されたスクライブ領域とで構成された半導体装置であって、前記基板における各チップ領域に、絶縁膜が埋設された、前記半導体装置の第1の面からその裏面の第2の面に渡った第1の溝と、前記基板の前記第1の面における前記スクライブ領域に、前記絶縁膜が埋設された第2の溝と、を備えることを特徴とする半導体装置。前記第2の溝の深さは、前記絶縁膜の埋設不良が生じないような浅さであることを特徴とする請求項17に記載の半導体装置。前記基板の第1の主面を平面視したときの前記第1の溝の形状は、環状であることを特徴とする請求項17に記載の半導体装置。前記基板の第1の主面の裏面たる第2の主面の、前記第1の溝の環の内側に、前記基板を貫通する貫通電極を更に備えることを特徴とする請求項19に記載の半導体装置。上述の製法においては、絶縁リングは、薄板化したあとのシリコン基板の厚さ程度に深い溝例えば30~50μmを形成し、それを絶縁膜で埋設する必要がある。ここで、基板への溝形成は、一般的に、フォトリソグラフィ法で現像したパターンを有するフォトレジスト膜をマスクとして基板にエッチングを施すことで実現される。しかしながら、この絶縁リング用の溝は、例えばシャロウトレンチ分離構造以下、STISallowTrenchIsolationと称すなどとは深さが異なるため、同時に形成することが困難である。従って、絶縁リング用の溝は個別工程により基板上に形成することになる。このように、個別工程の数に応じて、フォトリソグラフィ法およびエッチングを用いた基板の加工が複数回施され、その都度、それぞれのパターンの重ね合わせチェックが必要になるという問題があった。本発明の半導体装置の製造方法は、基板の第1の主面に基準パターンを形成する工程と、前記基板の第1の主面に第1のフォトレジスト膜を形成する工程前記第1のフォトレジスト膜に第1の溝パターンと第2の溝パターンとを同時に現像する工程であって、前記第1の溝パターンの底部では前記基板の第1の主面が露出され、前記第2の溝パターンの底部では前記基板の第1の主面を覆う前記第1のフォトレジスト膜が残るように、前記第1のフォトレジスト膜に前記第1および第2の溝パターンを現像する工程と、前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第2の溝パターンの位置とを検出する工程と、前記基板の第1の主面に、前記第1の溝パターンに対応する第1の溝を形成するために、前記第1のフォトレジスト膜をエッチングマスクとして前記基板の第1の主面にエッチングを施す工程と、を有することを特徴とする。本発明の半導体装置の製造方法によれば、絶縁リング用の溝が刻まれるべき基板と、その溝を刻むためのフォトレジスト膜とを重ね合わせてその溝を形成し、絶縁物質を埋設して絶縁リングを形成する際に、不具合が生じない。つまり、フォトレジスト膜の第2の溝パターンの底部において、基板の第1の主面を露出しないようにすれば、そのフォトレジスト膜をマスクとしてエッチング等を施した再に、絶縁膜の埋設不良が生じてしまうような第2の溝が基板に刻まれない。これにより、WET処理における薬液の染み込み等の不具合は生じない。一方、第2の溝の線幅は、十分小さいので、その部分を起点とするクラックが生じる危険性もない。以下、本発明を適用した半導体装置の製造方法の一例について、これを用いた半導体装置とあわせて図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。<第1実施形態>そこで、まず、基板と絶縁リング形成用のフォトレジスト膜との重ね合わせチェックを伴うための、基板への絶縁リング用環状溝環状トレンチおよびアライメントマーク用溝の形成と、それによる絶縁リングおよびアライメントマークの形成の概要について説明する。まず、基板や既形成の膜のスクライブ領域スクライブラインに、基準マーク基準パターンを形成しておく。一方、対象のフォトリソグラフィ工程において、フォトレジスト膜に、絶縁リング用溝パターンの他に、重ね合わせ用溝パターンアライメントマーク用溝パターンを現像する。なお、このアライメントマーク用溝パターンも、実デバイスを構成する要素ではないため、基準マークと同様、スクライブ領域に形成され、チップには載らない。そして、基板上の基準マークの位置と、フォトレジスト膜のアライメントマーク用溝パターンの位置とをラインセンサーで検出し、それぞれの位置を比較することで、フォトリソグラフィ工程の基準からのずれを検出する。なお、スクライブ領域には他のパターンやTEGなどが配置されるため、アライメントマークはラインセンサーで検出できる範囲でなるべく小さい寸法が望まれる。次に、絶縁リング用溝パターンと、アライメントマーク用溝パターンが刻まれたフォトレジスト膜をマスクとして、ドライエッチング法、ボッシュプロセス等により、基板に、絶縁リング用環状溝およびアライメントマーク用溝を形成する。次に、フォトレジスト膜を除去した後、絶縁リング用の絶縁膜を形成する。次に、絶縁リング用環状溝およびアライメントマーク用溝の内部以外の基板の表面の絶縁膜を除去し、全面WET処理を施し、TEOSTetraethoxysilane-BPSGBoronPhosphorusSiliconGlass成膜およびそのリフローアニール処理を経たのち、化学機械研磨CMP処理を行う。かかる一連の処理により、絶縁リング用環状溝CTに絶縁リングが形成され、また、アライメントマーク用溝にアライメントマークが形成される。ところで、上述において、アライメントマーク用溝は、絶縁リング用環状溝よりも幅が狭いものの、結果的に、絶縁リング用環状溝の深さ30~50μmと同程度の溝となる。フォトレジスト膜のアライメントマークが、絶縁リング用の溝パターンと同様、フォトレジスト膜を貫通して形成されるからである。従って、幅が細い分、その場合、アライメントマーク用溝への絶縁物質の埋設は、不十分となって不調が生じることとなる。すなわち、その埋設不良部から塵が発生したり、WET処理における薬液が染み込んで損傷を与えてしまう場合がある。一方、アライメントマーク用溝の幅を、絶縁リング用環状溝のそれと同程度としてしまうと、その部分を起点とするクラックが生じる危険性がある。以上を鑑み、本発明においては、埋設不足による不良が生じないこと意図した半導体装置製造方法およびその方法により製造された半導体装置となっている。以下、本発明の半導体装置製造方法およびその方法により製造された半導体装置の第1実施形態について具体的に詳細に説明する。図1A~図1Cは、本発明の半導体装置製造方法により製造された半導体装置の第1実施形態の構成を説明するための図である。具体的には、図1Aは、本発明の第1実施形態の半導体装置の製造方法により製造された半導体装置の裏面を示す図である。また、図1Bは、図1A中に示したTSV領域のA-A部分の断面図である。さらに、図1Cは、図1A中に示したスクライブ領域のB-B部分の断面図である。まず、図1Aに示すように、この半導体装置500には、複数のチップ領域Cと、それらを取り囲むように形成されたスクライブ領域Sがある。更に、各チップ領域Cは、中央に縦断的に形成された貫通電極以下、TSVThroughSiliconViaと称す領域Tと、その左右に広がる素子領域Dとで構成されている。ここで、TSV領域には、TSV7と、それを取り囲むように形成された絶縁リング62が、それぞれ複数形成されている。また、スクライブ領域Sには、マーク部Qが形成されている。このマーク部Qの詳細については、後述する。図1Bおよび図1Cの断面図を参照して、この半導体装置500は、概して、半導体基板1に第1~第5層間絶縁膜2a~2eが積層された構造となっている。第1~第5層間絶縁膜2a~2eの各々の層間には、配線層23が形成され、それらはビアプラグ24を介して電気的に接続されている。なお、形成される配線層23には、少なくとも図1Aに示すTSV領域Tに円形に形成されるものがあり、それらは、後述のTSV用貫通孔THに対応するものである。半導体基板1のおもて面1f、つまり回路形成面の素子領域Dには、複数のシャロウトレンチ分離構造以下、STISallowTrenchIsolationと称す11が形成されていると共に、ゲート電極/ゲート絶縁膜、ソース/ドレインS/D領域等からなる半導体素子21が形成されている図1Bを参照。第5層間絶縁膜2eの素子領域D上に、樹脂層であるパッシベーション膜4が形成されている。また、第5層間絶縁膜2eのTSV領域T上には、第5層間絶縁膜2e内に形成された層配線23とシード層32とを介して接続される表面バンプ電極例えば銅3が形成されている。表面バンプ電極3の上面には、その酸化を防止するため、金膜等の保護膜31が形成されている。一方、半導体基板1の厚さは、約40μmである。ドライエッチングにより形成された絶縁リング用環状溝CTには、例えば、酸化シリコン、窒化シリコン等の絶縁物質が充填され、絶縁リング62が形成されている。また、ドライエッチングにより形成されたTSV用貫通孔THの側壁は、シード層71で覆われ、残りの部分には、例えば銅のような誘電体が充填されており、それによりTSV7が形成されている。更に、TSV7の露呈部分を覆うように裏面バンプ電極例えば銅8が形成され、その表面にはんだ81がめっきで形成されている。図2Aは、図1Bに示した絶縁リング部Pの拡大断面図である。また、図2Bは、図1Aに示したマーク部Qの構成を示す平面図である。さらに、図2Cは、図1Cに示したマーク部Qの拡大断面図である。図2Aに示すように、絶縁リング62は、絶縁リング用環状溝にNSGNon-dopesSilicateGlass膜等の絶縁物質が埋設されて形成されている。また、マーク部Qは、図2Bに示すように、正方形の4辺に相当する4つの断片であって、基板1のおもて面1fに刻まれた基準マーク51と、その内側に同心で形成された同様のアライメントマーク52とを含んでおり、それぞれ絶縁物質が埋設されている。ここで、後述のように、絶縁リング用環状溝とアライメントマーク用溝とは同時に形成されるが、絶縁リング用環状溝は、基板裏面側が削られた結果、貫通孔となるのに対し、アライメントマーク用溝は、削られても貫通孔とならないような浅い溝として形成されることが特徴である。次に、本発明の半導体装置の製造方法の実施形態の詳細について説明する。図3~図11は、その製造方法を順に説明するための図である。図3は、基準マーク51を形成する工程を説明するための図であり、同図a、c、およびeは、それぞれ、絶縁リング部Pの平面図、断面図、および拡大断面図であり、同図b、d、およびfは、それぞれマーク部Qの平面図、断面図、および拡大断面図である。そこで、まず、図3b、d、およびfに示すように、基板1のおもて面1fのスクライブ領域スクライブラインに、通常のフォトリソグラフィ法およびエッチング法により孔を形成して、基準マーク基準パターン51を形成する。この基準マーク51は、その線幅が、例えば1μmである。なお、図3a、c、およびeに示すように、この段階では、基板1のおもて面1fの絶縁リング部Pには、何も形成されていない。図4は、絶縁リング用溝パターン91およびアライメントマーク用溝パターン92の現像工程を説明するための図であり、同図a、c、およびeは、それぞれ、絶縁リング部Pの平面図、断面図、および拡大断面図であり、同図b、d、およびfは、それぞれマーク部Qの平面図、断面図、および拡大断面図である。この工程では、基板1のおもて面1fに形成されたフォトレジスト膜9の絶縁リング部Pおよびマーク部Qの各部分に、それぞれ絶縁リング用溝パターン91例えば、線幅2μm第1の溝パターンおよびアライメントマーク用溝パターン92第2の溝パターンを現像する。具体的には、絶縁リング用溝パターン91に対応する絶縁リング用露光マスクパターンと、アライメントマーク用溝パターン92に対応するアライメントマーク用露光マスクパターンを有するレチクルを介して、フォトレジスト膜9に露光光を照射する。なお、絶縁リング用溝パターン91は、後に基板1に形成されるTSV7を取り囲むような環状の溝パターンであり、アライメントマーク用溝パターン92は、基本的に基準マーク51の内側でそれと同心となるべき4片の溝パターンである。ここで、次工程で説明するように、重ね合わせチェック工程では、フォトレジスト膜9上のパターンを用いるのであって、基板1に絶縁リング7と同様の溝を形成する必要はない。この点では、重ね合わせチェック工程でエッジを検出できる程度の深さのアライメントマーク用溝パターン92がフォトレジスト膜9に形成されれば良い。これに基づき、本実施形態では、線幅を調整することでフォトレジスト膜9の被露光状態の程度を微妙に制御する。定性的には、マスクレチクル上の線幅が小さくなるに従って、透過光のフォトレジスト膜9上での解像が甘くなり、フォトレジスト膜9内部で露光不足が生じ易い。特に小さい線幅ではフォトレジスト膜9上に解像されず、現像しても、ラインセンサーで検出できる程度のパターンが得られない。一方、大きい線幅であれば焦点深度が深く、フォトレジスト膜9内部まで被露光状態となり易い。特に大きい線幅ではフォトレジスト膜9の底まで完全に露光される。上記の特性は光源の波長によっても変化し、例えばi線波長365nmを光源に用いた場合、光源波長と同程度例えば350nm程度の線幅までフォトレジスト膜上に正常に解像できる。また、より短い波長の光源としてエキシマレーザー例えば波長248nmKrFエキシマ光を用いた場合、光源波長の約半分例えば130nm程度の線幅までフォトレジスト膜上に正常に解像できる。以上の観点に基づいて、本願発明では、ラインセンサーで検出できる程の解像パターンをフォトレジスト膜9上に形成しつつ、かつ、フォトレジスト膜9の底部では露光不足が生じ、現像を経てもパターンの底部にレジストが残る程度の露光状態とするため、アライメントマーク用露光マスクパターンの線幅を光源の波長の0.5倍~1.5倍とする。例えば、光源としてi線波長365nmを用いた場合、アライメントマーク用露光マスクパターンの線幅を0.2μm~0.8μmとすることが、より好ましい。0.2μm未満であると、フォトレジスト膜9上でのパターンの解像が甘くなり、ラインセンサーで検出できる程度に十分なパターンが現像され難い。0.8μmより大きいとフォトレジスト膜9の底部まで正常に露光され、通常のパターンと同様、後のエッチングの程度を変えるような制御が難しくなる。以上のように、本発明の実施形態において、この工程で重要なのは、アライメントマーク用溝パターン92の線幅は、露光不足により溝の底部に貫通しない状態でフォトレジスト膜9が残り得る細さにするということである。つまり、上記のように、例えば、光源としてi線波長365nmを用いた場合、アライメントマーク用露光マスクパターンの線幅を0.2μm~0.8μmとするということである。そして更に、この第1実施形態においては、アライメントマーク用露光マスクパターンの線幅を更に限定的に、0.5μm以上0.8μm以下とする。かかる線幅とすれば、後の基板エッチング工程において、基板1にアライメントマーク用溝MTは形成されるが後述の第2実施形態は形成されない、絶縁リング用環状溝CTよりも十分浅くすることができる。従って、絶縁膜の埋設性を向上できる。結果として、個別形成する絶縁リング7の位置合わせを実現し、かつ、マーク部分における絶縁膜の埋設性を向上できる。次に、基板1上の基準マーク51の位置と、フォトレジスト膜9のアライメントマーク用溝パターン92の位置とをラインセンサーで検出し、それぞれの位置を比較することで、基準マーク51に対するアライメントマーク用溝パターン92のずれを検出し、これによりアライメントマーク用溝MTと同時に形成している絶縁リング環状溝CTの、フォトリソグラフィ工程の基準からのずれを検出する。図5は、基準マーク51とアライメントマーク用溝パターン92の重ね合わせチェックの具体的な方法を説明するための図である。すなわち、ラインセンサーで、同図aに示すように、基準マーク51とアライメントマーク用溝パターン92に対して、まず左右方向に例えば8本走査し、次いで上下方向に同様に走査する。これにより、上下左右のそれぞれのエッジ波形を検出する。従って、これにより、同図bで模式的に示すように、基準マーク51とアライメントマーク用溝パターン92のそれぞれの中心のずれが計測できる。図6は、絶縁リング用環状溝51およびアライメントマーク用溝52を形成する工程を説明するための図であり、同図a、c、およびeは、それぞれ、絶縁リング部Pの平面図、断面図、および拡大断面図であり、同図b、d、およびfは、それぞれマーク部Qの平面図、断面図、および拡大断面図である。この工程では、絶縁リング用溝パターン91とアライメントマーク用溝パターン92が刻まれたフォトレジスト膜9をマスクとして、ドライエッチング法、ボッシュプロセス等により、基板1に、絶縁リング用環状溝CT第1の溝およびアライメントマーク用溝MT第2の溝を形成する。図7は、絶縁リング用の絶縁膜を形成する工程を説明するための図であり、同図a、c、およびeは、それぞれ、絶縁リング部Pの平面図、断面図、および拡大断面図であり、同図b、d、およびfは、それぞれマーク部Qの平面図、断面図、および拡大断面図である。この工程では、フォトレジスト膜9を除去した後、絶縁リング用の絶縁膜6例えば、NSG膜、窒化シリコン膜、酸化シリコン膜等を形成する。このときその絶縁物質は、絶縁リング用環状溝CTおよびアライメントマーク用溝MTにも埋設されるが図7cおよびd参照、ここで重要な点は、上述の工程で説明したように、アライメントマーク用溝MTは、十分浅く形成されているので、図7fに詳細に示すように、その細さに拘らず、埋設不足が生じない、ということである。図8は、絶縁膜埋設完了までの工程を説明するための図であり、同図a、c、およびeは、それぞれ、絶縁リング部Pの平面図、断面図、および拡大断面図であり、同図b、d、およびfは、それぞれマーク部Qの平面図、断面図、および拡大断面図である。この工程においては、絶縁リング用環状溝CTおよびアライメントマーク用溝MTの内部以外の基板1の表面の絶縁膜6を除去し、後の化学機械研磨CMPの負荷軽減を目的とした全面WET処理を施し、TEOS-BPSG成膜およびそのリフローアニール処理を経たのち、CMP処理を行う。かかる一連の処理により、絶縁リング用環状溝CTに絶縁リング62が形成され、また、アライメントマーク用溝MTにアライメントマーク52が形成される。なお、アライメントマーク用溝MTに埋設不良は生じていないので、ここでのWET処理における薬液の染み込み等の不具合は生じない。一方、アライメントマーク用溝MTの幅は、十分小さいので、その部分を起点とするクラックが生じる危険性もない。図9は、層間絶縁膜の積層を経て表面バンプ電極を形成するまでの工程を説明するための図であり、同図aおよびcは、それぞれ、絶縁リング部Pの平面図および断面図であり、同図bおよびdは、それぞれマーク部Qの平面図および断面図である。そこで、まず、半導体基板1のおもて面1f、つまり回路形成面側に、複数のSTI11を形成し、更に、ゲート電極/ゲート絶縁膜、ソース/ドレインS/D領域等からなる半導体素子21を形成した後、そのおもて面1fに第1層間絶縁膜2aを積層する。次に、第1層間絶縁膜2a上に、フォトレジストPRをマスクとしたドライエッチングにより、アルミニウム等の配線層23を形成する。その上に同様に、第2~第5層間絶縁膜2b~2eを介して各層配線23を形成し、各配線層23はビアプラグ24により電気的に導通している。次に、第5層間絶縁膜2e上に、樹脂層であるパッシベーション膜4を形成する。また、第5層間絶縁膜2eにパッド開口を形成し、電気めっきなどの公知の方法により、第5層間絶縁膜2e内に形成された層配線23とシード層32を介して接続される表面バンプ電極例えば銅3を形成する。なお、表面バンプ電極3の上面には、その酸化を防止するため、金膜等の保護膜31を形成する。図10は、TSV用貫通孔を形成するまでの工程を説明するための図であり、同図aおよびcは、それぞれ、絶縁リング部Pの平面図および断面図であり、同図bおよびdは、それぞれマーク部Qの平面図および断面図である。まず、基板1の裏面1rを研削BackGrind、CMP処理することにより、基板1の厚さを所定の厚さ例えば、約40μmにする。次に、基板1の裏面1r上に、後述のTSV用貫通孔THの形成用パターンを有するフォトレジストPRを形成する。そして、そのフォトレジストをマスクとして、ドライエッチングにより、TSV用貫通孔THを形成する。図11は、TSVを形成するまでの工程を説明するための図であり、同図aおよびcは、それぞれ、絶縁リング部Pの平面図および断面図であり、同図bおよびdは、それぞれマーク部Qの平面図および断面図である。そこで、まずフォトレジストを除去し、次に、TSV用貫通孔TH内にシード層71の薄膜を形成した後に、例えば銅のような誘電体を充填することにより、TSV7を形成する。最後に、TSV7の露呈部分を覆うように裏面バンプ電極例えば銅8のピラーを形成すると共に、その表面にはんだ81をめっきで形成する。以降は、公知のダイシング、積層等の工程が続く。<第2実施形態>次に、本発明の第2実施形態における半導体装置製造方法について説明する。図12~図14は、本発明の第2実施形態における半導体装置製造方法を説明するための図であり、それぞれ、第1実施形態についての図4、図6、図8に対応する図である。なお、第1実施形態の半導体装置製造方法と同様の工程部分については、その説明を省略する。第1実施形態における半導体装置製造方法においては、図4を参照して説明したように、ラインセンサーによる検出を優先して、十分浅いものではあるが基板1にアライメントマーク用溝MTが形成されるような、アライメントマーク用溝パターン92の線幅例えば、光源としてi線波長365nmを用いた場合、線幅を0.5μm以上0.8μm以下とするとしたが、この第2実施形態においては、図12に示すように、ラインセンサーによる検出が可能な限りで、線幅を可及的に狭くし、基板1にアライメントマーク用溝MTが形成されないようにする。具体的な線幅は、例えば、光源としてi線波長365nmを用いた場合、0.2μm以上0.5μm未満である。かかる線幅とすれば、図6に対応する図13特に同図dおよびfに示すように、ドライエッチングを施しても、アライメントマーク用溝パターン92に対応するアライメントマーク用溝MTは生じない。従って、図8に対応する図14に示すように、絶縁膜6の形成以降の工程において、CMP処理の終了時点で、絶縁物質が埋設されたアライメントマーク52は同然のことながら形成されない。以上のように、この第2実施形態によれば、第1実施形態の薬液染み込み等の問題がないという効果に加えて、後のパターニングを要する工程例えばSTI形成において、基準マークを再利用できるという付加的な効果を奏する。これにより、マーク用スペースの縮小化を図ることができる。なお、上述の第1および第2実施形態においては、基準マークおよびアライメントマークの形を正方形としたが、これに限られることはない。