第1の配線を形成する第1工程と、前記第1の配線上に第1の層間絶縁層を形成し、前記第1の層間絶縁層中に、前記第1の配線に電気的に接続される第1のプラグ及び第2のプラグを、前記第1のプラグ及び第2のプラグの上面が略同一平面内になるように形成する第2工程と、前記第1のプラグ上に、第1電極と第2電極と抵抗変化層とを有し、前記第1電極が前記第1のプラグと電気的に接続されている抵抗変化素子を形成する第3工程と、前記抵抗変化素子及び前記第1の層間絶縁層上に第2の層間絶縁層を形成し、前記第2の層間絶縁層中に前記第2電極に電気的に接続される第2の配線と前記第2のプラグに電気的に接続される第3の配線とを、前記第2の配線及び前記第3の配線の上面が略同一平面内になるように形成する第4工程と、を含む不揮発性記憶素子の製造方法。前記第3工程において、前記第1電極と前記抵抗変化層との間に、前記第1電極に電気的に接続される半導体層と、前記半導体層と前記抵抗変化層とに挟持される中間電極とを形成し、前記第1電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、前記中間電極と前記抵抗変化層と前記第2電極とは、前記抵抗変化素子を構成する請求項1に記載の不揮発性記憶素子の製造方法。前記第3工程の後かつ前記第4工程の前に、前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を形成する第5工程を含む請求項1に記載の不揮発性記憶素子の製造方法。前記第5工程において、前記抵抗変化素子を含む前記第1の層間絶縁層上に前記保護層を堆積させ、前記抵抗変化素子の側壁部分以外の前記保護層を除去する、請求項3に記載の不揮発性記憶素子の製造方法。前記第4工程において、前記第2電極と前記第2の配線とに挟持され、前記第2電極に電気的に接続される半導体層を形成し、前記第2電極と前記半導体層と前記第2の配線とは、ダイオード素子を構成する請求項1に記載の不揮発性記憶素子の製造方法。前記第1工程において、前記第1の配線を銅で構成する、請求項1に記載の不揮発性記憶素子の製造方法。第1方向に延びる複数の第1の配線を設ける第1工程と、前記複数の第1の配線上に第1の層間絶縁層を形成し、前記第1の層間絶縁層中に、各々が前記複数の第1の配線のうちのいずれか1つに電気的に接続される複数の第1のプラグ及び複数の第2のプラグを、前記複数の第1のプラグ及び複数の第2のプラグの上面が略同一平面内になるように形成する第2工程と、前記複数の第1のプラグ上に、各々が、第1電極と第2電極と抵抗変化層とを有し、前記第1電極が前記複数の第1のプラグのうちのいずれか1つと電気的に接続されている複数の抵抗変化素子を形成する第3工程と、前記複数の抵抗変化素子及び前記第1の層間絶縁層上に第2の層間絶縁層を形成し、前記第2の層間絶縁層中に、各々が複数の前記抵抗変化素子の前記第2電極と電気的に接続される複数の第2の配線と、前記複数の第2のプラグと電気的に接続される第3の配線とを、前記複数の第2の配線及び前記第3の配線の上面が略同一平面内にあって、前記第1方向と交差する第2方向に延びるように形成する第4工程と、を含む不揮発性記憶装置の製造方法。各々が、半導体層を含んで構成されかつ前記複数の抵抗変化素子のうちの対応する抵抗変化素子と電気的に接続されている複数のダイオード素子を形成する第5工程をさらに含む請求項7に記載の不揮発性記憶装置の製造方法。前記第1工程において、前記第1の配線を銅で構成する、請求項7に記載の不揮発性記憶装置の製造方法。第1の配線と、前記第1の配線上に形成され、前記第1の配線に接続される第1のプラグ及び第2のプラグと、第1電極、第2電極、及び前記第1電極と前記第2電極とに挟持され前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第1のプラグ上に形成され、前記第1電極が前記第1のプラグと電気的に接続されている抵抗変化素子と、前記抵抗変化素子上に形成され、前記第2電極と電気的に接続されている第2の配線と、前記第2のプラグ上に形成され、前記第2のプラグと電気的に接続されている第3の配線とを備え、前記第1のプラグの上面と前記第2のプラグの上面とが略同一平面内に形成され、かつ前記第2の配線の上面と前記第3の配線の上面とが略同一平面内に形成されている、不揮発性記憶素子。前記第1のプラグ及び前記第2のプラグがタングステン又は銅のいずれかを含む、請求項10に記載の不揮発性記憶素子。前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のうちの1つ以上の遷移金属酸化物を含む、請求項10に記載の不揮発性記憶素子。前記抵抗変化層は、第1の遷移金属酸化物で構成されている第1の抵抗変化層と、前記第1の抵抗変化層より酸素不足度が小さい第2の遷移金属酸化物で構成される第2の抵抗変化層とを有する、請求項12に記載の不揮発性記憶素子。さらに、前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を備える、請求項10に記載の不揮発性記憶素子。前記第2電極が貴金属から構成されている、請求項10に記載の不揮発性記憶素子。第1方向に延びる複数の第1の配線と、前記複数の第1の配線上に配置され、各々が、前記複数の第1の配線のうちのいずれか1つと電気的に接続されている、複数の第1のプラグと、前記複数の第1の配線上に配置され、各々が、前記複数の第1の配線のうちのいずれか1つと電気的に接続されている、複数の複数の第2のプラグと、前記複数の第1のプラグ上に配置され、各々が、第1電極、第2電極、及び前記第1電極と前記第2電極とに挟持され前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第1電極が前記複数の第1プラグのうちのいずれか1つと電気的に接続されている、複数の抵抗変化素子と、前記複数の抵抗変化素子上に前記第1方向と交差する第2方向に延び、各々が、複数の抵抗変化素子の前記第2電極と電気的に接続されている、複数の第2の配線と、前記複数の第2のプラグ上に前記第2方向に延び、前記複数の第2のプラグと電気的に接続されている、第3の配線とを備え、前記複数の第1のプラグの上面と前記複数の第2のプラグの上面とが略同一平面内にあり、かつ前記複数の第2の配線の上面と前記複数の第3の配線の上面とが略同一平面内にある、不揮発性記憶装置。各々が、半導体層を含んで構成され、かつ前記複数の抵抗変化素子のうちのいずれか1つと電気的に接続されている、複数のダイオード素子をさらに備える請求項16に記載の不揮発性記憶装置。前記半導体層は、窒素不足型シリコン窒化物を含む請求項17に記載の不揮発性記憶装置。従来の不揮発性記憶装置では、図28に示されるような構成に加えて、典型的には、引き出しコンタクトプラグと該引き出しコンタクトプラグに接続された他の配線層とを有する。図29は、図28に示される不揮発性記憶素子70に加えて、他の配線層である銅メタライゼーション層821および引き出しコンタクトプラグ822を備える不揮発性記憶装置80の一例を示している。しかしながら、後述するように、引き出しコンタクトプラグ822と、引き出しコンタクトプラグ822上の配線である銅相互接続層706とを同一工程で埋め込む場合、当該埋め込み工程前に行われる工程によって抵抗変化素子713、ダイオード素子707、またはその両方の電気的特性が劣化する問題があることに、発明者らは気付いた。この問題については、後ほど詳述する。本発明は、上記の課題を解決するためになされたものであり、プラグと配線の電気的接触を良好に保ち、抵抗変化素子、ダイオード素子、またはその両方の電気的特性のばらつき又は劣化を抑制する不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法を提供することを目的とする。上記目的を達成するために、本発明の一形態に係る不揮発性記憶素子の製造方法は、第1の配線を形成する第1工程と、前記第1の配線上に第1の層間絶縁層を形成し、前記第1の層間絶縁層中に、前記第1の配線に電気的に接続される第1のプラグ及び第2のプラグを、前記第1のプラグ及び第2のプラグの上面が略同一平面内になるように形成する第2工程と、前記第1のプラグ上に、第1電極と第2電極と抵抗変化層とを有し、前記第1電極が前記第1のプラグと電気的に接続されている抵抗変化素子を形成する第3工程と、前記抵抗変化素子及び前記第1の層間絶縁層上に第2の層間絶縁層を形成し、前記第2の層間絶縁層中に前記第2電極に電気的に接続される第2の配線と前記第2のプラグに電気的に接続される第3の配線とを、前記第2の配線及び前記第3の配線の上面が略同一平面内になるように形成する第4工程とを含む。このような製造方法により、前記第4工程において、第2の配線及び第3の配線を埋め込み形成する際に、第1の配線と第3の配線を接続する引き出しコンタクトプラグとして機能する第2のプラグがあらかじめ形成されているため、プラグと配線の電気的接触を良好に保ち、かつ、抵抗変化素子の形成後にプラグと配線の電気的接触を向上させる加工を行った場合に生じ得る抵抗変化素子の電気的特性の劣化を抑制し、素子間のばらつきを低減することができる。また、前記第3工程において、前記第1電極と前記抵抗変化層との間に、前記第1電極に電気的に接続される半導体層と、前記半導体層と前記抵抗変化層とに挟持される中間電極とを形成し、前記第1電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、前記中間電極と前記抵抗変化層と前記第2電極とは、前記抵抗変化素子を構成してもよい。このような製造方法により、第2の配線と半導体層の接触面積は、第2の電極と半導体層の接触面積に比べて大きくなるので、第2の配線の周囲にまで電気力線が広がって、ダイオード素子の電流容量を高くすることができ、抵抗変化素子の抵抗変化時に必要な大電流密度の電流を流すことができるクロスポイント型の不揮発性記憶素子を製造できる。また、前記不揮発性記憶素子の製造方法は、前記第3工程の後かつ前記第4工程の前に、前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を形成する第5工程を含んでもよい。このような製造方法により、第5工程において、抵抗変化層の側壁が保護層によって予め被覆される。そのため、第4工程において、抵抗変化素子を含む第1の層間絶縁層上に第2の層間絶縁層をCVD法などを用いて堆積する際に、酸素プラズマや熱によって抵抗変化層が酸化することを防止できる。さらに、層間絶縁層堆積後の熱処理によって層間絶縁層中に含まれる酸素が拡散し、抵抗変化層の側壁から酸化が進行することも防止できる。また、第4工程において、第2の配線を埋め込み形成するための配線溝を形成する際に、配線溝内に抵抗変化層が露出することを防止でき、第2の配線と抵抗変化層との間にリークパスが形成されることを防止できる。抵抗変化層は、第1電極と第2電極との間に与えられる電気的信号によって高抵抗状態と低抵抗状態との間を可逆的に動作するため、第1電極を介さずに抵抗変化層へ電流が流れるリークパスが形成されると、動作不良が発生するが、抵抗変化層の側壁を保護層によって被覆することによって、この抵抗変化動作不良の発生を防止できる。さらに、第5工程において、抵抗変化素子の側壁が保護層によって予め被覆されるため、第4工程において、第2電極と接続する第2の配線を埋め込み形成するための配線溝が深く掘れ込んでも配線溝内に抵抗変化層が露出することを防止できる。そのため、第2の配線を埋め込み形成するための配線溝と、それよりも深い第3の配線を埋め込み形成するための配線溝とを同時にドライエッチングによって形成することができる。また、前記第5工程において、前記抵抗変化素子を含む前記第1の層間絶縁層上に前記保護層を堆積させ、前記抵抗変化素子の側壁部分以外の前記保護層を除去してもよい。このような製造方法により、保護層が複数の抵抗変化素子ごとに分離して形成される。これにより、抵抗変化素子が形成されていない領域には、保護層が存在しない。したがって、抵抗変化素子を設けていない領域に、第2のプラグと接続する第3の配線を埋め込み形成するための配線溝を形成する際のドライエッチング工程が容易になる。また、前記第4工程において、前記第2電極と前記第2の配線とに挟持され、前記第2電極に電気的に接続される半導体層を形成し、前記第2電極と前記半導体層と前記第2の配線とは、ダイオード素子を構成してもよい。このような製造方法により、トランジスタ等のスイッチング素子を配置することなく、大容量かつ高集積化が可能なクロスポイント型の不揮発性記憶素子を製造できる。また、前記第1工程において、前記第1の配線を銅で構成してもよい。このような製造方法は、半導体装置の製造に広く用いられている銅ダマシンプロセスとの親和性に優れる。また、上記目的を達成するために、本発明の一形態に係る不揮発性記憶装置の製造方法は、第1方向に延びる複数の第1の配線を設ける第1工程と、前記複数の第1の配線上に第1の層間絶縁層を形成し、前記第1の層間絶縁層中に、各々が前記複数の第1の配線のうちのいずれか1つに電気的に接続される複数の第1のプラグ及び複数の第2のプラグを、前記複数の第1のプラグ及び複数の第2のプラグの上面が略同一平面内になるように形成する第2工程と、前記複数の第1のプラグ上に、各々が、第1電極と第2電極と抵抗変化層とを有し、前記第1電極が前記複数の第1のプラグのうちのいずれか1つと電気的に接続されている複数の抵抗変化素子を形成する第3工程と、前記複数の抵抗変化素子及び前記第1の層間絶縁層上に第2の層間絶縁層を形成し、前記第2の層間絶縁層中に、各々が複数の前記抵抗変化素子の前記第2電極と電気的に接続される複数の第2の配線と、前記複数の第2のプラグと電気的に接続される第3の配線とを、前記複数の第2の配線及び前記第3の配線の上面が略同一平面内にあって、前記第1方向と交差する第2方向に延びるように形成する第4工程とを含む。また、前記不揮発性記憶装置の製造方法は、各々が、半導体層を含んで構成されかつ前記複数の抵抗変化素子のうちの対応する抵抗変化素子と電気的に接続されている複数のダイオード素子を形成する第5工程をさらに含んでもよい。また、前記第1工程において、前記第1の配線を銅で構成してもよい。このような製造方法により、前記第4工程をにおいて、複数の第2の配線及び第3の配線を埋め込み形成する際に、複数の第1の配線と第3の配線を接続する引き出しコンタクトプラグとして機能する複数の第2のプラグがあらかじめ形成されているため、プラグと配線の電気的接触を良好に保ち、かつ、抵抗変化素子の形成後にプラグと配線の電気的接触を向上させる加工を行った場合に生じ得る抵抗変化素子の電気的特性の劣化を抑制し、素子間のばらつきを低減することができる。上記目的を達成するために、本発明の一形態に係る不揮発性記憶素子は、第1の配線と、前記第1の配線上に形成され、前記第1の配線に接続される第1のプラグ及び第2のプラグと、第1電極、第2電極、及び前記第1電極と前記第2電極とに挟持され前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第1のプラグ上に形成され、前記第1電極が前記第1のプラグと電気的に接続されている抵抗変化素子と、前記抵抗変化素子上に形成され、前記第2電極と電気的に接続されている第2の配線と、前記第2のプラグ上に形成され、前記第2のプラグと電気的に接続されている第3の配線とを備え、前記第1のプラグの上面と前記第2のプラグの上面とが略同一平面内に形成され、かつ前記第2の配線の上面と前記第3の配線の上面とが略同一平面内に形成されている。ここで、上面とは、対象とする部材が有する表面のうち、基板から最も遠い面を意味する。このような構成とすることにより、第3の配線の膜厚は、第2の配線の膜厚に比べて厚いため、配線抵抗を下げることができ、集積度の向上により第3の配線の配線長が長くなる場合に、配線遅延の影響が小さく、高速動作可能な不揮発性記憶素子を実現できる。また、前記第1のプラグ及び第2のプラグがタングステン又は銅のいずれかを含む導電材料から構成されていてもよい。導電材料には、特に、タングステンを用いることが好ましい。このような構成とすることにより、特にプラグが銅よりも酸化しにくいタングステンから構成される場合、第1のプラグと抵抗変化素子及び、第2のプラグと第3の配線との電気的コンタクトが良好な不揮発性記憶素子を実現できる。また、前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のうちの1つ以上を含んでもよい。このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有する不揮発性記憶素子を製造することができる。特に、タンタル酸化物を用いた場合には、通常のSi半導体プロセスと親和性の高い製造プロセスで製造できる。また、前記抵抗変化層は、第1の遷移金属酸化物で構成されている第1の抵抗変化層と、遷移金属酸化物で構成されており、第1の抵抗変化層より酸素不足度が小さい第2の遷移金属酸化物で構成される第2の抵抗変化層とを有してもよい。このような構成とすることにより、抵抗変化層を酸素不足度が異なる遷移金属酸化物からなる積層構成にすることによって、抵抗変化する極性が常に安定することで、不揮発性記憶素子として安定な動作特性を得ることができる。また、前記不揮発性記憶素子は、前記抵抗変化素子を構成する前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層をさらに備えてもよい。ここで、抵抗変化素子の側壁とは、抵抗変化層が有する面のうち、第1電極と接する面および第2電極と接する面以外の面を意味する。このような構成とすることにより、抵抗変化素子形成後の製造工程における層間絶縁層の成膜工程及び熱処理工程によって、抵抗変化層の側面からの酸化を抑制することができる。これにより、抵抗変化層の実効的な断面積がばらつくことを抑制できる。さらに、第2の配線を形成する工程において、第2の配線と抵抗変化層との間にリークパスが形成されることを防止できる。また、前記第2電極は貴金属から構成されていてもよい。このような構成とすることにより、より酸化されやすい材料で前記第2電極を構成した場合に必要となる、前記第2電極に形成された表面酸化膜を除去するためのプリクリーン処理を低減もしくは省略できる。その結果、当該プリクリーンを行った場合に生じる前記第2電極の膜減りや、前記抵抗変化素子へのダメージが低減もしくは防止され、抵抗変化素子の特性ばらつきが低減される。また、上記目的を達成するために、本発明の一形態に係る不揮発性記憶装置は、第1方向に延びる複数の第1の配線と、前記複数の第1の配線上に配置され、各々が、前記複数の第1の配線のうちのいずれか1つと電気的に接続されている、複数の第1のプラグと、前記複数の第1の配線上に配置され、各々が、前記複数の第1の配線のうちのいずれか1つと電気的に接続されている、複数の第2のプラグと、前記複数の第1のプラグ上に配置され、各々が、第1電極、第2電極、及び前記第1電極と前記第2電極とに挟持され前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第1電極が前記複数の第1プラグのうちのいずれか1つと電気的に接続されている複数の抵抗変化素子と、前記複数の抵抗変化素子上に前記第1方向と交差する第2方向に延び、各々が、複数の抵抗変化素子の前記第2電極と電気的に接続されている複数の第2の配線と、前記複数の第2のプラグ上に前記第2方向に延び、前記複数の第2のプラグと電気的に接続されている第3の配線とを備え、前記複数の第1のプラグの上面と前記複数の第2のプラグの上面とが略同一平面内にあり、かつ前記複数の第2の配線の上面と前記複数の第3の配線の上面とが略同一平面内にある。また、前述の不揮発性記憶装置は、各々が、半導体層を含んで構成され、かつ前記複数の抵抗変化素子のうちのいずれか1つと電気的に接続されている、複数のダイオード素子をさらに備えてもよい。また、前述の半導体層は、窒素不足型シリコン窒化物を含んでもよい。このような構成とすることにより、抵抗変化動作を安定にすることに加えて、漏れ電流を低減でき、大容量で高集積可能なクロスポイントメモリ型の不揮発性記憶装置を提供することができる。なお、本明細書では、ダイオード素子を、印加電圧が臨界電圧以下では電気抵抗が非常に高く、その一方で、臨界電圧を超えると電気抵抗が急激に低下することで大電流が流れるという非線形の電気抵抗特性を有する二端子素子と定義する。このような特性を備える二端子素子としては、例えば、MSMMetal-Semiconductor-Metalダイオード、MIMMetal-Insulator-Metalダイオード、あるいは、バリスタ等が知られている。なお、本発明は、このような不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法として実現できるだけでなく、このような不揮発性記憶素子を実現する半導体集積回路LSIとして実現することができる。なお、本発明は、抵抗変化素子が酸素不足型の遷移金属酸化物を含む抵抗変化層を備えるReRAMで構成されている例を説明したが、当該抵抗変化素子は、電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する素子であればよいので、例えば、強誘電体のヒステリシス履歴現象を利用し正負の自発分極を1と0に対応させた強誘電体メモリFeRAM:FerroelectricRAMや相変化材料を用いた相変化メモリPCRAM:Phase-ChangeRAM及び、記憶素子に磁性体を用い、書き込み方式にスピン注入磁化反転を採用する磁気抵抗メモリMRAM:MagnetoresistiveRAMなどであってもよい。以上説明したように、本発明は、抵抗変化素子を含む不揮発性記憶素子において、良好な電気的特性が得られるデバイス構造を有する不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法を提供できる。本発明者らは、良好な電気的特性が得られる不揮発性記憶装置の製造方法について検討を重ねた結果、従来の不揮発性記憶装置において、以下の課題があることを見出し、本発明を完成した。以下では、図28から図30に示される例を用いて、従来の不揮発性記憶装置における課題について説明する。ただし、これらの図を用いるのは課題の一例を具体的に説明するためであり、本発明の課題は、これらの構造および材料等、および以下で説明する具体的なプロセスに限定された不揮発性記憶装置においてのみ生じるものではない。図29は、従来の不揮発性記憶装置80の一例を示している。不揮発性記憶装置80は、銅メタライゼーション層701と同じ層に他の銅メタライゼーション層821が形成されており、当該銅メタライゼーション層821と銅相互接続層706とを接続する引き出しコンタクトプラグ822が形成されている。図29に示される引き出しコンタクトプラグ822および銅相互接続層706は、典型的には以下のプロセスで形成される。まず、図30に示されるように、フォトリソグラフィー及びドライエッチングによって、引き出しコンタクトプラグ822を埋め込むためのコンタクトホール823、及び銅配線を埋め込むためのトレンチ824配線溝が形成される。なお、図29に示される第3のIMD層703の上面は、配線溝の底面を示しており、トレンチ824は紙面に対して平行に形成されるものとしている。次に、そのコンタクトホール823及びトレンチ824内にバリア層705と、配線材料のシード層となる銅とを、スパッタ法等を用いて堆積させる。次いで、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、コンタクトホール823とトレンチ824を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をCMPChemicalMechanicalPolishing法によって除去する。以上の工程によって、銅相互接続層706及び、引き出しコンタクトプラグ822が形成される。しかしながら、図29に示す不揮発性記憶装置80における引き出しコンタクトプラグ822を上述のようなプロセスで形成する際には以下に述べる課題が生じる。コンタクトホール823及びトレンチ824を形成する際、コンタクトホール823の底部に露出する銅メタライゼーション層821の表面が、酸化される。具体的には、配線材料が、ドライエッチングに用いられるエッチングガスや、その後のフォトレジスト除去のためのアッシング処理に用いられる酸素ガス、さらに洗浄工程に用いられる薬液に曝されることによって酸化される。この銅メタライゼーション層821の表面に形成された酸化膜は、一般的には、アルゴンプラズマを用いたプリクリーン処理や、水素プラズマによる還元処理などの前工程によって除去される。これにより、銅メタライゼーション層821と引き出しコンタクトプラグ822との電気的な接続を高めることができる。しかし、この表面酸化膜の除去処理では、コンタクトホール823底部に露出している銅メタライゼーション層821のみでなく、トレンチ824の底部に露出している第2の積層体713の表面コンタクト層717、及びバリア層718も、除去処理用のガス等に曝される。そのため、第2の積層体713の表面がリスパッタされ、スパッタされた材料がコンタクトホール823の側壁やトレンチ704の側壁に堆積することで、バリア層705の膜剥がれやカバレッジ不良などによる銅相互接続層706の信頼性の劣化を引き起こすおそれがある。また、この表面酸化膜の除去処理にプラズマが用いられることにより、抵抗変化素子713とダイオード素子707とで構成されるメモリセルを複数形成したときに、抵抗変化素子713の初期状態がメモリセル間でばらつくことがある。これは、例えば、IMD層703表面に電荷が蓄積されることによって、抵抗変化素子713に電流が流れ、製造工程中に抵抗変化素子713に意図しない書き込みが行われることによって生じる。さらに、このようなプラズマ処理によって、抵抗変化素子713を介して、ダイオード707にも電流が流れ、ダイオード破壊を引き起こすことがある。また、図30に示される例ではダイオード素子707の上に抵抗変化素子713が形成されている例について説明したが、抵抗変化素子713の上にダイオード素子707が形成されている場合についても同様の課題が生じる。以上より、従来の不揮発性記憶装置80は、銅メタライゼーション層821と引き出しコンタクトプラグ822との電気的接触の向上と、抵抗変化素子713、ダイオード素子707、及びその両方のばらつき抑制との両立が困難であるという課題を有している。本発明は、上記課題を解決するためになされたものである。以下、本発明の実施の形態に係る抵抗変化型の不揮発性記憶素子以下、単に不揮発性記憶素子とも言うとその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法などについては正確な表示ではない。実施の形態1図1は、本発明の実施の形態1に係る不揮発性記憶素子10の構成例を示す断面図である。図1では、一般的な半導体記憶装置においてメモリセルアレイ又はメモリ本体部などと呼ばれる領域の一部分が、不揮発性記憶素子10として示されている。すなわち、半導体記憶装置はメモリセルアレイを備え、メモリセルアレイは不揮発性記憶素子10から構成される。また、不揮発性記憶素子は、抵抗変化素子114を含む。なお、半導体記憶装置は、このような不揮発性記憶素子10を含むメモリセルアレイとともに、メモリセルアレイを駆動するための図示しない駆動回路を備えていてもよい。駆動回路は、メモリセルアレイ中の不揮発性記憶素子10に電気パルスを印加する。不揮発性記憶素子10の抵抗変化素子114の抵抗状態は、データ書き込み用の電気パルスの印加によって変更される。また、不揮発性記憶素子10の抵抗変化素子114の抵抗状態は、データ読み出し用の電気パルスの印加によって読み出される。第1の層間絶縁層101は、トランジスタなどが形成されている半導体基板図示せず上に形成されており、例えば、シリコン酸化物で構成される。第1の配線103は、第1の層間絶縁層101中に形成されており、第1の層間絶縁層101と第1の配線103との間には、第1のバリアメタル層102が設けられている。なお、第1の配線103は、望ましくは、銅から構成される。第1のライナー層104は、第1の配線103を含む第1の層間絶縁層101上に形成されており、例えば、シリコン窒化物例えば、膜厚30~200nmで構成される。第2の層間絶縁層105は、第1のライナー層104上に形成されており、例えば、シリコン酸化物例えば、膜厚100~500nmで構成される。第1のプラグ107及び第2のプラグ108例えば、直径50~200nmは、第1のライナー層104及び第2の層間絶縁層105中に形成されている。第1のプラグ107及び第2のプラグ108は、導電性材料で形成された第2のバリアメタル層106を介して、第1の配線103と電気的に接続されている。なお、本明細書中において電気的に接続されているとは、接続されている2つの部材が常に導通していることを意味する。したがって、例えば、接続されている2つの部材の間にバリアメタルが介在する場合、それら2つの部材は電気的に接続されている。すなわち、上記の例において、第1のプラグ107及び第2のプラグ108は、第1の配線103と電気的に接続されている。一方、例えば、接続されている2つの部材の間に抵抗変化素子やダイオード素子等が介在する場合、それら2つの部材は電気的に接続されていない。なお、以下では、電気的に接続されていることを単に接続されているということがある。第1のプラグ107の上面と第2のプラグ108の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばCMP法によって形成される程度に平坦な平面を指しており、例えば100nm以下の凹凸を有する面を略同一平面と定義する。略同一平面の定義は、半導体プロセスの違い例えばデザインルールによって異なる。抵抗変化素子114は、第2の層間絶縁層105上に形成されるとともに、第1のプラグ107と接続されている。この抵抗変化素子114は、ドット形状の積層体として形成されている。ここで、ドット形状とは、一辺が100~400nmの矩形状の水平断面を有する積層体の形状を言う。抵抗変化素子114の水平断面は、例えば一辺が250nmの矩形状であってもよい。また、本実施の形態では、抵抗変化素子114は、第1電極109と、抵抗変化層112と、第2電極113とを含む。抵抗変化層112は、第1電極109と第2電極113とに挟持されている。また、抵抗変化層112は、遷移金属酸化物で構成される。抵抗変化層112は、第1電極109と第2電極113との間に印加される電気的信号に基づいて、高抵抗状態と、当該高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する。また、抵抗変化層112は、望ましくは、第1の抵抗変化層110と第2の抵抗変化層111との積層構成となっている。第3の層間絶縁層115は、第2の層間絶縁層105上に形成されている。第2の配線119は、第3の層間絶縁層115中、かつ抵抗変化素子114の上方に形成されている。第2の配線119は、抵抗変化素子の上面にプラグを介さずに、電気的に接続されている。また、第2の配線119は、抵抗変化素子114を構成する第2電極113と、導電性材料で形成された第3のバリアメタル層118を介して電気的に接続されている。第3の配線121は、第3の層間絶縁層115中、かつ第2のプラグ108の上方に形成されており、第2のプラグ108とは導電性材料で形成された第3のバリアメタル層120を介して電気的に接続されている。なお、図1は断面図として示されているが、典型的には、第1の配線103は、第1の方向に延びる配線であり、第2の配線119および第3の配線121は当該第1の方向に交差する第2の方向に延びる配線である。第1の配線103と第2の配線119とは立体交差しており、この交差部において、第1の配線103と第2の配線119との間には、第1の配線103から第2の配線119に向かって延びる第1のプラグ107と抵抗変化素子114とが介在している。第1の配線103と第3の配線121とは立体交差しており、この交差部において、第1の配線103と第3の配線121との間には、第1の配線103から第3の配線121に向かって延びる第2のプラグ108が介在している。第2の配線119の上面と第3の配線121の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばCMP法によって形成される程度に平坦な平面を指しており、例えば100nm以下の凹凸を有する面を略同一平面と定義する。すなわち、本実施の形態の不揮発性記憶素子10は、第1のプラグ107の上面と第2のプラグ108の上面とが略同一平面内に形成され、かつ第2の配線119の上面と第3の配線121の上面とが略同一平面内に形成されている。これにより、第3の配線121上面から第2のプラグ108上面までの高さの方が、第2の配線119上面から抵抗変化素子114上面までの高さと比べて、第3の配線121と第2のプラグ108との間に抵抗変化素子114を挟まない分だけ高くなる。これにより、例えば、第3の配線121と第2の配線とを同じ高さに形成した不揮発性記憶素子に比べて、第3の配線121の配線抵抗が低減される。また、抵抗変化素子114を構成する抵抗変化層112は、遷移金属酸化物例えば、タンタル酸化物で構成される。抵抗変化層112が第1の抵抗変化層110と第2の抵抗変化層111との積層体で構成される場合、望ましくは、第1の抵抗変化層110は酸素不足型の遷移金属酸化物で構成され、第2の抵抗変化層111は第1の抵抗変化層110よりも酸素不足度が小さい遷移金属酸化物で構成される。ここで、酸素不足型の遷移金属酸化物とは、化学量論的組成を有する遷移金属酸化物と比較して酸素の含有量原子比:総原子数に占める酸素原子数の割合が少ない酸化物をいう。また、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率O/TaOであり、71.4atmとなる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atmより小さいことになる。抵抗変化層112を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタルTa、チタンTi、ハフニウムHf、ジルコニウムZr、ニオブNb、タングステンW等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、抵抗変化層112にハフニウム酸化物を用いる場合、望ましくは、第1の抵抗変化層第1のハフニウム酸化物層110の組成をHfOxとした場合にxが0.9以上1.6以下であり、且つ、第2の抵抗変化層第2のハフニウム酸化物層111の組成をHfOyとした場合にyがxの値よりも大である。これにより、抵抗変化層112の抵抗値を安定して高速に変化させることが確認できている。さらに、この場合、第2の抵抗変化層111の膜厚は、3~4nmが好ましい。また、抵抗変化層112にジルコニウム酸化物を用いる場合、望ましくは、第1の抵抗変化層第1のジルコニウム酸化物層110の組成をZrOxとした場合にxが0.9以上1.4以下であり、且つ、第2の抵抗変化層第2のジルコニウム酸化物層111の組成をZrOyとした場合にyがxの値よりも大である。これにより、抵抗変化層112の抵抗値を安定して高速に変化させることが確認できている。さらに、この場合、第2の抵抗変化層111の膜厚は、1~5nmが好ましい。酸素不足型のタンタル酸化物、ハフニウム酸化物、又はジルコニウム酸化物で構成される第1の抵抗変化層110は、タンタル、ハフニウム、又はジルコニウムをそれぞれターゲットに用いてアルゴンガス及び酸素ガス中でスパッタリングする、いわゆる反応性スパッタリング法によって形成できる。第1の抵抗変化層110の酸素不足度は、反応性スパッタリング中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、この処理は、基板を特に加熱することなく室温で行える。第2の抵抗変化層111は、反応性スパッタリング法で形成された第1の抵抗変化層110の表面をアルゴンガスと酸素ガスとのプラズマに暴露することにより形成できる。なお、第1の抵抗変化層110を構成する第1の遷移金属と、第2の抵抗変化層111を構成する第2の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第2の抵抗変化層111は、第1の抵抗変化層110よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第1電極109と第2電極113との間に印加された電圧は、第2の抵抗変化層111に、より多くの電圧が分配される。したがって、第2の抵抗変化層111中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とに互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第2の抵抗変化層111中に形成された微小なフィラメント導電パス中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第1の抵抗変化層110に、酸素不足型のタンタル酸化物を用い、第2の抵抗変化層111にチタン酸化物TiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第2の抵抗変化層111に第1の抵抗変化層110より標準電極電位が小さい金属の酸化物を配置することにより、第2の抵抗変化層111中でより酸化還元反応が発生しやすくなる。上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第2の抵抗変化層111中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第2の抵抗変化層111側の第2電極113に、第1電極109を基準にして正の電圧を印加したとき、抵抗変化層112中の酸素イオンが第2の抵抗変化層111側に引き寄せられて第2の抵抗変化層111中に形成された微小なフィラメント中で酸化反応が発生して当該微小なフィラメントの抵抗が増大すると考えられる。逆に、第2の抵抗変化層111側の第2電極113に、第1電極109を基準にして負の電圧を印加したとき、第2の抵抗変化層111中の酸素イオンが第1の抵抗変化層110側に押しやられて第2の抵抗変化層111中に形成された微小なフィラメント中で還元反応が発生して当該微小なフィラメントの抵抗が減少すると考えられる。酸素不足度がより小さい第2の抵抗変化層111に接続されている第2電極113は、第2の抵抗変化層111を構成する遷移金属及び第1電極109を構成する材料と比べて標準電極電位がより高い材料で構成される。第2電極113は、例えば、白金Pt、イリジウムIrなどが用いられる。このような構成とすることにより、第2電極113と第2の抵抗変化層111の界面近傍の第2の抵抗変化層111中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。以上のように構成された不揮発性記憶素子10を駆動する場合、外部の電源および駆動回路によって、所定の条件を満たす電圧を第1電極109と第2電極113との間に印加する。次に、実施の形態1に係る不揮発性記憶素子10の製造方法について説明する。図2から図11は、実施の形態1に係る不揮発性記憶素子10の製造方法を示す断面図である。これらを用いて、不揮発性記憶素子10の製造方法の一例について説明する。なお、以下で説明するプロセス、材料、膜厚などはあくまでも例示であり、本実施の形態の不揮発性記憶素子10の製造方法はこれに限定されない。なお、本実施の形態の不揮発性記憶素子10の製造方法は、第1の配線を形成する工程と、第1のプラグ及び第2のプラグを形成する工程と、抵抗変化素子を形成する工程と、第2の配線及び第3の配線を形成する工程とを少なくとも含めばよい。そのため、以下に説明する製造方法のうち、上記の工程以外の工程は適宜省略できる。また、必要に応じて、他の公知の工程を追加できる。はじめに、図2及び図3に示すように、トランジスタなどが予め形成されている半導体基板図示せずの上方に第1の配線103を形成し、第1の配線103上に、第1の配線103と電気的に接続される第1のプラグ107及び第2のプラグ108を形成する。具体的には、半導体基板上に、プラズマCVD等を用いてシリコン酸化物で構成される第1の層間絶縁層101を形成する。続いて、第1の層間絶縁層101に第1の配線103を埋め込み形成するための配線溝をフォトリソグラフィー及びドライエッチングにより形成する。この配線溝内に第1のバリアメタル層102例えば、タンタル窒化物膜厚5~40nm及びタンタル膜厚5~40nmの積層構造と、配線材料のシード層となる銅膜厚50~300nmとを、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、配線溝を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をCMP法によって除去しながら第1の層間絶縁層101の表面と第1の配線103の表面とを平坦にする。これにより、第1の配線103が形成される。その後、プラズマCVD等を用いてシリコン窒化物を30~200nm程度堆積させることで、第1の層間絶縁層101及び第1の配線103上を覆う第1のライナー層104を形成する。次に、第1のライナー層104上に第2の層間絶縁層105をさらに堆積させる。必要であればCMP法により表面の段差緩和を行う。続いて、フォトリソグラフィー及びドライエッチングにより、第1の配線103上の所定の位置に、第1の配線103に電気的に接続される第1のプラグ107及び第2のプラグ108を埋め込み形成するためのコンタクトホールを形成する。次いで、コンタクトホール内に露出した第1の配線103上に形成された表面酸化膜を、例えばアルゴンプラズマを用いたプリクリーン処理によって除去する。これにより、第1の配線103と、第1のプラグ107及び第2のプラグ108との電気的な接続が高まる。本工程の時点では抵抗変化素子114がまだ形成されていないため、アルゴンプラズマに曝されるのは、表面酸化膜と第2の層間絶縁層105である。そのため、前述したような、抵抗変化素子114からスパッタされた材料によって不揮発性記憶素子の信頼性が劣化する問題は生じない。特に、第1の配線が銅から構成される場合、配線抵抗を低減できる反面、表面酸化膜が形成されやすい課題があるが、本実施形態に係る製造方法によって、良好な電気的接触と低抵抗の両立を図ることができる。その後、形成されたコンタクトホールを含む第2の層間絶縁層105上に、チタン窒化物膜厚5~40nm及びチタン膜厚5~40nmで構成される第2のバリアメタル層106をスパッタ法等を用いて堆積させる。そして、CVD等を用いて導電材料のタングステン膜厚50~300nmをさらに堆積させることでコンタクトホールを全て第2のバリアメタル層106とタングステンとで満たすことで、第1のプラグ107及び第2のプラグ108を形成する。その後、CMP法によって表面の余分なタングステン及び第2のバリアメタル層106を除去するとともに、第2の層間絶縁層105の表面と第1のプラグ107及び第2のプラグ108の表面とを平坦にする。これにより、第1のプラグ107の上面と第2のプラグ108の上面とが略同一平面内に形成される。ここで、第1のプラグ107及び第2のプラグ108を構成する材料として、タングステンの代わりに銅を用いることもできる。その場合、第2のバリアメタル層106として、タンタル窒化物膜厚5~40nm及びタンタル膜厚5~40nmと、さらに導電材料の銅膜厚50~300nmとをスパッタ法等を用いて堆積させる。そして、当該銅をシードとして、電解めっき法等により銅をさらに堆積させる。金属の酸化のしやすさを示す指標のひとつとして、標準電極電位がある。標準電極電位はその値正負の関係も含めてが高いほど酸化されにくい特性を示す。そのため、標準電極電位が低い金属ほど酸化されやすく、高いものほど酸化されにくい。例えば、白金Ptの標準電極電位は1.1Vで、タンタルTaの標準電極電位は-0.6Vであるので、白金はタンタルより酸化されにくい特性を有する。また、銅とタングステンの酸化還元反応式を比較すると、WO36H6e-=W3H2O-0.09VCuOH2O2e-=Cu2OH--0.29Vとなり、銅に比べて、タングステンの方が酸化しにくいことが分かる。また、タングステンが酸化する際には、表面に薄い三酸化タングステンで構成される酸化皮膜が形成される。しかし、三酸化タングステンは非常に安定なため、表面が酸化皮膜で覆われてしまえば、それ以上、タングステン内部への酸化や腐食は進行しない。したがって、第1のプラグ107及び第2のプラグ108を構成する材料として、タングステンを用いる方が好ましい。次に、図4及び図5に示すように、第1のプラグ107及び第2のプラグ108の上面に、抵抗変化素子114を形成する。まず、図4に示すように、第1のプラグ107及び第2のプラグ108を含む第2の層間絶縁層105上に、タンタル窒化物で構成される第1電極層109a膜厚30nm、酸素不足型のタンタル酸化物で構成される抵抗変化薄膜112a膜厚50nm、及びイリジウムを含む第2電極層113a膜厚50nmを、この順に水平につまり、図示されていない半導体基板の主面と平行に積層するように堆積させる。また、この時、貴金属を含む第2電極層113a上に、ドライエッチング時のハードマスクとして用いられる導電性の膜を水平に積層するように堆積してもよい図示せず。ハードマスクには、例えば、タンタル窒化物、チタン窒化物、及びチタン-アルミニウム窒化物のいずれか例えばチタン-アルミニウム窒化物が用いられる。ここで、第1電極層109a、第2電極層113a、及び導電性のハードマスク図示せずはスパッタ法等を用いて形成する。抵抗変化薄膜112aは、タンタルをターゲットとして用いて、アルゴン及び酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法を用いて形成する。ここで、酸素の流量を調整することにより、成膜チャンバー内の酸素濃度を45~65atmに制御する。これにより、抵抗変化薄膜112aの抵抗率を0.5~20mΩcmに調整できる。例えば酸素濃度を60atmとすることにより約2mΩcmの抵抗率を有する抵抗変化薄膜112aを形成できる。さらに、抵抗変化薄膜112aに酸化処理を行うことで、抵抗変化薄膜112a第1の抵抗変化薄膜110aの最表面層に、第2の抵抗変化薄膜111aを形成してもよい。第2の抵抗変化薄膜111aは、抵抗変化薄膜112aに比べて酸素不足度がより小さいか、または酸素が不足していない化学量論的組成のTa2O5層を膜厚2~12nmの範囲で形成してもよい。次に、図5に示すように、水平に積層した積層膜をフォトリソグラフィーとドライエッチングとにより加工することにより、第1のプラグ107に接続された、ドット形状の抵抗変化素子114を形成する。ドット形状とは、前述したように、一辺が100~400nm例えば250nmの矩形状の水平断面を有する積層体の形状を言う。この後、図6から図11に示すように、第3の層間絶縁層115中、かつ抵抗変化素子114上に、第2電極113と電気的に接続される第2の配線119と、第3の層間絶縁層115中、かつ第2のプラグ108上に、第2のプラグ108と電気的に接続される第3の配線121とを形成する。まず、図6に示すように、抵抗変化素子114上に、第2の配線119及び第3の配線121を埋め込み形成するための第3の層間絶縁層115を、プラズマCVD等を用いて堆積する。第3の層間絶縁層115は、シリコン酸化物等で構成される。そして、図7に示す工程において、フォトリソグラフィー及びドライエッチングにより、第3の層間絶縁層115中に第2の配線溝119aを形成する。この第2の配線溝119aは、その内面に第2電極113が露出するように形成され、第2の配線119を埋め込み形成するために用いられる。また、第2電極113上に導電性のハードマスク図示せずを形成した場合は、第2の配線溝119aの底部にハードマスクが露出するまでエッチングを行うことで第2の配線溝119aを形成する。ハードマスクはこのときに完全に除去してしまってもよい。完全にハードマスクを除去することで、ハードマスクを残す場合に比べて、寄生抵抗を小さくできるので、コンタクト抵抗のばらつきを小さくできる。次に、図8に示す工程において、フォトリソグラフィー及びドライエッチングにより、第3の層間絶縁層115中に第3の配線溝121aを形成する。この第3の配線溝121aは、その内面に第2のプラグ108が露出するように形成され、第3の配線121を埋め込み形成するために用いられる。ここで、図3に示す第1のプラグ107及び第2のプラグ108を形成する工程において、これらのプラグを構成する導電材料にタングステンを用いる場合、タングステンは銅よりも酸化されにくい材料であるため、これらのプラグ上面に表面酸化層が形成されにくい。そのため、図6に示す第2のプラグ108上に第3の層間絶縁層115を形成する工程や、図8の第2のプラグ108に電気的に接続される第3の配線溝121aを形成する工程を経ても、第2のプラグ108上面に表面酸化層が形成されにくい。したがって、プラグを構成する導電材料にタングステンを用いる場合、次に説明する第2の配線119及び第3の配線121を形成する工程において、第2のプラグ108と第3の配線121との良好なコンタクト接続を得ることができる。また、図8に示すように、第3の配線溝121aは、第3の層間絶縁層115を貫通して第2のプラグ108に達する。そのため、第3の配線溝121aの深さは第2の配線溝119aに比べて、配線溝とプラグとの間に抵抗変化素子が存在しない分、深く形成される。次いで、配線溝119a内に露出した第2電極113上、配線溝121a内に露出した第2のプラグ108上、またはその両方に形成された表面酸化膜を除去する工程を行なってもよい。表面酸化膜は、例えば、アルゴンプラズマを用いたプリクリーン処理によって除去できる。これにより、電気的接触が向上する。なお、第2電極113が貴金属例えばイリジウムから構成される場合、プリクリーン処理を低減もしくは省略することができる。さらに、第2電極113の膜減りや、アルゴンプラズマによる抵抗変化素子114へのプラズマダメージを低減もしくは防止することができる。その結果、抵抗変化素子114の特性ばらつきが低減される。また、上述のとおり、第2のプラグ108は酸化されにくい導電材料であるタングステンで構成される場合、バリアメタル層及びシード層のスパッタ前のプリクリーン処理を低減もしくは省略することができる。続いて、図9に示すように、第1の配線103を埋め込み形成する工程と同様の条件を用いて、第3の層間絶縁層115の上面からの深さが異なる第2の配線溝119a及び第3の配線溝121a内に、バリアメタル薄膜118a、120a例えば、タンタル窒化物膜厚5~40nm及びタンタル膜厚5~40nmで構成される積層構造と、シード層としての銅膜厚50~300nmとを、スパッタ法等を用いて堆積する。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させることで第2の配線溝119a及び第3の配線溝121aを全て配線材料の銅で充填する。そして、図10に示すように、CMP法によって表面の余分な銅とバリアメタル薄膜118a、120aとを除去するとともに第3の層間絶縁層115の表面と第2の配線119及び第3の配線121の表面とを平坦にする。これにより、第2の配線119及び第3の配線121が、上面が略同一平面内になるように形成される。その後、図11に示すように、プラズマCVD等を用いて窒化シリコン層を30~200nm、例えば50nm程度堆積させることで、第2の配線119を覆う第2のライナー層122を形成する。以上の工程により、図1に示される不揮発性記憶素子10を形成できる。なお、本実施の形態においては、抵抗変化素子114の第2電極113をイリジウムで形成しているが、本発明はこれに限られない。例えば、第2電極113を、白金、銅、タングステン、イリジウム、及びパラジウムのいずれかの金属、もしくはこれらの金属の組み合わせ又は合金で形成してもよい。このような合金で抵抗変化層112の高酸化層第2の抵抗変化層111側の電極を形成することにより、抵抗変化層112の初期抵抗値の低下及びばらつきを抑えつつ、初期ブレイク電圧を低く抑えることができる。ここで、初期ブレイク電圧とは、抵抗変化素子114に印加することによって抵抗変化層112の抵抗値を初期抵抗値から通常の動作レンジに低下させることができる電圧を意味する。また、本実施の形態1に係る製造方法における、第2のプラグ108と第3の配線121とを形成するプロセスは、類似の構造を形成するために一般的に用いられるトレンチファーストプロセスと比較して、次のような優位性がある。トレンチファーストプロセスとは、本実施の形態1に係る製造方法とは異なり、まず、第3の層間絶縁層115中に第3の配線溝121aを形成し、次に、第3の配線溝121aの底部に位置合わせをして第2の層間絶縁層105中にコンタクトホールを形成する。その後、第2のプラグ108を当該コンタクトホール内に形成し、第3の配線121を第3の配線溝121a内に形成するプロセスを言う。そのようなプロセスでは、例えば、コンタクトプラグの寸法精度を高めるためにトレンチの寸法特には深さを極めて均一に形成する必要があり、第3の配線溝121aとコンタクトホールとの位置合わせや寸法精度を良好に形成する難度は高い。そのため、例えば、第3の配線溝121aやその底部に形成されるコンタクトプラグの設計寸法に比較的大きなマージンを持たせるといった対策が必要になることがある。これに対し、本実施の形態1に係る製造方法は、当該トレンチファーストプロセスに比べて、位置合わせや寸法精度が出し易いので、設計寸法のマージンを低減または省略でき、素子の集積度の低下、コストの増大を抑制できる。実施の形態2図12は、本発明の実施の形態2に係る不揮発性記憶素子20の構成例を示す断面図である。本発明の実施の形態2に係る不揮発性記憶素子20は、実施の形態1に係る不揮発性記憶素子10とほぼ同様の構造であるが、第2の層間絶縁層105上、及び抵抗変化素子114の側壁を被膜する保護層123が形成されていることが特徴である。保護層123は、絶縁性かつ酸素バリア性を有する材料から構成される。以下、実施の形態2に係る不揮発性記憶素子20の製造方法の一例について説明する。なお、実施の形態2に係る不揮発性記憶素子20の製造工程のうち、実施の形態1に係る不揮発性記憶素子10の製造方法と同様の工程については説明を省略する。以下では、実施の形態1に係る不揮発性記憶素子10の製造方法と異なる部分についてのみ説明する。具体的には、図5に示すように抵抗変化素子114を形成した後に行われる工程について説明する。抵抗変化素子114を形成した後、図13に示すように、抵抗変化素子114を含む第2の層間絶縁層105上に、保護層123を堆積する。保護層123は、絶縁性かつ酸素バリア性を有する材料で構成される。保護層123は、例えばプラズマCVDを用いて膜厚50nmのシリコン窒化物が堆積される。保護層123を成膜する場合、プラズマCVDを用いることが望ましい。ここで、凸部に対してステップカバレッジ性が良いシリコン窒化物などを成膜する方法としては、通常、減圧CVDが用いられる。減圧CVDは、反応分子の平均自由工程が長いためステップカバレッジの良い薄膜を堆積できる。しかし、減圧CVDでは成膜チャンバー内の温度が650~800°Cの高温下で成膜するため、配線形成後には用いることができない。そこで、本実施の形態では、減圧CVDに比べて低い温度例えば、250~400°Cで成膜できるプラズマCVDを用いて保護層123を成膜することが望ましい。次に、図14に示す工程において、保護層123上に、第2の配線119及び第3の配線121を埋め込み形成するための、プラズマCVD等を用いてシリコン酸化物等で構成される第3の層間絶縁層115を堆積する。そして、図15に示す工程において、フォトリソグラフィー及びドライエッチングにより、第3の層間絶縁層115中に第2の配線溝119a及び第3の配線溝121aを形成する。このとき、少なくとも第2電極113上の保護層123が併せて除去される。その結果、第2の配線溝119aは、その内面に第2電極113が露出するように形成される。第2の配線溝119aは、第2の配線119を埋め込み形成するために用いられる。また、第3の配線溝121aは、その内面に第2のプラグ108が露出するように形成される。第3の配線溝121aは、第3の配線121を埋め込み形成するために用いられる。ここで、抵抗変化素子114の側壁が保護層123で被覆されているため、第2の配線溝119a及び第3の配線溝121aを同時に形成することができる。一般的に、反応性イオンエッチングRIE:ReactiveIonEtchingを用いたドライエッチングプロセスを用いる場合、イオン入射方向縦方向へのエッチング速度が、そうでない方向横方向へのエッチング速度より圧倒的に速い。よって、第2電極113上の保護層123を除去する際に、第2電極113上の保護層123が除去されても、抵抗変化素子114の側壁部分の保護層123はエッチングされにくい。したがって、第2の配線溝119a及び第3の配線溝121aを同時にドライエッチングによって、同じ深さにまで掘れ込んでも、抵抗変化素子114の側壁には保護層123が残留する。そのため、図示は省略するが、後工程において第2の配線溝119aに第2の配線119を埋め込み形成しても、第2の配線119は、抵抗変化素子114のうち第2電極113のみと電気的に接続する。これにより、第2の配線119が抵抗変化層112に電気的に接続してしまうことを回避できる。すなわち、第2電極113を介さずに第2の配線119から直接、抵抗変化層112へ電流が流れることによる抵抗変化動作不良を防止することができる。また、第2の配線溝119aと第3の配線溝121aを別々に形成してよい。その場合においても、抵抗変化素子114の側壁が保護層123で被覆されているため、上述の場合と同様に、抵抗変化素子114の側壁には保護層123が形成されているため、第2の配線119が抵抗変化素子114のうち第2電極113のみと電気的に接続される。そのため、第2電極113を介さずに第2の配線119から直接、抵抗変化層112へ電流が流れるリークパスが形成されてしまう不良を防止することができる。第2の配線溝119a及び第3の配線溝121aの形成後、実施の形態1において図8~図11で説明した工程を行うことによって、図12に示すような構造の不揮発性記憶素子20が完成する。実施の形態3図16は、本発明の実施の形態3に係る不揮発性記憶素子30の構成例を示す断面図である。本発明の実施の形態3に係る不揮発性記憶素子30は、実施の形態2に係る不揮発性記憶素子20とほぼ同様の構造であるが、保護層124が抵抗変化素子114の側壁のみにサイドウォール形状に形成され、図15における保護層123が第2の層間絶縁層105と第3の層間絶縁層115との界面には残留していないことが特徴である。ここで、本発明の実施の形態3に係る不揮発性記憶素子30の製造方法の一例を、下記に説明する。なお、実施の形態3に係る不揮発性記憶素子30の製造工程のうち、実施の形態2に係る不揮発性記憶素子20の製造方法と同様の工程については説明を省略する。以下では、実施の形態2に係る不揮発性記憶素子20の製造方法と異なる部分についてのみ説明する。具体的には、図13に示すように保護層123を堆積した後に行われる工程について説明する。保護層123を堆積した後、抵抗変化素子114を含む第2の層間絶縁層105上に堆積した保護層123をエッチバックEtchbackする。このとき、抵抗変化素子114の第2電極113上及び第2の層間絶縁層105上の保護層123が除去され、抵抗変化素子114の側壁部にサイドウォール形状の保護層124が残留する。保護層124の形成後、実施の形態1において図6~図11で説明した工程を行うことによって、図16に示すような構造の不揮発性記憶素子30が完成する。なお、サイドウォール形状の保護層124を形成する場合にも、第2の実施の形態で説明したように、第2の配線溝119a及び第3の配線溝121aを同時に形成することができる。本実施の形態においても、実施の形態2と同様に、抵抗変化素子114の側壁部には保護層124が存在するため、抵抗変化素子114のうち第2の配線119が第2電極113のみと電気的に接続される。そのため、第2電極113を介さずに第2の配線119から直接、抵抗変化層112へ電流が流れるリークパスが形成されてしまう不良を防止することができる。実施の形態4次に、本発明の実施の形態4に係る不揮発性記憶装置について説明する。図17は、不揮発性記憶装置40の構成例を示す平面図である。図17の平面図は、後述する実施の形態5に係る不揮発性記憶装置50にも共通する。また、図18及び図19は、不揮発性記憶装置40の構成例を示す断面図である。図17中のA-A断面を矢印方向に見た断面図が図18に相当し、図17中のB-B断面を矢印方向に見た断面図が図19に相当する。不揮発性記憶装置40は、図17の平面図に示すように、互いに平行してストライプ形状に形成された複数の第1の配線103と、互いに平行してストライプ形状に形成された複数の第2の配線119及び第3の配線121とを備える。また、複数の第1の配線103と複数の第2の配線119とが交差する位置の各々に、第1のプラグ107と、抵抗変化素子114及びダイオード素子117とが形成されており、複数の第1の配線103と第3の配線121とが交差する位置の各々に、第2のプラグ108が形成されている。各第1のプラグ107の上面と各第2のプラグ108の上面とは略同一平面内に形成されており、第2の配線119の上面と第3の配線121の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばCMP法によって形成される程度に平坦な平面を指しており、例えば100nm以下の凹凸を有する面を略同一平面と定義する。ここで、ダイオード素子電流制御素子は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、印加電圧の絶対値がそれぞれの閾値電圧の絶対値より大きい場合に導通オン状態となり、印加電圧の値がそれ以外の領域の場合印加電圧の絶対値が対応するそれぞれの閾値の絶対値より小さい場合に遮断オフ状態となるような非線形の特性を有する。また、図18及び図19の断面図に示す例では、ダイオード素子117は第1電極109、半導体層125、及び中間電極126から構成され、抵抗変化素子114は、中間電極126、抵抗変化層112、及び第2電極113から構成される。なお、図17では、典型的な一例として、第1の配線103と第2の配線119及び第3の配線121とが直交するように描かれているが、必ずしも直交している必要はなく、第1の配線103と第2の配線119とが交差し、かつ第1の配線103と第3の配線121とが交差するように配置されていればよい。ここで、ダイオード素子117の構成は、例えば、第1電極109及び中間電極126としてタンタル窒化物、半導体層125として窒素欠損型シリコン窒化膜を用いる。タンタル窒化物の仕事関数は4.6eVと、シリコンの電子親和力は3.78eVより十分高いので、半導体層125と、第1電極109及び中間電極126のそれぞれとの界面でショットキーバリアが形成され、双方向のMSMダイオードを実現することができる。ここで、窒素不足型のシリコン窒化物とは、シリコン窒化物をSiNz0<zと表記した場合に、窒素Nの組成zが化学量論的に安定な状態よりも少ない組成であるときの窒化物である。Si3N4が化学量論的に安定な状態であるので、0<z<1.33の場合に、窒素不足型のシリコン窒化物であるといえる。また、電極材料にタンタル窒化物を用いた場合、0<z≦0.85において、SiNzは半導体特性を示す。よって、このような材料を用いることで、抵抗変化に十分な電圧及び電流をオン及びオフ可能なMSMMetal-Semiconductor-Metalダイオードを構成できる。また、窒素不足型のシリコン窒化物の成膜には、例えば、多結晶シリコンをターゲットとして用い、アルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる反応性スパッタ法を用いる。そして、典型的な成膜条件の例として、圧力を0.08~2Paとし、基板温度を20~300°Cとし、窒素ガスの流量比アルゴンと窒素との総流量に対する窒素の流量の比率を0~40とし、DCパワーを100~1300Wとする。さらに、窒素不足型シリコン窒化物の厚さが例えば5~20nmとなるように成膜時間を調節する。また、実施の形態4に係る不揮発性記憶装置40の製造方法は、実施の形態1に係る不揮発性記憶素子10の製造方法とほぼ同様である。すなわち、ダイオード素子117を構成する第1電極109と、半導体層125と、中間電極126と、抵抗変化素子114を構成する抵抗変化層112と、第2電極113とを順に水平に積層した積層膜を、フォトリソグラフィーとドライエッチングとにより加工することにより、互いに独立したドット形状のダイオード素子117及び抵抗変化素子114が形成される。ドット形状とは、一辺が100~400nm例えば250nmの矩形状の水平断面を有する積層体の形状を言う。各抵抗変化素子114は、それぞれ第1のプラグ107と接続されている。このように、抵抗変化素子114とダイオード素子117とを組み合わせた構成を用いることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避できる。これにより、トランジスタ等のスイッチング素子を配することなく、大容量化かつ高集積化が可能な抵抗変化型の不揮発性記憶素子を実現できる。実施の形態5次に、本発明の実施の形態5に係る不揮発性記憶装置について説明する。不揮発性記憶装置50の構成例を示す平面図は、前述した不揮発性記憶装置40の構成例を示す図17の平面図と共通である。図20及び図21は、不揮発性記憶装置50の構成例を示す断面図である。図17中のA-A断面を矢印方向に見た断面図が図20に相当し、図17中のB-B断面を矢印方向に見た断面図が図21に相当する。また、図20及び図21の断面図に示すように、抵抗変化素子114は、第1電極109、抵抗変化層112、及び第2電極113から構成され、ダイオード素子127は第2電極113、半導体層116、及び第3のバリアメタル層118から構成される。また、ダイオード素子127の構成において、半導体層116と第3のバリアメタル層118との接触面積は、半導体層116と第2電極113との接触面積に比べて大きくなるので、第3のバリアメタル層118の周囲にまで電気力線が広がって、電流の駆動能力を高くすることができ、安定に抵抗変化を生じさせるのに必要な電流を十分確保することができる。ここで、ダイオード素子127の構成は、例えば、第2電極113としてイリジウム、第3のバリアメタル層118としてタンタル窒化物、半導体層116として窒素欠損型シリコン窒化膜を用いる。イリジウムの仕事関数は5.2eV、タンタル窒化物の仕事関数は4.6eVであり、シリコンの電子親和力である3.78eVより十分高いので、半導体層116と、第2電極113及び第3のバリアメタル層118のそれぞれとの界面でショットキーバリアが形成され、双方向のMSMダイオードを実現することができる。これに加えて、タンタル窒化物で構成される第3のバリアメタル層118は、銅で構成される第2の配線119のシード層としての相性が良い密着性が良い。また、タンタルやイリジウム等の高融点金属及びその窒化物は耐熱性に優れているので、大電流密度の電流が印加されても安定な特性を示す。例えば、抵抗変化素子114の抵抗変化時に10kA/cm2以上の大電流密度の電流が流れる場合であっても、安定な特性を示す。他に、MSMダイオードの電極材料としては、タンタル、チタン、チタン窒化物、タングステン、又は窒化タングステン等が好ましい。次に、実施の形態5の不揮発性記憶装置50の製造方法について説明する。図22から図27は、実施の形態5の不揮発性記憶装置50の製造方法において、実施の形態1の不揮発性記憶素子10の製造方法を用いて、抵抗変化素子114を複数形成し、それらの抵抗変化素子114に接続するダイオード素子127と、第2の配線119及び第3の配線121を形成する工程を説明する断面図である。これらを用いて、不揮発性記憶装置50の製造方法について説明する。また、実施の形態5の不揮発性記憶装置50の製造方法は、抵抗変化素子114に電気的に接続する第2の配線119底部に半導体層116を形成するため、抵抗変化素子114に接続する配線溝119aを形成後に、第2のプラグ108に接続する配線溝121aを形成し、これらの配線溝を導電材料で同時に埋め込み形成することによって、第2の配線119及び第3の配線121を形成するシングルダマシンプロセスを用いる。はじめに、図22に示すように、フォトリソグラフィー及びドライエッチングにより、第3の層間絶縁層115中の抵抗変化素子114と接続する位置に第2の配線溝119aを形成する。次に、図23に示すように、第2の配線溝119a、その内面に露出した第2電極113を含む全面にダイオード素子127を構成する半導体薄膜116aを形成する。半導体薄膜116aは、例えば、窒素欠損型のシリコン窒化膜から構成される。次に、図24に示すように、フォトリソグラフィー及びドライエッチングにより、半導体薄膜116a及び第3の層間絶縁層115を貫通して、第2のプラグ108に達する第3の配線溝121aを形成する。この第3の配線溝121aは、その内面に第2のプラグ108上面が露出するように形成され、第3の配線121を埋め込み形成するために用いられる。続いて、図25に示すように、第1の配線103を埋め込み形成する工程と同様の条件を用いて、第2の配線溝119a及び第3の配線溝121a内に、バリアメタル薄膜118a、120aと、シード層としての銅とをスパッタ法等を用いて堆積する。バリアメタル薄膜118a、120aは、タンタル窒化物例えば膜厚5~40nm及びタンタル例えば膜厚5~40nmで構成される積層構造とすることができる。シード層としての銅は、例えば50~300nmの膜厚を有する。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させることで第2の配線溝119a及び第3の配線溝121aを配線材料の銅で充填する。ここで、第2のプラグ108が銅よりも酸化されにくい導電材料であるタングステンから構成される場合には、バリアメタル薄膜を堆積する前に第3の配線溝121a底部に露出している第2のプラグ108上面に形成される表面酸化層を除去するためのプリクリーン処理を低減もしくは削除することができる。さらに、プリクリーン処理を低減もしくは削除することによって、第2の配線溝119a底部に堆積された半導体薄膜116aの膜減りを抑制できることから、ダイオード特性のずれや、ダイオード素子間での特性ばらつきの悪化を抑制することができる。そして、図26に示すように、CMP法によって表面の余分な銅とバリアメタル薄膜118a、120aとを除去するとともに第3の層間絶縁層115の表面と第2の配線119及び第3の配線121の表面とを平坦にする。これにより、第2の配線119及び第3の配線121が形成される。その後、図27に示すように、プラズマCVD等を用いて窒化シリコン層を30~200nm、例えば50nm程度堆積させることで、第2の配線119及び第3の配線121を覆う第2のライナー層122を形成する。このように、抵抗変化素子114とダイオード素子117とを組み合わせた構成を用いることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避できる。これにより、トランジスタ等のスイッチング素子を配することなく、大容量化かつ高集積化が可能な抵抗変化型の不揮発性記憶素子を実現できる。本実施の形態5に係る製造方法は、前述と同様、トレンチファーストプロセスに比べて、位置合わせや寸法精度が出し易いので、設計寸法のマージンを低減または省略でき、素子の集積度の低下、コストの増大を抑制できる。さらに、トレンチファーストプロセスで不揮発性記憶素子50を作製する場合、半導体薄膜116aを堆積後に、第3の配線溝121aの底部にコンタクトホールを形成する。この後、典型的にはコンタクトホール中に露出する第1の配線103の表面酸化膜を除去する工程を行うことが望ましいが、そうすると、堆積した半導体薄膜116aの膜厚が、後工程によって減少してしまい、ダイオード特性が変化し、ダイオード素子間での特性ばらつきが悪化するおそれがある。これに対し、本実施の形態5に係る製造方法は、第3の配線溝121aを形成する工程、および半導体薄膜116aを堆積する工程の前に、第2のプラグ108の埋め込みを終えているため、半導体薄膜116aは表面酸化膜を除去する工程から影響を受けることがなく、上述したダイオードの劣化特性変化を抑制し、ダイオード素子間での特性ばらつきを低減できる。また、本実施の形態5に係る製造方法によれば、半導体薄膜116aを堆積した後に第3の配線溝121aが形成されるので、第3の配線溝121aの底部に半導体薄膜116aは形成されず、第3の配線121の配線抵抗を低減できる。以上、本発明の実施の形態について説明したが、本発明は上記実施の形態1~5に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。上記の実施の形態4、5における不揮発性記憶装置の構成を、実施の形態1に係る不揮発性記憶素子10の構成と類似のものであるとして説明したが、実施の形態2または3に係る不揮発性記憶素子20、30と類似のものつまり、保護層123まはた保護層124を設けた構成とすることもできる。上記の実施の形態5において、不揮発性記憶装置50がダイオード素子127を備える構成について説明したが、上記実施の形態1~3にダイオード素子127を設けることもできる。上記の実施の形態1~5においては、抵抗変化層としての遷移金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、MOxで表される組成を有する第1の酸素不足型の遷移金属酸化物を含む第1の領域と、MOy但し、x<yで表される組成を有する第2の酸素不足型の遷移金属酸化物を含む第2の領域とを有した構成とした場合、前記第1の領域及び前記第2の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物例えば、抵抗値の調整のための添加物を含むことを妨げない。また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。上記の実施の形態1~5において、抵抗変化素子114が、ドット形状の積層体として形成されている例について説明したが、本発明の抵抗変化素子114は当該形状に限定されない。また、上記の実施の形態において、抵抗変化層112が第1の抵抗変化層110の上に第2の抵抗変化層111が形成される例について説明したが、当該順序は逆でも良い。同様に、ダイオード素子の形状及び材料についても上記の説明に限定されず、あらゆる公知のものが適用できる。上記の実施の形態1~5において、抵抗変化素子114が酸素不足型の遷移金属酸化物を含む抵抗変化層を備えるReRAMで構成されている例を説明したが、当該抵抗変化素子は、電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する素子であればよいので、例えば、強誘電体のヒステリシス履歴現象を利用し正負の自発分極を1と0に対応させた強誘電体メモリFeRAMや相変化材料を用いた相変化メモリPCRAM及び、記憶素子に磁性体を用い、書き込み方式にスピン注入磁化反転を採用する磁気抵抗メモリMRAMなどであってもよい。上記の実施の形態1~5において、各配線にバリアメタルやシード層が設けられている例について説明したが、本発明においてこれらは必須の構成ではなく、設計に応じて適宜設けられる構成に過ぎない。また、上記実施の形態に係る不揮発性記憶素子は典型的には集積回路であるLSIとして実現される。上記実施の形態に係る不揮発性記憶素子または、不揮発性記憶素子を集積化した不揮発性記憶装置と、他の機能を有する半導体装置例えばマイコン等は個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。上記の実施の形態1~5を説明するための各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。上記の実施の形態1~5で用いた不揮発性記憶素子の各構成要素の寸法や製造のためのプロセス条件を規定する数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。