画素から出力される画素信号と参照電圧とを比較する比較時間を変更することにより複数のAD変換分解能を切替える固体撮像装置において、前記比較時間をカウントするためのHカウンタと、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタと、前記複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段と、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させるカウンタ制御手段とを備える固体撮像装置。画素から出力される画素信号と参照電圧とを比較する比較時間をカウントするためのHカウンタと、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタと、複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段とを備え、前記比較時間を変更することにより前記複数のAD変換分解能を切替える固体撮像装置の駆動制御方法において、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させるステップを含む駆動制御方法。画素から出力される画素信号と参照電圧とを比較する比較時間を変更することにより複数のAD変換分解能を切替える固体撮像装置により画像を撮像する撮像装置であって、前記固体撮像装置が、前記比較時間をカウントするためのHカウンタと、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタと、前記複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段と、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させるカウンタ制御手段とを備える撮像装置。しかしながら、1の方式は、CDSCorrelatedDoubleSampling:相関2重サンプリング処理における各画素のばらつき成分であるリセット成分を測定するP相ResetPhase期間とデータ成分を測定するD相DataPhase期間の間隔も必要以上に延び、ひいてはCDS処理時間が延びることになる。CDS処理時間が延びると、図1に示すように、実質的にHPFHighPassFilterの帯域が広がることになるため、熱雑音などの白色ノイズがAD変換時に混入し、AD変換後に通過するノイズの帯域が増えてしまい、SNを劣化させるという問題がある。また、1の方式では、レジスタを一律に変更することから、本来延ばしたくないその他のパルス、例えば、リセットパルス、リードパルス、アドレスパルス、シャッタパルス、ランプ信号制御パルス、カラム内制御パルスなども連動して動いてしまうという問題もある。一方、2の方式では、分解能が変更するたびに関係する全てのレジスタを演算する必要があるので、SCU内のゲート数が増え、回路規模が増大してしまうという問題がある。本発明は、このような状況に鑑みてなされたものであり、AD変換の分解能を変更する際に、変更が必要なパルスのみの変更を、より簡単な構成で行うことができるようにするものである。本発明の第1の側面の固体撮像装置は、画素から出力される画素信号と参照電圧とを比較する比較時間を変更することにより複数のAD変換分解能を切替える固体撮像装置において、前記比較時間をカウントするためのHカウンタと、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタと、前記複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段と、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させるカウンタ制御手段とを備える。本発明の第1の側面の駆動制御方法は、画素から出力される画素信号と参照電圧とを比較する比較時間をカウントするためのHカウンタと、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタと、複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段とを備え、前記比較時間を変更することにより前記複数のAD変換分解能を切替える固体撮像装置の駆動制御方法において、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させるステップを含む。本発明の第1の側面においては、設定されたAD変換分解能が第1の分解能以外の第2の分解能で、Hカウンタのカウント値が記憶手段に記憶された開始カウント値となったときに、Hカウンタによるカウントが停止されるとともに、アイドルカウンタによるカウントが開始され、アイドルカウンタのカウント値が記憶手段に記憶されたカウント数となったときにHカウンタによるカウントが再開される。本発明の第2の側面の撮像装置は、画素から出力される画素信号と参照電圧とを比較する比較時間を変更することにより複数のAD変換分解能を切替える固体撮像装置により画像を撮像する撮像装置であって、前記固体撮像装置が、前記比較時間をカウントするためのHカウンタと、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタと、前記複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段と、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させるカウンタ制御手段とを備える。本発明の第2の側面においては、撮像装置が有する固体撮像装置において、設定されたAD変換分解能が第1の分解能以外の第2の分解能で、Hカウンタのカウント値が記憶手段に記憶された開始カウント値となったときに、Hカウンタによるカウントが停止されるとともに、アイドルカウンタによるカウントが開始され、アイドルカウンタのカウント値が記憶手段に記憶されたカウント数となったときにHカウンタによるカウントが再開される。本発明の第1および第2の側面によれば、AD変換の分解能を変更する際に、変更が必要なパルスのみの変更を、より簡単な構成で行うことができる。以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。本発明の第1の側面の固体撮像装置は、画素から出力される画素信号と参照電圧とを比較する比較時間を変更することにより複数のAD変換分解能を切替える固体撮像装置例えば、図2のイメージセンサ30において、前記比較時間をカウントするためのHカウンタ例えば、図3のHカウンタ104と、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタ例えば、図3のアイドルカウンタ106と、前記複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段例えば、図3のレジスタ101と、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させるカウンタ制御手段例えば、図3のデコーダ102とを備える。本発明の第1の側面の駆動制御方法は、画素から出力される画素信号と参照電圧とを比較する比較時間をカウントするためのHカウンタと、前記Hカウンタがカウントを停止している時間をカウントするアイドルカウンタと、複数のAD変換分解能のうちの最も分解能の低い第1の分解能と、それ以外の第2の分解能との比較時間の差を表すカウント数と、そのカウント数分のカウントを開始する前記Hカウンタのカウント値である開始カウント値を記憶する記憶手段とを備え、前記比較時間を変更することにより前記複数のAD変換分解能を切替える固体撮像装置の駆動制御方法において、設定されたAD変換分解能が前記第2の分解能で、前記Hカウンタのカウント値が前記開始カウント値となったときに、前記Hカウンタによるカウントを停止させるとともに、前記アイドルカウンタによるカウントを開始させ例えば、図8のステップS4およびS5、前記アイドルカウンタのカウント値が前記カウント数となったときに前記Hカウンタによるカウントを再開させる例えば、図8のステップS7ステップを含む。以下、図を参照して、本発明の実施の形態について説明する。図2は、本発明を適用した固体撮像装置イメージセンサの一実施の形態の構成例を示している。図2のイメージセンサ30は、カラムAD変換方式を採用したXYアドレス型固体撮像装置CMOSイメージセンサであり、ロジック制御回路SCU31、PLL回路32、垂直走査回路33、ピクセルアレイ34、参照電圧供給回路35、カラムADCAnalogtoDigitalConverter36、タイミング制御回路通信IFInterface37、および水平走査回路38により構成されている。ロジック制御回路31は、イメージセンサ30の各部を制御し、イメージセンサ30に入力されるメインCLKClockに基づく各種のタイミング信号および制御信号を、PLL回路32、垂直走査回路33などに供給する。例えば、ロジック制御回路31は、メインCLKに基づいてHクロック信号を生成し、垂直走査回路33に供給する。Hクロック信号は、ピクセルアレイ34の行例状に2次元配置された各画素41の1行に並ぶ画素列を走査する時間1水平走査時間を制御するためのクロック信号である。PLL回路32は、ロジック制御回路31の制御の下、入力されるメインCLKを所定の分周比で分周し、分周後のタイミング信号を参照電圧供給回路35およびタイミング制御回路通信IF37などに供給する。垂直走査回路33は、垂直方向デコーダ39および垂直方向駆動回路40を備え、ロジック制御回路31からのタイミング信号に基づき、ピクセルアレイ34の垂直方向に並ぶ画素41を、順次、所定のタイミングで制御し、画素信号を出力させる。垂直方向デコーダ39は、例えば、ピクセルアレイ34の各画素41から、所定の行の画素41を間引いて、残りの行の画素41から画素信号を出力させるときの、画素信号を出力させる行を選択する制御を垂直方向駆動回路40に対して行う。垂直方向駆動回路40は、ピクセルアレイ34の画素41を駆動させる制御信号、即ち、後述する選択トランジスタをオンオフする選択信号、リセットトランジスタをオンオフするリセット信号、および転送トランジスタをオンオフする転送信号などを、ピクセルアレイ34の各画素41に供給する。ピクセルアレイ34は、横×縦の個数がm×n個である画素4111乃至41mn、n本の行制御線421乃至42n、およびm本の垂直信号線431乃至43mから構成される。画素4111乃至41mnは、行制御線421乃至42nを介して垂直走査回路33に接続され、垂直信号線431乃至43mを介してカラムADC36に接続されている。なお、本明細書において、ピクセルアレイ34内の各行または各列を特別区別する必要がない場合は、下付きの数字を省略して説明する。画素4111乃至41mnは、例えば、ベイヤ配列に従って、3色の光RREDGBを受光するように配置されており、垂直走査回路33から行制御線421乃至42nを介して供給される制御信号に従って、垂直信号線431乃至43mに画素信号を出力する。画素41としては、図示を省略するが、光電変換素子例えば、フォトダイオード、光電変換素子で得られた電荷をFD部に転送する転送トランジスタ、FD部の電位をリセットするリセットトランジスタ、およびFD部の電位に応じた画素信号を出力する増幅トランジスタを有する3トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタが設けられている4トランジスタ構成のものなどを用いることができる。参照電圧供給回路35は、DACDigitaltoAnalogConverter35Aを有し、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプRAMP波形の信号であるランプ信号をカラムADC36に供給する。カラムADC36は、電圧比較部45、AD変換部46、および感度増幅部47から構成される。電圧比較部45は、m個の比較器481乃至48mを有し、比較器481乃至48mには、垂直信号線431乃至43mを介して、画素4111乃至41mnから画素信号がそれぞれ供給されるとともに、参照電圧供給回路35からランプ信号が供給される。比較器481乃至48mは、垂直信号線431乃至43mを介して供給される画素信号と、参照電圧供給回路35からのランプ信号を比較し、その比較結果を表す比較結果信号を、AD変換部46に供給する。即ち、比較器481は、垂直信号線431を介して、1列目の画素4111乃至411nから順次供給される画素信号と、参照電圧供給回路35から供給されるランプ信号とを比較し、その比較した結果得られる比較結果信号を、AD変換部46のAD変換器491に供給する。比較器482は、比較器481と同様に、垂直信号線432を介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、AD変換部46のAD変換器492に供給する。以下、同様に、比較器48mは、垂直信号線43mを介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、AD変換部46のAD変換器49mに供給する。AD変換部46は、m個のAD変換器491乃至49mを有しており、AD変換器491乃至49mには、比較結果信号が、電圧比較部45の比較器481乃至48mからそれぞれ供給される。AD変換器491乃至49mは、1個のラッチLatchと13個のTFFToggleFlipFlopとにより、それぞれ構成されており、13ビットまでの画素データを出力することが可能である。即ち、AD変換器491乃至49mには、比較器481乃至48mから比較結果信号が供給されるとともに、タイミング制御回路通信IF37から所定のタイミング信号が供給される。そして、AD変換器491乃至49mは、タイミング制御回路通信IF37からのタイミング信号に基づいて、比較器481乃至48mから供給される比較結果信号をカウントすることで、ピクセルアレイ34の画素4111乃至41mnが出力するアナログの画素信号をAD変換し、その結果得られる画素データを出力する。感度増幅部47は、13個の増幅器ampを有しており、AD変換部46から出力される信号をバッファリングして、タイミング制御回路通信IF37に供給する。タイミング制御回路通信IF37は、PLL回路32からのタイミング信号に基づく所定のタイミング信号を参照電圧供給回路35のDAC35Aおよび水平走査回路38に供給する。また、タイミング制御回路通信IF37は、カラムADC36から供給されるデジタルの画素データをLVDSLowVoltageDifferentialSignaling等の所定の方式で後段の信号処理回路に出力する。水平走査回路38は、水平方向デコーダ51および水平方向駆動回路52を備え、タイミング制御回路通信IF37からのタイミング信号に従って、カラムADC36の水平方向に並ぶ複数のAD変換器491乃至49mを、順次選択し、画素データを出力させる。水平方向デコーダ51は、所定の列の画素41を間引いて、残りの列の画素41からの画素データを出力させるときの、画素データを出力させる列を選択する制御を水平方向駆動回路52に対して行う。水平方向駆動回路52は、所定の列を駆動させる制御信号を生成する。以上のように構成されるイメージセンサ30は、9ビットの分解能で画素データを出力する9ビットモード、10ビットの分解能で画素データを出力する10ビットモード、および12ビットの分解能で画素データを出力する12ビットモードの3つのモードを有しており、外部からの制御信号に応じて3つのモードを切替え、9ビット、10ビット、または12ビットのいずれかで画素データを出力することができる。例えば、図2のイメージセンサ30を搭載したデジタルカメラ150図10では、15フレーム秒の全画素読み出しにより静止画を撮像する場合には12ビットモード、60フレーム秒で動画を撮像する場合には10ビットモード、調光をモニタリングする場合には9ビットモードなどというように、各モードが適宜設定される。図3は、AD変換の分解能の切替えに関するロジック制御回路31の機能的構成例を示している。ロジック制御回路31は、レジスタ101、デコーダ102、AND回路103、Hカウンタ104、AND回路105、およびアイドルカウンタ106により構成される。レジスタ101は、ロジック制御回路31が出力する各パルスの立ち上がりおよび立ち下りのタイミングに対応するHカウント値Hカウンタ104のカウント値を保持する。デコーダ102は、Hカウンタ104のカウント値を監視し、レジスタ101に保持されている立ち上がりおよび立ち下りのHカウント値で、立ち上がりおよび立ち下りとなるように各種のパルスを発生させ、垂直走査回路33およびその他の回路に供給する。ここで、デコーダ102が出力し、AD変換に関わるパルスとしては、各画素41のリセットトランジスタを制御するリセットパルスRST、転送トランジスタを制御する転送パルスTR、CDS処理CorrelatedDoubleSampling:相関2重サンプリングにおける各画素のばらつき成分であるリセット成分を測定するP相ResetPhase期間を制御するP相ADイネーブルパルス、および、データ成分を測定するD相DataPhase期間を制御するD相ADイネーブルパルスがある。各パルスの詳細については、図6を参照して後述する。また、図4に示すように、Hカウンタ104が動作しカウントし、アイドルカウンタ106が動作しないリセット状態のまま状態をステータス1として、Hカウンタ104がホールド停止し、アイドルカウンタ106が動作する状態をステータス2とすると、デコーダ102は、AD変換の分解能のモードが9ビットモード、10ビットモード、または12ビットモードのいずれであるかに応じて、ステータス1とステータス2を適宜切替える。なお、AD変換の分解能のモードが、9ビットモード、10ビットモード、または12ビットモードのいずれであるかは、外部からの制御信号により認識することができる。具体的には、デコーダ102は、AD変換の分解能のモードが9ビットモードである場合には、ステータス1のみを継続させ、ステータス2には遷移させないが、AD変換の分解能のモードが10ビットモードまたは12ビットモードである場合には、Hカウンタ104のカウント値が所定のカウント値となった時点で、デコーダ102は、ステータスをステータス1からステータス2に遷移させる。Hカウンタ104のカウント値がいくつになった時点でステータスをステータス2に遷移させるかについては、図5に示すように、レジスタ101に記憶されている。図5は、ステータス遷移に関するレジスタ101のデータの例を示している。レジスタ101には、上述したように、AD変換の分解能のモードが10ビットモードまたは12ビットモードである場合に、Hカウンタ104のカウント値がいくつになった時点で、ステータスをステータス2に遷移させるか、すなわち、Hカウンタ104を停止させ、アイドルカウンタ106を動作させるかを表すHカウンタ104のカウント値以下、適宜、アイドル開始カウント値とも称すると、アイドルカウンタ106がいくつカウントしたときにステータスをステータス1に戻すか、すなわち、Hカウンタ104を再開させるかを表すカウント数が、10ビットモードと12ビットモードのそれぞれについて記憶されている。図5のデータ例は、AD変換の分解能のモードが10ビットモードである場合には、Hカウント値が756および1556となったときにHカウンタ104を停止させ、アイドルカウンタ106が512までカウントしたときにHカウンタ104を再開させること、および、AD変換の分解能のモードが12ビットモードである場合には、Hカウント値が756および1556となったときにHカウンタ104を停止させ、アイドルカウンタ106が3584までカウントしたときにHカウンタ104を再開させることを示している。詳細は図7を参照して後述するが、Hカウント値の756は、AD変換部46がダウンカウントするP相期間内であり、Hカウント値の1556は、AD変換部46がアップカウントするD相期間内である。なお、図5の例では、10ビットモードと12ビットモードのアイドル開始カウント値が同一の値となっているが、必ずしも同一である必要はない。また、図5のように、10ビットモードと12ビットモードのアイドル開始カウント値が同一である場合には、1つのデータを共通に参照することもできる。図3に戻り、デコーダ102は、ステータスをステータス1とする場合、すなわち、Hカウンタ104を動作させる場合には、Hカウンタ104をホールドさせないホールドオフ信号をAND回路103に供給するともに、アイドルカウンタ106をホールドさせるホールドオン信号をアイドルカウンタ106に供給する。一方、ステータスをステータス2とする場合、デコーダ102は、Hカウンタ104をホールドさせるホールドオン信号をAND回路103に供給するとともに、アイドルカウンタ106を動作させるホールドオフ信号をアイドルカウンタ106に供給する。Hカウンタ104およびアイドルカウンタ106のカウント値はデコーダ102に供給される。AND回路103には、ロジック制御回路31内で生成されたHクロック信号が入力されるとともに、デコーダ102からホールドオン信号またはホールドオフ信号が入力される。AND回路103は、デコーダ102からホールドオフ信号が供給されている場合には、入力されるHクロック信号をそのままHカウンタ104に供給する。一方、デコーダ102からホールドオン信号が供給されている場合には、AND回路103は、Hクロック信号をHカウンタ104に供給しない。Hカウンタ104は、AND回路103から供給されるHクロックに基づいてカウントする。ステータスがステータス2のときには、HクロックがAND回路103から供給されないので、Hカウンタ104はアイドル状態となり、カウント値は保持される。AND回路105は、AND回路103と同様に、デコーダ102からホールドオフ信号が供給されている場合には、入力されるHクロック信号をそのままアイドルカウンタ106に供給し、デコーダ102からホールドオン信号が供給されている場合には、Hクロック信号をアイドルカウンタ106に供給しない。アイドルカウンタ106は、AND回路105から供給されるHクロックに基づいてカウントする。アイドルカウンタ106は、Hクロックの供給が一旦終了した時点でリセットされる。従って、次にHクロックがAND回路105から供給された場合には、1からカウントが開始される。次に、図6を参照して、9ビットモード時の動作について説明する。上述したように、AD変換の分解能のモードが9ビットモードである場合には、ステータスは、ステータス1のみとされ、ステータス2には遷移しない。図6では、カウントが行われている期間を斜線で示しており後述する図7も同様、Hカウンタ104は、全期間においてカウントを停止することなく行っている。リセットパルスRST、転送パルスTR等の各種のパルスは、レジスタ101に記憶されている所定のカウント値となった時点で出力されるように制御される。例えば、リセットパルスRSTは、Hカウンタ104のHカウント値が300となる時刻t1において立ち上がり、400となる時刻t2において立ち下がるように出力される。転送パルスTRは、Hカウンタ104のHカウント値が1100となる時刻t5において立ち上がり、1200となる時刻t7において立ち下がるように出力される。P相ADイネーブルパルスは、Hカウンタ104のHカウント値が500となる時刻t3において立ち上がり、1012となる時刻t4において立ち下がるように出力される。D相ADイネーブルパルスは、Hカウンタ104のHカウント値が1300となる時刻t6において立ち上がり、1812となる時刻t7において立ち下がるように出力される。なお、これらのパルスの立ち上がりおよび立ち下がりのHカウント値はあくまで一例であり、図6に示される値に限定されるわけではない。リセットパルスがHiHighになると、画素41には、リセットトランジスタをオンするリセット信号が供給され、垂直信号線43に流れる画素信号の電圧がリセットレベルまで引き上げられる。その後、P相ADイネーブルパルスがHiとなっているP相ADイネーブル期間において、リセット成分△Vに応じた画素信号とランプ信号とが比較器48で比較され、画素信号とランプ信号の電圧が同レベルとなるまでのカウントがリセット成分△VとしてAD変換器49によりカウントされる。また、画素41の転送トランジスタがオンした後、D相ADイネーブルパルスがHiとなっているD相ADイネーブル期間において、信号成分Vsigリセット成分△Vに応じた画素信号とランプ信号とが比較器48で比較され、画素信号とランプ信号の電圧が同レベルとなるまでのカウントが信号成分Vsigリセット成分△VとしてAD変換器49によりカウントされる。P相ADイネーブル期間はダウンカウントとなり、D相ADイネーブル期間はアップカウントとなるので、P相ADイネーブル期間とD相ADイネーブル期間を合わせて、信号成分Vsigリセット成分△V-リセット成分△Vにより、信号成分Vsigのみを出力することができ、CDS処理を実現している。このP相ADイネーブル期間とD相ADイネーブル期間のそれぞれが、画素信号とランプ信号参照電圧とを比較する比較時間に相当し、9ビットモードでは、9ビットに対応して512クロック分の期間となる。次に、図7を参照して、10ビットモード時の動作について説明する。図5を参照して説明したレジスタ101のデータによれば、10ビットモードでは、Hカウント値が756および1556となったときにHカウンタ104を停止させ、アイドルカウンタ106が512までカウントしたときにHカウンタ104を再開させることとなっている。従って、デコーダ102は、Hカウンタ104のカウント値が756になった時刻t15において、ステータスをステータス1からステータス2に遷移させる。すなわち、デコーダ102は、時刻t15において、Hカウンタ104を停止させ、アイドルカウンタ106によるカウントを開始させている。そして、デコーダ102は、アイドルカウンタ106のカウント値がレジスタ101に記憶されていた10ビットモード時のカウント数である512となった時刻t16において、ステータスをステータス2からステータス1に遷移させる。すなわち、デコーダ102は、Hカウンタ104を再開させる。同様に、デコーダ102は、Hカウンタ104のカウント値が1556になった時刻t22において、ステータスをステータス1からステータス2に遷移させる。すなわち、デコーダ102は、時刻t22において、Hカウンタ104を停止させ、アイドルカウンタ106によるカウントを開始させている。そして、デコーダ102は、アイドルカウンタ106のカウント値が512となった時刻t23において、ステータスをステータス2からステータス1に遷移させる。すなわち、デコーダ102は、Hカウンタ104を再開させる。アイドルカウンタ106がカウントを行っているステータス2においては、Hカウンタ104のカウント値は変化しないので、リセットパルス、転送パルス、P相ADイネーブルパルス、およびD相ADイネーブルパルスは、いずれもステータス2に遷移する直前のステータス1の状態を保持している。P相ADイネーブル期間およびD相ADイネーブル期間それぞれは、アイドルカウンタ106のカウント数に対応する512クロック分の期間だけ挿入拡張されたことになり、10ビットモードに対応する1024クロック分の期間となる。したがって、10ビットのAD変換が可能となる。なお、このとき、リセットパルス、転送パルス、P相ADイネーブルパルス、およびD相ADイネーブルパルスの立ち上がりおよび立ち下がりを特定するレジスタを変更する必要はなく、P相期間とD相期間の間隔も9ビットモードと変わらない。次に、図8を参照して、ロジック制御回路31によるモード変更処理について説明する。図8は、モード変更処理のフローチャートである。初めに、ステップS1において、デコーダ102は、現在のモードが10ビットモードかまたは12ビットモードであるかを判定する。ステップS1では、現在のモードが10ビットモードかまたは12ビットモードであると判定されるまで処理が繰り返され、現在のモードが10ビットモードかまたは12ビットモードであると判定された場合、処理はステップS2に進む。ステップS2において、デコーダ102は、現在のモードに対応するHカウント値アイドル開始カウント値とカウント数を、レジスタ101から取得する。ステップS3において、デコーダ102は、Hカウンタ104を監視し、Hカウント値が、レジスタ101から取得したダウンカウント時のHカウント値アイドル開始カウント値となったかを判定する。ステップS3では、Hカウンタ104のHカウント値がダウンカウント時のHカウント値となるまでデコーダ102は待機する監視が継続される。ステップS3で、Hカウンタ104のHカウント値がダウンカウント時のHカウント値となったと判定された場合、ステップS4およびS5において、デコーダ102は、ステータスをステータス2に遷移させる。すなわち、ステップS4において、デコーダ102は、Hカウンタ104をホールドさせるホールドオン信号をAND回路103に供給することにより、Hカウンタ104によるカウントを停止させ、ステップS5において、アイドルカウンタ106を動作させるホールドオフ信号をアイドルカウンタ106に供給することにより、アイドルカウンタ106によるカウントを開始させる。ステップS6では、アイドルカウンタ106のカウント値が所定のカウント数となったか、すなわち、アイドルカウンタ106のカウント値がレジスタ101から取得したカウント数となったかがデコーダ102により判定される。アイドルカウンタ106のカウント値が所定のカウント数となったと判定されるまで、ステップS6の処理が繰り返される。ステップS6で、アイドルカウンタ106のカウント値が所定のカウント数となったと判定された場合、処理はステップS7に進み、デコーダ102は、ステータスをステータス1に遷移させる。すなわち、デコーダ102は、Hカウンタ104をホールドさせないホールドオフ信号をAND回路103に供給することにより、Hカウンタ104によるカウントを再開させ、アイドルカウンタ106をホールドさせるホールドオン信号をアイドルカウンタ106に供給することにより、アイドルカウンタ106によるカウントをリセットおよび停止させる。ステップS8において、デコーダ102は、Hカウンタ104を監視し、Hカウント値が取得したアップカウント時のHカウント値アイドル開始カウント値となったかを判定する。ステップS8では、Hカウンタ104のHカウント値が、レジスタ101から取得したアップカウント時のHカウント値となるまでデコーダ102は待機する監視が継続される。ステップS8で、Hカウンタ104のHカウント値がアップカウント時のHカウント値となったと判定された場合、ステップS9およびS10において、デコーダ102は、ステータスをステータス2に遷移させる。この処理はステップS4およびS5の処理と同様である。ステップS11では、アイドルカウンタ106のカウント値が所定のカウント数となったか、すなわち、アイドルカウンタ106のカウント値がレジスタ101から取得したカウント数となったかがデコーダ102により判定される。アイドルカウンタ106のカウント値が所定のカウント数となったと判定されるまで、ステップS11の処理が繰り返される。そして、ステップS11で、アイドルカウンタ106のカウント値が所定のカウント数となったと判定された場合、ステップS12において、デコーダ102は、ステップS7と同様に、ステータスをステータス1に遷移させて、処理を終了する。図9は、本実施の形態におけるモード変更の概念を示した図である。P相ADイネーブル期間またはD相ADイネーブル期間において、ステータス1のみの状態が継続し、ステータス2に遷移することがなければ、イメージセンサ30は9ビットモードとして動作することになる。一方、P相ADイネーブル期間およびD相ADイネーブル期間の所定のタイミングで、ステータスがステータス2に遷移し、Hカウンタ104がアイドルになるアイドル期間が挿入されることで、10ビットモードまたは12ビットモードが実現される。したがって、ロジック制御回路31によるモード変更処理によれば、モード変更に際し、インターバル期間が必要ないので高速性を損なうことがないという利点がある。なお、図7に示した例では、P相ADイネーブル期間およびD相ADイネーブル期間の真ん中の時刻Hカウンタ値でステータスがステータス2に遷移する例について説明したが、P相ADイネーブル期間およびD相ADイネーブル期間内のどのタイミングでステータス2に遷移してもよい。すなわち、ステータス2の期間が、全体として、10ビットモードでは512クロック分、12ビットモードでは3584クロック分あればよい。図9は、ステータス2の期間がP相ADイネーブル期間またはD相ADイネーブル期間の最後に挿入されている例と、ステータス2の期間が複数に分割される形で挿入されている例を示している。したがって、ロジック制御回路31によるモード変更処理によれば、ステータス2の期間をレジスタ101に記憶させる値で自由に設定でき、パルスのセトリングなども調整できる。以上のように、図2のイメージセンサ30のロジック制御回路31によれば、アイドルカウンタ106を設け、レジスタ101にアイドル開始カウント値とカウント数を記憶させることで、ビットモードの変更によって変更することが必要なP相ADイネーブルパルスとD相ADイネーブルパルスのみを変更することができる。すなわち、AD変換の分解能を変更する際に、変更が必要なパルスのみの変更を、より簡単な構成で行うことができる。また、P相ADイネーブル期間とD相ADイネーブル期間の間隔が長くなることがないため、各モードにおいてHPFの帯域を無駄に広げることがない。換言すれば、AD変換後に通過するノイズの帯域を狭くすることができ、SNの劣化を防止することができる。また、従来の1の方式のようにレジスタを一律に変更する場合には、すべてのパルスのレジスタをモード変更時に書き換える必要があったが、本モード変更処理では、図5に示したステータス遷移に関するデータを記憶する必要はあるものの、従来の2の方式と比べると、レジスタおよびゲート数はさほど増加しない。したがって、SCUの回路面積も削減することができる。図10は、図2のイメージセンサを採用したデジタルカメラ撮像装置150の構成例を示すブロック図である。なお、デジタルカメラ150は、デジタルスチルカメラまたはデジタルビデオカメラのいずれでもよい。デジタルカメラ150は、ズーム光学系を含むレンズ151、図1のイメージセンサ30を採用しているイメージセンサ部152、信号処理部153、表示部154、コーデック処理部155、媒体記録部156、コントローラ157、メインCLK発生部158、および操作入力部159により構成される。イメージセンサ部152は、上述したモード変更処理を行うことにより9ビット、10ビット、および12ビットの3種類のAD変換分解能で画素データを出力することができるイメージセンサであり、設定されたAD変換分解能に対応する撮像信号画素データに対応する信号を信号処理部153に供給する。信号処理部153は、供給される撮像信号に対して、ホワイトバランス処理、ガンマ補正処理、色分離処理等の所定の信号処理を施し、表示部154およびコーデック処理部155に供給する。なお、信号処理部153は、表示部154とコーデック処理部155のそれぞれに対して独立して信号処理を施すことが可能である。表示部154は、例えば、LCDLiquidCrystalDisplay等で構成され、信号処理部153からの撮像信号を画像として表示する。コーデック処理部155は、信号処理部153からの撮像信号を所定の圧縮方式により圧縮し、媒体記録部156に供給する。媒体記録部156は、コントローラ157の制御に基づいて、信号処理部153からの撮像信号を、例えば、半導体メモリ、磁気ディスク、光磁気ディスク、光ディスクなどの記録媒体に記憶する。この記録媒体は、デジタルカメラ150に対して着脱可能なようになされていても良い。コントローラ157は、操作入力部159により入力されたユーザの操作入力に基づいて、イメージセンサ部152、信号処理部153、表示部154、コーデック処理部155、媒体記録部156、およびメインCLK発生部158を制御する。例えば、コントローラ157は、操作入力部159から供給される動画モードまたは静止画モードを表す操作信号に対応して、10ビットモードまたは12ビットモードを切替える制御信号をイメージセンサ部152に供給する。メインCLK発生部158は、メインCLKを発生し、イメージセンサ部152に供給する。操作入力部159は、撮像を指令するシャッタボタンをはじめとして、例えば、ジョグダイヤル、キー、レバー、ボタン、またはタッチパネルなどにより構成され、ユーザによる操作に対応する操作信号をコントローラ157に供給する。本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。なお、本実施の形態では、P相ADイネーブルパルスとD相ADイネーブルパルスを拡張したが、他のパルスを拡張したい場合にも同様の制御を適用することが可能である。本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。