"化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたゲート電極と、前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層とを含むことを特徴とする化合物半導体装置。前記化合物半導体積層構造にリセスが形成されており、前記半導体層は、前記リセス内を埋め込むように形成されることを特徴とする請求項1に記載の化合物半導体装置。前記半導体層は、前記化合物半導体積層構造との間に絶縁膜を介して形成されることを特徴とする請求項1又は2に記載の化合物半導体装置。前記半導体層はp型であり、前記化合物半導体積層構造とpn接合することを特徴とする請求項1又は2に記載の化合物半導体装置。前記半導体層はp型であり、Si,GaN,AlGaN,AlN,InN,InAlN,InAlGaN,NiO,FeO2,CoO2,MnO,CuO,ZnO,In2O3,SnO2,Y2O3,SrTiO3,SrPbO3,及びTiO2のうちから選択された1つ又は複数の半導体からなることを特徴とする請求項1~4のいずれか1項に記載の化合物半導体装置。化合物半導体積層構造の上方にゲート電極を形成する工程と、前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程とを含むことを特徴とする化合物半導体装置の製造方法。前記化合物半導体積層構造にリセスを形成する工程を更に含み、前記半導体層を、前記リセス内を埋め込むように形成することを特徴とする請求項6に記載の化合物半導体装置の製造方法。前記化合物半導体積層構造上に絶縁膜を形成する工程を更に含み、前記半導体層を、前記化合物半導体積層構造との間に前記絶縁膜を介して形成することを特徴とする請求項6又は7に記載の化合物半導体装置の製造方法。前記半導体層はp型であり、前記化合物半導体積層構造とpn接合することを特徴とする請求項6又は7に記載の化合物半導体装置の製造方法。前記半導体層はp型であり、Si,GaN,AlGaN,AlN,InN,InAlN,InAlGaN,NiO,FeO2,CoO2,MnO,CuO,ZnO,In2O3,SnO2,Y2O3,SrTiO3,SrPbO3,及びTiO2のうちから選択された1つ又は複数の半導体からなることを特徴とする請求項6~9のいずれか1項に記載の化合物半導体装置の製造方法。しかしながら、GaN-HEMTは、一般的にアバランシェ耐量が無く、サージに対して極めて弱いという欠点がある。また、Si系の半導体デバイスと異なり、ボディダイオードを有しておらず、例えばインバータ回路フルブリッジインバータ回路等に適用するためには、いわゆるフリーウィールダイオードFWDとして外部にダイオードを接続する必要がある。GaN-HEMTでは、2DEGの濃度が高いことに起因して、ゲート電極とソース電極との間の寄生容量Cgs、ゲート電極とドレイン電極との間の寄生容量Cgdが増大することがある。寄生容量Cgs,Cgdを低減するために、ゲート電極とドレイン電極側で隣り合うように、ゲート絶縁膜上に金属材料を用いたフィールドプレートを形成することがある。ところがこの場合、フィールドプレート下で空乏層が伸び難いため、寄生容量Cds,Cgdが大きく、デバイス動作速度を低下させる懸念がある。また、フィールドプレートを設ける場合には、フィールドプレートと化合物半導体層との間に設けられた絶縁膜例えばゲート絶縁膜で耐圧を確保することになるが、絶縁膜に電界が集中して耐圧の向上が図れないという問題もある。更には、インパクトイオン化等によって発生した正孔ホールが恒久的にデバイス中に存在することも問題視されている。本発明は、上記の課題に鑑みてなされたものであり、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたゲート電極と、前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層とを含む。化合物半導体装置の製造方法の一態様は、化合物半導体積層構造の上方にゲート電極を形成する工程と、前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程とを含む。上記の各態様によれば、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置が実現する。以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。第1の実施形態本実施形態では、化合物半導体装置としてAlGaN/GaNHEMTを開示する。図1~図4は、第1の実施形態によるAlGaN/GaNHEMTの製造方法を工程順に示す概略断面図である。先ず、図1aに示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造2を形成する。成長用基板としては、Si基板の代わりに、サファイア基板、GaAs基板、SiC基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。化合物半導体積層構造2は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eを有して構成される。完成したAlGaN/GaNHEMTでは、その動作時において、電子走行層2bの電子供給層2d正確には中間層2cとの界面近傍に2次元電子ガス2DEGが発生する。この2DEGは、電子走行層2bの化合物半導体ここではGaNと電子供給層2dの化合物半導体ここではAlGaNとの格子定数の相違に基づいて生成される。詳細には、Si基板1上に、例えば有機金属気相成長MOVPE:MetalOrganicVaporPhaseEpitaxy法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシーMBE:MolecularBeamEpitaxy法等を用いても良い。Si基板1上に、AlNを0.1μm程度の厚みに、iインテンショナリアンドープ-GaNを3μm程度の厚みに、i-AlGaNを5nm程度の厚みに、n-AlGaNを30nm程度の厚みに、n-GaNを10nm程度の厚みに順次成長する。これにより、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eが形成される。AlN、GaN、AlGaN、及びGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるトリメチルアルミニウムガス、Ga源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。GaN、AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、GaN及びAlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。続いて、図1bに示すように、素子分離構造3を形成する。図2a以降では、素子分離構造3の図示を省略する。詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴンArを注入する。これにより、化合物半導体積層構造2及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体積層構造2上で活性領域が画定される。なお、素子分離は、上記の注入法の代わりに、例えばSTIShallowTrenchIsolation法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。続いて、図1cに示すように、ソース電極4及びドレイン電極5を形成する。詳細には、先ず、化合物半導体積層構造2の表面におけるソース電極及びドレイン電極の形成予定位置電極形成予定位置に電極用リセス2A,2Bを形成する。化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電子供給層2dの表面が露出するまで、キャップ層2eの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層2dの表面の電極形成予定位置を露出する電極用リセス2A,2Bが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス2A,2Bは、キャップ層2eの途中までエッチングして形成しても、また電子供給層2d以降までエッチングして形成しても良い。レジストマスクは、灰化処理等により除去される。ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、電極用リセス2A,2Bを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、電極用リセス2A,2Bを露出させる開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、Si基板1を、例えば窒素雰囲気中において400°C~1000°Cの温度、例えば600°C程度で熱処理し、残存したTa/Alを電子供給層2dとオーミックコンタクトさせる。Ta/Alの電子供給層2dとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス2A,2Bを電極材料の一部で埋め込むソース電極4及びドレイン電極5が形成される。続いて、図2aに示すように、化合物半導体積層構造2にゲート電極の電極用リセス2Cを形成する。詳細には、先ず、化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置電極形成予定位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極形成予定位置における、キャップ層2e及び電子供給層2dの一部をドライエッチングして除去する。これにより、キャップ層2e及び電子供給層2dの一部まで掘り込まれた電極用リセス2Cが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス2Cは、キャップ層2eの途中までエッチングして形成しても、また電子供給層2dのより深い箇所までエッチングして形成しても良い。レジストマスクは、灰化処理等により除去される。続いて、図2bに示すように、ゲート絶縁膜6を形成する。詳細には、電極用リセス2Cの内壁面を覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により膜厚2nm~200nm程度、ここでは10nm程度に堆積する。これにより、ゲート絶縁膜6が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。本実施形態では、ゲート電極と化合物半導体積層構造2との間にゲート絶縁膜6を設ける、いわゆるMIS型のAlGaN/GaNHEMTを開示する。しかしながら、これに限定されることなく、ゲート絶縁膜6を形成せずに、ゲート電極を化合物半導体積層構造と直接的に接触ショットキー接触するように形成する、いわゆるショットキー型のAlGaN/GaNHEMTを形成しても良い。続いて、図2cに示すように、化合物半導体積層構造2にフィールドプレートのフィールドプレート用リセス2Dを形成する。詳細には、先ず、ゲート絶縁膜6上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置電極形成予定位置に相当するゲート絶縁膜6の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス2Cとドレイン電極5との間における所定箇所とされる。このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜6及びキャップ層2eの一部をドライエッチングして除去する。これにより、キャップ層2eの一部まで掘り込まれたフィールドプレート用リセス2Dが形成される。フィールドプレート用リセス2Dは、その長手方向が電極用リセス2Cの長手方向に沿って並行するように形成される。エッチング条件としては、ゲート絶縁膜6のエッチングには、KOH水溶液、TMAH水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度KOH水溶液を用いる。キャップ層2eのエッチングには、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。レジストマスクは、灰化処理等により除去される。フィールドプレート用リセス2Dは、電子供給層2dの表面が露出するまでキャップ層2eをエッチングして形成したり、また電子供給層2dのより深い箇所までエッチングして形成することも考えられる。なお、本実施形態では、化合物半導体積層構造2の表面キャップ層2eの表面を基準として見た場合に、フィールドプレートのフィールドプレート用リセス2Dをゲート電極の電極用リセス2Cよりも浅く形成する場合を例示するが、これに限定されるものではない。続いて、図3aに示すように、ゲート電極7を形成する。詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをゲート絶縁膜6上に塗布し、電極用リセス2Cの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、ゲート絶縁膜6の電極用リセス2Cの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス2C内をゲート絶縁膜6を介して電極材料の一部で埋め込むゲート電極7が形成される。続いて、図3bに示すように、フィールドプレート8を形成する。詳細には、先ず、フィールドプレート用リセス2D内を含む全面に、化合物半導体積層構造2の有する導電型と逆導電型の半導体、即ちp型半導体として、ここでは形成された際にp型半導体の性質を示す導電性酸化物を、例えばスパッタ法により堆積する。この導電性酸化物としては、NiO,FeO2,CoO2,MnO,CuO,ZnO,In2O3,SnO2,Y2O3,SrTiO3,SrPbO3,及びTiO2のうちから選択された1つ又は複数の材料、ここではNiOを用い、例えば50nm程度の厚みに堆積する。この導電性酸化物を堆積する代わりに、p型のSiを例えばCVD法により堆積しても良い。この場合には、Siにp型不純物ホウ素B等をドープして堆積したり、或いはSiの堆積後にp型不純物をイオン注入する。堆積されたNiOを、リソグラフィー及びドライエッチングにより加工し、フィールドプレート用リセス2D内を含むフィールドプレートの形成予定位置電極形成予定位置に残す。以上により、フィールドプレート用リセス2D内をNiOの一部で埋め込むp型半導体層8aが形成される。次に、p型半導体層8a上に接続電極8bを形成する。先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、p型半導体層8aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、p型半導体層8a上を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、p型半導体層8a上に、これとオーミックコンタクトする接続電極8bが形成される。接続電極8bの電極材料としては、p型半導体とオーミックコンタクトする導電材料であれば良く、Ni/Auの代わりに、Ti,Pd,Ta又はこれらの合金を用いることもできる。p型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。以上により、p型半導体層8a及び接続電極8bからなるフィールドプレート8が形成される。フィールドプレート8では、そのp型半導体層8aが、フィールドプレート用リセス2D内の側面の一部及びフィールドプレート用リセス2Dの底面において、化合物半導体積層構造2のキャップ層2eと直接的に接触する。フィールドプレート8は、隣り合うゲート電極7と非対向の方向、即ちドレイン電極5に向かって偏倚した形状に形成しても良い。具体的には、図5に示すように、フィールドプレート8のドレイン電極5側における部位を、ゲート絶縁膜6上で伸長形成する。AlGaN/GaNHEMTでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート8で緩和することができる。続いて、図4aに示すように、層間絶縁膜9を形成する。詳細には、CVD法等により、ソース電極4及びドレイン電極5、並びにゲート電極7及びフィールドプレート8を覆うように、Si基板1の全面に絶縁物、例えばSiNを堆積する。これにより、層間絶縁膜9が形成される。続いて、図4bに示すように、配線層11を形成する。詳細には、先ず、リソグラフィー及びドライエッチングにより層間絶縁膜9及びゲート絶縁膜6を加工する。これにより、ソース電極4及びフィールドプレート8の各表面の一部を露出する開口9a,9bが形成される。開口9a,9b内を埋め込むように、層間絶縁膜9上に導電材料、例えばAuを蒸着法等により堆積する。堆積されたAuを、リソグラフィー及びドライエッチングにより加工する。以上により、層間絶縁膜9上に、開口9a,9b内を導電材料で埋め込んでソース電極4とフィールドプレート8とを電気的に接続する配線層11が形成される。本実施形態では、ソース電極4とフィールドプレート8の接続電極8bとを電気的に接続する場合を例示したが、ゲート電極7とフィールドプレート8との間に配線層を形成し、両者を電気的に接続する場合も考えられる。しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるAlGaN/GaNHEMTが形成される。本実施形態によるAlGaN/GaNHEMTでは、ゲート電極7が電極用リセス2Cをゲート絶縁膜6を介して埋め込むように形成される。このMIS型のリセスゲート構造を前提として採用することにより、HEMTに要求される高耐圧のノーマリオフ動作が可能となる。本実施形態では、ゲート電極7のドレイン電極5側で隣り合うように、フィールドプレート用リセス2Dを埋め込むフィールドプレート8が設けられる。フィールドプレート8は、その下部に、化合物半導体積層構造2の有する導電型と逆導電型の半導体層、即ちp型半導体層8aを有している。このp型半導体層8aが、化合物半導体積層構造2のn型半導体電子供給層2dのn-AlGaN、キャップ層2eのn-GaNとの関係で空乏化し、p型半導体層8aの下方で空乏層が伸びて拡大する。これにより、リセス構造のフィールドプレートを採用することでゲート電極7の端部位に印加される電界が十分に緩和されると共に、空乏層の伸長で耐圧が大幅に向上する。更に、p型半導体層8aに起因して生じる空乏層の伸長により、寄生容量Cds,Cgdが大幅に低減し、デバイス動作の高速化が実現する。更に本実施形態では、化合物半導体積層構造2とp型半導体層8aとが接触するフィールドプレート8を採用することで、p型半導体層8aのNiOとキャップ層2eのn-GaNとがpn接合する。これにより、フィールドプレート8の接続電極8bがアノード、ドレイン電極5がカソードとなる保護ダイオードの機能が付与される。このAlGaN/GaNHEMTの等価回路記号を図6に示す。ゲート電極、ソース電極、ドレイン電極をG,S,Dとし、保護ダイオードをPDと記す。AlGaN/GaNHEMTにサージ電圧が生じても、PDの整流作用により、AlGaN/GaNHEMTの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。ここで、本実施形態によるAlGaN/GaNHEMTの諸特性について調べた実験について説明する。本実施形態の比較例として、化合物半導体積層構造上にゲート絶縁膜を介して形成された、金属からなるフィールドプレートを設けたAlGaN/GaNHEMTを例示する。実験1では、ドレイン-ソース間電圧Vdsと出力容量Cossとの関係について調べた。実験結果を図7に示す。この結果から、本実施形態では、比較例に比して出力容量Cossの大幅な低減が確認された。実験2では、ドレイン-ソース間電圧Vdsとドレイン-ソース間電流Idsとの関係について調べた。実験結果を図8に示す。この結果から、本実施形態では、比較例に比してオフリーク電流が低減し、耐圧特性が向上することが確認された。以上説明したように、本実施形態によれば、ゲート電極7の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。-変形例-以下、第1の実施形態よるAlGaN/GaNHEMTの諸変形例について説明する。変形例1本例では、第1の実施形態と同様にAlGaN/GaNHEMTを開示するが、化合物半導体積層構造のキャップ層が異なる点で相違する。なお、第1の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。図9は、第1の実施形態の変形例1によるAlGaN/GaNHEMTの製造方法の主要工程を示す概略断面図である。先ず、図9aに示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造21を形成する。化合物半導体積層構造2は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層22を有して構成される。キャップ層22は、その下層の化合物半導体ここでは電子供給層2dのn-AlGaNよりもバンドギャップが狭い化合物半導体からなる層と、バンドギャップが広い化合物半導体からなる層とを有する積層構造とされる。ここでは、前者の層としてn-GaNを、後者の層としてAlNを例示し、3層の化合物半導体層であるn-GaN22a,AlN22b,n-GaN22cが順次積層されてキャップ層22が形成される。なお、この積層構造のキャップ層としては、上記の場合以外にも、例えばn-GaNとAlNとが順次積層された2層構造としたり、或いは4層以上の積層構造とすることも考えられる、第1の実施形態と同様の成長条件により、MOVPE法により、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層22を順次成長形成する。キャップ層22は、n-GaN22aが膜厚2nm~3nm程度、AlN22bが膜厚2nm~3nm程度、n-GaN22cが膜厚5nm程度にそれぞれ形成する。続いて、第1の実施形態の図1b~図2bと同様の諸工程を実行する。このとき、化合物半導体積層構造21の電極用リセス21A,21Bにはソース電極4及びドレイン電極5が形成され、化合物半導体積層構造21上には電極用リセス21Cの内壁面を覆うようにゲート絶縁膜6が形成される。続いて、図9bに示すように、化合物半導体積層構造21にフィールドプレート用リセス21Dを形成する。詳細には、先ず、ゲート絶縁膜6上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置電極形成予定位置に相当するゲート絶縁膜6の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス21Cとドレイン電極5との間における所定箇所とされる。このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜6及びキャップ層22の一部をエッチングして除去する。本例では、GaNとAlNとのエッチングレートの相違を利用し、後者の方が前者よりもエッチングレートが低い条件でエッチングする。即ち、キャップ層22のうち、AlN22bをエッチングストッパーとして用い、n-GaN22aをドライエッチングする。これにより、キャップ層2eのAlN22bを露出させる電極用リセス21Dが形成される。なお実際には、AlN22bの表層の一部もエッチングされると考えられるため、電極用リセス21Dは、AlN22bの一部まで掘り込まれたものとして図示する。エッチング条件としては、ゲート絶縁膜6のエッチングには、KOH水溶液、TMAH水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度KOH水溶液を用いる。キャップ層2eのn-GaN22aのエッチングには、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。レジストマスクは、灰化処理等により除去される。なお、電子供給層2dの表面が露出するまでキャップ層22をエッチングして形成したり、また電子供給層2dのより深い箇所までエッチングして形成することも考えられる。続いて、第1の実施形態の図3aと同様の工程を実行してゲート電極7を形成し、図3bと同様の工程を実行してフィールドプレート8を形成する。そして、図4a~図4bと同様の諸工程を実行し、ソース電極4とフィールドプレート8の接続電極8bとが、配線層11により電気的に接続される。このときの様子を図9cに示す。しかる後、上層の保護膜の形成等の諸工程を経て、本例によるAlGaN/GaNHEMTが形成される。以上説明したように、本例によれば、ゲート電極7の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。なお、第1の実施形態の他の適用例として、化合物半導体積層構造2において、キャップ層2eを形成しないことも考えられる。このAlGaN/GaNHEMTを図10に例示する。なお図10では、素子分離構造3の図示を省略する。ゲート電極7の電極用リセス2E、フィールドプレート8のフィールドプレート用リセス2Fは共に電子供給層2dの途中までドライエッチングにより掘り込まれて形成される。この適用例でも、ゲート電極7の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。変形例2本例では、第1の実施形態と同様にAlGaN/GaNHEMTを開示するが、フィールドプレートのp型半導体層が異なる点で相違する。なお、第1の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。図11~図12は、第1の実施形態の変形例2によるAlGaN/GaNHEMTの製造方法の主要工程を示す概略断面図である。先ず、図11aに示すように、例えばSi基板1上に、化合物半導体積層構造2と、化合物半導体積層構造2の有する導電型と逆導電型の半導体であるp型半導体膜23とを形成する。化合物半導体積層構造2は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eを有して構成される。例えば、MOVPE法を用いる。Si基板1上に、AlNを0.1μm程度の厚みに、i-GaNを3μm程度の厚みに、i-AlGaNを5nm程度の厚みに、n-AlGaNを30nm程度の厚みに、n-GaNを10nm程度の厚みに、p-GaNを10nm程度の厚みに、順次成長する。これにより、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、キャップ層2e、p型半導体膜23が形成される。AlN、GaN、AlGaN、及びGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるトリメチルアルミニウムガス、Ga源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。GaN、AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、GaN及びAlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。GaNをp型として成長する際、即ちp型半導体膜23のp-GaNを成長する際には、p型不純物として例えばMgを含む例えばビスシクロペンタジエニルマグネシウムガスを所定の流量で原料ガスに添加し、GaNにMgをドーピングする。Mgのドーピング濃度は、1×1016/cm3程度~1×1020/cm3程度、例えば1×1018/cm3程度とする。p型不純物としては、Mgの代わりにCa,Srを用いることもできる。また、p型不純物をドーピングする代わりに、成長したi-GaNにp型不純物をイオン注入しても良い。本例では、p型半導体膜23としてp-GaNを形成したが、GaNの代わりに、他のp型窒化物半導体、例えばp型のAlGaN,AlN,InN,InAlN,InAlGaN等を形成しても良い。InN,InAlN,InAlGaNを成長する際には、Inの原料ガスとして、例えばトリメチルインジウムガスを用いる。続いて、図11bに示すように、p型半導体層24aを形成する。詳細には、p型半導体膜23をリソグラフィー及びドライエッチングにより加工し、化合物半導体積層構造2上のフィールドプレートの形成予定位置電極形成予定位置のみにp型半導体膜23を残す。これにより、電極形成予定位置にp型半導体層24aが形成される。続いて、第1の実施形態の図1b~図2aの諸工程を実行する。このとき、素子分離構造3が形成され、電極用リセス2A,2Bにソース電極4及びドレイン電極5が形成され、ゲート電極の形成予定位置に電極用リセス2Cが形成される。続いて、図11cに示すように、ゲート絶縁膜25を形成する。詳細には、電極用リセス2Cの内壁面、及びp型半導体層24a上を覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により膜厚2nm~200nm程度、ここでは10nm程度に堆積する。これにより、ゲート絶縁膜25が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。本例では、ゲート電極と化合物半導体積層構造2との間にゲート絶縁膜25を設ける、MIS型のAlGaN/GaNHEMTを開示する。しかしながら、これに限定されることなく、ゲート絶縁膜25を形成せずに、ゲート電極を化合物半導体積層構造と直接的に接触ショットキー接触するように形成する、ショットキー型のAlGaN/GaNHEMTを形成しても良い。続いて、図12aに示すように、ゲート電極26を形成する。詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをゲート絶縁膜25上に塗布し、電極用リセス2Cの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、ゲート絶縁膜25の電極用リセス2Cの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス2C内をゲート絶縁膜25を介して電極材料の一部で埋め込むゲート電極26が形成される。続いて、図12bに示すように、p型半導体層24a上に接続電極24bを形成する。詳細には、先ず、リソグラフィー及びドライエッチングによりゲート絶縁膜25を加工する。これにより、ゲート絶縁膜25に、p型半導体層24aの表面の一部を露出させる開口25aが形成される。接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、p型半導体層24aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、p型半導体層24a上を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、ゲート絶縁膜25の開口25aを埋め込み、p型半導体層24aの露出表面とオーミックコンタクトする接続電極24bが形成される。接続電極24bの電極材料としては、p型半導体とオーミックコンタクトする導電材料であれば良く、Ni/Auの代わりに、Ti,Pd,Ta又はこれらの合金を用いることもできる。p型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。以上により、p型半導体層24a及び接続電極24bからなるフィールドプレート24が形成される。フィールドプレート24では、そのp型半導体層24aが化合物半導体積層構造2のキャップ層2eと直接的に接触する。フィールドプレート24は、第1の実施形態の図5と同様に、隣り合うゲート電極7と非対向の方向、即ちドレイン電極5に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート24のドレイン電極5側における部位を、ゲート絶縁膜25上で伸長形成する。AlGaN/GaNHEMTでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート24で緩和することができる。続いて、第1の実施形態の図4a~図4bと同様の諸工程を実行し、ソース電極4とフィールドプレート24の接続電極24bとが、配線層11により電気的に接続される。このときの様子を図12cに示す。しかる後、上層の保護膜の形成等の諸工程を経て、本例によるAlGaN/GaNHEMTが形成される。本例によるAlGaN/GaNHEMTでは、ゲート電極26が電極用リセス2Cをゲート絶縁膜25を介して埋め込むように形成される。このMIS型のリセスゲート構造を前提として採用することにより、HEMTに要求される高耐圧のノーマリオフ動作が可能となる。本例では、ゲート電極26のドレイン電極5側で隣り合うように、フィールドプレート24が設けられる。フィールドプレート24は、その下部にp型半導体層24aを有している。このp型半導体層24aが化合物半導体積層構造2のn型半導体との関係で空乏化し、p型半導体層24aの下方で空乏層が伸びて拡大する。これにより、耐圧が大幅に向上する。更に、p型半導体層24aに起因して生じる空乏層の伸長により、寄生容量Cds,Cgdが大幅に低減し、デバイス動作の高速化が実現する。更に本例では、化合物半導体積層構造2とp型半導体層24aとが直接的に接触するフィールドプレート24を採用することで、p型半導体層24aのp-GaNとキャップ層2eのn-GaNとがpn接合する。これにより、フィールドプレート24がアノード、ドレイン電極5がカソードとなる保護ダイオードの機能が付与される。AlGaN/GaNHEMTにサージ電圧が生じても、保護ダイオードの整流作用により、AlGaN/GaNHEMTの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。以上説明したように、本例によれば、ゲート電極26の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。第2の実施形態本実施形態では、第1の実施形態と同様にAlGaN/GaNHEMTを開示するが、化合物半導体積層構造とフィールドプレートとの間に絶縁膜が形成される点で相違する。なお、第1の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。図13~図14は、第2の実施形態によるAlGaN/GaNHEMTの製造方法の主要工程を示す概略断面図である。先ず、第1の実施形態の図1a~図2aと同様の諸工程を実行する。このとき、化合物半導体積層構造2の電極用リセス2A,2Bにはソース電極4及びドレイン電極5が形成され、化合物半導体積層構造2にゲート電極の電極用リセス2Cが形成される。続いて、図13aに示すように、化合物半導体積層構造2にフィールドプレート用リセス2Gを形成する。詳細には、先ず、化合物半導体積層構造2上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置電極形成予定位置に相当するキャップ層2eの表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス2Cとドレイン電極5との間における所定箇所とされる。このレジストマスクを用いて、電極形成予定位置におけるキャップ層2eの一部をドライエッチングして除去する。これにより、キャップ層2eの一部まで掘り込まれたフィールドプレート用リセス2Gが形成される。フィールドプレート用リセス2Gは、その長手方向が電極用リセス2Cの長手方向に沿って並行するように形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。レジストマスクは、灰化処理等により除去される。続いて、図13bに示すように、ゲート絶縁膜27を形成する。詳細には、電極用リセス2C,2Gの内壁面を覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により膜厚2nm~200nm程度、ここでは10nm程度に堆積する。これにより、ゲート絶縁膜27が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。続いて、図13cに示すように、ゲート電極28を形成する。詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをゲート絶縁膜27上に塗布し、電極用リセス2Cの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、ゲート絶縁膜27の電極用リセス2Cの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス2C内をゲート絶縁膜27を介して電極材料の一部で埋め込むゲート電極28が形成される。続いて、図14aに示すように、フィールドプレート29を形成する。詳細には、ゲート絶縁膜27を介したフィールドプレート用リセス2G内を含む全面に、化合物半導体積層構造2の有する導電型と逆導電型の半導体、即ちp型半導体として、ここでは形成された際にp型半導体の性質を示す導電性酸化物を、例えばスパッタ法により堆積する。この導電性酸化物としては、NiO,FeO2,CoO2,MnO,CuO,ZnO,In2O3,SnO2,Y2O3,SrTiO3,SrPbO3,及びTiO2のうちから選択された1つ又は複数の材料、ここではNiOを用いる場合を例示する。この導電性酸化物を堆積する代わりに、p型のSiを例えばCVD法により堆積しても良い。この場合には、Siにp型不純物ホウ素B等をドープして堆積したり、或いはSiの堆積後にp型不純物をイオン注入する。堆積されたNiOを、リソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜27を介したフィールドプレート用リセス2G内を含むフィールドプレートの形成予定位置に残す。以上により、フィールドプレート用リセス2G内をゲート絶縁膜27を介してNiOの一部で埋め込むp型半導体層29aが形成される。次に、p型半導体層29a上に接続電極29bを形成する。先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、p型半導体層29aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、p型半導体層29a上を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、p型半導体層29a上に、これとオーミックコンタクトする接続電極29bが形成される。接続電極29bの電極材料としては、p型半導体とオーミックコンタクトする導電材料であれば良く、Ni/Auの代わりに、Ti,Pd,Ta又はこれらの合金を用いることもできる。p型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。以上により、p型半導体層29a及び接続電極29bからなるフィールドプレート29が形成される。フィールドプレート29では、そのp型半導体層29aが、化合物半導体積層構造2のキャップ層2eとフィールドプレート用リセス2G内でゲート絶縁膜27を介して配される。フィールドプレート29は、第1の実施形態の図5と同様に、隣り合うゲート電極28と非対向の方向、即ちドレイン電極5に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート29のドレイン電極5側における部位を、ゲート絶縁膜27上で伸長形成する。AlGaN/GaNHEMTでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート29で緩和することができる。続いて、第1の実施形態の図4a~図4bと同様の諸工程を実行し、ソース電極4とフィールドプレート29とが、配線層11により電気的に接続される。このときの様子を図14bに示す。しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるAlGaN/GaNHEMTが形成される。本実施形態によるAlGaN/GaNHEMTでは、ゲート電極28が電極用リセス2Cをゲート絶縁膜27を介して埋め込むように形成される。このMIS型のリセスゲート構造を前提として採用することにより、HEMTに要求される高耐圧のノーマリオフ動作が可能となる。本実施形態では、ゲート電極28のドレイン電極5側で隣り合うように、フィールドプレート用リセス2Gをゲート絶縁膜27を介して埋め込むフィールドプレート29が設けられる。フィールドプレート29は、その下部にp型半導体層29aを有している。このp型半導体層29aが化合物半導体積層構造2のn型半導体との関係で空乏化し、p型半導体層29aの下方で空乏層が伸びて拡大する。これにより、リセス構造を採ることでゲート電極28の端部位に印加される電界が十分に緩和されると共に、空乏層の伸長で更に耐圧が向上する。また、p型半導体層29aに起因して生じる空乏層の伸長により、寄生容量Cds,Cgdが大幅に低減し、デバイス動作の高速化が実現する。フィールドプレート29下のゲート絶縁膜27の存在により、容量が更に低減化されてデバイス動作の高速化が助長される。以上説明したように、本実施形態によれば、ゲート電極28の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。なお、本実施形態においても、第1の実施形態の変形例1と同様に、化合物半導体積層構造のキャップ層をn-GaN,AlN,n-GaNの3層構造としても良い。また、キャップ層を有しない構成とすることもできる。-変形例-以下、第2の実施形態よるAlGaN/GaNHEMTの変形例について説明する。本例では、第2の実施形態と同様にAlGaN/GaNHEMTを開示するが、フィールドプレートのp型半導体層が異なる点で相違する。なお、第2の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。図15~図16は、第2の実施形態の変形例によるAlGaN/GaNHEMTの製造方法の主要工程を示す概略断面図である。先ず、第1の実施形態の図1a~図2aと同様の諸工程を実行する。このとき、化合物半導体積層構造2の電極用リセス2A,2Bにはソース電極4及びドレイン電極5が形成され、化合物半導体積層構造2にゲート電極の電極用リセス2Cが形成される。続いて、図15aに示すように、ゲート絶縁膜31を形成する。詳細には、電極用リセス2Cの内壁面を覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により膜厚2nm~200nm程度、ここでは10nm程度に堆積する。これにより、ゲート絶縁膜31が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。続いて、図15bに示すように、化合物半導体積層構造2の有する導電型と逆導電型の半導体であるp型半導体層32aを形成する。詳細には、先ず、ゲート絶縁膜31上にp型半導体膜を形成する。具体的には、MOVPE法等により、ゲート絶縁膜31上にp-GaNを50nm程度の厚みに成長する。これにより、p型半導体膜が形成される。p-GaNを成長する際に、p型不純物として例えばMgを含む例えばビスシクロペンタジエニルマグネシウムガスを所定の流量で原料ガスに添加し、GaNにMgをドーピングする。Mgのドーピング濃度は、1×1016/cm3程度~1×1020/cm3程度、例えば1×1018/cm3程度とする。p型不純物としては、Mgの代わりにCa,Srを用いることもできる。また、p型不純物をドーピングする代わりに、成長したi-GaNにp型不純物をイオン注入しても良い。本例では、p型半導体膜としてp-GaNを形成したが、GaNの代わりに、他のp型窒化物半導体、例えばp型のAlGaN,AlN,InN,InAlN,InAlGaN等を形成しても良い。InN,InAlN,InAlGaNを成長する際には、Inの原料ガスとして、例えばトリメチルインジウムガスを用いる。p型半導体膜をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜31上におけるフィールドプレートの形成予定位置電極形成予定位置のみにp型半導体膜を残す。これにより、電極形成予定位置にp型半導体層32aが形成される。続いて、図15cに示すように、p型半導体層32a上に接続電極32bを形成する。詳細には、先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、p型半導体層32aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、p型半導体層32a上を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、p型半導体層32aの露出表面とオーミックコンタクトする接続電極32bが形成される。接続電極32bの電極材料としては、p型半導体とオーミックコンタクトする導電材料であれば良く、Ni/Auの代わりに、Ti,Pd,Ta又はこれらの合金を用いることもできる。p型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。以上により、p型半導体層32a及び接続電極32bからなるフィールドプレート32が形成される。フィールドプレート32では、そのp型半導体層32aが、化合物半導体積層構造2のキャップ層2eとゲート絶縁膜31を介して配される。フィールドプレート32は、第1の実施形態の図5と同様に、隣り合うゲート電極と非対向の方向、即ちドレイン電極5に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート31のドレイン電極5側における部位を、ゲート絶縁膜6上で伸長形成する。AlGaN/GaNHEMTでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート32で緩和することができる。続いて、図16aに示すように、ゲート電極33を形成する。詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをゲート絶縁膜31上に塗布し、電極用リセス2Cの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、ゲート絶縁膜31の電極用リセス2Cの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス2C内をゲート絶縁膜31を介して電極材料の一部で埋め込むゲート電極33が形成される。続いて、第1の実施形態の図4a~図4bと同様の諸工程を実行し、ソース電極4とフィールドプレート32とが、配線層11により電気的に接続される。このときの様子を図16bに示す。しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるAlGaN/GaNHEMTが形成される。本実施形態によるAlGaN/GaNHEMTでは、ゲート電極33が電極用リセス2Cをゲート絶縁膜27を介して埋め込むように形成される。このMIS型のリセスゲート構造を前提として採用することにより、HEMTに要求される高耐圧のノーマリオフ動作が可能となる。本実施形態では、ゲート電極33のドレイン電極5側で隣り合うように、化合物半導体積層構造2上にゲート絶縁膜31を介してフィールドプレート32が設けられる。フィールドプレート32は、その下部にp型半導体層32aを有している。このp型半導体層32aが、化合物半導体積層構造2のn型半導体との関係で空乏化し、p型半導体層32aの下方で空乏層が伸びて拡大する。これにより、耐圧が向上する。また、p型半導体層32aに起因して生じる空乏層の伸長により、寄生容量Cds,Cgdが大幅に低減し、デバイス動作の高速化が実現する。フィールドプレート32下のゲート絶縁膜31の存在により、容量が更に低減化されてデバイス動作の高速化が助長される。以上説明したように、本実施形態によれば、ゲート電極33の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。なお、上述した第1及び第2の実施形態、並びに諸変形例では、ゲートリセス構造のAlGaN/GaNHEMTを開示したが、これに限定されるものではない。ゲート電極の電極用リセスを形成せずに、ゲート絶縁膜上又は化合物半導体積層構造上にゲート電極を形成するようにしても良い。上述した第1及び第2の実施形態、並びに諸変形例によるAlGaN/GaNHEMTは、いわゆるディスクリートパッケージに適用される。このディスクリートパッケージでは、上述したAlGaN/GaNHEMTのチップが搭載される。以下、第1及び第2の実施形態、並びに諸変形例によるAlGaN/GaNHEMTのチップ以下、HEMTチップと言うのディスクリートパッケージについて例示する。HEMTチップの概略構成を図17に示す。HEMTチップ30では、その表面に、上述したAlGaN/GaNHEMTのドレイン電極が接続されたドレインパッド34と、ゲート電極が接続されたゲートパッド35と、ソース電極が接続されたソースパッド36とが設けられている。図18は、ディスクリートパッケージを示す概略平面図である。ディスクリートパッケージを作製するには、先ず、HEMTチップ30を、ハンダ等のダイアタッチ剤41を用いてリードフレーム42に固定する。リードフレーム42にはドレインリード42aが一体形成されており、ゲートリード42b及びソースリード42cがリードフレーム42と別体として離間して配置される。続いて、Alワイヤ43を用いたボンディングにより、ドレインパッド34とドレインリード42a、ゲートパッド35とゲートリード42b、ソースパッド36とソースリード42cをそれぞれ電気的に接続する。その後、モールド樹脂44を用いて、トランスファーモールド法によりHEMTチップ30を樹脂封止し、リードフレーム42を切り離す。以上により、ディスクリートパッケージが形成される。第3の実施形態本実施形態では、第1及び第2の実施形態、並びに諸変形例から選ばれたAlGaN/GaNHEMTを備えたPFCPowerFactorCorrection回路を開示する。図19は、PFC回路を示す結線図である。PFC回路50は、スイッチ素子トランジスタ51と、ダイオード52と、チョークコイル53と、コンデンサ54,55と、ダイオードブリッジ56と、交流電源AC57とを備えて構成される。スイッチ素子51に、第1及び第2の実施形態、並びに諸変形例から選ばれたAlGaN/GaNHEMTが適用される。特に、動作速度に優れた第2の実施形態及びその変形例のAlGaN/GaNHEMTが好適である。PFC回路50では、スイッチ素子51のドレイン電極と、ダイオード52のアノード端子及びチョークコイル53の一端子とが接続される。スイッチ素子51のソース電極と、コンデンサ54の一端子及びコンデンサ55の一端子とが接続される。コンデンサ54の他端子とチョークコイル53の他端子とが接続される。コンデンサ55の他端子とダイオード52のカソード端子とが接続される。コンデンサ54の両端子間には、ダイオードブリッジ56を介してAC57が接続される。コンデンサ55の両端子間には、直流電源DCが接続される。本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができるAlGaN/GaNHEMTをPFC回路50に適用する。これにより、信頼性の高いPFC回路50が実現する。第4の実施形態本実施形態では、第1の実施形態及びその諸変形例から選ばれたAlGaN/GaNHEMTを備えた電源装置を開示する。図20は、第3の実施形態による電源装置の概略構成を示す結線図である。本実施形態による電源装置は、高圧の一次側回路61及び低圧の二次側回路62と、一次側回路61と二次側回路62との間に配設されるトランス63とを備えて構成される。一次側回路61は、第3の実施形態によるPFC回路50と、PFC回路50のコンデンサ55の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路60とを有している。フルブリッジインバータ回路60は、複数ここでは4つのスイッチ素子64a,64b,64c,64dを備えて構成される。二次側回路62は、複数ここでは3つのスイッチ素子65a,65b,65cを備えて構成される。本実施形態では、一次側回路61を構成するPFC回路50のスイッチ素子51と、フルブリッジインバータ回路60のスイッチ素子64a,64b,64c,64dとが、第1の実施形態及びその諸変形例から選ばれたAlGaN/GaNHEMTとされている。一方、二次側回路62のスイッチ素子65a,65b,65cは、シリコンを用いた通常のMISFETとされている。第1の実施形態及びその諸変形例から選ばれたAlGaN/GaNHEMTでは、第1の実施形態で説明したように、化合物半導体積層構造と直接的に接触してpn接合するフィールドプレートを採用する。これにより、フィールドプレートがアノード、ドレイン電極がカソードとなる保護ダイオードの機能が付与される。本実施形態では、このAlGaN/GaNHEMTをPFC回路50のスイッチ素子51及びフルブリッジインバータ回路60のスイッチ素子64a,64b,64c,64dに適用している。そのため、一次側回路61において、スイッチ素子51,64a,64b,64c,64dにサージ電圧が生じても、保護ダイオードの整流作用により、スイッチ素子51,64a,64b,64c,64dの破壊が抑止される。このように、大きなアバランシェ耐量が確保され、デバイス動作の安定化に寄与する。本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTを高圧回路である一次側回路61に適用する。これにより、信頼性の高い大電力の電源装置が実現する。第5の実施形態本実施形態では、第1及び第2の実施形態、並びに諸変形例から選ばれたAlGaN/GaNHEMTを備えた高周波増幅器を開示する。図21は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。本実施形態による高周波増幅器は、ディジタルプレディストーション回路71と、ミキサー72a,72bと、パワーアンプ73とを備えて構成される。ディジタルプレディストーション回路71は、入力信号の非線形歪みを補償するものである。ミキサー72aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ73は、交流信号とミキシングされた入力信号を増幅するものであり、第1及び第2の実施形態、並びに諸変形例から選ばれたAlGaN/GaNHEMTを有している。特に、動作速度に優れた第2の実施形態及びその変形例のAlGaN/GaNHEMTが好適である。なお図21では、例えばスイッチの切り替えにより、出力側の信号をミキサー72bで交流信号とミキシングしてディジタルプレディストーション回路71に送出できる構成とされている。本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができるAlGaN/GaNHEMTを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。他の実施形態第1及び第2の実施形態並びに諸変形例、第3~第5の実施形態では、化合物半導体装置としてAlGaN/GaNHEMTを例示した。化合物半導体装置としては、AlGaN/GaNHEMT以外にも、以下のようなHEMTに適用できる。その他のHEMT例1本例では、化合物半導体装置として、InAlN/GaNHEMTを開示する。InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1及び第2の実施形態並びに諸変形例、第3~第5の実施形態では、電子走行層がi-GaN、中間層がi-InAlN、電子供給層がn-InAlN、キャップ層がn-GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。本例によれば、上述したAlGaN/GaNHEMTと同様に、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のInAlN/GaNHEMTが実現する。その他のHEMT例2本例では、化合物半導体装置として、InAlGaN/GaNHEMTを開示する。GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1及び第2の実施形態並びに諸変形例、第3~第5の実施形態では、電子走行層がi-GaN、中間層がi-InAlGaN、電子供給層がn-InAlGaN、キャップ層がn-GaNで形成される。本例によれば、上述したAlGaN/GaNHEMTと同様に、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のInAlGaN/GaNHEMTが実現する。以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。付記1化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたゲート電極と、前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層とを含むことを特徴とする化合物半導体装置。付記2前記化合物半導体積層構造にリセスが形成されており、前記半導体層は、前記リセス内を埋め込むように形成されることを特徴とする付記1に記載の化合物半導体装置。付記3前記半導体層は、前記化合物半導体積層構造との間に絶縁膜を介して形成されることを特徴とする付記1又は2に記載の化合物半導体装置。付記4前記半導体層はp型であり、前記化合物半導体積層構造とpn接合することを特徴とする付記1又は2に記載の化合物半導体装置。付記5前記半導体層は、前記ゲート電極と非対向の方向へ偏倚した形状とされることを特徴とする付記1~4のいずれか1項に記載の化合物半導体装置。付記6前記半導体層上に接続電極が形成されることを特徴とする付記1~5のいずれか1項に記載の化合物半導体装置。付記7前記半導体層はp型であり、Si,GaN,AlGaN,AlN,InN,InAlN,InAlGaN,NiO,FeO2,CoO2,MnO,CuO,ZnO,In2O3,SnO2,Y2O3,SrTiO3,SrPbO3,及びTiO2のうちから選択された1つ又は複数の半導体からなることを特徴とする付記1~6のいずれか1項に記載の化合物半導体装置。付記8化合物半導体積層構造の上方にゲート電極を形成する工程と、前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程とを含むことを特徴とする化合物半導体装置の製造方法。付記9前記化合物半導体積層構造にリセスを形成する工程を更に含み、前記半導体層を、前記リセス内を埋め込むように形成することを特徴とする付記8に記載の化合物半導体装置の製造方法。付記10前記化合物半導体積層構造上に絶縁膜を形成する工程を更に含み、前記半導体層を、前記化合物半導体積層構造との間に前記絶縁膜を介して形成することを特徴とする付記8又は9に記載の化合物半導体装置の製造方法。付記11前記半導体層はp型であり、前記化合物半導体積層構造とpn接合することを特徴とする付記8又は9に記載の化合物半導体装置の製造方法。付記12前記半導体層を、前記ゲート電極と非対向の方向へ偏倚した形状に形成することを特徴とする付記8~11のいずれか1項に記載の化合物半導体装置の製造方法。付記13前記半導体層上に接続電極を形成する工程を更に含むことを特徴とする付記8~12のいずれか1項に記載の化合物半導体装置の製造方法。付記14前記半導体層はp型であり、Si,GaN,AlGaN,AlN,InN,InAlN,InAlGaN,NiO,FeO2,CoO2,MnO,CuO,ZnO,In2O3,SnO2,Y2O3,SrTiO3,SrPbO3,及びTiO2のうちから選択された1つ又は複数の半導体からなることを特徴とする付記8~13のいずれか1項に記載の化合物半導体装置の製造方法。付記15変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、前記高圧回路はトランジスタを有しており、前記トランジスタは、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたゲート電極と、前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層とを含むことを特徴とする電源装置。付記16前記高圧回路は、PFC回路を備えており、前記PFC回路に設けられる第1のスイッチ素子が前記トランジスタとされていることを特徴とする付記15に記載の電源装置。付記17前記高圧回路は、前記PFC回路と接続されたインバータ回路を更に備えており、前記インバータ回路に設けられる第2のスイッチ素子が前記トランジスタとされていることを特徴とする付記16に記載の電源装置。付記18入力した高周波電圧を増幅して出力する高周波増幅器であって、トランジスタを有しており、前記トランジスタは、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたゲート電極と、前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層とを含むことを特徴とする高周波増幅器。"