縦型ゲート半導体装置の製造方法であって、第1導電型のドレイン領域を形成する第1の工程と、前記ドレイン領域の上側に、前記第1導電型とは反対導電型である第2導電型の第1ボディ領域を形成する第2の工程と、前記第1ボディ領域が形成された基板の表面に、トレンチ溝形成領域に開口部を有する第1絶縁膜を形成する第3の工程と、前記第1絶縁膜をマスクとしたエッチングにより、前記第1ボディ領域を貫通して前記ドレイン領域に達するトレンチ溝を形成する第4の工程と、前記第4の工程の後に、前記トレンチ溝の上部に凹部が残る状態で、前記トレンチ溝内にゲート電極を形成する第5の工程と、前記第5の工程の後に、前記第1絶縁膜に対する等方性エッチングにより前記第1絶縁膜の開口部を拡張し、前記トレンチ溝端から所定距離にわたる前記トレンチ溝両側の基板表面を露出させる第6の工程と、前記第6の工程の後に、エッチングされた前記第1絶縁膜をマスクとした不純物導入により、前記トレンチ溝に沿って配置された、前記トレンチ溝と隣接するとともに前記ゲート電極の上部と隣接する第1導電型のソース領域を自己整合的に形成する第7の工程と、前記第7の工程の後に、前記凹部を充填する第2絶縁膜を形成する第8の工程と、前記第8の工程の後に、前記トレンチ溝、前記第1絶縁膜および前記第2絶縁膜により形成された凹凸を埋設する平坦化膜を形成する第9の工程と、前記第1絶縁膜、前記第2絶縁膜および前記平坦化膜をエッチングすることにより、前記ゲート電極上の前記トレンチ溝内に埋込絶縁膜を形成するとともに、基板表面を露出させる第10の工程と、前記露出した基板表面から不純物を導入することにより、前記第1ボディ領域の上側に、前記ソース領域と隣接して、第2導電型の第2ボディ領域を自己整合的に形成する第11の工程と、前記ソース領域と前記第2ボディ領域とを電気的に接続する導電膜を形成する第12の工程と、を有することを特徴とする縦型ゲート半導体装置の製造方法。前記第6の工程において、前記第1絶縁膜に対する等方性エッチングが薬液処理によってなされる、請求項1記載の縦型ゲート半導体装置の製造方法。前記第9の工程において、前記平坦化膜がレジストを塗布することにより形成される、請求項1または2記載の縦型ゲート半導体装置の製造方法。前記第7の工程において、前記ソース領域を形成する不純物導入がイオン注入によってなされる、請求項1から3のいずれか1項に記載の縦型ゲート半導体装置の製造方法。前記第11の工程において、前記第2ボディ領域を形成する不純物導入がイオン注入によってなされる、請求項1から4のいずれか1項に記載の縦型ゲート半導体装置の製造方法。第1導電型のドレイン領域と、前記ドレイン領域の上側に設けられた、前記第1導電型とは反対導電型である第2導電型の第1ボディ領域と、前記第1ボディ領域を貫通して前記ドレイン領域に達する状態で設けられたトレンチ溝と、前記トレンチ溝内に、トレンチ溝の上端より低い位置に上面が位置する状態で設けられたゲート電極と、前記第1ボディ領域の表面部に、前記ゲート電極の上部および前記トレンチ溝と隣接して当該トレンチ溝に沿って設けられた、第1導電型のソース領域と、前記第1ボディ領域の表面部に、前記ソース領域と隣接して前記ソース領域に沿って設けられた、前記第1ボディ領域よりも高い不純物濃度を有する、第2導電型の第2ボディ領域と、前記ゲート電極の上側の前記トレンチ溝内に設けられた、前記第2ボディ領域を構成する第2導電型の不純物と同一種の不純物を含む埋込絶縁膜と、前記ソース領域と前記第2ボディ領域とを電気的に接続する導体膜と、を備えることを特徴とする縦型ゲート半導体装置。しかしながら、特許文献1が開示する縦型ゲート半導体装置では、上記マスクパターン形成のためのホトリソグラフィを実施する設備の能力を超える微細なボディコンタクト領域を形成することはできない。すなわち、更なる微細化要求により隣接するゲート電極間の間隔をさらに狭くする必要がある場合に、リソグラフィ解像限界以下の微細なボディコンタクト領域を低コストで形成することは困難である。また、マスクパターン形成のために露光マスクを使用している以上、マスク合わせずれに対するマージンを確保する必要があり、ゲート電極ピッチの縮小には限界があった。本発明は、上記従来の事情を鑑みて提案されたものであって、マスク重ね合わせずれを考慮する必要がなく、狭ゲート電極間隔の場合でも安定してソース領域およびボディコンタクト領域を形成できる、縦型ゲート半導体装置およびその製造方法を提供することを目的とする。上述の目的を達成するため、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る縦型ゲート半導体装置の製造方法では、まず、第1導電型のドレイン領域が形成される。次いで、ドレイン領域の上側に、第1導電型とは反対導電型である第2導電型の第1ボディ領域が形成される。続いて、第1ボディ領域が形成された基板の表面に、トレンチ溝形成領域に開口部を有する第1絶縁膜が形成される。そして、当該第1絶縁膜をマスクとしたエッチングにより、第1ボディ領域を貫通してドレイン領域に達するトレンチ溝が形成される。トレンチ溝が形成された後、トレンチ溝の上部に凹部が残る状態で、トレンチ溝内にゲート電極が形成される。ゲート電極が形成された後、第1絶縁膜に対する等方性エッチングにより第1絶縁膜の開口部が拡張され、トレンチ溝端から所定距離にわたってトレンチ溝両側の基板表面が露出される。なお、ここでは、等方性エッチングは、縦方向と横方向の双方に進行するエッチングを意味する。当該エッチングされた第1絶縁膜をマスクとした不純物導入により、トレンチ溝に沿って配置された第1導電型のソース領域が自己整合的に形成される。なお、当該ソース領域は、トレンチ溝と隣接するとともにゲート電極の上部と隣接する。ソース領域の形成後、上述の凹部を充填する第2絶縁膜が形成される。また、当該第2絶縁膜上には、トレンチ溝、第1絶縁膜および第2絶縁膜により形成された凹凸を埋設する平坦化膜が形成される。そして、第1絶縁膜、第2絶縁膜および平坦化膜をエッチングすることにより、ゲート電極上の前記トレンチ溝内に埋込絶縁膜が形成されるとともに、基板表面が露出される。当該露出した基板表面から不純物を導入することにより、第1ボディ領域の上側に、ソース領域と隣接して、第2導電型の第2ボディ領域が自己整合的に形成される。その後、ソース領域と第2ボディ領域とを電気的に接続する導電膜が形成される。この縦型ゲート半導体装置の製造方法では、リソグラフィ技術を使用することなくソース領域と第2ボディ領域を形成できる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。例えば、上述の等方性エッチングは、薬液処理によって実施することができる。また、上述の平坦化膜は、レジスト塗布により形成することができる。一方、他の観点では、本発明は縦型ゲート半導体装置を提供することもできる。すなわち、本発明に係る縦型ゲート半導体装置は、第1導電型のドレイン領域と、当該ドレイン領域の上側に設けられた第2導電型の第1ボディ領域とを備える。第2導電型は、第1導電型と反対導電型である。また、当該縦型ゲート半導体装置は、第1ボディ領域を貫通してドレイン領域に達する状態で設けられたトレンチ溝を備え、当該トレンチ溝内にゲート電極を備える。当該ゲート電極の上面はトレンチ溝の上端より低い位置に位置する。また、当該縦型ゲート半導体装置は、第1ボディ領域の表面部に、ゲート電極の上部およびトレンチ溝と隣接して当該トレンチ溝に沿って設けられた、第1導電型のソース領域を備える。第1ボディ領域の表面部には、第2導電型の第2ボディ領域が、ソース領域と隣接して当該ソース領域に沿って設けられている。当該第2ボディ領域は、第1ボディ領域よりも高い不純物濃度を有する。また、ゲート電極の上側のトレンチ溝内には、第2ボディ領域を構成する第2導電型の不純物と同一種の不純物を含む埋込絶縁膜が設けられ、さらに、ソース領域と第2ボディ領域とを電気的に接続する導電膜が設けられている。この縦型ゲート半導体装置は、リソグラフィ技術を使用することなくソース領域と第2ボディ領域を形成できる構造である。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。本発明によれば、リソグラフィ技術を使用することなく、ソース領域およびボディコンタクト領域である第2ボディ領域を自己整合的に形成できるため、従来技術に比べてゲート電極ピッチをより小さくすることができる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することが可能になる。以下、本発明の一実施形態における半導体装置を、図面を参照しながらその製造方法とともに説明する。以下の実施形態では、Nチャネル型の縦型ゲートトランジスタにより本発明を具体化している。この事例では、本発明にいう第1導電型がN型であり、第2導電型がP型である。なお、Pチャネル型の縦型ゲートトランジスタに対しても、素子内の各不純物領域の導電型を反対にすることで、以下の説明が同様に適用できる。図1は、本発明の半導体装置を示す概略図である。なお、図1では、ソース電極およびその上層の構造を省略している。また、図1は概略図であり、各部の寸法比は現実の寸法比を示すものではない。図1に示すように、本実施形態の縦型ゲート半導体装置は、N型シリコン基板1上に設けられたN型エピタキシャルシリコン層からなるドレイン領域2を備える。ドレイン領域2の不純物濃度は、シリコン基板1の不純物濃度より低く設定されている。ドレイン領域2の上方には、比較的低濃度のP型不純物領域からなるボディ領域3第1ボディ領域が設けられる。N型シリコン基板1、ドレイン領域2、ボディ領域3からなる基板の表面部には、ボディ領域3を貫通してドレイン領域2に達する複数のトレンチ溝6が、互いに平行に設けられている。ポリシリコンからなるゲート電極10は、シリコン酸化膜からなるゲート絶縁膜8を介して各トレンチ溝6内に埋め込まれている。各ゲート電極10の上面は、各トレンチ溝6の上端より低くなっている。なお、この例では、トレンチ溝6の幅は0.18μm程度、深さは0.8μm程度であり、0.6μmピッチで配列されている。各トレンチ溝6に隣接する基板の表面部ボディ領域3の表面部には、N型不純物領域からなるソース領域11が設けられている。また、ボディ領域3の表面部には、ソース領域11と隣接し、かつソース領域11に沿って、P型不純物領域からなるボディコンタクト領域14第2ボディ領域が設けられている。ボディコンタクト領域14は、ボディ領域3よりも高い不純物濃度を有しており、ボディ領域3と電気的に接続している。なお、ソース領域11およびボディコンタクト領域14は、その上面に形成された導電膜図示省略により電気的に接続されている。例えば、ボディ領域3は、1.5×1017cm-3程度の不純物濃度を有し、トレンチ溝6の側壁に沿って形成されるチャンネル領域の閾値を制御することを目的として形成される。また、ボディコンタクト領域14は1.0×1020cm-3程度の不純物濃度を有し、上記導電膜とオーミックコンタクトを構成することを目的として形成される。ソース領域11は2.0×1020cm-3程度の不純物濃度を有し、上記導電膜とオーミックコンタクトを構成することを目的として形成される。ゲート電極10の上側のトレンチ溝6内には埋込絶縁膜12aが設けられている。埋込絶縁膜12aは、ソース領域11およびボディコンタクト領域14を接続する導電膜とゲート電極10とを電気的に分離する機能を有する。本実施形態の縦型ゲート半導体装置では、埋込絶縁膜12aは、ボディコンタクト領域14を構成するP型不純物と同一種の不純物を含む。図2~図17は、上記構造を有する縦型ゲート半導体装置の形成過程を示す工程断面図である。また、図1と同様に、図2~図17は概略図であり、各部の寸法比は現実の寸法比を示すものではない。なお、以下では、最表面に薄膜を形成する場合、適宜、基板上に膜を形成すると表現する。図2に示すように、まず、N型シリコン基板1上に、エピタキシャル成長法によりN型エピタキシャルシリコン層が形成される。そして、エピタキシャルシリコン層の表面部にP型不純物を導入することにより、N型シリコン基板1上に、N型のドレイン領域2およびP型のボディ領域3が形成される。例えば、ドレイン領域2の厚さは1~10μmとすることができ、ボディ領域3の厚さは0.5~2μmとすることができる。なお、ドレイン領域2およびボディ領域3は、それぞれがエピタキシャル成長により形成されてもよい。次いで、ボディ領域3の表面に、270~700nmの膜厚を有する第1絶縁膜4が形成される。特に限定されないが、本実施形態では、第1絶縁膜4として、熱酸化法により、シリコン酸化膜を形成している。なお、TEOSTetraEthylOrthosilicate膜やHDP-NSGHighDensityPlasmaNondopedSilicateGlass膜等のシリコン酸化膜や他の材料膜を第1絶縁膜4として使用することもできる。第1絶縁膜4上には、図3に示すように、公知のリソグラフィ技術により、以降の工程でトレンチ溝6が形成される領域に開口を有するレジストパターン5が形成される。そして、レジストパターン5をマスクとしたエッチングにより、図4に示すように、トレンチ溝形成領域上の第1絶縁膜4が除去され、開口部4aが形成される。レジストパターン5が除去された後、図5に示すように、パターンニングされた第1絶縁膜4をマスクとしたドライエッチングにより、ボディ領域3を貫通してドレイン領域2に到達する深さ0.5~3μmのトレンチ溝6が形成される。なお、トレンチ溝6の幅は0.15~0.5μmとすることができ、ピッチは0.4~1.5μmとすることができる。形成された各トレンチ溝6の内部表面には、図6に示すように、熱酸化により、15~100nm程度の膜厚を有するシリコン酸化膜7が形成される。当該シリコン酸化膜7は、図7に示すように、ウェットエッチング等により除去される。このように、一旦形成したシリコン酸化膜7をその後に除去することにより、トレンチ溝6の内部表面の、ドライエッチングに起因するダメージを除去することができる。なお、シリコン酸化膜7を除去する際、基板表面の第1絶縁膜4もエッチングされる。本実施形態では、当該エッチング後に、第1絶縁膜4が十分に残存するように、第1絶縁膜4の膜厚が設定される。続いて、図8に示すように、各トレンチ溝6の内部表面に、8~100nmの膜厚を有するゲート絶縁膜8が形成される。特に限定されないが、ここではゲート絶縁膜8として熱酸化法によりシリコン酸化膜を形成している。その後、図9に示すように、ゲート電極材料となる200~800nmの導電性を有するポリシリコン膜9が全面に堆積される。当該ポリシリコン膜9には、例えば、CVDChemicalVaporDeposition法により形成されたリン等の不純物を導入したドープトポリシリコン膜や、ノンドープポリシリコン膜を成膜後、N型不純物のイオン注入およびアニールを実施することにより導電性を付与したポリシリコン膜を使用することができる。次いで、図10に示すように、ポリシリコン膜9のエッチングにより、ポリシリコン膜9が除去される。当該エッチングでは、トレンチ溝6内のポリシリコン膜の最上面が、基板の表面よりも50~300nm下方に位置するようにポリシリコン膜9が除去される。これにより、トレンチ溝6の上部に凹部が残る状態で、トレンチ溝6内にゲート電極10が形成される。なお、本工程では、トランジスタ形成領域の周辺領域トランジスタ非形成領域に、ポリシリコン配線を形成することもできる。当該ポリシリコン配線は、例えば、トレンチ溝6内のゲート電極10に、トレンチ溝6の長手方向の端部で接続するゲート引き出し配線を構成する。このようなポリシリコン配線は、ポリシリコン膜9のエッチング前に、ポリシリコン膜9においてポリシリコン配線となる部分を被覆するレジストパターンを形成し、当該レジストパターンをマスクとしたポリシリコン膜9のエッチングにより形成することができる。次に、図11に示すように、等方性エッチングにより第1絶縁膜4の開口部4aが拡張され、トレンチ溝6端から所定距離にわたってトレンチ溝6両側の基板表面が露出される。当該基板表面の露出領域は、後述の工程においてソース領域11を形成する領域に対応する。本実施形態では、当該等方性エッチングにより、基板表面におけるトレンチ溝6端から水平方向の距離が、70~440nm程度の範囲内にある基板表面を露出させる。例えば、トレンチ溝6が幅0.18μm、0.6μmピッチで配列されている場合、基板表面におけるトレンチ溝6端から水平方向の露出幅は140nm程度にすればよい。なお、当該等方性エッチング後の第1絶縁膜4の残膜値が200nm以上あれば次工程においてソース領域11を形成するためのマスクとなる。当該等方性エッチングには、ウェットエッチングやドライエッチングを使用することができるが、ここでは、常温の緩衝フッ酸BHF溶液混合比BHF:H2O=1:20を用いたウェットエッチングを使用している。トレンチ溝6のピッチにも依存するが、処理時間は、例えば、10~100秒程度である。なお、等方性エッチングは、縦方向および横方向の双方にエッチングが進行すればよく、縦方向のエッチング速度と横方向のエッチング速度とが同一である必要はない。また、ポリシリコン膜9によりポリシリコン配線を形成した場合、ポリシリコン配線下の第1絶縁膜4がエッチングされないように、当該エッチングの際に、トランジスタ非形成領域はレジストパターンで被覆される。続いて、図12に示すように、以上のようにして形成された第1絶縁膜4をマスクとしてN型の不純物を導入することにより、ソース領域11が形成される。当該不純物の導入はイオン注入により行うことができる。当該イオン注入において、不純物は、基板に対して垂直に入射されることが好ましい。このとき、イオン注入の加速電圧は、第1絶縁膜4を不純物が貫通しない加速電圧であり、かつトレンチ溝6側壁近傍では、ゲート電極10の上部と隣接する領域に不純物が導入される加速電圧を採用することが好ましい。例えば、一例として、ゲート電極10の上面が基板表面から200nm下方に位置し、当該基板上に膜厚が200nmの第1絶縁膜4が残存している事例について説明する。まず、N型不純物としてリンを使用してイオン注入を行う。例えば、注入エネルギーを50KeV、注入ドーズ量8.0×1015cm-2として不純物を導入することができる。リンのイオン注入が完了すると、次に、N型不純物として砒素を使用してイオン注入を行う。注入エネルギーを50KeV、注入ドーズ量を8.0×1015cm-2とした場合、基板中の砒素イオンの投影飛程および分散は、リンイオンよりも小さくなる。したがって、当該イオン注入によりボディ領域3に形成される不純物領域は、リンイオンのイオン注入により形成された不純物領域に包含されることになる。つまり、当該砒素イオンの注入により、ソース領域11の基板表面側のN型不純物濃度をより高めることができる。以上のように、本実施形態では、リソグラフィ技術を使用することなく、ゲート電極10の上部およびトレンチ溝6と隣接して、トレンチ溝6に沿って設けられたソース領域11を形成することができる。上述のようにしてソース領域11が形成された後、図13に示すように、ゲート電極10の上方のトレンチ溝6内の凹部を充填する第2絶縁膜12が形成される。このような第2絶縁膜12は、例えば、HDP-CVDHighDensityPlasmaCVD法を使用して、基板に高周波電力を印加した状態で堆積することができる。当該HDP-CVDによる成膜では、膜の堆積とスパッタエッチングArスパッタリングとが同時に進行する。このエッチングの効率は膜に対する粒子の入射角度に依存し、基板表面とのなす角度が50°程度の傾斜面に対するエッチングレートが大きく、トレンチ溝6側壁のような垂直面90°や基板表面の平坦面0°に対してはエッチングレートが小さくなる。そのため、ゲート電極10の上方のトレンチ溝6内の凹部を完全に充填する第2絶縁膜12を堆積すると、第1絶縁膜4および第1絶縁膜4上に堆積された第2絶縁膜12の形状は、隣接するトレンチ溝6間の中央を頂点とする三角形状になる。本実施形態では、ゲート電極10上の凹部の深さが200nm程度であるので、膜厚が200nm程度の第2絶縁膜12を堆積すれば、ゲート電極10上方のトレンチ溝6内の凹部を完全に充填することができる。特に限定されないが、本実施形態では、シリコン酸化膜を第2絶縁膜12として堆積している。続いて、隣接するトレンチ溝6間の基板上に存在する、三角形状の第2絶縁膜12および第1絶縁膜4を除去するために、図14に示すように、基板上に平坦化膜13が形成される。平坦化膜13は、トレンチ溝6、第1絶縁膜4および第2絶縁膜12により形成された基板上の凹凸を軽減する機能を有する。なお、図14では、隣接する三角形状第2絶縁膜12間の凹部のみに平坦化膜13が充填された状態を示しているが、平坦化膜13は、基板全面を覆う状態で形成することもできる。特に限定されないが、本実施形態では、平坦化膜13としてレジスト塗布によりレジスト膜を形成している。続いて、図15に示すように、ボディ領域3およびソース領域11上の、平坦化膜13、第2絶縁膜12および第1絶縁膜4がドライエッチングにより除去される。当該エッチングは、平坦化膜13、第2絶縁膜12および第1絶縁膜4のエッチング選択比が1となるドライエッチング条件で実施される。本実施形態では、第1絶縁膜4および第2絶縁膜12がシリコン酸化膜であり、かつ平坦化膜13がレジスト膜であるため、このようなエッチングは、エッチングガス中に含まれるSF6の流量を増大させることにより実現可能である。当該エッチングにより、ゲート電極10上に充填された第2絶縁膜12は埋込絶縁膜12aになり、同時に、基板表面が露出される。なお、ポリシリコン膜9によりポリシリコン配線を形成した場合、当該エッチングは、例えば、トランジスタ非形成領域等のポリシリコン配線部分を被覆する第2絶縁膜12上に、エッチングマスクが配置された状態で実施される。エッチングマスクで被覆された第2絶縁膜12は、層間絶縁膜として基板上に残存する。また、エッチングマスクが配置されていない半導体基板上の第2絶縁膜12は除去され、基板表面が露出する。なお、エッチングマスクは、ポリシリコン配線上に限らず、基板上において、層間絶縁膜を形成すべき領域を被覆するように配置すればよい。上述のようにして、レジストエッチバックにより第2絶縁膜12および第1絶縁膜4を除去した後、図16に示すように、露出した基板表面からP型不純物を導入することにより、ボディコンタクト領域14が形成される。当該不純物の導入は基板全面に対するイオン注入により行うことができる。当該イオン注入では、不純物は基板に対して垂直に入射されることが好ましい。当該イオン注入は、ソース領域11のトレンチ溝6近傍における不純物極性が反転することのない注入ドーズ量で実施される。これにより、ボディ領域3の上側に、ソース領域11と隣接して、P型のボディコンタクト領域14が自己整合的に形成される。なお、当該イオン注入において、トレンチ溝6内でゲート電極10上に形成されている埋込絶縁膜12aには、ボディコンタクト領域14を構成するP型不純物が導入されることになる。例えば、ソース領域11が、上述のイオン注入条件でのイオン注入により形成されている場合、第2導電型の不純物としてボロンを使用するときは、注入エネルギーを10KeV、注入ドーズ量4.0×1015cm-2としてボディコンタクト領域14を形成することができる。以上のようにして、ボディコンタクト領域14の形成が完了すると、ソース領域11とボディコンタクト領域14とを電気的に接続する導電膜ソース電極が形成される。特に限定されないが、本実施形態では、当該導電膜は、チタン膜Tiおよび窒化チタン膜TiN等からなるバリアメタル膜15とアルミニウム膜からなる金属膜16との積層膜により構成されている。まず、図17に示すように、ボディコンタクト領域14が形成された基板上に、スパッタリング法等により、20~150nm程度の膜厚を有するバリアメタル膜15が形成される。そして、バリアメタル膜15上に、スパッタリング法等により、1000~5000nm程度の膜厚を有する金属膜16が形成される。当該バリアメタル膜15および金属膜16にリソグラフィ技術およびエッチング技術を適用することにより、所望形状の導電体パターンが形成され、縦型ゲートトランジスタが完成する。以上のように、本実施形態の縦型ゲート半導体装置は、リソグラフィ技術を使用することなく、ソース領域11およびボディコンタクト領域14を形成することができる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、リソグラフィ設備の能力とも無関係に、微細なボディコンタクト領域を形成することができる。すなわち、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、従来に比べてオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。なお、上記実施形態では、レジスト膜を平坦化膜13として使用したレジストエッチバックを用いた手法について説明した。当該手法は、比較的低コストで実現可能なプロセスであるため、特に好ましいといえる。しかしながら、平坦化膜13は、上述のように、トレンチ溝6、第1絶縁膜4および第2絶縁膜12により形成された基板上の凹凸を軽減できればよく、他の手法を採用することも可能である。例えば、平坦化膜13は、第2絶縁膜12上にBPSGBoroPhosphoSilicateGlass膜を成膜し、リフローを行うことにより形成されてもよい。また、平坦化膜13は、第2絶縁膜12上にNSGNondopedSilicateGlass膜を成膜し、当該NSG膜の表面を、CMPChemicalMechanicalPolishingにより平坦化することで形成されてもよい。なお、これらの手法の場合、平坦化膜13はシリコン酸化膜で構成することができる。そのため、当該平坦化膜13が埋込絶縁膜12aの一部を構成していてもよい。すなわち、図13に示す第2絶縁膜12の形成工程において、ゲート電極10上方のトレンチ溝6内の凹部の一部を充填する膜厚で第2絶縁膜12を形成し、ゲート電極10上方のトレンチ溝6内の凹部を完全に充填する状態で平坦化膜13を形成した後、平坦化膜13、第2絶縁膜12および第1絶縁膜4をエッチング除去することで埋込絶縁膜12aが形成されてもよい。なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記では、ゲート電極10の材料としてポリシリコン膜を使用しているが、アモルファスシリコン等の他の導電性材料を使用することもできる。同様に、第1絶縁膜4、第2絶縁膜12、平坦化膜13、バリアメタル膜15および金属膜16の材質も、上述の材質に限定されるものではなく適宜変更可能である。さらに、上記実施形態において説明したプロセスは、本発明の効果を奏する範囲において等価な公知プロセスに置換可能である。また、ボディコンタクト領域14の形成後、エッチバック等により、埋込絶縁膜12aの上面を、トレンチ溝6の上端より下方に位置する状態に加工してもよい。この場合、トレンチ溝6の側壁を構成するソース領域11が露出するため、ソース領域11とソース電極バリアメタル膜15との接触面積を増大させることができ、ソース領域11に対するコンタクト抵抗をより小さくすることができる。さらに、上記では複数のトレンチ溝6が、互いに平行に配置された縦型ゲート電極を有する縦型ゲート半導体装置について説明したが、本発明は、トレンチ溝が互いに交差する格子状直角あるいは任意の角度に配置された縦型ゲート電極を有する縦型ゲート半導体装置にも適用可能である。