"液晶パネルのソースラインを駆動するソースドライバにおいて、複数個の出力バッファと、複数個の出力パッドと、前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部と、を含み、前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結するか、前記複数個の出力パッドから接地への放電経路を提供するかのうち少なくともいずれか一つを行うことを特徴とするソースドライバ。前記スイッチング部は、それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力バッファのうち対応する出力バッファの出力端子と、前記複数個の出力パッドのうち対応する出力パッドとの連結を遮断ターンオフさせる複数個の第1スイッチと、それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドのうち対応する2つの出力パッドを互いに連結ターンオンさせる複数個の第2スイッチと、前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドを接地端子と連結ターンオンさせる少なくとも1つの第3スイッチと、を含むことを特徴とする請求項1に記載のソースドライバ。前記複数個の第1スイッチ、前記複数個の第2スイッチ、及び前記少なくとも1つの第3スイッチを制御するスイッチング制御信号を生成するスイッチング制御部をさらに含むことを特徴とする請求項2に記載のソースドライバ。前記スイッチング制御部は、前記電源電圧のレベルアップまたはレベルダウンを感知し、リセット信号を生成する電源感知部と、前記リセット信号に応答して初期化された後、外部から入力される少なくとも1つの制御信号に応答し、前記スイッチング制御信号を出力するスイッチング制御信号生成部と、を含むことを特徴とする請求項3に記載のソースドライバ。前記スイッチング制御信号生成部は、前記リセット信号に応答して初期化され、前記少なくとも1つの制御信号がnnは自然数回トグリングされた後、以前の出力レベルが反転されることを特徴とする請求項4に記載のソースドライバ。前記電源感知部は、第1電源電圧のレベルアップに応答し、オン感知信号を生成するパワーオン感知部と、第2電源電圧のレベルダウンに応答し、オフ感知信号を生成するパワーオフ感知部と、前記オフ感知信号の電圧レベルを、前記第1電源電圧レベルに変換して出力する第1レベル変換部と、前記パワーオン感知部の出力と、前記第1レベル変換部の出力とを否定論理和し、前記リセット信号を生成するNORゲートと、を含み、前記スイッチング制御信号生成部は、前記リセット信号に応答して初期化され、前記少なくとも1つの制御信号がn回トグリングされた後に、以前出力レベルが反転される検出部と、前記検出部の出力レベルを、前記第2電源電圧レベルに変換して出力する第2レベル変換部と、前記パワーオフ感知部の出力と前記第2レベル変換部の出力とを論理和し、前記スイッチング制御信号を生成するORゲートと、を含むことを特徴とする請求項5に記載のソースドライバ。前記検出部は、前記スイッチング制御信号生成部が、前記1つの制御信号に応答して動作する場合に、前記リセット信号に応答して初期化され、前記1つの制御信号がn回トグリングされるたびに、以前出力レベルが反転される分周器と、前記リセット信号に応答して初期化され、前記分周器の出力に応答し、以前出力レベルが反転されて出力されるフリップフロップとを、含むことを特徴とする請求項6に記載のソースドライバ。前記検出部は、前記スイッチング制御信号生成部が、前記複数個の制御信号に応答して動作する場合に、それぞれ前記リセット信号に応答して初期化され、前記対応する制御信号がn回トグリングされるたびに、以前出力レベルが反転される複数個の分周器と、それぞれ前記リセット信号に応答して初期化され、前記対応する分周器の出力に応答して、以前出力レベルが反転される複数個のフリップフロップと、前記複数個のフリップフロップの出力を否定論理和して出力するNANDゲートと、を含むことを特徴とする請求項6に記載のソースドライバ。複数本のゲートライン及び複数本のソースラインが垂直に交差し、その交差部ごとにスイッチング素子を具備した画素領域が配列された液晶パネルと、前記複数本のゲートラインにスキャン信号を順次に印加するゲートドライバと、受信されたデジタル映像データに相応するアナログ階調信号を生成し、前記複数本のソースラインに提供するソースドライバと、前記デジタル画像データを前記ソースドライバに伝達し、前記ゲートドライバ及び前記ソースドライバを制御するタイミングコントローラと、を含み、前記ソースドライバは、複数個の出力バッファと、前記液晶パネルのソースラインと連結された複数個の出力パッドと、前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部と、を含み、前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結するチャージシェアリング、及び前記複数個の出力パッドから接地への放電経路を提供するディスチャージングのうち、少なくともいずれか一つを行うことを特徴とする液晶表示装置。前記スイッチング部は、それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力バッファのうち対応する出力バッファの出力端子と、前記複数個の出力パッドのうち対応する出力パッドとの連結を遮断ターンオフさせる複数個の第1スイッチと、それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドのうち対応する2つの出力パッドを互いに連結ターンオンさせる複数個の第2スイッチと、前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドを接地端子と連結ターンオンさせる少なくとも1つの第3スイッチと、を含み、前記液晶表示装置は、前記複数個の第1スイッチ、前記複数個の第2スイッチ、及び前記少なくとも1つの第3スイッチを制御するスイッチング制御信号を出力するスイッチング制御部をさらに含むことを特徴とする請求項9に記載の液晶表示装置。本発明が解決しようとする課題は、電源が印加されたり遮断される場合に、意図しない画像データがディスプレイされることを防止するための液晶パネル駆動方法を提供することである。本発明が解決しようとする他の課題は、前記液晶パネル駆動方法を具現するソースドライバを提供することである。本発明が解決しようとするさらに他の課題は、前記液晶パネル駆動方法を具現する液晶表示装置を提供することである。前記課題を達成するための本発明の一実施形態による液晶パネル駆動方法は、電源電圧のレベルアップlevelupまたはレベルダウンleveldownを感知してリセット信号を生成する感知段階、及び前記リセット信号に応答して、基準区間の間、液晶パネルの画素領域にアナログ階調信号が印加されることを防止しつつ、前記液晶パネルの画素領域間で互いに電荷を共有することと、前記液晶パネルの画素領域の電荷を接地に放電することとのうち、少なくともいずれか一つが行われるディスチャージング段階を含むことを特徴とする。前記他の課題を達成するための本発明の一実施形態によるソースドライバは、複数個の出力バッファ、複数個の出力パッド、及び前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部を含み、前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結することと、前記複数個の出力パッドから接地への放電経路を提供することとのうち少なくともいずれか一つを行うことを特徴とする。前記さらに他の課題を達成するための本発明の一実施形態による液晶表示装置は、複数本のゲートライン及び複数本のソースラインが垂直に交差し、その交差部ごとにスイッチング素子を具備した液晶セルが配列された液晶パネル、前記複数本のゲートラインにスキャン信号を順次に印加するゲートドライバ、受信されたデジタル映像データに相応するアナログ階調信号を生成し、前記複数本のソースラインに提供するソースドライバ、及び前記デジタル画像データを前記ソースドライバに伝達し、前記ゲートドライバ及び前記ソースドライバを制御するタイミングコントローラを含む。前記ソースドライバは、複数個の出力バッファ、前記液晶パネルのソースラインと連結された複数個の出力パッド、及び前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部を含み、前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結するチャージシェアリング及び前記複数個の出力パッドから接地への放電経路を提供するディスチャージングのうち少なくともいずれか一つを行うことを特徴とする。本発明によれば、電源が印加されたり遮断される場合に、意図しない画像がディスプレイされることが防止され、低電力及び高品質の液晶表示装置が具現できる。本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。以下、添付された図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。図2は、図1に図示されたソースドライバ110のブロック図である。図2を参照すれば、ソースドライバ110は、第1電源VDD1によって駆動される部分として、シフトレジスタ部210及びデータラッチ部220を含む。また、第1電源VDD1より高電圧である第2電源VDD2によって駆動される部分として、デジタルアナログ変換部230、出力バッファ部240を含む。シフトレジスタ部210は、デジタル画像データDATAが順次にデータラッチ部220に保存されるタイミングを制御する。データラッチ部220は、シフトされて出力されるラッチ信号DIOに応答して、デジタル画像データDATAを受信して保存し、1本の水平ラインに該当する画像データの保存が完了すれば、出力制御信号CLK1に応答して、保存された画像データDATAを出力する。デジタルアナログ変換部230は、データラッチ部220から出力された画像データDATAを受信し、出力制御信号CLK1に応答して、画像データに相応するアナログ階調信号を出力する。出力バッファ部240は、デジタルアナログ変換部230から出力されたアナログ階調信号をバッファリングして出力する。図3は、図1に図示された液晶表示装置100が、パワーオン状態に進入する場合の動作を示すタイミング図である。図1ないし図3を参照すれば、液晶表示装置100に電源が印加される場合、第1電源VDD1と第2電源VDD2とが、ソースドライバ110に供給される。第1電源VDD1は、ソースドライバ110のロジック回路を駆動するための電源LOWPOWERであり、第2電源VDD2は、ソースドライバ110のアナログ回路を駆動するための電源HIGHPOWERである。液晶表示装置100は、外部から提供された第1電源VDD1を利用し、第2電源VDD2を内部で生成する。従って、まず第1電源VDD1がt1時間で安定化され、その後、第2電源VDD2がt2時間で安定化される。第1電源VDD1及び第2電源VDD2が安定化された後でも、一定時間が過ぎてから、デジタル画像データDATAがソースドライバ110に伝えられる。具体的に、デジタル画像データDATA、ソースドライバ110のデータラッチタイミングを制御するラッチ信号DIO、及びアナログ階調信号の出力タイミングを制御する出力制御信号CLK1が、t3時間で、タイミングコントローラ120からソースドライバ110に伝えられ始める。出力制御信号CLK1は、ソースドライバ110のデータラッチ部220に保存された画像データに相応するアナログ階調信号を、液晶パネル140のソースラインY1ないしYPに印加するタイミングを制御する。出力制御信号CLK1がローlowレベルであるとき、ソースドライバ110は、アナログ階調信号を液晶パネル140に印加する。t1-t3区間では、ソースドライバ110がタイミングコントローラ120からデジタル画像データDATAを受信せず、出力制御信号CLK1がローlowレベルである状態であるから、ソースドライバ110のデータラッチ部220に保存されている不明なunknownデータが液晶パネル140にディスプレイされる。これによって、液晶パネル140には、縦縞状の画像がディスプレイされ、ディスプレイ不良状態におかれる。タイミングコントローラ120の種類ごとに異なるが、一般的に、タイミングコントローラ120から液晶表示装置100に電源が印加される時点と、タイミングコントローラ120からソースドライバ110にデジタル画像データDATAが正常に伝えられ始める時点との間には、ある程度の差が存在する。従って、液晶表示装置100に電源が印加されるとき、不明なデータが液晶パネル140にディスプレイされることを防止するためには、タイミングコントローラ120の種類とは関係なしに、ソースドライバ110に正常なデータが入るまで、ソースドライバ110の出力が液晶パネル140に印加されることを防止する必要がある。図4は、図1に図示された液晶表示装置100が、パワーオフ状態に進入する場合の動作を示すタイミング図である。図1、図2及び図4を参照すれば、液晶表示装置100に提供された電源は、t1時間で遮断される。具体的に、t1時間で高電圧である第2電源VDD2の電圧レベルが、まずドロップし始め、ロジック駆動電源の第1電源VDD1が、t3でドロップし始める。t1時間後には、それ以上デジタル画像データDATA、ソースドライバ110のデータラッチタイミングを制御する水平開始信号DIO、及びアナログ階調信号の出力タイミングを制御する出力制御信号CLK1が、タイミングコントローラ120からソースドライバ110に伝えられない。ソースドライバ110に提供された第2電源VDD2は、t1時間で、ドロップし始め、緩慢な傾斜をもってt2時間で接地レベルに収斂する。結局、t1時間で電源が遮断されても、第2電源VDD2は、t2時間前まで完全に接地レベルには落ちない。t1-t2区間で、ソースドライバ110は、水平開始信号DIOがローレベルであるから、デジタル画像データDATAをラッチしないが、出力制御信号CLK1がローレベルであるから、液晶パネル140には、データラッチ部220に保存されたデータがディスプレイされる。これによって、ソースドライバ110は、t1-t2区間で、データラッチ部220に保存されている不明なデータを、液晶パネル140にディスプレイすることになり、意図しない縦縞状の画像がディスプレイされる。従って、電源が遮断される場合パワーオフにも、電源が印加される場合パワーオンと同様に、不明なデータが液晶パネル140にディスプレイされることを防止する必要がある。一方、t1-t2区間で、不明なデータが液晶パネル140にディスプレイされることを防止しても、電源が遮断されるt1時間前に、液晶パネル140の各画素領域142に充電されていた電荷の存在が残像を誘発させうる。液晶表示装置100に供給された電源が遮断される場合パワーオフ、液晶パネル140の各画素領域142に充電されていた電圧は、緩慢に放電することになるが、これは、画素領域142に充電された電圧が、ターンオフされた薄膜トランジスタTFTの漏れ電流を介して接地電位に徐々に収斂されることによる。従って、パワーオフ時に、不明なデータが液晶パネル140にディスプレイされることを防止すると同時に、画素領域に残っている電荷をいち早く放電させる必要がある。図5は、本発明の一実施形態によるソースドライバのブロック図である。図5を参照すれば、本発明の一実施形態によるソースドライバ500は、デジタルデータ受信部510、アナログ階調信号出力部520を具備する。デジタルデータ受信部510は、第1電源VDD1によって駆動される部分であり、シフトレジスタ部512及びデータラッチ部514を含む。アナログ階調信号出力部520は、第1電源より高電圧の第2電源VDD2によって駆動される部分であり、デジタルアナログ変換部522、出力バッファ部524、スイッチング部526及び複数個の出力パッドPAD_1ないしPAD_Pを含む。シフトレジスタ部512は、デジタル画像データDATAが順次にデータラッチ部514に保存されるタイミングを制御する。シフトレジスタ部512は、クロック信号HCLKに応答して受信された水平開始信号DIOをシフトさせる。タイミングコントローラ図示せずから伝えられるデジタル画像データDATAは、順次にシフトされて出力される水平開始信号DIOに応答して、データラッチ部514に保存される。データラッチ部514は、シフトされて出力される水平開始信号DIOに応答して、デジタル画像データDATAを受信して保存し、1本の水平ラインに該当する画像データの保存が完了すれば、出力制御信号CLK1に応答して、保存された画像データDATAを出力する。デジタルアナログ変換部522は、前記データラッチ部514から出力された画像データを受信し、出力制御信号CLK1に応答して、画像データに相応するアナログ階調信号を出力する。出力バッファ部524は、デジタルアナログ変換部522から出力されたアナログ階調信号をバッファリングして出力する。出力パッドPAD_1ないしPAD_Pは、ソースドライバ500外部で、液晶パネル図示せずのソースラインが連結される部分である。従って、出力バッファ部524でバッファリングされて出力されたアナログ階調信号は、対応する出力パッドPAD_1ないしPAD_Pを経て、液晶パネル図示せずの各ソースラインに印加される。スイッチング部526は、電源が印加パワーオンされたり、遮断パワーオフされる場合に、正常なデータが液晶パネルにディスプレイできるまで、出力バッファ部524と出力パッドPAD_1ないしPAD_Pとの連結を遮断する。また、出力バッファ部524と出力パッドPAD_1ないしPAD_Pとの連結が遮断された状態で、液晶パネル図示せずのソースラインを互いに連結し、チャージシェアリングchargesharingを行い、液晶パネル図示せずの画素領域に残存する電荷を接地に放電させる。本発明の一実施形態によるソースドライバ500は、スイッチング部526を制御するスイッチング制御部530をさらに具備できる。スイッチング制御部530は、電源が印加パワーオンされたり遮断パワーオフされることを感知し、ソースドライバ500を制御するために、タイミングコントローラ図示せずで生成された制御信号、例えば、クロック信号HCLK、水平開始信号DIO及び出力制御信号CLK1に応答し、スイッチング部526を制御するためのスイッチング制御信号SW_CONを生成する。図6は、図5に開示されたアナログ階調信号出力部520の一実施形態を示すブロック図である。図6を参照すれば、アナログ階調信号出力部520は、デジタルアナログ変換部522、出力バッファ部524、スイッチング部526、複数個の出力パッドPAD_1ないしPAD_Pを具備する。デジタルアナログ変換部522は、複数個のDACdigitalanalogconverterDAC_1ないしDAC_Pを具備する。出力バッファ部524は、複数個のアンプAmp_1ないしAmp_Pを具備する。スイッチング部526は、スイッチング制御信号SW_CONに応答して、アンプAMPと対応する出力パッドPAD_1ないしPAD_Pを互いに連結したり遮断する複数個の出力スイッチSW1_1ないしSW1_P、スイッチング制御信号SW_CONに応答して、出力パッドを互いに連結したり遮断する複数個のチャージシェアリングスイッチSW2_1ないしSW2_P、及びスイッチング制御信号SW_CONに応答して、前記出力パッドPAD_1ないしPAD_Pに連結された液晶パネル図示せずの画素領域の電荷を接地に放電させるための放電スイッチSW3_1ないしSW3_Pを具備する。図6には例示的に、スイッチSW1,SW2,SW3がいずれもスイッチング制御信号SW_CONに応答して制御されると図示されているが、必ずしもそれに限定されるものではない。例えば、スイッチSW1,SW2,SW3それぞれは、独立した制御信号によって制御することもできる。また、図6には例示的に、出力パッドPAD_1ないしPAD_Pごとに放電スイッチSW3が連結されるよう図示されているが、必ずしもそれに限定されるものではない。チャージシェアリング及び放電が共になされる限り、放電スイッチSW3は、少なくとも一つ以上であるならば十分であり、その個数は、放電スイッチの電気的特性によって、いくらでも調整が可能である。図7A及び図7Bは、本発明の一実施形態によるソースドライバのスイッチング動作を示す図である。図7Aを参照すれば、出力スイッチSW1は、ハイレベルHIGHのスイッチング制御信号SW_CONに応答してオフOFFになり、チャージシェアリングスイッチSW2及び放電スイッチSW3は、ハイレベルのスイッチング制御信号SW_CONに応答してオンONになるので、各出力パッドPAD_1ないしPAD_Pは、互いにチャージシェアリングスイッチSW2を介して接続され、液晶パネルのソースラインY1ないしYPに接続された各画素領域の電荷が、放電スイッチSW3を介して接地に放電される。図7Bを参照すれば、チャージシェアリングスイッチSW2及び放電スイッチSW3は、ローレベルLOWのスイッチング制御信号SW_CONに応答してオフOFFになり、出力スイッチSW1は、ローレベルのスイッチング制御信号SW_CONに応答してオンONになるので、各出力アンプAMPは、スペックに相応する特性をもって、所定の電荷を液晶パネルのソースラインY1ないしYPに接続された画素領域に充電する。図8は、図5に開示されたスイッチング制御部のブロック図である。図8を参照すれば、スイッチング制御部530は、電源感知部810及びスイッチング制御信号生成部820を具備する。電源感知部810は、電源が印加されているか否か、または電源が遮断されているか否かをチェックし、スイッチング制御信号生成部820に、オフ感知信号POFFとリセット信号RSTとを伝送する。リセット信号RSTは、電源が印加された場合、または電源が遮断された場合、1回トグリングtogglingされうる。オフ感知信号POFFは、電源が遮断された場合、1回トグリングされうる。スイッチング制御信号生成部820は、電源感知部810から伝えられたオフ感知信号POFF及びリセット信号RSTを受信し、タイミングコントローラ図示せずから伝送されるクロック信号HCLK、水平開始信号DIO及び出力制御信号CLK1に応答して、スイッチング制御信号SW_CONを生成する。図9は、図8に開示されたスイッチング制御部530の一実施形態を示すブロック図である。図8を参照すれば、スイッチング制御部530は、電源感知部810及びスイッチング制御信号生成部820を具備する。電源感知部810は、電源が印加されたか否か、または電源が遮断されたか否かをチェックし、スイッチング制御信号生成部820に、オフ感知信号POFFとリセット信号RSTとを伝送する。具体的に電源感知部810は、第2電源VDD1で駆動されるパワーオフ感知部812、第1電源VDD1で駆動されるパワーオン感知部814、第1レベル変換部816、及び第1電源VDD1で駆動されるNORゲートNRを具備できる。パワーオン感知部814は、第1電源VDD1電圧のレベルアップに応答して、オン感知信号PONを生成する。電源が印加され、液晶表示装置図示せずがパワーオン状態に進入する場合、第2電源VDD2は、第1電源VDD1を利用して生成されるので、第1電源VDD1の電圧レベルがまず上昇する。従って、パワーオン感知部814は、第1電源VDD1のレベルアップを感知し、ハイレベルのオン感知信号PONを生成する。パワーオフ感知部812は、第2電源VDD2電圧のレベルダウンに応答して、オフ感知信号POFFを生成する。液晶表示装置図示せずが、パワーオフ状態に進入する場合、第2電源VDD2のレベルダウンを感知し、ハイレベルのオフ感知信号POFFを生成する。パワーオフ感知部812は、第2電源VDD2で駆動されるので、オフ感知信号POFFの電圧レベルは、第1電源で駆動されるパワーオン感知部814のオン感知信号PONの電圧レベルより高い。第1レベル変換部816は、オフ感知信号POFFの電圧レベルを、オン感知信号PONの電圧レベルに下げる。NORゲートNRは、レベル変換されたオフ感知信号POFFとオン感知信号PONとを否定論理和し、リセット信号RSTを出力する。従って、電源感知部810は、液晶表示装置図示せずがパワーオン状態に進入する場合、及び液晶表示装置図示せずがパワーオフ状態に進入する場合に、ローレベルのリセット信号RSTを出力する。スイッチング制御信号生成部820は、電源感知部810から伝えられたオフ感知信号POFF及びリセット信号RSTを受信し、タイミングコントローラ図示せずから伝送される出力制御信号CLK1に応答して、スイッチング制御信号SW_CONを生成する。具体的にスイッチング制御信号生成部820は、検出部822、第2レベル変換部828及びORゲートORを具備できる。検出部822は、電源感知部810から出力されるリセット信号RSTに応答して初期化され、出力制御信号CLK1が既定の回数だけトグリングされれば、検出信号CLK1_ENのレベルを反転する。例えば、出力制御信号CLK1が16回トグリングした後で、検出信号CLK1_ENを出力するように設定すれば、検出信号CLK1_ENは、リセット信号RSTに応答して、ローレベルに初期化された後、出力制御信号CLK1のトグリングが16までカウントされれば、ハイレベルの検出信号CLK1_ENを出力する。検出部822は、分周器824及びフリップフロップF/F826を具備できる。分周器824は、ローレベルのリセット信号RSTに応答して初期化され、入力信号のトグリング回数をカウントし、既定の回数だけトグリングされれば、以前の出力レベルを反転させる。フリップフロップ826は、ローレベルのリセット信号RSTに応答して初期化され、クロック端子に入力される分周器824の出力に応答して、データ入力端子に印加される値をラッチする。フリップフロップ826は、分周器824出力のレベル遷移に応答して、以前出力レベルを反転させるように構成されうる。従って、図9のフリップフロップ826は、トグリングする出力制御信号CLK1がデータ入力端子に印加されるように図示されているが、セットアップタイム及びホールドタイムのマージンを十分に確保するために、第1電源VDD1がデータ入力端子に印加されるとする。第2レベル変換部828は、検出信号CLK1_ENの電圧レベルを変換して出力する。検出部822は、第1電源VDD1で駆動されるので、検出信号CLK1_ENの電圧レベルは、第2電源VDD2の電圧レベルより低い。スイッチング制御信号SW_CONによって制御されるスイッチング部526図5は、第2電源VDD2で駆動されるアナログ階調信号出力部520に含まれるので、検出信号CLK1_ENの電圧レベルを第2電源VDD2の電圧レベルに昇圧する必要がある。ORゲートORは、パワーオフ感知部812で生成されたオフ感知信号POFFと、第2レベル変換部828の出力とを論理和し、スイッチング制御信号SW_CONを生成する。例えば、液晶表示装置図示せずが、パワーオフ状態に進入したり、またはパワーオン状態に進入した後で、出力制御信号CLK1があらかじめ指定された回数だけトグリングされれば、ローレベルのスイッチング制御信号SW_CONを出力する。図9のスイッチング制御部820は、説明の便宜のために、ソースドライバを制御するために、タイミングコントローラが生成した複数個の制御信号のうち、出力制御信号CLK1のトグリングをカウントするように図示されているが、カウント対象である制御信号の種類や個数が、必ずしも1つの出力制御信号CLK1に限定されるものではない。図10は、図8に開示されたスイッチング制御部530の一実施形態を示すブロック図である。図10を参照すれば、スイッチング制御部530は、電源感知部810及びスイッチング制御信号生成部820を具備する。図9のスイッチング制御部530とは異なり、3個の制御信号CLK1,DIO,HCLKのトグリング回数をカウントする構成である。具体的に、リセット信号RSTに応答して、ハイレベルのスイッチング制御信号SW_CONを出力し、出力制御信号CLK1、水平開始信号DIO及びクロック信号HCLKそれぞれのトグリング回数をカウントし、第1検出信号CLK1_EN、第2検出信号DIO_EN及び第3検出信号HCLK_ENがいずれもハイレベルであるならば、ローレベルのスイッチング制御信号SW_CONを出力する。図10のスイッチング制御部は、説明の便宜のために、ソースドライバを制御するためにタイミングコントローラが生成した複数個の制御信号のうち、出力制御信号CLK1、水平開始信号DIO及びクロック信号HCLKのトグリング回数をカウントするように図示されているが、カウント対象である制御信号の種類や個数が、必ずしも1つの出力制御信号CLK1に限定されるものではない。図11Aは、図9及び図10に開示されたパワーオン感知部812の一実施形態を示す回路図である。図11Aを参照すれば、パワーオン感知部812は、第1キャパシタC1、第1PMOSトランジスタMP1及び第2PMOSトランジスタMP2、第1NMOSトランジスタないし第3NMOSトランジスタMN1ないしMN3、第1インバータIV1及び第2インバータIV2を具備する。第1キャパシタC1は、第1端子が第1電源電圧VDD1に連結され、第2端子が第1ノードN1に連結される。第3NMOSトランジスタMN3は、第1端子が第1ノードN1に連結され、第2端子が接地に連結され、ゲート端子が第2ノードN2に連結される。第1PMOSトランジスタMP1は、第1端子が第1電源電圧VDD1に連結され、ゲート端子と連結された第2端子は、第2PMOSトランジスタMP2の第1端子に連結される。第2PMOSトランジスタMP2は、第1端子が第1PMOSトランジスタMP1の第2端子に連結され、第2端子が第2NMOSトランジスタMN2の第1端子に連結され、ゲート端子が第2ノードN2に連結される。第2NMOSトランジスタMN2は、ゲート端子と連結された第1端子が第2PMOSトランジスタMP2の第2端子に連結され、第2端子が接地に連結される。第1NMOSトランジスタMN1は、第1端子が第1ノードN1に連結され、第2端子が接地に連結され、ゲート端子が第2NMOSトランジスタMN2のゲート端子に連結される。第1インバータIV1は、第1ノードN1の信号を反転して出力する。第2インバータIV2は、第2ノードN2の信号を反転して出力する。図11Bは、図11Aに図示された回路814に係わるシミュレーション結果を示す図である。図11Bを参照すれば、第1電源VDD1の電圧レベルが上昇する区間が2ヵ所ある。A区間は、第1電源VDD1が接地レベルから上昇する区間であり、液晶表示装置が初期パワーオン状態に進入する区間を示す。B区間は、第1電源VDD1電圧が第1臨界値より高レベルから上昇する区間である。例えば、液晶表示装置がパワーオフされた直後にパワーオンさせるときに生じうる区間を示す。具体的な動作について述べれば、液晶表示装置が初期パワーオン状態に進入し、第1電源電圧VDD1の電圧レベルが上昇すれば、第1ノードN1の電圧も上昇する。第1ノードN1の電圧が上昇することにより、第2ノードN2の電圧は下降する。第2ノードN2の電圧が低くなることにより、第3NMOSトランジスタMN3は、オン状態からオフ状態に向かって変化する。第2ノードN2の電圧が低くなることにより、第2PMOSトランジスタMP2は、オフ状態からオン状態に変化するので、第2NMOSトランジスタMN2に流れる電流は増加する。電流ミラーリングmirroringによって、第1NMOSトランジスタMN1にも同量の電流が流れ、これによって、上昇していた第1ノードN1の電圧はまた、接地レベルに向かって下降する。従って、液晶表示装置が初期パワーオン状態に進入すれば、第1ノードN1の電圧は、第1電源電圧VDD1が上昇することによって上昇していき、第2臨界値に至れば、再び下降する三角波状のパルス形態となる。このような第1ノードN1の電圧は、第1インバータ及び第2インバータを介してバッファリングされ、図11Bから分かるように、台形状のパルスが出力される。従って、液晶表示装置が初期パワーオン状態に進入すれば、出力信号PONが1回トグリングされる。しかし、B区間の場合のように、第1電源VDD1が第1臨界値以下から上昇しない限り、パワーオン状態に進入すると認識せず、出力信号PONがトグリングされない。図11Aに図示されたパワーオン感知部814の構成は、1つの例示であり、要求される条件によって、多様に設計されうる。図12Aは、図9及び図10に開示されたパワーオフ感知部の一実施形態を示す回路図である。図12Aを参照すれば、パワーオフ感知部812は、駆動電圧生成部1220、電源電圧感知部1240及びレベル変換部1260を具備する。駆動電圧生成部1220は、第2電源電圧VDD2を利用し、電源電圧感知部1240を駆動するための第3電源電圧VDD3を生成する。具体的には、第1抵抗R1、第2抵抗R2及び第5NMOSトランジスタMN5を具備する。第2電源電圧VDD2のレベルダウンを感知する電源電圧感知部1240は、第1キャパシタC1、第1PMOSトランジスタないし第4PMOSトランジスタMP1ないしMP4、第1NMOSトランジスタないし第4NMOSトランジスタMN1ないしMN4を具備する。また、レベル変換部1260は、第5PMOSトランジスタないし第8PMOSトランジスタMP5ないしMP8、第6NMOSトランジスタ及び第7NMOSトランジスタMN6,MN7を含む。図12Aに図示されたパワーオフ感知部812の構成は1つの例示であり、要求される条件によって、多様に設計されうる。駆動電圧生成部1220について述べれば、第1抵抗R1は、第1端子が第2電源電圧VDD2に連結され、第2端子が第2抵抗R2の第1端子に連結される。第2抵抗R2は、第1端子が第1抵抗R1の第2端子に連結され、第2端子が第5NMOSトランジスタMN5の第1端子に連結される。第5NMOSトランジスタMN5は、第1端子が第2抵抗R2の第2端子に連結され、第2端子が接地GNDに連結され、ゲート端子が第2電源電圧VDD2に連結される。このように、第3電源電圧VDD3は、第2電源電圧VDD2を、第1抵抗R1と第2抵抗R2とによる電圧分配することにより生成されうる。電源電圧感知部1240について述べれば、第1PMOSトランジスタMP1及び第1NMOSトランジスタMN1は、1つのインバータを構成し、第1ノードN1の電圧を反転し、第2ノードN2に出力する。第1キャパシタC1は、第1端子が第2電源電圧VDD2に連結され、第2端子が第1ノードN1に連結される。第2PMOSトランジスタMP2は、第1端子が第3電源電圧VDD3に連結され、第2端子が第1ノードN1に連結され、ゲート端子が第2ノードN2に連結される。第2NMOSトランジスタMN2は、第1端子が第1ノードN1に連結され、第2端子が接地GNDに連結され、ゲート端子が第2ノードN2に連結される。第3PMOSトランジスタ及び第4PMOSトランジスタMP3,MP4は、電流ミラーを構成するが、第3PMOSトランジスタMP3は、第1端子が第3電源電圧VDD3に連結され、第2端子が第1ノードN1に連結され、ゲート端子が第4PMOSトランジスタMP4のゲート端子に連結される。第4PMOSトランジスタMP4は、第1端子が第3電源電圧VDD3に連結され、第2端子が第3NMOSトランジスタMN3の第1端子に連結され、ゲート端子が自体の第2端子に連結される。第3NMOSトランジスタMN3は、第1端子が第4PMOSトランジスタMP4の第2端子に連結され、第2端子が第4NMOSトランジスタMN4の第1端子に連結され、ゲート端子が第2ノードN2に連結される。第4NMOSトランジスタMN4は、第1端子及びゲート端子が第3NMOSトランジスタMN3の第2端子に連結され、第2端子が接地GNDに連結される。具体的には、ソースドライバ回路を駆動する第2電源電圧VDD2が遮断される場合には、第1キャパシタC1によって第1ノードN1は、論理ローレベルの電圧を有する。その結果、第1PMOSトランジスタMP1及び第1NMOSトランジスタMN1によって具現されたインバータによって、第2ノードN2は、論理ハイレベルの電圧を有する。従って、第2NMOSトランジスタMN2及び第3NMOSトランジスタMN3がターンオンされ、第3PMOSトランジスタMP3及び第4PMOSトランジスタMP4がターンオンされることにより、第1ノードN1が接地GNDより低電圧に落ちないように制御されうる。このように、液晶表示装置がパワーオフ状態に進入することによって、ソースドライバ回路を駆動する第2電源電圧VDD2が遮断される場合に、電源電圧感知部1240は、第1ノードN1が接地GNDより低電圧に落ちないようにすることにより、第1PMOSトランジスタMP1及び第2NMOSトランジスタMN1のゲート端子には負電圧が加えられない。従って、第1PMOSトランジスタMP1及び第2NMOSトランジスタMN1は、負電圧によるダメージdamageを受けない。一方、ソースドライバ回路を駆動する第2電源電圧VDD2が供給される場合には、第1キャパシタC1によって、第1ノードN1は、論理ハイレベルの電圧を有する。その結果、第1PMOSトランジスタMP1及び第1NMOSトランジスタMN1によって具現されたインバータによって、第2ノードN2は、論理ローレベルの電圧を有する。従って、第1NMOSトランジスタMN1及び第2PMOSトランジスタMP2がターンオンされることによって、第1ノードN1が第2電源電圧VDD2より高電圧に上がらないように制御できる。このように、液晶表示装置がパワーオン状態において、ソースドライバ回路を駆動する第2電源電圧VDD2が供給される場合に、電源電圧感知部1260は、第1ノードN1が第3電源電圧VDD3より高電圧に上がらないようにすることによって、ディスプレイ装置の誤動作を防止できる。レベル変換部1260について具体的に述べれば、第5PMOSトランジスタMP5は、第1端子が第2電源電圧VDD2に連結され、第2端子が第7PMOSトランジスタMP7の第1端子に連結され、ゲート端子が第1ノードN1に連結される。第6PMOSトランジスタMP6は、第1端子が第2電源電圧VDD2に連結され、第2端子が第8PMOSトランジスタMP8の第1端子に連結され、ゲート端子が第2ノードN2に連結される。第7PMOSトランジスタMP7は、第1端子が第5PMOSトランジスタMP5の第2端子に連結され、第2端子が第3ノードN3に連結され、ゲート端子が第4ノードN4に連結される。第8PMOSトランジスタMP8は、第1端子が第6PMOSトランジスタMP6の第2端子に連結され、第2端子が第4ノードN4に連結され、ゲート端子が第3ノードN3に連結される。第6NMOSトランジスタMN6は、第1端子が第3ノードN3に連結され、第2端子が接地GNDに連結され、ゲート端子が第1ノードN1に連結される。第7NMOSトランジスタMN7は、第1端子が第4ノードN4に連結され、第2端子が接地GNDに連結され、ゲート端子が第2ノードN2に連結される。具体的には、液晶表示装置がパワーオフ状態に進入することによってソースドライバ回路を駆動する第2電源電圧VDD2が遮断される場合、すなわち、第1ノードN1が論理ローレベルの電圧を有し、第2ノードN2が論理ハイレベルの電圧を有する場合には、第5PMOSトランジスタMP5、第7NMOSトランジスタMN7及び第7PMOSトランジスタMP7がターンオンされることによって、第3ノードN3は、第2電源電圧VDD2に相応する論理ハイレベルの電圧を有し、第4ノードN4は、接地GNDに相応する論理ローレベルの電圧を有する。従って、レベル変換部1260は、第2電源電圧VDD2に相応する論理ハイレベルの昇圧されたスイッチング制御信号POFFを出力する。一方、液晶表示装置がパワーオン状態において、ソースドライバ回路を駆動する第2電源電圧VDD2が供給される場合、すなわち、第1ノードN1が論理ハイレベルの電圧を有し、第2ノードN2が論理ローレベルの電圧を有する場合には、第6PMOSトランジスタMP6、第6NMOSトランジスタMN6及び第8PMOSトランジスタMP8がターンオンされることによって、第3ノードN3は、接地電圧GNDに相応する論理ローレベルの電圧を有し、第4ノードN4は、第2電源電圧VDD2に相応する論理ハイレベルの電圧を有する。従って、レベル変換部1260は、接地電圧GNDに相応する論理ローレベルの昇圧されたスイッチング制御信号POFFを出力する。前述のように、液晶表示装置がパワーオフ状態に進入することによって、ソースドライバ回路を駆動する第2電源電圧VDD1が遮断される場合に、第2電源電圧VDD2の電圧レベルが低くなりつつ、電源電圧感知部1240を駆動する第3電源電圧VDD3も共に低くなる。しかし、第2電源電圧VDD2より相対的に低電圧レベルを有する第3電源電圧VDD2によって生成される第1ノードN1の信号POFF_LVは、ソースドライバのスイッチング部図示せず内部のスイッチを制御できる十分な電圧レベルを有しない可能性もある。従って、レベル変換部1260は、第1ノードN1の信号POFF_LVの電圧レベルを、第2電源電圧VDD2に基づいて、レベル変換することによって、スイッチング部図示せずを制御できるに十分な電圧レベルを有するスイッチング制御信号POFFを生成できる。図12Bは、図12Aに開示された回路に係わるシミュレーション結果を示すグラフである。図12Bを参照すれば、液晶表示装置がパワーオン状態において、ソースドライバ回路を駆動する第2電源電圧VDD2が供給される区間PAでは、第1ノードN1が論理ハイレベルの電圧を有し、第3ノードN3が論理ローレベルの昇圧されたオフ感知信号POFFを生成する。また、液晶表示装置がパワーオフ状態に進入し、ソースドライバ回路を駆動する第2電源電圧VDD2が遮断される場合にも、第2電源電圧VDD2の電圧レベルが落ち始める第1時点Aから、第2電源電圧VDD2の電圧レベルが既設定の電圧レベルに達する第2時点Bまで、すなわち、第2区間PBでは、昇圧されたオフ感知信号POFFが論理ローレベルを維持する。その後、第2電源電圧VDD1の電圧レベルが既設定の電圧レベルに達する第2時点Bで、昇圧されたオフ感知信号POFFが論理ハイレベルに転換される。第3区間PCで、第1ノードN1の電圧は、電源電圧感知部1240によって、負電圧以下に落ちないので、パワーオフ感知部812が、論理ハイレベルのオフ感知信号POFFを出力する間にも、電源電圧感知部1220の第1PMOSトランジスタMP1及び第1NMOSトランジスタMN1は、ダメージを受けない。また、第3区間PCでオフ感知信号POFFは、第2電源電圧VDD2と類似の波形を有するが、これは、電源電圧感知部1240から出力された信号POFF_LVの電圧レベルをレベル変換部1260が、第2電源電圧VDD2に基づいてレベル変換し、昇圧されたオフ感知信号POFFを生成するためである。図13は、本発明の一実施形態による液晶表示装置のブロック図である。図13を参照すれば、液晶表示装置1300は、ソースドライバ1310、ゲートドライバ1330、タイミングコントローラ1320、液晶パネル1340及び駆動電圧生成部1350を具備する。液晶パネル1340は、一方向に延長された複数のゲートラインG1ないしGQ、及びこれと直交する方向に延長された複数のソースラインY1ないしYPを含み、ゲートラインG1ないしGQと、ソースラインY1ないしYPとの交差領域に設けられた画素領域1342を含む。画素領域1342には、薄膜トランジスタTFT、液晶キャパシタCLC及びストレージキャパシタCstなどを含む画素が設けられる。これを介して、薄膜トランジスタTFTは、ゲートラインG1ないしGQに印加されるゲート駆動信号によって動作し、ソースラインY1ないしYPを介して供給されるアナログ階調信号を画素電極に供給し、液晶キャパシタCLC両端の電界を変化させる。これを介して、液晶図示せずの配列を変化させ、バックライト図示せずから供給された光の透過率を調整することができる。タイミングコントローラ1320は、外部のグラフィック制御器図示せずから入力される画像信号、すなわち、画素データ及び制御信号、例えば、水平同期信号Hsync並びに垂直同期信号Vsync、メインクロックCLK、データイネーブル信号DEなどを提供される。また、タイミングコントローラ1320は、画素データR,G,Bを液晶表示パネル1340の動作条件に合うように処理し、ゲート制御信号及びソース制御信号を生成し、それぞれゲートドライバ1330及びソースドライバ1310に伝送する。ここで、ゲート制御信号は、ゲートターンオン電圧Vonの出力開始を指示する垂直開始信号STV、ゲートクロック信号GCLK及びゲートターンオン電圧Vonの持続時間を制御する出力イネーブル信号OEを含む。また、ソース制御信号は、画素データの伝送開始を知らせる水平開始信号DIO、当該ソースラインにアナログ階調信号を印加せよという出力制御信号CLK1及びクロック信号HCLKを含む。駆動電圧生成部1350は、外部電源装置から入力される外部電源を利用し、液晶パネル1340駆動に必要な多様な駆動電圧を生成する。駆動電圧生成部1350は、外部から第1電源VDD1を入力され、ソースドライバ1310に提供される第2電源VDD2、ゲートドライバ1330に提供されるゲートターンオン電圧Gon、ゲートターンオフ電圧Goff、及び液晶パネルに提供される共通電圧Vcomなどを生成する。ゲートドライバ1330は、タイミングコントローラ1320からの垂直スタート信号STV、ゲートクロック信号GCLK及び出力イネーブル信号OEに応答し、ゲートオン/オフ電圧GON/GOFFをゲートラインG1ないしGQに印加する。これを介して、ソースドライバ1310から出力されるアナログ階調電圧が当該画素に印加されるように、当該薄膜トランジスタTFTを制御する。ソースドライバ1310は、タイミングコントローラ1320からのソース制御信号に応答し、デジタル画像データに相応するアナログ階調信号を生成し、液晶パネルのソースラインS1ないしSPに印加する。ソースドライバ1310は、スイッチング部1314及びスイッチング制御部1312を具備する。ソースドライバ1310の一実施形態が図5に図示されている。図14は、本発明の一実施形態による液晶表示装置のブロック図である。図14を参照すれば、液晶表示装置1400は、ソースドライバ1410、ゲートドライバ1430、タイミングコントローラ1420、液晶パネル1440及び駆動電圧生成部1450を具備する。ソースドライバ1410は、スイッチング部1412を具備する。タイミングコントローラ1420は、スイッチング制御部1422を具備する。従って、図13の液晶表示装置1300とは異なり、ソースドライバ1410は、タイミングコントローラ1420からスイッチング制御信号SW_CONを入力されて動作する。図15は、本発明の一実施形態による液晶表示装置の動作を示すタイミング図である。図13ないし図15を参照すれば、t1時点で電源VDD1が印加され、t3時点で電源VDD1が遮断される。電源VDD1は、t4時点で再び印加されるが、このときは、t1時点とは異なり、電源VDD1が遮断された後、電源VDD1の電圧レベルが接地レベルに完全に落ちる前に再び電源VDD1が印加される時点である。t2時点とt5時点は、タイミングコントローラ1320,1420から伝達されたデジタル画像データDATAを、液晶パネル1340,1440にディスプレイする時点である。まず、t1時点で電源が印加される場合について述べれば、パワーオン感知部図示せずが電源VDD1のレベルアップを感知し、ハイパルスのオン感知信号PONを出力する。電源VDD1が印加されるパワーオンの場合であるから、パワーオフ感知部のオフ感知信号POFFは、生成されない。従って、オン感知信号PONに応答し、ローパルスのリセット信号RSTが生成される。電源VDD1が印加されれば、タイミングコントローラ1320,1420から水平開始信号DIO、クロック信号HCLK及び出力制御信号CLK1などが印加される。しかし、電源VDD1が印加されても、デジタル画像データDATAが伝えられる時点は、タイミングコントローラ1320,1420の種類ごとに異なる。従って、タイミングコントローラ1320,1420の種類に関係なしに、正常にデジタル画像データDATAが伝えられる時点を確認するために、水平開始信号DIO、クロック信号HCLK及び出力制御信号CLK1をいずれもモニタリングする。具体的には、3個の制御信号は、いずれもトグリングする信号であるから、3個の制御信号のトグリング回数をチェックする。しかし、タイミングコントローラ1320,1420の種類によっては、制御信号のうちトグリングしない制御信号が存在しうる。例えば、水平開始信号DIOがトグリングしない場合には、クロック信号HCLKに同期されてトグリングされる水平開始信号DIOを、内部に生成してトグリング回数をチェックできる。この場合には、内部に生成された水平開始信号DIOがクロック信号HCLKに同期しているので内部に生成された水平開始信号DIO一つで、クロック信号HCLKまでモニタリングする効果がある。トグリング回数をチェックする検出部図示せずは、ローパルスのリセット信号RSTに応答して初期化される。その後、3個のトグリングする制御信号DIO,HCLK,CLK1それぞれが16回トグリングすれば、ハイレベルの検出信号DIO_EN,HCLK_EN,CLK1_ENを出力する。リセット信号RSTに応答してハイレベルに初期化されたスイッチング制御信号SW_CONは、3個の制御信号DIO,HCLK,CLK1がいずれも16回トグリングしたことが感知されれば、ローレベルに変化する。従って、電源が印加されたt1時点から、3個の制御信号いずれも16回トグリングが感知されたt2時点までの区間では、スイッチング制御信号SW_CONがハイレベルであるから、ソースドライバのスイッチング部図示せずの出力スイッチはターンオフ、チャージシェアリングスイッチ及び放電スイッチはターンオンされ、不明なデータが液晶パネル1340,1440に印加されることを防止し、液晶パネル1340,1440に残存する電荷を迅速に放電させることによって、非正常的なデータがディスプレイされることが防止される。タイミングコントローラ1320,1420から正常なデータが伝送されるt2時点からは、スイッチング制御信号SW_CONがローレベルに変わる。従って、ソースドライバのスイッチング部の出力スイッチはターンオフ、チャージシェアリングスイッチ及び放電スイッチはターンオンされ、タイミングコントローラ1320,1420から伝えられたデジタル画像データDATAが液晶パネル1340,1440にディスプレイされる。次に、t3時点で電源が遮断される場合について述べれば、パワーオフ感知部図示せずが電源VDD1のレベルダウンを感知し、ハイパルスのオフ感知信号POFFを出力する。電源VDD1が遮断されるパワーオフの場合であるから、パワーオン感知部のオン感知信号PONは、生成されない。従って、ハイパルスのオフ感知信号POFFに応答し、ローパルスのリセット信号RSTが生成される。このとき、トグリング回数をチェックする検出部は、ローパルスのリセット信号RSTに応答し、ローレベルの検出信号を出力初期化する。スイッチング制御信号SW_CONは、ハイレベルにセッティングされる。従って、スイッチング部の出力スイッチはターンオフ、チャージシェアリングスイッチ及び放電スイッチはターンオンされ、不明なデータが液晶パネルに印加されることを防止し、液晶パネルに残存する電荷を迅速に放電させることによって、非正常的なデータがディスプレイされることが防止される。次に、t4時点で電源が印加される場合について述べれば、この場合には、電源が遮断され、ソースドライバ1310,1410の駆動電圧レベルが接地レベルに落ちる前に、再び電源が印加される場合を示す。パワーオン感知部が図11に開示された実施形態でもって構成される場合には、電源が印加される場合であっても、t1時点では、オン感知信号PONが生成されない。電源VDD1が印加されるパワーオンの場合であるから、パワーオフ感知部のオフ感知信号POFFは、生成されない。従って、オン感知信号PONが生成されなければ、リセット信号RSTも生成されない。この場合には、スイッチング制御信号SW_CONがローレベルに初期化されない。また、制御信号のトグリング回数をカウントする分周器が初期化されない。これは、制御信号のトグリング回数を誤ってチェックして誤動作を誘発させうる。しかし、本発明の一実施形態による液晶表示装置は、t3時点で電源が遮断されるとき、生成されたリセット信号RSTによって、すでに制御信号のトグリング回数をカウントする分周器を初期化させるので、トグリング回数を誤ってチェックする誤動作が防止される。また、t4時点でのスイッチング制御信号SW_CONは、t3時点ですでにハイレベルに初期化されるので、スイッチング部もやはり、正常に動作する。t4-t5区間での動作は、t1-t2区間での動作と類似しているので、反復説明しない。図16は、電源印加パワーオン時における、本発明の一実施形態による液晶パネル駆動方法のフローチャートである。図16を参照すれば、まず、パワーオン状態進入いかんを知るために、電源電圧のレベルアップをチェックするS1510。電源電圧のレベルアップが感知されれば、リセット信号を生成するS1520。リセット信号に応答し、制御信号のトグリング回数をカウントするための分周器を初期化するS1530。リセット信号に応答して、ソースドライバの出力スイッチをターンオフさせ、液晶パネルのソースラインと、ソースドライバの出力バッファの出力端子との連結を遮断する。また、チャージシェアリングスイッチ及び放電スイッチをターンオンさせ、ソースラインを互いに連結させ、ソースラインから接地への電流経路を形成させるS1540。ソースドライバを制御するために、タイミングコントローラが生成した複数個の制御信号のうち少なくとも1つの制御信号のトグリングをカウントするS1550。少なくとも1つの制御信号のトグリングがn回カウントされたとすれば、ソースドライバの出力スイッチをターンオンさせ、液晶パネルのソースラインと、ソースドライバの出力バッファの出力端子とを連結する。また、チャージシェアリングスイッチ及び放電スイッチをターンオフさせ、ソースライン間の連結を遮断し、ソースラインから接地への電流経路を遮断するS1560。図17は、電源遮断パワーオン時における、本発明の一実施形態による液晶パネル駆動方法のフローチャートである。図17を参照すれば、まず、パワーオフ状態いかんを知るために、電源電圧のレベルダウンいかんをチェックするS1610。電源電圧のレベルダウンが感知されれば、リセット信号を生成するS1620。リセット信号に応答し、制御信号のトグリング回数をカウントするための分周器を初期化するS1630。リセット信号に応答し、ソースドライバの出力スイッチをターンオフさせ、液晶パネルのソースラインと、ソースドライバの出力バッファの出力端子との連結を遮断する。また、チャージシェアリングスイッチ及び放電スイッチをターンオンさせ、ソースラインを互いに連結させ、ソースラインから接地への電流経路を形成させるS1640。以上、図面と明細書とで最適実施形態が開示された。ここで特定の用語が使われたが、それらは単に、本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"