第一の回路と第二の回路と第三の回路とを有し、前記第一の回路は、第一のpチャネル型トランジスタと第一のnチャネル型トランジスタと第二のnチャネル型トランジスタとを有し、前記第一のpチャネル型トランジスタの第一端子は第一の配線に直接的に接続され、前記第一のpチャネル型トランジスタの第二端子は前記第一の回路の出力端子に直接的に接続され、前記第一のnチャネル型トランジスタと前記第二のnチャネル型トランジスタは、前記第一の回路の前記出力端子と、第二の配線との間に、直列接続で電気的に接続され、前記第一のpチャネル型トランジスタのゲートは、前記第一の回路の第一の入力端子に電気的に接続され、前記第一のnチャネル型トランジスタのゲートは、前記第一の回路の前記第一の入力端子に電気的に接続され、前記第二のnチャネル型トランジスタのゲートは、前記第一の回路の第二の入力端子に電気的に接続され、前記第一の回路の前記出力端子は、前記第三の回路の入力端子に電気的に接続され、前記第二の回路は第二のpチャネル型トランジスタと第三のpチャネル型トランジスタと第三のnチャネル型トランジスタとを有し、前記第三のnチャネル型トランジスタの第一端子は前記第二の配線に直接的に接続され、前記第三のnチャネル型トランジスタの第二端子は前記第二の回路の出力端子に直接的に接続され、前記第二のpチャネル型トランジスタと前記第三のpチャネル型トランジスタは、前記第二の回路の前記出力端子と、前記第一の配線との間に、直列接続で電気的に接続され、前記第二のpチャネル型トランジスタのゲートは、前記第二の回路の第一の入力端子に電気的に接続され、前記第三のnチャネル型トランジスタのゲートは、前記第二の回路の前記第一の入力端子に電気的に接続され、前記第三のpチャネル型トランジスタのゲートは、前記第二の回路の第二の入力端子に電気的に接続され、前記第二の回路の前記出力端子は、前記第三の回路の前記入力端子に電気的に接続され、前記第三の回路は第四のpチャネル型トランジスタと第四のnチャネル型トランジスタとを有し、前記第四のpチャネル型トランジスタの第一端子は、前記第一の配線に電気的に接続され、前記第四のpチャネル型トランジスタの第二端子は、前記第三の回路の出力端子に電気的に接続され、前記第四のnチャネル型トランジスタの第一端子は、前記第三の回路の前記出力端子に電気的に接続され、前記第四のnチャネル型トランジスタの第二端子は、前記第二の配線に電気的に接続され、前記第四のpチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、前記第四のnチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、前記第三の回路の前記出力端子は、前記第二の回路の前記第一の入力端子に電気的に接続されていることを特徴とする半導体装置。第一の回路と第二の回路と第三の回路とを有し、前記第一の回路は、第一のpチャネル型トランジスタと第二のpチャネル型トランジスタと第一のnチャネル型トランジスタとを有し、前記第一のpチャネル型トランジスタと前記第二のpチャネル型トランジスタは、前記第一の回路の出力端子と、第一の配線との間に、直列接続で電気的に接続され、前記第一のnチャネル型トランジスタの第一端子は前記第一の回路の前記出力端子に直接的に接続され、前記第一のnチャネル型トランジスタの第二端子は第二の配線に直接的に接続され、前記第二のpチャネル型トランジスタのゲートは、前記第一の回路の第一の入力端子に電気的に接続され、前記第一のnチャネル型トランジスタのゲートは、前記第一の回路の前記第一の入力端子に電気的に接続され、前記第一のpチャネル型トランジスタのゲートは、前記第一の回路の第二の入力端子に電気的に接続され、前記第一の回路の前記出力端子は、前記第三の回路の入力端子に電気的に接続され、前記第二の回路は第三のpチャネル型トランジスタと第二のnチャネル型トランジスタと第三のnチャネル型トランジスタとを有し、前記第三のpチャネル型トランジスタの第一端子は前記第一の配線に直接的に接続され、前記第三のpチャネル型トランジスタの第二端子は前記第二の回路の出力端子に直接的に接続され、前記第二のnチャネル型トランジスタと前記第三のnチャネル型トランジスタは、前記第二の回路の前記出力端子と、前記第二の配線との間に、直列接続で電気的に接続され、前記第三のpチャネル型トランジスタのゲートは、前記第二の回路の第一の入力端子に電気的に接続され、前記第二のnチャネル型トランジスタのゲートは、前記第二の回路の前記第一の入力端子に電気的に接続され、前記第三のnチャネル型トランジスタのゲートは、前記第二の回路の第二の入力端子に電気的に接続され、前記第二の回路の前記出力端子は、前記第三の回路の前記入力端子に電気的に接続され、前記第三の回路は第四のpチャネル型トランジスタと第四のnチャネル型トランジスタとを有し、前記第四のpチャネル型トランジスタの第一端子は、前記第一の配線に電気的に接続され、前記第四のpチャネル型トランジスタの第二端子は、前記第三の回路の出力端子に電気的に接続され、前記第四のnチャネル型トランジスタの第一端子は、前記第三の回路の前記出力端子に電気的に接続され、前記第四のnチャネル型トランジスタの第二端子は、前記第二の配線に電気的に接続され、前記第四のpチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、前記第四のnチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、前記第三の回路の前記出力端子は、前記第二の回路の前記第一の入力端子に電気的に接続されていることを特徴とする半導体装置。請求項1または2において、リセット回路を有することを特徴とする半導体装置。請求項1乃至3のいずれか一項において、前記第一の回路の前記第一の入力端子及び前記第二の回路の前記第二の入力端子にクロック信号を入力することを特徴とする半導体装置。請求項1乃至4のいずれか一項において、前記第一の配線は高電位電源に接続され、前記第二の配線は低電位電源に接続されることを特徴とする半導体装置。しかし、反転クロック信号を用いないフリップフロップ回路及びシフトレジスタ回路では、例えば、わずかな信号の遅延の間に信号の書き換えを行う回路構成となっている場合があり、当該回路構成の場合、動作が不安定になる危険性を有している。例えば、用いるトランジスタの特性のばらつきや温度のよる特性変化あるいは長時間の駆動による特性の経時変化により、あるノードへの書き込みが十分に出来ないなどである。あるノードへの書き込みが十分に出来ないと、そのノード以降のノードへの信号が正常に伝わらなくなり、回路としての動作が不安定となる場合がある。本発明の一態様は、動作の安定した回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、信号の遅延を利用した回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、トランジスタの特性のばらつきの影響を低減した回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、クロック信号を用いて、反転クロック信号を用いない回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、フリップフロップ回路及びシフトレジスタ回路で、且つ安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。本発明の一態様は、第一の回路と第二の回路と第三の回路とを有する半導体装置である。第一の回路は、第一のpチャネル型トランジスタと第一のnチャネル型トランジスタと第二のnチャネル型トランジスタとを有している。第一のpチャネル型トランジスタの第一端子は第一の配線に直接的に接続され、第一のpチャネル型トランジスタの第二端子は第一の回路の出力端子に直接的に接続され、第一のnチャネル型トランジスタと第二のnチャネル型トランジスタは、第一の回路の出力端子と、第二の配線との間に、直列接続で電気的に接続されている。第一のpチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第一のnチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第二のnチャネル型トランジスタのゲートは、第一の回路の第二の入力端子に電気的に接続されている。第一の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。また、第二の回路は第二のpチャネル型トランジスタと第三のpチャネル型トランジスタと第三のnチャネル型トランジスタとを有している。第三のnチャネル型トランジスタの第一端子は第二の配線に直接的に接続され、第三のnチャネル型トランジスタの第二端子は第二の回路の出力端子に直接的に接続され、第二のpチャネル型トランジスタと第三のpチャネル型トランジスタは、第二の回路の出力端子と、第一の配線との間に、直列接続で電気的に接続されている。第二のpチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第三のnチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第三のpチャネル型トランジスタのゲートは、第二の回路の第二の入力端子に電気的に接続されている。第二の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。また、第三の回路は第四のpチャネル型トランジスタと第四のnチャネル型トランジスタとを有している。第四のpチャネル型トランジスタの第一端子は、第一の配線に電気的に接続され、第四のpチャネル型トランジスタの第二端子は、第三の回路の出力端子に電気的に接続され、第四のnチャネル型トランジスタの第一端子は、第三の回路の出力端子に電気的に接続され、第四のnチャネル型トランジスタの第二端子は、第二の配線に電気的に接続されている。第四のpチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続され、第四のnチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続されている。第三の回路の出力端子は、第二の回路の第一の入力端子に電気的に接続されていることを特徴とする。本発明の一態様は、第一の回路と第二の回路と第三の回路とを有する半導体装置である。第一の回路は、第一のpチャネル型トランジスタと第二のpチャネル型トランジスタと第一のnチャネル型トランジスタとを有している。第一のpチャネル型トランジスタと第二のpチャネル型トランジスタは、第一の回路の出力端子と、第一の配線との間に、直列接続で電気的に接続され、第一のnチャネル型トランジスタの第一端子は第一の回路の出力端子に直接的に接続され、第一のnチャネル型トランジスタの第二端子は第二の配線に直接的に接続されている。第二のpチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第一のnチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第一のpチャネル型トランジスタのゲートは、第一の回路の第二の入力端子に電気的に接続されている。第一の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。また、第二の回路は第三のpチャネル型トランジスタと第二のnチャネル型トランジスタと第三のnチャネル型トランジスタとを有している。第三のpチャネル型トランジスタの第一端子は第一の配線に直接的に接続され、第三のpチャネル型トランジスタの第二端子は第二の回路の出力端子に直接的に接続され、第二のnチャネル型トランジスタと第三のnチャネル型トランジスタは、第二の回路の出力端子と、第二の配線との間に、直列接続で電気的に接続されている。第三のpチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第二のnチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第三のnチャネル型トランジスタのゲートは、第二の回路の第二の入力端子に電気的に接続されている。第二の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。また、第三の回路は第四のpチャネル型トランジスタと第四のnチャネル型トランジスタとを有している。第四のpチャネル型トランジスタの第一端子は、第一の配線に電気的に接続され、第四のpチャネル型トランジスタの第二端子は、第三の回路の出力端子に電気的に接続され、第四のnチャネル型トランジスタの第一端子は、第三の回路の出力端子に電気的に接続されている。第四のnチャネル型トランジスタの第二端子は、第二の配線に電気的に接続され、第四のpチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続され、第四のnチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続されている。第三の回路の出力端子は、第二の回路の第一の入力端子に電気的に接続されていることを特徴とする。上記において、リセット回路を有することを特徴とする。また、上記において、第一の回路の第一の入力端子及び第二の回路の第二の入力端子にクロック信号を入力することを特徴とする。また、上記において、第一の配線は高電位電源に接続され、第二の配線は低電位電源に接続されることを特徴とする。本発明の一態様によって、反転クロック信号を用いないフリップフロップ回路及びシフトレジスタ回路であり、書き換えを阻害する電流を遮断することで書き換えをすばやく行い、安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することができる。以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレインであるかを限定することが困難な場合がある。そこで、本明細書においては、ソース及びドレインを、それぞれ第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域などと表記する場合がある。なお、本明細書等において、第1、第2、第3などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第1、第2、第3などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、第1のを第2の又は第3のなどと置き換えることが可能である。また、同一極性の複数のトランジスタを直列接続し、そのすべてのゲートが接続されている複数のトランジスタをマルチゲートトランジスタという。本発明においては、マルチゲートトランジスタをひとつのトランジスタと同等に機能するものとして、両端にあたる二つを第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域などとする場合がある。つまり、本発明に示されているトランジスタはひとつのトランジスタであってもよいし、マルチゲートトランジスタであってもよい。また、回路動作のためには、最低限二つの電位が必要である場合が多い。本明細書では、一例としては、高電位電源をVDDとあらわし、低電位電源をVSSとあらわす。また、高電位側の電位レベルをH、H信号、H電位、H電圧、もしくはHレベル、低電位側の電位レベルをL、L信号、L電位、L電圧、もしくはLレベルとあらわす場合がある。本明細書ではこの二つの電位によって回路動作を説明する場合があるが、3つ以上の電位レベルを用いて動作させることも可能である。なお、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。ここで、X、Yは、対象物例えば、装置、素子、回路、配線、電極、端子、導電膜、層、などであるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどが、XとYとの間に1個以上接続されることが可能である。XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路例えば、論理回路インバータ、NAND回路、NOR回路など、信号変換回路DA変換回路、AD変換回路、ガンマ補正回路など、電位レベル変換回路電源回路昇圧回路、降圧回路など、信号の電位レベルを変えるレベルシフタ回路など、電圧源、電流源、切り替え回路、増幅回路信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など、信号生成回路、記憶回路、制御回路などが、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合と、XとYとが機能的に接続されている場合つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合と、XとYとが直接接続されている場合つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。実施の形態1本実施の形態では、本発明の一態様の回路構成の一例について図1を参照しながら説明する。図1の回路は、例えば、シフトレジスタ回路、フリップフロップ回路、ラッチ回路、記憶回路、表示装置のためのソース信号線駆動回路、表示装置のためのゲート信号線駆動回路、などに用いることが可能であるが、本発明の一態様は、これに限定されず、様々な回路に用いることが出来る。図1に回路構成の一例を示す。図1は、例えば、単相クロック信号で動作するフリップフロップ回路として動作することが可能である。図1は回路103と回路104と回路211を有して構成されている。回路103はpチャネル型トランジスタ311とnチャネル型トランジスタ312とnチャネル型トランジスタ313が直列接続されている。回路103において、pチャネル型トランジスタ311の第一端子は配線801に接続され、pチャネル型トランジスタ311の第二端子はnチャネル型トランジスタ312の第一端子に接続され、nチャネル型トランジスタ312の第二端子はnチャネル型トランジスタ313の第一端子に接続され、nチャネル型トランジスタ313の第二端子は配線802に接続されている。また、回路103において、pチャネル型トランジスタ311のゲート及びnチャネル型トランジスタ312のゲートは接続されており、それらは、回路103の第一の入力端子IN1と接続されている。nチャネル型トランジスタ313のゲートは回路103の第二の入力端子IN2と接続されている。また、回路103において、pチャネル型トランジスタ311の第二端子及びnチャネル型トランジスタ312の第一端子は、回路103の出力端子と接続され、回路211の入力端子に接続されている。なお、本明細書では回路103の第一の入力端子IN1を入力端子IN1と省略して記載する場合がある。その他の入力端子についても同様である。回路104はpチャネル型トランジスタ314とpチャネル型トランジスタ315とnチャネル型トランジスタ316が直列接続されている。回路104において、pチャネル型トランジスタ314の第一端子は配線803に接続され、pチャネル型トランジスタ314の第二端子はpチャネル型トランジスタ315の第一端子に接続され、pチャネル型トランジスタ315の第二端子はnチャネル型トランジスタ316の第一端子に接続され、nチャネル型トランジスタ316の第二端子は配線804に接続されている。また、回路104において、pチャネル型トランジスタ315のゲート及びnチャネル型トランジスタ316のゲートは接続されており、それらは、回路104の第一の入力端子と接続され、pチャネル型トランジスタ314のゲートは回路104の第二の入力端子IN5と接続されている。また、回路104において、pチャネル型トランジスタ315の第二端子及びnチャネル型トランジスタ316の第一端子は、回路104の出力端子と接続されている。そして、回路104の出力端子は、回路211の入力端子と接続されている。回路211はpチャネル型トランジスタ317とnチャネル型トランジスタ318が直列接続されている。回路211において、pチャネル型トランジスタ317の第一端子は配線805に接続され、pチャネル型トランジスタ317の第二端子はnチャネル型トランジスタ318の第一端子に接続され、nチャネル型トランジスタ318の第二端子は配線806に接続されている。また、回路211において、pチャネル型トランジスタ317のゲート及びnチャネル型トランジスタ318のゲートは接続されており、回路211の入力端子を形成している。また、回路211において、pチャネル型トランジスタ317の第二端子及びnチャネル型トランジスタ318の第一端子は、回路211の出力端子と接続され、回路104の第一の入力端子に接続されている。図1に示す回路図において、回路103の第一の入力端子IN1及び第二の入力端子IN2、回路104の第二の入力端子IN5、には、一例としては、信号または電源電圧が入力される。例えば、回路103の第一の入力端子IN1及び回路104の第二の入力端子IN5にクロック信号を入力し、回路103の第二の入力端子IN2に入力信号SPスタートパルスを入力する。さらに、配線801、配線802、配線803、配線804、配線805、配線806には、一例としては、電源電圧が供給される。ただし、それらの配線には、信号が供給されることも可能である。例えば、配線801、配線803、配線805は、それぞれ、高電位電源VDDが供給される配線または回路に接続され、配線802、配線804、配線806は、それぞれ、低電位電源VSSが供給される配線または回路に接続される。なお、回路103の第一の入力端子IN1と回路104の第二の入力端子IN5とは、互いに接続されることが可能である。したがって、回路103の第一の入力端子IN1と回路104の第二の入力端子IN5とには、同じ信号が供給されることが可能である。これにより、信号の数を低減することが出来る。ただし、本発明の一態様は、これに限定されず、回路103の第一の入力端子IN1と回路104の第二の入力端子IN5とに、別の信号が供給されることが可能である。これにより、回路をより詳細に制御することが出来る。例えば、入力端子IN1に入力された信号が、入力端子IN5に入力された信号を反転した信号を有することも可能である。なお、回路103の第二の入力端子IN2は、回路103の第一の入力端子IN1または回路104の第二の入力端子IN5と、機能的に接続されることが可能である。したがって、回路103の第二の入力端子IN2と、回路103の第一の入力端子IN1または回路104の第二の入力端子IN5とには、互いに関連を有する信号が供給されることが可能である。または、回路103の第二の入力端子IN2と、回路103の第一の入力端子IN1または回路104の第二の入力端子IN5とには、少し遅延した信号が供給されることが可能である。ただし、本発明の一態様は、これらに限定されず、回路103の第二の入力端子IN2と、回路103の第一の入力端子IN1または回路104の第二の入力端子IN5とには、全く関係を有さない信号が供給されることが可能である。なお、配線801、配線803、配線805は、別々の配線で構成することが可能であるが、少なくとも2つの配線は、互いに接続されることが可能である。したがって、例えば、配線801、配線803、配線805とには、同じ電位が供給されることが可能である。互いに配線を接続することにより、配線の数を低減することが出来る。ただし、本発明の一態様は、これに限定されない。同様に、配線802、配線804、配線806は、別々の配線で構成することが可能であるが、少なくとも2つの配線は、互いに接続されることが可能である。したがって、例えば、配線802、配線804、配線806とには、同じ電位が供給されることが可能である。ただし、本発明の一態様は、これに限定されない。次に、図1に示した回路の動作例を示す。ここで回路103の出力端子にあたるノードをS1、回路211の出力端子にあたるノードをS2とする。なお、図1に示した回路全体としての出力端子は、ノードS1とすることも可能であるし、ノードS2とすることも可能である。または、図1に示した回路全体としての出力端子を、ノードS1およびノードS2とすることも可能である。つまり、ノードS1から信号が入力される回路と、ノードS2から信号が入力される回路とが、別の回路であることも可能である。まず、図2に示すように、入力端子IN1と入力端子IN5とにL信号が供給され、入力端子IN2に、L信号が供給されているとする。すると、pチャネル型トランジスタ311がオンし、nチャネル型トランジスタ312がオフし、nチャネル型トランジスタ313がオフする。すると、ノードS1の電位は、Hレベルとなる。そのため、pチャネル型トランジスタ317がオフし、nチャネル型トランジスタ318がオンする。すると、ノードS2の電位は、Lレベルとなる。そのため、pチャネル型トランジスタ315がオンし、nチャネル型トランジスタ316がオフする。そして、pチャネル型トランジスタ314がオンしているため、ノードS1には、回路103と回路104とから、H信号が出力されることとなる。つまり、ノードS1およびノードS2は、信号の電位が保持された状態となっている。次に、図3に示すように、入力端子IN2に供給される信号がH信号に変化する。しかし、nチャネル型トランジスタ312がオフしているため、それ以外の状態は変化しない。次に、図4に示すように、入力端子IN1と入力端子IN5に供給される信号がH信号に変化する。すると、pチャネル型トランジスタ311がオフになり、nチャネル型トランジスタ312がオンになる。その結果、ノードS1の電位は、HレベルからLレベルに変化しようとする。ノードS1の電位が変化しようとするため、ノードS2の電位も、回路211によって、ノードS1の電位の変化よりも遅延する形で、変化しようとする。しかし、回路211の影響で遅延しているため、まだ、ノードS2の電位は変化していない。そのため、pチャネル型トランジスタ315はオンのままである。しかし、pチャネル型トランジスタ314が設けられている場合には、pチャネル型トランジスタ314がオフになるため、配線803からノードS1へ電流が供給されることがない。つまり、ノードS1には、配線802からのみ電流が供給されるため、容易に、HレベルからLレベルに変化することが出来る。仮に、pチャネル型トランジスタ314が設けられていない場合には、配線803からpチャネル型トランジスタ315を介して、ノードS1へ電流が供給されることになる。すると、ノードS1の電位がHレベルのままでいるように、配線803から電流が供給されるため、ノードS1の電位がLレベルへ変化しづらくなる。したがって、そのような場合には、pチャネル型トランジスタ315のチャネル幅またはゲート幅Wとチャネル長またはゲート長Lの比であるW/Lを小さくして、かつ、nチャネル型トランジスタ313、及び/又は、nチャネル型トランジスタ312のチャネル幅Wとチャネル長Lの比W/Lを大きくすることが好適である。より望ましくは、nチャネル型トランジスタ312のW/Lは、pチャネル型トランジスタ315のW/Lの2倍以上とすることが好適である。または、nチャネル型トランジスタ313のWは、pチャネル型トランジスタ315のWの2倍以上とすることが好適である。一方、pチャネル型トランジスタ314が設けられている場合には、nチャネル型トランジスタ313、及び、nチャネル型トランジスタ312のW/Lを大きくしなくてもよい。よって、例えば、nチャネル型トランジスタ313、及び、nチャネル型トランジスタ312のW/Lは、pチャネル型トランジスタ314のW/Lと同程度、または、それ以下にすることが出来る。したがって、回路104が有するpチャネル型トランジスタのW/Lと、回路103が有するpチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。また、回路104が有するnチャネル型トランジスタのW/Lと、回路103が有するnチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。ここで、概ね等しいW/Lとは、±10程度の違いを有するものであり、より好ましくは、±5程度の違いを有するものである。次に、図5に示すように、ノードS1の電位がH信号から完全にL信号となる。すると、pチャネル型トランジスタ317がオンになり、nチャネル型トランジスタ318がオフになる。すると、ノードS2の電位は、Hレベルとなる。そのため、pチャネル型トランジスタ315がオフになり、nチャネル型トランジスタ316がオンになる。そのため、ノードS1には、回路103と回路104とから、L信号が出力されることとなる。その後、図6に示すように、入力端子IN2に供給される信号がL信号に変化して、nチャネル型トランジスタ313がオフになって、回路103から信号が出力されなくなっても、ノードS1は回路104によって、L信号が供給されているため、ノードS1を安定な状態にすることが出来る。つまり、ノードS1は、信号の電位が保持された状態となっている。なお、図6に示すように、入力端子IN2に供給される信号をL信号に変化させる場合、ノードS1またはノードS2の電位が完全に安定する前に変化させることも可能であり、ある程度、ノードS1またはノードS2の電位が変化していれば、入力端子IN2に供給される信号をL信号に変化させても、正しく動作させることが出来る。次に、図7に示すように、入力端子IN1と入力端子IN5に供給される信号がL信号に変化する。すると、pチャネル型トランジスタ311がオンになり、nチャネル型トランジスタ312がオフになる。その結果、ノードS1の電位は、LレベルからHレベルに変化しようとする。ノードS1の電位が変化しようとするため、ノードS2の電位も、回路211によって、ノードS1の電位の変化よりも遅延する形で、変化しようとする。しかし、回路211の影響で遅延しているため、まだ、ノードS2の電位は変化していない。そのため、nチャネル型トランジスタ316はオンのままである。そのため、ノードS1の電位がLからHに変化しやすいようにすることが好適である。例えば、pチャネル型トランジスタ311の電流駆動能力を、nチャネル型トランジスタ316の電流駆動能力よりも高くすることが好適である。具体的には、pチャネル型トランジスタ311のW/Lを、nチャネル型トランジスタ316のW/Lよりも大きくすることが好適である。より望ましくは、pチャネル型トランジスタ311のW/Lは、nチャネル型トランジスタ316のW/Lの2倍以上とすることが好適である。または、pチャネル型トランジスタ311のWは、nチャネル型トランジスタ316のWの2倍以上とすることが好適である。ただし、本発明の一態様は、これに限定されず、nチャネル型トランジスタ316と直列に、nチャネル型トランジスタを追加して、設けることによって、配線804からノードS1へ電流が供給されないようにすることが可能である。その場合、ノードS1には、配線801からのみ電流が供給されて、容易に、LレベルからHレベルに変化させることが出来る。よって、その場合には、pチャネル型トランジスタ311のW/Lを大きくしなくてもよい。よって、例えば、pチャネル型トランジスタ311のW/Lは、nチャネル型トランジスタ316のW/Lと同程度、または、それ以下にすることが出来る。したがって、その場合には、回路104が有する、少なくとも一つのpチャネル型トランジスタのW/Lと、回路103が有する、少なくとも一つのpチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。または、回路104が有する、少なくとも一つのnチャネル型トランジスタのW/Lと、回路103が有する、少なくとも一つのnチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。ここで、概ね等しいW/Lとは、±10程度の違いを有するものであり、より好ましくは、±5程度の違いを有するものである。なお、nチャネル型トランジスタ316と直列に、nチャネル型トランジスタを追加して、設ける場合、追加して設けたnチャネル型トランジスタのゲートは、nチャネル型トランジスタ316のゲートと接続することが可能である。これにより、配線や信号の数が増加することを抑えることが出来る。ただし、本発明の一態様は、これに限定されず、追加して設けたnチャネル型トランジスタのゲートは、nチャネル型トランジスタ316のゲートとは別の配線に接続することが可能である。それにより、より詳細に動作を制御することが可能となる。次に、図8に示すように、ノードS1の電位が完全にH信号となる。すると、pチャネル型トランジスタ317がオフになり、nチャネル型トランジスタ318がオンになる。すると、ノードS2の電位は、Lレベルとなる。そのため、pチャネル型トランジスタ315がオンになり、nチャネル型トランジスタ316がオフになる。そのため、pチャネル型トランジスタ314がオンであるため、ノードS1には、回路103と回路104とから、H信号が出力されることとなる。次に、図9に示すように、入力端子IN1と入力端子IN5に供給される信号がH信号に変化する。すると、pチャネル型トランジスタ311がオフになり、nチャネル型トランジスタ312がオンになる。その結果、ノードS1の電位は、Hのまま、変化しない。そのため、pチャネル型トランジスタ317はオフのままであり、nチャネル型トランジスタ318はオンのままである。そのため、ノードS2の電位は、Lのまま、変化しない。しかし、pチャネル型トランジスタ314がオフになるため、ノードS1には、回路104からも信号が出力されない。したがって、ノードS1の電位は、Hのまま、変化しない。つまり、ノードS1は、フローティング状態となる。次には、図8に示すように、入力端子IN1と入力端子IN5に供給される信号がL信号に変化する。すると、ノードS1には、回路103と回路104とから、H信号が出力される。したがって、図9において、ノードS1がフローティング状態になり、ノイズの影響などによって、多少ノードS1の電位が変化しても、図8に示すように、入力端子IN1と入力端子IN5に供給される信号がL信号になれば、ノードS1の電位は、Hレベルに戻すことが出来る。その後、一例としては、図8と図9の動作が交互に繰り返し行われる。図10に図1、図2~図9に示した回路におけるタイミングチャートを実線で示す。なお、点線にて、入力端子IN5、及び、pチャネル型トランジスタ314が設けられていない場合のタイミングチャートも合わせて示す。ノードS1及びノードS2において、pチャネル型トランジスタ314が設けられていない場合におけるタイミングよりも信号の切り替わりが早くなっていることがわかる。すなわち、pチャネル型トランジスタ314を設けることによって、ノードS1の充電が早く、かつ、確実に行われている。したがって、動作の安定した回路を提供することが出来る。または、トランジスタの特性がばらついたとしても、安定に動作させることが出来る。なお、図1の回路図の回路104は、pチャネル型トランジスタ315とnチャネル型トランジスタ316で形成されるインバータの構成に、pチャネル型トランジスタ315と直列にpチャネル型トランジスタ314が追加された構成とも言える。この追加されたトランジスタにより、ノードS1をHレベルからLレベルに切り替えるタイミングにおいて、pチャネル型トランジスタ314のゲート入力端子IN5にはクロック信号のHレベルが入力されるため、pチャネル型トランジスタ314はオフとなり、ノードS1には充電を阻害する電流が流れないようになっている。そのため、ノードS1の信号の切り替わりはすばやく出来る。一方、nチャネル型トランジスタ316と直列にnチャネル型トランジスタを追加して設けることも可能である。その場合、該nチャネル型トランジスタのゲートは、回路104のpチャネル型トランジスタ314のゲートに接続することが可能である。ただし、本発明の一態様は、これに限定されず、nチャネル型トランジスタのゲートを別の配線に接続することも可能である。しかし、nチャネル型トランジスタを追加して設けずに、ノードS1と配線804とは、nチャネル型トランジスタ316のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路104のnチャネル型トランジスタ316と配線804とは直接的に接続させることが可能である。その場合、nチャネル型トランジスタ316に直列にnチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS1がHレベルからLレベルへの切り替わるときの信号の遅延を低減することが出来る。なお、図1の回路図の回路103は、pチャネル型トランジスタ311とnチャネル型トランジスタ312で形成されるインバータの構成に、nチャネル型トランジスタ312と直列にnチャネル型トランジスタ313が追加された構成とも言える。よって、nチャネル型トランジスタ313および入力端子IN2を設けないようにすることも可能である。つまり、ノードS1と配線802とは、nチャネル型トランジスタ312のみを介して接続するような構成にすることも可能である。または、pチャネル型トランジスタ311と直列にpチャネル型トランジスタを追加して構成することも可能である。その場合、該pチャネル型トランジスタのゲートは、入力端子IN1とは別の配線に接続されることが可能である。ただし、pチャネル型トランジスタを追加して設けずに、ノードS1と配線801とは、pチャネル型トランジスタ311のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路103のpチャネル型トランジスタ311の第一端子は配線801に直接的に接続させることが可能である。その場合、pチャネル型トランジスタ311に直列にpチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS1がLレベルからHレベルへの切り替わるときの信号の遅延を低減することが出来る。なお、図1の回路図の回路211は、pチャネル型トランジスタ317とnチャネル型トランジスタ318で形成されるインバータの構成であると言える。したがって、例えば、pチャネル型トランジスタ317と直列にpチャネル型トランジスタを追加して構成することも可能である。その場合、該pチャネル型トランジスタのゲートは、pチャネル型トランジスタ317のゲートや、入力端子IN5とは別の配線に接続されることが可能である。ただし、pチャネル型トランジスタを追加して設けずに、ノードS2と配線805とは、pチャネル型トランジスタ317のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路211のpチャネル型トランジスタ317の第一端子は配線805に直接的に接続させることが可能である。その場合、pチャネル型トランジスタ317に直列にpチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS2がLレベルからHレベルへの切り替わるときの信号の遅延を低減することが出来る。または、図1の回路図の回路211は、nチャネル型トランジスタ318と直列にnチャネル型トランジスタを追加して構成することも可能である。その場合、該nチャネル型トランジスタのゲートは、nチャネル型トランジスタ318のゲートや入力端子IN5とは別の配線に接続されることが可能である。ただし、nチャネル型トランジスタを追加して設けずに、ノードS2と配線806とは、nチャネル型トランジスタ318のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路211のnチャネル型トランジスタ318の第一端子は配線806に直接的に接続させることが可能である。その場合、nチャネル型トランジスタ318に直列にnチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS2がHレベルからLレベルへの切り替わるときの信号の遅延を低減することが出来る。なお、図1の回路構成について、回路103の出力端子は、nチャネル型トランジスタ312と接続され、配線802は、nチャネル型トランジスタ313と接続されているが、nチャネル型トランジスタ312とnチャネル型トランジスタ313の順序を逆にして直列で接続することが可能である。したがって、回路103の出力端子は、nチャネル型トランジスタ313と接続され、配線802は、nチャネル型トランジスタ312と接続されることが可能である。また、回路104の出力端子は、pチャネル型トランジスタ315と接続され、配線803は、pチャネル型トランジスタ314と接続されているが、pチャネル型トランジスタ314とpチャネル型トランジスタ315の順序を逆にして直列で接続することが可能である。したがって、回路104の出力端子は、pチャネル型トランジスタ314と接続され、配線803は、pチャネル型トランジスタ315と接続されることが可能である。なお、pチャネル型トランジスタ311に直列接続させるトランジスタを追加して設ける場合、および、nチャネル型トランジスタ316に直列接続させるトランジスタを追加して設ける場合も同様であり、トランジスタの並び方は、様々なものがある。なお、本明細書等においては、能動素子トランジスタ、ダイオードなど、受動素子容量素子、抵抗素子などなどが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子トランジスタ、ダイオードなど、受動素子容量素子、抵抗素子などなどが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。実施の形態2本実施の形態では、本発明の回路構成の一例について図11を参照しながら説明する。図11に示す回路は、図1に示す回路について、トランジスタの極性と各節点の電位を逆にしたものに相当する。つまり、図1に示す回路において、pチャネル型のトランジスタは、nチャネル型のトランジスタにし、nチャネル型のトランジスタは、pチャネル型のトランジスタにする。そして、信号や電源電位について、Hレベルの電位はLレベルの電位にし、Lレベルの電位はHレベルの電位にし、VDDはVSSにし、VSSはVDDにしたものが、図11の回路に相当する。したがって、実施の形態1で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。図11に単相クロック信号で動作するフリップフロップ回路の実施の形態1とは別の回路構成の一例を示す。図11は回路105と回路106と回路212を有して構成されている。回路105はpチャネル型トランジスタ321とpチャネル型トランジスタ322とnチャネル型トランジスタ323が直列接続されている。回路105において、pチャネル型トランジスタ321の第一端子は配線1001に接続され、pチャネル型トランジスタ321の第二端子はpチャネル型トランジスタ322の第一端子に接続され、pチャネル型トランジスタ322の第二端子はnチャネル型トランジスタ323の第一端子に接続され、nチャネル型トランジスタ323の第二端子は配線1002に接続されている。また、回路105において、pチャネル型トランジスタ322のゲート及びnチャネル型トランジスタ323のゲートは接続されており、回路105の第一の入力端子IN3を形成し、pチャネル型トランジスタ321のゲートは回路105の第二の入力端子IN4と接続されている。また、回路105において、pチャネル型トランジスタ322の第二端子及びnチャネル型トランジスタ323の第一端子は、回路105の出力端子と接続され、回路212の入力端子に接続されている。回路106はpチャネル型トランジスタ324とnチャネル型トランジスタ325とnチャネル型トランジスタ326が直列接続されている。回路106において、pチャネル型トランジスタ324の第一端子は配線1003に接続され、pチャネル型トランジスタ324の第二端子はnチャネル型トランジスタ325の第一端子に接続され、nチャネル型トランジスタ325の第二端子はnチャネル型トランジスタ326の第一端子に接続され、nチャネル型トランジスタ326の第二端子は配線1004に接続されている。また、回路106において、pチャネル型トランジスタ324のゲート及びnチャネル型トランジスタ325のゲートは接続されており、回路106の第一の入力端子と接続され、nチャネル型トランジスタ326のゲートは回路106の第二の入力端子IN6と接続されている。また、回路106において、pチャネル型トランジスタ324の第二端子及びnチャネル型トランジスタ325の第一端子は、回路106の出力端子と接続され、回路212の入力端子に接続されている。回路212はpチャネル型トランジスタ327とnチャネル型トランジスタ328が直列接続されている。回路212において、pチャネル型トランジスタ327の第一端子は配線1005に接続され、pチャネル型トランジスタ327の第二端子はnチャネル型トランジスタ328の第一端子に接続され、nチャネル型トランジスタ328の第二端子は配線1006に接続されている。また、回路212において、pチャネル型トランジスタ327のゲート及びnチャネル型トランジスタ328のゲートは接続されており、回路212の入力端子と接続されている。また、回路212において、pチャネル型トランジスタ327の第二端子及びnチャネル型トランジスタ328の第一端子は、回路212の出力端子と接続され、回路106の第一の入力端子に接続されている。図11に示す回路図において、回路105の第一の入力端子IN3及び第二の入力端子IN4、回路106の第二の入力端子IN6には、一例としては、信号または電源電圧が入力される。例えば、回路105の第一の入力端子IN3及び回路106の第二の入力端子IN6にクロック信号を入力し、回路105の第二の入力端子IN4に入力信号SPスタートパルスを入力する。さらに、配線1001、配線1002、配線1003、配線1004、配線1005、配線1006には、一例としては、電源電圧が供給される。ただし、それらの配線には、信号が供給されることも可能である。例えば、配線1001、配線1003、配線1005は、それぞれ、高電位電源VDDが供給される配線または回路に接続され、配線1002、配線1004、配線1006は、それぞれ、低電位電源VSSが供給される配線または回路に接続される。なお、回路105の第一の入力端子IN3と回路106の第二の入力端子IN6とは、互いに接続されることが可能である。したがって、回路105の第一の入力端子IN3と回路106の第二の入力端子IN6とには、同じ信号が供給されることが可能である。これにより、信号の数を低減することが出来る。ただし、本発明の一態様は、これに限定されず、回路105の第一の入力端子IN3と回路106の第二の入力端子IN6とに、別の信号が供給されることが可能である。これにより、回路をより詳細に制御することが出来る。例えば、入力端子IN3に入力された信号が、入力端子IN6に入力された信号を反転した信号を有することも可能である。なお、回路105の第二の入力端子IN4は、回路105の第一の入力端子IN3または回路106の第二の入力端子IN6と、機能的に接続されることが可能である。したがって、回路105の第二の入力端子IN4と、回路105の第一の入力端子IN3または回路106の第二の入力端子IN6とには、互いに関連を有する信号が供給されることが可能である。または、回路105の第二の入力端子IN4と、回路105の第一の入力端子IN3または回路106の第二の入力端子IN6とには、少し遅延した信号が供給されることが可能である。ただし、本発明の一態様は、これらに限定されず、回路105の第二の入力端子IN4と、回路105の第一の入力端子IN3または回路106の第二の入力端子IN6とには、全く関係を有さない信号が供給されることが可能である。なお、配線1001、配線1003、配線1005は、別々の配線で構成することが可能であるが、少なくとも2つの配線は、互いに接続されることが可能である。したがって、例えば、配線1001、配線1003、配線1005とには、同じ電位が供給されることが可能である。互いに配線を接続することにより、配線の数を低減することが出来る。ただし、本発明の一態様は、これに限定されない。同様に、配線1002、配線1004、配線1006は、別々の配線で構成することが可能であるが、少なくとも2つの配線は、互いに接続されることが可能である。したがって、例えば、配線1002、配線1004、配線1006とには、同じ電位が供給されることが可能である。ただし、本発明の一態様は、これに限定されない。次に、図11で示した回路の動作例を、図12から図19に示す。この動作は、電位のレベルとトランジスタの極性は異なっているが、図2から図9に示した動作と同様の動作である。なお、nチャネル型トランジスタ326が設けられていない場合には、例えば、nチャネル型トランジスタ325のチャネル幅またはゲート幅Wとチャネル長またはゲート長Lの比であるW/Lを小さくして、かつ、pチャネル型トランジスタ321、及び/又は、pチャネル型トランジスタ322のチャネル幅Wとチャネル長Lの比W/Lを大きくすることが好適である。より望ましくは、pチャネル型トランジスタ322のW/Lは、nチャネル型トランジスタ325のW/Lの2倍以上とすることが好適である。または、pチャネル型トランジスタ321のWは、nチャネル型トランジスタ325のWの2倍以上とすることが好適である。または、nチャネル型トランジスタ326が設けられている場合には、例えば、pチャネル型トランジスタ321、及び、pチャネル型トランジスタ322のW/Lを大きくしなくてもよい。よって、例えば、pチャネル型トランジスタ321、及び、pチャネル型トランジスタ322のW/Lは、nチャネル型トランジスタ326のW/Lと同程度、または、それ以下にすることが出来る。したがって、回路106が有するpチャネル型トランジスタのW/Lと、回路105が有するpチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。または、回路106が有するnチャネル型トランジスタのW/Lと、回路105が有するnチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。ここで、概ね等しいW/Lとは、±10程度の違いを有するものであり、より好ましくは、±5程度の違いを有するものである。または、pチャネル型トランジスタ324と直列に、pチャネル型トランジスタを設けない場合には、例えば、nチャネル型トランジスタ323の電流駆動能力を、pチャネル型トランジスタ324の電流駆動能力よりも高くすることが好適である。具体的には、nチャネル型トランジスタ323のW/Lを、pチャネル型トランジスタ324のW/Lよりも大きくすることが好適である。より望ましくは、nチャネル型トランジスタ323のW/Lは、pチャネル型トランジスタ324のW/Lの2倍以上を有することが好適である。または、nチャネル型トランジスタ323のWは、pチャネル型トランジスタ324のWの2倍以上とすることが好適である。または、pチャネル型トランジスタ324と直列に、pチャネル型トランジスタを追加して、設ける場合には、例えば、nチャネル型トランジスタ323のW/Lを大きくしなくてもよい。よって、例えば、nチャネル型トランジスタ323のW/Lは、pチャネル型トランジスタ324のW/Lと同程度、または、それ以下にすることが出来る。したがって、その場合には、回路106が有する、少なくとも一つのnチャネル型トランジスタのW/Lと、回路105が有する、少なくとも一つのnチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。または、回路106が有する、少なくとも一つのpチャネル型トランジスタのW/Lと、回路105が有する、少なくとも一つのpチャネル型トランジスタのW/Lとは、概ね等しくすることが可能である。ここで、概ね等しいW/Lとは、±10程度の違いを有するものであり、より好ましくは、±5程度の違いを有するものである。図20に図11、図12~図19に示した回路におけるタイミングチャートを実線で示す。なお、点線にて、入力端子IN6、及び、nチャネル型トランジスタ326が設けられていない場合のタイミングチャートも合わせて示す。ここで回路105の出力端子にあたるノードをS4、回路212の出力端子にあたるノードをS5とする。ノードS4及びノードS5において、nチャネル型トランジスタ326が設けられていない場合におけるタイミングよりも信号の切り替わりが早くなっていることがわかる。すなわち、nチャネル型トランジスタ326を設けることによって、ノードS4の充電が早く、かつ、確実に行われている。したがって、動作の安定した回路を提供することが出来る。または、トランジスタがばらついたとしても、安定に動作させることが出来る。なお、図11の回路図の回路106は、回路106のpチャネル型トランジスタ324とnチャネル型トランジスタ325で形成されるインバータの構成に、nチャネル型トランジスタ325と直列にnチャネル型トランジスタ326が追加された構成とも言える。この追加されたトランジスタにより、ノードS4をLレベルからHレベルに切り替えるタイミングにおいて、nチャネル型トランジスタ326のゲート入力端子IN6にはクロック信号のLレベルが入力されるため、nチャネル型トランジスタ326はオフとなり、ノードS4には充電を阻害する電流が流れないようになっている。そのため、ノードS4の信号の切り替わりはすばやく出来る。一方、pチャネル型トランジスタ324と直列にpチャネル型トランジスタと追加して設けることも可能である。その場合、該pチャネル型トランジスタのゲートは、回路106のnチャネル型トランジスタ326のゲートに接続することが可能である。ただし、本発明の一態様は、これに限定されず、pチャネル型トランジスタのゲートを別の配線に接続することも可能である。しかし、pチャネル型トランジスタを追加して設けずに、ノードS4と配線1003とは、pチャネル型トランジスタ324のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路106のpチャネル型トランジスタ324と配線1003とは直接的に接続させることが可能である。その場合、pチャネル型トランジスタ324に直列にpチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS4がLレベルからHレベルへの切り替わるときの信号の遅延を低減することが出来る。なお、図11の回路図の回路105は、nチャネル型トランジスタ323とpチャネル型トランジスタ322で形成されるインバータの構成に、pチャネル型トランジスタ322と直列にpチャネル型トランジスタ321が追加された構成とも言える。よって、pチャネル型トランジスタ321および入力端子IN4を設けないようにすることも可能である。つまり、ノードS4と配線1001とは、pチャネル型トランジスタ322のみを介して接続するような構成にすることも可能である。または、nチャネル型トランジスタ323と直列にnチャネル型トランジスタを追加して構成することも可能である。その場合、該nチャネル型トランジスタのゲートは、入力端子IN3とは別の配線に接続されることが可能である。ただし、nチャネル型トランジスタと追加して設けずに、ノードS4と配線1002とは、nチャネル型トランジスタ323のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路105のnチャネル型トランジスタ323の第一端子は配線1002に直接的に接続させることが可能である。その場合、nチャネル型トランジスタ323に直列にnチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS4がHレベルからLレベルへの切り替わるときの信号の遅延を低減することが出来る。なお、図11の回路図の回路212は、nチャネル型トランジスタ328とpチャネル型トランジスタ327で形成されるインバータの構成であると言える。したがって、例えば、nチャネル型トランジスタ328と直列にnチャネル型トランジスタを追加して構成することも可能である。その場合、該nチャネル型トランジスタのゲートは、nチャネル型トランジスタ328のゲートや、入力端子IN6とは別の配線に接続されることが可能である。ただし、nチャネル型トランジスタと追加して設けずに、ノードS5と配線1006とは、nチャネル型トランジスタ328のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路212のnチャネル型トランジスタ328の第一端子は配線1006に直接的に接続させることが可能である。その場合、nチャネル型トランジスタ328に直列にnチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS5がHレベルからLレベルへの切り替わるときの信号の遅延を低減することが出来る。または、図11の回路図の回路212は、pチャネル型トランジスタ327と直列にpチャネル型トランジスタを追加して構成することも可能である。その場合、該pチャネル型トランジスタのゲートは、pチャネル型トランジスタ327のゲートや入力端子IN6とは別の配線に接続されることが可能である。ただし、pチャネル型トランジスタと追加して設けずに、ノードS5と配線1005とは、pチャネル型トランジスタ327のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路212のpチャネル型トランジスタ327の第一端子は配線1005に直接的に接続させることが可能である。その場合、pチャネル型トランジスタ327に直列にpチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードS5がLレベルからHレベルへの切り替わるときの信号の遅延を低減することが出来る。なお、図11の回路構成について、回路105の出力端子は、pチャネル型トランジスタ322と接続され、配線1001は、pチャネル型トランジスタ321と接続されているが、pチャネル型トランジスタ322とpチャネル型トランジスタ321の順序を逆にして直列で接続することが可能である。したがって、回路105の出力端子は、pチャネル型トランジスタ321と接続され、配線1001は、pチャネル型トランジスタ322と接続されることが可能である。また、回路106の出力端子は、nチャネル型トランジスタ325と接続され、配線1004は、nチャネル型トランジスタ326と接続されているが、nチャネル型トランジスタ326とnチャネル型トランジスタ325の順序を逆にして直列で接続することが可能である。したがって、回路106の出力端子は、nチャネル型トランジスタ326と接続され、配線1004は、nチャネル型トランジスタ325と接続されることが可能である。なお、nチャネル型トランジスタ312に直列接続させるトランジスタを追加して設ける場合、および、pチャネル型トランジスタ324に直列接続させるトランジスタを追加して設ける場合も同様であり、トランジスタの並び方は、様々なものがある。実施の形態3本実施の形態では、実施の形態1および実施の形態2で説明した回路の応用例について示す。したがって、実施の形態1および実施の形態2で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。図21Aに、図1の回路において、入力端子IN2に、回路155を接続した構成を示す。回路155は、入力端子INAと出力端子OUTAとを有している。ただし、さらに他の入力端子や出力端子を有することも可能である。回路155は、様々な構成をとることが出来る。一例としては、入力端子INAに入力された信号が、何らかの論理動作が行われ、出力端子OUTAに出力される。したがって、回路の内部で信号を保持する機能を有さない回路でもよいし、内部で信号を保持する機能を有する回路でもよいし、信号の電位のレベルシフトを行う機能を有する回路でもよい。論理動作の例としては、信号を反転する動作、または、信号を反転させずに出力する動作、信号の電位レベルを変換する動作などが上げられる。したがって、例えば、入力端子INAに入力される信号に同期して、出力端子OUTAに信号が出力されるとしても、回路155で何らかの処理が行われるため、わずかに信号の立ち上がりや立ち下がりが遅延することとなる。そのため、回路155は、信号を遅延させる機能を有しているということも出来る。その場合のタイミングチャートの一例を図21Bに示す。入力端子INAにある波形が入力されるとする。そのとき、出力端子OUTAからは、少し遅延して、または、少し波形がなまって、類似した波形が出力される。または、回路155が別の回路構成を有する場合は、出力端子OUTAからは、少し遅延して、または、少し波形がなまって、反転した波形、または、反転した波形に類似した波形が出力される。なお、回路155が、複数の入力端子を有することが可能であるため、図21Aで示した回路155の応用例として、2つの入力端子INA、INBを有する場合の例を図22Aに示す。回路155は、入力端子INAおよび入力端子INBに入力された信号が、何らかの論理動作が行われ、出力端子OUTAに出力される。例えば、入力端子INBに入力される信号に応じて、出力端子OUTAの電位が変化しなくなる。または、入力端子INAに入力された信号に応じた信号を出力端子OUTAから出力する。その場合のタイミングチャートの一例を図22Bに示す。入力端子INAおよび入力端子INBにある波形が入力されるとする。そのとき、回路155がある回路構成の場合には、入力端子INBにL信号が入力されているときには、出力端子OUTAからは、常にL信号が出力される。一方、入力端子INBにH信号が入力されているときには、出力端子OUTAからは、少し遅延して、入力端子INAに入力された信号と同じような信号が出力される。または、回路155が別の回路構成を有する場合は、入力端子INBにL信号が入力されているときには、出力端子OUTAからは、少し遅延して、入力端子INAに入力された信号に対して反転した信号が出力される。一方、入力端子INBにH信号が入力されているときには、出力端子OUTAからは、常にH信号が出力される。次に、図22Aの回路の応用例として、入力端子IN1と入力端子IN5とが、入力端子INAに接続される場合の回路図を図23Aに示す。なお、回路155の内部の回路構成は、図22Aの場合と図23A場合とでは、異なっている場合を示す。その場合のタイミングチャートの一例を図23Bに示す。入力端子INAおよび入力端子INBにある波形が入力されるとする。そのとき、入力端子INBにH信号が入力されているときには、出力端子OUTAからは、少し遅延して、入力端子INAに入力された信号に対して反転した信号が出力される。そのため、ノードS1やノードS2の電位は、入力端子IN2の信号が遅延している間に、変化させることが出来る。特に、pチャネル型トランジスタ314が設けられている場合、ノードS1の電位が変化しやすいため、入力端子IN2の信号が入力端子INAの信号よりも遅延しているわずかな時間において、ノードS1の電位を変化させることが出来る。一方、入力端子INBにL信号が入力されているときには、入力端子INAに入力される信号に関わらず、出力端子OUTAからは、常にL信号が出力される。次に、図23Aの回路の応用例として、回路155の入力端子INBに、回路155と同様な回路である回路155Aが接続されている場合の回路図を図24Aに示す。回路155Aは、入力端子INAAと入力端子INBBを有している。回路155Aの入力端子INAAは、回路155の入力端子INAと接続されている。回路155Aの出力端子OUTAAは、回路155の入力端子INBと接続されている。その場合のタイミングチャートの一例を図24Bに示す。なお、図21Aなどの回路において、入力端子IN2に回路155を接続した場合の例を示したが、本発明の一態様は、これに限定されず、図11の回路においても同様に、入力端子IN4に回路155を接続することが可能である。そこで、一例として、図23Aと同様に、入力端子IN3と入力端子IN6とが、入力端子INAに接続される場合の回路図を図25Aに示す。その場合のタイミングチャートの一例を図25Bに示す。入力端子INAおよび入力端子INBにある波形が入力されるとする。そのとき、入力端子INBにH信号が入力されているときには、出力端子OUTAからは、少し遅延して、入力端子INAに入力された信号に対して反転した信号が出力される。そのため、ノードS4やノードS5の電位は、入力端子IN4の信号が遅延している間に、変化させることが出来る。特に、nチャネル型トランジスタ326が設けられている場合、ノードS4の電位が変化しやすいため、入力端子IN4の信号が入力端子INAの信号よりも遅延しているわずかな時間において、ノードS4の電位を変化させることが出来る。一方、入力端子INBにL信号が入力されているときには、入力端子INAに入力される信号に関わらず、出力端子OUTAからは、常にH信号が出力される。なお、図23Aに対応する図として、図25Aを示したが、図21A、図22Aの場合も同様に、対応した回路図を作成することが出来る。次に、回路155の内部構成の例について述べる。回路155は、様々な回路構成を取ることが出来る。例えば、インバータ回路を用いて構成することが出来る。例えば、図26Aに示すように、インバータ回路を2つ用いてもよいし、図26Bに示すように、インバータ回路を3つ用いてもよい。用いるインバータ回路の個数は、単数でも複数でもよい。またはNAND回路、NOR回路、クロックドインバータ回路なども用いて、回路155を構成することが出来る。例えば、図27Aに示すように、インバータ回路とNAND回路を用いてもよいし、図27Bに示すように、インバータ回路とNOR回路を用いてもよい。または、図27Cに示すように、クロックドインバータ回路を用いてもよいし、図27Dに示すように、NAND回路とNOR回路を用いてもよい。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3で示した回路構成の応用例について図28を参照しながら説明する。したがって、実施の形態1乃至実施の形態3で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。図28に単相クロック信号で動作するシフトレジスタ回路の回路図を示す。実施の形態1で示したフリップフロップ回路を基本構成とした回路をフリップフロップ回路113とし、実施の形態2で示したフリップフロップ回路を基本構成とした回路をフリップフロップ回路114とする。したがって、フリップフロップ回路114に対して、フリップフロップ回路113は回路155を構成していると言うことが出来る。なお、図28では、フリップフロップ回路113の出力をフリップフロップ回路114の入力と接続しているが、本発明の一態様は、これに限定されず、フリップフロップ回路114の出力をフリップフロップ回路113の入力と接続することも可能である。その場合は、フリップフロップ回路113に対して、フリップフロップ回路114は回路155を構成していると言うことが出来る。さらに、フリップフロップ回路113とフリップフロップ回路114を交互に接続させて複数個の回路を配置することでシフトレジスタ回路を形成することが出来る。フリップフロップ回路113とフリップフロップ回路114の接続は、ノードS1の信号を直接もしくは偶数個のインバータ回路を介してフリップフロップ回路114の回路105の第二の入力端子IN4に入力するような接続にすることが可能である。ノードS1と入力端子IN4とを直接接続する場合には、回路を省略できるため、低消費電力化やレイアウト面積の低減を行うことが出来る。特に、pチャネル型トランジスタ314またはnチャネル型トランジスタ326を設けている場合は、ノードS1またはノードS4の電位を容易に変化させることが出来るため、好適である。または、ノードS2の信号を奇数個のインバータ回路を介してフリップフロップ回路114の回路105の第二の入力端子IN4に入力することも可能である。特に、ノードS2を奇数個で複数のインバータ回路を介して入力端子IN4と接続させることによって、信号の遅延量を多くできるため、より安定して回路を動作させることが出来る。なお、図28では、ノードS2から回路213を介して入力端子IN4に接続した例を示す。回路213はpチャネル型トランジスタ319とnチャネル型トランジスタ320が直列接続されている。回路213において、pチャネル型トランジスタ319の第一端子は配線807に接続され、pチャネル型トランジスタ319の第二端子はnチャネル型トランジスタ320の第一端子に接続され、nチャネル型トランジスタ320の第二端子は配線808に接続されている。また、回路213において、pチャネル型トランジスタ319のゲート及びnチャネル型トランジスタ320のゲートは接続されており、回路213の入力端子を形成し、回路211の出力端子に接続されている。また、回路213において、pチャネル型トランジスタ319の第二端子及びnチャネル型トランジスタ320の第一端子は、回路213の出力端子を形成し、フリップフロップ回路114の回路105の第二の入力端子IN4に接続されている。また、図28には回路214が設けられている。回路214は、pチャネル型トランジスタ329とnチャネル型トランジスタ330が直列接続されている。回路214において、pチャネル型トランジスタ329の第一端子は配線1007に接続され、pチャネル型トランジスタ329の第二端子はnチャネル型トランジスタ330の第一端子に接続され、nチャネル型トランジスタ330の第二端子は配線1008に接続されている。また、回路214において、pチャネル型トランジスタ329のゲート及びnチャネル型トランジスタ330のゲートは接続されており、回路214の入力端子を形成し、回路212の出力端子に接続されている。また、回路214において、pチャネル型トランジスタ329の第二端子及びnチャネル型トランジスタ330の第一端子は、回路214の出力端子を形成している。図28に示す回路図において、回路103の第一の入力端子IN1及び第二の入力端子IN2、回路104の第二の入力端子IN5、回路105の第一の入力端子IN3、及び、回路106の第二の入力端子IN6、配線801、配線803、配線805、配線807、配線1001、配線1003、配線1005、配線1007、配線802、配線804、配線806、配線808、配線1002、配線1004、配線1006、及び、配線1008には、信号もしくは電源電位が入力される。ここでは、一例として、回路103の第一の入力端子IN1、回路104の第二の入力端子IN5、回路105の第一の入力端子IN3及び回路106の第二の入力端子IN6にクロック信号を入力し、回路103の第二の入力端子IN2に入力信号SPを入力する。また、配線801、配線803、配線805、配線807、配線1001、配線1003、配線1005、配線1007は、それぞれ、高電位電源VDDが供給される配線または回路に接続され、配線802、配線804、配線806、配線808、配線1002、配線1004、配線1006、配線1008は、それぞれ、低電位電源VSSが供給される配線または回路に接続される。なお、配線801、配線803、配線805、配線807、配線1001、配線1003、配線1005、配線1007は、別々の配線で構成することが可能であるが、少なくとも2つの配線は、互いに接続されることが可能である。したがって、例えば、配線801、配線803、配線805、配線807、配線1001、配線1003、配線1005、配線1007とには、同じ電位が供給されることが可能である。互いに配線を接続することにより、配線の数を低減することが出来る。ただし、本発明の一態様は、これに限定されない。同様に、配線802、配線804、配線806、配線808、配線1002、配線1004、配線1006、配線1008は、別々の配線で構成することが可能であるが、少なくとも2つの配線は、互いに接続されることが可能である。したがって、例えば、配線802、配線804、配線806、配線808、配線1002、配線1004、配線1006、配線1008とには、同じ電位が供給されることが可能である。ただし、本発明の一態様は、これに限定されない。なお、配線801は、回路1201と接続され、配線802は、回路1202と接続されている。回路1201または回路1202は、電源電圧、または、信号を供給する機能を有している。一例としては、回路1201は、高電位電源VDDを供給する機能を有し、回路1202は、低電位電源VSSを供給する機能を有している。なお、回路1201は、配線801だけでなく、配線803、配線805、配線807、配線1001、配線1003、配線1005、配線1007などにも、電源電圧、または、信号を供給することが可能である。同様に、回路1202は、配線802だけでなく、配線804、配線806、配線808、配線1002、配線1004、配線1006、配線1008などにも、電源電圧、または、信号を供給することが可能である。なお、図28では、回路213または回路214は、一例として、インバータ回路を用いた場合を示したが、本発明の一態様は、これに限定されず、別の論理回路、例えば、NAND回路、NOR回路、クロックドインバータ回路、レベルシフタ回路、バッファ回路などを用いることも可能である。図29に図28に示した単相クロック信号で動作するフリップフロップ回路におけるタイミングチャートを示す。ここで、フリップフロップ回路113の回路103の出力端子にあたるノードをS1、フリップフロップ回路113の回路211の出力端子にあたるノードをS2、フリップフロップ回路114の回路105の第二の入力端子にあたるノードをS3、フリップフロップ回路114の回路105の出力端子にあたるノードをS4、フリップフロップ回路114の回路212の出力端子にあたるノードをS5とする。点線にて、pチャネル型トランジスタ314またはnチャネル型トランジスタ326が設けられていない場合のフリップフロップ回路におけるタイミングチャートも合わせて示す。ノードS4及びノードS5において、pチャネル型トランジスタ314またはnチャネル型トランジスタ326が設けられていない場合におけるタイミングよりも信号の切り替わりが早くなっていることがわかる。すなわちノードS1またはノードS4の充電が早く行われている。図28の回路図は、pチャネル型トランジスタ314及びnチャネル型トランジスタ326が設けられている構成となっている。nチャネル型トランジスタ326により、ノードS4をLレベルからHレベルに切り替えるタイミングにおいて、nチャネル型トランジスタ326のゲート第二の入力端子IN6にはクロック信号のLレベルが入力されるため、nチャネル型トランジスタ326はオフとなり、ノードS4には充電を阻害する電流が流れないようになっている。そのため、ノードS4の信号の切り替わりはすばやく出来る。ノードS4の信号の切り替えがすばやく出来ることで、ノードS3の信号の遅延期間で書き換えを行うことが可能となり、安定なシフトレジスタ回路が形成できる。また、用いるトランジスタの特性のばらつきや温度による特性変化あるいは長時間の駆動による特性の経時変化があっても回路として安定な動作が可能となる。ノードS4について説明したが、ノードS1の充電に関しても同様である。実施の形態5本実施の形態では、実施の形態4で示した回路構成のその他の応用例について図30乃至図36を参照しながら説明する。したがって、実施の形態1乃至実施の形態4で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。図28ではフリップフロップ回路113とフリップフロップ回路114の接続として、フリップフロップ回路113からフリップフロップ回路114へ信号が流れる場合の接続を示したが、フリップフロップ回路114からフリップフロップ回路113へ信号が流れる場合の接続について説明する。フリップフロップ回路114とフリップフロップ回路113の接続は、ノードS4の信号を直接もしくは偶数個のインバータ回路を介してフリップフロップ回路113の回路103の第二の入力端子IN2に入力するような接続にすることが可能である。ノードS4と入力端子IN2とを直接接続する場合には、回路を省略できるため、低消費電力化やレイアウト面積の低減を行うことが出来る。特に、pチャネル型トランジスタ314またはnチャネル型トランジスタ326を設けている場合は、ノードS1またはノードS4の電位を容易に変化させることが出来るため、好適である。または、ノードS5の信号を奇数個のインバータ回路を介してフリップフロップ回路113の回路103の第二の入力端子IN2に接続することも可能である。特に、ノードS5を奇数個で複数のインバータ回路を介して入力端子IN2と接続させることによって、信号の遅延量を多くできるため、より安定して回路を動作させることが出来る。図30にシフトレジスタ回路のブロック図の一例を示す。フリップフロップ回路113とフリップフロップ回路114を交互に複数段接続することでシフトレジスタ回路1401とすることが出来る。初段をフリップフロップ回路113としてもよいし、フリップフロップ回路114としてもよい。また、最終段をフリップフロップ回路113としてもよいし、フリップフロップ回路114としてもよい。実施者が必要に応じて段数を適宜決めればよい。フリップフロップ回路113及びフリップフロップ回路114には、一例としては、回路1402からクロック信号CKが入力される。また、初段には、一例としては、回路1403から入力信号SPが入力され、2段目以降には、前段の出力信号が入力される。なお、図30において、シフトレジスタ回路1401から出力される信号として、例えば、入力端子IN2、または、入力端子IN4に入力される信号を取り出すことが出来る。一例としては、図31に示すように、入力端子IN4に入力される信号と、入力端子IN2に入力される信号を反転した信号とを出力信号とすることが出来る。なお、信号を反転させるために、インバータ回路1401Aおよびインバータ回路1401Bが設けられている。さらに、回路1404を配置して、シフトレジスタ回路1401の出力信号を入力することが可能である。回路1404は、例えば、信号のパルス幅を制御する機能を有する。具体的には、パルス幅を狭くする機能を有する。シフトレジスタ回路1401から出力された信号は、NAND回路1404Cに入力される。そして、そのNAND回路1404Cには、回路1404Bから配線1404Aを介してパルス信号も入力される。これにより、シフトレジスタ回路1401から出力されるパルス信号のパルス幅を制御することが出来る。なお、NAND回路1404Cの代わりに、NOR回路などを用いることも可能である。なお、シフトレジスタ回路1401、または、回路1404から出力された信号は、それぞれ、回路1405が有するトランジスタ1405A、トランジスタ1405B、トランジスタ1405Cなどのゲートに入力させることが可能である。例えば、回路1405が複数の画素が配置された回路である場合、トランジスタ1405A、トランジスタ1405B、トランジスタ1405Cは、各画素の中に配置されたトランジスタに相当する。そして、配線1406は、映像信号線ソース信号線として機能し、映像信号が回路1406Aから供給され、トランジスタ1405A、トランジスタ1405B、トランジスタ1405Cのそれぞれに接続された画素電極や保持容量に、映像信号が供給される。したがって、シフトレジスタ回路1401、または、回路1404は、ゲート線駆動回路またはその一部であるということが出来る。なお、シフトレジスタ回路1401と回路1404の間、または、回路1404と回路1405との間に、信号の電位のレベルをシフトさせる回路を設けることも可能である。または、回路1405がサンプリング回路である場合、トランジスタ1405A、トランジスタ1405B、トランジスタ1405Cは、信号をサンプリングするためのトランジスタに相当する。そして、配線1406には、映像信号が回路1406Aから供給され、トランジスタ1405A、トランジスタ1405B、トランジスタ1405Cのそれぞれに接続された映像信号線ソース信号線や画素に、映像信号が供給される。画素に映像信号が供給される場合は、点順次駆動を行っているということが出来る。したがって、シフトレジスタ回路1401、回路1404、または、回路1405は、ソース線駆動回路またはその一部であるということが出来る。なお、シフトレジスタ回路1401、または、回路1404と、回路1405との間に、信号の電位のレベルをシフトさせる回路を設けることも可能である。なお、配線1406に供給される映像信号は、アナログ信号である場合が多い。なお、トランジスタ1405A、トランジスタ1405B、トランジスタ1405Cは、スイッチとして機能させることが出来る。したがって、スイッチとして、nチャネル型トランジスタとpチャネル型トランジスタとの両方を用いた、CMOS型のスイッチを用いてもよい。CMOS型のスイッチにすると、pチャネル型トランジスタとnチャネル型トランジスタとのどちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よって、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることができる。このように、シフトレジスタ回路1401は、ゲート線駆動回路またはその一部として用いたり、ソース線駆動回路またはその一部として用いることが出来る。なお、シフトレジスタ回路からの出力信号の取り出し端子として、入力端子IN2、入力端子IN4だけでなく、ノードS1、ノードS2、ノードS4、ノードS5、などを用いることも可能である。そこで、入力端子IN4に入力される信号と、ノードS5の信号とを出力信号とした場合のシフトレジスタ回路1401の例を、図32に示す。この場合は、隣に接続されたフリップフロップ回路113及びフリップフロップ回路114に転送していく信号と、シフトレジスタ回路からの出力信号として取り出す信号とは、別のノードから出力された信号であると言える。なお、図32では、回路1405のかわりに、回路1407を配置した場合の例を示す。回路1408Aから配線1408を介して、記憶回路1407A、記憶回路1407B、記憶回路1407C、記憶回路1407Dなどへ、映像信号が供給される。したがって、回路1407は、ラッチ回路としての機能を有することが出来る。記憶回路1407A、記憶回路1407B、記憶回路1407C、記憶回路1407Dは、クロックドインバータ回路やインバータ回路を用いて構成されている。したがって、シフトレジスタ回路1401、回路1404、または、回路1407は、ソース線駆動回路またはその一部であるということが出来る。なお、配線1408に供給される映像信号は、デジタル信号である場合が多い。なお、ノードS1、ノードS2、ノードS3、ノードS4、ノードS5、入力端子IN2、入力端子IN4などを介して、シフトレジスタ回路1401から信号を出力することが出来るが、その後、インバータ回路を設けて、信号を反転させたり、電流駆動能力をあげたりするインピーダンスを変換することも可能である。シフトレジスタ回路及びフリップフロップ回路には初期化用のリセット回路を含んでいても良い。図33に図1に示した回路構成にリセット回路を追加した回路構成を示す。リセット回路はpチャネル型トランジスタ341で形成され、pチャネル型トランジスタ341の第一端子は配線1501に接続され、pチャネル型トランジスタ341の第二端子はノードS1に接続されている。pチャネル型トランジスタ341のゲートは入力端子IN7を形成している。配線1501は高電位電源VDDが供給される配線または回路に接続されていても良い。入力端子IN7にはリセット信号RSが入力される。リセット信号は、フリップフロップ回路が動作中はHレベルの信号が印加されるが、Lレベルの信号を印加することで、ノードS1はHレベルとなり、フリップフロップ回路はリセットされる。リセット回路はnチャネル型トランジスタで形成することも出来る。その際は、nチャネル型トランジスタの第一端子はノードS2に接続し、nチャネル型トランジスタの第二端子は低電位電源VSSが供給される配線または回路に接続する構成とする。その場合、nチャネル型トランジスタのゲートに印加するリセット信号RSはHレベルの信号でフリップフロップ回路はリセットされる。また、リセット回路はその他の回路構成とすることも可能である。なお、配線1501は、配線801、配線803などと接続させることが可能である。または、nチャネル型トランジスタの第一端子をノードS2に接続する場合には、nチャネル型トランジスタの第二端子は、配線802、配線804などと接続させることが可能である。図34に図11に示した回路構成にリセット回路を追加した回路構成を示す。リセット回路はpチャネル型トランジスタ342で形成され、pチャネル型トランジスタ342の第一端子は配線1502に接続され、pチャネル型トランジスタ342の第二端子はノードS5に接続されている。pチャネル型トランジスタ342のゲートは入力端子IN8を形成している。配線1502は高電位電源VDDが供給される配線または回路に接続されることが可能である。入力端子IN8にはリセット信号RSが入力される。リセット信号は、フリップフロップ回路が動作中はHレベルの信号が印加されるが、Lレベルの信号を印加することで、ノードS5はHレベルとなり、フリップフロップ回路はリセットされる。リセット回路はnチャネル型トランジスタで形成することも出来る。その際は、nチャネル型トランジスタの第一端子はノードS4に接続し、nチャネル型トランジスタの第二端子は低電位電源VSSが供給される配線または回路に接続する構成とする。その場合、nチャネル型トランジスタのゲートに印加するリセット信号RSはHレベルの信号でフリップフロップ回路はリセットされる。また、リセット回路はその他の回路構成とすることも可能である。なお、配線1502は、配線1001、配線1003などと接続させることが可能である。または、nチャネル型トランジスタの第一端子をノードS4に接続する場合には、nチャネル型トランジスタの第二端子は、配線1002、配線1004などと接続させることが可能である。図35に図28で示した回路構成にリセット回路を追加した回路構成を示す。詳細な説明は図33及び図34の説明を参酌すればよい。図35では、フリップフロップ回路115及びフリップフロップ回路116の双方にリセット回路のある場合を示したが、どちらか一方のみにあってもよい。また、図36にフリップフロップ回路115及びフリップフロップ回路116を複数段つなげたシフトレジスタ回路のブロック図を示す。フリップフロップ回路115とフリップフロップ回路116を交互に複数段接続することでシフトレジスタ回路とすることが出来る。初段をフリップフロップ回路115としてもよいし、フリップフロップ回路116としてもよい。また、最終段をフリップフロップ回路115としてもよいし、フリップフロップ回路116としてもよい。実施者が必要に応じて段数を適宜決めればよい。フリップフロップ回路115及びフリップフロップ回路116には、一例としては、クロック信号CKと回路1409からリセット信号RSが入力される。また、初段には、一例としては、入力信号SPが入力され、2段目以降には、前段の出力信号が入力される。実施の形態6次に、本発明の一態様として用いることが出来るトランジスタの作製方法の一例について述べる。そのため、実施の形態1乃至実施の形態5で述べた回路の作製方法の一例であるとも言える。したがって、実施の形態1乃至実施の形態5で述べた内容は、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。まず、図37Aに示すように、基板600上に、絶縁層601、半導体層602を順に形成する。絶縁層601及び半導体層602は、大気に触れることなく連続して形成することが可能である。あるいは、基板600、絶縁層601、半導体層602の代わりに、SOI基板を用いてもよい。基板600として、使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、フュージョン法やフロート法で作製されるガラス基板を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、一般に、酸化ホウ素B2O3と比較して酸化バリウムBaOを多く含ませることで、より実用的な耐熱ガラスが得られる。このため、B2O3よりBaOを多く含むガラス基板を用いることが好ましい。ここでは、基板600として、厚さ0.5mmの、無アルカリガラスであるアルミノ珪酸塩ガラス基板旭硝子社製商品名AN100を用いる。絶縁層601は基板600中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体層602中に拡散し、トランジスタなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体層602への拡散を抑えることができるバリア性の高い絶縁材料を用いて、絶縁層601を形成するのが望ましい。なお、ガラス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から基板600と半導体層602との間に絶縁層601を設けることは有効である。しかし、石英基板など不純物の拡散がさして問題とならない基板600を用いる場合は、必ずしも設ける必要はない。絶縁層601は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム等の絶縁性を有する材料を用いて形成する。なお、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多い膜であって、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometry及び水素前方散乱法HFS:HydrogenForwardscatteringSpectrometryを用いて測定した場合に、濃度範囲として酸素が50~70原子、窒素が0.5~15原子、珪素が25~35原子、水素が0.1~10原子の範囲で含まれる膜をいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多い膜であって、RBS及びHFSを用いて測定した場合に、濃度範囲として酸素が5~30原子、窒素が20~55原子、珪素が25~35原子、水素が10~25原子の範囲で含まれる膜をいう。但し、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を100原子としたとき、窒素、酸素、珪素及び水素の含有比率が上記の範囲内に含まれるものとする。絶縁層601は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。ここでは、膜厚50nmの窒化酸化珪素膜、膜厚140nmの酸化窒化珪素膜を順に積層して絶縁層601を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。酸化珪素膜は、シランと酸素、TEOSテトラエトキシシランと酸素等の組み合わせの混合ガスを用い、熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD等の方法によって形成することができる。また、窒化珪素膜は、代表的には、シランとアンモニアの混合ガスを用い、プラズマCVDによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、シランと一酸化二窒素の混合ガスを用い、プラズマCVDによって形成することができる。半導体層602は、絶縁層601を形成した後、大気に曝さずに形成することが望ましい。半導体層602の膜厚は20~200nm好ましくは40~170nm、より好ましくは50~150nmとする。なお、半導体層602には、シリコンまたはゲルマニウムを用いた多結晶半導体を用いる。多結晶半導体を用いた半導体層602は、非晶質半導体層または微結晶半導体層を、レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する触媒元素を用いた熱結晶化法等を単独で、或いは複数組み合わせて実施することで、形成することができる。また、多結晶半導体を、スパッタ法、プラズマCVD法、熱CVD法などを用いて、直接形成しても良い。結晶化を助長する触媒元素を導入せずにレーザ結晶化を行う場合は、レーザ光の照射により非晶半導体層が飛散する現象アブレーションが生じるのを防ぐために、非晶半導体層にレーザ光を照射する前に、窒素雰囲気下500°Cで1時間加熱し、非晶半導体層が含有する水素濃度を1×1020atoms/cm3以下とすると良い。例えば、レーザ結晶化を用いて多結晶半導体層を形成する場合、レーザ結晶化の前に、レーザに対する半導体層602の耐性を高めるために、550°C、4時間の加熱処理を該半導体層602に対して行う。そして連続発振が可能な固体レーザを用い、基本波の第2高調波~第4高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Nd:YVO4レーザ基本波1064nmの第2高調波532nmや第3高調波355nmを用いるのが望ましい。具体的には、連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力10Wのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体層602に照射する。このときのパワー密度は0.01~100MW/cm2程度好ましくは0.1~10MW/cm2が必要である。そして、走査速度を10~2000cm/sec程度とし、照射する。連続発振の気体レーザとして、Arレーザ、Krレーザなどを用いることができる。また連続発振の固体レーザとして、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、フォルステライトMg2SiO4レーザ、GdVO4レーザ、Y2O3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザなどを用いることができる。またパルス発振のレーザとして、例えばArレーザ、Krレーザ、エキシマレーザ、CO2レーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。また、パルス発振のレーザ光の発振周波数を10MHz以上とし、通常用いられている数十Hz~数百Hzの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体層602に照射してから半導体層602が完全に固化するまでの時間は数十nsec~数百nsecと言われている。よって、上記周波数を用いることで、半導体層602がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体層602中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体層602が形成される。具体的には、含まれる結晶粒の走査方向における幅が10~30μm、走査方向に対して垂直な方向における幅が1~5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って連続的に成長した単結晶の結晶粒を形成することで、少なくともTFTのチャネル方向には結晶粒界のほとんど存在しない半導体層602の形成が可能となる。なお、レーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。結晶化を助長する触媒元素を用いた熱結晶化法を用いる場合、非晶質半導体層への触媒元素の導入の仕方としては、当該触媒元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、CVD法、プラズマ処理法プラズマCVD法も含む、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、触媒元素の濃度調整が容易である。また、このとき非晶質半導体層の表面の濡れ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、非晶質半導体層の表面に酸化膜を形成することが望ましい。そして、非晶質半導体層へ触媒元素を導入した後、加熱処理550°C~750°Cで3分~24時間を行うことにより、多結晶半導体層を形成することができる。結晶化を助長促進する触媒元素としては、鉄Fe、ニッケルNi、コバルトCo、ルテニウムRu、ロジウムRh、パラジウムPd、オスミウムOs、イリジウムIr、白金Pt、銅Cu及び金Auから選ばれた一種又は複数種類を用いることができる。上記結晶化を行った後、多結晶半導体層から結晶化を助長する触媒元素を除去、あるいは触媒元素の濃度を低減させるため、ゲッタリングを行う。上記結晶化を行った多結晶半導体に接するように不純物元素を含む半導体層を形成する。上記不純物元素を含む半導体層は、ゲッタリングシンクとして機能する。不純物元素として、n型を付与する不純物元素、p型を付与する不純物元素や希ガス元素などを用いることができ、例えばリンP、窒素N、ヒ素As、アンチモンSb、ビスマスBi、ボロンB、ヘリウムHe、ネオンNe、アルゴンAr、クリプトンKr、キセノンXeから選ばれた一種または複数種を用いることができる。そして、加熱処理550°C~750°Cで3分~24時間を行う。上記加熱処理により、多結晶半導体層中に含まれる結晶化を助長する触媒元素は、不純物元素を含む半導体層中に移動し、多結晶半導体層中の結晶化を助長する触媒元素の濃度は低減する。その後、ゲッタリングシンクとなった不純物元素を含む半導体層を除去する。ここでは、触媒元素を用いた結晶化方法と、レーザ結晶化法とを組み合わせて、多結晶珪素を用いた半導体層602を形成する。以下、具体的な半導体層602の作製方法について説明する。ここでは、まず、膜厚50nmの非晶質珪素膜を絶縁層601上に形成した後、重量換算で10ppmのニッケルを含む酢酸ニッケル溶液を、非晶質珪素膜にスピナーで塗布する。なお、溶液を用いて触媒元素を添加する方法に代えて、スパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次に、加熱処理500°C、1時間の後、結晶化のための加熱処理550°C、4時間を行って、非晶質珪素膜を結晶化させることで、多結晶珪素を有する半導体層602を形成する。次に、多結晶珪素を有する半導体層602の表面に形成された酸化膜を、希フッ酸等で除去する。その後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザ光XeCl:波長308nmの照射を大気中、または酸素雰囲気中で行う。レーザ光には波長400nm以下のエキシマレーザ光や、YAGレーザの第2高調波又は第3高調波を用いる。ここでは、繰り返し周波数10~1000Hz程度のパルスレーザ光を用い、当該レーザ光を光学系にて100~500mJ/cm2に集光し、90~95のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数30Hz、パワー密度470mJ/cm2でレーザ光の照射を大気中で行なう。なお、上記レーザ光の照射は、大気中、または酸素雰囲気中で行うため、レーザ光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザを用いた例を示したが、連続発振のレーザを用いてもよく、半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波~第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザ基本波1064nmの第2高調波532nmや第3高調波355nmを適用すればよい。連続発振のレーザを用いる場合には、出力10Wの連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのパワー密度は0.01~100MW/cm2程度好ましくは0.1~10MW/cm2が必要である。そして、10~2000cm/s程度の速度でレーザ光に対して相対的に半導体層を移動させて照射すればよい。次に、上記レーザ光の照射により形成された酸化膜に加え、オゾン水で、レーザ結晶化後の多結晶半導体層の表面を120秒処理して、合計1~5nmの酸化膜からなるバリア層を多結晶半導体層の表面に形成する。このバリア層は、結晶化させるために添加した触媒元素、例えばニッケルNiを多結晶半導体層中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体層の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体層の表面を酸化する方法やプラズマCVD法やスパッタ法や蒸着法などで1~10nm程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザ光の照射により形成された酸化膜を除去してもよい。次に、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質珪素膜を10nm~400nm、ここでは膜厚100nmで成膜する。ここでは、アルゴン元素を含む非晶質珪素膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマCVD法を用いてアルゴン元素を含む非晶質珪素膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比SiH4:Arを1:99とし、成膜圧力を6.665Paとし、RFパワー密度を0.087W/cm2とし、成膜温度を350°Cとする。その後、650°Cに加熱された炉に入れて3分の加熱処理を行い、触媒元素を除去ゲッタリングする。これにより結晶構造を有する半導体層602中の触媒元素濃度が低減される。炉に代えてランプアニール装置を用いてもよい。次に、バリア層をエッチングストッパとして、ゲッタリングサイトであるアルゴン元素を含む非晶質珪素膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。なお、触媒元素を用いて半導体層の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための加熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。上述したように半導体層602を形成した後、半導体層602に対して、p型を付与する不純物元素又はn型を付与する不純物元素を低濃度に添加するチャネルドープを行う。チャネルドープは半導体層602全体に対して行っても良いし、半導体層602の一部に対して選択的に行っても良い。p型を付与する不純物元素としては、ボロンBやアルミニウムAlやガリウムGa等を用いることができる。n型を付与する不純物元素としては、リンPやヒ素As等を用いることができる。ここでは、不純物元素として、ボロンBを用い、当該ボロンが1×1016~5×1017/cm3の濃度で含まれるよう添加する。次に、半導体層602をエッチングにより所望の形状に加工パターニングすることで、図37Bに示すように、島状に分離された半導体層603、半導体層604を形成する。なお、上述したチャネルドープは、半導体層602に対して行うのではなく、パターニング後の半導体層603、半導体層604に対して行うようにしても良い。次に、図37Cに示すように、半導体層603、半導体層604を用いて、トランジスタ605、トランジスタ606を形成する。具体的には、半導体層603、半導体層604を覆うようにゲート絶縁層607を形成する。そして、ゲート絶縁層607上に、所望の形状に加工パターニングされた導電膜608及び導電膜609を形成する。導電膜608と、導電膜609とは、順にゲート絶縁層607上に積層されている。半導体層603と重なる導電膜608及び導電膜609が、トランジスタ605のゲート電極610として機能する。半導体層604と重なる導電膜608及び導電膜609が、トランジスタ606のゲート電極611として機能する。そして、導電膜608、導電膜609、あるいはレジストをパターニングしたものをマスクとして用い、半導体層603、半導体層604にn型またはp型を付与する不純物を添加し、ソース領域、ドレイン領域、さらにはLDD領域として機能する不純物領域等を形成する。なお図37Cでは、トランジスタ605がn型、トランジスタ606がp型の場合を例示しているが、トランジスタ605がp型、トランジスタ606がn型、又は双方がn型若しくはp型であっても良い。なお、ゲート絶縁層607として、例えば酸化珪素膜、窒化珪素膜、酸化窒化珪素膜または窒化酸化珪素膜等を単層で、または積層させて用いることができる。積層する場合には、例えば、基板600側から酸化珪素膜、窒化珪素膜、酸化珪素膜の3層構造とするのが好ましい。またゲート絶縁層607は、プラズマCVD法、減圧CVD法、スパッタ法などを用いて形成することができる。例えば、酸化珪素を用いたゲート絶縁層607をプラズマCVD法で形成する場合、TEOSTetraethylOrthosilicateとO2を混合したガスを用い、反応圧力40Pa、基板温度300~400°C、高周波13.56MHz電力密度0.5~0.8W/cm2とし、形成する。ゲート絶縁層607は、高密度プラズマ処理を行うことにより半導体層603、半導体層604の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるや窒素ラジカルNHラジカルを含む場合もあるによって、半導体層603、半導体層604の表面を酸化または窒化することにより、1~20nm、代表的には5~10nmの絶縁膜が半導体層603、半導体層604に接するように形成される。この5~10nmの絶縁膜をゲート絶縁層607として用いても良い。上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応で進むため、ゲート絶縁膜と半導体層の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体層を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体層が結晶性を有する場合、熱酸化では、結晶粒界での酸化の進行が早いため、熱酸化膜の膜厚の均一性が悪くなるが、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させることにより、結晶粒と結晶粒界での酸化の進行が均等に進むため、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。また、窒化アルミニウムをゲート絶縁層607として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、トランジスタで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものをゲート絶縁膜として用いても良い。ここでは、亜酸化窒素N2OとシランSiH4を、10~30Paの圧力にて用い、マイクロ波2.45GHz電力を3~5kWとして、気相成長法により、酸化窒化珪素を有する膜厚30nmのゲート絶縁層607を形成する。また、上述の固相反応と気相成長法による反応を組み合わせることにより、界面準位密度が低く絶縁耐圧の優れたゲート絶縁層607を形成することができる。また、ゲート絶縁層607として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層607に高誘電率材料を用いることにより、ゲート絶縁膜607の物理膜厚を厚くすることができるので、ゲートリーク電流を低減することができる。また、ここでは積層された2つの導電膜608、導電膜609を用いて、ゲート電極610、ゲート電極611を形成しているが、本発明はこの構成に限定されない。導電膜608、導電膜609の代わりに、単層の導電膜を用いてゲート電極610及びゲート電極611を形成しても良いし、積層した3つ以上の導電膜を用いてゲート電極610及びゲート電極611を形成しても良い。3つ以上の導電膜を積層する3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。ゲート電極610、ゲート電極611を形成するための導電膜は、タンタルTa、タングステンW、チタンTi、モリブデンMo、アルミニウムAl、銅Cu、クロムCr、ニオブNb、ネオジムNd、コバルトCo、ジルコニウムZr、亜鉛Zn、ルテニウムRu、ロジウムRh、パラジウムPd、オスミウムOs、イリジウムIr、白金Pt、金Au、銀Ag等を用いることができる。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体層に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。また、ゲート電極610、ゲート電極611を形成するための導電膜として、可視光に対して透光性を有する導電材料を用いることもできる。透光性の導電材料としては、インジウム錫酸化物ITO、酸化珪素を含むインジウム錫酸化物ITSO、有機インジウム、有機スズ、酸化亜鉛等を用いることができる。また、ゲート電極610、ゲート電極611を形成するための導電膜として、酸化亜鉛ZnOを含むインジウム亜鉛酸化物IZOIndiumZincOxide、酸化亜鉛ZnO、ガリウムGaをドープしたZnO、酸化スズSnO2、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いてもよい。ここでは、1層目の導電膜608として窒化タンタルまたはタンタルTaを、2層目の導電膜609としてタングステンWを用いる。2つの導電膜の組み合わせとして、ここに示した例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の組み合わせとして、例えば、n型を付与する不純物がドーピングされたSiとニッケルシリサイド、n型を付与する不純物がドーピングされたSiとWSix等も用いることができる。導電膜608、導電膜609の形成にはCVD法、スパッタリング法等を用いることができる。上述した2層の導電膜でゲート電極610、ゲート電極611を形成する場合、1層目の導電膜608を20~100nmの厚さで形成し、2層目の導電膜609を100~400nmの厚さで形成する。ここでは、窒化タンタルまたはタンタルTaを有する1層目の導電膜608を30nmの膜厚とし、タングステンWを有する2層目の導電膜609を170nmの膜厚とした。なお、ゲート電極610、ゲート電極611を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の形状を有するゲート電極610、ゲート電極611を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極610、ゲート電極611を形成しても良い。なお、液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。なお、ゲート電極610、ゲート電極611を形成する際に、用いる導電膜の材料によって、最適なエッチングの方法、エッチャントの種類を適宜選択すれば良い。以下、1層目の導電膜608として窒化タンタルを、2層目の導電膜609としてタングステンを用いる場合のエッチングの方法の一例について、具体的に説明する。まず、窒化タンタル膜を形成した後、窒化タンタル膜上にタングステン膜を形成する。そして、タングステン膜上にマスクを形成し、第1のエッチングを行う。第1のエッチングでは、まず第1のエッチング条件を用いた後に、第2のエッチング条件を用いる。第1のエッチング条件では、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10sccmとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成してエッチングを行う。そして、基板側試料ステージにも150WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件を用いることにより、タングステン膜を、その端部がテーパー形状になるようにエッチングすることができる。次に、第2のエッチング条件を用いてエッチングを行う。第2のエッチング条件は、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30sccmとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約30秒程度のエッチングを行う。基板側試料ステージにも20WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではタングステン膜及び窒化タンタル膜とも同程度にエッチングされる。上記第1のエッチングでは、マスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により窒化タンタル膜及びタングステン膜の端部が、角度15~45°程度のテーパー形状となる。なお、ゲート絶縁層607のうち、第1のエッチングにより露出した部分は、エッチングの条件にもよるが、その他の窒化タンタル膜及びタングステン膜で覆われている部分よりも、多少エッチングされて薄くなる。次いで、マスクを除去せずに第2のエッチングを行う。第2のエッチングでは、エッチングガスにCF4とCl2とO2とを用い、タングステン膜を選択的にエッチングする。この時、第2のエッチングにより、タングステン膜が優先的にエッチングされるが、窒化タンタル膜はほとんどエッチングされない。上述した第1のエッチング及び第2のエッチングにより、窒化タンタルを用いた導電膜608と、導電膜608よりも幅の狭い、タングステンを用いた導電膜609とを、形成することができる。次に、半導体層603、半導体層604への一導電型を付与する不純物の導入を行い、トランジスタ605、トランジスタ606の不純物領域を形成する。ここではトランジスタ605がnチャネル型、トランジスタ606がpチャネル型である。よって、n型を付与する不純物、例えばリンP、砒素Asなど半導体層603に導入する。また、p型を付与する不純物、例えばボロンBを半導体層604に導入する。上述した第1のエッチング及び第2のエッチングにより形成される導電膜608及び導電膜609をマスクとして用いることで、ソース領域、ドレイン領域、LDD領域として機能する不純物領域を半導体層603、半導体層604内にセルフアラインで作り分けることができる。これにより、不純物領域の作りわけに、新たにマスクを用意する必要が無くなる。上記一連の工程によって、トランジスタ605と、トランジスタ606とを形成することができる。なお、トランジスタの作製方法は、上述した工程に限定されない。なお、ここでは、シングルゲート構造のトランジスタについて例示しているが、ダブルゲート構造などのマルチゲート構造でもよい。また、インクジェットや印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。また、マスクレチクルを用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。さらに、レジストを用いる必要がないので、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるため、全面に成膜した後でエッチングするという製法よりも、材料が無駄にならず、低コストにできる。次に図37Dに示すように、トランジスタ605、トランジスタ606を覆うように、絶縁膜612を形成する。絶縁膜612は必ずしも設ける必要はないが、絶縁膜612を形成することで、アルカリ金属やアルカリ土類金属などの不純物が、トランジスタ605、トランジスタ606へ侵入するのを防ぐことができる。具体的に絶縁膜612として、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。ここでは、CVD法により膜厚30nm程度の酸化窒化珪素膜形成し、絶縁膜612として用いる。絶縁膜612を形成した後、不純物領域の加熱処理による活性化を行っても良い。例えば、加熱処理は、480°C、1時間、窒素雰囲気中においてを行えばよい。加熱処理には、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法またはラピッドサーマルアニール法RTA法などを用いることができる。次に、絶縁膜612上に、絶縁膜613を形成する。絶縁膜613は、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、PSGリンガラス、BPSGリンボロンガラス、アルミナ等を用いることができる。シロキサン系樹脂は、シリコンSiと酸素Oとの結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基例えばアルキル基、芳香族炭化水素のうち、少なくとも1種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜613を形成しても良い。絶縁膜613の形成には、その材料に応じて、CVD法、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。ここでは、CVD法で形成した膜厚100nmの、水素を含む窒化酸化珪素膜と、CVD法で形成した、膜厚900nmの酸化窒化珪素膜とを積層させ、絶縁膜613として用いる。なお、ここでは、絶縁膜612、絶縁膜613が層間絶縁膜として機能しているが、単層の絶縁膜を層間絶縁膜として用いても良いし、積層させた3層の絶縁膜、或いは積層させた4層以上の絶縁膜を、層間絶縁膜として用いても良い。次に、加熱処理を300°C以上550°C以下で、1時間以上12時間以下で行うと良い。ここでは、窒素雰囲気中において、410°C、1時間の加熱処理を行う。上記加熱処理を行うことで、絶縁膜613に含まれる水素により、半導体層603、半導体層604のダングリングボンドを終端させることができる。上記加熱処理には、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法またはラピッドサーマルアニール法RTA法などを用いることができる。加熱処理により、水素化のみならず、半導体層603、半導体層604に添加された不純物元素の活性化も行うことができる。また、ダングリングボンドを終端させる水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。次に、半導体層603、半導体層604がそれぞれ一部露出するように、ゲート絶縁層607、絶縁膜612、絶縁膜613にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体層603に接する導電膜614及び導電膜615と、該コンタクトホールを介して半導体層604に接する導電膜616及び導電膜617とを形成する。導電膜614乃至導電膜617は、CVD法やスパッタリング法等により形成することができる。具体的に導電膜614乃至導電膜617として、タングステンW、チタンTi、タンタルTa、モリブデンMo、ニッケルNi、白金Pt、銅Cu、金Au、銀Ag、マンガンMn、ネオジムNd、炭素C、珪素Si等を用いることができる。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜614乃至導電膜617は、上記金属を有する単数の膜を、または上記金属を有する積層された複数の膜を、用いることができる。本実施の形態では本発明に用いることが出来るトランジスタの作製方法として、薄膜トランジスタの作製方法の一例について述べたが、この作製方法に限定されるものではない。また、薄膜トランジスタ以外に、半導体基板上に作製されたトランジスタを用いることも可能である。なお、本明細書等において、Xの上にYが形成されている、あるいは、X上にYが形成されている、と明示的に記載する場合は、Xの上にYが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、XとYと間に別の対象物が介在する場合も含むものとする。ここで、X、Yは、対象物例えば、装置、素子、回路、配線、電極、端子、導電膜、層、などであるとする。従って例えば、層Xの上にもしくは層X上に、層Yが形成されている、と明示的に記載されている場合は、層Xの上に直接接して層Yが形成されている場合と、層Xの上に直接接して別の層例えば層Zなどが形成されていて、その上に直接接して層Yが形成されている場合とを含むものとする。なお、別の層例えば層Zなどは、単層でもよいし、複層積層でもよい。さらに、Xの上方にYが形成されている、と明示的に記載されている場合についても同様であり、Xの上にYが直接接していることに限定されず、XとYとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Xの上方に、層Yが形成されている、という場合は、層Xの上に直接接して層Yが形成されている場合と、層Xの上に直接接して別の層例えば層Zなどが形成されていて、その上に直接接して層Yが形成されている場合とを含むものとする。なお、別の層例えば層Zなどは、単層でもよいし、複層積層でもよい。なお、Xの上にYが形成されている、X上にYが形成されている、又はXの上方にYが形成されている、と明示的に記載する場合、Xの斜め上にYが形成される場合も含むこととする。なお、Xの下にYが、あるいは、Xの下方にYが、の場合についても、同様である。なお、本明細書等において、上に、上方に、下に、下方に、横に、右に、左に、斜めに、奥に、手前に、内に、外に、又は中になどの空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Xの上にY、と明示的に示される場合は、YがXの上にあることに限定されない。図中のデバイスは反転、又は180°回転することが可能なので、YがXの下にあることを含むことが可能である。このように、上にという語句は、上にの方向に加え、下にの方向を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、上にという語句は、上に、及び下にの方向に加え、横に、右に、左に、斜めに、奥に、手前に、内に、外に、又は中になどの他の方向を含むことが可能である。つまり、状況に応じて適切に解釈することが可能である。実施の形態7本実施の形態では、表示装置の一例について説明する。図38Aは、本実施の形態の表示装置のブロック図の一例を示す。図38Aに示す表示装置は、回路5501例えばタイミングコントローラと、回路5502例えば駆動回路と、画素部5503とを有する。回路5502は、回路5504例えばソースドライバ回路と、回路5505例えばゲートドライバ回路とを有する。画素部5503には、回路5504から複数の配線5507例えば信号線、ソース信号線、ビデオ信号線が延伸して配置され、回路5505から複数の配線5508例えば信号線、ゲート信号線又は走査線が延伸して配置される。複数の配線5507と、複数の配線5508との交差領域には、各々、画素5506がマトリクス状に配置される。そして、画素5506は、配線5507と配線5508と接続される。なお、回路5501は、回路5504と回路5505と接続される。なお、画素部5503には、画素5506の構成に応じて様々な配線を設けるとよい。その一例について説明する。例えば、画素5506が液晶素子又はメモリ性を有する表示素子などを有する場合、画素部5503には容量線を設けるとよい。別の例として、画素5506がEL素子等の発光素子を有する場合、画素部5503にはアノード線などの電源線を設けるとよい。別の例として、画素5506が複数のスイッチ又はトランジスタなどを有する場合、画素部5503には配線5508と同様の機能を有する配線例えば信号線、ゲート信号線又は走査線を形成することが可能である。この場合、回路5505と同様の機能を有する回路例えばゲートドライバ回路を設けるとよい。なお、回路5501、回路5504及び回路5505の全て又は一部は、画素部5503と同じ基板に形成されるとよい。または、回路5501、回路5504及び回路5505の全ては、画素部5503とは異なる基板に形成されるとよい。その一例について、図38B、図38C、図38D及び図38Eを参照して説明する。図38Bは、画素部5503と同じ基板基板5509と示すに、回路5504と回路5505とが形成され、画素部5503とは異なる基板例えばシリコン基板、SOI基板などに回路5501が形成される例を示す。これにより、画素部5503が形成される基板と、外部回路との接続点数を減らすことができる。よって、信頼性の向上、歩留まりの向上、製造コストの削減などを図ることができる。なお、画素部5503が形成される基板と、外部回路とは、FPCパットなどを介して接続されるとよい。そして、外部回路は、TABTapeAutomatedBonding方式によって、FPCFlexiblePrintedCircuitに実装されるとよい。または、外部回路は、COGChiponGlass方式によって基板5509に実装されるとよい。図38Cは、画素部5503と同じ基板に、回路5505とが形成され、画素部5503とは異なる基板例えばシリコン基板、SOI基板などに回路5501と回路5504が形成される例を示す。これにより、画素部5503と同じ基板には、回路5505を形成することができる。回路5505の駆動周波数は、回路5504の駆動周波数よりも低いことが多い。そのため、非晶質シリコン、微結晶シリコン、酸化物半導体又は有機半導体を用いたトランジスタにより、画素部5503及び回路5505を構成することができる。よって、製造工程の削減、製造コストの削減、信頼性の向上、歩留まりの向上などを図ることができる。さらに、画素部5503を大きくすることができ、表示装置の表示部を大きくすることができる。図38Dは、画素部5503と同じ基板に、回路5504の一部回路5504aと示すと回路5505とが形成され、画素部5503とは異なる基板に回路5501と回路5504の別の一部回路5504bと示すが形成される例を示す。回路5504aの駆動周波数は、回路5504bの駆動周波数よりも低いとする。よって、図38Bに示す表示装置と同様に、非晶質シリコン、微結晶シリコン、酸化物半導体又は有機半導体を用いたトランジスタにより、画素部5503、回路5504a及び回路5505を構成することができる。なお、回路5504aは、スイッチ、インバータ回路、セレクタ回路、デマルチプレクサ回路、シフトレジスタ回路、デコーダ回路及びバッファ回路などの中の1つ以上により構成されるとよい。回路5504bは、シフトレジスタ回路、デコーダ回路、ラッチ回路、D/A変換回路、レベルシフタ回路、バッファ回路などの中の1つ以上により構成されるとよい。図38Eは、画素部5503とは異なる基板に、回路5501と回路5504と回路5505とが形成される例を示す。回路5504、または、回路5505において、上記実施の形態で示した回路を用いることが出来る。なお、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ELエレクトロルミネッセンス素子有機物及び無機物を含むEL素子、有機EL素子、無機EL素子、LED白色LED、赤色LED、緑色LED、青色LEDなど、トランジスタ電流に応じて発光するトランジスタ、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブGLV、プラズマディスプレイPDP、デジタルマイクロミラーデバイスDMD、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイFED又はSED方式平面型ディスプレイSED:Surface-conductionElectron-emitterDisplyなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイなどがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお、液晶の光学的変調作用は、液晶にかかる電界横方向の電界、縦方向の電界又は斜め方向の電界を含むによって制御される。なお、具体的には、液晶素子の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶PDLC、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶PALC、バナナ型液晶などを挙げることができる。また液晶の駆動方法としては、TNTwistedNematicモード、STNSuperTwistedNematicモード、IPSIn-Plane-Switchingモード、FFSFringeFieldSwitchingモード、MVAMulti-domainVerticalAlignmentモード、PVAPatternedVerticalAlignmentモード、ASVAdvancedSuperViewモード、ASMAxiallySymmetricalignedMicro-cellモード、OCBOpticallyCompensatedBirefringenceモード、ECBElectricallyControlledBirefringenceモード、FLCFerroelectricLiquidCrystalモード、AFLCAntiFerroelectricLiquidCrystalモード、PDLCPolymerDispersedLiquidCrystalモード、PNLCPolymerNetworkLiquidCrystalモード、ゲストホストモード、ブルー相BluePhaseモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。電子ペーパーの一例としては、分子により表示されるもの光学異方性、染料分子配向など、粒子により表示されるもの電気泳動、粒子移動、粒子回転、相変化など、フィルムの一端が移動することにより表示されるもの、分子の発色/相変化により表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合して自発光により表示されるものなどを用いることができる。具体的には、電子ペーパーの表示方法の一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体、磁気泳動型、磁気感熱式、エレクトロウェッテイング、光散乱透明/白濁変化、コレステリック液晶/光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、2色性色素液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機ELなどがある。ただし、これに限定されず、電子ペーパー及びその表示方法として様々なものを用いることができる。ここで、マイクロカプセル型電気泳動を用いることによって、泳動粒子の凝集、沈殿を解決することができる。電子粉流体は、高速応答性、高反射率、広視野角、低消費電力、メモリ性などのメリットを有する。なお、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、非晶質シリコン、多結晶シリコン、微結晶マイクロクリスタル、ナノクリスタル、セミアモルファスとも言うシリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタTFTなどを用いることが出来る。TFTを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。なお、トランジスタの一例としては、化合物半導体例えば、SiGe、GaAsなど、又は酸化物半導体例えば、ZnO、InGaZnO、IZOインジウム亜鉛酸化物、ITOインジウム錫酸化物、SnO、TiO、AlZnSnOAZTOなどなどを有するトランジスタ又は、これらの化合物半導体又は酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、S値の改善を図ることができる。なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板例えば単結晶基板又はシリコン基板、SOI基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレススチル基板、ステンレススチルホイルを有する基板、タングステン基板、タングステンホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレートPET、ポリエチレンナフタレートPEN、ポリエーテルサルフォンPESに代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はSOI基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板天然繊維絹、綿、麻、合成繊維ナイロン、ポリウレタン、ポリエステル若しくは再生繊維アセテート、キュプラ、レーヨン、再生ポリエステルなどを含む、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。実施の形態8本明細書に開示するシフトレジスタ回路を用いた表示装置は、さまざまな電子機器遊技機も含むに用いることができる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明したシフトレジスタ回路を用いた表示装置を具備する電子機器の例について説明する。図39Aは電子書籍E-bookともいうであり、筐体9630、表示部9631、操作キー9632、太陽電池9633、充放電制御回路9634を有することができる。図39Aに示した電子書籍は、様々な情報静止画、動画、テキスト画像などを表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェアプログラムによって処理を制御する機能、等を有することができる。なお、図39Aでは充放電制御回路の一例としてバッテリー9635、DCDCコンバータ以下、コンバータと略記9636を有する構成について示している。他の実施の形態で示したシフトレジスタ回路を用いた表示装置を表示部9631に用いることにより、安定性の高い電子書籍とすることができる。図39Aに示す構成では、表示部9631を半透過型、または反射型の液晶表示装置とすることで、比較的明るい環境下でも認識性良く使用することができる。また、その様な環境下では、太陽電池9633による発電及びバッテリー9635への充電を効率よく行うことができる。なお、太陽電池9633は、図示した領域に限らず、筐体9630の空きスペース表面や裏面に適宜設けることができる。なおバッテリー9635としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。また、図39Aに示す充放電制御回路9634の構成及び動作について、図39Bのブロック図を用いて説明する。図39Bには、太陽電池9633、バッテリー9635、コンバータ9636、コンバータ9637、スイッチSW1乃至SW3、表示部9631について示している。ここで、充放電制御回路9634に対応する箇所は、バッテリー9635、コンバータ9636、コンバータ9637、スイッチSW1乃至SW3である。まず、外光により太陽電池9633が発電する場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー9635を充電するための好適な電圧となるよう、コンバータ9636で昇圧または降圧がなされる。そして、表示部9631の動作に太陽電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ9637で表示部9631に必要な電圧に昇圧または降圧をすることとなる。また、表示部9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー9635の充電を行う構成とすればよい。次いで、外光が乏しく、太陽電池9633による発電がされない場合の動作の例について説明する。バッテリー9635に蓄電された電力は、スイッチSW3をオンにすることでコンバータ9637により昇圧または降圧がなされる。そして、表示部9631の動作にバッテリー9635からの電力が用いられることとなる。なお、充電手段の一例として太陽電池を用いる例を示したが、他の手段、または他の手段との組み合わせによりバッテリー9635を充電する構成であってもよい。図40Aは、ノート型のパーソナルコンピュータであり、本体3001、筐体3002、表示部3003、キーボード3004などによって構成されている。実施の形態1乃至実施の形態6で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高いノート型のパーソナルコンピュータとすることができる。図40Bは、携帯情報端末PDAであり、本体3021には表示部3023と、外部インターフェイス3025と、操作ボタン3024等が設けられている。また操作用の付属品としてスタイラス3022がある。実施の形態1乃至実施の形態6で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高い携帯情報端末PDAとすることができる。図40Cは、電子書籍の一例を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部図40Cでは表示部2705に文章を表示し、左側の表示部図40Cでは表示部2707に画像を表示することができる。実施の形態1乃至実施の形態6で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高い電子書籍2700とすることができる。また、図40Cでは、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカー2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子など、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。図40Dは、携帯電話であり、筐体2800及び筐体2801の二つの筐体で構成されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフォン2804、カメラ用レンズ2807、外部接続端子2808などを備えている。また、筐体2800には、携帯型情報端末の充電を行う太陽電池セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2801内部に内蔵されている。実施の形態1乃至実施の形態6で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高い携帯電話とすることができる。また、表示パネル2802はタッチパネルを備えており、図40Dには映像表示されている複数の操作キー2805を点線で示している。なお、太陽電池セル2810で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。表示パネル2802は、使用形態に応じて表示の方向が適宜変化する。スピーカー2803及びマイクロフォン2804は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2800と筐体2801は開閉し、図40Dからさらに開くことで通話に適した形態にすることが可能で、逆に折りたたんだ状態とすることができ、携帯に適した小型化が可能である。外部接続端子2808はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット2811に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。図40Eは、デジタルビデオカメラであり、本体3051、表示部A3057、操作スイッチ3054、表示部B3055、バッテリー3056などによって構成されている。実施の形態1乃至実施の形態6で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高いデジタルビデオカメラとすることができる。図40Fは、テレビジョン装置の一例を示している。テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、スタンド9605により筐体9601を支持した構成を示している。実施の形態1乃至実施の形態6で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高いテレビジョン装置9600とすることができる。テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向送信者から受信者または双方向送信者と受信者間、あるいは受信者間同士などの情報通信を行うことも可能である。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。なお、本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。実施の形態9本実施の形態では、上記実施の形態で示したシフトレジスタ回路を用いた不揮発性半導体記憶装置を具備する半導体装置の適用例に関して図面を参照して以下に説明する。また、本発明のシフトレジスタ回路を用いた不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明のシフトレジスタ回路を用いた不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、コンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはDVDdigitalversatiledisc等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。それら電子機器の具体例を図41に示す。図41A、Bは、デジタルカメラを示している。図41Bは、図41Aの裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、レンズ2113、シャッターボタン2115などを有する。表示部2112はタッチパネルを備えており、各種設定は画面表示に触れることで行える。また、取り出し可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデータをメモリ2116に記憶させておく構成となっている。本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置は当該メモリ2116に適用することができる。また、図41Cは、携帯電話を示しており、携帯端末の1つの代表例である。この携帯電話は筐体2121、表示部2122、操作キー2123、カメラ用レンズ2124などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置は当該メモリ2125に適用することができる。また、図41Dは、デジタルプレーヤーを示しており、オーディオ装置の1つの代表例である。図41Dに示すデジタルプレーヤーは、本体2130、表示部2131、メモリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン2134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部2132は、本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20~200ギガバイトGBのNAND型不揮発性メモリを用いることができる。また、操作部2133を操作することにより、映像や音声音楽を記録、再生することができる。なお、メモリ部2132に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。また、図41Eは、電子ブック電子ペーパーともいうを示している。この電子ブックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んでいる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部2144は、本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20~200ギガバイトGBのNAND型不揮発性メモリを用いることができる。また、操作キー2143を操作することにより、映像や音声音楽を記録、再生することができる。なお、メモリ部2144に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。以上の様に、本発明のシフトレジスタ回路を用いた不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子トランジスタ、ダイオードなど、配線、受動素子容量素子、抵抗素子など、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個Nは整数の回路素子トランジスタ、容量素子等を有して構成される回路図から、M個Mは整数で、M<Nの回路素子トランジスタ、容量素子等を抜き出して、発明の一態様を構成することは可能である。別の例としては、N個Nは整数の層を有して構成される断面図から、M個Mは整数で、M<Nの層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、N個Nは整数の要素を有して構成されるフローチャートから、M個Mは整数で、M<Nの要素を抜き出して、発明の一態様を構成することは可能である。なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。なお、本明細書等においては、少なくとも図に記載した内容図の中の一部でもよいは、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。なお、ある一つの実施の形態の中で述べる内容一部の内容でもよいは、その実施の形態で述べる別の内容一部の内容でもよい、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容一部の内容でもよいに対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。なお、ある一つの実施の形態において述べる図一部でもよいは、その図の別の部分、その実施の形態において述べる別の図一部でもよい、及び/又は、一つ若しくは複数の別の実施の形態において述べる図一部でもよいに対して、組み合わせることにより、さらに多くの図を構成させることが出来る。