半導体光源に流れる駆動電流を生成する半導体光源点灯回路であって、1次巻き線の一端に入力電圧が印加されたトランスと、前記トランスの1次巻き線の他端と固定電圧端子との間に接続されたスイッチング素子と、アノードが前記トランスの2次巻き線の一端と接続された第1ダイオードと、アノードが前記トランスの2次巻き線の他端と接続された第2ダイオードと、一端が前記第1ダイオードのカソードおよび前記第2ダイオードのカソードの両方と接続されたインダクタと、駆動電流の大きさが所定の第1しきい値を上回ると前記スイッチング素子をオフし、駆動電流の大きさが前記第1しきい値よりも小さい第2しきい値を下回ると前記スイッチング素子をオンする制御回路と、を備えることを特徴とする半導体光源点灯回路。前記スイッチング素子がオフされると駆動電流は小さくなり、前記スイッチング素子がオンされると駆動電流は大きくなるよう構成されたことを特徴とする請求項1に記載の半導体光源点灯回路。一端が前記インダクタの他端と接続され、他端が接地された電流検出抵抗をさらに備え、前記制御回路は、前記電流検出抵抗の両端電圧を駆動電流の大きさを示す電圧として使用することを特徴とする請求項1または2に記載の半導体光源点灯回路。前記制御回路は、前記スイッチング素子のスイッチング周波数が所定の周波数範囲に入るように、前記第1しきい値と前記第2しきい値との差を調整することを特徴とする請求項1から3のいずれかに記載の半導体光源点灯回路。半導体光源は直列に接続された複数の半導体光源であり、本半導体光源点灯回路は、直列に接続された複数の半導体光源のうちの少なくともひとつの半導体光源と並列に接続されたバイパススイッチをさらに備えることを特徴とする請求項1から4のいずれかに記載の半導体光源点灯回路。前記スイッチング素子がオフされたとき、前記トランスのコアの磁束をリセット電流に変換することによって低減させるリセット回路をさらに備え、前記制御回路は、前記スイッチング素子がオフされた後、前記リセット電流の大きさに基づき前記トランスのコアの磁束が実質的にゼロとなったか否かを判定する判定回路と、前記判定回路において実質的にゼロとなったと判定されたことを条件のひとつとして、前記スイッチング素子をオンするスイッチ駆動回路と、を含むことを特徴とする請求項1から5のいずれかに記載の半導体光源点灯回路。しかしながら、特許文献1に記載のバイパス方式では、各バイパススイッチのオンオフ切り替えの際に負荷の変動が生じる。LEDに供給すべき電流を生成する駆動回路の応答速度によっては、負荷の変動に伴い電流が狙いの値から外れる可能性がある。このような課題はバイパス方式に限らず、負荷が変動しうる任意の半導体光源点灯回路について生じうる。本発明はこうした状況に鑑みてなされたものであり、その目的は、負荷の変動に対する応答性がより良い半導体光源点灯回路の提供にある。本発明のある態様は、半導体光源点灯回路に関する。この半導体光源点灯回路は、半導体光源に流れる駆動電流を生成する半導体光源点灯回路であって、1次巻き線の一端に入力電圧が印加されたトランスと、トランスの1次巻き線の他端と固定電圧端子との間に接続されたスイッチング素子と、アノードがトランスの2次巻き線の一端と接続された第1ダイオードと、アノードがトランスの2次巻き線の他端と接続された第2ダイオードと、一端が第1ダイオードのカソードおよび第2ダイオードのカソードの両方と接続されたインダクタと、駆動電流の大きさが所定の第1しきい値を上回るとスイッチング素子をオフし、駆動電流の大きさが第1しきい値よりも小さい第2しきい値を下回るとスイッチング素子をオンする制御回路と、を備える。この態様によると、駆動電流の大きさに基づいてスイッチング素子のオンオフを制御できる。なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を装置、方法、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明によれば、負荷の変動に対する半導体光源点灯回路の応答性を改善できる。以下、各図面に示される同一または同等の構成要素、部材、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。また、電圧、電流あるいは抵抗などに付された符号は、必要に応じてそれぞれの電圧値、電流値あるいは抵抗値を表すものとして用いることがある。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。第1の実施の形態第1の実施の形態に係る半導体光源点灯回路は、出力段から平滑用キャパシタが除去されたフォワードコンバータである。このフォワードコンバータは平滑用キャパシタを備えないので、トランスの1次側のスイッチング素子のオンオフと2次側の出力電流の増大減少が実質的に同期する。本実施の形態では、この特性を利用し、出力電流のヒステリシス制御を行う。これにより、電流フィードバックにおける応答を高速化できる。図1は、第1の実施の形態に係る半導体光源点灯回路100の構成を示す回路図である。半導体光源点灯回路100は、直列に接続された車載用の第1LED122、第2LED124に出力電流Ioutを供給し、それらを点灯させる。半導体光源点灯回路100は第2LED124の点灯消灯を個別に制御できるよう構成されている。半導体光源点灯回路100、第1LED122および第2LED124は、ヘッドライトなどの車両用灯具に搭載される。半導体光源点灯回路100は車載バッテリ104と接続される。車載バッテリ104は、12Vもしくは24Vの直流のバッテリ電圧を発生する。半導体光源点灯回路100は車載バッテリ104からバッテリ電圧を入力電圧Vinとして受ける。半導体光源点灯回路100は、電圧の観点からは、正の直流の電圧である入力電圧Vinを、負の直流の電圧である出力電圧Voutに変換して第1LED122、第2LED124に印加する。すなわち、半導体光源点灯回路100は負極出力のフォワードコンバータである。半導体光源点灯回路100は、電流の観点からは、第1スイッチング素子112のスイッチングを使用して出力電流Ioutを生成し、第1LED122、第2LED124に供給する。出力電流Ioutのヒステリシス制御を行うためには、出力電流Ioutが連続的に変化することが好ましい。また、駆動対象のLEDの個数の変化などの負荷の変化に対応するためには、出力電圧Voutの昇降圧が可能であることが好ましい。これら2つの条件を満たすため、半導体光源点灯回路100はフォワードコンバータの形態をとることが好ましい。半導体光源点灯回路100は、制御回路102と、入力キャパシタ106と、リセット回路108と、トランス110と、第1スイッチング素子112と、第1ダイオード114と、第2ダイオード116と、インダクタ118と、電流検出抵抗120と、第2スイッチング素子126と、を備える。入力キャパシタ106は、車載バッテリ104と並列に設けられ、入力電圧Vinを平滑化する。より具体的には、入力キャパシタ106はトランス110の1次側の近傍に設けられており、第1スイッチング素子112のスイッチング動作に対する電圧平滑化の機能を果たす。トランス110は、1次巻き線136と、2次巻き線138と、リセット用巻き線140と、を含む。1次巻き線136の第1極性端子はリセット用巻き線140の第2極性端子と接続される。1次巻き線136の第1極性端子には入力電圧Vinが印加される。第1スイッチング素子112は、1次巻き線136の第2極性端子と、固定電圧が印加される固定電圧端子と、の間に接続される。固定電圧端子は例えば接地電位が印加される接地端子である。リセット用巻き線140の第1極性端子は第3ダイオード134のカソードと接続される。第3ダイオード134のアノードは接地される。第3ダイオード134およびリセット用巻き線140はリセット回路108を構成する。このリセット回路108は、第1スイッチング素子112がオフされたとき、トランス110のコアの磁束をリセット電流Irに変換することによって低減させる。2次巻き線138の第1極性端子は第1ダイオード114のアノードと接続され、第2極性端子は第2ダイオード116のアノードと接続される。なお、トランス110の各巻き線の端子の極性は、トランス110で生じる逆起電力および対応する誘導起電力の極性に基づき設定される極性である。第1ダイオード114のカソードおよび第2ダイオード116のカソードは両方ともインダクタ118の一端に接続される。インダクタ118の他端は電流検出抵抗120の一端と接続される。電流検出抵抗120の他端は第1LED122のアノードと接続されると共に接地される。第2スイッチング素子126は、第2LED124と並列に接続される。第2スイッチング素子126は、オンされた場合すなわち導通状態となった場合に第2LED124がバイパスされるよう構成される。より具体的には、第2スイッチング素子126は第2LED124のアノードとカソードとの間に設けられる。第2ダイオード116のアノードは第2LED124のカソードと接続される。第2ダイオード116のアノードの電圧が出力電圧Voutとして第2LED124のカソードに印加される。第1スイッチング素子112、第2スイッチング素子126はいずれもMOSFETMetalOxideSemiconductorFieldEffectTransistorやバイポーラトランジスタなどにより構成されてもよい。本実施の形態では、第1スイッチング素子112、第2スイッチング素子126のいずれにもNチャンネルMOSFETが採用される。制御回路102は、出力電流Ioutの大きさが所定の上側しきい値電流Ihiを上回ると第1スイッチング素子112をオフし、出力電流Ioutの大きさが上側しきい値電流Ihiよりも小さい下側しきい値電流Iloを下回ると第1スイッチング素子112をオンする。このようなヒステリシス制御の際、制御回路102は、第1スイッチング素子112のスイッチング周波数f1が所定の周波数範囲Δfに入るように、上側しきい値電流Ihiと下側しきい値電流Iloとの差を調整する。制御回路102は、切替信号生成回路128と、駆動回路130と、ヒステリシス調整回路132と、を含む。切替信号生成回路128は、不図示のエンジンコントロールユニットEngineControlUnitなどから第2LED124を点灯状態とすべきかまたは消灯状態とすべきかを指定する信号を受信する。切替信号生成回路128は、その信号に基づき第2スイッチング素子126のオンオフを制御する。すなわち、切替信号生成回路128は、第2LED124を消灯状態とすべき場合は第2スイッチング素子126をオンし、点灯状態とすべき場合は第2スイッチング素子126をオフする。駆動回路130は、パルス変調された1次側制御信号Sconを生成し、第1スイッチング素子112のゲートに供給することによって、第1スイッチング素子112のオンオフを制御する。駆動回路130は、電流検出抵抗120の両端電圧すなわちこの場合では電流検出抵抗120の一端の電圧を、出力電流Ioutの大きさを示す電流検出電圧VFBとして取得する。駆動回路130は、ヒステリシス調整回路132から上側しきい値電圧Vhiおよび下側しきい値電圧Vloを取得する。上側しきい値電圧Vhiは上側しきい値電流Ihiに応じた電圧であり、下側しきい値電圧Vloは下側しきい値電流Iloに応じた電圧である。駆動回路130は、電流検出電圧VFB、上側しきい値電圧Vhi、下側しきい値電圧Vloを使用し、出力電流Ioutの大きさと上側しきい値電流Ihi、下側しきい値電流Iloとを比較する。駆動回路130は、出力電流Ioutの大きさが上側しきい値電流Ihiを上回ると1次側制御信号Sconをネゲートすなわちローレベルとし、出力電流Ioutの大きさが下側しきい値電流Iloを下回ると1次側制御信号Sconをアサートすなわちハイレベルとする。ヒステリシス調整回路132は第1スイッチング素子112のスイッチング周波数f1に関するフィードバック制御を行う。ヒステリシス調整回路132は1次側制御信号Sconの周波数である駆動周波数f2を取得し、取得された駆動周波数f2が周波数範囲Δfに入るように、上側しきい値電圧Vhiと下側しきい値電圧Vloとの差以下、ヒステリシス幅ΔVhysと称すを調整する。周波数範囲Δfは、例えば400kHz程度の目標周波数f3を基準として含む。駆動周波数f2はスイッチング周波数f1と実質的に等しい。図2は、駆動回路130の構成を示す回路図である。駆動回路130は、第1コンパレータ202と、第2コンパレータ204と、判定回路216と、第1ORゲート218と、第1NANDゲート220と、第2NANDゲート222と、第1シュミットインバータ224と、第5抵抗226と、第1キャパシタ228と、第1Dフリップフロップ230と、第1タイマ回路242と、を有する。第1コンパレータ202の非反転入力端子には下側しきい値電圧Vloが印加され、反転入力端子には電流検出電圧VFBが印加される。第1コンパレータ202は下側しきい値電圧Vloと電流検出電圧VFBとを比較し、出力電流Iout≧下側しきい値電流Iloの場合ローレベル、そうでない場合ハイレベルとなる第1信号S1を生成する。本実施の形態では、Iout≧IloとVFB≧Vloとが同値であるとする。第2コンパレータ204の非反転入力端子には電流検出電圧VFBが印加され、反転入力端子には上側しきい値電圧Vhiが印加される。第2コンパレータ204は上側しきい値電圧Vhiと電流検出電圧VFBとを比較し、出力電流Iout≦上側しきい値電流Ihiの場合ローレベル、そうでない場合ハイレベルとなる第2信号S2を生成する。本実施の形態では、Iout≦IhiとVFB≦Vhiとが同値であるとする。判定回路216は、第1スイッチング素子112がオフされた後、リセット電流Irの大きさに基づきトランス110のコアの磁束が実質的にゼロとなったか否かを判定する。判定回路216は第3コンパレータ206を含む。第3コンパレータ206の非反転入力端子には、リセット用巻き線140の第1極性端子の電圧であるリセット電圧Vrを第1抵抗208と第2抵抗210とで分圧した電圧が印加される。第3コンパレータ206の反転入力端子には、入力電圧Vinを第3抵抗212と第4抵抗214とで分圧した電圧が印加される。第1スイッチング素子112がオフされた後、トランス110のコアの磁束の減少と共にリセット電流Irは徐々に減少する。リセット電流Irが減少するにつれてリセット電圧Vrは入力電圧Vinに近づいてゆく。トランス110のコアの磁束が実質的にゼロとなると、リセット電圧Vr≒入力電圧Vinとなる。そこで判定回路216の各抵抗値は、第3コンパレータ206がVr>Vin×0.9の場合にハイレベルとなり、そうでない場合にローレベルとなる第3信号S3を生成するよう設定される。第5抵抗226の一端には1次側制御信号Sconが入力され、他端は第1キャパシタ228の一端と接続される。第1キャパシタ228の他端は接地される。第1シュミットインバータ224は、第1キャパシタ228の一端の電圧を受け、第4信号S4を生成する。第1NANDゲート220は、第1信号S1と第3信号S3と第4信号S4との否定論理積を第5信号S5として生成する。第1タイマ回路242は、第1スイッチング素子112のオン期間の長さの最大値Δton_maxを規定する。第1タイマ回路242は、1次側制御信号Sconの立ち上がりエッジに合わせて最大値Δton_maxの長さを有する逆パルスが現れる第6信号S6を生成する。特に、第6信号S6は1次側制御信号Sconの立ち上がりエッジに合わせてローレベルに遷移し、最大値Δton_maxが経過した後ハイレベルに遷移する信号である。本実施の形態では、ローレベルからハイレベルに遷移し、またローレベルに戻るパルスに対し、ハイレベルからローレベルに遷移し、またハイレベルに戻るものを逆パルスと称す。第1タイマ回路242は、タイマIC232と、第2キャパシタ236と、第4ダイオード238と、第6抵抗240と、を有する。タイマIC232としては例えば74HC4538と同様の機能を有する素子が採用されてもよい。第1タイマ回路242のトポロジーはよく知られたものであるからここでは詳述しない。第1ORゲート218は、第2信号S2と第6信号S6との論理和を第7信号S7として生成する。第2NANDゲート222は、第7信号S7と1次側制御信号Sconとの否定論理積を第8信号S8として生成する。第1Dフリップフロップ230としては例えば標準ロジックICである74シリーズの’74と同様の機能を有する素子が採用されてもよい。第1Dフリップフロップ230のデータ端子およびクロック端子は接地される。第1Dフリップフロップ230の負論理のプリセット端子には第5信号S5が入力され、負論理のクリア端子には第8信号S8が入力される。第1Dフリップフロップ230の非反転出力端子から1次側制御信号Sconが出力される。1次側制御信号Sconがハイレベルの場合、第1スイッチング素子112はオン状態であり、出力電流Ioutは上昇する。出力電流Ioutの上昇と共に電流検出電圧VFBも上昇する。電流検出電圧VFBが下側しきい値電圧Vloを上回ると第1信号S1はハイレベルからローレベルに遷移する。少なくとも第1信号S1のこの遷移後は、第1NANDゲート220は第5信号S5をハイレベルとする。電流検出電圧VFBが下側しきい値電圧Vloと上側しきい値電圧Vhiとの間にある場合、第2信号S2はローレベルとなる。第6信号S6は最大値Δton_maxが経過するまでローレベルとなる。電流検出電圧VFBが上側しきい値電圧Vhiを上回るかまたは最大値Δton_maxが経過した場合、第1ORゲート218は第7信号S7をハイレベルに遷移させる。その遷移を受け、第2NANDゲート222は第8信号S8をハイレベルからローレベルに遷移させる。すると、第1Dフリップフロップ230のプリセット端子にハイレベルが印加された状態でクリア端子にローレベルが印加されるので、第1Dフリップフロップ230は1次側制御信号Sconをハイレベルからローレベルに遷移させる。1次側制御信号Sconがローレベルとなると、第2NANDゲート222は第8信号S8をローレベルからハイレベルに遷移させる。また、1次側制御信号Sconがローレベルとなると、第1スイッチング素子112はオフされ、出力電流Ioutは下降し、リセット回路108の作用によりトランス110のコアの磁束はゼロに近づいてゆく。コアの磁束が十分ゼロに近づくと第3信号S3はローレベルからハイレベルに遷移する。第1キャパシタ228の一端の電圧はローレベルとなり、第4信号S4はハイレベルとなる。出力電流Ioutの下降と共に電流検出電圧VFBも下降する。電流検出電圧VFBが下側しきい値電圧Vloを下回ると第1信号S1はローレベルからハイレベルに遷移する。その遷移を受け、第1NANDゲート220は第5信号S5をハイレベルからローレベルに遷移させる。すると、第1Dフリップフロップ230のクリア端子にハイレベルが印加された状態でプリセット端子にローレベルが印加されるので、第1Dフリップフロップ230は1次側制御信号Sconをローレベルからハイレベルに遷移させる。第1シュミットインバータ224、第5抵抗226および第1キャパシタ228は、例えば半導体光源点灯回路100の立ち上げの際など出力電流Ioutが下側しきい値電流Iloよりも小さいときに、1次側制御信号Sconを、所定の周波数およびデューティ比を有する矩形波信号とするための立ち上げ回路を構成する。Iout≪Iloの場合、第1信号S1はハイレベルに固定されるので、立ち上げ回路が第4信号S4のレベルを遷移させることで、1次側制御信号Sconのレベルを周期的に変化させる。駆動回路130では、第5信号S5は第3信号S3がハイレベルであることを条件のひとつとしてローレベルとなる。すなわち、駆動回路130の第1Dフリップフロップ230は、判定回路216においてトランス110のコアの磁束が実質的にゼロとなったと判定されたことを条件のひとつとして、第1スイッチング素子112をオンすると言える。ヒステリシス調整回路132は周波数比較回路300としきい値設定回路400とを含む。図3は、周波数比較回路300の構成を示す回路図である。周波数比較回路300は、第2Dフリップフロップ302と、パルス生成回路304と、第1ANDゲート306と、第2ANDゲート308と、第2タイマ回路310と、第3タイマ回路312と、第3NANDゲート314と、第4NANDゲート316と、を有する。第2Dフリップフロップ302のクロック端子には1次側制御信号Sconが入力され、反転出力端子はデータ端子と接続される。第2Dフリップフロップ302のプリセット端子およびクリア端子は例えば約5Vの電源電圧を使用してハイレベルに固定される。第2Dフリップフロップ302の非反転出力端子は1次側制御信号Sconが2分周された信号である第9信号S9を出力する。パルス生成回路304は第9信号S9を受け、第9信号S9のレベルの遷移に合わせて所定幅のパルスが現れる第10信号S10を生成する。パルス生成回路304は、第2シュミットインバータ318と、第7抵抗320と、第3シュミットインバータ322と、第3キャパシタ324と、第1XORゲート326と、を有する。第1XORゲート326の第1入力端子には第9信号S9が入力される。第2Dフリップフロップ302の非反転出力端子と第1XORゲート326の第2入力端子との間には、第2シュミットインバータ318、第7抵抗320、第3シュミットインバータ322がこの順に直列に設けられる。第3キャパシタ324の一端は、第7抵抗320と第3シュミットインバータ322との接続ノードに接続され、第3キャパシタ324の他端は接地される。第9信号S9がローレベルからハイレベルに遷移すると、第3シュミットインバータ322の出力信号は第7抵抗320の抵抗値と第3キャパシタ324の容量値とにより定まる時定数だけ遅延してローレベルからハイレベルに遷移する。第1XORゲート326は第9信号S9と第3シュミットインバータ322の出力信号との排他的論理和を第10信号S10として生成するので、第10信号S10には第9信号S9のレベルの遷移に合わせて上記時定数に応じた幅のパルスが現れる。第9信号S9がハイレベルからローレベルに遷移する場合も同様である。第1ANDゲート306は、第9信号S9と第10信号S10との論理積を第11信号S11として生成する。第2ANDゲート308は、第10信号S10と第2シュミットインバータ318の出力信号との論理積を第12信号S12として生成する。第2タイマ回路310、第3タイマ回路312はそれぞれ、第11信号S11の立ち上がりエッジに合わせて所定の下側周期T1、所定の上側周期T2の長さを有するパルスが現れる第13信号S13、第15信号S15、および第11信号S11の立ち上がりエッジに合わせて下側周期T1、上側周期T2の長さを有する逆パルスが現れる第14信号S14、第16信号S16を生成する。下側周期T1は上側周期T2よりも小さい。第2タイマ回路310、第3タイマ回路312はいずれも第1タイマ回路242と同様に構成される。第3NANDゲート314は、第12信号S12と第13信号S13と第15信号S15と後述のカウンタ下限設定信号Sclとの否定論理積を第17信号S17として生成する。第4NANDゲート316は、第12信号S12と第14信号S14と第16信号S16と後述のカウンタ上限設定信号Scuとの否定論理積を第18信号S18として生成する。図4は、周波数比較回路300の動作状態を示すタイムチャートである。ここでは説明の便宜上、カウンタ下限設定信号Sclおよびカウンタ上限設定信号Scuはいずれもハイレベルに固定されているものとする。図4は、上から順に、1次側制御信号Scon、第9信号S9、第10信号S10、第11信号S11、第13信号S13、第14信号S14、第15信号S15、第16信号S16、第12信号S12、第17信号S17および第18信号S18、を示す。1次側制御信号Sconはスイッチング周期T3=1/f2を有する矩形波信号である。時刻t1において、1次側制御信号Sconはローレベルからハイレベルに遷移する。その遷移に合わせて第9信号S9はローレベルからハイレベルに遷移する。するとパルス生成回路304の作用により、第10信号S10には幅Δt1のパルスが現れる。幅Δt1のパルスの持続期間中、第9信号S9はハイレベルを維持するので、第11信号S11にも幅Δt1のパルスが現れる。第2タイマ回路310および第3タイマ回路312の作用により、第13信号S13、第15信号S15にはそれぞれ、下側周期T1、上側周期T2の長さを有するパルスが現れる。また第14信号S14、第16信号S16にはそれぞれ、下側周期T1、上側周期T2の長さを有する逆パルスが現れる。時刻t1の後の時刻t2において、第2Dフリップフロップ302のデータ端子にローレベルが印加された状態で、1次側制御信号Sconはローレベルからハイレベルに遷移する。その遷移に合わせて第9信号S9はハイレベルからローレベルに遷移する。するとパルス生成回路304の作用により、第10信号S10には幅Δt1のパルスが現れる。幅Δt1のパルスの持続期間中、第2シュミットインバータ318の出力信号はハイレベルを維持するので、第12信号S12にも幅Δt1のパルスが現れる。図4の例では、T1<T3<T2なので、第12信号S12に現れるパルスの持続期間中、第13信号S13はローレベルを維持する。したがって、第17信号S17はハイレベル一定の信号となる。また、第12信号S12に現れるパルスの持続期間中、第16信号S16はローレベルを維持する。したがって、第18信号S18はハイレベル一定の信号となる。T1<T2<T3の場合、図4の例において第12信号S12のパルスが右に移動することに対応する。図4ではこの右に移動したパルスを、実線で示されるパルスの右側に破線で示す。この右に移動したパルスの持続期間中、第14信号S14、第16信号S16はいずれもハイレベルとなるので、第18信号S18に逆パルスが現れる。T3<T1<T2の場合、図4の例において第12信号S12のパルスが左に移動することに対応する。図4ではこの左に移動したパルスを、実線で示されるパルスの左側に破線で示す。この左に移動したパルスの持続期間中、第13信号S13、第15信号S15はいずれもハイレベルとなるので、第17信号S17に逆パルスが現れる。まとめると、1次側制御信号Sconのスイッチング周期T3が上側周期T2よりも大きい場合すなわち1次側制御信号Sconの駆動周波数f2が周波数範囲Δfの下限を下回る場合、第18信号S18に逆パルスが生成され、この逆パルスは後述のようにヒステリシス幅ΔVhysを小さくするよう作用する。ヒステリシス幅ΔVhysが小さくなると、駆動周波数f2は高くなる。スイッチング周期T3が下側周期T1よりも小さい場合すなわち駆動周波数f2が周波数範囲Δfの上限を上回る場合は同様の理由によりヒステリシス幅ΔVhysが大きくなり、駆動周波数f2は低くなる。図5は、しきい値設定回路400の構成を示す回路図である。しきい値設定回路400は、カウンタ回路402と、カウンタ上限設定回路404と、カウンタ下限設定回路406と、D/A変換回路408と、第1演算増幅器410と、基準電圧生成回路412と、上側しきい値電圧設定回路414と、を有する。カウンタ回路402は、第17信号S17および第18信号S18を受け、第17信号S17に立ち上がりエッジが現れるごとに6ビットのデジタル値をカウントダウンし、第18信号S18に立ち上がりエッジが現れるごとにデジタル値をカウントアップする。カウンタ回路402はカスケード接続された2つのアップダウンカウンタを有する。そのようなアップダウンカウンタとしては例えば標準ロジックICである74シリーズの’193と同様の機能を有する素子が採用されてもよい。カウンタ上限設定回路404は、6ビットのデジタル値を表す6本の出力信号線の全てがハイレベルの場合ローレベルとなり、それ以外の場合ハイレベルとなるカウンタ上限設定信号Scuを生成する。すなわち、デジタル値が上限値111111となった場合、カウンタ上限設定信号Scuはローレベルとなり、周波数比較回路300の第4NANDゲート316の作用により第18信号S18はハイレベルに固定され、さらなるカウントアップが制限または禁止される。カウンタ上限設定回路404はANDゲートやNANDゲートを使用して上記の機能を実現するよう構成される。カウンタ下限設定回路406は、6ビットのデジタル値を表す6本の出力信号線の全てがローレベルの場合ローレベルとなり、それ以外の場合ハイレベルとなるカウンタ下限設定信号Sclを生成する。すなわち、デジタル値が下限値000000となった場合、カウンタ下限設定信号Sclはローレベルとなり、周波数比較回路300の第3NANDゲート314の作用により第17信号S17はハイレベルに固定され、さらなるカウントダウンが制限または禁止される。カウンタ下限設定回路406はORゲートを使用して上記の機能を実現するよう構成される。D/A変換回路408は、カウンタ回路402によって出力される6ビットのデジタル値をアナログ電圧Vaに変換する。D/A変換回路408は、アナログ電圧Vaがデジタル値の単調関数となるよう構成されてもよい。D/A変換回路408は、公知のラダー抵抗により構成される。そのようなラダー抵抗型のD/A変換回路はよく知られたものであるからここでは詳述しない。第1演算増幅器410の非反転入力端子にはアナログ電圧Vaが印加され、反転入力端子は出力端子と接続される。第1演算増幅器410はバッファとして機能し、アナログ電圧Vaを下側しきい値電圧Vloとして出力する。基準電圧生成回路412は、出力電流Ioutの目標値Irefに対応する基準電圧Vrefを生成する。基準電圧生成回路412は電源電圧を2つの抵抗で分圧した分圧電圧を基準電圧Vrefとして出力する。上側しきい値電圧設定回路414は、下側しきい値電圧Vloおよび基準電圧Vrefを受け、基準電圧Vrefが上側しきい値電圧Vhiと下側しきい値電圧Vloとの実質的な中心となるように上側しきい値電圧Vhiを生成する。上側しきい値電圧設定回路414は、Vref-Vlo≒Vhi-Vrefが満たされるように上側しきい値電圧Vhiを生成する。すなわち、下側しきい値電圧Vloが低く高くなるとその分上側しきい値電圧Vhiは高く低くなり、ヒステリシス幅ΔVhysは大きく小さくなる。上側しきい値電圧設定回路414は、第2演算増幅器416と、第8抵抗418と、第9抵抗420と、を有する。第8抵抗418および第9抵抗420は実質的に等しい抵抗値を有し、第2演算増幅器416の出力端子と第1演算増幅器410の出力端子との間に直列に接続される。第2演算増幅器416の非反転入力端子には基準電圧Vrefが印加され、反転入力端子は第8抵抗418と第9抵抗420との接続ノードと接続される。第2演算増幅器416は出力端子から上側しきい値電圧Vhiを出力する。以上の構成による半導体光源点灯回路100の動作を説明する。図6は、半導体光源点灯回路100の動作状態を示すタイムチャートである。図6は、上から順に、出力電流Iout、1次巻き線136を流れる1次電流Ip、リセット電流Ir、を示す。時刻t3において出力電流Ioutは下側しきい値電流Iloを下回り、第1スイッチング素子112はオンされる。第1スイッチング素子112がオン状態となる期間であるオン期間TPONにおいて、1次電流Ipは上昇し、それに伴い出力電流Ioutも上昇する。時刻t4において出力電流Ioutは上側しきい値電流Ihiを上回り、第1スイッチング素子112はオフされオン期間TPONは終了する。第1スイッチング素子112がオフ状態となる期間であるオフ期間TPOFFにおいて、1次電流Ipは実質的にゼロとなり出力電流Ioutは減少する。また、リセット電流Irがリセット用巻き線140を流れる。トランス110のコアの磁束が減少するにつれてリセット電流Irは減少し、時刻t5において実質的にゼロとなる。このようにリセット電流Irが流れる期間をリセット期間TPREと称してもよい。時刻t5の後の時刻t6において、出力電流Ioutは下側しきい値電流Iloを下回り、第1スイッチング素子112は再びオンされる。本実施の形態に係る半導体光源点灯回路100によると、出力段に平滑用のキャパシタが設けられていないので第1スイッチング素子112のオンオフに対する出力電流Ioutの追従性がより良くなる。すなわち、第1スイッチング素子112がオフされると出力電流Ioutは小さくなり、第1スイッチング素子112がオンされると出力電流Ioutは大きくなる。そして、出力電流Ioutを目標値Iref付近で安定化させるために、平滑化の代わりに出力電流Ioutのヒステリシス制御が採用されている。これらの結果、電流フィードバックにおける応答を高速化できる。例えば、半導体光源点灯回路100の負荷であるLEDの個数が第2スイッチング素子126および切替信号生成回路128の作用により切り替えられたときに、出力電流Ioutをそのような負荷の変動により速く追従させることができる。図7a、bは、駆動対象のLEDの個数を変化させたときの出力電流Ioutおよび出力電圧Voutの波形を示す波形図である。図7aは駆動対象のLEDの個数を増やした場合、図7bは減らした場合にそれぞれ対応する。図7aについて、時刻t7において第2スイッチング素子126をオンからオフとすることにより半導体光源点灯回路100の駆動対象に第2LED124が追加される。それに伴い出力電圧Voutは変化するが、出力電流Ioutは良くヒステリシス制御されておりその平均値はほぼ変化しないことが分かる。図7bについて、時刻t8において第2スイッチング素子126をオフからオンとすることにより半導体光源点灯回路100の駆動対象から第2LED124が外される。それに伴い出力電圧Voutは変化するが、出力電流Ioutは良くヒステリシス制御されておりその平均値はほぼ変化しないことが分かる。半導体光源点灯回路が正極出力の場合、LEDが地絡した場合を考慮して出力電流の検出はハイサイドで行われる場合が多い。ここで負荷が変化すると、検出箇所の電位も変化するので、正確な出力電流の検出が困難となる。また、検出回路の構成もより複雑となりうる。そこで、本実施の形態に係る半導体光源点灯回路100では負極出力が採用され、正極側すなわち接地側の出力に電流検出抵抗120が設けられる。これにより、負荷出力電圧Voutが変化しても、その変化による出力電流Ioutの検出箇所の電位への影響は少なく、安定して出力電流Ioutを検出できる。出力電流Ioutをヒステリシス制御する際、入力電圧Vinまたは負荷が変化すると出力電流Ioutの上昇や下降の傾きが変化するので、スイッチング周波数f1が変化しうる。そこで、本実施の形態に係る半導体光源点灯回路100では、スイッチング周波数f1が周波数範囲Δfに入るように上側しきい値電流Ihiと下側しきい値電流Iloとの差が調整される。これにより、入出力条件の変化に伴うスイッチング周波数f1の変化を抑えることができる。特に、周波数範囲Δfを既知のラジオノイズの周波数帯域を避けるよう設定することにより、ラジオノイズによる半導体光源点灯回路100への悪影響を抑えることができる。なお、負荷であるLEDの個数を変化させたときに上側しきい値電流Ihiと下側しきい値電流Iloとの差がどのように変化するかは、半導体光源点灯回路100の回路定数やLEDの性質によりまちまちである。例えば、LEDの個数を減らすと出力電圧Voutが接地電位に近づき、出力電流Ioutの上昇の傾きはより急となる。しかしながら出力電流Ioutの下降の傾きはより緩やかとなる。したがって、上側しきい値電流Ihiと下側しきい値電流Iloとの差が大きくなる場合もあれば小さくなる場合もある。図8a~cは、LEDの個数の変化による下側しきい値電流Ilo、上側しきい値電流Ihiの振る舞いを説明するための説明図である。図8aはLEDの個数を変化させる前の出力電流Ioutの波形図である。この場合の上側しきい値電流Ihi1と下側しきい値電流Ilo1との差をΔI1と表記する。図8b、cはそれぞれ、LEDの個数を減らした場合の出力電流Ioutの波形図である。LEDの個数を減らした場合に、出力電流Ioutの上昇、下降の傾きが図8bに示されるように変化する場合、スイッチング周期T3を維持するために、上側しきい値電流Ihi2と下側しきい値電流Ilo2との差ΔI2が差ΔI1よりも大きくなる。LEDの個数を減らした場合に、出力電流Ioutの上昇、下降の傾きが図8cに示されるように変化する場合、スイッチング周期T3を維持するために、上側しきい値電流Ihi3と下側しきい値電流Ilo3との差ΔI3が差ΔI1よりも小さくなる。また、本実施の形態に係る半導体光源点灯回路100では、リセット期間TPREが終了するまでは第1スイッチング素子112はオフされたままとされる。したがって、トランス110のコアのリセットをより確実に完了させることができ、トランス110の飽和を避けることができる。これにより、トランス110としてより小型で廉価なトランスを採用することができる。第2の実施の形態図9は、第2の実施の形態に係る半導体光源点灯回路500の構成を示す回路図である。半導体光源点灯回路500は車載バッテリ104と接続され、第1LED122、第2LED124に出力電流Ioutを供給し、それらを点灯させる。半導体光源点灯回路500は、入力キャパシタ106と、第3ダイオード134と、第1スイッチング素子112と、トランス110と、第1ダイオード114と、第2ダイオード116と、インダクタ118と、インダクタ電流検出抵抗502と、第1出力平滑キャパシタ504と、第2出力平滑キャパシタ506と、電流検出抵抗120と、第2スイッチング素子126と、制御回路508と、を備える。インダクタ電流検出抵抗502はインダクタ118と電流検出抵抗120との間に設けられる。第1出力平滑キャパシタ504の一端はインダクタ電流検出抵抗502と電流検出抵抗120との接続ノードと接続され、他端は第2LED124のアノードと接続される。第2出力平滑キャパシタ506の一端は第1出力平滑キャパシタ504の他端と接続され、他端は第2LED124のカソードと接続される。制御回路508は、インダクタ118から出力されるインダクタ電流ILを用いたピーク電流モード制御を行う。制御回路508は、エラー増幅器510と、第3演算増幅器512と、第4コンパレータ514と、RSフリップフロップ516と、を含む。エラー増幅器510は、第1出力平滑キャパシタ504の一端の電圧と基準電圧Vrefとの差に対応する電圧をエラー電圧Verrとして出力する。第3演算増幅器512は、インダクタ電流検出抵抗502の両端電圧を所定の利得で増幅し、インダクタ電流ILの大きさを示すインダクタ検出電圧VLとして出力する。第4コンパレータ514はエラー電圧Verrとインダクタ検出電圧VLとを比較し、その比較結果を比較電圧Vcとして出力する。RSフリップフロップ516のセット端子には所定の周波数の基本クロック信号Sclockが入力される。リセット端子には比較電圧Vcが印加される。RSフリップフロップ516の非反転出力端子と第1スイッチング素子112のゲートとが接続される。以上、実施の形態に係る半導体光源点灯回路の構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。