"相変化メモリセルを操作するための方法であって、前記相変化メモリセルの一部に第一抵抗状態を誘導すると共に、前記相変化メモリセルの他部に前記第一抵抗状態と区別できる第二抵抗状態を誘導することによってデータを書き込み、前記第一抵抗状態が第一温度硬化形態を有する結晶相活性領域に対応し、前記第二抵抗状態が前記第一抵抗状態よりも高い抵抗を有し、最小抵抗を有し、且つ第二形態を有する結晶相活性領域に対応する工程と、前記第一及び前記第二抵抗状態を検出することによって、相変化メモリセル内のデータを読む工程と、を含むことを特徴とする相変化メモリセルを操作するための方法。前記第一抵抗状態を誘導する工程は、第一エネルギー量を有する電流パルスを印加することを含み、前記第二抵抗状態を誘導する工程は、第二エネルギー量を有する電流パルスを印加することを含み、前記第一エネルギー量は、前記第二エネルギー量よりも大きい、ことを特徴とする請求項1に記載の相変化メモリセルを操作するための方法。前記第一形態と前記第二形態は、異なる化学量論を有することを特徴とする請求項1に記載の相変化メモリセルを操作するための方法。前記第一形態と前記第二形態は、前記セルの活性領域内に異なる結晶粒径を有し、前記第一形態の粒径は、前記第二形態の粒径より大きくなることを特徴とする請求項1に記載の相変化メモリセルを操作するための方法。前記第一形態と前記第二形態は、異なる化学量論を有し、前記セルの活性領域内に異なる結晶粒径を有し、前記第一形態の粒径は、前記第二形態の粒径より大きくなることを特徴とする請求項1に記載の相変化メモリセルを操作するための方法。前記相変化メモリは、基本相変化メモリ材料を含み、前記基本相変化メモリ材料は、誘電体をドープしたGexSbyTezを含んでいることを特徴とする請求項1に記載の相変化メモリセルを操作するための方法。前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記基本相変化材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むこと特徴とする請求項1に記載の相変化メモリセルを操作するための方法。前記第二抵抗状態は、電流パルスによらずに前記活性領域を前記相変化材料の初期形態から変化させるために発生することを特徴とする請求項1に記載の相変化メモリセルを操作するための方法。単一ビットセルを含む集積回路相変化メモリにデータを読み込む方法であって、第一及び第二抵抗状態を感知することによって、前記単一ビットセルに前記データを読み取り、前記第一抵抗状態が第一粒径を有する結晶相活性領域に対応し、第二抵抗状態が第二粒径を有する結晶相活性領域に対応し、前記第二粒径は、前記第一粒径より小さいことを特徴とする集積回路相変化メモリにデータを読み込む方法。前記相変化メモリは、基本化学量論を有する相変化材料を含み、前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記相変化材料の活性領域における化学量論が、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する化学量論的な組み合わせに変化することを含む、ことを特徴とする請求項9に記載の集積回路相変化メモリにデータを読み込む方法。前記相変化メモリは、基本相変化メモリ材料を含み、前記基本相変化メモリ材料は、誘電体をドープしたGexSbyTezを含んでいることを特徴とする請求項9に記載の集積回路相変化メモリにデータを読み込む方法。前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記基本相変化材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項9に記載の集積回路相変化メモリにデータを読み込む方法。選択されたセルに低抵抗状態と高抵抗状態を誘導することによって、前記集積回路相変化メモリにデータセットをコーディングする工程と、前記コーディングした後、基板上に集積回路の相変化メモリを取り付け、低抵抗状態を有するセルが第一抵抗状態を有し、高抵抗状態を有するセルが第二抵抗状態を有する工程と、を含むことを特徴とする請求項9に記載の集積回路相変化メモリにデータを読み込む方法。集積回路相変化メモリを含む回路を製造するための方法であって、前記集積回路相変化メモリの一部のセルにより低い抵抗状態、及び前記集積回路相変化メモリの他部のセルにより高い抵抗状態を誘導することによって、前記集積回路相変化メモリにデータセットをコーディングする工程と、前記コーディングした後、基板上に集積回路相変化メモリを取り付ける工程と、前記取り付けた後、第一及び第二抵抗状態を感知することによって、前記データセットを読み取り、前記第一及び第二抵抗状態は、それぞれより低い抵抗状態及びより高抵抗状態に対応する工程と、前記第一抵抗状態のセルを第三抵抗状態に変化させ、前記第二抵抗状態のセルを第四抵抗状態に変化させる工程と、を含むことを特徴とする回路を製造するための方法。前記基板上に集積回路相変化メモリを取り付ける工程は、半田接合を含むことを特徴とする請求項14に記載の回路を製造するための方法。前記基板上に集積回路相変化メモリを取り付ける工程は、前記集積回路相変化メモリを熱サイクルに曝すことを含むことを特徴とする請求項14に記載の回路を製造するための方法。前記基板上に集積回路相変化メモリを取り付けた後、前記第一抵抗状態は第一結晶粒径を有する結晶相活性領域に対応し、前記第二抵抗状態は第二粒径を有する結晶相活性領域に対応し、前記第二粒径は前記第一粒径より小さいことを特徴とする請求項14に記載の回路を製造するための方法。前記相変化メモリは、基本化学量論を有する相変化材料を含み、前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記相変化材料の活性領域における化学量論が、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する化学量論的な組み合わせに変化することを含む、ことを特徴とする請求項14に記載の回路を製造するための方法。前記相変化メモリは、基本相変化メモリ材料を含み、前記基本相変化メモリ材料は、誘電体をドープしたGexSbyTezを含んでいることを特徴とする請求項14に記載の回路を製造するための方法。前記より低い抵抗状態を誘導する工程は、電流パルスを印加することにより、前記基本相変化材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項19に記載の回路を製造するための方法。前記基板上に集積回路相変化メモリを取り付けた後、前記第一抵抗状態は、抵抗範囲に対応し、前記抵抗範囲は、最大抵抗を有し、前記最大抵抗は、前記第三及び前記第四抵抗状態に対応する抵抗範囲の最小抵抗値より小さいことを特徴とする請求項14に記載の回路を製造するための方法。前記より高い抵抗状態を誘導する工程は、基板上に集積回路相変化メモリを取り付ける前に、前記対応するセルの活性領域におけるアモルファス相を形成することを含むことを特徴とする請求項14に記載の回路を製造するための方法。前記第三抵抗状態を誘導する工程は、前記対応するセルの活性領域におけるアモルファス相を形成することを含み、前記第四抵抗状態を誘導する工程は、前記対応するセルの前記活性領域における結晶相を形成することを含むことを特徴とする請求項14に記載の回路を製造するための方法。前記より高い抵抗状態を誘導する工程は、前記対応するセルの活性領域における結晶相を形成することを含み、前記第三抵抗状態を誘導する工程は、前記対応するセルの活性領域におけるアモルファス相を形成することを含むことを特徴とする請求項14に記載の回路を製造するための方法。前記より低い抵抗状態を誘導する工程は、第一大きさと第一持続期間を有する電流パルスを印加することを含み、前記より高い抵抗状態を誘導する工程は、第二大きさと第二持続期間を有する電流パルスを印加することを含み、前記第一持続期間は前記第二持続期間より長いことを特徴とする請求項14に記載の回路を製造するための方法。前記第一大きさと前記第二大きさは、前記活性領域におけるアモルファス相を誘導するように印加された大きさより低いことを特徴とする請求項25に記載の回路を製造するための方法。前記第一大きさは、前記活性領域におけるアモルファス相を誘導するように印加された大きさより低く、前記第二大きさは、前記活性領域におけるアモルファス相を十分に誘導することを特徴とする請求項25に記載の回路を製造するための方法。格納されたデータセットが含まれ、前記データセットが、配列における一部のメモリセルが有する第一抵抗状態、及び前記配列における他部のメモリセルが有する第二抵抗状態によって表され、前記第一抵抗状態が第一温度硬化形態を有する結晶相活性領域に対応し、前記第二抵抗状態が異なる形態を有する結晶相活性領域に対応する、単一ビットの配列相変化メモリセルと、前記第一及び前記第二抵抗状態に応じて、前記配列に結合され、前記配列におけるデータ値を感知する感知回路と、前記感知回路を使用し前記データセットを読み取るプロセスを実行し、前記配列に配置されるように結合された制御回路及びバイアス回路と、を含むことを特徴とする集積回路。前記相変化メモリは、基本化学量論を有する相変化材料を含み、前記制御回路及びバイアス回路は、電流パルスを印加するように配置され、前記相変化材料の活性領域における化学量論が、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する化学量論的な組み合わせに変化することを含む、ことを特徴とする請求項28に記載の集積回路。前記相変化メモリは、基本相変化メモリ材料を含み、前記基本相変化メモリ材料は、誘電体をドープしたGexSbyTezを含んでいることを特徴とする請求項28に記載の集積回路。前記制御回路及びバイアス回路は、電流パルスを印加することにより、前記第一抵抗状態を誘導するように配置され、前記基本相変化材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項30に記載の集積回路。相変化メモリセルの配列と、第一モード及び第二モードを有する前記配列に結合され、前記第一モードが第一及び第二抵抗状態に応じて、前記配列におけるデータ値を感知し、前記第二モードが第三及び第四抵抗状態に応じて、前記配列におけるデータ値を感知する感知回路と、転移プロセスを実行するように配置された前記配列に結合され、前記第一及び前記第二抵抗状態を感知することによって、前記感知回路で前記第一モードにおける前記データセットを読み取り、前記感知回路で前記第二モードにおける前記データセットを読めるように、前記第一抵抗状態のセルを前記第三抵抗状態に変化させ、前記第二抵抗状態のセルを前記第四抵抗状態に変化させ、アドレス指定するセルに前記第三及び前記第四抵抗状態を誘導することにより、前記配列におけるデータを書き込むための書き込むプロセスを実行し、前記感知回路で前記第三及び前記第四抵抗状態を誘導することにより、前記感知回路で前記第二モードに前記配列におけるデータを読み取るための読み取るプロセスを実行する制御回路及びバイアス回路と、を含むことを特徴とする集積回路。前記集積回路は、データセットを含み、前記データセットは、前記配列における一部のメモリセルが有する第一抵抗状態、及び前記配列における他部のメモリセルが有する第二抵抗状態によって表されることを特徴とする請求項32に記載の集積回路。前記相変化メモリは、基本化学量論を有する相変化材料を含むメモリ素子を含み、前記第一抵抗状態には、セルの活性領域が化学量論的な組み合わせを有し、前記化学量論的な組み合わせは、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する、ことを特徴とする請求項32に記載の集積回路。前記相変化メモリは、基本相変化メモリ材料を含み、前記基本相変化メモリ材料は、誘電体をドープしたGexSbyTezを含んでいることを特徴とする請求項32に記載の集積回路。前記制御回路及びバイアス回路は、電流パルスを印加することにより、前記第一抵抗状態を誘導するように配置され、前記基本相変化材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項35に記載の集積回路。前記第一抵抗状態は、抵抗範囲に対応し、前記抵抗範囲は、最大抵抗を有し、前記最大抵抗は、前記第三及び前記第四抵抗状態に対応する抵抗範囲の最小抵抗値より小さいことを特徴とする請求項32に記載の集積回路。前記第二抵抗状態は、アモルファス相を有するセルの活性領域であることを特徴とする請求項32に記載の集積回路。前記第二抵抗状態は、アモルファス相を有するセルの活性領域であり、前記第四抵抗状態は、結晶相を有するセルの活性領域であることを特徴とする請求項32に記載の集積回路。前記第二抵抗状態を誘導することは、前記対応するセルの活性領域における結晶相を形成することを含み、前記第三抵抗状態を誘導することは、前記対応するセルの活性領域におけるアモルファス相を形成することを含むことを特徴とする請求項32に記載の集積回路。前記制御回路及びバイアス回路は、第一大きさと第一持続期間を有する電流パルスを印加することにより前記第一抵抗状態を誘導し、第二大きさと第二持続期間を有する電流パルスを印加することにより前記第二抵抗状態を誘導し、前記第一持続期間は前記第二持続期間より長いことを特徴とする請求項32に記載の集積回路。前記第一大きさと前記第二大きさは、前記活性領域におけるアモルファス相を誘導するように印加された大きさより低いことを特徴とする請求項41に記載の集積回路。前記第一大きさは、前記活性領域におけるアモルファス相を誘導するように印加された大きさより低く、前記第二大きさは、前記活性領域におけるアモルファス相を十分に誘導することを特徴とする請求項41に記載の集積回路。集積回路であって、複数の相変化ヒューズセルを含み、前記相変化ヒューズセルの一部が第一抵抗状態を有し、前記相変化ヒューズセルの他部が第二抵抗状態を有し、前記第一抵抗状態がヒューズセルの活性領域における温度硬化結晶相形態に対応し、前記第二抵抗状態がヒューズセルの活性領域におけるアモルファス相に対応することを特徴とする集積回路。本発明は、例えば取り付け工程に係る半田付け及び高温環境での熱事象を通じても、データを保持することができる相変化メモリデバイスを提供することを目的とする。集積回路は、格納されたデータセットが含まれている単一ビットの配列相変化メモリセルを含む。前記データセットは、前記配列における一部のメモリセルが有する第一抵抗状態、及び前記配列における他部のメモリセルが有する第二抵抗状態によって表される。前記第一抵抗状態が第一温度硬化形態を有する結晶相活性領域に対応し、前記第二抵抗状態は、第二形態を有する結晶相活性領域が提供する最小抵抗を有する。ここで使用される用語形態は、メモリ材料の構造と化学量論に言及され、前記メモリ材料は、メモリ素子の活性領域に応用されたエネルギーに応じて、局所的に変更することができる。したがって、第一温度硬化形態と第二形態とは、1つ又はそれより多い粒径、相変化材料の化学量論、添加剤の濃度、添加剤の分離、または活性領域における抵抗の変化に寄与する他の特性によって異なる。前記第一温度硬化形態は、結晶相であり、前記第二形態よりも高いエネルギー電流パルスによって誘導され、セルの相変化材料がアモルファス相からの相転移を結晶相に引き起こす熱応力下で、前記第二形態よりも低い抵抗を保持することができる。また、温度硬化形態は、その抵抗を減少せず、且つ熱事象に応じて所定量以上の抵抗を増加しない構造を有することができる。前記第二形態は、結晶相であり、低エネルギーで誘発され、セルの相変化材料がアモルファス相からの相転移を結晶相に引き起こす熱応力下で、前記第一形態よりも高い抵抗を保持することができる。第一形態は、相対的に長い持続期間と緩慢な立ち下がり時間を有するセットパルスを使用して誘導することができる。セットパルスは、振幅と持続期間を有し、形態変化を引き起こすためのエネルギーを十分に提供する。第二形態は、典型的なセットパルスを使用し、結晶相の形成可能な立ち下がり時間で誘導することができると同時に、不十分なエネルギーを有して、より低く、第一抵抗状態を引き起こさない。相変化メモリを操作するための方法は、メモリ内のセルの一部に、より低い抵抗状態を誘導し、メモリ内のセルの他部に、より高い抵抗状態を誘導する。より低い抵抗状態は、第一形態に対応している。より高い抵抗状態は、第二形態に対応している。プレコーディングpre-codingを有する集積回路相変化メモリを含む回路を製造するための方法は、メモリ内の一部のセルに、より低い抵抗状態を誘導し、メモリ内の他部のセルに、より高い抵抗状態を誘導することによって、前記集積回路相変化メモリにデータセットをコーディングする。プロセスは、データセットをコーディングした後、基板上に前記集積回路相変化メモリを取り付けることを含む。前記集積回路相変化メモリを取り付けた後、プロセスは、第一及び第二抵抗状態を検出することによって、前記データセットを読み、前記第一及び第二抵抗状態は、集積回路を取り付けた熱事象の後、それぞれより低い抵抗状態及びより高い抵抗状態に対応することを含む。特定の応用に応じて、実行できるプロセスは、前記第一抵抗状態のセルを前記第三抵抗状態に変化させ、前記第二抵抗状態のセルを前記第四抵抗状態に変化させる。第一及び第二抵抗状態は、半田接合または他の熱サイクルプロセスを含む取り付け工程の後に、感知マージンsensingmarginを維持する。第三および第四抵抗状態は、より高速とより低電力を使用する時、転移transitionが発生する能力があり、集積回路相変化メモリを含む回路の任務機能に適用される。このプロセスを支援するために、集積回路は、相変化メモリセルの配列を含み、第一及び第二モードで操作可能な感知回路を有する。第一モードは、プレコーディングに使用され、第一及び第二抵抗状態に応じて、配列内のデータ値を感知するように使用される。第二モードは、デバイスの操作中に使用され、第三および第四抵抗状態に応じて、配列内のデータ値を感知するように使用される。制御回路及びバイアス回路は、前記配列に結合され、プレコーディング抵抗状態から操作モードの抵抗状態に変更するための転移プロセスを実行するように配置される。プロセスは、第一及び第二抵抗状態を感知することによって、第一モードに感知回路でデータセットを読み、前記感知回路で前記第二モードに前記データセットを読めるように、前記第一抵抗状態のセルを前記第三抵抗状態に変化させ、前記第二抵抗状態のセルを前記第四抵抗状態に変化させ、その後、前記データセットは、第二モードに前記感知回路で読むことができる。また、制御回路及びバイアス回路の制御下で実行されるプロセスは、アドレス指定するセルに前記第三及び前記第四抵抗状態を誘導することにより、前記配列におけるデータを書き込むための書き込むプロセスと、第二モードに感知回路で配列内のデータを読み取るための読み取るプロセスと、を含む。転移プロセスの前に、集積回路は、プレコーディングされたデータセットを含み、前記データセットは、配列内の一部の第一抵抗状態を有するメモリセル及び配列内の他部の第二抵抗状態を有するメモリセルで表される。集積回路相変化メモリに使用されるように形成された相変化材料は、基本化学量論を有する。メモリセルにおいてより低い抵抗状態を誘導するためのプロセスは、電流パルスを印加することを含み、セルの活性領域における化学量論の変化を引き起こし、基本材料より低い結晶相抵抗を有する結晶相抵抗の組み合わせになる。より低い抵抗状態を誘導するために使用されるパルスは、その振幅が活性領域を溶融させるためのしきい値より低く、その持続期間が活性領域の化学量論を十分に変化させることができる。例えば、基本相変化材料は、誘電体を添加したGexSbyTezGe2Sb2Te5等を含み、電流パルスを誘導することで、より低い抵抗状態を引き起こし、セルの活性領域における化学量論を増加させたアンチモンSb濃度を有する組み合わせに変化させる。より低い抵抗状態は、基本化学量論に近い化学量論を有する同様のセルの抵抗より低い抵抗を持つことができ、例えば変化を誘導するプロセスを経ていないセルに遭う。ここで使用される用語化学量論は、ボリューム測定可能な相変化材料にある2つまたはそれ以上の物質の間に原子濃度の定量的関係に言及され、たとえば、エネルギー分散型X線分析EDX、またはそれと同等の技術を使用することができる。また、以上に説明したように、より低い抵抗状態の粒径がより大きくて、セルのより低い抵抗に寄与することができる。不十分なエネルギーを有して典型的なセットパルスを使うと、より低く、第一抵抗状態を引き起こさないが、プレコーディングプロセスで使用されるより高い抵抗状態を誘導することができる。プレコーディングプロセスで使用されるより高い抵抗状態は、立ち下がり時間を有するリセットパルスを使って誘導することができ、前記立ち下がり時間は、結晶相への転移を防止でき、より低く、第一抵抗状態の形成を示す。パルスを印加し、セルの活性領域におけるアモルファスを誘導することによって、プレコーディングされたセルが第一抵抗状態からより高い抵抗状態の第三抵抗状態に変化することを誘導できる。パルスを印加し、セルの活性領域における結晶相を誘導することによって、プレコーディングされたセルが第二抵抗状態から中間抵抗状態の第四抵抗状態に変化することを誘導できる。ここで説明した技術によって、相変化メモリ集積回路をシステムに応用することができる。前記システムは、不揮発性メモリに依存して構成データ、コンピュータプログラムなどを格納し、一般的には、プレコーディング可能なNORフラッシュ装置を使って実行する。したがって、相変化メモリ集積回路は、システムにデザイン-インdesignedinすることができ、組み立てられた組み込みシステムがプログラムされるために、製造ラインを変更するための仕様を確立する必要がなく、追加費用を必要とせずにこのようなプログラミングプロセスを実行することができる。ここに記載された温度硬化形態も、多くの集積回路に応用されるための一回のみ書込可能なヒューズとして使用することができ、例えばメモリ配列、チップ署名、チップオプションコーディングなどのための重複コーディングである。ここで説明した技術は、相変化メモリ集積回路をより過酷な環境下で使用するシステムに用いることができる。ここで説明した技術のほかの見地と利点は、図面、明細書及び特許請求の範囲を参照として、以下のように記載されている。本発明は、極端な操作環境で使用可能な相変化メモリチップを提供する。又、本発明は、基板またはアセンブリーの組立の間に起こる熱サイクルに、データを保持するプロセスを使用することにより、回路基板上に実装する前に、コーディングすることができる相変化メモリチップを提供する。以下のように、本発明を実施例に基づいて詳述するが、あくまでも例示であって、本発明の範囲はこれらの実施形態に限定されない。本発明の範囲は、特許請求の範囲に記載されており、さらに特許請求の範囲の記載と均等な意味及び範囲内での全ての変更を含んでいる。本発明の目的を達成するために、本発明の実施例による技術方案を以下に説明する。図1は、回路基板上やその他の基板上に半導体チップの組立ての段階を示す図である。この例では、所望チップの選択として、例えばマイクロコントローラユニットMCU12、相変化メモリPCM14そのうちの少なくとも一部がコードや他のデータセットを格納するために使用することができる、ランダムアクセスメモリRAM16、及び入力/出力I/Oデバイス18は、回路基板を含む電子製品にデザイン-インdesignedinすることができる。一つ又はそれより多い選択されたチップにある非揮発性メモリnon-volatilememoryは、メーカーによってプログラムされることができ、矢印11で示されるように、例えばそれぞれのチップを包装前又は包装後に、プログラム及びテストシステムを使ってプログラムする。この例では、取り付ける前pre-mountingのコーディングプロセスを実行して、PCM14がプログラムされて、コーディングされたPCM14 ́を製造する。また、他のチップでのコーディングのいずれかが、この技術フィールド内の特定な使用に適したコーディングされたチップ12 ́、14 ́、16 ́、18 ́の結合を産するために、この段階で実施することができる。その後、コーディングされたチップは、矢印13で示すように、回路基板15たとえば、マザーボードや他の基板に取り付けられる。チップを基板に取り付ける工程には、チップを加熱する熱サイクルを必要とする。熱サイクルには、コーディングされたPCMのメモリセルが、相変化メモリ材料の固相変化の転移温度より高い温度に上げられることができる。また、SOCデバイスsystem-on-a-chipとして知られているいくつかの実施形態では、相変化メモリ配列及び他の回路を含む単一チップは、図1に示すように四つのデバイスの代わりに使用することができる。以下により詳細に説明したように、この例では、コーディングされたPCMは、より低い第一抵抗状態及びより高い第二抵抗状態を使用して、データセットを格納するように構成され、ここで、取り付け工程で起こる熱サイクルの間に、より高い抵抗状態がより低い抵抗状態に転移していない。必要に応じて、取り付けるプロセスで起こる熱サイクルの後、コーディングされたPCMは、転移プロセスを受けさせることができ、好ましくは、オンチップ制御回路on-chipcontrolcircuitを使用して、第一抵抗状態のセルを第三抵抗状態に変化させ、第二抵抗状態のセルを第四抵抗状態に変化させることにより、取り付けた後のコーディング状態では、コーディングされたPCM14’を形成する。第三および第四抵抗状態間の転移は、データをメモリに書き込むように使用され、セットとリセットパルスを使って誘導することができ、セットとリセットパルスは、セル内の活性領域に急速な相変化を誘発し、前記セルは、電子製品の任務機能でのPCMチップの操作に適する。取り付ける前のプロセスでの第一抵抗状態を誘導するためのプロセスは、ここに説明する。前記プロセスは、一つ又はそれより多い長いセットlongsetパルスを印加して、セル内により低い抵抗状態を発生させることを含んでいる。取り付ける前のプロセスでの第二抵抗状態を誘導するためのプロセスは、ここに説明する。前記プロセスは、一つ又はそれより多いセットパルスsetpulseやリセットパルスresetpulseを印加することを含んでいる。取り付けるプロセスは、セルの抵抗が低下することに反映し、第二抵抗状態にプログラムされたセルに一部障害を与える恐れがあるが、妨害されたセルは、第一抵抗状態に関する低抵抗範囲以上に維持している。このような理由から、取り付ける前のプロセスの前のPCMチップに格納されているデータセットは、取り付けた後に読み取ることができる。また、チップの操作モードは、取り付けた後に変更することができるため、より効果的な設定及びリセットプロセスを使って、データを読み取り/書き込みことができる。また、第一のより低い抵抗状態を誘発する領域での操作の時、長いセットパルスlongsetpulseを使用し、チップには、セルが第一および第二抵抗状態に保持されるモードで操作するように構成することができる。前記チップは、熱硬化相変化メモリチップthermallyhardenedphasechangememorychipと呼ばれ、もっと極端な熱環境又は通常の環境で操作することができ、リフレッシュrefreshする必要がない。代表的な取り付け手順は、熱プロセスを含み、該熱プロセスは、従来の相変化メモリセルを妨げることができ、図2A、2Bと3を参照して説明する。表面取り付け段階の操作は、図2Aと2Bに示されている。これらの図に示す例では、リードフレームパッケージleadframepackage300とフリップチップパッケージflip-chippackage220が、結合部位bondsite123、223に取り付けされて接続され、結合部位123、223が回路基板124のパッケージ取り付け表面に露出される。この例では、リードフレームパッケージ300は、半導体ダイsemiconductordie114を含み、半導体ダイ114は、リード116の上方の活性側に取り付ける。ダイにある接続パッド113は、ワイヤボンド112により、リード116にある結合指bondfinger115の結合部位に電気的に接続される。ダイ114、ワイヤボンド112及び結合指115が保護カプセル119に封入されることにより、パッケージ本体を構成し、リード116は、前記パッケージ本体から突出する。取り付け足117がパッケージ本体の下に位置するように、リード116は、ドッグレッグdogleg状をしている。リード116の取り付け足117を結合部位123に置くと、パッケージ本体の下面と回路基板の上面との間には、いくつかのクリアランスが設けられている。この例では、フリップチップパッケージ220は、ダイ214を含み、ダイ214は、フリップチップ方式でパッケージ基板206に取り付けられ、パッケージ基板206と電気的に接続されてる。導電性ボールやバンプ212通常、金属であり、金や半田などが、ダイ214上の接続パッド213に取り付けられている。基板206の回路に接続された結合パッド205が、結合部位を提供して、ボールやバンプ212を取り付けるために、基板206のダイ取付面に露出される。基板206の反対側にある第二レベル接続地second-levelinterconnectland207は、基板206の回路を介して、結合パッド205に接続されている。アンダーフィル219は、ダイ214の活性面とパッケージ基板206のダイ取り付け面との間のスペースを埋めて、パッケージを完了する。半田ボール216は、パッケージ220から回路基板上の結合部位223に電気的な接続を提供するように接続地207に取り付けられている。リードフレームパッケージ300とフリップチップパッケージ220との第二レベル接続は、取り付け足117と第二レベル接続の半田ボール216を結合部位123、223に半田付けをすることによって作られる。典型的には、パッケージ300を取り付ける前に、回路基板は、結合部位半田又は半田ペーストは、フリップチップ接続のため、任意に省略することができるに少量の半田や半田ペーストを堆積させ例えば、めっきまたは印刷により用意される。そうして、パッケージは、取り付け足117と半田ボール216が対応する回路基板上の結合部位123、223と整列するように配向している。パッケージは、取り付け足117と半田ボール216が半田又は半田ペースト125、225に置かれるように回路基板に向かって移動される。その後、半田又はペーストまたは第二レベル接続の半田ボールは、加熱することによってリフローreflowして、電気的に接続されることを完了する。典型的には、図2Bの145と265で示すように、半田や半田ペーストを提供し、半田が結合部位123、223の表面上および足やボールの下面に流れるように、足やボールがリフローしていた半田により濡れている。半田または半田ペーストを加熱してリフローし、通常、アセンブリーをリフロー炉に渡すことによって、特定の半田に適した時間/温度スケジュールに基づいてアセンブリーの温度を上げる。図3は、従来の半田破線およびSn-Ag系鉛フリー半田に用いるリフロー加熱スケジュールを示す例である。鉛フリー半田のアセンブリーは、従来の半田のアセンブリーに比べて、より高い温度に加熱する必要があり、且つより遅くリフローし、その温度はより長い時間を持っている。特に、典型的な鉛フリー半田としては、予熱の段階で、その温度が約150~180°Cに上げられ、その持続期間が約60~120秒である。そうして、リフロー相では、持続期間を30秒以上に維持し、その温度をピーク温度約240°Cに近づいたに迅速に上昇させ、持続期間を約10~20秒以上に維持し、その後、温度を下げることを許可する。リフロー相を通じて、温度は約220°Cを超える。特に、従来の半田としては、予熱の段階で、その温度が約140~170°Cに上げられ、その持続期間が約60~120秒である。そうして、リフロー相では、持続期間を30秒以上に維持し、その温度をピーク温度約225°Cに近づいたに迅速に上昇させ、持続期間を約5秒以上に維持する。リフロー相を通じて、温度は約200°Cを超える。上記の背景で述べたように、相変化ベースのメモリ材料は、カルコゲナイドchalcogenide系材料及び他の材料をメモリセルに用いることができる。カルコゲナイド系ベースの相変化材料のうちの一つの種類には、主成分としては、ゲルマニウムGe、アンチモンSbとテルルTeが様々な組み合わせで含まれている。この種類の材料は、GST材料と呼ばれている。相変化材料の好適な組成物は、基本化学量論を有し、実質的には、例えばGe2Sb2Te5などが挙げられる。他のGSTの化学量論は、例えば化合物Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、及びこれらの化合物の混合物を含んでいる。より一般的には、基本相変化材料は、GexSb2yTex3yを含んでもよく、ここで、xとyは、0を含む整数である。GeSbTeベースの材料以外の他の基本相変化材料は、GaSbTeシステムを含むものを使用することができ、GaSbTeシステムは、GaxSbx2yTe3yとして示せる。ここで、x、yは整数である。基本相変化材料は、AgxInySb2Te3システムから選べる。ここで、x、yは、小数であり、1以下にすることができる。ドープdopeされた相変化材料は、同様に使用することができ、その相変化材料の基本化学量論は、実質的には、例えばGe2Sb2Te5と同じものである。誘電体をドープするには、例えば約10~15、又はそれ以上の原子の酸化シリコン、窒化シリコンのような他の誘電体を添加剤として使用する。米国特許出願DielectricMeshIsolatedPhaseChangeStructureforPhaseChangeMemory出願番号:12/286,874は、完全に本願明細書に記載されている内容を参照することができる。また、複合物ドーピングを使用することができる。例えば2010年3月31日付で提出した米国特許出願PhaseChangeMemoryHavingOneorMoreNon-ConstantDoping出願番号:12/729,837は、完全に本願明細書に記載されている内容を参照することができる。Ge2Sb2Te5は、175°Cの溶融温度を有する。他の化学量論は、より低い溶融温度を有することができる。リフロー操作の予熱段階での温度は、加熱することにより、前記溶融温度に近づく超えてもよい。そうして、アセンブリーは、リフロー段階で、前記溶融温度以上に保持されている。その結果、アモルファス相材料は、結晶相に転移するため、格納されていたデータを失う。この理由から、PCMベースのメモリは、従来技術で取り付ける前に、コーディングされていない。図4は、メモリ素子416を含むメモリセル400から成る相変化材料の本体の断面図を示す。メモリセル400は、第一及び第二電極420、440を含む。第一電極420を延ばして誘電体430に貫通し、メモリ素子416の底面を接触する。第二電極440は、メモリ素子416の上に位置する。第一及び第二電極420、440は、例えば、TiNまたはTaNを含んでいる。あるいは、それぞれの第一及び第二電極420、440は、W、WN、TiAlN、又はTaAlN、或いはそれらの組み合わせを含む。より多くの例には、ドープされたSi、Si、C、Ge、Cr、Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O、Ru及びそれらの組み合わせから成るグループから選択された一つ又はそれより多い元素が挙げられる。図示の実施形態では、誘電体430は、SiNを含む。あるいは、他の誘電体材料を用いることができる。図4から分かるように、第一電極420の相対的に狭い幅422一部の実施形態で直径であるがあるため、第一電極420とメモリ素子416との間の接触面積が、第二電極440とメモリ素子416との間の接触面積よりも小さくなる。従って、電流は、第一電極420に隣接するメモリ素子416の部分に集中され、図4を示すように、結果としては、下電極420に隣接または接触する活性領域410を形成する。メモリ素子416は、活性領域410の外側に非活性領域413を含む。非活性領域413は、非活性という意味では、操作中に相転移が起こらないことを表す。メモリ素子416は、基本相変化材料が含まれている。一例としては、メモリ素子416の基本相変化材料は、Ge2Sb2Te5を含んでいる。基本材料は、相変化材料から選択された元素の組み合わせとして定義することができ、その材料の濃度プロファイルconcentrationprofileにより沈着される。添加物が結合されると、基本材料の元素濃度が相対的に変化することがない。好ましくは、この例では、基本相変化材料は、添加物がドープされ、添加物は、下電極420と上電極440との間の電流経路に沿って、添加物濃度プロファイルを有する二酸化珪素である。この添加物濃度プロファイルでは、二酸化珪素の珪素と酸素は、約15Si5O10結合濃度を有することができる。前述のように、他の相変化材料及び他の添加物も使用することができる。活性領域410としては、ドープされた相変化材料411から成り、ドープされた相変化材料411は、沈着された基本材料と同じ化学量論を有し、製造工程でのチップ処理に起因する固相を有する。この例では、材料は、初期抵抗状態に対応する抵抗状態を有している。図5は、図4のメモリセルを示し、その活性領域410は、ドープされた相変化材料412で構成され、初期状態の材料とは異なる形態を有し、これは長いセットパルスを印加する結果である。デバイスの製造の後、初期状態で透過型電子顕微鏡TransmissionElectronMicroscope;TEMを用いて観察できる。相変化材料のメモリ素子416は、活性領域410及び非活性領域413を含み、多結晶形態を有する。その多結晶形態には、下電極420の上に比較的に小さな粒径の結晶が一様に分布している。また、集積回路を1時間に245°Cのベーキングbakingで露出させた後、初期状態の多結晶形態が変化しないことがTEM影像から観察される。強力なセットパルスの後には、以下に詳細に説明する。下電極420の上にある活性領域410は、相変化材料のより大きな粒子を含むように形態を変化させる。また、集積回路を1時間に245°Cのベーキングで露出させた後、下電極420の上に、より大きな粒子は、TEM影像で示されている。リセットパルスの後、下電極420の上にある活性領域410は、アモルファス相になっている。また、集積回路を1時間に245°Cのベーキングで露出させた後、前のアモルファス領域が結晶化し、下電極420の上に比較的小さな粒径を呈する。GSTベースのシステムでは、活性領域410は、化学量論の変化を受け、それは長い設定操作の結果として、アンチモン濃度を増加に導く。長い設定操作を使用して低抵抗を果たすという説明については、アンチモンレベルが増加すると、GSTのアンチモンに富むSb-rich化学量論は、相対的に低い抵抗を有している。また、長いセットパルスの後、活性領域410は、初期状態及び典型的なセットパルスによって誘導される設定状態に関する粒径よりも大きな粒径を有することができる。長い設定操作を使用して低抵抗を果たすという説明については、活性領域410にある大きな粒径は、読み込み中に電流経路に、より少ない粒界grainboundariesを有する構造になる。従って、粒径が増加すると、相対的に低い抵抗を有している。また、長い設定操作を使用して低抵抗を果たすという説明については、誘電体ドーピングや他の添加物と相変化材料は、長いセットパルスのエネルギーを印加するため、抵抗を低減することで相互に作用することができる。いずれか又はすべての前述した説明は、長い設定操作を使用して得る形態からの独特な特性に貢献することができる。熱ストレス下で所定の最大値を超えていない最大の抵抗を有しているため、この形態は、温度硬化形態と呼ぶことができる。実験では、この技術を使用することで、245°Cで1時間のベーキングによってエミュレートemulatedする熱プロセスが、簡単に許容されることができ、データが損害されないことを示している。他の相変化材料には、類似の温度硬化形態を期待できる。材料の混合エンタルピーが活性領域の熱に伴って変化すると、結晶相形態から区別できる低抵抗形態を形成する。結晶相形態は、加熱工程に応じてメモリセルにより採用され、加熱工程は、例えば、半田接合プロセスまたは他の熱プロセスである。図6は、ビットカウントと抵抗とのlog-logプロットを示す。図5に示すように、テストチップの代表的な抵抗状態エンベロープenvelopesに構成され、用いたGST材料は、初期状態、セット状態セットset操作の後、およびリセットの状態リセットreset操作の後を含む。初期状態は、相変化材料を含むダイを製造した後の材料状態であり、この工程は、約400°C以上に達し、いずれかのセットまたはリセットプログラミングの先に立つ。この初期状態では、チップの上に相変化材料は、初期Initialの名前付きエンベロープ内に抵抗を有する多結晶相を呈す。一般的には、セット操作は、前述のように、リセット操作よりも低電流操作であり、セットパルスを印加することにより誘導される。ここで、前記セットパルスは、10マイクロ秒μsec又はそれ以下の範囲内での長さを有し、その振幅がアモルファス相材料のセルの活性領域を結晶相や多結晶相に十分に転移させる。このセット状態は、初期状態よりも低い抵抗値を持つことができ、結果としては、セット状態の抵抗エンベロープより低い。前述のように、リセット操作は、一般的にセット操作よりも高電流操作であり、リセットパルスを印加することにより誘導される。ここで、前記リセットパルスは、数十ナノ秒の範囲内での長さを有し、その振幅が結晶相材料のセルの活性領域をアモルファス相に十分に転移させる。リセットパルスを急速に遮断した結果、相変化プロセスを急冷して、相変化材料の少なくとも一部がアモルファス相に安定化する。リセット状態は、初期状態またはセット状態よりもアモルファスであるため、リセット状態の抵抗エンベロープより高い。改良されたコーディング方法は、ここで開示する。前記コーディング方法は、長いセットパルスを含み、低抵抗のスーパーセット状態になる。図7Aは、パルス形状を示し、名目上電流の大きさmagnitudeと時間との関係をセット、長いセット及びリセット操作に適用する。セット操作は、立ち上がりエッジ587を有するパルスによって誘導される。立ち上がりエッジ587には、相変化材料の温度が周囲温度から結晶転移温度より高い温度に上昇し、名目上電流が、図のTcラインを通し、又、溶融温度以下に達すると、名目上電流が、図のTmラインを通す。そして、材料の温度をセット状態が達成できるまでの一定時間、パルスをレベル588に維持する。前記パルスは、比較的に遅く低下する立ち下がりエッジ589を有し、材料を結晶相に定着させるように温度を周囲温度に徐々に下げる。リセット操作は、急激に立ち上がりエッジ584を有して、ある大きさに達する必要があり、前記大きさは、活性領域に十分なエネルギーを提供して、相変化材料の温度を溶融温度Tmに超え、名目上電流が図にあるTmラインを通す。そして、前記温度を非常に短い時間で維持し、パルスをレベル585に保持する。前記パルスは、高速に立ち下がりエッジ586を有して、材料をアモルファス相に凝固する前に、結晶化する時間がないように、周囲の温度を急に低下させる。長いセット操作は、立ち上がりエッジ581を有するパルスによって誘導される。立ち上がりエッジ581には、相変化材料の温度が周囲温度から結晶転移温度より高い温度に上昇し、名目上電流が、図のTcラインを通し、又、溶融温度以下に達すると、名目上電流が、図のTmラインを通す。そして、材料の温度をセット状態が達成できるまでの一定時間、パルスをレベル582に維持する。前記パルスは、比較的に遅く低下する立ち下がりエッジ583を有し、材料を低抵抗、温度硬化形態及び結晶相に定着させるように温度を周囲温度に徐々に下げる。スーパーセットsuper-set状態を確立する。図7Aから以下の内容を観察することができる。長いセットパルスは、典型的なセットパルスよりも長い時間間隔に、より多くのエネルギーを提供している。図示の例では、長いセットパルスのピーク振幅は、溶融温度Tmを達成するために、必要な電流レベル以下になる。この実施形態では、長いセットパルスの間に供給されるエネルギーは、活性領域内の温度を溶融温度Tmを十分に超えることが期待されている。しかし、パルスのより遅い後縁583は、活性領域の材料を結晶化するように冷却して、スーパーセット状態の安定な固相を呈することを確保する。長いセットパルスの実際のパルス形状は、特定の実装に合わせて変化させることができ、且つ経験的に決定することができる。図7Bと7Cは、通常のセットパルス及び長いセットパルスをそれぞれ示す。図7Bでは、セットパルスは、3マイクロ秒のパルスの長さを有し、最大電流が600マイクロアンペアであり、500ナノ秒の6つ段階で逓減する。図7Cでは、長いセットパルスは、192マイクロ秒のパルスの長さを有し、最大電流が1760マイクロアンペアであり、12ナノ秒の16つ段階で逓減する。より一般的に長いセットパルスは、実質的により短く、その大きさが低くなる。しかし、長いセットパルスは、実質的に、標準セットパルスよりも多くのエネルギーを有し、活性領域での動力学的変化に必要なエネルギーを提供して、温度硬化の長いセット形態を形成できる。長いセットパルスは、高抵抗状態を確立することに使用されるセットパルスのエネルギー量よりも、かなり多くのエネルギー量仕事率の時間に対する積分を有する。例えば、長いセットパルスは、少なくとも10倍の標準セットパルスのエネルギー量を有し、温度硬化状態を誘導することができる。例では、長いセットパルスは、100倍以上の標準セットパルスのエネルギー量を有し、温度硬化状態を誘導することができる。一部の実施形態では、長いセットパルスは、少なくとも2倍の標準セットパルスのエネルギー量を有し、メモリセル構成、サイズ及び相変化材料の組成に応じて、温度硬化状態を誘導することができることが期待されている。図7D~7Lは、長いセット操作のための種々のパルス形状を示す。長いセット操作では、セルの相変化材料の本体の活性領域において、より低い抵抗を有する形態変化を引き起こす。図7Dには、比較的に長い持続期間及び急速な立ち上がりエッジと立ち下がりエッジを有する単一矩形パルス700が印加され、融点しきい値701以上の振幅を持つことで、相変化材料に対して高温相に累積した持続期間を活性領域に強いセット形態を十分に形成させることが示されている。代表的なパルス幅は、使用される材料、メモリセルの構成、配列内のメモリセル数、セット/リセットのサイクル数にあるセルの特定寿命及びその他の要素に応じて、0.5~200以上のミリ秒の範囲にわたることができる。図7Eは、長いセット操作を配列の矩形パルス702、703として適用できることを示す。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。図7Fは、長いセット操作を配列の矩形パルス704、705、706として適用できることを示す。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。その大きさを逓減することにより、界面層の形成と構造上の局在化する異常を防止することができる。図7Gは、長いセット操作を単一パルス707として適用できることを示す。パルス707は、急速な立ち上がりエッジ及び定数や定数に近くの勾配がある傾斜面状ramp-shapedの後縁trailingedge又は尾708を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。形成パルスの尾708は、急に停止急冷せずに原子をより緩やかに移動させることができる。従って、活性領域に界面層を形成することを防止できる。高速後縁を有するパルスについて、高速後縁は、急冷とみなすことができ、急冷遮断よりも短い時間間隔に傾斜を与えてゼロになるため、材料は、アモルファス相の活性領域に固化される。急冷遮断は、Ge2Sb2Te5に基づく相変化材料に対し、約10ナノ秒にわたるが、異なる相変化材料に対してその時間も異なる。図7Gに示すような実施例では、後縁の傾斜は、急冷遮断よりもかなり長い時間間隔にわたり、例えば、時間間隔は、急冷遮断よりも二倍以上にわたり、5~10倍以上又はそれ以上にわたってもよい。図7Hは、長いセット操作を配列のパルス709、710として適用できることを示す。パルス709、710は、比較的長い尾に関する定数の勾配や定数に近くの勾配がある傾斜後縁を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えるパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。この例では、相変化材料の本体内に界面の形成を減らすことができる。図7Iは、長いセット操作を単一パルス711として適用できることを示す。パルス711は、急速な立ち上がりエッジ及び傾斜面状ramp-shapedの傾斜した後縁又は勾配slopeを変更する尾712を有し、その勾配は、後縁の長さ内に、比較的に高い負数からゼロに近くになる。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えるパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。この例では、相変化材料の本体内に界面の形成を減らすことができる。図7Jは、長いセット操作を配列のパルス713、714として適用できることを示す。パルス713、714は、勾配slopeを変更し、且つ比較的長い尾がある傾斜後縁を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えることを特徴とする配列にある各パルス又は最後のパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。図7Kは、長いセット操作を配列のパルス715、716として適用できることを示す。パルス715、716は、振幅amplitudeを逓減し、且つ比較的長い尾に関する定数の勾配や定数に近くの勾配がある傾斜後縁を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えることを特徴とする配列にある各パルス又は最後のパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。図7Lは、長いセット操作を単一パルス717として適用できることを示す。パルス717は、急速な立ち上がりエッジ及び逓減した傾斜後縁又は尾718を有する。パルスが高温相に累積した持続時間は、活性領域に強いセット形態を十分に形成させることができる。図7D~7Lは、長いセット操作の様々なパルスの形状を示す。もちろん、他のパルス形式及びパルス配列は、活性領域に強いセット形態を十分に形成させる結果をもたらすことができる。図7Mは、245°Cで1時間のベーキングにより、相変化材料についての抵抗変化抵抗ドリフトとセットパルスの長さとの関係を示す図である。与えたパルスの大きさについて、より短いパルスの長さは、ベーキングにより負抵抗ドリフトを受ける形態での活性領域を残す。より長いパルスの長さに対する抵抗ドリフトは正数であり、温度硬化形態が確立された時に飽和する。この例では、パルスの長さは約60マイクロ秒以上であり、抵抗ドリフトは約2.5Kオームである。これらの例で使用される誘電体ドープされたGST材料について、長いセットパルスは、10~100マイクロ秒の持続期間に、最大電流の大きさが1ミリ~100マイクロアンペアであり、10~20ずつの等しい段階でゼロに逓減し、あるいは、傾斜を与え、パルスの始まりでのピークから終わりでのゼロになり、そうして、長いセットセルの抵抗分布を10Kオーム以下にする。より長い及び/または複数の長いセットパルスは、長いセット細胞の分布を締める必要がある。ここで説明する技術の実施形態には、長いセットパルスは、電流パルスとして特徴化することができ、該電流パルスにより、活性領域を、前に説明した高温ベーキングによる抵抗性ドリフトが飽和になる形態にすることができる。図8A~8Dは、ここに記載された配列内の抵抗状態を示す。この例では、プログラミング図8Aの前に処理されてアニールannealedされたセルは、初期状態692にある。選択したセル内のデータセットをコーディングする時に、一部のセルに長いセット操作を用い、他部のセルにソフトセット操作を用いて、一部のセルにコーディングを実行することで、スーパーセット698図8B及びソフトセット694図8Cをそれぞれ確立する。その後、チップは、取り付けされ、或いは、半田リフローの手順などを含める熱事象を受ける。前述したように、スーパーセットとソフトセット状態の抵抗エンベロープは、熱事象によって、実質的に干渉されない。必要に応じて、取り付けされたチップは、リセット操作により、セルをスーパーセット状態からリセット状態696図8Dに切り替え、セット操作図示せずより、セルをソフトセット状態からセット状態に切り替えることができる。図8Dは、セット状態のセルが1セルとし、リセット状態のセルが0セルとして読み取られる。必要に応じて、セット状態のセルは、0セルとして読み取ることができ、リセット状態のセルは、1セルとして読み取ることができる。セット状態の抵抗エンベロープとリセット状態の抵抗エンベロープとの間には、充分なウィンドウwindowがあるため、それらの抵抗エンベロープを区別するセンス回路要素sensecircuitryを有効にする。即ち、センス回路要素は、明確に1または0として、与えたセルを読み取ることができる。長いセットパルスの一つのデータ値及び初期状態、リセット状態、及びセット状態のいずれかを他のデータ値として使用し、データをコーディングすることができる。長いセットパルスを使用することにより、低抵抗状態は、各セルに1ビットのデータを格納するために、結晶相形態の使用を可能にして、マルチビットセルと区別する。マルチビットセルは、データ値のいずれか一つに対し、リセット状態を利用し、他の一つ以上のデータ値に対し、多結晶相形態を利用する。この技術分野では、長いセットモードを使用して操作する相変化メモリデバイスを設計することができる。本発明の実施形態による選択肢では、取り付けた後、集積回路は、長いセットモードから標準モードに変化させ、操作速度を向上させるように構成することができる。実施形態によるセンス回路要素は、書き込みプロセスを長いセットモードからより一般的なセット及びリセットモードに変化させ、少なくとも二つのセンス増幅モードで操作できる。一つは、半田接合の前に、又はセットと長いセット操作の後に感知する。もう一つは、半田接合の後、セットとリセット操作の後に感知する。これは、図9Aと9Bに示されている。セットと長いセットの後に、半田接合の前に、センス増幅レベル図9Aが、矢印S.A.1で示すように、スーパーセット状態での抵抗エンベロープ698とソフトセット状態での抵抗エンベロープ694との間にある感知ウィンドウで操作される必要がある。半田接合の後のセンス増幅レベルは、そのセットとリセット操作図9Bが、矢印S.A.2で示すように、セットやソフトセット状態での抵抗エンベロープ694とリセット状態での抵抗エンベロープ696との間にある感知ウィンドウで操作される必要がある。初期状態での抵抗エンベロープ692もここに示され、一部の実施形態にデータ値を代表することに用いられる。図10は、本発明の実施形態による長いセットとセットプロセスを使用して、チップをコーディング後の熱サイクルに曝す場合に、セル抵抗の効果を発見的に示す図であり、加熱した相変化材料を半田リフロー手順に対応する必要な時間と特定温度とのエミュレーションemulationを表し、以下のことを提案する。より低い抵抗状態のエンベロープは、長いセットパルスによって誘導され、熱サイクルによって実質的に変化することがない。より高い抵抗状態のエンベロープは、ソフトセットパルス又はソフトリセットパルスによって誘導され、図10に破線652で示すように、少し広がっている。より高い抵抗状態のエンベロープは、より低い抵抗に移し、抵抗値の範囲に達する。前記範囲内の最小抵抗値が、温度硬化の最大抵抗値を超える。ソフトリセット操作を使用することにより、プレコーディングされたデバイスのより高い第二抵抗状態を実行し、プレコーディングのソフトセット状態も実行することができる。ソフトリセット操作は、リセットパルスをセルに印加することにより、前記セルがより高い第二抵抗状態を引き起こすように適応する。熱サイクルの前、取り付けの間に、リセットパルスは、アモルファス相の活性領域が形成される結果になる。より高い抵抗状態の最小抵抗値は、結晶相形態によって提供されるように、アモルファス相の活性領域は、熱サイクルの間に、より低い抵抗の結晶相に移す。結晶相形態は、熱ストレス下でアモルファス相からの抵抗でのドリフトに起因する。しかし、結果的に形成される第二抵抗状態は、熱サイクルの後にも、セルが低い抵抗状態よりも高い抵抗を有するように確保される。より高い抵抗状態の最小抵抗値は、結晶相形態によって提供され、該結晶相形態は、一つ又はそれより多い粒径、化学量論、または誘電体ドーピング構造などの要素において、より低い抵抗状態の温度硬化形態とは異なる。図11は、温度硬化相変化メモリ装置の概略図である。温度硬化相変化メモリ装置は、メモリ配列730を含み、二つの感知モードで操作できるセンス回路要素を更に含む。図11の回路は、二つの参考電流源734、736が設けられ、参考電流源734、736は、参考節点810及びセンスアンプ750の負荷回路抵抗725で表されると切替可能に接続する。参考電流源734は、スイッチ720に応じて、初期モードに用いられ、もう一つの参考電流源736は、スイッチ721に応じて、操作モードに用いられる。相変化メモリ配列730は、適切な復号化decodingとバイアス回路を介して、感知節点811およびセンスアンプ750の負荷回路726に結合されている。チップの制御ロジック図12参照は、スイッチ720、721、又は他の適切な制御回路を使用して、モードの切り替えを制御する。種々のマルチモードのセンスアンプ回路は、従来技術でマルチレベルセルを感知することに使用され、このような回路は、容易に現在の使用に適用される。図12は集積回路1010の簡略ブロック図である。図12に示すように、集積回路1010は、メモリアレイ1012を含む。ここで説明したように、メモリ配列1012は、デュアルモードセンス回路dualmodesensingcircuitを有するメモリセルを用いて実装され、相変化メモリのプレコーディングpre-codingをサポートしている。ワード線デコーダ1014は、複数のワード線1016と結合されて交信し、ワード線1016は、メモリ配列1012内の行rowに沿って配置された。ビット線列、columnデコーダ1018は、複数のビット線1020と交信し、ビット線1020は、メモリ配列1012内の列に沿って配置されている。アドレス1022は、バスでワード線デコーダとドライバー1014及びビット線デコーダ1018に提供される。ブロック1024にあるデュアルモードのセンス回路要素センスアンプとデータ入力構造は、データバス1026を介して、ビット線デコーダ1018に結合されている。集積回路1010の入力/出力ポート又は集積回路1010の内部や外部からの他のデータソースからのデータは、データ入力線1028を介して、ブロック1024におけるデータ入力構造に供給される。他の回路要素1030は、集積回路1010に含まれる可能性があり、例えば、汎用プロセッサ、特定目的の応用回路要素、又は、配列1012でサポートされているシステムオンチップsystem-on-a-chip機能を提供するモジュールの組み合わせである。ブロック1024にあるセンスアンプからのデータは、データ出力線1032を介して、集積回路1010の入力/出力ポート又は集積回路1010の内部や外部からの他のデータソースに供給される。この例で実装された制御器1034は、相変化メモリ配列のバイアス配置の応用のために、ステートマシンstatemachineを使用して、バイアス回路1036における電圧と電流源からの応用電圧と電流を制御する。配列と結合される制御回路及びバイアス回路は、第一及び第二抵抗状態を感知することにより、第一モードにセンス回路で転移プロセスを実行してデータセットを読み取るように配置されている。前記制御回路及びバイアス回路は、第二モードにセンス回路でデータセットの読み取りができるように、セルを第一抵抗状態から第三抵抗状態に変化させ、且つセルを第二抵抗状態から第四抵抗状態に変化させる。前記制御回路及びバイアス回路は、アドレス指定するセルに第三及び第四抵抗状態を誘導することにより、書き込むプロセスを実行して前記配列におけるデータを書き込み、且つ、第三及び第四抵抗状態を感知することにより、第二モードにセンス回路で読み取るプロセスを実行して前記配列におけるデータ読み取る。制御器1034は、当技術分野で知られている特定目的の論理回路要素を使用して実装することができる。代替実施形態では、制御器1034は、汎用プロセッサを含み、汎用プロセッサは、コンピュータプログラムを実行してデバイスの操作を制御するために、同じ集積回路上に実装することができる。更に他の実施形態では、特定汎用論理回路要素と汎用プロセッサの組み合わせは、制御器1034の実装に利用することができる。図13は、製造の間に相変化メモリチップにおけるデータセットをプレコーディングするためのプロセスのフローチャートである。製造プロセスは、チップを含むウエハの製造を含み、前記チップは、相変化メモリ配列を含む1300。一般的には、ウエハテストシーケンスwafertestsequenceの適用は、ウエハレベルのテスト機器を使用してウエハの性能の特徴を述べ、ウエハに失敗したチップを検出することである1301。次に、ウエハの上にダイを、顧客への配信に適した単一のチップ又はマルチチップパッケージに、分離し且つ入れることができ、例えば、元の機器製造元または他の顧客が回路基板や他の基板の上にチップパッケージを取り付ける1302。一般的には、包装工場又は他のところに、組み立てラインでテスト機器を使用し、個々のパッケージやダイを再びテストする1303。個々のダイがテストに失敗すると1304、それらを破棄し、或いは別な方法で処理することができる1305。個々のダイはテストに合格すると1304、プレコーディングの操作pre-codingoperationを実行することができる。プレコーディングの操作は、制御器のオンチップロジックon-chiplogicによって独占的に制御され、或いは、ダイと結合されたチッププログラミング装置によって制御され、又は、オンチップロジックとプログラミング装置の組み合わせを使用することができる。本発明の実施形態による選択肢では、プレコーディングは、ダイをパッケージする前に、ウエハテスト段階で実行することができる。本発明の実施例では、相変化メモリ配列を有するチップに入力と出力源を使用し、プログラミング装置は、プログラムされて指令を提供することができ、指令をプレコーディング指令として解釈し、プレコーディング指令の後には、データセットがコーディングされるためのアドレス及びデータ情報が続く。オンチップ制御器on-chipcontrollerは、ステートマシンを提供するように設定されている。ステートマシンは、配列をアドレス指定し、バイアス回路を制御し、メモリ配列のタイミングと操作を制御するためのプロセスを自動的に実行して、プレコーディングを遂行することができる。ここに説明されるプレコーディングは、ロジック0を格納するセルにより低い抵抗状態を誘導することを含み、例えば、一つ又はそれより多くの長いセットパルスが含まれる長いセットシーケンスを印加することである1036。一部の実施形態では、ロジック0を格納するセルに対し、抵抗分布におけるテールビットを減らすようにシーケンスの長いセットパルスを印加することが望ましい。又、プレコーディングは、例えば、セルを初期状態に残すことにより、又はセットパルスやリセットパルスを印加することにより、ロジック1を格納するセルにより高い抵抗状態を誘導することを含む1307。ロジック0と1を第一及び第二抵抗状態にそれぞれ割り当てることにより、逆転させることができる。この点に留意されたい。一部の実施形態では、第二抵抗状態を誘導するために、ソフトセットパルスまたはソフトリセットパルスを使用することが望ましい。ソフトセットパルスは、標準セットパルスよりも短い持続期間または低い大きさを有している。ソフトリセットパルスは、標準リセットパルスよりも低い大きさを有している。第二抵抗状態を誘導するためのソフトパルスの使用は、このような方法で相変化メモリ配列を操作する耐久性を向上させることができる。より低い抵抗状態とより高い抵抗状態を使用し、相変化メモリ配列にデータセットを書き込んだ後、製造プロセスは、プレコーディングを検証するためのステップを含める1308。その検証ステップは、センス回路要素を設定するための転移モードにより、データセットを読み取り、入力データと比較して成功のプログラミングを検証する。検証操作には、制御器のオンチップロジックによって制御し、ダイと結合されるテスト機器によって制御し、または、オンチップロジック及びテスト機器の使用の組み合わせによって制御することができる。たとえば、相変化メモリ配列を有するチップに入力と出力源を使用し、プログラミング装置は、前コーディング検証指令として解釈する指令を提供することができる。プレコーディング指令の後には、データセットがコーディングされるためのアドレス及びデータ情報が続く。オンチップ制御器on-chipcontrollerは、ステートマシンを提供するように設定されている。ステートマシンは、配列をアドレス指定し、バイアス回路を制御し、メモリ配列のタイミングと操作を制御するためのプロセスを自動的に実行し、成功のプレコーディングを検証する必要がある読み取り及び比較プロセスを遂行する。プレコーディングを検証した後に、チップは、プリント回路基板や他の基板上にチップを取り付けるための製造工程の前に運ぶことができる。同様のプロセスは、相変化メモリセルに基づくヒューズの状態を設定することに使用することができる。図14は、一実施形態のポスト取付リフレッシュpostmountingrefreshのフローチャートである。前述したように、プレコーディングされたデータは、長いセットモードにより、回路基板や他の基板にプレコーディングの相変化メモリに格納され、標準セットとリセット操作を使用してリフレッシュすることができる。従って、製造プロセスに、回路基板のため、セットのデザインインdesigned-inチップを集め、デザインインチップは、プレコーディングの相変化メモリ、及び、多分、他のプレコーディングのメモリチップを含む。また、一部の実施形態では、システムオンチップSOCデバイスとして知られているように、相変化メモリ配列と他の回路要素を含む単一チップは、この段階で提供される。次に、複数のチップまたは単一チップは、熱サイクルに関わるプロセスを使って、回路基板または他の基板上に取り付けられている。取り付けプロセスによっては、以下の結果になる。より低い抵抗状態の相変化セルには、第一抵抗状態を呈すより低い抵抗状態から本質的に変化することがない。より高い抵抗状態の相変化セルには、第二抵抗状態を呈す元のより高い抵抗状態よりも広がった及び低い抵抗分布を有する。半田接合又は他の熱事象の後にリフレッシュするために、センスアンプの転移モードの設定を使用し、第一及び第二抵抗状態を感知することにより、相変化メモリ配列にコーディングされていたデータセットを読み込む1402。この方法で読み込まれたデータは、書き戻せるように、オンチップon-chipバッファ、又は代わりに、回路基板上に利用できるオフチップメモリoff-chipmemoryを使用して格納することができる。相変化メモリの操作モードを使用し、データが書き戻される。相変化メモリは、応用される製品の任務機能に適する。従って、このプロセスには、例えば、リセットシーケンスを印加し、典型的なリセット状態を誘導することにより、ロジック0を格納するセルに第三抵抗状態を誘導することが含まれている1403。また、プロセスは、例えば、セットシーケンスを印加し、典型的なセット状態を誘導することにより、ロジック1を格納するセルに第四抵抗状態を誘導することが含まれている1404。転移モードでの読み取り操作及び操作モードでの書き戻しプロセスは、制御器のオンチップロジックによって制御され、ボードboardと結合したテスト機器によって制御され、または、オンチップロジックとテスト機器の使用の組み合わせによって制御することができる。たとえば、相変化メモリ配列を有するチップに入力と出力源を使用し、テスト機器は、テストモードで転移モード読み取り指令として解釈する指令を提供することができる。この指令の後には、データセットがコーディングされるたのアドレス及びデータ情報が続く。オンチップ制御器on-chipcontrollerは、ステートマシンを提供するように設定されている。ステートマシンは、配列をアドレス指定し、バイアス回路を制御し、メモリ配列のタイミングと操作を制御するためのプロセスを自動的に実行し、転移モードでの読み取り操作及び操作モードでの書き戻しプロセスを遂行し、データを格納するセルの抵抗状態を操作モード抵抗状態に変化させる。転移モードを取り付ける前の抵抗状態から操作モード抵抗状態に変化させた後、ボードテストboardtestを実行することができ、ボードテストは、コードcodeの正確さを検証するための読み取りプロセス、又は、センス回路要素の操作モードを使用して実行されるコードの操作をテストすることを含む1405。ステップ1406では、ボードはテストに合格するかどうかを決定することができる。ボードはテストに失敗した場合には、ボードを修理し又は再プログラミングreprogrammingするために返す1407。ボードはテストに合格した場合には、製品を顧客に提供でき、或いは、完成品を作成するために、製造工程に渡す1408。図15~17は、相変化メモリデバイスの操作に使用可能なメモリセルの一部の代替構造を示す。前述した材料は、図15~17のメモリセルに実装することができ、従って、これらの材料について、詳細な説明を繰り返していない。図15は、メモリセル1500の断面図を示す。メモリセル1500は、メモリ素子1516を含み、メモリ素子1516は、電極間の電流経路に沿って、メモリ素子1516を介する相変化材料の本体からなる。活性領域1510は、上述したような形態を有する相変化材料を含んでなり、該相変化材料は、セル内にデータを表すために使用される抵抗状態に対応する。メモリセル1500は、第一電極1520及び第二電極1540を分離し、誘電体スペーサ1515を含んでいる。メモリ素子1516は、誘電体スペーサ1515に延びて、第一電極1520及び第二電極1540と接触することにより、第一電極1520と第二電極1540との間に電極間の電流経路を定義する。電流経路の長さは、誘電体スペーサ1515の幅1517で定義される。操作では、第一電極1520及び第二電極1540との間に通じて、且つメモリ素子1516を介して、活性領域1510は、メモリ素子1516の残部非活性領域を1513などよりも迅速に加熱する。図16は、メモリセル1600の断面図を示す。メモリセル1600は、メモリ素子1616を含み、メモリ素子1616は、電極間の電流経路に沿って、メモリ素子1616を介する相変化材料の本体からなる。活性領域1610は、上述したような形態を有する相変化材料を含み、相変化材料は、セル内にデータを表すために使用される抵抗状態に対応する。メモリセル1600は、柱状メモリ素子1616を含み、柱状メモリ素子1616は、それぞれ第一電極1620の上面1622及び第二電極1640の下面1624に接触する。メモリ素子1616は、実質的に第一電極1520及び第二電極1640と同じ幅を有し、誘電体に囲まれた多層の柱図示せずを定義する。操作では、第一電極1520及び第二電極1640との間に通じて、且つメモリ素子1616を介して、活性領域1610は、メモリ素子1616の残部非活性領域を1613などよりも迅速に加熱する。図17は、メモリセル1700の断面図を示す。メモリセル7600は、メモリ素子1716を含み、メモリ素子1716は、電極間の電流経路に沿って、メモリ素子1716を介する相変化材料の本体からなる。活性領域1710は、上述したような形態を有する相変化材料を含み、相変化材料は、セル内にデータを表すために使用される抵抗状態に対応する。メモリセル1700は、孔型メモリ素子1716を含み、孔型メモリ素子1716は、誘電体に囲まれ、それぞれ第一電極1720の上面及び第二電極1740の下面に接触する。メモリ素子は、第一及び第二電極より小さい幅を有し、操作では、第一及び第二電極との間に通じて、且つメモリ素子を介して、活性領域は、メモリ素子の残部よりも迅速に加熱する。図18は、集積回路1810の簡略ブロック図である。集積回路1810は、メモリ配列1812を含み、メモリ配列1812は、ここで説明したように、温度硬化相変化メモリを有するメモリセルを使用して実装されている。メモリセルには、単一ビットを格納し、前記単一ビットの両方のデータ値0と1が、結晶相形態で表され、より低い抵抗状態の温度硬化形態を含む。より高い抵抗状態は、最小抵抗値を含み、該最小抵抗値は、温度硬化形態とは異なる結晶相形態よって決定される。ワード線デコーダは1814は、複数のワード線1816に結合されて交信し、複数のワード線1816は、メモリ配列1812内の行rowに沿って配置している。ビット線列、columnデコーダ1818は、複数のビット線1820と交信し、複数のビット線1820は、メモリ配列1812内の列に沿って配置されている。アドレス1822は、バスでワード線デコーダとドライバー1814及びビット線デコーダ1018に提供される。センス回路センスアンプとブロック1824にあるデータ入力構造は、データバス1826を介してビット線デコーダ1818に結合されている。データは、データ入力線1828を介して、集積回路1810の入力/出力ポート、あるいは集積回路1810の内部や外部の他のデータソースから、ブロック1824にあるデータ入力構造に供給されている。他の回路要素1830は、集積回路1810に含まれる可能性があり、例えば、汎用プロセッサ、特定目的の応用回路要素、又は、モジュールの組み合わせである。前記モジュールの組み合わせは、メモリ配列1812でサポートされているシステムオンチップsystem-on-a-chip機能を提供する。データは、データ出力ライン1832を介して、ブロック1824にあるセンスアンプから、集積回路1810の入力/出力ポート又は集積回路1810の内部や外部の他のデータ宛先に供給される。図示のように、温度硬化形態を使用してコーディングされた相変化メモリセルは、ヒューズ1813として使用することができ、ヒューズ1813は、集積回路の重複性redundancyや他の用途のためにコーディングする。この例では、制御器1834が実装される。制御器1834は、相変化メモリ配列のバイアス配置の応用のために、ステートマシンを使用して、バイアス回路1836にある電圧源及び電流源からの応用電圧と電流を制御する。配列と結合される制御回路及びバイアス回路は、第一及び第二抵抗状態を感知することにより、センス回路でプロセスを実行してデータセットを読み取るように、配置されている。又、制御回路及びバイアス回路は、より低い抵抗状態の長いセット、又はより高い抵抗状態の典型的なソフトセットやソフトリセットから一つを選ぶプロセスを使用し、アドレス指定するセルに第一及び第二抵抗状態を誘導することにより、書き込むプロセスを実行して前記配列におけるデータを書き込む。制御器1034は、当技術分野で知られている特定目的の論理回路要素を使用して実装することができる。代替実施形態では、制御器1834は、汎用プロセッサを含み、汎用プロセッサは、コンピュータプログラムを実行してデバイスの操作を制御するために、同じ集積回路上に実装することができる。更に他の実施形態では、特定汎用論理回路要素と汎用プロセッサの組み合わせは、制御器1834の実装に利用することができる。0.18μmの組み込みPCMテストチップセットが含まれる媒介物によって評価を行う。PCMテストチップセットは、図5のような構造を有する。テストチップの下部電極は、30nm~50nmの直径を有し、300uA~1mAのリセット電流を有する。上記の図6に、典型的なセット、リセット及びテストチップの初期状態の抵抗分布を示す。セットとリセット状態抵抗分布は、245°Cのベーキング図19の後に重なった。図20には、エミュレートされた半田接合プロセスによれば、PCMセルの初期状態の抵抗分布には変化がないことが示されている。これは、BEOLプロセス半導体プロセスライン後工程、BEOLprocessの最大温度が約400°Cに近く、半田接合温度よりもはるかに高いことに起因すると考えられる。一方、設定操作期間に、PCMセルが経験する温度は、実質的にBEOLプロセスの最大温度よりも高くなっている。したがって、245°Cのベーキングの後に、セット状態が変化していないことを期待するのが妥当である。図21は、20μsのセットパルスを有する設定抵抗値が、ベーキングの後に変化していないことを示す。これらの結果によって、異なる2つのプログラムセット結晶状態は、半田接合プロセスの後に、個別の抵抗分布を保持できるようになることが示唆された。半田接合プロセスを残存できる、異なる状態を達成するための解決方法は、強いセット条件を有する0状態のセルをプログラムすることである。1状態のセルは、リセット状態にプログラムすることができ、或いは、より大きなマージンmarginポスト半田接合のために、1状態のセルは、非プログラムすることができ、すなわち、初期状態に残すことができる。図22に示すように、ベーキングの前とベーキングの後における初期状態分布は、非常に安定している。上述の図7Mは、セット状態の245°C/1hrでのポストベーキング抵抗ドリフトがセットパルスの持続期間に依存することを示す。短い20μs未満のセットパルスが、負抵抗ドリフトに起因し、長い20usμsより長いセットパルスが、正抵抗ドリフトに起因する。セットパルスは60μsより長くなると、正抵抗ドリフトが2.5KΩになる。半田付けの後に、十分な抵抗マージンresistancemarginを達成するために、強いセットセルの抵抗は、10kΩ以下に保つ。典型的には、10us~100usのセットパルスの持続期間は、十分な長さを有し、大きさ、セル構造などに応じて、強いセットセルの主な抵抗分布を10kΩ以下に移動する。抵抗分布をタイトに締めさせるために、長く、複数のセットパルスを必要とする。強いセットセルのポストベーキング抵抗分布は、8KΩ以下であり、初期状態セルと比較すると、100kΩの抵抗差を生ずる図22。245°C/1hrでのポストベーキングで、強いセットセルとリセットセルの間のメモリウィンドウは、およそ4KΩである図23。これらの結果によって、信頼できるPCMの前半田接合コーディング方式を実施するためのプログラミング方法の有効性を確認した。強いセット操作効果及び245°CのベーキングでのPCM信頼性を検討するために、標準的なセットとリセットのプログラミング条件を使用し、前記条件でセルをプログラムしてベーキングし、そうして循環する。図24は、強いセットセルは、エミュレートした半田付けベーキングプロセス後、千万10M回を越えて循環しても劣化しないことを示す。これらの操作の後に発生する物理現象を分析するために、透過型電子顕微鏡TEMを使用する。初期状態と比較し、長いセット操作は、下部電極がセル抵抗を低下するために、下電極上に大きい粒領域を有する温度硬化形態を発生させる。低角度散乱暗視野走査型透過電子顕微鏡LAADF-STEMは、粒径を検査するために、コントラストの増加を達成して、ポストベーキングセルを分析することに使用されている。初期状態のセルをベーキングしても粒径は変化しない。このため、初期状態のセルは、ベーキング前と後に、抵抗値が変化しないということを説明できる。強いセットセルは、245°C/1hrのベーキングの後に、再結晶化されたリセット状態の細胞よりも大きい粒径及び少ない粒界grainboundaryを有する。このため、強いセットセルは、再結晶化されたリセットセルよりも低い抵抗を有する理由を説明できる。以上の説明によると、当業者であれば本発明の技術思想を逸脱しない範囲で、多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は、明細書の詳細な説明に記載された内容に限らず、特許請求の範囲によって定めなければならない。"