"入力されるパルス電圧を整流するための同期整流スイッチと、前記同期整流スイッチに対してパルス電圧が入力される側の電流を第一の電圧に変換し、前記同期整流スイッチに対して電圧を出力する側の電流を第二の電圧に変換する電流電圧変換手段と、前記電流電圧変換手段によって変換された前記第一の電圧と前記第二の電圧を比較した結果に基づき前記同期整流スイッチのオンオフを切り換える切換え手段と、前記切換え手段によって同期整流スイッチをオフした後、オフした状態を保持する状態保持手段と、を有することを特徴とする電源。同期整流スイッチに対してパルス電圧が入力される側の電圧が上昇したことにより前記状態保持手段による前記同期整流スイッチのオフ状態を解除することを特徴とする請求項1に記載の電源。前記同期整流スイッチに対して電圧を出力する側に定電圧手段が設けられ、前記定電圧手段からの電圧を用いて前記切り換え手段が動作することを特徴とする請求項1または2に記載の電源。前記第一の電圧と前記第二の電圧を比較した結果に応じてオンするコンパレータを有し、前記コンパレータのオンに応答して前記同期整流スイッチがオフすることを特徴とする請求項1乃至3のいずれかの項に記載の電源。一次巻線と二次巻線を有するトランスを有し、前記一次巻線のスイッチがオンしている期間に前記二次巻線に現れる電圧を整流、及び、平滑した電圧が前記コンパレータに供給されることを特徴とする請求項4に記載の電源。記録材に画像を形成するための画像形成手段と、前記画像形成手段の動作を制御する制御手段と、前記制御手段に直流電圧を供給する電源と、を備え、前記電源は、入力されるパルス電圧を整流するための同期整流スイッチと、前記同期整流スイッチに対してパルス電圧が入力される側の電流を第一の電圧に変換し、前記同期整流スイッチに対して電圧を出力する側の電流を第二の電圧に変換する電流電圧変換手段と、前記電流電圧変換手段によって変換された前記第一の電圧と前記第二の電圧を比較した結果に基づき前記同期整流スイッチのオンオフを切り換える切換え手段と、前記切換え手段によって同期整流スイッチをオフした後、オフした状態を保持する状態保持手段と、を有することを特徴とする画像形成装置。しかしながら、上記、特許文献1の構成では同期整流用FETのオン抵抗が小さく、かつ、そのドレイン-ソース間電圧が低い場合、正しく動作できないという問題があった。特に、スイッチング電源の臨界モードや不連続モードのような軽負荷動作時には、トランスの二次側の同期整流用FETに流れる電流が略0Aアンペアまで低下して、同期整流用FETのドレイン-ソース間電圧が低下する。従って同期整流用FETとしてオン抵抗の低い素子を用いると正しく動作することが困難になる。これに対して、同期整流用FETとしてオン抵抗の高い素子を使用すればよいが、オン抵抗の高い素子は同期整流動作時の効率が良くない。また、より安価な回路構成にするにはオン抵抗の低い安価な素子FETが有利である。昨今の流れとして、電源の動作効率をより向上すべく、かつ、低コスト化すべく同期整流用FETのオン抵抗をより低くする傾向が進んでいくと考えられる。つまり、この課題は今後より顕在化していくことが予想される。一方、特許文献2,3の方式は直接電流を検出しない方式であり同期整流用FETのオン抵抗には依存されない。また、積分系の回路であるため誤動作しにくいことや、回路が簡素化できる等の利点がある。しかし、その反面、同期整流用FETのオフタイミングを電流が0Aになるタイミングに合わせるための閾値の調整及び設定が必要になる。しかし、電源投入時等の出力電圧の変動、又、負荷変動が大きい場合は、コンデンサの充放電の中心値である平均値が一定にはならないため、電流0Aのタイミングと同期整流用FETのオフタイミングがずれてしまうという課題が発生する。この課題は、特許文献2,3の方式が、直接電流を検出せずに見込み予測で同期整流用FETの動作を制御するため、動作タイミングにマージンを持たせて早目に同期整流用FETをオフするために生じる。つまり、マージンを持たせた制御では、同期整流用FETはボディダイオードの導通に頼る期間が長くなるため動作効率が低下する。また、同期整流用FETの導通期間にはボディダイオードの順方向電圧が発生する。この順方向電圧は電流0A検出の電圧に比べて非常に大きいため、コンパレータにより同期整流用FETの両端電圧を検出する方法では電流が0Aになる前に同期整流用FETをオフしてしまい誤動作する可能性があるという別の課題もある。本発明は、上記の課題を鑑み、オン抵抗の低いスイッチ素子を用いて正しく同期整流動作を行うことのできるスイッチング電源を提供することを目的とする。上記課題を解決するための、本発明の電源は、入力されるパルス電圧を整流するための同期整流スイッチと、前記同期整流スイッチに対してパルス電圧が入力される側の電流を第一の電圧に変換し、前記同期整流スイッチに対して電圧を出力する側の電流を第二の電圧に変換する電流電圧変換手段と、前記電流電圧変換手段によって変換された前記第一の電圧と前記第二の電圧の比較結果に基づき前記同期整流スイッチのオンオフを切り換える切換え手段と、前記切換え手段によって同期整流スイッチをオフした後、オフした状態を保持する状態保持手段を有することを特徴とする。以上説明したように、本発明によれば、同期整流用のFETにオン抵抗の低い素子を使用しても、誤動作なく同期整流用FETを正確に駆動することが可能になる。次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。本発明の実施例1のスイッチング電源の回路構成を図1に示す。図1において、101はトランス、102はトランスの一次巻線、103はトランスの二次巻線、104はトランス101の一次側に設けたスイッチング素子例えばMOSFET、105は電流検出抵抗、106は電源制御IC、107はトランス101の二次側に設けらた電解コンデンサ、108は同期整流スイッチとしての同期整流用FETである。本例では、同期整流用FETとしてNチャネル型FETを用いている。なお、同期整流用FET108のソース端子を二次側電解コンデンサ107の-端子に、ドレイン端子を二次巻線103に接続している。また、109、110、111、112、113、114、115、116、122、125、126、127、129、131,138は抵抗、117、118はNPNトランジスタ、119はPNPトランジスタである。また、120、121、132、137はダイオードである。ボディダイオード128は、同期整流用FET108に内臓または外付けのダイオードボディダイオードともいうである。本例は、トランスの二次巻線に発生するパルス電圧を同期整流用FET108によって整流し、かつ、平滑して直流電圧を出力する回路である。図2にスイッチング電源が動作した際の各部の動作波形を示す。一次側FET104がオンしてトランス101の一次巻線102に電圧が印加されると、トランス101の一次巻線102から一次側FET104のドレインからソースに向かう方向に電流が流れ始める。図2の波形201は一次側FET104のゲート-ソース間の電圧波形、波形202は一次側FET104のドレイン電流Idを示している。ここで、一次側FET104がオンしているのは期間Iになる。この時、トランス101の一次巻線102には図2の波形203のように1次巻線102のNp1が高電位側になる方向に電圧が印加される。図2の波形203はトランス101の一次巻線102に現れる電圧、即ちNp1-Np2の電圧を表している。このとき二次巻線103にはNs1端子よりもNs2端子の方が高い電圧になるように電圧が発生する。図2の波形204二次巻線103に現れる電圧の電位差は一次巻線の巻数をn1、二次巻線の巻数をn2とし、一次巻線に印加される電圧をEとすると、電位差=E×n2/n1となる。この期間は同期整流用FET108のボディダイオード又は、ショットキーダイオード128により二次側電解コンデンサ107には電流が流れない。図2の波形205は二次巻線103に流れる電流を示している。一次側FET104がオンしている間、トランス101の一次巻線102に流れる電流は時間とともに増加する。一次巻線102のインダクタンスをLp、一次側FET104がオンしてからの時間をton図2に示す時間とすると、一次巻線102の電流Ilpは、Ilp=E×tオン/Lpとなる。この時、トランス101に蓄えられるエネルギーは、1/2×Lp×Ilp^2となっている。ton時間経過後に一次側FET104をオフするとトランス101に蓄えていたエネルギーが二次巻線103より放出される二次巻線103の電圧は図2の波形204で示されている。ここで、図2の期間IIは一次側FET104がオフしてトランス101のエネルギーが二次側に放出される期間である。この期間IIでは二次巻線103には一次側FET104がオンしていたときとは逆方向の電圧が現れる。即ち、Ns1端子がNs2端子よりも高い電圧となる。すると同期整流用FET108のボディダイオード又は、ショットキーダイオード128またはがオンとなる。二次側電解コンデンサ107を充電する電流はトランス101の二次巻線103の端子Ns1から二次側電解コンデンサ107の端子、-端子を通り、同期整流用FET108のソース、ドレインを通って二次巻線103の端子Ns2へと流れる。二次側に流れる電流Isはトランス101に蓄えたエネルギーが放出されるとともに減少し、トランス101に蓄えたエネルギーを放出し終わったときに0Aアンペアになる期間III。トランスの二次側に流れる電流が0Aになる時間をt図2で示すt、一次側FET104をオフする直前に流れていた電流をIlp、二次インダクタンスをLs、二次側の電圧をVoとすると、Vo×t=Is×Lsとなる。ここでIs=n1/n0×Ilpである。二次巻線103及び同期整流用FET108に流れる電流は、t時間経過すると0Aになる。仮に、その後も同期整流用FET108がオンし続けていると二次側電解コンデンサ107の端子から二次巻線103のNs1端子、Ns2端子、同期整流用FET108のドレイン-ソース、二次側電解コンデンサ107の-端子といった経路で電流が流れる。その結果、二次巻線103の電圧は二次側電解コンデンサ107の電圧が印加され、一次巻線Npの電圧もフライバック電圧を維持するように働く。即ち二次側電解コンデンサ107の電圧をVoとすると、一次巻線102に現れる電圧は、Vo×n0/n1となる。従って、一次側FET104のドレイン-ソース間電圧は、EV0×n0/n1となる。一次側FET104がオンして同期整流用FET108がオフしている期間は、同期整流用FET108のドレイン電圧が高く、ソース電圧が低い状態になっている。一次側FET104がオフし、二次巻線103に二次側電解コンデンサ107を充電する方向に電圧及び電流が発生すると、同期整流用FET108のボディダイオード128がオンする。このとき、同期整流用FET108に印加される電圧は、図2の波形206で示すトランスの2次巻線103のNs2端子の電圧と同じである。207のIVの領域を説明する為の詳細図を図3に示す。図2の波形206が図3の波形301に対応する。ダイオード121のカソード端子とダイオード120のカソード端子は、夫々、同期整流用FET108のソース、ドレインに接続されており同期整流用FET108に電流が流れると同期整流用FET108の電圧降下によりカソードの電圧が変わる。ダイオード120には抵抗114とトランジスタ117からなる定電流源が、ダイオード121には抵抗115とトランジスタ118からなる定電流源が夫々接続されている。2つの定電流源回路は抵抗111、112、113とトランジスタ119からなる定電圧回路とダイオード120、121のカソード電圧により定められる電流を夫々流す。夫々の電流は抵抗110、109により電圧に変換される。この抵抗109は、同期整流用FET108のパルス電圧の入力側の電流を第一の電圧に変換する電流電圧変換回路であり、抵抗110は、同期整流用FET108の電圧の出力側の電流を第二の電圧に変換する電流電圧変換回路である。抵抗109からの第一の電圧はトランジスタ123に、抵抗110からの第二の電圧はトランジスタ124に供給される。トランジスタ123と124は抵抗109と抵抗110からの電圧を比較する比較器を構成している。同期整流用FET108の両端電圧がボディダイオード128の順方向電圧Vfになり、トランジスタ123及び124からなる比較器の動作により同期整流用FET108がオンする、同期整流用FET108がオンして、そのドレインーソース間電圧がオン抵抗×Isとなったときのドレインーソース間電圧波形を図3の302に示す。また、そのときの同期整流用FET108に流れる電流波形を303に示す。波形303は同期整流用FET108のソースからドレインに流れる電流の方向を側としている。波形303のように時間とともに電流Isは0Aに近づいていく。そのため、同期整流用FET108のドレイン-ソース間電圧0Vに近づいていく。例えば、同期整流用FET108のオン抵抗を10mΩ、ある時刻での電流が1.0Aと仮定すると、同期整流用FET108の両端電圧は10mVとなり比較器のオフセット電圧と近い値となる。比較器が仮に±10mV以上オフセット電圧で動作すると仮定すると、図3の波形304のように、Ifoff1からIsoff2の間の電流値の期間に同期整流用FET108がオフすることになる。同期整流用FET108をオフするタイミングの範囲を示した図が波形304の期間taである。波形304の時刻aの時点でコンパレータがIsオフ1の電流で動作した場合には、時刻a以降の時間に同期整流用FETのボディダイオードが導通する。このとき、同期整流用FET108の両端電圧はボディダイオード128の順方向電圧まで上昇する。この結果、比較器の入力電圧は先に同期整流用FET108がオンしたときに近い電圧まで上昇する。即ち、ダイオード121のカソード電圧はダイオード120のカソード電圧より1V程度低下してしまう。こうなると抵抗114の電流が抵抗115の電流より大きくなり、抵抗109の両端電圧が抵抗110の両端電圧よりも小さくなる。するとトランジスタ123のベース電圧がトランジスタ124のベース電圧よりも低くなり、FET130のゲート電圧が上昇してFET130がオン、FET133がオン、FET134がオフして同期整流用FET108がオンしてしまう。すると再び同期整流用FET108の両端電圧が低下して比較器は同期整流用FET108をオフする。このような動作を繰り返してしまう。これでは、同期整流用FET108が正しく動作しないことになる。この動作を防止するために、本例では抵抗135,142,143、トランジスタ144を追加してFET130とともに状態保持を行う状態保持回路を設けたことを特徴としている。FET130がオフすると、FET133がオフし、FET134がオンして同期整流用FET108がオフする。その際にFET130のオフによってトランジスタ144をオンするように構成する。そして、トランジスタ144のコレクタをFET130のゲート端子に接続してFET130が、一度オフすればその状態を保持するように構成した回路である。これにより、一度、FET130がオフすれば、そのオフの状態を保持することが可能であるため同期整流用FET108のオフに伴って同期整流用FET108の両端電圧がボディダイオード128の順方向電圧まで上昇しても、再度、同期整流用FET108をオンすることはない。また、トランジスタ144のベース端子をトランジスタ141のコレクタ端子に接続し、トランジスタ141はトランス101の二次巻線103のNs2端子の電圧上昇に伴ってオンするように構成している。同期整流用FET108はトランスの二次巻線103のNs2端子の電圧が上昇した後、電圧の下降に伴ってオンする必要がある。従ってNs2端子の電圧の上昇時にトランジスタ144をオフし、同期整流用FET108のオフ状態の保持を解除する構成としている。以上説明したように、本例における状態保持回路による同期整流用FET108のオフ状態の維持、そして、トランスの二次巻線103のNs2端子の電圧上昇に従って同期整流用FET108をオンに切り換える動作を行う切換え回路を構成する。つまり、一次側FET104のオンに伴って状態保持回路をリセットして、一次側FET104のオフに伴って同期整流用FET108が速やかにオンするよう構成している。尚、本実施例に使用したトランジスタ117及び118のベースエミッタ間電圧Vbeとも言うとダイオード120と121の順方向電圧は、そのばらつきが電流検出精度に関連するため、夫々の素子としてペア性の高いトランジスタ、ダイオードを使用している。また、これら素子間の電圧のばらつきについては、素子を同一のIC内に実装することで略無視することができる。以上、本実施例によれば、同期整流用のFETにオン抵抗の低い素子を使用しても、誤動作なく同期整流用FETを正確に駆動することが可能になる。次に、実施例2の回路構成を図4に示す。ここでは実施例1と異なる本例の特徴に関して説明を行い、実施例1と重複する回路については説明を省略する。実施例1と同構成の比較回路や同期整流用のFETのオンオフを切り換える回路等の説明は省略する。図4に示す回路は、同期整流用FET108、及び、その動作を制御する制御回路を示している。なお、電流検出部の構成は実施例1の回路と略同様である。即ち、定電流源の回路としてトランジスタ417、抵抗414と逆流防止のダイオード420を有し、トランジスタ417のコレクタ側には抵抗409を接続している。同じ回路がトランジスタ418、トランジスタ418のエミッタ側に抵抗415、及び、ダイオード421が接続され、グランド側にダイオード421のカソードが接続されている。トランジスタ418のコレクタ側には抵抗410が接続されている。また、トランジスタ417と418はベースを共通の接続としており、ベース電位は定電圧となるようにトランジスタ419のエミッタが接続されている。トランジスタ419のコレクタはグランドに、トランジスタ419のベース端子にはバイアス電圧を与えるべく抵抗412と413で電源電圧を分圧した電圧が印加されるよう構成している。図4において、同期整流用FET108がオフ状態のとき、トランスの二次巻線103のNs2端子の電圧が上昇した場合は、ダイオード439、抵抗440、抵抗441により分圧された電圧がトランジスタ442のベース端子に印加されてトランジスタ442はオンする。これは抵抗436を介してトランジスタ435のベース電圧を低下させ、トランジスタ435はオンできなくなっている。また、同期整流用FET108はオフしており、ボディダイオード又は、外付けされたショットキーダイオード428も逆バイアスとなるためオンしない状態になっている。一次側FET104図1に示したがオフすると二次巻線103のNs2端子の電圧が低下してグランド電位よりも低くなる。この電圧が同期整流用FET108のボディダイオード又はショットキーダイオード128の順方向電圧よりも低くなるとボディダイオード128が導通して電流が流れるとともにダイオード420も導通し、抵抗414に電流が流れる。トランジスタ417はベース接地となっているため、抵抗414の電流が大きくなると速やかに抵抗409に略同じ電流を流す。この抵抗409の電流の変化により抵抗431を介してトランジスタ430がオンし、同期整流用FET108を速やかにオンする。同期整流用FET108がオンされてトランスに蓄えられた電流が放電されていくと、同期整流用FET108のドレイン電流は直線的に減少を続け、0Aに近くなる。すると、トランジスタ423及び424からなる比較器が動作してトランジスタ435をオンする。するとトランジスタ434のベース電圧が低下するため、トランジスタ434がオンしてさらにトランジスタ435をオンするようにベース電流を流すためトランジスタ435は比較器からの入力に関わらずオンを続ける。このようにして同期整流用FET108が一度オフすると次の一次側FET104の動作が無い限りオフを継続して、一次側FETの動作によってオフを解除されるまで状態の保持を行っている。以上、本実施例によれば、同期整流用のFETにオン抵抗の低い素子を使用しても、誤動作なく同期整流用FETを正確に駆動することが可能になる。また、一次側FET104のオン期間中に状態保持がリセットされる為メインFETをオフしてから同期整流用FETがオンするまでの応答を高速にすることが可能となる。次に、実施例3の回路構成を図5に示す。ここでは実施例1と異なる本実施例の特徴に関して説明を行い、実施例1と重複する回路については説明を省略する。実施例1と同構成の比較回路や同期整流用のFETのオンオフを切り換える回路等の説明は省略する。図5において、抵抗509の電圧および抵抗510の電圧を比較する比較器をコンパレータ522で示した。このコンパレータ522の電源電圧はダイオード525、およびコンデンサ526により一次側FET104図1で示したのオン時に二次巻線103のNs2端子に現れる電圧を充電して供給している。一次側FET104がオンすると二次巻線103のNs2端子にはグランド端子より高い電圧が発生し、ダイオード525により整流されてコンデンサ526を充電する。このときトランジスタ527はオフ、同期整流用FET108及びボディダイオード128、ツェナーダイオード520はオフ状態となっている。このとき、コンパレータ122は入力端子の電圧はダイオード537と抵抗538より電流が流入するため-入力端子電圧よりも高くなっており、コンパレータ出力はオープン状態である。しかし、トランジスタ527がオフしているため、トランジスタ532、533には電源が供給されておらず、同期整流用FET108はオフを継続している。一次側FET104がオフすると二次巻線103のNs2端子に発生する電圧、即ち、同期整流用FET108のドレイン電圧はグランド端子の電圧よりも低い電圧となる。すると抵抗524より電流が流れてトランジスタ527のベース電圧が低下し、トランジスタ532及び533がオフして同期整流用FET108がオンする。また同期整流用FET108のドレイン端子には同期整流用FET108がオンするまではボディダイオード128の順方向電圧分だけグランド端子電圧よりも低い電圧が印加されている。この期間、ツェナーダイオード520、抵抗514より電流が流れてトランジスタ517にはバイアス電流が流れるため、抵抗509に接続されたコンパレータ522の-端子電圧が低下してコンパレータ522の出力端子はオープン状態を続けて、同期整流用FET108はオンを継続する。同期整流用FET108がオンしても、同期整流用FET108の両端電圧は、そのオン抵抗とドレイン電流の積となり電圧が低下するもののグランド端子電圧よりも低い値が継続される。抵抗514およびトランジスタ517による定電流回路と、そのコレクタに接続された抵抗509の増幅作用によって、同期整流用FET108の両端電圧の変化分は数倍に増幅された状態でコンパレータ522に入力される。このため、同期整流用FET108のドレイン-ソース電圧が略0Aに近い電圧のときにコンパレータ522がオンする。コンパレータ522がオンすると、ダイオード530がオンし、トランジスタ532および533のベース電圧を低下させてトランジスタ532をオフ、トランジスタ533をオンさせて同期整流用FET108をオフする。同時にトランジスタ535をオン、トランジスタ541をオンしてコンパレータ522の端子をLoにし、コンパレータ522の出力をLoにラッチする。この期間はトランジスタ527が未だオンとなっており、トランジスタ527の出力を電源電圧として状態保持回路が動作を続けるように構成しており、次の一次側FETのオンまで保持状態を解除しない構成となっている。このように構成することにより、誤動作のない同期整流動作を実現している。なお、本実施例の回路では、コンデンサ526の-側端子を二次巻線のNs1端子に接続した。しかし、二次側電解コンデンサ107の放電量が僅かである場合は、コンデンサ526の-側端子をグランド端子に接続しても良い。以上、本実施例によれば、同期整流用のFETにオン抵抗の低い素子を使用しても、誤動作なく同期整流用FETを正確に駆動することが可能になる。また、同期整流用FETを駆動するための電源を別途、二次巻線より供給するように構成したので、出力電圧が低い電源であっても同期整流用FETを駆動する電源電圧を高い電圧を保つことができ、かつ、オン抵抗の低い汎用FETを使用することが可能となる。<スイッチング電源の適用例>上記の実施例で説明したスイッチング電源の一例として、装置の駆動部としてのモータや制御部であるコントローラCPUやメモリなどを含むに電力を供給する低圧電源がある。このような低圧電源を、例えば、記録材に画像を形成する画像形成装置の低圧電源として適用することができる。以下、画像形成装置の低圧電源として適用する場合について説明する。図10aに画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ10は、画像形成部11として潜像が形成される像担持体としての感光ドラム12、感光ドラムに形成された潜像をトナーで現像する現像部13を備えている。そして感光ドラム12に現像されたトナー像をカセット14から供給された記録媒体としてのシート不図示に転写して、シートに転写したトナー像を定着器15で定着してトレイ16に排出する。また、図10b画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するCPU17aを有するコントローラ17への電力供給、また、画像形成のための駆動部としてのモータ18a及びモータ18bに電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ17へは3.3V、モータへは24Vを供給する。例えばモータ18aはシートを搬送する搬送ローラを駆動するモータ、モータ18bは定着器15を駆動するモータである。このような画像形成装置の低電圧電源として、上記の同期整流回路を用いた電源を適用した場合でも、上記実施例と同様、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子同期整流用FETを用いて正しく電源を動作することができる。なお、上記実施例で説明した電源は、ここで示した画像形成装置に限らず他の電子機器の電源としても適用可能である。"