シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備え、前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置。前記リーク抑制部は、前記浮遊ゲートの上面を覆うように設けられたことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記リーク抑制部は、前記浮遊ゲートの上面と、前記浮遊ゲートの側壁と、が交わる部分を超えて設けられたことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。シリコンを含む基板上に、トンネル絶縁膜となる膜、浮遊ゲートとなる膜、リーク抑制部となる膜を順次形成する工程と、前記リーク抑制部となる膜、前記浮遊ゲートとなる膜、前記トンネル絶縁膜となる膜を順次エッチングして素子分離絶縁膜を埋め込む溝を形成するとともに、所定の形状を有する前記リーク抑制部、前記浮遊ゲート、前記トンネル絶縁膜を形成する工程と、前記溝に素子分離絶縁膜を埋め込む工程と、ゲート間絶縁膜となる膜、制御ゲートとなる膜を順次形成する工程と、前記制御ゲートとなる膜、前記ゲート間絶縁膜となる膜を順次エッチングして所定の形状を有する前記制御ゲート、前記ゲート間絶縁膜を形成する工程と、を備え、前記リーク抑制部となる膜を形成する際に、前記ゲート間絶縁膜となる膜の誘電率よりも高い誘電率を有する膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。シリコンを含む基板上に、トンネル絶縁膜となる膜、浮遊ゲートとなる膜、リーク抑制部の本体部となる膜を順次形成する工程と、前記リーク抑制部の本体部となる膜、前記浮遊ゲートとなる膜、前記トンネル絶縁膜となる膜を順次エッチングして素子分離絶縁膜を埋め込む溝を形成するとともに、所定の形状を有する前記リーク抑制部の本体部、前記浮遊ゲート、前記トンネル絶縁膜を形成する工程と、前記溝の内部に素子分離絶縁膜となる膜を形成する工程と、前記素子分離絶縁膜となる膜の上面を所定の寸法だけ後退させる工程と、前記リーク抑制部の側部となる膜を前記素子分離絶縁膜となる膜の上面及び前記溝の側壁に形成する工程と、前記素子分離絶縁膜となる膜の上面に形成された前記リーク抑制部の側部となる膜を除去して前記本体部と前記側部とを有するリーク抑制部を形成する工程と、前記素子分離絶縁膜となる膜の上面を所定の寸法だけ後退させて素子分離絶縁膜を形成する工程と、ゲート間絶縁膜となる膜、制御ゲートとなる膜を順次形成する工程と、前記制御ゲートとなる膜、前記ゲート間絶縁膜となる膜を順次エッチングして所定の形状を有する前記制御ゲート、前記ゲート間絶縁膜を形成する工程と、を備え、前記リーク抑制部の本体部となる膜および前記リーク抑制部の側部となる膜を形成する際に、前記ゲート間絶縁膜となる膜の誘電率よりも高い誘電率を有する膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。本発明の実施形態は、浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。なお、図1においては、主にメモリセルの部分を表すものとし、不揮発性半導体記憶装置1に設けられる既知のワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路部などは省略している。また、図1は、ワード線方向チャネル幅方向の断面を表す図であるため、既知のソースドレイン領域、チャネル領域なども省略している。図1に示すように、不揮発性半導体記憶装置1におけるメモリセルの部分には、トンネル絶縁膜2、浮遊ゲート3、リーク抑制部6、ゲート間絶縁膜4、制御ゲート5がこの順で積層されている。また、このメモリセルは、シリコンを含む基板7の上層部に形成され、周囲が素子分離絶縁膜8で囲まれたアクティブエリア素子形成領域;活性領域1a上に設けられている。素子分離絶縁膜8は、基板7に形成された溝8aに酸化シリコンなどの絶縁物を埋め込むことで形成されている。また、溝8aと素子分離絶縁膜8との間には、保護膜18を設けるようにすることができる。保護膜18は、素子分離絶縁膜8に含まれる不純物が基板7などに影響を及ぼさないようにするために設けられる。そのため、保護膜18は、素子分離絶縁膜8よりも純度の高い絶縁物例えば、酸化シリコンなどを用いたものとすることができる。ただし、保護膜18は、必ずしも必要ではなく、必要に応じて設けるようにすればよい。トンネル絶縁膜2は、基板7上に設けられている。この場合、トンネル絶縁膜2は、アクティブエリア1a上に設けられている。トンネル絶縁膜2は、例えば、厚みが3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などを用いたものとすることができる。浮遊ゲート3は、トンネル絶縁膜2上に設けられている。浮遊ゲート3は、例えば、厚みが10nm~500nm程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。ゲート間絶縁膜4は、後述するリーク抑制部6上に設けられている。すなわち、ゲート間絶縁膜4は、浮遊ゲート3の上方において、後述するリーク抑制部6を介して浮遊ゲート3と制御ゲート5との間に設けられている。また、ゲート間絶縁膜4は、浮遊ゲート3の側方において、浮遊ゲート3と制御ゲート5との間に設けられている。ゲート間絶縁膜4は、例えば、厚みが5nm~30nm程度の絶縁膜を用いたものとすることができる。この場合、ゲート間絶縁膜4は、例えば、シリコン酸化膜、シリコン酸窒化膜などを用いたものとすることができる。また、ゲート間絶縁膜4は、例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜ONO膜などの積層膜を用いたものとすることもできる。制御ゲート5は、ゲート間絶縁膜4上に設けられている。制御ゲート5は、例えば、厚みが10nm~500nm程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。あるいは、形成されたポリシリコン膜上にW、Ni、Mo、Ti、Coなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート5とすることもできる。ここで、メモリセルは、PEPPhotoEngravingProcessおよびRIEReactiveIonEtching法を用いて形成される。例えば、メモリセルを構成する各要素となる膜を積層し、積層された膜の上にマスクを形成して、RIE法を用いて所望の形状を有するメモリセルを形成するようにすることができる。この場合、メモリセルの微細化が進むにつれて浮遊ゲート3の幅が狭くなり、また、図1に示すように浮遊ゲート3の上部が細く尖ったようになる。例えば、素子分離絶縁膜8を埋め込むための溝8aを形成する際に、浮遊ゲート3の表面もエッチングされるので浮遊ゲート3の上部が細く尖ったようになりやすくなる。浮遊ゲート3の形態がこの様になると、書込み動作時に浮遊ゲート3の上部において電界集中が大きくなり、浮遊ゲート3と制御ゲート5との間におけるリークIPDリークが発生しやすくなる。そのため、不揮発性半導体記憶装置1においては、浮遊ゲート3とゲート間絶縁膜4との間にリーク抑制部6を設けることでリークの発生を抑制するようにしている。リーク抑制部6は、浮遊ゲート3上に設けられている。この場合、リーク抑制部6は、浮遊ゲート3の上面を覆うように設けられるようにすることができる。そして、リーク抑制部6の誘電率は、ゲート間絶縁膜4の誘電率よりも高くなっている。例えば、ゲート間絶縁膜4がシリコン酸化膜やONO膜を用いたものである場合には、リーク抑制部6はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部6は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。ここで、浮遊ゲート3の上部にシリコン酸化膜等の比較的誘電率の低い膜を単に設けるようにすると、浮遊ゲート3の上部では、ゲート絶縁膜4に誘電率の低いリーク抑制部6の膜厚が加わり、トータルの絶縁膜厚が増加して、制御ゲート5と浮遊ゲート3との間の容量カップリングを低下させてしまう。そこで、リーク抑制部6を高誘電膜とすることとで、ゲート間絶縁膜4に足されるリーク抑制部6の膜厚を実効的に薄くし、容量カップリングの低下を抑制するようにしている。この様に、ゲート間絶縁膜4よりも高い誘電率を有するリーク抑制部6を設けるものとすれば、浮遊ゲート3と制御ゲート5とを容量的にカップリングさせる際に有利となる。また、一般的に、高い誘電率を有する材料を用いた膜はエッチングされにくいので、浮遊ゲート3の上部に高い誘電率を有するリーク抑制部6を設けるものとすれば、浮遊ゲート3の上部が尖ることを抑制することができる。また、浮遊ゲート3の側から高い誘電率を有するリーク抑制部6、リーク抑制部6よりも低い誘電率を有するゲート間絶縁膜4を積層するようにすれば、高い誘電率を有するリーク抑制部6の側の電界強度を弱くすることができる。すなわち、高い誘電率を有する膜と、低い誘電率を有する膜とが積層されている場合には、高い誘電率を有する膜の電界強度が弱くなる。そのため、電界強度が弱くなる高い誘電率を有する膜リーク抑制部6を浮遊ゲート3側に設けることで、浮遊ゲート3の上部における電界強度を弱くすることができる。以上のように、ゲート間絶縁膜4よりも高い誘電率を有するリーク抑制部6を設けるものとすれば、リークの発生を抑制することができるようになる。第2の実施形態図2は、第2の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。図2に示すように、不揮発性半導体記憶装置11におけるメモリセルの部分には、トンネル絶縁膜2、浮遊ゲート3、リーク抑制部16、ゲート間絶縁膜4、制御ゲート5がこの順で積層されている。リーク抑制部16は、ゲート間絶縁膜4よりも高い誘電率を有するものとすることができる。例えば、ゲート間絶縁膜4がシリコン酸化膜やONO膜を用いたものである場合には、リーク抑制部16はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部16は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。ここで、リーク抑制部16は、浮遊ゲート3の上面と、浮遊ゲート3の側壁とが交わる部分を超えて側壁の上端近傍をも覆うように設けられている。すなわち、リーク抑制部16は、本体部16a前述したリーク抑制部6に相当する部分と、浮遊ゲート3の上面と側壁とが交わる部分を超えて側壁の上端近傍を覆う側部16bとを有している。なお、本体部16aの材質と側部16bの材質とが同じものであってもよいし、相互に異なるものであってもよい。この場合、図2に示すように、浮遊ゲート3の上面の周縁に角部が形成されている場合には、リーク抑制部16は、この角部を超えて側壁の上端近傍をも覆うようにして設けられるようにすることができる。なお、角部は、尖ったものに限定されるわけではなく、例えば、丸みを帯びたものであってもよい。なお、浮遊ゲート3の側壁全体をも覆うようなリーク抑制部16とすれば、浮遊ゲート3の側方において絶縁膜の実効的な誘電率が高くなってしまうので隣接するメモリセル間において寄生容量が増大するおそれがある。そのため、浮遊ゲート3の側壁側においては、リーク抑制部16により側壁の上端近傍が覆われる程度とすることが好ましい。リーク抑制部16を設けるようにすれば、前述したリーク抑制部6と同様の効果を享受することができる。ここで、浮遊ゲート3の上面と側壁とが交わる部分は尖った角部となる場合があり、この部分において電界集中がさらに大きくなるおそれがある。しかしながら、リーク抑制部16は、この部分をも覆うように設けられているので、尖った角部が形成された場合であってもリークの発生を抑制することができるようになる。第3の実施形態図3、図4は、第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。なお、図3、図4は、前述した不揮発性半導体記憶装置1を製造する場合であり、図3、図4は、ワード線方向チャネル幅方向の断面を表す図である。また、不揮発性半導体記憶装置1の製造においては、ソースドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。まず、シリコンを含み所望の不純物がドープされた基板7の上にトンネル絶縁膜2となる膜2aを形成する。トンネル絶縁膜2となる膜2aの形成は、例えば、熱酸化法などを用いて行うようにすることができる。トンネル絶縁膜2となる膜2aは、例えば、厚みが3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。次に、トンネル絶縁膜2となる膜2aの上に、浮遊ゲート3となる膜3aを形成する。浮遊ゲート3となる膜3aの形成は、例えば、LPCVDLowPressureChemicalVaporDeposition法などを用いて行うようにすることができる。浮遊ゲート3となる膜3aは、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。また、浮遊ゲート3となる膜3aを形成した後に、所望のアニール処理を行うようにすることができる。次に、浮遊ゲート3となる膜3aの上に、リーク抑制部6となる膜6aを形成する。リーク抑制部6となる膜6aの形成は、例えば、CVDChemicalVaporDeposition法などを用いて行うようにすることができる。ここで、リーク抑制部6となる膜6aを形成する際に、ゲート間絶縁膜4となる膜4aの誘電率よりも高い誘電率を有する膜が形成される。ゲート間絶縁膜4となる膜4aがシリコン酸化膜やONO膜である場合には、リーク抑制部6となる膜6aは、例えば、シリコン窒化膜、あるいは、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いた膜などとすることができる。次に、リーク抑制部6となる膜6a、浮遊ゲート3となる膜3a、トンネル絶縁膜2となる膜2aを順次エッチングして素子分離絶縁膜8を埋め込む溝8aを形成するとともに、所定の形状を有するリーク抑制部6、浮遊ゲート3、トンネル絶縁膜2を形成する。例えば、図3aに示すように、リーク抑制部6となる膜6aの上にストッパ膜20、マスク21を順次形成する。そして、マスク21をエッチングマスクとし、RIE法を用いてストッパ膜20、膜6a、膜3a、膜2a、基板7を順次加工して、所望の形状を有する溝8aを形成する。この際、溝8aが形成されるとともにリーク抑制部6、浮遊ゲート3、トンネル絶縁膜2が形成されることになる。マスク21は、例えば、シリコン酸化膜をパターンニングしたものとすることができる。この場合、マスク21は、マスク21となる膜の上に設けられた図示しないレジストマスクを用いてパターンニングされたものとすることができる。次に、保護膜18となる膜18aを形成し、溝8aに素子分離絶縁膜8を埋め込む。例えば、図3bに示すように、素子分離絶縁膜8よりも不純物が少ない膜18aを形成する。そして、溝8aに例えばTEOSTetraEthylOrthoSilicate膜などを用いた膜28を堆積させて溝8aの内部を埋め込む。この場合、例えば、プラズマCVD法などを用いて溝8aの内部に膜28を堆積させるようにすることができる。そして、図3cに示すように、ストッパ膜20をストッパとしてCMPChemicalMechanicalPolishing法を用いて表面全体を平坦化処理する。次に、図4aに示すように、ストッパ膜20をマスクとしてウエットエッチング法またはドライエッチング法を用いて膜18a、膜28の上面を後退させ、STIShallowTrenchIsolation構造の素子分離絶縁膜8と保護膜18とを形成する。この様にして、溝8aに素子分離絶縁膜8が埋め込まれる。また、溝8aと素子分離絶縁膜8との間に保護膜18が形成される。その後、図4bに示すように、ウェットエッチング法などを用いてストッパ膜20を除去する。なお、ウエットエッチング法としては、ウエットエッチャントとしてDHFDiluteHF:希フッ酸を用いるものとすることができる。また、ドライエッチング法としては、RIE法などとすることができる。次に、図4cに示すように、ゲート間絶縁膜4となる膜、制御ゲート5となる膜を順次形成する。ゲート間絶縁膜4となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。ゲート間絶縁膜4となる膜は、例えば、厚みが5nm~30nm程度のシリコン酸化膜、シリコン酸窒化膜、ONO膜などとすることができる。制御ゲート5となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。制御ゲート5となる膜は、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。そして、制御ゲート5となる膜、ゲート間絶縁膜4となる膜を順次エッチングして所定の形状を有する制御ゲート5、ゲート間絶縁膜4を形成する。制御ゲート5となる膜、ゲート間絶縁膜4となる膜のエッチングは、例えば、RIE法を用いて行うようにすることができる。以上のようにして、リーク抑制部6を有する不揮発性半導体記憶装置1を製造することができる。第4の実施形態図5、図6は、第4の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。なお、図5、図6は、前述した不揮発性半導体記憶装置11を製造する場合であり、図5、図6は、ワード線方向チャネル幅方向の断面を表す図である。また、前述したものと同様に、ソースドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路などの形成については省略するものとし、主にメモリセルの部分の形成について例示をする。また、図3、図4において例示をしたものと同様のものは適宜省略する。まず、図5aに示すように、シリコンを含み所望の不純物がドープされた基板7上に、トンネル絶縁膜2となる膜2a、浮遊ゲート3となる膜3a、リーク抑制部16の本体部16aとなる膜16c、ストッパ膜20、マスク21を順次形成する。そして、ストッパ膜20、リーク抑制部16の本体部16aとなる膜16c、浮遊ゲート3となる膜3a、トンネル絶縁膜2となる膜2a、基板7を順次エッチングして素子分離絶縁膜8を埋め込む溝8aを形成するとともに、所定の形状を有するリーク抑制部16の本体部16a、浮遊ゲート3、トンネル絶縁膜2を形成する。エッチングは、マスク21をエッチングマスクとし、RIE法を用いて行うようにすることができる。この場合、リーク抑制部16の本体部16aとなる膜16cの形成は、例えば、CVDChemicalVaporDeposition法などを用いて行うようにすることができる。次に、図5bに示すように、保護膜18となる膜18aを形成し、溝8aの内部に素子分離絶縁膜8となる膜28を形成する。膜28は、例えば、TEOSTetraEthylOrthoSilicate膜などとすることができる。次に、図5cに示すように、ストッパ膜20をストッパとしてCMPChemicalMechanicalPolishing法を用いて表面全体を平坦化処理する。次に、図4aの場合と同様に、ストッパ膜20をマスクとしてウエットエッチング法またはドライエッチング法を用いて膜18a、膜28の上面を後退させ、STI構造の素子分離絶縁膜8と保護膜18とを形成する。その後、図4bの場合と同様に、ウェットエッチング法などを用いてストッパ膜20を除去する。そして、図6aに示すように、リーク抑制部16の側部16bとなる膜16dを膜28、膜18aの上面及び溝8aの側壁に形成する。この場合、膜28、膜18aの後退寸法Hや膜16dの厚みTは、リーク抑制部16の側部16bの寸法を考慮して適宜設定するようにすることができる。なお、リーク抑制部16の本体部16aとなる膜16cおよびリーク抑制部16の側部16bとなる膜16dを形成する際に、ゲート間絶縁膜4となる膜4aの誘電率よりも高い誘電率を有する膜が形成される。ゲート間絶縁膜4となる膜4aがシリコン酸化膜やONO膜である場合には、膜16c、膜16dは、例えば、シリコン窒化膜、あるいは、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いた膜などとすることができる。この場合、膜16cと膜16dの材質は同じであってもよいし、異なるものであってもよい。また、膜16dの材質は、膜28、膜18aをエッチングにより除去する際の選択比を考慮して選択するようにすることもできる。次に、図6bに示すように、る膜28、膜18aの上面に形成されたリーク抑制部16の側部16bとなる膜16dを除去して本体部16aと側部16bとを有するリーク抑制部16を形成する。膜28、膜18aの上面に形成された膜16dの除去は、例えば、RIE法を用いて行うようにすることができる。また、膜28、膜18aの上面を所定の寸法だけ後退させてSTI構造の素子分離絶縁膜8を形成する。この際、溝8aと素子分離絶縁膜8との間に保護膜18が形成される。膜28、膜18aの上面を後退させる際には、ウエットエッチング法などの等方性エッチング法を用いて行うようにすることができる。次に、図6cに示すように、表面にゲート間絶縁膜4となる膜、制御ゲート5となる膜を順次形成する。そして、制御ゲート5となる膜、ゲート間絶縁膜4となる膜を順次エッチングして所定の形状を有する制御ゲート5、ゲート間絶縁膜4を形成する。以上のようにして、リーク抑制部16を有する不揮発性半導体記憶装置11を製造することができる。以上に例示をした不揮発性半導体記憶装置の製造方法においては、リーク抑制部となる膜の上にストッパ膜20を別途設けるようにしたが、ストッパ膜20は必要に応じて設けるようにすればよい。例えば、リーク抑制部となる膜がシリコン窒化膜である場合には、リーク抑制部となる膜にストッパ膜20の役割をも果たさせることができるので、ストッパ膜20を別途設ける必要がない。この様にすれば、ストッパ膜20の形成と除去に係る工程を別途設ける必要がなくなる。以上に例示をした実施形態によれば、浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、不揮発性半導体記憶装置1、不揮発性半導体記憶装置11などが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。