"半導体フィン111,112,113,114の下に埋め込み誘電体層を形成する方法であって、バルク半導体基板100を用意するステップと、少なくとも2つの溝121,122,123を基板に設けて、これにより前記溝の間に少なくとも1つのフィン111,112,113,114または前記溝によって分離された複数のフィンを形成するステップと、前記溝を絶縁材料で充填するステップと、前記溝の各々において前記絶縁材料を部分的に除去し、その結果、前記絶縁材料の一部130が前記溝の各々の底に残留し、前記溝の各々に絶縁領域130を形成するステップと、ライナー160を、前記溝の側壁180に、または前記側壁および前記溝の各々における絶縁領域130の上部に堆積させるステップと、各絶縁領域130の上部層を除去し、これによりフィンの底部領域140の側壁にウインドウ開口170を形成するステップと、前記ウインドウ開口を介して、フィンの前記底部領域140にある半導体材料を転換し、これにより局所的な埋め込み誘電体層150を前記底部領域に形成するステップと、を含み、前記ライナー160および前記絶縁領域130は、フィンが前記底部領域140の外側にある領域で転換されるのを実質的に防止するようにした方法。前記底部領域130にある半導体材料を転換することは、半導体材料を酸化することを含む請求項1記載の方法。前記バルク基板100は、単結晶半導体基板である請求項1または2記載の方法。前記ライナー160は、前記溝の各々において絶縁領域130の上部にさらに堆積され、各絶縁領域130の上部からある層を除去するステップより、前記絶縁領域130の上部からライナー160を除去するステップが先行する請求項1~3のいずれかに記載の方法。絶縁材料を部分的に除去するステップ後で、ライナー160を堆積させるステップ前に、保護層140を溝の側壁に堆積させるステップをさらに含む請求項1~4のいずれかに記載の方法。前記埋め込み誘電体層は、10nm未満の等価換算膜厚を有する請求項1~5のいずれかに記載の方法。前記埋め込み誘電体層の絶縁破壊電界は、17mV/cmより大きく、酸化物トラップ密度は、6×1015cm-3未満である請求項1~6のいずれかに記載の方法。バルク領域100aおよび半導体オンインシュレータSOI領域100bが基板表面に規定され、前記溝122,123が前記SOI領域に形成され、その結果、前記溝の1つ122が、バルク領域100aとSOI領域100bとの間の分離を形成する請求項1~7のいずれかに記載の方法。ゲート誘電体層181をフィンの上部表面および側壁表面に設けるステップと、導電層171をフィンおよびゲート誘電体層に渡って設けて、浮遊ゲート半導体メモリデバイスを形成するステップと、をさらに含み、前記埋め込み誘電体層150は、トンネル誘電体層として機能するようにした請求項1~7のいずれかに記載の方法。基板は、単結晶基板であり、前記ゲート誘電体層181は、フィンの上部表面および側壁表面の熱酸化によって設けられる請求項8記載の方法。フィンFET型半導体デバイスであって、半導体基板上にある少なくとも1つの半導体フィン600であって、少なくとも1つの半導体フィンは、フィンの底に埋め込み誘電体層を備える半導体フィンと、少なくとも1つの半導体フィン600と接触したソースおよびドレイン領域601,602であって、ソースおよびドレイン領域の底および外側部分603に埋め込み誘電体層を備えるソースおよびドレイン領域と、少なくとも1つの半導体フィンに渡って垂直に延びる導電ゲート電極と、を備えるフィンFET型半導体デバイス。該半導体デバイスは、浮遊ゲート半導体メモリデバイスであり、導電ゲート電極604がメモリデバイスの制御ゲートとして機能し、半導体フィン600が半導体デバイスの浮遊ゲートとして機能し、埋め込み誘電体層がメモリデバイスのトンネル誘電体層として機能する請求項11記載のフィンFET型半導体デバイス。しかしながら、上述したように、SOIウエハが高価であり、SOIウエハの埋め込み酸化物層はトンネル酸化物として使用するには厚過ぎるため、さらに薄くする必要がある。3X世代のテクノロジノード未満でスケーリング可能であり、2X世代のテクノロジノード未満であってもスケーリング可能である、良好なデータ保持および電気的性能を備えた浮遊ゲートメモリデバイスのニーズが存在する。本発明は、添付した請求項に開示したような方法および製品及び/又はデバイスに関する。最初に、該方法は、半導体フィンの下に埋め込み誘電体層を形成する方法に関する。前記方法は、下記ステップを含む。バルク半導体基板を用意するステップ。少なくとも2つの溝を基板に設けるステップ。これにより前記溝の間に少なくとも1つのフィンまたは前記溝によって分離された複数のフィンを形成する。前記溝を絶縁材料で充填するステップ。前記溝の各々において前記絶縁材料を部分的に除去するステップ。その結果、前記絶縁材料の一部が前記溝の各々の底に残留し、前記溝の各々に絶縁領域を形成する。ライナーを少なくとも前記溝の側壁に堆積させるステップ。各絶縁領域の上部からある層を除去し、これによりフィンの底部領域の側壁にウインドウ開口を形成するステップ。ウインドウ開口を介して、フィンの前記底部領域にある半導体材料を転換し、局所的な埋め込み誘電体層を前記底部領域に形成するステップ。前記ライナーおよび前記絶縁領域は、フィンが前記底部領域の外側にある領域で転換されるのを実質的に防止する。好ましい実施形態によれば、前記底部領域にある半導体材料を転換することは、半導体材料を酸化することを含む。前記バルク基板は、単結晶半導体基板でもよい。前記ライナーは、前記溝の各々において絶縁領域の上部にさらに堆積してもよい。その場合、各絶縁領域の上部からある層を除去するステップより、前記絶縁領域の上部からライナーを除去するステップが先行する。該方法は、絶縁材料を部分的に除去するステップ後で、ライナーを堆積させるステップ前に、保護層を溝の側壁に堆積させるステップをさらに含んでもよい。好ましい実施形態によれば、前記埋め込み誘電体層は、10nm未満の等価換算膜厚を有する。好ましくは、前記埋め込み誘電体層の絶縁破壊電界は、17mV/cmより大きく、酸化物トラップ密度は、6×1015cm-3未満である。実施形態によれば、バルク領域および半導体オンインシュレータSOI領域が基板表面に規定され、前記溝が前記SOI領域に形成される。その結果、前記溝の1つが、バルク領域とSOI領域との間の分離を形成する。該方法の他の実施形態が、ゲート誘電体層をフィンの上部表面および側壁表面に設けるステップと、導電層をフィンおよびゲート誘電体層に渡って設けて、浮遊ゲート半導体メモリデバイスを形成するステップとをさらに含み、前記埋め込み誘電体層は、トンネル誘電体層として機能する。基板が単結晶基板である場合、前記ゲート誘電体層は、好ましくはフィンの上部表面および側壁表面の熱酸化によって設けられる。本発明は同様に、フィンFET型の半導体デバイスに関する。該デバイスは、下記の構成を備える。半導体基板上にある少なくとも1つの半導体フィン。少なくとも1つの半導体フィンは、フィンの底に埋め込み誘電体層を備える。少なくとも1つの半導体フィンと接触したソースおよびドレイン領域。ソースおよびドレイン領域は、ソースおよびドレイン領域の底および外側部分に埋め込み誘電体層を備える。少なくとも1つの半導体フィンに渡って垂直に延びる導電ゲート電極。一実施形態によれば、半導体デバイスは、浮遊ゲート半導体メモリデバイスであり、導電ゲート電極がメモリデバイスの制御ゲートとして機能し、半導体フィンが半導体デバイスの浮遊ゲートとして機能し、埋め込み誘電体層がメモリデバイスのトンネル誘電体層として機能する。ある発明態様が、半導体デバイスを製造する方法およびそれで製作した半導体デバイスに関する。詳細には、本発明は、浮遊ゲート半導体メモリデバイスを製造する方法およびそれで製作した浮遊ゲート半導体メモリデバイスに関する。詳細には、本発明は、単結晶浮遊ゲート半導体メモリデバイスを製造する方法およびそれで製作した単結晶浮遊ゲート半導体メモリデバイスに関する。ある発明態様の利点は、半導体メモリデバイスのスケーリングが、1X世代のテクノロジノードにまで行うことができることである。ある発明態様の利点は、詳細には、浮遊ボディゲート半導体メモリデバイスでは、IPD層は10nm未満にスケールダウンが可能であることである。ある発明態様の利点は、極めて薄い埋め込み酸化物層トンネル酸化物層として機能する、即ち、10nm未満のEOT厚を有するトンネル酸化物層を用いてSOI類似の構造を局所的に形成できることである。ある発明態様の利点は、局所的なSOI構造が、高品質の埋め込み酸化物層を用いて形成できることである。高品質とは、低い欠陥レベル、換言すると、最小限の物理欠陥を持つ埋め込み酸化物を意味する。熱シリコン酸化物の欠陥レベルに匹敵する欠陥レベルが達成される。利点は、局所的な埋め込み誘電体層が、17mV/cmより大きい絶縁破壊電界、及び/又は6×1015cm-3未満の酸化物トラップ密度で形成できることであり、これは10年後に1未満の故障率に相当する。ある発明態様はまた、局所的なSOI活性領域を形成する方法に関する。ある発明態様はまた、バルク半導体領域活性領域を備え、局所的なSOI活性領域を備えたハイブリッド半導体基板に関する。それ自体、バルク半導体デバイスが、1つの半導体基板上にあるSOI半導体デバイスと組み合わせてもよい。バルク半導体デバイスは、バルク半導体活性領域内で製造され、SOI半導体デバイスは、局所的なSOI活性領域内で製造される。ある発明態様はまた、こうしたハイブリッド半導体基板、詳細には、ハイブリッドのバルク/SOI半導体基板を製造する方法に関する。ある発明態様の利点は、SOI半導体デバイスは、1つのコモン基板またはウエハを用いてバルク半導体デバイスと組合せ可能であることである。例えば、SOIフィンFET型半導体デバイスが、1つのコモン基板またはウエハを用いてバルクFET型半導体デバイスと組合せ可能である。ある発明態様の利点は、SOI半導体デバイスをバルク半導体デバイスと集積化するために、低コストの基板が使用できることである。ある発明態様の利点は、簡素化した製造プロセスがハイブリッドのバルク/SOI半導体デバイスに適用できることである。ある発明態様の利点は、局所的なSOI構造が、極めて薄いトンネル酸化物を用いて形成できることである。ある発明態様の利点は、局所的なSOI構造が、良好に制御された酸化物厚さで形成できることである。本発明の1つ又はそれ以上の実施形態について添付図面を参照して詳細に説明するが、本発明はこれに限定されない。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。当業者は、その範囲によって包囲される本発明の多数の変形例および変更を認識できる。従って、ある発明実施形態の下記説明は、本発明の範囲を限定するものとみなすべきでない。さらに、説明および請求項での用語第1第2などは、類似の要素を区別するために使用しており、必ずしも順次的または時間的な順番を記述するためではない。ここで使用した用語は、適切な状況下で交換可能であり、ここで説明した本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。請求項で用いた、用語備える、含むは、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していないことに留意する。こうして表現手段A,Bを備えるデバイスの範囲は、構成要素A,Bのみから成るデバイスに限定すべきでない。それは、本発明に関して、デバイスの関連したコンポーネントのみがA,Bであることを意味する。第1発明態様は、ハイブリッド半導体基板、詳細には、ハイブリッドのSOI/バルク半導体基板を形成する方法に関する。第1発明態様に従って形成されたハイブリッド半導体基板は、局所的なSOI領域およびバルク領域を備える。ハイブリッド半導体基板を形成する方法は、下記ステップを含む。バルク半導体基板を用意するステップ。バルク半導体基板においてバルク領域およびSOI領域を規定するステップ。SOI領域に半導体ピラーを設けるステップ。半導体ピラーは、底部領域および側壁表面を有する。半導体ピラーの底部領域に、埋め込み酸化物層を形成するステップ。バルク領域とSOI領域との間で、半導体ピラーの両側に絶縁領域を設けるステップ。ハイブリッド半導体基板を形成する方法の実施形態について図2~図12を参照して詳細に説明する。バルク半導体基板100を用意する。バルク半導体基板100は、結晶性の半導体基板でもよい。バルク半導体基板は、好ましくは単結晶である。例えば、単結晶Si基板を用意してもよい。バルク半導体基板100において、バルク領域100aおよびSOI領域100bが規定される。バルク半導体基板には埋め込み酸化物層が存在しないが、SOI領域には、局所的な埋め込み酸化物層が第1発明態様に従って形成される。該プロセスは、局所的SOI領域をバルク基板に形成する方法を示している。バルク半導体基板のSOI領域100bにおいて、少なくとも1つの半導体ピラー113,114が設けられる即ち、形成される。半導体ピラーは、当業者に知られた従来のテクニックを用いて形成してもよい。図2~図12に示す実施形態において、ハードマスク層101がバルク半導体基板100の上部に設けられる。ハードマスク層101は、例えば、窒化物層、酸化物層またはこれらの組合せを含んでもよい。次に、ハードマスク層101は、SOI領域100bにおいてパターン化される図3。リソグラフィック手法を用いて、フォトレジスト材料不図示がハードマスク層101の上部に塗布され、露光、現像、エッチングされる。次に、下地のハードマスク層101は、パターン化したフォトレジスト材料をマスクとして用いてエッチングされる。その結果、ハードマスク層101は、SOI領域100bにおいてパターン化され、即ち、開口がハードマスク層101においてエッチングされ、これによりSOI領域100bにおいて下地のバルク半導体基板100を露出させる図3。パターン化したハードマスク層101をマスクとして用いることによって、下地のバルク半導体基板は、エッチングされ図4、これにバルク半導体基板のSOI領域100bにおいて一連の開口溝122,123を形成する。または換言すると、バルク半導体基板のSOI領域100bにおいて一連の自立したピラー113,114を形成する。自立ピラーはまた、フィンと称することもある。自立ピラーはまた、例えば、当業者に知られているようなスペーサ規定パターニングを用いることによって形成してもよい。図2~図12に示す実施形態によれば、半導体ピラー113,114をSOI領域100bに形成するステップの間、バルク領域100aは無傷のままである。このことは、ハードマスク層101がバルク半導体基板のバルク領域100aに存在したままであることを意味する。このことは、例えば、ハイブリッド式バルク/SOI基板が、バルク領域にあるプレーナCMOSデバイスとSOI領域にあるSOI半導体デバイスを組み合わせるために必要である場合に、興味深いものになる。代替として、他の実施形態によれば、SOI領域と同じ手法を用いて、半導体ピラーをバルク領域に形成してもよい。このことは、例えば、ハイブリッド式バルク/SOI基板が、バルク領域にあるバルクマルチゲートデバイスとSOI領域にあるSOIマルチゲートデバイスを組み合わせるために必要である場合に、興味深いものになる。半導体ピラーをバルク領域およびSOI領域に形成することは、同時に行ってもよく、別個の処理ステップで行ってもよい。局所化したSOI領域をバルク基板に集積化するための可能性のある応用が、システムオンチップSOCへのSOI集積化でもよい。例えば、バルク領域での周辺デバイス、例えば、I/Oデバイス、ESDデバイスの集積化、あるいは、ハイブリッド基板のバルク領域でのバイポーラおよびアナログデバイスの集積化とともにハイブリッド基板の局所化したSOI領域でのロジック及び/又はSRAMデバイスの集積化が考えられる。図4に示すように、半導体ピラー113,114は、底部領域140および側壁領域180を備える。半導体ピラー113,114をバルク半導体基板のSOI領域100bに設けた後、埋め込み誘電体層が半導体ピラーの底部領域140に形成されることになる。埋め込み誘電体層は、好ましくは埋め込み酸化物層である。自立したピラー113,114は、互いに電気絶縁すべきである。またバルク領域100aおよびSOI領域100bは、互いに電気絶縁する必要がある。半導体ピラー113,114およびバルク領域100aをSOI領域100bから絶縁することは、STI浅溝分離shallowtrenchisolation領域130を、自立した半導体ピラー113,114の間、およびバルク領域100aとSOI領域100bとの間に形成することで行ってもよい。図2~図12に示す実施形態において、これは、最初に溝122,123を絶縁材料130で充填し図5、続いて化学機械平坦化ステップCMPによってハードマスク層の上部にある余分な絶縁材料を除去することによって行ってもよい。次に、溝122,123内の絶縁材料130の一部をエッチングして、開口122’,123’がピラーの間およびバルク領域100aとSOI領域100bとの間に残存する図6。絶縁材料をエッチングすることは、例えば、ドライエッチングまたはウェットエッチング手法によって行ってもよい。絶縁材料は、シリコン酸化物または、STI領域を提供するために当業者に知られた任意の材料を含んでもよい。自立したピラー113,114の間およびバルク領域100aとSOI領域100bとの間で良好な電気絶縁をそれぞれ確保するために、STI領域130は、好ましくは充分に深いものであり、例えば、約300nmである。STI領域130を設けた後、化学酸化物410chemoxの薄い層2nm未満、好ましくは1nm未満をピラー113,114の側壁表面180の上に任意に成長してもよい図7。この化学酸化物層は、次の処理ステップの際、半導体ピラー113,114の保護層として機能し得る。局所的なSOI領域をバルク半導体基板に形成するために、SOI領域100bにおいて半導体ピラー113,114の底部領域140に誘電体層を設ける必要がある。バルク領域100aには、誘電体層を設けていない。局所的なSOI領域は、半導体ピラー113,114の底部領域140に埋め込み誘電体層を形成することによって形成される。本発明によれば、埋め込み誘電体層を半導体ピラー113,114の底部領域140に形成することは、半導体ピラー113,114の底部領域140にある半導体材料を誘電体材料に転換することによって行われる。誘電体材料は、好ましくは酸化物材料である。バルク半導体基板の半導体材料そして半導体ピラーの半導体材料が、例えば、シリコンを含む場合、半導体ピラー113,114の底部領域140にある半導体材料を転換することは、半導体ピラーの底部領域にあるシリコンSiを酸化させて、シリコン酸化物SiOxを形成することを含む。半導体ピラー113,114の底部領域140のみが埋め込み誘電体層に転換されるのを確保するために、他の部分底部領域の上方は、転換また酸化されるのを保護すべきである。従って、ライナー160が半導体ピラー113,114の側壁表面180に沿って設けられ図8、これにより半導体ピラー間に第1空洞123’が残り、バルク領域100aとSOI領域100bとの間に第2空洞122’が残る。ライナー160は、耐酸化性材料、例えば、窒化物例えば、TiN,SiNを含む層、または酸化物例えば、AlOを含む層、を含んでもよい。ライナー160は、下地材料、即ち、半導体ピラー113,114の転換例えば、酸化を防止できる材料を含む。ライナー160は、ハードマスク層101と同じ材料かならるものでもよい。ライナー160は、5~10nmの範囲の厚さを有する。ライナー160は、薄膜堆積手法、例えば、低圧の化学気相成長を用いて堆積できる。ライナー160はまた、溝122,123の底にある絶縁領域130の上部に設けてもよい。ライナー160の形成については、当業者に知られている他の堆積手法も可能であり、例えば、ALDでもよい。ライナー160は、好ましくは、半導体ピラー113,114の側壁表面180任意のchemox層410付または無しに沿ったコンフォーマルなライナーである。ライナー160を設けた後、空洞122’,123’の底にある絶縁領域130の上部に存在しているライナー160の一部が除去される図9。ライナー160のこの一部を除去することは、当業者に知られている適切なエッチング手法、例えば、ドライエッチングステップを用いて行ってもよい。このステップは、ライナーが側壁表面180のみに堆積し、絶縁領域130上には堆積しない場合は、当然ながら不要である。ライナーの一部を必要に応じて除去した後、絶縁領域130の上部層が除去される。図2~図12の実施形態において、等方性のエッチングステップを用いて、絶縁領域130の一部前記上部層が除去され、これにより半導体ピラー113,114の底部領域140の側壁にウインドウ開口170を、例えば、底部領域140での半導体ピラーの露出部を作成する図10。半導体ピラー113,114の底部領域140にある半導体材料170を実質的に無傷に維持するために、当業者に知られているような選択的エッチングプロセス、例えば、ドライ式またはウェット式の酸化物エッチングを使用する。この除去ステップまたはエッチングステップの際、半導体ピラー113,114の底部領域140にある半導体材料へのダメージは最小化すべきである。半導体ピラー113,114のアンダーエッチングは最小化すべきである。空洞122’,123’の底にある絶縁領域130の上部に存在するライナー160の一部を除去することおよび絶縁領域130の一部を除去することは、同時にまたは別個のエッチング処理ステップで行ってもよい。STI絶縁領域130の一部を除去することによって、半導体ピラー113,114の底部領域140にウインドウ開口170が作成される。半導体ピラー113,114の底部領域140にあるウインドウ開口170の幅は、STI絶縁領域130のエッチングステップによって制御され、エッチングパラメータ、例えば、エッチャントのタイプ、エッチング時間またはエッチング速度などに依存する。HF希釈エッチングが、絶縁領域の一部をエッチングする一例である。ウインドウ開口170は、半導体ピラー113,114の底部領域140に形成される局所的な埋め込み酸化物層の厚さをさらに規定することになる。半導体ピラー113,114の底部領域140にある半導体材料は、半導体ピラー113,114の底部領域140の側壁表面に形成されたウインドウ開口170を介して半導体材料を酸化することによって、誘電体材料に転換できる。選択的酸化ステップが好ましくは使用され、その結果、半導体ピラー113,114の底部領域140にある半導体材料のみが転換され図11、例えば、局所的な埋め込み誘電体層150を形成する。選択的酸化ステップは、例えば、その場の水蒸気酸化、または湿式酸化、または高温デカップルプラズマ酸化を含む。酸化パラメータは、半導体ピラー113,114の底部領域140にある半導体材料が全体長さに渡って酸化されるように制御すべきである。半導体ピラー113,114の底部領域140からの半導体材料は、ピラー両側にあるウインドウ開口170から酸化が始まって、半導体ピラーの中間に向けて酸化する。半導体ピラーの底部領域にある半導体材料の選択的酸化は、半導体ピラーの他の部分またはSOI領域にあるバルク半導体基板の半導体材料が実質的に変化しないように、即ち、誘電体材料に酸化または転換しないように制御する必要がある。SOI領域100bの用途に応じて、形成される埋め込み誘電体層150の厚さは、より大きいまたはより小さいウインドウ開口170を半導体ピラー113,114の底部領域140に形成することによって制御できる。埋め込み誘電体層の等価換算膜厚EOTは、埋め込み誘電体層の目的に応じて、数ナノメータから数百ナノメータまで変化し得る。実施形態によれば、埋め込み誘電体層は、約10nmまたはそれ以下の等価換算膜厚EOTを有し、トンネル誘電体層として機能し、典型的には浮遊ゲートメモリデバイスに用いられる。埋め込み誘電体層は、好ましくは、高品質のトンネル誘電体層である。埋め込みトンネル誘電体層の品質は、低い欠陥密度および高い絶縁破壊電圧を持つ熱酸化物層の品質と等しくすべきである。高品質のトンネル酸化物層とは、高い絶縁破壊電圧を有する誘電体層を意味する。このことは、高品質のトンネル酸化物層が捕獲する電荷は少なく、その結果、トンネル酸化物層の絶縁破壊までが長期間を要することを意味する。絶縁破壊電界は、好ましくは17mV/cmより大きい。酸化物トラップ密度は、好ましくは6×1015cm-3未満であり、10年後に1未満の故障率に相当する。半導体ピラー113,114の底部領域140は、半導体ピラーの2つの側から、即ち、半導体ピラーの両側にあるウインドウ開口170を介して酸化される。図11は、本発明の実施形態に係るハイブリッド半導体基板の概略図を示す。ハイブリッド半導体基板は、バルク領域100aとSOI領域100bとを備える。SOI領域100bは、ピラー113,114の底に埋め込み誘電体層150を持つ少なくとも1つのピラー113,114を備える。各ピラー113,114の間および少なくとも1つのピラー113とバルク領域100aとの間には、絶縁領域130が存在する。またSTI領域130は、バルク領域100aとSOI領域100bとの間および半導体ピラー113,114間に設けられる。バルク領域100aは、当該領域に適用される用途に応じてさらに処理してもよい。例えば、非プレーナ型半導体デバイスをバルク領域100aに製造する必要がある場合、フィンが当該バルク領域100aに設けられ、追加の処理が行われる。例えば、プレーナ型半導体デバイスをバルク領域100aに製造する必要がある場合、半導体基板の一部をエッチングし図12、追加のプレーナ型半導体プロセスを設けてもよい。他の発明態様が、ある実施形態に従って製造されたハイブリッド半導体基板の使用に関する。他の発明態様が、半導体メモリデバイスに関し、詳細には、浮遊ゲート半導体メモリデバイスおよびこうしたデバイスを製造する方法に関する。デバイスを製造する方法は、下記ステップを含む。バルク半導体基板を用意するステップ。前記半導体基板に少なくとも1つのフィンを設けるステップ。フィンは、側壁表面、上部表面および底部領域を有する。フィンの側方に絶縁領域を設けるステップ。ゲート誘電体層をフィンの上部表面および側壁表面に設けるステップ。埋め込みトンネル誘電体層をフィンの底部領域に設けるステップ。導電層をフィンおよびゲート誘電体層に渡って設けるステップ。ある発明態様に従って製造されたような局所的なSOI基板が、浮遊ゲート半導体メモリデバイスの製造のために知られたSOI基板に対する改善を示している。浮遊ゲート半導体メモリデバイスを製造するための実施形態について、図14~図24を参照してより詳細に説明する。出発材料は、半導体基板100である図14。半導体基板は、結晶性半導体基板でもよい。基板は、好ましくは単結晶である。例えば、単結晶Si基板を用意してもよい。少なくとも1つの自立したピラーは、フィンとも称され、半導体基板に形成される。図16は、4つのフィン111,112,113,114のセットを概略的に示している。少なくとも1つのフィンを形成することは、当業者に知られている従来の手法を用いて行ってもよい。図示した実施形態では、ハードマスク層101が半導体基板100の上部に設けられる図14。ハードマスク層101は、例えば、窒化物層、酸化物層、またはこれらの組合せを含んでもよい。次に、ハードマスク層101はパターン化される図15。リソグラフィック手法を用いて、フォトレジスト材料不図示がハードマスク層の上に塗布され、露光、現像そしてエッチングされる。次に、下地のハードマスク層は、パターン化したフォトレジスト材料をマスクとして用いてエッチングされる。その結果、ハードマスク層はパターン化され、即ち、ハードマスク層に開口がエッチングされ、これにより下地の半導体基板を露出させる図15。パターン化したハードマスク層をマスクとして使用することによって、下地の半導体基板がエッチングされ図16、これにより一連の開口溝121,122,123を半導体基板に形成し、または換言すると、一連のフィン111,112,113,114を半導体基板に形成する。自立したピラーはまた、例えば、当業者に知られているようなスペーサ規定パターニングを用いることによって形成してもよい。得られた半導体デバイスが用いられる用途および技術に応じて、自立したピラーの寸法は異なってもよい。次のステップにおいて、フィン111,112,113,114は、半導体フィンの間にSTI領域130を形成することによって、互いに電気絶縁される。これは、溝121,122,123を絶縁材料130で部分的に充填することによって行ってもよい。これは、最初に溝121,122,123を絶縁材料130で充填し図17、続いて化学機械平坦化ステップCMPによってハードマスク層の上部にある余分な絶縁材料を除去することによって行ってもよい。次に、溝121,122,123にある絶縁材料130の一部がエッチングされ、開口121’,122’,123’がピラーの間に残留するようにする図18。絶縁材料をエッチングすることは、例えば、ドライエッチングまたはウェットエッチング手法によって行ってもよい。絶縁材料は、シリコン酸化物または、STI領域を提供するために当業者に知られた任意の材料を含んでもよい。フィン間で良好な電気絶縁を確保するために、STI領域は、好ましくは充分に深いものであり、例えば、約300nmである。STI領域130を設けた後、化学酸化物chemoxの薄い層2nm未満、好ましくは1nm未満をピラー113,114の側壁表面180の上に任意に成長してもよい不図示。この化学酸化物層は、次の処理ステップの際、半導体ピラー113,114の保護層として機能し得る。ライナー160が、フィン111,112,113,114の側壁表面180に沿って設けられ図19、これによりフィン間に空洞121’,122’,123’が残る。ライナー160は、耐酸化性材料、例えば、窒化物例えば、TiN,SiNを含む層、または酸化物例えば、AlOを含む層、を含んでもよい。ライナー160は、5~10nmの範囲の厚さを有する。ライナー160は、薄膜堆積手法、例えば、低圧の化学気相成長を用いて堆積できる。ライナー160はまた、空洞121’,122’,123’の底にある絶縁領域130の上部に設けてもよい。ライナー160の形成については、当業者に知られている他の堆積手法も可能であり、例えば、ALDでもよい。ライナー160は、好ましくは、半導体ピラー113,114の側壁表面180任意のchemox層付または無しに沿ったコンフォーマルなライナーである。実施形態によれば、埋め込み誘電体層をフィンの底部領域に設けることは、フィンの底部領域にある半導体材料をトンネル誘電体材料に転換することを含む。フィンの底部領域にある半導体材料を転換することは、酸化によって行ってもよい。フィン111,112,113,114の底部領域140のみが埋め込み誘電体層に転換されるのを確保するために、他の部分底部領域の上方は、転換また酸化されるのを保護すべきである。これは、ライナー160を用いて行ってもよい。ライナー160は、下地材料、即ち、半導体フィン111,112,113,114の転換例えば、酸化を防止できる材料を含む。ライナー160は、ハードマスク層101と同じ材料かならるものでもよい。ライナー160を設けた後、フィンの底部領域破線領域140を酸化してもよく、例えば、埋め込みトンネル誘電体層150をフィンの底部領域に形成する図22,符号150。ライナー160を設けた後、空洞121’,122’,123’の底にある絶縁領域130の上部に存在しているもし全部存在すればライナー160の一部が除去され、これによりSTI領域130を露出させる図20。こうしてライナー160は、フィン111,112,113,114の側壁表面に沿って存在したままである。ライナー160のこの一部を除去することは、当業者に知られている適切なエッチング手法、例えば、ドライエッチングステップを用いて行ってもよい。ライナーの一部を必要に応じて除去した後図20、等方性エッチングステップを用いて、絶縁領域130の一部を除去してもよく、これによりウインドウ開口170を作成し、例えば、底部領域140にある半導体ピラー111,112,113,114の一部を露出させる図21。半導体ピラー111,112,113,114の底部領域140にある半導体材料をほぼ無傷に維持するために、当業者に知られているような選択的エッチングプロセス、例えば、ドライ式またはウェット式のエッチングを使用する。この除去ステップまたはエッチングステップの際、フィン111,112,113,114の底部領域140にある半導体材料へのダメージは最小化すべきである。フィン111,112,113,114のアンダーエッチングは最小化すべきである。空洞122’,123’の底にある絶縁領域130の上部に存在するライナー160の一部を除去することおよび絶縁領域130の一部を除去することは、同時にまたは別個のエッチング処理ステップで行ってもよい。STI絶縁領域130の一部を除去することによって、半導体ピラー111,112,113,114の底部領域140にウインドウ開口170が作成される。半導体ピラー111,112,113,114の底部領域140にあるウインドウ開口170の幅は、STI絶縁領域130のエッチングステップによって制御され、エッチングパラメータ、例えば、エッチャントのタイプ、エッチング時間などに依存する。ウインドウ開口170は、半導体ピラー111,112,113,114の底部領域140に形成される局所的な埋め込みトンネル誘電体層の厚さをさらに規定することになる。局所的な埋め込みトンネル誘電体層は半導体デバイスのトンネル酸化物として機能するため、この層の厚さおよび品質の制御可能性が極めて重要である。局所的な埋め込み誘電体層の厚さは、エッチングステップの際にウインドウ開口170を制御することによって、良好に制御できる。局所的な埋め込み誘電体層の品質は、酸化ステップにおいて良好に制御できる後を参照。ライナー160の一部を除去した後、フィン111,112,113,114の底部領域170が露出する。フィン111,112,113,114の底部領域140にある半導体材料は、フィン111,112,113,114の底部領域140の側壁表面に形成された開口170を介して半導体材料を酸化することによって、誘電体材料に転換できる。選択的酸化ステップが好ましくは使用され、その結果、フィン111,112,113,114の底部領域140にある半導体材料のみが転換され図22、例えば、局所的な埋め込みトンネル誘電体層150を形成する。選択的酸化ステップは、例えば、その場の水蒸気酸化、または湿式酸化、または高温デカップルプラズマ酸化を含む。フィン111,112,113,114の底部領域にある半導体材料の選択的酸化は、半導体ピラーの他の部分の半導体材料が実質的に変化しないように、即ち、誘電体材料に酸化または転換しないように制御する必要がある。形成される埋め込み誘電体層の厚さは、より大きいまたはより小さいウインドウ開口170を半導体ピラー111,112,113,114の底部領域140に形成することによって制御できる。埋め込み誘電体層の等価換算膜厚EOTは、好ましくは約10nmまたはそれ以下であり、トンネル酸化物層として機能し、典型的には不揮発性メモリデバイスに用いられる。埋め込み誘電体層は、好ましくは、高品質のトンネル誘電体層である。埋め込みトンネル誘電体層の品質は、低い欠陥密度および高い絶縁破壊電圧を持つ熱酸化物層の品質と等しくすべきである。高品質のトンネル酸化物層とは、高い絶縁破壊電圧を有する誘電体層を意味する。絶縁破壊電界は、好ましくは17mV/cmより大きい。酸化物トラップ密度は、好ましくは6×1015cm-3未満であり、10年後に1未満の故障率に相当する。このことは、高品質のトンネル酸化物層が捕獲する電荷は少なく、その結果、トンネル酸化物層の絶縁破壊までが長期間を要することを意味する。フィン111,112,113,114の底部領域140は、半導体ピラーの2つの側から、即ち、フィンの両側にあるウインドウ開口170を介して酸化される。図24は、本発明の実施形態に係る垂直半導体メモリデバイスの概略図を示す。従って、ハードマスクおよびライナー160が例えば、窒化物ウェットエッチングを用いて除去され、ゲート誘電体層181が当業者に知られた手法に従って堆積される図23。好ましくは、フィンは、単結晶半導体材料、好ましくは単結晶Siで形成され、フィンの上部および側壁にある誘電体は、フィンの熱酸化によって形成される。こうした熱成長した酸化物層は、多結晶の浮遊ゲートの上に伝統的に堆積したONOスタックよりも薄くなる。本発明の方法は、単結晶バルク基板に適用可能であり、よって単結晶浮遊ゲート構造が得られ、よって薄い横方向絶縁層を製造できる利点を提供する。従って、本発明の方法により、メモリデバイスを1X世代ノードにまでスケーリングダウンすることが可能になる。その後、導電層171がフィンおよびゲート誘電体層181の上に設けられる。フィン間の空洞は、導電層171で充填される。導電層171は、フィンの上部にも設けられる。そして、当業者に知られているように、追加のステップ、例えば、ソースおよびドレインS/D形成およびフィンの注入またはドーピングが行われる。一発明態様が、マルチゲート半導体デバイスに関する。該マルチゲート半導体デバイスは、下記の構成を備える。半導体基板。フィンベースのチャネル領域。ソース領域。ドレイン領域。局所的な埋め込み誘電体層。局所的な埋め込み誘電体層は、チャネル領域の全体長さに渡って存在する。局所的な埋め込み誘電体層は、ソースおよびドレイン領域の外側部分にのみ存在する。一発明態様が、マルチゲート半導体デバイスに関する。該マルチゲート半導体デバイスは、下記の構成を備える。半導体基板。局所的な埋め込み誘電体層によって半導体基板から絶縁された、フィンベースのチャネル領域。局所的な埋め込み誘電体層によって半導体基板から部分的にのみ絶縁された、ソース領域。局所的な埋め込み誘電体層によって半導体基板から部分的にのみ絶縁された、ドレイン領域。一発明態様が、浮遊ゲート半導体メモリデバイスに関する。該浮遊ゲート半導体メモリデバイスは、下記の構成を備える。半導体基板。局所的な埋め込みトンネル酸化物層によって半導体基板から絶縁された、浮遊ゲート領域。浮遊ゲート領域に渡るインターポリ誘電体層。インターポリ誘電体層に渡る制御ゲート領域。浮遊ゲートの側方で半導体基板にあるSTI領域。ハイブリッドのバルク/SOI基板を形成し、浮遊ゲートメモリデバイスを形成する上述した方法において、我々は、フィンまたはピラー状構造の形成に言及している。これらの構造は、製造するデバイスのタイプに応じて異なる機能性を有することができる。浮遊ゲートデバイスにおいて、フィンは、ゲート誘電体によって絶縁され、トンネル酸化物によって下地の基板から分離された、浮遊ゲート構造を形成する。マルチゲートデバイスにおいて、フィンは、1つ又はそれ以上のチャネルエリアを備える。両方の場合、ゲート構造がフィンの上方で横断するように配置される。両方の場合、ソースおよびドレイン構造がフィンの長手方向端部に形成される。本発明によれば、埋め込み誘電体は、フィンの底部領域140に形成されるだけでなく、ソースおよびドレイン構造の底部領域にも形成される。このS/D構造はフィン構造よりも大型であるため基板表面に対して平行な断面で見られる、埋め込み誘電体は、S/D表面全体の直下に形成されず、前記S/D表面の外側部分の直下にのみ形成される。これは、本発明の方法によって入手可能な半導体デバイスの典型的なものである。図13bは、本発明の実施形態に従って製造したマルチゲート半導体デバイスの平面図の概略図を示す。マルチゲート半導体デバイスは、2つのフィンチャネル領域600と、ソース領域601と、ドレイン領域602と、2つのフィン600に渡って延びるゲート604とを備える。本発明の実施形態に従って、局所的な埋め込み誘電体層を設けるステップの後、局所的な埋め込み誘電体層603が、フィン領域600のエリア全体およびソース601およびドレイン602領域の外側部分に渡って存在する。局所的な埋め込み誘電体層603は、フィン、ソースおよびドレイン600/601/602の底部領域において、フィン/ソース/ドレイン領域の側壁にあるウインドウ開口を経由した半導体材料の選択的酸化ステップの結果であることから、ソース601およびドレイン602領域の外側部分だけが酸化される。ソース601およびドレイン602領域の寸法幅は、典型的にはフィン領域の寸法幅よりかなり大きいためである。こうしてチャネル領域600は、下地の半導体基板605から完全に絶縁されるが、一方、ソース601およびドレイン602領域は、下地の半導体基板605から部分的にのみ絶縁される。半導体デバイスが浮遊ゲートFGメモリデバイスである場合、領域の機能性は相違する。いわゆるチャネル領域はFGデバイスの浮遊ゲートではなく、いわゆるゲートはFGデバイスの制御ゲートである。ここで、S/D領域は、これらの領域の外側部分に埋め込み誘電体を備える。最新のSOI半導体デバイス図13aでは、埋め込み酸化物層503はどこにでも存在しており、即ち、フィン500、ソース501およびドレイン502領域は、全体の幅/エリアに渡って埋め込み酸化物層を有する。換言すると、チャネル領域500、ソース領域501およびドレイン領域502は、下地の半導体基板505から完全に絶縁されている。またフィンに渡って延びるゲート504を示している。マルチゲート半導体デバイスのソースおよびドレイン領域の一部だけを絶縁する局所的な埋め込み誘電体層の利点は、フィンパターニング後のフィン回復典型的にはアニールステップで行われるが改善されることである。これは、ソースおよびドレイン領域が下地の半導体基板と部分的に接触していることに起因する。こうしてフィンの回復、即ち、フィンパターニング後に、例えば、水素アニールステップを用いてフィン表面の品質およびフィン移動度を改善することが、半導体基板から半導体フィンに向けて可能である。"