"mmは2以上の自然数本の書き込みワード線と、m本の読み出しワード線と、nnは2以上の自然数本のビット線と、n本のソース線と、n本の信号線と、m行×n列のマトリクス状に配置されたメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第kkは、2以上m-1以下を満たす自然数行のメモリセルの第1のソース電極と、前記第k1行のメモリセルの第1のドレイン電極とは、電気的に接続され、前記第k行のメモリセルの第1のゲート電極と、前記第k行のメモリセルの第2のドレイン電極と、前記第k行のメモリセルの容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、前記信号線を介して、前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、前記第1の駆動回路は、前記書き込みワード線に入力される信号よりも前記信号線に入力される信号を遅らせる機能を有する半導体装置。前記第k行のメモリセルの書き込み動作において、選択されていない前記第1乃至前記第k-1行のメモリセル及び、選択された前記第k行のメモリセルの前記書き込みワード線に第1の高電位が供給され、選択されていない前記第k1乃至前記第m行のメモリセルの前記書き込みワード線に第1の低電位が供給され、前記選択されていない第1乃至第k-1行のメモリセル及び前記選択された第k行のメモリセルの前記読み出しワード線に第2の低電位が供給され、前記選択されていない第k1乃至第m行のメモリセルの前記読み出しワード線に第2の高電位が供給され、前記選択されていない第k1乃至第m行のメモリセルの前記第1のトランジスタが導通し、前記選択された第k行のメモリセルの前記第1のトランジスタの前記ソース線が固定電位となることを特徴とする請求項1に記載の半導体装置。前記半導体装置は、前記第2の駆動回路に電源電位より高い電位を出力する電位変換回路を有する請求項1又は請求項2のいずれか一に記載の半導体装置。前記第2のトランジスタの前記第2のチャネル形成領域は、酸化物半導体を含んで構成される請求項1乃至請求項3のいずれか一に記載の半導体装置。前記第2の駆動回路は、前記書き込みワード線及び前記読み出しワード線と電気的に接続されたレベルシフト回路を有する請求項1乃至請求項4のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。本発明の一態様は、mmは2以上の自然数本の書き込みワード線と、m本の読み出しワード線と、nnは2以上の自然数本のビット線と、n本のソース線と、n本の信号線と、m行×n列のマトリクス状に配置されたメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第kkは、2以上m-1以下を満たす自然数行のメモリセルの第2のソース電極と、第k1行のメモリセルの第1のドレイン電極とは、電気的に接続され、第k行のメモリセルの第1のゲート電極と、第k行のメモリセルの第2のドレイン電極と、第k行のメモリセルの容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第1の駆動回路は、ビット線を介して、第1のドレイン電極と電気的に接続され、信号線を介して、第2のソース電極と電気的に接続され、第2の駆動回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、書き込みワード線を介して、第2のゲート電極と電気的に接続され、第2の駆動回路は、書き込みワード線に入力される信号よりも信号線に入力される信号を遅らせる機能を有する半導体装置である。また、上述の構成において、前記第k行のメモリセルの書き込み動作において、選択されていない第1乃至第k-1行のメモリセル及び、選択された第k行のメモリセルの書き込みワード線に第1の高電位が供給され、選択されていない第k1乃至第m行のメモリセルの書き込みワード線に第1の低電位が供給され、選択されていない第1乃至第k-1行のメモリセル及び、選択された第k行のメモリセルの読み出しワード線に第2の低電位が供給され、選択されていない第k1乃至第m行のメモリセルの読み出しワード線に第2の高電位が供給され、選択されていない第k1乃至第m行のメモリセルの第1のトランジスタが導通し、選択された第k行のメモリセルの第1のトランジスタのソース線が固定電位となることを特徴とする半導体装置である。また、上記の構成において、第2の駆動回路に電源電位より高い電位を出力する電位変換回路を有する構成としてもよい。また、上記の構成において、第2のトランジスタの第2のチャネル形成領域は、酸化物半導体を含んで構成される。また、上記の構成において、第2の駆動回路は、書き込みワード線及び読み出しワード線と電気的に接続されたレベルシフト回路を有する。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図3を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本回路はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。図1A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図1Bに示すように、容量素子164を設けない構成とすることも可能である。図1A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1A-2のように考えることが可能である。つまり、図1A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1はROS以上、およびR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1はROS以上、およびR2はROS以上の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2はS1以上望ましくはS2はS1以上を満たしつつ、C1はC2以上と実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1はC2以上とすることが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2は、3から4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成例えば、15F2~50F2など:Fは最小加工寸法を採用しても十分な記憶容量を確保することができる。応用例1次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2および図3を参照して説明する。図2Aは、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図2A中のメモリセル170の構成は、図1A-1と同様である。すなわち、図2Bに示すように、図1A-1における第1の配線が図2Bにおけるビット線BLに相当し、図1A-1における第2の配線が図2Bにおけるソース線SLに相当し、図1A-1における第3の配線が図2Bにおける信号線Sに相当し、図1A-1における第4の配線が図2Bにおける書き込みワード線WWLに相当し、図1A-1における第5の配線が図2Bにおける読み出しワード線RWLに相当する。ただし、図2Aでは、第1行目のメモリセル170のみがビット線BLと直接接続し、第m行目のメモリセル170のみがソース線SLと直接接続する。他の行のメモリセル170は、同じ列の他のメモリセル170を介してビット線BLおよびソース線SLと電気的に接続される。図2に示す半導体装置は、m本mは2以上の自然数の書き込みワード線WWLと、m本の読み出しワード線RWLと、n本nは2以上の自然数のソース線SLと、n本のビット線BLと、n本の信号線Sと、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。その他、第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス選択信号線Aは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。図2Aに示す第1の駆動回路190および第2の駆動回路192について、図5を参照して説明する。第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と、バッファ回路214とにより構成されている。入力端子INは、制御回路212、遅延回路213、及びバッファ回路214を介して信号線Sに接続されている。また、ビット線BLに接続される読み出し回路211は、出力端子OUTと接続されている。第2の駆動回路192は、デコーダ回路221と、制御回路222と、制御回路223と、バッファ回路224と、バッファ回路225とにより構成されている。アドレス選択信号線Aはデコーダ回路221と接続されている。デコーダ回路出力信号線Bは、制御回路222及び制御回路223にそれぞれ接続されている。また、制御回路222は、バッファ回路224を介して書き込みワード線WWLに接続されている。また、制御回路223は、バッファ回路225を介して読み出しワード線RWLに接続されている。データの書き込み、保持、および読み出しは、基本的に図1の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードFGに電位V1電源電位VDDより低い電位または基準電位GNDのいずれかを与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。また、ノードFGに電位V1を与えた場合に保持されるデータをデータ1、ノードFGに基準電位GNDを与えた場合に保持されるデータをデータ0とする。まず、メモリセル170に接続される読み出しワード線RWLの電位をGNDとし、書き込みワード線WWLの電位をV2V1より高い電位、例えばVDDとしてメモリセル170を選択する。メモリセル170にデータ0を書き込む場合には、信号線SにはGNDを与え、メモリセル170にデータ1を書き込む場合には、信号線SにはV1を与える。ここでは書き込みワード線WWLの電位をV2としているため、ノードFGにV1を与えることが可能である。データの保持は、読み出しワード線RWLの電位および書き込みワード線WWLの電位を、GNDとすることにより行われる。読み出しワード線RWLの電位をGNDに固定すると、ノードFGの電位は書き込み時の電位に固定される。つまり、ノードFGにデータ1であるV1が与えられている場合、ノードFGの電位はV1となり、ノードFGにデータ0であるGNDが与えられていれば、ノードFGの電位はGNDとなる。書き込みワード線WWLにはGNDが与えられているため、データ1とデータ0のいずれが書き込まれた場合でも、トランジスタ162はオフ状態となる。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。データの読み出しは、読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位および書き込みワード線WWLの電位をGNDとし、また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電位をV2とし、かつ、書き込みワード線WWLの電位をGNDとすることにより行われる。読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位をGNDとすると、読み出し対象のメモリセル170のノードFGにデータ1であるV1が与えられている場合、トランジスタ160はオン状態となる。一方で、ノードFGにデータ0であるGNDが与えられていれば、トランジスタ160はオフ状態となる。また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電位をV2とし、かつ、書き込みワード線WWLの電位をGNDとすると、読み出し対象ではないメモリセル170にデータ1が書き込まれている場合、および、データ0が書き込まれている場合のいずれにおいても、トランジスタ160はオン状態となる。つまり、上述の読み出し動作により、読み出し対象のメモリセル170にデータ1が書き込まれている場合には、トランジスタ160がオン状態となり、ビット線BLの電位が低下する。また、データ0が書き込まれている場合には、トランジスタ160がオフ状態となり、読み出し開始時のビット線BLの電位が維持されるか、または上昇する。なお、上述の構成を採用する場合には、データの保持動作およびデータの読み出し動作における読み出しワード線RWLの電位および書き込みワード線WWLの電位はGNDである。つまり、対象列における全てのメモリセル170にデータ1が書き込まれている場合には、トランジスタ160がオン状態となり、保持、読み出しの如何に関わらず、ソース線SLとビット線BLが導通してしまう。このため、消費電力の増大が問題になることがある。このような状況に起因する消費電力を十分に抑制するためには、メモリセル170と、ソース線SLまたはビット線BLとの間に選択トランジスタを設けると良い。または、読み出し動作以外において、ソース線SLとビット線BLの電位を等しくすればよい。図3には、図2Aに係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のREAD、A等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。なお、ここでは説明を簡単にするため、メモリセル170が2行×2列に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。図3に示されるタイミングチャートは、全てのメモリセルにデータ1を書き込み書き込み1、その後、書き込まれた全データを読み出し読み出し1、次に、第1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ1を書き込むと共に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ0を書き込み書き込み2、その後、書き込まれた全データを読み出す読み出し2場合の各配線の電位の関係を示すものである。書き込み1においては、WRITEを高電位、READを低電位としてメモリセルへの書き込みが行える状態にする。第2の駆動回路192は、A_1、A_2の電位に応じた行選択信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が選択され、A_2が高電位の場合には第2行目が選択されることとする。また、選択された行のWWLは、高電位となる。1行目が選択された場合は、RWL_1が低電位となり、RWL_2が高電位となる。2行目が選択された場合は、RWL_1、RWL_2が共に低電位となる。1行目が選択された場合は、RWL_2が高電位となる。RWL_2が高電位となることで、2行目のメモリセルにおけるトランジスタ160が導通する。2行目のメモリセルにおけるトランジスタ160が導通することで、1行目のメモリセルにおけるトランジスタ160のソース線SLが固定電位となる。その結果、WWLの立ち下がりに影響を受けて、1行目のフローティングゲートFG_1の電位が下がる。しかし、1行目のメモリセルにおけるトランジスタ160のソース線SLが固定電位となることにより、フローティングゲートFG_1の電位の低下を抑えることができる。書き込み1においては、全てのメモリセルにデータ1を書き込むため、行選択のタイミングに合わせて、S_1およびS_2を高電位とする。なお、S_1およびS_2の信号入力期間は、WWLの信号入力期間より長くなるようにする。または、S_1およびS_2の信号入力を、WWLの信号入力より遅らせる。S_1およびS_2の信号入力期間が短い、またはS_1およびS_2の信号入力が、WWLの信号入力より早い場合には、メモリセルへの書き込みが不十分となる可能性があるためである。当該動作を実現するためには、例えば、S_1やS_2に遅延回路213を接続して、S_1やS_2の信号入力を、WWLの信号入力より遅らせればよい。なお、BL_1およびBL_2の電位は、書き込み時には大きな問題とならない高電位であっても良いし低電位であっても良い。読み出し1においては、WRITEを低電位、READを高電位としてメモリセルからの読み出しが行える状態にする。第2の駆動回路192は、A_1、A_2に応じた行選択信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が選択され、A_2が高電位の場合には第2行目が選択される。また、選択された行のRWLは低電位となり、選択されていない行のRWLは高電位となり、WWLは、選択、非選択に関わらず低電位となる。上述の動作により、BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられる。なお、S_1およびS_2の電位は、読み出し時には問題とならない。書き込み2における各配線の電位の関係は、書き込み1の場合と同様である。ただし、第1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ1を書き込むと共に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ0を書き込むために、行選択のタイミングに合わせて、S_1およびS_2を低電位または高電位とする。読み出し2における各配線の電位の関係は、読み出し1の場合と同様である。BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられることがわかる。上述の構成を採用した場合、書き込み時において、書き込むメモリセルのトランジスタ160のソース線SLを固定電位にすることができる。従って、フローティングゲートの電位の低下を抑えることができるため、安定した電位の書き込みが可能となる。なお、上述の書き込み動作において、書き込みワード線WWLに入力される信号よりも信号線Sに入力される信号を遅らせるためには、例えば、図4に示す遅延回路を第1の駆動回路190内に設け、信号線Sと接続するとよい。遅延回路と信号線Sとを接続することで、書き込みワード線WWLの電位の変化より、信号線Sの電位の変化を遅らせることができ、メモリセル170への書き込みミスを抑制することができる。次に、図5に示す第1の駆動回路190に設けられる遅延回路213について、図4を参照して説明する。遅延回路213として、図4Aに示すような直列に接続した偶数個のインバータを回路を用いることができる。また、図4Bに示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図4Cに示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図4Dに示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。または、上述の書き込み動作において、書き込みワード線WWLに入力される信号よりも信号線Sに入力される信号を遅らせるために、第1の駆動回路190および第2の駆動回路192に設けられるバッファ回路において、第1の駆動回路190が有するバッファ回路214のトランジスタのサイズ例えば、チャネル長を、第2の駆動回路192が有するバッファ回路224、バッファ回路225のトランジスタのサイズより大きくしても良い。または、第1の駆動回路190が有するバッファ回路214のトランジスタのサイズ例えば、チャネル幅を、第2の駆動回路192が有するバッファ回路224、バッファ回路225のトランジスタのサイズ例えば、チャネル幅より小さくしても良い。この場合にも、書き込みワード線WWLの電位の変化より、信号線Sの電位の変化を遅らせることができ、メモリセル170への書き込みミスを抑制することができる。次に、図5に示す第2の駆動回路192を構成する制御回路223について、図15を参照して説明する。制御回路223は、複数のAND回路610と、複数のOR回路620と、複数のNOT回路630とを有する。配線WRITE、配線READ、デコーダ回路出力信号線Bがそれぞれ制御回路223に接続され、読み出しワード線RWLは、制御回路223によってそれぞれ制御されている。なお本実施の形態では、制御回路223を図15に示す構成としているが、開示する発明はこれに限定されない。次に、図5に示す第2の駆動回路192に設けられる読み出し回路211について、図6を参照して説明する。図6Aに、読み出し回路を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。メモリセル170は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル170のトランジスタ160がオン状態の場合には低抵抗状態となり、選択したメモリセル170のトランジスタ160がオフ状態の場合には高抵抗状態となる。メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センスアンプ回路は端子Aの電位に対応する電位データ0を出力する。一方、メモリセルが低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ回路は端子Aの電位に対応する電位データ1を出力する。このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに参照用のビット線が接続される構成としても良い。図6Bに、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Vinと入力端子Vin-と出力端子Voutを有し、入力端子Vinと入力端子Vin-の差を増幅する。入力端子Vin>入力端子Vin-であれば出力端子Voutは、概ねHigh出力、入力端子Vin<入力端子Vin-であれば出力端子Voutは、概ねLow出力となる。図6Cに、センスアンプ回路の一例であるラッチ型センスアンプ回路を示す。ラッチ型センスアンプ回路は、入出力端子V1および入出力端子V2と、制御用信号Sp、制御用信号Snの入力端子を有する。まず、制御用信号SpをHigh、制御用信号SnをLowとして、電源電位Vddを遮断する。そして、比較を行う電位を入出力端子V1と入出力端子V2に与える。その後、制御用信号SpをLow、制御用信号SnをHighとして、電源電位Vddを供給すると、比較される電位V1inと電位V2inがV1in>V2inの関係にあれば、入出力端子V1の出力はHigh、入出力端子V2の出力はLowとなり、V1in<V2inの関係にあれば、入出力端子V1の出力はLow、入出力端子V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差を増幅することができる。応用例2次に、図2に示す回路構成とは異なる回路構成について、図7を参照して説明する。図7Aは、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図7A中のメモリセル170の構成は、図1A-1と同様であるため、詳細な説明は省略する。図7Bに示すように、図1A-1における第1の配線が図7Bにおけるビット線BLに相当し、図1A-1における第2の配線が図7Bにおけるソース線SLに相当し、図1A-1における第3の配線が図7Bにおける信号線Sに相当し、図1A-1における第4の配線が図7Bにおける書き込みワード線WWLに相当し、図1A-1における第5の配線が図7Bにおける読み出しワード線RWLに相当する。ただし、図7Aでは、複数のトランジスタ162が列方向に直列に接続され、複数のトランジスタ160が列方向に直列に接続されることにより、複数のメモリセル170が直列に接続された構成を有する。また、第1行目のメモリセル170のみが他のメモリセル170を介することなくビット線BLと接続され、第m行目のメモリセル170のみが他のメモリセル170を介することなくソース線SLと接続される。つまり、他の行のメモリセル170は、同じ列の他のメモリセル170を介してビット線BLおよびソース線SLと電気的に接続される。図7に示す半導体装置は、m本mは2以上の自然数の書き込みワード線WWLと、m本の読み出しワード線RWLと、ソース線SLと、n本のビット線BLと、n本nは2以上の自然数の信号線Sと、選択線G_1および選択線G_2と、選択線G_1に沿ってビット線BLと第1行目のメモリセル170との間に配置され、選択線G_1とゲート端子において電気的に接続されたn個の選択トランジスタ180と、選択線G_2に沿って第m行目のメモリセル170とソース線SLとの間に配置され、選択線G_2とゲート端子において電気的に接続されたn個の選択トランジスタ182と、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、電位変換回路200と、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。ここで、電位変換回路200は、配線VHLによって第2の駆動回路192と接続され、第2の駆動回路192に電源電位VDDより高い電位高電位:VHを出力する。なお、本実施の形態では、配線WRITEおよび配線READをそれぞれ電位変換回路200に接続することで、第1の駆動回路190の出力に合わせて電位を変換する構成としているが、開示する発明はこれに限定されない。例えば図10に示すように、配線WRITEを、第1の駆動回路190、および第2の駆動回路192に接続し、同様に配線READを、第1の駆動回路190、および第2の駆動回路192に接続する構成としても良い。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス選択信号線Aは、メモリセル170の行方向のアドレスを選択する信号を伝達する配線である。図7Aに示す信号線Sは、第1行目のメモリセル170のトランジスタ162のソース電極またはドレイン電極と電気的に接続され、ビット線BLは、選択トランジスタ180を介して、第1行目のメモリセル170のトランジスタ160のドレイン電極またはソース電極と電気的に接続される。ソース線SLは、選択トランジスタ182を介して、第m行目のメモリセル170のトランジスタ160のソース電極またはドレイン電極と電気的に接続される。なお、第1行目のメモリセル170のみがビット線BLと直接接続し、第m行目のメモリセル170のみがソース線SLと直接接続する。他の行のメモリセル170は、例えば第k行目kは2以上m-1以下の自然数のメモリセル170のトランジスタ160のドレイン電極またはソース電極は、第k-1行目のメモリセル170のトランジスタ160のソース電極またはドレイン電極と電気的に接続され、第k行目kは2以上m-1以下の自然数のメモリセル170のトランジスタ162のソース電極またはドレイン電極は、第k-1行目のメモリセル170のトランジスタ160のゲート電極と、第k-1行目のメモリセル170のトランジスタ162のドレイン電極またはソース電極と、第k-1行目のメモリセル170の容量素子164の電極の一方と電気的に接続される。第k行目の書き込みワード線WWL_kは、第k行目のメモリセル170のトランジスタ162のゲート電極と電気的に接続され、第k行目の読み出しワード線RWL_kは、第k行目のメモリセル170の容量素子164の電極の他方と電気的に接続される。つまり、第k行目のメモリセル170のトランジスタ160において、ドレイン電極は、隣接するメモリセル170のトランジスタ160のソース電極と接続され、またはソース電極は、隣接するメモリセル170のトランジスタ160のドレイン電極と接続される。また第k行目のメモリセル170のトランジスタ162において、ソース電極は、隣接するメモリセル170のトランジスタ162のドレイン電極と接続され、またはドレイン電極は、隣接するメモリセル170のトランジスタ162のソース電極と接続される。すなわち、複数のメモリセル170は、列方向に直列に接続されることになる。また、第k行目のメモリセル170の、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極と、容量素子164の電極の一方とは電気的に接続されて、第k行目のメモリセルのノードFG_kを構成する。つまり、図7に示す半導体装置の第k-1行目のメモリセル170のノードFG_k-1には、図1A-1に示す構成に加えて、第k行目のメモリセル170のトランジスタ162のソース電極が電気的に接続されることになる。ここで、第k行目のメモリセル、第k-1行目のメモリセルのいずれにおいても、酸化物半導体を用いたトランジスタ162はオフ電流が極めて小さいため、図7に示す半導体装置においても、図1A-1に示す半導体装置と同様にトランジスタ162をオフ状態にすることで、ノードFGの電位を極めて長時間にわたって保持することが可能である。このように、メモリセル170のトランジスタ162を、直列に接続する場合には、隣接するメモリセルにおいてトランジスタ162のソース電極またはドレイン電極を共通化することができるため、メモリセル170のトランジスタ162を並列に接続する場合と比較して、メモリセル170の占有面積を低減することが容易である。例えば、最小加工寸法をFとして、メモリセル170の占有面積を4F2~12F2とすることが可能である。以上より、それぞれの素子性能は維持したまま、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。また、メモリセル170が直列に接続されているため、あるメモリセル170のノードFGは、トランジスタ162を介して、隣接するメモリセル170のノードFGと接続されている。従って、ビット線BLから最も遠い行のメモリセル170にデータ0を書き込むことで、ビット線BLと最も遠い行のメモリセル170の間のメモリセルにもデータ0を書き込むこともできる。従って、データの書き込み効率を向上させ、より消費電力を低減させることができる。また高効率化に伴って、半導体装置の高速動作が実現される。なお、選択線G_1、選択線G_2、選択トランジスタ180、および選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1および選択トランジスタ180、または、選択線G_2および選択トランジスタ182の一組を省略することが可能である。例えば、図8に示すように、上記選択線G_2に相当する選択線G_2と、選択トランジスタ182だけを有する構成とすることもできる。図7Aに示す第1の駆動回路190および第2の駆動回路192について、図9を参照して説明する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。また、配線WRITEおよび配線READはそれぞれ電位変換回路200に接続されている。第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と、バッファ回路214とにより構成されている。入力端子INは、制御回路212、遅延回路213、及びバッファ回路214を介して信号線Sに接続されている。また、ビット線BLに接続される読み出し回路211は、出力端子OUTと接続される。第2の駆動回路192は、デコーダ回路221と、制御回路222と、制御回路223と、バッファ回路224と、バッファ回路225と、レベルシフト回路226とにより構成されている。アドレス選択信号線Aは、デコーダ回路221と接続されている。また、デコーダ回路出力信号線Bは、制御回路222及び制御回路223にそれぞれ接続されている。制御回路222はレベルシフト回路226及びバッファ回路224を介して書き込みワード線WWLに接続されている。また、制御回路223は、レベルシフト回路226及びバッファ回路225を介して読み出しワード線RWLに接続されている。なお、読み出し回路211は、図6を参照すればよく、遅延回路213は、図4を参照すればよく、制御回路223は、図15を参照すればよい。ここで、書き込みワード線WWLには、GNDまたはVHが出力される。また読み出しワード線RWLには、GNDまたはVHが出力される。更に、書き込みワード線WWLと読み出しワード線RWLには、共にGNDが出力されても、共にVHが出力されても、それぞれ異なる電圧GNDまたはVHが出力されてもよい。電位変換回路200の一例として、図11に4段の昇圧を行う昇圧回路の一例を示す。図11において、第1のトランジスタ1300の入力端子ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されている端子をいうには電源電位VDDが供給される。第1のトランジスタ1300の出力端子ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されていない端子をいうには第2のトランジスタ1310の入力端子及び第1の容量素子1350の一方の端子が接続されている。同様に、第2のトランジスタ1310の出力端子には第3のトランジスタ1320の入力端子及び第2の容量素子1360の一方の端子が接続されている。以下、同様であるため詳細な説明は省略するが、第nのトランジスタの出力端子には第nの容量素子の一方の端子が接続されているということもできるn:自然数。図11においては、最終段のトランジスタの出力端子には、電源VDDと接続したトランジスタ1390が接続されているが、この構成に限られない。例えば、接地電位GNDと接続した容量をさらに付加した構成としても良い。なお、図11においては、第5のトランジスタ1340の出力が、昇圧回路の出力VHとなる。さらに、第2の容量素子1360の他方の端子及び第4の容量素子1380の他方の端子には、クロック信号CP_CLKが入力される。また、第1の容量素子1350の他方の端子及び第3の容量素子1370の他方の端子には、クロック信号CP_CLKを反転させたクロック信号が入力される。すなわち、第2kの容量素子の他方の端子にはクロック信号CP_CLKが入力され、第2k-1の容量素子の他方の端子にはその反転クロック信号が入力されるといえるk:自然数。もちろん、クロック信号CP_CLKと反転クロック信号とは、入れ替えて用いることができる。クロック信号CP_CLKがLowである場合、つまり反転クロック信号がHighである場合には、第2の容量素子1360および第4の容量素子1380が充電され、反転クロック信号と容量結合するノードN1およびノードN3の電位は、所定の電圧クロック信号CP_CLKのHighとLowの電位差に相当する電圧分だけ引き上げられる。一方で、クロック信号CP_CLKと容量結合するノードN2およびノードN4の電位は、所定の電圧分だけ引き下げられる。これにより、第2のトランジスタ1310、第4のトランジスタ1330、を通じて電荷が移動し、ノードN2およびノードN4の電位が所定の値まで引き上げられる。次にクロック信号CP_CLKがHighになり、反転クロック信号がLowになると、ノードN2及びノードN4の電位がさらに引き上げられる。一方で、ノードN1、ノードN3の電位は、所定の電圧分だけ引き下げられる。これにより、第1のトランジスタ1300、第3のトランジスタ1320、第5のトランジスタ1340を通じて電荷が移動し、その結果、ノードN1、ノードN3及びノードN5の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位がVN5=VN4CP_CLK=High>VN3CP_CLK=Low>VN2CP_CLK=High>VN1CP_CLK=Low>Vddとなることにより、昇圧が行われる。なお、昇圧回路の構成は、4段の昇圧を行うものに限定されない。昇圧回路の段数は適宜変更することができる。なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含むトランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。次に、第2の駆動回路192に設けられるレベルシフト回路226レベルシフタについて説明する。図12及び図13に、昇圧用レベルシフト回路図の例を示す。図12に示すレベルシフタの構成は、以下の通りである。第1のp型トランジスタ1200のソース端子と第3のp型トランジスタ1230のソース端子は、共に電位VHを供給する電源に電気的に接続している。第1のp型トランジスタ1200のドレイン端子は、第2のp型トランジスタ1210のソース端子と電気的に接続され、第3のp型トランジスタ1230のドレイン端子は、第4のp型トランジスタ1240のソース端子と電気的に接続されている。第2のp型トランジスタ1210のドレイン端子は、第1のn型トランジスタ1220のドレイン端子及び第3のp型トランジスタ1230のゲート端子に電気的に接続され、第4のp型トランジスタ1240のドレイン端子は、第2のn型トランジスタ1250のドレイン端子及び第1のp型トランジスタ1200のゲート端子と電気的に接続されている。また、第1のn型トランジスタ1220のソース端子と第2のn型トランジスタ1250のソース端子には、共にGND=0[V]が与えられている。図12において、入力信号Iは、第2のp型トランジスタ1210のゲート端子と、第1のn型トランジスタ1220のゲート端子とに入力され、入力信号の反転信号IBは、第4のp型トランジスタ1240のゲート端子と、第2のn型トランジスタ1250のゲート端子とに入力される。出力信号Oは、第4のp型トランジスタ1240のドレイン端子から取り出される。また、第2のp型トランジスタ1210のドレイン端子から出力信号の反転信号OBを取り出すこともできる。図12に示すレベルシフタの基本的な動作を説明する。入力信号IにHighが入力されると、第1のn型トランジスタ1220が導通状態となるため、第3のp型トランジスタ1230のゲート端子に電位GNDが入力され、第3のp型トランジスタ1230が導通状態となるとともに、出力信号の反転信号OBにはLowが出力され、このときの電位はGNDとなる。一方、反転入力信号IBは、このときLowであるから、第4のp型トランジスタ1240は導通状態となり、第2のn型トランジスタ1250は非導通状態となる。ここで、第3のp型トランジスタ1230と第4のp型トランジスタ1240が共に導通状態となるため、出力信号OにはHighが出力され、このときの電位はVHとなる。入力信号Iの電位がLowのときは、図12に示すレベルシフタが対称構造をとることから、上記と同様に理解でき、出力信号OからはLowが出力され、このときの電位は、GNDとなる。このようにして、入力した信号に対して振幅を変換した出力信号Oを得ることができる。図13は、図12とは異なる昇圧用レベルシフト回路図の例を示す。図13に示すレベルシフタの構成は、以下の通りである。第1のp型トランジスタ1260のソース端子と第2のp型トランジスタ1280のソース端子は、共に電位VHを供給する電源に電気的に接続している。第1のn型トランジスタ1270のドレイン端子は、第1のp型トランジスタ1260のドレイン端子及び第2のp型トランジスタ1280のゲート端子に電気的に接続され、第2のn型トランジスタ1290のドレイン端子は、第2のp型トランジスタ1280のドレイン端子及び第1のp型トランジスタ1260のゲート端子と電気的に接続されている。また、第1のn型トランジスタ1270のソース端子と第2のn型トランジスタ1290のソース端子には、共にGND=0[V]が与えられている。図13において、入力信号Iは、第1のn型トランジスタ1270のゲート端子に入力され、入力信号の反転信号IBは、第2のn型トランジスタ1290のゲート端子に入力される。出力信号Oは、第2のn型トランジスタ1290のドレイン端子から取り出される。また、第1のn型トランジスタ1270のドレイン端子から出力信号の反転信号OBを取り出すこともできる。図13に示すレベルシフタの基本的な動作を説明する。入力信号IにHighが入力されると、第1のn型トランジスタ1270は導通状態となるため、第2のp型トランジスタ1280のゲート端子に電位GNDが入力され、第2のp型トランジスタが導通状態となるとともに、出力信号の反転信号OBにはLowが出力され、このときの電位はGNDとなる。一方、反転入力信号IBは、このときLowであるから、第2のn型トランジスタ1290は非導通状態となる。ここで、第2のp型トランジスタ1280が導通状態となるため、出力信号OにはHighが出力され、このときの電位はVHとなる。入力信号Iの電位がLowのときは、図13に示すレベルシフタが対称構造をとることから、上記と同様に理解でき、出力信号OからはLowが出力され、このときの電位は、GNDとなる。このようにして、入力した信号に対して振幅を変換した出力信号Oを得ることができる。図11に示す電位変換回路200で高電位へ変換された電位は、第2の駆動回路192に含まれる図12及び図13に示す昇圧用レベルシフタを用いて、書き込みワード線WWLから各メモリセル170へと出力され、読み出しワード線RWLから各メモリセル170へと出力される。さらに、電位変換回路200で高電位へ変換された電位を、第1の駆動回路190に含まれる昇圧用レベルシフタを用いて、信号線Sから各メモリセル170へと出力する構成としてもよい。データの書き込み、保持、および読み出しは、基本的に図1の場合と同様であるため詳細な説明は省略する。ただし、当該構成においては、データの書き込みは行単位で、かつ、行ごとに順を追って行われる。図14には、図7Aに係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のREAD、A等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。なお、ここでは説明を簡単にするため、メモリセル170が2行×2列に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。図14に示されるタイミングチャートは、全てのメモリセルにデータ1を書き込み書き込み1、その後、書き込まれた全データを読み出し読み出し1、次に、第1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ1を書き込むと共に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ0を書き込み書き込み2、その後、書き込まれた全データを読み出す読み出し2場合の各配線の電位の関係を示すものである。書き込み1においては、WRITEを高電位、READを低電位としてメモリセルへの書き込みが行える状態にする。第2の駆動回路192は、A_1、A_2の電位に応じた行選択信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が選択され、A_2が高電位の場合には第2行目が選択されることとする。また、選択された行のWWLは、高電位となる。選択された行のメモリセルから駆動回路190に接続されているメモリセルの中で、選択されていない行のメモリセルのWWLは、高電位となる。選択された行のメモリセルから駆動回路190と反対側にあるメモリセルの中で、選択されていない行のメモリセルのWWLは、低電位となる。また、選択された行のRWLは、低電位となる。選択された行のメモリセルから駆動回路190に接続されているメモリセルの中で、選択されていない行のメモリセルのRWLは、低電位となる。選択された行のメモリセルから駆動回路190と反対側にあるメモリセルの中で、選択されていない行のメモリセルのRWLは、高電位となる。メモリセルのトランジスタ162が直列に接続されているため、選択された行のメモリセルから駆動回路190と接続されていないメモリセルの中で、選択されていない行のメモリセルのRWLが高電位になることで、選択された行のメモリセルから駆動回路190と反対側にあるメモリセルの中で、選択されていない行のメモリセルにおけるトランジスタ160が導通する。つまり、1行目が選択された場合は、RWL_1が低電位となり、RWL_2が高電位となる。2行目が選択された場合は、RWL_1、RWL_2が共に低電位となり、1行目が選択された場合、RWL_2が高電位となることで、選択されていない行この場合2行目のメモリセルにおけるトランジスタ160が導通する。選択されていない行この場合2行目のメモリセルにおけるトランジスタ160が導通することで、選択された行この場合1行目のメモリセルにおけるトランジスタ160のソース線SLが固定電位となる。その結果、WWLの立ち下がりに影響を受けて、選択された行この場合1行目のフローティングゲートFG_1の電位が下がる。しかし、選択された行この場合1行目のメモリセルにおけるトランジスタ160のソース線SLが固定電位となることにより、フローティングゲートFG_1の電位の低下を抑えることができる。書き込み1においては、全てのメモリセルにデータ1を書き込むため、行選択のタイミングに合わせて、S_1およびS_2を高電位とする。なお、S_1およびS_2の信号入力期間は、WWLの信号入力期間より長くなるようにする。または、S_1およびS_2の信号入力を、WWLの信号入力より遅らせる。S_1およびS_2の信号入力期間が短い、またはS_1およびS_2の信号入力が、WWLの信号入力より早い場合には、メモリセルへの書き込みが不十分となる可能性があるためである。なお、BL_1およびBL_2の電位は、書き込み時には大きな問題とならない高電位であっても良いし低電位であっても良い。読み出し1においては、WRITEを低電位、READを高電位としてメモリセルからの読み出しが行える状態にする。第2の駆動回路192は、A_1、A_2に応じた行選択信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が選択され、A_2が高電位の場合には第2行目が選択される。また、選択された行のRWLは低電位となり、選択されていない行のRWLは高電位となり、WWLは、選択、非選択に関わらず低電位となる。上述の動作により、BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられる。なお、S_1およびS_2の電位は、読み出し時には問題とならない。書き込み2における各配線の電位の関係は、書き込み1の場合と同様である。ただし、第1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ1を書き込むと共に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ0を書き込むために、行選択のタイミングに合わせて、S_1およびS_2を低電位または高電位とする。読み出し2における各配線の電位の関係は、読み出し1の場合と同様である。BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられることがわかる。上述の構成を採用した場合、書き込み時において選択された行のメモリセルから駆動回路190と反対側にあるメモリセルの中で、選択されていない行のメモリセルにおけるトランジスタ160を導通させ、書き込むメモリセルのトランジスタ160のソース線SLを固定電位にすることができる。従って、フローティングゲートの電位の低下を抑えることができるため、安定した電位の書き込みが可能となる。更に、書き込み時においてビット線BLから遠く接続されたメモリセルのトランジスタ160を導通させることが可能になるため、メモリセル全体からなるブロックに対する一括書き込みや一括消去を行うことも容易になる。従って、半導体装置の高速動作がより安定して実現される。図7Aに係る半導体装置の動作に係る例を、書き込み時の動作と読み出し時の動作に分けて、図16を参照して説明する。図16中のL、H等の名称は、読み出しワード線RWL、の電位の状態を示しており、一例として、高電位が与えられた場合を、Hハイ、低電位が与えられた場合を、Lロウとしている。なお、ここではメモリセル170が4行×4列に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。図16Aに示すように、書き込み時の動作において、4行目に書き込む場合、RWL_1、RWL_2、RWL_3、RWL_4は、L低電位とする。また、3行目を書き込む場合、RWL_1、RWL_2、RWL_3は、L低電位とし、RWL_4は、H高電位とする。2行目を書き込む場合、RWL_1、RWL_2は、L低電位とし、RWL_3、RWL_4は、H高電位とする。1行目を書き込む場合、RWL_1は、L低電位とし、RWL_2、RWL_3、RWL_4は、H高電位とする。図16Bに示すように、読み出し時の動作において、4行目を読み出す場合、RWL_1、RWL_2、RWL_3は、H高電位とし、RWL_4は、L低電位とする。また、3行目を読み出す場合、RWL_1、RWL_2は、H高電位とし、RWL_3は、L低電位とし、RWL_4は、H高電位とする。2行目を読み出す場合、RWL_1は、H高電位とし、RWL_2は、L低電位とし、RWL_3、RWL_4は、H高電位とする。1行目を読み出す場合、RWL_1は、L低電位とし、RWL_2、RWL_3、RWL_4は、H高電位とする。上述の構成における半導体装置においては、メモリセルの増大に伴って書き込み時における効果がより顕著になる。書き込み時において、選択された行のメモリセルと選択された行のメモリセルから駆動回路190に接続されているメモリセルの中で、選択されていない行のメモリセルのRWLが、低電位となり、選択された行のメモリセルから駆動回路190と反対側にあるメモリセルの選択されていない行のメモリセルのRWLは、高電位となる。メモリセルのトランジスタ160が直列に接続されているため、選択された行のメモリセルから駆動回路190と反対側にあるメモリセルの中で、選択されていない行のメモリセルのRWLが高電位になることで、選択された行のメモリセルから駆動回路190と反対側にあるメモリセルの中で、選択されていない行のメモリセルにおけるトランジスタ160が導通する。選択された行のメモリセルから駆動回路190と接続されていないメモリセルの選択されていない行のメモリセルにおけるトランジスタ160が導通することで、選択された行のメモリセルにおけるトランジスタ160のソース線SLが固定電位となる。その結果、WWLの立ち下がりに影響を受けて、選択された行のフローティングゲートFG_選択された行の電位が下がる。しかし、選択された行のメモリセルにおけるトランジスタ160のソース線SLが固定電位となることにより、フローティングゲートFG_選択された行の電位の低下を抑えることができる。当該半導体装置では、メモリセルが直列に接続されているため、フローティングゲートの数に依存せず、当該フローティングゲートの電位をより安定化させることができる。すなわち、不定電位を有するフローティングゲートの増大に伴って、半導体装置の動作が不安定になる、出力制御が非常に困難になるといった問題が全く生じないため半導体装置全体の信頼性を飛躍的に向上させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図18乃至図22を参照して説明する。半導体装置の断面構成および平面構成図17は、半導体装置の構成の一例である。図17Aには、半導体装置の断面を、図17Bには、半導体装置の平面を、それぞれ示す。ここで、図17Aは、図17BのA1-A2およびB1-B2における断面に相当する。図17Aおよび図17Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図17に示す半導体装置は、メモリセルとして用いることができる。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図17におけるトランジスタ160は、半導体基板500上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳するように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、半導体基板500上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層136、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現するためには、図17に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域132を設けても良い。図17におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、酸化物半導体層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図17のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図17における容量素子164は、ドレイン電極142b、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そして、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設けられている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、図2の回路図におけるビット線BLに相当する。配線154は、ソース電極142aと、導電層128bとを介して、不純物領域126に接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、導電層128bを設けることにより、不純物領域126とソース電極142aの接続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。SOI基板の作製方法次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図18を参照して説明する。まず、ベース基板として半導体基板500を準備する図18A参照。半導体基板500としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板500に代えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板500は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図18B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図18C参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図18D参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、半導体基板500と、単結晶半導体基板510とを対向させ、酸化膜512を介して密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わされる図18E参照。なお、単結晶半導体基板510と貼り合わせる半導体基板500の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510と半導体基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510と半導体基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する図18F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、400°C以上500°C以下とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図18G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図18G参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法について、図19乃至図22を参照して説明する。下部のトランジスタの作製方法はじめに下部のトランジスタ160の作製方法について、図19及び図20を参照して説明する。なお、図19及び図20は、図18に示す方法で作成したSOI基板の一部であって、図17Aに示す下部のトランジスタの断面工程図である。まず、単結晶半導体層518を島状に加工して、半導体層120を形成する図19A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図19B参照。絶縁層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図19C参照。ここでは、なお、不純物元素を添加した後、マスク124は除去する。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁層122aを形成する図19D参照。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図19E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図20A参照。ここで、n型トランジスタを形成する場合は、例えば、リンPやヒ素Asなどの不純物元素を添加する。p型トランジスタを形成する場合は、例えば、硼素B、アルミニウムAl、ガリウムGaなどの不純物元素を添加する。なお、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。次に、ゲート絶縁層122a、ゲート電極128a、導電層128bを覆うように、絶縁層136、絶縁層138および絶縁層140を形成する図20B参照。絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層136、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層138および絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層138および絶縁層140を平坦化する図20C参照。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチングストッパとして機能する。次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより、ゲート電極128aおよび導電層128bの上面を露出させる図20D参照。ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図20D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、上部のトランジスタ162の作製方法について、図21および図22を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図21A参照。なお、酸化物半導体層を形成する前に、絶縁層136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。In-Ga-Zn系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、In-Sn-Zn系酸化物半導体材料を用いたトランジスタは、In-Ga-Zn系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2mol数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1mol数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1mol数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn系酸化物は、ITZOと呼ぶことができ、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極142a、ドレイン電極142bを形成する図21B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、図21Bとは別の一例として、酸化物半導体層144とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。例えば、酸化物半導体層144上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極142a、ドレイン電極142bを形成することができる。また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。ソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。酸化物半導体層144、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いた場合、金属電極モリブデン、タングステン等と酸化物半導体層との接触に比べ、金属電極モリブデン、タングステン等と酸化物導電層との接触において、接触抵抗を下げることができる。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図21C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の両方を適用することで、酸化物半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図21D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図22A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150に、ドレイン電極142bにまで達する開口を形成する。その後、絶縁層150上にドレイン電極142bと接する配線154を形成する図22B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く5nm程度形成し、その後、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層128bを用いずに、不純物領域126とドレイン電極142bとの接続と、ドレイン電極142bと配線154との接続とを重畳させる場合について説明する。この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにドレイン電極142bを形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線154を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたドレイン電極142bが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層128bを用いることにより、ドレイン電極142bを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線154を覆うように絶縁層156を形成する図22C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図22C参照。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、酸化物半導体が結晶性を有する場合として、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図35乃至図37を用いて詳細に説明する。なお、特に断りがない限り、図35乃至図37は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図35Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図35Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図35Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図35Aに示す小グループは電荷が0である。図35Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図35Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図35Bに示す構造をとりうる。図35Bに示す小グループは電荷が0である。図35Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図35Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図35Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図35Cに示す小グループは電荷が0である。図35Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図35Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図35Dに示す小グループは電荷が1となる。図35Eに、2個のZnを含む小グループを示す。図35Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図35Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図35Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。したがって、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図36Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図36Bに、3つの中グループで構成される大グループを示す。なお、図36Cは、図36Bの層構造をc軸方向から観察した場合の原子配列を示す。図36Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図36Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図36Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図36Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図35Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図36Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図37Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図37Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図37Bに3つの中グループで構成される大グループを示す。なお、図37Cは、図37Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図37Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。実施の形態4本実施の形態では、図2、図7、図8、図10とは異なる構成の半導体装置について、図23乃至図25を参照して説明する。図23は、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図23中のメモリセル170の構成は、図2Bと同様であるため、詳細な説明は省略する。図23に示す半導体装置は、図2Aに示す半導体装置と概ね同様の構成を有する。図2Aに示す半導体装置と、図23に示す半導体装置の相違は、例えば、ビット線BLと信号線Sが電気的に接続される配線が設けられているか否かにある。つまり、図23に示す半導体装置は、ビット線BLと信号線Sが電気的に接続される構成を有する。当該構成のように、ビット線BLと信号線Sとを電気的に接続することで、メモリセルに与えられるビット線の電位を、適切な値に保つ機能を有する。特に図7及び図8に開示する発明のように、多数のメモリセルが直列に接続される構成では、メモリセルにおける電圧降下によって情報の読み出しが困難になることがあるため当該配線を設ける事は有益である。例えば、64個のメモリセルを直列に接続した構成をユニットとして、各ユニットに適切な電位が与えられるように、各ユニットに対して各ビット線BLまたは信号線Sに配線を接続する。これにより、多数のメモリセルを有する構成であっても、情報の読み出しを好適に行うことができる。なお、各ユニットが有するメモリセルの数は、64個に限られない。32個、128個など、読み出し動作に影響が出ない範囲で、適宜設定することが可能である。図24は、図23に示す半導体装置の構成の一例である。図24Aには、半導体装置の断面を、図24Bには、半導体装置の平面を、それぞれ示す。ここで、図24Aは、図24BのA1-A2およびB1-B2における断面に相当する。図24に示す構成において特徴的な点は、ソース電極142aまたはドレイン電極142bと電気的に接続される配線154bに加え、配線154aを有する点である。当該配線154aが、図23におけるビット線BLまたは信号線Sに相当する。なお、図24Bでは明示していないが、配線154aと配線154bは、互いに平行に、図24Bの縦方向に伸長する形態で存在している。上記半導体装置の動作は、図2Aの場合と同様である。詳細については、先の実施の形態の、対応する記載を参酌すればよい。なお、図2A、図7A、図8、図10の構成を採用する場合であっても、信号線Sを上記配線の代わりに用いることで、同様の効果を得ることが可能である。この場合、例えば、図25に示すように、ビット線BLと信号線Sとを電気的に接続した上で、ビット線BLおよび信号線Sと出力端子OUTとの接続を制御するスイッチ231と、ビット線BLおよび信号線Sと入力端子INとの接続を制御するスイッチ232と、配線SWと、を有する構成を採用することが可能である。この場合、配線SWに供給される信号を用いて、読み出し時にはスイッチ231をイネーブルとし、書き込み時にはスイッチ232をイネーブルとしてやればよい。なお、配線SWに供給される信号は、配線WRITEおよび配線READからの信号を元に、信号生成回路233によって生成される。このような構成を採用する場合には、図23に示すように配線を余分に設ける必要がないため、好適な読み出し動作を維持しつつ、半導体装置の集積度を一層高めることが可能である。なお、図25における、他の構成は図5と同様である。詳細については図5の説明を参酌することができる。なお、本実施の形態に示す構成は、図2Aに示す半導体装置の変形例であるが、図7A、図8、図10に示す半導体装置の変形例としても良い。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5上記実施の形態1乃至3において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図34を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図34A参照。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図34B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図34C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶性酸化物半導体CAxisAlignedCrystalline;CAACとも呼ぶである。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。In-Ga-Zn系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、In-Sn-Zn系酸化物半導体材料を用いたトランジスタは、In-Ga-Zn系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ例えば、実施の形態1及び実施の形態2におけるトランジスタ162に、適宜用いることができる。また、酸化物半導体層として酸化物半導体積層453を用いた本実施の形態に記載したトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図26を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図26Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図26Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図26Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図26Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図26Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図26Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図26Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図27に示す。図27において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。ドレイン電圧VDが1Vまたは10Vの場合、ゲート電圧VGが-5Vから-20Vの範囲では、トランジスタのオフ電流は、検出限界である1×10-12A以下であることがわかった。また、トランジスタのオフ電流ここでは、単位チャネル幅1μmあたりの値は1aA/μm1×10-18A/μm以下となることがわかった。次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である1×10-12A以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値上記測定における測定器の検出限界以下の値を求めた結果について説明する。はじめに、電流測定方法に用いた特性評価用素子について、図28を参照して説明する。図28に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系800は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を有する。トランジスタ804、トランジスタ808には、高純度化された酸化物半導体を用いたトランジスタを適用した。測定系800において、トランジスタ804のソース端子およびドレイン端子の一方と、容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の一方は、電源V2を与える電源に接続されている。また、トランジスタ804のソース端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲート端子は、電源V1を与える電源に接続されている。また、トランジスタ805のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の他方とは、接続され、出力端子となっている。なお、トランジスタ804のゲート端子には、トランジスタ804のオン状態と、オフ状態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、トランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。また、出力端子からは電位Voutが出力される。次に、上記の特性評価用素子を用いた電流測定方法について説明する。まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン状態とする電位Vext_b1を入力して、トランジスタ804のソース端子またはドレイン端子の他方と接続されるノードつまり、トランジスタ808のソース端子およびドレイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端子に接続されるノードであるノードAに電位V1を与える。ここで、電位V1は、例えば高電位とする。また、トランジスタ804はオフ状態としておく。その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードAとトランジスタ804のソース電極及びドレイン電極の一方との間に電位差が生じ、また、ノードAとトランジスタ808のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジスタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生する。次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ804のソース端子またはドレイン端子の一方の端子の電位つまりV2、および、トランジスタ808のソース端子またはドレイン端子の他方の端子の電位つまりV1は低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しないフローティング状態とする。これにより、トランジスタ804に電荷が流れ、時間の経過と共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動する。上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細タイミングチャートを図29に示す。初期期間において、まず、電位Vext_b2を、トランジスタ804がオン状態となるような電位高電位とする。これによって、ノードAの電位はV2すなわち低電位VSSとなる。なお、ノードAに低電位VSSを与えるのは必須ではない。その後、電位Vext_b2を、トランジスタ804がオフ状態となるような電位低電位として、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、トランジスタ808がオン状態となるような電位高電位とする。これによって、ノードAの電位はV1、すなわち高電位VDDとなる。その後、Vext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティング状態となり、初期期間が終了する。その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V2を低電位VSSとする。ただし、出力電位Voutを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にV1を高電位VDDとすることがある。なお、V1を高電位VDDとする期間は、測定に影響を与えない程度の短期間とする。上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジスタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Voutの電位も変化することとなる。得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めておく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量と他の容量の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは次式のように表される。このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノードAの電流IAを求めることができる。以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流オフ電流を測定することができる。本実施例では、チャネル長L=10μm、チャネル幅W=50μmの、高純度化した酸化物半導体を用いてトランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を作製した。また、並列された各測定系800において、容量素子802の各容量値を、100fF、1pF、3pFとした。なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。また、測定期間においては、電位V1を原則としてVSSとし、10~300secごとに、100msecの期間だけVDDとしてVoutを測定した。また、素子に流れる電流Iの算出に用いられるΔtは、約30000secとした。図30に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。図30より、時間の経過にしたがって、電位が変化している様子が確認できる。図31には、上記電流測定によって算出された室温25°Cにおけるオフ電流を示す。なお、図31は、ソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図31から、ソース-ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。また、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下であることが分かった。なお、1zAは10-21Aを表す。さらに、上記電流測定によって算出された85°Cの温度環境下におけるオフ電流について図32に示す。図32は、85°Cの温度環境下におけるソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図32から、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は100zA/μm以下であることが分かった。以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図33を参照して説明する。調査に用いた半導体装置は、図1A-1に示す回路構成の半導体装置である。ここで、トランジスタ162に相当するトランジスタには酸化物半導体を用いた。容量素子164に相当する容量素子としては、0.33pFの容量値のものを用いた。メモリセルへの情報の保持および情報の書き込みは、図1A-1における第3の配線に相当する配線に0V、または5Vのいずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与えることにより行った。第4の配線に相当する配線の電位が0Vの場合には、トランジスタ162に相当するトランジスタ書き込み用トランジスタはオフ状態であるから、ノードFGに与えられた電位が保持される。第4の配線に相当する配線の電位が5Vの場合には、トランジスタ162に相当するトランジスタはオン状態であるから、第3の配線に相当する配線の電位がノードFGに与えられる。図33Aに、書き込みを1×109回行う前後での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当するトランジスタ読み出し用トランジスタのドレイン電流Idとの関係を示す曲線Vcg-Id曲線をそれぞれ示す。図33において、L書込みとは、ノードFGに0Vが供給された状態を示し、H書込みとは、ノードFGに5Vが供給された状態を示す。なお、図33Aにおいて、横軸はVcgVを示し、縦軸はIdAを示す。図33Aに示すように、1×109回もの書き込みを行う前後において、H書込みのVcg-Id曲線、L書込みのVcg-Id曲線には、ほとんど変化が見られない。また、H書込みのVcg-Id曲線とL書込みのVcg-Id曲線とのシフト量ΔVcgについても、1×109回の書き込みの前後でほとんど変化が見られない。図33Bに、H書込みまたはL書込みにおいてトランジスタ160をオン状態にするために必要な第5の配線に相当する配線の電位と、書き換え回数の関係を示す。図33Bにおいて、横軸は書き換え回数を示し、縦軸は第5の配線に相当する配線の電位、すなわちトランジスタ160の見かけのしきい値VthVを示す。なお、しきい値は、一般に接線法により算出することができる。具体的には、横軸をゲート電圧Vgとし、縦軸をドレイン電流Idの平方根の値とした曲線に対し、その曲線の傾きが最大となる点における接線を求める。その接線と、横軸ゲート電圧Vgの値との切片をしきい値とする。図33Bにおいても接線法により見かけのしきい値Vthを算出した。表1に、図33Bより算出されるメモリウィンドウ幅を示す。なお、メモリウィンドウ幅は、H書込みにおけるトランジスタ160の見かけのしきい値Vth_Hと、L書込みにおけるトランジスタ160の見かけのしきい値Vth_Lとの差分を算出して求めた。表1より、本実施例のメモリセルは、書き込みを1×109回行う前後において、メモリウィンドウ幅の変化量が2以内、具体的には1.68であった。したがって、少なくとも1×109回の書き込み前後において、半導体装置が劣化しないことが示された。図33Cに、書き換え回数と、メモリセルの相互コンダクタンスgmの関係を示す。図33Cにおいて、横軸は書き換え回数を示し、縦軸は相互コンダクタンスgm値を示す。メモリセルの相互コンダクタンスgmが低下すると、書き込み状態と消去状態の識別が困難となる等の影響が現れるが、図33Cに示すように、本実施例のメモリセルでは109回書き換えを行った後でもgm値は殆ど変化が見られないことがわかる。よって、本実施例に係る半導体装置は、109回書き換え後でも劣化しない、極めて信頼性の高い半導体装置である。以上示したように、開示する発明の一態様に係るメモリセルは、保持および書き込みを109回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高いメモリセル、及びそれを搭載した極めて信頼性の高い半導体装置が実現されるといえる。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、と表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、と表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、である。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、となる。数8の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数5および数6よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は40cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、で表される。ここで、Dはゲート方向の電界、B、lは定数である。Bおよびlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数9の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図38に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図38で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図39乃至図41に示す。なお、計算に用いたトランジスタの断面構造を図42に示す。図42に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域103aおよび半導体領域103cを有する。半導体領域103aおよび半導体領域103cの抵抗率は2×10-3Ωcmとする。図42Aに示すトランジスタは、下地絶縁層101と、下地絶縁層101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物102の上に形成される。トランジスタは半導体領域103a、半導体領域103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域103bと、ゲート105を有する。ゲート105の幅を33nmとする。ゲート105と半導体領域103bの間には、ゲート絶縁膜104を有し、また、ゲート105の両側面には側壁絶縁物106aおよび側壁絶縁物106b、ゲート105の上部には、ゲート105と他の配線との短絡を防止するための絶縁物107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域103aおよび半導体領域103cに接して、ソース108aおよびドレイン108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図42Bに示すトランジスタは、下地絶縁層101と、酸化アルミニウムよりなる埋め込み絶縁物102の上に形成され、半導体領域103a、半導体領域103cと、それらに挟まれた真性の半導体領域103bと、幅33nmのゲート105とゲート絶縁膜104と側壁絶縁物106aおよび側壁絶縁物106bと絶縁物107とソース108aおよびドレイン108bを有する点で図42Aに示すトランジスタと同じである。図42Aに示すトランジスタと図42Bに示すトランジスタの相違点は、側壁絶縁物106aおよび側壁絶縁物106bの下の半導体領域の導電型である。図42Aに示すトランジスタでは、側壁絶縁物106aおよび側壁絶縁物106bの下の半導体領域はnの導電型を呈する半導体領域103aおよび半導体領域103cであるが、図42Bに示すトランジスタでは、真性の半導体領域103bである。すなわち、半導体領域103a半導体領域103cとゲート105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物106a側壁絶縁物106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図39は、図42Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図39Aはゲート絶縁膜の厚さを15nmとしたものであり、図39Bは10nmとしたものであり、図39Cは5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。図40は、図42Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図40Aはゲート絶縁膜の厚さを15nmとしたものであり、図40Bは10nmとしたものであり、図40Cは5nmとしたものである。また、図41は、図42Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図41Aはゲート絶縁膜の厚さを15nmとしたものであり、図41Bは10nmとしたものであり、図41Cは5nmとしたものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図39では80cm2/Vs程度であるが、図40では60cm2/Vs程度、図41では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図43乃至図45は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。図43は基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図44は基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図45は、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図43と図44の対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは±1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行った。なお、Vdsはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜608に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜608に印加される電界強度が-2MV/cmとなるようにVgsに-20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図46Aに、マイナスBT試験の結果を図46Bに示す。また、試料2のプラスBT試験の結果を図47Aに、マイナスBT試験の結果を図47Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図48に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。具体的には、図49に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図50に、Ids実線および電界効果移動度点線のVgs依存性を示す。また、図51Aに基板温度としきい値電圧の関係を、図51Bに基板温度と電界効果移動度の関係を示す。図51Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図51Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図52などを用いて説明する。図52は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図52Aにトランジスタの上面図を示す。また、図52Bに図52Aの一点鎖線A-Bに対応する断面A-Bを示す。図52Bに示すトランジスタは、基板300と、基板300上に設けられた下地絶縁膜302と、下地絶縁膜302の周辺に設けられた保護絶縁膜304と、下地絶縁膜302および保護絶縁膜304上に設けられた高抵抗領域306aおよび低抵抗領域306bを有する酸化物半導体膜306と、酸化物半導体膜306上に設けられたゲート絶縁膜308と、ゲート絶縁膜308を介して酸化物半導体膜306と重畳して設けられたゲート電極310と、ゲート電極310の側面と接して設けられた側壁絶縁膜312と、少なくとも低抵抗領域306bと接して設けられた一対の電極314と、少なくとも酸化物半導体膜306、ゲート電極310および一対の電極314を覆って設けられた層間絶縁膜316と、層間絶縁膜316に設けられた開口部を介して少なくとも一対の電極314の一方と接続して設けられた配線318と、を有する。なお、図示しないが、層間絶縁膜316および配線318を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜316の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図53は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図53Aはトランジスタの上面図である。また、図53Bは図53Aの一点鎖線A-Bに対応する断面図である。図53Bに示すトランジスタは、基板900と、基板900上に設けられた下地絶縁膜902と、下地絶縁膜902上に設けられた酸化物半導体膜906と、酸化物半導体膜906と接する一対の電極914と、酸化物半導体膜906および一対の電極914上に設けられたゲート絶縁膜908と、ゲート絶縁膜908を介して酸化物半導体膜906と重畳して設けられたゲート電極910と、ゲート絶縁膜908およびゲート電極910を覆って設けられた層間絶縁膜916と、層間絶縁膜916に設けられた開口部を介して一対の電極914と接続する配線918と、層間絶縁膜916および配線918を覆って設けられた保護膜920と、を有する。基板900としてはガラス基板を、下地絶縁膜902としては酸化シリコン膜を、酸化物半導体膜906としてはIn-Sn-Zn-O膜を、一対の電極914としてはタングステン膜を、ゲート絶縁膜908としては酸化シリコン膜を、ゲート電極910としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜916としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線918としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜920としてはポリイミド膜を、それぞれ用いた。なお、図53Aに示す構造のトランジスタにおいて、ゲート電極910と一対の電極914との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜906に対する一対の電極914のはみ出しをdWと呼ぶ。"