第1面及び前記第1面の反対側に第2面を有する基板を準備する段階と、前記基板の第1面から基板の厚さ方向に延長して貫通電極が形成される領域に、犠牲膜パターンを形成する段階と、前記基板の第1面上に形成され、前記犠牲膜パターン上に位置する配線を有する上部配線層を形成する段階と、前記基板の第2面を部分的に除去して、前記犠牲膜パターンを露出させる段階と、前記犠牲膜パターンを前記基板の第2面から除去して前記配線を露出させる開口部を形成する段階と、前記開口部内に前記配線と電気的に接続される貫通電極を形成する段階と、を有することを特徴とする半導体装置の製造方法。前記犠牲膜パターンを形成する段階は、前記基板の第1面から基板の厚さ方向に延長する第2開口部を形成する段階と、前記第2開口部の側壁及び底面上に第1絶縁膜を形成する段階と、前記第1絶縁膜上に犠牲膜を形成する段階と、前記犠牲膜の一部を除去して前記第2開口部を充填する犠牲膜パターンを形成する段階と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。前記犠牲膜は、前記第1絶縁膜に対してエッチング選択比を有する絶縁物質を用いて形成することを特徴とする請求項2に記載の半導体装置の製造方法。前記犠牲膜は、前記第1絶縁膜のエッチング率の3倍以上のエッチング率を有することを特徴とする請求項3に記載の半導体装置の製造方法。前記犠牲膜と前記第1絶縁膜のエッチング選択比は、3:1~20:1であることを特徴とする請求項3に記載の半導体装置の製造方法。前記犠牲膜パターンは、内部にボイドを有するように形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記配線を露出させる前記開口部を形成する段階以後に、前記開口部の側壁上にスペーサーを形成する段階をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記犠牲膜パターン上にキャッピング膜を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記配線を露出させる前記開口部を形成する段階は、前記犠牲膜パターンと前記キャッピング膜をともに除去する段階を含むことを特徴とする請求項8に記載の半導体装置の製造方法。前記基板の第1面上には回路パターンが形成され、前記配線は、前記回路パターンと電気的に接続することを特徴とする請求項1に記載の半導体装置の製造方法。本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、貫通電極のための開口部を形成する時の上部配線層の配線とのミスアライメント問題の発生しない半導体装置を製造する方法を提供することにある。また、本発明の目的は、貫通電極のための開口部を形成する写真工程でのミスアライメント問題を回避することができる半導体装置を製造する方法を提供することにある。また、本発明の目的は、バックエンドプロセスの高い温度による熱的ストレスによる影響を減少させることができる半導体装置を製造する方法を提供することにある。また、本発明の目的は、貫通電極の導電物質による基板の汚染を防止することができる半導体装置を製造する方法を提供することにある。上記目的を達成するためになされた本発明の半導体装置の製造方法は、第1面及び前記第1面の反対側に第2面を有する基板を準備する段階と、前記基板の第1面から前記基板の厚さ方向に延長して貫通電極が形成される領域に、犠牲膜パターンを形成する段階と、前記基板の第1面上に形成され、前記犠牲膜パターン上に位置する配線を有する上部配線層を形成する段階と、前記基板の第2面を部分的に除去して、前記犠牲膜パターンを露出させる段階と、前記犠牲膜パターンを前記基板の第2面から除去して前記配線を露出させる開口部を形成する段階と、前記開口部内に前記配線と電気的に接続される貫通電極を形成する段階と、を有することを特徴とする。前記犠牲膜パターンを形成する段階は、前記基板の前記第1面から基板の厚さ方向に延長する第2開口部を形成する段階と、前記第2開口部の側壁及び底面上に第1絶縁膜を形成する段階と、前記第1絶縁膜上に犠牲膜を形成する段階と、前記犠牲膜の一部を除去して前記第2開口部を充填する犠牲膜パターンを形成する段階と、を有することが好ましい。前記犠牲膜は、前記第1絶縁膜に対してエッチング選択比を有する絶縁物質を用いて形成することが好ましい。前記犠牲膜は、前記第1絶縁膜のエッチング率の3倍以上のエッチング率を有することが好ましい。前記犠牲膜と前記第1絶縁膜のエッチング選択比は、3:1~20:1であることが好ましい。前記犠牲膜パターンは、内部にボイドを有するように形成することが好ましい。前記半導体装置の製造方法は、前記配線を露出させる前記開口部を形成する段階以後に、前記開口部の側壁上にスペーサーを形成する段階をさらに有することが好ましい。前記半導体装置の製造方法は、前記犠牲膜パターン上にキャッピング膜を形成する段階をさらに有することが好ましい。前記配線を露出させる前記開口部を形成する段階は、前記犠牲膜パターンと前記キャッピング膜をともに除去する段階を有することが好ましい。前記基板の第1面上には回路パターンが形成され、前記配線は、前記回路パターンと電気的に接続することが好ましい。本発明に係る半導体装置の製造方法によれば、犠牲膜パターンが除去された部分に貫通電極が形成されるので、上部配線層の配線とのミスアラインメント問題が発生しないという効果がある。また、本発明に係る半導体装置の製造方法によれば、貫通電極のための開口部を形成する写真工程でミスアラインメント問題を回避することができるという効果がある。また、本発明に係る半導体装置の製造方法によれば、貫通電極がバックエンドBEOLプロセス以後に形成されるので、バックエンドプロセスの高い温度による熱的ストレスによる影響を減少させることができるという効果がある。また、本発明に係る半導体装置の製造方法によれば、貫通電極が基板の後面を研磨する工程以後に形成されるので、製造工程中に、銅などの貫通電極の導電物質による基板の汚染を防止することができるという効果がある。本明細書において、第1、第2等の用語は多様な構成要素を説明するのに使用しているが、これらの構成要素がこのような用語によって限定されるものではない。これらの用語は一つの構成要素を他の構成要素から区別する目的で使い、例えば、本発明の権利範囲から逸脱しなければ第1構成要素は第2構成要素と命名することができ、同様に第2構成要素も第1構成要素と命名することができる。ある構成要素が他の構成要素に連結されている、または接続されていると言及した場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含む。一方、ある構成要素が他の構成要素に直接連結されている、または直接接続されていると言及した場合には、中間に他の構成要素は存在しない。構成要素の間の関係を説明する他の表現、すなわち~間にとすぐに~間にまたは~に隣接すると~に直接隣接する等も同様である。本明細書で使用した用語は、単に特定の実施形態を説明するために使用したものであり、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。また、本明細書で、含む又は有する等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品又は、これを組み合わせたものが存在するということを示すものであって、一つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品又は、これを組み合わせたものなどの存在又は、付加の可能性を、予め排除するものではない。また、別に定義しない限り、技術的あるいは科学的用語を含み、本明細書中において使用される全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解すること同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は、関連技術の文脈上で有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的あるいは形式的な意味として解釈してはならない。以下、図面を参照して、本発明の半導体装置の製造方法を実施するための形態の具体例を詳細に説明する。図面の同一構成要素については同一参照符号を使用し、同一構成要素についての重複した説明は省略する。<第1の実施形態>図1~図14は、本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。図1を参照すると、基板10に回路パターン12を形成する。まず、回路パターン12を形成するための基板10を準備する。基板10は、第1面及び第1面の反対側に第2面を有し、例えば、単結晶シリコン基板である。次に、基板10の第1面上に回路パターン12を形成する。次に、基板10の第1面上に回路パターン12を覆う層間絶縁膜14を形成する。層間絶縁膜14上にはエッチング阻止膜図示せずを形成することができる。回路パターン12は、例えば、トランジスタ、ダイオード、キャパシタなどを含む。また、回路パターン12は、回路素子を構成することができる。従って、第1の実施形態における半導体装置は、内部に多数個の回路素子を形成した半導体チップであってもよい。このような回路素子は、複数個のメモリ素子を含むことができ、メモリ素子の例としては、揮発性半導体メモリ素子や非揮発性半導体メモリ素子を挙げることができる。揮発性半導体メモリ素子の例としては、DRAM、SRAMなどを挙げることができ、非揮発性半導体メモリ素子の例としては、EPROM、EEPROM、FlashEEPROMなどを挙げることができる。上記のように、第1の実施形態は、フロントエンドFEOLfront-end-of-lineプロセスと呼ばれるウェハ工程を遂行して基板10上に回路パターン12を形成する。図2を参照すると、基板10の第1面から基板10の厚さ方向に延長した第1開口部20を形成する。基板10上の層間絶縁膜14上に、フォトレジスト膜図示せずを形成した後、フォトレジスト膜をパターニングして貫通電極が形成される領域を露出させるフォトレジストパターン図示せずを形成する。次に、フォトレジストパターンをエッチングマスクとして用い、エッチング阻止膜、層間絶縁膜14、及び基板10の一部をエッチングして、第1開口部20を形成する。第1開口部20は、例えば、乾燥式エッチング工程や湿式エッチング工程によって形成する。第1開口部20の深さは、この後形成する貫通電極の長さ、積層パッケージの厚さなどを考慮して選択することができる。続いて、フォトレジストパターンを基板10から除去する。図3及び図4を参照すると、第1開口部20を充填する犠牲膜パターン26を形成する。本実施形態において、先ず、第1開口部20を充填する第1絶縁膜22及び犠牲膜24を順次形成する。第1絶縁膜22は、第1開口部20の側壁、底面、及び層間絶縁膜14の上部面のプロファイルに従って形成し、基板10と第1開口部20内に形成される導電物質とを絶縁する役割を果たす。また、第1絶縁膜22は、低誘電率を有するシリコン酸化物又は炭素ドーピングされたシリコン酸化物を用いて形成することができる。例えば、第1絶縁膜22は、プラズマ酸化工程、又は、化学気相蒸着工程によって形成し、ステップカバレッジ特性に優れたTEOS膜、オゾンTEOS膜、USG膜などを用いて形成する。続いて、第1絶縁膜22上に第1開口部20を充填する犠牲膜24を形成する。犠牲膜24は、第1絶縁膜22に対してエッチング選択比を有する絶縁物質を用いて形成することができ、例えば、SODSpin-OnDielectric物質を用いて形成する。また、犠牲膜24は、第1絶縁膜22のエッチング率より少なくとも3倍のエッチング率を有することが好ましく、例えば、同じ湿式エッチング条件において、犠牲膜24と第1絶縁膜22のエッチング選択比は約3:1~約20:1である。次に、犠牲膜24の上部を除去して第1開口部20内に犠牲膜パターン26を形成する。例えば、犠牲膜24は、化学機械的研磨工程、エッチング工程、又は、これらの組合せによって除去する。図4に示すように、犠牲膜24の一部だけを除去して犠牲膜パターン26を形成することが好ましいが、層間絶縁膜14上の犠牲膜24及び第1絶縁膜22の一部、又は、全部を除去して犠牲膜パターン26を形成してもよい。図5~図7を参照すると、基板10の第1面上に上部配線層を形成する。上部配線層は、バックエンドBEOLback-end-of-lineプロセスと呼ばれる配線工程を遂行して形成することができる。また、上部配線層は、基板10上の回路パターン12とこの後に形成する貫通電極とを電気的に接続する上部配線32、36を含む。先ず、層間絶縁膜14上に第1金属間絶縁膜IMDintermetaldielectric30を形成する。次に、第1金属間絶縁膜30及び第1絶縁膜22の一部をエッチングして下部配線16及び犠牲膜パターン26の上部面を露出する開口部を形成する。次に、開口部内部を導電物質で充填して第1上部配線32を形成する。第1上部配線32は、犠牲膜パターン26及び下部配線16上に各々形成する。次に、第1金属間絶縁膜30上に第2金属間絶縁膜34を形成して、第2金属間絶縁膜34内に第1上部配線32と電気的に接続された第2上部配線36を形成する。次に、第2金属間絶縁膜34の一部を除去して、最上部の第2上部配線36を露出させた開口部を形成し、第2金属間絶縁膜34上に開口部を通じて最上部の第2上部配線36と接触する接続パッド40を形成する。また、最上部の第2上部配線36を接続パッドとして用いることができ、この場合には、第2金属間絶縁膜34は、接続パッドとして用いる最上部の第2上部配線36を露出させる保護膜図示せずをさらに含むことができる。保護膜は、例えば、ポリイミド物質を含み、この時、接続パッドは保護膜によって露出され、以後の工程によって接続パッド上にバンプなどの連結部材を形成して他の半導体装置と電気的に接続することができる。続いて、基板10の第2面から、貫通電極を形成するために、第2金属間絶縁膜34上にハンドリング基板50を取り付ける。ハンドリング基板50は、貫通電極を形成した後に基板10から除去する。図8~図10を参照すると、基板10の第2面を除去して犠牲膜パターン26を基板10から露出させる。先ず、基板10の第2面を部分的に除去して犠牲膜パターン26及び犠牲膜パターン26上の第1絶縁膜22の一部を露出させる。例えば、基板10の第2面は、化学機械的研磨工程、エッチング工程、又はこれらの組合せによって除去する基板10の第2面を部分的に除去することにより、基板10の厚さを調節することができる。続いて、除去した基板10の第2面上に第2絶縁膜60を形成して、露出した犠牲膜パターン26及び第1絶縁膜22を第2絶縁膜60で覆う。第2絶縁膜60は、犠牲膜パターン26に対してエッチング選択比を有する絶縁物質を用いて形成し、例えば、犠牲膜パターン26は、第2絶縁膜60のエッチング率よりも少なくとも3倍のエッチング率を有するようにする。また、第2絶縁膜60は、第1絶縁膜22と同じ絶縁物質を用いて形成することができ、第1絶縁膜22と同じエッチング率を有するようにすることができる。次に、第2絶縁膜60及び犠牲膜パターン26上の第1絶縁膜22の一部を除去して、犠牲膜パターン26を基板10から露出させる第2絶縁膜パターン62を形成する。第2絶縁膜60及び第1絶縁膜22は、例えば、化学機械的研磨工程やエッチング工程によって部分的に除去する。図11を参照すると、犠牲膜パターン26を除去して貫通電極が形成される領域を提供する第2開口部21を形成する。犠牲膜パターン26は、湿式エッチング工程、乾燥式エッチング工程、又は、これらの組合せによって除去することができ、犠牲膜パターン26のみを基板10から除去することにより、第1絶縁膜22は、第1開口部22の側壁上に存在するようになる。また、第1上部配線32は、第2開口部21の底面で露出する。図12を参照すると、第2開口部21内に貫通電極72を形成する。先ず、第2開口部21の底面、側壁及び第2絶縁膜パターン62上に、シード膜70を形成する。シード膜70は、後続の導電膜を形成するためのメッキ工程で電極として用いることができる。次に、シード膜70上に、第2開口部21を充填する導電膜を形成する。導電膜は、低抵抗の金属物質を用いて形成することができ、例えば、電解メッキ法、無電解メッキ法、エレクトログラフティングElectrografting等によって形成する。また、導電膜は、銅Cu、アルミニウムAl、金Au、チタンTi、タンタルTa、タングステンW等を含むことができ、これらは単独、又は、2つ以上を含むことができる。続いて、導電膜をパターニングして第2開口部21内に第1上部配線32と電気的に接続される貫通電極72を形成する。りまた、貫通電極は、化学気相蒸着工程などを利用して形成することもできる。第1の実施形態において、フロントエンドFEOLプロセスによって回路素子が形成された基板10に、基板10の第1面から伸張する犠牲膜パターン26を形成した後、バックエンドBEOLプロセスを遂行して基板10の第1面上に上部配線層を形成する。続いて、基板10の第2面から犠牲膜パターン26を除去した後、上部配線層の第1上部配線32と電気的に接続する貫通電極を形成する。上述のように、犠牲膜パターンが除去された部分に貫通電極が形成されるので、上部配線層の第1上部配線とのミスアライメント問題が発生しない。また、貫通電極は、バックエンドBEOLプロセス以後に形成されるので、バックエンドプロセスにおける高い温度例えば、400°Cでの熱的ストレスによる影響を減少させることができる。また、貫通電極は、熱的ストレスによる影響を回避するとともに、望む深さに形成することができる。さらに、貫通電極は、基板の後面を研磨する工程以後に形成されるので、製造工程中に銅などの貫通電極の導電物質による基板の汚染を防止することができる。図13及び図14を参照すると、上述した段階によって形成した半導体装置を、貫通電極を利用して積層させる。以下では、積層された半導体装置を第1半導体チップ及び第2半導体チップとして説明する。第1半導体チップは、第1バンプ80を媒介として第2半導体チップ上に積層する。第1バンプ80は、第2半導体チップの接続パッド140上に形成され、第1半導体チップの貫通電極72に取り付ける。具体的には、バンプ80をリフロー工程によって第2半導体チップの接続パッド140に取り付けて、第1半導体チップを第2半導体チップ上に積層させる。同様に、第2半導体チップを、第2バンプ82を媒介として実装基板200の接続パッド220に取り付けて、第1半導体チップを実装基板200上に実装して積層パッケージ300を形成する。貫通電極72、172は、バンプなどの接続部材に接合されて、第1及び第2半導体チップを互いに電気的に結びつけることができる。続いて、実装基板200の上部面上に密封部材250を形成して、第1及び第2半導体チップを外部から保護する。次に、実装基板200の下部面上の複数個の外部接続パッド230上に、はんだボール240を配置させた後、はんだボール240を媒介として積層パッケージ300をモジュール基板図示せずに実装して、メモリモジュール図示せずを完成させる。<第2の実施形態>図15~図17は本発明の第2の実施形態に係る半導体装置を製造する方法を示す断面図である。図15~図17を参照して説明する半導体装置の製造方法は、貫通電極を形成するための工程を除いては図1~図14を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。先ず、図1~図11で説明した工程を遂行して、基板10の後面から伸張する第2開口部21を形成する。上部配線層の第1上部配線32は、第2開口部21の底面で露出する。図15及び図16を参照すると、第2開口部21の側壁、底面及び第2絶縁膜パターン62の上部面のプロファイルに沿ってスペーサー形成用第3絶縁膜64を形成する。第3絶縁膜は、ステップカバレッジ特性に優れた絶縁物質を用いて形成することができ、例えば、シリコン酸化物又はシリコン窒化物を用いて形成する。続いて、第3絶縁膜64を異方性エッチングすることによって、第2開口部21の側壁上にスペーサー66を形成する。図17を参照すると、スペーサー66が形成された第2開口部21内に貫通電極72を形成する。先ず、第2開口部21の底面、スペーサー66及び第2絶縁膜パターン62上にシード膜70を形成する。次に、シード膜70上に第2開口部21を充填する導電膜を形成する。導電膜は、低抵抗の金属物質を用いて形成することができ、銅Cu、アルミニウムAl、金Au、インジウムIn、ニッケルNi等を含むことができる。これらは単独で形成又は2つ以上を含むことができる。続いて、導電膜をパターニングして、第2開口部21内に第1上部配線32と電気的に接続する貫通電極72を形成する。本実施形態において、犠牲膜パターン26を除去して第2開口部21を形成した後、第2開口部21の側壁上にスペーサー66を形成する。次に、スペーサー66が形成された第2開口部21上に、第1上部配線32と電気的に接続する貫通電極72を形成する。第2開口部21は、犠牲膜パターン26を除去することによって形成する。第2開口部21の側壁上にスペーサー66を形成することによって、第2開口部21のプロファイルを改善することができる。<第3の実施形態>図18及び図19は本発明の第3の実施形態に係る半導体装置を製造する方法を示す断面図である。図18及び図19を参照して説明する半導体装置の製造方法は、犠牲膜パターンを形成するための工程を除いては、図1~図14を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。先ず、図1及び図2を参照して説明した工程を遂行し、基板10の第1面から延長した第1開口部20を形成する。次に、図18及び図19を参照すると、第1開口部20を充填する犠牲膜パターン26を形成する。先ず、第1開口部20の側壁、底面及び層間絶縁膜14の上部面のプロファイルに沿って第1絶縁膜22を形成する。次に、第1絶縁膜22上に第1開口部20を充填する犠牲膜24を形成する。犠牲膜24は、第1絶縁膜22に対してエッチング選択比を有する絶縁物質を用いて形成することができる。本実施形態において、犠牲膜24は、犠牲膜24内にボイド25を有するように、第1開口部20を完全に満たさないで形成する。続いて、犠牲膜24の上部を除去して第1開口部20内にボイド25を有する犠牲膜パターン26を形成する。例えば、犠牲膜24は、化学機械的研磨工程、エッチング工程、又はこれらの組合せによって除去する。以後、図5~図14を参照して説明した工程と実質的に同じ工程を遂行して半導体装置を形成する。本実施形態においては、ボイド25を有する犠牲膜パターン26を形成した後に、バックエンドBEOLプロセスを遂行して、基板10の第1面上に上部配線層を形成する。上述のように行うことにより、バックエンドプロセスが比較的高い温度で遂行されても、犠牲膜パターン26のボイド25は、バックエンドプロセスでの熱的ストレスによる影響を減少させる役割を果たすことができる。<第4の実施形態>図20~図23は本発明の第4実施形態に係る半導体装置を製造する方法を示す断面図である。図20~図23を参照して説明する半導体装置の製造方法は、上部配線層を形成する前にキャッピング膜を形成するための工程を除いては、図1~図14を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。先ず、図1~図4を参照して説明した工程を遂行して、基板10の第1面から基板10の厚さ方向に貫通電極が形成される領域に犠牲膜パターン26を形成する。図20を参照すれば、次に、犠牲膜パターン26上にキャッピング膜28を形成する。キャッピング膜28は、例えば、シリコン酸化物またはシリコン窒化物を用いて形成する。図21及び図22を参照すると、キャッピング膜28上に上部配線層を形成する。先ず、キャッピング膜28上に第1金属間絶縁膜30を形成した後、第1金属間絶縁膜30に第1上部配線32を形成し、第1上部配線32と犠牲膜パターン26との間にキャッピング膜28が位置するようにする。続いて、第1金属間絶縁膜30上に第1上部配線32と電気的に接続される第2上部配線36を有する第2金属間絶縁膜34を形成する。次に、図22を参照すれば、図8~図11で説明した工程と同様の工程を遂行して犠牲膜パターン26を基板10から除去する。この時、キャッピング膜28の一部も共に除去して、第2開口部21の底面を通じて第1上部配線32を露出させるキャッピング膜パターン29を形成する。図23を参照すれば、次に、第2開口部21内に貫通電極72を形成し、第2開口部21内にキャッピング膜パターン29により露出した第1上部配線32と電気的に接続する貫通電極72を形成する。本実施形態においては、上部配線層を形成する前にキャッピング膜28を形成した後、犠牲膜パターン26を除去する時にキャッピング膜28を共に除去して、第1上部配線32を露出させた第2開口部21を形成する。キャッピング膜28は、犠牲膜パターン26を除去する工程でエッチング終了点として使われて、第2開口部21のプロファイルを改善することができる。<第5の実施形態>図24及び図25は、本発明の第5の実施形態に係る半導体装置を製造する方法を示す断面図である。図24及び図25を参照して説明される半導体装置の製造方法は、貫通電極を形成するための工程を除いては、第4の実施形態と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し同じ構成要素の説明は省略する。先ず、図20~図22で説明した工程を遂行して、犠牲膜パターン26及びキャッピング膜28の一部を基板10から除去して、第2開口部21の底面を通じて第1上部配線32を露出させたキャッピング膜パターン29を形成する。図24を参照すれば、次に、第2開口部21の側壁上にスペーサー66を形成する。具体的には、第2開口部21の側壁、底面及び第2絶縁膜パターン62の上部面のプロファイルに沿ってスペーサー形成用第3絶縁膜を形成し、第3絶縁膜を異方性エッチングすることによって第2開口部21の側壁上にスペーサー66を形成する。図25を参照すれば、次にスペーサー66が形成された第2開口部21内に貫通電極72を形成する。例えば、スペーサー66が形成された第2開口部21上にシード膜70を形成し、シード膜70上に第2開口部21を充填する導電膜を形成する。導電膜は、低抵抗の金属物質を利用して形成されることができる。続いて、導電膜をパターニングして、第2開口部21内に第1上部配線32と電気的に接続された貫通電極72を形成する。本実施形態において、上部配線層を形成する前にキャッピング膜28を形成した後、犠牲膜パターン26を除去する時にキャッピング膜28を共に除去して第1上部配線32を露出させる第2開口部21を形成する。また、第2開口部21を形成した後、第2開口部21の側壁上にスペーサー66を形成し、スペーサー66が形成された第2開口部21上に第1上部配線32と電気的に接続された貫通電極72を形成する。キャッピング膜28は、犠牲膜パターン26を除去する工程でエッチング終了点として使われるだけでなく、第2開口部21の側壁上にスペーサー66が形成されることによって、第2開口部21のプロファイルを改善することができる。<第6の実施形態>図26は、本発明の第6実施形態に係る半導体装置を製造する方法を示す断面図である。図26を参照して説明する半導体装置の製造方法は、貫通電極を形成するための工程を除いては図1~図14を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。先ず、図1~図11で説明した工程を遂行して、犠牲膜パターン26を基板10から除去して貫通電極が形成される領域を提供する第2開口部21を形成する。図26を参照すれば、次に、第2開口部21内にリセス75を有する貫通電極74を形成する。貫通電極74を形成する方法は、例えば、第2開口部21上にシード膜70及びシード膜70上に第2開口部21を部分的に充填する導電膜を形成する。導電膜は、開口部のプロファイルに沿って形成し、開口部の一部を充填することで形成する。続いて、導電膜をパターニングして第2開口部21内に第1上部配線32と電気的に接続する貫通電極74を形成する。本実施形態において、環形状の貫通電極74は、上部にリセス75を有する。また、貫通電極74上には、リセスを充填する充填パターン図示せずを形成することができる。充填パターンは、絶縁物質又は導電物質で形成することができる。一例として、充填パターンはスピンオングラスSOG酸化物、流動性シリコンFlowable-Si、チタン、アルミニウム、多孔性物質porousmaterial等を挙げることができる。貫通電極は、カップ形状を有することができ、実質的に電気的信号を伝達するコンタクトプラグの役割を果たす。以下において、本発明に係る他の実施形態について説明する。図27は本発明の他の実施形態を図示したものである。図27に示すように、本実施形態は、メモリコントローラ520と連結したメモリ510を有する。メモリ510は、本発明の各実施形態に係る構造の積層型メモリ素子を含む。メモリコントローラ520は、メモリ510の動作をコントロールするための入力信号を提供する。図28はまた他の実施形態を図示したものである。本実施形態は、ホストシステム700に連結したメモリ510を有する。メモリ510は、本発明の各実施形態に係る構造の積層型メモリ素子を含む。ホストシステム700は、パーソナルコンピュータ、カメラ、モバイル機器、ゲーム機、通信機器などの電子製品を含む。また、ホストシステム700は、メモリ510を制御して作動させるための入力信号を印加し、メモリ510は、データ保存媒体として使われる。図29はまた他の実施形態を示し、携帯用装置600を説明するものである。携帯用装置600は、MP3プレーヤー、ビデオプレーヤー、ビデオとオーディオプレーヤーの複合機などである。図に示すように、携帯用装置600は、メモリ510及びメモリコントローラ520を含む。メモリ510は、本発明の各実施形態に係る構造を有する積層型メモリ素子を含む。また、携帯用装置600は、エンコーダ/デコーダ610、表示部材620、及びインターフェース670を有する。データオーディオ、ビデオなどは、エンコーダ/デコーダ610によってメモリコントローラ520を経由してメモリ510から入出力される。以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。