"電源手段,および補聴器ユーザの周囲の音響信号を電気信号に変換する少なくとも1つのマイクロフォンを備える補聴器であって,上記補聴器はさらに,補聴器ユーザの外耳道の外側に配置される,信号処理手段を備えるベース部,補聴器ユーザの外耳道内に配置される,音を上記外耳道内に送るレシーバを備え,上記ベース部に転送される信号を生成するトランスデューサを備えるイヤプラグ部,および上記イヤプラグ部と上記ベース部を接続し,上記レシーバに信号を送信するように構成され,かつ上記トランスデューサから上記ベース部に信号を送信するように構成される2本の電気ワイヤを備え,上記ベース部から上記イヤプラグ部へまたは上記イヤプラグ部から上記ベース部へのいずれかに,上記2本の電気ワイヤを通して電力を供給するように構成されているデータバスを備え,上記データバスの少なくとも3つの異なる状態が異なる時間区分において用いられ,第1の状態が電力の転送に用いられ,第2の状態が上記ベース部から上記イヤプラグ部への信号の送信に用いられ,第3の状態が上記イヤプラグ部から上記ベース部への信号の送信に用いられる,補聴器。上記トランスデューサが,上記外耳道内の音響信号を電気信号に変換する外耳道マイクロフォンである,請求項1に記載の補聴器。立ち上がりエッジを用いて上記第1の状態をスタートするためにlowにセットされる第4の状態をさらに備えている,請求項1または2に記載の補聴器。上記電源が上記ベース部内に配置されており,かつキャパシタが上記イヤプラグ部内に配置されており,上記キャパシタが,電力の転送のための上記第1の状態中に充電され,かつ上記データバスを通して電力が送信されない期間に電力を供給する,請求項1から3のいずれか一項に記載の補聴器。上記電力を転送する上記第1の状態が,上記データバス上の時間の少なくとも50,好ましくは少なくとも70を占める,請求項4に記載の補聴器。上記イヤプラグ部が上記トランスデューサに接続された電子チップを備え,上記チップが上記データバスに接続されている,請求項1から5のいずれか一項に記載の補聴器。上記電子チップが上記外耳道マイクロフォンの電源のための電圧レギュレータを備えている,請求項6に記載の補聴器。上記電子チップが上記トランスデューサからのアナログ信号をデジタル信号に変換するアナログ/デジタル変換器を備えている,請求項6または7に記載の補聴器。上記アナログ/デジタル変換器がシグマ-デルタ変換器である,請求項8に記載の補聴器。上記補聴器の上記ベース部または上記イヤプラグ部のいずれかにクロック周波数発生器が配置されており,上記クロック周波数発生器を持たない補聴器部分にクロック周波数再生器が設けられている,請求項1から9のいずれか一項に記載の補聴器。上記クロック周波数再生器が上記クロック周波数発生器のクロック周波数に同期される,請求項10に記載の補聴器。上記クロック周波数発生器が上記補聴器の上記ベース部内に配置されている,請求項10または11に記載の補聴器。上記同期がフェーズロックトループによって実行される,請求項11または12に記載の補聴器。上記イヤプラグ部が外側表面上に少なくとも2つの電極を備え,上記補聴器ユーザからの電位,たとえばEEG信号を検出するために,上記外耳道内に上記イヤプラグが配置されるときに上記ユーザの外耳道に接触するように上記電極は配置されている,請求項1から13のいずれか一項に記載の補聴器。上記レシーバが,データが上記データバス上を転送されるときにはなんらの電力を引き出さず,電力が転送されているときにだけ電力を引き出すように接続されている,請求項1から14のいずれか一項に記載の補聴器。電源手段と,補聴器ユーザの周囲の音響信号を電気信号に変換する少なくとも1つのマイクロフォンを備える補聴器の2つの部分の間で通信する方法であって,信号処理手段を備えるベース部を,補聴器ユーザの外耳道の外側に配置し,音を上記外耳道内に送るレシーバを備え,上記ベース部に転送される信号を生成するトランスデューサを備えるイヤプラグ部を,補聴器ユーザの外耳道内に配置し,上記レシーバに信号を送信するように構成されかつ上記トランスデューサから上記ベース部に信号を転送するように構成されている2本の電気ワイヤを備えるデータバスを通して上記イヤプラグ部と上記ベース部を接続し,上記データバスは,上記2本の電気ワイヤを通して,上記ベース部から上記イヤプラグ部へまたは上記イヤプラグ部から上記ベース部へのいずれかに電源を供給するように構成されており,異なる時間区分において経時的に上記2本のワイヤデータバスに少なくとも3つの異なる状態を適用し,第1の状態を電力の転送に用い,第2の状態を上記ベース部から上記イヤプラグ部への信号の送信に用い,第3の状態を上記イヤプラグ部から上記ベース部への信号の送信に用いる,方法。以下,図面を参照してこの発明をより詳細に説明する。図1は,2つのマイクロフォン3,4,電子モジュール6,レシーバ10および電池8を備える,多くの場合耳の後ろに配置されるベース部1を有する補聴器の原理を示している。上記電子モジュール6は,信号処理手段23,クロック発生器9およびデータライン16上の通信を制御するコントローラ24を備えている。上記補聴器のイヤプラグ部2は,電子モジュールまたは電子チップ7,およびマイクロフォン11を備えている。上記イヤプラグ部はレシーバ10も備えている。上記イヤプラグ部2の電子モジュール7は,上記レシーバ10を駆動するためのデジタル/アナログ変換器22,および鼓膜近くのマイクロフォン11のようなトランスデューサからの信号をデジタル化するアナログ/デジタル変換器21を備えることができる。上記デジタル/アナログ変換器はUS5,878,146から知られるようにデルタシグマ変換器の形態で実装することができる。デルタシグマ変換器はデルタシグマ変調器およびローパスフィルタを備える。上記デルタシグマ変調器は上記ベース部内に配置してもよい。上記レシーバを駆動するためにHブリッジを用いることができる。Hブリッジは国際特許公開2005/076664に記載され,図2にも示されている。上記イヤプラグ内のレシーバ10を所望の周波数スペクトル全体を取扱う一つの単一ユニットとすることができる。しかしながら,上記レシーバを,一つが高周波用,一つが低周波用である,2つの分離レシーバユニットtwoseparatereceiverunitsから構成することもできる。レシーバユニットの両方を上記イヤプラグ部2中に配置することができる。これに代えて,低周波用のレシーバユニットを上記ベース部1に配置することができ,このユニットからの音を音チューブ図示略を通して上記イヤプラグに送ることができる。音チューブにおける低周波音の損失は音チューブにおける高周波音の損失よりも小さい。このような実施形態は,十分な音圧を得るために大型のレシーバユニットを必要とするハイパワー型補聴器に好ましい。図1に示す実施例において,2本の電気ワイヤ16,17ないしラインが上記ベース部に上記イヤプラグ部を接続している。上記2本のワイヤは電源供給およびデジタル通信の両方のためのものである。シリアルデータバス上のいずれかの方向に電力が送られるときおよびデータが送られるときを制御するためにプロトコルが用いられる。様々なタイプのプロトコルを上記送信を制御するために用いることができる。上記データバス信号を一対のワイヤ上で平衡信号abalancedsignalとして送信することもできる。これはデータバス通信に影響するノイズのリスクを低減もする。平衡対ワイヤを撚ることでノイズの影響をさらに低減することができる。通常,上記電池は上記ベース部内に配置され,電子モジュールに安定電圧VDDを供給するために電圧レギュレータが用いられる。上記プロトコルの一部として上記2本のワイヤを通して送られる電圧はキャパシタを充電しなければならず,上記データバス上のデータ送信のときにそこから電力が引き出される。上記イヤプラグ部内にローカルの電圧レギュレータ20が設けられることもある。図2はデータバスの主要な3つの状態statesA,BおよびCを示している。第1の状態Aにおいて,上記ベース部1の電池8が,撚られた2本の電気ワイヤ接続として示されている上記データバス15を通して上記イヤプラグ部2に接続され,ここで供給電圧が上記キャパシタ25を充電し,かつ音出力ステージ,すなわちHブリッジ中のスイッチ40,41,42,43および上記レシーバ10に,たとえば電圧レギュレータを通して給電する。上記ベース部内および上記イヤプラグ部内のスイッチ図示略が上記回路を図2のB状態に再接続するreconnectingために用いられる。この状態の間,上記イヤプラグへの給電は断絶される。その代わりに上記ベース部内のトランスミッタ26が上記データバス15を通して上記イヤプラグ部内のデータレシーバ28に接続される。B状態の間にデータが上記トランスミッタ26から上記データレシーバ28に送られる。典型的には各B状態の期間中duringeachBstateperiod1ビットが送られる。B状態において転送される一または複数のビットは,新たなビットanewbitorbitsが次のB状態において転送されるまで,他の状態の期間におけるHブリッジ中の4つのスイッチ40,41,42,43の条件conditionsを設定する。上記データレシーバ28は,Hブリッジ中のスイッチ40,41,42,43を制御する制御ロジック図示略に接続されなければならない。上記制御ロジックは,新たなデータが受信されるまで,上記スイッチ複数への入力を保持する。複数のビットが各B状態において上記イヤプラグに転送される場合,上記制御ロジックは,これらのビットを記憶し,かつあるB状態から次の状態までの期間中の適切な時点において,正しいビットを上記スイッチ40,41,42,43の入力に提示するように設定される必要がある。図2に示す例において,bnはB状態において上記データレシーバ28に送られた1ビットのレベルである。このレベルbnは上記制御ロジックによって記憶され,B状態から次のC状態にシフトするときに上記制御ロジックは上記スイッチ40,41,42,43の入力をbn1からbnにシフトする。この入力bnが次のB状態の終わりtheendofthenextBstateまで保持され,そこでbn1にシフトされる。上記スイッチ40,41,42,43への上記入力bn1は,図2に示すものの前のB状態において上記データレシーバ28に転送されたものである。図2に示すように,Hブリッジ中の上記スイッチ40,41,42,43は,一方の斜めたとえば,40および43において開放され,かつ他方の斜めたとえば,41および42において閉鎖されるようにスイッチされる。これは上記レシーバのコイルを一方向に通る電流を通じさせる。上記スイッチ40,41,42,43が開かれる上記斜めが変更されると,上記電流の方向,したがって膜の動きthemovementofthemembraneも変わる。図2に示す最後の状態が上記B状態に続くC状態であり,上記回路を上記C状態に再接続するために,上記ベース部内および上記イヤプラグ内の両方におけるスイッチ図示略が用いられる。C状態において,上記イヤプラグ部2内のトランスミッタ29が上記データバス15を通して上記ベース部内のデータレシーバ27に一または複数のビットを送信する。上記イヤプラグ部から送信されるこれらのデータは,上記イヤプラグ部内のたとえばマイクロフォン11のようなトランスデューサから得られるデータとすることができる。上記トランスデューサからのデータは,上記イヤプラグ部内において,A/D変換器21によってデジタル化され,制御ユニット18において送信のためにパックされるpacked。立ち上がりエッジを用いてA状態を開始するために,多くの場合上記C状態に続くさらなるD状態においてロービットまたは0が上記データバス上に送られる。この立ち上がりエッジは,以下に記載するように,上記ベース部と上記イヤプラグ部の間の同期に用いられる。上記B,CおよびD状態の間,上記キャパシタ25が,上記イヤプラグ部内の上記レシーバ,Hブリッジおよび他の電力を必要とする回路の電源となり,ここでは電力は上記データバス15を通して転送されず,データのみが上記データバス15を通して転送される。上記電圧レギュレータ20図1参照は全状態においてinallstates正しい電圧が供給されることを保証する。したがって上記データバス15はA状態において比較的低いインピーダンスに直面するface。B状態では上記トランスミッタ26が低出力インピーダンスを持ち,他方上記データレシーバ28は高インピーダンスを持つ。C状態では上記トランスミッタ29が低出力インピーダンスを持ち,他方上記データレシーバ27は高入力インピーダンスを持つ。実際には上記キャパシタ25を並列の2つのキャパシタとして実装してもよい図示略。これは,2つキャパシタの一つを上記BおよびC状態においてHブリッジに電源を供給するために用いることができるようにし,かつこれらの2つのキャパシタの他方を上記B状態における上記レシーバ28またはC状態における上記トランスミッタ29のいずれかに電源を供給することができるように機能する。一実施態様において,上記レシーバ10またはスピーカは,データが上記データバス上を転送されているときになんらの電力を引き出さず,電力が転送されているときにだけ電力を引き出すように接続され,上記Hブリッジ中の上記4つのスイッチ40,41,42,43が別々に動作させられる。すなわち上記Hブリッジ中のスイッチ40,41,42,43を制御する制御ロジックは,電力が転送される状態においてのみ,すなわち実施例における状態Aのときに上述したように上記スイッチ複数への入力を保持する。他の状態においてはintheotherstatesキャパシタ25からなんらの電力を引き出さないようにするために,上記レシーバ10を短絡するshortcircuitedすることができる。上記レシーバ10の短絡は,スイッチ40,41を同時に開放し,かつスイッチ42,43を同時に閉鎖することによって達成することできる。これは逆にスイッチ40,41を閉鎖し,かつスイッチ42,43を開放することでも可能である。図3および図4は,2本のワイヤ2線式の双方向シリアルデータバスtwowirebidirectionalserialdatabus16を通した電力供給および通信をどのように取り扱うことができるかの一例を示している。図3における区画aには,上記ベース部1において生成される32MHzクロック周波数が示されている。上記イヤプラグ部2では,フェーズロックトループphaselockedloopPLL19図5参照の適用によって対応する32MHzクロック周波数が生成される。上記PLL19は上記データバス信号の適用によって上記32MHzクロック周波数を生成する。上記PLLはデータライン信号中の立ち上がりエッジの適用によって2つの32MHzクロック周波数間の同期を連続して調整する。この実施例のようにクロック発生器9が上記ベース部内に配置されている場合には,上記PLLは上記イヤプラグ部内に配置される。この同期は,上記ベース部と上記イヤプラグ部の間の通信を適切に機能するために重要である。上記32MHzクロック周波数は一例として扱われる。他のクロック周波数を用いることもできる。図3の区画aに示すように,上記32MHzクロックサイクルを,A,B,CおよびDと呼ぶ4つの別々の状態に分割することができる図3の最上部を参照。状態Aにおいて好ましくは上記ベース部から上記イヤプラグ部に電力が転送される。状態Bにおいて上記ベース部から上記イヤプラグにデータが転送される。これは,典型的には音響信号を生成するレシーバのための上記レシーバに向けた電気信号である。状態Cにおいて上記イヤプラグから上記ベース部にデータが転送される。このデータは,上記イヤプラグ内の一または複数のトランスデューサからのデジタル信号である。トランスデューサの一つを内部マイクロフォンinternalmicrophoneとすることができる。上記状態Dは常にlowまたは0であり,立ち上がりエッジで上記状態Aがスタートする。これはすべてのサイクルについて,明確に定義された時間間隔を持つ立ち上がりエッジを与える。これらの立ち上がりエッジはさらに上記ベース部と上記イヤプラグ部の間のクロック周波数の同期に用いられる。上記提示される状態の順番は異ならせることができる。B状態およびC状態を交換することによって分割される2またはそれ以上の部分に上記状態Aを分割することも可能である。上述した状態の間に他の目的を持つさらなる状態を追加することもできる。図3の区画bおよびcは上記ベース部から上記イヤプラグ部に1ビットを送信する一例を示しており,ここでは図3の区画bにおいて0が送信され,かつ図3の区画cにおいて1が送信されている。図3の区画bおよび図3の区画cの両方において上記イヤプラグ部からは0が送られる。図3の区画dおよびeは,上記イヤプラグ部から上記ベース部に1ビットを送信する一例を示しており,ここで区画dにおいて0が送られ,区画eにおいて1が送られている。図3の区画dおよびeの両方において0が上記ベース部から送られる。図3の区画fは双方向データバスにおける結果信号theresultingsignalを示すもので,破線は,信号が2つの可能ルートの一つに沿うことができることを示しており,その結果0または1のいずれかが送られる。上記データバス上のこの結果信号は,図3の区画bまたはcからの信号と,図3の区画dまたはeからの信号を加算したものである。この実施例において図3の区画fに矢印によって示される立ち上がりエッジが存在し,32MHクロック周波数では全32の立ち上がりエッジがデータバス信号中にある。これは,上記データバス上の信号はこの立ち上がりエッジの前にlowとなる必要があることを意味し,D状態に起因する図3の区画fに示すデータバス信号にもあてはまる。データバス信号レベルの変化は32MHzクロック周波数の立ち上がりエッジにおいてのみ生じる。図3の区画fに矢印で示す上述したデータライン信号中の立ち上がりエッジは上記PLLに用いられて上記ベース部と上記イヤプラグ部の間のクロック信号が同期される。図4はクロック周波数の同期に用いられる信号を示している。図4の区画aはさらにフェーズカウンタphasecounterによるフェーズのカウントを示している。フェーズカウンタは上記ベース部内および上記イヤプラグ部内の両方に存在する。上記フェーズカウンタは上記イヤプラグ部の制御手段18の一部である。上記2つのフェーズカウンタは上記データバス上の立ち上がりエッジを通して上記PLLによって同期される。上記フェーズカウンタは上記データバス信号の立ち上がりエッジにおいて1からスタートし,32MHzクロックの各立ち上がりエッジについて1ずつインクリメントされて,32に至る。32の後,上記フェーズカウンタは再び1からスタートする。フェーズカウンタは32MHクロックのたち下がりエッジを識別することによって半分だけbyhalfインクリメントすることもできる。上記フェーズカウンタは電力が転送されるべき上記状態Aと,上記ベース部または上記イヤプラグ部のいずれかがデータを送出する上記状態BおよびCを識別するために用いられる。図4における対比を容易にするために,図4の区画bは上記32MHz周波数をリピートしており,図4の区画cはデータバス信号をリピートしている。図3および図4に示すように,上記状態Aはフェーズ1~29においてアクティブであり,上記状態Bはフェーズ30においてアクティブであり,上記状態Cはフェーズ31においてアクティブであり,0が送られる状態Dはフェーズ32においてアクティブである。上記フェーズカウンタは,上記異なる状態についての上記図2に示す異なる設定間のシフトにも用いられる。異なる状態を持つ異なるフェーズは異なる時間区分タイムスロットとみなされる。上記状態Dおよび上記状態Aの間の立ち上がりエッジは,上記ベース部と上記イヤプラグ部のクロック周波数の同期を意図したものである。この立ち上がりエッジが,図3の区画fおよび図4の区画cに矢印で示されている。0が上記ベース部から出力され,続いて上記イヤプラグから1が出力されるたびに,状態BおよびCの間に別の立ち上がりエッジが生じる。この2つの立ち上がりエッジを区別するために,上記イヤプラグ部2の上記電子モジュール7の上記制御ユニット18が配置されており,この区別に用いられる信号を生成する。この信号はトリガオンTrigonと呼ばれ,図4の区画dに示されている。上記フェーズが32または1に等しくなると上記トリガオン信号は1またはhighに設定される。上記フェーズが2から31のとき上記トリガオン信号は0またはlowに設定される。トリガオンは少なくともフェーズ30および31においてlowでなければならない。図5は,図3の区画fおよび図4の区画cにおいて矢印によって示されている立ち上がりエッジの適用によって,上記ベース部およびイヤプラグ部間の上記32MHzクロック周波数を同期するために用いられる,フェーズロックトループPLL回路19の一例を示している。データライン信号がトリガオン信号とともにAND演算子30に入力する。すなわち,上記AND演算子30の出力は矢印によって示す上記データライン信号の立ち上がりエッジによってのみhighハイに移行し,上記ベース部から0が送信され,続いて上記イヤプラグから1が送信されるときの上記立ち上がりエッジではhighにならない図4の区画cおよびdを参照。これは,上記ベース部または上記イヤプラグ部から信号ビットが送信されるときトリガオン信号はlowであるのに対し,矢印によって示されるデータラインの立ち上がりエッジではトリガオン信号がhighであるためである。上記AND演算子30からの信号はフェーズ周波数検出器phasefrequencydetectorPFD31への基準入力である。上記PFD31への他の入力は分周器33を通した電圧制御発振器voltagecontrolledoscillatorVCO32からのフィードバックである。上記PFD31の2つの出力QAおよびQBは,パルス列を通して第1のスイッチ34および第2のスイッチ35を制御する。第1の定電流発生器36および第2の定電流発生器37がキャパシタ38を充電または放電し,これによって上記VCO32に対する入力電圧が決定される。上記2つの電流発生器36,37は通常は同じ電流を生成する。QA上のパルスがQAに接続された上記第1のスイッチ34を閉じると,上記第1の定電流発生器36が上記キャパシタ38を充電する。QB上のパルスがQBに接続された上記第2のスイッチ35を閉じると,上記第2の定電流発生器37が上記キャパシタ38を放電する。上記PFD31の入力複数上の2つの信号が同期またはロックされると,上記パルスQAおよびQBの長さが同じになり,かつ上記VCO32入力上の電圧が変化しなくなる。上記PFD31の入力複数上の2つの信号が同期を外れると,上記PFD31の出力QAおよびQBの一方のパルスが他方の出力のパルスよりも長くなり,これによって上記キャパシタ38は充電されるまたは放電される。これによって上記VCOの出力周波数が上記データバス信号に同期するレベルに,上記VCO32上の入力電圧が調整される。双方向データバスが開始する,たとえば補聴器の電源がオンされる,または上記データバスがリセットされると,上記コントローラ18は上記PLLのロックを待機する,すなわち2つの32MHz周波数が同期されるのを待機する。この場合上記パルスQAおよびQBの長さが同じまたはほぼ同じになる。これが発生すると,上記イヤプラグ部は上記データライン上の立ち上がりエッジを待機する。上記コントローラ18が上記データライン上の立ち上がりエッジを検出すると上記フェーズカウンタが1にセットされる。この時点から上記フェーズカウンタは図4の区画aに示しかつ上記したように継続する。このスタート時の機能を適切にするためには,図3の区画iに示す状況,すなわち上記ベース部からの0に続いて上記イヤプラグ部からの1が続く状況をスタート時において回避して,同期を阻害する可能性のある何らかの他の立ち上がりエッジanyotherrisingedgeを取得しないようにしなければならない。これは,上記データバス信号は当初は図3の区画g,hまたはjの信号のようにならなければならないことを意味する。上記データバスのリセット,およびこれに続く上述したスタート時の手順の適用は,一または複数のラインまたはワイヤにおいて接続が一時的に途切れたlostときに初期化することができる。このような一時的な接続欠損lossofconnectionは,上記イヤプラグ電子モジュール7の制御回路18によって検出することができる。これは上記PLL19図5参照内の上記キャパシタ38にかかる電圧をチェックすることで行うことができる。上記データバス信号の立ち上がりエッジがストップすると,この電圧は0に向けて降下し,上記制御回路18がこれを検出した場合に,イヤプラグ部は上記データバス上のデータ送信をストップし,同時に上述したスタート時の手順が初期化される。上記制御回路18を電源供給ワイヤ上の何らかの一時的接続欠損を検出するように設定してもよい。上記クロック周波数が適切に同期していることを確認するために特定コードaspecificcodeを用いてもよい。通信がスケジュール通りに機能していることを確認するためにこのコードないし別のコードを特定の時間間隔で送信することもできる。このコードがストップしたまたは上記時間間隔が適切に続かない場合に,リセット手順を初期化することもできる。このコードは,上記ベース部から出力されるまたは上記イヤプラグから出力される信号の一部として,一連のデータ信号における特定時にarrangedatspecifictimes送信する必要があろう。データ通信の上記実施例では,クロック周波数の1サイクルが,上記ベース部から上記イヤプラグ部に1ビットを送信するのに用いられ,かつ上記イヤプラグ部から上記ベース部に1ビットを送信するのに用いられている。データ通信は多くの様々なやり方で行うことができる。この発明の実施例に含まれる他のオプションでは,たとえば上記ベース部から2または4ビットを送信し,続いて同数の,または異なる数のビットを上記イヤプラグ部から上記ベース部に送信することができる。一度に1ビットのみを送信することで,上記供給電圧を保持するために上記イヤプラグ部において必要とされる上記キャパシタを比較的小さくすることができるという利点が生じ,追加電荷extrachargeを受けることなく上記キャパシタが上記供給電圧を保持する必要時間が比較的短くなる。2方向のそれぞれで送信されるビット数は同じである必要はない。これはデータバスのニーズおよび上記イヤプラグ部における一または複数のトランスデューサのニーズに基づくものとすることができる。また上記クロック周波数は上記キャパシタの必要サイズに影響する。32MHzクロック周波数を用いる場合は,上述した例によれば電力は29/32の時間割合においてinthefraction2932ofthetime転送され,データは1Mbit/sで上記ベース部から送信され,かつ1Mbit/sで上記イヤプラグ部から送信される。これは,上記キャパシタ15は,1マイクロ秒のうちの3/32においてin332ofamicrosecond,上記供給電圧を保持すればよいことを意味する。上記クロック周波数が4MHzであり,かつデータ転送の要求が同じであったとすれば,上記キャパシタは1マイクロ秒のうちの3/4において上記供給電圧を保持する必要があることになる。同時に電力は1/4の時間割合だけ転送されることになる。これは,上記キャパシタは大きいものにする必要があり,かつ電力転送中に上記データバスを通して送る電流を増やして必要電荷を供給する必要があることを意味する。電力供給期間中すなわち状態Aのときに電流が大きくなると,低電流の電力損失と比べて電力損失は大きくなる。電力が転送されない時間割合が増加した場合,電力供給のない時間中に電力を供給できる十分な電荷を上記キャパシタに保持させるには,上記コンデンサ15のサイズを大きくする必要がある。容量を大きくすることは,上記キャパシタの物理的な寸法も大きくなることを意味する。上記イヤプラグ内の限られたスペースのためには,小さいキャパシタ,したがって比較的高いクロック周波数が多くの場合に好ましい。しかしながら高周波数は上記制御回路のp-n接続において大きな動的効率損失ahigherdynamicefficiencylossを導くことがある。この電力損失は論理ゲートの容量性負荷thecapacitiveloadoflogicgatesを充電することで生じる。上記データバスに限ればforthedatabusalone,上記データバスは上記A状態のサイクル中では同一レベルになるので,この電力損失を生じる実際の周波数は上記クロック周波数よりも低い。したがって0および1の間のシフトの数は,多くの場合,上記制御クロック周波数,すなわちこの実施例における32MHzよりもかなり少なくなる。これによって動的効率損失も低減される。1Mbit/sは必要な品質の電気音信号を上記レシーバ10に供給するのに十分である。上記イヤプラグ部2内のマイクロフォン11について上記信号は上記A/D変換器21によってデジタル化されてこれは約2Mbit/sの信号となる。この信号は通常上記イヤプラグ内で前処理されて約600kbit/sに低減される。このレートの信号は上記実施例のデータバスを通して容易に送信することができる。上記前処理はサンプリング周波数の低減およびローパスフィルタリングによる信号のデシメーションであり,これによって高周波量子化ノイズhighfrequencyquantificationnoiseが除去される。この実施例において,上記レシーバ10またはスピーカは,データが上記データバス上で転送されるときになんらの電力も引出さず,電力が転送されるときにだけ引出すように接続されており,上記レシーバ10からの最大音響出力効果themaximumacousticoutputeffectは若干低められる。32MHzクロック周波数を用いる例では,電力は29/32の時間割合において転送され,上記レシーバ10からの最大音響出力効果における低減は3/32または約1dBとなる。上記イヤプラグ部にさらなるトランスデューサを追加する場合,上記データバスを通して上記ベース部に転送する必要のあるデータは,さらなる帯域のデータバスを必要とする。これらのトランスデューサのタイプに依存して転送するデータ量はかなり変動する。上記トランスデューサが温度計または動きを検出する加速時計であれば,転送に必要なデータ量は比較的限定され,他方上記トランスデューサが一または複数のEEG信号であればより多くのデータを転送する必要のあるものの,音信号の場合と比べると未だかなり少ない。多数のトランスデューサを上記イヤプラグ部内に設けるまたはイヤプラグ部に接続する場合には,これらからのデータを上記イヤプラグ部の上記電子モジュール7によって集積しcollect,たとえば,マイクロフォン11からのデジタル化音信号とともに上記データバスを通して送信するための適切なフォーマットにパッケージングしてもよい。"