"第1端子及び第2端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第1端子及び前記半導体素子に電気的に接続され、第1電位が供給される第1定電位配線と、前記第2端子及び前記半導体素子に電気的に接続され、前記第1電位よりも低い第2電位が供給され、前記第1定電位配線と隣り合って設けられた第2定電位配線と、を備え、前記第1定電位配線の面積と、前記第2定電位配線の面積との比率が1.5倍以内であることを特徴とする電気光学装置。第1端子、第2端子及び第3端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第1端子及び前記半導体素子に電気的に接続され、第1電位が供給される第1定電位配線と、前記第2端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第1電位よりも低い第2電位が供給され、前記第1定電位配線と隣り合って設けられた第2定電位配線と、前記第3端子及び前記走査線駆動回路の前記半導体素子に電気的に接続され、前記第2電位が供給され、前記第2定電位配線と隣り合って設けられた第3定電位配線と、を備え、前記第1定電位配線の面積と、前記第2定電位配線の面積との比率が1.5倍以内であり、且つ前記第1定電位配線の面積と、前記第3定電位配線の面積との比率が1.5倍以内であることを特徴とする電気光学装置。請求項1又は請求項2に記載の電気光学装置であって、前記第1定電位配線の面積と前記第2定電位配線の面積とが略等しいことを特徴とする電気光学装置。請求項2に記載の電気光学装置であって、前記第1定電位配線の面積と前記第3定電位配線の面積とが略等しいことを特徴とする電気光学装置。複数の電気光学装置が形成される電気光学装置用基板において、前記複数の電気光学装置のうち一の電気光学装置は、第1端子及び第2端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第1端子及び前記半導体素子に電気的に接続され、第1電位が供給される第1定電位配線と、前記第2端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第1電位よりも低い第2電位が供給され、前記第1定電位配線と隣り合って設けられた第2定電位配線と、前記一の電気光学装置と隣り合う電気光学装置に跨って配置され、前記第2端子に電気的に接続された拡張配線と、を備え、前記第1定電位配線の面積と、前記第2定電位配線及び前記拡張配線の合計の面積との比率が1.5倍以内であることを特徴とする電気光学装置用基板。請求項5に記載の電気光学装置用基板を用いて形成されることを特徴とする電気光学装置。請求項1乃至請求項4及び請求項6のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。しかしながら、液晶装置における配線の種類は様々で、上記特許文献1に示された配線間に挟まれた絶縁膜の絶縁破壊に限らず、他の種類の配線に係る不具合が生ずることがあった。例えば、一定の電位が与えられる電源配線は、電気的な損失をできるだけ少なくするために、他の配線に比べて幅広に形成されることが多い。そうすると、上記他の配線に比べて電荷の帯電量が多くなることから、液晶装置の製造過程において、電源配線に蓄えられた静電気により、電源配線に接続されたトランジスターが上記他の配線に接続されたトランジスターに比べて、静電破壊され易いという課題があった。本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。[適用例1]本適用例に係る電気光学装置は、第1端子及び第2端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第1端子及び前記半導体素子に電気的に接続され、第1電位が供給される第1定電位配線と、前記第2端子及び前記半導体素子に電気的に接続され、前記第1電位よりも低い第2電位が供給され、前記第1定電位配線と隣り合って設けられた第2定電位配線と、を備え、前記第1定電位配線の面積と、前記第2定電位配線の面積との比率が1.5倍以内であることを特徴とする。この構成によれば、隣り合う第1定電位配線と第2定電位配線とにおける、当該配線間の面積の差が小さくなり、当該配線間に生じる電位差を従来と比較して小さくすることができる。これにより、第1定電位配線と第2定電位配線との間における帯電量の違いによる電流が流れ難くなり、第1定電位配線や第2定電位配線に接続された半導体素子例えば、トランジスターの静電破壊を抑えることができる。[適用例2]上記適用例に係る電気光学装置において、第1端子、第2端子及び第3端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第1端子及び前記半導体素子に電気的に接続され、第1電位が供給される第1定電位配線と、前記第2端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第1電位よりも低い第2電位が供給され、前記第1定電位配線と隣り合って設けられた第2定電位配線と、前記第3端子及び前記走査線駆動回路の前記半導体素子に電気的に接続され、前記第2電位が供給され、前記第2定電位配線と隣り合って設けられた第3定電位配線と、を備え、前記第1定電位配線の面積と、前記第2定電位配線の面積との比率が1.5倍以内であり、且つ前記第1定電位配線の面積と、前記第3定電位配線の面積との比率が1.5倍以内であることを特徴とする。この構成によれば、隣り合う第1定電位配線と第2定電位配線と、更に、隣り合う第1定電位配線と第3定電位配線とにおける、当該配線間の面積の差が小さくなり、当該配線間に生じる電位差を従来と比較して小さくすることができる。これにより、第1定電位配線と第2定電位配線との間、第1定電位配線と第3定電位配線との間における帯電量の違いによる電流が流れ難くなり、第1定電位配線や第2定電位配線や第3定電位配線に接続された半導体素子例えば、トランジスターの静電破壊を抑えることができる。[適用例3]上記適用例に係る電気光学装置において、前記第1定電位配線の面積と前記第2定電位配線の面積とが略等しいことが好ましい。この構成によれば、隣り合う第1定電位配線と第2定電位配線との面積の比率が略等しいので、当該配線間に発生する電位差を略なくすことができる。これにより、第1定電位配線や第2定電位配線に接続された半導体素子の静電破壊を抑えることができる。[適用例4]上記適用例に係る電気光学装置において、前記第1定電位配線の面積と前記第3定電位配線の面積とが略等しいことが好ましい。この構成によれば、隣り合う第1定電位配線と第3定電位配線との面積の比率が略等しいので、当該配線間に発生する電位差を略なくすことができる。これにより、第1定電位配線や第3定電位配線に接続された半導体素子の静電破壊を抑えることができる。[適用例5]本適用例に係る電気光学装置用基板は、複数の電気光学装置が形成される電気光学装置用基板において、前記複数の電気光学装置のうち一の電気光学装置は、第1端子及び第2端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第1端子及び前記半導体素子に電気的に接続され、第1電位が供給される第1定電位配線と、前記第2端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第1電位よりも低い第2電位が供給され、前記第1定電位配線と隣り合って設けられた第2定電位配線と、前記一の電気光学装置と隣り合う電気光学装置に跨って配置され、前記第2端子に電気的に接続された拡張配線と、を備え、前記第1定電位配線の面積と、前記第2定電位配線及び前記拡張配線の合計の面積との比率が1.5倍以内であることを特徴とする。この構成によれば、一の電気光学装置と、一の電気光学装置と隣り合う電気光学装置とに跨って、第2定電位配線と電気的に接続された拡張配線が設けられているので、当該領域に設けられた拡張配線の面積分、第2定電位配線の面積を増やす方向に調整することができる。よって、第1定電位配線と第2定電位配線の間で生じる電位差を小さくする方向に調整することができる。これにより、第1定電位配線や第2定電位配線に接続された半導体素子の静電破壊を抑えることができる。さらには、スクライブブレイク後には、拡張配線が除去されるので、拡張配線を設けることで、他の配線の配置に影響を及ぼさずに、第1定電位配線と第2定電位配線との平面積の比率を調整できる。[適用例6]本適用例に係る電気光学装置は、上記に記載の電気光学装置用基板を用いて形成されることを特徴とする。この構成によれば、拡張配線の面積分、第2定電位配線の面積を増やす方向に調整することができる。よって、第1定電位配線と第2定電位配線の間で生じる電位差を小さくする方向に調整することができる。これにより、第1定電位配線や第2定電位配線に接続された半導体素子の静電破壊を抑えることができる。[適用例7]本適用例に係る電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。この構成によれば、製造過程におけるトランジスターの静電破壊を防ぐことが可能となり、歩留まりよく製造可能な電気光学装置を備えているので、高いコストパフォーマンスを有する電子機器を提供することができる。以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。<マザー基板の構成>図1は、マザー基板の構成を示す模式平面図である。図2は、図1に示すマザー基板のA部を拡大して示す拡大平面図である。以下、マザー基板の構成を、図1及び図2を参照しながら説明する。図1に示すように、電気光学装置用基板としてのマザー基板100は、例えば、液晶装置11図3参照を製造するために用いられるものであり、液晶装置11を構成する一対の基板のうち一方の基板例えば、素子基板が複数個分、マトリクス状に面付けされる。マザー基板100の大きさは、例えば、8インチである。マザー基板100の厚みは、例えば、1.2mmである。マザー基板100の材質は、例えば、石英である。なお、マザー基板100は、平面的に円形であることに限定されず、円周の一部が切り欠かれたオリフラを有する形状であってもよい。図2に示すように、各液晶装置11には、表示領域19の周辺に、周辺回路としてのデータ線駆動回路22、走査線駆動回路24、及び外部接続用端子23が形成されている。データ線駆動回路22及び走査線駆動回路24と外部接続用端子23とは、互いに信号配線29によって、電気的に接続されている。以下、マザー基板100に処理を施し、最終的に形成される液晶装置11の構造について説明する。<電気光学装置の構成>図3は、電気光学装置としての液晶装置の構造を示す模式平面図である。図4は、図3に示す液晶装置のC-C線に沿う模式断面図である。以下、液晶装置の構造を、図3及び図4を参照しながら説明する。図3及び図4に示すように、液晶装置11は、例えば、薄膜トランジスター以下、TFTThinFilmTransistor素子と称する。を画素のスイッチング素子として用いたTFTアクティブマトリクス方式の液晶装置である。液晶装置11は、一対の基板を構成する素子基板200と対向基板300とが、平面視略矩形枠状のシール材14を介して貼り合わされている。素子基板200を構成する第1基板12及び対向基板300を構成する第2基板13は、例えば、ガラスや石英などの透光性材料から構成されている。液晶装置11は、シール材14に囲まれた領域内に液晶層15が封入された構成になっている。なお、シール材14には液晶を注入するための注入口16が設けられ、注入口16は封止材17により封止されている。液晶層15としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。液晶装置11は、シール材14の内周近傍に沿って遮光性材料からなる平面視矩形枠状の額縁遮光膜18が第2基板13に形成されており、この額縁遮光膜18の内側の領域が表示領域19となっている。額縁遮光膜18は、例えば、遮光性材料であるアルミAlで形成されており、第2基板13側の表示領域19の外周を区画するように設けられている。表示領域19内には、画素領域21がマトリクス状に設けられている。画素領域21は、表示領域19の最小表示単位となる1画素を構成している。シール材14の外側の領域には、データ線駆動回路22及び外部接続用端子23が第1基板12の一辺図3における下側に沿って形成されている。また、シール材14の内側の領域には、この一辺に隣接する二辺に沿って走査線駆動回路24がそれぞれ形成されている。第1基板12の残る一辺図3における上側には、検査回路25が形成されている。第2基板13側に形成された額縁遮光膜18は、例えば、第1基板12上に形成された走査線駆動回路24及び検査回路25に対向する位置言い換えれば、平面的に重なる位置に形成されている。一方、対向基板300の各角部例えば、シール材14のコーナー部の4箇所には、素子基板200と対向基板300との間の電気的導通をとるための上下導通端子26が配設されている。また、図4に示すように、第1基板12の液晶層15側には、複数の画素電極27が形成されており、これら画素電極27を覆うように第1配向膜28が形成されている。画素電極27は、ITOIndiumTinOxide等の透明導電材料からなる導電膜である。一方、第2基板13の液晶層15側には、格子状の遮光膜BM:ブラックマトリクス図示せずが形成され、その上に平面ベタ状の共通電極31が形成されている。そして、共通電極31上には、第2配向膜32が形成されている。共通電極31は、ITO等の透明導電材料からなる導電膜である。液晶装置11は透過型であって、素子基板200及び対向基板300における光の入射側と出射側とにそれぞれ偏光板図示せず等が配置されて用いられる。なお、液晶装置11の構成は、これに限定されず、反射型や半透過型の構成であってもよい。図5は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図5を参照しながら説明する。図5に示すように、液晶装置11は、表示領域19を構成する複数の画素領域21を有している。各画素領域21には、それぞれ画素電極27が配置されている。また、画素領域21には、TFT素子33が形成されている。TFT素子33は、画素電極27へ通電制御を行うスイッチング素子である。TFT素子33のソース側には、信号線34が電気的に接続されている。各信号線34には、例えば、データ線駆動回路22図3参照から画像信号S1,S2,...,Snが供給されるようになっている。また、TFT素子33のゲート側には、走査線35が電気的に接続されている。走査線35には、例えば、走査線駆動回路24図3参照から所定のタイミングでパルス的に走査信号G1,G2,...,Gmが供給されるようになっている。また、TFT素子33のドレイン側には、画素電極27が電気的に接続されている。走査線35から供給された走査信号G1,G2,...,Gmにより、スイッチング素子であるTFT素子33が一定期間だけオン状態となることで、信号線34から供給された画像信号S1,S2,...,Snが、画素電極27を介して画素領域21に所定のタイミングで書き込まれるようになっている。画素領域21に書き込まれた所定レベルの画像信号S1,S2,...,Snは、画素電極27と共通電極31図4参照との間で形成される液晶容量で一定期間保持される。なお、保持された画像信号S1,S2,...,Snがリークするのを防止するために、画素電極27と容量線36との間に蓄積容量37が形成されている。このように、液晶層15に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層15に入射した光が変調されて、画像光が生成されるようになっている。図6は、液晶装置の構造を示す模式断面図である。以下、液晶装置の構造を、図6を参照しながら説明する。なお、図6は、各構成要素の断面的な位置関係を示すものであり、明示可能な尺度で表されている。また、図6は、液晶装置を構成する素子基板及び対向基板のうち素子基板のみを示している。図6に示すように、液晶装置11は、素子基板200と、図示しない対向基板300とを有する。素子基板200の第1基板12上には、TiチタンやCrクロム等からなる下側遮光膜41が形成されている。下側遮光膜41は、平面的に格子状にパターニングされており、各画素領域21の開口領域を規定している。第1基板12及び下側遮光膜41上には、シリコン酸化膜等からなる下地絶縁膜42が形成されている。下地絶縁膜42上には、TFT素子33及び走査線35等が形成されている。TFT素子33は、例えば、LDDLightlyDopedDrain構造を有しており、ポリシリコン等からなる半導体層43と、半導体層43上に形成されたゲート絶縁膜44と、ゲート絶縁膜44上に形成されたポリシリコン膜等からなる走査線35とを有する。上記したように、走査線35は、ゲート電極として機能する。半導体層43は、チャネル領域43aと、低濃度ソース領域43bと、低濃度ドレイン領域43cと、高濃度ソース領域43dと、高濃度ドレイン領域43eとを備えている。チャネル領域43aは、走査線35からの電界によりチャネルが形成される。ゲート絶縁膜44上には、シリコン酸化膜等からなる第1層間絶縁膜45が形成されている。TFT素子33の高濃度ソース領域43dは、第1層間絶縁膜45上に形成された中継層46と、コンタクトホール47を介して電気的に接続されている。一方、高濃度ドレイン領域43eは、中継層46と同層に形成された中継層51に、コンタクトホール52を介して電気的に接続されている。中継層46は、第2層間絶縁膜53上に形成された信号線34と、コンタクトホール54を介して電気的に接続されている。一方、中継層51は、信号線34と同層に形成された中継層55に、コンタクトホール56を介して電気的に接続されている。中継層55は、更に、コンタクトホール56を介して、後述する容量電極57と同層に設けられた中継層58と電気的に接続されている。また中継層58は、コンタクトホール59を介して、画素電極27と電気的に接続されている。即ち、TFT素子33の高濃度ドレイン領域43eと画素電極27とは、中継層51、中継層55、及び中継層58を順に介して、電気的に中継接続されている。信号線34及び中継層55の上層側には、第3層間絶縁膜61を介して蓄積容量62が形成されている。蓄積容量62を液晶容量に並列に電気的に接続することで、画素電極27の電圧を、実際に画像信号が印加されている時間よりも、例えば3桁も長い時間だけ保持することが可能となり、液晶素子の保持特性が改善されるため、高コントラスト比を有する液晶装置11を実現することができる。容量電極57は、液晶容量に電気的に並列に接続された蓄積容量62の片方の電極として機能すると共に、固定電位に保持されている。容量電極57は、例えばITO等の透明電極によって構成されている。このため、容量電極57を、開口領域を含む表示領域19に重なるように形成しても、開口領域における光透過率が低下することを抑えることができる。容量電極57上には、誘電体膜63が形成されている。誘電体膜63は、容量電極57上を覆うようにベタ状に形成されている。尚、誘電体膜63は透明な誘電性材料である窒化シリコン等で構成されるため、誘電体膜63を、開口領域を含む表示領域19に広く形成しても、開口領域における光透過率が低下することを抑えることができる。尚、誘電体膜63の膜厚が薄いほうが、蓄積容量62の容量値を高めるためにはより好ましい。また容量電極57上には、蓄積容量62を画素間で分離するための容量分離膜64が形成されている。蓄積容量62の容量値は、容量分離膜64の面積を増減させることによって、調整することができる。容量分離膜64上には、画素電極27が形成されている。画素電極27は、信号線34及び走査線35によってマトリクス状に区分けされた画素毎に、島状に形成されている。尚、ここでの図示は省略しているが、画素電極27上には、液晶層15図4参照に含まれる液晶分子の配向状態を規制するための第1配向膜28図4参照が形成されている。蓄積容量62は、各々が透明な容量電極57、誘電体膜63及び画素電極27によって構成されているため、開口領域を狭めることもなく、画素のうち開口領域が占める割合である開口率を低下させることもない。加えて、このような蓄積容量62によれば、開口領域に蓄積容量62を形成可能であるため、非開口領域にのみ蓄積容量を形成する場合に比べてその容量値を増大させることが可能である。図示しないが、対向基板300における第2基板13の液晶層15に面する側には、アルミニウム等からなるブラックマトリクスBMが形成されており、その上には、シリコン酸化膜SiO2が形成されている。更に、シリコン酸化膜上には、透明な共通電極31図4参照が全面に形成されており、ITOなどからなる共通電極31を覆って第2配向膜32図4参照が形成されている。図7は、図2におけるマザー基板の構造を具体的に示す模式平面図である。図8は、図7に示すマザー基板のB部特に、スクライブライン周辺を拡大して示す拡大平面図である。以下、マザー基板の構造、及びスクライブライン周辺の構造を、図7及び図8を参照しながら説明する。図7に示すように、マザー基板100は、上記したように、複数の液晶装置11がマトリクス状に面付けされている。外部接続用端子23とデータ線駆動回路22とは、上記した信号配線29を構成するVDD電源配線71第1電位が供給される第1定電位配線、駆動電圧15V程度、及びVSSX電源配線72第1電位よりも低い第2電位が供給される第2定電位配線、基準電位を介して電気的に接続されている。また、外部接続用端子23と走査線駆動回路24とは、上記した信号配線29を構成するVDD電源配線71及びVSSY電源配線73第2電位が供給される第3定電位配線を介して電気的に接続されている。なお、図示しないが、VDD電源配線71は、周辺回路データ線駆動回路22、走査線駆動回路24及び表示領域19を囲むように液晶装置11の周縁を引き回されて、それぞれの回路と電気的に接続されている。液晶装置11と液晶装置11との間外部接続用端子23の外側の領域には、製造過程におけるスクライブブレイク工程によって複数の液晶装置11に分断するためのスクライブライン70が設けられている。以下、図8を参照しながら、スクライブライン70周辺の構造について具体的に説明する。外部接続用端子23は、第1端子としてのVDD電源端子81と、第2端子としてのVSSX電源端子82と、第3端子としてのVSSY電源端子83とを有する。VDD電源端子81は、VDD電源配線71を介してデータ線駆動回路22及び走査線駆動回路24に含まれるトランジスターと電気的に接続されている。VSSX電源端子基準電位82は、VSSX電源配線72を介してデータ線駆動回路22のトランジスターと電気的に接続されている。VSSY電源端子基準電位83は、VSSY電源配線73を介して走査線駆動回路24のトランジスターと電気的に接続されている。そして、上記したスクライブライン70周辺には、VSSX電源配線72やVSSY電源配線73の平面的な面積以下、平面積と称する。を、VDD電源配線71の平面積に近づけるための、ダミーの拡張配線が設けられている。なお、ここでは、VDD電源配線71の平面積の方が、VSSX電源配線72やVSSY電源配線73の平面積と比較して大きいものとする。詳述すると、拡張配線は、図8に示すように、VSSX電源配線72とVSSX電源端子82を介して接続されたVSSX拡張配線72aと、VSSY電源配線73とVSSY電源端子83を介して接続されたVSSY拡張配線73aとを有する。なお、平面積を比較する配線は、液晶装置11において、互いに同じ配線層に設けられており、かつ隣り合って設けられた配線である。平面積は、この配線における一筆書きで繋がる配線の総面積である。つまり、VDD電源配線71の平面積に、VSSX電源配線72VSSX拡張配線72aを含むの平面積が近づくようにする。また、VDD電源配線71の平面積に、VSSY電源配線73VSSY拡張配線73aを含むの平面積が近づくようにする。更に詳述すると、VSSX拡張配線72aは、VDD電源配線71の平面積がVSSX電源配線72及びVSSX拡張配線72aの平面積に対し1.5倍以内の比率になるように、スクライブライン70に沿って拡張して設けられている。また、VSSY拡張配線73aも同様に、VDD電源配線71の平面積がVSSY電源配線73及びVSSY拡張配線73aの平面積に対し1.5倍以内の比率になるように、スクライブライン70に沿って拡張して設けられている。なお、VSSX電源配線72VSSX拡張配線72aを含むの平面積と、VDD電源配線71の平面積とが略等しいことが望ましい。また、VSSY電源配線73VSSY拡張配線73aを含むの平面積と、VDD電源配線71の平面積とが略等しいことが望ましい。このように、VSSX電源配線72及びVSSX拡張配線72aの合計面積を、VDD電源配線71の面積に近づけることにより、液晶装置11の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、VDD電源配線71及びVSSX電源配線72と接続されたトランジスターが静電破壊することを抑えることができる。また、VSSY電源配線73及びVSSY拡張配線73aの合計面積を、VDD電源配線71の面積に近づけることにより、液晶装置11の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、VDD電源配線71及びVSSY電源配線73と接続されたトランジスターが静電破壊することを抑えることができる。なお、比較実験の結果、1.5倍以内の比率にした場合における静電破壊の歩留まりが、2.0倍以内の比率にした場合と比較して良好であった。また、マザー基板100をスクライブブレイクした際、スクライブライン70周辺に設けられたVSSX拡張配線72a及びVSSY拡張配線73aが切断されるが、プロセス中における配線間の電位差を少なくすることが目的のため、液晶装置11としての性能が損なわれることはない。図9及び図10は、図7におけるマザー基板のB部周辺回路の電気的な構成を示す等価回路図である。以下、周辺回路の一例の構造を、図9及び図10を参照しながら説明する。図9に示すように、液晶装置11のB部周辺回路には、例えば、検査回路に用いられる静電気保護回路181及びインバーター回路182が設けられている。静電気保護回路181は、PchトランジスターPchTFTと、NchトランジスターNchTFTとを有する。Pchトランジスターのソース及びゲートは、液晶装置11を駆動するための駆動電位や基準電位などが与えられる定電位配線としてのVDD電源配線17171と接続されている。ドレインは、信号電位配線174と接続されている。Nchトランジスターのソース及びゲートは、定電位配線としてのVSS電源配線17272,73と接続されている。ドレインは、信号電位配線174と接続されている。なお、信号電位配線174は、信号端子123cに接続されている。インバーター回路182も同様に、Pchトランジスターと、Nchトランジスターとを有する。Pchトランジスターのソースは、VDD電源配線171と接続されている。ゲートは、信号電位配線174と接続されている。Nchトランジスターのソースは、VSS電源配線172と接続されている。ゲートは、信号電位配線174と接続されている。また、周辺回路におけるトランジスターを含む回路は、静電気保護回路181及びインバーター回路182であることに限定されず、例えば、図10に示すような、NAND回路95であってもよい。このように、VSS電源配線172及び拡張配線72a73aの合計面積を、VDD電源配線171の面積に近づけることにより、液晶装置11の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、VDD電源配線171及びVSS電源配線172と接続されたトランジスターが静電破壊することを抑えることができる。図11は、VDD電源配線とVSSX電源配線VSSY電源配線との面積比と、静電気破壊の有無及び不良率との関係を示す図表である。以下、面積比と、静電気破壊及び不良率との関係を、図11の図表を参照しながら説明する。11に示す図表は、VDD電源配線71の面積と、VSSX電源配線72VSSX拡張配線72aの面積を含むの面積との面積比を、液晶装置A~液晶装置Eの5パターンに設定した場合の、静電気破壊の有無と不良率とを求めたものである。なお、VDD電源配線71の面積と、VSSY電源配線73VSSY拡張配線73aの面積を含むの面積との面積比の場合でもよい。液晶装置Aは、VDD電源配線71とVSSX電源配線72VSSX拡張配線72aを含むとの面積比が1.31である。この場合、静電気破壊は無く、不良率は1以下であった。液晶装置Bは、VDD電源配線71とVSSX電源配線72との面積比が1.72である。この場合、静電気破壊はほぼ無く、不良率は2~3であった。液晶装置Cは、VDD電源配線71とVSSX電源配線72との面積比が2.62である。この場合、静電気破壊が有り、不良率は10~15であった。液晶装置Dは、VDD電源配線71とVSSX電源配線72との面積比が14.92である。この場合も、静電気破壊が有り、不良率は15であった。液晶装置Eは、VDD電源配線71とVSSX電源配線72との面積比が45.25である。この場合も、静電気破壊が有り、不良率は20~40であった。このように、VDD電源配線71の面積と、VSSX電源配線72及びVSSX拡張配線72aの合計の面積との面積比が、1.5倍以内の比率になるように、VSSX拡張配線72aを設けることにより、液晶装置11の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、VDD電源配線71及びVSSX電源配線72と接続されたトランジスターが静電破壊することを抑えることができる。<電子機器の構成>図12は、上記した液晶装置を備えた電子機器の一例として液晶プロジェクターの構成を示す模式図である。以下、液晶装置を備えた液晶プロジェクターの構成を、図12を参照しながら説明する。図12に示すように、液晶プロジェクター901は、上記した液晶装置11が採用された液晶モジュールを3つ配置し、それぞれRGB用のライトバルブ911R,911G,911Bとして用いた構造となっている。詳しくは、メタルハイドロランプ等の白色光源のランプユニット912から投射光が発せられると、3枚のミラー913及び2枚のダイクロイックミラー914によって、RGBの三原色に対応する光成分R,G,Bに分けられ、各色に対応するライトバルブ911R,911G,911Bにそれぞれ導かれる。特に光成分Bは、長い光路による光損失を防ぐために、入射レンズ915、リレーレンズ916、出射レンズ917からなるリレーレンズ系918を介して導かれる。ライトバルブ911R,911G,911Bによりそれぞれ変調された三原色に対応する光成分R,G,Bは、ダイクロイックプリズム919により再度合成された後、投射レンズ920を介して、スクリーン921にカラー画像として投射される。なお、上記したように、3つの液晶モジュールを配置した液晶プロジェクター901に限定されず、例えば、1つの液晶モジュールを配置した液晶プロジェクターに適用するようにしてもよい。このような構成の液晶プロジェクター901は、上記した液晶装置11が採用された液晶モジュールを介すことによって、かかるコストを抑え、効率よく組み立てることができる。なお、液晶装置11を備えた電子機器は、上記した液晶プロジェクター901の他、高精細EVFElectricViewFinder、携帯電話機、モバイルコンピューター、デジタルカメラ、デジタルビデオカメラ、テレビ、ディスプレイ、車載機器、オーディオ機器、照明機器などの各種電子機器に用いることができる。以上詳述したように、本実施形態の液晶装置11及び電子機器によれば、以下に示す効果が得られる。1本実施形態の液晶装置11によれば、隣り合うVDD電源配線71とVSSX電源配線72VSSX拡張配線72aを含むとにおける配線間の平面積の差が小さくなり1.5倍以内、更に、隣り合うVDD電源配線71とVSSY電源配線73VSSY拡張配線73aを含むとにおける配線間の平面積の差が小さくなるので1.5倍以内、配線間に生じる電位差を従来と比較して小さくすることができる。これにより、配線間における帯電量の違いによる電流が流れ難くなり、各電源配線71,72,73に接続されたトランジスターの静電破壊を抑えることができる。2本実施形態の液晶装置11によれば、外部接続用端子23の外側、つまり、スクライブブレイクを行う切断領域スクライブライン70にVSSX電源配線72に電気的に接続されたVSSX拡張配線72aが設けられ、更に、VSSY電源配線73に電気的に接続されたVSSY拡張配線73aが設けられているので、スクライブライン70周辺に設けられた拡張配線72a,73aの面積分、VSSX電源配線72及びVSSY電源配線73の面積を増やす方向に調整することができる。よって、VDD電源配線71とVSSX電源配線72との間で生じる電位差、及び、VDD電源配線71とVSSY電源配線73との間で生じる電位差を小さくする方向に調整することができる。これにより、VDD電源配線71、VSSX電源配線72、VSSY電源配線73に接続されたトランジスターの静電破壊を抑えることができる。3本実施形態の液晶装置11によれば、スクライブブレイク後に、スクライブライン70周辺に設けられた拡張配線72a,73aが除去されるので、拡張配線72a,73aを設けることで、他の配線の配置に影響を及ぼさずに、VSSX電源配線72及びVSSY電源配線73の面積を調整できる。4本実施形態の電子機器によれば、製造過程におけるトランジスターの静電破壊を防ぐことが可能となり、歩留まりよく製造可能な液晶装置11を備えているので、高いコストパフォーマンスを有する電子機器を提供することができる。なお、実施形態は上記に限定されず、以下のような形態で実施することもできる。変形例1上記したように、データ線駆動回路22及び走査線駆動回路24に電圧を印加するため、VSSX電源配線72とVSSY電源配線73との2つの電源配線を設けることに限定されず、例えば、VDDとVSSのどちらか一方が2つに分かれていてもよく、VDD電源配線がVDDX電源配線とVDDY電源配線との2つの電源配線に分かれていてもよい。変形例2上記したように、VDD電源配線71の平面積と、VSSX電源配線72VSSX拡張配線72aを含む又はVSSY電源配線73VSSY拡張配線73aを含むの平面積との関係は、液晶装置11の種類によって異なるので、機種に応じて、VSSX拡張配線やVSSY拡張配線の設ける範囲を変えるようにしてもよい。変形例3上記したように、静電破壊を防ぐ対象のトランジスターは、データ線駆動回路22や走査線駆動回路24に含まれるトランジスターに限定されず、例えば、データ線駆動回路22や走査線駆動回路24と接続されるトランジスターであってもよい。また、トランジスターに限定されず、ダイオードなどの半導体素子に対して適用するようにしてもよい。変形例4上記したように、VDD電源配線71の平面積がVSSX電源配線72やVSSY電源配線73の平面積と比較して大きいことに限定されず、VSSX電源配線72やVSSY電源配線73の平面積がVDD電源配線71の平面積と比較して大きくてもよい。この場合でも、平面積の小さい配線を平面積の大きい配線に近づくように拡張配線を設けることで、配線間の電位差を小さくすることができる。"