絶縁基板上の島状半導体と、上記島状半導体内に、第1伝導性型であるエミッタ、並びに第1伝導性型であるコレクタおよび/またはサブコレクタと、上記島状半導体内に、上記エミッタと、上記コレクタおよび/または上記サブコレクタとを分離する、第2伝導性型であるベースと、上記島状半導体内に、第2伝導性型であるベース接触領域と、上記島状半導体内に、上記ベースに隣接するとともに、上記ベースを上記ベース接触領域に接続する一方で、上記エミッタとは直接接触していない接続ベース領域と、を備え、上記接続ベース領域は、上記第2伝導性型であり、上記ベース接触領域のドーピング濃度未満のドーピング濃度を有することを特徴とするバイポーラ接合トランジスタ。上記ベースおよび上記接続ベース領域は、同等のドーピング濃度を有することを特徴とする請求項1に記載のバイポーラ接合トランジスタ。上記サブコレクタを含み、上記サブコレクタは、上記ベースのドーピング濃度より大きく、かつ、上記エミッタのドーピング濃度と同等のドーピング濃度を有することを特徴とする請求項1または2に記載のバイポーラ接合トランジスタ。上記コレクタおよび上記サブコレクタの両方を含み、上記接続ベース領域は、上記サブコレクタとは直接接触していないことを特徴とする請求項1~3のいずれか1項に記載のバイポーラ接合トランジスタ。上記コレクタおよび上記サブコレクタのいずれかを含み、上記接続ベース領域は、そこに含まれる上記コレクタまたは上記サブコレクタに直接接触していることを特徴とする請求項1~3のいずれか1項に記載のバイポーラ接合トランジスタ。上記島状半導体内に、第2ベース接触領域と、上記ベースに隣接した第2接続ベース領域と、を更に備え、上記第2接続ベース領域は、上記ベースを第2ベース接触領域に接続する一方で、上記エミッタとは直接接触していないことを特徴とする請求項1~5のいずれか1項に記載のバイポーラ接合トランジスタ。上記ベース接触領域および上記第2ベース接触領域は、上記ベースの両側に隣接していることを特徴とする請求項6に記載のバイポーラ接合トランジスタ。上記コレクタおよび上記サブコレクタを含み、上記コレクタは、上記ベースと上記サブコレクタとの間に位置し、上記コレクタのドーピング濃度は、上記エミッタのドーピング濃度および上記サブコレクタのドーピング濃度未満であることを特徴とする請求項1~7のいずれか1項に記載のバイポーラ接合トランジスタ。上記接続ベース領域は、上記サブコレクタとは接触していないことを特徴とする請求項8に記載のバイポーラ接合トランジスタ。上記ベースに隣接する上記コレクタまたは上記サブコレクタの幅は、上記エミッタの対応する幅より大きいことを特徴とする請求項1~9のいずれか1項に記載のバイポーラ接合トランジスタ。上記第1伝導性型はn型であり、第2伝導性型はp型であることを特徴とする請求項1~10のいずれか1項に記載のバイポーラ接合トランジスタ。上記第1伝導性型はp型であり、第2伝導性型はn型であることを特徴とする請求項1~10のいずれか1項に記載のバイポーラ接合トランジスタ。上記ベース接触領域のドーピング濃度は、上記接続ベース領域のドーピング濃度より少なくとも一桁大きく、1018~1020cm-3の範囲内であることを特徴とする請求項1~12のいずれか1項に記載のバイポーラ接合トランジスタ。上記島状半導体は、薄膜半導体を含むことを特徴とする請求項1~13のいずれか1項に記載のバイポーラ接合トランジスタ。本発明の一側面は、ラテラル型BJTの片側または両側のベース接触領域を利用することである。更には、接続ベース領域とエミッタとの間において直接接触することがない、すなわちオーバーラップすることがないように、接続ベース領域を用いて、ベース接触領域を、コレクタおよび/またはサブコレクタ側へオフセットすることである。このことは、接合が通常の操作で順方向にバイアスされる場合に、ベースとエミッタとの間における電流の流れを大きく減少させて、デバイスの電流ゲインを向上させる。典型的な実施形態に従ったラテラル型BJTは、以下を含む。絶縁基板上に位置する島状半導体材料を含む。島状半導体内の片側には、第1伝導性型のエミッタと、コレクタおよび/またはサブコレクタとを含む。島状半導体内には、第2伝導性型のベースを含む。島状半導体内には、少なくとも一つの接続ベース領域を含む。第1接続ベース領域は、ベースと、コレクタおよび/またはサブコレクタとに隣接して位置し、そして、ベースと同一の伝導性型かつドーピング濃度である。第2接続ベース領域は、第1接続ベース領域に対しデバイスの対向する側に、ベースと、コレクタおよび/またはサブコレクタとに隣接して位置し、そして、ベースと同一の伝導性型かつドーピング濃度である。各接続ベース領域に対するベース接触領域を含む。各ベース接触領域は、島状半導体内に、接続ベース領域の一つと隣接して配置され、そして、第2伝導性型であり、接続ベース領域よりも著しく大きなドーピング濃度を有する。本発明は、接続ベース領域とエミッタとの間の直接接触またはオーバーラップを除去することにより、上述のような先行技術に関連した問題を解消する。このことは、エミッタとベースと接続ベース領域との間に存在する順方向バイアスp-n接合のサイズを減少させる。特開平04-291926号に共通して、本発明は、あらゆる複雑さを追加することなく、従来のTFTプロセスフローにおいて製造できる。先行技術に対する著しい利点は、この配置が与えるベースとエミッタとの間の電流の流れを制限することである。より小さなベース電流は、より大きなDC電流ゲインおよびより効率的なデバイスをもたらし、アナログアプリケーションの性能を向上させる。本発明の第1実施形態は、ベースからエミッタへの電流の流れを最小化するように位置決めされた単一ベース接触領域を有する薄膜ラテラル型BJTを提供する。図7は、npn型BJTの場合の平面図によって、その実施形態を示したものであるが、本発明は、pnp型デバイスにも同様に適用される。BJTは、ガラスまたはプラスチック上不図示のSiO2、SiNx等の絶縁基板の上部に位置する薄膜島状半導体701殆どはSi。アモルファス、多結晶または結晶であってよい。を含む。島状半導体701は、エミッタ702、ベース704、ベース接触領域708、サブコレクタ710および接続ベース領域712を含む。エミッタ702およびサブコレクタ710の領域は、第1伝導性型例えばn型であり、高濃度にドープされている約1019~1021cm-3。そして、当該領域は、第2伝導性型例えばp型にドープされたベース704により分離されている。Siに対する典型的なn型ドーパントは、ヒ素またはリン光体である。典型的なp型ドーパントは、ホウ素またはガリウムである。エミッタ702およびサブコレクタ710のドーピング濃度は等しく、そして、約1016~1018cm-3であるベース704のドーピング濃度より大きい。接続ベース領域712は、ベース704およびサブコレクタ710に隣接して位置し、ベース704をベース接触領域708に接続する。接続ベース領域712は、第2伝導性型にドープされ、そして、ベース704と同等のドーピング濃度を有する。ベース接触領域708は、ベース704への電気的コンタクトが配置される半導体の特定の最小領域を示すものであり、そして、他の領域すなわち、エミッタ702、ベース704およびサブコレクタ710に接触しないように接続ベース領域712に隣接して位置する。ベース接触領域708は、第2伝導性型にドープされ、また、ベース704および接続ベース領域712より少なくとも一桁大きい濃度でドープされる。特に、接続ベース領域712は、エミッタ702に直接接触しないように形成される。結果的に、反対の伝導性型の領域間に形成されたp-n整合の領域のサイズは、最小化される。これは、エミッタ702とベース接触領域708との間に発生しうる電流の流れを減少させる効果がある。図5および図6で示されるような先行技術に対する本実施形態の利点は、エミッタ702とベース接触領域708と接続ベース領域712との間の電流の流れの減少により、デバイスの効率を向上させ、そして、アナログアプリケーションの性能を向上させることである。本発明の第2実施形態において、BJTは、第1実施形態において記載されたように形成されるが、図8に示されるように、第2ベース接触領域が追加される。より正確には、追加の接続ベース領域812は、ベース704の側面に、接続ベース領域712と対向する側に位置する。接続ベース領域812は、ベース704と対向していることを除き、接続ベース領域712と同様の方法で、ベース704およびサブコレクタ710の領域に接触する。つまり、接続ベース領域812は、エミッタ702に直接接触またはオーバーラップしないようにパターン化されている。第2ベース接触領域808は、第2接続ベース領域812に隣接するように位置しており、それによりベース704へ接続されている。ベース接触領域708と同様、ベース接触領域808は、他の領域、つまりエミッタ702、ベース704またはサブコレクタ710のいずれにも直接接触しないように形成される。追加の接続ベース領域812およびベース接触領域808のドーピング伝導性型および濃度は、第1実施形態に記載されたような接続ベース領域712およびベース接触領域708と同一である。本実施形態は、第1実施形態の利点を維持する。第2ベース接触領域808を介してのベース704への第2電気コンタクトの追加は、ベース直列抵抗に関連した損失を減少させ、そして、デバイス性能を更に向上させる。本発明の第3実施形態では、BJTは、第1伝導性型のコレクタ906が図9に示されるようにベース704とサブコレクタ710との間に位置することを除き、上記2つの実施形態のいずれかで記載されたように形成される。コレクタ906のドーピング濃度は、エミッタ702およびサブコレクタ710の濃度より小さく、そして、ベース704またはベース接触領域708、808の濃度より小さくても、同等であっても、または大きくてもよい。コレクタ906は、1017~1019cm-3の範囲の濃度を有する。接続ベース領域712、812は、ベース704およびコレクタ906に接触するが、サブコレクタ710にはもはや接触しない。本実施形態は、接続ベース領域712、812とエミッタ702との間の直接接触を除去することにより、上述の利点を維持する。加えて、サブコレクタ710と比較して、コレクタ906の低いドーピング濃度は、結果として、ベース704において電界強度を減少させ、望ましくないホットキャリア効果をより大きく回避させる。図10は、本発明の第4実施形態を示す。本実施形態において、BJTは、第1、第2および第3実施形態のいずれかに記載されるように形成されるが、ベース704に隣接したサブコレクタ710またはコレクタ906存在する場合の幅は、エミッタ702に対して増加する。正しく理解されるように、サブコレクタ/コレクタおよびエミッタの幅は、エミッタおよびサブコレクタ/コレクタ間の軸に垂直な方向つまり、図10のy軸に沿った方向を基準にする。本実施形態は、前述の実施形態の利点を維持するが、コレクタ906および/またはサブコレクタ710の幅の増加は、この/これらの領域に関連した直列抵抗を減少させる。増加した幅は、エミッタ702から生じる電荷キャリアの収集効率を向上させる。このことは、BJTの効率を増加させ、そして性能を向上させる。BJTは、典型的なTFT製造プロセスと互換性のある方法で製造できる。半導体の薄膜は、絶縁基板上に堆積し、そして、フォトレジストは、回転され、および、リソグラフィによりパターン化される。レジストの現像後、感光された半導体は、所望の形状の島状半導体701を残すためにエッチングにより除去され、そして、残存したレジストが除去される。その後、島状半導体701の全体は、イオン注入により、ベース704および接続ベース領域712に対して所望のレベルにドープされる。エミッタ702およびサブコレクタ710は、現像に続いてエミッタ702およびサブコレクタ710のみが感光されるように、再びレジストの回転、および、リソグラフィによるパターニングにより形成される。その後、更なるイオン注入ステップが実行され、ベース704および接続ベース領域712として用いられたものに対して、反対の伝導性型および著しく高い濃度を有するものとされる。エミッタ702およびサブコレクタ710のみがこの添加を受け取る。エミッタ702およびサブコレクタ710が異なるドーピング濃度を有する場合には、二つの分離パターニングおよび注入ステップが用いられなければならない。この場合、ベース704と同一の伝導性型のドーパントがより高い添加で用いられるが、イオン注入に続き、残存しているレジストが除去され、そして、レジストのパターニングおよび注入の処理が、ベース接触領域708に対して繰り返される。コレクタ906が利用される場合には、追加のレジストパターニングおよび注入ステップが必要となる。全ての注入ステップに続き、デバイスは、ドーパントを活性するために炉アニールされる。一般に、これは、基板が耐えることができる最大温度で実施される。また、レーザアニーリング等の技術を用いてもよい。その後、Ti、AlまたはTaN等の金属の堆積に続いて、一般に、SiO2またはSiNx等の絶縁層の堆積と、パターニングおよびエッチングによる、エミッタ702、サブコレクタ710およびベース接触領域708への開口を含む金属化処理が続く。その後、金属は、デバイス間に電気接続を形成することが要求される場合には、パターン化されてもよい。なお、本発明の様々な実施形態において、本明細書に記載されるように、接続ベース領域は、ベースに加えて、サブコレクタまたはコレクタと何らかの直接接触が生じる。しかしながら、当業者は、ベースとサブコレクタ/コレクタとの両方を接触させるために接続ベース領域の必要性がないことを正しく理解できよう。他方、接続ベース領域が、サブコレクタ/コレクタの境界に至るまでベース領域に接触することは望ましい。実際には、製造アライメント誤差により、島状半導体に対するドープ領域の小さなシフトがある。接続ベース領域が、コレクタに至るまでベース領域をカバーするのを担保するためには、マスクシフトがあるとしても、BJTが期待どおりに作動するように、コレクタの何らかのオーバーラップを含めて設計される。なお、更に本明細書に記載されるように、本発明の様々な実施形態ではサブコレクタを含み、そしていくつかの実施形態では、サブコレクタおよびコレクタの両方を含む。しかしながら、本発明が、BJTがコレクタのみを含む実施形態を含んでもよいことは正しく理解されるであろう例えば、サブコレクタ710がコレクタ906と置換されることを除いては、図7および図8の実施形態。本発明は、特定の実施形態に関して記載されているが、本明細書の記載および添付図面を読み、理解することにより、当業者が、同等の変更および修正を生じさせてもよい。特に、上述の要素構成要素、組み立て品、デバイス、配置、等によって実行される様々な機能に関して、そのような要素を記載するために使用された用語手段への言及を含むは、本発明の本明細書中での典型的な実施形態において、その機能を実施する開示された構造と構造的に同等ではないとしても、特に指摘がない限り、記載された要素の特定の機能を実施するあらゆる要素すなわち、機能的に同等であるものに対応することが意図されている。さらに、本発明の特有の特徴は、いくつかの実施形態のうちの一つのみ、または複数に関して上述されてきたが、そのような特徴は、与えられたアプリケーションあるいは特有のアプリケーションに対して望まれる、または利点があるように、他の実施形態の一つまたは複数の他の特徴と組み合わせ可能である。