Siを含む基板の一つの面の一部の上方に、SiGeを含む第1の層と、Siを含む第2の層とを前記基板側からこの順に配置する積層部を形成する工程aと、前記積層部の上方と、前記基板の前記積層部が形成された領域とは異なる領域の上方とにまたがる第3の層を形成する工程bと、前記積層部の上方に位置する前記第3の層及び前記第2の層の各一部をエッチングすることにより、前記第1の層の一部を露出させる工程cと、前記工程cにおいて露出した前記第1の層を、前記基板の前記第1の面に沿った方向にエッチングする工程dと、前記工程cにおいてエッチングされた前記第2の層を、前記基板の前記第1の面に沿った方向にエピタキシャル成長させる工程eと、前記工程eの後、又は、前記工程dと前記工程eとの間に、前記積層部が形成された領域の前記基板と、前記第2の層との間にSiO2を含む第4の層を形成する工程fと、を含む半導体基板の製造方法。請求項1において、前記工程fは、前記工程eの後に行われ、前記基板及び前記第2の層を熱処理することにより前記第4の層を形成する工程である半導体基板の製造方法。請求項1において、前記工程fは、前記工程dと前記工程eとの間に行われ、前記基板と前記第2の層との間にSiO2を含む液体又は気体を到達させて前記第4の層を形成する工程である半導体基板の製造方法。請求項1乃至請求項3の何れか一項において、前記工程aと前記工程bとの間に、前記第2の層の上方にSiNを含む第5の層を形成する工程gをさらに含む半導体基板の製造方法。請求項1乃至請求項4の何れか一項において、前記工程cは、前記第3の層及び前記第2の層に貫通孔を形成する工程である半導体基板の製造方法。請求項1乃至請求項4の何れか一項において、前記工程cは、前記基板の厚み方向からの平面視において、前記第2の層を複数の領域に分割する工程である半導体基板の製造方法。請求項1乃至請求項6の何れか一項において、前記工程cは、前記基板の厚み方向からの平面視において、前記第3の層及び前記第2の層の各一部である矩形状の領域をエッチングする工程である半導体基板の製造方法。請求項1乃至請求項7の何れか一項記載の方法によって半導体基板を製造する工程と、前記半導体基板の前記第2の層に半導体素子を形成する工程と、を含む半導体装置の製造方法。SiGe層を除去するためのエッチング液としては、例えば、SiとSiGeとの選択比を高くできるフッ硝酸が用いられる。しかしながら、SiとSiGeとの選択比を高く維持できる処理時間には限界があるため、大面積のアクティブ面積を有するSOI基板を製造することは困難である。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、大面積のアクティブ面積を有するSOI基板を製造可能な半導体基板の製造方法と、この半導体基板を用いた半導体装置の製造方法を提供することに関連している。本発明の幾つかの態様において、半導体基板の製造方法は、Siを含む基板の一つの面の一部の上方に、SiGeを含む第1の層と、Siを含む第2の層とを基板側からこの順に配置する積層部を形成する工程aと、積層部の上方と基板の積層部が形成された領域とは異なる領域の上方とにまたがる第3の層を形成する工程bと、積層部の上方に位置する第3の層及び第2の層の各一部をエッチングすることにより、第1の層の一部を露出させる工程cと、工程cにおいて露出した第1の層を、基板の第1の面に沿った方向にエッチングする工程dと、工程cにおいてエッチングされた第2の層を、基板の第1の面に沿った方向にエピタキシャル成長させる工程eと、工程eの後、又は、工程dと工程eとの間に、積層部が形成された領域の基板と、第2の層との間にSiO2を含む第4の層を形成する工程fと、を含む。この態様によれば、大面積のアクティブ面積を有するSOI基板を製造することが可能となる。上述の態様において、工程fは、工程eの後に行われ、基板及び第2の層を熱処理することにより第4の層を形成する工程であることが望ましい。これによれば、工程cにおけるエッチングの面積に関わらず、工程fにおいて第4の層を形成することができる。上述の態様において、工程fは、工程dと工程eとの間に行われ、基板と第2の層との間にSiO2を含む液体又は気体を到達させて第4の層を形成する工程であってもよい。これによれば、工程cにおけるエッチングによって形成された貫通孔又は隙間等を用いて、基板と第2の層との間にSiO2を含む液体又は気体を到達させることができる。上述の態様において、工程aと工程bとの間に、第2の層の上方にSiNを含む第5の層を形成する工程gをさらに含むことが望ましい。これによれば、工程dにおいて第2の層を保護することができる。上述の態様において、工程cは、第3の層及び第2の層に貫通孔を形成する工程であることが望ましい。これによれば、工程eにおいて第2の層に大きな格子欠陥が生じることを抑制できる。上述の態様において、工程cは、基板の厚み方向からの平面視において、第2の層を複数の領域に分割する工程であってもよい。これによれば、工程dにおいて効率良く第1の層をエッチングすることができる。上述の態様において、工程cは、基板の厚み方向からの平面視において、第3の層及び第2の層の各一部である矩形状の領域をエッチングする工程であってもよい。本発明の他の態様において、半導体装置の製造方法は、上述の方法によって半導体基板を製造する工程と、半導体基板の第2の層に半導体素子を形成する工程と、を含む。この態様によれば、大面積のアクティブ面積を有するSOI基板を用いた半導体装置を製造することが可能となる。なお、上方とは、表面を基準として、裏面に向かう方向とは反対の方向を意味する。また、積層部が形成された領域とは、積層部が存在する場所の意味であり、積層部が形成された領域とは異なる領域とは、積層部が形成された領域と重なる部分がないことを意味する。以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。<1.第1の実施形態>図1~図8は、本発明の第1の実施形態に係る半導体基板の製造方法における各工程の平面図及び断面図である。まず、図1に示すように、単結晶シリコン基板10の上面の一部である第1の領域10a上に積層部を形成する。積層部は、シリコンゲルマニウムSiGe層11第1の層とシリコン層12第2の層とを基板側からこの順に配置したものである。具体的には、基板10上にまずシリコンゲルマニウム層11を形成し、シリコンゲルマニウム層11上に、シリコンをエピタキシャル成長させてシリコン層12を形成する。次に、図2に示すように、シリコン層12の上及び基板10の上面の第2の領域10b上にまたがるように、酸化シリコン層13第3の層を成膜する。第2の領域10bは、基板10の上面の積層部が形成された第1の領域10aとは異なる領域である。次に、図3に示すように、第1の領域10a上の酸化シリコン層13及びシリコン層12の各一部をエッチングすることにより、酸化シリコン層13及びシリコン層12に複数の貫通孔13aを形成する。この貫通孔13aを形成することによって、シリコンゲルマニウム層11の一部が露出する。さらに、酸化シリコン層13、シリコン層12及びシリコンゲルマニウム層11の側面13cをパターニングすることにより、シリコンゲルマニウム層11の側面を露出させてもよい。また、基板10の厚み方向からの平面視において、貫通孔13aは矩形状でもよいし、他の形状でもよい。次に、図4に示すように、シリコンゲルマニウム層11をエッチングすることにより除去する。このエッチングは、貫通孔13aからエッチング液を導入することにより、基板10の面に沿った方向に進行させる。さらに、貫通孔13aからだけでなく、シリコンゲルマニウム層11の側面からも併せてエッチング液を導入してもよい。シリコンゲルマニウム層11を除去すると、基板10とシリコン層12との間には空隙11aが形成される。但し、シリコン層12は、酸化シリコン層13の下面に支持されている。次に、図5に示すように、シリコン層12を基板10の面に沿った方向にエピタキシャル成長させる。これにより、貫通孔13aのうち、シリコン層12に形成された部分が閉塞される。次に、図6に示すように、基板10を熱処理することにより、基板10の第1の領域10a上において、基板10とシリコン層12との対向面を酸化させる。これにより、基板10とシリコン層12との間の空隙11aが酸化シリコン層14第4の層によって埋められる。このように、1回の熱酸化工程で酸化シリコン層14を形成することができるので、均一な膜質を有し、絶縁破壊の起こりにくい酸化シリコン層14を形成できる。また、シリコン層12の貫通孔13aを閉塞した後で酸化シリコン層14を形成するので、貫通孔13aの大きさに関わらず、酸化シリコン層14を形成することができる。次に、図7に示すように、酸化シリコン層13上及び貫通孔13a内に、酸化シリコン層16をCVDChemicalVaporDeposition法によって成膜する。最後に、図8に示すように、CMPChemicalMechanicalPolishing法により、シリコン層12上の酸化シリコン層13及び酸化シリコン層16を除去する。このとき、予め図7の工程において貫通孔13a内に酸化シリコン層16が埋め込まれているので、CMP処理における平坦性を確保することができる。さらに、BHFバッファードフッ酸やDHF希フッ酸を用いたエッチングを行ってもよい。以上の工程により、酸化シリコン層14とその上の薄いシリコン層12とを有するSOI基板100が形成される。なお、シリコンゲルマニウム層11にエッチング液を到達させるために、図3に示す工程において貫通孔13aを形成する場合について説明したが、これに限らず、スリット状の隙間を形成してもよい。スリット状の隙間については、第3の実施形態において説明する。<2.第2の実施形態>図9及び図10は、本発明の第2の実施形態に係る半導体基板の製造方法における一部の工程を示す断面図である。第1の実施形態においては、図1において形成したシリコン層12の上に、図2において酸化シリコン層13を形成したが、シリコン層12と酸化シリコン層13との間に、窒化シリコン層15第5の層を形成してもよい。図9は、上述の図3Bに相当する工程を示し、図10は、上述の図4Bに相当する工程を示す。第2の実施形態において、貫通孔13aは、酸化シリコン層13と、窒化シリコン層15と、シリコン層12とに形成され、これらを貫通する。このような構成とすることにより、図10におけるシリコンゲルマニウム層11のエッチング工程において、仮に酸化シリコン層13の一部がエッチングされ、酸化シリコン層13の端面が後退してしまった場合でも、窒化シリコン層15によってシリコン層12が保護される。また、窒化シリコン層15を形成した場合には、図8において説明した平坦化工程において、窒化シリコン層15がCMP処理のストッパーとして機能する。従って、SOI基板の平坦性を向上することができる。ストッパーとなった窒化シリコン層15は、さらにウェットエッチングを行うことにより除去することができる。他の点については第1の実施形態と同様である。<3.第3の実施形態>図11~図19は、本発明の第3の実施形態に係る半導体基板の製造方法における各工程の平面図及び断面図である。第1の実施形態においては、シリコン層12の貫通孔13aを閉塞した後に、酸化シリコン層14を形成するのに対し、第3の実施形態においては、酸化シリコン層14を形成した後に、シリコン層12の隙間13bを閉塞する。まず、図11に示すように、単結晶シリコン基板10の上面の一部である第1の領域10a上に積層部を形成する。積層部は、シリコンゲルマニウムSiGe層11第1の層とシリコン層12第2の層とを基板側からこの順に配置したものである。具体的には、基板10上にまずシリコンゲルマニウム層11を形成し、シリコンゲルマニウム層11上に、シリコンをエピタキシャル成長させてシリコン層12を形成する。さらに、シリコン層12の上に窒化シリコン層15第5の層を形成する。なお、第1の実施形態と同様に、窒化シリコン層15を形成しなくてもよい。次に、図12に示すように、窒化シリコン層15の上及び基板10の上面の第2の領域10b上にまたがるように、酸化シリコン層13第3の層を成膜する。第2の領域10bは、基板10の上面の積層部が形成された第1の領域10aとは異なる領域である。次に、図13に示すように、第1の領域10a上の酸化シリコン層13と、窒化シリコン層15及びシリコン層12の各一部をエッチングすることにより、酸化シリコン層13、窒化シリコン層15及びシリコン層12に複数のスリット状の隙間13bを形成する。この隙間13bを形成することによって、酸化シリコン層13、窒化シリコン層15及びシリコン層12が基板10の厚み方向からの平面視において複数の領域に分割され、シリコンゲルマニウム層11の一部が露出する。なお、基板10の厚み方向からの平面視において、隙間13bは矩形状でもよいし、他の形状でもよい。次に、図14に示すように、シリコンゲルマニウム層11をエッチングすることにより除去する。このエッチングは、隙間13bからエッチング液を導入することにより、基板10の面に沿った方向に進行させる。シリコンゲルマニウム層11を除去すると、基板10とシリコン層12との間には空隙11aが形成される。但し、シリコン層12は、窒化シリコン層15の下面に支持されている。次に、図15に示すように、基板10上に酸化シリコンを含むSOGSpinonGlass等の液体を塗布して熱処理することにより、基板10の上面に酸化シリコン層14第4の層を形成する。この酸化シリコン層14によって、基板10とシリコン層12との間の空隙11aも埋められる。なお、酸化シリコンを含む液体を塗布する場合に限らず、CVD法によって酸化シリコン層を堆積させてもよい。このように、1回の工程で酸化シリコン層14を形成することができるので、均一な膜質を有し、絶縁破壊の起こりにくい酸化シリコン層14を形成できる。次に、図16に示すように、シリコン層12を基板10の面に沿った方向にエピタキシャル成長させる。これにより、隙間13bのうち、シリコン層12に形成された部分が閉塞される。すなわち、図13に示す工程において複数の領域に分割されたシリコン層12は、再び一体化される。次に、図17に示すように、酸化シリコン層13上及び隙間13b内に、酸化シリコン層16をCVD法によって成膜する。次に、図18に示すように、CMP法により、酸化シリコン層13及び酸化シリコン層16の一部を除去することにより平坦化する。このとき、予め図17の工程において隙間13b内に酸化シリコン層16が埋め込まれているので、CMP処理における平坦性を確保することができる。さらに、窒化シリコン層15が、CMP処理のストッパーとして機能する。従って、窒化シリコン層15と、酸化シリコン層16のうち窒化シリコン層15と同一の高さまで堆積した部分は、シリコン層12上に残る。最後に、図19に示すように、シリコン層12上の窒化シリコン層15と酸化シリコン層16を、ウェットエッチングによって除去する。以上の工程により、酸化シリコン層14とその上の薄いシリコン層12とを有するSOI基板100が形成される。なお、シリコンゲルマニウム層11にエッチング液を到達させるために、図13に示す工程においてはスリット状の隙間13bを形成する場合について説明したが、これに限らず、第1の実施形態において説明した貫通孔13aを形成してもよい。貫通孔13aを形成した場合には、シリコン層12の貫通孔13aを閉塞する工程において大きな格子欠陥が生じにくいという利点がある。<4.第4の実施形態>図20は、本発明の第4の実施形態に係る半導体装置の断面図である。第4の実施形態においては、上述の第1~第3の実施形態の何れかによって、大面積のシリコン層12が形成された複数の領域を有するSOI基板100に、複数の半導体素子50を形成している。半導体素子50は、それぞれ、1つのシリコン層12の全体をアクティブ領域としている。すなわち、半導体素子50は、シリコン層12の両端に形成された第1の導電型P型又はN型の不純物領域12aと、不純物領域12aの間に形成された第2の導電型N型又はP型の不純物領域12bと、不純物領域12b上に形成されたゲート絶縁膜51及びゲート電極52とを含んでいる。第4の実施形態によれば、大面積のシリコン層12を用いて、大電流を流すことができるトランジスター等の半導体素子を実装した半導体装置を製造することができる。