マトリクス状に配置された複数の画素電極と、前記複数の画素電極が配列した領域から引き出された第1配線と、前記複数の画素電極が配列した領域の周囲に設けられたショートリング回路と、を含むアレイ基板と、前記画素電極と対向するように配置された共通電極を含み、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、前記ショートリング回路は、前記第1配線と同層に配置された第1電極と、前記第1電極上に配置された半導体層と、絶縁層を介して一部が前記第1電極と対向するとともに前記半導体層上に配置された第2電極と、前記第2電極と同層に配置され前記半導体層上に配置された第3電極とを備え、前記第1電極は前記第2電極の下層に設けられた切欠きを有する液晶表示装置。前記切欠きは、前記第1電極の端辺が延びる方向と、前記第2電極の端辺が延びる方向とが交差する位置に設けられている請求項1記載の液晶表示装置。マトリクス状に配置された複数の画素電極と、前記複数の画素電極が配列した領域から引き出された第1配線と、前記複数の画素電極が配列した領域の周囲に設けられたショートリング回路と、を含むアレイ基板と、前記画素電極と対向するように配置された共通電極を含み、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、前記ショートリング回路は、前記第1配線と同層に配置された第1電極と、前記第1電極上に配置された半導体層と、絶縁層を介して一部が前記第1電極と対向するとともに前記半導体層上に配置された第2電極と、前記第2電極と同層に配置され前記半導体層上に配置された第3電極と、を備え、前記第1電極は前記第2電極の下層において前記第2電極の端辺よりも突出した凸部を有する液晶表示装置。前記凸部は、前記第1電極の端辺が延びる方向と、前記第2電極の端辺が延びる方向とが交差する位置に設けられている請求項3記載の液晶表示装置。前記複数の画素電極を囲むように配置された第2配線をさらに備え、前記第2電極又は前記第3電極は前記第2配線と電気的に接続されている請求項1乃至請求項4のいずれか1項記載の液晶表示装置。前記アレイ基板と前記対向基板との間において前記複数の画素電極が配列した領域を囲むように配置されたシール剤と、前記シール剤に囲まれた領域に保持された液晶層と、を更に備え、前記ショートリング回路は前記シール剤に囲まれた領域に設けられ、最上層に配置された第2絶縁層をさらに備える請求項1乃至請求項5のいずれか1項記載の液晶表示装置。本発明の実施形態は上記事情を鑑みて成されたものであって、製造歩留まりを低下させることなく信頼性の高い液晶表示装置を提供することを目的とする。実施形態によれば、マトリクス状に配置された複数の画素電極と、前記複数の画素電極が配列した領域から引き出された第1配線と、前記複数の画素電極が配列した領域の周囲に設けられたショートリング回路と、を含むアレイ基板と、前記画素電極と対向するように配置された共通電極を含み、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、前記ショートリング回路は、前記第1配線と同層に配置された第1電極と、前記第1導電層上に配置された半導体層と、絶縁層を介して一部が前記第1電極と対向するとともに前記半導体層上に配置された第2電極と、前記第2電極と同層に配置され前記半導体層上に配置された第3電極とを備え、前記第1電極は前記第2電極の下層に設けられた切欠きを有する液晶表示装置が提供される。以下、実施形態の液晶表示装置について、図面を参照して説明する。図1は、第1実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアAAを備えている。このアクティブエリアAAは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアAAにおいて、n本のゲート配線GLGL1~GLn、m本のソース配線SLSL1~SLmなどを備えている。ゲート配線GLは、例えば、第1方向Xに沿って略直線的に延出している。ゲート配線GLは、第1方向Xに交差する第2方向Yに沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線SLは、ゲート配線GLと交差している。ソース配線SLは、第2方向Yに沿って略直線的に延出している。なお、ゲート配線GL、及び、ソース配線SLは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線GLは、アクティブエリアAAの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線SLは、アクティブエリアAAの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ12と接続されている。駆動ICチップ12は、ゲートドライバGDへクロック信号や水平同期信号等の制御信号を出力し、ソースドライバSDへクロック信号や垂直同期信号等の制御信号及び映像信号を出力する。駆動ICチップ12には、接続パッドPDを介して外部から制御信号や映像信号が入力される。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEが対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を利用して液晶層LQの液晶分子をスイッチングする。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。スイッチング素子SWは、ゲート配線GL及びソース配線SLと電気的に接続されている。スイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、液晶の表示モードに応じてアルミニウム、銀、モリブデン、アルミニウム、タングステン、チタンなどの他の金属材料及びその合金によって形成されても良い。アレイ基板ARは、アクティブエリアAAの周囲の領域において、ゲートドライバGD及びソースドライバSDとアクティブエリアAAとの間の領域に、後述するショートリング回路SRが配置されている。ショートリング回路SRは、シール材10よりも内側に配置されている。また、アレイ基板ARは、アクティブエリアAAの周囲の領域において、アクティブエリアAAを囲むように配置されたコモン配線COMを備えている。コモン配線COMは接続パッドPDと電気的に接続されている。コモン配線COMには、接続パッドPDを介して外部から共通電圧が供給される。共通電極CEは、アクティブエリアAAにおいて複数の画素電極PEと対向するように配置され、図示しない導電部材を介して、アレイ基板ARのコモン配線COMと電気的に接続されている。図2は、図1に示す液晶表示装置のショートリング回路SRの一構成例を概略的に示す図である。図2には、ゲート配線GLがアクティブエリアAAからゲートドライバGDに延びる経路に設けられたショートリング回路SRを示している。ショートリング回路SRは、静電気エネルギーを抑制する第1回路SR1~第4回路SR4を有している。第1回路SR1~第4回路SR4は、ゲート電極第1電極GEと、ゲート電極GE上に配置された半導体層SCと、半導体層SC上に配置されたソース電極第2電極SE及びドレイン電極第3電極DEと、を有している。第1回路SR1のゲート電極GEは、ゲート配線GLと電気的に接続しているあるいは一体に形成されている。第1回路SR1のソース電極SEは第4回路SR4のドレイン電極DEと電気的に接続しているあるいは一体に形成されている。第1回路SR1のドレイン電極DEは、第2回路SR2のソース電極SEと電気的に接続しているあるいは一体に形成されているとともに、その一部が第2回路SRのゲート電極GEの上層に配置されている。第2回路SR2のドレイン電極DEはコモン配線COMと電気的に接続しているあるいは一体に形成されている。第2回路SR2のゲート電極GEは、第1回路SR1のドレイン電極DE第2回路SR2のソース電極SEの下層に設けられた切欠きREを有している。切欠きREは、第2回路SR2のゲート電極GEの端辺が延びる方向と、第1回路SR1のドレイン電極DEの端辺が延びる方向とが交差する位置、および、第2回路SR2のゲート電極GEの端辺と第1回路SR1のドレイン電極DEの端辺とが絶縁層L1図3に示すを介して対向する位置に設けられている。第3回路SR3のゲート電極GEは、一部がコモン配線COMの下層に配置されている。第3回路SR3のソース電極SEはコモン配線COMと電気的に接続しているあるいは一体に形成されている。第3回路SR3のドレイン電極DEは、第4回路SR4のソース電極SEと電気的に接続しているあるいは一体に形成されているとともに、その一部が第4回路SR4のゲート電極GEの上層に配置されている。第3回路SR3のゲート電極GEは、コモン配線COMの下層に設けられた切欠きREを有している。切欠きREは、コモン配線の端辺が延びる方向と、第3回路SR3のゲート電極GEの端辺が延びる方向とが交差する位置、および、コモン配線COMの端辺と第3回路SR3のゲート電極GEの端辺とが絶縁層L1を介して対向する位置に設けられている。第4回路SR4のゲート電極GEは、第3回路SR3のドレイン電極DE第4回路SR4のソース電極SEの下層に設けられた切欠きREを有している。切欠きREは、第3回路のドレイン電極DEの端辺が延びる方向と第4回路SR4の端辺が延びる方向とが交差する位置、および、第3回路SR3のドレイン電極DEの端辺と第4回路SR4のゲート電極GEの端辺とが絶縁層L1を介して対向する位置に設けられている。第4回路SR4と第1回路SR1とは、ゲート配線GLを挟んで両脇に配置され、第4回路SR4のドレイン電極DEと第1回路SR1のソース電極SEとはゲート配線GLの上層においてゲート配線GLと交差する方向に延びて配置されている。ゲート配線GLは、第4回路SR4のドレイン電極DE第1回路SR1のソース電極SEの下層に設けられた切欠きREを有している。切欠きREは、第4回路SR4のドレイン電極DEの端辺が延びる方向とゲート配線GLの端辺が延びる方向とが交差する位置に設けられている。なお、図2に示すショートリング回路SRでは、切欠きREで三角形状に電極が除去されて、電極の端辺が山形に凹んでいるが、切欠きREの形状はこれに限るものではない。図3は、図2の線III-IIIにおけるアレイ基板ARの断面の一例を示す図である。アレイ基板ARは透明絶縁性基板14を有している。線III-IIIにおいて、透明絶縁性基板14上には、ゲート配線GLが配置されている。ゲート配線GLの端部には切欠きREが設けられている。ゲート配線GL上に絶縁層L1が配置され、絶縁層L1上に第1回路SR1のソース電極SE第4回路SR4のドレイン電極DEが配置されている。第1回路SR1のソース電極SE上には絶縁層L2が配置されている。絶縁層L1、L2は、例えばチッケイ素やHRCによって形成されている。絶縁層L1は、切欠きREに沿ったゲート配線GLの端辺上において、カバレジ性が悪くなる。すなわち、絶縁層L1は、切欠きREに沿ったゲート配線GLの端辺上において薄くなる。したがって、切欠きREに沿ったゲート配線GLの端辺と第1回路SR1のソース電極SEとの間の絶縁層L1が薄くなる。ここで、ゲートドライバGD側からゲート配線GLに静電気が侵入した場合、静電気は大きなエネルギーを有するため、絶縁層L1が薄くなった切欠きRE近傍において、ゲート配線GLと第1回路SR1のソース電極SEとが導通する。第1回路SR1のゲート電極GEには静電気による電圧が印加されているためソース電極SEとドレイン電極DEは半導体層SCを介して電気的に接続する。従って、静電気は、第1回路SR1のソース電極SEからドレイン電極DEへ印加される。第1回路SR1のドレイン電極DEに印加された静電気が未だ大きなエネルギーを有している場合には、第2回路SR2のゲート電極GEに設けられた切欠きRE近傍において、第1回路SR1のドレイン電極DEと第2回路SR2のゲート電極GEとが導通し、ゲート電極GEに印加された電圧により第2回路SR2のソース電極SEとドレイン電極DEとが半導体層SCを介して電気的に接続する。第1回路SR1のドレイン電極DEと第2回路SR2のソース電極SEとは電気的に接続されているため、静電気は第2回路SR2のソース電極SEからドレイン電極DEへ印加される。第2回路SR2のドレイン電極DEはコモン配線COMと電気的に接続されているため、第2回路SR2を通過した静電気はコモン配線COMへ印加される。コモン配線COMは、他の配線と比較して配線幅が広く容量が大きいため、静電気が印加された場合であっても破壊され難いため、ショートリング回路SRに接続されている。コモン配線COM側から静電気が侵入した場合、第3回路SR3のゲート電極GEに設けられた切欠きRE近傍においてコモン配線COMと第3回路SR3のゲート電極GEとが導通し、ゲート電極GEに印加された電圧により第3回路SR3のソース電極SEとドレイン電極DEとが半導体層SCを介して電気的に接続する。コモン配線COMと第3回路SRのソース電極SEとは電気的に接続されているため、静電気は第3回路SR3のソース電極SEからドレイン電極DEへ印加される。第3回路SR3のドレイン電極DEに印加された静電気が未だ大きなエネルギーを有している場合には、第4回路SR4のゲート電極GEに設けられた切欠きRE近傍において、第3回路SR3のドレイン電極DEと第4回路SR4のゲート電極GEとが導通し、ゲート電極GEに印加された電圧により第4回路SR4のソース電極SEとドレイン電極DEとが半導体層SCを介して電気的に接続する。第3回路SR3のドレイン電極DEと第4回路SR4のソース電極SEとは電気的に接続されているため、静電気は第4回路SR4のソース電極SEからドレイン電極DEへ印加される。第4回路SR4のドレイン電極DEに印加された静電気が未だ大きなエネルギーを有している場合には、ゲート配線GLに設けられた切欠きRE近傍において、第4回路SR4のドレイン電極DEとゲート配線GLとが導通し、上述のように第1回路SR1、第2回路SR2の順に印加され、静電気の有するエネルギーが抑制される。このことにより、アクティブエリアAAに配置された導電層や樹脂層等が静電気により破壊されることを回避することができる。なお、電極に印加された静電気は電極の表面に沿って流れることが知られている。したがって、切欠きREに沿った電極の端辺が、上層に配置される電極の端辺と交差することが望ましい。上記のように、ショートリング回路SRを構成すると、画素電極PEと同層に配置される導電層を用いることなく回路を構成することができるため、液晶層LQに不純物が混入したことに起因する回路の腐食を防止することができる。すなわち、本実施形態の液晶表示装置におけるショートリング回路SRは、絶縁層L2に覆われて液晶層LQに接触することがないため、例え液晶層LQに不純物が混入した場合であっても腐食することがなくなる。したがって、本実施形態によれば、製造歩留まりを低下させることなく信頼性の高い液晶表示装置を提供することができる。また、上記ショートリング回路SRは、ゲート配線GLおよびソース配線SLが配置される層と同層に配置される導電層およびそれらの導電層間に配置される絶縁層L1、L2により形成することが可能であるため、ショートリング回路SRを形成するための特別な製造工程を設ける必要がない。次に、第2実施形態の液晶表示装置について図面を参照して詳細に説明する。なお、以下の説明において上述の第1実施形態の液晶表示装置と同様の構成については同一の符号を付して説明を省略する。図4は、第2実施形態の液晶表示装置のショートリング回路SRの一構成例を概略的に示す図である。本実施形態のショートリング回路SRは、第1回路SR1~第4回路SR4を有している。第2回路SR2のゲート電極GEは、第1回路SR1のドレイン電極DE第2回路SR2のソース電極SEの下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部PRを有している。凸部PRは、第1回路SR1のドレイン電極DEの端辺が延びる方向と、第2回路SR2のゲート電極GEの端辺が延びる方向とが交差する位置、および、第1回路SR1のドレイン電極DE第2回路SR2のソース電極SEの端辺と第2回路SR2のゲート電極GEの端辺とが絶縁層L1を介して対向する位置からゲート電極GEの外側に向かって突出している。すなわち、第1回路SR1のドレイン電極DEと第2回路SR2のゲート電極GEとは絶縁層L1を介して互いに対向した部分を有し、凸部PRはゲート電極GEのドレイン電極DEと対向した部分から、ドレイン電極DEの端辺よりも外側に突出している。第3回路SR3のゲート電極GEは、コモン配線COMの下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部PRを有している。凸部PRは、コモン配線COMの端辺が延びる方向と、第3回路SR3のゲート電極GEの端辺が延びる方向とが交差する位置、および、コモン配線COMの端辺と第3回路SR3のゲート電極GEの端辺とが絶縁層L1を介して対向する位置からゲート電極GEの外側に向かって突出している。すなわち、コモン配線COMと第3回路SR3のゲート電極GEとは絶縁層L1を介して互いに対向した部分を有し、凸部PRはゲート電極GEのコモン配線COMと対向した部分から、コモン配線COMの端辺よりも外側に突出している。第4回路SR4のゲート電極GEは、第3回路SR3のドレイン電極DE第4回路SR4のソース電極SEの下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部PRを有している。凸部PRは、第3回路SR3のドレイン電極DEの端辺が延びる方向と、第4回路SR4のゲート電極GEの端辺が延びる方向とが交差する位置、および、第3回路SR3のドレイン電極DEの端辺と第4回路SR4のゲート電極GEの端辺とが絶縁層L1を介して対向する位置から、ゲート電極GEの外側に向かって突出している。すなわち、第3回路SR3のドレイン電極DEと第4回路SR4のゲート電極GEとは絶縁層を介して互いに対向した部分を有し、凸部PRは、ゲート電極GEのドレイン電極DEと対向した部分から、ドレイン電極DEの端辺よりも外側に突出している。ゲート配線GLは、第4回路SR4のドレイン電極DE第1回路SR1のソース電極SEの下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部PRを有している。凸部PRは、第4回路SR4のドレイン電極DEの端辺が延びる方向と、ゲート配線GLの端辺が延びる方向とが交差する位置から、ゲート電極GEの外側に向かって突出している。すなわち、第4回路SR4のドレイン電極DEとゲート配線GLとは絶縁層L1を介して互いに対向した部分を有し、凸部PRは、ゲート配線GLのドレイン電極DEと対向した部分から、ドレイン電極DEの端辺よりも外側に突出している。上記のように、本実施形態の液晶表示装置では、第1実施形態の液晶表示装置のショートリング回路SRの切欠きREに代えて、凸部PRを設けている。本実施形態の液晶表示装置は、この点以外は上述の第1実施形態と同様である。切欠きREに代えて凸部PRを設けた場合も、絶縁層L1は、凸部PRに沿った電極の端辺上において、カバレジ性が悪くなる。すなわち、絶縁層L1は、凸部PRに沿った電極の端辺上において薄くなる。したがって、凸部PRに沿った電極の端辺と上層に配置されたドレイン電極DEあるいはソース電極SEとの間の絶縁層L1が薄くなる。従って、上記第1実施形態と同様に、大きなエネルギーを有する静電気がゲート配線GLあるいはコモン配線COMに印加された場合、静電気がショートリング回路SRの第1回路SR1~第4回路SR4で順次抑制される。このことにより、アクティブエリアAAに配置された導電層や樹脂層等が静電気により破壊されることを回避することができる。なお、電極に印加された静電気は電極の表面に沿って流れることが知られている。したがって、凸部PRに沿った電極の端辺が、上層に配置される電極の端辺と交差することが望ましい。すなわち、本実施形態によれば、製造歩留まりを低下させることなく信頼性の高い液晶表示装置を提供することができる。また、第1実施形態と同様に、上記ショートリング回路SRを形成するための特別な製造工程を設ける必要がない。なお、上記第1実施形態および第2実施形態では、アクティブエリアAAの外に引き出されたゲート配線GLに設けられたショートリング回路SRについて説明したが、ショートリング回路が設けられる位置はこれに限定されるものではない。ショートリング回路SRは、アクティブエリアAAから引き出された配線第1配線に設けられればよく、例えば、アクティブエリアAAの外側に引き出されたソース配線SLに設けられてもよく、その他の基板上に設けられる導電体に設けてもよい。また、上記第1実施形態および第2実施形態では、ショートリング回路SRは第1回路SR1~第4回路SR4を備えていたが、ショートリング回路SRの構成はこれに限定されるものではない。第1回路SR1~第4回路SR4のそれぞれにおいて印加された静電気エネルギーを減衰させることができるため、例えば第1回路SR1のみを有する場合であっても、第1回路SR1のドレイン電極DEをコモン配線COMと電気的に接続することにより、ゲート配線GLに印加された静電気を抑制することができる。更に、第1回路SR1と第2回路SR2とのみを有する場合でもよく、第1回路SR1と第3回路SR3とのみを有し第3回路SR3のドレイン電極DEをゲート配線GLと交差するように第1回路SR1のソース電極SEと電気的に接続してもよい。これらの場合であっても上述の第1実施形態および第2実施形態と同様の効果を得ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。