"半導体基板の表面側に開口部を有する絶縁層を形成する工程と、前記表面側においてLSIを形成する工程と、前記表面側において前記開口部上に前記LSIに接続される導電層を形成する工程と、前記半導体基板の裏面側から前記半導体基板を選択的にエッチングすることにより、前記裏面から前記半導体基板と前記絶縁層の界面までの範囲内において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において自己整合的に前記開口部のサイズに等しく、前記開口部を介して前記導電層に達するホールを形成する工程と、前記ホール内にビアを形成する工程とを具備する半導体装置の製造方法。表面及び裏面を有し、前記表面側にLSIが形成される半導体基板と、前記表面側において前記半導体基板内に形成され、開口部を有する第1の絶縁層と、前記表面側において前記開口部上に形成され、前記LSIに接続される導電層と、前記裏面側から前記開口部を介して前記導電層に接続され、前記裏面から前記半導体基板と前記第1の絶縁層の第1の界面までの範囲内において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において前記開口部のサイズに等しいビアとを具備する半導体装置。前記第1の絶縁層は、前記LSIを構成する素子を分離する素子分離絶縁層の一部である請求項2に記載の半導体装置。前記第1の絶縁層及び前記導電層は、それぞれアイランド状である請求項2に記載の半導体装置。前記表面側において、前記第1の絶縁層上に形成され、前記導電層を覆う第2の絶縁層をさらに具備し、前記導電層のサイズは、前記開口部のサイズよりも小さく、前記ビアのサイズは、前記第1及び第2の絶縁層の第2の界面から前記導電層までの範囲内において前記導電層のサイズに等しい請求項2に記載の半導体装置。実施形態は、高信頼性のBSV方式のTSVを実現する技術を提案する。実施形態に係わる半導体装置は、表面及び裏面を有し、前記表面側にLSIが形成される半導体基板と、前記表面側において前記半導体基板内に形成され、開口部を有する第1の絶縁層と、前記表面側において前記開口部上に形成され、前記LSIに接続される導電層と、前記裏面側から前記開口部を介して前記導電層に接続され、前記裏面から前記半導体基板と前記第1の絶縁層の第1の界面までの範囲内において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において前記開口部のサイズに等しいビアとを備える。実施形態の半導体装置の製造方法は、半導体基板の表面側に開口部を有する絶縁層を形成する工程と、前記表面側においてLSIを形成する工程と、前記表面側において前記開口部上に前記LSIに接続される導電層を形成する工程と、前記半導体基板の裏面側から前記半導体基板を選択的にエッチングすることにより、前記裏面から前記半導体基板と前記絶縁層の界面までの範囲内において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において自己整合的に前記開口部のサイズに等しく、前記開口部を介して前記導電層に達するホールを形成する工程と、前記ホール内にビアを形成する工程とを備える。以下、図面を参照しながら実施形態を説明する。実施形態は、BSV方式のTSVを形成する技術に関する。例えば、異方性エッチングにより、半導体基板例えば、シリコン基板の裏面側から複数のホールを形成する場合、複数のホールの底部には、エッチングストッパとしての絶縁層例えば、酸化シリコン層を設けるのが一般的である。しかし、裏面研磨後の半導体基板の厚さは、例えば、40~50μmである反面、エッチングストッパとしての絶縁層の厚さは、03μm程度である。このため、半導体基板に発生する厚さのばらつきを考慮して半導体基板のエッチング時間を増やすと、絶縁層がオーバーエッチングされ、エッチングストッパとしての機能を十分に果たせなくなる場合がある。また、半導体基板と絶縁層とのエッチング選択比が十分に大きいエッチング条件を採用すると、今度は、底部が絶縁層に達したホールでは、エッチャントが異方性を失うことにより横方向のエッチングサイドエッチングが発生する。そこで、実施形態の製造方法では、これらを防止するため、まず、半導体基板の表面側に、予め、ホールを形成するときのエッチングストッパとして機能する、開口部を有する絶縁層を形成しておく。また、ビアの接続対象となる導電層は、この絶縁層の開口部上に配置する。この状態において、半導体基板を選択的にエッチングし、半導体基板の裏面側から絶縁層の開口部を介して導電層に達するホールを形成すると、底部が絶縁層に達したホールでは、さらに、絶縁層の開口部に半導体基板が存在するため、その開口部内の半導体基板をオーバーエッチングすることになる。即ち、ホールを形成するに当たって、サイドエッチングが発生することはない。また、底部が導電層に達したホールにおいても、その周囲は、絶縁層により取り囲まれているため、サイドエッチングが発生することはない。以上の技術を採用すれば、ビアを良好なカバレッジでホール内に埋め込むことができるため、高信頼性のBSV方式のTSVを実現することができる。尚、上述の製造方法を実施するに当たり、ホールのサイズは、半導体基板の裏面から、半導体基板と絶縁層の界面までの範囲内において開口部のサイズよりも大きくする。これにより、ホールのサイズは、開口部内において自己整合的に開口部のサイズに等しくなり、かつ、半導体基板と絶縁層の界面において不連続に変化する。ここで、ホールのサイズとは、半導体基板の裏面側から見たときのサイズを意味し、部分的に形成されるノッチやミクロな凹凸などは含まないものとする。また、不連続に変化するとは、ホールのサイズが直線的に変化するのではなく、階段状に急激に変化することを意味する。このように、ホールを自己整合的に導電層上に形成できるため、両者の合わせ精度の向上により、さらなる高信頼性を実現できる。[半導体装置]図1は、実施形態に係わる半導体装置を示している。半導体基板11は、例えば、シリコン基板である。半導体基板11の厚さは、例えば、40~50μmの範囲内にある。半導体基板11の表面側において、LSIエリア内に半導体集積回路が形成される。また、半導体基板11の表面側において、BSVエリア内に、ホールを形成するときのエッチングストッパとして機能する絶縁層12が形成される。絶縁層12は、例えば、酸化シリコン層であり、その厚さは、03μm程度である。絶縁層12は、例えば、LSIエリア内の半導体集積回路を構成する素子を分離する素子分離絶縁層例えば、STIinsulatorShallowTrenchIsolationinsulatorの一部を採用することができる。絶縁層12は、開口部を有する。また、ビア裏面バンプ17の接続対象となる導電層13は、絶縁層12の開口部上に配置され、かつ、LSIエリア内の半導体集積回路に接続される。導電層13は、例えば、LSIエリア内のMOSトランジスタのゲート電極と同時に形成される。導電層13は、絶縁層層間絶縁層14により覆われる。導電層13は、例えば、導電性ポリシリコン層、金属シリサイド層又はそれらの積層構造を有する。絶縁層14は、例えば、酸化シリコン層である。ビア17は、半導体基板11の裏面側から、絶縁層12の開口部を介して、導電層13に接続される。半導体基板11とビア17との間には、両者を絶縁するための絶縁層15が形成される。絶縁層15は、例えば、酸化シリコン層である。ビア17のサイズは、半導体基板11の裏面から、半導体基板11と絶縁層12の界面までの範囲内において開口部のサイズよりも大きく、かつ、開口部内において開口部のサイズに等しい。また、ビア17のサイズは、半導体基板11と絶縁層12の界面において不連続に変化する。ここで、ビア17のサイズとは、半導体基板11の裏面側からビア17を見たときのサイズを意味する。例えば、ビア17が円形のときは、ビア17のサイズは、直径であり、ビア17が正方形のときは、ビア17のサイズは、一辺のサイズである。また、ビア17のサイズには、従来の課題として掲げたサイドエッチングによる意図しないノッチを含まないものとする。同様に、開口部のサイズとは、半導体基板11の裏面側から絶縁層12の開口部を見たときのサイズを意味する。例えば、開口部が円形のときは、開口部のサイズは、直径であり、開口部が正方形のときは、開口部のサイズは、一辺のサイズである。半導体基板11の裏面側には、パッシベーション層絶縁層16が形成される。また、半導体基板11の表面側には、配線層18及びパッシベーション層19が形成される。半導体基板11の表面側には、導電層13に接続される表面バンプ20が形成される。表面バンプ20は、導電層13の直上に配置されるのが望ましい。次に、図1の半導体装置のビア17の構造例について説明する。尚、以下の説明において、図1と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。図2及び図3は、TSV構造の第1の例を示している。図3は、図2のIII-III線に沿う断面図である。半導体基板11の表面側には、開口部を有する絶縁層12と、絶縁層12の開口部上の導電層13とが形成される。導電層13は、絶縁層14により覆われる。絶縁層12の開口部のサイズは、W1である。また、絶縁層12は、アイランド状であり、絶縁層12のサイズは、W2である。本例では、絶縁層12及びその開口部ともに、円形であり、絶縁層12としては、リング状となっている。即ち、W1は、リングの内径、W2は、リングの外径となっている。導電層13のサイズは、W3である。本例では、導電層13は、円形であり、W1<W3<W2の関係を有する。ビア17のサイズは、半導体基板11の裏面から、半導体基板11と絶縁層12との界面までの範囲内において、W4である。本例では、ビア17は、円形であり、W1<W4<W2の関係を有する。また、ビア17のサイズは、開口部内において開口部のサイズW1に等しく、かつ、半導体基板11と絶縁層12の界面において不連続に変化する。この構造においては、ビア17の底部は、絶縁層12に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。図4及び図5は、TSV構造の第2の例を示している。図5は、図4のV-V線に沿う断面図である。本例は、第1の例の変形例である。本例が第1の例と異なる点は、導電層13のサイズW3のみである。その他の点は、第1の例と同じであるため、その説明を省略する。本例では、導電層13のサイズW3は、絶縁層12の開口部のサイズW1よりも小さい。この構造においても、ビア17の底部は、絶縁層12,14に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。図6及び図7は、TSV構造の第3の例を示している。図7は、図6のVII-VII線に沿う断面図である。本例は、第2の例の変形例である。本例が第2の例と異なる点は、導電層13が複数の層を備える点のみである。その他の点は、第2の例と同じであるため、その説明を省略する。本例では、導電層13は、第1の層例えば、導電性ポリシリコン層13aと、第2の層例えば、金属シリサイド層13bとを備える。この構造においても、ビア17の底部は、絶縁層12,14に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。図8及び図9は、TSV構造の第4の例を示している。図9は、図8のIX-IX線に沿う断面図である。本例は、第3の例の変形例である。本例が第3の例と異なる点は、導電層13が第2の層13bのみを備える点図7の第1の層13aが除去されている点である。その他の点は、第3の例と同じであるため、その説明を省略する。本例では、導電層13は、ホールを形成する前においては、第1及び第2の層を備える。しかし、ホールを形成するときに、導電層13を構成する第1の層を除去する。結果として、導電層13は、第2の層例えば、金属シリサイド層13bのみを備える。この場合、ビア17のサイズは、絶縁層12,14の界面から導電層13bまでの範囲内において導電層13bのサイズW3に等しく、かつ、絶縁層12,14の界面において不連続に変化する。この構造においても、ビア17の底部は、絶縁層12,14に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。図10及び図11は、TSV構造の第5の例を示している。図11は、図10のXI-XI線に沿う断面図である。半導体基板11の表面側には、開口部を有する絶縁層12と、絶縁層12の開口部上の導電層13とが形成される。導電層13は、絶縁層14により覆われる。絶縁層12の開口部は、円形のホールであり、そのサイズは、W1である。導電層13は、絶縁層12上の導電線であり、そのサイズ配線幅は、W3である。導電層13のサイズW3は、開口部のサイズW1よりも大きい。ビア17のサイズは、半導体基板11の裏面から、半導体基板11と絶縁層12との界面までの範囲内において、W4である。本例では、ビア17は、円形であり、W1<W4の関係を有する。また、ビア17のサイズは、開口部内において開口部のサイズW1に等しく、かつ、半導体基板11と絶縁層12の界面において不連続に変化する。この構造においては、ビア17の底部は、絶縁層12に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。図12及び図13は、TSV構造の第6の例を示している。図13は、図12のXIII-XIII線に沿う断面図である。本例は、第5の例の変形例である。本例が第5の例と異なる点は、導電線としての導電層13のサイズW3のみである。その他の点は、第5の例と同じであるため、その説明を省略する。本例では、導電線としての導電層13のサイズ配線幅W3は、絶縁層12の開口部のサイズW1よりも小さい。この構造においても、ビア17の底部は、絶縁層12,14に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。図14及び図15は、TSV構造の第7の例を示している。図15は、図14のXV-XV線に沿う断面図である。本例は、第6の例の変形例である。本例が第6の例と異なる点は、導電線としての導電層13が複数の層を備える点のみである。その他の点は、第6の例と同じであるため、その説明を省略する。本例では、導電線としての導電層13は、第1の層例えば、導電性ポリシリコン層13aと、第2の層例えば、金属シリサイド層13bとを備える。この構造においても、ビア17の底部は、絶縁層12,14に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。図16及び図17は、TSV構造の第8の例を示している。図17は、図16のXVII-XVII線に沿う断面図である。本例は、第7の例の変形例である。本例が第7の例と異なる点は、導電線としての導電層13が、開口部上において第2の層13bのみを備える点開口部上において図15の第1の層13aが部分的に除去されている点である。その他の点は、第7の例と同じであるため、その説明を省略する。本例では、導電線としての導電層13は、ホールを形成する前においては、第1及び第2の層を備える。しかし、ホールを形成するときに、導電層13を構成する第1の層の一部を除去する。結果として、導電線としての導電層13は、開口部上において第2の層例えば、金属シリサイド層13bのみを備える。この場合、ビア17のサイズは、絶縁層12,14の界面から導電層13bまでの範囲内において導電層13bのサイズW3に等しく、かつ、絶縁層12,14の界面において不連続に変化する。この構造においても、ビア17の底部は、絶縁層12,14に取り囲まれるため、ホールを形成するときにサイドエッチングが発生することはない。[製造方法]次に、半導体装置の製造方法について説明する。以下の説明では、図8及び図9に示すTSV構造の第4の例に係わる半導体装置の製造方法を例にする。その他の構造については、以下の例を適宜変更することにより容易に製造可能である。まず、図18に示すように、半導体基板11の表面上に絶縁層例えば、窒化シリコン層21を形成する。また、PEPにより、絶縁層21上にフォトレジスト層22を形成する。このフォトレジスト層22をマスクにして、異方性エッチング例えば、RIEにより、絶縁層21及び半導体基板11をエッチングすると、図19に示すように、半導体基板11内にはトレンチが形成される。ここで、半導体基板11の表面からトレンチの底部までの深さは、例えば、03μm程度に設定される。この後、フォトレジスト層22は除去される。次に、図20に示すように、絶縁層例えば、酸化シリコン層12をトレンチ内に満たす。トレンチ外の絶縁層12については、例えば、CMPにより、除去する。CMPでは、絶縁層21をストッパとして、絶縁層12の研磨及び平坦化を実行する。続けて、図21に示すように、例えば、ウェットエッチングによりトレンチ内の絶縁層12をエッチングし、絶縁層12の表面の位置を半導体基板11の表面の位置と同じ程度に調整する。この後、絶縁層21を除去すると、図22に示すように、開口部のサイズがW1であるリング状の絶縁層BSV形成時のエッチングストッパ12が形成される。尚、絶縁層12は、半導体集積回路を構成する素子を分離する素子分離絶縁層と同時に形成するのが望ましい。次に、図23に示すように、半導体基板11の表面側において、絶縁層12の開口部上に、アイランド状の導電層13を形成する。導電層13は、第1の層例えば、導電性ポリシリコン層13a及び第2の層例えば、NiSi層13bを備える。この後、一般的なバックエンドプロセスにより、半導体基板11の表面側に、配線層及びパッシベーション層を形成し、さらに、表面バンプを形成する図1参照。また、半導体基板11の裏面を研磨し、半導体基板11の厚さを40~50μmの範囲内に設定する。次に、図24aに示すように、半導体基板11の裏面上にパッシベーション層16を形成する。また、PEPにより、パッシベーション層16上にフォトレジスト層23を形成する。このフォトレジスト層23をマスクにして、異方性エッチング例えば、RIEでパッシベーション層16及び半導体基板11を選択的にエッチングすることにより、半導体基板11内にホールが形成される。このエッチングは、半導体基板11と絶縁層12のエッチング選択比が十分に大きくなる条件により実行される。例えば、HBr、SF6、SiF4、O2などを含むエッチングガスを用いれば、半導体基板11としてのシリコンのみをエッチングし、絶縁層12としての酸化シリコンをほとんどエッチングしない十分に大きなエッチング選択比を得ることができる。また、ホールのサイズは、半導体基板11の裏面から、半導体基板11と絶縁層12の界面までの範囲内において、絶縁層12の開口部のサイズW1よりも大きい値W4にする。但し、ホールと絶縁層12との合わせずれにより、ホールが絶縁層12から外れることを防止するため、ホールと絶縁層12とのサイズ差Δ=W2-W4/2は、1μm以上とするのが望ましい。これにより、ホールの底部が絶縁層12に到達しても、絶縁層12の開口部内に半導体基板11が存在するため、その半導体基板11がオーバーエッチングされることにより、サイドエッチングが発生することはない。また、ホールの底部が導電層13に到達した場合においても、その周囲は、絶縁層12,14により取り囲まれているため、サイドエッチングが発生することはない。さらに、絶縁層12の開口部内において、ホールのサイズは、開口部のサイズW1に等しくなる。即ち、ホールと導電層13との位置合わせは、自己整合的に行われるため、半導体装置の信頼性を向上できる。尚、ホールを形成するときのエッチング条件は、エッチング中に一定であってもよいし、エッチングの途中で変化させてもよい。例えば、第1のエッチング条件半導体基板11のエッチングレートEr1で、絶縁層12が露出するまで、半導体基板11のエッチングを高速に行い、絶縁層12が露出した後は、第2のエッチング条件半導体基板11のエッチングレートEr2<Er1で、開口部内の半導体基板11をエッチングしてもよい。次に、図25aに示すように、導電層13の一部を選択的に除去する。本例では、導電層13のうち第1の層13aを除去する。これは、例えば、導電層13を、半導体集積回路を構成するMOSトランジスタのゲート電極と同時に形成するとき、導電層13は、導電性ポリシリコン層と金属シリサイド層の積層構造になる場合があるからである。この場合、第1の層13aとしての導電性ポリシリコン層を除去すれば、ビアを低抵抗な金属シリサイド層に直接コンタクトさせることができるため、配線抵抗の低抵抗化による高性能化に非常に有効となる。その結果、ホールのサイズは、絶縁層12,14の界面から導電層13bまでの範囲内において導電層13bのサイズW3に等しく、かつ、絶縁層12,14の界面において不連続に変化することになる。尚、第1の層13aのエッチングは、第1の層13aと第2の層13bのエッチング選択比が十分に大きくなる条件により実行される。例えば、HBr、SF6、SiF4、O2などを含むエッチングガスを用いれば、第1の層13aとしての導電性ポリシリコンのみをエッチングし、第2の層13bとしての金属シリサイド層をほとんどエッチングしない十分に大きなエッチング選択比を得ることができる。また、第1の層13aのエッチングは、図24aに示す半導体基板11のエッチングに連続して行うことができる。これに対し、図24bに示すように、ホールを形成するときのエッチングストッパとして、開口部を有しない絶縁層12を使用する比較例の場合、例えば、HBr、SF6、SiF4、O2などを含むエッチングガスを用いて半導体基板11としてのシリコンを選択的にエッチングする。この時、底部が絶縁層12に達したホールでは、その直下にエッチング対象である半導体基板11が存在しなくなるため、エッチャントが異方性を失って、サイドエッチングが発生する。この後、図25bに示すように、例えば、CHF3などを含むエッチングガスを用いて絶縁層12としての酸化シリコンを選択的にエッチングする。さらに、この後、例えば、HBr、SF6、SiF4、O2などを含むエッチングガスを用いて第1の層13aとしての導電性ポリシリコン層を選択的にエッチングする。その結果、ホールの途中に意図しないノッチ24が形成される。このサイドエッチングによる意図しないノッチ24は、第一に、ホールの内面に絶縁層を形成するときのカバレージを悪くする。これは、ホール内に金属を埋め込んだときに、金属と半導体基板11との短絡という事態を招く。また、このノッチ24は、ホール内に金属を埋め込むときのカバレージも悪くする。これは、ビアの抵抗値を増大させ、最悪の場合には、ビアの断線を招くため、素子の信頼性を劣化させる。また、比較例では、ホールの底部が絶縁層12に達した後に、エッチング条件を変化させ、絶縁層12をエッチングしなければならないため、プロセス条件が複雑になる。さらに、絶縁層12は、予め形成された開口部を有しないため、実施例のプロセスのように、ホールと導電層13との位置合わせを自己整合的に行うことができない。即ち、ホールの形成時に、ホールと導電層13との位置合わせを行わなければならず、かつ、製品ウェハーごとに、この精度にはばらつきが発生するため、これが製品特性のばらつきの一因となる。最後に、図26に示すように、ホールの内面上に絶縁層例えば、酸化シリコン層15を形成する。例えば、絶縁層15として酸化シリコン層を用いるときは、熱酸化により、ホールの内面のうち、半導体基板11が剥き出しになった部分に、酸化シリコン層を選択的に形成することができる。また、ホール内に金属を埋め込み、ビア裏面バンプ17を形成する。例えば、ビア17がバリアメタルと金属との積層であるときは、PVDにより、ホールの内面上にバリアメタルを形成した後、ホールを完全に埋め込む金属を形成する。ここで、金属が満たされるホールのサイズは、半導体基板11の裏面側から、W4、W1、W3という具合に段階的に順次小さくなる。即ち、金属をカバレージ良く埋め込むことができるため、ビア17の信頼性を向上できる。[むすび]実施形態によれば、高信頼性のBSV方式のTSVを実現できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"