第1の層5と、異なる電気的特性及び露出された表面13を有する第2の層7との間に界面領域9を備える半導体デバイス用の基板であり、少なくとも前記第2の層7が欠陥及び/又は転位11a、11b、11cを含む、半導体デバイス用の基板を製造するための方法であって、a前記欠陥及び/又は転位11a、11b、11cの1つ以上の位置で材料を除去し、それによって、前記界面領域9と交わる穴を形成するステップと、b前記穴を不動態化するステップと、を含む、方法。前記不動態化するステップは、前記穴を誘電材料15で少なくとも部分的に充填するステップを含む、請求項1に記載の方法。前記第1の層5は、第1の不純物を含む半導体材料を備え、前記第2の層7は、前記第1の不純物とは異なる第2の不純物を含む半導体材料を備える、請求項1又は2に記載の方法。前記ステップaは、前記露出された表面13を前記欠陥及び/又は転位11a、11b、11cの1つ以上の位置で優先的にエッチングするステップを含む、請求項1~3のいずれか一項に記載の方法。前記誘電材料15は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか1つから選択される、請求項1~4のいずれか一項に記載の方法。前記誘電材料15は、ステップaにおいて前記材料が除去された前記領域を完全に充填する、請求項1~5のいずれか一項に記載の方法。ステップbの後に前記半導体デバイスの前記表面を研磨するステップを更に含み、前記半導体デバイス用の前記基板の前記表面は、前記第2の層7の前記表面が取り戻されるまで研磨される、請求項1~6のいずれか一項に記載の方法。前記半導体デバイスは、トランジスタ、ダイオード、又は太陽電池などの光起電力デバイスを備える、請求項1~7のいずれか一項に記載の方法。第1の半導体層5と、異なる電気的特性を有する第2の半導体層7との間に界面領域9を備える半導体デバイス用の基板であって、穴が、前記界面領域9を横断するように、前記第2の層7を通ると共に、前記第1の層5の中に少なくとも部分的に延び、前記穴が、誘電材料15で少なくとも部分的に充填される、半導体デバイス用の基板。前記第1の層5は、第1の不純物を含む半導体材料を備え、前記第2の層7は、前記第1の不純物とは異なる第2の不純物を含む半導体材料を備える、請求項9に記載の半導体デバイス用の基板。前記半導体材料はIII/N材料であり、前記第1の不純物はシリコンであり、前記第2の不純物はマグネシウムである、請求項10に記載の半導体デバイス用の基板。前記誘電材料15は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか1つから選択される、請求項9~11のいずれか一項に記載の半導体デバイス用の基板。前記誘電材料15は、前記1つ以上の領域を完全に充填する、請求項9~12のいずれか一項に記載の半導体デバイス用の基板。前記誘電材料で充填された前記穴は、前記第1の層における転位及び/又は欠陥の頂部上に配置される、請求項9~12のいずれか一項に記載の半導体デバイス用の基板。請求項9~14のいずれか一項に記載の前記基板を含む、トランジスタなどのパワー半導体デバイス、ダイオード、又は太陽電池などの光起電力デバイス。図1a~図1dは、本発明に係る半導体デバイス用の基板を製造するための方法を例示する。図1aは、本発明のある実施形態に係る半導体デバイス構造1のpn接合領域の断面図を例示する。半導体デバイス構造1は、基板3と、基板3の上に設けられた第1の半導体層5と、第1の半導体層5の上に設けられた第2の半導体層7と、第1の半導体層5と第2の半導体層7との間の界面領域9と、を備える。ある変形では、半導体デバイス構造1は、基板3の上に2以上の半導体層を備えることができる。基板3は、第1の層及び第2の層の成長のための出発材料として働き、例えば、SiC若しくはサファイア基板等である。第1の半導体層5及び第2の半導体層7は、半導体材料、好適にはGaNで作られているが、また、シリコン、ストレインドシリコン、ゲルマニウム、SiGe又は例えばIII‐V材料、III/N材料、GaN、InGaN、AlGaN等のような二元又は三元合金でも作られ得る。第1の半導体層5及び第2の半導体層7は、エピタキシャル成長工程によって、基板3の上に設けられ得、或いは、そうではない場合には、例えば、層転写等によって、基板3の上に設けられ得る。ある変形によれば、基板3はまた、転写されたGaN層を備えるサファイア基板に対応するGaNOS基板のような、転写された層を備える基板とすることもできる。転写された層は、所望の特性、例えば、電気若しくは熱伝導率などに応じて、金属層又は隔離層を備えることができる。基板3はまた、テンプレート基板、例えば、サファイア基板の上に薄いGaN層が成長されたサファイア基板とすることもできる。この実施形態では、第1の半導体層5はn型不純物でドープされ、第2の半導体層7はp型不純物でドープされる。ある変形では、第1の半導体層5はp型不純物でドープされ得、第2の半導体層7はn型不純物でドープされ得る。n型の第1の半導体層5とp型の第2の半導体層7との間の界面領域9は、金属接合を形成する。ある変形では、p‐n接合ダイオードにおいて、第1の半導体層5はシリコンでドープされ、第2の半導体層7はマグネシウムでドープされる。第2の半導体層7は、複数の欠陥及び/又は転位11a~11dを含む。第2の半導体層7における欠陥及び/又は転位11a~11dは、第1の半導体層5の材料に対する結晶及び/又は物理特性不整合に起因し得る。本発明のある実施形態では、複数の欠陥及び/又は転位11b~11cは、例えば、基板3の材料と第1の半導体層5の材料との間の結晶及び/又は物理特性不整合に起因して、基板3と第1の半導体層5との間の付近における領域3aで発生し、欠陥11aは、ループ転位に起因し得る。欠陥及び/又は転位11a~11dは、第2の半導体層7の表面まで第1の半導体層5の厚さ方向に沿って続く並びに/或いは広がる。欠陥及び/又は転位11a~11dは、界面領域9の上に、また、典型的には、第2の半導体層7の露出された表面13まで延びる。露出された表面13は、典型的には、GaNなどのIII‐N材料の場合には1×107cm-2までの表面欠陥及び/又は転位密度を有する。Si若しくはGe材料の場合又はSi1-yGey合金、ここで、y>02の場合、欠陥密度は、1×106cm-2よりも少ない。しかしながら、これらの値は、以下に説明されることになるように、層7の厚さに強く依存する。本発明は、実際には層の厚さと相関関係にある一定の転位密度よりも少ないことが興味対象である。実際、層の厚さに応じて、エッチングすることによって形成される穴のサイズは、多かれ少なかれ重要であり、穴の全体は半導体の総表面をカバーすることができ、その結果、半導体材料を再度見付けるために一定の高さまで材料を研磨する必要があることになる。典型的には、層が500nmの厚さを有するGaNであるとき、エッチング後の穴は、約1μmの直径を有する。この場合において、GaN層への不必要な研磨を防止するようGaN材料を表面13で有するように、材料は、1e7/cm2より少ない転位密度を呈するべきである。層が100nmの厚さを有する場合、穴は、200nmの寸法を有することになり、転位密度は、1e8/cm2までになり得る。欠陥密度は、典型的には、原子間力顕微鏡法、光学顕微鏡法、走査電子顕微鏡法及び透過電子顕微鏡法を含む当技術分野において既知の方法によって測定される。本実施形態によれば、欠陥密度を測定するための好適な方法は、透過電子顕微鏡法TEMによるものである。そのような欠陥及び/又は転位11a~11dは、例えば、降伏電圧に関して半導体デバイス構造1の性能を妨害し、露出された表面13の品質に更に悪影響を及ぼし、そのことは、その上に設けられる任意の更なる層の品質に悪影響を及ぼす。。図1b~1dは、上記問題を克服することに役立つ本発明の第1の実施形態に係る方法を例示する。図1bは、露出された表面13から出発して材料を除去するステップを例示する。材料は、欠陥及び/又は転位11a~11dの1つ以上の位置で除去される。材料は、例えば、選択的又は優先的なエッチングによって、除去され得る。そのようなエッチングは、露出された表面13の上に複数のエッチングされた領域13a~13dを生成する。本発明によれば、材料除去ステップは、少なくとも界面領域9が露出されるかあらわにされるまで、また、材料除去の領域が界面領域9と交わるように更に超えて、実行される。材料を除去するステップを用いて、界面9での半導体デバイス構造の高電界領域における欠陥及び/又は転位11a~11dが除去される。これは、ブレークスルー電圧特性が最適化されるので、半導体デバイスの性能の改善をもたらす。領域13a~13dを形成するためにエッチングを受けて露出された表面13は、次いで、更なるデバイス製造ステップのために不動態化されることになる。図1cは、領域13a~13dを誘電体層又は誘電材料15で少なくとも部分的に充填するステップを例示する。そうするために、誘電体層15は、領域13a~13dが誘電材料15で少なくとも部分的に充填されるように、露出された表面13上に堆積される。誘電材料の充填は、穴の表面開口を塞ぐように、また、穴の壁の任意の露出された部分を覆うようにではあるが、穴から離れた表面のそれらの元のままの部分は露出されるように、半導体層7の露出された表面13上に誘電材料を化学気相成長CVD、プラズマ促進化学気相成長PECVD、低圧化学気相成長LPCVDのいずれか1つを使用して堆積することによって、又は成長することによって、或いは、そうではない場合には、置くことによって、実行され得る。この実施形態では、誘電材料15は、用途に応じて、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか1つから選択され得る。本発明のこの実施形態では、図1cに例示されるように、誘電材料15は、領域13a~13dを完全に充填する。その上、この実施形態における誘電材料15は、領域13a~13dを完全に充填するだけではなくて、厚さDまでp型半導体層7の上にもまた設けられる。厚さDは、光学的な偏光解析法等の任意の既知の技法によって測定され得る。本実施形態によれば、厚さDは、少なくとも図1cに示される穴の深さに実質的に等しい。領域13a~13d内に充填された誘電材料15は、p型半導体材料7の表面の中に延び、界面領域9に交わる。変形によれば、誘電体は、領域13a~13cを部分的にだけ充填し得、又は堆積は、第2の層7の表面で停止される。図1dは、誘電材料15の表面17を研磨するステップを例示する。誘電材料15は、化学的機械研磨CMPなどの任意の従来の技法を使用して研磨される。誘電材料15は、p型半導体層7の上の余剰な誘電材料が除去されるように、また、領域13a~13cが残りの誘電材料15によって充填されたままであるように、研磨される。半導体デバイス構造1の表面は、その表面が、欠陥及び/又は転位11a~11dの無い並びに余剰な誘電材料の無い領域を含むように、研磨される。余剰な誘電材料は、露出された表面13上に堆積された誘電材料の部分ではあるが、穴の表面開口を塞がない誘電材料の部分に関するものである。余剰な誘電材料は、研磨ステップの間に除去される。表面平滑化工程はまた、露出された表面13上で実行され得る。そうすることによって、表面は、高品質のものとすることができ、例えば、半導体デバイス構造1の上へ追加層を堆積又は成長によって設けることを含む更なる製造ステップの準備ができている。図1dは、本発明の第2の実施形態に係る半導体デバイス構造1のpn接合領域を例示する。その半導体デバイス構造1は、基板3、n型半導体層5とp型半導体層7との間の界面領域9、及びp型半導体材料7の露出された表面13を備える。誘電材料15で充填された穴13a~13dは、穴を形成する前に、欠陥及び/又は転位11a~11dが存在した1つ以上の位置で表面13の上に設けられる。1つ以上の穴13a~13dは、界面領域9と交わり、1つ以上の穴13a~13dは、誘電材料15で少なくとも部分的に充填される。図1dに例示されるような半導体デバイス構造1は、p型半導体材料7を通って及び界面領域9を超えて更に延びる領域13a~13dからの欠陥及び/又は転位の除去に起因して、図1aに例示されるような半導体デバイス構造1と比べると、第1の層と第2の層との間の界面においてより少数の欠陥及び/又は転位を有する。更に、半導体デバイス構造1は、誘電材料15を用いるp型半導体材料7の表面の不動態化に起因して、改善された表面品質を有する。種々の実施形態の個々の特徴は、本発明の実施形態の更なる変形に到達するように互いに独立して組み合わされ得る。本発明の実施形態は、半導体デバイス構造の界面領域を超えたところから欠陥及び/又は転位を除去することによって、改善された性能が、半導体デバイス構造から取得され得るという利点をもたらす。更に、半導体デバイス構造の表面品質はまた、欠陥及び/又は転位のほとんど或いは全てを除去することによって更に改善されている。特に、降伏電圧特性が改善され得る。誘電体層を設けることにより、エッチングされた領域を不動態化することによって、また、余剰な誘電材料を研磨することによって、半導体デバイス構造の表面は、更なる製造工程の準備ができている。