"センサスタックを形成する方法であって、第1の面及び第2の面を有する基板を設けるステップと、第1の面及び第2の面を有する集積回路を、前記基板の前記第1の面に配置するステップであって、前記集積回路は、前記集積回路の前記第1の面に配置された第1の複数の接点パッドを備える、ステップと、複数のセンサ素子を有するセンサアレイを設けるステップであって、前記センサ素子のそれぞれは、第1の面及び第2の面を有し、前記センサアレイは、前記センサアレイの第2の面に配置された第2の複数の接点パッドを備える、ステップと、1つ以上のインターポーザ素子と、前記インターポーザ素子を貫通して配置された1つ以上のスルービアとを有するインターポーザを、前記センサアレイの前記1つ以上のセンサ素子と前記集積回路との間に配置して、前記センサアレイを前記集積回路の前記第1の面から持ち上げ、前記1つ以上のセンサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるようにするステップであって、前記インターポーザは、前記センサアレイの前記各センサ素子の前記第2の面を前記集積回路の前記第1の面と動作可能に結合するように構成されている、ステップと、前記集積回路の前記第1の面の前記第1の複数の接点パッドを、前記センサアレイの前記第2の面の前記第2の複数の接点パッドと動作可能に結合して、タイル状配列が可能なセンサスタックを形成するステップと、を含む方法。前記インターポーザの前記1つ以上のインターポーザ素子は、角度がついた外形を有し、前記インターポーザの前記1つ以上のインターポーザ素子は、長方形、楔形、正方形、円形、又はこれらの組み合わせの形状を有する、請求項1に記載の方法。前記センサアレイの前記1つ以上のセンサ素子を、前記集積回路の領域の一部分の上に配置するステップと、前記集積回路の前記第2の面と前記基板との間にスペーサ素子を配置するステップと、を更に含む、請求項1に記載の方法。タイル状配列が可能な検出器アレイを形成する方法であって、タイル状配列が可能なセンサスタックを形成するステップであって、第1の面及び第2の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第2の面に配置された第1の複数の接点パッドを備える、ステップと、第1の面及び第2の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、前記センサ素子と前記集積回路との間に楔形インターポーザ素子を配置するステップであって、前記楔形インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第1の面から持ち上げるように構成され、前記楔形インターポーザ素子は、前記楔形インターポーザ素子を貫通して配置されたスルービアを備え、前記インターポーザは、前記センサ素子の前記第2の面を前記集積回路の前記第1の面と動作可能に結合するように構成されている、ステップと、前記センサ素子の前記第2の面の前記第1の複数の接点パッドを前記集積回路の前記第1の面の第2の複数の接点パッドと動作可能に結合して、タイル状配列が可能な前記センサスタックを形成するステップと、を含むステップと、基板の第1の面に、複数のタイル状配列が可能なセンサスタックをタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、を含む方法。前記集積回路の前記第2の面と前記基板の前記第1の面との間にスペーサ素子を配置するステップであって、前記スペーサ素子は、前記インターポーザ素子の前記楔形を補償するように構成されている、ステップと、ワイヤボンド又はフレキシブル相互接続を用いて、前記集積回路を他の電子回路と動作可能に結合するステップであって、前記センサ素子と前記集積回路との間に設けられた隙間空間に前記ワイヤボンド又はフレキシブル相互接続部を配置することを含むステップと、を更に含む、請求項4に記載の方法。タイル状配列が可能な検出器アレイを形成する方法であって、第1の複数の、タイル状配列が可能な階段状センサスタックを形成するステップであって、第1の面及び第2の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第2の面に配置された第1の複数の接点パッドを備える、ステップと、第1の面及び第2の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、前記センサ素子と前記集積回路との間に階段状インターポーザ素子を配置するステップであって、前記階段状インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第1の面から持ち上げるように構成され、前記階段状インターポーザ素子は、前記階段状インターポーザ素子を貫通して配置されたスルービアを備え、前記階段状インターポーザ素子は、前記センサ素子の前記第2の面を前記集積回路の前記第1の面と動作可能に結合するように構成されている、ステップと、前記センサ素子の前記第2の面の前記第1の複数の接点パッドを前記集積回路の前記第1の面の第2の複数の接点パッドと動作可能に結合して、前記第1の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、を含むステップと、第2の複数のセンサスタックを形成するステップであって、第1の面及び第2の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第2の面に配置された第1の複数の接点パッドを備える、ステップと、第1の面及び第2の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、前記センサ素子の前記第2の面の前記第1の複数の接点パッドを前記集積回路の前記第1の面の第2の複数の接点パッドと動作可能に結合して、前記第2の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、を含むステップと、前記第1の複数の、タイル状配列が可能な階段状センサスタック及び前記第2の複数の、タイル状配列が可能な階段状センサスタックを、基板の第1の面にタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、を含む方法。検出器アレイ30、40、70、110であって、第1の面及び第2の面を有する基板72と、平面型検出器アレイを形成するために前記基板72の前記第1の面に配列された、複数のタイル状配列が可能なセンサスタック32、42、50と、を備え、前記複数のタイル状配列が可能なセンサスタック32、42、50のそれぞれは、第1の面及び第2の面を有するセンサ素子52であって、前記センサ素子52の前記第2の面に配置された第1の複数の接点パッド82を備える、センサ素子52と、第1の面及び第2の面を有する集積回路54と、自身を貫通して配置された1つ以上のスルービア90を有する、インターポーザ素子56であって、前記インターポーザ素子56は、前記センサ素子52と前記集積回路54との間に配置され、前記センサ素子52を前記集積回路54の前記第1の面から持ち上げ、前記センサ素子52から成る平面が検出器アレイ法線に対して局所的に垂直であるようにするように構成され、前記インターポーザ素子56は、前記センサ素子52の前記第2の面を前記集積回路54の前記第1の面と動作可能に結合するように構成されている、インターポーザ素子56と、を備え、前記センサ素子52の前記第2の面の前記第1の複数の接点パッド82を、前記集積回路54の前記第1の面の第2の複数の接点パッド86と動作可能に結合することにより、タイル状配列が可能な前記センサスタック50が形成される、検出器アレイ30、40、70、110。前記インターポーザ素子56は、階段状インターポーザ素子又は楔形インターポーザ素子である、請求項7に記載の検出器アレイ30、40、70、110。前記インターポーザ素子56は、1つ以上のルーティング層92、1つ以上のルーティングパターン、又は前記1つ以上のルーティング層及び前記1つ以上のルーティングパターンの両方と、前記インターポーザ素子の第1の面に配置された上面接点パッド、及び前記インターポーザ素子の第2の面に配置された底面接点パッドと、を更に備える、請求項7に記載の検出器アレイ30、40、70、110。前記集積回路の前記第2の面と前記基板の前記第1の面との間に配置されたスペーサ素子を更に備える、請求項7に記載の検出器アレイ30、40、70、110。全図面を通じて同様の符号で同様のパーツを示す添付図面を参照しながら下記の説明を読めば、本発明のこれら及びその他の特徴、態様、及び利点の理解が深まるであろう。以下で詳述するように、検出器アレイを形成するシステム及び方法、並びに大面積検出器アレイの各種実施形態を紹介する。以下で説明する方法及び検出器アレイを用いることにより、局所的に滑らかな表面を有する、大面積の平面型又は円弧形検出器アレイを形成する。以下に示す実施例については、コンピュータ断層撮影CTイメージングシステムで使用するように構成された検出器アレイの文脈で説明するが、本検出器アレイを他のイメージングシステムで使用することも、本発明の技術と組み合わせる形で考慮していることを理解されたい。そのような他のイメージングシステムとして、X線イメージングシステム、超音波イメージングシステム、磁気共鳴MRイメージングシステム、ポジトロン放出断層撮影PETイメージングシステム、単光子放出コンピュータ断層撮影SPECTイメージングシステム等がある。更に、本検出器アレイを、設備の診断及び検査、荷物検査、セキュリティ等の他の用途で使用することも考慮している。以下、図面を参照していく。図1は、X線イメージングシステムやCTイメージングシステム等のシステムで使用する、タイル状配列が可能な平面型検出器アレイを形成する方法の論理例を示すフローチャート10である。そのように形成される検出器アレイは、複数の入力信号を検知可能である。本明細書で用いる検出器アレイという用語は、複数のセンサスタックの所定の配列を意味する。更に、一実施形態では、平面型検出器アレイという用語は、複数のセンサスタックを配列することによって形成される検出器アレイを意味し、この配列は、複数のセンサスタックから成る平面が局所的に検出器法線に垂直であって、検出器アレイが局所的に滑らかな表面を有するように行われることに注意されたい。更に、平面型検出器アレイは、平面パネル形検出器アレイ又は円弧形検出器アレイ等であってよいことにも注意されたい。また、本明細書で用いるセンサアレイという用語は、1つ以上のセンサ又はセンサ素子の配列を意味する。更に、センサスタックという用語は、少なくとも1つのセンサ素子、集積回路ASIC等、及びそれらの間に配置されたインターポーザ素子のスタックされた配列を意味する。図1に示すように、本方法は、まずステップ12で、基板を設ける。この基板は、第1の面及び第2の面を有する。また、この基板は、リジッド基板であっても、フレキシブル基板であってもよい。一実施形態では、リジッド基板は、高密度有機材料を用いて形成可能であり、例えば、発泡テフロン商標例えば、Rogers2800、FR4、BT等のラミネート材料で作製された多層基板を用いて形成可能である。或いは、リジッド基板は、セラミック96アルミナやSiインターポーザのような無機材料を用いても形成可能である。更に、フレキシブル基板は、ポリイミド薄膜を用いて形成可能である。更に、実施形態によっては、基板は、他のシステム電子回路を含むバックプレーン層になっていてもよい。次に、ステップ14で、それぞれが第1の面及び第2の面を有する1つ以上の集積回路を、基板の第1の面に配置する。具体的には、この1つ以上の集積回路の第2の面と、基板の第1の面とを結合する。一実施形態では、この1つ以上の集積回路は、ワイヤボンディングやフリップチップアタッチ等の従来の組立方法で基板と結合可能である。なお、実施形態によっては、この1つ以上の集積回路は、特定用途向け集積回路ASIC等であってよい。更に、この1つ以上の集積回路のそれぞれの第1の面に、複数の接点パッドを配置する。これらの接点パッドを用いて、この1つ以上の集積回路を1つ以上のセンサ素子と結合する。更に、これらの接点パッドは、集積回路から他のシステム電子回路例えば、基板内のシステム電子回路への電力接続及び/又はデジタル通信接続を促進する。更に、ステップ16では、センサアレイを設ける。前述のように、センサアレイという用語は、放射信号、音響信号、光信号等の入力信号を検出するように構成された、1つ以上のセンサ素子のパターン化された配列を意味する。この1つ以上のセンサ素子は、それぞれが第1の面及び第2の面を有している。実施形態によっては、この1つ以上のセンサ素子の第1の面は、入力信号を受信するように構成される。更に、各センサ素子の第2の面に、複数の接点パッドを配置する。ただし、実施形態によっては、各センサ素子の第2の面に、接点パッドが1つしか配置されない場合がある。これらの接点パッドにより、センサアレイの各センサ素子と集積回路とが動作可能に結合される。前述のように、基板の一方の面において各センサ素子が組み立てられ、基板の他方の面において1つ以上の集積回路ICが組み立てられて、タイル状配列が可能なモジュールが形成された、ほぼ平面型の検出器アレイを形成することが望ましい。これらのモジュールのアレイを、次のレベルの担体として組み上げて、より大きなセンサアレイにすることが可能である。本発明の技術の態様によると、インターポーザを用いて、ほぼ平面型の検出器アレイを形成することにより、現在利用可能な技術の弱点を回避することが可能である。周知のように、インターポーザは、ある接続点と別の接続点との間のルーティングを行う電気的インタフェースである。具体的には、インターポーザの目的は、一例では、接続点のピッチを広げること変更すること、或いは、ある接続点から別の接続点への再ルーティングを行うことである。なお、実施形態によっては、インターポーザはリジッドインターポーザであってよく、別の実施形態では、インターポーザはフレキシブルインターポーザであってよい。例えば、リジッドインターポーザにはFR4材料等を用いてよく、フレキシブルインターポーザにはポリイミド等を用いてよい。更に、インターポーザには、セラミック材料又は有機材料等を用いてよい。具体的には、本発明の技術の態様によると、ほぼ平面型の検出器アレイの作製を容易にするために、インターポーザを用いる。より具体的には、ステップ18において、センサアレイの1つ以上のセンサ素子と、1つ以上の集積回路との間に、1つ以上のインターポーザ素子を有するインターポーザを配置する。これらのインターポーザ素子は、各センサ素子を、それぞれに対応する集積回路と動作可能に結合するように構成されている。更に、インターポーザの第1の面に複数の上面接点パッドを配置する。これらの接点パッドは、センサアレイの各センサ素子の第2の面に配置された接点パッドにインターポーザを動作可能に結合するように構成されている。更に、インターポーザの第2の面に複数の底面接点パッドを配置する。これらの底面接点パッドは、各集積回路の第1の面に配置された接点パッドにインターポーザを結合するように構成されている。更に、本発明の技術の更なる態様によると、センサ素子と集積回路との間にそのように配置されたインターポーザを用いることにより、センサアレイを集積回路の第1の面から持ち上げて、センサアレイと集積回路との間に隙間空間を設ける。集積回路と他の電子回路とを動作可能に結合するためのワイヤボンド及び/又は他のフレキシブル相互接続を、インターポーザを使用して設けられた、センサアレイと集積回路との間の隙間空間に配置することが可能である。更に、本発明の技術の更なる態様によると、インターポーザ素子には、インターポーザ素子を貫通する1つ以上のスルービアが配置されている。また、一実施形態では、スルービアは、スルーシリコンビアTSV等であってよい。周知のように、スルーシリコンビアは、シリコンウェハ又はダイを貫通する垂直方向の接続であり、パッケージの占有面積を減らしながらパッケージ内のデバイス間結合を支援するように構成されている。本実施形態では、インターポーザ素子のTSVは、電力信号、グラウンド信号、アナログ信号、及び/又はデジタル信号がセンサアレイからTSVを通って集積回路に直接ルーティングされることを可能にする。具体的には、これらのビアは、センサアレイのセンサ素子と集積回路との間のどの接続のルーティングにも用いられている。更に、一実施形態では、インターポーザは、多層セラミック材料を用いて形成可能である。インターポーザは、水平方向ルーティング層を1つ以上含んでよく、水平方向ルーティング層は、ICダイの入出力I/Oパッドと、センサ上の対応する要素との相互接続が基板によって可能であるように、ピッチ適応を支援するように構成されている。また、インターポーザは、1つ以上の水平方向ルーティングパターンを含み得、水平方向ルーティングパターンは、上面接点パッドと底面接点パッドとの、インターポーザにおける結合を助けるように構成されている。これらの水平方向ルーティングパターンは、実施形態によっては、メタライズドパターン等であってよい。更に、本発明の技術の例示的態様によると、インターポーザは、厚さが一様でないインターポーザ素子を含んでいる。例えば、インターポーザ素子の厚さは、ほぼ平面型の検出器アレイを形成するために必要な厚さに応じて変化可能である。具体的には、検出器アレイにおいてセンサ素子同士が同じ平面に配置されるように、インターポーザ素子の厚さを、センサ素子に応じて変化させることが可能である。なお、平面型検出器アレイのセンサ素子の高さによっては、インターポーザ素子を使用してセンサアレイのセンサ素子を持ち上げなくてもよい場合がある。本発明の技術の更なる態様によると、インターポーザは、正方形又は長方形のインターポーザ素子を含んでよい。別の実施形態では、インターポーザ素子は、楔形であってもよい。なお、インターポーザ素子は正方形、長方形、又は楔形であると説明しているが、他の形状のインターポーザ素子も考えられる。以上のような実施形態については、図4~11を参照して詳述する。次に、ステップ20で、1つ以上のインターポーザ素子を用いて、センサアレイの各センサ素子を1つ以上の集積回路と動作可能に結合する。具体的には、各センサ素子の第2の面にある接点パッドを、インターポーザの第1の面にある上面接点パッドと結合する。実施形態によっては、センサ素子の第2の面の接点パッドをインターポーザの第1の面の上面接点パッドと結合するにあたり、ASICダイのフリップチップアタッチFCA又はワイヤボンディングのいずれかを用いる。FCAの場合は、I/Oパッドの全面配列を用いて、センサ素子をインターポーザと結合することが可能である。一方、ワイヤボンディングの場合は、I/Oパッドの外周配列を用いて、センサ素子をインターポーザと結合することが可能である。更に、ステップ20では、集積回路をインターポーザ素子と結合する。これは、インターポーザの第2の面にある底面接点パッドを、集積回路の第1の面にある接点パッドに接着することにより行われる。実施形態によっては、各センサ素子の第2の面の接点パッドをインターポーザの第1の面の上面接点パッドと結合するにあたり、エリアアレイ組立工程を用いる。Siデバイスの場合は、FCA工程を用いるのが一般的である。これに対し、この工程の変形形態では、ダイ表面において銀充填導電性エポキシとともに金スタッドバンプを使用することが必要であり、これは、従来のはんだFCA法の場合よりもかなり低温で実行可能である。また、インターポーザ素子が不要なセンサ素子であれば、対応する集積回路と直接結合することも可能である。ステップ12~20の処理の結果として、複数のセンサスタック22が形成される。したがって、実施形態によっては、検出器アレイを形成する方法は、複数のセンサスタック22を形成するステップを含む。具体的には、センサ素子と集積回路との間に所望の厚さのインターポーザ素子を配置して、センサスタック22を形成する。このように、センサ素子、インターポーザ素子、及び集積回路をスタックすることにより、四角タイル状配列が可能なセンサスタック22の作製が可能になる。具体的には、センサスタック22は、集積回路の第1の面を、センサ素子の第2の面に結合することを可能にする。更に、センサスタック22は、集積回路の同じ第1の面と、他のシステム電子回路とを結合することを可能にする。このように形成された、四角タイル状配列が可能なセンサスタック22を、ステップ24で、基板の第1の面に所定のパターンで配列する。具体的には、基板の第1の面にセンサスタック22をタイル状に配列して、ほぼ平面型の検出器アレイを形成することが可能である。センサスタック22を所定のパターンで配列して、ほぼ平面型の検出器アレイを形成した後、集積回路と他のシステム電子回路とを結合する。一実施形態では、ワイヤボンドを用いて、集積回路と他のシステム電子回路とを動作可能に結合することが可能である。ステップ12~24を経て、ほぼ平面型の検出器アレイ26が形成される。センサスタック22の四角タイル状配列が可能であることにより、全てのセンサスタック22が同じ平面に配置された状態で構成された、ほぼ平面型の検出器アレイ26が形成されるように、センサスタック22を基板上でタイル状に配列することが可能である。更に、これらのセンサスタック22を用いることにより、小ピッチセンサを維持しながら、様々な形状の検出器アレイを作製可能である。図2は、図1の方法を用いて形成された、ほぼ平面型の検出器アレイの一実施形態30の概略図である。具体的には、図2は、平行光線源34と一緒に使用するように構成された平面パネル形検出器アレイ30を示している。平面パネル形検出器アレイ30は、センサスタック22図1を参照のようなセンサスタック32のアレイをタイル状に配列することによって構成される。より具体的には、センサスタック32は、センサアレイの全てのセンサ素子が同じ平面にあるように、タイル状に配列されている。図2に示した、ほぼ平面型の検出器アレイ30は、例えば、X線イメージングシステムで使用するように構成可能である。図3は、円弧形検出器アレイの実施形態40を示す。具体的には、円弧形検出器アレイ40は、例えば、CT円弧形検出器として使用するように構成された、センサスタック42の局所的に平坦なアレイを表している。参照符号44は、大まかに円弧形CT源を表している。ここでも、検出器アレイ40は、図1のセンサスタック22のような複数のセンサスタック42を配列することによって形成される。なお、これらのセンサスタック42は、全体としてみれば同じ平面には配置されていないが、各センサスタック42のエッジどうしは、ゼロ又は最小限のオフセットで整合されており、円弧形検出器アレイ40の滑らかな曲線を形成している。前述のように、複数のセンサスタックをタイル状に配列することにより、ほぼ平面型の検出器アレイが形成される。更に、これらのセンサスタックは、インターポーザ素子を含んでよい。一例では、インターポーザ素子は、センサ素子を集積回路から持ち上げて隙間空間を設ける一助となるように構成される。インターポーザ素子はまた、センサ素子と集積回路との結合を容易にする。図4は、ほぼ平面型の検出器アレイを形成する際に用いる例示的センサスタックの一実施形態50を示す。ここで検討する構成では、センサスタック50は、集積回路54上に配置されたセンサ素子52を含んでいる。具体的には、センサ素子52は、センサ素子52の領域が集積回路54の領域の一部分だけを覆うように、集積回路54上に配置されている。本発明の技術の態様によると、センサ素子52を集積回路54と結合するように構成されたインターポーザ素子56を、センサ素子52と集積回路54との間に配置する。図4の実施形態におけるインターポーザ素子56は、楔形インターポーザ素子等である。本明細書で用いる楔形インターポーザ素子という用語は、角度がついた外形を有するインターポーザ素子を意味する。一例では、楔形インターポーザ素子は、少なくとも1つの台形断面を有している。具体的には、インターポーザ素子56は、第1の端部において第1の厚さを有し、第2の端部において第2の厚さを有し、第1の厚さは第2の厚さと異なる。例えば、第1の厚さは、第2の厚さよりも少なくてよい。また、一実施形態では、楔形インターポーザ素子56は、セラミック材料で形成されている。別の実施形態では、楔形インターポーザ素子56は、半導体材料及び/又はポリマー材料で形成されてもよい。具体的には、楔形インターポーザ素子56の形成に用いる材料は、いずれの場合でも、検出器アレイのセンサ素子を所定の効果で支持して検出器アレイの全体形状を与える機械的機能を有する。また、この材料は、センサ接点と読み出し用電子回路との間の電気的相互接続に適合するように選択される。前述のように、センサ素子52は、第2の面に1つ以上の接点パッドが配置されている。また、集積回路54の第1の面にも、1つ以上の接点パッドが配置されている。更に、インターポーザ素子56を用いることにより、インターポーザ素子56の第1の面及び第2の面に配置された接点パッドによって、センサ素子52と集積回路54とが結合される。更に、本発明の技術の態様によると、インターポーザ素子56には、インターポーザ素子56を貫通する1つ以上のスルービア図4には示していないが配置されている。インターポーザ素子56はまた、1つ以上の水平方向ルーティングパターン及び/又は1つ以上の水平方向ルーティング層図4には示していないを含み得る。インターポーザ素子56については、図6~7を参照して詳述する。センサ素子52と集積回路54との間に楔形インターポーザ素子56を配置することにより、センサ素子52を集積回路54から持ち上げて、センサ素子52と集積回路54との間に隙間空間58を設ける。この隙間空間58には、集積回路54と他のシステム電子回路図4には示していないとを結合するように構成された任意の相互接続部を配置することが可能である。一実施形態では、この相互接続は、集積回路54を、基板60に配置可能な他の電子回路と結合するワイヤボンド62等であってよい。なお、センサスタック50において楔形インターポーザ素子56を使用すると、有利なことに、集積回路54の第1の面をセンサ素子52の第2の面と動作可能に結合可能になると同時に、集積回路54の同じ第1の面と他のシステム電子回路とを結合可能になる。更に、センサスタック50は、スペーサ素子64を含み得る。具体的には、図5に示した実施形態において、集積回路54の第2の面と、センサスタック50が配置されている基板60の第1の面との間に、スペーサ素子64を配置する。また、一実施形態では、スペーサ素子64は、楔形スペーサ素子等である。スペーサ素子64は、基板72も単一平面であってよいように、楔形インターポーザ素子56の形状を補償するように構成されている。スペーサ素子64の機能は単純である。即ち、電気的相互接続の機能は全くなく、機械的機能があるだけである。更に、スペーサ素子64は、ポリマー材料、金属、又はセラミック材料を用いて形成される。このように形成されたセンサスタック50によって有利に設けられる隙間空間58に、フレキシブル相互接続部及び/又はワイヤボンド等の相互接続部を配置することにより、センサスタック50の占有面積を減らすことが可能である。また、センサスタック50によって形成される、四角タイル状配列が可能なセンサスタックによって、小ピッチを維持しながら、様々な形状の検出器アレイを実装可能である。前述のように、イメージングシステムやセキュリティスクリーニング等の用途で使用するために、検出器アレイ30図2を参照及び40図3を参照のような、ほぼ平面型の大面積検出器アレイを形成することが望ましい。本発明の技術の態様によると、図4のセンサスタック50のような複数のセンサスタックをタイル状に配列して、ほぼ平面型の大面積検出器アレイを形成する。図5は、ほぼ平面型の大面積検出器アレイの一実施形態70を示す。具体的には、基板72の第1の面に、複数のセンサスタック50図4を参照をタイル状に配列する。基板72は、リジッド基板であっても、フレキシブル基板であってもよい。また、基板72は、FR4、BTエポキシ、CEM-1,5、テフロン商標、ポリテトラフルオロエチレンPTFE、又はポリイミド等の回路基板材料を用いて形成可能である。複数のセンサスタック50は、用途に応じた所定のパターンで基板72上に配列される。センサスタック50は四角タイル状配列が可能であるため、基板72上に複数のセンサスタック50をタイル状に配列することにより、ほぼ平面型の検出器アレイ70を形成可能である。前述のように、楔形インターポーザ素子56を用いてセンサ素子52を集積回路54から持ち上げることにより、隙間空間58を設ける。この隙間空間58に、ワイヤボンド74及び他のフレキシブル相互接続図5には示していないを配置する。ワイヤボンド74及び/又は他の相互接続は、集積回路54と、基板72に配置可能な他のシステム電子回路との結合に用いる。楔形インターポーザ素子56を有する複数のセンサスタック50をタイル状に配列することにより、ほぼ平面型の検出器アレイ70を作製する。更に、スルービアが自身を貫通して配置されているインターポーザ素子56を、センサスタック50で使用することにより、集積回路54の第1の面とセンサ素子52の第2の面との結合が促進される。楔形インターポーザ素子56を用いることにより、高ピッチを維持できることに注目されたい。更に、インターポーザ素子56を使用した場合は、集積回路54の第1の面の接点パッドの配列と、センサ素子52の第2の面の接点パッドの配列とが厳密に一致していなくてもよい。更に、インターポーザ素子56は、集積回路54の領域の一部分だけを覆い、且つ、センサ素子52を集積回路54の第1の面から持ち上げる。このように部分的に覆う機能、並びに持ち上げる機能により、タイル状に配列された検出器アレイ構造において隙間空間58が設けられ、隙間空間58において、ワイヤボンド74又は他の何らかのフレキシブル相互接続を用いて、集積回路54の表面とシステム電子回路とを接続可能である。このようにして、必要な相互接続を達成しながら、ファインピッチセンサを四角タイル状に配列することが可能になる。図6は、楔形インターポーザ素子例えば、図2及び3の検出器アレイと一緒に使用するように構成された、図4の楔形インターポーザ素子56の断面図80である。前述のように、楔形インターポーザ素子80は、多層セラミック材料、半導体材料、又は他のポリマー材料により形成される。また、前述のように、インターポーザ素子80は、センサ素子52図4を参照等のセンサ素子を、集積回路54図4を参照等の集積回路と動作可能に結合するように構成されている。その目的のために、インターポーザ素子80の第1の面84には、第1の複数の接点パッド82が配置されている。第1の複数の接点パッド82は、インターポーザ素子80の第1の面84を、センサ素子の第2の面に配置された接点パッドと結合するように構成されている。更に、インターポーザ素子80の第2の面88に第2の複数の接点パッド86が配置されており、第2の複数の接点パッド86は、インターポーザ素子80の第2の面88を、集積回路の第1の面に配置されている接点パッドと動作可能に結合するように構成されている。なお、第1及び第2の複数の接点パッド82及び86それぞれの、インターポーザ素子80の第1の面84及び第2の面88への接続は、はんだ、圧縮変位、又は導電性接着等の接続工程を用いて可能である。更に、インターポーザ素子80の第1及び第2の面84、88の接点パッド82及び86の配列は、インターポーザ素子80の1つ以上のスルービア90及び/又は1つ以上の水平方向ルーティング層92を用いて、集積回路の第1の面の接点パッドのレイアウトを、センサ素子の第2の面の接点パッドのレイアウトに適応させるように構成されている。一実施形態では、スルービア90は、前述のように、スルーシリコンビアTSV等であってよい。本実施形態では、インターポーザ素子80のTSV90は、電力信号、グラウンド信号、アナログ信号、及び/又はデジタル信号がセンサ素子からダイの直下のTSV90を通って直接ルーティングされることを可能にする。更に、水平方向ルーティング層92は、センサ素子の第2の面の接点の所望の構成をASICダイ上の接点パッドと適合させるように接点82及び86が水平方向に配置されるように、ルーティング設計のフレキシビリティを向上させるように構成されている。更に、参照符号94は、第1の複数の接点パッド82と第2の複数の接点パッド86との結合を支援するように構成された水平方向ルーティングパターンを大まかに表している。一実施形態では、これらのパターンは、メタライズドパターン等であってよい。更に、インターポーザ素子80に、インターポーザ素子80を貫通する1つ以上のスルービア90だけが配置されている場合は、センサ素子の第2の面の接点パッドのレイアウトが、集積回路の第1の面に配置されている接点パッドのレイアウトとほぼ同様であることが望ましい。一方、インターポーザ素子80が、スルービア90に加えて水平方向ルーティング層92を含んでいる場合は、センサ素子の接点パッドと集積回路の接点パッドとが全く異なる配列であっても、これらを結合するように、インターポーザ素子80を構成することが可能である。前述のように、楔形インターポーザ素子80は、センサ素子を集積回路から持ち上げて、センサ素子と集積回路との間に隙間空間を設けるように構成されており、この隙間空間を利用して任意の相互接続部ワイヤボンド等を配置することが可能である。本発明の技術の他の態様によると、その目的に合わせて、楔形インターポーザ素子80の楔角度を決定する。本明細書で用いる楔角度という用語は、楔形インターポーザ素子80の2つの面によって形成される傾斜角を意味する。具体的には、楔角度は、センサスタックの隙間の所望の高さ及び幅に対応する所望のワイヤボンド用隙間空間を設けるために、楔形インターポーザ素子に要求される角度に基づいて決定される。図7は、インターポーザ素子80図6を参照の場合の楔角度の計算の概略図100である。本発明の技術の態様によると、楔角度a106は、次式により計算可能である。c=w×tana但し、cは隙間の高さ102であり、wはセンサスタックの幅104である。例えば、センサスタックの所望の隙間高さ102が0.5mmであって、センサスタックの所望の幅104が8mmである場合、所望の楔角度a106の値は、式1で計算すると、3.6度となる。図5に示した、ほぼ平面型の検出器アレイ70の実施形態では、各センサスタック50は、検出器アレイ70内の他のセンサスタックとほぼ同様である。具体的には、各センサスタック50は、センサ素子、楔形インターポーザ素子、及び集積回路がスタックされてセンサスタック50を形成している。更に、検出器アレイ70のこの実施形態は、使用する複数のセンサスタック50が実質的に同じものであるため、検出器アレイ70の効率が向上する。更に、検出器アレイ70の作製で使用する複数のセンサスタック50が実質的に同じものであるため、この検出器アレイ70を形成するコストは下がる。本発明の技術の更なる態様によると、複数の階段状センサスタックを用いても、ほぼ平面型の検出器アレイを形成可能である。本明細書で用いる階段状センサスタックという用語は、厚さの異なるインターポーザ素子及び/又はスペーサ素子を含むセンサスタックを意味する。また、実施形態によっては、階段状センサスタックは、センサ素子、インターポーザ、集積回路、及びスペーサ素子を含み得、別の実施形態では、階段状センサスタックは、センサ素子、インターポーザ素子、及び集積回路だけを含むものでもよい。図8は、ほぼ平面型の検出器アレイの別の実施形態110を示す。具体的には、図8の検出器アレイ110は、基板112の第1の面に、第1の複数の階段状センサスタック及び第2の複数の階段状センサスタックをタイル状に配列することによって形成される。本明細書で用いる第1の複数の階段状センサスタックという用語は、センサ素子と集積回路との間に配置されたインターポーザ素子により、集積回路とセンサ素子とが間接的に結合されているセンサスタックを意味する。このセンサスタックでは、素子の形状は、ほぼ正方形又は長方形である。更に、第2の複数の階段状センサスタックという用語は、集積回路とセンサ素子とが直接結合されていて、センサ素子と集積回路との間にインターポーザ素子が配置されていないセンサスタックを意味する。更に、実施形態によっては、第1及び第2の複数のセンサスタックは、スペーサ素子を任意で含んでもよい。一方、別の実施形態では、スペーサ素子は無くてもよい。引き続き図8を参照すると、参照符号114及び116は、センサ素子、集積回路、及びセンサ素子と集積回路との間にインターポーザ素子を含む第1の複数の階段状センサスタックの例である。また、集積回路とセンサ素子とが直接結合されていて、集積回路とセンサ素子との間にインターポーザ素子が無い、第2の複数の階段状センサスタックの一例を、大まかに参照符号118で表す。本発明の技術の態様によると、階段状センサスタック114及び116は、厚さが一様でないインターポーザ素子を含んでいる。具体的には、センサスタック114は、厚くないインターポーザ素子を含んでおり、センサスタック116は、比較的厚いインターポーザ素子を含んでいる。本発明の技術の態様によると、インターポーザ素子の厚さを変化させることにより、ほぼ平面型の検出器アレイの作製に役立つセンサスタックが形成しやすくなる。したがって、インターポーザ素子の厚さは、センサスタック内の他の素子の厚さに応じて変化する。更に、階段状センサスタック118では、インターポーザ素子を使用せずに集積回路とセンサ素子とが直接結合されている。更に、センサスタック114、116、及び118には、任意でスペーサ素子120を含めてよい。スペーサ素子120の厚さを様々にすることにより、ほぼ平面型の検出器アレイを作製する一助となる。また、インターポーザ素子を使用することにより、センサ素子を集積回路の表面から持ち上げて、隙間空間122を設けることが可能である。この隙間空間122に、集積回路の第1の面と他のシステム電子回路とを結合するためのワイヤボンド124及び/又は他のフレキシブル相互接続部を配置可能である。図9~11は、ほぼ平面型の検出器アレイ110図8を参照の作製に使用する階段状センサスタックの様々な実施形態を示す。図9は、センサスタック114の一実施形態を示している。センサスタック114は、集積回路134の領域の一部分に配置されたセンサ素子132を含んでいる。センサ素子132は、インターポーザ素子136により、集積回路134と動作可能に結合される。一例では、インターポーザ素子136は、楔形ではなく、正方形や長方形のような多角形形状であってよい。インターポーザ素子136を使用することにより、センサ素子132を集積回路134の表面から持ち上げることが可能である。集積回路134の領域をセンサ素子132で部分的に覆い、センサ素子132を集積回路134から持ち上げることにより、センサスタック114内に隙間空間138を設ける。この隙間空間138に、集積回路134の第1の面と他のシステム電子回路とを結合するためのワイヤボンド140図8のワイヤボンド124等及び/又は他のフレキシブル相互接続部を配置可能である。センサスタック114は、スペーサ素子142も含むように示されている。図10は、図8のセンサスタック116の一実施形態を示している。センサスタック116では、集積回路154の領域の一部分にセンサ素子152が配置されている。この実施形態では、センサ素子152は、図9のインターポーザ素子136より比較的厚いインターポーザ素子156により、集積回路154と動作可能に結合されている。集積回路154の領域をセンサ素子152で部分的に覆い、センサ素子152を集積回路154の表面から持ち上げることによって設けられた、センサスタック116内の隙間空間158に、集積回路154の第1の面と他のシステム電子回路とを結合するためのワイヤボンド160が配置される。なお、このセンサスタック116は、スペーサ素子を必要としない。図11は、図8のセンサスタック118の一実施形態を示している。センサスタック118では、集積回路174の領域の一部分にセンサ素子172が配置されている。この実施形態では、インターポーザ素子を使用せずに、センサ素子172が集積回路174と直接結合されている。集積回路174の領域をセンサ素子172で部分的に覆うことによって設けられた、センサスタック118内の隙間空間178に、集積回路174の第1の面と他のシステム電子回路とを結合するためのワイヤボンド180が配置される。なお、このセンサスタック118は、スペーサ素子176を必要とする。図8を再度参照すると、センサスタック114図9を参照、116図10を参照、及び118図11を参照の各実施形態は、四角タイル状配列を可能にするセンサスタックを表している。その後、これらのセンサスタック114、116、118を、基板112の第1の面に所定のパターンでタイル状に配列することにより、ほぼ平面型の検出器アレイ110を形成する。前述のように、複数のセンサスタック114、116、118をタイル状に配列することにより、ファインピッチセンサを四角タイル状に配列することを可能にしながら、必要な相互接続が確実に達成される。図2の平面パネル形検出器アレイ30及び図3の円弧形検出器アレイ40は、CTイメージングシステム等の医療用イメージングシステムでの応用が可能である。図12は、本発明の技術による、画像データを取得及び処理するイメージングシステム190を示すブロック図である。図示した実施形態では、システム190は、本発明の技術によるコンピュータ断層撮影システムであり、X線投影データを取得し、この投影データを画像に再構成し、この画像データを表示及び解析用に処理するように設計されている。図12に示した実施形態では、イメージングシステム190は、X線放射源192を含んでいる。一実施例では、X線放射源192は、X線管等であってよい。X線放射源192は、X線を発生させるためにアノードに向けられた熱イオン電子エミッタ又は固体電子エミッタ等であってよく、或いは、実際、他の任意の、所望の対象のイメージングに有用なスペクトル及びエネルギを有するX線を発生させることが可能なエミッタであってよい。好適な電子エミッタの例として、タングステンフィラメント、タングステンプレート、フィールドエミッタ、熱フィールドエミッタ、ディスペンサカソード、熱イオンカソード、フォトエミッタ、及び強誘電性カソードがある。放射源192は、コリメータ194付近に配置可能であり、コリメータ194は、放射源192から放射された放射ストリーム196を整形するように構成可能である。放射ストリーム196は、イメージング対象例えば、患者198を含むイメージング体積に入射する。放射ストリーム196は、後述する検出器アレイの構成、並びに所望のデータ取得方法に応じて、大まかには、扇状又は円錐状になる。放射の一部分200が、対象を通り抜けるか、対象の周囲を通って、一括で参照符号202で示されている検出器アレイに当たる。検出器202の各検出素子が、入射X線ビームの強度を表す電気信号を発生させる。これらの信号を取得及び処理して、対象の内部の特徴の画像を再構成する。放射源192は、システム制御装置204によって制御される。システム制御装置204は、電力、及びCT検査シーケンス用制御信号の両方を供給する。更に、検出器202は、システム制御装置204と結合されており、システム制御装置204は、検出器202で発生した信号の取得を命令する。システム制御装置204はまた、ダイナミックレンジの初期調節、デジタル画像データのインタリーブ等、様々な信号処理機能及びフィルタリング機能を実行することも可能である。概して、システム制御装置204は、検査プロトコルの実行及び取得データの処理を行うための、イメージングシステム190の操作を命令する。ここでは、システム制御装置204は更に、典型的には、汎用コンピュータ又は特定用途向けデジタルコンピュータをベースとする信号処理回路、コンピュータで実行されるプログラム及びルーチン、並びに構成パラメータ及び画像データを記憶する関連メモリ回路、インタフェース回路、その他を含んでいる。図12に示した実施形態では、システム制御装置204は、モータ制御装置212を介して、回転サブシステム206及び直線的位置決めサブシステム208と結合されている。一実施形態では、回転サブシステム206は、X線源192、コリメータ194、及び検出器202が患者198のまわりを一回又は複数回回転することを可能にする。別の実施形態では、回転サブシステム206は、源192又は検出器202のうちの一方だけを回転させたり、X線放射を発生させる各固定電子エミッタを別々に活性化したり、且つ/又は、イメージング体積の周囲に環状に配列された各検出素子を別々に活性化したりすることが可能である。源192及び/又は検出器202が回転する実施形態では、回転サブシステム206は、ガントリ図12には示していないを含む。したがって、システム制御装置204を利用してガントリを操作することが可能である。直線的位置決めサブシステム208は、患者198より具体的には、患者テーブル図12には示していないが直線的に移動することを可能にする。したがって、患者198の特定の領域の画像が生成されるように、患者テーブルをガントリ内で直線的に移動させることが可能である。更に、当業者には明らかなように、放射源192は、システム制御装置204内に配置されたX線制御装置210による制御が可能である。具体的には、X線制御装置210は、X線源192に電力及びタイミング信号を供給するように構成されている。更に、システム制御装置204は、データ取得システム214を含むように図示されている。この実施例では、検出器202は、システム制御装置204と結合されており、より具体的には、データ取得システム214と結合されている。データ取得システム214は、検出器202の読み出し電子回路が収集したデータを受信する。データ取得システム214は、典型的には、サンプリングされたアナログ信号を検出器202から受信し、このデータを、コンピュータ216による後続の処理のためのデジタル信号に変換する。コンピュータ216は、典型的には、システム制御装置204と結合されているか、システム制御装置204を組み込んでいる。データ取得システム214で収集されたデータは、後続の処理及び再構成のためにコンピュータ216に送信可能である。コンピュータ216は、メモリ218を含むか、メモリ218と通信することが可能であり、メモリ218は、コンピュータ216で処理されたデータ、又はコンピュータ216でこれから処理されるデータを記憶することが可能である。なお、システム190では、大量のデータを記憶するように構成された任意のタイプのメモリを利用可能である。更に、メモリ218は、後述の技術を実装するためのデータ、処理パラメータ、及び/又はルーチンを記憶するために、取得システムの場所に配置されてもよく、ネットワークアクセス可能なメモリ媒体等のリモートコンポーネントを内蔵してもよい。更に、コンピュータ216を、システム制御装置204によって有効化可能なスキャン操作やデータ取得等の制御機能に適応させることも可能である。更に、コンピュータ216は、オペレータワークステーション220を介してオペレータからコマンド及びスキャンパラメータを受信するように構成可能であり、オペレータワークステーション220には、典型的には、キーボード及び他の入力装置図示せずが装備されている。なお、オペレータワークステーション220は、実施形態によっては、ユーザインタフェースを含んでよい。これにより、オペレータ臨床担当者等が、入力装置を介してシステム190を制御することが可能である。したがって、臨床担当者は、システム190に関連した再構成画像及び他のデータの観察、イメージングの開始、その他を行うことが可能である。オペレータワークステーション220と結合されたディスプレイ222を利用して、再構成画像を観察することが可能である。更に、オペレータワークステーション220と結合可能なプリンタ224で、スキャン画像を印刷することも可能である。ディスプレイ222及びプリンタ224は、直接又はオペレータワークステーション220経由でコンピュータ216にも接続可能である。オペレータワークステーション220は、医療用画像情報システムPictureArchivingandCommunicationsSystemPACS226とも結合可能である。なお、PACS226は、別の場所にいる他の臨床担当者が画像データにアクセスできるように、放射線科情報システムRadiologyDepartmentInformationSystemRISや病院情報システムHospitalInformationSystemHIS等のリモートシステム228、或いは、内部又は外部のネットワークとも結合可能である。更に、コンピュータ216及びオペレータワークステーション220は、他の出力装置とも結合可能であり、そのような出力装置として、汎用又は専用のコンピュータモニタ及び関連する処理回路がある。更に、システムパラメータの出力、検査の要求、画像の閲覧、その他のために、1つ以上のオペレータワークステーション220をシステム内でリンクさせることが可能である。一般に、システム内に備えられるディスプレイ、プリンタ、ワークステーション、及び同様の装置は、データ取得コンポーネント付近にあってもよいが、これらのコンポーネントから離れていてもよい。例えば、医療機関や病院の中のどこかにあってもよく、全く別の場所にあってもよい。これらの場所は、1つ以上の構成可能なネットワーク例えば、インターネット、仮想プライベートネットワーク等を介して画像取得システムとリンクされている。上述のように、本実施形態で利用されるイメージングシステムの一実施例は、図13に詳細に示すようなCTスキャンシステム230であってよい。CTスキャンシステム230は、軸範囲が広いこと、ガントリの回転が高速であること、並びに空間解像度が高いことを特徴とするマルチスライスCTMSCTシステムであってよい。或いは、CTスキャンシステム230は、円錐形ビームジオメトリ及び面検出器を利用して、高速又は低速のガントリ回転で体積患者の内臓全体等のイメージングを可能にする体積CTVCTシステムであってよい。図面では、CTスキャンシステム230は、患者198図12を参照を中で移動させることが可能な開口部236を有するフレーム232及びガントリ234を有する。フレーム232及びガントリ234の開口部236に患者テーブル238を配置して、患者198の移動を促進することが可能であり、この移動は、典型的には、直線的位置決めサブシステム208図12を参照によるテーブル238の直線的変位によって行われる。ガントリ234は、放射源192を有するように示されており、放射源192は、例えば、焦点240からX線を放射するX線管である。心臓イメージングの場合は、放射ストリームを、心臓を含む、患者198の断面に向ける。典型的な運用では、X線源192図12を参照が、焦点240から検出器202に向けてX線ビームを放射する。典型的には、コリメータ194図12を参照鉛又はタングステンのシャッタ等によって、X線源192から発せられるX線ビームのサイズ及び形状が決まる。検出器202は、一般に、複数の検出素子によって形成されており、これらの検出素子は、検査対象心臓や胸郭等を通り抜けるか、その周囲を通ったX線を検出する。各検出素子は、ビームが検出器に当たっている間に、各素子の場所におけるX線ビームの強度を表す電気信号を発生させる。ガントリ234は、複数のX線写真画像をコンピュータ216図12を参照によって収集できるように、検査対象の周囲を回転する。したがって、X線源192及び検出器202の回転に伴って、検出器202は、X線ビームの減衰に関するデータを収集する。次に、検出器202からデータを収集し、このデータに前処理及び較正を施して、スキャン対象の減衰係数の線積分を表すデータになるように調整する。次に、この処理されたデータ一般に投影像とよばれるにフィルタリング及び逆投影を施して、スキャン範囲の画像を作成することが可能である。作成された画像は、形態によっては、ガントリ234の回転が360度より少ないか多い場合の投影像データを含む場合がある。図12~13のシステムで生成される画像は、再構成された後に、患者198の体内の特徴244を明らかにする。病状の診断、より一般的には、医療的な状態又は事象の診断のための従来のアプローチでは、典型的には、放射線専門医又は医師が、再構成画像242を検討して関心対象である特徴を識別する。心臓イメージングの場合は、そのような特徴244は、関心対象の冠状動脈又は狭窄病変、及び他の特徴等であり、これらは、画像内で、個々の実施者のスキル及び知識に応じて識別可能である。他の解析も、様々なアルゴリズムの機能に応じて可能であり、例えば、コンピュータ支援検出又はコンピュータ支援診断CADと一般によばれているアルゴリズムの機能に応じて可能である。更に、前述の例、論証、及び処理ステップイメージングシステム190、230で実行可能なもの等は、汎用又は専用コンピュータ等のプロセッサベースのシステムにおいて、好適なコードによって実装可能である。また、本発明の技術の様々な実装により、本明細書に記載のステップの一部又は全てを、様々な順序で、或いはほぼ同時に即ち、並列に実行することが可能である。更に、これらの機能は、C又はJava商標をはじめとする様々なプログラミング言語で実装可能である。そのようなコードは、1つ以上の有形の機械可読媒体に記憶させるか、記憶されるように適応させることが可能であり、そのような媒体として、プロセッサベースのシステムがアクセスして、記憶されているコードを実行することが可能な、データリポジトリチップ、ローカル又はリモートのハードディスク、光ディスク即ち、CDやDVD、メモリ、又は他の媒体がある。なお、有形媒体は、命令を印刷する紙又は別の好適な媒体を含む。例えば、これらの命令は、紙又は他の媒体を光学スキャンすることによって電子的にキャプチャし、必要に応じて好適な方法で、コンパイル、解釈、又は他の処理を行い、データリポジトリ248又はメモリに記憶することが可能である。ここまで記載してきた、ほぼ平面型の検出器アレイの形成方法、及びこれらの検出器アレイの様々な実施形態により、局所的に滑らかな表面を有する、二次元の高密度且つ大面積の、タイル状配列が可能な検出器アレイを形成する能力が大幅に強化される。更に、四角タイル状配列が可能なセンサスタックであることにより、センサスタックを、境界でオフセットが生じないようにタイル状に配列して、イメージングアーチファクトを発生させないようにすることが可能である。また、四角タイル状配列が可能なセンサスタックを用いることにより、ファインピッチセンサスタックをタイル状に配列して、センサスタックのエッジ間に大幅なオフセットが無い大面積検出器とすることが可能である。更に、インターポーザを用いることにより、ASICパッドの配列とセンサパッドの配列とを厳密に一致させることが不要になり、これによって、高ピッチの相互接続が維持される。更に、インターポーザは、ASIC領域の一部分だけを覆い、センサアレイをASIC表面から持ち上げる。このように部分的に覆う機能、並びに持ち上げる機能により、タイル状に配列された検出器アレイ構造において隙間が設けられ、この隙間において、ASICボンド表面とシステム電子回路とが接続されるように、ワイヤボンド又は他のフレキシブル相互接続部を配置可能である。結果として、必要な相互接続を達成しながら、ファインピッチセンサを四角タイル状に配列することが可能になる。また、全てのセンサ素子が同じ平面にあるセンサスタックのアレイから、平面パネル形の検出器を構成することが可能である。更に、これらのセンサスタックをタイル状に配列して円弧形CT検出器アレイを構成することも可能であり、この場合、これらのモジュールは、全体としてみれば同じ平面にはないが、これらのモジュールのエッジ同士は、オフセット無しで整合している。これらのセンサスタックを用いることにより、小ピッチセンサを維持しながら、様々な形状の検出器アレイを作製することが可能である。更に、これらのセンサスタックは、ASICの一方の面をセンサに電気的に接続する手段を提供し、且つ、ASICのその同じ面をシステム電子回路と結合することを促進する。本発明の一部の特徴についてのみ図示及び説明したが、当業者には多数の修正及び変更が想到されよう。したがって、添付の特許請求の範囲は、こうした修正及び変更も全て、本発明の概念に含まれるものとして包含することを理解されたい。"