半導体基板に、第1の方向に延在する複数の第1の溝と該第1の溝よりも幅が狭くかつ該第1の溝に平行に延在する複数の第2の溝とを前記第1の方向に直交する第2の方向に交互に離間して有し、前記第1の溝内にはワード線が形成されており、前記第2の溝には素子分離用導電層が埋設されていると共に、前記第1の溝の底面から下方の領域に延在する下部不純物拡散領域を有し、前記ワード線は前記第1の溝内の前記第2の方向に平行でかつ対向する側壁のそれぞれに第2の絶縁膜を介して形成されてなると共に、第3の絶縁膜で覆われており、前記素子分離用導電層は前記ワード線と同じ材料が埋め込まれてなり、前記第1の溝の底面上に、前記下部不純物拡散領域に電気的に接続すると共に、前記第3の絶縁膜によって前記ワード線と電気的に絶縁された半導体選択成長層を備え、前記半導体選択成長層上にビット線コンタクトを備えている、ことを特徴とする半導体装置。前記ビット線コンタクトはビット線と一体に形成されてなることを特徴とする請求項1に記載の半導体装置。前記第1の溝が延在する方向において隣接する前記半導体選択成長層の間は、前記半導体選択成長層の上面と面一に第4の絶縁膜が形成されていることを特徴とする請求項1又は2のいずれかに記載の半導体装置。前記第1の溝と前記第2の溝との間に形成されてなる半導体ピラーの上部に上部不純物拡散領域が形成されていることを特徴とする請求項1から3のいずれか一項に記載の半導体装置。前記下部不純物拡散領域の不純物濃度は前記上部不純物拡散領域の不純物濃度より高いことを特徴とする請求項1から4のいずれか一項に記載の半導体装置。前記上部不純物拡散領域の底面は平坦に形成されてなり、前記下部不純物拡散領域の底面は湾曲に形成されてなることを特徴とする請求項1から5のいずれか一項に記載の半導体装置。前記上部不純物拡散領域上にコンタクトプラグを介して接続されるキャパシタを備えることを特徴とする請求項4から6のいずれか一項に記載の半導体装置。半導体基板に、第1の方向に延在する複数の第1の溝と該第1の溝よりも幅が狭くかつ該第1の溝に平行に延在する複数の第2の溝とを前記第1の方向に直交する第2の方向に交互に離間して有する半導体装置の製造方法であって、前記半導体基板に、前記第1の方向及び前記第2の方向に交差する第3の方向に延在する複数の素子分離領域を形成すると共に、これによって隣接する素子分離領域間に素子形成領域を形成する工程と、前記半導体基板に、第1の絶縁膜をマスクとして前記第1の溝と前記第2の溝とを形成して、前記第1の溝と前記第2の溝と前記素子分離領域とによって区画された半導体ピラーを形成する工程と、前記第1の溝及び前記第2の溝の内壁に第2の絶縁膜を形成する工程と、前記第1の溝の前記第1の方向に平行でかつ対向する側壁のそれぞれに前記第2の絶縁膜を介して導電膜を形成すると共に、前記第2の溝内に導電膜を埋設する工程と、前記第1の溝内及び第2の溝内の前記導電膜を覆うように、全面に第3の絶縁膜を形成する工程と、前記第1の溝内の底面に形成されている前記第2の絶縁膜及び前記第3の絶縁膜を除去して前記底面を露出させる工程と、前記半導体ピラーの上部に上部不純物拡散領域を形成すると共に、前記第1の溝の前記底面から下方の領域に延在する下部不純物拡散領域を形成する工程と、前記第1の溝内の前記下部不純物拡散領域上に選択エピタキシャル成長法により半導体選択成長層を形成する工程と、前記半導体選択成長層上にビット線コンタクトを形成する工程と、を有することを特徴とする半導体装置の製造方法。前記半導体選択成長層を形成する工程の後に、前記第1の溝内の前記半導体選択成長層を覆うと共に、前記第2の溝内を埋め込むように、全面に第4の絶縁膜を形成する工程と、前記第4の絶縁膜をエッチングして、前記第1の溝内の前記半導体選択成長層を露出させる工程と、を実施し、その後に、前記ビット線コンタクトを形成する工程を実施することを特徴とする請求項8に記載の半導体装置の製造方法。前記上部不純物拡散領域及び前記下部不純物拡散領域を形成する工程において、前記上部不純物拡散領域は前記第1の絶縁膜を介した不純物イオン注入によって形成されることを特徴する請求項8又は9のいずれかに記載の半導体装置の製造方法。前記上部不純物拡散領域及び前記下部不純物拡散領域を形成する工程は、2段階の不純物イオン注入によって行うことを特徴する請求項8から10のいずれか一項に記載の半導体装置の製造方法。前記2段階の不純物イオン注入のうち、第1回目の不純物イオン注入は第1の注入量で行い、第2回目の不純物イオン注入は投影飛程が前記第1の絶縁膜中となる加速条件下で前記第1の注入量より高い注入量で行うことを特徴する請求項11に記載の半導体装置の製造方法。しかしながら、上記トレンチゲート型トランジスタをセルトランジスタセルアレイのアクセストランジスタとして備えたDRAMでは、一つのトレンチに形成された一つのゲート電極と、そのトレンチの両側の基板表面に形成された2つのソース/ドレイン拡散層と、でトランジスタが構成されている。すなわち、2つのソース/ドレイン拡散層が一つのトレンチゲート電極を挟むように、左右に平面的に形成される構成となっているため、さらに微細化することが困難であった。ゲート電極が半導体基板の主面から突出した構造となっており、また、第1のゲート電極と第2のゲート電極との間隔は、極めて狭小とされている。これらの理由により、不純物拡散領域と接触し、かつ上層に配置されたビット線と接続されるビット線用コンタクトプラグを、第1のゲート電極と第2のゲート電極との間に形成することは極めて困難であった。このような問題を回避するために、半導体基板に形成した溝の内部に形成され、上端面が半導体基板の主面よりも下方に配置されたゲート電極ワード線と、ゲート電極上に位置する溝を埋め込むと共に、半導体基板の主面から突出しない絶縁膜と、を備えた構造を採用することが考えられる。このように、ワード線となるゲート電極を半導体基板内に、完全に埋め込むことにより、ビット線用コンタクトプラグを容易に形成できる。ここで、溝トレンチ内に片側サイドウォールにのみゲート電極ワード線を形成するタイプのメモリセルでは微細化を進めることができるが、この場合、溝幅が狭く、ワード線抵抗も大きくなる。そのため、溝深さを深くすることにより、ワード線の抵抗の低下を図ることになるが、この場合は、ビット線コンタクトの抵抗が大きくなり、また、ビット線コンタクトの形成もしくはビット線の分離も困難となるという問題がある。本発明に係る半導体装置は、半導体基板に、第1の方向に延在する複数の第1の溝と該第1の溝よりも幅が狭くかつ該第1の溝に平行に延在する複数の第2の溝とを前記第1の方向に直交する第2の方向に交互に離間して有し、前記第1の溝にワード線が埋め込まれ、前記第2の溝には素子分離用導電層が埋設されていると共に、前記第1の溝の底面から下方の領域に延在する下部不純物拡散領域以下、適宜下部拡散層と記すを有し、前記ワード線は前記第1の溝内の前記第2の方向に平行でかつ対向する側壁のそれぞれに第2の絶縁膜を介して形成されてなると共に、第3の絶縁膜で覆われており、前記素子分離用導電層は前記ワード線と同じ材料が埋め込まれてなり、前記第1の溝の底面上に、前記下部拡散層に電気的に接続すると共に、前記第3の絶縁膜によって前記ワード線と電気的に絶縁された半導体選択成長層を備え、前記半導体選択成長層上にビット線コンタクトを備えている、ことを特徴とする。以上のように、本発明は、第1の溝内の両側壁にゲート電極を配置することにより、それらの側壁をチャネルとする2つの縦型トランジスタが形成される。各々の縦型トランジスタの一方のソース/ドレイン拡散層は側壁の上部に位置する半導体基板表面に形成され、他方のソース/ドレイン拡散層は側壁の下部に位置する第1の溝の底面に形成されている。また、ビット線コンタクトも第1の溝内において、対向するゲート電極の間に形成している。すなわち、一つの溝内に2つのトランジスタと一つのビット線コンタクトを配置している。したがって、前述の2つのソース/ドレイン拡散層が一つのトレンチゲート電極を挟むように、左右に平面的に形成される従来の構成に比べて大幅に微細化することが可能となる。さらに、素子分離層を囲繞する第2の溝が、ワード線が埋め込まれた第1の溝よりも幅狭に形成された構成とすることも微細化に寄与する。また、本発明は、下部拡散層上に半導体選択成長層が形成されて、従来の下部拡散層がかさ上げされてからその上にビット線コンタクトが形成された構成なので、下部拡散層とビット線コンタクトとの良好な電気的接続が図られていると共に、ビット線コンタクトが短小化され、低抵抗化が図られている。以下に、本発明を適用した一実施形態である半導体装置及びその製造方法について図面を参照して説明する。同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。まず、図1A~図1Cに示す本発明を適用した半導体装置の一例である半導体記憶装置DRAMの構造について説明する。図示した構造は半導体装置の一部を示すものである。なお、図1A~図1Cは本発明の半導体装置の特徴をわかりやすく説明するための図であって、図1Aは後述するビット線の形成工程後の平面レイアウトを示す図である。図1Aにおいて、点線は、活性領域素子形成領域1aと素子分離領域1bとの境界を示す。図1Aにおいてはビット線16aを覆う絶縁膜マスク15aは省略している。図1Aにおいて、符号101aは半導体選択成長層10が活性領域素子形成領域1a上に形成されていることを示し、また、符号121bは絶縁膜第4の絶縁膜12が素子分離領域1b上に形成されていることを示している。図1Bは図1Aで示す半導体装置100の切断線A-A’による断面図、図1Cは図1Aで示す半導体装置100の切断線B-B’による断面図である。この半導体装置100は、最終的にDRAMとして機能させるものであり、各メモリセルは、上部拡散層からなるソース領域4aまたは4b、下部拡散層からなるドレイン領域5、及びゲート電極7aを有するMOSトランジスタと、キャパシタ30図11B参照とを有する。この半導体装置100は、半導体基板1を掘り込んで形成された、x方向第2方向及びy方向第1方向の両方向に交差する斜め方向第3方向に延在する複数の素子分離溝トレンチと、この素子分離用の溝に絶縁膜を埋め込むことによって形成された複数の素子分離領域1bと、隣接する素子分離領域1bの間に形成された複数の素子形成領域1aとを備えている。素子分離領域1b及び素子形成領域1aの形状や延在する方向は一例にすぎない。半導体基板1は、所定濃度の不純物を含有する基板、例えばp型単結晶シリコン基板からなり、図1Aに示される素子分離領域1bは、図1Cに示すように、半導体基板1に形成された溝を絶縁膜で埋設したSTIと呼ばれる構造であり、素子形成領域1aはこの素子分離領域1bによって絶縁分離された活性領域である。各素子形成領域1aにおいては、第3方向に沿って半導体ピラー1aa図1B参照が複数並んで半導体基板1の主面に対して立設している。半導体ピラー1aaは、その上部にソース領域となる上部拡散層上部不純物拡散領域4aまたは4bを有すると共に、第1の溝3aの底面3Aから半導体基板1内へ延在し、ドレイン領域となる下部拡散層下部不純物拡散領域5を有する。図1Bに示されるように、下部拡散層5の横方向の幅は、第1の溝3aの底面3Aの横方向の幅と同一となっている。また、上部拡散層4aまたは4bの底面は平面で構成され、下部拡散層5の底面は曲面で構成されている。半導体ピラー1aaの上面は絶縁膜2で被覆されている。また、図1Aおよび図1Bを参照すると、半導体基板1には、素子分離領域1b及び素子形成領域活性領域1aを横断するように、x方向に交互に離間して、y方向に延在する溝33a、3bを有する。第2の溝3bは第1の溝3aよりもx方向の幅が狭く構成されており、半導体装置の微細化が図られている。第1の溝3aを構成する二つの側壁3aaおよび3abには、各々ゲート絶縁膜6aおよび6bが形成されている。さらに、各々の側壁3aaおよび3abに対向するように、ゲート絶縁膜6aおよび6bを介して、各々異なるトランジスタのゲート電極となるワード線7aおよび7bが形成されている。すなわち、第1の溝3aからなる一つの溝の中に、異なるトランジスタを構成する二つのゲート電極が配置されている。一方の側壁3aaには、ソース領域となる上部拡散層4a、ゲート絶縁膜6a、ゲート電極7a、ドレイン領域となる下部拡散層5で第1の縦型トランジスタが構成される。また、他方の側壁3abには、ソース領域となる上部拡散層4b、ゲート絶縁膜6b、ゲート電極7b、ドレイン領域となる下部拡散層5で第2の縦型トランジスタが構成される。ドレイン領域となる下部拡散層5は、二つの縦型トランジスタに共有されている。側壁3aaを構成する半導体基板1の表面は、第1の縦型トランジスタのチャネル領域となる。また、側壁3abを構成する半導体基板1の表面は、第2の縦型トランジスタのチャネル領域となる。本実施形態では、一つの溝を構成する二つの側壁と底面を利用して、二つの縦型トランジスタを配置することができる。第2の溝3bにはワード線7a、7bと同じ材料からなる素子分離用導電層7cが埋め込まれている。素子分離用導電層7cはトランジスタのワード線として機能するものではなく、いわゆるダミーのワード線である。素子分離用導電層7cには、第2の溝3bを構成する半導体基板1の表面に反転層が形成されないように、ワード線7a、7bに印加されるバイアス電圧とは正負が逆転するバイアス電圧が印加される。例えば、本実施形態では半導体基板1をp型半導体としているので、ワード線7aに正のバイアス電圧を印加することにより、側壁3aaを構成する半導体基板1の表面に反転層からなるn型チャネルが形成され、n型拡散層からなるソース領域4aと同じくn型拡散層からなるドレイン領域5が接続されてトランジスタがオン状態となる。半導体基板1がn型の場合は、上記のnとpの関係を逆転させればトランジスタはオン状態となる。上記のトランジスタ動作に合わせて素子分離用導電層7cにも正のバイアス電圧を印加されると、第2の溝3bを構成する半導体基板1の表面に反転層が形成される。その結果、素子分離用導電層7cを挟んで隣接するソース領域4aと4bとが反転層を介して短絡してしまいトランジスタ動作が困難となる問題が発生する。したがって、第2の溝3bを構成する半導体基板1の表面に反転層が形成されないように、素子分離用導電層7cには、ワード線7a、7bに印加されるバイアス電圧とは正負が逆転するバイアス電圧が印加する必要がある。また、第2の溝3bは第1の溝3aよりもx方向の幅が狭く形成されているが、これは半導体装置全体の縮小に寄与するだけではなく、第2の溝3bの底面に拡散層が形成されない構成とするためにも重要な役割を有している。下部拡散層5は第1の溝3aの側壁3aaおよび3abにゲート電極を形成した後、イオン注入により形成される。この時、素子分離用導電層7cが形成される第2の溝3bの幅を第1の溝3aの幅と同じ幅で形成すると、第1の溝3aの場合と同様に溝の底面に下部拡散層5が形成されてしまう。すなわち、第2の溝の底面にn型の導体を配置した構成となってしまう。これは、素子分離用導電層7cを挟んで隣接するトランジスタの絶縁分離を不完全とし、短絡しやすい状態となってしまう。この問題を回避するために本実施形態では、第2の溝3bの幅を第1の溝の幅よりも狭く構成している。具体的には、ゲート電極となるワード線77a、7bを成膜した段階で第2の溝3bが完全に埋まる幅とする。すなわち、ワード線7の厚さの2倍よりも狭い幅とする。例えば、ワード線の厚さを30nmとすると、第2の溝3bのx方向の幅は40~50nmとする。これにより、第2の溝3bは、ワード線7を成膜した段階で完全に埋設される。したがって、この後、イオン注入を行なっても、埋設されたダミーワード線7cによってブロックされるため注入不純物は第2の溝3bの底面まで到達することができず、拡散層は形成されない。また、ワード線7aは第1の溝3a内の側壁3aaにゲート絶縁膜第2の絶縁膜6aを介して形成されてなると共に、第3の絶縁膜8及び絶縁膜第4の絶縁膜12で被覆されている。第1の溝3aと第2の溝3bとは交互に配置するため、ワード線7は、半導体ピラー1aaを中心にしてみた場合、y方向に平行な2つの側壁のうち、一方の側壁にしか形成されておらず、片面サイドウォールゲート構造となっている。言い換えると、半導体ピラー1aaのy方向に平行な2つの側壁のうち、一方の側壁にはワード線7が第2の絶縁膜6を介して形成されており、他方の側壁は素子分離用導電層7cが第2の絶縁膜6を介して形成されている。例えば、図1Bにおいて、中央に記載された第1の溝3a内に設けられた二つのワード線7a、7bの内、右側のワード線7bに注目する。対応する半導体ピラー1aaを中心にしてみると、半導体ピラー1aaは対向する二つの側壁3abと3baを有している。左側の側壁3abにはゲート絶縁膜6bを介してゲート電極となるワード線7bが形成されている。一方、右側の側壁3baにはゲート絶縁膜6cを介して素子分離用導電層7cが設けられている。また、第1の溝3aの底面3Aには、下部拡散層5に電気的に接続する半導体選択エピタキシャル成長層以下、適宜選択Epi層と記す10が備えられている。選択Epi層10は、第1の導電層13a及びその上の第2の導電層14aからなるビット線16aに接続されている。選択Epi層10は、1E20atoms/cm3程度のリンやヒ素などのn型不純物を含有する単結晶シリコンもしくは多結晶シリコンで形成することができる。選択Epi層10の厚さは、第1の溝3aの深さの1/3~1/2の範囲とする。この構成により、下部拡散層5aはビット線16aに電気的に接続されている。選択Epi層10は第3の絶縁膜8によってワード線7と絶縁されている。ビット線16aの上面は絶縁膜マスク15aで被覆されている。ビット線16aの形成工程後、図11に示すように、ビット線16a及び絶縁膜マスク15aを絶縁膜21で覆い、さらに全面を層間絶縁膜22で覆った後、層間絶縁膜22に上部拡散層4a、4bまで貫通する容量コンタクトホール23を開口し、容量コンタクトホール23を充填する容量コンタクトプラグ23を形成し、その上に容量コンタクトパッド24を形成し、その上にさらにキャパシタ30を形成する。その後、キャパシタ30の上部電極33の上面33aに、図11に図示していない層間絶縁膜、ビア、配線等を形成することで、本実施の半導体装置100が製造される。以上のように、本発明の半導体装置では、第1の溝3aの底面3Aに選択Epi層10を形成して、底面3Aをかさ上げされている分、ビット線コンタクトの低抵抗が図られている。また、選択Epi層10は選択エピタキシャル成長法により形成するので、底面3Aの凹凸が効果的に覆われ、ビット線コンタクトの抵抗低減に寄与している。なお、上記素子形成領域1aには、実際はメモリセルが多数並んで形成されているものの、図1Aに示す半導体装置100では、これらのメモリセルを全て図示することが困難なことから、便宜上、素子形成領域1a内においてメモリセルの数を減らした状態で模式的に示している。半導体装置の製造方法次に、本発明を適用した半導体装置の一例である半導体記憶装置DRAMの製造方法について図2~図12を参照して説明する。図2A、図4A、図6A、図7A、図8A、図9A、図11Aは各製造工程における平面レイアウトを示す透視図であって、これらの図については理解の助けのために内部の構造も一部示している。図2Bは図2Aの切断線A-A’による断面図、図2Cは図2Aで示す切断線B-B’による断面図である。図3Aは図2Aの切断線A-A’と同じ線による断面図、図3Bは図2Aで示す切断線B-B’と同じ線による断面図である。図4Bは図4Aの切断線A-A’による断面図、図4Cは図4Aで示す切断線B-B’による断面図である。図5Aは図4Aの切断線A-A’と同じ線による断面図、図5Bは図4Aで示す切断線B-B’と同じ線による断面図である。図6Bは図6Aの切断線A-A’による断面図、図6Cは図6Aで示す切断線B-B’による断面図である。図7Bは図7Aの切断線A-A’による断面図、図7Cは図7Aで示す切断線B-B’による断面図である。図8Bは図8Aの切断線A-A’による断面図、図8Cは図8Aで示す切断線B-B’による断面図である。図9Bは図9Aの切断線A-A’による断面図、図9Cは図9Aで示す切断線B-B’による断面図である。図10は、図2Aで示す切断線B-B’と同じ線による断面図である。図11Bは図11Aの切断線A-A’による断面図、図11Cは図11Aで示す切断線B-B’による断面図である。なお、以下の説明では、上記半導体装置100と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。まず、図2A~図2Cを用いて、活性領域を形成する工程、ワード線形成用及び素子分離層形成用の溝を形成する工程、及び、ゲート絶縁膜を形成する工程について説明する。なお、図2Aにおいては、絶縁膜第2の絶縁膜6を省略している。活性領域の形成工程まず、半導体基板1を用意し、この半導体基板1に活性領域素子形成領域1aを区画するための素子分離溝トレンチを形成する。具体的には例えば、p型単結晶シリコン基板半導体基板1上に、シリコン酸化膜SiO2図示せずとマスク用のシリコン窒化膜Si3N4図示せずとを順次堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン酸化膜、及び、p型単結晶シリコン基板1のパターニングを順次行ない、p型単結晶シリコン基板1に、所定の方向に延在する活性領域素子形成領域1aを区画するための素子分離溝トレンチを形成する。その後、フォトリソグラフィで用いたフォトレジスト図示せずを除去する。隣接する素子分離溝間に形成された領域が活性領域1aとなる。次に、この素子分離溝に絶縁膜を埋め込むことにより、STIShallowTrenchIsolation構造の素子分離領域1bを形成する。具体的には例えば、CVD法等によるシリコン窒化膜、CVD法等によるシリコン酸化膜、又は、SODSpinOnDielectric等の塗布材料を素子分離溝に埋め込まれる絶縁膜として用いて素子分離領域1bを形成する。次に、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。具体的には例えば、ウェットエッチング等の方法によって、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。このようにして、素子分離領域1bを形成することにより、半導体基板1の素子分離領域1b同士の間に活性領域1aを区画形成する。なお、本実施形態では、素子分離領域1b又は活性領域1aは、ワード線及びそれに直交するビット線に交差する方向に直線状に延在する構造であるが、この構造に限定されない。ワード線形成用及び素子分離層形成用の溝の形成工程次に、全面に絶縁膜を成膜した後、この絶縁膜にフォトリソグラフィ技術によって、活性領域1aに交差する方向であるx方向第2の方向に交互に離間して、y方向第1の方向に延在する溝33a、3b用開口を有する溝用開口パターンをパターニングする。次に、図2Bに示すようにパターニングした絶縁膜第1の絶縁膜2をマスク絶縁膜マスクとして、異方性のドライエッチング法を用いて半導体基板1に、ワード線形成用の溝第1の溝3aと、この溝よりも幅が狭くかつこの溝に平行に延在する素子分離用導電層用の溝第2の溝3bとを形成する。本実施形態では、第1の溝3aが形成される開口パターンの第1方向の幅を例えば90nmとし、第2の溝3bが形成される開口パターンの第1方向の幅を例えば35nmとする。具体的には例えば、絶縁膜2としてはシリコン酸化膜を用い、このシリコン酸化膜からなる絶縁膜マスクを用いて異方性のドライエッチング法により半導体基板1に、ワード線形成用の溝第1の溝3aと素子分離用導電層用の溝第2の溝3bとを形成する。第1の溝3aには、対向する側壁3aaと3ab、底面3Aが形成される。第2の溝3bには、対向する側壁3baと3bb、および底面が形成される。第1の溝3aと第2の溝3bの形成によって、素子分離領域1b間に形成された活性領域をワード線に平行する方向で分離して、各メモリセルごとに、第1の溝3aと第2の溝3bと素子分離領域1bとによって区画された半導体ピラー1aaが形成される。ゲート絶縁膜の形成工程次に、ワード線形成用の溝第1の溝3a内及び素子分離用導電層用の溝第2の溝3b内の内壁に、ゲート絶縁膜として機能する絶縁膜第2の絶縁膜6を形成する。具体的には例えば、基板がシリコン基板の場合、絶縁膜第2の絶縁膜6として熱酸化法により形成されたシリコン酸化膜を用いることができる。絶縁膜6の厚さは例えば5nmとする。埋込ワード線の形成工程次に、図3~図6を用いて、埋込ワード線を形成する工程について説明する。なお、図4A及び図6Aにおいては、絶縁膜第2の絶縁膜6を省略している。まず、図3A及び図3Bに示すように、全面に、埋込ワード線用の導電膜7を成膜する。具体的には例えば、CVD法により、全面に、例えば厚さ5nmの窒化チタン膜を成膜し、その上に、例えば厚さ15nmのタングステン膜を成膜して、窒化チタン膜及びタングステン膜の積層膜W/TiN膜を導電膜7とする。導電膜7の厚さは20nmとなる。前述のように、第1の溝3aの幅は90nm、第2の溝の幅は35nmとしている。したがって、導電膜7を形成すると、図3Aに示されるように、第1の溝3aは導電膜7によって埋設されないが、第2の溝3bは導電膜7によって埋設される。このような構成とするためには、導電膜7、すなわちワード線となるゲート電極の厚さの2倍となる寸法に対して、第1の溝3aの幅は大きくなるように形成し、第2の溝3bの幅は小さくなるように形成することが必要である。また、第2の溝3bの第2の方向の幅は、第1の溝3aの第2の方向の幅の1/3~1/2の範囲で設定することが好ましい。1/3より小さくなると、第2の溝3b自体の加工形成が困難となり、1/2より大きくなると第1の溝3a内に絶縁膜等の他の構成物を形成する空間が減少しすぎて形成が困難となるからである。なお、ここで言う、ゲート電極の厚さとは、ゲート電極が形成される下地平面溝の側面および底面を含むに垂直な方向の厚さを意味している。次に、図4A~図4Cに示すように、第1の溝3aの両側壁3aa、3abにサイドウォール状に、第1の溝3aから突出しないように埋込ワード線7a、7bを形成する。また同時に、第2の溝3b内に埋め込まれた導電膜素子分離用導電層7cを形成する。すなわち、第1の溝3aのy方向に平行でかつ対向する側壁3aa、3abのそれぞれに第2の絶縁膜6を介してワード線7a、7bを形成すると共に、前記第2の溝3b内に導電膜素子分離用導電層7cを埋設する具体的には例えば、ドライエッチング法を用いて全面エッチバックすることにより、第1の溝3aの側壁3aaおよび3abに第2の絶縁膜6を介して導電膜7からなるサイドウォールを形成する。このドライエッチングには塩素含有ガスプラズマを用いる。このドライエッチングでは、マスク絶縁膜2やゲート絶縁膜6を構成する酸化シリコン膜がエッチングされない。これにより、図4Bに示すように、第1の溝3aの側壁3aaには第1の縦型トランジスタを構成する第1のゲート電極7aがゲート絶縁膜6を介して形成される。また、側壁3abには第2の縦型トランジスタを構成する第2のゲート電極7bがゲート絶縁膜6を介して形成される。ゲート電極7a、7bの上面は半導体基板1の表面よりも下方に位置するように形成する。また、後の工程で形成する上部拡散層の底面の位置と同等の位置となるように形成する。また、このエッチングの際に、併せて第1の溝3aの下面に配置する導電膜7を除去する。一方、第2の溝3bにおいては、導電膜7が成膜された段階で埋設されているので、上記全面エッチバックにより、上面が第2の溝3b内まで掘り下げられた埋設導電膜7cが形成され、溝が埋設された状態が維持される。次に、図5A及び図5Bに示すように、第1の溝3a内及び第2の溝3b内の導電膜7を覆うように、全面に、例えばCVD法によりシリコン窒化膜からなる絶縁膜第3の絶縁膜8を形成する。次に、図6A~図6Cに示すように、第2の絶縁膜6のうち、第1の溝3a内の底面3Aに形成されている部分と、絶縁膜第3の絶縁膜8のうち、その第2の絶縁膜6の部分の上に形成されている部分とを全面エッチバックにより除去して底面3Aを露出させる。具体的には例えば、この全面エッチバックでは、プラズマエッチングガスにCH3FやCH2F2などのフロロメタンを用いる。これにより、シリコン窒化膜の高選択エッチングをおこなうことができる。この結果、第1の溝3aの側壁3aaに形成された第1のゲート電極7aおよび側壁3abに形成された第2のゲート電極7bがシリコン窒化膜8aによって覆われた状態となる。また、第2の溝3bにおいては、埋設導電膜7cの上面がシリコン窒化膜8bで覆われた状態となる。この全面エッチバックにより、第1の溝3aの底部3A上にはシリコン酸化膜からなる第2の絶縁膜6の表面が露出する。この第2の絶縁膜6を除去するために、上記シリコン窒化膜の全面エッチバックに続いて第2の全面エッチバックを連続して実施する。第2の全面エッチバックでは、C4F8、Ar、O2を含有するガスプラズマを用い、シリコン酸化膜の高選択エッチングを行なう。これにより、第1の溝3aの底面3Aが露出する。また、これにより第2の絶縁膜6も左右に分離され第1のゲート絶縁膜6aおよび第2のゲート絶縁膜6bとして各々独立した構成となる。続いて、シリコンピラー1aaの上部と、第1の溝3aの底面3Aから下方の領域とに不純物拡散領域を形成する。具体的には、半導体基板1の表面に垂直な方向からリンなどのn型不純物を全面イオン注入する。これにより、シリコンピラー1aaの上面と、第1の溝3aの底面3Aで露出している領域すなわち第2の絶縁膜8aで挟まれた領域の半導体基板1に不純物が注入される。この後、熱処理して不純物を拡散させ、ソース領域となる上部拡散層上部不純物拡散領域4a、4bとドレイン領域となる下部拡散層下部不純物拡散領域5を形成する。上部拡散層4a、4bは縦方向のみの不純物拡散で形成されるので、その底面は平面となる。また、下部拡散層5は縦方向に加えて横方向の拡散も伴うので、その底面は湾曲した構成となる。上部拡散層4a、4bの底面の位置はゲート電極7の上面の位置と同等の位置とし、下部拡散層の第2の方向の両端は第1の溝3aの側壁の位置と同等となるように熱処理を制御して構成する。なお、半導体装置として、最終的にDRAMを構成する場合、上部拡散層側にはキャパシタが配置され、下部拡散層側にはビット線が接続される。この場合、キャパシタの蓄積電荷の漏洩を防止するために上部拡散層の不純物濃度は低くし、ビット線全体の抵抗を低減するために下部拡散層の不純物濃度は高くしたい、という相反する要求が発生する。この要求を満たすために本実施形態では2段階のイオン注入法を実施することができる。すなわち最初の注入第1回目の不純物イオン注入では、上部拡散層、下部拡散層共に不純物の注入投影飛程が半導体基板1中に位置するように加速条件を制御して低注入量第1の注入量の不純物を注入する。続く2回目の注入第2回目の不純物イオン注入においては、上部拡散層側ではマスク絶縁膜第1の絶縁膜2の中に投影飛程が位置するように加速条件を制御して高注入量の不純物を注入する。最初の注入では、上部拡散層側、下部拡散層側のいずれにも低注入量の不純物が導入されるが、2回目の注入では上部拡散層側には注入されず、下部拡散層側にのみ高注入量の不純物が導入される。結果的に上部拡散層は低濃度不純物領域となり、下部拡散層を高濃度不純物領域とすることができる。リソグラフィ法を用いて、上部拡散層側をマスクした状態で下部拡散層側にのみ再注入して濃度差をつけることも可能であるが、上記方法を用いればリソグラフィ工程を不要として簡便に低濃度上部拡散層と高濃度下部拡散層を形成することができる。一方、第2の溝3bにおいては、溝内が埋設導電膜7cで埋設されているので、底面への不純物注入は行われず、結果的に不純物拡散層は形成されない。以上の工程により、第1の溝3aの側壁3aaには、第1のゲート絶縁膜6a、ワード線となる第1のゲート電極7a、第1の上部拡散層4a、下部拡散層5からなる第1の縦型MOSトランジスタが形成される。また、同じ溝内の他の一方の側壁3abには、第2のゲート絶縁膜6b、ワード線となる第2のゲート電極7b、第1の上部拡散層4b、下部拡散層5からなる第2の縦型MOSトランジスタが形成される。下部拡散層5は第1の縦型MOSトランジスタと第2の縦型MOSトランジスタで共有される構成となる。さらに、隣接する第1の溝3aの間には、第2の溝3bが形成される。第2の溝3bには第1のゲート電極7aおよび第2のゲート電極7bと同じ材料で構成される埋設導電膜7cが埋設されている。埋設導電膜7cは素子分離層となる。本実施形態の半導体装置の製造方法によれば、素子分離用導電層7cの下方には基板1と逆導電型の不純物拡散層が形成されない構成とすることができるので、素子分離用導電層7cを挟んで隣接する縦型MOSトランジスタ間の短絡を効果的に防止することができる。選択Epi層の形成工程次に、図7A~図7Cに示すように、第1の溝3a内の下部不純物拡散領域5上に選択エピタキシャル成長法により選択Epi層10を形成する。この工程は、下部不純物拡散領域5上に半導体選択成長層10を形成することにより、従来の下部不純物拡散領域5をかさ上げするものである。この構成をとることで、下部不純物拡散領域5とビット線コンタクトとの良好な電気的接続が図られていると共に、ビット線コンタクトが短小化され、低抵抗化が図られている。第1の溝3a内において、ワード線7aと選択Epi層10とは絶縁膜第3の絶縁膜8aによって電気的に絶縁される。なお、図7Aにおいては、絶縁膜第2の絶縁膜6を省略している。具体的には例えば、基板としてシリコン単結晶基板を用いる場合、チャンバー内の圧力が15Torrで、かつチャンバー内の温度が800°Cの水素雰囲気下において、チャンバー内にジクロロシランSiH2Cl2を200ml/min、塩化水素HClを100ml/minの条件で供給することで、シリコンが露出している下部不純物拡散領域5上に例えば、厚さ40nmのシリコン層がエピタキシャル成長する。すなわち、シリコン単結晶基板をシード層として優先的にシリコン層がエピタキシャル成長する。次に、図8A~図8Cに示すように、全面を絶縁膜第4の絶縁膜12で覆う。なお、図8Bにおいては、絶縁膜第4の絶縁膜12と絶縁膜第3の絶縁膜8とは便宜上、区別せずに一体に描いている。具体的には例えば、CVD法によって、半導体選択成長層10を覆うと共に第1の溝3a内を埋め込まない厚さで、全面にシリコン窒化膜第4の絶縁膜12を成膜する。より詳細には、半導体選択成長層10を覆い、絶縁膜第3の絶縁膜8を介してワード線7aの上方及び第1の溝3aの側壁上、絶縁膜マスク2上、及び、第2の溝3b内の素子分離層用導電層上にシリコン窒化膜12を形成する。また、後述する導電膜ビット線コンタクトが隣接して離間する半導体選択成長層10の間に入り込まないように、第1の溝3a内においてy方向第1の方向で隣接して離間する半導体選択成長層10の間にシリコン窒化膜12を埋め込む。この際に、第2の溝3b内も絶縁膜第4の絶縁膜12を埋め込む。図8B及び図8Cに示すように、シリコン窒化膜12は、半導体選択成長層10上に形成された部分12aと、絶縁膜第3の絶縁膜8を介してワード線7aの上方及び第1の溝3a内の側壁上に形成された部分12bと、絶縁膜マスク2上に形成された部分12cと、隣接する半導体選択成長層10の間に埋め込まれた部分12dと、第2の溝3b内で素子分離層用導電層7b上に形成された部分12eとからなる。次に、図9A~図9Cに示すように、第1の溝3a内において、半導体選択成長層10上に形成されている絶縁膜第4の絶縁膜12aを除去して、半導体選択成長層10の表面10aを露出させる。具体的には例えば、全面に形成したシリコン窒化膜第4の絶縁膜12上に、フォトリソグラフィ技術を用いて、半導体選択成長層10上に形成されている部分12aの上方を含むy方向にライン状に開口を有するパターニングされたフォトレジスト図示せずを形成し、このフォトレジストをマスクとして異方性のドライエッチング法によるエッチバックを行って、形成したシリコン窒化膜12のうち、半導体選択成長層10上に形成されている部分12aを含むy方向に沿ってライン状の部分を除去して、半導体選択成長層10の表面10aを露出させる。この際に、半導体選択成長層10上のシリコン窒化膜12aと共に、隣接する半導体選択成長層10間のシリコン窒化膜12dも同時にエッチングされるので、図9Cに示すように、半導体選択成長層10の間に埋め込まれた部分12dは半導体選択成長層10の表面10aと面一となる。ビット線コンタクト及びビット線の形成工程次に、図10に示すように、半導体選択成長層10上にビット線コンタクト及びビット線を形成する。まず、全面に、ビット線コンタクト及びビット線用の導電膜16及びその上にマスクとなる絶縁膜15を形成する。具体的には例えば、全面にまず、第1の溝3a内を埋め込むと共に、絶縁膜マスク2上に形成されて隣接する第1の溝3aを連結する厚さで、不純物をドープしたポリシリコン層13を成膜する。なお、不純物をドープしたポリシリコン層13は、CVD法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。次に、この不純物ドープポリシリコン層13上に、窒化タングステンWN膜とタングステンW膜とを順次堆積させることによりW/WN膜14を形成する。さらに、このW/WN膜14の上に、マスクとなるシリコン窒化膜絶縁膜15を形成する。次に、従来公知のリソグラフィ及びドライエッチング技術を用い、W/WN膜14およびポリシリコン層13からなる積層膜をライン形状にパターニングすることにより、図1に示すようなW/WN膜14a及びポリシリコン層13aからなるビット線16aを形成することができる。ポリシリコン層13aは、半導体選択成長層10と電気的に接続してビット線コンタクトの機能を有すると共に、x方向第1の方向に延在して隣接するビット線コンタクトとに電気的に接続してビット線の機能をも有する。本発明の半導体装置の製造方法では、第1の溝3aの底面3Aに半導体選択成長層10を形成して、底面3Aをかさ上げされている分、ビット線コンタクトの分離のために深くドライエッチングする必要がなく、ビット線コンタクトの分離が容易となる。また、ビット線コンタクト形成用のフォトレジストも不要である。キャパシタの形成工程次に、図11A~図11Cを用いて、キャパシタの形成工程を説明する。図11Aはビット線16を水平に切る面における平面図を示す。なお、図11Aにおいてはシリコン窒化膜21を図示省略している。まず、ビット線構造ビット線16a及びシリコン窒化膜マスク15aを覆う絶縁膜21を形成する。具体的には例えば、減圧CVDLP-CVD法を用いて、全面にシリコン窒化膜21を成膜する。次いで、このシリコン窒化膜21を全面エッチバックすることにより、ビット線16a及びシリコン窒化膜マスク15aの側面と、シリコン窒化膜マスク15aの上面を覆うシリコン窒化膜21を形成する。次に、第1の層間絶縁膜22を成膜し、第1の層間絶縁膜22に容量コンタクトホール23を形成する。具体的には例えば、CVD法を用いて、全面に、Bボロン及びPリンを含有するSiO2膜、即ち、BPSGBoronPhosphorSilicateGlass膜を成膜する。そして、リフロー処理を行うことにより、第1の層間絶縁膜22を成膜する。次いで、容量側コンタクトホールパターンを有するマスク図示せずを用いて、異方性ドライエッチングによって第1の層間絶縁膜22及びその下の絶縁膜2をエッチングすることにより、容量コンタクトホール23を形成する。容量コンタクトホール23と上部不純物拡散領域4とが重なる部分において、容量コンタクトホール23から上部不純物拡散領域4の表面を露出させる。次に、容量コンタクトホール23を充填する容量コンタクトプラグ23を形成し、さらに、容量コンタクトプラグ23の上に、容量コンタクトパッド24を形成する。具体的には例えば、LP-CVD法を用いて、不純物をドープしたポリシリコンで容量コンタクトホール23aを埋め込む。次いで、CMP法によってポリシリコンを研磨除去することにより、シリコン窒化膜21の最上面、第1の層間絶縁膜22の上面、及び容量コンタクトホール23aを埋め込んだ不純物をドープしたポリシリコンの上面が面一になるようにして、容量コンタクトホール23aを充填して容量コンタクトプラグ23を形成する。次いで、容量コンタクトプラグ23上に、窒化タングステンWN及びタングステンWを順次成膜して積層膜を形成する。次に、この積層膜をパターニングして、容量コンタクトパッド24を形成する。次に、容量コンタクトパッド24に接続する下部電極31を形成し、次いで、容量絶縁膜32、上部電極33を形成してキャパシタ30を形成する。具体的には、シリコン窒化膜21上及び第1の層間絶縁膜22上に容量コンタクトパッド24を覆うように、例えばシリコン窒化膜を用いてストッパー層25を形成する。次に、ストッパー層25上に図示しないシリコン酸化膜SiO2膜を成膜する。フォトリソグラフィ技術により、シリコン酸化膜SiO2膜上にパターニングされたフォトレジスト図示せずを形成し、次いで、このフォトレジストをマスクとするドライエッチングにより、容量コンタクトパッド24と対向するシリコン酸化膜図示せず及びストッパー層25をエッチングすることで、容量コンタクトパッド24を露出するシリンダーホール図示せずを形成する。その後、フォトレジスト図示せずを除去する。次に、シリンダーホール図示せずの内面、及び容量コンタクトパッド24の上面に、導電膜例えば、窒化チタン膜を成膜することで、この導電膜よりなり、かつ王冠形状とされた下部電極31を形成する。次いで、ウエットエッチングにより、シリコン酸化膜図示せずを除去する。次いで、ストッパー層25の上面を露出させる。次いで、ストッパー層25の上面、及び下部電極31を覆うように容量絶縁膜32を形成する。さらに、容量絶縁膜32の表面を覆うように上部電極33を形成する。これにより、各容量コンタクトパッド24上に、下部電極31、容量絶縁膜32、及び上部電極33よりなるキャパシタ30が形成される。その後、上部電極33の上面33aに、図示していない層間絶縁膜、ビア、配線等を形成することで、本実施の形態の半導体装置100が製造される。