"第1主面、および前記第1主面と反対側の第2主面を有する半導体基板と、前記半導体基板を前記第1主面から前記第2主面に貫通する貫通穴と、前記貫通穴の内部に形成された貫通電極と、前記半導体基板の前記第1主面上に形成された絶縁膜と、前記絶縁膜上に形成された複数の接続パッドと、を有し、前記複数の接続パッドと前記貫通電極とが、前記絶縁膜に形成された接続孔の内部に形成された接続電極を介して電気的に接続されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記接続電極は、上面視において第1方向の第1寸法と、前記第1方向と直行する第2方向の第2寸法とが同じ形状を有しており、前記複数の接続パッドの各々は、複数の前記接続電極を介して前記貫通電極と電気的に接続していることを特徴とする半導体装置。請求項2記載の半導体装置において、前記接続電極の上面視における形状が円形であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記接続電極は、上面視において第1方向に第1寸法を有し、前記第1方向と直行する第2方向に前記第1寸法よりも大きい第2寸法を有する形状を有しており、前記複数の接続パッドの各々は、複数の前記接続電極を介して前記貫通電極と電気的に接続していることを特徴とする半導体装置。請求項1記載の半導体装置において、前記接続電極は、上面視において格子型の形状を有しており、前記複数の接続パッドの各々は、前記接続電極を介して前記貫通電極と電気的に接続していることを特徴とする半導体装置。請求項1記載の半導体装置において、前記接続電極は前記接続パッドと同一層の金属膜により構成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記接続電極と前記貫通電極との間に金属シリサイド層が形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記接続電極が前記貫通電極の内部に突き出ていることを特徴とする半導体装置。第1主面、および前記第1主面と反対側の第2主面を有する半導体基板と、前記半導体基板を前記第1主面から前記第2主面に貫通する貫通穴と、前記貫通穴の内部に形成された貫通電極と、前記半導体基板の前記第1主面上に形成された絶縁膜と、前記絶縁膜上に形成された上面視において格子型の形状を有する接続パッドと、を有し、前記接続パッドと前記貫通電極とは、前記絶縁膜に形成された接続孔の内部に形成された接続電極を介して電気的に接続されていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記接続電極は前記接続パッドと同一層の金属膜により構成されていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記接続電極と前記貫通電極との間に金属シリサイド層が形成されていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記接続電極が前記貫通電極の内部に突き出ていることを特徴とする半導体装置。以下の工程を含む半導体装置の製造方法:a半導体基板の第1主面上に第1絶縁膜を形成する工程;b前記第1絶縁膜をエッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第1主面に達する複数の接続孔をそれぞれ形成する工程;c前記複数の接続孔の内部に第1金属膜を埋め込み、前記各区画領域に前記第1金属膜からなる複数の接続電極をそれぞれ形成する工程;d前記第1絶縁膜および前記複数の接続電極上に第2絶縁膜を形成する工程;e前記第2絶縁膜をエッチングして、前記各区画領域に前記第2絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程;f前記各区画領域の前記溝の内部に第2金属膜をそれぞれ埋め込み、前記各区画領域に前記第2金属膜からなる接続パッドをそれぞれ形成する工程;g前記半導体基板を前記第1主面と反対側の第2主面から薄く加工した後、前記第1主面に達する貫通穴を前記半導体基板に形成する工程;h前記貫通穴の側面に第3絶縁膜を形成する工程;i前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程。請求項13記載の半導体装置の製造方法において、さらに前記工程aの前に、j前記半導体基板の前記第1主面に金属シリサイド層を形成する工程;を含むことを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記工程fは、さらに以下の工程を含む:f1前記各区画領域の前記溝の内部を含む前記第2絶縁膜上に、バリアメタル膜を形成する工程;f2前記バリアメタル膜上に銅シード層を形成した後、前記銅シード層上に前記各区画領域の前記溝の内部をそれぞれ埋め込んで銅めっき膜を形成する工程;f3前記各区画領域の溝の内部以外の領域の前記銅めっき膜、前記銅シード層、および前記バリアメタル膜を除去する工程。以下の工程を含む半導体装置の製造方法:a半導体基板の第1主面上に第1絶縁膜を形成する工程;b前記第1絶縁膜上に第2絶縁膜を形成する工程;c前記第2絶縁膜および前記第1絶縁膜を順次エッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第1主面に達する複数の接続孔をそれぞれ形成する工程;d前記第2絶縁膜をエッチングして、前記各区画領域に前記第2絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程;e前記各区画領域の前記複数の接続孔の内部および前記溝の内部に第1金属膜を埋め込み、前記各区画領域の前記複数の接続孔の内部に前記第1金属膜からなる複数の接続部材を形成し、前記各区画領域の前記溝の内部に前記第1金属膜からなるパッド電極を前記複数の接続部材と一体に形成する工程;f前記半導体基板を前記第1主面と反対側の第2主面から薄く加工した後、前記第1主面に達する貫通穴を前記半導体基板に形成する工程;g前記貫通穴の側面に第3絶縁膜を形成する工程;h前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程。請求項16記載の半導体装置の製造方法において、さらに前記工程aの前に、i前記半導体基板の前記第1主面に金属シリサイド層を形成する工程;を含むことを特徴とする半導体装置の製造方法。請求項16記載の半導体装置お製造方法において、前記工程eは、さらに以下の工程を含む:e1前記各区画領域の前記複数の接続孔の内部および前記溝の内部を含む前記第2絶縁膜上に、バリアメタル膜を形成する工程;e2前記バリアメタル膜上に銅シード層を形成した後、前記銅シード層上に前記各区画領域の前記複数の接続孔の内部および前記溝の内部をそれぞれ埋め込んで銅めっき膜を形成する工程;e3前記各区画領域の前記複数の接続孔の内部および前記溝の内部以外の領域の前記銅めっき膜、前記銅シード層、および前記バリアメタル膜を除去する工程。以下の工程を含む半導体装置の製造方法:a半導体基板の第1主面に絶縁部を形成する工程;b半導体基板の前記第1主面上に第1絶縁膜を形成する工程;c前記第1絶縁膜および前記絶縁部を順次エッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第1主面に達する複数の接続孔をそれぞれ形成する工程;d前記複数の接続孔の内部に第1金属膜を埋め込み、前記各区画領域に前記第1金属膜からなる複数の接続電極をそれぞれ形成する工程;e前記第1絶縁膜および前記複数の接続電極上に第2絶縁膜を形成する工程;f前記第2絶縁膜をエッチングして、前記各区画領域に前記第2絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程;g前記各区画領域の前記溝の内部に第2金属膜をそれぞれ埋め込み、前記各区画領域に前記第2金属膜からなる接続パッドをそれぞれ形成する工程;h前記半導体基板を前記第1主面と反対側の第2主面から薄く加工した後、前記絶縁部に達する貫通する貫通穴を前記半導体基板に形成する工程;i露出した前記絶縁部を除去する工程;j前記貫通穴の側面に第3絶縁膜を形成する工程;k前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程。しかしながら、ビアラスト方式によるTSV技術を採用した半導体装置については、以下に説明する技術的課題が存在する。1貫通電極が接続する接続パッドは、一般に、ダマシンDamascene法により形成される。しかし、上記接続パッドの上面視における形状は、例えば上面視一辺の寸法が5~100μm程度の四角形であるため、ダマシン法に用いられる化学的機械研磨ChemicalMechanicalPolishing;CMPにおいてディッシングDishingが生じやすい。このディッシングが生じた接続パッドは、その上層に形成される配線の形状不良を引き起こす。その結果、半導体装置の製造歩留りが低下するという問題が生じる。2シリコン基板の主面に半導体素子を形成した後、シリコン基板、および半導体素子を被覆する層間絶縁膜に貫通電極を形成するための貫通穴を形成すると、貫通穴の側面に層間絶縁膜が露出し、水分および金属イオンなどが層間絶縁膜の内部へ容易に侵入する。そのため、これらが原因となって、半導体素子の動作特性が変動し、半導体装置の信頼性が低下するという問題が生じる。本発明の目的は、TSV技術を採用した半導体装置の製造歩留まりおよび信頼性を向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、半導体基板と、半導体基板を表面から裏面に貫通する貫通穴と、貫通穴の内部に形成された貫通電極と、半導体基板の主面上に形成された絶縁膜と、絶縁膜上に形成された複数の接続パッドとを有し、複数の接続パッドと貫通電極とが、絶縁膜に形成された接続孔の内部に形成された接続電極を介して電気的に接続している半導体装置である。この実施の形態は、半導体基板の表面上に第1絶縁膜を形成する工程と、第1絶縁膜をエッチングして、接続パッド形成領域を区画した各区画領域に、半導体基板の主面に達する複数の接続孔をそれぞれ形成する工程と、複数の接続孔の内部に第1金属膜を埋め込み、各区画領域に第1金属膜からなる複数の接続電極をそれぞれ形成する工程と、第1絶縁膜および複数の接続電極上に第2絶縁膜を形成する工程と、第2絶縁膜をエッチングして、各区画領域に第2絶縁膜の上面から下面を貫通する溝をそれぞれ形成する工程と、各区画領域の溝の内部に第2金属膜をそれぞれ埋め込み、各区画領域に第2金属膜からなる接続パッドをそれぞれ形成する工程と、半導体基板を裏面から薄く加工した後、主面に達する貫通穴を半導体基板に形成する工程と、貫通穴の側面に第3絶縁膜を形成する工程と、貫通穴の内部に、各区画領域の接続パッドと電気的に接続する貫通電極を形成する工程とを含む半導体装置の製造方法である。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。TSV技術を採用した半導体装置の製造歩留まりおよび信頼性を向上させることができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、SiSilicon単結晶ウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態において、平面面積という表現を用いた場合、上面視における各部位の上面の面積を意図する。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。まず、本発明の実施の形態によるビアラスト方式によるTSV技術を採用した半導体装置およびその製造方法がより明確となると思われるため、本願発明者によって検討された、本発明が適用される前のビアラスト方式によるTSV技術を採用した半導体装置の製造方法について図38~図43を用いて以下に説明する。図38~図41および図43は、半導体装置の製造工程中の半導体装置の要部断面図であり、接続パッドおよび貫通電極が形成される領域以下、TSV形成領域と言うならびに半導体素子が形成される領域以下、素子形成領域と言うを示している。また、図42は接続パッドおよび貫通電極が形成された領域の要部上面図である。半導体装置の素子形成領域には、電界効果トランジスタ、抵抗素子、および容量素子等の種々の半導体素子が形成されるが、ここでは、電界効果トランジスタを代表するnチャネル型のMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示する。また、以下の説明においては、nチャネル型のMISFETをnMISFETと略す。まず、図38に示すように、例えば単結晶シリコンからなる半導体基板ウエハと称する平面略円形状の半導体の薄板51を用意する。半導体基板51の厚さは、例えば750μm程度である。次に、半導体基板51の主面表面の素子分離領域に絶縁膜からなる分離部52を形成した後、nMISFETが形成される領域の半導体基板51にp型の導電性を示す不純物をイオン注入してp型ウェル53を形成する。次に、半導体基板51の主面にゲート絶縁膜54を形成した後、ゲート絶縁膜54上にゲート電極55を形成し、さらに、ゲート電極55の側面にサイドウォール56を形成する。続いて、ゲート電極55の両側のp型ウェル53にn型の導電性を示す不純物をイオン注入し、ソースドレインとして機能するn型半導体領域57をゲート電極55およびサイドウォール56に対して自己整合的に形成する。次に、半導体基板51の主面上にストッパ絶縁膜58および層間絶縁膜59を順次形成した後、レジストパターンをマスクとしたドライエッチングにより層間絶縁膜59およびストッパ絶縁膜58を順次加工して接続孔60を形成する。ストッパ絶縁膜58は層間絶縁膜59を加工する際にエッチングストッパとなる膜であり、層間絶縁膜59に対してエッチング選択比を有する材料を用いる。接続孔60はn型半導体領域57上などの必要部分に形成する。続いて、接続孔60の内部に金属膜からなる接続電極CEを形成する。次に、シングルダマシンSingleDamascene法により素子形成領域に第1層目の配線を形成し、TSV形成領域に接続パッドを形成する。まず、図39に示すように、半導体基板51の主面上に層間絶縁膜63を形成した後、レジストパターンをマスクとして層間絶縁膜63をドライエッチングして、後の工程で第1層目の配線が形成される領域に層間絶縁膜63の上面から下面に貫通する配線形成用の溝64aを形成する。同時に、後の工程で接続パッドが形成される領域に層間絶縁膜63の上面から下面に貫通し、上面視における形状が四角形の接続パッド形成用の溝64bを形成する。次に、半導体基板51の主面上にバリアメタル膜65を形成した後、バリアメタル膜65上に銅Cuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜66を形成する。Cuめっき膜66によって配線形成用の溝64aの内部および接続パッド形成用の溝64bの内部を埋め込む。次に、配線形成用の溝64aの内部および接続パッド形成用の溝64bの内部以外の領域のCuめっき膜66、シード層、およびバリアメタル膜65をCMP法により除去して、配線形成用の溝64aの内部にCu膜を主導体とする第1層目の配線M1を形成する。同時に、接続パッド形成用の溝64bの内部にCu膜を主導体とする接続パッド67を形成する。ところで、第1層目の配線M1の配線幅W1は、例えば0.1μm程度であるのに対して、接続パッド67の一辺の寸法W2は、例えば5~100μm程度であり、接続パッド67は相対的に大きい平面面積を有する。このため、Cuめっき膜66、シード層、およびバリアメタル膜65をCMP法により除去する際に、接続パッド67の中央部が周辺部よりも薄くなる現象、いわゆるディッシングが生ずる。次に、デュアルダマシンDualDamascene法により素子形成領域およびTSV形成領域に第2層目の配線を形成する。まず、図40に示すように、半導体基板51の主面上に、例えばプラズマ化学的気相成長ChemicalVaporDeposition;CVD法により層間絶縁膜68を形成する。層間絶縁膜68は、その下層の層間絶縁膜63、第1層目の配線M1、および接続パッド67のそれぞれの表面形状に倣って形成される。このため、ディッシュングが生じた接続パッド67の真上に位置する層間絶縁膜68の表面は、他の領域に位置する層間絶縁膜68の表面よりも窪むことになる。続いて、レジストパターンをマスクとして、層間絶縁膜68をドライエッチングして、後の工程で第2層目の配線が形成される領域に配線形成用の溝69Aを形成し、さらに、配線形成用の溝69Aと第1層目の配線M1とを繋ぐ部分に接続孔69Bを形成する。次に、半導体基板51の主面上にバリアメタル膜70を形成した後、バリアメタル膜70上にCuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜71を形成する。Cuめっき膜71によって配線形成用の溝69Aの内部および接続孔69Bの内部を埋め込む。次に、配線形成用の溝69Aの内部および接続孔69Bの内部以外の領域のCuめっき膜71、シード層、およびバリアメタル膜70をCMP法により除去して、配線形成用の溝69Aの内部にCu膜を主導体とする第2層目の配線M2を形成し、接続孔69Bの内部に第2層目の配線M2と一体に形成される接続部材を形成する。しかし、ディッシュングが生じた接続パッド67の真上に第2層目の配線M2が形成されると、Cuめっき膜71、シード層、およびバリアメタル膜70をCMP法により除去しても、層間絶縁膜68の表面に存在する窪みにCuめっき膜71、シード層、およびバリアメタル膜70が残り、隣り合う第2層目の配線M2が繋がってしまう。このため、第2層目の配線M2において、ショート不良が生じる。次に、貫通電極を形成する。まず、図41に示すように、半導体基板51の主面と反対面である裏面を研磨することにより、半導体基板51の厚さを、例えば100μm以下とする。続いて、半導体基板51の裏面にハードマスクHMを形成した後、半導体基板51の裏面から半導体基板51、ストッパ絶縁膜58、および層間絶縁膜59を順次ドライエッチンングして、接続パッド67に達する貫通穴73を形成する。図42に示すように、上面視において接続パッド67と貫通穴73とが重なり、貫通穴73の平面面積が接続パッド67の平面面積よりも小さくなるように、両者の合わせ余裕を考慮して貫通穴73は形成される。ここで、貫通穴73の側面には層間絶縁膜59が露出する。そのため、貫通穴73の側面に露出した層間絶縁膜59から、水分H2O、およびナトリウムイオンNaまたはカリウムイオンK等の金属イオンなどが素子形成領域に侵入し、半導体基板51の主面に形成されたnMISFETの動作特性が変動する場合がある。次に、図43に示すように、貫通穴73の側面に絶縁膜74を形成する。次に、半導体基板51の裏面上にバリアメタル膜75を形成した後、バリアメタル膜75上にCuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜76を形成する。その後、貫通穴73の内部以外の領域のCuめっき膜76、シード層、およびバリアメタル膜75をCMP法により除去して、貫通穴73の内部にCu膜を主導体とする貫通電極77を形成する。以上、説明したように、本発明が適用される前のビアラスト方式によるTSV技術を採用した半導体装置の製造方法では、ディッシングが生じた接続パッド67の真上に層間絶縁膜68を介して形成される第2層目の配線M2においてショート不良が生じる。また、貫通穴73の側面に露出する層間絶縁膜59から素子形成領域に侵入する水分および金属イオンなどによって、半導体基板51の主面に形成されているnMISFETなどの半導体素子の動作特性が変動する。実施の形態1本実施の形態1によるTSVを備える半導体装置を図1および図2を用いて説明する。図1は半導体装置の要部断面図、図2は接続パッドおよび貫通電極が形成された領域の要部上面図である。半導体装置には、電界効果トランジスタ、抵抗素子、および容量素子等の種々の半導体素子が形成された領域素子形成領域と、接続パッドおよび貫通電極が形成された領域TSV形成領域とが互いに異なる領域に設けられている。図1には、素子形成領域に形成された種々の半導体素子のうち、電界効果トランジスタを代表するnMISFETを例示する。また、図1には、便宜上、貫通電極に接続する接続電極の一部、および接続電極に接続する接続パッドの一部のみを記載する。まず、素子形成領域に形成されたnMISFETの構成について図1を用いて説明する。図1に示すように、素子形成領域の半導体基板1の主面表面、第1主面には、分離溝の内部に絶縁膜が埋め込まれた分離部2が形成されており、その分離部2によってnMISFETが形成される活性領域が規定されている。半導体基板1の厚さは、例えば100μm以下である。半導体基板1の主面にはp型ウェル3が形成されており、そのp型ウェル3が形成された領域にnMISFETが形成されている。半導体基板1の主面上にはnMISFETのゲート絶縁膜4を介してゲート電極5が形成されている。ゲート絶縁膜4は、例えば熱酸化法により形成された酸化シリコン膜からなり、ゲート電極5は、例えばCVD法により形成された多結晶シリコン膜からなる。nMISFETのゲート電極5の側面にはサイドウォール6が形成されている。このサイドウォール6は、例えば酸化シリコン膜または窒化シリコン膜からなる。また、nMISFETのゲート電極5の両側のp型ウェル3にはチャネル領域を挟んでソースドレインとして機能するn型半導体領域7が形成されている。さらに、nMISFETはストッパ絶縁膜8および層間絶縁膜9によって覆われている。ストッパ絶縁膜8は、例えば窒化シリコン膜からなる。また、層間絶縁膜9は、例えば酸化シリコン膜からなり、その表面は平坦化されている。ストッパ絶縁膜8および層間絶縁膜9にはゲート電極5に達する接続孔図示は省略およびn型半導体領域7に達する接続孔10aが形成されている。接続孔10aは柱状であり、その径は、第1層目の配線M1の線幅と同じか、またはそれよりも小さく設定され、例えば0.06μm程度である。接続孔10aの内部には金属膜からなる接続電極CEaが形成されている。接続電極CEa上には、例えばCu膜を主導体とする第1層目の配線M1が、接続電極CEaに接続してシングルダマシン法により形成されている。すなわち、第1層目の配線M1は、接続電極CEaおよび層間絶縁膜9上に堆積された層間絶縁膜13に配線形成用の溝14aを形成し、その内部にCu膜を埋め込むことによって形成されている。第1層目の配線M1の線幅は、例えば0.1μm程度である。さらに、第1層目の配線M1上には、例えばCu膜を主導体とする第2層目の配線M2が、接続部材を介して第1層目の配線M1に接続してデュアルダマシン法により形成されている。すなわち、第2層目の配線M2は、第1層目の配線M1および層間絶縁膜13上に堆積された層間絶縁膜18に配線形成用の溝19Aを形成し、さらに、配線形成用の溝19Aと第1層目の配線M1とを繋ぐ部分に接続孔19Bを形成し、これらの内部にCu膜を埋め込むことによって形成されている。接続孔19Bの内部には第2層目の配線M2と一体に形成される接続部材が形成されている。さらに、第2層目の配線M2上には、上層の配線、例えば第3層目~第6層目の配線が形成されているが、図示は省略する。次に、TSV形成領域に形成されたTSVの構成について図1および図2を用いて説明する。図1および図2に示すように、TSV形成領域の半導体基板1には、半導体基板1を貫通する貫通穴23が形成されている。一般には、例えば5~100μm程度の直径を有する貫通穴23が形成されるが、本実施の形態1では5μm程度とした。貫通穴23の側面および底面にはバリアメタル膜25が形成され、さらに貫通穴23の内部にはCuめっき膜26が形成されており、バリアメタル膜25およびCuめっき膜26によって貫通電極27が構成されている。バリアメタル膜25は、例えば窒化チタンTiN膜、タンタルTa膜、または窒化タンタルTaN膜等である。半導体基板1の裏面第2主面には、絶縁膜22が形成されている。この絶縁膜22は、半導体基板1に貫通穴23を形成する際のハードマスクとして機能し、さらに半導体基板1の裏面からの金属汚染を防止する保護膜としても機能する。また、貫通電極27と半導体基板1との間には、絶縁膜24が形成されている。この絶縁膜24は貫通電極27からの金属汚染を防止する保護膜として機能する。また、この絶縁膜24は貫通電極27と半導体基板1とを絶縁分離する機能も果たす。絶縁膜22,24の厚さは、例えば0.5μm程度である。図2において、一点破線で囲んだ領域が貫通電極27と電気的に接続する接続パッド17が形成される領域以下、接続パッド形成領域と言うPDAである。本実施の形態1では、上面視における形状が、一辺の寸法が7μm程度の四角形の接続パッド形成領域PDAを例示しており、接続パッド形成領域PDAと貫通電極27とは上面視において重なっている。しかし、接続パッド形成領域PDAには、接続パッド形成領域PDAの全面に一つの接続パッドが配置されているのではなく前述の図42参照、接続パッド形成領域PDAを複数に区画し、各区画領域に隣り合う接続パッド17とは離間して接続パッド17が配置されている。本実施の形態1では、接続パッド形成領域PDAを16に区画し第1方向図2に示すx方向を4つに区画、第1方向と直行する第2方向図2に示すy方向を4つに区画、各区画領域にそれぞれ接続パッド17を配置した態様を例示している。接続パッド17の上面視における形状は、例えば一辺の寸法が1μm程度の四角形であり、隣り合う接続パッド17の間隔は、例えば0.5μm程度である。接続パッド17は、第1層目の配線M1と同一工程においてシングルダマシン法を用いて形成される。すなわち、接続パッド17は、層間絶縁膜13に接続パッド形成用の溝14bを形成し、その内部にCu膜を埋め込むことによって形成されている。しかし、接続パッド形成領域PDAを複数に区画し、各区画領域にはディッシングが生じ難い平面面積を有する接続パッド形成用の溝14bをそれぞれ形成する。そのように形成された接続パッド形成用の溝14bの内部にCu膜を埋め込んでいるので、接続パッド形成領域PDAの全面に一つの接続パッドを形成した場合よりも、接続パッド17に生じるディッシングは軽減し、その表面はほぼ平坦である。さらに、接続パッド17上には、素子形成領域と同様に、第2層目の配線M2がデュアルダマシン法を用いて形成される。すなわち、第2層目の配線M2は、層間絶縁膜18に配線形成用の溝19Aを形成し、その内部にCu膜を埋め込むことによって形成されている。しかし、接続パッド17の表面はほぼ平坦であることから、層間絶縁膜18の表面もほぼ平坦である。従って、TSV形成領域において、隣り合う第2層目の配線M2のショート不良を防止することができるので、接続パッド17のディッシュングに起因した半導体装置の製造歩留りの低下を回避することができる。さらに、各接続パッド17は、貫通電極27と電気的に接続されるが、直接貫通電極27に接続されず、ストッパ絶縁膜8および層間絶縁膜9に形成された貫通電極用接続孔10bの内部に形成された接続電極CEbを介して、貫通電極27と電気的に接続している。すなわち、TSV形成領域の半導体基板1の主面上には、前述した素子形成領域と同様に、ストッパ絶縁膜8および層間絶縁膜9が形成されている。さらに、ストッパ絶縁膜8および層間絶縁膜9には貫通電極27に達する複数の貫通電極用接続孔10bが形成され、各貫通電極用接続孔10bの内部には金属膜からなる接続電極CEbがそれぞれ形成されている。貫通電極用接続孔10bの形状は、素子形成領域に形成される接続孔10aと同じ柱状であり、その上面視における形状は円形である。また、貫通電極用接続孔10bの径は、素子形成領域に形成される接続孔10aの径と同じであり、例えば第1層目の配線M1の線幅と同じか、またはそれよりも小さく設定される。本実施の形態1では、例えば第1層目の配線M1の線幅を0.1μm程度とし、接続孔10aおよび貫通電極用接続孔10bの径を0.06μm程度とした。ここでは、素子形成領域に形成される接続孔10aの径とTSV形成領域に形成される貫通電極用接続孔10bの径とを同じとしたが、互いに異なる径としてもよい。このように、層間絶縁膜9には、貫通電極27を形成するための貫通穴23を形成していない。従って、貫通穴23からの層間絶縁膜9を介した素子形成領域へのH2O、およびNaまたはK等の金属イオンなどの侵入を防止することができる。これにより、nMISFETの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。ところで、前述の図2に示したように、TSV形成領域には、上面視における形状が、一辺の寸法が1μm程度の四角形の接続パッド17を例示した。また、上面視における形状が、径が0.06μm程度の円形であり、第1方向の寸法と第2方向の寸法とが同じ接続電極CEbを例示した。しかし、接続パッド17の形状および接続電極CEbの形状はこれらに限定されるものではない。本実施の形態1による半導体装置に備わるTSVの変形例を図3~図6に示す。図3、図4、図5、および図6はそれぞれTSVの第1の変形例、第2の変形例、第3の変形例、および第4の変形例を示すTSV形成領域の要部上面図である。まず、図3を用いて第1の変形例を説明する。図3には、接続電極貫通電極用接続孔の変形例を示す。接続パッド17の上面視における形状は、前述したように、例えば一辺の寸法が1μm程度の四角形である。貫通電極用接続孔10cは、一定の幅で第2方向図3に示すy方向に沿って延在する溝形状を有している。貫通電極用接続孔10cの上記幅は、例えば0.05μm程度である。このような溝形状の貫通電極用接続孔10cが、互いに離間して、第2方向と直行する第1方向図3に示すx方向に沿って複数配置されている。貫通電極用接続孔10cの内部には接続電極CEcが形成されている。従って、上面視において第1方向の寸法よりも第2方向の寸法が大きい形状の複数の接続電極CEcが形成されている。なお、一定の幅で第1方向図3に示すx方向に沿って延在する貫通電極用接続孔を、第2方向図3に示すy方向に沿って複数配置してもよい。次に、図4を用いて第2の変形例を説明する。図4には、接続電極貫通電極用接続孔の他の変形例を示す。接続パッド17の上面視における形状は、前述したように、例えば一辺の寸法が1μm程度の四角形である。貫通電極用接続孔10dは、一定の幅で第1方向図4に示すx方向に沿って延在し、互いに離間して、第1方向と直行する第2方向図4に示すy方向に複数配置された溝と、一定の幅で第2方向に沿って延在し、互いに離間して、第1方向に複数配置された溝とが交差してなる格子型の溝形状を有している。上記溝の幅は、例えば0.05μmである。貫通電極用接続孔10dの内部には接続電極CEdが形成されている。従って、上面視において格子型の接続電極CEdが形成されている。次に、図5を用いて第3の変形例を説明する。図5には、接続パッドの変形例を示す。接続パッド17eは、上面視において一定の幅で第2方向図5に示すy方向に沿って延在する形状を有している。接続パッド17eの上記幅は、例えば1μm程度である。このような形状の接続パッド17eが、互いに離間して、第2方向と直行する第1方向図5に示すx方向に沿って複数第3の変形例では4つ配置されている。なお、上面視において一定の幅で第1方向図5に示すx方向に沿って延在する接続パッドを、第2方向図5に示すy方向に沿って複数配置してもよい。接続パッド17eと貫通電極27とは、例えば径が0.06μm程度の柱状の接続電極を介して電気的に接続されている。次に、図6を用いて第4の変形例を説明する。図6には、接続パッドの他の変形例を示す。接続パッド17fは、上面視において一定の幅で第1方向図6に示すx方向に沿って延在し、互いに離間して、第1方向と直行する第2方向図6に示すy方向に複数配置された部分と、上面視において一定の幅で第2方向に沿って延在し、互いに離間して、第1方向に複数配置された部分とが交差してなる格子型の形状を有している。上記幅は、例えば1μm程度である。接続パッド17fと貫通電極27とは、例えば径が0.06μm程度の柱状の接続電極を介して電気的に接続されている。次に、本実施の形態1によるビアラスト方式によるTSV技術を採用した半導体装置の製造方法について図7~図14を用いて工程順に説明する。図7~図14は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびTSV形成領域を示している。また、図7~図14の素子形成領域には、半導体素子としてnMISFETを例示する。まず、図7に示すように、例えば単結晶シリコンからなる半導体基板ウエハと称する平面略円形状の半導体の薄板1を用意する。半導体基板1の厚さは、例えば750μm程度である。次に、半導体基板1の主面表面、第1主面の素子分離領域に絶縁膜からなる分離部2を形成する。続いて、nMISFETが形成される領域の半導体基板1にp型の導電性を示す不純物をイオン注入してp型ウェル3を形成する。次に、半導体基板1の主面にゲート絶縁膜4を形成した後、ゲート絶縁膜4上にnMISFETのゲート電極5を形成する。続いて、ゲート電極5の側面にサイドウォール6を形成した後、ゲート電極5の両側のp型ウェル3にn型の導電性を示す不純物をイオン注入し、nMISFETのソースドレインとして機能するn型半導体領域7をゲート電極5およびサイドウォール6に対して自己整合的に形成する。次に、半導体基板1の主面上にストッパ絶縁膜8および層間絶縁膜9を順次形成する。ストッパ絶縁膜8は層間絶縁膜9を加工する際にエッチングストッパとなる膜であり、層間絶縁膜9に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜8は、例えば窒化シリコン膜であり、層間絶縁膜9は、例えば酸化シリコン膜である。窒化シリコン膜は、酸化シリコン膜よりも強い応力を有しており、その応力によりnMISFETのチャネル部となる半導体基板1に歪を生じさせる。チャネル部に生じた歪により、チャネル部の電子の移動度が改善するため、nMISFETの駆動電流を増加させることができる。次に、図8に示すように、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜9およびストッパ絶縁膜8を順次加工して接続孔10aおよび貫通電極用接続孔10bを形成する。接続孔10aはn型半導体領域7上およびゲート電極5上などのnMISFETを動作させるために電圧印加を必要とする部分に形成する。また、貫通電極用接続孔10bは接続パッド形成領域の各区画領域であって、後の工程で貫通電極17が形成される部分に形成する。次に、半導体基板1の主面上に、例えばスパッタリング法によりバリアメタル膜11を形成する。バリアメタル膜11は、例えばTiN膜、Ta膜、またはTaN膜等である。続いて、バリアメタル膜11上に、例えばCVD法またはスパッタリング法によりタングステンW膜を形成する。続いて、接続孔10aの内部および貫通電極用接続孔10bの内部以外の領域のW膜およびバリアメタル膜11をCMP法により除去して、接続孔10aの内部にW膜を主導体とする接続電極CEaを形成し、貫通電極用接続孔10bの内部にW膜を主導体とする接続電極CEbを形成する。次に、シングルダマシン法により素子形成領域に第1層目の配線M1を形成し、TSV形成領域に接続パッド17を形成する。まず、図9に示すように、半導体基板1の主面上に層間絶縁膜13を形成する。層間絶縁膜13は、例えばプラズマCVD法により形成される酸化シリコン膜である。続いて、レジストパターンをマスクとして、層間絶縁膜13をドライエッチングして、第1層目の配線が形成される領域に、層間絶縁膜13の上面から下面に貫通し、接続電極CEaに達する配線形成用の溝14aを形成する。同時に、TSV形成領域の接続パッド形成領域の各区画領域に、層間絶縁膜13の上面から下面に貫通し、接続電極CEbに達する接続パッド形成用の溝14bを形成する。ここで、前述の図2を用いて説明したように、接続パッド形成領域には、複数の接続パッド形成用の溝14bが互いに離間して形成される。接続パッド形成用の溝14bの上面視における形状は、例えば一辺の寸法が1μm程度の四角形であり、隣り合う接続パッド形成用の溝14bの間隔は、例えば0.5μm程度である。次に、半導体基板1の主面上にバリアメタル膜15を形成する。バリアメタル膜15は、例えばTiN膜、Ta膜、またはTaN膜等である。続いて、CVD法またはスパッタリング法によりバリアメタル膜15上にCuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜16を形成する。Cuめっき膜16によって配線形成用の溝14aの内部および接続パッド形成用の溝14bの内部を埋め込む。次に、配線形成用の溝14aの内部および接続パッド形成用の溝14bの内部以外の領域のCuめっき膜16、シード層、およびバリアメタル膜15をCMP法により除去する。これにより、配線形成用の溝14aの内部に、Cu膜を主導体とする第1層目の配線M1を形成する。同時に、接続パッド形成用の溝14bの内部に、Cu膜を主導体とする接続パッド17を形成する。接続パッド17の上面視における形状は、例えば一辺の寸法が1μm程度の四角形であり、隣り合う接続パッド17の間隔は、例えば0.5μm程度である。このように、接続パッド形成領域を複数に区画し、各区画領域にディッシングの生じ難い平面面積を有する接続パッド形成用の溝14bをそれぞれ形成し、そのように形成された接続パッド形成用の溝14bの内部にCu膜を埋め込んでいるので、接続パッド17の表面はほぼ平坦となる。なお、本実施の形態1では、第1層目の配線M1および接続パッド17を構成する主導体であるCu膜を電解めっき法により形成したが、CVD法、スパッタリング法、またはスパッタリフロー法等により形成してもよい。次に、デュアルダマシンダマシン法により素子形成領域およびTSV形成領域に第2層目の配線M2を形成する。まず、図10に示すように、半導体基板1の主面上に、例えばプラズマCVD法により層間絶縁膜18を形成する。層間絶縁膜18は、その下層の層間絶縁膜13、第1層目の配線M1、および接続パッド17のそれぞれの表面形状に倣って形成されが、これらの表面はほぼ平坦であることから、層間絶縁膜18の表面もほぼ平坦である。続いて、レジストパターンをマスクとして、層間絶縁膜18をドライエッチングして、第2層目の配線が形成される領域に配線形成用の溝19Aを形成し、さらに、配線形成用の溝19Aと第1層目の配線M1とを繋ぐ部分に第1層目の配線M1に達する接続孔19Bを形成する。次に、半導体基板1の主面上にバリアメタル膜20を形成した後、バリアメタル膜20上にCuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜21を形成する。バリアメタル膜20は、例えばTiN膜、Ta膜、またはTaN膜等である。次に、配線形成用の溝19Aの内部および接続孔19Bの内部以外の領域のCuめっき膜21、シード層、およびバリアメタル膜20をCMP法により除去して、配線形成用の溝19Aの内部にCu膜を主導体とする第2層目の配線M2を形成し、接続孔19Bの内部に第2層目の配線M2と一体に形成される接続部材を形成する。ここで、配線形成用の溝19Aが形成された層間絶縁膜18の表面はほぼ平坦であることから、前述の図43に示したような接続パッドに生じるディッシングに起因した第2層目の配線M2のショート不良は生じない。その後、図示は省略するが、例えば前述した第2層目の配線M2と同様な方法によりさらに上層の配線、例えば第3層目~第6層目の配線を形成する。次に、貫通電極27を形成する。まず、図11に示すように、半導体基板1の主面と反対面である裏面第2主面を研磨することにより、半導体基板1の厚さを、例えば100μm以下とする。次に、半導体基板1の裏面に絶縁膜22を形成した後、レジストパターン図示は省略をマスクとして、絶縁膜22をドライエッチングしてハードマスクを形成する。絶縁膜22は、例えばプラズマCVD法により形成された窒化シリコン膜または酸化シリコン膜であり、その厚さは、例えば0.5μm程度である。また、絶縁膜22は、ハードマスクとしての機能の他に、半導体基板1の裏面からの金属汚染を防止する保護膜としても機能する。次に、レジストパターンおよび絶縁膜22からなるハードマスクをマスクとして、半導体基板1の裏面からTSV形成領域の半導体基板1を、接続孔10bの内部に形成された接続電極CEbバリアメタル膜11およびストッパ絶縁膜8が露出するまでドライエッチンングする。レジストパターンは、このエッチング工程において消滅する。これにより、接続電極CEbに達する貫通穴23を形成する。貫通穴23の径は、例えば5μm程度である。ここで、貫通穴23は層間絶縁膜9に達していないので、層間絶縁膜9を介したH2O、およびNaまたはK等の金属イオンなどの侵入を防止することができる。次に、図12に示すように、貫通穴23の底面および側面を含む半導体基板1の裏面上に絶縁膜24を形成する。絶縁膜24は、例えばプラズマCVD法により形成された酸化シリコン膜であり、その厚さは、例えば0.5μm程度である。次に、図13に示すように、異方性のドライエッチングにより、絶縁膜22からなるハードマスク上および貫通穴23の底面の絶縁膜24を除去して、貫通穴23の側面のみに絶縁膜24を残す。次に、図14に示すように、半導体基板1の裏面上にバリアメタル膜25を形成した後、バリアメタル膜25上にCuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜26を形成する。バリアメタル膜25は、例えばTiN膜、Ta膜、またはTaN膜等である。その後、貫通穴23の内部以外の領域のCuめっき膜26、シード層、およびバリアメタル膜25をCMP法により除去して、貫通穴23の内部にCu膜を主導体とする貫通電極27を形成する。このように、本実施の形態1によれば、接続パッド形成領域PDAを複数に区画し、相対的に平面面積の小さい接続パッド17を隣り合う接続パッドと離間して各区画領域にそれぞれ形成することにより、接続パッド17に生じるディッシングが軽減される。これにより、接続パッド17の上層に形成される第2層目の配線M2に上記ディッシングに起因したショート不良が生じないので、半導体装置の製造歩留りの低下を回避することができる。また、半導体素子を覆う層間絶縁膜9には貫通電極27を形成するための貫通穴23を形成していないので、貫通穴23からの層間絶縁膜9を介したH2O、およびNaまたはK等の金属イオンなどの素子形成領域への侵入を防止することができる。これにより、半導体素子の動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。実施の形態2本実施の形態2が前述した実施の形態1と相違する点は、TSV形成領域に形成される接続パッドおよび接続電極の構成である。前述した実施の形態1では、接続パッド17は主としてCu膜により構成し、接続パッド17と貫通電極27とを電気的に接続する接続電極CEbは主としてW膜により構成したが、本実施の形態2では、接続パッドおよび接続電極を主として同一層のCu膜により構成する。本実施の形態2によるTSVを備える半導体装置を図15を用いて説明する。図15は半導体装置の要部断面図であり、素子形成領域の一部およびTSV形成領域を示している。図15の素子形成領域に形成されたnMISFETの構成は、前述の実施の形態1に記載したnMISFETの構成と同様であるので、その説明は省略する。図15に示すように、TSV形成領域の半導体基板1に形成された貫通穴23、貫通穴23の内部に形成されたバリアメタル膜25およびCuめっき膜26によって構成される貫通電極27、半導体基板1の裏面に形成された絶縁膜22、ならびに貫通電極27と半導体基板1との間に形成された絶縁膜24は前述した実施の形態1と同様である。さらに、前述した実施の形態1と同様に、接続パッド形成領域を複数に区画し、各区画領域に、隣り合う接続パッド31とは離間して接続パッド31をそれぞれ配置している。接続パッド31の上面視における形状の態様としては、例えば前述した実施の形態1において図2、図5、または図6を用いて説明した形状を採用することができる。しかし、接続パッド31は、デュアルダマシン法を用いて形成される。すなわち、ストッパ絶縁膜8および層間絶縁膜9に形成された貫通電極用接続孔32の内部、ならびに層間絶縁膜13に形成された接続パッド形成用の溝33の内部に同一層のCu膜を埋め込むことにより、貫通電極27に接続する接続部材と一体なった接続パッド31が形成されている。このように接続部材と一体となった接続パッド31を形成した場合であっても、接続パッド形成領域を複数の領域に区画し、各区画領域にディッシングが生じ難い平面面積を有する接続パッド形成用の溝33をそれぞれ形成することができる。従って、そのように形成された接続パッド形成用の溝33の内部にCu膜を埋め込んでいるので、接続パッド形成領域PDAの全面に一つの接続パッドを形成した場合よりも、接続パッド31に生じるディッシングは軽減し、その表面はほぼ平坦である。さらに、接続パッド31上には、素子形成領域と同様に、第2層目の配線M2がデュアルダマシン法を用いて形成される。すなわち、第2層目の配線M2は、接続パッド31および層間絶縁膜13上に堆積された層間絶縁膜18に配線形成用の溝19Aを形成し、その内部にバリアメタル膜およびCu膜を埋め込むことによって形成されている。しかし、接続パッド31の表面はほぼ平坦であることから、層間絶縁膜18の表面もほぼ平坦である。従って、TSV形成領域において、隣り合う第2層目の配線M2のショート不良を防止することができるので、接続パッド31のディッシュングに起因した半導体装置の製造歩留りの低下を回避することができる。また、接続パッド31と貫通電極27とを接続する接続部材にCu膜を用いることにより、W膜を主導体とする接続電極を用いた場合よりも接続パッド31と貫通電極27との間の抵抗を低減することができる。さらに、前述した実施の形態1と同様に、層間絶縁膜9には貫通電極27を形成するための貫通穴23を形成しておらず、貫通電極用接続孔32を通して接続パッド31と貫通電極27とが電気的に接続されている。従って、貫通穴23からの層間絶縁膜9を介したH2O、およびNaまたはK等の金属イオンなどの素子形成領域への侵入を防止することができるので、nMISFETの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。貫通電極用接続孔32の形状の態様としては、例えば前述した実施の形態1において図2、図3、または図4を用いて説明した形状を採用することができる。次に、本実施の形態2によるビアラスト方式によるTSV技術を採用した半導体装置の製造方法について図16~図20を用いて工程順に説明する。図16~図20は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびTSV形成領域を示している。また、図16~図20の素子形成領域には、半導体素子としてnMISFETを例示する。まず、前述した実施の形態1において図7を用いて説明したように、素子形成領域の半導体基板1の主面にnMISFETを形成する。次に、図16に示すように、半導体基板1の主面上にストッパ絶縁膜8および層間絶縁膜9を順次形成した後、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜9およびストッパ絶縁膜8を順次加工して接続孔10aを形成する。接続孔10aはnMISFETのn型半導体領域7上およびゲート電極5上などのnMISFETを動作させるために電圧印加を必要とする部分に形成する。続いて、接続孔10aの内部にW膜を主導体とする接続電極CEaを形成する。次に、デュアルダマシン法により素子形成領域に第1層目の配線M1を形成し、TSV形成領域に接続部材と一体となった接続パッド31を形成する。まず、半導体基板1の主面上に層間絶縁膜13を形成する。層間絶縁膜13は、例えばプラズマCVD法により形成される酸化シリコン膜である。続いて、レジストパターンをマスクとして、TSV形成領域の層間絶縁膜13、層間絶縁膜9、およびストッパ絶縁膜8を順次ドライエッチングして、半導体基板1に達する接続孔32を形成する。次に、図17に示すように、レジストパターンをマスクとして、層間絶縁膜13をドライエッチングして、素子形成領域の第1層目の配線が形成される領域に層間絶縁膜13の上面から下面に貫通し、接続電極CEaに達する配線形成用の溝14aを形成する。同時に、TSV形成領域の接続パッドが形成される領域に層間絶縁膜13の上面から下面を貫通し、接続孔32に達する接続パッド形成用の溝33を形成する。次に、図18に示すように、素子形成領域では、配線形成用の溝14aの内部にバリアメタル膜およびCu膜を埋め込んで、Cu膜を主導体とする第1層目の配線M1を形成する。同時に、TSV形成領域では、接続パッド形成用の溝33の内部および接続孔32の内部に、バリアメタル膜およびCu膜を埋め込む。これにより、接続パッド形成用の溝33の内部に、Cu膜を主導体とする接続パッド31が形成されるが、この接続パッド31は接続孔32の内部に形成されたCu膜を主導体とする接続部材と一体となって形成される。次に、図19に示すように、前述した実施の形態1と同様にして、第2層目の配線M2を形成し、さらに、その上層の配線、例えば第3層目~第6層目の配線を形成する。その後、図20に示すように、前述した実施の形態1と同様にして、半導体基板1の厚さを、例えば100μm以下と薄くした後、貫通電極27を形成する。このように、本実施の形態2によれば、デュアルダマシン法を用いて接続パッド31を形成しても、前述した実施の形態1と同様の効果が得られる。さらに、接続パッド31と貫通電極27とを、Cu膜を主導体する接続部材によって接続しているので、W膜を主導体とする接続電極を用いた場合よりも抵抗が低減して、より高速で低電力のTSVを提供することができる。実施の形態3本実施の形態3が前述した実施の形態1と相違する点は、TSV形成領域において、接続電極と貫通電極との間に金属シリサイド層が形成されていることである。本実施の形態3によるTSVを備える半導体装置を図21を用いて説明する。図21は半導体装置の要部断面図であり、素子形成領域の一部およびTSV形成領域を示している。図21の素子形成領域に形成されたnMISFETの構成は、ゲート電極5の表面およびソースドレインを構成するn型半導体領域7の表面に金属シリサイド層が形成されていること以外は、前述の実施の形態1に記載したnMISFETの構成と同様であるので、その説明は省略する。図21に示すように、TSV形成領域の半導体基板1に形成された貫通穴23、貫通穴23の内部に形成されたバリアメタル膜25およびCuめっき膜26によって構成される貫通電極27、半導体基板1の裏面に形成された絶縁膜22、ならびに貫通電極27と半導体基板1との間に形成された絶縁膜24は前述した実施の形態1と同様である。さらに、前述した実施の形態1と同様に、接続パッド形成領域を複数に区画し、各区画領域に、隣り合う接続パッド17とは離間して接続パッド17をそれぞれ配置している。接続パッド17の上面視における形状の態様としては、例えば前述した実施の形態1において図2、図5、または図6を用いて説明した形状を採用することができる。また、前述した実施の形態1と同様に、層間絶縁膜9には貫通電極27を形成するための貫通穴23を形成しておらず、貫通電極用接続孔10bを通して接続パッド17と貫通電極27とが電気的に接続されている。従って、貫通穴23からの層間絶縁膜9を介したH2O、およびNaまたはK等の金属イオンなどの素子形成領域への侵入を防止することができるので、nMISFETの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。貫通電極用接続孔10bの形状の態様としては、例えば前述した実施の形態1において図2、図3、または図4を用いて説明した形状を採用することができる。しかし、接続電極CEbと貫通電極27との間には金属シリサイド層34が形成されている。金属シリサイド層34は、例えばニッケルシリサイドNiSi層、白金Ptを含有するニッケルシリサイドNiPtSi層、またはコバルトシリサイドCoSi2層等である。このように、金属シリサイド層34を形成することにより、接続電極CEbと貫通電極27との接触抵抗を低減することができる。次に、本実施の形態3によるビアラスト方式によるTSV技術を採用した半導体装置の製造方法について図22~図28を用いて工程順に説明する。図22~図28は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびTSV形成領域を示している。また、図22~図28の素子形成領域には、半導体素子としてnMISFETを例示する。まず、図22に示すように、例えば単結晶シリコンからなる半導体基板1を用意する。半導体基板1の厚さは、例えば750μm程度である。次に、半導体基板1の主面表面、第1主面の素子分離領域に絶縁膜からなる分離部2を形成する。続いて、nMISFETが形成される領域の半導体基板1にp型の導電性を示す不純物をイオン注入してp型ウェル3を形成する。次に、半導体基板1の主面にゲート絶縁膜4を形成した後、ゲート絶縁膜4上に、多結晶シリコン膜からなるnMISFETのゲート電極5を形成する。続いて、ゲート電極5の側面にサイドウォール6を形成した後、ゲート電極5の両側のp型ウェル3にn型の導電性を示す不純物をイオン注入し、nMISFETのソースドレインとして機能するn型半導体領域7をゲート電極5およびサイドウォール6に対して自己整合的に形成する。次に、素子形成領域ではnMISFETのゲート電極5およびn型半導体領域7のそれぞれの表面、TSV形成領域では後の工程で貫通電極27が形成される領域の半導体基板1の表面に、金属シリサイド層34を形成する。金属シリサイド層34は、例えば以下に説明する工程により形成することができる。まず、金属シリサイド層34が形成される領域以外の半導体基板1の主面に絶縁膜図示は省略を形成した後、半導体基板1の主面上に金属膜、例えばニッケルNi、白金Ptを含有したNi、またはコバルトCo等を堆積する。続いて、半導体基板1に熱処理を施すことにより、上記金属膜とゲート電極5を構成する多結晶シリコン膜、上記金属膜とn型半導体領域7の半導体基板1を構成する単結晶シリコン、上記金属膜と貫通電極27が形成される領域の半導体基板1を構成する単結晶シリコンとを選択的に反応させて金属シリサイド層34を形成する。続いて、フッ酸を用いたウエット洗浄、またはアンモニア水と過酸化水素水とを用いたウエット洗浄等により、未反応の金属膜を除去することにより、金属シリサイド層34を形成する。次に、半導体基板1の主面上にストッパ絶縁膜8および層間絶縁膜9を順次形成する。ストッパ絶縁膜8は層間絶縁膜9を加工する際にエッチングストッパとなる膜であり、層間絶縁膜9に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜8は、例えば窒化シリコン膜であり、層間絶縁膜9は、例えば酸化シリコン膜である。次に、図23に示すように、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜9およびストッパ絶縁膜8を順次加工して、金属シリサイド層34に達する接続孔10aおよび貫通電極用接続孔10bを形成する。接続孔10aはnMISFETのn型半導体領域7上およびゲート電極5上などのnMISFETを動作させるために電圧印加を必要とする部分に形成する。また、貫通電極用接続孔10bは後の工程で貫通電極27が形成される部分に形成する。次に、半導体基板1の主面上に、例えばスパッタリング法によりバリアメタル膜11を形成する。バリアメタル膜11は、例えばTiN膜、Ta膜、またはTaN膜等である。続いて、バリアメタル膜11上に、例えばCVD法またはスパッタリング法によりW膜を形成する。続いて、接続孔10aの内部および貫通電極用接続孔10bの内部以外の領域のW膜およびバリアメタル膜11をCMP法により除去して、接続孔10aの内部に、金属シリサイド層34に接続するW膜を主導体とする接続電極CEaを形成し、貫通電極用接続孔10bの内部に、金属シリサイド層34に接続するW膜を主導体とする接続電極CEbを形成する。次に、図24に示すように、前述した実施の形態1と同様にして、シングルダマシン法により素子形成領域に第1層目の配線M1を形成し、TSV形成領域に接続パッド17を形成する。さらに、前述した実施の形態1と同様にして、デュアルダマシンダマシン法により素子形成領域およびTSV形成領域に第2層目の配線M2を形成する。その後、図示は省略するが、例えば前述した第2層目の配線M2と同様な方法によりさらに上層の配線、例えば第3層目~第6層目の配線を形成する。次に、貫通電極27を形成する。まず、図25に示すように、半導体基板1の主面と反対面である裏面第2主面を研磨することにより、半導体基板1の厚さを、例えば100μm以下とする。次に、半導体基板1の裏面に絶縁膜22を形成した後、レジストパターン図示は省略をマスクとして、絶縁膜22をドライエッチングしてハードマスクを形成する。絶縁膜22は、例えばプラズマCVD法により形成された窒化シリコン膜または酸化シリコン膜であり、その厚さは、例えば0.5μm程度である。また、絶縁膜22は、ハードマスクとしての機能の他に、半導体基板1の裏面からの金属汚染を防止する保護膜としても機能する。次に、レジストパターンおよび絶縁膜22からなるハードマスクをマスクとして、半導体基板1の裏面からTSV形成領域の半導体基板1を、金属シリサイド層34が露出するまでドライエッチンングする。レジストパターンは、このエッチング工程において消滅する。これにより、金属シリサイド層34に達する貫通穴23を形成する。貫通穴23の径は、例えば5μm程度である。ここで、貫通穴23は層間絶縁膜9に達していないので、層間絶縁膜9を介したH2O、およびNaまたはK等の金属イオンなどの侵入を防止することができる。次に、図26に示すように、貫通穴23の底面および側面を含む半導体基板1の裏面上に絶縁膜24を形成する。絶縁膜24は、例えばプラズマCVD法により形成された酸化シリコン膜であり、その厚さは、例えば0.5μm程度である。次に、図27に示すように、異方性のドライエッチングにより、絶縁膜22からなるハードマスク上および貫通穴23の底面の絶縁膜24を除去して、貫通穴23の側面のみに絶縁膜24を残す。次に、図28に示すように、半導体基板1の裏面上にバリアメタル膜25を形成した後、バリアメタル膜25上にCuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜26を形成する。バリアメタル膜25は、例えばTiN膜、Ta膜、またはTaN膜等である。その後、貫通穴23の内部以外の領域のCuめっき膜26、シード層、およびバリアメタル膜25をCMP法により除去して、貫通穴23の内部にCu膜を主導体とする貫通電極27を形成する。このように、本実施の形態3によれば、前述した実施の形態1と同様の効果に加えて、さらに、接続電極CEbと貫通電極27との間に形成された金属シリサイド層34により、接続電極CEbと貫通電極27との接触抵抗が低減して、より高速で低電力のTSVを実現することができる。実施の形態4本実施の形態4が前述した実施の形態1と相違する点は、TSV形成領域において、接続電極が貫通電極の内部に突き出していることである。本実施の形態4によるTSVを備える半導体装置を図29を用いて説明する。図29は半導体装置の要部断面図であり、素子形成領域の一部およびTSV形成領域を示している。図29の素子形成領域に形成されたnMISFETの構成は、前述の実施の形態1に記載したnMISFETの構成と同様であるので、その説明は省略する。図29に示すように、TSV形成領域の半導体基板1に形成された貫通穴23、貫通穴23の内部に形成されたバリアメタル膜25およびCuめっき膜26によって構成される貫通電極27、半導体基板1の裏面に形成された絶縁膜22、ならびに貫通電極27と半導体基板1との間に形成された絶縁膜24は前述した実施の形態1と同様である。さらに、前述した実施の形態1と同様に、接続パッド形成領域を複数に区画し、各区画領域に、隣り合う接続パッド17とは離間して接続パッド17をそれぞれ配置している。接続パッド17の上面視における形状の態様としては、例えば前述した実施の形態1において図2、図5、または図6を用いて説明した形状を採用することができる。また、前述した実施の形態1と同様に、層間絶縁膜9には貫通電極27を形成するための貫通穴23を形成しておらず、貫通電極用接続孔35を通して接続パッド17と貫通電極27とが電気的に接続されている。従って、貫通穴23からの層間絶縁膜9を介したH2O、およびNaまたはK等の金属イオンなどの素子形成領域への侵入を防止することができるので、nMISFETの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。貫通電極用接続孔35の形状の態様としては、例えば前述した実施の形態1において図2、図3、または図4を用いて説明した形状を採用することができる。しかし、接続パッド17と貫通電極27とを接続する接続電極36が、貫通電極27の内部にまで突き出している。このように、接続電極36が貫通電極27の内部に突き出すことにより、貫通電極27と接続電極36との接触面積が増加するので、貫通電極27と接続電極36との接触抵抗を低減することができる。次に、本実施の形態4によるビアラスト方式によるTSV技術を採用した半導体装置の製造方法について図30~図37を用いて工程順に説明する。図30~図37は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびTSV形成領域を示している。また、図30~図37の素子形成領域には、半導体素子としてnMISFETを例示する。まず、図30に示すように、例えば単結晶シリコンからなる半導体基板1を用意する。半導体基板1の厚さは、例えば750μm程度である。次に、素子形成領域の半導体基板1の主面表面、第1主面の素子分離領域に絶縁膜からなる分離部2aを形成する。同時に、TSV形成領域の半導体基板1の主面にも上記絶縁膜からなる絶縁部2bを形成する。次に、図31に示すように、nMISFETが形成される領域の半導体基板1にp型の導電性を示す不純物をイオン注入してp型ウェル3を形成する。次に、半導体基板1の主面にゲート絶縁膜4を形成した後、ゲート絶縁膜4上にnMISFETのゲート電極5を形成する。続いて、ゲート電極5の側面にサイドウォール6を形成した後、ゲート電極5の両側のp型ウェル3にn型の導電性を示す不純物をイオン注入し、nMISFETのソースドレインとして機能するn型半導体領域7をゲート電極5およびサイドウォール6に対して自己整合的に形成する。次に、半導体基板1の主面上にストッパ絶縁膜8および層間絶縁膜9を順次形成する。ストッパ絶縁膜8は層間絶縁膜9を加工する際にエッチングストッパとなる膜であり、層間絶縁膜9に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜8は、例えば窒化シリコン膜であり、層間絶縁膜9は、例えば酸化シリコン膜である。次に、図32に示すように、レジストパターンをマスクとしたドライエッチングにより、素子形成領域の層間絶縁膜9およびストッパ絶縁膜8を順次加工して接続孔10aを形成し、同時に、TSV形成領域の層間絶縁膜9、ストッパ絶縁膜8、および絶縁部2bを順次加工して貫通電極用接続孔35を形成する。接続孔10aはn型半導体領域7上およびゲート電極5上などのnMISFETを動作させるために電圧印加を必要とする部分に形成する。また、貫通電極用接続孔35は後の工程で貫通電極27が形成される部分に形成する。接続孔10aの底面は、n型拡散領域7が形成された半導体基板1の主面とほぼ同じ面に位置しているがドライエッチンングにより若干削られる場合がある、貫通電極用接続孔35の底面は、半導体基板1の主面から0.2~0.25μm程度深くに位置する。次に、半導体基板1の主面上に、例えばスパッタリング法によりバリアメタル膜11を形成する。バリアメタル膜11は、例えばTiN膜、Ta膜、またはTaN膜等である。続いて、バリアメタル膜11上に、例えばCVD法またはスパッタリング法によりW膜を形成する。続いて、接続孔10aの内部および貫通電極用接続孔35の内部以外の領域のW膜およびバリアメタル膜11をCMP法により除去して、接続孔10aの内部にW膜を主導体とする接続電極CEaを形成し、貫通電極用接続孔35の内部にW膜を主導体とする接続電極36を形成する。次に、図33に示すように、前述した実施の形態1と同様にして、シングルダマシン法により素子形成領域に第1層目の配線M1を形成し、TSV形成領域に接続パッド17を形成する。さらに、前述した実施の形態1と同様にして、デュアルダマシンダマシン法により素子形成領域およびTSV形成領域に第2層目の配線M2を形成する。その後、図示は省略するが、例えば前述した第2層目の配線M2と同様な方法によりさらに上層の配線、例えば第3層目~第6層目の配線を形成する。次に、貫通電極27を形成する。まず、図34に示すように、半導体基板1の主面と反対面である裏面第2主面を研磨することにより、半導体基板1の厚さを、例えば100μm以下とする。次に、半導体基板1の裏面に絶縁膜22を形成した後、レジストパターン図示は省略をマスクとして、絶縁膜22をドライエッチングしてハードマスクを形成する。絶縁膜22は、例えばプラズマCVD法により形成された窒化シリコン膜または酸化シリコン膜であり、その厚さは、例えば0.5μm程度である。また、絶縁膜22は、ハードマスクとしての機能の他に、半導体基板1の裏面からの金属汚染を防止する保護膜としても機能する。次に、レジストパターンおよび絶縁膜22からなるハードマスクをマスクとして、半導体基板1の裏面からTSV形成領域の半導体基板1を、貫通電極用接続孔35の内部に形成された接続電極36バリアメタル膜11および絶縁部2bが露出するまでドライエッチンングする。レジストパターンは、このエッチング工程において消滅する。これにより、接続電極36に達する貫通穴23を形成する。貫通穴23の径は、例えば5μm程度である。ここで、貫通穴23は層間絶縁膜9に達していないので、層間絶縁膜9を介したH2O、およびNaまたはK等の金属イオンなどの侵入を防止することができる。次に、図35に示すように、貫通穴23の底面および側面を含む半導体基板1の裏面上に絶縁膜24を形成する。絶縁膜24は、例えばプラズマCVD法により形成された酸化シリコン膜であり、その厚さは、例えば0.5μm程度である。次に、図36に示すように、異方性のドライエッチングにより、絶縁膜22からなるハードマスク上および貫通穴23の底面の絶縁膜24および絶縁部2bを除去して、貫通穴23の側面のみに絶縁膜24を残し、貫通穴23の底面に接続電極36の一部を突出させる。接続孔36が貫通穴23に突出している部分の長さは、例えば0.2~0.25μm程度である。次に、図37に示すように、半導体基板1の裏面上にバリアメタル膜25を形成した後、バリアメタル膜25上にCuのシード層図示は省略を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜26を形成する。バリアメタル膜25は、例えばTiN膜、Ta膜、またはTaN膜等である。その後、貫通穴23の内部以外の領域のCuめっき膜26、シード層、およびバリアメタル膜25をCMP法により除去して、貫通穴23の内部にCu膜を主導体とする貫通電極27を形成する。なお、本実施の形態4では、接続パッド17は主としてCu膜により構成し、接続パッド17と貫通電極27とを電気的に接続する接続電極36は主としてW膜により構成したが、前述した実施の形態2に記載したように、接続パッドおよび接続電極を同一層のCu膜により構成してもよい。このように、本実施の形態4によれば、前述した実施の形態1と同様の効果に加えて、さらに、貫通電極27の内部に接続電極36を突き出すことにより、貫通電極27と接続電極36との接触抵抗が低減して、より高速で低電力のTSVを実現することができる。以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態では、接続パッド形成領域の平面面積を貫通電極貫通穴の平面面積よりも大きくしたが、これに限定されるものではなく、接続パッド形成領域の平面面積を貫通電極貫通穴の平面面積と同じ、または貫通電極貫通穴の平面面積よりも小さくしてもよい。"