酸化物半導体層と、前記酸化物半導体層と接するソース電極及びドレイン電極と、前記酸化物半導体層と重なるゲート電極と、前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、前記ソース電極または前記ドレイン電極は、第1の導電層と、前記第1の導電層の端部よりチャネル長方向に伸長した領域を有する第2の導電層と、を含む半導体装置。前記第1の導電層及び前記第2の導電層はテーパー形状である請求項1に記載の半導体装置。前記第2の導電層の前記領域の上にサイドウォール絶縁層を有する請求項1または請求項2に記載の半導体装置。酸化物半導体層と、前記酸化物半導体層と接するソース電極及びドレイン電極と、前記酸化物半導体層と重なるゲート電極と、前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、前記ソース電極及び前記ドレイン電極は、第1の導電層と、前記第1の導電層よりも高抵抗である第2の導電層と、を含み、前記第2の導電層において、前記酸化物半導体層と接する半導体装置。酸化物半導体層と、前記酸化物半導体層と接するソース電極及びドレイン電極と、前記酸化物半導体層と重なるゲート電極と、前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、前記ソース電極及び前記ドレイン電極は、第1の導電層と、前記第1の導電層よりも高抵抗である第2の導電層と、を含み、前記第2の導電層及び前記第1の導電層において、前記酸化物半導体層と接する半導体装置。前記第2の導電層は、金属の窒化物である請求項1乃至請求項5のいずれか一に記載の半導体装置。前記第2の導電層の膜厚は5nm乃至15nmである請求項1乃至請求項6のいずれか一に記載の半導体装置。チャネル形成領域を含む酸化物半導体層と、前記チャネル形成領域と接するソース電極及びドレイン電極と、前記チャネル形成領域と重なるゲート電極と、前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、前記ソース電極または前記ドレイン電極において、前記酸化物半導体層の前記チャネル形成領域と接する領域は、その他の領域よりも高抵抗である半導体装置。前記ソース電極または前記ドレイン電極は、その端部において前記酸化物半導体層と接し、かつ、前記ソース電極または前記ドレイン電極と、前記酸化物半導体層との間に絶縁層を有する請求項1乃至請求項8のいずれか一に記載の半導体装置。ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微細化は必須である。トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極及びドレイン電極と、チャネル形成領域とは電気的に接続されるが、微細化に伴う被覆性の低下などに起因して、断線や接続不良などが生じうる。また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化チャネル長Lの縮小に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレイン電極の電界の効果がソース電極にまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、S値の増大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、室温においてシリコンを用いたトランジスタと比較してオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考えられる。このようなキャリア密度が小さい材料を用いたトランジスタでは、しきい値電圧の低下などの短チャネル効果が現れやすい傾向にある。そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。開示する発明の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第1の導電層と、第1の導電層の端部よりチャネル長方向に伸長した領域を有する第2の導電層と、を含む半導体装置である。上記の半導体装置において、第1の導電層及び第2の導電層はテーパー形状であるのが好ましい。また、上記の半導体装置において、第2の導電層の領域の上にサイドウォール絶縁層を有するのが好ましい。また、開示する発明の別の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第1の導電層と、第1の導電層よりも高抵抗である第2の導電層と、を含み、第2の導電層において、酸化物半導体層と接する半導体装置である。また、開示する発明の別の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第1の導電層と、第1の導電層よりも高抵抗である第2の導電層と、を含み、第2の導電層及び第1の導電層において、酸化物半導体層と接する半導体装置である。また、上記の半導体装置において、第2の導電層は、金属の窒化物であるのが好ましい。また、上記の半導体装置において、第2の導電層の膜厚は5nm乃至15nmであるのが好ましい。また、開示する発明の別の一態様は、チャネル形成領域を含む酸化物半導体層と、チャネル形成領域と接するソース電極及びドレイン電極と、チャネル形成領域と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極において、酸化物半導体層のチャネル形成領域と接する領域は、その他の領域よりも高抵抗である半導体装置である。また、上記の半導体装置において、ソース電極またはドレイン電極は、その端部において酸化物半導体層と接し、かつ、ソース電極またはドレイン電極と、酸化物半導体層との間に絶縁層を有するのが好ましい。ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合をなどをも含む。また、ソース電極やドレイン電極の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソース電極やドレイン電極の用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。開示する発明の一態様によって、以下のいずれか、または双方の効果を得ることが可能である。第一に、ソース電極及びドレイン電極を第1の導電層と第2の導電層の積層構造として、第2の導電層に、第1の導電層の端部よりチャネル長方向に伸長した領域を設けることで、ソース電極及びドレイン電極上に半導体層を形成する際の被覆性が向上する。このため、接続不良などの発生が抑制される。第二に、ソース電極またはドレイン電極において、チャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができる。このため、しきい値電圧低下などの短チャネル効果を抑制することができる。このような効果により、微細化に伴う問題点が解消されることになるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなり、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製工程の例について、図1乃至図3を参照して説明する。半導体装置の構成例図1A乃至図1Dに、半導体装置の例として、トランジスタの断面構造を示す。図1A乃至図1Dでは、開示する発明の一態様に係るトランジスタとして、トップゲート型のトランジスタを示している。図1Aに示すトランジスタ160は、基板100上に、第1の導電層142a及び第2の導電層145aが順に積層されたソース電極と、第1の導電層142b及び第2の導電層145bが順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層143aと、ドレイン電極上に設けられた絶縁層143bと、絶縁層143a及び絶縁層143b上に設けられた酸化物半導体層144と、酸化物半導体層144上に設けられたゲート絶縁層146と、ゲート絶縁層146上に設けられたゲート電極148と、を有している。図1Aに示すトランジスタ160において、第2の導電層145aは、第1の導電層142aの端部よりチャネル長方向キャリアの流れる方向に伸長した領域を有しており、第2の導電層145aと酸化物半導体層144の少なくともチャネル形成領域とは接している。また、第2の導電層145bは、第1の導電層142bの端部よりチャネル長方向に伸長した領域を有しており、第2の導電層145bと酸化物半導体層144の少なくともチャネル形成領域とは接している。より具体的には、第2の導電層145aは、第1の導電層142aの端部よりチャネル長方向キャリアの流れる方向にドレイン電極に向かって伸長した領域を有している。また、第2の導電層145bは、第1の導電層142bの端部よりチャネル長方向にソース電極に向かって伸長した領域を有している。図1Bに示すトランジスタ170と、図1Aに示すトランジスタ160との相違の一は、絶縁層143a、143bの有無である。図1Bに示すトランジスタ170は、第2の導電層145a及び第2の導電層145bの上面及び端部に接するように、酸化物半導体層144が設けられている。図1Bに示すトランジスタ170においても、トランジスタ160と同様に、第2の導電層145aは、第1の導電層142aの端部よりチャネル長方向に伸長した領域を有しており、第2の導電層145bは、第1の導電層142bの端部よりチャネル長方向に伸長した領域を有している。図1Cに示すトランジスタ180と、図1Aに示すトランジスタ160との相違の一は、第1の導電層142a及び第2の導電層145aの積層順、及び第1の導電層142b及び第2の導電層145bの積層順である。図1Cに示すトランジスタ180は、第2の導電層145a及び第1の導電層142aが順に積層されたソース電極と、第2の導電層145b及び第1の導電層142bが順に積層されたドレイン電極と、を有している。また、図1Cに示すトランジスタ180において、第2の導電層145aは、第1の導電層142aの端部よりチャネル長方向に伸長した領域を有しており、第2の導電層145bは、第1の導電層142bの端部よりチャネル長方向に伸長した領域を有している。したがって、絶縁層143aは、第2の導電層145aにおいて第1の導電層142aの端部よりチャネル長方向に伸長した領域と、第1の導電層142aと、に接して設けられている。また、絶縁層143bは、第2の導電層145bにおいて第1の導電層142bの端部よりチャネル長方向に伸長した領域と、第1の導電層142bと、に接して設けられている。図1Dに示すトランジスタ190と、図1Cに示すトランジスタ180との相違の一は、絶縁層143a、143bの有無である。図1Dに示すトランジスタ190では、第1の導電層142aと、第1の導電層142bと、第2の導電層145aにおいて第1の導電層142aの端部よりチャネル長方向に伸長した領域と、第2の導電層145bにおいて第1の導電層142bの端部よりチャネル長方向に伸長した領域と、に接して酸化物半導体層144が設けられている。図1Dに示すトランジスタ190において、第2の導電層145aは、第1の導電層142aの端部よりチャネル長方向に伸長した領域を有しており、第2の導電層145aと酸化物半導体層144の少なくともチャネル形成領域とは接している。また、第2の導電層145bは、第1の導電層142bの端部よりチャネル長方向に伸長した領域を有しており、第2の導電層145bと酸化物半導体層144の少なくともチャネル形成領域とは接している。トランジスタの作製工程の例以下、図2及び図3を用いて、図1に示すトランジスタの作製工程の例について説明する。トランジスタ160またはトランジスタ170の作製工程まず、図2A乃至図2Fを用いて、図1Aに示すトランジスタ160の作製工程の一例について説明する。なお、図1Bに示すトランジスタ170は、絶縁層143a、143bを設けないこと以外は、トランジスタ160の作製工程を参酌することができるため、詳細な記載を省略する。絶縁表面を有する基板100上に第1の導電膜を形成し、該導電膜を選択的にエッチングして、第1の導電層142a、142bを形成する図2A参照。第1の導電膜の膜厚は、例えば、50nm乃至500nmとする。なお、基板100に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板など基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基板100上に下地膜が設けられていても良い。第1の導電膜は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、第1の導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。第1の導電膜は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、第1の導電膜を単層構造とする場合には、テーパー形状を有するソース電極及びドレイン電極への加工が容易であるというメリットがある。また、第1の導電膜は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。第1の導電膜のエッチングは、形成される第1の導電層142a及び第1の導電層142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角α1及びβ1は、それぞれ基板面に対して第1の導電層142a及び第1の導電層142bの端部の側面のなす角であり、例えば30°以上60°以下であることが好ましい図2A参照。次に、第1の導電層142a、142b、及び基板100を覆うように、第2の導電膜145を形成する。第2の導電膜145の膜厚は、3nm乃至30nm、好ましくは5nm乃至15nmとする。第2の導電膜145は、第1の導電膜と同様の材料、同様の成膜方法で形成することができる。つまり、第2の導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。また、酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させた導電性の金属酸化物を用いても良い。なお、第2の導電膜145の材料として、第1の導電層142a、142bよりも高抵抗な材料を用いることが好ましい。作製されるトランジスタ160のソース電極及びドレイン電極において、酸化物半導体層のチャネル形成領域と接する領域が、その他の領域よりも高抵抗となることで、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制することができるためである。第2の導電膜145に用いる導電材料としては、例えば、窒化チタン、窒化タングステン、窒化タンタル、または窒化モリブデン等の金属窒化物を好ましく用いることができる。また、第2の導電膜145はソース電極またはドレイン電極の一部となり酸化物半導体層と接するから、第2の導電膜145には、酸化物半導体層との接触により化学反応しない材料を用いるのが望ましい。上述の金属窒化物は、この点においても好適である。次いで、第2の導電膜145上に、絶縁膜143を膜厚50nm乃至300nm、好ましくは、100nm乃至200nmで形成する図2A参照。本実施の形態においては、絶縁膜143として、酸化シリコン膜を形成するものとする。なお、図1Bにおいてトランジスタ170で示したように、絶縁膜143は必ずしも形成しなくてもよい。しかし、絶縁膜143を設ける場合には、後に形成されるソース電極またはドレイン電極と、酸化物半導体層との接触領域接触面積などの制御が容易になる。つまり、ソース電極またはドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。また、絶縁膜143を設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。次いで、絶縁膜143上にマスクを形成し、該マスクを用いて絶縁膜143をエッチングすることにより、絶縁層143a、143bを形成する図2B参照。絶縁膜143のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するものとする。ただし、トランジスタのチャネル長Lを微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄SF6、三フッ化窒素NF3、トリフルオロメタンCHF3などのフッ素を含むガス、又は、四フッ化炭素CF4と水素の混合ガス等を用いることができ、希ガスヘリウムHe、アルゴンAr、キセノンXe、一酸化炭素、又は二酸化炭素等を添加しても良い。次いで、絶縁膜143のエッチングに用いたマスクを用いて、第2の導電膜145をエッチングすることにより、第2の導電層145a、145bを形成する図2C参照。なお、第2の導電膜145をエッチングする前にマスクを除去し、絶縁層143a及び絶縁層143bをマスクとして用いて第2の導電膜145をエッチングしても良い。また、図1Bのトランジスタ170で示したように、絶縁層を設けない場合は、第2の導電膜145上に直接マスクを形成して第2の導電膜をエッチングすればよい。また、第2の導電膜145のエッチングは、第2の導電層145a及び第2の導電層145bの端部がテーパー形状となるように行うことが好ましい。絶縁膜143を設ける場合は、絶縁層143a及び絶縁層143bの端部も同様にテーパー形状となるように行うことが好ましい。ここで、テーパー角α2及びβ2は、それぞれ基板面に対して第2の導電層145a、第2の導電層145b、絶縁層143a、及び絶縁層143bの端部の側面のなす角であり、例えば30°以上60°以下であることが好ましい。第2の導電膜145のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するものとする。ただし、トランジスタのチャネル長Lを微細に加工するためには、ドライエッチングを用いるのが好ましい。第2の導電膜145のエッチングに用いるエッチングガスとしては、例えば、塩素Cl2、三塩化ホウ素BCl3、四塩化ケイ素SiCl4、四フッ化炭素CF4六フッ化硫黄SF6、三フッ化窒素NF3等を用いることができ、これらのうちから複数を選択した混合ガスを用いてもよい。また、希ガスヘリウムHe、アルゴンAr、又は酸素等を添加しても良い。また、第2の導電膜145のエッチングは絶縁膜143のエッチングと同じガスを用いて連続的に行うことも可能である。このエッチング工程によって、第1の導電層142a及び第2の導電層145aが積層したソース電極と、第1の導電層142b及び第2の導電層145bが積層したドレイン電極とが形成される。エッチングに用いるマスクを適宜調整することで、第1の導電層142aの端部よりチャネル長方向に伸長した領域を有する第2の導電層145a、または、第1の導電層142bの端部よりチャネル長方向に伸長した領域を有する第2の導電層145bを形成することができる。なお、トランジスタ160のチャネル長Lは、第2の導電層145aの下端部と第2の導電層145bの下端部との間隔によって決定される。チャネル長Lは、トランジスタ160の用途によって異なるが、例えば10nm乃至1000nm、好ましくは20nm乃至400nmとすることができる。なお、チャネル長Lが25nm未満のトランジスタを形成する場合、絶縁膜143及び第2の導電膜145のエッチングに用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、十分に小さくすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、第2の導電層において、第1の導電層の端部よりチャネル長方向に伸長した領域は、後の酸化物半導体層及びゲート絶縁層形成工程において、被覆性を向上させる効果を奏する。第2の導電層145aにおいて、第1の導電層142aの端部よりチャネル長方向に伸長した領域のチャネル長方向の長さLSと、第2の導電層145bにおいて、第1の導電層142bの端部よりチャネル長方向に伸長した領域のチャネル長方向の長さLDと、は必ずしも同一ではない。しかし、例えばトランジスタ160を同一基板上に複数設ける場合、各トランジスタにおけるLSとLDとの合計の値は略一定となる。次に、絶縁層143a、143b、及び基板100上に、酸化物半導体層144をスパッタ法によって形成する図2D参照。酸化物半導体層144の膜厚は、例えば、3nm乃至30nm、好ましくは5nm乃至15nmとする。形成された酸化物半導体層144は、第2の導電層145a及び第2の導電層145bと少なくともチャネル形成領域において接している。ここで、第2の導電層145a、145bが、第1の導電層142a、142bの端部よりもチャネル長方向に伸長した領域を有することで、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができる。このため、酸化物半導体層144の被覆性を向上させ、段切れを防止することが可能である。なお、作製されるトランジスタ160のソース電極及びドレイン電極は、第2の導電層145a及び第2の導電層145bの端部においてのみ、酸化物半導体層144と接している。これにより、ソース電極及びドレイン電極の上面においても酸化物半導体層と接する場合と比較して、その接触面積を大幅に低減することができる。このように、ソース電極及びドレイン電極と、酸化物半導体層144との接触面積を低減することで、接触界面におけるコンタクト抵抗を増大させることができ、ソース電極とドレイン電極の間の電界を緩和することができる。なお、開示する発明の技術思想は、ソース電極及びドレイン電極に高抵抗な領域を形成することにあるので、ソース電極及びドレイン電極は、厳密に第2の導電層145a及び第2の導電層145bの端部においてのみ酸化物半導体層144と接する必要はない。例えば、第2の導電層145a及び第2の導電層145bは、上面の一部において、酸化物半導体層144と接していても良い。酸化物半導体層144は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、一元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などを用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0、m:非自然数で表記されるものがある。また、Gaに代えてMを用い、InMO3ZnOmm>0、m:非自然数のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、Ga及びAl、Ga及びFe、Ga及びNi、Ga及びMn、Ga及びCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有する金属酸化物ターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有する金属酸化物ターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層144を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に被処理物ここでは、基板100を含む構造体を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層144中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質パーティクル、ゴミともいうを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の膜厚は、例えば、3nm乃至30nm、好ましくは5nm乃至15nmとする。このような厚さの酸化物半導体層144を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層143a、143bの表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成する図2E参照。ここで、第2の導電層145a、145bが、第1の導電層142a、142bの端部よりもチャネル長方向に伸長した領域を有することで、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができる。このため、ゲート絶縁層146の被覆性を向上させ、段切れを防止することが可能である。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。これにより、酸化物半導体層144中の水素濃度を、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とすることができる。また、酸化物半導体層144のキャリア密度を、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満とすることができる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ160の室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。次に、ゲート絶縁層146上において酸化物半導体層144のチャネル形成領域と重畳する領域にゲート電極148を形成する図2F参照。ゲート電極148は、ゲート絶縁層146上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電極148となる導電膜は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極などの場合と同様であり、これらの記載を参酌できる。ただし、ゲート電極148の材料の仕事関数が酸化物半導体層144の電子親和力と同程度またはそれより小さいと、トランジスタを微細化した場合に、そのしきい値電圧がマイナスにシフトすることがある。よって、ゲート電極148には、酸化物半導体層144の電子親和力より大きい仕事関数を有する材料を用いるのが好ましい。このような材料としては、例えば、タングステン、白金、金、p型の導電性を付与したシリコンなどがある。以上により、酸化物半導体層144を用いたトランジスタ160が完成する。トランジスタ180またはトランジスタ190の作製工程次いで、図3A乃至Fを用いて、図1Cに示すトランジスタ180の作製工程の一例について説明する。なお、図1Dに示すトランジスタ190は、絶縁層143a、143bを有しない以外は、トランジスタ180の作製工程を参酌することができるため、詳細な記載を省略する。基板100上に、第2の導電膜145を成膜する。第2の導電膜145の膜厚は、3nm乃至30nm、好ましくは5nm乃至15nmとする。次いで、第2の導電膜145上に第1の導電膜を形成し、該第1の導電膜を選択的にエッチングして、第1の導電層142a、142bを形成する。その後、第1の導電層142a、142b、及び第2の導電膜145上に、絶縁膜143を形成する図3A参照。なお、第2の導電膜上に第1の導電膜を成膜する場合には、第2の導電膜と第1の導電膜は、エッチングの選択比がとれる材料をそれぞれ選択するものとする。また、第2の導電膜は、第1の導電膜よりも高抵抗な材料を用いることが好ましい。本実施の形態においては、第2の導電膜145として窒化チタン膜を形成し、第1の導電膜としてタングステン膜またはモリブデン膜を形成し、四フッ化炭素CF4と塩素Cl2と酸素O2との混合ガス、四フッ化炭素CF4と酸素O2の混合ガス、六フッ化硫黄SF6と塩素Cl2と酸素O2との混合ガス、または、六フッ化硫黄SF6と酸素O2との混合ガスを用いて第1の導電膜をエッチングすることで、第1の導電層142a、142bを形成するものとする。また、図1Dにおいてトランジスタ190で示したように、絶縁膜143は必ずしも形成しなくてもよいが、絶縁膜143を設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。次いで、図2Bで示した工程と同様に、絶縁膜143上にマスクを形成し、該マスクを用いて絶縁膜143をエッチングすることにより、絶縁層143a、143bを形成する図3B参照。次いで、図2Cで示した工程と同様に、絶縁層143a及び絶縁層143bのエッチングに用いたマスクを用いて第2の導電膜145をエッチングすることにより、第2の導電層145a、145bを形成する図3C参照。なお、第2の導電膜145をエッチングする前にマスクを除去し、絶縁層143a及び絶縁層143bをマスクとして用いて第2の導電膜145をエッチングしても良い。第2の導電膜145のエッチングに用いるエッチングガスとしては、例えば、塩素Cl2、三塩化ホウ素BCl3、四塩化ケイ素SiCl4、四フッ化炭素CF4六フッ化硫黄SF6、三フッ化窒素NF3等を用いることができ、これらのうちから複数を選択した混合ガスを用いてもよい。また、希ガスヘリウムHe、アルゴンArを添加しても良い。また、図1Dのトランジスタ190で示したように、絶縁層を設けない場合は、第2の導電膜145上に直接マスクを形成して第2の導電膜をエッチングすればよい。次いで、図2Dで示した工程と同様に、絶縁層143a、143b、及び基板100上に、酸化物半導体層144をスパッタ法によって形成する図3D参照。形成された酸化物半導体層144は、第2の導電層145a及び第2の導電層145bと少なくともチャネル形成領域において接している。また、酸化物半導体層144に対しては、熱処理第1の熱処理を行うことが望ましい。次いで、図2Eで示した工程と同様に、酸化物半導体層144に接するゲート絶縁層146を形成する図3E参照。ゲート絶縁層146の形成後には、熱処理第2の熱処理を行うのが望ましい。次いで、図2Fで示した工程と同様に、ゲート絶縁層146上において酸化物半導体層144のチャネル形成領域と重畳する領域にゲート電極148を形成する図3F参照。以上により、酸化物半導体層144を用いたトランジスタ180が完成する。本実施の形態において示すトランジスタ160、170、180、190では、第1の導電層及び第2の導電層が積層されたソース電極及びドレイン電極を含み、第2の導電層145a、145bは、第1の導電層142a、142bの端部よりもチャネル長方向に伸長した領域を有する。これによって、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができるため、酸化物半導体層144及びゲート絶縁層146の被覆性を向上し、接続不良の発生を抑制することができる。また、本実施の形態において示すトランジスタ160、170、180、190では、ソース電極またはドレイン電極において、チャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができ、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなるため、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1とは異なる、開示する発明の一態様に係る半導体装置の構成及びその作製工程について、図4及び図5を参照して説明する。半導体装置の構成例図4に示すトランジスタ280は、半導体装置の構成の例である。トランジスタ280は、図1Cに示すトランジスタ180と積層順が対応している。トランジスタ280とトランジスタ180の相違点は、第2の導電層245aの第1の導電層242aの端部からチャネル長方向に伸長した領域の上にサイドウォール絶縁層252aが設けられ、第2の導電層245bの、第1の導電層242bの端部からチャネル長方向に伸長した領域の上にサイドウォール絶縁層252bが設けられている点である。図4に示すトランジスタ280は、基板200上に、第2の導電層245a及び第1の導電層242aが順に積層されたソース電極と、第2の導電層245b及び第1の導電層242bが順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層243aと、ドレイン電極上に設けられた絶縁層243bと、絶縁層243a及び絶縁層243b上に設けられた酸化物半導体層244と、酸化物半導体層244上に設けられたゲート絶縁層246と、ゲート絶縁層246上に設けられたゲート電極248と、を有している。図4に示すトランジスタ280において、第2の導電層245aは、第1の導電層242aの端部からチャネル長方向に伸長した領域を有しており、第2の導電層245aと酸化物半導体層244の少なくともチャネル形成領域とは接している。また、第2の導電層245bは、第1の導電層242bの端部からチャネル長方向に伸長した領域を有しており、第2の導電層245bと酸化物半導体層244の少なくともチャネル形成領域とは接している。より具体的には、第2の導電層245aは、第1の導電層242aの端部よりチャネル長方向キャリアの流れる方向にドレイン電極に向かって伸長した領域を有している。また、第2の導電層245bは、第1の導電層242bの端部よりチャネル長方向にソース電極に向かって伸長した領域を有している。さらに、図4に示すトランジスタ280は、第2の導電層245aにおいて、第1の導電層242aの端部からチャネル長方向に伸長した領域上に、サイドウォール絶縁層252aを有し、第2の導電層245bにおいて、第1の導電層242bの端部からチャネル長方向に伸長した領域の上に、サイドウォール絶縁層252bを有している。サイドウォール絶縁層252aは、酸化物半導体層244の少なくともチャネル形成領域、第2の導電層245a、第1の導電層242a、及び絶縁層243aに接して設けられている。また、サイドウォール絶縁層252aにおいて、酸化物半導体層244と接する領域の少なくとも一部は湾曲形状を有している。サイドウォール絶縁層252bは、酸化物半導体層244の少なくともチャネル形成領域、第2の導電層245b、第1の導電層242b、及び絶縁層243bに接して設けられている。また、サイドウォール絶縁層252bにおいて、酸化物半導体層244と接する領域の少なくとも一部は湾曲形状を有している。トランジスタ280の作製工程の例次に、上記トランジスタ280の作製工程の例について、図5A乃至Fを参照して説明する。まず、基板200上に第2の導電膜245を形成する。次いで、第2の導電膜245上に、第1の導電膜242を形成し、該第1の導電膜242上に絶縁膜243を形成する図5A参照。ここで、基板200は、実施の形態1で示した基板100と同様の材料を用いることができる。また、第2の導電膜245は、実施の形態1で示した第2の導電膜145と同様の材料、成膜方法を用いて形成することができる。また、第1の導電膜242は、実施の形態1で示した第1の導電膜と同様の材料、成膜方法を用いて形成することができる。以上の詳細については、実施の形態1の記載を参酌することができる。ただし、第1の導電膜242と、第2の導電膜245とは、エッチング選択比が確保される材料を用いる。本実施の形態においては、第2の導電膜245として窒化チタン膜を形成し、第1の導電膜242としてタングステン膜またはモリブデン膜を形成するものとする。次いで、絶縁膜243上にマスクを形成し、該マスクを用いて絶縁膜243をエッチングすることにより、絶縁層243a、243bを形成する。絶縁膜243のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するものとする。ただし、トランジスタのチャネル長Lを微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄SF6、三フッ化窒素NF3、トリフルオロメタンCHF3などのフッ素を含むガス、又は、四フッ化炭素CF4と水素の混合ガス等を用いることができ、希ガスヘリウムHe、アルゴンAr、キセノンXe、一酸化炭素、又は二酸化炭素等を添加しても良い。次いで、絶縁膜243のエッチングに用いたマスクを用いて、第1の導電膜242をエッチングすることにより、第1の導電層242a、242bを形成する図5B参照。なお、第1の導電膜242をエッチングする際には、第2の導電膜245とのエッチングの選択比が確保されるエッチング材料を用いる。また、第1の導電膜242をエッチングする前にマスクを除去し、絶縁層243a及び絶縁層243bをマスクとして用いて第1の導電膜242をエッチングしても良い。本実施の形態においては、第1の導電膜242をエッチングするためのエッチングガスとして四フッ化炭素CF4と塩素Cl2と酸素O2との混合ガス、四フッ化炭素CF4と酸素O2の混合ガス、六フッ化硫黄SF6と塩素Cl2と酸素O2との混合ガス、または、六フッ化硫黄SF6と酸素O2との混合ガスを用いるものとする。絶縁層243a、絶縁層243bを設けることで、後に形成されるソース電極及びドレイン電極と、酸化物半導体層との接触領域接触面積などの制御が容易になる。つまり、ソース電極及びドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。また、絶縁層243a、絶縁層243bを設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。次に、絶縁層243a、243b、及び、露出した第2の導電膜245を覆うように絶縁膜252を形成する図5C参照。絶縁膜252は、CVD法やスパッタリング法を用いて形成することができる。また、絶縁膜252は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。また、絶縁膜252は、単層構造としても良いし、積層構造としても良い。次に、第2の導電膜245の露出した領域第1の導電層242aと第1の導電層242bの間の領域上に、サイドウォール絶縁層252a、252bを形成する図5D参照。サイドウォール絶縁層252a、252bは、絶縁膜252に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタンCHF3などのフッ素を含むガスを用いることができ、ヘリウムHeやアルゴンArなどの希ガスを添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法RIE法を用いるのが好ましい。次に、サイドウォール絶縁層252a、252bをマスクとして第2の導電膜245を選択的にエッチングし、第2の導電層245a、245bを形成する図5E参照。このエッチング工程によって、第2の導電層245a及び第1の導電層242aが積層したソース電極と、第2の導電層245b及び第1の導電層242bが積層したドレイン電極とが形成される。なお、第2の導電膜245のエッチングは、サイドウォール絶縁層252a、252bをマスクとして用いること以外は、実施の形態1で図2Cを用いて示した方法と同様の方法で行うことができる。トランジスタ280のチャネル長Lは、第2の導電層245aの下端部と第2の導電層245bの下端部との間隔によって決定される。チャネル長Lは、トランジスタ280の用途によって異なるが、例えば10nm乃至1000nm、好ましくは20nm乃至400nmとすることができる。なお、本実施の形態で示すトランジスタの作製工程では、サイドウォール絶縁層252aまたは252bを用いて第2の導電膜245をエッチングしている。このため、第2の導電層245aにおいて、第1の導電層242aの端部からチャネル長方向に伸長した領域のチャネル長方向の長さLSと、サイドウォール絶縁層252aの底面におけるチャネル長方向の長さは略一致している。同様に、第2の導電層245bにおいて、第1の導電層242bの端部からチャネル長方向に伸長した領域のチャネル長方向の長さLDと、サイドウォール絶縁層252bの底面におけるチャネル長方向の長さは略一致している。サイドウォール絶縁層252a、252bは、絶縁膜252のエッチング処理によって自己整合的に形成されるため、上記LSまたはLDは、絶縁膜252の膜厚によって決定される。つまり、絶縁膜252の膜厚を制御することで、トランジスタ280のチャネル長Lを微細に調整することができる。例えば、トランジスタ280のチャネル長Lを、マスク形成のための露光装置の最小加工寸法より微細に調整することもできる。このため、トランジスタ280の所望のチャネル長L及び、第1の導電層242a、242bの加工に用いる露光装置の解像度等に応じて、絶縁膜252の膜厚を決定すればよい。次に、絶縁層243a、243b、サイドウォール絶縁層252a、252bを覆い、且つ、第2の導電層245a及び第2の導電層245bに接するように酸化物半導体層244を形成し、酸化物半導体層244上にゲート絶縁層246を形成する。その後、ゲート絶縁層246上において、トランジスタ280のチャネル形成領域となる領域と重畳する領域にゲート電極248を形成する図5F参照。酸化物半導体層244は、実施の形態1で示した酸化物半導体層144と同様の材料、方法により形成することができる。また、酸化物半導体層244に対しては、熱処理第1の熱処理を行うことが望ましい。詳細については、実施の形態1の記載を参酌することができる。ゲート絶縁層246は、実施の形態1で示したゲート絶縁層146と同様の材料、方法により形成することができる。また、ゲート絶縁層246の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理第2の熱処理を行うのが望ましい。詳細については、実施の形態1の記載を参酌することができる。ゲート電極248は、ゲート絶縁層246上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電極248は、実施の形態1で示したゲート電極148と同様の材料、方法により形成することができる。なお、トランジスタ280のソース電極は、第2の導電層245aにおいて、第1の導電層242aの端部よりもチャネル長方向に伸長した領域の端部で、酸化物半導体層244と接している。また、ドレイン電極は、第2の導電層245bにおいて、第1の導電層242bの端部よりもチャネル長方向に伸長した領域の端部で、酸化物半導体層244と接している。このように、第1の導電層242a、242bよりも膜厚の小さい第2の導電層245a、245bの端部において酸化物半導体層244と接することで、ソース電極及びドレイン電極と酸化物半導体層244との接触面積を低減することができるため、接触界面におけるコンタクト抵抗を増大させることができる。したがって、トランジスタ280のチャネル長Lを短くしても、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制することができる。加えて、第2の導電層を第1の導電層よりも高抵抗な材料を用いて作製すると、より効果的にコンタクト抵抗を高めることができるため、好ましい。なお、開示する発明の技術思想は、ソース電極及びドレイン電極に高抵抗な領域を形成することにあるので、ソース電極及びドレイン電極は、厳密に第2の導電層245a及び第2の導電層245bの端部においてのみ酸化物半導体層244と接する必要はない。以上により、酸化物半導体層244を用いたトランジスタ280を作製することができる。本実施の形態に示すトランジスタ280のチャネル長Lは、サイドウォール絶縁層252a、252bを形成するための絶縁膜252の膜厚によって微細に制御することができる。よって、該絶縁膜252の膜厚を適宜設定することにより、トランジスタ280のチャネル長Lを縮小し、容易に半導体装置の微細化を図ることができる。本実施の形態に示すトランジスタ280は、第2の導電層245aにおいて、第1の導電層242aの端部からチャネル長方向に伸長した領域、及び、第2の導電層245bにおいて、第1の導電層242bの端部からチャネル長方向に伸長した領域に、サイドウォール絶縁層252a及びサイドウォール絶縁層252bがそれぞれ設けられる。これにより、酸化物半導体層244、ゲート絶縁層246の被覆性を向上し、接続不良などの発生を抑制することができる。さらに、本実施の形態に示すトランジスタ280は、第2の導電層245aに第1の導電層242aの端部からチャネル長方向に伸長した領域を設け、且つ、第2の導電層245bに第1の導電層242bの端部からチャネル長方向に伸長した領域を設けて、酸化物半導体層244のチャネル形成領域と接する領域の近傍を高抵抗領域とする。これにより、ソース電極とドレイン電極の間の電界を緩和して、しきい値電圧低下などの短チャネル効果を抑制することができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなるため、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図6を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図6A-1に示す半導体装置において、第1の配線1stLineとトランジスタ300のソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ300のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ310のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ310のゲート電極とは、電気的に接続されている。そして、トランジスタ300のゲート電極と、トランジスタ310のソース電極またはドレイン電極の他方は、容量素子320の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子320の電極の他方は電気的に接続されている。ここで、トランジスタ310には、実施の形態1及び実施の形態2の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ310をオフ状態とすることで、トランジスタ300のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子320を有することにより、トランジスタ300のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ300については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図6Bに示すように、容量素子320を設けない構成とすることも可能である。図6A-1に示す半導体装置では、トランジスタ300のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ310がオン状態となる電位にして、トランジスタ310をオン状態とする。これにより、第3の配線の電位が、トランジスタ300のゲート電極、及び容量素子320に与えられる。すなわち、トランジスタ300のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ310がオフ状態となる電位にして、トランジスタ310をオフ状態とすることにより、トランジスタ300のゲート電極に与えられた電荷が保持される保持。トランジスタ310のオフ電流は極めて小さいから、トランジスタ300のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ300のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ300をnチャネル型とすると、トランジスタ300のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ300のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ300をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ300のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ300はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ300はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ300がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ300がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセル間でトランジスタ300がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ300がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ310がオン状態となる電位にして、トランジスタ310をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ300のゲート電極及び容量素子320に与えられる。その後、第4の配線の電位を、トランジスタ310がオフ状態となる電位にして、トランジスタ310をオフ状態とすることにより、トランジスタ300のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ310のソース電極またはドレイン電極は、トランジスタ300のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ310のソース電極またはドレイン電極とトランジスタ300のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ310がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ310のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ310のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ310により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ310の室温でのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子320の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図6A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして、図6A-2のように考えることが可能である。つまり、図6A-2では、トランジスタ300及び容量素子320が、それぞれ、抵抗及び容量を含んで構成されると考えていることになる。R1及びC1は、それぞれ、容量素子320の抵抗値及び容量値であり、抵抗値R1は、容量素子320を構成する絶縁層による抵抗値に相当する。また、R2及びC2は、それぞれ、トランジスタ300の抵抗値及び容量値であり、抵抗値R2はトランジスタ300がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ310がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ310のゲートリークが十分に小さい条件において、R1及びR2が、R1≧ROSR1はROS以上、R2≧ROSR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ310のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ310のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ310のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際例えば、読み出しの際に、第5の配線の電位の変動を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1及びR2は、トランジスタ300のゲート絶縁層や容量素子320の絶縁層によって制御される。C1及びC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界104~105回程度という別の問題も生じる。開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性及び信頼性を有することになる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。なお、容量素子320を構成する絶縁層の比誘電率εr1と、トランジスタ300においてゲート容量を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子320を構成する絶縁層の面積S1と、トランジスタ300においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S12S2はS1以上望ましくはS2≧S1S2はS1以上を満たしつつ、C1≧C2C1はC2以上を実現することが容易である。すなわち、S1を小さくしつつ、C1をC2以上とすることが容易である。具体的には、例えば、容量素子320を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ300においてゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソース電極とドレイン電極間のリーク電流オフ電流が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。書き込み用トランジスタのオフ電流は、使用時の温度例えば、25°Cで100zA1×10-19A以下、好ましくは10zA1×10-20A以下、さらに好ましくは、1zA1×10-21A以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値S値が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部FGに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部FGに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ましい。メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲート部FGに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、フローティングゲート部FGに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部FGに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く例えば、一ヶ月乃至一年に一度程度することが可能となり、半導体装置の消費電力を十分に低減することができる。また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下である。開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、1メモリセルあたり6つのトランジスタを必要とするSRAMと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するために、該ゲート絶縁膜トンネル絶縁膜の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、ゲート絶縁膜の劣化の問題がない。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、1×109回10億回以上の書き込み後であっても、電流-電圧特性に劣化が見られない。さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタを用いる場合、酸化物半導体は一般にエネルギーギャップが大きく例えば、In-Ga-Zn-O系の場合3.0~3.5eV熱励起キャリアが極めて少ないこともあり、例えば、150°Cもの高温環境下でもメモリセルの電流-電圧特性に劣化が見られない。本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、150°Cの高温であっても特性の劣化を起こさず、且つ150°Cでのオフ電流が100zA以下と極めて小さいという優れた特性を有すること見出した。本実施の形態では、このような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。開示する発明の一態様により、酸化物半導体を用いたトランジスタにおいて、不良を抑制しつつ、または良好な特性を維持しつつ、微細化を達成することができる。そして、このようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化することができるのである。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図7及び図8を用いて説明する。図7A及び図7Bは、図6A-1に示す半導体装置以下、メモリセル400とも記載するを複数用いて形成される半導体装置の回路図である。図7Aは、メモリセル400が直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図7Bは、メモリセル400が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図7Aに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、m本の第2信号線S2、m本のワード線WLと、複数のメモリセル4001、1~400m、1が、縦m個行×横1個列に配置されている。なお、図7Aでは、ソース線SL及びビット線BLを1本ずつ有する構成となっているが、これに限られない。ソース線SL及びビット線BLをn本有することで、縦m個行×横n個列のメモリセルアレイを有する構成としてもよい。各メモリセル400において、トランジスタ300のゲート電極と、トランジスタ310のソース電極またはドレイン電極の一方と、容量素子320の電極の一方とは、電気的に接続されている。また、第1信号線S1とトランジスタ310のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ310のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子320の電極の他方は電気的に接続されている。また、メモリセル400が有するトランジスタ300のソース電極は、隣接するメモリセル400のトランジスタ300のドレイン電極と電気的に接続され、メモリセル400が有するトランジスタ300のドレイン電極は、隣接するメモリセル400のトランジスタ300のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル400が有するトランジスタ300のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル400が有するトランジスタ300のソース電極は、ソース線と電気的に接続される。図7Aに示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ310がオン状態となる電位を与え、書き込みを行う行のトランジスタ310をオン状態にする。これにより、指定した行のトランジスタ300のゲート電極に第1の信号線S1の電位が与えられ、該トランジスタ300のゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ300のゲート電極に与えられた電荷によらず、トランジスタ300がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ300をオン状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ300のゲート電極が有する電荷によって、トランジスタ300のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ300は、読み出しを行う行を除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ300の状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ300のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図7Bに示す半導体装置は、n本のソース線SL、ビット線BL及び第1信号線S1と、m本の第2信号線S2及びワード線WLと、複数のメモリセル4001、1~400m、nが、縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイ410を有する。各トランジスタ300のゲート電極と、トランジスタ310のソース電極またはドレイン電極の一方と、容量素子320の電極の一方とは、電気的に接続されている。また、ソース線SLとトランジスタ300のソース電極とは、電気的に接続され、ビット線BLとトランジスタ300のドレイン電極とは、電気的に接続されている。また、第1信号線S1とトランジスタ310のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ310のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子320の電極の他方は電気的に接続されている。図7Bに示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図7Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ300のゲート電極に与えられた電荷によらず、トランジスタ300がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ300をオフ状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ300のゲート電極が有する電荷によって、トランジスタ300のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ300の状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ300のゲート電極が有する電荷によって、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。なお、上記においては、各メモリセル400に保持させる情報量を1ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ300のゲート電極に与える電位を3以上用意して、各メモリセル400が保持する情報量を増加させても良い。例えば、トランジスタ300のゲート電極にあたえる電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。次に、図7に示す半導体装置などに用いることができる読み出し回路の一例について図8を用いて説明する。図8Aには、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。メモリセル400は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル400のトランジスタ300がオン状態の場合には低抵抗状態となり、選択したメモリセル400のトランジスタ300がオフ状態の場合には高抵抗状態となる。メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センスアンプは端子Aの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ回路は端子Aの電位に対応する電位を出力する。このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに参照用のビット線が接続される構成としても良い。図8Bに、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子VinとVin-と出力端子Voutを有し、VinとVin-の差を増幅する。Vin>Vin-であればVoutは、概ねHigh出力、Vin<Vin-であればVoutは、概ねLow出力となる。当該差動型センスアンプを読み出し回路に用いる場合、VinとVin-の一方は入力端子Aと接続し、VinとVin-の他方には参照電位Vrefを与える。図8Cに、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1及びV2と、制御用信号Sp、Snの入力端子を有する。まず、信号SpをHigh、信号SnをLowとして、電源電位Vddを遮断する。そして、比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号SnをHighとして、電源電位Vddを供給すると、比較を行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力はHigh、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力はLow、V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、V1とV2の一方は、スイッチを介して端子A及び出力端子と接続し、V1とV2の他方には参照電位Vrefを与える。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、実施の形態1乃至実施の形態4で説明した半導体装置を電子機器に適用する場合について、図9を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、実施の形態1乃至実施の形態4で説明した半導体装置を適用する場合について説明する。図9Aは、ノート型のパーソナルコンピュータであり、筐体601、筐体602、表示部603、キーボード604などによって構成されている。筐体601と筐体602内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが実現される。図9Bは、携帯情報端末PDAであり、本体611には、表示部613と、外部インターフェイス615と、操作ボタン614等が設けられている。また、携帯情報端末を操作するスタイラス612などを備えている。本体611内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯情報端末が実現される。図9Cは、電子ペーパーを実装した電子書籍620であり、筐体621と筐体623の2つの筐体で構成されている。筐体621及び筐体623には、それぞれ表示部625及び表示部627が設けられている。筐体621と筐体623は、軸部637により接続されており、該軸部637を軸として開閉動作を行うことができる。また、筐体621は、電源631、操作キー633、スピーカー635などを備えている。筐体621、筐体623の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実現される。図9Dは、携帯電話機であり、筐体640と筐体641の2つの筐体で構成されている。さらに、筐体640と筐体641は、スライドし、図9Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体641は、表示パネル642、スピーカー643、マイクロフォン644、操作キー645、ポインティングデバイス646、カメラ用レンズ647、外部接続端子648などを備えている。また、筐体640は、携帯電話機の充電を行う太陽電池セル649、外部メモリスロット650などを備えている。また、アンテナは、筐体641に内蔵されている。筐体640と筐体641の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される。図9Eは、デジタルカメラであり、本体661、表示部667、接眼部663、操作スイッチ664、表示部665、バッテリー666などによって構成されている。本体661内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。図9Fは、テレビジョン装置670であり、筐体671、表示部673、スタンド675などで構成されている。テレビジョン装置670の操作は、筐体671が備えるスイッチや、リモコン操作機680により行うことができる。筐体671及びリモコン操作機680には、先の実施の形態に示す微細化された半導体装置が搭載されている。そのため、高速動作、低消費電力、といった特徴を備えたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器が実現される。本実施例では、発明の一態様に係る半導体装置の特性について、計算機を用いて検証した結果について図10乃至図13を用いて説明する。具体的には、異なるチャネル長Lを有するトランジスタの特性について比較した。なお、計算には、デバイスシミュレーションソフトAtlasSilvacoDataSystems社製を用いた。計算に用いたトランジスタの構造を、図10に示す。図10Aは本発明の一態様に係る構造ソース電極またはドレイン電極の一部を伸長させた構造であり、図10Bは、比較のための構造ソース電極またはドレイン電極の一部を伸長させていない構造である。計算に用いたトランジスタの詳細について説明する。図10Aに示すトランジスタは、第1の導電層742a材質:チタン、厚さ:100nm及び第2の導電層745a材質:窒化チタン、厚さ:任意が順に積層されたソース電極と、第1の導電層742b材質:チタン、厚さ:100nm及び第2の導電層745b材質:窒化チタン、厚さ:任意が順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層743a材質:酸化シリコン、厚さ:100nmと、ドレイン電極上に設けられた絶縁層743b材質:酸化シリコン、厚さ:100nmと、絶縁層743a及び絶縁層743b上に設けられた酸化物半導体層744材質:In-Ga-Zn-O系の酸化物半導体、厚さ:10nmと、酸化物半導体層744上に設けられたゲート絶縁層746材質:酸化ハフニウム、厚さ:10nmと、ゲート絶縁層746上に設けられたゲート電極748材質:タングステンを有する。図10Aに示すトランジスタにおいて、第2の導電層745aは、第1の導電層742aの端部よりチャネル長方向に伸長した領域を有しておりつまり、第2の導電層745aの端部は、第1の導電層742aの端部よりチャネル形成領域に近い、第2の導電層745aの端部は、酸化物半導体層744のチャネル形成領域と接している。同様に、第2の導電層745bは、第1の導電層742bの端部よりチャネル長方向に伸長した領域を有しておりつまり、第2の導電層745bの端部は、第1の導電層742bの端部よりチャネル形成領域に近い、第2の導電層745bの端部は、酸化物半導体層744のチャネル形成領域と接している。図10Bに示すトランジスタは、導電層752aでなるソース電極材質:窒化チタン、厚さ:100nm及び導電層752bでなるドレイン電極材質:窒化チタン、厚さ:100nmと、ソース電極及びドレイン電極上に設けられた酸化物半導体層744材質:In-Ga-Zn-O系の酸化物半導体、厚さ:10nmと、酸化物半導体層744上に設けられたゲート絶縁層746材質:酸化ハフニウム、厚さ:10nmと、ゲート絶縁層746上に設けられたゲート電極748材質:タングステンを有する。図10Aと図10Bの相違は、上述の第2の導電層745aにおける、第1の導電層742aの端部よりチャネル長方向に伸長した領域、及び、第2の導電層745bにおける、第1の導電層742bの端部よりチャネル長方向に伸長した領域の有無、ソース電極上の絶縁層及びドレイン電極上の絶縁層の有無である。図10Aにおいて、第2の導電層745aにおける、第1の導電層742aの端部よりチャネル長方向に伸長した領域第2の導電層でなる領域は、他の領域第1の導電層と第2の導電層の積層でなる領域と比較して電極の厚さが小さい。つまり、電荷の流れに垂直な断面の面積が小さくなっている。抵抗は断面積に反比例するから、第2の導電層745aにおける、第1の導電層742aの端部よりチャネル長方向に伸長した領域は、他の領域と比較して抵抗が高いということができる。第2の導電層745bについても同様のことがいえる。以下、本実施例において、第2の導電層745aにおける、第1の導電層742aの端部よりチャネル長方向に伸長した領域、及び、第2の導電層745bにおける、第1の導電層742bの端部よりチャネル長方向に伸長した領域を高抵抗領域HRR:High-ResistanceRegionと記載する。また、図10Aにおいて、ソース電極の上部は絶縁層743aに覆われており、ドレイン電極の上部は絶縁層743bに覆われているため、ソース電極やドレイン電極と、酸化物半導体層744の接触面積は非常に小さくなっているここでは、第2の導電層の端部のみが接する。つまり、ソース電極やドレイン電極は、チャネル形成領域と接する領域の近傍において、他の領域よりも高抵抗になっていることになる。上述の構成図10A、及び図10Bにおいて、チャネル長Lを変更して、トランジスタのしきい値電圧Vthがどのような挙動を示すかを調査した。チャネル長Lとしては、20nm、30nm、50nm、100nm、200nm、400nmの6条件を採用した。また、第2の導電層の厚さを変更してしきい値電圧Vthの挙動を調査した。第2の導電層の厚さとしては、3nm、10nm、50nm、100nmの4条件を採用した。ソース電極とドレイン電極の間の電圧Vdsは、1Vとした。また、高抵抗領域のチャネル長方向の長さは0.3μmとした。計算に用いたパラメータは以下の通りである。1.In-Ga-Zn-O系の酸化物半導体酸化物半導体層の材料バンドギャップEg:3.15eV、電子親和力χ:4.3eV、比誘電率:15、電子移動度:10cm2/Vs、伝導帯の実効状態密度:5×1018cm-32.窒化チタンソース電極及びドレイン電極の材料仕事関数φM:3.9eV、抵抗率ρ:2.2×10-4Ωcm3.酸化ハフニウムゲート絶縁層の材料比誘電率:154.タングステンゲート電極の材料仕事関数φM:4.9eV計算結果を図11乃至図13に示す。図11乃至図13において、横軸はチャネル長Lnmを、縦軸はしきい値電圧のシフト量ΔVthVを、それぞれ示している。なお、ΔVthは、チャネル長L=400nmのしきい値電圧を基準に算出したものである。図11A、図11B、図12A及び図12Bは図10Aに示す構造の計算結果であり、図11Aは、第2の導電層の厚さが100nm、図11Bは、第2の導電層の厚さが50nm、図12Aは、第2の導電層の厚さが10nm、図12Bは、第2の導電層の厚さが3nm、の場合をそれぞれ示している。また、図13は図10Bに示す構造の計算結果である。図11A、図11B、図12A及び図12Bの比較により、第2の導電層が薄くなるほど、しきい値電圧のマイナスシフトが抑制されるのが分かる。また、図11Aと図13の比較により、ソース電極やドレイン電極を覆う絶縁層を設ける場合には、Vthのマイナスシフトが抑制されるのが分かる。これらはいずれも、ソース電極やドレイン電極と酸化物半導体層の接触面積を縮小し、抵抗を増大させることにより、短チャネル効果を抑制できることを示唆するものである。さらに上述の結果より、半導体層と接する領域の近傍において、ソース電極やドレイン電極の抵抗が高くなっていれば、短チャネル効果抑制の効果を得ることができるということもできる。以上より、ソース電極及びドレイン電極のチャネル形成領域と接する領域近傍を高抵抗にする具体的には、例えば、ソース電極及びドレイン電極の一部の断面積を小さくする、ソース電極及びドレイン電極の上部を覆う絶縁層を形成して酸化物半導体層との接触面積を小さくすることで、しきい値電圧のマイナスシフトが抑制されることが理解される。これは、ソース電極とドレイン電極の間の電界強度が緩和されることに起因するものである。このように、開示する発明の一態様によって、しきい値電圧低下などの短チャネル効果を抑制できることが示された。