基板と、前記基板上に設けられたメモリ部と、前記基板上に設けられ前記基板の主面に対して平行な面内で前記メモリ部と並ぶ非メモリ部と、を備え、前記メモリ部は、前記主面に対して垂直な第1軸に沿って積層された複数の電極膜と、前記第1軸に沿って隣り合う2つの前記電極膜の間に設けられた電極間絶縁膜と、を含む積層体と、前記積層体を前記第1軸に沿って貫通し、前記複数の電極膜の側面に対向する半導体層と、前記複数の電極膜と前記半導体層との間に設けられ、前記半導体層の周りを前記第1軸に沿って囲むメモリ膜と、前記半導体層の導通を制御する選択ゲート電極であって、多結晶シリコンを含み、前記積層体の上に設けられ、前記積層体と離間する導電膜と、を含み、前記非メモリ部は、前記導電膜と同層であって多結晶シリコンを含み、前記導電膜の不純物濃度よりも低い不純物濃度を有する抵抗素子部と、前記抵抗素子部の上に設けられ前記抵抗素子部と導通するコンタクト電極と、を含み、前記導電膜は、シリサイドを含み、前記抵抗素子部は、前記導電膜に含まれるシリサイドの含有量よりも低い含有量でシリサイドを含む、または、シリサイドを含まないことを特徴とする不揮発性半導体記憶装置。基板と、前記基板上に設けられたメモリ部と、前記基板上に設けられ前記基板の主面に対して平行な面内で前記メモリ部と並ぶ非メモリ部と、を備え、前記メモリ部は、前記主面に対して垂直な第1軸に沿って積層された複数の電極膜と、前記第1軸に沿って隣り合う2つの前記電極膜の間に設けられた電極間絶縁膜と、を含む積層体と、前記複数の電極膜の側面に対向する半導体層と、前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、前記積層体の上に設けられ、前記積層体と離間する導電膜と、を含み、前記非メモリ部は、前記導電膜と同層の抵抗素子部を含むことを特徴とする不揮発性半導体記憶装置。前記半導体層は、前記積層体を前記第1軸に沿って貫通し、前記メモリ膜は、前記半導体層の周りを前記第1軸に沿って囲むことを特徴とする請求項2記載の不揮発性半導体記憶装置。前記導電膜は、前記半導体層の導通を制御する選択ゲート電極であることを特徴とする請求項2または3に記載の不揮発性半導体記憶装置。前記導電膜及び前記抵抗素子部は、多結晶シリコンを含み、前記抵抗素子部における不純物濃度は、前記導電膜における不純物濃度よりも低いことを特徴とする請求項2~4のいずれか1つに記載の不揮発性半導体記憶装置。前記導電膜は、シリサイドを含み、前記抵抗素子部は、前記導電膜に含まれるシリサイドの含有量よりも低い含有量でシリサイドを含む、または、シリサイドを含まないことを特徴とする請求項2~5のいずれか1つに記載の不揮発性半導体記憶装置。前記非メモリ部は、前記抵抗素子部の上に設けられ前記抵抗素子部と導通するコンタクト電極を含むことを特徴とする請求項2~6のいずれか1つに記載の不揮発性半導体記憶装置。本発明の実施形態は、小型化が可能な不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置は、基板と、メモリ部と、非メモリ部と、を備える。メモリ部は、基板上に設けられる。非メモリ部は、基板上に設けられ基板の主面に対して平行な面内でメモリ部と並ぶ。メモリ部は、積層体と、半導体層と、メモリ膜と、導電膜と、を含む。積層体は、主面に対して垂直な第1軸に沿って積層された複数の電極膜と、第1軸に沿って隣り合う2つの電極膜の間に設けられた電極間絶縁膜と、を含む。半導体層は、複数の電極膜の側面に対向する。メモリ膜は、複数の電極膜と半導体層との間に設けられる。導電膜は、積層体の上に設けられ、積層体と離間している。非メモリ部は、導電膜と同層の抵抗素子部を含む。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。図1では、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。図2は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図2では、マトリクスメモリセル部MU1として、図1のA-A’線断面の一部と、図1のB-B’線断面の一部が例示されている。図3は、第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。図3では、メモリ部MU及び非メモリ部PUの一部を例示している。図1及び図2に表したように、実施形態に係る不揮発性半導体記憶装置110は、基板11と、メモリ部MUと、非メモリ部PUと、を備える。非メモリ部PUには、抵抗素子部80が含まれる。基板11には、例えばシリコン基板が用いられる。メモリ部MUは、基板11の主面11aの上に設けられる。本明細書において、基板11の主面11aと垂直な軸をZ軸第1軸、Z軸と垂直な軸第2軸のうちの1つをX軸、Z軸と垂直な軸第2軸のうちの他の1つで、X軸にも垂直な軸をY軸とする。また、Z軸に沿って基板11の主面11aから離れる方向を上上側、その反対を下下側ということにする。メモリ部MUは、マトリクスメモリセル部MU1と、配線接続部MU2と、を有する。マトリクスメモリセル部MU1は、例えば、3次元マトリクス状に配列したメモリセルトランジスタを有する。配線接続部MU2は、マトリクスメモリセル部MU1の配線を接続する部分である。メモリ部MUは、積層体MLと、半導体ピラーSPと、選択ゲート電極SGと、を含む。積層体MLは、Z軸に沿って積層された複数の電極膜61と、Z軸に沿って隣り合う2つの電極膜61の間に設けられた電極間絶縁膜62と、を含む。選択ゲート電極SGは、積層体MLの上に設けられる。実施形態において、半導体ピラーSPは、半導体層の一例であり、選択ゲート電極SGは、導電膜の一例である。電極膜61は、X軸方向に沿って延在する帯状の部分を有している。また、選択ゲート電極SGも、X軸方向に沿って延在する帯状の部分を有している。そして、積層体ML及び選択ゲート電極SGをZ軸方向に沿って貫通する半導体ピラーSPが設けられる。この半導体ピラーSPは、例えば、積層体ML及び選択ゲート電極SGをZ軸方向に沿って貫通する貫通ホールTHの中に半導体を埋め込むことによって形成される。半導体ピラーSPは、Z軸方向に延在する筒状例えば円筒状または、柱状例えば円柱状である。半導体ピラーSPの内部は中空でも良く、半導体ピラーSPの内側に例えば絶縁層などが設けられても良い。不揮発性半導体記憶装置110のメモリ部MUにおいては、電極膜61と半導体ピラーSPとが交差する部分において、記憶層を有するメモリセルトランジスタが形成される。メモリセルトランジスタは3次元マトリクス状に配列され、この記憶層に電荷を蓄積させることにより、各メモリセルトランジスタが情報データを記憶するメモリセルMCとして機能する。積層体MLの上には、積層体MLとZ軸に沿って離間して、選択ゲート電極SGが設けられる。本具体例では、導電膜が選択ゲート電極SGである場合を例とするが、選択ゲート電極SG以外の機能を有する電極膜であってもよい。非メモリ部PUは、基板11上に設けられ、基板11の主面11aに対して平行な面内でメモリ部MUと並ぶ。すなわち、非メモリ部PUは、主面11a内X-Y平面内において、例えばメモリ部MUに並置される。図1に表した不揮発性半導体記憶装置110では、一例として、メモリ部MUのY軸に沿った隣りに非メモリ部PUが配置されている。非メモリ部PUは、メモリ部MUのX軸に沿った隣りに配置されていても、また、X-Y平面に沿ってメモリ部MUの周囲に配置されていてもよい。また、1つのメモリ部MUに対して複数の非メモリ部PUが設けられていてもよい。また、メモリ部MUと非メモリ部PUとの間に、これら以外の部分が設けられていてもよい。非メモリ部PUは、選択ゲート電極SGと同層に設けられた抵抗素子部80を含む。ここで、Aの層が、Bの層と同層であるとは、Aの層のZ軸上の位置が、B層のZ軸上の位置とに同じ層であることをいう。Bの層と同層の層とは、例えば、主面11aに対してZ軸方向に沿った距離が、Bの層と同じになる層である。抵抗素子部80は、選択ゲート電極SGと同層であって、X-Y平面に沿って延在する。抵抗素子部80のZ軸方向にみた面積や形状は、適宜選択される。抵抗素子部80のZ軸方向に沿った厚さは、例えば、選択ゲート電極SGのZ軸方向に沿った厚さと等しい。非メモリ部PUには、ダミー導電膜65が設けられていてもよい。ダミー導電膜65は、複数の電極膜61第1電極膜61aの少なくとも1つと同層の部分65pを含む。例えば、Z軸に沿った主面11aと積層体MLの最上層の電極膜61との距離は、Z軸に沿った主面11aとダミー導電膜65の最上層の部分65pとの距離と、等しい。非メモリ部PUにダミー導電膜65が設けられている場合、抵抗素子部80は、このダミー導電膜65の上であって、選択ゲート電極SGと同層に形成される。実施形態では、ダミー導電膜65が設けられている場合を例とする。実施形態のように、抵抗素子部80を選択ゲート電極SGと同層に設けることで、抵抗素子部80の形成が容易になる。例えば、抵抗素子部80は、選択ゲート電極SGと同一工程で製造してもよい。また、抵抗素子部80は、ダミー導電膜65よりも上の層に形成される。したがって、抵抗素子部80の配置や形状の設計自由度が増す。また、抵抗素子部80にコンタクト電極71p及び72pの形成する際、ダミー導電膜65を掘り下げる必要はない。これにより、コンタクト電極71p及び72pの製造が容易になる。次に、メモリ部MUの構成の例について詳しく説明する。図1、図2及び図3に例示したように、不揮発性半導体記憶装置110においては、基板11の主面11aに層間絶縁膜13が設けられ、層間絶縁膜13の上に絶縁膜13gが設けられる。なお、絶縁膜13gは、後述する周辺回路トランジスタ51のゲート絶縁膜として機能する絶縁膜である。さらに、絶縁膜13gの上に、後述の接続部導電層SCCが設けられ、接続部導電層SCCの上に積層体MLが設けられる。なお、図2及び図3においては電極膜61が8枚描かれているが、積層体MLにおいて、設けられる電極膜61の数は任意である。電極膜61第1電極膜61a及び第2電極膜61b及び接続部導電層SCCには、任意の導電材料を用いることができる。例えば、不純物が導入されて導電性が付与されたアモルファスシリコン非晶質シリコン、または、不純物が導入されて導電性が付与されたポリシリコン多結晶シリコンなどを用いることができ、また、金属及び合金なども用いることができる。半導体ピラーSPのうち、積層体MLを貫通する部分と、選択ゲート電極SGを貫通する部分と、は、連続して形成された半導体層でも良く、半導体ピラーSPのうちの積層体MLを貫通する部分と、半導体ピラーSPのうちの選択ゲート電極SGを貫通する部分と、が、別の工程で形成され、これらの部分が電気的に接続されていても良い。積層体MLの最下部例えば、基板11に最も近い側の電極膜61の下に絶縁膜15aが設けられていてもよい。絶縁膜15aも積層体MLに含むようにしてもよい。また、積層体MLの最上部例えば、基板11から最も遠い側の電極膜61の上にさらに絶縁膜が設けられていてもよい。この絶縁膜も積層体MLに含むようにしてもよい。これらの絶縁膜には、例えば酸化シリコンを用いることができる。積層体MLの上には選択ゲート電極SGが設けられている。選択ゲート電極SG第1選択ゲート電極SG1及び第2選択ゲート電極SG2には、任意の導電材料を用いることができる。例えば、不純物が導入されて導電性が付与されたアモルファスシリコン非晶質シリコン、または、不純物が導入されて導電性が付与されたポリシリコン多結晶シリコンなどを用いることができ、また、金属及び合金なども用いることができる。積層体MLと選択ゲート電極SGとの間には、層間絶縁膜16が設けられている。また、電極膜61どうしをY軸方向に沿って分断する層間絶縁膜ILPが設けられている。層間絶縁膜ILPは、X軸方向に沿って延在する。本具体例では、この層間絶縁膜ILPは、さらに選択ゲート電極SGをY軸方向に分断する。そして、選択ゲート電極SG及び層間絶縁膜ILPの上に層間絶縁膜18が設けられ、その上に、ソース線SL第2配線WR2とコンタクト電極22とが設けられている。ソース線SLの周りには層間絶縁膜19が設けられている。本具体例では、ソース線SLは、X軸方向に沿った帯状の形状を有している。そして、ソース線SLの上に層間絶縁膜23が設けられ、その上にビット線BL第1配線WR1が設けられている。ビット線BLは、例えば、Y軸方向に沿った帯状の形状を有している。ビット線BLの上には、層間絶縁膜25、層間絶縁膜27及びパッシベーション膜29が設けられる。なお、層間絶縁膜13、16、17、18、19、23、25及び27には、例えば酸化シリコンを用いることができる。また、絶縁膜13gにも、例えば酸化シリコンが用いられる。パッシベーション膜29には、例えば窒化シリコンが用いられる。不揮発性半導体記憶装置110においては、複数の半導体ピラーSPが設けられている。半導体ピラーSPの数は任意である。なお、本明細書において、複数の半導体ピラーを総称する場合には半導体ピラーSPと言うことにする。また、特定の半導体ピラーを指す場合には、第n半導体ピラーSPnnは1以上の任意の整数と言うことにする。他の構成要素についても、上記と同様に表示するものとする。本具体例においては、2本ずつの半導体ピラーSPは、基板11の側で接続されている。すなわち、不揮発性半導体記憶装置110は、第1半導体ピラーSP1と第2半導体ピラーSP2とを基板11の側で電気的に接続する半導体接続部SCをさらに備える。半導体接続部SCは、第1半導体ピラーSP1の一端と、第2半導体ピラーSP2の一端と、を接続する。半導体接続部SCには、半導体ピラーSPとなる材料を用いることができる。第1半導体ピラーSP1は、第1積層体ML1及び第1選択ゲート電極SG1をZ軸方向に沿って貫通する。第1積層体ML1は、Z軸方向に積層された複数の第1電極膜61aを含む。Z軸方向に隣り合う2つの第1電極膜61aの間には第1電極間絶縁膜62aが設けられる。第2半導体ピラーSP2は、第2積層体ML2及び第2選択ゲート電極SG2をZ軸方向に沿って貫通する。第2積層体ML2は、Y軸に沿って第1積層体ML1と隣接する。第2積層体ML2は、Z軸方向に積層された複数の第2電極膜61bを含む。Z軸方向に隣り合う2つの第2電極膜61bの間には第2電極間絶縁膜62bが設けられる。図1に表したように、第1半導体接続部SC1によって接続された第1半導体ピラーSP1及び第2半導体ピラーSP2がペアとなって1つのU字形状のNANDストリングとなり、第2半導体接続部SC2によって接続された第3半導体ピラーSP3及び第4半導体ピラーSP4がペアとなって別のU字形状のNANDストリングとなる。図2に例示したように、配線接続部MU2においては、X軸方向における一方の端において、電極膜61は、コンタクト電極31によってワード配線32に接続され、例えば基板11に設けられる駆動回路と電気的に接続される。配線接続部MU2において、各電極膜61はX軸方向に延在する。この延在した部分は引き出し配線610である。引き出し配線610のX軸方向に沿った長さは、Z軸方向に沿った層ごとに異なっている。これにより、引き出し配線610のX軸方向における長さは階段状に変化する。そして、引き出し配線610は、X軸方向の一方の端で駆動回路と電気的に接続される。これにより、基板11からの距離が同じ電極膜61において、ペアとなる第1半導体ピラーSP1及び第2半導体ピラーSP2とで異なる電位が設定される。したがって、第1半導体ピラーSP1と第2半導体ピラーSP2とに対応する同層のメモリセルMCは、互いに独立して動作する。第3半導体ピラーSP3及び第4半導体ピラーSP4に関しても同様である。接続部導電層SCCは、例えば、コンタクト電極33によって接続部導電層のための配線に接続される。選択ゲート電極SGは、例えば、コンタクト配線34によって、選択ゲート電極のための配線35に接続される。配線35の上には、層間絶縁膜25が設けられ、層間絶縁膜25の上には、配線35に接続されるメタル配線28aが設けられている。なお、コンタクト電極31及び34の側面は層間絶縁膜18cで覆われている。図1に表したように、半導体ピラーSPの半導体接続部SCとは反対の端のそれぞれが、ビット線BLまたはソース線SLに接続され、半導体ピラーSPのそれぞれに、選択ゲート電極SG第1~第4選択ゲート電極SG1~SG4が設けられることにより、任意の半導体ピラーSPの任意のメモリセルMCに所望のデータを書き込み、また読み出すことができる。なお、図1に例示したように、第1半導体ピラーSP1は、コンタクト電極VA1によってビット線BLに接続され、第4半導体ピラーSP4は、コンタクト電極VA2によってビット線BLに接続される。コンタクト電極VA1及びVA2は、図2に例示したコンタクト電極22に相当する。図4は、メモリセルの構成を例示する模式的断面図である。図4に表したように、半導体ピラーSPは、電極膜61の側面61sと対向する。また、電極膜61と、半導体ピラーSPと、のあいだにメモリ膜MFが設けられる。メモリ膜MFは、半導体ピラーSPの周りをZ軸に沿って囲むように設けられる。メモリ膜MFにおいて、電極膜61と、半導体ピラーSPと、が交差する部分に、メモリセルトランジスタが形成され、このメモリセルトランジスタのそれぞれがメモリセルMCとなる。メモリ膜MFは、外側絶縁膜43第1絶縁膜と、記憶層48第2絶縁膜と、内側絶縁膜42第3絶縁膜と、を含む。外側絶縁膜43は、記憶層48と電極膜61との間に設けられる。内側絶縁膜42は、記憶層48と半導体ピラーSPとの間に設けられる。すなわち、メモリ膜MFは、貫通ホールTH内において、電極膜61から半導体ピラーSPに向かう方向に、外側絶縁膜43、記憶層48及び内側絶縁膜42の順に積層される。外側絶縁膜43及び内側絶縁膜42には、例えば酸化物を含む材料酸化シリコン等が用いられる。記憶層48には、例えば窒化物を含む材料窒化シリコン等が用いられる。外側絶縁膜43、記憶層48及び内側絶縁膜42は、それぞれ単層膜でも、積層膜でもよい。また、材料は上記に限らず、任意の材料を用いることができる。メモリセルMCにおいて、記憶層48は、半導体ピラーSPと電極膜61との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。すなわち、記憶層48は、電荷蓄積層として機能する。内側絶縁膜42は、メモリセルMCのそれぞれにおいてトンネル絶縁膜として機能する。外側絶縁膜43は、メモリセルMCのそれぞれにおいてブロック絶縁膜として機能する。次に、非メモリ部PUの構成の例について詳しく説明する。図2及び図3に表したように、非メモリ部PUは、すでに説明したダミー導電膜65の上に設けられた抵抗素子部80と、コンタクト電極71p及び72pと、周辺回路部PCUと、を含む。周辺回路部PCUは、基板11とダミー導電膜65との間に設けられた周辺回路トランジスタ51を含む。基板11の主面11aの側には素子分離絶縁層STI:ShallowTrenchIsolationとして層間絶縁膜13が設けられる。また、層間絶縁膜13によって、基板11の主面11aの側の部分が分断される。STIによって分断された基板11の上に、絶縁膜13gが設けられ、その上に周辺回路ゲート電極52が設けられる。周辺回路ゲート電極52に対向する絶縁膜13gが、周辺回路トランジスタ51のゲート絶縁膜となり、周辺回路ゲート電極52が、周辺回路トランジスタ51のゲート電極となる。周辺回路ゲート電極52は、例えば、メモリ部MUの接続部導電層SCCと同層である。周辺回路ゲート電極52には、例えば、メモリ部MUの接続部導電層SCCとなる材料と同じ材料が用いられる。周辺回路ゲート電極52は、例えば、コンタクト電極73pを介して、配線73に接続される。基板11シリコン基板のうちの、周辺回路部PCUの別の一部となる部分が、コンタクト電極74pを介して配線74に接続される。コンタクト電極73p及び74pは、ダミー導電膜65をZ軸方向に沿って貫通する。コンタクト電極73pとダミー導電膜65との間には層間絶縁膜73Iが設けられる。コンタクト電極74pとダミー導電膜65との間には層間絶縁膜74Iが設けられる。図3に表したように、非メモリ部PUにおいて、ダミー導電膜65の上に層間絶縁膜16が設けられ、層間絶縁膜16の上に抵抗素子部80が設けられる。抵抗素子部80は、メモリ部MUの選択ゲート電極SGと同層に設けられる。抵抗素子部80は、ダミー導電膜65の上、すなわち積層体MLの最上層よりも上に形成されている。したがって、抵抗素子部80の上に設けられるコンタクト電極71p及び72pのZ軸方向に沿った深さは、層間絶縁膜18を貫通する深さで済むことになる。図5は、抵抗素子部の模式的平面図である。抵抗素子部80は、選択ゲート電極SGと同層に設けられ、Z軸方向にみて、所定の面積及び所定の形状で設けられている。抵抗素子部80の抵抗値は、抵抗素子部80に用いられる材料の不純物濃度によって設定される。例えば、抵抗素子部80及び選択ゲート電極SGが多結晶シリコンを含む場合、抵抗素子部80における不純物濃度は、選択ゲート電極SGにおける不純物濃度よりも低くなっている。これにより、抵抗素子部80の材料が、選択ゲート電極SGの材料と同じであっても、選択ゲート電極SGよりも抵抗値を高くして、抵抗素子として機能させることができる。また、選択ゲート電極SGの低抵抗化等のため、選択ゲート電極SGにはシリサイドが含まれる。この場合、抵抗素子部80にはシリサイドが含まれないようにする。これにより、抵抗素子部80の抵抗値を、選択ゲート電極SGの抵抗値よりも高くして、抵抗素子として機能させることができる。また、例えばコンタクト電極71p及び72pのX-Y平面に沿った間隔によって抵抗素子部80の抵抗値を設定してもよい。上記のように、実施形態において、抵抗素子部80は、積層体MLの層構造よりも上に配置されている。このため、コンタクト電極71p及び72pの配置や、コンタクト電極71p及び72pを含む配線のレイアウトを容易にすることができる。例えば、抵抗素子部80が積層体MLの層構造の下側や、積層体MLよりも下に配置されていると、コンタクト電極71p及び72pを深く形成する必要がある。この場合、コンタクト電極71p及び72pを含む引き出し配線の設計の制約が多くなり、配線をレイアウトすための専有面積の増加につながる。実施形態では、配線レイアウトの設計自由度が高いため、配線をレイアウトするための専有面積を縮小化することができる。これにより、非メモリ部PUを小さくすることができ、不揮発性半導体記憶装置110の小型化を図ることができる。次に、不揮発性半導体記憶装置110の製造方法の例について説明する。図6~図9は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。なお、これらの図において、メモリ部MUになる領域をメモリ領域MUR第1領域、非メモリ部PUになる領域を非メモリ領域PUR第2領域とする。また、基板11において、マトリクスメモリセル部MU1が設けられる領域をマトリクスメモリセル領域MU1Rとし、配線接続部MU2が設けられる領域を配線接続領域MU2Rとする。先ず、図6に表したように、シリコン基板などの基板11の主面11aの上に、周辺回路トランジスタ51を含む周辺回路部PCUを形成する。例えば、基板11の主面11aにSTIとなる層間絶縁膜13を形成し、これにより、基板11の主面11aの側において分断された半導体層が形成される。半導体層の表面に絶縁膜13gを形成し、その上に導電膜を形成する。この導電膜は、周辺回路ゲート電極52及び接続部導電層SCCとなる。この導電膜には、例えばポリシリコンが用いられる。非メモリ領域PURにおいて、この導電膜を所定の形状に加工し、周辺回路ゲート電極52を形成する。周辺回路ゲート電極52を介して半導体層に不純物をドープして、拡散領域を形成する。これにより、周辺回路トランジスタ51が形成される。そして、周辺回路トランジスタ51を覆うように、層間絶縁膜53を形成する。一方、マトリクスメモリセル領域MU1Rにおいては、上記の導電膜によって接続部導電層SCCが形成される。接続部導電層SCCのうち、半導体接続部SCが形成される領域に溝を形成する。溝のZ軸方向の深さは、例えば100ナノメートルnmである。溝を形成した後は、溝の内部及び接続部導電層SCCの上に埋め込み犠牲膜SCsfを形成する。埋め込み犠牲膜SCsfには、例えば窒化シリコンが用いられる。その後、埋め込み犠牲膜SCsfの表面を例えばRIEReactiveIonEtching法によってエッチングする。この際、溝の内部には埋め込み犠牲膜SCsfが残るようにエッチングの時間調整を行う。次に、接続部導電層SCC、犠牲膜SCsf、周辺回路トランジスタ51及び層間絶縁膜53の上に、絶縁膜15aを形成する。絶縁膜15aには例えば酸化シリコンが用いられる。さらに、層間絶縁膜53の上に、例えば、不純物が添加されたドープトポリシリコン膜61f導電材料膜と、不純物が添加されていないノンドープポリシリコン膜62fと、を交互に繰り返して堆積して、積層体MLの母体となる積層膜を形成する。ドープトポリシリコン膜61fの不純物には、例えば燐Pが用いられる。不純物濃度は、例えば3×1020atoms/cm3である。ドープトポリシリコン膜61f及びノンドープポリシリコン膜62fは、例えばCVDChemicalVaporDeposition法によって形成される。ドープトポリシリコン膜61fと、ノンドープポリシリコン膜62fと、の積層膜は、非メモリ領域PURにも形成される。非メモリ領域PURに形成された積層膜は、ダミー導電膜65の母体となる。さらに、この積層膜の上に、層間絶縁膜16を形成し、その上に選択ゲート電極SGとなる選択ゲート電極膜SGfを形成し、その上に、層間絶縁膜18を形成する。選択ゲート電極膜SGfには、例えば、不純物が添加されたポリシリコンを用いることができる。選択ゲート電極膜SGfは、非メモリ領域PURにも形成される。非メモリ領域PURに形成された選択ゲート電極膜SGfは、抵抗素子部80の母体となる。実施形態では、ドープトポリシリコン膜61f及びノンドープポリシリコン膜62fを含む積層膜、層間絶縁膜16、選択ゲート電極膜SGf、及び、層間絶縁膜18を、導電膜積層体MLSということにする。次に、図7に表したように、導電膜積層体MLSに、リソグラフィ法とRIE法により、溝TR1を形成し、この溝TR1に絶縁膜TR1fを埋め込む。絶縁膜TR1fには、例えば窒化シリコンまたは酸化シリコンが用いられる。絶縁膜TR1fは、電極膜61どうしを分断する層間絶縁膜ILPとなる。次に、導電膜積層体MLSに、リソグラフィ法とRIE法により、貫通ホールTHを形成する。貫通ホールTHの形成によって、貫通ホールTHの内壁にドープトポリシリコン膜61fの側面が露出する。その後、例えば、熱燐酸溶液例えば、150°Cを用い、貫通ホールTHを介して、埋め込み犠牲膜SCsfを除去する。これにより、2つの貫通ホールTHの下部が連通する。次に、メモリ領域MURにおけるノンドープポリシリコン膜62fを除去する。これには、例えば、アルカリ系の薬液が用いることができる。なお、積層されている複数のドープトポリシリコン膜61fは、絶縁膜TR1f層間絶縁膜ILPで支持される。このとき、非メモリ領域PURにおけるノンドープポリシリコン膜62fは除去せず、そのまま残す。非メモリ領域PURにおけるドープトポリシリコン膜61fが、ダミー導電膜65の第1ダミー膜61dになり、非メモリ領域PURにおけるノンドープポリシリコン膜62fが、ダミー導電膜65の第2ダミー膜62dになる。すなわち、ダミー導電膜65が形成される。そして、本具体例では、ドープトポリシリコン膜61fに含まれる不純物が、工程中の熱処理などによってノンドープポリシリコン膜62fに拡散し、ドープトポリシリコン膜61f第1ダミー膜61dと、ノンドープポリシリコン膜62f第2ダミー膜62dと、は、例えば一体化する。すなわち、本具体例では、ダミー導電膜65は、一体化した導電膜となり、第1ダミー膜61dと第2ダミー膜62dとの境界が不明確になる場合がある。次に、複数のドープトポリシリコン膜61fどうしの間に、例えば、シリコン酸化膜を例えばCVD法により形成する。このシリコン酸化膜が電極間絶縁膜62になり、ドープトポリシリコン膜61fが電極膜61となる。これにより、積層体MLが形成される。その後、例えば、希フッ酸処理により、貫通ホールTHの内部の側面に堆積したシリコン酸化膜を除去する。次に、上記の希フッ酸処理に連続して、メモリ膜MFを形成する。メモリ膜MFは、例えば酸化シリコンによる外側絶縁膜43及び内側絶縁膜42の間に、例えば窒化シリコンによる記憶層48を設けた、いわゆるONO構造の膜である図4参照。さらに、メモリ膜MFの形成に連続して、半導体ピラーSPとなる半導体ピラー膜SPfを形成する。そして、半導体ピラー膜SPfとして、例えばポリシリコン膜を形成する。次に、図8に表したように、貫通ホールTHに埋め込まれている半導体ピラー膜SPfの一部を例えばRIE法により後退させた後に、貫通ホールTHの上部の空間に、半導体ピラーコンタクト部SPCとなるポリシリコン膜例えば不純物が添加されたポリシリコン膜で埋め込み、平坦化する。これにより、U字形状を有するメモリストリングが形成される。次に、配線接続領域MU2Rにおいて、レジスト膜のスリミングとRIEとを繰り返すことにより、電極膜61の端部を階段状に加工する。この加工後は、配線接続領域MU2Rにおける階段状に加工された電極膜61の端部は露出している。次いで、例えば、熱燐酸溶液例えば、150°Cを用い、溝TR1に埋め込まれた絶縁膜TR1fを除去する。これにより、溝TR1の内壁に選択ゲート電極SGの端部、及び電極膜61の端部が露出する。その後、溝TR1の内部及び配線接続領域MU2Rに金属コバルト、ニッケル等を堆積させ、熱処理を行う。これにより、配線接続領域MU2Rにおいて露出する選択ゲート電極SGの端部、電極膜61の端部、及び溝TR1の内壁に露出する電極膜61の端部に、シリサイドが形成される。シリサイドを形成した後は、層間絶縁膜62の端部に残った金属を除去する。次に、コンタクト電極73pが形成される部分の積層膜層間絶縁膜18a、層間絶縁膜18、ダミー選択ゲート電極SGd、層間絶縁膜16及びダミー導電膜65に開口部73oを形成し、コンタクト電極74pが形成される部分の積層膜層間絶縁膜18a、層間絶縁膜18、ダミー選択ゲート電極SGd、層間絶縁膜16及びダミー導電膜65に開口部74oを形成する。開口部73oを形成することにより、選択ゲート電極膜SGfは分割され、非メモリ領域PUR側の選択ゲート電極膜SGfは抵抗素子部80になる。ここで、先の工程で、選択ゲート電極SGにはシリサイドが含まれているが、抵抗素子部80にはシリサイドは含まれていない。これにより、同じ選択ゲート電極膜SGfから形成された選択ゲート電極SG及び抵抗素子部80であっても、抵抗素子部80の抵抗値が、選択ゲート電極SGの抵抗値よりも高くなる。また、抵抗素子部80にはシリサイドが形成されないため、抵抗素子部80のZ軸方向からみた面積を増加させずに済む。次に、例えばプラズマCVD法を用い層間絶縁膜19となるシリコン酸化膜を形成した後、配線接続領域MU2Rにおいては、電極膜61に接続されるコンタクト電極31のためのコンタクトホール31o、及び、接続部導電層SCCに接続されるコンタクト電極33のためのコンタクトホール33oを形成する。さらに、非メモリ領域PURにおいては、抵抗素子部80に接続されるコンタクト電極71pのための開口部71o、及び、コンタクト電極72pのための開口部72oを形成する。次に、層間絶縁膜19及び層間絶縁膜18aのうちのソース線SLとなる部分に溝SLtを形成する。そして、層間絶縁膜19及び層間絶縁膜18aのうちの選択ゲート電極SGと接続されるコンタクト配線34となる部分に溝34tを形成する。そして、層間絶縁膜19及び層間絶縁膜18aのうちの、コンタクト電極31、33、71p、72p、73p及び74pのそれぞれの接続部分となる部分に、それぞれ、溝31t、33t、71t、72t、73t及び74tを形成する。次に、図9に表したように、溝SLt、34t、31t、33t、71t、72t、73t及び74t、コンタクトホール31o及び33o、開口部71o、72o及び73oの残余の空間、並びに、開口部74oの残余の空間に導電膜を埋め込む。この導電膜には、例えば、Ti膜-TiN膜-W膜の積層膜が用いられる。そして、導電膜の上面をCMPChemicalMechanicalPolishing法により除去する。このように、デュアルダマシン工程により、コンタクトプラグと配線とが同時に形成される。そして、導電膜の上に、ビット線BL、及び、ビット線BLと同層の配線ワード配線32、配線35、71、72、73及び74の形成、層間絶縁膜25の形成、メタル配線28a、28b、28c及び28dの形成、層間絶縁膜27の形成、パッシベーション膜29例えばシリコン窒化膜の形成、を行う図2参照。これにより、不揮発性半導体記憶装置110が完成する。このように、本実施形態に係る製造方法は、上記の不揮発性半導体記憶装置110の製造方法に係る。本製造方法は、以下の工程を含むことができる。図11は、不揮発性半導体記憶装置の製造方法の工程を例示するフローチャートである。すなわち、図11に表したように、本製造方法は、前記主面の上に、前記第1軸に沿って積層された複数の導電材料膜と、前記第1軸に沿って隣り合う2つの前記導電材料膜のそれぞれのあいだに設けられた層間絶縁膜と、を含む導電膜積層体を形成する工程第1ステップ:ステップS101と、前記導電膜積層体の前記メモリ部になる第1領域において、前記複数の導電材料膜の側面を露出させる工程第2ステップ:ステップS102と、前記第1領域において、前記複数の導電材料膜の側面と対向する前記第1半導体層及び前記側面と前記第1半導体層とのあいだに設けられるメモリ膜を形成する工程第3ステップ:ステップS103と、前記導電膜積層体の前記非メモリ部になる第2領域において、前記複数の導電材料膜のうちの最上層の前記導電材料膜の一部に前記抵抗素子部を形成する工程第4ステップ:ステップS104と、を含むことができる。また、前記抵抗素子部を形成する工程第4ステップ:ステップS104は、前記複数の導電材料膜のうち、前記第1領域に含まれる最上層の導電材料膜を、前記半導体層の導通を制御する選択ゲート電極にする工程を含むことができる。また、本製造方法において、前記導電材料膜として多結晶シリコンを用いることができる。そして、前記抵抗素子部を形成する工程第4ステップ:ステップS104は、前記導電材料膜の前記第2領域に含まれる部分における不純物濃度を、前記導電材料膜の前記第1領域に含まれる部分における不純物濃度よりも低くする工程を含むことができる。また、前記第1メモリ膜を形成する工程第3ステップ:ステップS103は、前記導電材料膜の前記第1領域に含まれる部分にシリサイドを形成する工程を含むことができる。なお、上記説明した製造方法では、シリサイドの有無によって、選択ゲート電極SGの抵抗値よりも抵抗素子部80の抵抗値を高くしたが、抵抗素子部80のシリサイドの含有量を、選択ゲート電極SGのシリサイドの含有量よりも少なくするようにしてもよい。また、開口部73oを形成することにより、選択ゲート電極膜SGfを分割して抵抗素子部80を形成した後、抵抗素子部の不純物濃度を調整して、抵抗値を設定するようにしてもよい。例えば、抵抗素子部80における不純物濃度を、選択ゲート電極SGにおける不純物濃度よりも低くするよう調整すれば、抵抗素子部80の抵抗値を、選択ゲート電極SGの抵抗値よりも高くして、抵抗素子として機能させることができるようになる。このような不揮発性半導体記憶装置110の製造方法では、選択ゲート電極SGを形成する選択ゲート電極膜SGfを利用して、積層体MLよりも上の層に抵抗素子部80を形成することができる。すなわち、抵抗素子部80は、選択ゲート電極SGと同じ製造工程で形成される。また、抵抗素子部80と接続されるコンタクト電極71p及び72pを形成する際には、浅い開口部71o及び72oを形成するだけで済むことから、コンタクト電極71p及び72pのレイアウトを容易にすることができる。また、コンタクト電極71p及び72pを細線化を図ることもできる。このように、コンタクト電極71p及び72pを含む配線の設計自由度が高く、非メモリ部PUを縮小して、不揮発性半導体記憶装置110の全体の小型化を図ることが可能になる。第2の実施形態図10は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。なお、図10においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。すなわち、図10には、本実施形態に係る不揮発性半導体記憶装置120におけるメモリ部MU及び非メモリ部PUが例示されている。不揮発性半導体記憶装置120における非メモリ部PU、及び、メモリ部MUの配線接続部MU2の構成は不揮発性半導体記憶装置110と同様とすることができるので説明を省略する。図10に表したように、本実施形態に係る不揮発性半導体記憶装置120においては、半導体接続部SCが設けられず、半導体ピラーSPのそれぞれが独立している。すなわち、不揮発性半導体記憶装置120においては、直線状のNANDストリングが設けられる。不揮発性半導体記憶装置120のメモリ部MUにおいては、積層体MLの上に上部選択ゲート電極USG第1選択ゲート電極SG1であり、例えばドレイン側選択ゲート電極SGDとなるが設けられ、積層体MLの下に下部選択ゲート電極LSG第2選択ゲート電極SG2であり、例えばソース側選択ゲート電極SGSとなるが設けられている。上部選択ゲート電極USGは、導電膜の一例である。不揮発性半導体記憶装置120の非メモリ部PUにおいては、抵抗素子部80が設けられている。抵抗素子部80は、上部選択ゲート電極USGと同層に設けられている。このような直線上のNANDストリングが設けられた不揮発性半導体記憶装置120であっても、抵抗素子部80を上部選択ゲート電極USGと同層に設けることで、抵抗素子部80に接続するコンタクト電極71p及び72pの製造が容易になる。また、抵抗素子部80に接続するコンタクト電極71p及び72pの配置や、配線レイアウトの設計自由度が増す。これにより、非メモリ部PUを小さくすることができる。実施形態によれば、小型化が可能な不揮発性半導体記憶装置及び製造方法が提供される。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体ピラー、半導体接続部、接続部導電膜、記憶層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、配線、ダミー導電膜、ダミー電極、コンタクト電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。