"駆動信号を整形する信号整形回路において、前記駆動信号を増幅する主信号増幅回路と、前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、前記主信号増幅回路に設けられた電流源と、前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、を備えることを特徴とする信号整形回路。駆動信号を整形する信号整形回路において、前記駆動信号を増幅する主信号増幅回路と、前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、を備えたことを特徴とする信号整形回路。駆動信号を整形する信号整形回路において、前記駆動信号を増幅する主信号増幅回路と、前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、前記主信号増幅回路に設けられた電流源と、前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、を備えたことを特徴とする信号整形回路。前記主信号増幅回路は、負荷である発光素子を一方の出力端子に接続し、出力電流をスイッチする差動対と、前記負荷に対して直流電流の大きさを調整する電流源とを有し、前記プリエンファシス生成回路は、出力電流をスイッチし、前記電流源に接続された差動対を備えることを特徴とする請求項1~3のいずれか一つに記載の信号整形回路。前記負荷に接続されていない一方の前記差動対側の電流源を電源に短絡させたことを特徴とする請求項1~4のいずれか一つに記載の信号整形回路。前記負荷に接続されていない一方の前記差動対側の電流源に替えて抵抗を電源に短絡させたことを特徴とする請求項1~4のいずれか一つに記載の信号整形回路。前記減算回路の出力値に対するDCレベルオフセットを設定するオフセット回路を備えたことを特徴とする請求項2~6のいずれか一つに記載の信号整形回路。しかしながら、従来のプリエンファシス生成回路においては、電流供給源が、主信号増幅回路に加え、プリエンファシス生成回路にも電流を供給する構成であるため、電流供給能力が高い電流供給源を構成するトランジスタには、最大定格電流が大きいものが求められ、寄生容量が大きくなり、高速動作の制限要因となった。また、主信号増幅回路およびプリエンファシス生成回路にそれぞれ電流供給源を設けた場合にも、全体の消費電力が増大した。開示の技術は、上述した問題点を解消するものであり、プリエンファシス信号を高速に生成できることを目的とする。上述した課題を解決し、目的を達成するため、開示技術は、駆動信号を整形する信号整形回路であり、駆動信号を増幅する主信号増幅回路と、駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、主信号増幅回路に設けられた電流源と、主信号増幅回路と、プリエンファシス生成回路とを結合させるコンデンサとを備え、コンデンサの結合により、プリエンファシス生成回路の電流源に小さなものを用いることができる。開示の技術によれば、プリエンファシス信号を高速に生成できるという効果を奏する。以下に添付図面を参照して、開示技術の好適な実施の形態を詳細に説明する。実施の形態1図1-1は、実施の形態1にかかる信号整形回路を示す回路図である。信号整形回路100は、入力端子101と、遅延部102と、アンプ103,104と、主信号増幅回路110と、プリエンファシス生成回路120と、出力端子131,132とを含む。出力端子132には、たとえば、負荷としての駆動対象である発光素子141のアノードが接続され、出力端子131には、発光素子141と同等の特性を有するダミー発光素子142のアノードが接続される。この信号整形回路100は、発光素子をアノード駆動するアノード駆動型である。発光素子141としては、VCSELVerticalCavitySurfaceEmittingLaser:直共振器面発光レーザなどのLDが用いられる。入力端子101から入力された駆動信号は、2つに分岐され、一方は、アンプ103に入力され、他方は遅延部102を介してアンプ104に入力される。アンプ103は、正負の出力を主信号増幅回路110へ出力する。アンプ104は、正負の出力をプリエンファシス生成回路120に出力する。遅延部102は、入力端子101から入力された駆動信号を固定の遅延量τだけ遅延させ、遅延させた駆動信号をアンプ104を介してプリエンファシス生成回路120へ出力する。主信号増幅回路110は、差動増幅回路であり、トランジスタ111,112と、電流源バイアス電流源115,116と、電流源117と、を備えている。トランジスタ111のベースには、アンプ103の出力の正相信号が印加される。トランジスタ111のコレクタは電流源115に接続されるとともに、出力端子131に接続されている。トランジスタ111のエミッタは電流源117に接続されている。トランジスタ112のベースには、アンプ103の出力の逆相信号が印加される。トランジスタ112のコレクタは電流源116に接続されるとともに、出力端子132に接続されている。トランジスタ112のエミッタは電流源117に接続されている。プリエンファシス生成回路120は、差動増幅回路であり、トランジスタ121,122と、インダクタンス125,126と、電流源127と、を備えている。トランジスタ121のベースには、アンプ104の出力の正相信号が印加される。トランジスタ121のコレクタはインダクタンス125に接続されるとともに、コンデンサ151を介して主信号増幅回路110の電流源116に接続されている。トランジスタ121のエミッタは電流源127に接続されている。トランジスタ122のベースには、アンプ104の出力の逆相信号が印加される。トランジスタ122のコレクタはインダクタンス126に接続されるとともに、コンデンサ152を介して主信号増幅回路110の電流源115に接続されている。トランジスタ122のエミッタは電流源127に接続されている。このように、実施の形態1では、プリエンファシス生成回路120を、主信号増幅回路110にコンデンサ151,152を介してAC結合させている。図1-2は、図1-1の各部の電流を示す波形図である。電流源116トランジスタ112側の各部の電流について記載してある。図1-1に示す電流i2-i1の差分の電流が出力端子132から出力される。ここで、i1は、コンデンサ151によりDCカットされている。図2は、電流波形に関する定義を説明する図である。図2において横軸は時間、縦軸はLD駆動電流である。図2に示すように、電流iについて、imaは振幅量、ipreはプリエンファシス分の振幅量、iaveは平均電流値、imark,ispaceはそれぞれ振幅の上下値である。ここで、消光比ER=imark/ispace、平均電流iave=ispaceimark/2、プリエンファシス量PRE=ipre/imaである。ここで、上述した実施の形態1の構成において、ER=23dB、3.55dBとし、PRE=40、ima=5mAの場合における、電流源116の電流量について説明する。iave=Is4-Is2/2ima=Is2=2iaveER-1/ER1PRE=Is1/ima上記により、Is4=imaER/ER-1となり、ER=2のとき、Is4=10mAER=3.2のとき、Is4=7.27mAとなる。これに対し、比較参考例として、上記実施の形態1によって説明した構成と異なる構成、すなわち、プリエンファシス生成回路を、主信号増幅回路にコンデンサを介してAC結合していない構成直接接続させた場合について説明する。iave=Is4-1/2Is1Is2ima=Is2-Is1=2iaveER-1/ER1PRE=Is1/ima上記により、Is4=imaPREER/ER-1となり、ER=2のとき、Is4=12mAER=3.2のとき、Is4=9.27mAとなる。以上により、実施の形態1によれば、従来方式主信号増幅回路にコンデンサを介してAC結合していない構成に比して、約ER=2のとき17~ER=3.2のとき22の高速化が可能となる。上記構成によれば、遅延部102により設定した遅延量τにより、主信号増幅回路110のデータからプリエンファシス生成回路120によるデータを特定の比率で減算した信号は、波形の立ち上がり、および立ち下がりが大きくされたプリエンファシス信号を生成できる。また、プリエンファシス生成回路120の負荷としてインダクタンス125,126を用い、プリエンファシス生成回路120を、主信号増幅回路110にコンデンサ151,152を介してAC結合している。これにより、電流源115,116は、トランジスタ111,112にのみ直流電源を供給すればよい。したがって、トランジスタ111,112に最大定格電流が小さいものを用いることができるようになり、寄生容量が小さなトランジスタ111,112を用いることができる。したがって、動作が高速なプリエンファシス生成回路を得ることができる。図3は、実施の形態1にかかる信号整形回路の変形例を示す回路図である。図3に示す構成例では、電流源116と、出力端子132をそれぞれ1つとし、駆動対象である発光素子141だけを駆動する構成としている。すなわち電流源115を電源に短絡させている電流源115を設けない。他の構成は、図1-1と同様である。このように、図1-1に示した電流源115を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図1-1同様に動作の高速化を維持できる。図4は、実施の形態1にかかる信号整形回路の変形例を示す回路図である。図4に示す構成例では、電流源116と、出力端子132を1つとし、駆動対象である発光素子141だけを駆動する構成としている。そして、図1-1に示した電流源115に代えて抵抗401を設けている。他の構成は、図1-1と同様である。このように、図1-1に示した電流源115を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、差動対の一方に抵抗401を設けることにより、出力端子132に接続される負荷としての発光素子141に対する負荷のバランスをとることができる。また、図1-1同様に動作の高速化を維持できる。実施の形態2図5-1は、実施の形態2にかかる信号整形回路を示す回路図である。信号整形回路500は、入力端子101と、遅延部102と、アンプ103,104と、主信号増幅回路110と、プリエンファシス生成回路120と、出力端子131,132と、減算部501とを含む。そして、入力端子101と、遅延部102の出力を接続し、これらを減算部501に入力させる。これにより、入力される駆動信号から遅延部102の遅延信号を減算し、プリエンファシス生成回路120でエンファシス信号を生成する。そして、主信号増幅回路110の主信号にエンファシス信号を加算する。出力端子132には、駆動対象である発光素子141のアノードが接続され、出力端子131には、発光素子141と同等の特性を有するダミー発光素子142ないし発光素子と等価なダミー回路が接続される。アンプ103は、正負の出力を主信号増幅回路110へ出力する。遅延部102は、入力端子101から入力された駆動信号を固定の遅延量τだけ遅延させ、遅延させた駆動信号を減算部501へ出力する。減算部501は、入力される駆動信号から遅延部102の遅延信号を減算し、アンプ104は、正負の出力をプリエンファシス生成回路120に出力する。主信号増幅回路110は、差動増幅回路であり、トランジスタ111,112と、電流源バイアス電流源115,116と、電流源117と、を備えている。トランジスタ111のベースには、アンプ103の出力の正相信号が印加される。トランジスタ111のコレクタは電流源115に接続されるとともに、出力端子131に接続されている。トランジスタ111のエミッタは電流源117に接続されている。トランジスタ112のベースには、アンプ103の出力の逆相信号が印加される。トランジスタ112のコレクタは電流源116に接続されるとともに、出力端子132に接続されている。トランジスタ112のエミッタは電流源117に接続されている。プリエンファシス生成回路120は、差動増幅回路であり、トランジスタ121,122と、インダクタンス125,126と、電流源127と、を備えている。トランジスタ121のベースには、アンプ104の出力の正相信号が印加される。トランジスタ121のコレクタは、主信号増幅回路110の電流源116に接続されている。トランジスタ121のエミッタは電流源127に接続されている。トランジスタ122のベースには、アンプ104の出力の逆相信号が印加される。トランジスタ112のコレクタは、主信号増幅回路110の電流源115に接続されている。トランジスタ122のエミッタは電流源127に接続されている。このように、実施の形態2では、プリエンファシス生成回路120によりエンファシス信号を生成し、このエンファシス信号を主信号増幅回路110の主信号に加算する。図5-2は、図5-1の各部の電流を示す波形図である。電流源116トランジスタ112側の各部の電流について記載してある。図5-2に示す電流エンファシス成分の電流i1主信号成分の電流i2を加算した電流が出力端子132から出力される。このように、エンファシス成分を加算する構成とすることにより、電流源116Is4の電流を従来より小さいバイアス電流で駆動できるようになる。すなわち、発光素子141の平均電流は、Is4-0.5Is1Is2、発光素子141の変調電流はIs1、エンファシス電流Is2とすると、電流源116のバイアス電流Is4=Is4-0.5Is2となる。一方、入力信号を遅延させる構成では、発光素子141の平均電流は、Is4-0.5Is1Is2、発光素子141の変調電流はIs1-Is2、エンファシス電流Is2とすると、電流源116のバイアス電流Is4=Is4-0.5Is2となる。これにより、実施の形態2の構成によれば、電流源116のバイアス電流Is4について0.5Is2分だけ電流値を小さくすることができるようになる。図6は、実施の形態2にかかる信号整形回路の変形例を示す回路図である。図6に示す構成例では、電流源116と、出力端子132を1つとし、駆動対象である発光素子141だけを駆動する構成としている。他の構成は、図5-1と同様である。このように、図5-1に示した電流源115を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図5-1同様に動作の高速化を維持できる。図7は、実施の形態2にかかる信号整形回路の変形例を示す回路図である。図7に示す構成例では、電流源116と、出力端子132をそれぞれ1つとし、駆動対象である発光素子141だけを駆動する構成としている。そして、図5-1に示した電流源115に代えて抵抗701を設けている。他の構成は、図5-1と同様である。このように、図5-1に示した電流源115を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、差動対の一方に抵抗801を設けることにより、出力端子132に接続される負荷としての発光素子141に対する負荷のバランスをとることができる。また、トランジスタ111のコレクタ-エミッタ間の電圧の設計を容易にできる。そして、図5-1同様に動作の高速化を維持できる。実施の形態3図8-1は、実施の形態3にかかる信号整形回路を示す回路図である。この構成例では、実施の形態1図1-1の構成と、実施の形態2図5-1の構成を組み合わせた構成例である。図8-1に示す信号整形回路800は、プリエンファシス生成回路120を、主信号増幅回路110にコンデンサ151,152を介してAC結合させている。また、入力端子101と、遅延部102の出力を接続し、これらを減算部501に入力させる。これにより、入力される駆動信号から遅延部102の遅延信号を減算し、プリエンファシス生成回路120でエンファシス信号を生成する。そして、主信号増幅回路110の主信号にエンファシス信号を加算する。図8-2は、図8-1の各部の電流を示す波形図である。実施の形態3によれば、電流源116Is4の大きさを実施の形態1、2のいずれよりも小さくでき、さらなる高速化を図ることができる。また、実施の形態2により生成されたエンファシス成分の信号i1は、高周波成分を多く含むため、コンデンサC1が有する低域遮断周波数を通過しやすくなる。図9は、実施の形態3にかかる信号整形回路の変形例を示す回路図である。図9に示す構成例では、電流源116と、出力端子132をそれぞれ1つとし、駆動対象である発光素子141だけを駆動する構成としている。他の構成は、図8-1と同様である。このように、図8-1に示した電流源115を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図8-1同様に動作の高速化を維持できる。図10は、実施の形態3にかかる信号整形回路の変形例を示す回路図である。図10に示す構成例では、電流源116と、出力端子132をそれぞれ1つとし、駆動対象である発光素子141だけを駆動する構成としている。そして、図8-1に示した電流源115に代えて抵抗1001を設けている。他の構成は、図8-1と同様である。このように、図8-1に示した電流源115を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、差動対の一方に抵抗1001を設けることにより、出力端子132に接続される負荷としての発光素子141に対する負荷のバランスをとることができる。また、トランジスタ111のコレクタ-エミッタ間の電圧の設計を容易にできる。そして、図8-1同様に動作の高速化を維持できる。実施の形態4図11は、実施の形態4にかかる信号整形回路を示す回路図である。実施の形態4は、出力端子に、駆動対象である発光素子およびダミー発光素子のカソードが接続されるカソード駆動型である。実施の形態4の信号整形回路1100の構成は、実施の形態2図5-1に示したアノード型の構成と基本構成は同じであり、異なる構成は、出力端子132には、駆動対象である発光素子141のカソードが接続され、出力端子131には、発光素子141と同等の特性を有するダミー発光素子142のカソードが接続される。また、電流源115,116は、一端が出力端子131,132に接続され、他端が接地されている。図11に示すカソード駆動型の構成は、上述した各実施の形態1~3にそれぞれ適用することができる。そして、実施の形態4に示したカソード駆動型の構成においても、実施の形態1~3に示したアノード駆動型と同様に、プリエンファシスに起因する振幅や、バイアス電流量および調整範囲の増大を抑制することができる。これにより、発光素子のバイアス電流を削減でき、動作の高速化を図ることができる。実施の形態5図12-1は、実施の形態5にかかる信号整形回路を示す回路図である。実施の形態5の信号整形回路1200は、プリエンファシス生成回路120により生成するエンファシス信号にDCレベルオフセットを加えるオフセット回路1201を有する。オフセット回路1201は、減算部501と、アンプ104との間に一端が接続され、他端が接地された、電流値を可変自在な電流源である。図12-2は、図12-1の各部の電流を示す波形図である。オフセット回路1201により、電流i1の値を可変でき、エンファシス信号を非対称となる波形にできる。これにより、出力端子132の波形のうち、プリエンファシス成分の立ち上がり量/立ち下がり量を調整することができる。図12-2に示す例では、出力端子132から出力されるプリエンファシス成分の立ち下がりを強化した状態である。これに限らず、出力端子132から出力されるプリエンファシス成分の立ち上がりと立ち下がりを対称にする調整をおこなうこともできる。上記実施の形態5の構成によれば、プリエンファシス成分の立ち上がり、および立ち下がりを調整して、非対称なプリエンファシス成分を生成することができる。これにより、発光素子141の立ち上がり、および立ち下がりの非対称性を補償することができるようになる。以上説明した実施の形態によれば、回路の高速化を図ることができ、プリエンファシス信号を高速に生成することができる。上述した各実施の形態に関し、さらに以下の付記を開示する。付記1駆動信号を整形する信号整形回路において、前記駆動信号を増幅する主信号増幅回路と、前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、前記主信号増幅回路に設けられた電流源と、前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、を備えることを特徴とする信号整形回路。付記2駆動信号を整形する信号整形回路において、前記駆動信号を増幅する主信号増幅回路と、前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、を備えたことを特徴とする信号整形回路。付記3駆動信号を整形する信号整形回路において、前記駆動信号を増幅する主信号増幅回路と、前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、前記主信号増幅回路に設けられた電流源と、前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、を備えたことを特徴とする信号整形回路。付記4前記主信号増幅回路は、負荷である発光素子を一方の出力端子に接続し、出力電流をスイッチする差動対と、前記負荷に対して直流電流の大きさを調整する電流源とを有し、前記プリエンファシス生成回路は、出力電流をスイッチし、前記電流源に接続された差動対を備えることを特徴とする付記1~3のいずれか一つに記載の信号整形回路。付記5前記負荷に接続されていない一方の前記差動対側の電流源を電源に短絡させたことを特徴とする付記1~4のいずれか一つに記載の信号整形回路。付記6前記負荷に接続されていない一方の前記差動対側の電流源に替えて抵抗を電源に短絡させたことを特徴とする付記1~4のいずれか一つに記載の信号整形回路。付記7前記減算回路の出力値に対するDCレベルオフセットを設定するオフセット回路を備えたことを特徴とする付記2~6のいずれか一つに記載の信号整形回路。付記8前記出力端子に発光素子のアノードを接続したアノード駆動型であることを特徴とする付記1~7のいずれか一つに記載の信号整形回路。付記9前記出力端子に発光素子のカソードを接続したカソード駆動型であることを特徴とする付記1~7のいずれか一つに記載の信号整形回路。"