半導体基板と、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された抵抗素子と、を備えた半導体装置であって、前記抵抗素子は、前記第1の絶縁膜上に形成された導電体と、前記導電体上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された抵抗体と、前記抵抗体に接合された第1の電極と、前記第1の電極から離れた位置で前記抵抗体に接合された第2の電極と、前記導電体に接合された第3の電極と、を有し、前記第1の電極及び前記第2の電極うちの一方が、配線を介して前記第3の電極と電気的に接続されていることを特徴とする半導体装置。前記第1の絶縁膜上に形成された容量素子、をさらに備え、前記容量素子は、前記絶縁膜上に形成された下部電極と、前記下部電極上に形成された第3の絶縁膜と、前記第3の絶縁膜上に形成された上部電極と、を有し、前記下部電極及び前記導電体はそれぞれ第1のポリシリコン膜で構成され、前記第2の絶縁膜と前記第3の絶縁膜はそれぞれ第1のシリコン酸化膜で構成され、前記上部電極及び前記抵抗体はそれぞれ第2のポリシリコン膜で構成されていることを特徴とする請求項1に記載の半導体装置。半導体基板上に第1の絶縁膜を介して抵抗素子を形成する工程を含み、前記抵抗素子を形成する工程は、前記第1の絶縁膜上に導電体を形成する工程と、前記導電体上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に抵抗体を形成する工程と、前記抵抗体に第1の電極を接合するする工程と、前記第1の電極から離れた位置で前記抵抗体に第2の電極を接合する工程と、前記導電体に第3の電極を接合する工程と、前記第1の電極及び前記第2の電極のうちの一方を、配線を介して前記第3の電極と電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法。例えば、上記の特許文献1の図5以下、従来例1という。には、抵抗素子として、LOCOS酸化膜を介してウェル領域の上方に形成されたポリシリコン抵抗体が開示されている。この従来例1では、ポリシリコン抵抗体への印加電圧が同じでも、ポリシリコン抵抗体に接続する各電極の電位条件が異なれば、ポリシリコン抵抗体の抵抗値が変化してしまう。従来例1について具体的に説明すると、図7a及びbに示すように、シリコン基板101上にLOCOS酸化膜103を介してポリシリコン抵抗体105が形成されており、ポリシリコン抵抗体105の一端に第1の電極111が形成され、ポリシリコン抵抗体105の他端に第2の電極112が形成されている。ここで、図7aに示すように、条件1 ́として、第1の電極111に3[V]を印加すると共に、第2の電極112に0[V]を印加した場合を想定する。また、図7bに示すように、条件2 ́として、第1の電極111に4[V]を印加すると共に、第2の電極に1[V]を印加した場合を想定する。条件1 ́、条件2 ́ともに、第1の電極111と第2の電極112との間の電位差は3[V]である。しかしながら、ポリシリコン抵抗体105内の空乏層に着目すると、条件1 ́よりも条件2 ́の方が空乏層の広がりが大きい。これは、第2の電極112とシリコン基板101との電位差が、条件1 ́よりも条件2 ́の方が大きいためである。その結果、条件1 ́よりも条件2 ́の方がポリシリコン抵抗体105内の電流パスが狭くなり、その分だけポリシリコン抵抗体105の抵抗値が大きくなってしまう。つまり、従来例1では、ポリシリコン抵抗体105の抵抗値は電極電位に依存し、不安定であるという課題以下、第1の課題という。があった。この第1の課題を解決するものとして、上記の特許文献1の図1以下、従来例2という。に開示された構造がある。従来例2について具体的に説明すると、図8a及びbに示すように、P型の半導体基板201上にN-型のエピタキシャル層202が形成され、このエピタキシャル層202が素子分離領域図示せずによって周囲から素子分離されると共に、抵抗素子として、LOCOS酸化膜203を介してエピタキシャル層202の上方に形成されたポリシリコン抵抗体205を備え、このポリシリコン抵抗体205の一端が第2の電極212と配線及び第3の電極213を介してエピタキシャル層202に電気的に接続されている。従来例2によれば、第2の電極212とエピタキシャル層202とが同電位に保持されると共に、第1の電極211とエピタキシャル層202との電位差は第1の電極211の電位に依らず同じ値に保持される。このため、上記の第1の課題を解決することができる。しかしながら、従来例2では、第1の電極211、第2の電極212に印加できる電位の極性に制限がある。具体的に説明するため、図8aに示すように、条件1 ́ ́として、第1の電極211に4[V]を印加し、第2の電極212に1[V]を印加して、第1の電極211と第2の電極212との間の電位差を3[V]に設定した場合を想定する。このとき、第3の電極213の電位は1[V]であり、エピタキシャル層202の電位も1[V]である。半導体基板201の電位はGND、即ち0[V]であるため、N-型のエピタキシャル層202とP型の半導体基板201との間のPN接合には逆バイアスが印加され、基板電流は流れない。一方、図8bに示すように、条件2 ́ ́として、第1の電極211に-4[V]を印加し、第2の電極212に-1[V]を印加して、第1の電極211と第2の電極212との間の電位差を3[V]に設定した場合を想定する。このとき、第3の電極213とエピタキシャル層202の各電位は-1[V]である。半導体基板201の電位は0[V]であるため、N-型のエピタキシャル層202とP型の半導体基板201との間のPN接合には順バイアスが印加され、基板電流が流れてしまう。基板電流が流れることにより、ポリシリコン抵抗体205の抵抗値は不安定になる。このように、従来例2では、回路上のポリシリコン抵抗体205に印加することができる電位の極性条件に制限があり、電極電位の極性の違いにより、基板との間に生じるPN接合に順バイアスが印加されてしまう場合がある。このため、従来例2は、例えばポリシリコン抵抗体205にマイナスの電位が印加される回路には不適であるという課題以下、第2の課題という。があった。さらに、従来例2では、基板に設けられたエピタキシャル層202を他領域と電気的に分離するために、エピタキシャル層202の外周にSTIShallowTrenchIsolation等の素子分離領域を設ける必要がある。このため、ポリシリコン抵抗体205やエピタキシャル層202を含む抵抗体素子のレイアウト面積が増大してしまう、という課題第3の課題もあった。そこで、この発明は上記の第1~第3の課題に鑑みてなされたものであって、抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法の提供を目的とする。上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された抵抗素子と、を備えた半導体装置であって、前記抵抗素子は、前記第1の絶縁膜上に形成された導電体と、前記導電体上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された抵抗体と、前記抵抗体に接合された第1の電極と、前記第1の電極から離れた位置で前記抵抗体に接合された第2の電極と、前記導電体に接合された第3の電極と、を有し、前記第1の電極及び前記第2の電極うちの一方が、配線を介して前記第3の電極と電気的に接続されていることを特徴とする。このような構成であれば、第1の電極及び第2の電極のうちの一方が第3の電極と同電位となるため、抵抗体内の空乏層は、第1の電極と第2の電極との間の電位差即ち、電圧条件が同じであれば各電極の電位に関わらず、一定の大きさとなる。このため、抵抗体について、周辺の電荷の影響を受けずに安定した抵抗値を得ることができる。また、抵抗体は、第1の絶縁膜によって半導体基板から電気的に分離されている導電体によってシールドされているため、導電体と半導体基板との間にPN接合等の電流パスが生じることはない。このため、抵抗体に印加できる電位の極性に制限はない。さらに、抵抗素子の外周に素子分離層を設ける必要もないため、レイアウト面積の増大を防ぐことができる。なお、本発明の半導体基板としては、例えば、後述するシリコン基板1が該当する。第1の絶縁膜としては、例えば、後述するLOCOS酸化膜3が該当する。導電体としては、例えば、後述するシールド用ポリシリコン膜11が該当する。第2の絶縁膜としては、例えば、後述するシリコン酸化膜13が該当する。抵抗体としては、例えば、後述するポリシリコン抵抗体15が該当する。また、上記の半導体装置において、前記第1の絶縁膜上に形成された容量素子、をさらに備え、前記容量素子は、前記絶縁膜上に形成された下部電極と、前記下部電極上に形成された第3の絶縁膜と、前記第3の絶縁膜上に形成された上部電極と、を有し、前記下部電極及び前記導電体はそれぞれ第1のポリシリコン膜で構成され、前記第2の絶縁膜と前記第3の絶縁膜はそれぞれ第1のシリコン酸化膜で構成され、前記上部電極及び前記抵抗体はそれぞれ第2のポリシリコン膜で構成されていることを特徴としてもよい。このような構成であれば、抵抗素子と容量素子とを製造工程を兼用しながら同時に形成することができる。これにより、工程数の増大を防ぐことができる。例えば、第1のポリシリコン膜を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、導電体と下部電極とを同時に形成することができる。また、例えば、第1のポリシリコンを熱酸化して第1のシリコン酸化膜を形成することによって、第2の絶縁膜と第3の絶縁膜とを同時に形成することができる。さらに、第2のポリシリコン膜を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、抵抗体と上部電極とを同時に形成することができる。なお、本発明の容量素子としては、例えば、後述するIPOキャパシタ30が該当する。第3の絶縁膜としては、例えば、後述するシリコン酸化膜14が該当する。第1のポリシリコン膜としては、例えば、後述するポリシリコン膜11 ́が該当する。第2のポリシリコン膜としては、例えば、後述するポリシリコン膜15 ́が該当する。本発明のさらに別の態様に係る半導体装置の製造方法は、半導体基板上に第1の絶縁膜を介して抵抗素子を形成する工程を含み、前記抵抗素子を形成する工程は、前記第1の絶縁膜上に導電体を形成する工程と、前記導電体上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に抵抗体を形成する工程と、前記抵抗体に第1の電極を接合するする工程と、前記第1の電極から離れた位置で前記抵抗体に第2の電極を接合する工程と、前記導電体に第3の電極を接合する工程と、前記第1の電極及び前記第2の電極のうちの一方を、配線を介して前記第3の電極と電気的に接続する工程と、を含むことを特徴とする。このような方法であれば、上記のように、抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置を製造することができる。本発明によれば、抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法を提供することができる。以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。1第1実施形態図1a及びbは、本発明の第1実施形態に係る半導体装置100の構成例を示す図である。図1aは図1bをX-X ́線で切断した断面図であり、図1bは平面図である。図1a及びbに示すように、この半導体装置100は、シリコン基板1と、シリコン基板1上に形成されたLOCOS酸化膜3と、LOCOS酸化膜3上に形成された抵抗素子10と、を備える。シリコン基板1は、例えばP型のバルクシリコン基板P-Subである。LOCOS酸化膜3は、LOCOS法により形成されたシリコン酸化膜である。また、抵抗素子10は、LOCOS酸化膜3上に形成されたシールド用ポリシリコン膜11と、シールド用ポリシリコン膜11上に形成されたシリコン酸化膜13と、シリコン酸化膜13上に形成されたポリシリコン抵抗体15と、を有する。シールド用ポリシリコン膜11は、例えばCVDChemicalVaporDeposition法によって成膜されたポリシリコン膜である。このシールド用ポリシリコン膜11にはボロン等のP型不純物、又はリン若しくはヒ素等のN型の不純物が添加されており、所定の導電性を有する。このシールド用ポリシリコン膜11の厚さは、例えば150~400nmである。また、シリコン酸化膜13は、例えばシールド用ポリシリコン膜11を熱酸化することによって又は、CVD法によって成膜されたものであり、その厚さは例えば10~50nmである。ポリシリコン抵抗体15は、例えばCVD法によって成膜されたポリシリコン膜である。このポリシリコン抵抗体15には、上記のようなP型不純物又はN型不純物が添加されており、所定の導電性を有する。このポリシリコン抵抗体15の厚さは、例えば150~400nmである。また、この抵抗素子10は、ポリシリコン抵抗体15に接合された第1の電極21と、第1の電極21から離れた位置でポリシリコン抵抗体15に接合された第2の電極22と、シールド用ポリシリコン膜11に接合された第3の電極23とを有する。例えば図1a及びbに示すように、第1の電極21は、ポリシリコン抵抗体15の上面における一方の端部に接合されている。第2の電極22は、ポリシリコン抵抗体15の上面における他方の端部に接合されている。また、第3の電極23は、シールド用ポリシリコン膜11の上面であってポリシリコン抵抗体15の直下から外れた部分即ち、ポリシリコン抵抗体15で覆われていない部分に接合されている。図1a及びbでは示していないが、これらシールド用ポリシリコン膜11と、シリコン酸化膜13と、ポリシリコン抵抗体15は、層間絶縁膜によって覆われている。また、第1の電極21、第2の電極22及び第3の電極23の各上面はそれぞれ層間絶縁膜上に露出している。そして、この例では、層間絶縁膜上に形成された配線25を介して、第2の電極22と第3の電極23とが電気的に接続されている。なお、第1の電極21、第2の電極22、第3の電極23は、例えば、アルミニウム等の低融点金属で形成されたコンタクト電極、又は、タングステン等の高融点金属で形成されたプラグ電極である。配線25は、例えばアルミニウム若しくはその合金、又は、銅等で形成されている。ところで、図1a及びbに示す抵抗素子10において、ポリシリコン抵抗体15の抵抗値は、第1の電極21と第2の電極22との間の電位差即ち、電圧条件が同じであれば、第1の電極21、第2の電極22の各電位に関わらず、一定の大きさとなる。この点について以下に説明する。図2a及びbは、抵抗素子10における電極電位と空乏層の広がりとの関係を示す断面図である。ここでは、具体的に説明するため、図2aに示すように、条件1として、第1の電極21に3[V]を印加し、第2の電極12に0[V]を印加して、第1の電極21と第2の電極22との間の電位差を3[V]に設定した場合を想定する。また、図2bに示すように、条件2として、第1の電極21に4[V]を印加し、第2の電極12に1[V]を印加して、第1の電極21と第2の電極22との間の電位差を3[V]に設定した場合を想定する。図2aに示す条件1では、シールド用ポリシリコン膜11の電位は、第2の電極22の電位と同じ0[V]に保持される。シールド用ポリシリコン膜11の電位と、シリコン基板1の電位は共に0[V]であり、当該間に電位差はない。このため、シールド用ポリシリコン膜11の内部のうちの、LOCOS酸化膜3側の部分には、空乏層は生じない。シールド用ポリシリコン膜11の内部で空乏層が生じるのは、シリコン酸化膜13側の部位だけである。一方、図2bに示す条件2では、シールド用ポリシリコン膜11の電位は、第2の電極22の電位と同じ1[V]に保持される。シールド用ポリシリコン膜11とシリコン基板1との間には1[V]の電位差が生じる。このため、シールド用ポリシリコン膜11の内部のうちの、LOCOS酸化膜3側の部分にも、空乏層が生じる。また、シールド用ポリシリコン膜11の内部のうちの、シリコン酸化膜13側の部位にも空乏層が生じる。しかしながら、条件1、2の両方について、ポリシリコン抵抗体15とシールド用ポリシリコン膜11との間の電位差に着目すると、当該間の電位差は0[V]~3[V]であり、電位勾配は共に同じである。つまり、条件1、2の両方について、ポリシリコン抵抗体15の内部の空乏層の広がりは同じであり、条件1から条件2に変更しても或いは、条件2から条件1に変更しても空乏層の広がりは変化しない。これは、ポリシリコン抵抗体15の抵抗値は電極電位に依存することなく安定していることを意味する。従来例1と比較して、抵抗値は電極電位に依存することなく安定しており、周辺の電荷の影響を受けずに安定した抵抗値を得ることができる。また、この半導体装置100では、シリコン基板1とシールド用ポリシリコン膜11との間にはLOCOS酸化膜3が介在しており、このLOCOS酸化膜3によってシリコン基板1とシールド用ポリシリコン膜11との間は電気的に絶縁されている。このため、第2の電極22の電位がプラス、マイナスの何れであっても電流パスが生じることはなく、例えば、基板電流を抑えるためにシリコン基板1内の濃度プロファイルを考慮する必要は一切ない。従来例2と比較して、ポリシリコン抵抗体15に印加できる電位の極性に制限はないといえる。さらに、この半導体装置100では、抵抗素子10の下側にはLOCOS酸化膜3が存在し、その上側及び周囲は層間絶縁膜で覆われ、囲まれている。このため、従来例2と比較して、抵抗素子10の外周にSTI等の素子分離層を設ける必要はなく、レイアウト面積の増大を防ぐことができる。このように、本発明の第1実施形態によれば、抵抗素子10について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、ポリシリコン抵抗体15に印加できる電位の極性に制限のない半導体装置を実現することが可能である。なお、上記の第1実施形態では、低電位側である第2の電極22を第3の電極23と電気的に接続する場合について説明した。しかしながら、本発明では、例えば図3に示すように、低電位側ではなく、高電位側である第1の電極21を配線25を介して第3の電極23と電気的に接続してもよい。このような場合であっても、上記と同様のメカニズムにより、同様の効果を得ることができる。また、上記の第1実施形態では、本発明の導電体として、シールド用ポリシリコン膜即ち、導電性を有するポリシリコン膜を用いる場合について説明した。しかしながら、本発明において導電体はポリシリコンに限定されるものではない。導電体は、例えば、アモルファスシリコンでもよく、さらにGaAs等のシリコン以外の半導体でもよい。或いは、導電体は半導体ではなく、より導電性の高い金属膜でもよい。金属膜としては、例えば、アルミニウム若しくはその合金、チタン、ニッケル、銅などを挙げることができる。2第2実施形態また、本発明の抵抗素子は、IPOInterPolyOxideキャパシタと縦方向の構造が同じである。このため、抵抗素子とIPOキャパシタとを同一基板上に混載することが可能であり、抵抗素子とIPOキャパシタとを製造工程を兼用しながら同時に形成することができる。第2実施形態では、この点について説明する。図4は、本発明の第2実施形態に係る半導体装置200の構成例を示す断面図である。図4に示すように、この半導体装置200は、抵抗素子10とIPOキャパシタ30とを備える。これらの中で、IPOキャパシタ30は、LOCOS酸化膜3上に形成された下部電極12と、下部電極12上に形成されたシリコン酸化膜14と、シリコン酸化膜14上に形成された上部電極16と、を有する。下部電極12は、例えばCVD法によって成膜されたポリシリコン膜である。この下部電極12にはボロン等のP型不純物、又はリン若しくはヒ素等のN型の不純物が添加されており、所定の導電性を有する。この下部電極12の厚さは、抵抗素子10が有するシールド用ポリシリコン膜11の厚さと同じである。また、シリコン酸化膜14は、例えば下部電極12を熱酸化することによって又は、CVD法によって成膜されたものである。このシリコン酸化膜14の厚さは、抵抗素子10が有するシリコン酸化膜13の厚さと同じである。上部電極16は、例えばCVD法によって成膜されたポリシリコン膜である。この上部電極16には、上記のようなP型不純物又はN型不純物が添加されており、所定の導電性を有する。この上部電極16の厚さは、抵抗素子10が有するポリシリコン抵抗体15の厚さと同じである。また、このIPOキャパシタ30は、第4の電極34と、第5の電極35と、第6の電極36と、第7の電極37とを有する。第4の電極34は、上部電極16の上面における一方の端部に接合されている。第5の電極35は、上部電極16の上面における他方の端部に接合されている。また、第6の電極36は、下部電極12の上面であって上部電極16の直下から外れた位置にある一方の端部に接合されている。第7の電極37は、下部電極12の上面であって上部電極16の直下から外れた位置にある他方の端部に接合されている。図4では示していないが、上記構成のIPOキャパシタ30は層間絶縁膜によって覆われており、第4の電極34、第5の電極35、第6の電極36及び第7の電極37の各上面はそれぞれ層間絶縁膜上に露出している。そして、この例では、層間絶縁膜上に形成された配線38を介して、第4の電極34と第5の電極35とが電気的に接続されている。また、層間絶縁膜上に形成された配線39を介して、第6の電極36と第7の電極37とが電気的に接続されている。なお、第4の電極34、第5の電極35、第6の電極36及び第7の電極37は、例えば、アルミニウム等の低融点金属で形成されたコンタクト電極、又は、タングステン等の高融点金属で形成されたプラグ電極である。配線38、39は、例えばアルミニウム若しくはその合金、又は、銅等で形成されている。次に、上記の半導体装置200の製造方法について説明する。図5a~図6bは、本発明の第2実施形態に係る半導体装置200の製造方法を示す断面図である。図5aに示すように、シリコン基板1上にLOCOS酸化膜3を形成した後で、例えばCVD法により、このLOCOS酸化膜3上にポリシリコン膜11 ́を成膜する。次に、例えばイオン注入技術により、このポリシリコン膜11 ́にP型不純物又はN型不純物を導入して、ポリシリコン膜11 ́に所定の導電性を持たせる。次に、図5bに示すように、このポリシリコン膜11 ́を例えば熱酸化して、シリコン酸化膜13 ́を形成する。さらに、例えばCVD法により、シリコン酸化膜13 ́上にポリシリコン膜15 ́を形成する。そして、例えばイオン注入技術により、このポリシリコン膜15 ́にP型不純物又はN型不純物を導入して、ポリシリコン膜15 ́に所定の導電性を持たせる。なお、図5a又はbで示したポリシリコン膜11 ́、15 ́に対するP型不純物又はN型不純物の導入工程は、イオン注入技術ではなく、その成膜過程で即ち、in-situで行ってもよい。また、不純物の導入工程は、例えば、フォトリソグラフィ技術とイオン注入技術とを組み合わせて、抵抗素子形成領域に対する不純物のドーズ量と、キャパシタ形成領域に対するドーズ量とを異ならせるようにしても良い。注入する不純物種についても同様の方法で、各領域で異ならせるようにしてもよい。これにより、同一のポリシリコン膜11 ́で形成されるシールド用ポリシリコン膜11と下部電極12とについて、各々の抵抗値を別々の値に設定することができる。また、同一のポリシリコン膜15 ́で形成されるポリシリコン抵抗体15と上部電極16とについても、各々の抵抗値を別々の値に設定することができる。次に、図5cに示すように、例えばフォトリソグラフィ技術により、ポリシリコン膜15 ́上にレジストパターン41を形成する。そして、このレジストパターン41をマスクに用いて、ポリシリコン膜15 ́をエッチングする。これにより、図5dに示すように、抵抗素子形成領域にポリシリコン抵抗体15を形成すると同時に、キャパシタ形成領域に上部電極16を形成する。ポリシリコン抵抗体15と上部電極16を形成した後で、図5cに示したレジストパターン41を除去する。次に、図6aに示すように、例えばフォトリソグラフィ技術により、ポリシリコン抵抗体15及び上部電極16をそれぞれ覆う形状のレジストパターン42を形成する。そして、このレジストパターン42をマスクに用いて、シリコン酸化膜13 ́とポリシリコン膜11 ́を順次エッチングする。これにより、図6bに示すように、抵抗素子形成領域にシリコン酸化膜13を形成すると同時に、キャパシタ形成領域にシリコン酸化膜14を形成する。また、抵抗素子形成領域にシールド用ポリシリコン膜11を形成すると同時に、キャパシタ形成領域に下部電極12を形成する。次に、図6cに示すように、例えばCVD法により、シリコン基板1の上方全面に層間絶縁膜45を形成する。そして、フォトリソグラフィ技術及びエッチング技術を用いて、この層間絶縁膜にコンタクトホールを形成する。続いて、例えばスパッタリング法により、このコンタクトホールを埋め込むように金属膜を堆積し、堆積した金属膜を例えばCMP法により研削する。これにより、図6cに示すように、第1の電極21~第7の電極37を形成する。その後、配線を形成して、図4に示した半導体装置200が完成する。以上説明したように、本発明の第2実施形態によれば、抵抗素子10とIPOキャパシタ30とを製造工程を兼用しながら同時に形成することができる。例えば、ポリシリコン膜11 ́を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、シールド用ポリシリコン膜11と下部電極12とを同時に形成することができる。また、例えば、ポリシリコン11 ́を熱酸化することによって又は、CVD法によって、抵抗素子10のシリコン酸化膜13とIPOキャパシタ30のシリコン酸化膜14とを同時に形成することができる。さらに、ポリシリコン膜15 ́を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、ポリシリコン抵抗体15と上部電極16とを同時に形成することができる。これにより、工程数の増大を防ぐことができる。