第1の信号をレベルシフトして第2の信号を出力するレベルシフト部と、pMOSトランジスタとnMOSトランジスタを含み、前記第2の信号を反転させた第3の信号を出力する第1のCMOSインバータ回路部、偶数個のインバータ素子を含み、前記第3の信号を遅延させた第4の信号を生成する遅延回路部、論理素子を含み、前記第3の信号及び前記第4の信号が入力して第5の信号を出力する論理回路部、及び前記第4の信号と前記第5の信号が入力するフリップフロップ素子、を含むバッファ回路部と、を備えたレベルシフト回路。前記論理回路部は、EOR素子とインバータ素子とを含んで構成される請求項1に記載のレベルシフト回路。前記論理回路部は、AND素子を含んで構成される請求項1に記載のレベルシフト回路。前記論理回路部は、NAND素子とインバータ素子を含んで構成される請求項1に記載のレベルシフト回路。さらに、前記フリップフロップ素子から出力される第6の信号を反転させた第7の信号を出力する、pMOSトランジスタとnMOSトランジスタで構成された第2のCMOSインバータ回路部を備えた請求項1乃至4のいずれか1項に記載のレベルシフト回路。しかし、従来の半導体装置は、ローパスフィルタを構成するコンデンサ及び抵抗等の素子が、他の回路を構成する電子部品と比べて大きな面積を占有する問題、及び温度変化や素子のバラツキに起因する容量値と抵抗値の変動が大きく、安定して機能させるための容量値と抵抗値の最適化が困難となる問題があった。従って、本発明の目的は、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができるレベルシフト回路を提供することにある。本発明の一態様は、第1の信号をレベルシフトして第2の信号を出力するレベルシフト部と、pMOSトランジスタとnMOSトランジスタを含み、第2の信号を反転させた第3の信号を出力する第1のCMOSインバータ回路部、偶数個のインバータ素子を含み、第3の信号を遅延させた第4の信号を生成する遅延回路部、論理素子を含み、第3の信号及び第4の信号が入力して第5の信号を出力する論理回路部、及び第4の信号と第5の信号が入力するフリップフロップ素子、を含むバッファ回路部と、を備えたレベルシフト回路を提供する。本発明によれば、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。実施の形態の要約実施の形態に係るレベルシフト回路は、第1の信号をレベルシフトして第2の信号を出力するレベルシフト部と、pMOSトランジスタとnMOSトランジスタを含み、第2の信号を反転させた第3の信号を出力する第1のCMOSインバータ回路部、偶数個のインバータ素子を含み、第3の信号を遅延させた第4の信号を生成する遅延回路部、論理素子を含み、第3の信号及び第4の信号が入力して第5の信号を出力する論理回路部、及び第4の信号と第5の信号が入力するフリップフロップ素子、を含むバッファ回路部と、を備える。第1の実施の形態図1は、第1の実施の形態に係るレベルシフト回路の回路図である。このレベルシフト回路1は、例えば、外部から供給された外部電圧VBBを、外部電圧VBBよりも低い電圧にレベルシフトさせる電子回路である。レベルシフト回路1は、図1に示すように、主に、第1の信号VINをレベルシフトして第2の信号Vmを出力するレベルシフト部10と、pMOSトランジスタ32aとnMOSトランジスタ32bを含み、第2の信号を反転させた第3の信号S1を出力するCMOSインバータ回路部32第1のCMOSインバータ回路部、偶数個のインバータ素子第1のインバータ33a~第mのインバータ33mを含み、第3の信号を遅延させた第4の信号S3を生成する遅延回路部33、論理素子を含み、第3の信号及び第4の信号が入力して第5の信号S5を出力する論理回路部34、及び第4の信号と第5の信号が入力するフリップフロップ素子としてのD-FF素子35、を含むバッファ回路部としての出力バッファ部30と、を備える。さらに、レベルシフト回路1は、クランプ部20と、D-FF素子35から出力される第6の信号S6を反転させた第7の信号VOUTを出力する、pMOSトランジスタ36aとnMOSトランジスタ36bで構成されたCMOSインバータ回路部36第2のCMOSインバータ回路部と、を備えている。レベルシフト部10の構成レベルシフト部10は、12Vレンジの振幅を有するバッテリ系の入力信号VINが入力される入力バッファであり、例えば、定電流源11と、pnpバイポーラトランジスタである入力トランジスタ12と、入力トランジスタ12のベースに接続された入力抵抗14と、同じくpnpバイポーラトランジスタである入力トランジスタ13と、入力トランジスタ13のコレクタに接続されたnMOSトランジスタ16とからなる差動増幅回路を入力段に備えている。2つの入力トランジスタ12及び入力トランジスタ13は、互いに同一特性を有し、逆耐圧特性を確保する上ではラテラル型pnpトランジスタであることが望ましい。また、入力トランジスタ12及び入力トランジスタ13は、互いにエミッタ結合され、12Vの外部電圧VBBに接続した定電流源11からの一定のバイアス電流が各エミッタに供給される。入力信号VINがベースに入力される側の入力トランジスタ12のコレクタは、直接、フレームグランド以下、単にグランドという。に接続され、他方、nMOSトランジスタ16をコレクタ負荷とする側の入力トランジスタ13のベースとコレクタとは短絡している。つまり、レベルシフト部10が出力する第2の信号これを中間信号Vmというのグランドに対する電位が、入力信号VINの同相成分に相当する電位となるように回路構成されている。また、入力段をバイポーラトランジスタによる差動増幅回路で構成することにより、スイッチングの高速化が図られている。入力トランジスタ13のコレクタ負荷であるnMOSトランジスタ16は、同じくnMOSトランジスタ17とともにカレントミラー回路を構成している。ゲートドレイン間が短絡する側のnMOSトランジスタ17のドレインには定電流源15が接続され、常時一定のドレイン電流が供給される。このように入力トランジスタ13の負荷をアクティブ負荷で構成することにより、入力信号VINに対する電力増幅率を向上させている。クランプ部20の構成クランプ部20は、npnバイポーラトランジスタ21のベースとエミッタとを短絡したダイオード接続により構成される。npnバイポーラトランジスタ21のコレクタカソードは5Vの内部電圧VCCに接続し、エミッタアノードはレベルシフト部10の出力中間信号Vmのノードに接続している。すなわち、クランプ部20は、レベルシフト部10が出力する中間信号Vmの振幅を内部電圧VCCの5Vにダイオード順方向電圧降下分0.6Vを加えた約5.6Vにクランプしてそれ以下に制限するように構成されている。出力バッファ部30の構成出力バッファ部30は、その初段にpMOSトランジスタ32aと、nMOSトランジスタ32bと、から構成されたCMOSインバータ回路部32を備えている。このpMOSトランジスタ32aとnMOSトランジスタ32bのゲートには、クランプ部20を介してレベルシフト部10から出力された中間信号Vmが入力する。pMOSトランジスタ32aのソースは、5Vの内部電圧VCCの電源ラインが接続され、ドレインは、nMOSトランジスタ32bのドレインと接続されている。nMOSトランジスタ32bのソースは、グランドに接続されている。pMOSトランジスタ32aとnMOSトランジスタ32aのドレインは、中間信号Vmを反転させた信号S1が出力される。出力バッファ部30は、その中段に遅延回路部33、論理回路部34及びD-FF素子35を備えている。遅延回路部33は、例えば、図1に示すように、偶数個の第1のインバータ33a~第mのインバータ33mmは偶数により、入力した信号S1を遅延させた信号S3を出力するように構成されている。この遅延回路部33を構成する一のインバータは、例えば、入力した信号S1を遅延時間Taだけ遅延させた信号S2とするように構成されている。つまり、入力した信号S1は、TdTa×m時間遅れた信号S3として出力される。遅延回路部33から出力された信号S3は、D-FF素子35のD入力、及びEOR素子34aに入力する。論理回路部34は、一例として、EOR素子34a及びインバータ34bを備えて構成されている。EOR素子34aは、排他的論理和EORを演算する論理素子である。EOR素子34aは、2つの入力端子と1つの出力端子を有し、入力端子の一方にHiとなる信号以下Hと記載する。が入力し、他方にLoとなる信号以下Lと記載する。が入力した場合のみ、Hを出力するように構成されている。このEOR素子34aの一方の入力端子には、MOSインバータ回路部32から出力された信号S1が入力し、他方の入力端子には、遅延回路部33から出力された信号S3が入力する。また、EOR素子34aは、入力する信号S1と信号S3に基づいて排他的論理和を演算して信号S4を出力する。この信号S4は、インバータ34bに入力する。インバータ34bは、入力した信号S4を反転させた信号S5を出力する。この信号S5は、D-FF素子35のCK端子に入力する。D-FF素子35は、D型フリップフロップ素子であり、CK端子に入力する信号のLからHの切り替わりをトリガとして、それまで保持していた信号と、トリガとなる時間にD端子に入力する信号と、が異なる場合に、D端子に入力した信号をラッチしてQ端子から出力するように構成されている。このD-FF素子35のCK端子は、論理回路部34の出力側と接続され、信号S5が入力する。また、D端子は、遅延回路部33に接続され、信号S3が入力する。そして、Q端子は、信号S6を出力する。出力バッファ部30は、その後段に、pMOSトランジスタ36aと、nMOSトランジスタ36bと、から構成された第2のCMOSインバータ回路部としてのCMOSインバータ回路部36を備えている。このpMOSトランジスタ36aとnMOSトランジスタ36bのゲートには、D-FF素子35から出力された信号S6が入力する。pMOSトランジスタ36aのソースは、5Vの内部電圧VCCの電源ラインに接続され、ドレインは、nMOSトランジスタ36bのドレインと接続されている。nMOSトランジスタ36bのソースは、グランドに接続されている。pMOSトランジスタ36aとnMOSトランジスタ36bのドレインからは、信号S6を反転させた出力電圧VOUTが出力される。以下に、本実施の形態に係るレベルシフト回路1の動作を、各図を参照しながら説明する。まず、出力バッファ部30に入力する中間信号Vmの生成について説明する。中間信号Vmの生成レベルシフト部10に低電位Lの入力信号VINが入力されると、入力トランジスタ12を流れる電流のほうが入力トランジスタ13を流れるよりも大きくなる。したがって、入力トランジスタ13のコレクタ出力である中間信号Vmの電位が下がる。入力トランジスタ13のベースとコレクタとは短絡しているので、中間信号Vmの電位は、入力トランジスタ12のベース電流による入力抵抗14の電圧降下分を無視すれば、入力信号VINとほぼ同電位となる。入力信号VINが0~5.6Vの範囲では、レベルシフト部10が出力する中間信号Vmは、入力信号のVINとほぼ同電位で変化する。入力信号VINが5.6V以上になると、入力トランジスタ13のコレクタ電流がクランプ部20を介して電源ラインVCCに流れるため、中間信号Vmの振幅が5.6Vに保持される。この中間信号Vmは、出力バッファ部30に入力する。続いて、以下では、出力バッファ部30のノイズを除去する動作について説明する。出力バッファ部30のノイズ除去動作図2aは、第1の実施の形態に係る遅延回路部の第1のインバータに入力する信号S1の波形図であり、bは、第1のインバータが出力する信号S2の波形図であり、cは、第mのインバータから出力される信号S3の波形図であり、dは、論理回路部のEOR素子から出力される信号S4の波形図であり、eは、論理回路部のインバータから出力される信号S5であり、fは、D-FF素子のQ端子から出力される信号S6の波形図である。出力バッファ部30のCMOSインバータ回路部32から出力された信号S1が、例えば、図2aの時間t1に示すノイズを含む信号であるとき、遅延回路部33の第1のインバータ33aから出力される信号S1を反転した信号S2は、図2bに示すように、信号S1から遅延時間Ta遅れた時間t2にHからLに切り替わる信号となる。従って、m個のインバータを含む遅延回路部33が出力する信号S3は、例えば、図2cに示すように、時間t1からTdTa×m時間遅れた時間t4にLからHに切り替わる信号となる。論理回路部34のEOR素子34aの一方の入力端子には、図2aに示す信号S1が入力し、他方の入力端子には、図2cに示す信号S3が入力するので、EOR素子34aは、両者の排他的論理和を演算することで、時間t1と時間t4にLからHに切り替わる、図2dに示す信号S4を出力する。EOR素子34aから出力される信号S4は、図2eに示すように、インバータ34bにより反転された信号S5とされ、D-FF素子35のCK端子に入力する。D-FF素子35は、CK端子に入力する信号S5のLからHの切り替わりをトリガとして、それまで保持していた信号と、トリガとなる時間にD端子に入力する信号と、が異なる場合に、D端子に入力した信号S3をラッチする。このトリガとなる時間は、図2eに示すように、時間t3と時間t5である。しかし、時間t3において、D-FF素子35のD端子に入力する信号S3は、図2cに示すように、Lであり、D-FF素子35が保持していた信号と同じであることから、図2fに示すように、ラッチせずにQ端子からLとなる信号S6を出力する。また、時間t5において、D-FF素子35のD端子に入力する信号S3は、図2cに示すように、Lであり、D-FF素子35が保持していた信号と同じであることから、図2fに示すように、ラッチせずにQ端子からLとなる信号S6を出力する。従って、D-FF素子35から出力される信号S6は、時間t1で入力したノイズが除去された信号となってCMOSインバータ回路部36に入力することとなる。続いて、以下では、出力バッファ部30の動作について説明する。出力バッファ部30の動作出力バッファ部30のCMOSインバータ回路部32から出力された信号S1が、例えば、図2aの時間t6においてLからHに切り替わる信号であるとき、遅延回路部33の第1のインバータ33aから出力される信号S1を反転した信号S2は、図2bに示すように、信号S1から遅延時間Ta遅れた時間t7にHからLに切り替わる信号となる。従って、m個のインバータを含む遅延回路部33が出力する信号S3は、例えば、図2cに示すように、時間t6からTdTa×m時間遅れた時間t8にLからHに切り替わる信号となる。論理回路部34のEOR素子34aの一方の入力端子には、図2aに示す信号S1が入力し、他方の入力端子には、図2cに示す信号S3が入力するので、EOR素子34aは、両者の排他的論理和を演算することで、時間t8にHからLに切り替わる、図2dに示す信号S4を出力する。EOR素子34aから出力される信号S4は、図2eに示すように、インバータ34bにより反転した信号S5とされ、D-FF素子35のCK端子に入力する。D-FF素子35は、保持していたがLであり、時間t8におけるD端子に入力する信号S3がHであることから、CK端子に入力する信号S5のLからHの切り替わりをトリガとして、保持していた信号をラッチしてQ端子から信号S6として出力する。CMOSインバータ回路部36は、入力した信号S6を反転させた信号VOUTを出力する。第1の実施の形態の効果本実施の形態に係るレベルシフト回路1は、コンデンサや抵抗を含んで構成されるフィルタの代わりに、インバータと論理回路とを用いて構成されている。論理回路部34は、コンデンサや抵抗と比べて占有面積が小さい。また、論理回路部34は、H又はLの信号に基づいて動作するので、温度変化や素子のバラツキの影響を受け難い。従って、レベルシフト回路1は、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。また、レベルシフト回路1は、遅延回路部33によって生じる信号の遅延総時間Tdを調整することで、連続して発生するノイズを除去することができる。この遅延総時間Tdの調整は、遅延回路部33のインバータの数を調整することで容易に行うことができる。[第2の実施の形態]第2の実施の形態は、論理回路部34としてAND素子を用いている点で第1の実施の形態と異なっている。図3は、aは、第2の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、bは、遅延回路部に入力する信号S1の波形図であり、cは、遅延回路部から出力される信号S3の波形図であり、dは、論理回路部から出力される信号S5の波形図であり、eは、D-FF素子のQ端子から出力される信号S6の波形図である。なお、以下の各実施の形態において、第1の実施の形態と同じ機能及び構成を有する部分については、第1の実施の形態と同じ符号を付し、その説明は省略するものとする。本実施の形態に係るレベルシフト回路1は、AND素子34cを含んで論理回路部34が形成されている。AND素子34cは、論理積ANDを演算する論理素子である。AND素子34cは、2つの入力端子と1つの出力端子を有し、両方の入力端子にHが入力した場合のみHを出力し、他の組み合わせではLを出力するように構成されている。このAND素子34cの一方の入力端子には、MOSインバータ回路部32から出力された信号S1が入力し、他方の入力端子には、遅延回路部33から出力された信号S3が入力する。また、AND素子34cは、入力する信号S1と信号S3に基づいて論理積を演算して信号S5を出力する。以下に、本実施の形態に係るレベルシフト回路1の動作を説明する。出力バッファ部30のノイズ除去動作出力バッファ部30のCMOSインバータ回路部32から出力された信号S1が、例えば、図3bの時間t11に示すノイズを含む信号であるとき、遅延回路部33が出力する信号S3は、例えば、図3cに示すように、時間t11からTdTa×m時間遅れた時間t12にLからHに切り替わる信号となる。論理回路部34のAND素子34cの一方の入力端子には、図3bに示す信号S1が入力し、他方の入力端子には、図3cに示す信号S3が入力する。AND素子34cは、両者の論理積を演算する。AND素子34cは、両方の入力端子にHが入力した場合のみ、Hを出力するので、遅延総時間Tdの間は、Lの信号S5を出力する。D-FF素子35は、CK端子に入力する信号S5に信号をラッチするためのトリガが存在しないため、図3eに示すように、それまで保持していたLとなる信号S6を出力する。従って、D-FF素子35から出力される信号S6は、時間t11で入力したノイズが除去された信号となってCMOSインバータ回路部36に入力することとなる。続いて、以下では、出力バッファ部30の動作について説明する。出力バッファ部30の動作出力バッファ部30のCMOSインバータ回路部32から出力された信号S1が、例えば、図3bの時間t13においてLからHに切り替わる信号であるとき、遅延回路部33から出力される信号S3は、図3cに示すように、信号S1から遅延総時間Td遅れた時間t14にLからHに切り替わる信号となる。論理回路部34のAND素子34cの一方の入力端子には、図3bに示す信号S1が入力し、他方の入力端子には、図3cに示す信号S3が入力するので、AND素子34cは、両者の論理積を演算することで、時間t14にLからHに切り替わる、図3dに示す信号S5を出力する。D-FF素子35は、保持していた信号がLであり、時間t14におけるD端子に入力する信号S3がHであることから、CK端子に入力する信号S5のLからHの切り替わりをトリガとして、保持していた信号をラッチしてHとなる信号S6を出力する。第2の実施の形態の効果本実施の形態に係るレベルシフト回路1は、論理回路部34としてAND素子34cを用いているので、抵抗及びコンデンサを含んで構成されるフィルタによってノイズを除去する場合に比べて、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。[第3の実施の形態]第3の実施の形態は、論理回路部34としてNAND素子とインバータを用いている点で上記の実施の形態と異なっている。図4は、aは、第3の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、bは、遅延回路部に入力する信号S1の波形図であり、cは、遅延回路部から出力される信号S3の波形図であり、dは、論理回路部のNAND素子から出力される信号S4の波形図であり、eは、論理回路部のインバータから出力される信号S5の波形図であり、fは、D-FF素子のQ端子から出力される信号S6の波形図である。なお、以下の各実施の形態において、第1の実施の形態と同じ機能及び構成を有する部分については、第1の実施の形態と同じ符号を付し、その説明は省略するものとする。本実施の形態に係るレベルシフト回路1は、NAND素子34dと、インバータ34eと、を含んで論理回路部34が形成されている。NAND素子34dは、否定論理積NANDを演算する論理素子である。本実施の形態に係るNAND素子34dは、2つの入力端子と1つの出力端子を有し、両方の入力端子にHが入力した場合のみLを出力し、他の組み合わせではLを出力するように構成されている。このNAND素子34dの一方の入力端子には、MOSインバータ回路部32から出力された信号S1が入力し、他方の入力端子には、遅延回路部33から出力された信号S3が入力する。また、NAND素子34dは、入力する信号S1と信号S3に基づいて否定論理積を演算して信号S4を出力する。インバータ34eは、NAND素子34dから出力された信号S4を反転させた信号S5を出力する。以下に、本実施の形態に係るレベルシフト回路1の動作を説明する。出力バッファ部30のノイズ除去動作出力バッファ部30のCMOSインバータ回路部32から出力された信号S1が、例えば、図4bの時間t21に示すノイズを含む信号であるとき、遅延回路部33が出力する信号S3は、例えば、図4cに示すように、時間t21からTdTa×m時間遅れた時間t22にLからHに切り替わる信号となる。論理回路部34のNAND素子34dの一方の入力端子には、図4bに示す信号S1が入力し、他方の入力端子には、図4cに示す信号S3が入力するので、NAND素子34dは、両者の否定論理積を演算する。NAND素子34dは、入力端子の全てにHが入力しないとLとならないので、図2dに示すHとなる信号S4を出力する。NAND素子34dから出力される信号S4は、図4eに示すように、インバータ34eにより反転された信号S5とされ、D-FF素子35のCK端子に入力する。D-FF素子35は、CK端子に入力する信号S5に信号をラッチするためのトリガが存在しないため、図4fに示すように、それまで保持していたLとなる信号S6を出力する。従って、D-FF素子35から出力される信号S6は、時間t21で入力したノイズが除去された信号となってCMOSインバータ回路部36に入力することとなる。続いて、以下では、出力バッファ部30の動作について説明する。出力バッファ部30の動作出力バッファ部30のCMOSインバータ回路部32から出力された信号S1が、例えば、図4bの時間t23においてLからHに切り替わる信号であるとき、遅延回路部33が出力する信号S3は、例えば、図4cに示すように、時間t23からTdTa×m時間遅れた時間t24にLからHに切り替わる信号となる。論理回路部34のNAND素子34dの一方の入力端子には、図4bに示す信号S1が入力し、他方の入力端子には、図4cに示す信号S3が入力するので、NAND素子34dは、両者の否定論理積を演算することで、時間t24にHからLに切り替わる、図4dに示す信号S4を出力する。NAND素子34dから出力される信号S4は、図4eに示すように、インバータ34eにより反転した信号S5とされ、D-FF素子35のCK端子に入力する。D-FF素子35は、保持していた信号がLであり、時間t24におけるD端子に入力する信号S3がHであることから、CK端子に入力する信号S5のLからHの切り替わりをトリガとして、保持していた信号をラッチしてHとなる信号S6を出力する。第3の実施の形態の効果本実施の形態に係るレベルシフト回路1は、論理回路部34としてNAND素子34cとインバータ34eを用いているので、抵抗及びコンデンサを含んで構成されるフィルタによってノイズを除去する場合に比べて、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。上記の実施の形態において、論理回路部33の一例を示したが、これらに限定されず、論理素子を含んで同様の機能を有する回路であれば使用可能である。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。