基板の上に第1導電膜を形成する工程と、前記第1導電膜の上に、表面に複数の凹部が形成された第1強誘電体膜を形成する工程と、前記第1強誘電体膜の表面の凹部を埋め込むように、前記第1強誘電体膜の上に、原子層堆積法により第2強誘電体膜を形成する工程と、前記第2強誘電体膜の上に、第2導電膜を形成する工程とを有する強誘電体キャパシタの製造方法。前記第1強誘電体膜を形成する工程は、前記第1導電膜の上に、非晶質の強誘電体材料からなる非晶質膜を形成する工程と、熱処理を行って、前記非晶質膜を結晶化させることにより、前記第1強誘電体膜を形成する工程とを含む請求項1に記載の強誘電体キャパシタの製造方法。前記第1導電膜と前記第1強誘電体膜との間に、原子層堆積法により第3強誘電体膜を形成する工程をさらに含む請求項1または2に記載の強誘電体キャパシタの製造方法。前記第1強誘電体膜を前記第2強誘電体膜より厚くする請求項1乃至3のいずれか1項に記載の強誘電体キャパシタの製造方法。基板と、前記基板の上に形成された第1導電膜と、前記第1導電膜の上に形成され、表面に複数の凹部を有する第1強誘電体膜と、前記第1強誘電体膜の上に形成され、前記第1強誘電体膜の表面の凹部内に充填され、前記第1強誘電体膜より膜密度が高い第2強誘電体膜と、前記第2強誘電体膜の上に形成された第2導電膜とを有する強誘電体キャパシタ。前記第1強誘電体膜の不純物濃度が、前記第2強誘電体膜の不純物濃度より高い請求項5に記載の強誘電体キャパシタ。本願発明者の評価実験によると、上記従来の方法では、第1強誘電体膜の表面に現れた窪みを、第2強誘電体膜で再現性よく埋め込むことが困難であることが判明した。以下に説明する実施例では、強誘電体膜の表面に現れた窪みを、強誘電体材料で効率的に埋め込むことが可能な強誘電体キャパシタの製造方法及び強誘電体キャパシタが示される。本発明の一観点によると、基板の上に第1導電膜を形成する工程と、前記第1導電膜の上に、表面に複数の凹部が形成された第1強誘電体膜を形成する工程と、前記第1強誘電体膜の表面の凹部を埋め込むように、前記第1強誘電体膜の上に、原子層堆積法により第2強誘電体膜を形成する工程と、前記第2強誘電体膜の上に、第2導電膜を形成する工程とを有する強誘電体キャパシタの製造方法が提供される。本発明の他の観点によると、基板と、前記基板の上に形成された第1導電膜と、前記第1導電膜の上に形成され、表面に複数の凹部を有する第1強誘電体膜と、前記第1強誘電体膜の上に形成され、前記第1強誘電体膜の表面の凹部内に充填され、前記第1強誘電体膜より膜密度が高い第2強誘電体膜と、前記第2強誘電体膜の上に形成された第2導電膜とを有する強誘電体キャパシタが提供される。第2強誘電体膜の成膜方法に原子層堆積法を適用することにより、第1強誘電体膜の上面に形成されている凹部を再現性よく埋め込むことができる。原子層堆積法で形成すると、第2強誘電体膜の膜密度が高くなる。[実施例1]図1A~図1Cを参照して、実施例1による強誘電体キャパシタの製造方法について説明する。図1Aに示すように、基板10の上に、第1導電膜11を形成する。基板10は、例えば表面にMOSトランジスタ等が形成された半導体基板である。第1導電膜11の材料として、例えばプラチナPtが用いられ、その厚さは、例えば150nmである。第1導電膜11の成膜には、例えばスパッタリングが適用される。なお、第1導電膜11の材料として、Ptに代えてイリジウムIrを用いてもよい。第1導電膜11の上に、第1強誘電体膜12を形成する。第1強誘電体膜12の材料として、例えばチタン酸ジルコン酸鉛PZTが用いられる。第1強誘電体膜12の厚さは、例えば50nm~200nmである。第1強誘電体膜12の成膜には、カルシウムCaとストロンチウムSrとが添加されたPZTターゲットを用いた高周波スパッタリングが適用される。このため、第1強誘電体膜12には、不純物としてCa及びSrが含有される。スパッタリングにより成膜された第1強誘電体膜12は、非晶質である。なお、第1強誘電体膜11の材料として、PZT以外の強誘電体材料、例えばチタン酸ジルコン酸ランタン鉛PLZT、SrBi2Ta2O9、Bi4Ti3O9、Bi0.25La0.75Ti3O12、BaBi2Ta2O9等を用いてもよい。第1強誘電体膜12を形成した後、熱処理を行うことにより、第1強誘電体膜12を結晶化させる。結晶化のための熱処理には、例えばラピッドサーマルアニールRTAが適用される。熱処理条件は、例えば下記の通りである。雰囲気酸素とアルゴンとの混合ガス基板温度500°C~600°C熱処理時間90秒結晶化のための熱処理を行った後、さらに、第1強誘電体膜12内の酸素欠損を補償するための熱処理を行う。この熱処理にも、例えばRTAが適用される。熱処理条件は、例えば下記の通りである。雰囲気酸素ガス100基板温度700°C~750°C熱処理時間60秒図1Bに、結晶化のための熱処理及び酸素欠損補償のための熱処理を行った後の断面図を示す。熱処理による結晶化のため、第1強誘電体膜12を構成するPZTの体積が小さくなるため、第1強誘電体膜12の内部、及び第1導電膜11と第1強誘電体膜12との界面に、空隙ボイド14が形成され、表面に、凹部15が形成される。図2Aに、熱処理後の第1導電膜11及び第1強誘電体膜12の断面の透過型電子顕微鏡TEM写真を示し、図2Bに、第1強誘電体膜12の表面のTEM写真を示す。図2Aの第1強誘電体膜12内に観察される白い楕円形状の部分が空隙である。図2Bにおいて、結晶粒界に沿って現れている白い斑点が、凹部である。図1Cに示すように、第1強誘電体膜12の上に、第2強誘電体膜13を形成する。第2強誘電体膜13の成膜には、原子層堆積ALD法が適用される。第2強誘電体膜13の材料として、例えば第1強誘電体膜11と同一の材料が用いられる。第2強誘電体膜13の成膜条件は、例えば下記の通りである。基板温度240°C鉛原料PbDPM2ジスピバロイルメタネートPbチタン原料TiOi-Pr4テトライソプロポキシドTiジルコニウム原料ZrDIBM4テトラキスイソブチリルメタネートZrこれらの原料の溶媒として、例えばエチルシクロヘキサンが用いられる。原料溶液は、例えば温度200°Cに設定された気化器により気化されて、基板上に供給される。第1強誘電体膜12の表面に現れている凹部15が、第2強誘電体膜13によって埋め込まれる。ALD法を適用することにより、スパッタリング、ゾルゲル法等を適用する場合に比べて、凹部15を再現性よく埋め込むことができる。また、ALD法で形成した第2強誘電体膜13は、スパッタリングにより形成した第1強誘電体膜12図1Aより残留分極は小さいが、緻密である。このため、結晶化しても空隙が発生し難い。第2強誘電体膜13の厚さについては、後に説明する。第2強誘電体膜13の上に、第2導電膜17を形成する。第1強誘電体膜12をスパッタリングで成膜する際に、PZTにCaやSrが含有されたターゲットが用いられる。このため、第1強誘電体膜12の不純物濃度は、第2強誘電体膜13の不純物濃度より高い。一例として、第1強誘電体膜12のCaとSrとの合計の濃度が、第2強誘電体膜13のCaとSrとの合計の濃度より高い。第1強誘電体膜12は、第2強誘電体膜13に比べて、膜密度は低いが、残留分極は大きい。逆に、第2強誘電体膜13は、第1強誘電体膜12に比べて、残留分極は小さいが、膜密度が高く、小さな空隙を充填することができるという点で、第1強誘電体膜12より優れている。第2強誘電体膜13は、残留分極がが相対的に小さいため、厚くしすぎることは好ましくない。例えば、第2強誘電体膜13は、第1強誘電体膜12より薄くすることが好ましい。第1強誘電体膜12をMOCVDにより成膜すると、その表面に突起状の結晶が現れる。この突起に起因して、上部電極に亀裂が生じやすくなる。この亀裂を通って水素が強誘電体膜まで拡散すると、キャパシタの特性が劣化してしまう。第1強誘電体膜12をゾルゲル法により成膜すると、配線工程を経た後、強誘電体膜の残留分極が小さくなってしまう。これらの点を考慮して、第1強誘電体膜12をスパッタリングにより成膜することが好ましい。上記実施例1による強誘電体キャパシタの製造方法を適用することの効果を検証するために、評価モデルを仮定してシミュレーションを行った。図3に、評価モデル及びその等価回路図を示す。第1強誘電体膜12の上に、第2強誘電体膜13が形成されている。空隙14及び凹部15の形状を、円柱と仮定した。図2A及び図2BのTEM写真、及びその他の部分の他のTEM写真に基づいて、凹部15及び空隙14の寸法を以下のように仮定した。凹部15の深さを11nmとし、直径を14nmとした。空隙14の高さを32nmとした。第1強誘電体膜12の面内において、空隙14が占める面積の割合を、9.7とした。また、凹部15の分布密度は、図2BのTEM写真に基づいて、1.3×1019個/mm2とした。スパッタリングで形成したPZTからなる第1強誘電体膜12の比誘電率を950とし、ALD法で形成したPZTからなる第2強誘電体膜13の比誘電率を620とし、空隙14の比誘電率を1とした。空隙14及び凹部15のいずれも存在しない領域20の静電容量は、第1強誘電体膜12による静電容量C0F1と、第2強誘電体膜13による静電容量C0F2とを直列接続した合成容量で表される。空隙14が存在する領域22の静電容量は、第1強誘電体膜12による静電容量C2F1と、空隙14による静電容量C2Vと、第2強誘電体膜13による静電容量C2F2とを直列接続した合成容量で表される。凹部15が存在する領域21の静電容量は、第1強誘電体膜12による静電容量C1F1と、凹部15内の領域の静電容量とを直列接続した合成容量で表される。凹部15内の静電容量は、空隙部の静電容量C1Vと、底面に形成されている第2強誘電体膜13による静電容量C1F2Bとを直列接続した合成容量と、凹部15の側面に形成されている第2強誘電体膜13による静電容量C1F2Sとを並列接続した合成容量で表される。第1強誘電体膜12と第2強誘電体膜13との合計の厚さdを一定にした条件で、第1強誘電体膜12及び第2強誘電体膜13の厚さを変化させて、合成の静電容量を算出した。凹部15の側面に形成されている第2強誘電体膜13の厚さは、底面に形成されている第2強誘電体膜13の厚さと等しいとした。第2強誘電体膜13が厚くなると、第2強誘電体膜13の厚さの増加に応じて第1強誘電体膜12が薄くなる。このため、第1強誘電体膜12による静電容量C0F1、C1F1、C2F1が増加し、第2強誘電体膜13による静電容量C0F2、C2F2が減少する。空隙14の寸法は変化しないため、静電容量C2Vは一定である。凹部15内においては、第2強誘電体膜13が厚くなると、凹部15の側面及び底面に形成されている第2強誘電体膜13が共に厚くなる。第2強誘電体膜13が厚くなるに従って、凹部15の側面の第2強誘電体膜13による静電容量C1F2Sが大きくなる。底面の第2強誘電体膜13による静電容量C1F2Bは小さくなる。第2強誘電体膜13が厚くなると、凹部13内の空洞部分の平断面の面積が小さくなるため、静電容量C1Vは小さくなる。第2強誘電体膜13の厚さが凹部15の半径と等しくなると、空洞が消滅し、凹部15内が第2強誘電体膜13で完全に埋め尽くされる。このとき、静電容量C1Vは0になる。図4A、図4B、図4Cに、それぞれ第1強誘電体膜12と第2強誘電体膜13との合計の厚さdを50nm、100nm、200nmにした場合の第2強誘電体膜13の厚さと、規格化残留分極との関係を示す。横軸は、第2強誘電体膜13の厚さを、単位nmで表し、縦軸は、第2強誘電体膜13の厚さが0のときの残留分極を1として規格化した残留分極を表す。以下、残留分極の算出方法について説明する。第2強誘電体膜13の厚さが0のキャパシタの静電容量をC0、キャパシタ誘電体膜の実効誘電率をε0、飽和分極をPs0、残留分極をPr0とし、第2強誘電体膜13の厚さが0以外のキャパシタの静電容量をC1、キャパシタ誘電体膜の実効誘電率をε1、飽和分極をPs1、残留分極をPr1とする。強誘電体キャパシタにおいて、以下の近似式が成立する。Pr1/Pr0≒Ps1/Ps0≒ε1/ε0キャパシタの面積をSとする。第1強誘電体膜12と第2強誘電体膜13との合計の厚さがdであるため、静電容量は、以下の式で表される。C0=ε0×S/dC1=ε1×S/d上記近似式、及び等式から、規格化残留分極Pr1/Pr0は、以下の近似式で算出できることが分かる。Pr1/Pr0≒C1/C0従って、図3に示した等価回路の合成静電容量を求めることにより、規格化残留分極を算出することができる。図4A~図4Cのいずれの場合にも、第2強誘電体膜13が厚くなると、規格化残留分極は一旦増加し、ある厚さで最大値を示す。規格化残留分極が増加するのは、凹部15図3内が、第2強誘電体膜13で埋め込まれるためである。規格化残留分極が最大値を示した後は、第2強誘電体膜13が厚くなるに従って、規格化残留分極が減少する。これは、第1強誘電体膜12よりも残留分極の小さな第2強誘電体膜13が占める割合が大きくなるためである。図4Aに示したように、合計の厚さdが50nmの時に、規格化残留分極は、第2強誘電体膜13の厚さが約4.2nmのときに最大となる。第2強誘電体膜13の厚さが約9.6nmまで増加すると、規格化残留分極が1まで低下する。第2強誘電体膜13の厚さが、0よりも大きく9.6nmよりも薄い範囲内で、残留分極を増大させる効果が得られる。図4Bに示したように、合計の厚さdが100nmの時に、規格化残留分極は、第2強誘電体膜13の厚さが約5.5nmのときに最大となる。第2強誘電体膜13の厚さが約21nmまで増加すると、規格化残留分極が1まで低下する。第2強誘電体膜13の厚さが、0よりも大きく21nmよりも薄い範囲内で、残留分極を増大させる効果が得られる。図4Cに示したように、合計の厚さdが200nmの時に、規格化残留分極は、第2強誘電体膜13の厚さが約6.2nmのときに最大となる。第2強誘電体膜13の厚さが約43nmまで増加すると、規格化残留分極が1まで低下する。第2強誘電体膜13の厚さが、0よりも大きく43nmよりも薄い範囲内で、残留分極を増大させる効果が得られる。残留分極増大の効果が得られる第2強誘電体膜13の厚さの上限値は、合計の厚さdの約25であることがわかる。また、合計の厚さdが変化しても、規格化残留分極が最大となるときの第2強誘電体膜13の厚さ最適値には、顕著な変化は見られない。例えば、合計の厚さが50nmから100nm、200nmに増加しても、すなわち2倍、4倍に増加しても、第2強誘電体膜13の厚さの最適値は、1.3倍、1.5倍にしかならない。凹部15の平断面の直径が14nmであると仮定したため、第2強誘電体膜13の厚さが7nmになった時点で、凹部15内が第2強誘電体膜13で完全に埋め込まれる。第2強誘電体膜13の厚さの最適値は、凹部15が完全に埋め込まれる厚さよりもやや薄い。図5A、図5B、図5Cに、第1強誘電体膜12にPLZTを用いた場合の、規格化残留分極の算出結果を示す。スパッタリングで形成したPLZTからなる第1強誘電体膜12の比誘電率を900とした。図5A、図5B、図5Cは、それぞれ第1強誘電体膜12と第2強誘電体膜13との合計の厚さdを50nm、100nm、200nmにした場合のシミュレーション結果である。図5Aに示すように、合計の厚さdが50nmのとき、第2強誘電体膜13の厚さの最適値は約4.5nmであり、残留分極増加の効果が得られる範囲の上限値は約10nmである。図5Bに示すように、合計の厚さdが100nmのとき、第2強誘電体膜13の厚さの最適値は約5.7nmであり、残留分極増加の効果が得られる範囲の上限値は約23nmである。図5Cに示すように、合計の厚さdが200nmのとき、第2強誘電体膜13の厚さの最適値は約6.2nmであり、残留分極増加の効果が得られる範囲の上限値は約48nmである。第1強誘電体膜12にPLZTを用いた場合でも、残留分極増加の効果が得られる範囲の上限値は、合計の厚さdの約25であることがわかる。また、第2強誘電体膜13の厚さの最適値は、凹部15が完全に埋め込まれる厚さよりもやや薄い。上記評価結果から、以下の結論が導かれる。残留分極増加の効果を得るために、第2強誘電体膜13の厚さを、合計の厚さdの25以下にすることが好ましい。第2強誘電体膜13の厚さの下限値は特に限定されず、0よりも大きければよい。[実施例2]図6A~図6Hを参照して、実施例2による強誘電体メモリの製造方法について説明する。図6Aに示すように、シリコン等の半導体基板30の表層部に素子分離絶縁膜31を形成することにより、活性領域を画定する。素子分離領域31の形成には、例えば、シャロートレンチシソレーションSTI法、シリコン局所酸化LOCOS法等が適用される。活性領域の表層部に、p型ウェル32を形成する。活性領域の表面に、MOSトランジスタ33を形成する。MOSトランジスタ33の形成には、周知の一般的な方法が適用される。MOSトランジスタ33は、ダブルドープドドレインDDD構造を有する。素子分離絶縁膜31及びMOSトランジスタ33を覆うように、カバー絶縁膜35及び層間絶縁膜36を、例えば化学気相成長CVDにより形成する。カバー絶縁膜35として、例えば厚さ200nmの酸窒化シリコンSiON膜が用いられる。層間絶縁膜36として、例えば厚さ300nmの酸化シリコンSiO2膜が用いられる。層間絶縁膜36を形成した後、化学機械研磨CMPにより、その表面を平坦化する。平坦化された層間絶縁膜36の上に、密着膜40を、例えばスパッタリングにより形成する。密着膜40として、例えば厚さ20nmのアルミナAl2O3膜が用いられる。密着膜40の上に、第1導電膜41を、例えばスパッタリングにより形成する。第1導電膜41として、例えば厚さ150nmのプラチナPt膜が用いられる。プラチナ膜に代えて、イリジウムIr膜を用いてもよい。図6Bに示すように、第1導電膜41の上に、第1強誘電体膜45を形成する。第1強誘電体膜45として、例えば厚さ50nm~200nmのPZT膜が用いられる。第1強誘電体膜45の形成方法は、図1A及び図1Bに示した第1強誘電体膜12の形成方法と同一である。すなわち、スパッタリングによる成膜後、結晶化のための熱処理及び酸素欠損補償のための熱処理を行うことにより、第1強誘電体膜45が形成される。図6Cに示すように、第1強誘電体膜45の上に、第2強誘電体膜46及び第2導電膜48を、順番に形成する。第2強誘電体膜46として、例えばPZT膜が用いられる。第2導電膜48には、例えば厚さ200nm~300nmの酸化イリジウムIrOx膜が用いられる。第2強誘電体膜46の形成方法は、図1Cに示した第2強誘電体膜13の形成方法と同一である。第2導電膜48の成膜には、例えばスパッタリングが適用される。第2導電膜48の導電材料として、酸化イリジウムに代えて、プラチナPt、ルテニウムRu、ロジウムRh、レニウムRe、オスミウムOs、パラジウムPd、またはSrRuO3を用いてもよい。図6Dに示すように、第1レジストパターン図示せずをエッチングマスクとして、第2導電膜48を上部電極の形状にパターニングする。第1レジストパターンを除去し、第2レジストパターン図示せずをエッチングマスクとして、第2強誘電体膜46及び第1強誘電体膜45を、キャパシタ誘電体膜の形状にパターニングする。第2レジストパターンを除去し、第3レジストパターン図示せずをエッチングマスクとして、第1導電膜41及び密着膜40を、下部電極の形状にパターニングする。これにより、第1導電膜41を下部電極とし、第2導電膜48を上部電極とし、第1強誘電体膜45及び第2強誘電体膜46をキャパシタ誘電体膜とする強誘電体キャパシタ50が得られる。密着膜40が除去された領域に、層間絶縁膜36が露出する。第3レジストパターンを除去した後、回復熱処理を行う。回復熱処理は、エッチング時に第1強誘電体膜45及び第2強誘電体膜46が受けた損傷を回復させるために行われる。図6Eに示すように、層間絶縁膜36及び強誘電体キャパシタ50を覆うように、保護膜52を、例えばスパッタリングにより形成する。保護膜52は、例えばアルミナで形成され、その厚さは50nmである。保護膜52の上に、層間絶縁膜53を、例えばCVDにより形成する。層間絶縁膜53は、例えば酸化シリコンで形成され、その厚さは1500nmである。層間絶縁膜53の表面を、CMPにより平坦化する。図6Fに示すように、層間絶縁膜53の上面から、MOSトランジスタ33のソース及びドレインまで達するビアホールを形成する。このビアホールを、導電プラグ55で埋め込む。導電プラグ55は、ビアホールの側面及び底面を覆うバリアメタル膜と、ビアホール内の残余の空間に充填されたタングステンW膜を含む。バリアメタル膜は、Ti膜とTiN膜との2層構造を有する。図6Gに示すように、層間絶縁膜53の上面から、第2導電膜48まで達するビアホール56、及び第2導電膜48の側方を通過して第1導電膜41まで達するビアホール56を形成する。図6Hに示すように、層間絶縁膜53の上に配線60を形成する。一部の配線60は、導電プラグ55を介してMOSトランジスタ33のソースまたはドレインに接続される。他の一部の配線60は、ビアホール56内を経由して、第1導電膜41または第2導電膜48に接続される。配線60の上に、上層の配線層図示せず及び保護膜図示せずを形成する。図7に、実施例2による強誘電体メモリの等価回路図を示す。図7の縦方向に複数のビット線BLが延在し、横方向にワード線WLが延在している。プレート線PLがワード線WLに併走する。ワード線WLとビット線BLとの交差箇所に、強誘電体キャパシタ50とMOSトランジスタ33とを含むメモリセルが配置されている。MOSトランジスタ33の一方の電流端子がビット線BLに接続され、他方の電流端子が強誘電体キャパシタ50を介してプレート線PLに接続されている。MOSトランジスタ33のゲート電極がワード線WLに接続されている。強誘電体キャパシタ50のキャパシタ誘電体膜の残留分極の方向を変化させることにより、データの書き込み及び消去が行われる。実施例2においては、強誘電体キャパシタ50の形成に、実施例1による方法が採用されている。このため、強誘電体キャパシタ50のヒステリシス特性の残留分極を大きくすることができる。[実施例3]図8に、実施例3による強誘電体メモリの断面図を示す。以下、実施例2による強誘電体メモリとの相違点について説明し、同一の構成については説明を省略する。実施例2による強誘電体メモリでは、下部電極となる第1導電膜41に、第1強誘電体膜45が接触していた。実施例3においては、第1導電膜41と第1強誘電体膜45との間に、第3強誘電体膜58が配置されている。第3強誘電体膜58は、第1強誘電体膜45または第2強誘電体膜46と同一の強誘電体材料で形成されている。第3強誘電体膜58の成膜方法は、第2強誘電体膜46の成膜方法と同一である。実施例3においても、実施例2と同様に、強誘電体キャパシタ50のヒステリシス特性の残留分極を大きくすることができる。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。