"複数のメモリセルを有する相変化メモリにデータを書き込むための方法であって、複数のビットを含む入力データを受け取るステップと、前記複数のメモリセルから読み取られる複数のビットを含む旧データを読み取るステップと、前記読み取るステップと並行して前記入力データを前記旧データと比較するステップと、ビットのうちの1つまたは複数が前記入力データと前記旧データとで異なるかどうか判定してデータ判定結果を提供するステップと、前記データ判定結果に応答して前記複数のメモリセルのうちの1つまたは複数を前記入力データでプログラムするステップと、を含む方法。カウント判定結果を提供するためにカウント値が最大値より小さいかどうか判定するステップをさらに含む請求項1に記載の方法。前記プログラムするステップが行われ、前記データ判定結果および前記カウント判定結果に応答して前記カウント値が更新される請求項2に記載の方法。前記入力データを受け取るステップが複数のデータを含む前記入力データのバーストを受け取るステップをさらに含む請求項1に記載の方法。前記入力データのバーストを受け取る前記ステップが、前記複数のデータのそれぞれが1つのクロックエッジでクロック制御される、シングルデータレートSDRで前記入力データの前記バーストを受け取るステップと、前記複数のデータのそれぞれが立ち上がりクロックエッジと立ち下がりクロックエッジの一方でクロック制御される、ダブルデータレートDDRで前記入力データの前記バーストを受け取るステップとを含む請求項4に記載の方法。前記入力データをレジスタに記憶するステップと、前記前のデータを、データ記憶機能を有する比較器に記憶するステップとをさらに含み、前記入力データを前記旧データと比較する前記ステップが、前記記憶された入力データを前記比較器において発生する前記記憶された旧データと比較し、前記比較結果が書き込みドライバに伝達されるステップ、または前記記憶された入力データを前記レジスタにおいて発生する前記記憶された旧データと比較し、前記比較結果が書き込みドライバに伝達されるステップを含む請求項1に記載の方法。前記カウント値が最初に初期値に設定され、更新可能である請求項1に記載の方法。前記カウント値が所定の値に達したときに失敗を表示するステップをさらに含む請求項1に記載の方法。相変化メモリにデータを書き込むための装置であって、複数のメモリセルのセット状態またはリセット状態であるメモリ状態を感知するように構成されたセンス増幅器と、データ内の複数のビットの前記状態を保持するように構成された保持器と、書き込み電流分岐、リセット電流分岐およびセット電流分岐を有する書き込みドライバであって、前記リセット電流分岐は、リセット状態により使用可enabler、イネーブルに、データマスク状態により使用不可disable、ディスエーブルになり、前記セット電流分岐は、セット状態により使用可に、前記データマスク状態により使用不可になり、前記書き込み電流分岐は、前記リセット電流分岐および前記セット電流分岐の一方の電流をミラーする、書き込みドライバと、前記複数のメモリセル内の対応する感知ビットが前記セット状態を有するとき、前記データの前記セット状態を有するビットに対応して前記データマスク状態を設定し、前記複数のメモリセル内の対応する感知ビットが前記リセット状態を有するとき、前記データの前記リセット状態を有するビットに対応して前記データマスク状態を設定するように構成された等価回路と、を備える装置。前記センス増幅器がバイアストランジスタと差動電圧増幅器とを備え、前記バイアストランジスタが差動電圧増幅器の正の入力と連通し、複数のメモリセルのうちの1つが前記差動電圧増幅器の前記正の入力と連通し、前記差動電圧増幅器の前記正の入力におけるセンス電圧が、前記バイアストランジスタのバイアス抵抗および前記複数のメモリセルのうちの前記1つのメモリセル抵抗に比例し、基準電圧が前記差動電圧増幅器の負の入力と連通し、前記基準電圧が、前記セット状態の前記複数のメモリセルのうちの前記1つと前記リセット状態の前記複数のメモリセルのうちの前記1つについて前記差動電圧増幅器の前記正の入力において得られる前記センス電圧の間にある、請求項9に記載の装置。前記等価回路が論理回路を備える請求項9に記載の装置。前記論理回路が排他的NOR回路を備え、前記対応する感知ビットが前記排他的NOR回路の1つの入力と連通し、前記データ内の前記ビットが前記排他的NOR回路の別の入力と連通する、請求項11に記載の装置。前記等価回路が状態を保持するための保持器を備える請求項9に記載の装置。前記複数のメモリセルが相変化メモリを含む請求項9に記載の装置。前記レジスタがデータのバーストを受け取るための第1の持続期間が、前記センス増幅器が前記複数のメモリセルのうちの1つを感知し、前記等価回路が前記データマスク状態を設定するための第2の持続期間と実質的にオーバーラップする、請求項9に記載の装置。前記データの前記バーストが、所定数のデータ単位によって定義されるデータを含む、請求項15に記載の装置。それぞれが複数の行のうちの1つと複数の列のうちの1つとに位置する複数のメモリセルを含むメモリアレイと、それぞれが複数の列と連通する複数のローカル列選択器と、前記複数のローカル列選択器と連通するグローバル列選択器と、複数のメモリセルのセット状態またはリセット状態であるメモリ状態を感知するように構成されたセンス増幅器と、データ内の複数のビットの前記状態を保持するように構成されたレジスタと、前記グローバル列選択器と連通し、書き込み電流分岐、リセット電流分岐およびセット電流分岐を有する書き込みドライバであって、前記リセット電流分岐は、リセット状態により使用可に、データマスク状態により使用不可になり、前記セット電流分岐は、セット状態により使用可に、前記データマスク状態により使用不可になり、前記書き込み電流分岐は、前記リセット電流分岐および前記セット電流分岐の一方の電流をミラーする、書き込みドライバと、前記複数のメモリセル内の対応する感知ビットが前記セット状態を有するとき、前記データの前記セット状態を有するビットに対応して前記データマスク状態を設定し、前記複数のメモリセル内の対応する感知ビットが前記リセット状態を有するとき、前記データの前記リセット状態を有するビットに対応して前記データマスク状態を設定するように構成された等価回路と、を備える相変化メモリシステム。前記センス増幅器が前記グローバル列選択器と連通し、前記センス増幅器がバイアストランジスタと差動電圧増幅器とを含み、前記バイアストランジスタが差動電圧増幅器の正の入力と連通し、複数のメモリセルのうちの1つが前記差動電圧増幅器の前記正の入力と連通し、前記差動電圧増幅器の前記正の入力におけるセンス電圧が、前記バイアストランジスタのバイアス抵抗および前記複数のメモリセルのうちの前記1つのメモリセル抵抗に比例し、基準電圧が前記差動電圧増幅器の負の入力と連通し、前記基準電圧が、前記セット状態の前記複数のメモリセルのうちの前記1つと前記リセット状態の前記複数のメモリセルのうちの前記1つについて前記差動電圧増幅器の前記正の入力において得られる前記センス電圧の間にある、請求項17に記載の相変化メモリシステム。前記等価回路が論理回路を備える請求項17に記載のシステム。前記論理回路が排他的NOR回路を備え、前記対応する感知ビットが前記排他的NOR回路の1つの入力と連通し、前記データ内の前記ビットが前記排他的NOR回路の別の入力と連通する請求項19に記載のシステム。前記等価回路が状態を保持するための保持器を備える請求項17に記載のシステム。前記複数のメモリセルが相変化メモリを含む請求項17に記載のシステム。前記レジスタがデータのバーストを受け取るための第1の持続期間が、前記センス増幅器が前記複数のメモリセルのうちの1つを感知し、前記等価回路が前記データマスク状態を設定するための第2の持続期間と実質的にオーバーラップする請求項17に記載のシステム。前記データの前記バーストが所定の単位数のデータを含む請求項22に記載のシステム。前記所定の単位数のデータが所定のバイト数またはビット数のデータを含む請求項24に記載のシステム。前記データがデータワードによって形成される請求項25に記載のシステム。前記保持器が制御信号に応答してデータ状態を保持する機能を果たす請求項21に記載のシステム。前記保持器がデータ状態を比較する機能をさらに果たす請求項27に記載のシステム。kおよびjがそれぞれ1より大きい整数であるk行×j列の複数のメモリセルを有するアレイと、前記j列のうちの少なくとも1つを選択するように構成された列選択器と、前記k行のうちの少なくとも1つを選択するように構成された行選択器と、前記列および前記行のうちの前記選択された1つまたは複数により前記複数のメモリセルのうちの選択された1つまたは複数に入力データを提供するように構成されたデータライタと、前記入力データを保持するように構成された入力データ保持器と、前記データライタを制御するように構成されたデータ書き込み制御器とを備え、前記データライタが、前記入力データの第1の状態のときに第1の電流フローを実行するように構成された第1の電流回路と、前記入力データの第2の状態のときに第2の電流フローを実行するように構成された第2の電流回路と、第3の電流が前記入力データの前記第1の状態および前記第2の状態の前記第1の電流および前記第2の電流に比例する第3の電流フローを実行するように構成された第3の電流回路とを備え、前記第1の電流回路および前記第2の電流回路の動作が前記データ書き込み制御器によって制御される、相変化メモリPCM。前記列選択器がローカル列選択器とグローバル列選択器とを備え、前記ローカル列選択器が、mグループの前記j列の中から1つまたは複数列を選択するように構成されており、j/mがグローバル列であり、mが整数であり、前記グローバル列選択器が1つまたは複数グローバル列を選択するように構成されている、請求項29に記載のPCM。前記列および前記行のうちの前記選択された1つまたは複数を介して前記複数のメモリセルのうちの1つまたは複数に書き込まれたデータを読み取るように構成されたデータ読取装置をさらに備える、請求項30に記載のPCM。前記入力データの前記第1の状態がリセット状態に対応し、前記第1の電流が前記リセット状態に応答して前記第1の電流回路を流れ、前記入力データの前記第2の状態がセット状態に対応し、前記第2の電流が前記セット状態に応答して前記第2の電流回路を流れ、前記第3の電流が前記第1の電流または前記第2の電流のミラー電流である、請求項31に記載のPCM。前記データ読取装置が、リセットデータおよびセットデータのそれぞれを読み取るための範囲を提供するように構成されている、請求項32に記載のPCM。前記データ書き込み制御器が、制御信号に応答して、前記第1の電流回路および前記第2の電流回路を使用可にし、または使用不可にする、請求項32に記載のPCM。前記読み取りデータと前記入力データとを比較するように構成されたデータ比較器をさらに備える、請求項34に記載のPCM。前記比較器が、前記読み取りデータと前記入力データとの比較における、前記2つのデータ間の差を表示する判定信号を提供する、請求項35に記載のPCM。前記判定信号が、前記読み取りデータと前記入力データのビット状態が異なるときに表示する、請求項36に記載のPCM。前記比較器が、前記データライタに位置し、前記データ読取装置に位置し、または前記データ読取装置と前記データライタとの間に位置する、請求項37に記載のPCM。前記データ書き込み制御器が、前記判定信号に応答して、前記読み取りデータと異なると判定された前記ビットに対応する前記入力データの前記データビットを書き込む、請求項38に記載のPCM。前記判定信号に応答して書き込み失敗を判定するように構成された判定器をさらに備える、請求項39に記載のPCM。書き込み失敗が提供されない場合には、前記データライタが、前記データ差の前記表示に応答して、前記読み取りデータの前記ビットと異なる前記入力データの前記ビット差を書き込むことが可能になり、書き込み失敗が提供される場合には、前記データ書き込み制御器による前記制御信号に応答してそれ以上のデータ書き込みが行われない、請求項40に記載のPCM。前記比較器が前記読み取りデータと前記入力データのデータビットを比較するように構成された論理回路を備える、請求項36に記載のPCM。前記論理回路がNORゲートまたは排他的NORゲートを備える、請求項42に記載のPCM。前記読み取りデータを保持するように構成された読み取りデータ保持器をさらに備え、前記保持された読み取りデータが前記保持された入力データと比較される請求項42に記載のPCM。前記読み取りデータ保持器が前記データ読取装置に位置し、前記データライタに位置し、または前記データ読取装置と前記データライタとの間に位置する、請求項42に記載のPCM。前記j/m=uグローバル列がtグループにグループ化され、tが整数である、請求項30に記載のPCM。j、k、mおよびtが、それぞれ、1024、512、8および16である、請求項46に記載のPCM。前記データライタがt本の書き込みデータ線に接続されたt個のデータ線ドライバを含み、前記ミラー電流が前記書き込みデータ線のそれぞれにおいて流れ、前記データ読取装置がt本の読み取りデータ線に接続されたt個のセンス増幅器を含み、バイアスデータ読み取り電流が前記読み取りデータ線のそれぞれにおいて流れる、請求項46に記載のPCM。前記u/t=wグローバル列が1本の書き込みデータ線と1本の読み取りデータ線とに対応する、請求項48に記載のPCM。前記wグローバル列が書き込みパス制御回路を介して1本の共通書き込みデータ線に接続されており、前記wグローバル列が読み取りパス制御回路を介して1本の共通読み取りデータ線に接続されている、請求項49に記載のPCM。前記書き込みパス制御回路がw個の伝達ゲートを含み、前記読み取りパス制御回路がw個のトランジスタ回路を含む、請求項50に記載のPCM。前記w個の伝達ゲートおよび前記w個のトランジスタ回路が複数のグローバル列選択信号によって制御される、請求項50に記載のPCM。前記ローカル列選択器が複数のローカル列選択信号によって制御される複数のローカル列選択トランジスタを含む、請求項50に記載のPCM。前記複数のメモリセルのそれぞれが二端子デバイスまたは三端子デバイスを備える、請求項29に記載のPCM。前記二端子デバイスがダイオードベースのメモリセルを備える、請求項54に記載のPCM。前記三端子デバイスがバイポーラトランジスタベースのメモリセルまたは電界効果トランジスタベースのメモリセルを備える、請求項54に記載のPCM。複数のメモリバンクを備え、各バンクが複数の相変化メモリPCMセルアレイを備え、各アレイが請求項32に記載のPCMを備える記憶システム。バンクマルチプレクサおよびデマルチプレクサと入力および出力回路とをさらに構成し、前記バンクマルチプレクサおよびデマルチプレクサがメインデータを送り、受け取るために前記複数のバンクと通信するように構成されており、前記入力および出力回路が前記メインデータを送り、受け取るために前記バンクマルチプレクサおよびデマルチプレクサと通信するように構成されている、請求項57に記載の記憶システム。前記複数のメモリバンクのそれぞれが4個のPCMセルアレイを備える、請求項57に記載の記憶システム。引き続き記憶システムコストを低減し、電子システム内のデータトラフィックの増加によっても求められるメモリ記憶容量の増加を実現するために、記憶システム密度のさらなる改善が求められている。本発明の一態様によれば、複数のメモリセルを有する相変化メモリにデータを書き込むための方法が提供される。方法は、複数のビットを含む入力データを受け取るステップと、複数のメモリセルから読み取られる複数のビットを含む前のデータを読み取るステップと、読み取るステップと並行して入力データを前のデータと比較するステップと、ビットのうちの1つまたは複数が入力データと前のデータとで異なるかどうか判定してデータ判定結果を提供するステップと、データ判定結果に応答して複数のメモリセルのうちの1つまたは複数を入力データでプログラムするステップとを含む。この方法は、カウント値が最大値より小さいかどうか判定してカウント判定結果を提供するステップをさらに含んでいてよい。データ判定結果およびカウント判定結果に応答してプログラムするステップが行われ、カウント値が更新されるので有利である。入力データを受け取るステップは、複数のデータを含む入力データのバーストを受け取るステップをさらに含んでいてよい。別の態様では、本発明は、バイアストランジスタと差動電圧増幅器とを含むセンス増幅器を備える相変化メモリを書き込むための装置を特徴とする。例えば、バイアストランジスタは、差動電圧増幅器の正の入力と連通する。複数のメモリセルのうちの1つが差動電圧増幅器の正の入力と連通する。差動電圧増幅器の正の入力におけるセンス電圧が、バイアストランジスタのバイアス抵抗および複数のメモリセルのうちの1つのメモリセル抵抗に比例する。基準電圧が差動電圧増幅器の負の入力と連通する。基準電圧は、セット状態の複数のメモリセルのうちの1つとリセット状態の複数のメモリセルのうちの1つとについて差動電圧増幅器の正の入力において得られるセンス電圧の間にある。装置は、データ内の複数のビットの状態を保持するように構成されたレジスタをさらに備えていてよい。書き込みドライバが、書き込み電流分岐、リセット電流分岐およびセット電流分岐を有する。リセット電流分岐は、リセット状態により使用可になり、データマスク状態により使用不可になる。セット電流分岐は、セット状態により使用可になり、データマスク状態により使用不可になる。書き込み電流分岐は、リセット電流分岐とセット電流分岐の一方の電流をミラーmirrorする。装置は、複数のメモリセル内の対応する感知ビットがセット状態を有するとき、データのセット状態を有するビットに対応してデータマスク状態を設定し、複数のメモリセル内の対応する感知ビットがリセット状態を有するとき、データのリセット状態を有するビットに対応してデータマスク状態を設定するように構成された等価回路をさらに備えていてよい。別の態様では、本発明は、複数のメモリセルを含むメモリアレイを備える相変化メモリシステムを特徴とする。例えば、複数のメモリセルは、それぞれ、複数の行のうちの1つと複数の列のうちの1つとに位置する。相変化メモリは、複数のローカル列選択器と、グローバル列選択器と、センス増幅器とを含んでいてよい。複数のローカル列選択器は、それぞれ、複数の列と連通する。グローバル列選択器は複数のローカル列選択器と連通する。センス増幅器はグローバル列選択器と連通する。一例では、センス増幅器は、バイアストランジスタと差動電圧増幅器とを含む。バイアストランジスタは差動電圧増幅器の正の入力と連通する。複数のメモリセルのうちの1つが差動電圧増幅器の正の入力と連通する。例えば、差動電圧増幅器の正の入力におけるセンス電圧が、バイアストランジスタのバイアス抵抗と、複数のメモリセルのうちの1つのメモリセル抵抗とに比例し得る。基準電圧が差動電圧増幅器の負の入力と連通する。基準電圧は、セット状態の複数のメモリセルのうちの1つとリセット状態の複数のメモリセルのうちの1つについての差動電圧増幅器の正の入力において得られるセンス電圧の間にある。一例では、レジスタがデータ内の複数のビットの状態を保持する。書き込みドライバがグローバル列選択器と連通する。書き込みドライバは、書き込み電流分岐、リセット電流分岐およびセット電流分岐を有していてよい。リセット電流分岐は、リセット状態により使用可になり、データマスク状態により使用不可になる。セット電流分岐は、セット状態により使用可になり、データマスク状態により使用不可になる。書き込み電流分岐は、リセット電流分岐とセット電流分岐の一方の電流をミラーする。一例では、等価回路が、複数のメモリセル内の対応する感知ビットがセット状態を有するとき、データのセット状態を有するビットに対応してデータマスク状態を設定し、複数のメモリセル内の対応する感知ビットがリセット状態を有するとき、データのリセット状態を有するビットに対応してデータマスク状態を設定する。本発明の別の態様によれば、kとjとをそれぞれ1より大きい整数とするk行×j列の複数のメモリセルを有するアレイと、j列のうちの少なくとも1つを選択するように構成された列選択器と、k行のうちの少なくとも1つを選択するように構成された行選択器と、列および行のうちの選択された1つまたは複数により複数のメモリセルのうちの選択された1つまたは複数に入力データを提供するように構成されたデータライタと、入力データを保持するように構成された入力データ保持器と、データライタを制御するように構成されたデータ書き込み制御器とを備える相変化メモリPCMが提供される。データライタは、入力データの第1の状態のときに第1の電流フローを実行するように構成された第1の電流回路と、入力データの第2の状態のときに第2の電流フローを実行するように構成された第2の電流回路と、第3の電流が入力データの第1の状態および第2の状態における第1の電流および第2の電流に比例する第3の電流フローを実行するように構成された第3の電流回路とを備える。第1の電流回路および第2の電流回路の動作はデータデータ書き込み制御器により制御される。本発明の別の態様によれば、複数のメモリバンクを備える記憶システムが提供され、各バンクが複数の相変化メモリPCMセルアレイを備え、各アレイが前述のPCMを備える。相変化メモリの一例では、複数のメモリセルに対応する入力データが受け取られる。また、複数のメモリセルから前のデータが読み取られ、入力データが前のデータと比較される。入力データが複数のメモリセルの1つまたは複数について前のデータと異なり、書き込みカウントが最大値より小さい場合、複数のメモリセルのうちの1つまたは複数が入力データでプログラムされ、書き込みカウントが増分される。そのようなデータ比較および書き込みカウントの更新の動作が繰り返される。書き込みカウントが最大値に達した場合、書き込みは失敗したと判定される。本発明の他の態様および特徴は、本発明の具体的な実施形態の以下の説明を添付の図と併せて考察すれば当業者には明らかになるであろう。一般に、本発明の実施形態は半導体メモリデバイスに関するものである。本発明の実施形態は、相変化メモリPCMのデバイスおよびシステムに関するものである。図5に示すメモリセル分布は、最高セット抵抗RS2を減らすこと、最低リセット抵抗RR1を増やすこと、またはその両方によって改善することができる。この措置により2つの状態はさらに隔てられ、それによって感知マージンが改善される。改善された感知マージンは、有利には、雑音の存在下での感知信頼度および感知速度を改善する。セット状態およびリセット状態の抵抗分布は、前に書き込まれたメモリセルを読み取り、読み取りセルの状態が前に書き込まれた状態と一致することを検証することによって改善することができる。これを書き込み検証または検証読み取り動作という。読み取りセルが書き込み検証動作に失敗する場合、メモリビットを訂正しようとして当該セルを再度書き込むことができる。一例では、ビットが損なわれるのは、図4Bのアモルファス領域プログラマブル領域130が十分に形成されず、または結晶化により十分に除去されないからである。メモリセルを書き込むステップは、決まった反復数にわたって繰り返され、その反復数を超えると、メモリは永続的欠陥ビットとみなされる。一例では、書き込み動作の試行数に限度を設け、その後の信頼性に影響を及ぼす可能性のある他の潜在的な欠陥機構を有するビットを排除screenoutする。本発明の一実施形態では、書き込み検証動作は、書き込みデータ入力中に行われる。これにより、書き込み性能が有利に改善され、セル抵抗分布が厳しく管理され例えば低減し、それによって電力消費が低減される。例えば電力消費は、感知速度が増加するときに低減される。というのは、バイアストランジスタをより早くシャットオフすることができるからである。本発明の一実施形態は、図6に示すようなメモリセルを有するダイオードベースのPCMデバイスであるが、他の実施形態は、図7に示すような電界効果トランジスタFETベースのPCMメモリセル、または図8に示すようなバイポーラベースのPCMメモリセルを使用する。図9に、本発明の実施形態が適用できるメモリデバイスを示す。図9を参照すると、メモリデバイスは、行デコーダ172と、列デコーダ、センス増幅器および書き込みドライバ174とを含む周辺回路を備えるメモリセルアレイ170を含む。行デコーダ172は、プリデコードされたアドレス情報および制御情報を含む信号176を受け取る。列デコーダ、センス増幅器および書き込みドライバ174は、制御情報を含む信号178を受け取る。また、列デコーダ、センス増幅器および書き込みドライバ174は、データの書き込みおよび読み取りのための入力および出力I/O回路不図示と通信する。行ワード線および列ビット線についての制御情報は、メモリデバイス制御回路不図示によって提供される。図10に、本発明の一実施形態による複数のダイオードベースの相変化メモリPCMセルを含むメモリデバイスを示す。図10を参照すると、デバイスは、複数のセルアレイのグループを有し、各グループはセル1、...、セルn-1、セルnを含む。この個別例では、n個のメモリセル180-1、...、180-n-1および180-nが繰り返されて1層のセルアレイが形成され、nは1より大きい整数である。例えば、nは64であるが、それだけに限らない。n個のメモリセル180-1、...、180-n-1および180-nは、それぞれ、GSTカルコゲニド化合物182、自己整合下部電極184、ならびにアノード186およびカソード188として直列に接続された縦型P-Nダイオードで構成される。GST182と上部電極不図示を有するビット線192との間にはヒータ190があり、上部電極は低抵抗で構成される。ヒータ190は図2および図4A、図4Bのヒータ122に対応する。GST182は図2および図4A、図4Bのカルコゲニド化合物126に対応する。ヒータ190とビット線192との接触部である上部電極と下部電極184とは、それぞれ、図2および図4A、図4Bの第1の電極124と第2の電極128とに対応する。カルコゲニド化合物は、図2および図4Bに示すプログラマブル領域130を発生させる。アノード186およびカソード188を有するダイオードは図5に示すダイオード144に対応し、図1のスイッチング素子114として機能する。ビット線192は第1の金属層M1で形成される。ダイオードのカソード188は、P基板198のNドープベースに形成されたワード線194に接続されている。この個別例では、基板198はP型ドーパントを有する半導体層で形成されている。ワード線ストラップ196が第2の金属層M2を使用してワード線抵抗を低減する。ワード線ストラップは、n個の相変化メモリPCMセルごとに使用することができる。ワード線194と低抵抗ストラップ196とをどれ程の頻度で接続すべきか例えばストラップ接続すべきかの選択は、後述するワード線ドライバと、ストラップ接続から最も遠いメモリセルとの間のワード線抵抗を下げるのに十分なストラップ接続によって行われる。しかしストラップ接続は、全体のメモリアレイのサイズを著しく拡大するように行われることはない。ワード線194とストラップ196とは接触部199によって接続されている。ビット線192およびワード線194は、それぞれ、図6に示すビット線146およびワード線148に対応する。FETベースのPCMセルおよびバイポーラベースのPCMセルが実施される場合には、ビット線192は、図7および図8に示すビット線156およびビット線166のそれぞれに対応し、ワード線194は、図7および図8に示すワード線158およびワード線168のそれぞれに対応する。READおよびWRITE性能を改善するために、図11および図12に示すように、プリフェッチを伴うバースト読み取りおよびバッファデータを伴うバースト書き込みを使用することができる。SDRバーストWRITE動作を示す図11を参照すると、バースト書き込み動作は、クロック信号310のエッジ322において、コマンド312WRITEコマンド318などおよびアドレス314ADD320などをラッチする。一連のデータDQ[7:0]316、具体的には331から338Din1からDin8が、クロック信号310の連続するエッジ342から348までに書き込まれる。この一連のデータは、ADD320およびWRITEコマンド318と同時に利用できる第1のデータ331Din1と共にプリフェッチされる。データ316Din1からDin8は、ベースアドレスADD320から開始する順次のメモリアドレスから書き込まれる。データは、各クロックエッジにおいてメモリに転送され、1つのクロックエッジがデータごとに使用される。この例では、各データDin1~Din8の構造は1バイトすなわち8ビットである。データは1バイトのものとすることも複数バイトのものとすることもできる。PCMデバイスでは、セット状態とリセット状態両方についてのメモリセル抵抗は、ビット誤り率biterrorrateBERを最小化し、メモリセル信頼度を改善し、感知速度を改善し、感知電力を低減し、デバイス寿命を延長するように厳しく管理される。BERは、メモリセルがプログラムされた後で正しい状態を提供し損なう比率をいう。かろうじてプログラムされたメモリセルでも、例えば電源バウンスなどからのランダム雑音が原因で、往々にして損なわれることがある。メモリセル信頼性は、メモリセルが、製造者による試験時に動作するのと同様に現場でまたは顧客サイトでも動作することができる能力をいう。感知速度は、センス増幅器が利用できる信号を増大させることによって改善される。感知電力は、一例では、電流源がオンでなければならない持続期間を短縮することによって低減される。デバイス寿命は、デバイスが経年変化の影響にもかかわらず適正に機能し続ける時間をいう。デバイス経年変化の一例は、閾値を調整するのに使用されたドーパントのマイグレーション流動に起因するトランジスタ閾値のシフトである。シングルデータレートSDRバーストREAD動作を示す図12を参照すると、図示のバースト動作は、クロック信号210の一方のエッジがデータをラッチするのに使用されるシングルデータレートSDRタイミングを使用する。クロック信号210の両方のエッジを使用してデータがラッチされるダブルデータレートDDRを使用することによりさらに高い性能が得られる。クロック信号210は、クロック信号210のエッジ222を用いて、コマンド212READコマンド218などおよびアドレス214ADD220などをラッチするのに使用される。アドレスADD220は一連のデータDQ[7:0]216を読み取るための開始位置を定義し、各データは順次のメモリアドレスへ読み取られる。読み取られるべきデータをバッファに入れる時間を配分するために待ち時間224が追加され、例えば、データがレジスタにおいてラッチされる。次いでデータがメモリへ読み取られ、一連のデータ216、具体的には231から238まで例えば8個のデータDout1からDout8までがクロックエッジ241から248においてメモリへ転送され、データごとに1つのクロックエッジが使用される。この例では、各データDout1~Dout8の構造は1バイトすなわち8ビットである。データは1バイトのものとすることも複数バイトのものとすることもできる。図13に、書き込み動作および読み取り動作についての基準抵抗に関連したセット状態およびリセット状態についての抵抗分布を示す。図13を参照すると、セット状態402は、RS1セット検証のための基準抵抗からRS2リセット検証のための基準抵抗までの範囲を有する。リセット状態404は、抵抗値RR1から抵抗値RR2までの範囲を有する。2つの抵抗範囲の分離は、読み取り感知マージンMrsを定義する。読み取り動作時に、センス増幅器は、読み取り感知マージンMrs内のどこかに設定することができる読み取りのための基準抵抗Rrefを使用する。一例では、読み取りのための基準抵抗Rrefは、最高のセット状態抵抗RS2と最低のリセット状態抵抗RR1との中央に置かれる。書き込み検証動作時には、セット状態がメモリセルにおいて適正にプログラムされたことを検証するのにセット検証のための基準抵抗RvsたとえばRS2が使用される。同様に、リセット状態がメモリセルにおいて適正にプログラムされたことを検証するのにリセット検証のための基準抵抗RvrたとえばRR1が使用される。図14に書き込み動作の一例の流れ図を示す。ステップ421で、図11にさらに示すように、書き込みコマンドがデータと共にPCMデバイスによって解釈され、実行される。ステップ422で、メモリアドレスに対応するメモリセルが、行選択器および列選択器またはデコーダで選択され、データ231~238図11に示すDin1からDin8までが書き込みドライバのためにレジスタにおいてバッファされる。ステップ423で、書き込みカウンタ不図示が、ゼロ回の書き込みが行われたことを表示するためにゼロ値に初期設定される。書き込みカウンタの値は更新することができ、または変更することができる。ステップ424で、選択されたメモリセルについて、センス増幅器で記憶されたデータを感知することを含む書き込み検証動作が行われる。ステップ425で、読み取りデータと入力データとが比較される。ステップ426で、ステップ425の比較に成功した場合肯定的判定には、書き込み動作はステップ430で終了し、そうでない場合には、ステップ427で合計書き込み動作数が評価される。合計書き込み動作数現在の値などが所定の値に達した場合、例えば、合計書き込み動作数が最大許容書き込み動作数最大値などに等しい場合ステップ427における肯定的判定には、ステップ429に進んで書き込み失敗を表示する。一例では、書き込み失敗により失敗フラグが設定される。書き込み動作数が最大許容書き込み動作数より小さい場合には、ステップ428に進む。ステップ428で、欠陥のあるデータ内のメモリセルのビットだけが書き換えられ、書き込みカウンタが更新または増分され、ステップ424に進む。後続の動作が行われる。図15に、本発明の一実施形態によるメモリデバイスに含まれる相変化メモリPCMセルアレイを示す。図15を参照すると、メモリデバイスは、複数p個のセルアレイPCMセルアレイ1、PCMセルアレイ2、...、PCMセルアレイpを含み、pは1より大きい整数である。例えば、pは4または8である。各PCMセルアレイの回路構造は相互に同一である。p個のPCMセルアレイ442-1~442-pの各グループは、複数j本のビット線B/L1~B/Ljを含む。複数k本のワード線W/L1~W/Lk452-1~452-kがPCMセルアレイ442-1~442-pのPCMセルに接続されている。各PCMセルアレイは、複数のメモリセルk×j個のセルを含み、kとmとは、それぞれ、行数と列数とを表し、kとjとはそれぞれ1より大きい整数である。例えば、kは512であり、jは256である。各メモリセルは記憶素子に接続されたダイオードを含み、例えば、ダイオードベースのPCMセルは、図6に示すように記憶素子142に接続されたダイオード144を含む。p、kおよびjは限定されないことを当業者は理解するであろう。図15において、各記憶素子は実際には図6に示すような可変抵抗器142である抵抗器で表されている。一般に、ワード線およびビット線に接続されたメモリセルは444-K,Mで表され、Kは可変行数を表し、Jはpグループのうちの1つにおける可変列数を表し、1≦K≦k、1≦J≦mである。図15には、メモリセル444-1,1および444-k,jが示されている。各メモリセルは、ビット線とワード線との交点においてビット線とワード線とに結合されている。各メモリセルは、第1の端子446および第2の端子450を有する。第1の端子446は、図2、図4A、図4Bに示す第1の電極124と、図10に示すビット線192およびヒータ190との接続部に対応する。しかし、図15には、メモリセルの可変抵抗器に接続されたヒータは示されていない。第2の端子450は、図10に示すカソード188とワード線194との接合部に対応する。図15に示すメモリセル444-k,jの第1の端子446および第2の端子450は、それぞれ、対応するビット線B/Lj448-jおよびワード線W/Lk452-kに接続されている。また、ビット線を列ともいい、ワード線を行ともいう。1つのセルアレイ内の列数jは限定されず、jは、図10に示す1行内のPCMセルの数を表すnに等しくてよい。例えば、ビット線B/Lj448-jおよびワード線W/Lk452-kが適切にバイアスされるときに、メモリセル444-k,jのスイッチング素子144はワード線を導通させる。データは、すべてのデータの位置に対応するワード線を選択し、データの様々なビットに対応するビット線上への変更を駆動することによりPCMセルアレイに記憶される。データは、すべてのデータの位置に対応するワード線を選択し、データの様々なビットに対応するビット線上への変更を感知することによりPCMセルアレイから取り出される。データは、一例では、共通のワード線を共用する隣接するメモリセルに記憶することができる。別の例では、データは、疎性を提供するために、物理的に隣接しないメモリセルに記憶される。疎性は、感知回路および駆動回路へ電力を供給する電源バスのピーク電流要件を低減する。別の例では、データは、同じPCM構造上または異なるPCM構造上の1つまたは複数のPCMセルアレイ内のメモリセルからなる。図16に、書き込み動作WRITEを説明するための図15に示すPCMセルアレイのうちの1つPCMセルアレイ1、442-1などを示す。ワード線およびビット線の選択は、行アドレスおよび列アドレスに従って行われる。図16に示す個別例では、ワード線W/L2452-2およびビット線B/Lm448-mが選択されている。図16を参照すると、ワード線W/L2452-2は、そのバイアスを0Vに変更することによって選択され、各ワード線452-1および452-3~452-kは非選択のままに留まり、VDD2ボルトのバイアスを有する。図16に示す個別例では、VDDの電圧は1.8ボルトであり、この技術は0.18μmの最小加工寸法を使用する。しかし、他の電圧、加工技術およびセル特性も可能であることを当業者は理解するはずである。後述する書き込みドライバからI_ResetまたはI_Setの値を有する書き込み電流が、選択されたセル444-2,mを介して選択されたビット線B/Lm448-mおよび選択されたワード線W/L2452-2を流れる。他のビット線は非選択であり、高インピーダンス浮遊状態のままにされ、ビット線電位がビット線の寄生容量によって保持される。非選択のワード線または浮遊ビット線に接続された非選択のセルは逆バイアスされ、よって、非選択のセルには電流が流れない。選択されたセル444-2,mは、セット電流I_Setによりデータ1を、またはリセット電流I_Resetによりデータ0を書き込むのに使用される。非選択のワード線または浮遊ビット線に接続された非選択のセルは逆バイアスされる。というのは、各非選択のメモリセル内のダイオードスイッチング素子のカソードは、ダイオードスイッチング素子のそれぞれのアノードより高い電位までバイアスされ、よって、これらの非選択のセルには電流が流れないからである。より具体的には、各非選択のメモリセル内のダイオードスイッチング素子は、図16に示す実施形態では、2Vだけ逆バイアスされる。各ダイオードは、アノード電位がそのカソード電位の1ダイオード閾値以下典型的には0.7Vであるときに実質的な電流の伝導をやめるが、サブスレッショルド電流伝導の防止にはより大きな量の逆バイアス例えばこの例では2Vが必要である。WRITE動作時の非選択のメモリセルのサブスレッショルドリーク電流を抑圧するための要件は、非選択のメモリセルの不要な弱いプログラミングを低減するのに役立ち、それによって、2つのプログラム状態の間の信号マージンまたは感知電圧もしくは電流差が低減される。広いセンスマージンを維持するという問題は、PCMメモリセルが図16に示す実施形態へのさらに別の適応例において4つの異なるレベルにプログラムされるときに、さらに一層重要になる。図15のその他のPCMセルアレイ442-2~442-pは、それぞれ、PCMセルアレイ442-1について説明したのと同様にWRITE動作のためにバイアスされる。非選択のメモリセルを適切に逆バイアスするための同様の要件が、それぞれ、図7と図8とに示すFETベースのスイッチング素子またはバイポーラベースのスイッチング素子でも生じる。FETベースのスイッチング素子の場合には、ゲートからソースまでの電位は、基板効果を含めてFET閾値を十分に下回らなければならない。バイポーラベースのスイッチング素子の場合には、ベース-エミッタダイオードは、伝導を防止するために適切に逆バイアスされなければならない。図17に、READ動作のためにバイアスされた図15のPCMセルアレイ442-1を示す。図17を参照すると、ワード線452-2がそのバイアスを0Vに変更することによって選択されており、非選択のワード線452-1および452-3~452-kは非選択のままであり、VDD1ボルトのバイアスを有する。例えば、VDDは1.8Vであり、この技術は0.18μmの最小加工寸法を使用する。他の実施形態には他の電圧、加工技術およびセル特性も含まれることを理解すべきである。後述するセンス増幅器からの読み取り電流I_Readが、選択されたセル444-2,mおよび選択されたビット線448-mを通って選択されたワード線452-2へ流れ、その他のビット線は高インピーダンス浮遊状態のままに置かれ、ビット線電位はビット線の寄生容量によって保持される。非選択のワード線または浮遊ビット線に接続された非選択のセルは逆バイアスされ、よって、非選択のセルには電流が流れない。図15のその他のPCMセルアレイ442-2~442-pは、それぞれ、PCMセルアレイ442-1について説明したのと同様に、READ動作のためにバイアスされる。WRITEの場合と同様に、非選択のメモリセルは、実質的な電流が流れるレベルを超えて、各ダイオードを流れるサブスレッショルドリーク電流を抑圧するのに必要なレベルまで逆バイアスされたそのそれぞれダイオードスイッチング素子を有する。非選択のメモリセルのそれぞれのサブスレッショルドリーク電流を抑圧するための要件は、選択されたセル例えばビット線448-m上のセル444-2,mなどを有するビット線上の非選択のメモリセルの累積効果によってさらに複雑化する。例えば、ビット線448-mが512個のメモリセルを有し、そのうちの1つが選択される場合、残りの511個のメモリセルの非選択がお粗末だと、累積リーク電流がビット線448-m電位を偏らせ、それによって利用可能なセンス信号が低減されることになる。非選択のメモリセルを適切に逆バイアスするための同様の要件が、それぞれ、図7および図8に示すFETベースのスイッチング素子またはバイポーラベースのスイッチング素子でも生じる。FETベースのスイッチング素子の場合には、ゲートからソースまでの電位は、基板効果を含めてFET閾値を十分に下回らなければならない。バイポーラベースのスイッチング素子の場合には、ベース-エミッタダイオードは、伝導を防止するために適切に逆バイアスされなければならない。図15、図16および図17に示すようなダイオードベースのPCMデバイスのための電圧バイアス条件および電流条件の一例を表2にまとめるKwang-JinLeeetal.,A90nm1.8V512MbDiode-SwitchPRAMWith266MB/sReadThroughput,IEEEJSolid-StateCircuits,vol.43,no.1,pp.150-162,Jan.2008。すべての電圧値および電流値が各実施形態についての例である。加工技術およびセル特性と適合する他の値も可能であることを当業者は理解するはずである。図18に、本発明の一実施形態によるPCMデバイスのバンクアーキテクチャを示す。図18を参照すると、バンクアーキテクチャ500は、複数のPCMセルサブアレイを含む。図18に示す個別例は、4個のサブアレイ542-1~542-4と、メインデータMDL[7:0]のための8ビットのデータパスまたはメインデータ線536とを有する。第1のサブアレイ542-1は、I/O0および1に割り振られており、MDL[0:1]を提供する。第2のサブアレイ542-2はI/O2および3に割り振られており、MDL[2:3]を提供する。第3のサブアレイ542-3はI/O4および5に割り振られており、MDL[4:5]を提供する。第4のサブアレイ542-4はI/O6および7に割り振られており、MDL[6:7]を提供する。各PCMセルサブアレイは、図15の回路構造と同様の回路構造を有する。各サブアレイはk本のワード線行とj本のビット線列を有する。行と列との各交点においてPCMセルが接続される。図18に示す個別例では、PCMサブアレイ1~4、542-1~542-4は、それぞれ、j本のビット線548-1~548-jおよびk本のワード線W/L1~W/Lk、552-1~552-kを有し、1つのPCMセルサブアレイ内の総メモリセル数はj×k個であり、jとkとはそれぞれ整数である。例えば、jとkとは、それぞれ、1024と512である。jおよびkは限定されないことを当業者は理解するであろう。ビット線B/L1~B/Lj、548-1~548-jは、図15のビット線448-1~448-jに対応する。ワード線W/L1~W/Lk、552-1~552-kは、図15のワード線452-1~452-kに対応する。バンクアーキテクチャ500は、k本のワード線W/L1552-1~W/Lk552-kに接続された行デコーダ516を含む。行デコーダ516は、行ワード線など552-1~552-kのうちの1本を選択し、kは例えば512である。バンクアーキテクチャ500は、4個のローカル列選択器LCS518-1~518-4と、4個のグローバル列選択器GCS522-1~522-4と、4個の書き込みドライバおよびセンス増幅器526-1~526-4と、64ビットレジスタ530と、8:1マルチプレクサMUXおよびデマルチプレクサDMUX534とを含む。ローカル列選択器518-1~518-4は、それぞれ、サブアレイ542-1~542-4内のj本のビット線の中から128ビットを選択する。4個のグローバル列選択器522-1~522-4は、それぞれ、ローカル列選択器518-1~518-4によって選択された128ビットの中から16ビットを選択する。4個のローカル列選択器518-1~518-4は、それぞれ、128ビットのデータパス520-1~520-4を介してグローバル列選択器522-1~522-4に接続されている。4個の書き込みドライバおよびセンス増幅器は、それぞれ、グローバル列選択器を介して16ビットのデータを書き込み、グローバル列選択器を介して16ビットのデータを感知する。書き込みドライバおよびセンス増幅器526-1~526-4は、それぞれ、16ビットのデータパス524-1~524-4を介してグローバル列選択器522-1~522-4に接続されている。また、書き込みドライバおよびセンス増幅器526-1~526-4は、それぞれ、16ビットのデータパス528-1~528-4を介してレジスタ530にも接続されている。64ビットのレジスタ530は、4個の書き込みドライバおよびセンス増幅器526-1~526-4のそれぞれから2ビットのデータを受け取り、2ビットのデータパス532-1~532-4を介してマルチプレクサMUXおよびデマルチプレクサDMUX534からpグループの2ビットのデータの4グループを受け取る。マルチプレクサMUXおよびデマルチプレクサDMUX534は、8ビットのデータパス536を介して8ビットのMDL[7:0]を送り、受け取る。行デコーダ516は、行プリデコーダ不図示によって提供される複数の行プリデコーダ出力Xq、XrおよびXsを受け取る。複数m個のローカル列選択信号Y1、Y2、...、Ymがローカル列選択器518-1~518-4に共通して提供される。複数u個の書き込みグローバル列選択信号GYW1~GYWuおよび複数u個の読み取りグローバル列選択信号GYR1~GYRuが、それぞれ、書き込み動作時および読み取り動作時に、グローバル列選択器522-1~522-4に共通して提供される。例えば、mとuとは、それぞれ、8と128であるが、それだけに限定されない。図18に示す個別例は4個のローカル列選択器と、4個のグローバル列選択器と、4個の書き込みドライバおよびセンス増幅器とを含むが、これらの数が限定されないことは明らかなはずである。書き込みグローバル列選択信号および読み取りグローバル列選択信号のビット数は限定されない。他のデータビットおよびワード長も可能であることを当業者は理解するであろう。データパス520-1~520-4、524-1~524-4、528-1~528-4および532-1~532-4は、通信線、例えば、グローバルビット線、データ書き込み線、データ読み取り線などを含む。図19に、本発明の一実施形態によるハイレベルPCMデバイスアーキテクチャを示す。図19を参照すると、ハイレベルPCMデバイスアーキテクチャは、8個のバンク600-1~600-8を含み、各バンクは図18に示すように構成されている。8個のバンク600-1~600-8は、それぞれ、バンクマルチプレクサMUXおよびデマルチプレクサDMUX642に接続されたMDL[7:0]ポート636-1~636-8を有する。マルチプレクサMUXおよびデマルチプレクサDMUX642は、8ビットのデータパス638を介してI/Oバッファ644と通信するために8個のポート636-1~636-8のうちの1つを選択する。I/Oバッファ644は、バス646DQ7~DQ0を介して8ビットのデータを駆動し、受け取る。ポート636-1~636-8は、それぞれ、図18に示すようなMDL[7:0]のための8ビットのデータパス536に接続されている。図20に、図18に示すローカル列選択器のうちの1つ第1のローカル列選択器518-1の例を示す。図20を参照すると、第1のローカル列選択器518-1は、j本のローカルビット線B/L1548-1~B/Lj548-jを介して対応するPCMセルサブアレイ1、542-1に、図18に示すデータパス520-1に対応する128グローバルビット線GB/L1720-1~GB/L128720-128を介してグローバル列選択器522-1に接続されている。ローカル列選択器518-1は、同じ回路構造を有する複数u個のローカル列デコーダ700-1~700-uを含み、uは整数であり、例えば128である。例えば、第1の列デコーダ700-1は、複数m個のNMOSビット線放電トランジスタ702-1~702-mを有し、mは整数であり、例えば8である。トランジスタ702-1~702-mのドレインはそれぞれのビット線B/L1548-1~B/L8548-8に接続されている。トランジスタ702~702-mのゲートは、ビット線放電を行うためにビット線放電信号DISCH_BLが供給される放電信号入力704に共通して接続されている。トランジスタ702-1~702-mのソースは接地に接続されている。ローカル列デコーダ700-1は、複数m個のNMOS列選択トランジスタ706-1~706-mをさらに含み、トランジスタ706-1~706-mのソースは、ローカルビット線548-1~548-mのそれぞれすなわち548-8に接続されている。トランジスタ706-1~706-mのゲートは、それぞれ、ローカル列選択動作を行うためにローカル列選択信号Y1、Y2、...、Ymが供給されるローカル列選択入力712-1~712-mに接続されている。トランジスタ706-1~706-mのドレインは、対応するグローバルビット線GB/L1720-1に共通して接続されている。同様に、第uの列デコーダ700-uも、複数m個のNMOSビット線放電トランジスタ702-1~702-mを有し、トランジスタ702-1~702-mのドレインは個々のビット線B/Lj-m1548-j-m1~B/L8j548-jに接続されている。トランジスタ702~702-mのゲートは、ビット線放電を行うためにビット線放電信号DISCH_BLが供給される放電信号入力704に共通して接続されている。トランジスタ702-1~702-mのソースは接地に接続されている。ローカル列デコーダ700-uは、複数m個のNMOS列選択トランジスタ706-1~706-mをさらに含み、トランジスタ706-1~706-mのソースは、ローカルビット線B/Lj-m1548-j-m1~B/L8j548-jのそれぞれに接続されている。トランジスタ706-1~706-mのゲートは、それぞれ、ローカル列選択動作を行うためにローカル列選択信号Y1、Y2、...、Ymが供給されるローカル列選択入力712-1~712-mに接続されている。トランジスタ706-1~706-mのドレインば、対応するグローバルビット線GB/L128720-128に共通して接続されている。ローカル列デコーダ700-1~700-uは、NMOSトランジスタ720-1~720-uをさらに含み、トランジスタ720-1~720-uのドレインは、それぞれ、グローバルビット線GB/L1720-1~GB/L128720-128に接続されている。トランジスタ720-1~720-uのソースは接地に接続されている。NMOSトランジスタ720-1~720-uのゲートは、そこに共通のグローバルビット線放電信号DISCH_GBLが供給される放電入力722に共通して接続されている。共通のグローバルビット線放電信号DISCH_GBLは、グローバルビット線720-1~720-128の放電を制御するために、放電信号ソース不図示によって提供される。各図を参照すると、書き込み動作相では、セル444-2,mが図16に示すように書き込まれているときに、入力704に供給されるビット線放電信号DISCH_BLおよび入力722に供給される共通のグローバルビット線放電信号DISCH_GBLは、ビット線およびグローバルビット線を含むそれぞれの放電パスをイナクティブにするためにlowである。ローカル列選択入力712-1、712-2、...、712-mに供給されるローカル列選択信号Y1、Y2、...、Ymに応答して、ビット線の選択が行われる。Ymだけがhighである場合には、ローカル列デコーダ700-1~700-uのそれぞれにおけるトランジスタ706-1、706-2、...のゲートはlowであり、そのため、列選択トランジスタ706-1、706-2、...はイナクティブになり、ビット線548-1、548-2...は浮遊状態である。ローカル列デコーダ700-1~700-uのトランジスタ706-mのゲートはhighに保持され、列選択トランジスタ706-mはアクティブになる。グローバルビット線720-1~720-128は、ローカル列デコーダ700-1~700-uのアクティブなトランジスタ706-mを介してメモリセルと関連付けられている128本のローカルビット線548-8、...、548-jに8ビット線ずつ接続されている。同様に、ローカル列選択信号Y1、Y2、...、Ymの異なる論理状態は、メモリセルを選択し、または識別するために異なるビット線を選択させる。図21Aに、図18に示すグローバル列選択器のうちの1つグローバル列選択器522-1などの例を示す。図21Aを参照すると、グローバル列選択器522-1は、複数t:16個などのグローバル列デコーダ750-1~750-16を有する。グローバル列選択器522-1は、グローバルビット線GB/L1720-1~GB/L128720-128を介して対応するローカル列選択器518-1に接続されている。またグローバル列選択器522-1は、共通の書き込みデータ線WDL1756-1~WDL16756-16および共通の読み取りデータ線RDL1762-1~-RDL16762-16を介して対応する書き込みドライバおよびセンス増幅器526-1にも接続されている。その他のグローバル列選択器522-2~522-4は、グローバル列選択器522-1の回路構造と同じ回路構造を有する。図21Bに、図21Aに示すグローバル列デコーダのうちの1つグローバル列デコーダ750-1などの例を示す。グローバル列デコーダ750-1~750-16は、それぞれ、複数w:8個などの復号回路740-1~740-8を有する。図21Bを参照すると、グローバル列デコーダ750-1は8個の復号回路を有し、各復号回路は書き込みパス制御回路および読み取りパス制御回路を含む。書き込みパス制御回路は、フルCMOS伝達ゲートとインバータとを含む。読み取りパス制御回路は、NMOSトランジスタを含む。8個の復号回路740-1~740-8は、書き込みデータ線WDLおよび読み取りデータ線RDLを共用する。例えば、第1の復号回路740-1は、グローバルビット線GB/L1720-1と第1の書き込みデータ線WDL1756-1との間にフルCMOS伝達ゲートを含む。伝達ゲート752-1は、PMOSトランジスタ755-1と並列なNMOSトランジスタ753-1によって形成され、どちらのトランジスタもグローバルビット線720-1と書き込みデータ線WDL1756-1との間に位置する。NMOSトランジスタ753のゲートは、そこに書き込みグローバル列選択信号GYW1が供給される入力758-1に接続されている。入力758-1は、インバータ751-1を介して、PMOSトランジスタ755-1のゲートに接続されている。伝達ゲート752-1は、書き込みグローバル列選択信号GYW1によって制御される。伝達ゲート752-1およびインバータ751-1は、書き込みパス制御回路を形成する。第1の復号回路740-1は、グローバルビット線720-1と第1の共通読み取りデータ線RDL762-1との間に、データ読み取りのためのNMOSトランジスタ760-1を含む。NMOSトランジスタ760-1のゲートは、そこに読み取りグローバル列選択信号GYR1が供給される読み取りグローバル信号入力764-1に接続されている。NMOSトランジスタ764-1は読み取りパス制御回路を形成する。その他の復号回路740-2~740-8は、復号回路740-1の回路構造と同じ回路構造を有し、同じ機能を果たす。第2の復号回路740-2は、グローバルビット線GB/L2720-2と共通書き込みデータ線WDL1756-1との間にフルCMOS伝達ゲート752-2を含む。伝達ゲート752-2は、PMOSトランジスタ755-2と並列なNMOSトランジスタ753-2によって形成され、どちらのトランジスタもグローバルビット線720-2と書き込みデータ線WDL1756-1との間に位置する。NMOSトランジスタ753-2のゲートは、そこに書き込みグローバル列選択信号GYW2が供給される入力758-2に接続されている。入力758-2は、インバータ752-2を介して、PMOSトランジスタ755-2のゲートに接続されている。伝達ゲート752-2は書き込みグローバル列選択信号GYW2によって制御される。第2の復号回路740-2は、グローバルビット線720-2と読み取りデータ線RDL762-1との間に、データ読み取りのためのNMOSトランジスタ760-2を含む。NMOSトランジスタ760-2のゲートは、そこに読み取りグローバル列選択信号GYR2が供給される読み取りグローバル信号入力764-2に接続されている。復号回路740-2は、GYW2によって制御される書き込みデータまたはGYR2によって制御される読み取りデータを受け渡すのに使用される。同様に、第8の復号回路740-8も、グローバルビット線GB/L8720-8と共通の書き込みデータ線WDL1756-1との間にフルCMOS伝達ゲート752-8を含む。伝達ゲート752-8は、PMOSトランジスタ755-8と並列なNMOSトランジスタ753-8によって形成され、どちらのトランジスタもグローバルビット線720-8と書き込みデータ線WDL1756-1との間に位置する。NMOSトランジスタ753-8のゲートは、そこに書き込みグローバル列選択信号GYW8が供給される入力758-8に接続されている。入力758-8は、インバータ752-8を介して、PMOSトランジスタ755-8のゲートに接続されている。伝達ゲート752-8は、書き込みグローバル列選択信号GYW8によって制御される。第8の復号回路740-8は、グローバルビット線720-8と読み取りデータ線RDL762-1との間に、データ読み取りのためのNMOSトランジスタ760-8を含む。NMOSトランジスタ760-8のゲートは、そこに読み取りグローバル列選択信号GYR8が供給される読み取りグローバル信号入力764-8に接続されている。復号回路740-8は、GYW8によって制御される書き込みデータまたはGYR8によって制御される読み取りデータを受け渡すのに使用される。図21Cに、図21Aに示す第2のグローバル列デコーダ750-2を示す。図21Cを参照すると、第2のグローバル列デコーダ750-2は、8個の復号回路740-9~740-16を有する。復号回路740-9~740-16の8個の伝達ゲートは、対応するグローバルビット線GB/L9~GB/L16、720-9~720-16と、第2の共通書き込みデータ線WDL2、756-2との間に接続されている。復号回路740-9~740-16の8個のデータ読み取りNMOSトランジスタは、対応するグローバルビット線GB/L9~GB/L16、720-9~720-16と第2の共通読み取りデータ線RDL2、762-2との間に接続されている。復号回路740-9~740-16は、書き込みグローバル列選択信号GYW9~GYW16および読み取りグローバル列選択信号GYR9~GYR16によって、第2の書き込みデータ線WDL2、756-2の間で、それぞれ、書き込みデータおよび読み取りデータを受け渡すように制御される。図21Dに、図21Aに示す第3のグローバル列デコーダ750-3を示す。図21Dを参照すると、第3のグローバル列デコーダ750-3は、8個の復号回路740-17~740-24を有する。復号回路740-17~740-24の8個の伝達ゲートは、対応するグローバルビット線GB/L17~GB/L24、720-17~720-24と、第3の共通書き込みデータ線WDL3、756-3との間に接続されている。復号回路740-17~740-24の8個のデータ読み取りNMOSトランジスタは、対応するグローバルビット線GB/L17~GB/L24、720-17~720-24と、第3の共通読み取りデータ線RDL3、762-3との間に接続されている。復号回路740-17~740-24は、書き込みグローバル列選択信号GYW17~GYW24および読み取りグローバル列選択信号GYR17~GYR24によって、第2の書き込みデータ線WDL3、756-3の間で、それぞれ、書き込みデータおよび読み取りデータを受け渡すように制御される。図21Eに、図21Aに示す第16のグローバル列デコーダ750-16を示す。図21Eを参照すると、第16のグローバル列デコーダ750-16は8個の復号回路740-121~790-128を有する。復号回路740-121~790-128の8個の伝達ゲートは、対応するグローバルビット線GB/L121~GB/L128、720-121~720-128と第3の共通書き込みデータ線WDL16、756-16との間に接続されている。復号回路740-121~790-128の8個のデータ読み取りNMOSトランジスタは、対応するグローバルビット線GB/L121~GB/L128、720-121~720-128と、第16の共通読み取りデータ線RDL16、762-16との間に接続されている。復号回路740-121~740-128は、書き込みグローバル列選択信号GYW121~GYW128および読み取りグローバル列選択信号GYR128~GYR128によって、第2の書き込みデータ線WDL16、756-16の間で、それぞれ、書き込みデータおよび読み取りデータを受け渡すように制御される。この例では、書き込みグローバル列選択信号GYW1~GYW128および読み取りグローバル列選択信号GYR1~GYR128は、それぞれのデータ書き込み回路およびデータ読み取り回路に供給される。別の例では、書き込みグローバル列選択信号GYW1~GYW128は16の8個の信号GYW1~GYW8グループとすることができ、読み取りグローバル列選択信号GYR1~GYR128は、16の8個の信号GYR1~GYR8のグループとすることができる。16のGYW1~GYW8およびGYR1~GYR8のグループは、それぞれ、16個のグローバル列デコーダ750-1~756-16のそれぞれに共通して供給することができる。この別の例では、WDL1~WDL16およびRDL1~RDL16のうちの1つの選択または指定が必要である。グローバル列デコーダ750-1は、ローカル列選択器518-1の中からビットのグループのうちの1つを選択し、GYW1、758-1によって制御される書き込みデータまたはGYR1~8によって制御される読み取りデータのどちらかの選択を提供するのに使用される。1つの好ましい実施形態では、一度にGYW制御信号およびGYR制御信号のうちの1つだけが選択される。別の実施形態では、グローバル列選択器グローバル列選択器522-1などを、メモリアレイの機能から独立したデータフローを制御し、観測する検査目的に役立つデータバイパスとして使用するために、GYW1制御信号とGYR制御信号の両方が同時に選択される。図21A~図21Eに示すグローバル列選択器は、共通のREADおよびWRITEデータバスRDLおよびWDLを共用するアーキテクチャに有利である。その他のグローバル列デコーダ750-2~750-16は、グローバル列デコーダ750-1の回路構造と同じ回路構造を有する。各グローバル列デコーダは8個の復号回路を有し、各復号回路は、図21Bに示すようにフルCMOS伝達ゲートとデータ読み取りNMOSトランジスタとを含む。図22に、図21に示す1つの書き込みドライバおよびセンス増幅器書き込みドライバおよびセンス増幅器526-1などの書き込みドライバWD部分の一例を示す。その他の書き込みドライバおよびセンス増幅器は同じ回路構造を有する。書き込みドライバおよびセンス増幅器526-1の書き込みドライバ部分は、図18に示すレジスタ530から入力データData_inを受け取る。書き込みドライバ部分は、図21Aに示す書き込みデータ線WDL1~WDL16756-1~756-16を介して対応するグローバル列選択器に接続されている。図22を参照すると、書き込みドライバおよびセンス増幅器526-1の書き込みドライバ部分は、16個のデータ線ドライバ回路770-1~770-16を含む。各データ線ドライバ回路は同じ回路構造を有する。例えば、データ線駆動回路770-1では、データ入力信号D1772と、制御電圧Vref_reset774およびVref_set776に応答して、2つの電流IR778およびIS780が流れる。電流778は、トランジスタ782、784および786を流れ、いくつかの条件によりトランジスタ784および786によってゲート制御される。第1に、Vref_reset制御電圧774は、リセットプログラミングを使用可にするためにhighでなければならない。第2に、D1信号772はlowまたは表1に示す論理0状態でなければならない。最後に、Data_mask信号790と反転書き込みデータ使用可WDEb792の両方がlowでなければならない。WDEb信号792は、一般に、データ線ドライバ回路を使用可にする。Data_mask信号790は、メモリから読み取られたコンテンツ書き込み検証などが入力データと一致しないときに、データ線ドライバ回路を使用可にする。言い換えると、前の書き込み動作が繰り返される必要がある。これらの条件すべてが満たされるとき、トランジスタ784および786が両方ともオンであり、電流IR778が流される。制御電圧Vref_resetおよび制御電圧Vref_setと、反転書き込みデータ使用可WDEb792は、制御回路不図示によって提供される。電流IS780は、トランジスタ783、785および787を流れ、2つの条件によりトランジスタ785および787によってゲート制御される。第1に、制御電圧Vref_set776は、セットプログラミングを使用可にするためにhighでなければならない。第2に、D1信号772はhighまたは表1に示す論理1状態でなければならない。最後に、Data_mask信号790と反転書き込みデータ使用可WDEb792の両方がlowでなければならない。これらの条件のすべてが満たされるとき、トランジスタ785および787は両方ともオンであり、電流IS780が流される。Vref_reset774制御電圧とVref_set776制御電圧の別々の制御が使用される。というのは、図4Bに示すプログラミング領域130が適正に変化するには、表1に書き込みパルスとして示されるリセットプログラミング間隔およびセットプログラミング間隔が必要とされるからである。D1信号772は、1対のNORゲート794および796を介して、それぞれ、トランジスタ786および787を制御する。具体的には、D1信号772は、D1信号772、Data_mask790およびWDEb792がlowであるときにトランジスタ786をオンにするようにNORゲート794によって反転される。またNORゲート794はトランジスタ786をバッファする。トランジスタ786が並列に接続されているデータ線駆動回路770-1では、制御信号に過剰な容量性負荷が生じず、それによってD1信号772の遷移時間が低減されるはずである。D1信号772は、その反転出力信号が第2のNORゲート796に供給されるようにNORゲート794によって反転され、第2のNORゲート796の出力はトランジスタ787のゲートを制御する。トランジスタ787は、D1信号772上のhigh電圧に応答してオンになる。表1および図4A、図4Bを参照すると、D1信号772上のhigh電圧は、論理1状態またはセット状態に対応する。D1信号772上のlow電圧は、論理0状態またはリセット状態に対応する。PMOSトランジスタ782、783および798によって形成される電流ミラーは、リセット状態を書き込む動作の間に、電流IR778を書き込みデータ線WDL1756-1にミラーする。PMOSトランジスタ783、782および798によって形成される電流ミラーは、セット状態を書き込む動作の間に、電流IS780を書き込みデータ線WDL1756-1にミラーする。結果として生じるI_SetおよびI_Resetは、それぞれ、例えば約0.2mAおよび0.6mAである。データ線駆動回路770-1は、図3にI_Resetとして示すリセットにはより高い電流を提供し、I_Setとして示すセット動作にはより低い電流を提供する。リセット動作およびセット動作の電流は、トランジスタ784および785のサイズの比率によって定義される。図23Aに、図18に示す1つの書き込みドライバおよびセンス増幅器書き込みドライバおよびセンス増幅器526-1などのセンス増幅器S/A部分の一例を示す。書き込みドライバおよびセンス増幅器526-1のセンス増幅器部分は、図18に示すグローバル列選択器から読み取りデータを受け取り、図21Aに示す読み取りデータ線RDL1~RDL16を介してレジスタ530を提供する。図23Aを参照すると、書き込みドライバおよびセンス増幅器526-1のセンス増幅器部分は、16個のセンス増幅器回路860-1~860-16を含む。センス増幅器回路860-1の詳細が図23Aに示されている。その他のセンス増幅器回路は、第1のセンス増幅器回路860-1の回路構造と同じ回路構造を有する。センス増幅器回路860-1は、PCMセルアレイ図18のPCMセルサブアレイ542-1などのメモリからビット線を介してデータを読み取る。メモリアレイ内のビット線がローカル列選択器518-1によって選択される。グローバル列選択器522-1は、ローカル列選択器518-1から16ビットをさらに選択し、データは、PCMセルサブアレイ542-1から図23に示す読み取りデータ線RDL762-1上のセンス増幅器860-1へ渡される。PMOSビット線のプリチャージトランジスタ861が、VDDに等しい電圧源を有するPRE1_b867によって制御される。別のPMOSビット線プリチャージトランジスタ862が、VPPSAに等しい電圧源を有するPRE2_b863によって制御され、VPPSAは、通常、VDDより大きい。PMOSビット線バイアストランジスタ864が、VPPSAに等しい電圧を有するVBIAS_b865によって制御される。トランジスタ864は、図13に示す読み取りRrefのための基準抵抗を提供する。PMOSビット線バイアストランジスタ880が、電圧線883へのVPPSAに等しい電圧源を有するVBIAS_Reset_b882によって制御される。トランジスタ880は、図13に示すリセット検証のための基準抵抗RR1を提供する。PMOSビット線バイアストランジスタ884が、電圧線885へのVPPSAに等しい電圧源を有するVBIAS_Set_b886によって制御される。トランジスタ884は、図13に示すセット検証のための基準抵抗RS2を提供する。PMOSトランジスタ861、862、864、880および884のドレインは、感知データ線SDL868に共通して接続されている。差動電圧増幅器および比較器866は、その一方がSDL868に接続され、他方が、基準電圧Vrefが印加される基準信号入力870に接続されている2つの入力を有する。NMOS電圧クランプトランジスタ872が、RDL762-1とSDL868との間にあり、VRCMP873によって制御される。NMOSトランジスタ876がSDL868放電のためにDISCH_R878によって制御される。NMOSトランジスタ880が、RDL762-1を放電するためにDISCH_R878によって制御される。放電トランジスタ876および880は、READ動作に備えて、それぞれ、SDL868およびRDL762-1を放電する。一例では、NMOSトランジスタ880は、SDL868と同じレートでRDL762-1を放電するためにNMOSトランジスタ876より大きく、RDL762-1はSDL868より高い容量性負荷を有する。2つのプリチャージトランジスタ861および862は、ビット線上でより緩やかなプリチャージレート先行充電レートを提供する。有利には、二勾配プリチャージの手法は、VPPSA電圧を供給するのに使用されるチャージポンプにかかる負担を低減する。VPPSAはチャージポンプを用いてVDDから昇圧される。一実施形態では、VPPSAはVDD2Vである。チャージポンプには所与の領域についての限られた電流供給能力しかない。二段階プリチャージ方式は、まず、PRE1_b867を使用して、VDDから直接電流を供給することにより、SDL868を0VからVDDまで昇圧する。次いで第二段はPRE2_b863を使用し、PRE2_b863は、VPPSAチャージポンプによって供給される電流を使用してSDL868をVDDからVPPSAまで充電する。SDLをVPPSAまで事前充電することにより、ダイオードベースのPCMセルのための適切な読み取り電圧マージンが保証される。バイアストランジスタ864は、寄生電流を除く図17の選択されたメモリセル444-2,mによって受け取られる電流に等しい負荷電流を提供し、選択されたメモリセルから取られた電流をSDL868上の電圧へ変換する。次いで増幅器866は、SDL868上の発生電圧を、基準信号入力870に供給された基準電圧Vrefと比較し、SDL868における電圧が基準電圧Vref870を上回る場合には、センス増幅器出力SAout882-1をhighに駆動する。各図を参照すると、メモリセル444-2,mがリセット状態にプログラムされる場合、アモルファス材料130が出現し、その結果、第2の電極128と第1の電極124との間にセット状態と比べて高い抵抗が生じることになる。高い抵抗は結果的にメモリセル444-2,mの両端により大きい電圧降下を生じ、したがって、SDL868において、セット状態が感知されるときよりも高い電圧が感知される。増幅器866は、さらに別の制御信号により制御されるセンス増幅器出力SAoutSAout882-1などの状態をラッチするラッチ機能回路を含む読み取りデータ保持回路で置き換えることができる。図23Bに、読み取りデータ保持回路の一例を示す。図23Bを参照すると、読み取りデータ保持回路は、増幅器/比較器回路892と、制御信号入力896を有するラッチ回路894とを含む。増幅器866は、増幅器/比較器回路892と、制御入力896を有するラッチ回路894とを有する。増幅器/比較器回路892は、SDL868で発生した電圧を基準信号入力870に提供された基準電圧Vrefと比較し、感知結果としてラッチ回路894に、比較出力電圧high論理1またはlow論理0Comout893を提供する。ラッチ回路894は、制御入力896に供給されたラッチ制御信号に応答して感知結果lowまたはhighをラッチする。ラッチされた結果は、ラッチ回路894が入力896への次の制御信号を受け取るまで保持される。ラッチされた結果は、センス増幅器出力SAout1882-1として出力される。別の例では、増幅器866はヒステリシスを含み、そのため、SDL868における電圧が、セルデータ形成相924の間に基準信号入力870に供給される基準電圧Vrefに等しいときには、SAout882-1は切り換わらない。図24に、図18に示す行デコーダ516のうちの1つの例を示す。図24を参照すると、行デコーダ516は、ワード線を介してPCMセルメモリに接続されている複数k個の復号回路を有する。図24に示す行デコーダの個別例は、512の復号回路810-1~810-512を含み、各復号回路は、行プリデコーダ出力に応答してアドレス入力信号を復号するための復号論理回路と、復号アドレス信号に応答してワード線に選択電圧または非選択電圧を提供するためのワード線ドライバとを含む。復号論理回路は論理ゲートの組み合わせを含む。図24には、復号論理回路を表すために1つのNANDゲートと1つのインバータだけが示されている。ワード線ドライバは、MOSトランジスタベースの駆動回路を含む。図18および図24を参照すると、復号回路のうちの1つ810-2は、それぞれ、行プリデコーダ出力Xq、XrおよびXsを受け取るための3組のプリデコード信号入力800、802および804を有する。3つの行プリデコーダ出力Xq、XrおよびXsは、それぞれ、アドレス情報1~8を含む。この例では、Xq、XrおよびXsは、アドレス001~512を表す。例えば、復号回路810-2は、NANDゲート816-2と、NANDゲート816-2の出力に接続されたインバータ826-2とを含む復号論理回路840-2を有する。復号論理回路840-2は、プリデコード信号入力800、802および804に接続されている入力を有する。復号回路810-2は、プルアップPMOSトランジスタ820と、PMOSトランジスタ822およびNMOSトランジスタ824の相補形回路とを含むワード線ドライバ842を有する。インバータ826-2の出力は、クランプNMOSトランジスタ812を介してPMOSトランジスタ820のドレインと、PMOSトランジスタ822、NMOSトランジスタ824のゲートとに接続されている。PMOSトランジスタ820および822のソースは、そこに電圧VPPWLが提供される電圧線818に接続されている。PMOSトランジスタ822およびNMOSトランジスタ824のドレインは、ワード線W/L1-2552-2およびPMOSトランジスタ820のゲートに共通して接続されている。その他の復号回路810-1および810-3~810-kは、それぞれ、復号回路810-2の回路構造と同じ回路構造を有する。復号回路810-1は、NANDゲート816-1およびインバータ826-1を含む復号論理回路840-1を有する。同様に、復号回路810-512も、復号論理回路840-kおよびインバータ826-512を有する。復号回路810-1および810-3~810-512は、それぞれ、ワード線ドライバを有する。復号回路810-1および810-3~810-512は、行プリデコーダ出力Xq、XrおよびXsを共通して受け取る。復号回路810-1および810-3~810-512は、それぞれ、ワード線W/L1~W/L512、552-1~552-512に接続されている。行デコーダ516は、行プリデコーダ出力Xq、XrおよびXsによって使用可になる。ワード線W/L2が選択されるべき場合には、NANDゲート816-2の出力はlowであり、インバータ826-2はhighを出力する。トランジスタ824はオンであり、ワード線W/L2、552-2はlowまたは0に引き下げられる。ワード線W/L2が選択されるべきでない場合には、NANDゲート816-2の出力はhighであり、インバータ826-2はlowを出力する。トランジスタ822はオンであり、ワード線W/L2552-2はhighVPPWLに引き上げられる。したがって、アドレス復号に応答して、0VまたはVPPWLがワード線に提供される。行デコーダ516の復号出力は対応するワード線に提供される。ワード線における復号出力は、ワード線に接続されたメモリセルが選択されるとき、0Vに設定される。復号出力は、そこに選択されないメモリセルが接続されるワード線においてはVPPWLに設定される。ワード線が選択されていないときには、選択されたワード線への印加電圧は電圧線818のVPPWLである。印加電圧は、図16に示すように、セット書き込みであるかそれとも読み取り書き込みであるかにかかわらず、書き込み動作時にはVDD2Vである。印加電圧は、図17に示すように、読み取り動作時にはVDD1Vである。そのような電圧は上記表2に記載されている。VDD2VおよびVDD1Vの電圧は、メモリ制御器不図示によって提供される動作相信号832に応答して、高電圧チャージポンプ830によってVPPWLとして供給される。動作相信号832は、書き込み動作相または読み取り動作相を表示する。高電圧チャージポンプ830の回路が知られているため、例えばチャージポンプなど、その詳細は省略する。クランプトランジスタ812は、電圧線818における電圧VPPWLが、復号論理回路840-2に過剰な電圧を戻すのを防ぐために線814に提供される電圧によって制御される。例えば、線814における電圧はVPPWLより低いVDDである。プルアップトランジスタ820は、W/L2552-2がlowであるときにアクティブになる。これにより、読み取られるべき行図16の552-1など上のメモリセル444-2,mまたは書き込まれるべき行図17のワード線552-1など上のメモリセル444-2,mを選択するのに使用されるW/L2552-2におけるlowレベルが近隣からの雑音結合により影響されにくくなる。図25Aに、4つの相、すなわち、放電910、書き込みセットアップ912、セル書き込み914および書き込み回復916を含むWRITE動作タイミング図を示す。放電相910の間、ローカルビット線およびグローバルビット線は0Vまで放電される。これは、DISCH_BL904信号およびDISCH_GBL信号922をVDD2Vまで昇圧することによって達成される。DISCH_BL904およびDISCH_GBL922をVDDより大きい電圧まで昇圧することにより、それぞれ、ビット線およびグローバルビット線を放電するためのより多くの駆動電流が提供される。別の実施形態では、DISCH_BL904およびDISCH_GBL922はVDDまで昇圧されるにすぎず、放電相910がより長い放電時間にわたって続く。以下の説明では、図18および図20に示すビット線548-1~548-jおよび図15~図17に示す対応するビット線448-1~448-jは互換性を有する。また、図18および図24に示すワード線552-1~552-kおよび図15~図17に示す対応するワード線452-1~452-kも互換性を有する。各図を参照すると、放電相910の間、ワード線ワード線552-1および552-3から552-kなどは、VDD2Vを印加することによって選択されず、または選択解除される。ワード線は、ダイオードベースのメモリセルが伝導するのを防ぐためにビット線ビット線548-mなど電位より約1ダイオード閾値上まで昇圧するだけでよいが、ワード線をVDD2Vまで昇圧することにより、図16に示すメモリセル444-2,mは、ビット線が放電している間に電流を伝達しなくなる。また、ビット線図19の548-1~548jおよびグローバルビット線図19の720-1~720-128も、それぞれ、DISHC_BL704およびDISCH_GBL722にVDD2Vを印加することによって放電される。各図を参照すると、書き込みセットアップ相912の間、ローカルビット線およびグローバルビット線は、それぞれ、DISCH_BL704およびDISCH_GBL722をイナクティブにすることによって浮遊状態になる。浮遊ビット線とは、ビット線電位が低インピーダンスソースドライバなどによって駆動されず、ビット線の寄生容量で前の電位を有意に維持することができることを意味する。図21Aに示す書き込みドライバ出力WDL756-1は、書き込まれるべきダイオードベースのメモリセル444-2,mを選択するために、選択されたワード線図15の552-2、452-2などに接続されている。ビット線548-mは、ローカル列選択器のYm712-mおよびグローバル列選択器のGYW1758-1によって選択される。Ym712-mおよびGYW1758-1に印加される電圧は、図21Aに示すWDL信号756-1の全電圧範囲VPPWDなどを書き込みドライバおよびセンス増幅器526-1の書き込みドライバデータ線駆動回路770-1からメモリセル444-2,mへ渡すことができるように、VDD3Vである。各図を参照すると、セル書き込み相914の間、セル444-2,mは、急速冷却によりリセット状態に、または緩慢冷却によりセット状態にそれぞれ書き込まれる。データ線駆動回路770-1は、図22に示すD1信号772、データマスク信号790、WDEb792、ならびに制御信号774および776に従って適正な書き込み電流を提供する。メモリセル444-2,mRにリセット状態を書き込むためには、図25Aの756-1および図3の132に示すような短いパルスが提供される。メモリセル444-2,mSにセット状態を書き込むためには、図25Aの756-1Sおよび図3の134に示すようなより長いパルスが提供される。書き込み回復相916の間、図4Bのカルコゲニド化合物130には、結晶化し、冷却するための余分な時間が与えられる。書き込み回復相916に続いて、選択されたワード線552-2およびグローバルビット線放電信号DISCH_GBLはVDD2Vに戻る。ローカル列選択Ym712-mおよびグローバル列選択GYW1758-1はオフになる。放電910、書き込みセットアップ912、セル書き込み914および書き込み回復916の動作は、コア書き込み時間を要し、この時間は例えば約400ナノ秒である。図25Bに、4つの相、すなわち、放電920、B/Lプリチャージ922、セルデータ形成924およびデータセンス926を含むREAD動作タイミング図を示す。放電相920の間、ローカルビット線およびグローバルビット線は、図25Aに示すWRITE動作と同様に、DISCH_BL704信号およびDISCH_GBL722信号によって放電される。加えて、RDL762-1信号およびSDL868信号も、図23Aに示すDISCH_R878信号にVDD2Vを印加することによって放電される。各図を参照すると、ビット線プリチャージ相922の間、ローカル列選択トランジスタおよびグローバル列選択トランジスタは、それぞれ、選択された列選択線Ym712-mおよびグローバル列選択線GYW1758-1によってオンになる。図23Aに示すVRCMP873はVDD-rcmp電圧レベルに設定され、この電圧レベルは、増幅器866が飽和し、回復時間を制限するのを防ぐために、クランプトランジスタ872に、RDL762-1からSDL868に受け渡すことができる電圧を制限させる。一実施形態では、VDD-rcmpがVDD3Vに設定され、それによって、VDD3Vからクランプトランジスタ872の閾値を引いた電圧を、読み取りデータ線RDL1762-1からSDL868へ受け渡しさせる。SDL868は、プリチャージ信号PRE1_b、867およびPRE2_b、863によって、それぞれ、まずVDD1.8Vなどまで、次いでVDD2Vまで、二段階プリチャージ動作でVDD2Vまでプリチャージされる。各図を参照すると、セル形成相924の間、選択されたワード線552-2は0Vまでバイアスされる。SDL868のためのバイアストランジスタ864は使用可になる図23Aに示す。この期間において、選択されたメモリセル444-2,mは電流を取り込み、メモリセル444-2,mにおけるプログラム状態に従ってSDL868に電位を変更させる。データセンス相926の間、センス増幅器866は、感知データ線SDL868における電圧レベルを感知し、SDL868における電圧レベルが基準信号入力870に供給される基準電圧Vrefを上回るときに、SAout882-1をhighにする。一実施形態では、増幅器866は、データラッチ機能を有し、図23Bに示すようにSAout882-1の状態をラッチする。放電920、B/Lプリチャージ922、セルデータ形成924およびデータセンス926の各動作はコア読み取り時間を要し、この時間は例えば約60ナノ秒である。図26および図27に、図13に示す抵抗分布を得るための正常なWRITE動作を検証する様々なステップについてのタイミング関係を示す。図14および図18に関連して図26を参照すると、WRITEコマンドにより、結果として8バイトの入力データがステップ903図14のステップ421~ステップ423でレジスタ530にロードされる。一例では、ステップ930は、133MHzのクロックで8サイクルを実行するのに約60ナノ秒を要する。ステップ932で、データ比較を伴う初期検証読み取りが、ステップ930の持続期間とほぼ同じ、約60ナノ秒で行われる。検証読み取りは、読み取りの結果を書き込みドライバおよびセンス増幅器526-1に記憶する図14のステップ424など。データ比較図14のステップ425~ステップ426などは、例えば、排他的NORゲートなどを用いて書き込みドライバおよびセンス増幅器526-1で行われる。別の例では、データ比較は、レジスタ530コンテンツアドレス指定可能メモリCAMなどにおいて行われる。初期検証読み取りおよびデータ比較が前の書き込み動作ステップ426などの失敗を表示し、最大書き込み数にまだ達していないステップ427など場合には、ステップ934でメモリが書き込まれる。一実施形態では、ステップ934は約400ナノ秒を要する。ステップ936では、約60ナノ秒で書き込み検証についての後続の検証読み取りを行う。ステップ930~ステップ936の合計持続期間は約580ナノ秒である。図28は、本発明の一実施形態による書き込み動作の検証例を示すタイミング図である。図29は、本発明の一実施形態によるSDRバーストタイミングを示す書き込み動作を示すタイミング図である。図28および図29に示すタイミング関係は、図13に示す抵抗分布を得るための正常なWRITE動作を検証する様々なステップを描いたものである。本発明の実施形態では、初期検証読み取りステップ930などが、ステップ932と実質的に同時に行われ、ステップ930~ステップ936の合計持続期間は520ナノ秒にほぼ等しい。各図を参照すると、WRITEコマンドにより、結果としてステップ930図14のステップ421~ステップ423などにおいて8バイトの入力データがレジスタ530にロードされる。一例では、ステップ930は、133MHzのクロックで8サイクルを行うのに約60ナノ秒を要する。ステップ932で、データ比較を伴う初期検証読み取りが、ステップ930の持続期間と並列に行われる。検証読み取りは、読み取りの結果を書き込みドライバおよびセンス増幅器526-1に記憶する図14のステップ424など。そのような記憶動作は、図23Bに示すようなデータラッチ機能を有する増幅器866によって行われる。ラッチ回路894は、制御入力896に応答して増幅器/比較器回路892から提供される検証読み取りデータを記憶する。ラッチされたデータは比較のために提供される。データ比較図14のステップ425~ステップ426などは、例えば、排他的NORゲートを用いて書き込みドライバおよびセンス増幅器526-1~526-4において行われる。別の例では、データ比較はレジスタ530で行われる。初期検証読み取りおよびデータ比較が前の書き込み動作の失敗を表示しステップ426など、最大書き込み数にまだ達していないステップ427など場合には、ステップ934でメモリが書き込まれる。一実施形態では、ステップ934は約400ナノ秒を要する図25Aのコア書き込み時間参照。ステップ936では、約60ナノ秒で書き込み検証のための後続の検証読み取りを行う図25Bのコア読み取り時間参照。ステップ930、ステップ932~ステップ936の合計持続期間は約520ナノ秒である。図30に、書き込みドライバおよびセンス増幅器のうちの1つ第1の書き込みドライバおよびセンス増幅器526-1などで等価機能を実行するためのデータの流れを示す。入力データData_930はレジスタ530において保持され、検証読み取りデータは書き込みドライバおよびセンス増幅器526-1において保持される。一実施形態では、センス増幅器出力882-1図23およびレジスタ530に記憶された入力データData_930は、直接的または間接的に、排他的NORゲートと連通する。排他的NORゲートの出力は、Data_mask信号790として、直接的または間接的に、書き込みドライバ図22と通信する。一例では、データ比較は、書き込みドライバおよびセンス増幅器526-1~526-4において行われる。図31に、図18に示すレジスタ530において等価機能を実行するためのデータの流れを示す。入力データData_930はレジスタ530において保持され、検証読み取りは書き込みドライバおよびセンス増幅器526-1において保持される。レジスタは入力データを記憶し、センス増幅器出力882-1図23によって提供される検証読み取りデータに接続するメモリポートを有する。レジスタは、入力データData_930とセンス増幅器出力882-1とが一致するか否か表示する信号を書き込みドライバ図22に伝える。検証読み取りからのデータData_932が書き込みのための入力データData_930と一致するとき、Data_mask790図22は1であり、それによって、NORゲート794および796図22が使用不可になる。書き込みドライバ出力756-1は電流を駆動しない3状態またはXなど。検証読み取りからのデータData_932が書き込みのための入力データData_930と一致しないとき、Data_mask790は0であり、それによって、NORゲート794および796図22が使用可になる。書き込みドライバ出力756-1は、書き込みのための入力データData_930の状態によって決定される電流リセット電流778やセット電流780などを駆動する。一例では、データ比較はレジスタ530で行われる。図32Aに、図18、図31および図31に示すレジスタ530を示す。各図を参照すると、レジスタ530は、4個の16ビットレジスタ942-1~942-4を有する。レジスタ530は、書き込みのための入力データData_930を受け取る。I/O0および1PCMセルサブアレイ1、542-1のための2ビットに対応する最初の2ビットは、2ビットのデータパス532-1を介し、第1の16ビットレジスタ942-1のビットB0、B2およびビットB1、B3に記憶される。I/O2および3PCMセルサブアレイ1542-2のための2ビットに対応する最初の2ビットは、2ビットのデータパス532-2を介して提供され、第2の16ビットレジスタ942-2のビットB0、B2およびビットB1、B3に記憶される。I/O4および5PCMセルサブアレイ1542-3のための2ビットに対応する最初の2ビットは、2ビットのデータパス532-3を介して提供され、第3の16ビットレジスタ942-3のビットB0、B2およびビットB1、B3に記憶される。I/O6および7PCMセルサブアレイ1542-4のための2ビットに対応する最初の2ビットは、2ビットのデータパス532-4を介して提供され、第4の16ビットレジスタ942-4のビットB0、B2およびビットB1、B3に記憶される。同様に、I/O0および1、I/O2および3、I/O4および5、ならびにI/O6および7のための各2ビットに対応する2ビットも、2ビットのデータパス532-1~532-4を介して提供され、16ビットレジスタ942-1~942-4のビットB4、B6およびビットB5、B7に記憶される。さらに、各I/Oに対応する2ビットが、16ビットレジスタ942-1~942-4の残りのビットに記憶される。一例では、4個の16ビット比較器944-1~944-4がレジスタ530に含まれる。別の例では、4個の16ビット比較器944-1~944-4が書き込みドライバおよびセンス増幅器526-1~526-4に含まれる。例えば、比較器は排他的NORゲートによって形成され、ビットごとの比較が行われる。検証読み取りからのデータData_932の受け取られた8ビットデータは、記憶された書き込みのための入力データData_930と比較される。比較器は比較結果946を出力する。図32Bに、16ビット比較器944-1~944-4の一例を示す。比較器は、16個の排他的NORゲート954-01~954-151、954-02~954-152、954-03~954-153、および954-04~954-154を備える。各排他的NORゲートは、第1の入力および第2の入力を有する。16個の排他的NORゲートの4つのグループの第1の入力は、入力データData_930のそれぞれのビットデータb0-1~b15-1、b0-2~b15-2、b0-3~b15-3、b0-4~b15-4を受け取る。16個の排他的NORゲートの4つのグループの第2の入力は、読み取りデータData_932のそれぞれのビットデータc0-1~c15-1、c0-2~c15-2、c0-3~c15-3、c0-4~c15-4を受け取る。16個の排他的NORゲート954-01~954-151、954-02~954-152、954-03~954-153、および954-04~954-154は、読み取りデータData_932のビットデータc0-1~c15-1、c0-2~c15-2、c0-3~c15-3、c0-4~c15-4をそれぞれの入力データData_930b0-1~b15-1、b0-2~b15-2、b0-3~b15-3、b0-4~b15-4と比較し、比較結果946として、それぞれ、比較出力956-01~956-151、956-02~956-152、956-03~956-153、および956-04~956-154を提供する。WRITEの例では、ステップ930における初期検証のためのデータ入力は、8ビットレジスタ942により入力データを記憶することによって行われる。ステップ932におけるデータ比較を伴う初期検証読み取りは、記憶されたデータビットB1~B8を8ビット読み取りデータSAout1~SAout8と比較することによって行われる。しかし、2つのステップ930および932の動作は並列に行われる。8ビット読み取りデータSAout1~SAout8は、書き込みドライバおよびセンス増幅器のセンス増幅器回路に保持されまたはラッチされ、センス増幅器回路はデータラッチ機能を有する図23B参照。比較器からの比較結果は、書き込みドライバおよびセンス増幅器の書き込みドライバ回路へ提供される。書き込み駆動回路は前述のような書き込み動作を行う図25A参照。その後、ステップ936で書き込み検証のための後続の検証読み取りが行われ、その動作はステップ932の動作と同様である。検証読み取りからのデータData_932および書き込みのための入力データData_930およびそれらの比較結果の例を表3に示す。簡単にするために、データは8ビットとして示されている。検証読み取りからのデータData_932は書き込みのための入力データData_930と比較される。この個別例では、Di1、Di3、Di6およびDi8に対応するデータは相互に一致し、これらのデータは書き換えられる必要がないXで示す。しかし、Di2、Di4、Di5およびDi7に対応するデータは相互に一致せず、これらのデータは書き換えられる必要がある。書き換えられるべきデータDi2、Di4、Di5およびDi7は、1、0、1、1であり、図22に示すように、Data_in2、...として対応するデータ線駆動回路770-2、...に提供される。同時に、Data_mask1信号790が、第1のデータ線駆動回路770-1ならびに第3、第6、および第8のデータ線駆動回路に供給され、よって、これらのデータ線駆動回路のNORゲート794および796は使用不可になる。Data_mask0信号790が第2のデータ線駆動回路770-2ならびに第4、第5および第7のデータ線駆動回路に供給され、よって、これらのデータ線駆動回路のNORゲート794および796は使用可になる。WDEbはlowに制御されるものと想定される。データ1、0、1、1は、第2のデータ線駆動回路770-2ならびに第4、第5および第7のデータ線駆動回路のNORゲート794への入力データとしてのものである。0入力データに応答して、電流IR778が第4のデータ線駆動回路に流れる。1入力データに応答して、電流IS780が第2のデータ線駆動回路770-2、ならびに第5および第7のデータ線駆動回路に流れる。電流IRおよび電流ISのミラー電流が対応する書き込みデータ線WDLを流れ、さらに、書き込みグローバル列選択信号GYW1~GYW16によって選択されたグローバルビット線、ローカル列選択信号Y1、Y2、...、Ymによって選択されたローカルビット線、および行プリデコーダ出力Xq、XrおよびXsによって選択されたワード線を流れる。選択されたビット線およびワード線に接続されたPCMセルのGST126のプログラマブル領域130は、図4Bおよび図3に示すように電流I_ResetおよびI_Setに応答して、リセット状態およびセット状態を形成する。別の例では、4個の16ビット比較器944-1~944-4は、レジスタ530と、書き込みドライバおよびセンス増幅器526-1~526-4との間に位置する。別の例では、感知された出力が比較回路により直接入力データと比較されるときには、図23Bのラッチ894は不要である。また、感知された出力は、図22に示すようなデータドライバにおいてデータ書き込みを制御するために論理回路に直接供給されてもよい。各実施形態および各例の上記メモリセルにおいて実施されているのは、図6に示すようなダイオードベースのPCMセルである。ダイオードは二端子スイッチング素子である。図7に示すFETベースのPCMセルおよび図8に示すバイポーラトランジスタベースのPCMセルのPMCセルを実施することができる。そのようなFETベースおよびバイポーラベースのPCMセルの実施態様では、図10に示すアノード186およびカソード188としての縦型P-Nダイオードを置き換えて、バイポーラトランジスタのエミッタ、ベース、PチャネルFETのドレイン、ゲートを形成する必要があり、バイポーラトランジスタのコレクタおよびFETのソースは接地される。バイポーラトランジスタおよびFETは三端子スイッチング素子であるため、バイポーラベースおよびFETベースのPCMセルを制御する回路構造は、ダイオードベースのPCMセルの回路構造と異なり得る。図33Aおよび図33Bに、本発明の実施形態によるメモリデバイスに適用できるPCMセルアレイの他の例を示す。図33Aに示すメモリセルアレイは、スイッチング素子としてFETを含む複数のPCMセルを含む。図33Bに示すメモリセルアレイは、スイッチング素子としてバイポーラトランジスタを含む複数のPCMセルを含む。本発明の実施形態によれば、プログラムされたデータの反復検証の機構を備える相変化メモリデバイスが提供される。各実施形態では、特定の回路、デバイスおよび素子が例として使用されている。様々な変更を実施することができる。例えば、デバイスおよび電圧の極性が変更されてもよく、逆の極性を有するバイポーラトランジスタおよびFETが使用されてもよい。上記の実施形態では、デバイスの素子および回路は、簡単にするために、各図に示すように相互に接続されている。本発明の実際の適用例では、素子、回路などは相互に直接接続されていてもよい。また、素子、回路などは、デバイスおよび装置の動作に必要な他の素子、回路などを介して相互に間接的に接続されていてもよい。よって、実際の構成では、回路素子および回路は、相互に直接的または間接的に結合され、または接続される。本発明の上記の実施形態は例示のためのものにすぎない。当業者によれば、本発明の範囲を逸脱することなく、個々の実施形態に対する変更、改変、および変形が実施され得るはずであり、本発明はもっぱら添付の特許請求の範囲により定義されるものである。"