"複数の基板電源端子を含む複数の基板端子が設けられた基板と、前記基板上に積層され、一方の表面には前記複数の基板端子にそれぞれ接続された複数の第1のチップ端子が設けられ、他方の表面には複数のチップ電源端子及び複数のチップ信号端子を含む複数の第2のチップ端子が設けられた制御チップと、前記制御チップ上に積層され、前記複数の第2のチップ端子にそれぞれ接続された複数の第3のチップ端子が設けられた被制御チップと、を備え、前記制御チップは、前記複数のチップ電源端子と前記複数の基板電源端子とをそれぞれ接続する複数の電源貫通電極を有し、対応する前記複数のチップ電源端子、前記複数の基板電源端子及び前記複数の電源貫通電極の積層方向から見た平面的な位置は互いに一致しており、前記複数のチップ信号端子の配列ピッチは、前記複数のチップ電源端子の配列ピッチよりも小さい、ことを特徴とする半導体装置。前記複数の基板端子は複数の基板信号端子をさらに含み、前記制御チップは、前記複数の第1のチップ端子を介して前記複数の基板信号端子から供給される外部信号に基づいて内部信号を生成する内部制御回路を備え、前記内部信号は、前記複数のチップ信号端子を介して前記被制御チップに供給される、ことを特徴とする請求項1に記載の半導体装置。前記制御チップは、前記内部制御回路と前記複数の基板信号端子又は前記複数のチップ信号端子とをそれぞれ接続する複数の信号貫通電極をさらに有し、対応する前記複数の信号貫通電極と前記複数の基板信号端子又は前記複数のチップ信号端子の前記積層方向から見た平面的な位置が互いに異なっている、ことを特徴とする請求項2に記載の半導体装置。前記制御チップは、前記複数の第1のチップ端子を介して前記複数の基板電源端子から供給される外部電圧に基づいて内部電圧を生成する内部電源生成回路をさらに備え、前記内部電圧は、前記内部制御回路に供給されることを特徴とする請求項2又は3に記載の半導体装置。前記被制御チップを複数備え、前記複数の被制御チップはそれぞれ前記複数の第3のチップ端子が設けられた位置に形成された複数の貫通電極を介して共通接続されていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記第3のチップ端子のうち前記チップ電源端子に接続された端子は、前記被制御チップの端部に配置されていることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記制御チップはメモリデバイスのフロントエンド部が集積されたインターフェースチップであり、前記被制御チップはメモリデバイスのバックエンド部が集積されたコアチップであることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記基板には複数の外部端子が設けられ、前記複数の基板端子と前記複数の外部端子とは再配線層を介して接続されることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。しかしながら、特許文献1に記載された半導体装置では、貫通電極の平面的な位置が半導体チップごとに相違することから、対応する貫通電極同士を接続するために平面方向に延在する配線が必要となる。平面方向に延在する配線は貫通電極と比べると電気抵抗が大きいことから、このような配線を介して電源を供給すると、上層の半導体チップほど電源電圧が低下するという問題があった。本発明による半導体装置は、複数の基板電源端子を含む複数の基板端子が設けられた基板と、前記基板上に積層され、一方の表面には前記複数の基板端子にそれぞれ接続された複数の第1のチップ端子が設けられ、他方の表面には複数のチップ電源端子及び複数のチップ信号端子を含む複数の第2のチップ端子が設けられた制御チップと、前記制御チップ上に積層され、前記複数の第2のチップ端子にそれぞれ接続された複数の第3のチップ端子が設けられた被制御チップとを備え、前記制御チップは、前記複数のチップ電源端子と前記複数の基板電源端子とをそれぞれ接続する複数の電源貫通電極を有し、対応する前記複数のチップ電源端子、前記複数の基板電源端子及び前記複数の電源貫通電極の積層方向から見た平面的な位置は互いに一致しており、前記複数のチップ信号端子の配列ピッチは、前記複数のチップ電源端子の配列ピッチよりも小さいことを特徴とする。本発明によれば、平面方向に延在する配線を経由することなく基板から被制御チップへストレートに電源を供給することができることから、被制御チップに供給する電源電圧を安定化させることが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップメモリチップCC0~CC7と、コアチップCC0~CC7とは異なる製造マスクで製作された1枚のインターフェースチップIFと、1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、単体で動作する通常のSDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細については後述する。一方、インターフェースチップIFは、単体で動作する通常のSDRAMに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極基板端子91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。さらに他の一部の貫通電極TSVについては、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV群3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号などは図2aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。このように、各コアチップCC0~CC7に設けられた貫通電極TSVは、図2a~cに示すいずれのタイプであるかに関わらず、積層方向から見た平面的な形成位置が一致している。これに対応して、インターフェースチップIFに設けられた貫通電極TSVの平面的な形成位置も、各コアチップCC0~CC7に設けられた貫通電極TSVの平面的な位置形成と一致している。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80、シリコン基板80の表面に設けられた層間絶縁膜81、及びシリコン基板80の裏面に設けられたパッシベーション膜83を貫通して設けられている。特に限定されるものではないが、貫通電極TSV1はCu銅からなる。シリコン基板80の表面は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部は、裏面バンプBBで覆われている。裏面バンプBBは、下層のコアチップ又はインターフェースチップIFに設けられた表面バンプFBと接する電極であり、特に限定されるものではないがNiニッケルとAu金の積層構造を有している。表面バンプFBは、各配線層L1~L4に設けられたパッドM1~M4及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部に接続されている。特に限定されるものではないが、表面バンプFBはSnAg半田からなる。表面バンプFB及び裏面バンプBBの径は約20μm程度である。本発明においては、表面バンプFB及び裏面バンプBBを単にチップ端子と呼ぶことがある。これにより、平面視で同じ位置に設けられた表面バンプFBと裏面バンプBBは、短絡された状態となる。表面バンプFBはパッシベーション膜84を貫通して設けられている。パッシベーション膜84の表面は、表面バンプFBが形成された領域を除いてポリイミド膜85で覆われている。尚、図示しない内部回路との接続は、配線層L1~L3に設けられたパッドM1~M3から引き出される内部配線図示せずを介して行われる。図3に示す貫通電極TSV1は、各コアチップCC0~CC7に設けられた大部分の貫通電極に利用されるとともに、インターフェースチップIFに設けられた電源用の貫通電極電源貫通電極に利用される。上述の通り、図3に示す貫通電極TSV1の特徴は、平面視で同じ位置に設けられた表面バンプFBと裏面バンプBBが短絡される点にある。図4は、図2bに示すタイプの貫通電極TSV2及び図2cに示すタイプの貫通電極TSV3の構造を示す断面図である。図4に示すように、貫通電極TSV2及びTSV3は、同じ平面位置にあるパッドM2とパッドM3を直接接続するスルーホール電極TH2が削除されている点において、図3に示した貫通電極TSV1と相違している。図2bに示すタイプの貫通電極TSV2においては、パッドM2が図2に示す内部回路5の例えば出力ノードに接続され、パッドM3が図2に示す内部回路5の例えば入力ノードに接続される。これにより、各コアチップCC0~CC7に設けられた内部回路5が貫通電極TSV2を介してカスケード接続されることになる。また、図2cに示すタイプの貫通電極TSV3においては、パッドM2が他の貫通電極TSV3と平面位置が等しい表面バンプFBに接続され、パッドM3がさらに他の貫通電極TSV3に接続される。図4に示す貫通電極TSV2,TSV3の特徴は、一対の表面バンプFBと裏面バンプBBが平面視で同じ位置に設けられているももの、これらが短絡されない点にある。貫通電極TSV2,TSV3は各コアチップCC0~CC7において一部利用されるが、インターフェースチップIFにおいては基本的に利用されない。以上、図3及び図4に示した貫通電極TSV1~TSV3は、主にコアチップCC0~CC7にて使用され、いずれも一対の表面バンプFBと裏面バンプBBが平面視で同じ位置に設けられている。これに対し、インターフェースチップIFにおいては、コアチップCC0~CC7側の接続とインターポーザIP側の接続を異なるピッチで行う必要があることから、表面バンプFBの平面的な位置と裏面バンプBBの平面的な位置の大部分が相違する。図5はインターフェースチップIFに設けられる裏面バンプBBの構造を説明するための断面図であり、図6はインターフェースチップIFに設けられる表面バンプFBの構造を説明するための断面図である。図5に示すように、インターフェースチップIFに設けられる裏面バンプBBは、貫通電極TSV4を介してパッドM1~M3に接続されているが、その上方にはパッドM4及び表面バンプFBは設けられていない。図5に示す貫通電極TSV4は、インターフェースチップIFに設けられた信号用の貫通電極信号貫通電極に利用される。一方、図6に示すように、インターフェースチップIFに設けられる表面バンプFBは、パッドM4,M3に接続されているが、その下方にはパッドM2,M1、貫通電極TSV及び裏面バンプBBは設けられていない。裏面バンプBB及び表面バンプFBは、図示しないインターフェースチップIF内のロジック回路に接続される。ここで、図6に示す表面バンプFBはインターポーザIPに接続される側のバンプであり、本発明においては第1のチップ端子と呼ぶことがある。一方、図5に示す裏面バンプBBはコアチップCC0~CC7に接続される側のバンプであり、本発明においては第2のチップ端子と呼ぶことがある。表面バンプFBはインターポーザIPに接続される側のバンプであるため、その配列ピッチはインターポーザIPに形成された基板端子91の配列ピッチに合わせる必要がある。ここで、インターポーザIPの加工精度は半導体チップの加工精度よりも低いことから、表面バンプFBの配列ピッチは相対的に大きくなる。一方、裏面バンプBBはコアチップCC0~CC7に接続される側のバンプであるため、その配列ピッチはコアチップCC0~CC7に形成された貫通電極TSVの配列ピッチに合わせる必要がある。コアチップCC0~CC7の加工精度はインターポーザIPの加工精度よりも高いことから、裏面バンプBBの配列ピッチは相対的に小さくなる。図7は、半導体記憶装置10の回路構成を示すブロック図である。図7に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインターフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。また、インターフェースチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェースチップIFに含まれる入出力バッファ回路23に供給される。DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するからである。故に、バックエンドであるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。本実施形態では、コアチップCC0~CC7がDDR3型のSDRAMのバックエンド部であり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0~CC7はバンクごとに接続されており、各コアチップCC0~CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0~CC7との接続は1DQ当たり64ビット8ビット×8バンクとなる。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。すなわち、インターフェースチップIFと外部との間で同時に入出力する単位外部データのビット数よりも、各コアチップCC0~CC7とインターフェースチップIFとの間で同時に入出力する単位内部データのビット数の方が多い。すなわち、データラッチ回路25は、シリアルな単位外部データをパラレルな単位内部データに変換し、パラレルな単位内部データをシリアルな単位外部データに変換する役割を果たす。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インターフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるTSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なるTSVを用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を半分32個に削減しても構わない。更に、データラッチ回路25は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェースチップIFに設けられた内部電源発生回路40及びパワーオン検出回路43に接続されるとともに、TSVを介してコアチップCC0~CC7にも接続されている。内部電源発生回路40は、電源電位VDD,VSSを受けて各種内部電圧を生成する。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施形態による半導体記憶装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インターフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図2bに示すタイプのTSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インターフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図2cに示すタイプのTSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。以上が外部端子とインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。コアチップCC0~CC7は、ロウアクセスとカラムアクセスをこの順に行うことによってリード動作又はライト動作が可能なチップである。図7に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置10外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより夫々対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、更にバンク2をアクティブに制御することができる。リード但し、半導体装置の外部端子例えば、複数の制御端子、複数のI/O端子は、共有している。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図7においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェースチップIFとの間はTSVを介してパラレルに接続される。コントロールロジック回路63は、TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、TSVを介してインターフェースチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われる。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図2bに示すタイプのTSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0がTSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスが設定される。層アドレス発生回路46には、TSVを介してインターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2cに示すタイプのTSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電源発生回路70が設けられている。内部電源発生回路には電源電位VDD,VSSが供給されており、内部電源発生回路70はこれを受けて各種内部電圧を生成する。内部電源発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。以上が本実施形態による半導体記憶装置10の全体構成である。このように、本実施形態による半導体記憶装置10は、1Gbのコアチップが8枚積層された構成を有していることから、合計で8Gbのメモリ容量となる。また、チップ選択信号/CSが入力される端子チップ選択端子は1つであることから、コントローラからはメモリ容量が8Gbである単一のDRAMとして認識される。図8は、インターフェースチップIF及びコアチップCC0~CC7に設けられた各端子の位置を説明するための模式的な断面図である。図8に示すように、インターポーザIPとインターフェースチップIFとの接続は、基板端子91を介して行われる。より正確には、インターポーザIP上に設けられた基板端子91と、インターフェースチップIFに設けられた表面バンプFBとが接続される。上述の通り、インターポーザIPの加工精度は半導体チップの加工精度よりも低く、基板端子91及びインターフェースチップIFの表面バンプFBは、配列ピッチP1で配列される。ここで配列ピッチとは、隣接する端子間の最短距離に等しい。図8においては、インターフェースチップIFに含まれる各種内部回路のうち、内部電源発生回路40を除く回路ブロックを内部制御回路110と表記している。したがって、内部制御回路110は、インターポーザIPを介して供給される各種の外部信号Soアドレスやコマンドなどを受け、これらに基づいて内部信号Si内部コマンドなどを生成する。一方、内部電源発生回路40は、インターポーザIPを介して供給される電源電圧を受け、各種の内部電圧VINTI1,VINTI2等を生成する。これらの内部電圧VINTI1,VINTI2は内部制御回路110に供給され、内部制御回路110の動作電圧として用いられる。内部電源発生回路40に対しては、図3に示したタイプの貫通電極TSV1を用いて外部電圧が供給される。このため、インターポーザIP上に設けられた基板端子91のうち、外部電圧を供給する基板電源端子91Vの平面的な位置は、インターフェースチップIFの対応する表面バンプFB、貫通電極TSV1及び裏面バンプBBの平面的な位置と全て一致する。つまり、基板電源端子91VからインターフェースチップIFの裏面バンプBBまで垂直方向にストレートに接続され、平面的な迂回ルートは存在しない。しかも、貫通電極TSVはチップ上に形成される平面的な配線に比べて断面積が非常に大きいため、電気抵抗が小さいという特徴を有している。このため、貫通電極TSVを経由することによる電圧降下はほとんど無視できるレベルとなる。これに対し、内部制御回路110に対しては、図6に示した表面バンプFBを用いて外部信号Soが供給される。そして、内部制御回路110から出力される内部信号Siは、図5に示したタイプの貫通電極TSV4を介して裏面バンプBBに供給される。このため、インターポーザIP上に設けられた基板端子91のうち、外部信号Soを供給する基板信号端子91Sの平面的な位置は、インターフェースチップIFの対応する裏面バンプBBの平面的な位置とは基本的に一致しない。貫通電極TSV4に接続された裏面バンプBBをチップ信号端子と呼ぶことがある。上述の通り、インターフェースチップIFの加工精度はインターポーザIPの加工精度よりも高く、このため、内部信号Siが出力される裏面バンプBBの配列ピッチP2は、基板端子91の配列ピッチP1よりも小さくなる。なお、図8には示されていないが、内部制御回路110には内部電圧VINTI1,VINTI2のみならず、外部電圧VDD,VSSも供給される。内部制御回路110に供給される外部電圧VDD,VSSは、インターフェースチップIFに設けられた配線層を介して貫通電極TSV4にも接続される。これら貫通電極TSV4についても、配列ピッチP2で配列される。図9は、インターフェースチップIFの一部断面を拡大して示す図である。尚、図9においては図面の上側がインターポーザIPに接続される側であり、図面の下側がコアチップCC0~CC7に接続される側である点に注意されたい。図9に示す例では、電源用の表面バンプFBVは、貫通電極TSV1を介して電源用の裏面バンプBBVに接続されるとともに、パッドM2から引き出された配線層を介してトランジスタTRのソース領域TRsに接続されている。トランジスタTRは、シリコン基板80に形成されたMOSトランジスタであり、その周囲が素子分離領域STIによって囲まれている。トランジスタTRのゲート電極TRgは、信号用の表面バンプFBSに接続され、ドレインTRdは貫通電極TSV4を介して信号用の裏面バンプBBSに接続されている。そして、裏面バンプBBSの配列ピッチP2は、表面バンプFBの配列ピッチP1よりも小さい。このような構成を有するインターフェースチップIF上に、複数のコアチップCC0~CC7が積層される。コアチップCC0~CC7に設けられ、インターフェースチップIFの裏面バンプBBに接続される表面バンプFBを第3のチップ端子と呼ぶことがある。図8に示すように、コアチップCC0~CC7に設けられた貫通電極TSVは、いずれのタイプであるかに関わらず、積層方向から見た平面的な形成位置が一致している。このため、電源用の貫通電極TSVについては配列ピッチP1で配列され、信号用の貫通電極TSVについては配列ピッチP2で配列される。図8においては、コアチップCC0~CC7に含まれる各種内部回路のうち、内部電源発生回路70を除く回路ブロックを内部回路120と表記している。内部回路120には、内部電源発生回路70によって生成された各種の内部電圧VINTC1,VINTC2等が供給され、内部回路120の動作電圧として用いられる。図10は、コアチップCC0~CC7の一部断面を拡大して示す図である。尚、図10においては図面の上側がインターフェースチップIFに接続される側である。図10における左右方向の位置は、図9における左右方向の位置と対応している。図10に示す例では、電源用の表面バンプFBV及び信号用の表面バンプFBSともに、貫通電極TSV1を介して電源用の裏面バンプBBV及び信号用の裏面バンプBBSに接続される。このうち、信号用の表面バンプFBS及び信号用の裏面バンプBBSの配列ピッチはP2である。貫通電極TSV1のうち、電源用のものは貫通電極TSV1vと表記され、信号用のものは貫通電極TSV1sと表記されている。図11及び図12は、インターフェースチップIF及びコアチップCC0~CC7に設けられた各端子の位置を説明するための模式的な平面図である。このうち、図11は主にインターフェースチップIFに含まれる構成要素を示しており、図12は主にコアチップCC0~CC7に含まれる構成要素を示している。図11及び図12に示すように、本例ではインターフェースチップIFの平面サイズがコアチップCC0~CC7の平面サイズよりも小さい。インターポーザIPに設けられた外部端子SBとインターフェースチップIFとの接続は、インターポーザIPに設けられた再配線層93及び基板端子91を介して行われる。基板端子のうち、電源用の基板電源端子91Vは、図11において黒丸で表示した表面バンプFBVに接続され、信号用の基板信号端子91Sは、図11において白丸で表示した表面バンプFBSに接続されている。グレーの小さな丸で表示しているのは裏面バンプBBに繋がる貫通電極TSV4である。図11においても、P1>P2であることが理解できる。図11に示す表面バンプFBVは、図12に示す貫通電極TSV1vの平面的な位置と一致している。ここで、貫通電極TSV1vとは、コアチップCC0~CC7に設けられた電源用の貫通電極TSV1を指す。また、図11に示す貫通電極TSV4は、図12に示す貫通電極TSV1sの平面的な位置と一致している。ここで、貫通電極TSV1sとは、コアチップCC0~CC7に設けられた信号用の貫通電極TSV1を指す。図12に示す例では、内部電源発生回路70及び内部回路120がバンク間に配置されている。また、コアチップCC0~CC7に設けられた貫通電極TSV1vの一部は、コアチップCC0~CC7の端部にレイアウトされている。チップの端部は電源電圧が低下しやすいエリアであるため、このようなエリアに貫通電極TSV1vを配置することにより、チップの面内における電源電圧のばらつきを抑制することが可能となる。図13は、電源用の貫通電極TSV1v及び信号用の貫通電極TSV1sの好ましいレイアウトを説明するための略平面図である。図13に示す例では、メモリセルアレイ50がX方向及びY方向にマトリクス状にレイアウトされており、X方向に隣接する2つのメモリセルアレイ50間には内部電源発生回路70が配置され、Y方向に隣接する2つのメモリセルアレイ50間には信号用の貫通電極TSV1sが多数設けられたエリアTSVAが配置される。エリアTSVAに配置された貫通電極TSVの配列ピッチはP2である。エリアTSVAには、信号用の貫通電極TSV1sだけでなく電源用の貫通電極TSV1vも配置されており、これを介して供給された電源が電源配線VLを経由して内部電源発生回路70に供給される。しかしながら、図13に示すように内部電源発生回路70がチップの端部に配置されていたり、エリアTSVAから離れて配置されていたりすると、電源配線VLが長くなるため、内部電源発生回路70に十分な電力を供給できないおそれが生じる。これを補償すべく、図13に示す例では内部電源発生回路70の近傍に電源用の貫通電極TSV1vを複数個配置している。これにより、内部電源発生回路70に十分な電力が供給されることになる。このように、本実施形態によれば、インターポーザIPから各コアチップCC0~CC7に外部電圧をストレートに供給するルートを設けていることから、各コアチップCC0~CC7に供給する電源電圧を安定化させることが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、インターフェースチップIFの表面バンプFBがインターポーザIPに接続され、インターフェースチップIFの裏面バンプBBがコアチップCC0~CC7に接続されているが、これとは逆に、インターフェースチップIFの表面バンプFBがコアチップCC0~CC7に接続され、インターフェースチップIFの裏面バンプBBがインターポーザIPに接続されていても構わない。同様に、コアチップCC0~CC7の向きについても特に限定されるものではない。また、上記実施形態では、制御チップの一例としてインターフェースチップIFを用い、被制御チップの一例としてコアチップCC0~CC7を用いているが、制御チップ及び被制御チップがこれらに限定されるものではない。同様に、上記実施形態では、基板の一例としてインターポーザIPを用いているが、基板がこれに限定されるものではない。"