半導体支持層と、前記半導体支持層上に設けられている埋込み絶縁層と、前記埋込み絶縁層上に設けられている第1導電型の半導体活性層と、前記半導体活性層の表面の一部に設けられているとともに、一方の極に接続して用いられる第1電極と、前記半導体活性層の表面の他の一部に設けられているとともに、他方の極に接続して用いられる第2電極と、を備えており、前記半導体活性層には、少なくとも第1導電型の第1領域と第2導電型の第2領域と第1導電型の埋込み領域が形成されており、前記第1領域は、前記半導体活性層のうちの表面部の少なくとも一部を含むように形成されているとともに、前記第1電極に電気的に接続されており、前記第2領域は、前記半導体活性層のうちの表面部の少なくとも他の一部を含むように形成されているとともに、前記第2電極に電気的に接続されており、前記埋込み領域は、前記半導体活性層のうちの前記第2領域の裏面側の少なくも一部を含むように形成されており、前記第2領域の裏面に接触しているとともに、不純物濃度が前記半導体活性層の不純物濃度よりも濃い半導体装置。前記半導体活性層の厚みが、2.5μm以下である請求項1に記載の半導体装置。前記第2領域と前記埋込み領域の接合面では、前記埋込み領域の第1導電型の不純物濃度が、前記半導体活性層の第1導電型の不純物濃度の10倍以上である請求項1又は2に記載の半導体装置。静電気放電が印加されたときの素子内部の高電界領域は、pn接合面に形成される。通常、高電界領域は、半導体活性層116の表面部に存在するpn接合面に形成される。この例では、n型領域123のn型ウェル122とp型領域126のp型ウェル125のpn接合面が高電界領域図6Aの10aに対応するとなる。この高電界領域は、最も高温となる領域でもあり、この領域の最大発熱温度を抑えることが熱破壊を抑えるためにも重要である。本発明者らの検討の結果、高電界領域のpn接合面が半導体活性層116の厚み方向に延びていると、高電界領域の最大発熱温度が、半導体活性層116の厚み10Hに強く依存することが分かってきた。図7に示されるように、半導体活性層116の厚みが2.5μm以下になると、最大発熱温度が急激に上昇する。この現象は、n型領域123とp型領域126の奥行き方向の幅図6Bの10Wに対応するには依存しない。このように、高電界領域が厚み方向に延びている場合、半導体活性層116の厚み10Hによっては、最大発熱温度が熱破壊の許容値を超えてしまうことが分かってきた。複合ICでは、高耐圧化の要求に応えるために、半導体活性層の厚みを薄くすることが望まれている。このため、半導体活性層の厚みが薄い場合であっても、熱破壊されない静電気保護用の半導体装置が望まれている。本明細書で開示される技術は、静電気保護用の半導体装置の最大発熱温度を低く抑える技術を提供することを目的としている。本明細書で開示される技術は、高電界領域の少なくとも一部を半導体活性層の面方向に広げることで、最大発熱温度を低く抑えることを特徴としている。すなわち、本明細書で開示される半導体装置は、半導体支持層と、半導体支持層上に設けられている埋込み絶縁層と、埋込み絶縁層上に設けられている第1導電型の半導体活性層と、半導体活性層の表面の一部に設けられているとともに一方の極に接続して用いられる第1電極と、半導体活性層の表面の他の一部に設けられているとともに他方の極に接続して用いられる第2電極とを備えている。半導体活性層には、少なくとも第1導電型の第1領域と第2導電型の第2領域と第1導電型の埋込み領域が形成されている。第1領域は、半導体活性層のうちの表面部の少なくとも一部を含むように形成されているとともに、第1電極に電気的に接続されている。第2領域は、半導体活性層のうちの表面部の少なくとも他の一部を含むように形成されているとともに、第2電極に電気的に接続されている。埋込み領域は、半導体活性層のうちの第2領域の裏面側の少なくも一部を含むように形成されており、第2領域の裏面に接触しているとともに、不純物濃度が半導体活性層の不純物濃度よりも濃い。この態様の半導体装置では、高電界領域の少なくとも一部が、第2領域と埋込み領域の接合面に形成される。第2領域と埋込み領域の接合面は、半導体活性層の面方向に延びていることから、高電界領域が面方向に広く形成される。この結果、高電界領域における最大発熱温度が低く抑えられ、熱破壊が抑制される。半導体活性層の厚みが、2.5μm以下であってもよい。半導体活性層の厚みが2.5μm以下になると最大発熱温度が急激に上昇する現象が確認されている。本明細書で開示される技術は、半導体活性層の厚みが、2.5μm以下の場合に特に有用である。第2領域と埋込み領域の接合面では、埋込み領域の第1導電型の不純物濃度が、半導体活性層の第1導電型の不純物濃度の10倍以上であってもよい。この態様の半導体装置では、第2領域が高濃度な埋込み領域と接触することにより、両者の接合面に高電界領域が形成され易い。本明細書で開示される技術によると、高電界領域の少なくとも一部が半導体活性層の面方向に広げられ、最大発熱温度を低く抑えられる。本明細書で開示される技術を整理しておく。第1特徴n型の埋込み領域の不純物濃度が、n型の半導体活性層の不純物濃度よりも濃いのが望ましい。これにより、p型の第2領域とn型の埋込み領域のpn接合面の電界強度が、n型の埋込み領域が形成されていない場合すなわち、p型の第2領域とn型の半導体活性層のpn接合面の場合よりも高くなる。これにより、高電界領域の少なくとも一部がp型の第2領域とn型の埋込み領域のpn接合面に形成される。第2特徴p型の第2領域とn型の埋込み領域の接合面では、n型の埋込み領域の不純物濃度が、n型の半導体活性層の不純物濃度の10倍以上、より好ましくは100倍以上であるのが望ましい。これにより、高電界領域の多くがp型の第2領域とn型の埋込み領域のpn接合面に形成される。第3特徴n型の第1領域のn型ウェル領域とp型の第2領域のp型ウェル領域が側面で接触している場合、n型の埋込み領域の不純物濃度が、n型ウェル領域の不純物濃度よりも濃いのが望ましい。これにより、高電界領域の多くがp型の第2領域とn型の埋込み領域のpn接合面に形成される。第4特徴半導体活性層の厚みが1~2.5μmの範囲であるのが望ましい。以下、図面を参照して各実施例を説明する。なお、共通する構成要素に関しては共通の符号を付し、その説明を省略することがある。また、以下の例では、半導体基板の材料にシリコンが用いられているが、この例に限らず、他の半導体材料が用いられていてもよい。図1に、複合ICに搭載されるダイオード型の静電気保護用の半導体装置1を示す。半導体装置1は、SOI基板18を用いて形成されている。SOI基板18は、n型又はp型の半導体支持層12と埋込み絶縁層14とn-型の半導体活性層16を備えている。半導体支持層12の材料には、単結晶シリコンが用いられている。半導体支持層12は、リン又はボロンを高濃度に含んでおり、接地電圧に固定されている。埋込み絶縁層14の材料には、酸化シリコンが用いられている。埋込み絶縁層14の厚みは約1.0μmである。半導体活性層16の材料には、単結晶シリコンが用いられている。半導体活性層16は、リンを低濃度に含んでおり、その不純物濃度が約1×1015cm-3である。半導体活性層16の厚み1Hは極めて薄く、約1.6μmである。半導体活性層16には、n型領域23第1領域の一例とp型領域26第2領域の一例とn型の埋込み領域30が形成されている。これらn型領域23とp型領域26と埋込み領域30は、イオン注入技術を利用して形成される。n型領域23は、n型コンタクト領域21とn型ウェル領域22を有しており、イオン注入によってリンが導入された領域である。n型コンタクト領域21は、半導体活性層16の表面部の一部に形成されている。n型コンタクト領域21は、厚みが約0.2μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。n型ウェル領域22は、n型コンタクト領域21を囲むように形成されている。n型ウェル領域22は、厚みが約1.2μmであり、ピーク濃度が約4×1017cm-3であり、そのピーク深さが約0.3μmである。p型領域26は、p型コンタクト領域24とp型ウェル領域25を有しており、イオン注入によってボロンが導入された領域である。p型コンタクト領域24は、半導体活性層16の表面部の一部に形成されている。p型コンタクト領域24は、厚みが約0.3μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。p型ウェル領域25は、p型コンタクト領域24を囲むように形成されている。p型ウェル領域25は、厚みが約1.0μmであり、ピーク濃度が約1.5×1018cm-3であり、そのピーク深さが約0.3μmである。n型コンタクト領域21とp型コンタクト領域24は、所定距離を隔てて配置されており、その間の半導体活性層16の表面に酸化シリコンのLOCOS酸化膜40が形成されている。n型ウェル領域22の側面とp型ウェル領域25の側面は、LOCOS酸化膜40の下方において接触している。また、図1Bに示されるように、n型領域23及びp型領域26の奥行き方向の幅1Wは、約300μmである。埋込み領域30は、半導体活性層16の裏面部に形成されており、埋込み絶縁層14に接触しながら半導体活性層16の面方向に沿って延びている。埋込み領域30は、イオン注入によってリンが導入された領域であり、半導体活性層16の不純物濃度よりも濃い。この例では、埋込み領域30は、p型領域26の裏面側に選択的に形成されており、p型領域26のp型ウェル領域25の裏面に接触している。この例に代えて、埋込み領域30は、n型領域23の裏面側にも形成されてもよい。埋込み領域30は、厚みが約0.6μmであり、ピーク濃度が約8×1017cm-3であり、そのピーク深さが約1.2μmである。半導体装置1はさらに、カソード電極K第1電極の一例とアノード電極A第2電極の一例を備えている。カソード電極Kは、半導体活性層16の表面の一部に形成されており、n型コンタクト領域21にオーミック接触している。カソード電極Kは、図示しない電源の正極側に接続して用いられる。アノード電極Aは、半導体活性層16の表面の一部に形成されており、p型コンタクト領域24にオーミック接触している。アノード電極Aは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。図2に、図1のIIII線に対応した不純物濃度分布を示す。縦軸は、半導体活性層16の不純物濃度を基準として、n型ウェル22とp型ウェル25の不純物濃度を対数表示で表している。なお、IIII線は、n型ウェル領域22とp型ウェル領域25の不純物濃度のピーク深さに対応している。n型ウェル領域22の不純物濃度分布とp型ウェル領域25の不純物濃度分布が交差する点が、n型ウェル領域22とp型ウェル領域25のpn接合面に対応する。図3に、図1のIIIIII線に対応した不純物濃度分布を示す。縦軸は、半導体活性層16の不純物濃度を基準として、p型ウェル領域25と埋込み領域30の不純物濃度を対数表示で表している。p型ウェル領域25の不純物濃度分布と埋込み領域30の不純物濃度分布が交差する深さが、p型ウェル領域25と埋込み領域30のpn接合面に対応する。図3に示されるように、p型ウェル領域25と埋込み領域30のpn接合面では、p型ウェル領域25の不純物濃度と埋込み領域30の不純物濃度の双方が、半導体活性層16の不純物濃度の100倍以上で形成されており、具体的には約500倍である。また、図2及び図3に示されるように、p型ウェル領域25と埋込み領域30のpn接合面における埋込み領域30の不純物濃度は、n型ウェル領域22とp型ウェル領域25のpn接合面におけるn型ウェル領域22の不純物濃度よりも濃い。このような濃度関係が成立していると、n型ウェル領域22とp型ウェル領域25のpn接合面からp型ウェル領域25と埋込み領域30のpn接合面に高電界領域が移動する。静電気放電がカソード電極Kの配線に印加されると、p型ウェル領域25と埋込み領域30のpn接合面の高電界領域図1の1aに対応するがアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、アノード電極Aを介してグランドに放出される。半導体装置1の高電界領域は、p型ウェル領域25と埋込み領域30のpn接合面に形成され、このpn接合面は半導体活性層16の面方向に広く延びている。このため、高電界領域も広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられる。さらに、高電界領域が面方向に延びていることから、半導体活性層16の厚み1Hの影響が緩和されており、例えば、図7のような半導体活性層16に対する依存性も緩和される。この結果、半導体活性層16の厚み1Hが2.5μm以下のような場合において、最大発熱温度を低く抑えられ、熱破壊が抑制される。図4に、複合ICに搭載されるサイリスタ型の静電気保護用の半導体装置2を示す。半導体装置2の半導体活性層16には、n型領域53第1領域の一例とp型のアノード領域54とn型のカソード領域55とp型領域58第2領域の一例と埋込み領域30が形成されている。これらn型領域53とアノード領域54とカソード領域55とp型領域58と埋込み領域30は、イオン注入技術を利用して形成される。なお、この例では、埋込み領域30が半導体活性層16の裏面部の全面に形成されている。n型領域53は、n型コンタクト領域51とn型ウェル領域52を有しており、イオン注入によってリンが導入された領域である。n型コンタクト領域51は、半導体活性層16の表面部の一部に形成されている。n型コンタクト領域51は、厚みが約0.2μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。n型ウェル領域52は、n型コンタクト領域51を囲むように形成されている。n型ウェル領域52は、厚みが約1.2μmであり、ピーク濃度が約4×1017cm-3であり、そのピーク深さが約0.3μmである。アノード領域54は、半導体活性層16の表面部の一部に形成されており、イオン注入によってボロンが導入された領域である。アノード領域54は、厚みが約0.3μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。カソード領域55は、半導体活性層16の表面部の一部に形成されており、イオン注入によってリンが導入された領域である。カソード領域55は、厚みが約0.2μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。p型領域58は、p型コンタクト領域56とp型ウェル領域57を有しており、イオン注入によってボロンが導入された領域である。p型コンタクト領域56は、半導体活性層16の表面部の一部に形成されている。p型コンタクト領域56は、厚みが約0.3μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。p型ウェル領域57は、p型コンタクト領域56を囲むように形成されている。p型ウェル領域57は、厚みが約1.0μmであり、ピーク濃度が約1.5×1018cm-3であり、そのピーク深さが約0.3μmである。半導体装置2はさらに、アノード電極A第1電極の一例とカソード電極K第2電極の一例を備えている。アノード電極Aは、半導体活性層16の表面の一部に形成されており、n型コンタクト領域51及びアノード領域54にオーミック接触している。アノード電極Aは、図示しない電源の正極側に接続して用いられる。カソード電極Kは、半導体活性層16の表面の一部に形成されており、p型コンタクト領域56及びカソード領域55にオーミック接触している。カソード電極Kは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。半導体装置2でも、p型ウェル領域57と埋込み領域30が接触しており、そのpn接合面において、電界が集中し易い状態になっている。このため、静電気放電がアノード電極Aの配線に印加されると、p型ウェル領域57と埋込み領域30のpn接合面の高電界領域図4の2aに対応するがアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、カソード電極Kを介してグランドに放出される。半導体装置2の高電界領域も、半導体活性層16の面方向に広く延びたpn接合面に形成されており、高電界領域が広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられ、熱破壊が抑制される。図5に、複合ICに搭載されるMOS型の静電気保護用の半導体装置3を示す。半導体装置3の半導体活性層16には、n型領域63第1領域の一例とn型のソース領域64とp型領域67第2領域の一例と埋込み領域30が形成されている。これらn型領域63とソース領域64とp型領域67と埋込み領域30は、イオン注入技術を利用して形成される。なお、この例では、埋込み領域30が半導体活性層16の裏面部の全面に形成されている。n型領域63は、n型コンタクト領域61とn型ウェル領域62を有しており、イオン注入によってリンが導入された領域である。n型コンタクト領域61は、半導体活性層16の表面部の一部に形成されている。n型コンタクト領域61は、厚みが約0.2μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。n型ウェル領域62は、n型コンタクト領域61を囲むように形成されている。n型ウェル領域62は、厚みが約1.2μmであり、ピーク濃度が約4×1017cm-3であり、そのピーク深さが約0.3μmである。ソース領域64は、半導体活性層16の表面部の一部に形成されており、イオン注入によってリンが導入された領域である。ソース領域64は、p型領域67によってn型領域63及び埋込み領域30から隔てられている。ソース領域64は、厚みが約0.2μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。p型領域67は、p型コンタクト領域65とp型ウェル領域66を有しており、イオン注入によってボロンが導入された領域である。p型コンタクト領域65は、半導体活性層16の表面部の一部に形成されている。p型コンタクト領域65は、厚みが約0.3μmであり、ピーク濃度が約1×1020cm-3であり、そのピーク深さが約0.01μmである。p型ウェル領域66は、p型コンタクト領域65を囲むように形成されている。p型ウェル領域66は、厚みが約1.0μmであり、ピーク濃度が約4×1017cm-3であり、そのピーク深さが約0.3μmである。半導体装置3はさらに、ドレイン電極D第1電極の一例とゲート部73とソース電極Sとベース電極B第2電極の一例を備えている。ドレイン電極Dは、半導体活性層16の表面の一部に形成されており、n型コンタクト領域61にオーミック接触している。ドレイン電極Dは、図示しない電源の正極側に接続して用いられる。ゲート部73は、半導体活性層16の表面の一部に形成されており、ゲート絶縁膜71とゲート電極72を有している。ゲート電極72は、n型領域63とソース領域64の間のp型領域67に、ゲート絶縁膜71を介して対向している。ソース電極Sは、半導体活性層16の表面の一部に形成されており、ソース領域64にオーミック接触している。ベース電極Bは、半導体活性層16の表面の一部に形成されており、p型コンタクト領域65にオーミック接触している。ゲート電極72、ソース電極S及びベース電極Bは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。半導体装置3でも、p型ウェル領域66と埋込み領域30が接触しており、そのpn接合面において、電界が集中し易い状態になっている。このため、静電気放電がドレイン電極Dの配線に印加されると、p型ウェル領域66と埋込み領域30のpn接合面の高電界領域図5の3aに対応するがアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、ソース電極S及びベース電極Bを介してグランドに放出される。半導体装置3の高電界領域も、半導体活性層16の面方向に広く延びたpn接合面に形成されており、高電界領域が広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられ、熱破壊が抑制される。以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。