入力信号が入力される入力端子と、非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、入力端子に前記増幅器の出力端子が接続された反転増幅器と、一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、前記バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第3トランジスタと、を有するホールド回路。前記第1トランジスタ、前記第2トランジスタ、および、前記第3トランジスタは、いずれもp型MOS-FETであり、前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、請求項1に記載のホールド回路。前記出力電圧が前記入力信号の電圧よりも低い場合に、前記第1トランジスタがオフ状態になりかつ前記第2トランジスタがオン状態になる、請求項2に記載のホールド回路。前記出力電圧が前記入力信号の電圧よりも高い場合に、前記第1トランジスタがオン状態になりかつ前記第2トランジスタがオフ状態になる、請求項2に記載のホールド回路。さらに、リセット信号が入力される非反転リセット端子と、前記リセット信号に対して値が反転した信号である反転リセット信号が入力される反転リセット端子と、ゲート端子に前記反転リセット端子が接続され、ソース端子に、前記入力信号が入力される入力端子と前記増幅器の非反転入力端子とが接続され、バルクに前記電圧源が接続された第4トランジスタと、ゲート端子に前記反転リセット端子が接続され、ソース端子に前記第4トランジスタのドレイン端子が接続され、バルクに前記第1トランジスタのドレイン端子が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第5トランジスタと、ゲート端子に、前記増幅器の出力端子と前記第1トランジスタのゲート端子とが接続され、ソース端子に、前記バッファ回路の出力端子と前記第1トランジスタのソース端子とが接続され、ドレイン端子に、前記第4トランジスタのドレイン端子と前記第5トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第6トランジスタと、ゲート端子に前記非反転リセット端子が接続され、ソース端子に、前記第4トランジスタのソース端子と前記入力信号が入力される入力端子とが接続され、ドレイン端子に、前記第4トランジスタのドレイン端子と前記第5トランジスタのソース端子と前記第6トランジスタのドレイン端子とが接続され、バルクに前記基準電位が接続された第7トランジスタと、を有する請求項2に記載のホールド回路。前記第4トランジスタ、前記第5トランジスタ、および、前記第6トランジスタは、いずれもp型MOS-FETであり、前記第7トランジスタは、n型MOS-FETである、請求項5に記載のホールド回路。さらに、ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記バッファ回路の出力端子と前記第1トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第4トランジスタと、ゲート端子に前記増幅器の出力端子が接続され、ソース端子およびバルクに前記基準電位が接続され、ドレイン端子に前記第4トランジスタのドレイン端子が接続された第5トランジスタと、ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子と前記第3トランジスタのソース端子およびバルクとが接続され、ドレイン端子に、前記第3トランジスタのドレイン端子と前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第4トランジスタのドレイン端子と前記第5トランジスタのドレイン端子とが接続された第6トランジスタと、を有する請求項2に記載のホールド回路。前記第4トランジスタは、p型MOS-FETであり、、前記第5トランジスタ、および、前記第6トランジスタは、いずれもn型MOS-FETである、請求項7に記載のホールド回路。入力信号が入力される入力端子と、非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、入力端子に前記増幅器の出力端子が接続された反転増幅器と、一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、前記バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、ゲート端子に、前記反転増幅器の出力端子が接続され、ソース端子に定電流源が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続された第3トランジスタと、ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、ドレイン端子に、前記定電流源と前記第3トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第4トランジスタと、を有するホールド回路。前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、および、前記第4トランジスタは、いずれもp型MOS-FETであり、前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、請求項9に記載のホールド回路。入力信号が入力される入力端子と、一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、非反転入力端子に前記入力信号が入力される入力端子が接続され、反転入力端子に前記キャパシタの前記一端が接続された差動増幅器と、入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、前記バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に前記差動増幅器の非反転出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第3トランジスタと、を有するホールド回路。前記第1トランジスタ、前記第2トランジスタ、および、前記第3トランジスタは、いずれもp型MOS-FETであり、前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、請求項11に記載のホールド回路。入力信号が入力される入力端子と、非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、入力端子に前記増幅器の出力端子が接続された反転増幅器と、一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、前記バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに前記基準電位が接続された第1トランジスタと、ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子とバルクに前記基準電位が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第3トランジスタと、を有するホールド回路。前記第1トランジスタ、前記第2トランジスタ、および、前記第3トランジスタは、いずれもn型MOS-FETであり、前記入力信号のボトム値に等しい電圧を保持し、前記ボトム値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、請求項13に記載のホールド回路。しかしながら、上述の、スイッチ回路を相補型スイッチ回路として構成することによりホールド回路の動作電圧範囲を拡大するという方策では、拡大される電圧範囲は比較的小さい。そのため、この方策は、上述の問題を根本的に解決する方策とは言えない。また、絶縁ゲート型トランジスタは温度が高くなればなるほどに、その閾値電圧が上昇する性質を有する。そのため、上述した構成には、絶縁ゲート型トランジスタの温度が上昇するとホールド回路の動作電圧範囲がなお更に狭くなる、という問題も存在する。本発明は、上記の問題点を鑑みてなされるものであり、広い動作電圧範囲で精度よく動作するホールド回路の提供を目的とする。この発明にかかるホールド回路は、入力信号が入力される入力端子と、増幅器であって、その非反転入力端子に入力信号が入力される入力端子が接続された増幅器と、反転増幅器であって、その入力端子に増幅器の出力端子が接続された反転増幅器と、キャパシタであって、その一端に増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、バッファ回路であって、その入力端子にキャパシタの一端が接続されたバッファ回路と、バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に増幅器の出力端子が接続され、ソース端子にバッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに電圧源が接続され、ドレイン端子に第1トランジスタのドレイン端子が接続された第2トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに、第1トランジスタのドレイン端子と第2トランジスタのドレイン端子とが接続され、ドレイン端子に、キャパシタの一端とバッファ回路の入力端子とが接続された第3トランジスタと、を有するホールド回路である。本発明にかかるホールド回路は、入力信号の大きさに応じた電圧を保持するキャパシタに接続されたトランジスタ第3トランジスタのソースおよびバルクにかかる電圧が入力信号の電圧および出力電圧の高低関係に応じて適切な値に調節されることで当該トランジスタの閾値電圧の上昇およびリーク電流の増大を抑制することができ、広い動作電圧範囲で精度よく動作することができる。以下、本発明の実施の形態について、詳細に説明する。以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下の回路は一回路例であり、これらに限定されない。本発明の実施の形態によるホールド回路ピークホールド回路、ボトムホールド回路は、比較的広い動作電圧範囲を有するホールド回路である。本発明の実施の形態によるピークホールド回路では、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルクウェル領域の電圧を電圧源の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルクウェル領域の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルクウェル領域との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ピークホールド回路のピーク値検出精度が向上される。本発明の実施の形態によるボトムホールド回路では、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルクウェル領域の電圧を基準電位に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルクウェル領域の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルクウェル領域との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ボトムホールド回路のボトム値検出精度が向上される。実施の形態1.ピークホールド回路1-1.構成図1は、本発明の実施の形態1によるピークホールド回路の構成を示す回路図である。図1に示す実施の形態1によるピークホールド回路100は、入力信号入力電圧Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。ピークホールド回路100は、図1に示すように、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ9、10、および、11と、を備えて構成される。トランジスタ9、10、11は、電界効果トランジスタFETでよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ9、10、11は、p型MOS-FETでよい。キャパシタ5は、一端がトランジスタ11の端子ドレインと接続され、他端が基準電位4に接続される。第1増幅器6は、その非反転入力端子6aに入力端子1が接続され、反転入力端子6bにキャパシタ5の一端が接続される。なお、本発明の第1増幅器6は、出力電圧をハイまたはローに2値化するコンパレータ回路として構成されてもよい。バッファ回路7は、その入力端子7aに、キャパシタ5の一端および第1増幅器6の反転入力端子6bが接続され、出力端子7bに、ピークホールド回路100の出力端子2が接続される。反転増幅器8は、その入力端子8aに第1増幅器6の出力端子6cが接続され、出力端子8bに、トランジスタ10第2トランジスタのゲートとトランジスタ11第3トランジスタのゲートとが接続される。トランジスタ9第1トランジスタにおいては、そのゲートに第1増幅器6の出力端子6cが接続され、ソースに出力端子2が接続され、ドレインに第3トランジスタ11のソースとバルクウェル領域が接続され、バルクウェル領域に電圧源3が接続される。第2トランジスタ10においては、そのゲートに、反転増幅器8の出力端子8bと第3トランジスタ11のゲートとが接続され、ソースとバルクウェル領域に電圧源3が接続され、ドレインに、第3トランジスタ11のソースおよびバルクウェル領域と第1トランジスタ9のドレインとが接続される。第3トランジスタ11においては、そのゲートに、反転増幅器8の出力端子8bと第2トランジスタ10のゲートとが接続され、ソースとバルクウェル領域に、第1トランジスタ9のドレインと第2トランジスタ10のドレインとが接続され、ドレインに、キャパシタ5の一端とバッファ回路7の入力端子7aとが接続される。図2は、実施の形態1における反転増幅器8の構成例を示す回路図である。反転増幅器8は、図2に示すように、第2増幅器16と、抵抗18および19と、基準電圧源17とを含んで構成される。抵抗18第1抵抗は、反転増幅器8の入力端子8aと、第2増幅器16の反転入力端子16bとの間に接続される。抵抗19第2抵抗は、第2増幅器16の反転入力端子16bと、第2増幅器16の出力端子16cとの間に接続される。第2増幅器16の非反転入力端子16aには基準電圧源17が接続され、反転入力端子16bには、第1抵抗18の一端と第2抵抗19の一端とが接続され、出力端子16cには反転増幅器8の出力端子8bが接続される。なお、反転増幅器8は、入力電圧を反転して出力するインバータでも実現でき、また、これらに限定されない。図3は、実施の形態1におけるバッファ回路7の構成例を示す回路図である。バッファ回路7は、図3に示すように、第3増幅器20を含んで構成される。バッファ回路7の非反転入力端子20aにはバッファ回路7の入力端子7aが接続され、反転入力端子20bには、バッファ回路7の出力端子7bと第3増幅器20の出力端子20cとが接続され、出力端子20cにはバッファ回路7の出力端子7bが接続される。なお、バッファ回路7は、入力端子7aと出力端子7bのインピーダンスを変換する回路であればよく、上記構成に限定されるものではない。図4は、トランジスタ9、10、11の構成例p型トランジスタ21を示す回路図および断面図である。図4aは、p型トランジスタ21の等価回路図であり、図4bは、p型トランジスタ21の断面図である。p型トランジスタ21は、図4に示すように、p型の半導体基板p-sub上に形成され、p拡散層である端子ソース21b、ドレイン21cを備える。p型トランジスタ21のバルク21dは、n拡散層であり、ウェル領域n-wellと同電位である。ウェル領域n-wellには、ソース21bとの間、および、ドレイン21cとの間、p型の半導体基板p-subとの間に、それぞれ寄生ダイオード22、23、24が形成される。1-2.動作図5を参照し、ピークホールド回路100の動作について説明する。図5は、ピークホールド回路100の動作による各電圧の時間変化を示すプロットである。入力電圧Vinが、図5のように推移する場合を例に、ピークホールド回路100の動作を説明する。つまり、本例における入力電圧Vinは、時刻ゼロから時刻t1まで単調に増大し、時刻t1においてピーク値を示し、時刻t1以降は、単調に減少するとする。出力電圧Voが入力信号Vinの電圧よりも低い間、つまり、時刻ゼロから時刻t1へ近づく間、第1増幅器6の出力ノード12の電圧V12第1トランジスタ9のゲートにかかる電圧は徐々に小さくなり、第1トランジスタ9は徐々にオン状態になる。ここで反転増幅器8の出力ノード13の電圧V13は、第1増幅器6の出力ノード12の電圧V12を反転した電圧であり、時刻ゼロから時刻t1までの間、第2トランジスタ10のゲートと第3トランジスタ11のゲートそれぞれにかかる電圧は徐々に大きくなり、第2トランジスタ10と第3トランジスタ11はオン状態から徐々にオフ状態となる。時刻ゼロから時刻t1までの期間において第2トランジスタ10と第3トランジスタ11とがオン状態にあるとき、第3トランジスタ11のソースとバルクウェル領域の電圧ノード14の電圧V14は、電圧源3の電圧近傍の電圧となり、キャパシタ5に電荷が蓄積充電される。そして、時間が時刻t1に近づくと、第2トランジスタ10と第3トランジスタ11は徐々にオフ状態に近づき、逆に第1トランジスタ9は徐々にオン状態に近づく。第1トランジスタ9が徐々にオン状態に近づくことで、第3トランジスタ11のソースとバルクウェル領域の電圧ノード14の電圧V14は、電圧源3の電圧近傍の電圧から徐々に出力電圧Vo近傍の電圧に近づき、時刻t1において、電圧V14は、出力電圧Voと同程度の電圧となる。以上のように出力電圧Voが入力信号Vinの電圧より低い間、第2トランジスタ10をオン状態とし、第1トランジスタ9をオフ状態にすることで、第3トランジスタ11のソースとバルクウェル領域の電位を実質的に電圧源3の電圧に等しくする電圧源3の電圧近傍の電圧にすることができる。これにより、入力信号Vinに応じてキャパシタ5に電荷を蓄積させる間、第3トランジスタ11の閾値電圧の上昇が抑制される。このように第1乃至第3トランジスタ9、10、11を動作させることにより、第3トランジスタ11の基板バイアス効果を小さくすることができる。よって、第3トランジスタ11の閾値電圧の上昇がよく抑えられる。そのため、ピークホールド回路100では、入力信号Vinによる動作電圧範囲への影響を低減することが可能となっている。また、出力電圧Voが入力信号Vinの電圧より高い間、つまり、時刻t1以降、第2トランジスタ10はオフ状態となり、また第1トランジスタ9がオン状態になることにより、第3トランジスタ11のソースとバルクウェル領域の電位は、出力電圧Vo近傍の電圧とすることができる。つまり、第3トランジスタ11のソースとバルクウェル領域との電位差を実質的にゼロに等しくすることができる。これにより、第3トランジスタ11のドレインとバルクウェル領域に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。一般に、第3トランジスタ11のドレインとバルクウェル領域に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ5に保持される電荷の量が著しく変動してしまう。だが、ピークホールド回路100では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ5に保持される電荷の量が変動することを防止することができ、よって、キャパシタ5に出力電圧Voを確実に保持させ、ピークホールド回路100のピーク値検出精度を向上させることが可能になっている。1-3.まとめピークホールド回路100では、入力信号Vinの電圧よりも出力電圧Voが低いときには、第3トランジスタ11のソースとバルクウェル領域を電圧源3の電圧に近づける実質的に電圧源3の電圧に等しくすることで、第3トランジスタ11の基板バイアス効果を小さくする。これにより、入力信号Vinの動作電圧範囲を広く保つことができる。また、ピークホールド回路100では、入力信号Vinの電圧より出力電圧Voが高いときには、第1トランジスタ9がオン状態になることで、第3トランジスタ11のソースとバルクウェル領域の電圧をピークホールド回路100の出力端子2の電圧出力電圧Voに近づけることができる。つまり、第3トランジスタ11のソースとバルクウェル領域との電位差を実質的にゼロに等しくすることができる。これにより、第3トランジスタ11のドレインとバルクウェル領域に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ5に保持される電荷の量の変動を防止し、出力電圧Voを確実に保持し、ピークホールド回路100のピーク値検出精度を向上させることができる。実施の形態2.ピークホールド回路2-1.構成図6は、本発明の実施の形態2によるピークホールド回路の構成を示す回路図である。ピークホールド回路200は、入力信号入力電圧Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。また、ピークホールド回路200は、図1に示す実施の形態1のピークホールド回路100に対し、充電された電荷をリセットするための構成を追加してなる回路である。ピークホールド回路200は、図6に示すように、入力端子1と、出力端子2と、反転入力リセット端子25と、非反転入力リセット端子32と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、7つのトランジスタ9、10、11、26、27、28、31と、を備えて構成される。トランジスタ9、10、11、26、27、28、31は、電界効果トランジスタFETでよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ9、10、11、26、27、28は、p型MOS-FETでよく、トランジスタ31は、n型MOS-FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ9、10、11は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。非反転入力リセット端子32には、ハイまたはローの2値をとりうる電圧第1リセット信号RSTが入力される。反転入力リセット端子25には、第1リセット信号RSTを反転させた値を有する第2リセット信号RSTBが入力される。ピークホールド回路200は、第1リセット信号RSTの値がハイの時、キャパシタ5に蓄積された電荷がリセットされる。トランジスタ26第4トランジスタは、そのゲート端子に反転入力リセット端子25が接続され、ソース端子に、入力端子1と第1増幅器6の非反転入力端子6aとが接続され、バルクウェル領域に電圧源3が接続され、ドレイン端子に、トランジスタ27第5トランジスタのソース端子とトランジスタ28第6トランジスタのドレイン端子が接続される。トランジスタ31第7トランジスタは、そのゲート端子に非反転入力リセット端子32が接続され、ソース端子に、第4トランジスタ26のソース端子と入力端子1とが接続され、バルクに基準電位4が接続され、ドレイン端子に第4トランジスタ26のドレイン端子が接続される。第4トランジスタ26および第7トランジスタ31は、相補型スイッチを構成する。相補型スイッチにより、キャパシタ5に充電された電荷をリセットする際のオン抵抗を小さくし、放電可能な電圧範囲を広くする役割を果たす。第5トランジスタ27は、そのゲート端子に反転入力リセット端子25が接続され、ソース端子に、第4トランジスタ26のドレイン端子と第6トランジスタ28のドレイン端子とが接続され、バルクウェル領域に第1トランジスタ9のドレイン端子が接続され、ドレイン端子に、キャパシタ5の一端とバッファ回路7の入力端子7aとが接続される。第6トランジスタ28は、そのゲート端子に、第1増幅器6の出力端子6cと第1トランジスタ9のゲート端子とが接続され、ソース端子に出力端子2が接続され、ドレイン端子に、第4トランジスタ26のドレイン端子と第5トランジスタ27のソース端子とが接続される。2-2.動作図7を参照し、ピークホールド回路200の動作について説明する。図7aは、ピークホールド回路200の動作による各電圧の時間変化を示すプロットである。図7bは、第1リセット信号RSTおよび第2リセット信号RSTBの値の時間変化を示す図である。第1リセット信号RSTは、図7bに示すように、時刻ゼロから時刻t1まで電圧源3の電圧近傍の電圧値を有し、時刻t1で基準電位0V近傍の電圧値にまで立ち下がるものとする。このとき、第2リセット信号RSTBは、図7bに示すように、第1リセット信号RSTの値が反転した値を有する。よって、時刻ゼロから時刻t1までの間、第7トランジスタ31のゲート端子には、ハイの値を有する第1リセット信号RSTが入力され、また、第4トランジスタ26と第5トランジスタ27のゲート端子には、ローの値を有する第2リセット信号RSTBが入力される。したがって、時刻ゼロから時刻t1までの間、第4トランジスタ26と第5トランジスタ27と第7トランジスタ31とがオン状態になる。これにより、キャパシタ5の一端に接続されているノード29における電圧は、入力信号Vinと同程度の電圧となる。このとき、第1増幅器6の出力に接続されたノード12における電圧V12は、図7aに示すように、0V近傍の電圧である。また、反転増幅器8の出力に接続されたノード13における電圧V13は、電圧源3の電圧近傍の電圧となる。よって、第1トランジスタ9と第6トランジスタ28とはオン状態になる。これにより、第5トランジスタ27のソース端子と接続される電圧ノード30と、バルクウェル領域に接続される電圧ノード14とは、入力信号Vinと同程度の電圧になる。そして、時刻t1で、第1リセット信号RSTは基準電位0V近傍の電圧値にまで立ち下がる。よって、時刻t1で、第4トランジスタ26と第5トランジスタ27と第7トランジスタ31はオフ状態になる。このように、ピークホールド回路200では、時刻ゼロから時刻t1までの間、第1リセット信号RSTと第2リセット信号RSTBによって、第4トランジスタ26と第5トランジスタ27と第7トランジスタ31をオン状態とし、キャパシタ5の一端に接続された電圧ノード29を、入力信号Vinの電圧と同程度の電圧にすることができる。なお、第1リセット信号RSTと第2リセット信号RSTBの値電位を変化させるタイミングリセット終了のタイミング、図7における時刻t1は、任意でよいが、入力信号Vinの値が最も高くなるタイミングと一致しないことが望まれる。リセット終了のタイミングである時刻t1から時刻t2まで、キャパシタ5に対する電荷の蓄積充電が行われる。以下、キャパシタ5に対する電荷の蓄積充電について説明する。第1増幅器6の出力ノード12の電圧V12は、時刻t1において、0V付近の電圧から上昇し、その後、時刻t2までの間、徐々に基準電位である0V付近の電圧に近づく。これにより、第1トランジスタ9と第6トランジスタ28は、オフ状態から徐々にオン状態になる。反転増幅器8の出力ノード13の電圧V13は、第1増幅器6の出力ノード12の電圧V12を反転した電圧である。よって、電圧V13は、時刻t1において、電圧源3の電圧から立ち下がり、その後、時刻t2までの間に、徐々に電圧源3電圧近傍の電圧に近づく。これにより、第2トランジスタ10と第3トランジスタ11はオン状態から徐々にオフ状態になる。時刻t1から時刻t2までの期間であって第2トランジスタ10と第3トランジスタ11がオン状態にある間は、第3トランジスタ11のソースとバルクウェル領域の電圧ノード14の電圧は、電圧源3電圧近傍の電圧となり、キャパシタ5は、電荷の蓄積充電を行う。時刻t2に近づくにつれて、第2トランジスタ10と第3トランジスタ11は徐々にオフ状態に近づく。そして、第1トランジスタ9と第6トランジスタ28は徐々にオン状態に近づく。第1トランジスタ9が徐々にオン状態に近づくことにより、第3トランジスタ11のソースとバルクウェル領域にかかる電圧ノード14の電圧は、電圧源3電圧近傍の電圧から徐々に出力電圧Vo近傍の電圧に近づき、時刻t2において、ノード14の電圧は、出力電圧Voと同程度の電圧となる。また、第6トランジスタ28が徐々にオン状態に近づくことにより、第5トランジスタ27のソースの電圧ノード30の電圧は、ノード14の電圧変化と同じように出力電圧Voと同程度の電圧となる。2-3.まとめこのように、ピークホールド回路200では、リセット期間においては、第1リセット信号RSTと第2リセット信号RSTBを用いて第4トランジスタ26と第5トランジスタ27と第7トランジスタ31をオン状態にして、キャパシタ5の一端に接続された電圧ノード29の電圧を入力信号Vinと同程度の電圧にリセットする。これにより、リセット終了後におけるキャパシタ5の一端に接続される電圧ノード29の電圧と入力信号Vinの電圧との電位差を小さくして、入力信号Vinの充電を直ちに開始させることが可能になっている。また、リセット終了後においては、入力信号Vinのピーク値に対応する電荷がキャパシタ5に蓄積充電される。そして、入力信号Vinのピーク値が検出されると、キャパシタ5の一端と接続された第3トランジスタ11と第5トランジスタ27について、そのバルクウェル領域の電位がそれぞれ出力電圧Voに近づけられる。そうすることで、第3トランジスタ11と第5トランジスタ27のそれぞれのドレインとバルクウェルの間に形成される寄生ダイオードにかかる電圧を極めて小さくすることができ、実施の形態1と同様、キャパシタ5に保持された電荷の量が変動することがなく、出力電圧Voが確実に保持され、もって、ピークホールド回路のピーク値検出精度が向上される。実施の形態3.ピークホールド回路3-1.構成図8は、本発明の実施の形態3によるピークホールド回路の構成を示す回路図である。図8に示す実施の形態3によるピークホールド回路300は、入力信号入力電圧Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。ピークホールド回路300は、図1に示す実施の形態1のピークホールド回路100におけるキャパシタ5に電荷を充電するためのトランジスタ第2および第3トランジスタ10および11を相補型に変更し、充電速度を向上した回路である。ピークホールド回路300は、図8に示すように、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、6つのトランジスタ9、10、11、33、34、35とを備えて構成される。トランジスタ9、10、11、33、34、35は、電界効果トランジスタFETでよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ9、10、11、33は、p型MOS-FETでよく、トランジスタ34、35は、n型MOS-FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ9、10、11は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。トランジスタ33第4トランジスタは、そのゲート端子に第1増幅器6の出力端子6cが接続され、ソース端子に出力端子2が接続され、ドレイン端子に、トランジスタ35第6トランジスタのバルクウェル領域とトランジスタ34第5トランジスタのドレイン端子とが接続され、バルクウェル領域に電圧源3が接続される。第5トランジスタ34は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ソースとバルクウェル領域に基準電位4が接続され、ドレイン端子に、第4トランジスタ33のドレイン端子と第6トランジスタ35のバルクウェル領域とが接続される。第6トランジスタ35は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ソース端子に、第1トランジスタ9のドレイン端子と第2トランジスタ10のドレイン端子と第3トランジスタ11のソース端子およびバルクウェル領域とが接続され、ドレイン端子に、第3トランジスタ11のドレイン端子とキャパシタ5の電荷を充電する一端とが接続され、バルクウェル領域に、第4トランジスタ33のドレイン端子と第5トランジスタ34のドレイン端子とが接続される。第3トランジスタ11のゲート端子には、反転増幅器8の出力が入力され、第6トランジスタ35のゲート端子には、第1増幅器6の出力が入力される。よって、第3トランジスタ11への入力と第6トランジスタ35のゲート端子への入力とは互いに極性が逆である。第3トランジスタ11のソース端子および第6トランジスタ35のソース端子は、共通接続される。第3トランジスタ11のソース端子および第6トランジスタ35のドレイン端子もまた、共通接続される。3-2.動作第3トランジスタ11および第6トランジスタ35は、キャパシタ5に電荷を蓄積充電する際のオン抵抗を低くする相補型スイッチの役割を果たす。そのため、ピークホールド回路300では、ピークホールド回路100との比較において、キャパシタ5へ電荷を蓄積させる充電する場合の充電速度が向上される。出力電圧Voよりも入力信号Vinの電圧が低い場合、第5トランジスタ34がオン状態になることにより、第6トランジスタ35のバルクウェル領域の電圧は、基準電位4と同程度になる。そのため、実施の形態1によるピークホールド回路100と同様、第6トランジスタ35の基板バイアス効果を小さくすることができ、閾値電圧の上昇が抑制されることにより、入力信号の動作電圧範囲の狭小化に対する影響を低減することができる。また、出力電圧Voよりも入力信号Vinの電圧が高い場合、第4トランジスタ33がオン状態になることにより、第6トランジスタ35のバルクウェル領域の電圧は、出力電圧Voと同程度になる。そのため、実施の形態1によるピークホールド回路100と同様、第6トランジスタ35のドレインとバルクウェル領域との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、よって、当該寄生ダイオードに流れるリーク電流を極めて小さくすることができる。3-3.まとめ本実施の形態によるピークホールド回路300は、ピークホールド回路100と同等の効果を有し、さらに、ピークホールド回路100との比較において、キャパシタ5へ電荷を蓄積させる充電する場合の充電速度が向上される。実施の形態4.ピークホールド回路4-1.構成図9は、本発明の実施の形態4によるピークホールド回路の構成を示す回路図である。図9に示す実施の形態4によるピークホールド回路400は、入力信号入力電圧Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。ピークホールド回路400は、図1に示す実施の形態1のピークホールド回路100に関し、キャパシタ5を一定電流I1で充電できる回路に変更したものである。本実施の形態においては、一定電流I1の大きさを調整することで、動作速度を変更可能である。ピークホールド回路400は、図9に示すように、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、定電流源40と、4つのトランジスタ36、37、38、39とを備えて構成される。トランジスタ36、37、38、39は、電界効果トランジスタFETでよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ36、37、38、39は、p型MOS-FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。トランジスタ36第1トランジスタは、そのゲート端子に第1増幅器6の出力端子6cが接続され、ドレイン端子に、トランジスタ37第2トランジスタのドレイン端子とトランジスタ38第3トランジスタのバルクウェル領域とが接続され、ソース端子に出力端子2が接続され、バルクウェル領域に電圧源3が接続される。第2トランジスタ37は、そのゲート端子に反転増幅器8の出力端子8bと第3トランジスタのゲート端子とが接続され、ソース端子およびバルクウェル領域に共通して電圧源3が接続され、ドレイン端子に、第1トランジスタ36のドレイン端子と第3トランジスタ38のバルクウェル領域とが接続される。第3トランジスタ38は、そのゲート端子に、反転増幅器8の出力端子8bと第2トランジスタ37のゲート端子とが接続され、ソース端子に、定電流源40とトランジスタ39第4トランジスタのドレイン端子とが接続され、ドレイン端子に、キャパシタ5の一端が接続され、バルクウェル領域に、第1トランジスタ36のドレイン端子と第2トランジスタ37のドレイン端子とが接続される。第4トランジスタ39は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ドレイン端子に、定電流源40と第3トランジスタ38のソース端子とが接続され、ソース端子に出力端子2が接続され、バルクウェル領域に電圧源3が接続される。定電流源40は、その一端に、第3トランジスタ38のソース端子と第4トランジスタドレイン端子とが接続され、他端に電圧源3が接続される。4-2.動作出力電圧Voが入力信号Vinの電圧よりも低い場合には、第2トランジスタ37と第3トランジスタ38とがオン状態になり、第1トランジスタ36と第4トランジスタ39とがオフ状態になる。このとき、キャパシタ5の一端に接続されたノード15には定電流源40の電流が流れ、キャパシタ5が充電される。実施の形態4のピークホールド回路400では、定電流源40の電流の大きさを変更することによって、キャパシタ5の一端のノード15を流れキャパシタ5の充電に寄与する電流I1の大きさを変更することができる。そのため、入力信号Vinの周波数に応じて定電流源40の電流の大きさを変更することによって、高周波数で変動する入力信号Vinでも遅れのない程度の充電速度でキャパシタ5を充電することができる。また、過電流によるキャパシタ5の過充電を抑制し、ピークホールド回路400のピーク値検出精度を向上させることができる。更に、出力電圧Voが入力信号Vinの電圧よりも低い場合には、第3トランジスタ38のバルクウェル領域は、電圧源3に近いとなる。そのため、第3トランジスタ38の基板バイアス効果を小さくすることが可能であり、もって、閾値電圧の上昇を抑制して入力信号Vinの動作電圧範囲の狭小化を抑制することができる。次に、出力電圧Voが入力信号Vinの電圧よりも高い場合には、第2トランジスタ37と第3トランジスタ38とがオフ状態になり、第1トランジスタ36と第4トランジスタ39とがオン状態になる。このとき、キャパシタ5に蓄積された電荷による電圧は保持され、バッファ回路7を介して出力端子2に出力電圧Voが出力される。また、第3トランジスタ38のバルクウェル領域の電圧ノード42の電圧は、出力電圧Voと同程度になる。そのため、第3トランジスタ38のドレイン端子とバルクウェル領域との間に形成される寄生ダイオードにかかる電位差は極めて小さくなり、当該寄生ダイオードを流れるリーク電流を極めて小さくすることができる。4-3.まとめ本実施の形態によるピークホールド回路400は、ピークホールド回路100と同等の効果を有し、さらに、キャパシタ5へ電荷を蓄積させる充電する場合の充電速度を、例えば、入力信号Vinの周波数に適した速さに調整することが容易である。なお、定電流源40は、入力信号Vinの特性例えば、周波数に基づいて、定電流の大きさを制御可能でよい。実施の形態5.ピークホールド回路5-1.構成図10は、本発明の実施の形態5によるピークホールド回路の構成を示す回路図である。図10に示す実施の形態4によるピークホールド回路500は、入力信号入力電圧Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。ピークホールド回路500は、図1に示す実施の形態1のピークホールド回路100における第1増幅器6を差動増幅器43に変更することにより同回路100における反転増幅器8を排し、回路面積の低減を図っている。ピークホールド回路500は、図10に示すように、入力端子1と、出力端子2と、キャパシタ5と、差動増幅器43と、バッファ回路7と、3つのトランジスタ44、45、46とを備えて構成される。トランジスタ44、45、46は、電界効果トランジスタFETでよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ44、45、46は、p型MOS-FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、バッファ回路7は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。差動増幅器43は、その非反転入力端子43aに入力端子1が接続され、反転入力端子43bに、キャパシタ5の電荷を充電する一端とバッファ回路7の入力端子7aとが接続され、反転出力端子43cにトランジスタ45第2トランジスタのゲート端子とトランジスタ46第3トランジスタのゲート端子が接続され、非反転出力端子43dに、トランジスタ44第1トランジスタのゲート端子が接続される。第1トランジスタ44は、そのゲート端子に差動増幅器43の非反転出力端子43dが接続され、ソース端子に出力端子2が接続され、ドレイン端子に、第2トランジスタ45のドレイン端子と第3トランジスタ46のソース端子およびバルクウェル領域とが接続され、バルクウェル領域に電圧源3が接続される。第2トランジスタ45は、そのゲート端子に、差動増幅器43の反転出力端子43cと第3トランジスタ46のゲート端子とが接続され、ソース端子およびバルクウェル領域に電圧源3が接続され、ドレイン端子に、第1トランジスタ44のドレイン端子と第3トランジスタ46のソース端子およびバルクウェル領域とが接続される。第3トランジスタ46は、そのゲート端子に、差動増幅器43の反転出力端子43cと第2トランジスタ45のゲート端子とが接続され、ソース端子およびバルクウェル領域に、第1トランジスタ44のドレイン端子と第2トランジスタ45のドレイン端子とが接続され、ドレイン端子に、キャパシタ5の電荷を充電する一端と差動増幅器43の反転入力端子43bとが接続される。5-2.動作図10に示す本発明の実施の形態5に係るピークホールド回路の動作は、図5を参照して示した実施の形態1のピークホールド回路100の動作と同様である。差動増幅器43の非反転出力端子43dの出力ノード48の電圧の時間変化は、実施の形態1のピークホールド回路100の第1増幅器6の出力端子6cの出力ノード12の電圧V12の時間変化に相当する。また、差動増幅器43の反転出力端子43cの出力ノード47の電圧の時間変化は、実施の形態1のピークホールド回路100の反転増幅器8の出力端子8bの出力ノード13の電圧V13の時間変化に相当する。5-3.まとめ本実施の形態のピークホールド回路500は、実施の形態1のピークホールド回路100と同様に、第3トランジスタ46の基板バイアス効果を小さくすることができる。これによって、第3トランジスタ46の閾値電圧の上昇を抑制し、もって、入力信号Vinの動作電圧範囲の狭小化を抑制することができる。また、入力信号Vinのピーク値を保持した後においては、第3トランジスタ46のドレイン端子とバルクウェル領域との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができる。そのため、ピークホールド回路500では、寄生ダイオードを流れるリーク電流を極めて小さくすることができ、キャパシタ5に保持された電荷の変動を防止し、出力電圧Voを確実に保持することで、ピークホールド回路のピーク値検出精度を向上させることができる。更に、実施の形態1のピークホールド回路100における第1増幅器6を差動増幅器43に変更することで、同回路100の反転増幅器8に相当する構成要素を排することができるため、回路面積と消費電流とを同回路100との比較において低減させることができる。実施の形態6.ボトムホールド回路6-1.構成図11は、本発明の実施の形態6によるボトムホールド回路の構成を示す回路図である。図11に示す実施の形態6によるボトムホールド回路600は、入力信号入力電圧Vinのボトム値を検出して保持し、当該ボトム値を出力電圧Voとして出力する回路である。ボトムホールド回路600は、図11に示すように、実施の形態1のピークホールド回路100と同様な回路構成で実現される。ボトムホールド回路600は、ボトム値を検出可能とするため、ピークホールド回路100の極性とは逆の極性を有するように変更されている。ボトムホールド回路600は、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ49、50、および、51と、を備えて構成される。トランジスタ49、50、51は、電界効果トランジスタFETでよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ49、50、51は、n型MOS-FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。トランジスタ49第1トランジスタは、そのゲート端子に第1増幅器6の出力端子6cが接続され、ドレイン端子に出力端子2が接続され、ソース端子に、トランジスタ51第3トランジスタのドレイン端子およびバルクウェル領域が接続され、バルクウェル領域に基準電位4が接続される。トランジスタ50第2トランジスタは、そのゲート端子に、反転増幅器8の出力端子8bと第3トランジスタ51のゲート端子とが接続され、ソース端子およびバルクウェル領域に基準電位4が接続され、ドレイン端子に、第1トランジスタ49のソース端子と第3トランジスタ51のソース端子およびバルクウェル領域とが接続される。第3トランジスタ51は、そのゲート端子に、反転増幅器8の出力端子8bと第2トランジスタ50のゲート端子とが接続され、ソース端子およびバルクウェル領域に、第1トランジスタ49のソース端子と第2トランジスタ50のドレイン端子とが接続され、ドレイン端子に、キャパシタ5の電荷を充電する一端とバッファ回路7の入力端子7aとが接続される。6-2.動作図12を参照し、ボトムホールド回路600の動作について説明する。図12は、ボトムホールド回路600の動作による各電圧の時間変化を示すプロットである。入力電圧Vinが、図12のように推移する場合を例に、ボトムホールド回路600の動作を説明する。つまり、本例における入力電圧Vinは、時刻ゼロから時刻t1まで単調に減少し、時刻t1においてボトム値を示し、時刻t1以降は、単調に増加するとする。また、時刻ゼロにおいて、キャパシタ5は、図示しない電源によって入力信号の最大電圧以上の電圧で充電されているものとする。出力電圧Voが入力信号Vinの電圧よりも高い間、つまり、時刻ゼロから時刻t1へ近づく間、第1増幅器6の出力ノード12の電圧V12第1トランジスタ49のゲートにかかる電圧は徐々に大きくなり、第1トランジスタ49は徐々にオン状態になる。ここで反転増幅器8の出力ノード13の電圧V13は、第1増幅器6の出力ノード12の電圧V12を反転した電圧であり、時刻ゼロから時刻t1までの間、第2トランジスタ50のゲートと第3トランジスタ51のゲートそれぞれにかかる電圧は徐々に小さくなり、第2トランジスタ50と第3トランジスタ51はオン状態から徐々にオフ状態となる。時刻ゼロから時刻t1までの期間において第2トランジスタ50と第3トランジスタ51とがオン状態にあるとき、第3トランジスタ51のソースとバルクウェル領域の電圧ノード52の電圧V52は、0Vである基準電位4の電圧近傍の電圧となり、キャパシタ5の電荷が放電される。そして、時間が時刻t1に近づくと、第2トランジスタ50と第3トランジスタ51は徐々にオフ状態に近づき、逆に第1トランジスタ49は徐々にオン状態に近づく。第1トランジスタ49が徐々にオン状態に近づくことで、第3トランジスタ51のソースとバルクウェル領域の電圧ノード52の電圧V52は、0Vである基準電位4の電圧近傍の電圧から徐々に出力電圧Vo近傍の電圧に近づき、時刻t1において、電圧V52は、出力電圧Voと同程度の電圧となる。以上のように出力電圧Voが入力信号Vinの電圧より高い間、第2トランジスタ50をオン状態とし、第1トランジスタ49をオフ状態にすることで、第3トランジスタ51のソースとバルクウェル領域の電位を0Vである基準電位4の電圧の近傍の電圧にすることができる。これにより、入力信号Vinに応じてキャパシタ5の電荷を放電させる間、第3トランジスタ51の閾値電圧の上昇が抑制される。このように第1乃至第3トランジスタ49、50、51を動作させることにより、第3トランジスタ51の基板バイアス効果を小さくすることができる。よって、第3トランジスタ51の閾値電圧の上昇がよく抑えられる。そのため、ボトムホールド回路600では、入力信号Vinによる動作電圧範囲への影響を低減することが可能となっている。また、出力電圧Voが入力信号Vinの電圧より低い間、つまり、時刻t1以降、第2トランジスタ50はオフ状態となり、また第1トランジスタ49がオン状態になることにより、第3トランジスタ51のソースとバルクウェル領域の電位は、出力電圧Vo近傍の電圧とすることができる。これにより、第3トランジスタ51のドレインとバルクウェル領域に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。一般に、第3トランジスタ51のドレインとバルクウェル領域に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ5に保持される電荷の量が著しく変動してしまう。だが、ボトムホールド回路600では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ5に保持される電荷の量が変動することを防止することができ、よって、キャパシタ5に出力電圧Voを確実に保持させ、ボトムホールド回路600のボトム値検出精度を向上させることが可能になっている。6-3.まとめボトムホールド回路600では、入力信号Vinの電圧よりも出力電圧Voが高いときには、第3トランジスタ51のソースとバルクウェル領域を0Vである基準電位4の電圧に近づけることで、第3トランジスタ51の基板バイアス効果を小さくする。これにより、入力信号Vinの動作電圧範囲を広く保つことができる。また、ボトムホールド回路600では、入力信号Vinの電圧より出力電圧Voが低いときには、第1トランジスタ49がオン状態になることで、第3トランジスタ51のソースとバルクウェル領域の電圧をボトムホールド回路600の出力端子2の電圧出力電圧Voに近づけることができる。これにより、第3トランジスタ51のドレインとバルクウェル領域に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ5に保持される電荷の量の変動を防止し、出力電圧Voを確実に保持し、ボトムホールド回路600のボトム値検出精度を向上させることができる。