"絶縁層と、前記絶縁層の一方の面に設けられ、第1の開口部を有する第1のソルダーレジスト層と、前記第1の開口部内に少なくとも一部が前記絶縁層と接するように設けられた第1の電極と、前記絶縁層内に設けられたビアプラグと、前記絶縁層の他方の面に設けられたパターン配線とを有し、前記ビアプラグにより前記第1の電極と接続された配線部と、前記配線部を被覆するように、前記絶縁層の他方の面に設けられ、前記配線部の一部を露出する第2の開口部を有する第2のソルダーレジスト層と、を備え、前記第1のソルダーレジスト層の前記第1の開口部内に、前記第1の電極の少なくとも一部が埋設され、前記第1の電極の側壁面の少なくとも一部は、前記第1の開口部の内壁面又は前記絶縁層に接していることを特徴とする配線基板。前記第2の開口部に露出された部分の前記配線部に形成された第2の電極を更に備えたことを特徴とする請求項1記載の配線基板。前記第1の電極の厚さと前記第1のソルダーレジスト層の厚さとが、略同一であることを特徴とする請求項1または2記載の配線基板。前記第1の電極が、前記第1のソルダーレジスト層より突出して設けられていることを特徴とする請求項1または2記載の配線基板。前記第1の電極が、前記第1のソルダーレジスト層の外側の面より、凹んで設けられていることを特徴とする請求項1または2記載の配線基板。前記絶縁層と、前記配線部とが多層に積層された多層配線構造を有し、前記多層配線構造の一方の面を形成する絶縁層が前記第1のソルダーレジスト層で被覆されると共に、前記多層配線構造の他方の面を形成する絶縁層が前記第2のソルダーレジスト層で被覆されることを特徴とする請求項1ないし5のうち、いずれか1項記載の配線基板。請求項1乃至6のうち、いずれか1項記載の配線基板と、前記配線基板に実装される半導体チップと、を備えた半導体装置であって、前記半導体チップを前記第1の電極と電気的に接続したことを特徴とする半導体装置。請求項1乃至6のうち、いずれか1項記載の配線基板と、前記配線基板に実装される半導体チップと、を備えた半導体装置であって、前記半導体チップを前記第2の開口部に露出された部分の前記配線部に形成された第2の電極と電気的に接続したことを特徴とする半導体装置。しかし、上記のビルドアップ法を用いて形成される配線基板をさらに薄型化する要求があったため、上記の支持基板を除去した構造、いわゆるコアレス構造を有する配線基板が提案されていた。しかし、配線基板をコアレス構造とした場合には配線基板の剛性が小さくなる。そのため、支持基板を除去、または配線基板を支持基板より剥離した後で配線基板に対して必要な層を積層し、また加工を加える工程を設ける場合に、困難となる問題があった。このような工程の例について以下に説明する。例えば、ビルドアップ層は、吸水性が高く、表面が露出した状態では長期の絶縁信頼性に懸念が生じる場合があり、表面はソルダーレジスト層などの保護層で覆われていることが好ましい。しかし、従来のビルドアップ法では、支持基板直上に形成されるビルドアップ層の表面を覆うソルダーレジスト層を形成する場合には支持基板を除去するか、または当該ビルドアップ層を支持基板より剥離する必要があった。この場合、支持基板が除去されて剛性が小さくなった加工途中の配線基板を搬送する必要があり、配線基板を損傷する懸念が大きくなる問題がある。また、支持基板を除去した後にビルドアップ層にソルダーレジスト層を形成する場合には、剛性が不十分なため、配線基板の平面度が問題になる場合があった。そのため、ソルダーレジスト層の加工精度を良好に維持することが困難となる場合があった。このようなソルダーレジスト層の加工精度の問題は、特に高密度高集積化された近年の高性能半導体チップに対応する配線基板を形成する場合に顕著になる。そこで、本発明では上記の問題を解決した、新規で有用な配線基板の形成方法で形成された配線基板を提供することを統括的課題としている。本発明の具体的な課題は、薄型化が可能であって、高密度配線に対応可能な配線基板、および当該配線基板に半導体チップが実装されてなる半導体装置を提供することである。本発明の一観点によれば、絶縁層と、前記絶縁層の一方の面に設けられ、第1の開口部を有する第1のソルダーレジスト層と、前記第1の開口部内に少なくとも一部が前記絶縁層と接するように設けられた第1の電極と、前記絶縁層内に設けられたビアプラグと、前記絶縁層の他方の面に設けられたパターン配線とを有し、前記ビアプラグにより前記第1の電極と接続された配線部と、前記配線部を被覆するように、前記絶縁層の他方の面に設けられ、前記配線部の一部を露出する第2の開口部を有する第2のソルダーレジスト層と、を備え、前記第1のソルダーレジスト層の前記第1の開口部内に、前記第1の電極の少なくとも一部が埋設され、前記第1の電極の側壁面の少なくとも一部は、前記第1の開口部の内壁面又は前記絶縁層に接していることを特徴とする配線基板が提供される。本発明によれば、薄型化が可能であって、高密度配線に対応可能な配線基板、および当該配線基板に半導体チップが実装されてなる半導体装置を提供することができる。以下、図面を参照して、本発明の実施例についての説明を行う。実施例1図1A~図1Eは、本発明の実施例1による配線基板の製造方法を手順を追って示した図である。まず、図1Aに示す工程では、例えばCuなどの導電材料よりなる支持基板101上に、例えばスクリーン印刷法により、感光性樹脂材料よりなるソルダーレジスト層102を形成する。この場合、前記ソルダーレジスト層102は、例えばフィルム状のレジスト材料のラミネートや塗布法などにより形成することも可能である。次に、前記ソルダーレジスト層102に対して、マスクパターン図示せずを介して紫外線を照射し、露光させることでパターニングを行い、開口部102Aを形成する。当該開口部102Aからは前記支持基板101が露出した状態となる。次に、図1Bに示す工程において、前記支持基板101を導電経路にした電解メッキにより、前記支持基板101上に、前記開口部102Aに埋設するように、例えばAu/Niよりなる電極103を形成する。なお、Au/Niよりなる電極とは、配線基板が完成した際にAuが表面側接続面となるように形成された、Au層とNi層が積層されてなる電極を意味している以下同じ。この場合、前記支持基板101が導電材料よりなると電解メッキで前記電極103を形成することが可能であり、前記支持基板101がCuなどの低抵抗の導電材料よりなるとさらに好適である。次に、図1Cに示す工程において、前記ソルダーレジスト層102上、および前記電極103上に、例えば、熱硬化性のエポキシ樹脂などよりなる絶縁層ビルドアップ層104を形成する。次に、前記絶縁層104に、例えばレーザによりビアホールを形成する。次に、当該ビアホールにビアプラグ105を形成するとともに、前記絶縁層104上に、当該ビアプラグ105に接続されるパターン配線106を、例えばセミアディティブ法により形成する。この場合、前記絶縁層104上に無電解メッキでシード層を形成した後、電解メッキにより、前記ビアプラグ105と前記パターン配線106を形成することが好ましい。このようにして、前記ビアプラグ105と前記パターン配線106よりなる配線部が形成される。次に、図1Dに示す工程において、前記絶縁層104上に、前記パターン配線106を覆うようにソルダーレジスト層107を、例えばスクリーン印刷法により形成する。次に、前記ソルダーレジスト層107に対して、マスクパターン図示せずを介して紫外線を照射し、露光させることでパターニングを行い、開口部107Aを形成する。当該開口部107Aからは前記パターン配線106の一部が露出した状態となる。次に、図1Eに示す工程において、前記支持基板101を、例えばウェットエッチングにより除去し、配線基板100を形成する。上記の配線基板100は、前記電極103が、例えばマザーボードなどの外部接続機器に接続される側いわゆるランド側であり、前記開口部107Aより露出する前記パターン配線106には、例えば半導体チップが接続される。この場合、前記電極103には、例えばソルダーボールなどが形成されていてもよい。また、前記前記開口部107Aより露出する前記パターン配線106には、例えばAu/Niなどよりなる電極や、またはソルダーボール、またはリフロー用のハンダ層などが形成されていてもよい。本実施例では、前記絶縁層104の形成に先立ち、前記支持基板101上に前記ソルダーレジスト層102を形成していることが特徴の一つである。このため、コアレス構造であって配線基板の両側がソルダーレジスト層で覆われたビルドアップ法による配線基板を形成することが可能となっている。この場合、前記絶縁層104の両側をソルダーレジスト層で保護することが可能となると共に、前記絶縁層104の両側にかかるストレスの差が小さくなり、配線基板の反りが抑制される効果を奏する。さらに、本実施例の場合、前記ソルダーレジスト層107が前記支持基板101に支持された状態で前記開口部107Aが形成されるため、前記開口部107Aを形成する場合に前記ソルダーレジスト層107の平面度が良好である。そのため、前記開口部107Aの加工精度が良好となり、微細な形状や微細なピッチで前記開口部107Aを形成することが可能となる。近年の半導体チップは高集積化高密度配線化が進んでおり、半導体チップと配線基板の接続部も狭ピッチ化や高密度配線化が進んでいるため、特に前記開口部107Aの位置決め精度や形状の加工精度が必要とされる。本実施例による配線基板の製造方法によれば、これらの要求に対応し、狭ピッチ化高密度配線化に対応した配線基板を形成することが可能となる。また、本実施例による配線基板の製造方法では、上記の高密度配線に対応しつつ、前記支持基板を除去していわゆるコアレス構造を実現し、配線基板の薄型化を実現している。また、本実施例による配線基板では、前記電極103が、マザーボードなどの外部機器接続側いわゆるランド側となっている。そのため、前記開口部102Aの面積開口径が、前記開口部107Aの面積開口径よりも大きくなっている。例えば、前記半導体チップが接続される前記開口部107Aの開口径は、80μm~100μm程度、マザーボードなどに接続される前記開口部102Aの開口径は、0.5mm~1mm程度とその開口径に大きな差が有る。例えば、大きな開口部を形成する場合にレーザを用いた場合、時間を要する問題がある。本実施例では、開口部102Aのパターニングを感光により行っており、レーザの場合に比べて速やかに開口部を形成することが可能となっている。また、前記ソルダーレジスト層107を形成する前に、図1Cに示す工程を繰り返し実施することで多層配線構造を有する配線基板を形成することができる。例えば、上記のソルダーレジスト層102、107を構成する材料としては、エポキシアクリル系樹脂、エポキシ系樹脂、アクリル系樹脂を用いることができる。また、前記ソルダーレジスト層102、107のパターニング方法としては、上記に示した露光現像による方法に限定されるものではない。例えば、スクリーン印刷法により、開口部が形成パターニングされたソルダーレジスト層を形成するようにしてもよい。この場合、ソルダーレジスト層に感光性のもの以外の材料を用いることが可能である。また、本実施例では前記電極103と前記ソルダーレジスト層102の厚さが略同じであるが、本発明はこれに限定されるものではなく、必要に応じて以下に示すように様々に前記電極103を変形変更することが可能である。実施例2図2A~図2Fは、本発明の実施例2による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例1の場合と同様の方法で形成が可能である。まず、図2Aに示す工程は、図1Aに示した工程と同様であり、前記支持基板101上に前記ソルダーレジスト層102を形成し、当該ソルダーレジスト層102に前記開口部102Aを形成する。次に、図2Bに示す工程において、前記開口部102Aより露出する前記支持基板101をエッチングして凹部101Aを形成する。次に、図2Cに示す工程において、実施例1の図1Bに示した工程と同様にして、前記支持基板101を導電経路にした電解メッキにより、前記支持基板101の前記凹部101Aと前記開口部102Aの一部に、埋設するように、例えばAu/Niよりなる電極103Aを形成する。この場合、前記支持基板101が導電材料よりなると電解メッキで前記電極103Aを形成することが可能であり、前記支持基板101がCuなどの低抵抗の導電材料よりなるとさらに好適である。次に、図2D~図2Fに示す工程において、実施例1の図1C~図1Eに示した工程と同様にして、前記絶縁層104、前記ビアプラグ105、前記パターン配線106、前記ソルダーレジスト層107、および前記開口部107Aを形成し、前記支持基板101を除去して配線基板100Aを形成する。本実施例の場合、前記電極103Aが前記凹部101Aに形成される以外は、実施例1と同様にして配線基板を形成することが可能であり、実施例1の場合と同様の効果を奏する。本実施例による配線基板100Aでは、前記電極103Aが、前記ソルダーレジスト層102より突出した構造となっている。このため、例えば前記電極103Aとマザーボードの接続部などをソルダーボールにより接続する場合、当該ソルダーボールと前記電極103Aの接触面積が大きくなるため、電気的な接続信頼性が良好となる効果を奏する。実施例3また、図3A~図3Fは、本発明の実施例3による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例1の場合と同様の方法で形成が可能である。まず、図3Aに示す工程は、図1Aに示した工程と同様であり、前記支持基板101上に前記ソルダーレジスト層102を形成し、当該ソルダーレジスト層102に前記開口部102Aを形成する。次に、図3Bに示す工程において、前記開口部102Aより露出する前記支持基板101上に、電極高さ調整層103Bを、例えば電解メッキ法により形成する。この場合、前記支持基板101が導電材料よりなると電解メッキで前記電極高さ調整層103Bを形成することが可能であり、前記支持基板101がCuなどの低抵抗の導電材料よりなるとさらに好適である。次に、図3Cに示す工程において、実施例1の図1Bに示した工程と同様にして、前記支持基板101および前記電極高さ調整層103Bを導電経路にした電解メッキにより、前記電極高さ調整層103B上に例えばAu/Niよりなる電極103Cを形成する。次に、図3D~図3Fに示す工程において、実施例1の図1C~図1Eに示した工程と同様にして、前記絶縁層104、前記ビアプラグ105、前記パターン配線106、前記ソルダーレジスト層107、および前記開口部107Aを形成し、前記支持基板101を除去して配線基板100Bを形成する。本実施例の場合、図3Fに示す工程においては、前記支持基板101がウェットエッチングにより除去される場合に、前記電極高さ調整層103Bが同様に除去される。このため、前記支持基板101と前記電極高さ調整層103Bは、同じ材料、例えばCuまたはCu合金よりなるようにすることが好ましい。本実施例の場合、前記電極103Cの形成方法以外は、実施例1と同様にして配線基板を形成することが可能であり、実施例1の場合と同様の効果を奏する。本実施例による配線基板100Bでは、前記電極103Cが、前記ソルダーレジスト層102の外側の面より凹んだ構造となっている。このため、前記電極103Cの機械的な強度が良好となる効果を奏する。また、前記電極103Cと、接続端子などが半田付けにより接続される場合、半田が流出して隣接する電極が短絡されることが抑制される効果を奏する。また、前記電極103Cにソルダーボール接合する場合、ソルダーボールの載置を好適に行える効果を奏する。また、本実施例に示した電極がソルダーレジスト層より凹んだ構造は、次に実施例4に示すような構造に変形することも可能である。実施例4図4A~図4Fは、本発明の実施例4による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例3の場合と同様の方法で形成が可能である。まず、図4Aに示す工程は、図3Aに示した工程と同様であり、前記支持基板101上に前記ソルダーレジスト層102を形成し、当該ソルダーレジスト層102に前記開口部102Aを形成する。次に、図4Bに示す工程において、前記開口部102Aより露出する前記支持基板101上に、電極高さ調整層103Dを、例えば電解メッキ法により形成する。実施例3の場合は、例えば前記電極高さ調整層103Bの厚さが前記ソルダーレジスト層102の厚さより薄くなっているが、本実施例の場合には前記電極高さ調整層103Dの厚さが前記ソルダーレジスト層102の厚さと略同じになっている。次に、図4Cに示す工程において、実施例3の図3Cに示した工程と同様にして、前記支持基板101と前記電極高さ調整層Dを導電経路にした電解メッキにより、前記電極高さ調整層103D上に例えばAu/Niよりなる電極103Eを形成する。次に、図4D~図4Fに示す工程において、実施例3の図3D~図3Fに示した工程と同様にして、前記絶縁層104、前記ビアプラグ105、前記パターン配線106、前記ソルダーレジスト層107、および前記開口部107Aを形成し、配線基板100Cを形成する。本実施例の場合、実施例3の図3Fに示した工程と同様に、前記支持基板101がウェットエッチングにより除去される場合に、前記電極高さ調整層103Dが同様に除去される。このため、前記支持基板101と前記電極高さ調整層103Dは、同じ材料、例えばCuよりなるようにすることが好ましい。本実施例の場合、前記電極103Eの形成方法以外は、実施例3と同様にして配線基板を形成することが可能であり、実施例3の場合と同様の効果を奏する。本実施例による配線基板100Cでは、前記電極103Eが、前記ソルダーレジスト層102の外側の面より凹んだ構造となっており、当該電極103Eは、前記絶縁層104に略埋設した構造となっている。すなわち、前記電極103Eの側壁面全体が、前記絶縁層104に接するように形成されている。このため、実施例3の場合の効果を奏することに加えて、前記電極103Cの機械的な強度が実施例3の場合に比べてさらに良好となる効果を奏する。また、前記電極103Eの面積は、前記開口部102Aの面積より大きくなっている。これは、電解メッキで前記電極103Eを形成する場合、略等方的に成長するため、電極の横方向への成長があるためである。このため、電極103Eの周縁部がソルダーレジスト層102に被覆された構造となり、電極103Eの強度が良好になる効果を奏する。また、本実施例においては、前記電極高さ調整層の厚さが、前記ソルダーレジスト層102の厚さと略同じ場合を例にとって説明したが、前記電極高さ調整層の厚さは前記ソルダーレジスト層102の厚さ以上であれば、上記に示した場合と同様の効果を奏する。実施例5また、例えば上記の実施例1~実施例4の場合において、前記支持基板101を2枚貼り合わせた構造を用いて、それぞれの支持基板に配線基板を形成することも可能であり、この場合、配線基板を形成する効率を良好とすることができる。図5は、本発明の実施例5による配線基板の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図5は、本実施例において、実施例1の図1Dに示した工程に相当する工程を示している。図5を参照するに、本実施例では、前記支持基板101は、支持基板101aと貼り合わせられた構造を有している。当該支持基板101aには、ソルダーレジスト層102a,電極103a,絶縁層104a,ビアプラグ105a,パターン配線106a,ソルダーレジスト層107a、および開口部107bが形成されている。前記ソルダーレジスト層101a,電極103a,絶縁層104a,ビアプラグ105a,パターン配線106a,ソルダーレジスト層107a、および開口部107bは、それぞれ、前記ソルダーレジスト層101,電極103,絶縁層104,ビアプラグ105,パターン配線106,ソルダーレジスト層107、および開口部107Aに相当し、実施例1の場合と同様にして形成することが可能である。さらに、本図に示す工程の後、支持基板101と支持基板101aを分離し、実施例1の図1Eに示した工程に相当する工程を実施し、前記支持基板101と前記支持基板101aをウェットエッチングにより除去することで、2つの配線基板を形成することが可能となる。以上、実施例に説明した構造材料などは一例であり、適宜変形変更が可能であることは明らかである。例えば、前記電極103,103A,103C,103E,103aなどを構成する材料は、Au/Niに限定されず、例えば、Au/Ni/Cu,Au/Pd/Ni,Au/Pd/Ni/Cu,Au/Pd/Ni/Pd,Au/Pd/Ni/Pd/Cu,Sn-Pb/Ni,Sn-Pb/Ni/Cu,Sn-Ag/Ni,Sn-Ag/Ni/Cu、などを用いることが可能である。なお、上記の材料は、配線基板が完成した際に、表面外側となる金属層から順に記載している。また、必要に応じて、例えば配線基板の周縁部に補強板を設けるなどして配線基板の剛性を高める構造としてもよい。実施例6次に、上記の配線基板に対して、半導体チップを実装して半導体装置を製造する例を、図6A~6Bを用いて手順を追って説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。なお、以下の例では、実施例1に記載した実装基板に半導体チップを実装する場合を例にとって、説明するが、実施例2~実施例5に記載した実装基板にも同様の手順で半導体チップを実装して半導体装置を製造することができる。本実施例による半導体装置の製造方法では、まず、実施例1に示した、図1A~図1Dに示した工程を実施する。次に、図6Aに示す工程で、前記ソルダーレジスト層107の前記開口部107Aから露出した前記パターン配線106上に、Au/Niよりなる電極108を、例えばスパッタリング法、電解メッキ法、または無電解メッキ法などにより形成する。次に、図6Bに示す工程において、半導体チップ接続端子例えば半田ボール202が形成された半導体チップ201を、前記半導体チップ接続端子202と前記電極108が電気的に接続されるようにして、フリップチップ実装する。前記半導体チップ201は、前記電極108を介して前記パターン配線106に電気的に接続される。次に、前記半導体チップ201と前記ソルダーレジスト層107の間に、アンダーフィル203を浸透させて硬化させることで、実装部分の絶縁と信頼性を確保する。次に、図6Cに示す工程において、図1Eに示した工程と同様にして、前記支持基板101を、例えばウェットエッチングにより除去する。次に、図6Dに示す工程において、前記支持基板101を除去したことで露出した前記電極103に、外部接続端子例えば半田ボール109を形成する。なお、本実施例の場合には、BGABallGridArray構造を有する半導体装置を製造する場合を例にとって説明しているため、前記電極103には半田ボールを形成するが、これに限定されるものではない。例えば、PGAPinGridArray構造を有する半導体装置では、前記電極103には外部接続端子としてピンが形成される。また、外部接続端子の形成を省略し、配線基板半導体装置の電極自体を外部接続端子として用いるLGALandGridArray構造としてもよい。次に、図6Eに示す工程において、前記基板104、ソルダーレジスト層102、107を切断し、個片化することで、図6Fに示す半導体装置200を形成することができる。この場合、前記基板104上に、複数の半導体チップ201が実装された構造を形成し、その後基板104ソルダーレジスト層102、107を切断して個片化することで、複数の半導体装置を形成することができる。なお、本実施例では半導体装置を1個のみ図示している。本実施例による半導体装置の製造方法によれば、実施例1に記載した効果と同様の効果を奏し、薄型化が可能であって、高密度配線に対応可能な半導体装置を製造することができる。実施例7また、半導体チップの実装方法は、実施例6に記載した場合に限定されるものではない。図7は、実施例7による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。本実施例による半導体装置の製造方法では、まず、実施例6の図6Aまでの工程を実施する。次に、図7に示す工程実施例6の図6Bの工程に対応において、半導体チップ201Aを前記ソルダーレジスト層107上に搭載し、さらに前記半導体チップ201Aと前記電極108を、ワイヤ202Aで接続する。この場合、前記半導体チップ201Aと前記ソルダーレジスト層107の間には樹脂製のフィルムを挿入し接着するようにしてもよい。さらに、前記半導体チップ201Aを、樹脂層203Aで封止する。図7の工程の後は、実施例6に示した図6C~図6Fに相当する工程を実施すれば実施例6の場合と同様にして半導体装置を製造することができる。このように、半導体チップの実装は、ワイヤボンディングによって行うことも可能である以下の例においても同様。実施例8また、上記の実施例6または実施例7において、外部接続端子半田ボール109の形成方法を変更してもよい。図8A~図8Bは、実施例8による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。本実施例による半導体装置の製造方法では、まず、実施例1の図1Aに示した工程を実施する。次に、図8Aに示す工程において、前記開口部102Aより露出する前記支持基板101を、例えば前記ソルダーレジスト層102をマスクにしてエッチングし、凹部101Hを形成する。次に、図8Bに示す工程において、前記支持基板101を導電経路にしたはんだ等の電解メッキにより、前記凹部101Hを埋設するように、外部接続端子109を形成する。さらに、当該外部接続端子109上に、電解メッキにより、図1Bに示した工程と同様にして、例えばAu/Niよりなる電極103を形成する。以下の工程は、実施例7または実施例8と同様の工程を実施すればよい。すなわち、図1C~図1Dに示した工程と、図6A~図6Fに示した工程を実施すればよい。また、図6Bの工程は図7の工程に置き換えてもよい。この場合、図6Dに示した外部接続端子を形成する工程は不要となる。このようにして、外部接続端子を形成する方法工程を変更してもよい。実施例9また、上記の実施例6~実施例8では、半導体チップをソルダーレジスト層107の側に実装したが、本発明による半導体装置の製造方法は、これに限定されるものではない。例えば、以下に説明するように、半導体チップを、支持基板を除去したことで露出する電極に接続されるように実装してもよい。図9A~図9Fは、実施例9による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。本実施例による半導体装置の製造方法では、まず、実施例1に示した、図1A~図1Dに示した工程に相当する工程を実施する。次に、図9Aに示す工程で、前記ソルダーレジスト層107の前記開口部107Aから露出した前記パターン配線106上に、Au/Niよりなる電極108Fを、例えばスパッタリング法、電解メッキ法または無電解メッキ法などにより形成する。なお、本実施例の場合、電極103F実施例6~8の場合の電極103に相当に半導体チップが実装されるため、実施例6~8の電極103に比べて電極103Fの面積が小さくなっている。また、前記電極108F実施例6~8の場合の電極108に相当に後の工程において外部接続端子例えば半田ボールなどが形成されるため、実施例6~8の電極108に比べて電極108Fの面積が大きくなっている。ここまでの工程においては、これらの電極の形状電極に応じたソルダーレジストの開口部以外は、実施例6~8の場合と同様にする。次に、図9Bに示す工程において、図1Eに示した工程と同様にして、前記支持基板101を、例えばウェットエッチングにより除去する。ここで、前記電極103Fが露出する。次に、図9Cに示す工程において、半導体チップ接続端子例えば半田ボール202Fが形成された半導体チップ201Fを、前記半導体チップ接続端子202Fと前記電極103Fが電気的に接続されるようにして、フリップチップ実装する。前記半導体チップ201Fは、前記電極103Fを介して前記パターン配線106に電気的に接続される。すなわち本実施例の場合には、前記支持基板101を除去したことで露出する前記電極103Fの側に半導体チップを実装している。次に、前記半導体チップ201Fと前記ソルダーレジスト層102の間に、アンダーフィル203Fを浸透させて硬化させることで、実装部分の絶縁と信頼性を確保する。次に、図9Dに示す工程において、前記電極108Fに、外部接続端子半田ボール109Fを形成する。なお、実施例6の場合と同様に、前記外部接続端子109Fの形成を省略するか、または前記電極108Fに外部接続端子としてピンを形成してもよい。次に、図9Eに示し工程において、前記基板104、ソルダーレジスト層102、107を切断し、個片化することで、図9Fに示す半導体装置200Aを形成することができる。本実施例による半導体装置の製造方法によれば、実施例6に記載した効果と同様の効果を奏し、薄型化が可能であって、高密度配線に対応可能な半導体装置を製造することができる。また、半導体チップの実装は、実施例7に示したようにワイヤボンディングと樹脂封止により行ってもよい。実施例10また、上記の実施例9において、半導体チップを実装するための半導体チップ接続端子例えば半田ボールを、以下に説明するように基板側に設けるようにしてもよい。図10A~図10Fは、実施例10による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。本実施例による半導体装置の製造方法では、まず、実施例1の図1Aに示した工程に相当する工程を実施する。但し、実施例9で説明したように、ソルダーレジスト層102の開口部102Aは、半導体チップの実装に対応して、実施例1の場合よりも小さくする。次に、図10Aに示す工程において、前記開口部102Aより露出する前記支持基板101を、例えば前記ソルダーレジスト層102をマスクにしてエッチングし、凹部101hを形成する。次に、図10Bに示す工程において、前記支持基板101を導電経路にしたはんだ等の電解メッキにより、前記凹部101hを埋設するように、半導体チップ接続端子例えば半田ボール202Gを形成する。さらに、当該半導体チップ接続端子202G上に、電解メッキにより、例えばAu/Niよりなる電極103Fを形成する。次に、図10Cに示す工程では、実施例1の図1Cに示した工程と同様にして、絶縁層104、ビアプラグ105、およびパターン配線106を形成する。次に、図10Dに示す工程において、実施例1の図1Dの工程と同様にしてパターン配線106の一部が露出する開口部107Aを有するソルダーレジスト層107を形成する。次に、実施例9の図9Aの工程と同様にして、前記ソルダーレジスト層107の前記開口部107Aから露出した前記パターン配線106上に、Au/Niよりなる電極108Fを形成する。次に、図10Eに示す工程において、前記支持基板101を、例えばウェットエッチングにより除去する。ここで、前記半田ボール202Gが露出することになる。次に、図10Fに示す工程において、半導体チップ201Gを、露出した前記半導体チップ接続端子202G上に実装する。この場合、半導体チップ接続端子が基板側に形成されているため、半導体チップ接続端子を半導体チップ側に形成しておく必要がなくなる。さらに、前記半導体チップ201Gと前記ソルダーレジスト層102の間に、アンダーフィル203Gを浸透させて硬化させることで、実装部分の絶縁と信頼性を確保する。図10F以降の工程は、実施例9の図9Eの工程に相当する工程を実施することで、半導体装置を形成することができる。このように、半導体チップと基板を接続するための半導体チップ接続端子例えば半田ボールを、基板側に形成しておくことも可能である。また、実施例6~実施例10に示した半導体装置の製造方法では、配線部が1層である場合を例にとって説明したが、本発明はこれに限定されるものではない。例えば、ビアプラグ105とパターン配線106よりなる配線部が、多層に積層されて形成された、多層配線構造を有する半導体装置配線基板の製造の場合に対しても、本発明を適用可能であることは明らかである。以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。"