複数に分割されたリードフレーム上にインダクタと半導体チップとが搭載されてモールド層中に封止された構成を具備する半導体モジュールであって、第1のリードフレームに、前記半導体チップが一方の主面上に搭載された絶縁性のセラミックス基板が、他方の主面が接合されることにより搭載され、第2のリードフレーム及び第3のリードフレームの上に前記インダクタが搭載され、前記第1、第2、第3のリードフレーム、前記セラミックス基板、前記半導体チップ、及び前記インダクタが、前記モールド層中に封止されたことを特徴とする半導体モジュール。前記セラミックス基板の一方の主面には配線パターンが形成され、前記半導体チップと抵抗素子が前記配線パターンと接続されて前記セラミックス基板の一方の主面上に搭載されたことを特徴とする請求項1に記載の半導体モジュール。前記抵抗素子は、2つの前記配線パターン間において、抵抗体と当該抵抗体を覆う保護膜とが積層されて構成されたことを特徴とする請求項2に記載の半導体モジュール。前記モールド層における一側面から複数のリードが突出した構成を具備し、前記第1のリードフレーム、前記第2のリードフレーム、前記第3のリードフレームのうちの少なくとも一つは、前記リードが突出する方向の両端部で屈曲した形状を具備することを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体モジュール。DC-DCコンバータとして機能することを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体モジュール。高性能のDC-DCコンバータを構成するに際しては、制御用ICとインダクタだけではなく、他にコンデンサ容量素子、抵抗素子等の回路素子も多く必要となる。特許文献1に記載の技術においては、これらの回路素子、制御用IC、インダクタによって半導体モジュール内で適正に電気回路が構成されるように、リードフレームをパターニングする必要がある。この際、コンデンサや抵抗素子等の大きさは、必要とされる容量値や抵抗値によって決まり、場合によっては制御用ICと同程度の大きさとなる場合もある。この際、リードフレームは電気回路の配線として機能する一方で、搭載する回路素子、制御用IC、インダクタの機械的支持基板ともなる。このため、リードレームのパターンに対しては、この両方の機能を果たすことが要求される。ところが、電気回路の配線のパターンが複雑になった場合、機械的支持基板に要求される機械的強度は低くなる。このため、実際に使用できるリードフレームのパターンは制限され、その設計の自由度は低い。このため、インダクタを内蔵する半導体モジュールを高性能かつ小型とすることは困難であった。本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。本発明は、上記課題を解決すべく、以下に掲げる構成とした。本発明の半導体モジュールは、複数に分割されたリードフレーム上にインダクタと半導体チップとが搭載されてモールド層中に封止された構成を具備する半導体モジュールであって、第1のリードフレームに、前記半導体チップが一方の主面上に搭載された絶縁性のセラミックス基板が、他方の主面が接合されることにより搭載され、第2のリードフレーム及び第3のリードフレームの上に前記インダクタが搭載され、前記第1、第2、第3のリードフレーム、前記セラミックス基板、前記半導体チップ、及び前記インダクタが、前記モールド層中に封止されたことを特徴とする。本発明の半導体モジュールにおいて、前記セラミックス基板の一方の主面には配線パターンが形成され、前記半導体チップと抵抗素子が前記配線パターンと接続されて前記セラミックス基板の一方の主面上に搭載されたことを特徴とする。本発明の半導体モジュールにおいて、前記抵抗素子は、2つの前記配線パターン間において、抵抗体と当該抵抗体を覆う保護膜とが積層されて構成されたことを特徴とする。本発明の半導体モジュールは、前記モールド層における一側面から複数のリードが突出した構成を具備し、前記第1のリードフレーム、前記第2のリードフレーム、前記第3のリードフレームのうちの少なくとも一つは、前記リードが突出する方向の両端部で屈曲した形状を具備することを特徴とする。本発明の半導体モジュールは、DC-DCコンバータとして機能することを特徴とする。本発明は以上のように構成されているので、インダクタを内蔵する半導体モジュールを高性能かつ小型とすることができる。以下、本発明の実施の形態となる半導体モジュールにつき説明する。この半導体モジュールは、DC-DCコンバータとして機能する。この半導体モジュール中には、制御用IC、MOSFET、抵抗素子、容量素子、インダクタが設けられている。図1は、この半導体モジュール10の構造を示す平面図a、側面図bである。ここで、この構造はモールド層100中に封止されており、図1はモールド層100を透視した図となっている。ここで用いられるリードフレームは、第1リードフレーム第1のリードフレーム21、第2リードフレーム第2のリードフレーム22、第3リードフレーム第3のリードフレーム23に3分割されている。図1a中の下側においては、この半導体モジュール10における外部との入出力端子となるリード31~39が設けられている。リード31、33は第1リードフレーム21と、リード35~37は第2リードフレーム22と、リード38、39は第3リードフレーム23と、それぞれ一体化されている。図1bに示されるように、これらの側面形状は、図1b中の上下方向で中央部で平坦な形態とされ、上側及び下側で同じ方向に屈曲されている。リード31~39は、モールド層100の下側の側面一側面から突出するように配置される。実際にこの半導体モジュール10を製造するにあたっては、全てのリードフレーム、リードが、リード接続部27、リードフレーム接続部28、外枠部29を用いて一体化された形態で用いられる。図2は、この状態でのリードフレーム20の形態を示す上面図a、側面図bである。このリードフレーム20は、後に切断されて図1の形態とされる。実際には図2の形態が更に複数個配列された形態で用いられることにより複数の半導体モジュールが製造され、これが分断されて個々の半導体モジュールとなる。この形態のリードフレームは、銅や銅合金で構成された単一の金属板に対して板金加工を行うことによって製造される。この際、図1b、図2bの形態となるように曲げ加工が施される。図1aに示されるように、第1リードフレーム21には、絶縁性のセラミックス基板50が搭載される。また、第2リードフレーム22、第3リードフレーム23には、これらをまたいだ形態でインダクタ60が搭載される。インダクタ60は、例えばダストコアコイルで構成され、その2つの電極が裏面側第2リードフレーム22、第3リードフレーム23側に形成されている。これらの電極がはんだによってそれぞれ第2リードフレーム22、第3リードフレーム23に接合され、かつ、この接合によってインダクタ60は固定される。セラミックス基板50の一方の主面には配線パターンが形成され、この配線パターン中に、DC-DCコンバータを構成する制御用ICチップ53、MOSFETチップ54、回路素子容量素子、抵抗素子が配置されている。セラミックス基板50の他方の主面は、接着剤によって第1リードフレーム21に接合される。図3は、セラミックス基板50付近の上面一方の主面における構成を拡大して示す平面図である。セラミックス基板50は、絶縁性かつ熱伝導率の高いセラミックス、例えば窒化アルミニウムで構成される。その厚さは例えば1.0mm程度である。セラミックス基板50の上面には、配線パターン511~521が印刷によって形成されている。配線パターン515における幅の広い箇所には制御用ICチップ53が搭載され、配線パターン518における幅の広い箇所にはMOSFETチップ54が搭載されている。制御用ICチップ53、MOSFETチップ54の裏面には電極が形成され、この電極がはんだでそれぞれ配線パターン515、518に接合される。配線パターン511、512間、配線パターン513、515間、配線パターン、514、517間には、それぞれチップコンデンサ容量素子551~553が搭載されている。チップコンデンサ551~553の裏面両端部にはそれぞれコンデンサの電極が形成され、この電極がはんだで各配線パターンに接合される。配線パターン515、517間、配線パターン516、518間、配線パターン519、520間にはそれぞれ抵抗素子561~563が形成されている。抵抗素子の構成については後述する。制御用ICチップ53、MOSFETチップ54の上面にはそれぞれ複数のボンディングパッドが形成されており、各ボンディングパッドはそれぞれのチップ内の電極に接続されている。図3に示されるように、各ボンディングパッドと配線パターン間、あるいは制御用ICチップ53とMOSFETチップ54間は、ボンディングワイヤ70によって接続される。ボンディングワイヤ70は、例えば30μmφの細い金線で構成される。セラミックス基板50上で配線として用いられるのは配線パターン511~521とボンディングワイヤ70である。このうち、より抵抗が低く大電流を流すことができるのは配線パターン511~521であるため、DC-DCコンバータを構成する回路内における大電流が流れる箇所の配線として配線パターン511~521が用いられるように設計をすることが好ましい。一方、例えば制御用ICチップ53の制御のために用いられる電極ボンディングパッドにおいては大電流が流れず、制御用ICチップ53の上面のボンディングパッドは小さく数も多いために、微細な箇所の接続が可能な細いボンディングワイヤ70を用いることが好ましい。ただし、ボンディングワイヤ70を並列に複数接続することによって、ボンディングワイヤ70を用いて大電流を流す構成とすることも可能である。図1aに示されるように、図3の構成が形成されたセラミックス基板50が第1リードフレーム21に搭載される。ここで、配線パターン511、513と第1リードフレーム21、配線パターン514と第3リードフレーム23、配線パターン521と第2リードフレーム22、配線パターン519とリード32、配線パターン520とリード34の間は、それぞれボンディングワイヤ80で接続される。これらの間においては、この半導体モジュール10DC-DCコンバータの入出力電流に対応する大電流が流されることがあるため、これらの間の接続を低抵抗化することが必要である。一方、配線パターンやリード等は微細パターンではないために、ボンディングワイヤ80を太くすることができる。このため、ボンディングワイヤ80は、前記のボンディングワイヤ70よりも太い、例えば250μmφのアルミニウム線で構成することが好ましい。上記の半導体モジュール10において用いられるリードフレームは、第1リードフレーム21、第2リードフレーム22、第3リードフレーム23を中心とした単純な構成とされる。一方、セラミックス基板50の上における配線パターン511~521は、図4aに示される複雑な形状をなしており、この配線パターンの上に半導体チップ制御用ICチップ53、MOSFETチップ54が搭載される。なお、図1b等の側面図においては、制御用ICチップ53、MOSFETチップ54、ボンディングワイヤ70、80等の記載は省略されている。モールド層100中には、この半導体モジュール10を外部に固定、あるいはこの半導体モジュール10に放熱板を取り付けることが可能なように、ビス穴101が設けられている。以下に、この半導体モジュール10の製造方法について説明する。ここでは、まず、セラミックス基板50上において図3の構成を形成した後に、このセラミックス基板50をリードフレーム20に搭載する。セラミックス基板50上における図3の構成を形成する製造工程について、図4に基づいて以下に説明する。まず、図4aに示された構成の配線パターンをセラミックス基板50に形成する。この際、各配線パターンを印刷によって形成することが可能である。この際、各配線パターンの形態が保たれ、ショートが発生しない限りにおいて、各配線パターンの形状は任意である。次に、図4bに示されるように、抵抗素子561~563を形成する。抵抗素子561を形成する際の工程断面図が図5である。ここでは、図5aに示されるセラミックス基板50上の配線パターン515、517間に抵抗素子561を形成する。ここでは、まず、図5bに示されるように、ルテニウムRu等で構成された抵抗体561aが配線パターン515、517間に形成される。抵抗体561aの厚さは、所望の抵抗値に適合させて適宜設定される。次に、図5cに示されるように、例えばエポキシ系樹脂やポリイミド系樹脂等で構成された保護膜561bが抵抗体561aを覆って形成される。保護膜561bで覆われることによって、この後の製造プロセスにおいて抵抗体561aが変質して抵抗値が変動することを抑制することができる。このため、制御用ICチップ53等の搭載や、モールド層100の形成に際しても、抵抗体561aの抵抗値が変動することを抑制することができる。抵抗体561a、保護膜561bは、共に印刷によって形成した後に焼成することによって形成することができる。他の抵抗素子562、563についても同様である。このように、上記の半導体モジュール10においては、絶縁体であるセラミックス基板50上に配線パターンと抵抗素子を印刷によって形成することができる。次に、図4cに示されるように、制御用ICチップ53、MOSFETチップ54、チップコンデンサ551~553を前記の通り、はんだによって配線パターンに接合する。なお、図4a~cにおいては、一つの半導体モジュール10に用いられる1枚のセラミックス基板50に対応する箇所について示されていた。実際には、1枚の大きなセラミックス基板上に図4cの構成が複数配列された構成が製造され、その後でこの大きなセラミックス基板が分割されて図4cの形態とされる。図4cの構成が上面側に形成されたセラミックス基板50をリードフレーム20に搭載する以降の工程を、図6、7に基づいて説明する。図6、7において、左側は各工程における上面図図2aに対応を示し、右側は側面図図2bに対応を示す。まず、図6aに示されるように、図2に示された形態のリードフレームにおいて、インダクタ60をはんだによって接合する。この際、インダクタ60における2つの電極がそれぞれ第2リードフレーム22、第3リードフレーム23に接続されるようにする。次に、図6bに示されるように、第1リードフレーム21に図4cの構成が形成されたセラミックス基板50を接合する。この接合には接着剤が用いられる。ただし、例えばセラミックス基板50の裏面に金属パターンが形成されている場合には、インダクタ60と同様にはんだ等を用いて接合することも可能である。次に、図7cあるいは図3に示されるように、ボンディングワイヤ70、80を接続する。ここで、前記の通り、大電流が流れないセラミックス基板50上においては細いボンディングワイヤ70が用いられ、大電流が流れるリードフレームに接続される配線には太いボンディングワイヤ80が用いられる。次に、図7dに示されるように、リードフレーム20を取り囲むようにモールド層100を形成する。モールド層100は熱硬化性樹脂や熱可塑性樹脂等の樹脂材料で構成され、トランスファーモールドやインジェクションモールドによってこの形態となるように形成される。トランスファーモールドやインジェクションモールドにおいては、モールド層100を構成する樹脂材料が液状とされて鋳型中で図7dにおける上方向から下方向に向かって流し込まれた後に固化することによってこうした形態とされる。この際、図7dに示されるように、第1リードフレーム21、第2リードフレーム22、第3リードフレーム23等は図7d中の上下において屈曲した形状とされているため、上面側、下面側の両方において液状の樹脂材料を流すことが容易である。このため、第1リードフレーム21、第2リードフレーム22、第3リードフレーム23等の上面側及び下面側をモールド層100で封止することが容易である。これにより、セラミックス基板50、インダクタ60等はモールド層100中に封止され、リード31~39が図7d中の下側に、リードフレーム接続部28が上側に突出した構成となる。リード接続部27、外枠部29はモールド層100の外側となる。また、モールド層100においては、図7dの紙面に垂直方向においてモールド層100を貫通するビス穴101が形成されている。図7dの状態でモールド層100が固化した後に、リード間におけるリード接続部27を切断し、かつリードフレーム接続部28と第1リードフレーム21、第3リードフレーム23との間を破断すれば、図1の構成の半導体モジュール10が得られる。この半導体モジュール10においては、複雑な形態の配線は、セラミックス基板50上の配線パターンとして印刷で形成することができ、3分割された単純な配線をリードフレーム20側に形成している。このため、配線の設計の自由度が高くなる。この際、抵抗素子も配線パターンと同様にセラミックス基板50上に形成することができる。この際、インダクタ60はセラミックス基板50とは離れて搭載されるため、インダクタ60の制御用ICチップ53に対する漏洩磁場や発熱等の悪影響は低減される。また、インダクタ60を搭載する第2リードフレーム22、第3リードフレーム23の面積を大きくとることが可能であるため、インダクタ60からの放熱を効率的に行うことができる。また、この半導体モジュール10においては、リードフレーム第1~第3リードフレームのどちらの面側にもモールド層100が形成され、保護されている。この際、リードフレームの上面側には大きなサイズの部品インダクタ60、半導体チップ等が搭載され、下面側にはこうした部品は存在せずに薄いモールド層100のみが存在する。このため、上面側と下面側とでバランスが悪い形状とした場合には、モールド層100を形成する際の樹脂の充填不良が発生しやすい。この半導体モジュール10においては、リードフレームの両端部を屈曲させることにより、樹脂の充填不良やボイドの発生を抑制している。更に、この半導体モジュール10を、図2に示されたリードフレーム20を用いて容易に製造することができる。すなわち、低コストでこの半導体モジュール10を得ることができる。なお、上記の例においては、図2に示されるような3分割されたリードフレームが用いられた。しかしながら、上記の形態でインダクタとセラミックス基板を搭載できる限りにおいて、その形態は任意である。また、セラミックス基板上の配線パターンや半導体チップ、回路素子の構成についても任意である。また、インダクタ以外の大きな回路素子をリードフレーム上に搭載することも可能であり、例えば複数のセラミックス基板を用いることも可能である。また、前記の例では、この半導体モジュールを図1に示すSIPSingleInlinePackage型であるとしたが、DIPDualInlinePackage型であっても同様に製造できることは明らかである。