"基材層と、該基材層の上に形成された半導体層と、前記基材層と前記半導体層との間に介在して前記半導体層を前記基材層から電気的に分離する埋め込み絶縁膜とを有するSOI基板を用いた半導体装置であって、前記半導体層上に形成されたゲート絶縁膜と、前記半導体層の上面に沿って前記ゲート絶縁膜上に形成され、所定の第1の方向に幅を有し且つ前記第1の方向と交差する第2の方向に長さを有するゲート電極と、前記第2の方向における前記ゲート電極の両側のうちの一方の側で前記半導体層内に第1導電型の不純物拡散領域として形成され、前記第1の方向に沿って配列された複数のソース拡散領域と、前記一方の側で前記半導体層内に前記第1導電型とは異なる第2導電型の不純物拡散領域として形成され、前記第1の方向に沿って配列された複数の電荷収集領域と、前記ゲート電極の当該両側のうちの他方の側で前記半導体層内に前記第1導電型と同じ導電型の不純物拡散領域として形成されたドレイン拡散領域と、前記埋め込み絶縁膜と前記複数のソース拡散領域と前記複数の電荷収集領域と前記ドレイン拡散領域とに囲まれるように前記半導体層内に形成されたボディ領域と、前記ボディ領域と前記ドレイン拡散領域との間に介在するように前記半導体層内に形成された電界緩和領域とを備え、前記ソース拡散領域と前記電荷収集領域とは、前記第1の方向に沿って交互に配列されており、前記第1の方向における前記ソース拡散領域の各々の幅をWeffとし、前記ゲート電極の長さをLgとし、前記第2の方向における前記電界緩和領域の長さをLdriftとするとき、Weff/2≦LgLdrift/2、との関係式が成立することを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記第2の方向における前記電界緩和領域の電界強度分布の最大ピーク位置が前記第2の方向における前記電界緩和領域の中央と一致するように、前記電界緩和領域の不純物濃度が最適化されていることを特徴とする半導体装置。請求項2に記載の半導体装置であって、前記電界緩和領域は、前記第1導電型と同じ導電型を有し且つ前記ドレイン拡散領域よりも低い不純物濃度を有することを特徴とする半導体装置。請求項3に記載の半導体装置であって、前記ボディ領域は、前記第2導電型と同じ導電型を有し且つ前記電界緩和領域と接合しており、前記ボディ領域と前記電界緩和領域との接合位置は、前記第2の方向における前記ゲート電極の一端の位置と一致することを特徴とする半導体装置。請求項1から4のうちのいずれか1項に記載の半導体装置であって、前記第1の方向における前記電荷収集領域の各々の幅をWtieとするとき、Wtie≦Weff、との関係式がさらに成立することを特徴とする半導体装置。請求項1から5のうちのいずれか1項に記載の半導体装置であって、前記複数のソース拡散領域がN個Nは2以上の整数存在するとき、LgLdrift/2≦N×Weff、との関係式がさらに成立することを特徴とする半導体装置。請求項1から6のうちのいずれか1項に記載の半導体装置であって、前記半導体層内に形成され活性領域を画定する素子分離構造をさらに備え、前記複数のソース拡散領域と前記複数の電荷収集領域とは、前記活性領域内に形成されており、前記第1の方向における前記活性領域の両端部には、それぞれ、前記電荷収集領域が形成されていることを特徴とする半導体装置。請求項1から7のうちのいずれか1項に記載の半導体装置であって、前記半導体層は、シリコン層であり、前記埋め込み絶縁膜は、シリコン酸化膜を含むことを特徴とする半導体装置。一般に、FETのゲート長Lに対するゲート幅Wの比率W/Lが大きい程、FETの電流駆動能力は向上する。特許文献1,2に開示されているデバイス構造では、電荷収集領域がソース領域とゲート幅方向に隣接して形成されているため、ソースドレイン間耐圧の向上のために電荷収集領域のゲート幅方向の幅を大きくし、ソース領域の幅を小さくすると、電流駆動能力が低下するという問題がある。電流駆動能力を確保するために電荷収集領域及びソース領域の両方の幅を拡大すると、デバイスの小型化が難しくなる。上記に鑑みて本発明の目的は、ソースドレイン間耐圧の低下を抑制しつつ電流駆動能力を向上させることができ、デバイスの小型化をも実現することができる半導体装置を提供することである。本発明の一態様による半導体装置は、基材層と、該基材層の上に形成された半導体層と、前記基材層と前記半導体層との間に介在して前記半導体層を前記基材層から電気的に分離する埋め込み絶縁膜とを有するSOI基板を用いた半導体装置であって、前記半導体層上に形成されたゲート絶縁膜と、前記半導体層の上面に沿って前記ゲート絶縁膜上に形成され、所定の第1の方向に幅を有し且つ前記第1の方向と交差する第2の方向に長さを有するゲート電極と、前記第2の方向における前記ゲート電極の両側のうちの一方の側で前記半導体層内に第1導電型の不純物拡散領域として形成され、前記第1の方向に沿って配列された複数のソース拡散領域と、前記一方の側で前記半導体層内に前記第1導電型とは異なる第2導電型の不純物拡散領域として形成され、前記第1の方向に沿って配列された複数の電荷収集領域と、前記ゲート電極の当該両側のうちの他方の側で前記半導体層内に前記第1導電型と同じ導電型の不純物拡散領域として形成されたドレイン拡散領域と、前記埋め込み絶縁膜と前記複数のソース拡散領域と前記複数の電荷収集領域と前記ドレイン拡散領域とに囲まれるように前記半導体層内に形成されたボディ領域と、前記ボディ領域と前記ドレイン拡散領域との間に介在するように前記半導体層内に形成された電界緩和領域とを備えており、前記ソース拡散領域と前記電荷収集領域とは、前記第1の方向に沿って交互に配列されている。前記第1の方向における前記ソース拡散領域の各々の幅をWeffとし、前記ゲート電極の長さをLgとし、前記第2の方向における前記電界緩和領域の長さをLdriftとするとき、Weff/2≦LgLdrift/2、との関係式が成立する。本発明によれば、ソース拡散領域の各々の幅Weffを最適化することにより、ソースドレイン間耐圧の低下を抑制しつつ電流駆動能力を向上させることができ、デバイスの小型化をも実現することができる。以下、本発明に係る実施の形態について図面を参照しつつ説明する。図1は、本発明に係る実施の形態の半導体装置1の構成を概略的に示す装置正面図であり、図2Aは、図1のIIa-IIa線に沿った装置断面図であり、図2Bは、図1のIIb-IIb線に沿った装置断面図である。なお、説明の便宜上、図1には、図2A,Bの層間絶縁膜40と上層配線50,51は図示されていない。また、図1には、3次元の直交座標系を構成するX軸、Y軸及びZ軸が示されているが、この直交座標系の原点は固定されるものではない。図2A,BはそれぞれX-Z平面に平行な断面を表している。半導体装置1は、Nチャネル型電界効果トランジスタ構造を有するパワーデバイス部電力用半導体素子部とロジック回路部図示せずとを含み、これらパワーデバイス部とロジック回路部は、同一のSOISemiconductor-On-Insulator基板10上に集積されている。図1及び図2A,Bは、主にパワーデバイス部のNチャネル型電界効果トランジスタ構造を示すものである。図2A,Bに示されるように、SOI基板10は、基材層11と、この基材層11上に形成された埋め込み絶縁層12と、この埋め込み絶縁層12上に形成された半導体層13とを有する。埋め込み絶縁層12は、SOI基板10の上層部をなす半導体層13を基材層11から電気的に分離する機能を有する。半導体層13には、図1の活性領域ACを画定する素子分離構造が形成されている。図2A,Bの素子分離構造21A,21Bは、図1の活性領域ACを取り囲むように形成された素子分離構造の一部である。SOI基板10の埋め込み絶縁層12は、たとえばシリコン酸化膜で構成することができる。半導体層13は、たとえば単結晶シリコン膜で構成されるが、これに限定されるものではない。単結晶シリコンよりも格子定数の大きなSiGeなどのバッファ層と、このバッファ層上に成膜された単結晶シリコン膜とで半導体層13を構成してもよい。SOI基板10の製造方法としては、たとえば、公知のSIMOXSeparationbyImplantationofOxgen法やスマートカットSmartCut法が挙げられる。図1及び図2A,Bに示されるように、SOI基板10上には、ゲート絶縁膜30が形成されており、このゲート絶縁膜30上にはポリシリコンなどのゲート電極31が形成されている。図1に示されるようにゲート電極31は、チャネル幅方向と一致するY軸方向に幅を有し、チャネル長方向と一致するX軸方向にゲート長Lgを有する。このゲート電極31の両側壁には、絶縁材料からなるサイドウォールスペーサ32A,32Bが形成されている。ゲート絶縁膜30は、たとえば、シリコン酸化膜SiO2やシリコン酸窒化膜SiONで構成されればよい。たとえば、アルゴンや窒素などの希釈ガスと酸素ガスとの混合ガスを用いた希釈酸化法により半導体層13の表面を熱酸化することでゲート絶縁膜30を形成することができる。ゲート電極31のX軸方向両側のうち左側には、活性領域ACにおける半導体層13内にN個のソース拡散領域181~18NとN1個の電荷収集領域ソースタイ領域191~19N1とが形成されているNは正整数。図1に示されるように、ソース拡散領域181~18Nと電荷収集領域191~19N1とは、Y軸方向に沿って交互に配列されている。ソース拡散領域181~18Nは、リンP若しくは砒素Asなどの不純物が拡散するN型拡散領域であり、電荷収集領域191~19N1は、ホウ素やフッ化ホウ素などの不純物が拡散するP型拡散領域である。電荷収集領域191~19N1の不純物濃度は、ゲート電極31の直下のボディ領域15図2の不純物濃度よりも高い。また、ソース拡散領域181~18NはすべてY軸方向に同一の幅Weffを有し、電荷収集領域191~19N1はすべてY軸方向に同一の幅Wtieを有している。ソース拡散領域181~18N及び電荷収集領域191~19N1は、すべてX軸方向に同一の長さLsを有している。一方、ゲート電極31のX軸方向両側のうち右側には、活性領域ACにおける半導体層13内にN型のドレイン拡散領域16とN-型の電界緩和領域17とが形成されている。図1に示されるように、ドレイン拡散領域16と電界緩和領域17は、それぞれ、ゲート電極31の延在方向Y軸方向に沿って活性領域ACの一端から他端に亘って連続的に形成されている。ドレイン拡散領域16と電界緩和領域17とは、リンP若しくは砒素Asなどの不純物が拡散するN型拡散領域であり、N型拡散領域であるドレイン拡散領域16の不純物濃度は、N-型拡散領域である電界緩和領域17の不純物濃度よりも高い。ドレイン拡散領域16は、X軸方向に一定の長さLdを有し、電界緩和領域17は、X軸方向に一定の長さLdriftを有している。図2A,Bに示されるように、電界緩和領域17は、ゲート電極31の直下のP-型のボディ領域15とドレイン拡散領域16との間に介在して、ソース拡散領域181~18Nとドレイン拡散領域16との間の領域の電界強度分布を緩和する役割を果たすものである。後述するように、その電界強度分布の緩和を目的として電界緩和領域17の不純物濃度を最適化することができる。本実施の形態では、X軸方向における電界緩和領域17の長さすなわち、電界緩和領域17とボディ領域15との接合位置から電界緩和領域17とドレイン拡散領域16との接合位置までの長さをドリフト長Ldriftと呼ぶ。また、ゲート長Lgとドリフト長Ldriftとの和=LgLdriftを実効ゲート長Leffと呼ぶこととする。図1に示されるように、ソース拡散領域181~18N及び電荷収集領域191~19N1の上には、柱状のコンタクトプラグ431~432N1が立設され且つY軸方向に沿って配列されている。ソース拡散領域181,182,...,18Nの上面は、偶数番目のコンタクトプラグ432,434,...,432Nの下端とそれぞれ電気的に接続され、電荷収集領域191,192,...,19N1の上面は、奇数番目のコンタクトプラグ431,433,...,432N1の下端とそれぞれ電気的に接続されている。一方、ドレイン拡散領域16の上には、柱状のコンタクトプラグ451~452N1が立設され且つY軸方向に沿って配列されている。ドレイン拡散領域16の上面は、これらコンタクトプラグ451~452N1の下端と電気的に接続されている。図2A,Bに示されるように、SOI基板10とゲート電極31とサイドウォールスペーサ32A,32Bとを被覆するようにシリコン酸化膜などの層間絶縁膜40が形成されている。コンタクトプラグ431~432N1,451~452N1は、層間絶縁膜40のコンタクトホール内に埋設されたものである。層間絶縁膜40の上には、アルミニウムや銅などの上層配線50,51が形成されており、一方の上層配線50は、ソース側のコンタクトプラグ431~432N1の上端と電気的に接続され、他方の上層配線51は、ドレイン側のコンタクトプラグ451~452N1の上端と電気的に接続されている。本実施の形態では、ソース側の上層配線50は、GND端子接地端子に接続され、ドレイン側の上層配線51は、電源電圧VDDを供給するVDD端子に接続される。ボディ領域15は、電荷収集領域191~19N1と上層配線50とを介してGND端子と電気的に接続されているので、ボディ領域15の電位ボディ電位をほぼ一定GND電位に保つことができる。半導体装置1の電界効果トランジスタをオン状態にする制御電圧がゲート電極31に印加されたとき、ソース拡散領域181~18Nと電界緩和領域17との間にN型チャネルが形成される。このときの衝突イオン化により発生する電子-正孔対の正孔hは、電荷収集領域191~19N1まで移動して収集される引き抜かれる。これにより、基板浮遊効果を抑制することができる。ソース拡散領域181~18Nの幅Weffを拡大し、電荷収集領域191~19N1の幅Wtieを小さくすれば、電界効果トランジスタの実効ゲート長Leffに対する実効ゲート幅N×Weffの比率=N×Weff/Leffは大きくなるので駆動電流量は増大するが、衝突イオン化により発生した正孔hの単位時間当たりの収集量が減少し、ソースドレイン間耐圧は低下する。一方、ソース拡散領域181~18Nの幅Weffを小さくし、電荷収集領域191~19N1の幅Wtieを大きくすれば、衝突イオン化により発生した正孔hの単位時間当たりの収集量が増大し、ソースドレイン間耐圧は向上するが、駆動電流量は低下する。したがって、ソースドレイン間耐圧と駆動電流量とは互いにトレードオフの関係にある。本実施の形態では、以下の関係式1を満たすように、ソース拡散領域181~18Nの幅Weffとドリフト長Ldriftとゲート長Lgとが定められる。Weff/2≦LgLdrift/2=Lb1上式1の右辺の長さLbは、X軸方向におけるドリフト領域電界緩和領域17の中央からゲート電極31の左端までの長さを意味する。本実施の形態では、衝突イオン化は、電界を受けて加速されたキャリアが主に電界緩和領域17内の結晶格子を構成する原子と衝突することで起こる現象であるので、電界強度が大きな領域等電位線が密となる領域で電子-正孔対が発生しやすい。今、電界緩和領域17におけるX軸方向位置xと電界緩和領域17の不純物濃度yに関する空間的な電界強度分布をEx;yで表すものとする。不純物濃度yがドレイン拡散領域16の不純物濃度に近づくほど、電界強度分布Ex;yの最大ピークの位置以下、電界強度ピーク位置と呼ぶ。は、ボディ領域15側にシフトする。逆に、不純物濃度yが低くなるほど、電界強度ピーク位置は、ドレイン拡散領域16側にシフトする。仮に、不純物濃度yがドレイン拡散領域16の不純物濃度と一致するとすれば、電界緩和領域17は実質的に電界強度を緩和させる機能を持たないので、電界緩和領域17とボディ領域15との接合部付近が電界強度ピーク位置となる。一方、仮に、不純物濃度yがゼロのときには、ドレイン拡散領域16と電界緩和領域17との接合部付近が電界強度ピーク位置となる。よって、不純物濃度yをゼロからドレイン拡散領域16の不純物濃度まで次第に増大させると、電界強度ピーク位置は、ドレイン拡散領域16と電界緩和領域17との接合部付近から、電界緩和領域17とボディ領域15との接合部付近まで変化する。同時に、不純物濃度yをゼロからドレイン拡散領域16の不純物濃度まで次第に増大させると、電界強度分布Ex;yの最大ピーク値は、はじめの値から次第に低下して極小に達した後に上昇に転ずる。このため、電界強度ピーク位置がドリフト領域電界緩和領域17のほぼ中央と一致するように不純物濃度yを最適化すれば、電界強度ピーク位置がドリフト領域の中央から外れた場合と比べて、電界強度分布Ex;yの最大ピーク値は低くなるので、ソースドレイン間耐圧を高くすることができる。前述の通り、ソース拡散領域181~18Nの幅Weffを拡大し、電荷収集領域191~19N1の幅Wtieを小さくすれば、駆動電流量は増大するが、ソースドレイン間耐圧は低下する。そこで、長さLb=LgLdrift/2を基準として、ソース拡散領域181~18Nの幅Weffを上式1に示す範囲内に限定することで、ソースドレイン間耐圧の低下を抑制しつつ、十分な駆動電流量を得ることができる。また、駆動電流の必要量を確保する観点からは、次式2に示されるように、ソース拡散領域181~18Nの幅Weffは、電荷収集領域191~19N1の幅Wtie以上であることが望ましい。Wtie≦Weff2さらに、デバイスの横方向寸法を小さくする観点からは、次式3に示されるように、長さLbが実効ゲート幅N×Weff以下であることが望ましい。Lb=LgLdrift/2≦N×Weff3上式3による横方向寸法の制約の下でも、上式1及び2を満たすようにソース拡散領域181~18Nの各々の幅Weffと、電荷収集領域191~19N1の幅Wtieとを定めることで、ソースドレイン間耐圧と駆動電流量とをバランス良く得ることが可能である。図3は、ソース拡散領域181~18Nの幅Weffに対するソースドレイン間耐圧の測定結果と、幅Weffに対する駆動電流相対値の測定結果とを示すグラフである。図3のグラフでは、横軸は、ソース拡散領域181~18Nの各々の幅Weffを対数目盛単位:μmで表し、左方縦軸は、ソースドレイン間耐圧単位:ボルトを均等目盛で表し、右方縦軸は、1.0×10-31.E-03~1.0×1031.E03の範囲内の駆動電流相対値任意単位を均等目盛で表している。なお、駆動電流相対値は、幅Weffが幅Wtieと等しい場合の駆動電流ドレイン電流の値を1とみなしたときの相対値である。図3の測定結果を得るために使用されたデバイスパラメータについては、N=20;Ls=1.2μm;Ld=1.4μm;Wtie=1.0μm;Lg=1.4μm;Ldrift=1.6μm、とされた。また、ドレイン拡散領域16の不純物濃度は約1×1020atoms/cm3、電界緩和領域17の不純物濃度は1×1018~1×1019atoms/cm3の範囲内、ソース拡散領域181~18Nの不純物濃度は約1×1020atoms/cm3、電荷収集領域191~19N1の不純物濃度は約1×1020atoms/cm3、であった。耐圧の測定方法については、上層配線50を通じてソース拡散領域181~18N及び電荷収集領域191~19N1に0ボルトを印加し、ゲート電極31に5ボルトを印加した状態で、上層配線51を通じてドレイン拡散領域16に印加するドレイン電圧を次第に上昇させた。このとき、ドレイン電流が0.1μアンペアとなったときのドレイン電圧が耐圧値として測定された。図3に示されるように、幅Weffを上式1,2に従って定められる範囲Δ内に限定することで、ソースドレイン間耐圧と駆動電流量とがバランス良く得られることが分かる。次に、図面を参照しつつ本実施の形態の半導体装置1の製造方法の一例を以下に説明する。図4~図11,図12A,B及び図13A,Bは、半導体装置1の製造方法の各工程で作製された構造の概略断面図である。まず、図4に示されるようにSOI基板10を用意する。このSOI基板10の最上層をなす半導体層13にはP-型拡散領域が形成されている。次に、公知のSTIShallowTrenchIsolationなどのトレンチ分離技術を使用して図5の素子分離構造21A,21Bを形成する。STIを用いて素子分離構造21A,21Bを形成する場合は、まず、図4のSOI基板10の上面に熱酸化膜を形成し、この熱酸化膜上にシリコン窒化膜を成膜する。次に、公知のフォトリソグラフィとドライエッチングとによりシリコン窒化膜を選択的にエッチングし、さらに、このシリコン窒化膜をエッチングマスクとして熱酸化膜と半導体層13とをドライエッチングすることで半導体層13にトレンチを形成する。次に、トレンチ内壁を熱酸化し、その後、トレンチ内に絶縁材料層を堆積させる。次に、この絶縁材料層の上面をCMPChemicalMechanicalPolishingにより平坦化する。そして、トレンチの外部に残存する絶縁材料層をウエットエッチングにより除去する。この結果、トレンチの内部に絶縁膜が埋め込まれた素子分離構造21A,21Bが形成される。次に、図6に示されるように、SOI基板10の全面に亘ってリンP若しくは砒素Asなどの不純物イオン33を半導体層13に注入することにより、半導体層13内に電界緩和領域17用のN-型不純物拡散領域17Cを形成する。イオン注入量は、たとえば、1×1012~1×1013ions/cm2程度にすればよい。このとき、ロジック回路部の形成予定領域上には、イオン注入マスクとしてレジストパターン図示せずが形成されている。不純物イオン33の注入の後は、ロジック回路部の形成予定領域を被覆するレジストパターンは除去される。次に、図7に示されるように、半導体層13の表面を熱酸化してゲート絶縁膜30用の熱酸化膜30Cを形成する。このとき、N-型不純物拡散領域17Cは活性化される。同一工程により、ロジック回路部の形成予定領域でもゲート絶縁膜用の熱酸化膜図示せずが同時に形成される。熱酸化膜30Cの厚みは、たとえば、1nm~数nm程度nm:ナノメートルとすればよい。次に、たとえば減圧CVDLow-pressureChemicalVaporDeposition法により熱酸化膜30C上にポリシリコンなどの電極材料層31Cを成膜する。電極材料層31Cの厚みは、数百nm程度となるように制御すればよい。続けて、フォトリソグラフィを用いて図7の電極材料層31C上にレジストパターン図示せずを形成し、このレジストパターンをマスクとした異方性エッチングを実行する。この結果、図8に示されるようにゲート電極31が形成される。同一工程により、ロジック回路部の形成予定領域でもゲート電極図示せずが同時に形成される。次に、図8の構造上にレジスト膜図示せずを形成し、フォトリソグラフィによりこのレジスト膜をパターニングすることで、図9に示すように開口部34hを有するレジストパターン34を形成する。このレジストパターン34は、電界緩和領域17の形成予定領域とゲート電極31の一部とを被覆する。次いで、このレジストパターン34をマスクとしてホウ素Bやフッ化ホウ素BF2などの不純物イオン35を半導体層13内に斜めイオン注入する。この結果、ゲート電極31の直下を含む領域にボディ領域15用のP-型不純物拡散領域15Cが形成される。続けて、図10に示されるように、熱処理によりP-型不純物拡散領域15C内の不純物は横方向に拡散し且つ活性化される。次に、たとえばCVD法により、図10の構造上に、シリコン酸化物などの絶縁材料からなる絶縁膜を堆積させ、この絶縁膜を異方性エッチングによりエッチバックする。この結果、図11に示されるようにゲート電極31の両側壁にサイドウォールスペーサ32A,32Bが形成される。同一工程により、ロジック回路部の形成予定領域でもゲート電極の両側壁にサイドウォールスペーサ図示せずが同時に形成される。その後、図12A,Bに示されるように、フォトリソグラフィ技術を用いて図11の構造上にレジストパターン36を形成する。このレジストパターン36は、ソース拡散領域181~18Nとドレイン拡散領域16との形成予定領域上に開口部36hs,36hdを有し、その他の領域を被覆するものである。図12Aの断面図は、図1のIIa-IIa線に沿った断面に対応し、図12Bの断面図は、図1のIIb-IIb線に沿った断面に対応する。次に、このレジストパターン36をマスクとしてリンPや砒素Asなどの不純物イオン37を半導体層13内にイオン注入する。このときのイオン注入量は、たとえば、1×1015ions/cm2程度とすればよい。この結果、N型のソース拡散領域181~18NとN型のドレイン拡散領域16とが形成される。同一工程により、ロジック回路部の形成予定領域でも、Nチャネル型FET用のソース拡散領域及びドレイン拡散領域ともに図示せずが同時に形成される。次に、図13A,Bに示されるように、フォトリソグラフィ技術を用いて図12A,Bの構造上にレジストパターン38を形成する。このレジストパターン38は、電荷収集領域191~19N1の形成予定領域上に開口部38hを有し、その他の領域を被覆するものである。図13Aの断面図は、図12Aの断面に対応し、図13Bの断面図は、図12Bの断面に対応している。次に、このレジストパターン38をマスクとしてホウ素Bやフッ化ホウ素BF2などの不純物イオン39を半導体層13内に注入する。このときのイオン注入量は、たとえば、1×1015ions/cm2程度とすればよい。この結果、P型の電荷収集領域191~19N1が形成される。次に、プラズマCVD法により図13A,Bの構造の上に1μm~数μm程度の絶縁膜を堆積させ、フォトリソグラフィと異方性エッチングとによりこの絶縁膜に開口部を形成する。そして、スパッタリング法により開口部内にチタンTiや窒化チタンTiNなどの導電性バリア膜を成膜し、さらに、CVD法によりタングステンなどの導電性材料を開口部内に埋設することで図1及び図2A,Bのコンタクトプラグ431~432N1,451~452N1が形成される。これらコンタクトプラグ431~432N1,451~452N1上にアルミニウムや銅などの上層配線50,51を形成することで、本実施の形態の半導体装置1が完成する。以上に説明したように本実施の形態の半導体装置1では、ソース拡散領域181~18Nと電荷収集領域191~19N1とがゲート幅方向Y軸方向に沿って交互に配列されているので、電界緩和領域17内の衝突イオン化発生位置から電荷収集領域191~19N1までの距離を短くすることができる。それ故、衝突イオン化により発生したキャリア正孔hの多くは-X軸方向に進行して電荷収集領域191~19N1のいずれかに到達することができるので、キャリアhを短時間で引き抜くことができる。よって、ソースドレイン間耐圧の低下を抑制しつつ、実効ゲート長Leffを短くしてデバイスの小型化を実現することができる。また、ソース拡散領域181~18Nの幅Weffは、上式1で示される範囲内に限定される。これにより、電界緩和領域17の不純物濃度を最適化した場合に、ソースドレイン間耐圧の低下を抑制しつつ、十分な駆動電流量を確保することができる。図14は、本実施の形態の半導体装置1と対比するための比較例の半導体装置100の構成を概略的に示す装置正面図である。この半導体装置100の構成は、ソース拡散領域18及び電荷収集領域19を除いて、上記実施の形態の半導体装置1の構成とほぼ同じである。比較例の半導体装置100では、活性領域AC内にソース拡散領域18と電荷収集領域19とが形成されているが、本実施の形態のようにソース拡散領域181~18Nと電荷収集領域191~19N1とが交互に配置されていない。図15は、本実施の形態の半導体装置1と比較例の半導体装置100について、実効ゲート長Leffに対するソースドレイン間耐圧の測定結果を示す図である。図15の結果を得るためのデバイスパラメータなどの測定条件は、ゲート長Lgが一定=1.4μmの条件下で実効ゲート長Leffを変化させたこと以外は、図3の結果を得るための測定条件と同じである。図15において、曲線60は、本実施の形態の半導体装置1についての測定結果を示し、曲線61は、比較例の半導体装置100についての測定結果を示している。図15から分かるように、比較例の半導体装置100が40ボルト以上の耐圧を確保するためには、実効ゲート長Leffを16.15μmにする必要があるのに対し、本実施の形態の半導体装置1では、実効ゲート長Leffを3.0μmにすれば済む。したがって、本実施の形態の半導体装置1は、比較例の半導体装置100と比べて、優れた耐圧性能と小型化とを両立することができる。また、図1に示されるように、半導体装置1の活性領域ACのゲート幅方向Y軸方向両端部には、電荷収集領域191,19N1が形成されている。このため、当該両端部のいずれか一方のみに電荷収集領域を形成した場合と比べると、寄生チャネルリークを抑制することができ、電界効果トランジスタのドレイン電流-電圧特性Id-VGS特性のドレイン電流が立ち上がる領域でハンプこぶが生じることを防止することができる。図16は、ドレイン電流-電圧特性の曲線63を概略的に示す図である。図16に示されるように、比較例の半導体装置100では、活性領域ACのゲート幅方向両端部のうち一方のみに電荷収集領域19が形成されているので、ドレイン電流が立ち上がる領域でハンプ64が生じる。これは、電界効果トランジスタの電流パスが活性領域ACの端部に形成されるからである。以上、図面を参照して本発明に係る実施の形態について述べたが、これは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態の半導体装置1はNMOS構造を有しているが、これに限定されるものではない。SOI基板10内に形成された各不純物拡散領域の導電型を逆にすることで、PMOS構造を得ることが可能である。また、半導体装置1の構造は、MOSMetal-Oxide-Semiconductor構造に限定されない。ゲート絶縁膜30として酸化膜以外の高誘電率膜を含むMISMetal-Insulator-Semiconductor構造を有するように半導体装置1を作製してもよい。"