コネクション領域に隣接するメモリセル領域を含む基板と、前記メモリセル領域から前記コネクション領域まで第1方向に延びて配され、第1ライン幅及び第1ライン間隔を持つ複数の第1導電ラインと、複数の前記第1導電ラインのそれぞれに連結されるように配され、第2ライン幅及び第2ライン間隔を持つ複数の第2導電ラインと、前記コネクション領域に配され、前記第1導電ラインと電気的に接続される複数のパッドと、を備える半導体素子。それぞれの前記第1導電ラインが同一ライン幅及び同一ライン間隔を持つ場合、前記パッドが前記第1導電ラインの前記第1ライン幅の2倍の幅を持つ場合、前記第2ライン幅が前記第1ライン幅と同じであり、かつ前記第2ライン間隔が前記第1ライン間隔と同じである場合、前記第1導電ライン及び前記第2導電ラインが複数のライングループとして配される場合、前記第2導電ラインが前記コネクション領域で前記第1導電ラインに接続され、前記第1方向に垂直な第2方向に延びる場合、複数の前記パッドのうち少なくとも一つが前記第2導電ラインを通じて前記第1導電ラインと電気的に接続される場合、及び前記第1導電ラインの選択された一端から前記第2導電ラインの選択された一端までの前記第1方向への最大サイズが、前記第1方向に平行な基準ラインからの距離の関数として変わる場合、のうち少なくとも一つの場合を含むことを特徴とする請求項1に記載の半導体素子。前記ライングループが、前記第1導電ラインのうち隣接する4個の導電ラインで形成される場合、前記基準ラインに最も隣接して配された前記ライングループの第1方向のサイズが、前記基準ラインよりさらに遠く配されたライングループの第1方向のサイズよりさらに大きい場合、前記ライングループに接続する前記パッドが対称的に配される場合、前記ライングループが、前記第2導電ラインのうち4個の導電ライン及び前記パッドのうち4個のパッドを含む場合、及び前記第2導電ラインと前記パッドとが同じ空間配置を持つ場合、のうち少なくとも一つの場合を含むことを特徴とする請求項2に記載の半導体素子。前記第1導電ラインは、セルブロックに形成されるワードライン及びビットラインのうち少なくとも一つを構成することを特徴とする請求項3に記載の半導体素子。基板上に導電層及び絶縁層を形成し、前記絶縁層上に第1パターンマスクを形成する段階と、前記第1パターンマスク及び前記絶縁層上に選択されたターゲット幅と同じ厚さを持つ第1スペーサ層を形成する段階と、前記第1パターンマスクの上面を露出させるように、前記第1スペーサ層をエッチングして前記第1パターンマスクの側壁上に第1スペーサを形成する段階と、前記第1パターンマスクを除去する段階と、第2パターンマスクを形成するために、前記第1スペーサをエッチングマスクとして利用して前記絶縁層をエッチングする段階と、前記導電層及び前記第2パターンマスク上に前記ターゲット幅と同じ厚さを持つ第2スペーサ層を形成する段階と、前記第2パターンマスクの側壁上に第2スペーサを形成するために、前記第2スペーサ層をエッチングし、前記第2パターンマスクを除去する段階と、前記ターゲット幅を持つ導電ラインを形成するために、前記第2スペーサをエッチングマスクとして利用して前記導電層をエッチングする段階と、を含み、前記第2パターンマスクは、前記ターゲット幅の2倍の間隔で配されたパッド領域を含み、前記第2スペーサ層を形成する段階途中で前記パッド領域が前記第2スペーサ層で満たされ、満たされた前記パッド領域は、パッドを形成するためのエッチングマスクとして利用されることを特徴とする半導体素子のパターン形成方法。前記第1スペーサが前記第1パターンマスクを取り囲む場合、前記第2スペーサが前記第2パターンマスクを取り囲み、前記パッド領域で前記ターゲット幅の2倍である第1方向の幅を持つ場合、及び前記絶縁層が複数の層で形成され、かつ反射防止層を含む場合、のうち少なくとも一つを含むことを特徴とする請求項5に記載の半導体素子のパターン形成方法。前記第1パターンマスクを形成する段階は、第1方向に延長され、前記第1方向に垂直な第2方向に前記ターゲット幅の3倍である第2方向幅を持つ第1領域、前記第1領域の終部から第2方向に延長され、前記ターゲット幅の3倍である前記第1方向幅を持つ第2領域、及び前記第2領域から延長され第1突出部から第3突出部までを含む第3領域を形成する段階を含み、前記第1突出部及び前記第3突出部は、前記第2突出部の両側面から前記ターゲット幅の4倍の間隔で離隔しており、前記ターゲット幅の2倍である前記第2方向幅を持つことを特徴とする請求項5に記載の半導体素子のパターン形成方法。前記第1パターンマスクを形成する段階は、複数の単位パターンを形成することを含み、単位パターンのそれぞれは、前記ターゲット幅の5倍の間隔を隔てて一体型に形成されることを特徴とする請求項5に記載の半導体素子のパターン形成方法。前記単位パターンのそれぞれは第1方向に延長される第1領域を持ち、前記ターゲット幅の3倍である前記第1方向に垂直な第2方向幅を持つことを特徴とする請求項8に記載の半導体素子のパターン形成方法。前記単位パターンは第1方向の中心線に対して対称的に形成され、中央の前記単位パターンの上部及び下部に配される前記単位パターンの前記第1方向の長さは、前記第1方向に垂直な第2方向に沿って前記第1方向の中心線から離れるに従って順に短くなることを特徴とする請求項8に記載の半導体素子のパターン形成方法。前記絶縁層は、PRphotoresist層、ACLamorphouscarbonlayer、及びC-SOH層のうち少なくとも一つを含み、前記第1スペーサ層は、前記第1パターンマスクに対してエッチング選択比を持つ物質を含み、前記第2スペーサ層は、前記絶縁層に対してエッチング選択比を持つ物質を含むことを特徴とする請求項5に記載の半導体素子のパターン形成方法。反射防止膜が前記絶縁層上にさらに形成されることを特徴とする請求項5に記載の半導体素子のパターン形成方法。前記第2パターンマスクは、絶縁層、反射防止膜、及び第1スペーサ層の一部を含むことを特徴とする請求項5に記載の半導体素子のパターン形成方法。前記パッドを形成した後、前記導電ラインを互いに電気的に分離するトリム工程を行うことを特徴とする請求項5に記載の半導体素子のパターン形成方法。第1層及び第2層を形成する段階と、前記第2層上に第1パターンマスクを形成する段階と、前記第1パターンマスク及び前記第2層上に選択されたターゲット幅と同じ厚さを持つ第1スペーサ層を形成する段階と、前記第1パターンマスクの上面一部を露出させるように前記第1スペーサ層をブランケットエッチングして、前記第1パターンマスクの側壁上に第1スペーサを形成する段階と、前記第1パターンマスクを除去する段階と、第2パターンマスクを形成するために、前記第1スペーサをエッチングマスクとして利用して前記第2層をエッチングする段階と、前記第1層及び前記第2パターンマスク上に前記ターゲット幅と同じ厚さを持つ第2スペーサ層を形成する段階と、前記第2パターンマスクの側壁上に第2スペーサを形成するために前記第2スペーサ層をブランケットエッチングして、前記第2パターンマスクを除去する段階と、前記ターゲット幅を持つライン及び間隔を形成するために、前記第2スペーサをエッチングマスクとして利用して前記第1層をエッチングする段階と、を含むことを特徴とするパターン形成方法。前記第1スペーサが前記第1パターンマスクを取り囲む場合、前記第2スペーサが前記第2パターンマスクを取り囲み、少なくとも一つの選択領域で前記ターゲット幅の複数倍である第1方向の幅を持つ場合、及び前記第2層が複数の層で形成される場合、のうち少なくとも一つを含むことを特徴とする請求項15に記載のパターン形成方法。前記第1層は反射防止膜を含むことを特徴とする請求項16に記載のパターン形成方法。前記第2層は、PRphotoresist層、ACLamorphouscarbonlayer及びC-SOH層のうち少なくとも一つを含むことを特徴とする請求項15に記載のパターン形成方法。前記第1スペーサ層が前記第1パターンマスクに対してエッチング選択比を持つ物質を含む場合、及び前記第2スペーサ層が前記第2層に対してエッチング選択比を持つ物質を含む場合、のうち少なくとも一つを含むことを特徴とする請求項15に記載のパターン形成方法。前記第2パターンマスクは、前記第2層、反射防止膜及び前記第1スペーサ層の一部を含むことを特徴とする請求項15に記載のパターン形成方法。本発明が解決しようとする課題は、フォトリソグラフィ工程の解像限界内で具現可能なサイズのパターンを利用して、超微細な幅及び間隔を持つ高密度パターンが形成された半導体素子及びその半導体素子のパターン形成方法を提供するところにある。また、本発明が解決しようとする他の課題は、高密度パターンの形成中にパッドのための別途のフォトリソグラフィ工程なしに自動でパッドを形成できる配置構造を持つ半導体素子、及びその半導体素子のパターン形成方法を提供するところにある。本発明の半導体素子は、コネクション領域に隣接するメモリセル領域を含む基板と、メモリセル領域からコネクション領域まで第1方向に延びて配され、第1ライン幅及び第1ライン間隔を持つ複数の第1導電ラインと、それぞれの第1導電ラインに連結されるように配され、第2ライン幅及び第2ライン間隔を持つ複数の第2導電ラインと、コネクション領域に配され、第1導電ラインに電気的に連結された複数のパッドと、を備える。また、本発明の半導体素子は、それぞれの第1導電ラインが同一ライン幅及び同一ライン間隔を持つ場合、パッドが第1導電ラインの第1ライン幅の2倍の幅を持つ場合、第2ライン幅と第2ライン間隔が第1ライン幅と第1ライン間隔と同じ場合、第1導電ライン及び第2導電ラインが複数のライングループとして配される場合、第2導電ラインがコネクション領域で第1導電ラインに連結され、第1方向に垂直な第2方向に延びる場合、パッドのうち少なくとも一つが第2導電ラインを通じて第1導電ラインに電気的に連結される場合、第1導電ラインの選択された一端から第2導電ラインの選択された一端まで第1方向への最大サイズが、第1方向に拡張する基準ラインからの距離の関数として変わる場合、のうち少なくとも一つの場合を含む。また、本発明の半導体素子は、ライングループが第1導電ラインのうち隣接する4個の導電ラインで形成される場合、基準ラインに最も隣接して配されたライングループの第1方向のサイズが、さらに遠く配されたライングループの第1方向のサイズよりさらに大きい場合、ライングループに接続するパッドが対称的に配される場合、ライングループが第2導電ラインのうち4個の導電ライン及びパッドのうち4個のパッドを含む場合、及び第2導電ラインとパッドとが同じ空間配置を持つ場合、のうち少なくとも一つの場合を含む。また、本発明の半導体素子では、第1導電ラインは、セルブロックに形成されるワードライン及びビットラインのうち少なくとも一つを構成する。本発明の半導体素子のパターン形成方法は課題を解決するために、基板上に導電層及び絶縁層を形成し、絶縁層上に第1パターンマスクを形成する段階と、第1パターンマスク及び絶縁層上に選択されたターゲット幅と同じ厚さを持つ第1スペーサ層を形成する段階と、第1パターンマスクの上面を露出させるように、第1スペーサ層をエッチングして第1パターンマスク側壁上に第1スペーサを形成する段階と、第1パターンマスクを除去する段階と、第2パターンマスクを形成するために、第1スペーサをエッチングマスクとして利用して絶縁層をエッチングする段階と、導電層及び第2パターンマスク上にターゲット幅と同じ厚さを持つ第2スペーサ層を形成する段階と、第2パターンマスク側壁上に第2スペーサを形成するために、第2スペーサ層をエッチングし、第2パターンマスクを除去する段階と、ターゲット幅を持つ導電ラインを形成するために、第2スペーサをエッチングマスクとして利用して導電層をエッチングする段階と、を含み、第2パターンマスクは、ターゲット幅の2配の間隔で配されたパッド領域を含み、第2スペーサ層を形成する段階途中でパッド領域が第2スペーサ層で満たされ、満たされたパッド領域は、パッドを形成するためのエッチングマスクとして利用されることを特徴とする。また、本発明の半導体素子のパターン形成方法は、第1スペーサが第1パターンマスクを取り囲む場合、第2スペーサが第2パターンマスクを取り囲み、パッド領域でターゲット幅の2倍である第1方向の幅を持つ場合、及び絶縁層が複数の層で形成され、かつ反射防止層を含む場合、のうち少なくとも一つを含む。また、本発明の半導体素子のパターン形成方法は、第1パターンマスクを形成する段階は、第1方向に拡張し、ターゲット幅の3倍である第1方向に垂直な第2方向幅を持つ第1領域、第2方向で第1領域の終部から拡張し、ターゲット幅の3倍である第1方向幅を持つ第2領域、及び第2領域から拡張して第1ないし第3突出部を含む第3領域を形成する段階を含み、第1及び第3突出部は、第2突出部の両側面からターゲット幅の4倍の間隔で離隔しており、ターゲット幅の2倍である第2方向幅を持つ。また、本発明の半導体素子のパターン形成方法は、第1パターンマスクを形成する段階は、複数の単位パターンを形成することを含み、各単位パターンは、ターゲット幅の5倍の間隔を隔てて一体型に形成される。本発明の半導体素子のパターン形成方法は、それぞれの単位パターンは第1方向に拡張する第1領域を持ち、ターゲット幅の3倍である第1方向に垂直な第2方向幅を持つ。本発明の半導体素子のパターン形成方法は、単位パターンは第1方向の中心線に対して対称的に形成され、中央の単位パターンの上部及び下部に配される単位パターンの第1方向の長さは、第1方向に垂直な第2方向に順次に減少する。本発明の半導体素子のパターン形成方法は、絶縁層は、PRphotoresist層、ACLamorphouscarbonlayer、及びC-SOH層のうち少なくとも一つを含み、第1スペーサ層は、第1パターンマスクに対してエッチング選択比を持つ物質を含み、第2スペーサ層は、絶縁層に対してエッチング選択比を持つ物質を含む。本発明の半導体素子のパターン形成方法は、反射防止膜ARCが絶縁層上にさらに形成される。本発明の半導体素子のパターン形成方法は、第2パターンマスクは、絶縁層、反射防止膜、及び第1スペーサ層の一部を含む。本発明の半導体素子のパターン形成方法は、パッドを形成した後に、導電ラインを互いに電気的に分離するトリム工程を行う。本発明は課題を解決するためにまた、第1層及び第2層を形成する段階と、第2層上に第1パターンマスクを形成する段階と、第1パターンマスク及び第2層上に選択されたターゲット幅と同じ厚さを持つ第1スペーサ層を形成する段階と、第1パターンマスクの上面一部を露出させるように第1スペーサ層をブランケットエッチングして、第1パターンマスクの側壁上に第1スペーサを形成する段階と、第1パターンマスクを除去する段階と、第2パターンマスクを形成するために、第1スペーサをエッチングマスクとして利用して第2層をエッチングする段階と、第1層及び第2パターンマスク上にターゲット幅と同じ厚さを持つ第2スペーサ層を形成する段階と、第2パターンマスクの側壁上に第2スペーサを形成するために第2スペーサ層をブランケットエッチングして、第2パターンマスクを除去する段階と、ターゲット幅を持つライン及び間隔を形成するために、第2スペーサをエッチングマスクとして利用して第1層をエッチングする段階と、を含むことを特徴とするパターン形成方法を提供する。本発明の半導体素子のパターン形成方法は、第1スペーサが第1パターンマスクを取り囲む場合、第2スペーサが第2パターンマスクを取り囲み、少なくとも一つの選択領域でターゲット幅の複数倍である第1方向の幅を持つ場合、及び第2層が複数の層で形成される場合、のうち少なくとも一つを含む。本発明の半導体素子のパターン形成方法は、第1層は反射防止膜を含む。本発明の半導体素子のパターン形成方法は、第2層は、PR層、ACL及びC-SOH層のうち少なくとも一つを含む。本発明の半導体素子のパターン形成方法は、第1スペーサ層が第1パターンマスクに対してエッチング選択比を持つ物質を含む場合、及び第2スペーサ層が第2層に対してエッチング選択比を持つ物質を含む場合、のうち少なくとも一つを含む。本発明の半導体素子のパターン形成方法は、第2パターンマスクは、第2層、反射防止膜及び第1スペーサ層の一部を含む。本発明による半導体素子及び半導体素子のパターン形成方法は、いままで開発されたリソグラフィ技術で提供される露光装備及び露光技術により得られる解像限界以内で具現可能なサイズを持つパターンを利用して、前述した超微細パターンを具現できる。また、本発明による半導体素子及び半導体素子のパターン形成方法は、超微細導電ラインと共に導電ライン幅の2倍の幅を持つパッドが同時に形成されることで、パッド形成のための別途のフォトリソグラフィ工程が不要であり、またコネクタ領域でパッド形成のために十分な工程マージンを確保する問題を解決できる。以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。以下の説明において構成要素が他の構成要素の上部に存在すると記述される時、これは他の構成要素の真上に存在しても、その間に第3の構成要素が介在されてもよい。また、図面で各構成要素の厚さやサイズは説明の便宜及び明確性のために誇張され、説明と関係ない部分は省略される。図面上で同一符号は同じ要素を称する。一方、使われる用語は単に本発明を説明するための目的で使われたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。第1実施形態図1は、本発明の第1実施形態によるメモリ素子のブロックダイアグラムであり、図2は、図1のメモリ素子に含まれたメモリセルアレイの回路図である。図1及び図2を参照すれば、NANDフラッシュメモリ素子などのメモリ素子は、メモリセルアレイ1000、X-デコーダブロック2000、Y-デコーダブロック3000、及びP-パス回路4000を含む。メモリセルアレイ1000は、高密度構成で配列されたメモリセルのアレイで構成できる。かかるメモリセルアレイ1000は、図2のようなアレイ構造を持つことができる。X-デコーダブロック2000は、メモリセルアレイ1000のアクセス及び駆動のための周辺回路であって、アクセスされるメモリセルアレイ1000のワードラインWL、例えば、ワードラインWL0からワードラインWLmまでのm本m:1以上の整数のワードラインを選択する役割を行う。Y-デコーダブロック3000は、活性化されるメモリセルアレイ1000のビットラインBL、例えば、ビットラインBL0からビットラインBLnまでのn本n:1以上の整数のビットラインを選択する役割を行う。P-パス回路4000はメモリセルアレイ1000に連結されており、Y-デコーダブロック3000の出力に基づいてビットライン経路を割り当てる役割を行う。図2を参照すれば、メモリセルアレイ1000は複数のセルストリング1010を含むことができるが、それぞれのセルストリング1010は、直列に連結された複数のメモリセル1020を含むことができる。1本のセルストリング1010に含まれている複数のメモリセル1020のゲート電極は、それぞれ相異なるワードラインWL0、WL1、...、WLm-1、WLmに連結されうる。また、セルストリング1010の両端には、それぞれ接地選択ラインGSLに連結される接地選択トランジスタ1040と、ストリング選択ラインSSLに連結されるストリング選択トランジスタ1060とが配されうる。接地選択トランジスタ1040及びストリング選択トランジスタ1060は、複数のメモリセル1020とビットラインBL0、BL1、...、BLn-1、BLn及び共通ソースラインCSLとの電気的連結を制御する。複数のセルストリング1010にかけて1本のワードラインに連結されたメモリセルは、ページ単位またはバイト単位を形成できる。図1に例示されたメモリ素子で所定のメモリセルを選択して読み取り動作または書き込み動作を行うために、X-デコーダブロック2000及びY-デコーダブロック3000を利用して、メモリセルアレイ1000のワードラインWL0、WL1、...、WLm-1、WLm及びビットラインBL0、BL1、...、BLn-1、BLnを選択して、該当メモリセルを選択する。NANDフラッシュメモリ素子は、複数のメモリセルが直列に連結された構造によって比較的高い集積度を持つ。しかし、最近チップサイズの縮小化のために、NANDフラッシュメモリ素子のデザインルールをさらに低減させることが求められている。また、デザインルールが低減するにつれて、NANDフラッシュメモリ素子を構成するために必要なパターンの最小ピッチ、すなわち、最小ライン幅及び最小ライン間隔も大きく低減している。本発明では、このように低減したデザインルールによる微細パターンを具現するために、これまで開発されたリソグラフィ技術で提供される露光装備及び露光技術により得られる解像限界以内で具現可能なサイズを持つパターンを利用して、十分な工程マージンを確保しながらも、超微細導電ライン及びパッドを含む半導体素子及びその半導体素子のパターン形成方法を提供する。図3は、本発明の第1実施形態による半導体素子の一部を示す平面図である。図3は、NANDフラッシュメモリ素子のメモリセル領域1000Aの一部と、メモリセル領域1000Aのセルアレイに連結される複数のワードラインまたは複数のビットラインなど複数の導電ラインをデコーダなどの外部回路に連結させるためのコネクション領域1000Bの一部、そして周辺回路領域1000Cの一部のレイアウトを例示する。図3を参照すれば、第1実施形態による半導体素子は図示しない基板、第1導電ライン110、第2導電ライン120、及びパッド130を備える。基板上にはメモリセル領域1000A、コネクション領域1000B及び周辺回路領域1000Cが定義されうる。メモリセル領域1000Aには複数のメモリセルブロック1050が形成されうるが、図3の場合、便宜のために1個のメモリセルブロック1050のみ図示している。基板は半導体基板、例えば、IV族半導体基板、III-V族化合物半導体基板、またはII-VI族酸化物半導体基板を含むことができる。例えば、IV族半導体基板はシリコン基板、ゲルマニウム基板またはシリコン-ゲルマニウム基板を含むことができる。基板は、バルクウェーハまたはエピタキシャル層を含むことができる。かかる基板には活性領域、素子分離膜、導電層及び絶縁層が形成されうる。第1導電ライン110は、メモリセルブロック1050に配されるストリング選択ラインSSLと接地選択ラインGSLとの間で、第1方向図3に示すx方向に拡張する複数の導電ラインM00、M01、M02、...、M61、M62、M63でありうる。第2導電ライン120は、コネクション領域1000Bでそれぞれの第1導電ライン110から第2方向図3に示すy方向に分岐されて第1導電ライン110と一体型に形成されうる。パッド130は、コネクション領域1000Bに第1導電ライン110または第2導電ライン120と一体に形成され、第1導電ライン110をデコーダなどの図示しない外部回路に連結させる機能をもつ。パッド130は第1導電ライン110及び第2導電ライン120と同時に形成され、パッド130の第1方向幅は、第1導電ライン110の幅の2倍でありうる。以下、第1導電ライン110、第2導電ライン120及びパッド130の構造については、図4の以下でさらに詳細に説明する。一方、第1導電ライン110の複数の導電ラインM00、M01、M02、...、M61、M62、M63は、第1方向x方向にメモリセル領域1000Aからコネクション領域1000Bまで互いに平行に延びることができる。このような複数の導電ラインM00、M01、M02、...、M61、M62、M63それぞれは、コネクション領域1000Bに形成された第2導電ライン120及びパッド130を通じてデコーダなどの外部回路に連結されうることは、前述した通りである。複数の導電ラインM00、M01、M02、...、M61、M62、M63は同一平面上に形成され、それぞれ4本の第1導電ライン112、114、116、118を含む複数の導電ライングループMG1、MG2、...、MG15、MG16を構成できる。このような複数の導電ライングループMG1、MG2、...、MG15、MG16のそれぞれは、4本の第1導電ライン112、114、116、118に対応する4本の第2導電ライン122、124、126、128及び4個のパッド132、134、136、138を含むことができ、4本の第2導電ライン122、124、126、128及び4個のパッド132、134、136、138は、それぞれ導電ライングループで同じ構造を持つことができる。複数の導電ライングループMG1、MG2、...、MG15、MG16は、中央部に位置する第1方向の中心線Rxを基準に第2方向y方向に向かって互いに対称となるように形成されうる。また、複数の導電ラインM00、M01、M02、...、M61、M62、M63は、中心線Rxを基準に第2方向に向かうに従って、第1方向への長さが順に短くなる。すなわち、中心線Rxに隣接する第1方向の導電ラインの長さが最も長く、中心線Rxから遠ざかるほど導電ラインの第1方向の長さが短くなる。また、このような形状は、中心線Rxを基準に第2方向に沿って、複数の導電ライングループMG1、MG2、...、MG15、MG16それぞれの第1方向の長さが順次に減少すると説明されてもよい。複数の導電ラインM00、M01、M02、...、M61、M62、M63のそれぞれは、メモリセル領域1000A及びコネクション領域1000Bで均一な幅を持つことができる。例えば、複数の導電ラインM00、M01、M02、...、M61、M62、M63のそれぞれは、半導体素子の最小フィーチャーfeatureサイズである1Fの幅を持つことができる。また、複数の導電ラインM00、M01、M02、...、M61、M62、M63それぞれの間は、1Fの均一な間隔が維持されうる。図3には、例えば1個のメモリセルブロック1050に16個の導電ライングループが含まれている。しかし、本発明はこれに限定されるものではない。すなわち、1個のメモリセルブロック1050に含まれる導電ライングループの数は特別に制限されず、16個よりさらに小さいか、またはさらに大きい数の導電ライングループが含まれうるということはいうまでもない。ストリング選択ラインSSL及び接地選択ラインGSLは、それぞれ複数の導電ラインM00、M01、M02、...、M61、M62、M63の幅よりさらに大きい3Fの幅を持つことができる。そして、接地選択ラインGSLと最外側導電ラインM00との間と、ストリング選択ラインSSLと最外側導電ラインM63との間には、それぞれ1Fの均一な間隔が維持されうる。一方、周辺回路領域1000Cには周辺回路用導電パターン700が形成されうる。第1導電ライン110、すなわち、複数の導電ラインM00、M01、M02、...、M61、M62、M63、ストリング選択ラインSSL、接地選択ラインGSL、第2導電ライン120、パッド130、及び周辺回路用導電パターン700はいずれも互いに同じ物質で形成できる。一例で、複数の導電ラインM00、M01、M02、...、M61、M62、M63のそれぞれは、複数のメモリセルを構成するワードラインでありうる。他の例で、複数の導電ラインM00、M01、M02、...、M61、M62、M63は、メモリセル領域1000Aで複数のメモリセルを構成するビットラインでありうる。この場合、ストリング選択ラインSSL及び接地選択ラインGSLは省略されてもよい。周辺回路用導電パターン700は、周辺回路用トランジスタのゲート電極を構成できる。これまで、NANDフラッシュメモリ素子で説明したが、第1実施形態の半導体素子はこれに限定されず、複数の導電ラインが配され、かつ端部にパッドが形成されねばならないあらゆる半導体素子、例えば、DRAMメモリ素子にも適用できるということはいうまでもない。図4は、図3のA部分を拡大して示す平面図であって、複数の導電ライングループMG1、MG2、...、MG15、MG16のうちいずれか一つ、例えば、導電ライングループMG2の右側終端部分をさらに詳細に図示している。図4を参照すれば、導電ライングループMG2は第1導電ライン110、第2導電ライン120及びパッド130を含むことができる。第1導電ライン110は4個の導電ライン、例えば、第1番から第4番までの第1導電ライン112、114、116、118を含み、メモリセル領域1000A図3参照からコネクション領域1000Bまで第1方向x方向に互いに平行に延びて形成されうる。このような第1番から第4番までの第1導電ライン112、114、116、118のそれぞれは1Fの幅を持ち、隣接する第1導電ラインの間に1Fの間隔を持つことができる。第1導電ライン110は、上側から下側に順次に第1方向の長さが短くなる。例えば、第1番の第1導電ライン112が最も長く、第2番の第1導電ライン114が2番目に長く、第3番の第1導電ライン116が3番目に長く、第4番の第1導電ライン118が最も短い。第2導電ライン120は4個の導電ライン、例えば第1番から第4番までの第2導電ライン122、124、126、128を含むことができる。このような第1番から第4番までの第2導電ライン122、124、126、128のそれぞれは、対応する第1番から第4番までの第1導電ライン112、114、116、118から第2方向y方向に分岐されて形成され、それぞれ1Fの幅を持つことができる。具体的には、第1番の第2導電ライン122は、第1番の第1導電ライン112の終端から第2方向の下方に延びた第1-1部分a1、及び第1-1部分a1の終端から第1方向の左方に延びた第1-2部分b1を含むことができる。第2番の第2導電ライン124は、第2番の第1導電ライン114終端から第2方向の下方に延びた第2-1部分a2、第2-1部分a2終端から第1方向の左方に延びた第2-2部分b2、第2-2部分b2の終端から第2方向の下方に延びた第2-3部分c、及び第2-3部分cの終端から第1方向の左方に延びた第2-4部分dを含むことができる。第3番の第2導電ライン126は、第3番の第1導電ライン116の終端から第2方向の下方に延びた第3-1部分a3及び第3-1部分a3の終端から第1方向の右方に延びた第3-2部分b3を含むことができる。また、第4番の第2導電ライン128は、第4番の第1導電ライン118終端から第2方向の下方に延びた第4-1部分a4、及び第4-1部分a4の終端から第1方向の右方に延びた第4-2部分b4を含むことができる。第1番から第4番までの第2導電ライン122、124、126、128のそれぞれは、隣接する他の導電ライン、例えば、第1番から第4番までの第1導電ライン112、114、116、118、第1番から第4番までの第2導電ライン122、124、126、128、第1番パッド132、第2番パッド134、第3番パッド136、第4番パッド138のうちいずれか一つと1Fの間隔を持つことができる。このような間隔を維持するために、第1番から第4番までの第2導電ライン122、124、126、128は相異なる構造及び長さを持つことができる。一方、第2-3部分cと第2-4部分d、そして第3-1部分a3及び第3-2部分b3は場合によって形成されないこともある。パッド130は4個のパッド、すなわち、第1番パッド132、第2番パッド134、第3番パッド136、第4番パッド138を含むことができる。第1番パッド132、第2番パッド134、第3番パッド136、第4番パッド138のそれぞれは、第1導電ライン110または第2導電ライン120から長方形が突出した形状に形成され、対応する第1番から第4番までの第1導電ライン112、114、116、118のそれぞれに電気的に連結されうる。かかる第1番パッド132、第2番パッド134、第3番パッド136、第4番パッド138のそれぞれの第1方向の幅は、第1導電ライン110の幅の2倍である2Fでありうる。具体的に、第1番パッド132は、第1-2部分b1で第2方向の上方に突出した構造で形成できる。第2番パッド134は、第2-2部分b2で第2方向の下方に突出した構造で形成できる。第3番パッド136は、第3番の第1導電ライン116で第2方向の下方に突出した構造で形成できる。第4番パッド138は、第4-2部分b4で第2方向の上方に突出した構造で形成できる。かかる隣接する第1番パッド132、第2番パッド134、第3番パッド136、第4番パッド138は他の導電ライン、例えば、第1番から第4番までの第1導電ライン112、114、116、118、第1番から第4番までの第2導電ライン122、124、126、128、第1番パッド132、第2番パッド134、第3番パッド136、第4番パッド138のうちいずれか一つと1Fの間隔を持つことができる。一方、第1番パッド132、第2番パッド134、第3番パッド136、第4番パッド138は、グループ内の第2方向の中心線Ryを基準に2個ずつ互いに対称の構造を持つことができる。例えば、第1番パッド132と第4番パッド138とが中心線Ryに対して対称をなし、第2番パッド134と第3番パッド136とが中心線Ryに対して対称をなすことができる。また、第1番パッド132と第2番パッド134とは、互いに逆方向に交差して突出する構造を持つことができ、第3番パッド136と第4番パッド138とも同じ構造を持つことができる。第1実施形態における第1導電ライン110、第2導電ライン120及びパッド130は、現在のリソグラフィ技術で具現可能な所定形態のマスクパターンにダブルパターニングDoublePatterningTechnology、DPT工程を適用することで、同時に形成できる。第1実施形態のような第1導電ライン110、第2導電ライン120及びパッド130の構造が形成されるためには、最初にフォトリソグラフィ工程による適切なマスクパターン構造が形成される必要がある。このようなマスクパターン構造について、図5Aから図14までにおける半導体素子のパターン形成過程の説明においてさらに詳細に記述する。第1実施形態で、第2導電ライン120及びパッド130が第1導電ライン110から第1方向の直角方向、すなわち、第2方向の下方に延長または突出して形成されるとした。しかし、本発明の実施形態がこれに限定されるものではなく、本発明の思想の範囲内で多様な構造を持つことができるということはいうまでもない。例えば、第1方向の中心線Rxの上側に反対構造の第2導電ライン120及びパッド13が形成されても、また、図18Bのような構造で第2導電ライン120及びパッド130が形成されてもよい。図5Aから図14までは、本発明の第1実施形態による図3の半導体素子のパターン形成過程を示す平面図及び断面図である。ここで、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14は、第1実施形態による半導体素子のパターン形成過程の各段階についての平面図であり、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13Bは、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13AのそれぞれのI-I部分を切断した断面図であり、図5C、図6C、図7C、図8C、図9C、図10C、図11C、図12C、図13Cは、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13AのそれぞれのII-II部分を切断した断面図である。図5Aから図5Cまでを参照すれば、基板500上に導電層100、絶縁層200、及び反射防止層300Anti-ReflectiveCoating、ARCを形成し、反射防止層300上に所定形態のPRパターン400を形成する。基板500は半導体基板、例えば、IV族半導体基板、III-V族化合物半導体基板、またはII-VI族酸化物半導体基板を含むことができる。例えば、IV族半導体基板はシリコン基板、ゲルマニウム基板またはシリコン-ゲルマニウム基板を含むことができる。基板はバルクウェーハまたはエピタキシャル層を含むことができる。このような基板500上には、メモリメモリセル領域1000A、コネクション領域1000B及び周辺回路領域1000Cなどが定義されうる。図5Aから図5Cまでには、メモリセル領域1000Aの一部、及びコネクション領域1000Bのみを図示している。このような基板500上には複数の活性領域、素子分離層、導電層及び絶縁層が形成されうる。導電層100は、目標とする導電ラインまたはパッドが形成される層であって、ドーピングされたポリシリコン、金属、金属窒化物、またはこれらの組み合わせからなりうる。例えば、導電層100でワードラインを形成する場合、導電層100はTaN、TiN、W、WN、HfN、ケイ化タングステン、及びポリシリコンからなる群から選択されるいずれか一つ、またはこれらの組み合わせからなる導電物質を含むことができる。または、導電層100でビットラインを形成する場合、導電層100は、ドーピングされたポリシリコンまたは金属を含むことができる。絶縁層200はハードマスク層であって、単一層または多重層構造で形成できる。例えば、多重層構造で形成される場合、絶縁層200は所定のエッチング条件下で相異なるエッチング特性を持つ2層以上の複数のハードマスク層が積層された構造を持つこともある。絶縁層200は、アッシング及びストリップ工程で容易に除去できる材料で形成できる。例えば、絶縁層200は、PR、ACL、または炭素含有量が総重量を基準として約85~99重量の比較的高い炭素含有量を持つ炭化水素化合物またはその誘導体からなる層以下、C-SOH層というで形成できる。絶縁層200をC-SOH層で形成する場合、導電層100上に厚さ約1000~5000Åの有機化合物層をスピンコーティング工程または他の蒸着工程をにより形成する。かかる有機化合物は、フェニル、ベンゼン、またはナフタレンなどの芳香族環を含む炭化水素化合物またはその誘導体からなりうる。また、有機化合物はその総重量を基準に約85~99重量の比較的高い炭素含有量を持つ物質からなりうる。有機化合物層を約150~350°Cの温度下で1次ベークして炭素含有層を形成できる。1次ベークは約60秒間行われる。次いで、炭素含有層を約300~550°Cの温度下で2次ベークし、かつ硬化させてC-SOH層を形成する。2次ベークは、約30~300秒間行われる。このように、炭素含有層を2次ベーク工程により硬化させることで、硬化された炭素含有層、すなわち、C-SOH層上に他の膜質を形成する時、約400°C以上の比較的高温下で蒸着工程を行っても蒸着工程中にC-SOH層に悪影響が及ばなくなる。反射防止層300は、フォトリソグラフィ工程中に反射防止機能を行う層であって、単一層または多重層で形成できる。単一層で形成される場合には、例えば、SiON層で形成できる。多重層で形成する場合には、SiON層上に図示しない有機反射防止層をさらに形成できる。PRパターン400は第1マスク層M1であって、反射防止層300上にフォトリソグラフィ工程により所定形態に複数形成される。それぞれPRパターン400は、図5Aに示したように所定規格で形成できる。すなわち、PRパターン400は、第1方向x方向に延びて第2方向y方向の幅が3Fである第1領域410、及び第1領域410から第2方向に分岐されて形成された第2領域420を含む構造で形成できる。第2領域420は、第1領域410から突出した構造を持つ第1突出部第3突出部422、第2突出部424、第3突出部426を備えることができる。第2領域420をさらに具体的に説明すれば、第1突出部422、第2突出部424、第3突出部426は、第1領域410の終端部分から下側の第2方向に長方形構造に突出して互いに離隔して形成される。第1突出部422及び第3突出部426のそれぞれは、中央の第2突出部424から第1方向に4Fの間隔をもって配され、第1突出部422及び第3突出部426のそれぞれの第1方向の幅は2Fでありうる。参考までに、第2突出部424の第1方向の幅は制限されないが、PRパターンの除去後、1Fの厚さを持つ第2スペーサ層700図10A~図10C参照の酸化膜層が円滑に蒸着されるように、2Fより大きく形成できる。また、第1突出部422、第2突出部424、第3突出部426のそれぞれの第2方向の長さも制限されないが、パッド上に形成されるメタルコンタクトとの連結を考慮して所定長さに形成できる。隣接するPRパターン400間の間隔は5Fでありうる。すなわち、それぞれPRパターン400に含まれた第1領域410間の間隔は5Fでありうる。一方、それぞれPRパターン400に形成される第2領域の位置は相異なる。すなわち、図3に示したような導電ライン及びパッドを形成するために、第1領域410は第2方向に沿って、順に長くまたは短く形成することができ、それにより、第2領域420も第2方向に沿って、順に第1方向の外側または内側に配されうる。また、隣接するPRパターンに基づいて形成される第2導電ラインが互いに重ならないように、いずれか一つのPRパターンの第1突出部422と隣接する他のPRパターンの第3突出部426は、第1方向に十分な間隔をもって形成できる。一方、反射防止層300がSiON層の上部に図示しない有機反射防止層を含む場合、PRパターン400を形成する工程は、フォトリソグラフィ工程及び有機反射防止層をエッチングする工程を含むことができる。一方、ADIAfterDevelopeInspection限界によって所望のピッチを合わせられない時にはPRトリムをさらに行ってもよい。図6Aから図6Cまでを参照すれば、PRパターン400及び反射防止層300上に第1スペーサ層600を形成する。第1スペーサ層600は均一な厚さ、例えば、第1導電ラインのターゲット幅の1Fと同じ厚さに形成できる。また、第1スペーサ層600は、PRパターン層400に対して相異なるエッチング選択比を持つ材料で形成できる。例えば、第1スペーサ層600は、MTOMediumTemperatureOxideなどの酸化膜層で形成できる。第1スペーサ層600を均一な厚さに形成させるためにALDAtomicLayerDeposition工程を利用できる。特に、第1スペーサ層600をALD工程で形成する場合、ALD工程温度を常温から約75°Cまでの温度に設定できる。第1スペーサ層600の形成後、隣接するPRパターン400の間に第1方向に延びて形成された第1スペーサ層600の溝H1の間隔は3Fであり、またPRパターン400の突出部の間に形成された第1スペーサ層600の溝の間隔は2Fでありうる。図7Aから図7Cまでを参照すれば、反射防止層300の上面が露出されるまで第1スペーサ層600をエッチバックして、PRパターン400の側壁を覆う第1スペーサ610を形成する。第1スペーサ610は、図7Aに示したようにPRパターン400の側壁全体を取り囲む構造で形成できる。また、第1スペーサ610は、図7B及び図7Cに示したように、反射防止層300の上面を1Fの幅をもって覆うように形成できる。第1スペーサ層600をエッチングするために、例えば、メインエッチングガスとしてCxFyガスx及びyは、それぞれ1から10までの整数、またはCHxFyガスx及びyは、それぞれ1から10までの整数を使用できる。または、メインエッチングガスにO2ガス及びArから選択される少なくとも一つのガスを混合して使用できる。CxFyガスとしては、例えば、C3F6、C4F6、C4F8、またはC5F8を使用できる。CHxFyガスとしては、例えば、CHF3またはCH2F2を使用できる。ここで、エッチングガスに添加されるO2は、エッチング工程中に発生するポリマー副産物を除去する役割と、CxFyエッチングガスを分解させる役割とを行う。また、エッチングガスに添加されるArはキャリアガスとして利用され、またイオン衝突を行わせる役割を行う。第1スペーサ層600をエッチングするところに当って、エッチングチャンバ内で上述したエッチングガスから選択されるエッチングガスのプラズマを発生させ、かかるプラズマ雰囲気でエッチングを行える。または、場合によってエッチングチャンバ内でプラズマを発生させないことで、イオンエネルギーのない状態で選択されたエッチングガス雰囲気でエッチングを行うこともできる。例えば、第1スペーサ層600をエッチングするために、C4F6、CHF3、O2及びArの混合ガスをエッチングガスとして使用できる。この場合、C4F6:CHF3:O2:Arの体積比が約1:6:2:14になるようにそれぞれのガスを供給しつつ、約30mTの圧力下でプラズマ方式のドライエッチング工程を数秒から数十秒までの間行える。図8Aから図8Cまでを参照すれば、反射防止層300上に第1スペーサ610のみを残してPRパターン400を除去する。PRパターン400の除去工程は、第1スペーサ610及び反射防止層300のエッチングが抑制される条件下で行える。PRパターン400の除去工程は、例えば、アッシング及びストリップ工程を利用できる。また、反射防止層300の構成材料によってドライまたはウェットエッチング工程を利用してPRパターン400を除去することもできる。図9Aから図9Cまでを参照すれば、第1スペーサ610をエッチングマスクとして利用して反射防止層300及び絶縁層200をドライエッチングして、幅1Fの第2マスク層M2を形成できる。第2マスク層M2の形成を通じて導電層100の上面一部が露出されうる。第2マスク層M2は、絶縁層パターン210、反射防止層パターン310及び部分第1スペーサ620を含むことができる。絶縁層パターン210、及び反射防止層パターン310は、第1スペーサ610をエッチングマスクとして利用して形成されるので、第1スペーサ610と水平断面積の構造が同一でありうる。また、部分第1スペーサ620は、ドライエッチング中に上部部分がエッチングされるため、第1スペーサ610より薄いこともある。場合によって、第1スペーサ610はいずれもエッチングされることもあり、また、反射防止層パターン310の上部一部がエッチングを通じて除去されることもある。第2マスク層M2は、1Fの幅を持って水平断面がPRパターン400の構造と同じ空間を取り囲む構造で形成されうる。これにより、PRパターン400の第1領域に対応する第2マスク層M2の空間部分は3Fの間隔を持ち、PRパターン400の第1突出部422及び第3突出部426に対応する第2マスク層M2の空間部分は2Fの間隔を持つことができる。また、PRパターン400の第1突出部422と第2突出部424との間と、第2突出部424と第3突出部426との間に対応する第2マスク層M2の空間部分でも2Fの間隔を持つことができる。以下、第1突出部422に対応する第2マスク層M2の空間部分を第1パッド領域P1、第1突出部422と第2突出部424との間に対応する第2マスク層M2の空間部分を第2パッド領域P2、第2突出部424と第3突出部426との間に対応する第2マスク層M2の空間部分を第3パッド領域P3、そして、第3突出部426に対応する第2マスク層M2の空間部分を第4パッド領域P4という。図9Aで、第1パッド領域P1、第2パッド領域P2、第3パッド領域P3、第4パッド領域P4が長方形の太い一点鎖線で表示されている。一方、複数のPRパターンに対応して第2マスク層M2も複数形成され、隣接する第2マスク層M2間の間隔は3Fでありうる。図10Aから図10Cまでを参照すれば、第2マスク層M2及び導電層100上に第2スペーサ層700を形成する。第2スペーサ層700は均一な厚さ、例えば、第1スペーサ層600のように1Fの厚さに形成できる。また、第2スペーサ層700は、第2マスク層M2に対して相異なるエッチング選択比を持つ材料で形成できる。第2マスク層M2が多重層で形成されるので、第2スペーサ層700は、第2マスク層M2に含まれたあらゆる層に対して相異なるエッチング選択比を持つ材料で形成されてもよいが、実質的にアッシングやストリップ工程により除去される部分は絶縁層パターン210であるため、第2スペーサ層700は、絶縁層パターン210に対してのみ相異なるエッチング選択比を持つ材料で形成できる。例えば、第2スペーサ層700は、MTOMediumTemperatureOxideなどの酸化膜層で形成できる。第2スペーサ層700を均一な厚さに形成するために、第1スペーサ層600と同様にALD工程を利用して形成できる。また、第2スペーサ層700も、ALD工程時にALD工程温度を常温から約75°Cまでの温度に設定できる。図10A及び図10Bから分かるように、第2スペーサ層700の形成後、第1パッド領域P1、第2パッド領域P2、第3パッド領域P3、第4パッド領域P4は第2スペーサ層700により完全に埋め込まれうる。すなわち、第2スペーサ層700の形成前の第1パッド領域P1、第2パッド領域P2、第3パッド領域P3、第4パッド領域P4の第1方向への間隔は2Fであり、蒸着される第2スペーサ層700の厚さは1Fである。したがって、第2スペーサ層700が第1パッド領域P1、第2パッド領域P2、第3パッド領域P3、第4パッド領域P4で重なって、第1パッド領域P1、第2パッド領域P2、第3パッド領域P3、第4パッド領域P4は第2スペーサ層700により完全に埋め込まれうる。一方、図10A及び図10Bから分かるように、第1領域及びPRパターンの間に第1方向に延びて形成される第2スペーサ層700の溝H2の間隔は1Fでありうる。図11Aから図11Cまでを参照すれば、導電層100の上面が露出されるまで第2スペーサ層700をエッチバックして、絶縁層パターン210の側壁を覆う第2スペーサ710を形成する。第2スペーサ710は、第1方向に延びて形成される第2-1スペーサ710a、第2-1スペーサ710から分岐して形成された第2-2スペーサ710b、及び第1パッド領域P1、第2パッド領域P2、第3パッド領域P3、第4パッド領域P4に形成される第2-3スペーサ710cを含むことができる。第2スペーサ710は、図11Aに示したように、絶縁層パターン210の側壁全体を取り囲む構造で形成できる。また、第2スペーサ710は、図11B及び図11Cに示したように、導電層100の上面を1Fの幅を持って覆うように形成できる。図11B及び図11Cに示すように、エッチバック後に第2スペーサ710は、第2マスク層M2の全体ではない絶縁層パターン210の側壁のみで形成され、絶縁層パターン210上の反射防止層パターン310と部分第1スペーサ620とは、エッチバックによりエッチングされて除去されうる。これは、第2スペーサ層700が絶縁層パターン210に対してのみ相異なるエッチング選択比を持つ材料で形成され、それにより、エッチバック工程中に反射防止層パターン310と部分第1スペーサ620とがエッチングされて除去されうる。第2スペーサ層700をエッチングする方法は、図7Aから図7Cまでにおいて説明した第1スペーサ層600をエッチングする方法と類似しており、それにより、第2スペーサ層700をエッチングする方法についての詳細に説明は省略する。図12Aから図12Cまでを参照すれば、導電層100上に第2スペーサ710のみを残して絶縁層パターン210を除去する。絶縁層パターン210の除去工程は、第2スペーサ710及び導電層100のエッチングが抑制される条件下で行える。絶縁層パターン210の除去工程は、例えば、アッシング及びストリップ工程を利用できる。また、導電層100の構成材料によって、ドライまたはウェットエッチング工程を利用して絶縁層パターン210を除去してもよい。前述したように、第2スペーサ710は、第2-1スペーサ710a、第2-2スペーサ710b及び第2-3スペーサ710cを含むことができる。第2-1スペーサ710aの幅は1Fであり、隣接する第2-1スペーサ710a間の間隔は1Fでありうる。また、第2-2スペーサ720bの幅は1Fであり、第2-3スペーサ710cの幅は2Fでありうる。図13Aから図13Cまでを参照すれば、第2スペーサ710をエッチングマスクとして利用して導電層100をドライエッチングして、幅が1Fである第1導電ライン110と第2導電ライン120、そして幅が2Fであるパッド130を形成できる。導電層100のドライエッチング工程を通じて基板500の上面一部が露出されうる。第1導電ライン110は第1方向に延びて形成され、1Fの幅を持って隣接する第1導電ライン110間に1Fの間隔を持つことができる。第2導電ライン120は、それぞれの第1導電ライン110から分岐されて形成され、それぞれ1Fの幅を持つことができる。一方、パッド130は、第1導電ラインまたは第2導電ライン120に突出する構造で形成され、2Fの幅を持つことができる。前述したように、4本の第1導電ライン112、114、116、118、4本の第2導電ライン122、124、126、128及び4個のパッド132、134、136、138が一つの導電ライングループを形成する。4個のパッド132、134、136、138は、直接または第2導電ラインを通じて対応する第1導電ラインに連結されうる。一方、現段階では、第1導電ライン112と第4導電ライン118、そして第2導電ライン114と第3導電ライン116とが第2導電ライン120aを通じて互いに連結されている。それにより、第1番パッド132と第4番パッド138とも互いに連結されており、第2番パッド134と第4番パッド136とも互いに連結されている。したがって、それぞれの第1導電ラインを分離し、また対応するそれぞれのパッドを互いに分離せねばならない。図14を参照すれば、第2導電ライン120を切断するトリム工程によって、4本の第1導電ライン112、114、116、118のそれぞれを互いに電気的に分離させる。それにより、4本の第1導電ライン112、114、116、118に対応する4個のパッド132、134、136、138もそれぞれ電気的に分離されうる。トリム工程を行う部分は、図5Aの第2突出部424に隣接して第1方向に形成される第2導電ライン120である。これにより、第2突出部424の第1方向幅が狭い場合、トリム工程中に図4の第2-3部分c、第2-4部分d、第3-1部分a3、及び第3-2部分b3などが除去されることもある。トリム工程が行われれば、図3または図4のような構造の第1導電ライン110、第2導電ライン120及びパッド130が基板上に形成されうる。図3で、周辺回路領域に形成される周辺回路用導電パターン700は先ず、導電ライン形成過程で共に形成されうるということは言うまでもない。例えば、図13Aから図13Cまでにおいて、導電ラインを形成する前に周辺回路領域上に所定マスクパターンを形成し、導電ライン形成工程で共にエッチング工程を進めることができる。第1実施形態による半導体素子のパターン形成方法は、導電ラインの幅及び間隔が最小幅、すなわち、1Fを持つように形成でき、また導電ラインの形成工程中に自動的に2Fの幅を持つパッドを同時に形成できる。それにより、パッド形成のための別途のフォトリソグラフィ工程が不要である。第2実施形態図15A及び図15Bは、本発明の第2実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図15Aは図5Aに対応し、図15Bは図14に対応する。図15Aを参照すれば、反射防止層300上に、図15Aに図示された形態のPRパターン400aを形成する。PRパターン400aの形状は、図5AのPRパターン400と類似しているが、第2突出部424aの構造が若干異なる。すなわち、図5Aで第2突出部424は他の突出部、すなわち、第1突出部422及び第3突出部426と第2方向y方向の長さが同一であったが、第2実施形態では、第2突出部424aの第2方向の長さは、第1突出部422及び第3突出部426よりL1ほど長い。便宜のため、図15Aで、L1を1Fと同じサイズで図示した。第1突出部422及び第3突出部426は、図5Aのように第2方向の長さが同一でありうる。前述したように、第1突出部422、第2突出部424a、第3突出部426の第2方向の長さは、パッドにコンタクトされるメタルコンタクトのサイズを考慮して適切に形成できるということは前述した通りである。しかし、第2突出部424aはかかるパッドの長さサイズに影響を及ぼさない。したがって、第1突出部422または第3突出部426と異なる長さで形成できる。一方、第2実施形態のPRパターン400aは、図示されたように図5Aのような同じ幅及び間隔に対する規格を持つことができる。PRパターン400aの形成以後の過程は、図6Aから図14までの過程と同一である。図15Bを参照すれば、図15Bは、図15AのPRパターン400aを持ってパターン形成過程を進めた後、最終的な第1導電ライン110、第2導電ライン120b及びパッド130の形態を示している。図示されたように、PRパターン400aの第2突出部424aの長さが他の突出部より長く形成されるにつれて、第2導電ラインの対応する部分が下側の第2方向に突出する構造で形成されるようになる。例えば、第1-2部分と第4-2部分とが下側に突出した段差を持つ部分を含み、第2-3部分及び第3-1部分が段差ほど下側の第2方向にさらに延び、第2-4部分及び第3-2部分が段差ほど下側の第2方向に移動する。ここで、段差は前述したL1のサイズを持つ。第3実施形態図16A及び図16Bは、本発明の第3実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図16Aは図5Aに対応し、図16Bは図14に対応する。図16Aを参照すれば、反射防止層300上に図16Aに図示された形態のPRパターン400bを形成する。図16AのPRパターン400bは図15AのPRパターン400aとは逆に、第2突出部424bの第2方向y方向の長さが第1突出部422または第3突出部426よりL2ほど短い。便宜のため、図16AでL2を1Fと同じサイズに図示した。かかる構造のPRパターン400bに基づいて、図6Aから図14までによって半導体素子のパターンを形成すれば、図16Bのような第1導電ライン110、第2導電ライン120c及びパッド130が形成されうる。図16Bを参照すれば、第2突出部424bの長さが他の突出部より短く形成されるにつれて、第2導電ラインの対応する部分が上側の第2方向に突出する構造で形成される。例えば、第1-2部分と第4-2部分とが上側に突出した段差を持つ部分を含み、第2-3部分及び第3-1部分が段差ほどさらに短くなり、第2-4部分及び第3-2部分が段差ほど上側の第2方向に移動する。ここで、段差は前述したL1のサイズを持つ。PRパターン400bの形成以後の過程は、図6Aから図14までの過程と同一である。第4実施形態図17A及び図17Bは、本発明の第4実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図17Aは図5Aに対応し、図17Bは図14に対応する。図17Aを参照すれば、反射防止層300上に図17Aに図示された形態のPRパターン400cを形成する。PRパターン400cの形状は図5AのPRパターン400aと類似しているが、第1領域410cの構造が若干異なる。すなわち、図5Aで、第1領域410の右側端面は第1突出部422の右側面と一致するように形成されたが、第4実施形態では第1領域410cの右側端面は、第1突出部422の右側面から第1方向にL3ほど突出するように形成される。便宜のため、図17Aで、L3を2Fと同じサイズに図示した。このように第1領域410cの右側端面が第1突出部424から突出しても、パッドの形成とはあまり関係ない。PRパターン400cの形成以後の過程は、図6Aから図14までの過程と同一である。図17Bを参照すれば、図17Bは、図17AのPRパターン400cを持ってパターン形成過程を進めた後、最終的な第1導電ライン110、第2導電ライン120d及びパッド130の形態を示している。図示されたように、PRパターン400cの第2領域410aの終端面が第1突出部424の右側面から突出するにつれて、第1導電ライン及び第2導電ラインの対応する部分が右側の第1方向にL3ほど突出する構造で形成される。例えば、第1導電ライン112a、第2導電ライン114a及び第2-2部分はL3ほど第1方向に延び、第1-1部分は右側にL3ほどの段差を持つ部分を含み、第2-1部分はL3ほど右側の第1方向に移動する。第5実施形態図18A及び図18Bは、本発明の第5実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図18Aは図5Aに対応し、図18Bは図14に対応する。図18Aを参照すれば、反射防止膜300上に図17Aに図示された形態のPRパターン400dを形成する。PRパターン400dは、第1方向に延びて形成され、かつ第2方向の幅が3Fである第1領域410d、第1領域410dで下側の第2方向に分岐されて形成され、かつ第1方向の幅が3Fである第2領域420d、及び第2領域420dで右側の第1方向に突出した第1ないし3突出部432d、434d、436dを備える第3領域430dを含むことができる。第3領域430dは図5Aの第2領域と類似しているが、分岐された領域と突出部との方向が異なる。すなわち、図5Aでは、第1領域410から分岐されて下側の第2方向に突出したが、第5実施形態では、第2領域420dから分岐されて右側の第1方向に突出しうる。第1突出部432dは、第2領域420dの下部終端から第1方向に長方形構造で突出し、第2方向に2Fの幅を持つことができる。第3突出部436dは、第2領域420dの上部終端から第1方向に長方形構造で突出し、第2方向に2Fの幅を持つことができる。一方、第2突出部434dは、第2領域420dの中央部分から第1方向に長方形構造で突出できる。第2突出部434dの第2方向の幅は、今後にトリム工程で求められる間隔を考慮して適切なサイズに形成できる。第1突出部432d、及び第3突出部436dは、中央の第2突出部434dから第2方向にそれぞれ4Fの間隔を持つことができる。第5実施形態の突出部は、突出する方向が図5Aの突出部と異なるが、突出部の幅及び間隔は図5Aの突出部の幅及び間隔と同一である。結論的に第1領域の幅と、突出部の幅及び間隔が保持できるならば、1Fの幅及び間隔を持つ導電ラインと、第2幅を持つパッドとを同時に形成できるということを意味する。もちろん、突出部は、図5Aのように第1領域から直ちに突出する構造で形成できるが、図18のように媒介機能を行う第2領域から突出する構造で形成してもよい。第5実施形態のPRパターン400dも複数形成され、隣接するPRパターン400d間の間隔、すなわち、隣接する第1領域410d間の間隔は5Fでありうる。一方、図15Aまたは図16Aと類似して、第2突出部434dの第1方向の長さを第1突出部432dの長さより長くまたは短く形成できる。また、図17Aのように、第2領域420dの第2方向の左右終端部分を、第1突出部432dと第3突出部436dとからいずれか一側または両側に突出するように形成してもよい。PRパターン400d形成以後の過程は、図6Aから図14までの過程と同一である。図18Bを参照すれば、図18AのPRパターン400dに基づいて図6Aから図14までに示された半導体素子のパターンを形成すれば、図18Bのような構造を持つ第1導電ライン110d、第2導電ライン120d及びパッド130dを形成できる。さらに具体的に第1導電ライン110d、第2導電ライン120d及びパッド130dの構造を説明すれば、第1導電ライン110dは4個の導電ライン、例えば、第1番から第4番までの第1導電ライン112d、114d、116d、118dを含み、メモリメモリセル領域図3の1000Aからコネクション領域1000Bまで第1方向x方向に互いに平行に延びて形成できる。かかる第1番から第4番までの第1導電ライン112d、114d、116d、118dのそれぞれは1Fの幅を持ち、隣接する第1導電ライン間に1Fの間隔を持つことができる。第1導電ライン110dは、第2方向y方向に沿って上側から下側に順に第1方向の長さが短くなる。例えば、第1番の第1導電ライン112dが最も長く、第2番の第1導電ライン114dが2番目に長く、第3番の第1導電ライン116dが3番目に長く、第4番の第1導電ライン118dが最も短い。第2導電ライン120dは4個の導電ライン、例えば、第1番から第4番までの第2導電ライン122d、124d、126d、128dを含むことができる。かかる第1番から第4番までの第2導電ライン122d、124d、126d、128dのそれぞれは、対応する第1番から第4番までの第1導電ライン112d、114d、116d、118dから第2方向に分岐されて形成でき、それぞれ1Fの幅を持つことができる。具体的に第1番の第2導電ライン122dは、第1番の第1導電ライン112dの終端から下側の第2方向に延びた第1-1部分a1を含むことができる。第2番の第2導電ライン124dは、第2番の第1導電ライン114dの終端から下側の第2方向に延びた第2-1部分a2、第2-1部分a2の終端から右側の第1方向に延びた第2-2部分b2、及び第2-2部分b2の終端から下側の第2方向に延びた第2-3部分c2を含むことができる。第3番の第2導電ライン126dは、第3番の第1導電ライン116dの終端から下側の第2方向に延びた第3-1部分a3、第3-1部分a3終端から右側の第1方向に延びた第3-2部分b3、第3-2部分b3の終端から上側の第2方向に延びた第3-3部分c3、第3-3部分c3の終端から右側の第1方向に延びた第3-4部分d3、及び第3-4部分d3の終端から上側の第2方向に延びた第3-5部分eを含むことができる。また、第4番の第2導電ライン128dは、第4番の第1導電ライン118d終端から下側の第2方向に延びた第4-1部分a4、第4-1部分a4の終端から右側の第1方向に延びた第4-2部分b4、及び第4-2部分b4の終端から上側の第2方向に延びた第4-3部分c4を含むことができる。第1番から第4番までの第2導電ライン122d、124d、126d、128dは隣接する他の導電ライン、例えば、第1番から第4番までの第1導電ライン112d、114d、116d、118d、第1番から第4番までの第2導電ライン122d、124d、126d、128d、第1番パッド132d、第2番パッド134d、第3番パッド136d、第4番パッド138dのうちいずれか一つと1Fの間隔を持つことができる。かかる間隔を保持するために、第1番から第4番までの第2導電ライン122d、124d、126d、128dは相異なる構造及び長さを持つことができる。一方、トリム工程が行われる部分の第2-2部分b2と第2-3部分c2、そして第3-4部分d3及び第3-5部分eは、場合によって形成されないこともある。パッド130dは4個のパッド、すなわち、第1番パッド132d、第2番パッド134d、第3番パッド136d、第4番パッド138dを含むことができる。第1番パッド132d、第2番パッド134d、第3番パッド136d、第4番パッド138dのそれぞれは、第1導電ライン110dまたは第2導電ライン120dから突出した形態で形成でき、対応する第1番から第4番までの第1導電ライン112d、114d、116d、118dのそれぞれに電気的に連結されうる。かかる第1番パッド132d、第2番パッド134d、第3番パッド136d、第4番パッド138dの第2方向の幅は、第1導電ライン110dの幅の2倍である2Fでありうる。具体的に、第1番パッド132dは、第1-1部分a1で左側の第1方向に突出した構造で形成できる。第2番パッド134dは、第2-1部分a2で右側の第1方向に突出した構造で形成できる。第3番パッド136dは、第3-3部分c3で右側の第1方向に突出した構造で形成できる。第4番パッド138dは、第4-3部分c4で左側の第1方向に突出した構造で形成できる。かかる隣接する第1番パッド132d、第2番パッド134d、第3番パッド136d、第4番パッド138dは他の導電ライン、例えば、第1番からの第4番までの第1導電ライン112d、114d、116d、118d、第1番から第4番までの第2導電ライン122d、124d、126d、126d、第1番パッド132d、第2番パッド134d、第3番パッド136d、第4番パッド138dのうちいずれか一つと1Fの間隔を持つことができる。一方、第1番パッド132d、第2番パッド134d、第3番パッド136d、第4番パッド138dは、グループ内の第1方向の中心線Rxを基準に2個ずつ互いに対称の構造を持つことができる。例えば、第1番パッド132dと第4番パッド138dとが中心線Rxに対して対称をなし、第2番パッド134dと第3番パッド136dとが中心線Rxに対して対称をなすことができる。また、第1番パッド132dと第2番パッド134dとは互いにに対して逆方向に交差して突出した構造を持つことができ、第3番パッド136dと第4番パッド138dとも同じ構造を持つことができる。図19は、本発明によって製造された半導体素子を含むメモリカードのブロックダイアグラムである。図19を参照すれば、メモリカード1200は、命令及びアドレス信号C/Aを生成するメモリコントローラ1220と、メモリモジュール1210、例えば、1個または複数のフラッシュメモリ素子を含むフラッシュメモリとを含む。メモリコントローラ1220は、ホストに命令及びアドレス信号を伝送するか、またはこれら信号をホストから受信するホストインターフェース1223と、命令及びアドレス信号を再びメモリモジュール1210に伝送するか、またはこれら信号をメモリモジュール1210から受信するメモリインターフェース1225とを含む。ホストインターフェース1223、コントローラ1224、及びメモリインターフェース1225は、共通バスを通じてSRAMなどのコントローラメモリ1221、及びCPUなどのプロセッサー1222と通信する。メモリモジュール1210は、メモリコントローラ1220から命令及びアドレス信号を受信し、応答としてメモリモジュール1210上のメモリ素子のうち少なくとも一つにデータを保存するか、メモリ素子のうち少なくとも一つからデータを読み出す。各メモリ素子は、複数のメモリセルと、命令及びアドレス信号を受信してプログラミング及び読み出し動作中にアドレス可能なメモリセルのうち少なくとも一つをアクセスするために行信号及び列信号を生成するデコーダとを含む。メモリカード1200の各構成品、例えば、メモリコントローラ1220に含まれる電子素子1221、1222、1223、1224、1225、及びメモリモジュール1210は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターン、すなわち、導電ライン及びパッドを含むことができる。図20は、本発明によって製造された半導体素子を含むメモリカードを採用するメモリシステムのブロックダイアグラムである。図20を参照すれば、メモリシステム1300は、共通バス1360を通じて通信するCPUなどのプロセッサー1330、ランダムアクセスメモリRAM1340、ユーザーインターフェース1350及びモデム1320を含むことができる。各素子は、バス1360を通じてメモリカード1310に信号を伝送し、メモリカード1310から信号を受信する。メモリカード1310と共にプロセッサー1330、ランダムアクセスメモリ1340、ユーザーインターフェース1350及びモデム1320を含むメモリシステム1300の各構成品は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターンを含むように形成できる。メモリシステム1300は多様な電子応用分野に応用できる。例えば、SSDsolidstatedrives、CISCMOSimagesensors及びコンピュータ応用チップセット分野に応用できる。本明細書で開示されたメモリシステム及び素子は、例えば、BGABallGridArrays、CSPChipScalePackages、PLCCPlasticLeadedChipCarrier、PDIPPlasticDualin-linePackage、MCPMulti-ChipPackage、WFPWafer-levelFabricatedPackage、WSPWafer-levelprocessedStockPackageなどを含む多様な素子パッケージ形態のうちいずれか一つの形態でパッケージできる。しかし、パッケージ構造が例示されたところに限定されるものではない。これまで本発明を図面に図示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。