記憶情報を電荷で保持し、読み出し動作を伴うアクセスによって前記電荷がソフト的に破壊される破壊読み出し型のメモリセルと、前記メモリセルに電気的に接続するローカルビット線と、前記ローカルビット線に対応するグローバルビット線と、前記グローバルビット線に電気的に接続し、前記グローバルビット線の信号電圧を増幅するグローバルアンプと、前記ローカルビット線に接続し、前記ローカルビット線の前記記憶情報に対応する信号電圧を単相のみで増幅して前記ローカルビット線を介して前記メモリセルに情報を再書き込みすることによって前記メモリセルの情報をリフレッシュする再書き込み回路を含むローカルアンプと、を備え、前記再書き込み回路は、前記グローバルビット線から前記ローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、前記メモリセルに情報を再書き込みする、ことを特徴とする半導体装置。前記ローカルアンプは、転送制御電圧に応じて前記ローカルビット線と第1のノードとの間の電荷転送を制御する電荷転送トランジスタを含み、前記第1のノードは、前記再書き込み回路の入力ノードである、ことを特徴とする請求項1に記載の半導体装置。前記ローカルアンプは、ゲート端子が前記第1のノードに接続し、第1の電位が供給され、前記第1のノードの信号電圧を増幅して前記グローバルビット線に供給する第1のトランジスタを含む、ことを特徴とする請求項2に記載の半導体装置。前記ローカルアンプは、第1の制御信号に応じて制御され、前記第1の電位を供給する信号線と前記グローバルビット線との間に、前記第1のトランジスタと直列に接続する第1のスイッチを含む、ことを特徴とする請求項3に記載の半導体装置。前記再書き込み回路は、ゲート端子が前記第1のノードにカップリングし、第2の電位が供給され、前記第1のノードの信号電圧を増幅して前記ローカルビット線に供給する第2のトランジスタ、を含むことを特徴とする請求項2に記載の半導体装置。前記再書き込み回路は、第2の制御信号に応じて制御され、前記第2の電位を供給する信号線と、対応する前記ローカルビット線との間に前記第2のトランジスタと直列に接続する第2のスイッチと、を含むことを特徴とする請求項5に記載の半導体装置。前記再書き込み回路は、第3の制御信号に応じて、前記第2のトランジスタのゲート端子と前記第1のノードとの間の電気的接続を制御する第3のトランジスタ、を含むことを特徴とする請求項5または6に記載の半導体装置。前記ローカルアンプは、第2のプリチャージ信号に応じて前記第1のノードを第3の電位にプリチャージする第2のプリチャージ回路を含む、ことを特徴とする請求項2乃至7のいずれか一項に記載の半導体装置。前記ローカルアンプは、第1のプリチャージ信号に応じて前記ローカルビット線を前記第1の電位にプリチャージする第1のプリチャージ回路を含む、ことを特徴とする請求項8に記載の半導体装置。少なくとも2本である複数の前記ローカルビット線と、前記複数のローカルビット線のうちの1本を1つの前記グローバルビット線と選択的に接続する複数の接続回路を更に備える、ことを特徴とする請求項2に記載の半導体装置。前記複数の接続回路のうちで選択された第1の接続回路によって前記1つのグローバルビット線と電気的に接続する第1の前記ローカルビット線に対応する第1の前記メモリセルは、前記グローバルビット線に接続するグローバルアンプによって、情報が再書き込みされ、前記複数の接続回路のうちで選択されなかった第2の接続回路によって前記1つのグローバルビット線と電気的に接続しない第2の前記ローカルビット線に対応する第2の前記メモリセルは、前記第2のローカルビット線に関連する前記再書き込み回路によって、情報が再書き込みされる、ことを特徴とする請求項10に記載の半導体装置。前記再書き込み回路は、装置がリフレッシュ動作時に活性化し、前記リフレッシュ動作は、前記ローカルビット線が前記グローバルビット線に電気的に接続されない状態であり、且つ前記メモリセルの情報を装置の外部に読み出さず再書き込みのみを行う状態である、ことを特徴とする請求項2乃至11のいずれか一項に記載の半導体装置。前記再書き込み回路は、前記メモリセルの前記ロー情報に対応する第4の電位を前記ローカルビット線に供給するロー情報リフレッシュ回路を含み、前記ロー情報を保持する前記メモリセルには前記第4の電位が供給される、ことを特徴とする請求項2乃至9のいずれか一項に記載の半導体装置。前記第1のノードは、前記再書き込み回路の入力ノード及び出力ノードである、ことを特徴とする請求項2乃至11のいずれか一項に記載の半導体装置。前記ローカルアンプが含む複数のトランジスタは、すべて同一の導電型の電界効果トランジスタを用いて構成される、ことを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。前記第3の制御信号を生成する生成回路を更に備え、前記生成回路は、第3のプリチャージ信号に応じて前記第3の制御信号を第5の電位に制御し、前記メモリセルのアクセス時又はリフレッシュ動作時に前記第3の制御信号を第6の電位に制御し、前記メモリセルの再書き込み動作時に前記第3の制御信号を第7の電位に制御し、前記第6の電位は、前記第5の電位を超えない電位であり、前記第7の電位は、前記第6の電位より低い電位である、ことを特徴とする請求項7に記載の半導体装置。前記グローバルアンプは、1対のインバータをクロスカップル接続したクロスカップルアンプを含み、前記クロスカップルアンプには、前記第1及び第2の電位が供給され、前記クロスカップルアンプは、第8の電位に応じて前記第2の電位から前記1対のインバータの一方のインバータに流れる電流を制御する電流制御回路を含む、ことを特徴とする請求項2乃至11、16のいずれか一項に記載の半導体装置。破壊読み出し型の複数のメモリセルにそれぞれ接続する少なくとも2本である複数のローカルビット線と、前記複数のローカルビット線に対応して配置される上位階層の1つのグローバルビット線と、前記複数のローカルビット線を、前記1つのグローバルビット線と選択的に接続する複数の接続回路と、前記複数のローカルビット線にそれぞれ接続し、前記複数のローカルビット線にそれぞれ伝送される前記複数のメモリセルにそれぞれ対応する複数の信号を単相のみで増幅して、前記複数のローカルビット線を介してそれぞれ対応する前記複数のメモリセルに情報を再書き込みする複数の再書き込み回路と、前記1つのグローバルビット線に伝送される信号を増幅するグローバルアンプと、を備え、前記1つのグローバルビット線と電気的に接続しない前記複数のローカルビット線にそれぞれ対応する前記複数の再書き込み回路は、前記1つのグローバルビット線から前記複数のローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、それぞれ対応する前記複数のメモリセルに情報を再書き込みする、ことを特徴とする半導体装置。前記複数の再書き込み回路は、転送制御電圧に応じて前記複数のローカルビット線とそれぞれ対応する複数の第1のノードとの間の電荷転送を制御する複数の電荷転送トランジスタを含み、前記複数の第1のノードは、それぞれ対応する前記複数の再書き込み回路の入力ノードである、ことを特徴とする請求項18に記載の半導体装置。前記複数の再書き込み回路のそれぞれは、ゲート端子が対応する前記第1のノードに接続し、第2の電位が供給され、前記第1のノードの信号電圧を増幅して対応する前記ローカルビット線に供給する第2のトランジスタを含む、ことを特徴とする請求項19に記載の半導体装置。前記複数の再書き込み回路のそれぞれは、第2の制御信号に応じて制御され、対応する前記第2の電位を供給する信号線と、対応する前記ローカルビット線との間に前記第2のトランジスタと直列に接続する第2のスイッチを含む、ことを特徴とする請求項20に記載の半導体装置。更に、第2のプリチャージ信号に応じて前記第1のノードを第3の電位にプリチャージする第2のプリチャージ回路を含む、ことを特徴とする請求項18乃至21のいずれか一項に記載の半導体装置。更に、第1のプリチャージ信号に応じて前記ローカルビット線を第1の電位にプリチャージする第1のプリチャージ回路を含む、ことを特徴とする請求項22に記載の半導体装置。前記ローカルビット線に流れ込むリーク電流を減少させる方向に電位関係を制御して前記ローカルビット線の浮き上がりを防止する浮き上がり防止制御回路を更に備える、ことを特徴とする請求項18に記載の半導体装置。前記浮き上がり防止制御回路は、前記複数のメモリセルをそれぞれ対応する前記複数のローカルビット線へ電気的に接続するワード線を選択状態にする時点から所定の時間が経過後に前記電位関係を制御する、ことを特徴とする請求項24に記載の半導体装置。前記浮き上がり防止制御回路は、前記メモリセルの再書き込み動作時に活性化する、ことを特徴とする請求項25に記載の半導体装置。前記複数の接続回路のうちで選択された第1の接続回路によって前記1つのグローバルビット線に電気的に接続する前記複数のローカルビット線のうちのローカルビット線に関連するメモリセルに対し、対応するローカルビット線に接続する前記再書き込み回路を動作させず、前記1つのグローバルビット線に接続する前記グローバルアンプから情報の再書き込みを行う、ことを特徴とする請求項18乃至26のいずれか一項に記載の半導体装置。前記複数の再書き込み回路は、装置がリフレッシュ動作時に活性化し、前記リフレッシュ動作は、すべての前記複数のローカルビット線が前記1つのグローバルビット線に電気的に接続されない状態であり、且つ前記複数のメモリセルの複数の情報を装置の外部に読み出さず再書き込みのみを行う状態である、ことを特徴とする請求項18乃至26のいずれか一項に記載の半導体装置。前記再書き込み回路は、第3の制御信号に応じて、前記第2のトランジスタのゲート端子と前記第1のノードとの間の電気的接続を制御する第3のトランジスタ、を含むことを特徴とする請求項20に記載の半導体装置。前記第3の制御信号を生成する生成回路を更に備え、前記生成回路は、第3のプリチャージ信号に応じて前記第3の制御信号を第5の電位に制御し、前記メモリセルのアクセス時又はリフレッシュ動作時に前記第3の制御信号を第6の電位に制御し、前記メモリセルの再書き込み動作時に前記第3の制御信号を第7の電位に制御し、前記第6の電位は、前記第5の電位を超えない電位であり、前記第7の電位は、前記第6の電位より低い電位である、ことを特徴とする請求項29に記載の半導体装置。前記グローバルアンプは、1対のインバータをクロスカップル接続したクロスカップルアンプを含み、前記クロスカップルアンプには、前記第1及び第2の電位が供給され、前記クロスカップルアンプは、第8の電位に応じて前記第2の電位から前記1対のインバータの一方のインバータに流れる電流を制御する電流制御回路を含む、ことを特徴とする請求項21に記載の半導体装置。一般に、リフレッシュ動作時の消費電流のうち、ビット線の充放電電流やメモリセルアレイ内の回路に流れる電流が大きな割合を占めている。そして、上記従来の階層化メモリセルアレイでは、前述したように再書き込み動作の経路にローカルビット線とグローバルビット線の両方が含まれることから、充放電電流やセンスアンプの動作に必要な電流は無視できない程度になる。近年のメモリセルアレイのプロセスの微細化と大容量化に伴い、リフレッシュ動作時のリフレッシュサイクルの短縮を図ることや、リフレッシュ対象として同時選択されるワード線数を増やすことによって対処する場合は、特にリフレッシュ動作時の消費電流の増加が深刻な問題になる。また、ビット線構成を階層化した半導体装置においては、ローカルビット線の配線ピッチはグローバルビット線の配線ピッチと等しいのが通常の構成である。この点に関しては、ローカルビット線に比べてグローバルビット線の配線ピッチを緩和した構成が従来から知られている。例えば、特許文献2、3及び非特許文献1には、ローカルセンスアンプに再書き込み機能を持たせることで、グローバルセンスアンプに接続されない状態でローカルビット線を介してメモリセルに保持する情報の再書き込みを可能とする技術が開示されている。このような技術を適用することで、グローバルビット線の配線ピッチの緩和とグローバルセンスアンプの個数の削減が可能となる。しかし、かかる技術によれば、ローカルセンスアンプがラッチ型差動アンプを用いて構成されるので、その占有面積によるチップ面積の増加が避けられない。この問題に対し、特許文献4には、NMOSトランジスタのみからなる1対のローカルセンスアンプを複数のローカルビット線と選択的に接続可能な構成を採用し、ローカルセンスアンプの個数と占有面積を削減可能な技術が開示されている。しかし、この構成においては、メモリセルに保持される情報をローカルビット線に読み出したとき、ローカルセンスアンプ経由でグローバルセンスアンプに接続されないローカルビット線については再書き込み動作が行われないため、メモリセルの情報が破壊されるという問題がある。以上のように、ビット線構成が階層化されたメモリセルアレイを備える従来の半導体装置は、メモリセルに対する再書き込み動作を確実に行いつつ、消費電流とチップ面積の低減を実現することは困難であった。上記課題を解決するために、本発明の半導体装置は、記憶情報を電荷で保持し、読み出し動作を伴うアクセスによって前記電荷がソフト的に破壊される破壊読み出し型のメモリセルと、前記メモリセルに電気的に接続するローカルビット線と、前記ローカルビット線に対応するグローバルビット線と、前記グローバルビット線に電気的に接続し、前記グローバルビット線の信号電圧を増幅するグローバルアンプと、前記ローカルビット線に接続し、前記ローカルビット線の前記記憶情報に対応する信号電圧を単相のみで増幅して前記ローカルビット線を介して前記メモリセルに情報を再書き込みすることによって前記メモリセルの情報をリフレッシュする再書き込み回路を含むローカルアンプと、を備え、前記再書き込み回路は、前記グローバルビット線から前記ローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、前記メモリセルに情報を再書き込みすることを特徴としている。本発明の半導体装置の態様の一例は、前記ローカルアンプが、前記再書き込み回路リストア回路に加えて、第1の制御信号に応じて第1のトランジスタのドレイン端子と前記グローバルビット線との間の電気的接続を制御する第1のスイッチを含んで構成したものである。本発明の前記態様によれば、読み出し動作時には、メモリセルの情報をローカルビット線に読み出し、伝送信号をローカルアンプの第1のトランジスタで増幅し、第1のスイッチ回路からグローバルビット線を経由してグローバルアンプに伝送する。これに対し、メモリセルに対する再書き込みは、ローカルビット線とグローバルビット線との間を非接続状態にし、メモリセルの情報をローカルビット線に読み出し、伝送信号をローカルアンプの再書き込み回路で単相のみで増幅し、ローカルビット線を経由してメモリセルに情報を再書き込みする。よって、グローバルビット線及びグローバルアンプを用いることなく、メモリセルの再書き込み動作を行うことができ、例えばリフレッシュ動作時の消費電流を低減することが可能となる。また、上記課題を解決するために、本発明の半導体装置は、破壊読み出し型の複数のメモリセルにそれぞれ接続する少なくとも2本である複数のローカルビット線と、前記複数のローカルビット線に対応して配置される上位階層の一つのグローバルビット線と、前記複数のローカルビット線を、前記一つのグローバルビット線と選択的に接続する複数の接続回路と、前記複数のローカルビット線にそれぞれ接続し、前記複数のローカルビット線にそれぞれ伝送される前記複数のメモリセルにそれぞれ対応する複数の信号を単相のみで増幅して、前記複数のローカルビット線を介してそれぞれ対応する前記複数のメモリセルに情報を再書き込みする複数の再書き込み回路と、前記1つのグローバルビット線に伝送される信号を増幅するグローバルアンプと、を備え、前記1つのグローバルビット線と電気的に接続しない前記複数のローカルビット線にそれぞれ対応する前記複数の再書き込み回路は、前記1つのグローバルビット線から前記複数のローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、それぞれ対応する前記複数のメモリセルに情報を再書き込みすることを特徴としている。本発明の前記半導体装置によれば、メモリセルアレイの単位領域内に配置された複数のローカルビット線のうち1本のローカルビット線が接続回路を介して選択的に1本のグローバルビット線に接続される。そして、1つのグローバルビット線と電気的に接続しない前記複数のローカルビット線にそれぞれ対応するメモリセルへの再書き込みは、各々のローカルビット線に伝送される複数の信号を単相のみで再書き込み回路で増幅し、ローカルビット線を経由してメモリセルに情報を再書き込みする。よって、メモリセルの再書き込み動作時にグローバルビット線及びグローバルアンプを用いる必要がなく、ローカルビット線の配線ピッチに比べて、グローバルビット線の配線ピッチを緩和し、かつ、グローバルアンプの個数を減らすことができる。以上説明したように本発明によれば、階層化ビット線構成を有するメモリセルアレイにおいて、メモリセルの情報を再書き込みする際、グローバルビット線及びグローバルセンスアンプを用いることなく、ローカルセンスアンプの再書き込み回路を動作させてローカルビット線を経由してメモリセルの再書き込み動作を行うことができる。そのため、特にメモリセルのリフレッシュ動作時には、ローカルビット線を経由して小さい回路規模の再書き込み回路により再書き込み動作を行うことができ、消費電流の低減を実現することができる。また、本発明によれば、階層化ビット線構成を有するメモリセルアレイにおいて、N本のローカルビット線を選択的に1本のグローバルビット線に接続する接続回路と、各々のローカルビット線の一端に配置した再書き込み回路を設けることで、グローバルビット線の配線ピッチとグローバルセンスアンプの搭載個数を削減することができる。これにより、半導体装置の製造工程の歩留まりを改善し、チップ面積を削減することができるため、製造コストの低減実現することができる。また、かかる構成においてローカルビット線の電位の浮き上がりを防止する浮き上がり制御回路を併設することで、再書き込み回路の面積増加を抑制しつつ、ロー情報の再書き込み効率が低下することを防止する効果がある。本発明の課題を解決する技術思想の代表的な例を以下に示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。図1に示すように、本発明の技術思想の一例は、階層化ビット線構成を有するメモリセルアレイを備える半導体装置に対し適用され、破壊読み出し型のメモリセルMCに接続されるローカルビット線LBLと、ローカルビット線LBLに対応して配置される上位階層のグローバルビット線GBLと、ローカルビット線LBLの一端に接続されるローカルセンスアンプLSAと、グローバルビット線GBLの一端に接続されるグローバルセンスアンプGSAとを備えて構成される。図1の構成において、メモリセルMCに保持される情報を再書き込みする際には、動作対象のローカルビット線LBLがグローバルビット線GBLに接続されない状態に制御され、その状態でローカルセンスアンプLSAの再書き込み回路リストア回路がローカルビット線LBLの信号電圧を単相のみで増幅し、再書き込み回路から出力された信号を再びローカルビット線LBLに伝送させてメモリセルMCに対する再書き込み動作が完了する。これにより、階層化ビット線構成を有するメモリセルアレイにおいて、グローバルビット線GBL及びグローバルセンスアンプGSAを用いることなくメモリセルMCの再書き込み動作を行うことができ、再書き込み動作を伴う動作例えば、リフレッシュ動作に必要な消費電流の低減に大きな効果がある。以下、本発明を適用した半導体装置の好ましい実施形態について説明する。本実施形態においては、半導体装置の一例としてのDRAMDynamicRandomAccessMemoryに対して本発明を適用した6つの実施形態を順次説明する。なお、以下の各実施形態で開示される説明及び添付図面では、各種の構成部材や信号を表す符号が複数存在するときは、その末尾に番号を付記して区別する場合があるが例えば、ビット線BL0、BL1等、区別の必要がないときは、末尾の番号を適宜省略する場合がある例えば、ビット線BL等。なお、この明細書において、電気的な導通をオン、電気的な非導通をオフとして記述する場合がある。[第1実施形態]以下、本発明を適用した半導体装置の第1実施形態について説明する。図2は、本発明の半導体装置であるDRAMチップの全体構成を示すブロック図である。図2に示すように、半導体装置を構成するチップCHIPの全体は、複数のメモリバンクBANKと、制御回路や入出力回路を含む周辺回路領域PERIとに大きく区分されている。各々のメモリバンクBANKは、情報を保持する多数のメモリセルからなるが、詳細は後述する。周辺回路領域PERIの制御回路は、チップCHIPの外部から入力されるクロック、アドレス、制御信号に基づいて、動作モードの決定やアドレスのプリデコード等を含む各種制御を行う。周辺回路領域PERIの入出力回路は、チップCHIP外部から入力される書き込みデータ及びチップCHIP外部に出力される読み出しデータを保持する入出力バッファを備えている。図3は、図2の各々のメモリバンクBANKの構成を示すブロック図である。図3に示すメモリバンクBANKには、マトリクス状に配置された複数のメモリセリアレイ10が配置されている。各々のメモリセルアレイ10は、複数のビット線BLと複数のワード線WLとの交点に配置された複数のメモリセルMCを備えている。なお、ビット線BLは、後述するように、上位階層のグローバルビット線GBLと下位階層のローカルビット線LBLとに階層化されている。各々のメモリセルアレイ10の周辺には、複数のグローバルセンスアンプを含むセンスアンプ列11がビット線延伸方向の端部に配置されるとともに、複数のサブワードライバを含むサブワードドライバ列12がワード線延伸方向の端部に配置されている。また、サブワードドライバ列12とセンスアンプ列11とが交差する回路領域には、クロスエリア13が配置されている。また。メモリバンクBANKの外周付近の領域のうち、ビット線延伸方向の一端にはYデコーダ14及びメインアンプ列15が配置され、ワード線延伸方向の一端にはXデコーダ16及びアレイ制御回路17が配置されている。図4は、図3のメモリセルアレイ10及びその周辺回路の構成を示している。すなわち、図3で説明したように、1つのメモリセルアレイ10と、左右に隣接する2つのセンスアンプ列11と、上下に隣接する2つのサブワードドライバ列12との範囲内の構成が示されている。複数のグローバルビット線GBLが配置されるメモリセルアレイ10は、単位領域である複数のサブメモリセルアレイ20に分割され、各々のサブメモリセルアレイ20には、隣接する2本のグローバルビット線GBLと所定数のワード線WLにより区分される範囲内の複数のメモリセルMCを含む。サブメモリセルアレイ20の両側には、ローカルセンスアンプLSAが配置されている。なお、メモリセルアレイ10の両端に位置するローカルセンスアンプLSAは、ローカルセンスアンプLSAEと表記される。図4に示すように、1つのサブメモリセルアレイ20と、その両側に配置されるローカルセンスアンプLSAとにより、1つのサブメモリブロックSMBが構成される。センスアンプ列11は、左右の2つのメモリセルアレイ10に共有されている。すなわち、メモリセルアレイ10内の隣接する2本のグローバルビット線GBLは、左側のセンスアンプ列11のグローバルセンスアンプGSAと、右側のセンスアンプ列11のグローバルセンスアンプGSAとに交互に接続されている。サブワードドライバ列12は、上下の2つのメモリセルアレイ10に共有されている。サブワードドライバ列12には、複数のワード線WLを選択的に駆動する複数のサブワードドライバ30と、センスアンプ列11の動作を制御するローカルセンスアンプ制御回路31が含まれる。図5は、センスアンプ列11に含まれるグローバルセンスアンプGSAの回路構成例を示している。図5に示すように、グローバルセンスアンプGSAは、クロスカップルアンプ40と、IOスイッチ41と、IOプルダウン回路42と、ライトスイッチ43と、データラッチ用スイッチ44と、プリチャージ回路45と、GBL選択回路46から構成される。また、グローバルセンスアンプGSAには、一対のグローバルビット線GBLと、読み出し用のローカルIO線RLIOBと、書き込み用のローカルIO線WLIOBが接続されている。図5において、クロスカップルアンプ40は、ソースがグランド電位VSSに接続された2個のNMOSトランジスタと、ソースがアレイ電圧VARYに接続された2個のPMOSトランジスタとからなり、読み出し時にグローバルビット線GBLを経由してノードNDBに伝送された読み出し信号を2値判定してラッチする機能を有する。IOスイッチ41は、選択信号YSによって導通制御される2個のNMOSトランジスタからなり、読み出し時に選択信号YSがハイとなって各NMOSトランジスタがオンすることで、グローバルビット線GBLから伝送された読み出しデータがローカルIO線RLIOBに出力される。一方、書き込み時は選択信号YSがハイとなって各NMOSトランジスタがオンし、書き込みデータがローカルIO線WLIOBからグローバルセンスアンプGSAに入力される。IOプルダウン回路42は、ゲートにノードNDが接続される1個のNMOSトランジスタからなり、ハイ情報の読み出し時にノードNDがハイになり、選択信号YSがハイのときにローカルIO線RLIOBの電荷を引き抜く。また、ロー情報の読み出し時にノードNDがローになり、IOプルダウン回路42のNMOSトランジスタがオフを保つのでローカルIO線RLIOBの電荷は引き抜かれない。ライトスイッチ43は、ライトイネーブル信号WEGによって導通制御される1個のNMOSトランジスタからなり、書き込み時にライトイネーブル信号WEGがハイとなって、書き込みデータをノードNDBに伝送する。なお、書き込み時以外の動作時には、ライトイネーブル信号WEGがローとなるので、ライトスイッチ43のNMOSトランジスタがオフを保つ。データラッチ用スイッチ44は、ラッチ信号LTCに応じてノードNGとノードNDBとの間の接続を制御する1個のNMOSトランジスタと、リストア信号RESに応じてノードNGとノードNDとの間の接続を制御する1個のNMOSトランジスタからなる。読み出し時はラッチ信号LTCがハイになり、グローバルビット線GBLを経由して伝送される信号がクロスカップルアンプ40に伝送される。このとき、リストア信号RESはローに保たれ、ノードNG、NDの間は切り離された状態にある。再書き込み時はラッチ信号LTCがローになり、ノードNG、NDBの間は切り離された状態にあるのに対し、リストア信号RESがハイになるので、クロスカップルアンプ40にラッチされているデータがノードNDからグローバルビット線GBLに伝送されてメモリセルMCへの再書き込みが行われる。プリチャージ回路45は、プリチャージ信号PCGBによって導通制御される1個のPMOSトランジスタからなる。スタンバイ時には、プリチャージ信号PCGBがローになり、PMOSトランジスタを介してグローバルビット線GBLがアレイ電圧VARYにプリチャージされる。GBL選択回路46は、GBL選択信号SHLに応じて一方のメモリセルアレイ10のグローバルビット線GBLとノードNGとの間の接続を制御する1個のNMOSトランジスタと、GBL選択信号SHRに応じて他方のメモリセルアレイ10のグローバルビット線GBLとノードNGとの間の接続を制御する1個のNMOSトランジスタからなる。GBL選択信号SHL、SHRのうち、いずれか一方をローに制御することで、グローバルビット線GBLとグローバルセンスアンプGSAとを選択的に接続して情報の伝達が可能となる。図6は、図4のサブワードドライバ列12の部分的な回路構成例を示している。上述したように、サブワードドライバ列12は、隣接するメモリセルアレイ10のワード線WLを駆動する複数のサブワードドライバ30を含んでいる。この場合、メモリセルアレイ10のワード線WLは、上下に隣接する2つのサブワードドライバ列12の一方に含まれるサブワードドライバ30により駆動されるので、サブワードドライバ30の個数はメモリセルアレイ10に含まれるワード線WLの本数の半分でよい。図6に示すように、各々のサブワードドライバ30は、1個のPMOSトランジスタと、2個のNMOSトランジスタから構成されている。サブワードドライバ30は、反転メインワード線MWLBが活性化されたとき、4本のサブワード選択線FXT0~FXT3及び4本の反転サブワード選択線FXB0~FXB3の組合せに応じて活性化され、複数のワード線WLのうちの1本のワード線WLを駆動する。図7は、図4のクロスエリア13の回路構成例を示している。図7に示すように、クロスエリア13は、プリチャージ回路50と、IO接続回路51と、サブワード選択ドライバ52と、それ以外のドライバ群から構成される。プリチャージ回路50は、2個のPMOSトランジスタからなり、1対のローカルIO線RLIOB、WLIOB図5参照をプリチャージする回路である。プリチャージ回路50は、スタンバイ時に制御信号DLIOPBがローとなって、1対のローカルIO線RLIOB、WLIOBを電圧VPERIにプリチャージする。IO接続回路51は、IO線イネーブル信号DRLIOE、DWLIOEに応じて、1対のローカルIO線RLIOB、WLIOBと1対のメインIO線RMIOB、WMIOBとの間の接続を制御する1対のNMOSトランジスタからなる。読み出し時はIO線イネーブル信号DRLIOEがハイとなってローカルIO線RLIOBとメインIO線RMIOBが接続され、書き込み時はIO線イネーブル信号DWLIOEがハイとなってローカルIO線WLIOBとメインIO線WMIOBが接続される。サブワード選択ドライバ52は、反転サブワード選択線FXB0~FXB3図6参照を反転してサブワード選択線FXT0~FXT3図6参照を生成する4個のインバータからなる。また、それ以外のドライバ群は、グローバルセンスアンプGSA図5参照に供給される制御信号群SHL、SHR、WEG、RES、LTC、PCGBを出力する複数のインバータを含み、それぞれのインバータには各制御信号の反転信号PCC以外の信号群の末尾にBを付記が入力される。なお、図4のサブワードドライバ列12に含まれるローカルセンスアンプ制御回路31は、ローカルセンスアンプLSAに供給される制御信号群PCL、WTL、RFL、CTL、RT、ST、CTR、RFR、WTR、PCRを生成する回路である。また、図3のアレイ制御回路17は、グローバルセンスアンプGSA、ローカルセンスアンプLSA、各IO線の制御に必要な各種信号を生成する回路である。次に、第1実施形態のローカルセンスアンプLSA及びサブメモリセルアレイ20の構成及び動作について、図8~図13を参照して説明する。図8は、図4の構成のうち、1つのサブメモリセルアレイ20とその両側の2つのローカルセンスアンプLSAを含む範囲の回路構成を示す図である。また、図9は、図8の回路構成のうち、1つのローカルセンスアンプLSA及び1つのメモリセルMCの回路部分を拡大して示す図である。図8に示すサブメモリセルアレイ20には、k1本のワード線WL0~WLk及び2本のローカルビット線LBLと、その交点に配置される複数のメモリセルMCが含まれる。また、サブメモリセルアレイ20の2本のローカルビット線LBLのうち、一方のローカルビット線LBL10が左側のローカルセンスアンプLSAに接続され、他方のローカルビット線LBL11が右側のローカルセンスアンプLSAに接続されている。なお、図8では、左側のローカルセンスアンプLSAと右側のローカルセンスアンプLSAに供給される信号群図8の下側の各符号の末尾に1、2等の番号を付記して区別している。一方、図9では、それぞれの符号の末尾の番号については省略するが、例えば、図9のローカルセンスアンプLSAを、図8の左側のローカルセンスアンプLSAに対応付けることができる。図9に示すように、メモリセルMCは、選択NMOSトランジスタQ0と、情報を電荷として蓄積するキャパシタCsから構成される破壊読み出し型のメモリセルである。選択NMOSトランジスタQ0は、ソースがローカルビット線LBLに接続され、ゲートがワード線WLに接続される。キャパシタCsは、選択NMOSトランジスタQ0のドレインとセルプレート電位VPLTとの間に接続されている。ローカルセンスアンプLSAは、13個のNMOSトランジスタQ1L、Q1R、Q2、Q3、Q4L、Q4R、Q5、Q6L、Q6R、Q7L、Q7R、Q8L、Q8Rを備えて構成されている。電荷転送ゲート電荷転送トランジスタとして機能するNMOSトランジスタQ1Rは、ゲートに印加される転送制御信号CTRに応じて、ローカルビット線LBLとノードNS本発明の第1のノードとの間の電荷転送を制御する。このノードNSは、ローカルセンスアンプLSA内ビット線に相当する。増幅素子であるNMOSトランジスタQ2本発明の第1のトランジスタは、ゲートがノードNSに接続され、ソースがグランド電位VSSに接続され、ノードNSの信号電圧をセンス増幅してドレイン電流に変換する。NMOSトランジスタQ3本発明の第2のプリチャージ回路は、プリチャージ信号ST本発明の第2のプリチャージ信号に応じてノードNSを電位VSET本発明の第3の電位にプリチャージする。NMOSトランジスタQ4R本発明の第1のプリチャージ回路は、プリチャージ信号PCR本発明の第1のプリチャージ信号に応じてローカルビット線LBLをグランド電位VSS本発明の第1の電位にプリチャージする。NMOSトランジスタQ5本発明の第1のスイッチは、リード信号RT本発明の第1の制御信号に応じて、グローバルビット線GBLとNMOSトランジスタQ2のドレインとの間の電気的接続を制御する。NMOSトランジスタQ6Rは、ライト信号WTRに応じて、ローカルビット線LBLとグローバルビット線GBLとの間の電気的接続を制御する。NMOSトランジスタQ7R本発明の第2のスイッチは、リフレッシュ信号RFR本発明の第2の制御信号に応じて、ローカルビット線LBLとNMOSトランジスタQ8R本発明の第2のトランジスタのドレインとの間の電気的接続を制御する。NMOSトランジスタQ8Rは、ゲートがノードNSに接続され、ソースが電圧VARY本発明の第2の電位に接続され、NMOSトランジスタQ7RがオンのときNMOSトランジスタQ8RにはノードNSの電位に応じたドレイン電流が流れる。なお、ローカルセンスアンプLSAのNMOSトランジスタQ1L、Q4L、Q6L、Q7L、Q8Lについては、上述したNMOSトランジスタQ1R、Q4R、Q6R、Q7R、Q8Rと左右で対象的な接続関係を有し、その動作は同様となる。この場合、各NMOSトランジスタに印加される信号群CTR、PCR、WTR、RFRを、対応する信号群CTL、PCL、WTL、RFLで置き換えて考えればよい。このようにローカルセンスアンプLSAはメモリセルMCの選択NMOSトランジスタQ0と同じ導電型のNMOSトランジスタのみで構成されるため、NMOSとPMOSの分離領域を必要とせずチップ面積を削減することができる。図10は、図9のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているハイ情報を読み出す場合の動作波形を示している。図10の動作波形において、初期時点ではスタンバイ状態になっている。スタンバイ状態では、ローカルビット線LBLがグランド電位VSSに、グローバルビット線GBLがアレイ電圧VARYに、ノードNSが電位VSETにそれぞれプリチャージされている。このとき、プリチャージ信号PCR、GBL選択信号SHL、プリチャージ信号ST、ラッチ信号LTCはそれぞれ電圧VPPに保たれている。また、プリチャージ信号PCGB、転送制御信号CTR、リード信号RT、ライト信号WTR、リストア信号RESはそれぞれグランド電位VSSに保たれている。また、ワード線WLは電圧VKKに保たれている。このときの各電源電圧の関係は、VPP>VSET>VPERI>VARY>VCT>VSS>VKKを満たしている。なお、グランド電位VSSは0Vであり、電圧VKKはグランド電位VSSより低い負電位である。図10に示すように、ACTコマンドが入力されると、それぞれのプリチャージ信号PCR、PCGB、STが非活性の状態に反転し、ローカルビット線LBL、ノードNSがそれぞれ上記各電圧にプリチャージされた状態でフローティングとなり、グローバルビット線GBLはクロスカップルアンプ40でアレイ電圧VARYに保持される。次いで、ワード線WLが電圧VKKから電圧VPPに駆動され、メモリセルMCからハイ情報が読み出される。その結果、ローカルビット線LBLはグランド電位VSSから所定の電位まで上昇する。続いて、転送制御信号CTRが電圧VCTに駆動される。ここで、NMOSトランジスタQ1Rの電荷転送動作に関し、電位Vx1を次の1式で定義しておく。Vx1=VCT-Vt11ただし、Vt1はNMOSトランジスタQ1Rの閾値電圧このとき、ローカルビット線LBLの電位は、1式の電位Vx1よりも高い電位になるから、NMOSトランジスタQ1Rはオフ状態に保たれる。そのため、ノードNSは電位VSETを保持し続ける。続いて、リード信号RTが一定期間だけ電圧VPERIに駆動される。この期間のノードNSの電位は、NMOSトランジスタQ2の閾値電圧Vt2よりも高くなっているため、NMOSトランジスタQ2がオンする。その結果、グローバルビット線GBLに充電された電荷がNMOSトランジスタQ5、Q2を経由して引き抜かれ、グローバルビット線GBLの電位がグランド電位VSSに低下する。その結果、グローバルセンスアンプGSAでは、図5のノードNDBの電位がグランド電位VSSとなり、それがクロスカップルアンプ40で反転され、ノードNDの電位がアレイ電圧VARYになる。その後、ラッチ信号LTCがグランド電位VSSとなり、メモリセルMCから読み出された情報がグローバルセンスアンプGSAに保持される。その後、リストア信号RES及びライト信号WTRがともに電圧VPPになり、ノードNDとグローバルビット線GBLが接続され、さらにグローバルビット線GBLとローカルビット線LBLが接続され、メモリセルMCにハイ情報が再書き込みされる.一方、ACTコマンドの入力後にREADコマンドが入力されると、選択信号YSが電圧VPERIに活性化される。この時点でノードNDの電位がアレイ電圧VARYになっているので、IOプルダウン回路42のMOSトランジスタがオンしてローカルIO線RLIOBの電荷を引き抜く。これにより、グローバルセンスアンプGSAからハイ情報が出力される。その後、PREコマンドの入力に応答してプリチャージ動作に移行し、ワード線WLが電圧VKKに戻り、プリチャージ信号PCR、ST、GBL選択信号SHL、ラッチ信号LTCがそれぞれ電圧VPPになり、プリチャージ信号PCGB、転送制御信号CTR、ライト信号WTR、リストア信号RESがそれぞれグランド電位VSSになる。その結果、ローカルビット線LBLがグランド電位VSSに、グローバルビット線GBLがアレイ電圧VARYに、ノードNSが電位VSETにそれぞれプリチャージされてスタンバイ状態に戻り、図10の読み出し動作が完了する。次に図11は、図9のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているロー情報を読み出す場合の動作波形を示している。スタンバイ状態からワード線WLが電圧VPPに駆動されるまでの動作波形については、図10の場合と同様である。一方、ワード線WLが電圧VPPに駆動されると、メモリセルMCからロー情報が読み出されるが、このときのローカルビット線LBLの電位はグランド電位VSSに保たれる。続いて、転送制御信号CTRが電圧VCTに駆動されると、図10とは異なり、ローカルビット線LBLの電位が1式の電位Vx1よりも低い電位となるから、NMOSトランジスタQ1Rがオンする。すなわち、NMOSトランジスタQ1RによりノードNSとローカルビット線LBLの間が接続状態となる。ノードNSの容量はローカルビット線LBLの容量とキャパシタCsの容量の合計に比べて非常に小さいので、ノードNSの電位がグランド電位VSSの付近まで低下するとともに、ローカルビット線LBLはノードNSからの電荷が流入するのでグランド電位VSSから少し浮いた電位まで上昇する。続いて、リード信号RTが一定期間だけ電圧VPERIに駆動される際、図10とは逆に、ノードNSの電位がNMOSトランジスタQ2の閾値電圧Vt2よりも低くなっているため、NMOSトランジスタQ2はオフ状態を保つ。よって、グローバルビット線GBLに充電された電荷は引き抜かれない。そのため、グローバルビット線GBLがアレイ電圧VARYを保ち続けるので、グローバルセンスアンプGSA内のノードNDB、NDは、それぞれアレイ電圧VARY、グランド電位VSSに保たれる。その後、ラッチ信号LTCがグランド電位VSSとなり、メモリセルMCから読み出された情報がグローバルセンスアンプGSAに保持される。次いで、図10と同様の制御により、メモリセルMCへのロー情報の再書き込みが行われる。続いて、入力されたREADコマンドに応答して図10と同様の制御が行われると、ノードNDがグランド電位VSSになっているので、IOプルダウン回路42のMOSトランジスタがオフ状態であり、ローカルIO線RLIOBの電荷は引き抜かれない。よって、グローバルセンスアンプGSAからロー情報が出力されることになる。これ以降のプリチャージ動作については、図10と同様に行われる。次に図12は、図9のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。スタンバイ状態の動作波形については、図10の場合と同様である。一方、REFコマンドが入力されると、プリチャージ信号PCR、STがともに非活性のグランド電位VSSになり、ローカルビット線LBLはグランド電位VSSに、ノードNSは電位VSETにそれぞれプリチャージされた状態でフローティングとなる。また、プリチャージ信号PCGBはグランド電位VSSに活性化されたままであるため、グローバルビット線GBLはアレイ電圧VARYにプリチャージされた状態に保たれる。次いで、ワード線WLが電圧VKKから電圧VPPに駆動され、メモリセルMCからハイ情報が読み出され、ローカルビット線LBLはグランド電位VSSから所定の電位まで上昇する。続いて、転送制御信号CTRが一定期間だけ電圧VCTに駆動される。ローカルビット線LBLの電位は、式1の電位Vx1より高い電位になるから、NMOSトランジスタQ1Rはオフ状態に保たれる。そのため、ノードNSは電位VSETを保持し続ける。転送制御信号CTRがグランド電位VSSに戻った後、プリチャージ信号PCRが一定期間だけ電圧VPPに駆動される。これにより、ローカルビット線LBLはNMOSトランジスタQ4Rによりグランド電位VSSにプリチャージされる。ここで、ワード線WLに接続されているメモリセルMCには、ロー情報が書き込まれることになる。このとき、グランド電位VSSにある転送制御信号CTRに応じてMOSトランジスタQ1Rがオフ状態にあるから、ノードNSは電位VSETを保った状態でフローティングとなっている。続いて、プリチャージ信号PCRが非活性のグランド電位VSSに戻った後、リフレッシュ信号RFRが電圧VPPに活性化される。このとき、ノードNSが保持している電位VSETは、NMOSトランジスタQ8Rの閾値電圧Vt8よりも高いため、NMOSトランジスタQ8Rがオンする。その結果、NMOSトランジスタQ8R、Q7Rを介してローカルビット線LBLがアレイ電圧VARYに充電され、メモリセルMCにはハイ情報が再書き込みされる。このとき、ノードNSの電位が、電圧VARYVt8よりも高くなるような電位関係を設定することが望ましい。その後、周辺回路領域PERIの制御回路に搭載された内部タイマー機能に基づき、プリチャージ動作が自動的に開始される。プリチャージ動作に際し、ワード線WLが電圧VKKに戻され、プリチャージ信号PCR、STがともに電圧VPPになり、リフレッシュ信号RFRがグランド電位VSSになる。その結果、ローカルビット線LBLがグランド電位VSSに、ノードNSが電位VSETにそれぞれプリチャージされてスタンバイ状態に戻り、図12のリフレッシュ動作が完了する。次に図13は、図9のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているロー情報をリフレッシュする場合の動作波形を示している。スタンバイ状態からワード線WLが電圧VPPに駆動されるまでの動作波形については、図12の場合と同様である。一方、ワード線WLが電圧VPPに駆動されると、メモリセルMCからロー情報が読み出されるが、このときのローカルビット線LBLの電位はグランド電位VSSに保たれる。続いて、転送制御信号CTRが一定期間だけ電圧VCTに駆動されると、図12とは異なり、ローカルビット線LBLの電位が式1の電位Vx1より低い電位となるから、NMOSトランジスタQ1Rがオンする。すなわち、NMOSトランジスタQ1RによりノードNSとローカルビット線LBLの間が接続状態となる。既に図11を参照して説明したように、ノードNSの容量はローカルビット線LBLの容量とキャパシタCsの容量の合計に比べて非常に小さいので、ノードNSの電位がグランド電位VSSの付近まで低下するとともに、ローカルビット線LBLはグランド電位VSSから少し浮いた電位まで上昇する。これ以降、プリチャージ信号PCRの駆動に伴う動作については、図12と同様に行われ、ワード線WLに接続されているメモリセルMCには、すべてロー情報が書き込まれることになる。その後、リフレッシュ信号RFRが電圧VPPに活性化されたとき、図12とは逆に、ノードNSの電位はNMOSトランジスタQ8Rの閾値電圧Vt8よりも低いため、NMOSトランジスタQ8Rがオフ状態になる。その結果、ローカルビット線LBLはグランド電位VSSを保ち続け、メモリセルMCにはロー情報が再書き込みされた状態を保持する。このとき、ローカルビット線LBLとノードNSはともにフローティング状態となっている。その後のプリチャージ動作については図12で説明した通りである。以上のように、第1実施形態において、メモリセルMCへの再書き込みを伴うリフレッシュ動作時にはグローバルビット線GBL及びグローバルセンスアンプGSAを用いることなく、ローカルビット線LBL及びローカルセンスアンプLSAのみで動作が完結する。また、図9のローカルセンスアンプLSAの構成によれば、メモリセルMCのハイ情報はNMOSトランジスタQ8を介してリフレッシュする一方、メモリセルMCのロー情報はNMOSトランジスタQ4のプリチャージ動作を利用してリフレッシュする。よって、グローバルビット線GBL及びグローバルセンスアンプGSAがスタンバイ状態を保つ状態でリフレッシュ動作を行うことができ、グローバルビット線GBLの充放電電流とグローバルセンスアンプGSAの制御に必要な動作電流が流れなくなるため、リフレッシュ動作時の消費電流を低減することができる。なお、ローカルセンスアンプLSAはNMOSトランジスタのみで構成されているため、ウェル分離が不要となり、チップCHIPの面積増加を抑制する効果も得られる。[第2実施形態]以下、本発明を適用した半導体装置の第2実施形態について説明する。第1実施形態で説明した図2~図7については、第2実施形態においても共通であるため、説明を省略する。図14は、第2実施形態の構成のうち、1つのローカルセンスアンプLSA及び1つのメモリセルMCの回路部分を示す図である。図14の多くの部分は第1実施形態の図9と共通であるが、図14では、ローカルセンスアンプLSAにロー情報のリフレッシュ回路を追加した点が変更されている。なお、図14のうち図9と共通の部分については説明を省略する。図14のローカルセンスアンプLSAにおいて、追加されたロー情報のリフレッシュ回路は、2個のNMOSトランジスタQ9、Q10を含む部分である。NMOSトランジスタQ9は、ゲートにロー情報のリフレッシュ信号RFPDが印加され、ノードNSLとアレイ電圧VARYとの間の電気的接続を制御する。このノードNSLは、直列接続されたトランジスタQ2、Q5の間のノードである。NMOSトランジスタQ10は、ゲートがノードNSLに接続され、ノードNSとグランド電位VSSとの間の電気的接続を制御する。次に、第2実施形態のリフレッシュ動作について、図15及び図16を参照して説明する。第2実施形態の読み出し動作については、第1実施形態の図10及び図11に示した読み出し動作と同じであるため、その説明を省略する。図15は、図14のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。図15において、転送制御信号CTRが電圧VCTに駆動されるまでの動作波形については、第1実施形態の場合図12と同様である。なお、リフレッシュ信号RFPDは、この時点までグランド電位VSSを保持している。転送制御信号CTRが電圧VCTになった後、リフレッシュ信号RFPDが一定期間だけ電圧VPERIに活性化され、図14のNMOSトランジスタQ9がオンする。このとき、NMOSトランジスタQ2もオン状態になっている。ノードNSが保持している電位VSETは電圧VPERIより高い電圧であるため、NMOSトランジスタQ2には大きいドレイン電流が流れることから、NMOSトランジスタQ2のドレインであるノードNSLはグランド電位VSSを保持する。そのため、ゲートがノードNSLに接続されるNMOSトランジスタQ10はオフ状態のままであり、ローカルビット線LBLはメモリセルMCのハイ情報に対応する所定の電位を保持した状態にある。ただし、リフレッシュ信号RFPDを電圧VPERIに活性化する期間内は貫通電流が流れる。リフレッシュ信号RFPDがグランド電位VSSに戻った後、リフレッシュ信号RFRが電圧VPPに活性化される。このとき、ノードNSが保持している電位VSETにより、図12で説明した通りの動作が行われ、メモリセルMCにはハイ情報が再書き込みされる。それ以降、図12と同様のプリチャージ動作が行われ、図15のリフレッシュ動作が完了する。次に図16は、図14のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているロー情報をリフレッシュする場合の動作波形を示している。図16において、転送制御信号CTRが電圧VCTになり、ノードNSの電位がグランド電位VSSの付近まで低下するまでの動作波形については、第1実施形態の場合図13と同様である。なお、リフレッシュ信号RFPDは、この時点までグランド電位VSSを保持している。続いて、リフレッシュ信号RFPDが一定期間だけ電圧VPERIに活性化され、図14のNMOSトランジスタQ9がオンする。このとき、NMOSトランジスタQ2はオフ状態にあるため、グランド電位VSSを保っていたノードNSLの電位は、電圧VPERIよりもトランジスタQ9の閾値電圧Vt9だけ低い電位まで上昇する。その結果、ゲートがノードNSLに接続されるNMOSトランジスタQ10がオンし、ノードNS及びローカルビット線LBLの各電位がともにグランド電位VSSまで低下し、メモリセルMCにはロー情報が再書き込みされる。それ以降、図15と同様のプリチャージ動作が行われてスタンバイ状態に戻り、図16のリフレッシュ動作が完了する。以上のように、第2実施形態においては、メモリセルMCのロー情報を再書き込みする際、ローカルビット線LBLをグランド電位VSSに固定した状態を保つことができる。すなわち、第1実施形態では、グランド電位VSSを保持するローカルビット線LBLがフローティング状態となるのに対し、第2実施形態では、ローカルビット線LBLのフローティング状態を回避しつつ、ロー情報を再書き込みすることができる。そのため、第2実施形態の構成を採用すれば、電源ノイズやその他のノイズの影響によりローカルビット線LBLの電位が浮く事態を防止し、ロー情報を確実にリフレッシュすることができる。[第3実施形態]以下、本発明を適用した半導体装置の第3実施形態について説明する。第1実施形態で説明した図2~図7については、第3実施形態においても共通であるため、説明を省略する。図17は、第3実施形態の構成のうち、1つのローカルセンスアンプLSA及び1つのメモリセルMCの回路部分を示す図である。図17の多くの部分は第1実施形態の図9と共通であるが、図17では、ローカルセンスアンプLSAの4個のNMOSトランジスタQ7R、Q8R、Q7L、Q8Lからなる回路部分を、3個のNMOSトランジスタQ11、Q12、Q13で置き換えた点が変更されている。なお、図17のうち図9と共通の部分については説明を省略する。図17のローカルセンスアンプLSAの上記NMOSトランジスタQ11、Q12、Q13はハイ情報のリフレッシュ回路として機能し、左右のローカルビット線LBLに対して共通に設けられている。NMOSトランジスタQ11は、リフレッシュセット信号RFSTに応じて、ノードNSとノードNFNMOSトランジスタQ13のゲートとの間の電気的接続を制御する。NMOSトランジスタQ12は、リフレッシュ信号RFに応じて、ノードNSとNMOSトランジスタQ13のドレインとの間の電気的接続を制御する。NMOSトランジスタQ13は、ゲートがノードNFNMOSトランジスタQ11のドレインに接続され、ソースがアレイ電圧VARYに接続され、NMOSトランジスタQ12がオンのときにノードNFの電位に応じたドレイン電流が流れる。図17に示すように、リフレッシュ回路に必要なNMOSトランジスタの個数は、第1実施形態は4個であるのに対し、第3実施形態では3個で足りるため、その分だけ面積を低減することができる。また、図17のリフレッシュ回路は、ローカルビット線LBLには直接接続されず、ノードNSに接続される構成であるため、ローカルビット線LBLの寄生容量が小さくなって読み出し動作時の信号量が増加し、これによりローカルセンスアンプLSAの動作マージンを向上させることができる。次に、第3実施形態のリフレッシュ動作について、図18及び図19を参照して説明する。第3実施形態の読み出し動作については、第1実施形態の図10及び図11に示した読み出し動作と同じであるため、その説明を省略する。なお、第3実施形態のリフレッシュセット信号RFSTは、概ね第1実施形態のプリチャージ信号PCRと同様に制御される。図18は、図17のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。図18において、転送制御信号CTRが電圧VCTに駆動されるまでの動作波形については、第1実施形態の場合図12と同様である。なお、リフレッシュセット信号RFSTは、この時点まで電圧VPPを保持しているので、ノードNFもノードNSと同様に電位VSETを保っている。続いて、リフレッシュセット信号RFSTがグランド電位VSSになると、NMOSトランジスタQ11がオフするので、ノードNSとノードNFが切り離される。次いで、プリチャージ信号PCRが一定期間だけ電圧VPPに活性化され、ローカルビット線LBL及びノードNSはともにグランド電位VSSにプリチャージされる。その結果、メモリセルMCに一旦ロー情報が書き込まれる。なお、ノードNFは、電位VSETを保ち続ける。プリチャージ信号PCRがグランド電位VSSに戻った後、リフレッシュ信号RF及び転送制御信号CTRがともに電圧VPPになるとNMOSトランジスタQ12がオンし、このときノードNFの電位がVSETを保っているためNMOSトランジスタQ13はオン、またNMOSトランジスタQ11Rもオンするため、ノードNS及びローカルビット線LBLを介してメモリセルMCにはハイ情報が再書き込みされる。それ以降、図12と同様のプリチャージ動作が行われ、図18のリフレッシュ動作が完了する。なお、リフレッシュセット信号RFSTは、この時点で電圧VPPに戻る。次に図19は、図17のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているロー情報をリフレッシュする場合の動作波形を示している。図19において、転送制御信号CTRが電圧VCTになり、ノードNSの電位がグランド電位VSSの付近まで低下するまでの動作波形については、第1実施形態の場合図13と同様である。なお、リフレッシュセット信号RFSTは、この時点まで電圧VPPを保持しているので、ノードNFの電位もグランド電位VSSの付近まで低下する。続いて、リフレッシュセット信号RFSTがグランド電位VSSになると、NMOSトランジスタQ11がオフするので、ノードNSとノードNFが切り離される。次いで、プリチャージ信号PCRが一定期間だけ電圧VPPに活性化され、ローカルビット線LBL及びノードNSはともにグランド電位VSSにプリチャージされる。プリチャージ信号PCRがグランド電位VSSに戻った後、リフレッシュ信号RF及び転送制御信号CTRがともに電圧VPPになるとNMOSトランジスタQ12及びNMOSトランジスタQ11Rがオンするが、ノードNFの電位がグランド電位VSSの付近の低い電位を保ち続けNMOSトランジスタQ13がオフするため、ローカルビット線LBL及びノードNSはともにグランド電位VSSを保持する。その結果、メモリセルMCにロー情報が書き込まれる。それ以降、図13と同様のプリチャージ動作が行われ、図19のリフレッシュ動作が完了する。なお、リフレッシュセット信号RFSTは、この時点で電圧VPPに戻る。[第4実施形態]以下、本発明を適用した半導体装置の第4実施形態について説明する。第4実施形態は、第3実施形態の構成及び動作を若干変更したものである。よって、第4実施形態において、第3実施形態と共通する点は説明を省略し、主に異なる点を説明する。図20は、第4実施形態の構成のうち、1つのローカルセンスアンプLSA及び1つのメモリセルMCの回路部分を示す図である。図20においては、第3実施形態の図17のNMOSトランジスタQ13に対応するNMOSトランジスタQ13aの接続関係が変更されている。すなわち、NMOSトランジスタQ13aのソースが、アレイ電圧VARYではなく、コモンソース線CSRに接続されている。このコモンソース線CSRの電圧値は、グランド電位VSSとアレイ電圧VARYとに制御することができる。次に、第4実施形態のリフレッシュ動作について、図21及び図22を参照して説明する。第4実施形態の読み出し動作については、第1実施形態の図10及び図11に示した読み出し動作と同じであるため、その説明を省略する。なお、第4実施形態のリフレッシュセット信号RFSTは、概ね第1実施形態のプリチャージ信号PCRと同様に制御され、第4実施形態のコモンソース線CSRは、概ね第1実施形態のリフレッシュ信号RFRと同様に制御される。図21は、図20のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。図21において、ワード線WLの駆動後、プリチャージ信号PCRが一定期間だけ電圧VPPになってグランド電位VSSに戻るまでの動作波形については、第3実施形態の場合図18と同様である。その後、リフレッシュ信号RF及び転送制御信号CTRがともに電圧VPPになると、コモンソース線CSRがグランド電位VSSからアレイ電圧VARYに制御される。ノードNFの配線が短いことから、その容量は非常に小さいと想定でき、NMOSトランジスタQ13aのゲートのオン容量が支配的となっている。そのため、コモンソース線CSRがアレイ電圧VARYに変化したとき、カップリングによってノードNFの電位は、VSETαまで上昇する。このαは、ノードNFの総容量に対してNMOSトランジスタQ13aのゲートのオン容量の占める割合対チャネル間容量がどのくらいの割合を占めるかによって異なる。例えば、アレイ電圧VARYが1.0Vで、ノードNFの総容量に対してNMOSトランジスタQ13aのゲートのオン容量の占める割合が80である場合、α=0.8VとなるノードNFの電位が0.8V上昇する。ノードNFの電位がVSETαまで上昇すると、NMOSトランジスタQ13aに非常に大きなドレイン電流が流れるので、ノードNS及びローカルビット線LBLを介してメモリセルMCにはハイ情報が再書き込みされる。それ以降、図12と同様のプリチャージ動作が行われ、図21のリフレッシュ動作が完了する。なお、コモンソース線CSRの電位はグランド電位VSSに戻る。次に図22は、図20のローカルセンスアンプLSAに関し、メモリセルMCに記憶されているロー情報をリフレッシュする場合の動作波形を示している。図22において、ワード線WLの駆動後、プリチャージ信号PCRが一定期間だけ電圧VPPになってグランド電位VSSに戻るまでの動作波形については、第3実施形態の場合図19と同様である。その後、リフレッシュ信号RF及び転送制御信号CTRがともに電圧VPPになると、コモンソース線CSRがグランド電位VSSからアレイ電圧VARYに制御される。このとき、NMOSトランジスタQ13aがオフしているため、上述した対チャネル間容量が見えない状態にある。そのため、コモンソース線CSRの電位がアレイ電圧VARYまで上昇したとしても、カップリングによってノードNFの電位が大きく上昇することはなく、NMOSトランジスタQ13aのゲートオーバーラップ容量に起因してノードNFの電位が若干上昇するに過ぎない。その結果、低い電位のノードNFがゲートに印加されるNMOSトランジスタQ13aはオフ状態に保たれ、ローカルビット線LBLはグランド電位VSSを保持し続けるので、メモリセルMCにはロー情報が再書き込みされることになる。それ以降、図13と同様のプリチャージ動作が行われ、図22のリフレッシュ動作が完了する。なお、コモンソース線CSRの電位はグランド電位VSSに戻る。以上のように、第4実施形態においては、コモンソース線CSRをアレイ電圧VARYに制御することで、ハイ情報のリフレッシュ時にノードNFの電位をカップリングによって上昇させ、NMOSトランジスタQ13aのゲートソース間電圧Vgsを大きくすることができる。そのため、リフレッシュ動作に必要な期間tRAS内においては、フローティング状態を保った状態のノードNFが、電圧VSETより若干大きい電位まで上昇することになり、リークなどによりノードNFの電位が多少低下したとしても、メモリセルMCにハイ情報を書き込むことができる。これにより、リフレッシュ動作時のローカルセンスアンプLSAの動作マージンを向上させることができる。[第5実施形態]以下、本発明を適用した半導体装置の第5実施形態について説明する。第5実施形態は、第1~第4実施形態の半導体装置とはメモリセルアレイの階層化が異なる半導体装置に対して適用される。第1実施形態で説明した図2及び図3については、第5実施形態においても共通であるため説明を省略する。図23は、第5実施形態のメモリセルアレイ10の構成を示している。第5実施形態のメモリセルアレイ10は、単位領域である複数のマットMATに分割されている。図23の例では、n個のマットMAT0~MATn-1がビット線延伸方向に並んで配置されている。各々のマットMATは、複数のローカルビット線LBLと複数のワード線WLとの交点に配置された複数のメモリセルMCを備えている。また、4本のローカルビット線LBLに対応して1本のグローバルビット線GBLが配置されている。各々のローカルビット線LBLは、その一端がローカルセンスアンプLSAに接続されている。ローカルセンスアンプLSAは、マットMATの両端で千鳥状に配置されている。また、4本のローカルビット線LBLと1本のグローバルビット線GBLとの間には、4個のNMOSトランジスタからなる接続回路60が配置されている。接続回路60は、4本の接続制御信号SW0~SW3に応じて、4本のうちの1本のローカルビット線LBLを選択的にグローバルビット線GBLに接続する。グローバルビット線GBLは、複数のマットMATに跨って配線されており、その一端がグローバルセンスアンプGSAに接続されている。よって、グローバルビット線GBLは、n個のマットに共有されるので、n個のマットMATにおけるn本のローカルビット線LBLのうちの選択された1本のローカルビット線LBLと選択的に接続される。このとき、選択されたワード線WL上のメモリセルMCの情報はローカルビット線LBLに読み出され、接続回路60を経由してグローバルビット線GBLに伝送された信号がグローバルセンスアンプGSAで増幅ラッチされた後、メモリセルMCに再書き込みされる。グローバルビット線GBLに接続されないローカルビット線LBLについては、ローカルセンスアンプLSA内の再書き込み回路リストア回路によってローカルビット線LBLが駆動され再書き込みが行われる。なお、図23には1本のグローバルビット線GBLのみを示しているが、メモリセルアレイ10内には、複数のグローバルビット線GBLが配置されるとともに、同数のグローバルセンスアンプGSAが配置されている。そして、選択信号YSによって選択された1本のグローバルセンスアンプGSAがデータ入出力線I/Oと選択的に接続され、外部回路不図示との間でデータ入出力線I/Oを介してデータの入出力が行われる。図24は、図23の構成のうち1つのマットMATの部分的な構成を拡大して示している。図24においては、1本のワード線WL、4個のメモリセルMCMC0~MC3、4本のローカルビット線LBLLBL0~LBL3、これに対応する4個のローカルセンスアンプLSALSA0~LSA3と、1本のグローバルビット線GBL及び1個のグローバルセンスアンプGSAを含む範囲が示される。ワード線WLとローカルビット線LBLの交点にはメモリセルMCが配置される。メモリセルMCの構成については、第1実施形態の図9と同様である。接続回路60のNMOSトランジスタQ20は、接続制御信号SW0に応じて、ローカルビット線LBLとグローバルビット線GBLとの間の電気的接続を制御する。同様に、接続回路60のNMOSトランジスタQ21、Q22、Q23は、この順に、接続制御信号SW1、SW2、SW3に応じてローカルビット線LBL1、LBL2、LBL3とグローバルビット線GBLとの間の電気的接続をそれぞれ制御する。ローカルセンスアンプLSAは、3個のNMOSトランジスタQ30、Q31、Q32と再書き込みアンプRARA0~RA3とを備えて構成されている。NMOSトランジスタQ30本発明の第1のプリチャージ回路は、プリチャージ信号PCに応じて、ローカルビット線LBLをグランド電位VSSにプリチャージする。NMOSトランジスタQ31本発明の第2のスイッチは、再書き込み制御信号RSに応じて、ローカルビット線LBLとNMOSトランジスタQ32本発明の第2のトランジスタのドレインとの間の電気的接続を制御する。NMOSトランジスタQ32は、ゲートがノードN10本発明の第1のノードに接続され、ソースが電源電圧VDD本発明の第2の電位に接続され、NMOSトランジスタQ31がオンのとき、NMOSトランジスタQ32にはノードN10の電位に応じたドレイン電流が流れる。なお、4本のローカルビット線LBL0~LBL3に対応する4つのローカルセンスアンプLSA0~LSA3は、いずれも同様の回路構成を有している。図25は、図24の再書き込みアンプRAの回路構成例を示している。図25に示すように、再書き込みアンプRAは、2個のNMOSトランジスタQ40、Q41を備えて構成されている。電荷転送ゲートとして機能するNMOSトランジスタQ40は、ゲートに印加される転送制御信号CTに応じて、ローカルビット線LBLとノードN10との間の電荷転送を制御する。このノードN10は、上述したようにNMOSトランジスタQ32図24のゲートに接続される。初期電位設定用のNMOSトランジスタQ41本発明の第2のプリチャージ回路は、ゲートに印加された初期設定信号ST本発明の第2のプリチャージ信号に応じて、ノードN10を電圧VNH本発明の第3の電位にプリチャージする。プリチャージ動作時は、NMOSトランジスタQ40がオフに制御され、ローカルビット線LBLがグランド電位VSSに、ノードN10が電圧VNHにそれぞれプリチャージされる。アクティブ状態では、ワード線WLの駆動に先立って、NMOSトランジスタQ30図24がオフしてローカルビット線LBLはグランド電位VSSのままフローティングになり、NMOSトランジスタQ41がオフしてノードN10は電圧VNHのままフローティングになる。図25に示すように、ローカルビット線LBLには寄生容量Cbが存在するとともに、ノードN10には寄生容量Cnが存在する。ここで、NMOSトランジスタQ40がオフ状態のときにワード線WLがハイに駆動されると、ローカルビット線LBLには電位Vbが現れる。このときの電位Vbは、メモリセルMCにおけるキャパシタCsと選択NMOSトランジスタQ0との中間ノードの電位VsメモリセルMCへの書き込み電圧に相当するに対し、寄生容量CbとキャパシタCs容量Csのチャージシェアにより定まり、次の2式で表される。Vb=Cs/CsCbVs2また、NMOSトランジスタQ40の電荷転送動作時における転送制御信号CTの電圧値Vg40と、NMOSトランジスタQ40の閾値電圧Vt40とを用いて、NMOSトランジスタQ40の電荷転送動作に関し、1式と同様の観点から、電位Vx2を次の3式で定義しておく。Vx2=Vg40-Vt403さらに、ローカルビット線LBLとノードN10の間で電荷転送が行われた後のローカルビット線LBLとノードN10の電圧Vcは、次の4式で表すことができる。Vc=CsVsCbVSSCnVNH/CsCbCn4ただし、VSS=0V図26は、図24及び図25の構成において、メモリセルMCに記憶されているハイ情報を読み出して再書き込みを行う場合の動作波形を示している。図26の動作波形において、プリチャージ解除期間T1の前の初期時点では、プリチャージ信号PC及び初期設定信号STがともにハイに制御されPC=VDD、ST=VPP、ローカルビット線LBLがグランド電位VSSに、ノードN10は電圧VNHにそれぞれプリチャージされている。次いで、プリチャージ解除期間T1には、プリチャージ信号PC及び初期設定信号STがともにローに制御されPC=ST=VSS、ノードN10及びグランド電位VSSはそれぞれ上記各電圧にプリチャージされた状態でフローティングとなる。セル選択期間T2になると、ワード線WLが負電位である電圧VKKから電圧VPPに駆動され、メモリセルMCのハイ情報がローカルビット線LBLに読み出される。このとき、メモリセルMCの電位Vsが、例えば、Vs=VDDである場合、ローカルビット線LBLの電位は、2式で示される電位Vbまで上昇する。続いて、再書き込みアンプ動作期間T3には、転送制御信号CTが一定期間だけ電圧値Vg40に制御される。このとき3式の電位Vx2が電圧値Vbよりも低い電位となるから、NMMOSトランジスタQ40はオフ状態のままであり、ノードN10の電位は電圧VNHを保ち続ける。再書き込み期間T4になると、プリチャージ信号PCが一定期間だけハイになりPC=VDD、ローカルビット線LBLは電位Vbからグランド電位VSSまで放電される。続いて、再書き込み制御信号RSがハイになるとRS=VPP、NMOSトランジスタQ31がオンする。このとき、ノードN10は電圧VNHに保持されているため、NMOSトランジスタQ32がオンの状態にある。そのため、ローカルビット線LBLの電位は電源電圧VDDまで上昇し、メモリセルMCにハイ情報が再書き込みされる。その後、プリチャージ期間T5には、プリチャージ信号PC及び初期設定信号STがハイに制御されPC=VDD、ST=VPP、ローカルビット線LBLがグランド電位VSSに、ノードN10が電圧VNHにそれぞれプリチャージされ、図26の動作が完了する。次に図27は、図24及び図25の構成において、メモリセルMCに記憶されているロー情報を読み出して再書き込みを行う場合の動作波形を示している。図27において、初期時点から、プリチャージ解除期間T1にかけての動作波形については、図26と同様である。一方、セル選択期間T2にワード線WLが電圧VPPに駆動されてメモリセルMCからロー情報がローカルビット線LBLに読み出されるとき、メモリセルMCの電位Vsは、例えば、Vs=VSSである場合、ローカルビット線LBLの電位は、2式に従ってグランド電位VSSを保持する。続いて、再書き込みアンプ動作期間T3には、転送制御信号CTが一定期間だけ電圧値Vg40に制御されてNMOSトランジスタQ40がオンし、ノードN10からローカルビット線LBLに電荷が転送される。このとき、3式の電位Vx2が4式の電圧Vcよりも高い電位となるから、ノードN10とローカルビット線LBLとの間のチャージシェアが完了するまでトランジスタQ40がオンの状態に保たれる。その結果、ローカルビット線LBLの電位は電圧Vcまで上昇し、ノードN10の電位は電圧Vcまで低下する。再書き込み期間T4になると、プリチャージ信号PCが一定期間だけハイになりPC=VDD、ローカルビット線LBLは電圧Vcからグランド電位VSSまで放電される。続いて、再書き込み制御信号RSがハイになってRS=VPPNMOSトランジスタQ31がオンしたとき、ノードN10が電圧Vcに保持されているため、NMOSトランジスタQ32はオフ状態にある。そのため、ローカルビット線LBLの電位はグランド電位VSSのままフローティングとなり、メモリセルMCにロー情報が再書き込みされる。その後、プリチャージ期間T5においては、図26と同様の制御によるプリチャージ動作が行われ、図27の動作が完了する。なお、第5実施形態におけるローカルセンスアンプLSA及び接続回路60を、第1実施形態のローカルセンスアンプLSA図9、第2実施形態のローカルセンスアンプLSA図14、第3実施形態のローカルセンスアンプLSA図17、又は第4実施形態のローカルセンスアンプLSA図20で置き換えることも可能である。この場合、ローカルセンスアンプLSAとグローバルビット線GBLを選択的に接続する各信号RT、WTの配線を、第5実施形態における4本の接続制御信号SW0~SW3のように4個のローカルセンスアンプLSAに対応して4本に分ければよい。次に、第5実施形態の構成及び動作をDRAMのページアクセスモードに対して適用する場合について説明する。一般にDRAMにおけるページアクセスモードでは、ワード線WLを選択状態にしてセンスアンプを活性化した状態以下、アクティブ期間と呼ぶを長期間保持し、センスアンプに対して情報の連続的な読み出し動作又は連続的な書き込み動作を行うものである。第5実施形態を適用した半導体装置では、上記アクティブ期間中にグローバルビット線GBLに接続されていないローカルビット線LBLがローカルセンスアンプLSAにより再書き込み状態を保持しているが、上述したようにロー情報を再書き込みする場合にはローカルビット線LBLがフローティングの状態でロー情報を保持している。そのため、ローカルビット線LBLにリーク電流が流れ込むと、ローカルビット線LBLの電位が浮き上がる上昇することになる。以下では、このようなローカルビット線LBLの電位の浮き上がりを防止するための対策について説明する。図28は、NMOSトランジスタ例えば、図24のNMOSトランジスタQ20、Q30、Q32の電圧電流特性の一例として、ドレインソース間の電圧VDSが1Vのときのゲート電圧横軸に対するドレイン電流縦軸の変化を示している。再書き込み時にローカルビット線LBLがフローティング状態でロー情報を保持している場合、NMOSトランジスタQ20のゲートとNMOSトランジスタQ30のゲート及びソースは、いずれもグランド電位VSSになっている。また、NMOSトランジスタQ20、Q32の各ドレインは、例えば電源電圧VDDになっている。また、NMOSトランジスタQ32のゲートは電圧Vcになっている。ここで、例えばVSS=0V、VDD=0.8V、VNH=1.2V、Vc=0.1Vとし、ローカルビット線LBLの電位を0Vとすると、電源電圧VDDからローカルビット線LBLに対して、NMOSトランジスタQ20を介して約1×10-12Aのリーク電流が流れ込むとともに、NMOSトランジスタQ32及びオン状態のNMOSトランジスタQ31を介して約3×10-11Aのリーク電流が流れ込む。以下、ローカルビット線LBLの電位の浮き上がりを防止するための対策について説明する。まず、第1の対策は、ローカルセンスアンプLSAのNMOSトランジスタQ30のゲート電圧を0Vから若干高い電圧電圧VSSHとなるように制御することである。例えば、図28に示すように、VSSH=0.2Vと設定すると、NMOSトランジスタQ30を介してグランド電位VSSに約1×10-9Aの電流を流すことができるので、ローカルビット線LBLの電位が0Vから浮き上がることはない。このとき、ローカルビット線LBLが再書き込みのためにハイ情報を保持している場合はノードN10が電位VNHに保持されるが、図28に示すように、VNH=1.2Vに設定されているため、ノードN10がゲートに接続されるNMOSトランジスタQ32のオン電流は約2×10-5Aとなる。このオン電流の値は、NMOSトランジスタQ30を介してグランド電位VSSに流れる電流約1×10-9Aに比べておおよそ4桁以上大きいため、ハイ情報を保持するローカルビット線LBLは影響を受けない。一方、第2の対策は、接続回路60のNMOSトランジスタQ20のゲート電圧を0Vから若干低い電圧電圧VSSLとなるように制御し、かつNMOSトランジスタQ32の閾値電圧Vt32を現状より高く設定することである。例えば、図28に示すように、VSSL=-0.1Vと設定すると、NMOSトランジスタQ20を介してローカルビット線LBLに流入するリーク電流は約1×10-12Aから3×10-14Aまで減少し、NMOSトランジスタQ32の閾値電圧Vt32を現状より0.2V高く設定すれば図28に示すグラフが右方向に0.2Vシフトするため、NMOSトランジスタQ32及びオン状態のNMOSトランジスタQ31を介してローカルビット線LBLに流入するリーク電流は約3×10-11Aから3×10-14Aまで減少する。これにより、ローカルビット線LBLの電位が浮き上がる時間を1桁以上遅らせることができる。また、第2の対策を第1の対策と併用することにより、アクティブ期間に、電源電圧VDDからNMOSトランジスタQ30を介してグランド電位VSSに流れるリーク電流の総量を減らすことができ、消費電流を低減することができる。上記第1及び第2の対策は、アクティブ期間内のリーク電流によるローカルビット線LBLの電位の浮き上がりを防止するための対策であることから、アクティブ期間が長い場合は有効であるが、アクティブ期間が短い場合は有効性が小さくなるにもかかわらず消費電流が増加するという問題がある。一般に、DRAMの仕様では、アクティブ期間の最小時間Tminと最大時間Tmaxが予め規定されている。そこで、上記第1及び第2の対策を適用する際、アクティブ期間が開始してから、上記アクティブ期間の最小時間から所定時間Tmintの経過を待ち、その後に上記対策を適用するようにしてもよい。図29は、このように制御する場合の、アクティブ期間における消費電流の変化を示している。図29に示すように、ローカルビット線LBLの電位の浮き上がり防止対策を適用しない場合等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、トランジスタPチャネル型MOSトランジスタは、第2導電型のトランジスタ、トランジスタNチャネル型MOSトランジスタは、第1導電型のトランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第1導電型のトランジスタNMOSトランジスタを第2導電型のトランジスタPMOSトランジスタで置き換える場合は、電位関係の上下が逆になることに留意する必要がある。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。