"複数チャネルの各不揮発性メモリに対してデータの書き込み、読み出しを制御するチャネル制御手段と、リード動作時に、前記チャネル制御手段により読み出されるデータの中で指定の訂正対象に対して、チャネル間誤り訂正符号データを使用してチャネル間誤り訂正処理を実行する誤り訂正制御手段と、前記チャネル制御手段により前記チャネル間誤り訂正処理に必要なデータを読み出す訂正読み出し動作中に、前記チャネル制御手段によるエラー検出に基づいて追加訂正対象を指定し、当該追加訂正対象を前記誤り訂正制御手段に通知する追加訂正処理手段とを具備するデータ記憶装置。前記チャネル制御手段、前記誤り訂正制御手段及び前記追加訂正処理手段の各処理をパイプライン処理で実行するように制御するコントローラを有する請求項1に記載のデータ記憶装置。前記チャネル制御手段は、チャネル毎の各不揮発性メモリから読み出すデータのエラーを検出し、当該エラー訂正を実行する手段を含み、前記誤り訂正制御手段は、前記チャネル制御手段からエラー訂正不能の場合の通知に基づいて、前記チャネル間誤り訂正処理を実行するように構成されている請求項1または請求項2のいずれか1項に記載のデータ記憶装置。前記追加訂正処理手段は、前記訂正読み出し動作中に、前記チャネル制御手段により検出されるエラーの種類に基づいて、前記追加訂正対象の範囲を設定するように構成されている請求項1から請求項3のいずれか1項に記載のデータ記憶装置。前記追加訂正処理手段は、前記エラーの種類がセクタ単位のエラー訂正不能の場合には、前記追加訂正対象の範囲としてセクタ単位の範囲を設定し、前記エラーの種類がタイムアウトエラーの場合には、前記追加訂正対象の範囲としてプレーン単位の範囲を設定する請求項4に記載のデータ記憶装置。複数チャネルの各不揮発性メモリを有するデータ記憶装置に適用するメモリ制御装置であって、複数チャネルの各不揮発性メモリに対してデータの書き込み、読み出しを制御するチャネル制御手段と、リード動作時に、前記チャネル制御手段により読み出されるデータの中で指定の訂正対象に対して、チャネル間誤り訂正符号データを使用してチャネル間誤り訂正処理を実行する誤り訂正制御手段と、前記チャネル制御手段により前記チャネル間誤り訂正処理に必要なデータを読み出す訂正読み出し動作中に、前記チャネル制御手段によるエラー検出に基づいて追加訂正対象を指定し、当該追加訂正対象を前記誤り訂正制御手段に通知する追加訂正処理手段とを具備するメモリ制御装置。前記チャネル制御手段、前記誤り訂正制御手段及び前記追加訂正処理手段の各処理をパイプライン処理で実行するように制御するコントローラを有する請求項6に記載のメモリ制御装置。前記チャネル制御手段は、チャネル毎の各不揮発性メモリから読み出すデータのエラーを検出し、当該エラー訂正を実行する手段を含み、前記誤り訂正制御手段は、前記チャネル制御手段からエラー訂正不能の場合の通知に基づいて、前記チャネル間誤り訂正処理を実行するように構成されている請求項6または請求項7のいずれか1項に記載のメモリ制御装置。前記追加訂正処理手段は、前記訂正読み出し動作中に、前記チャネル制御手段により検出されるエラーの種類に基づいて、前記追加訂正対象の範囲を設定するように構成されている請求項6から請求項8のいずれか1項に記載のメモリ制御装置。前記追加訂正処理手段は、前記エラーの種類がセクタ単位のエラー訂正不能の場合には、前記追加訂正対象の範囲としてセクタ単位の範囲を設定し、前記エラーの種類がタイムアウトエラーの場合には、前記追加訂正対象の範囲としてプレーン単位の範囲を設定する請求項9に記載のメモリ制御装置。複数チャネルの各不揮発性メモリを有するデータ記憶装置に適用するメモリ制御方法であって、複数チャネルの各不揮発性メモリに対してデータの書き込み、読み出しを制御し、リード動作時に、前記チャネル制御手段により読み出されるデータの中で指定の訂正対象に対して、チャネル間誤り訂正符号データを使用してチャネル間誤り訂正処理を実行し、前記チャネル間誤り訂正処理に必要なデータを読み出す訂正読み出し動作中のエラー検出に基づいて追加訂正対象を指定し、当該追加訂正対象を通知するメモリ制御方法。従来のSSDでは、チャネル間誤り訂正符号を生成して保存することにより、チャネル間誤り訂正処理を行なうことが可能である。このチャネル間誤り訂正処理では、読み出し要求の論理ページ内の訂正対象が指定されることにより、当該訂正対象に対する復号処理データ修復処理が実行される。ところで、チャネル間誤り訂正処理では、復号処理に必要なデータの全てを各チャネルから読み出す訂正読み出し動作が実行される。この訂正読み出し動作中に、指定された訂正対象以外でエラー検出された追加訂正対象が発生すると、この追加訂正対象に基づいた再度の復号処理を行なう必要がある。このため、チャネル間誤り訂正処理の処理時間が増大することにより、リード動作の効率低下を招く可能性がある。本発明の目的は、チャネル間誤り訂正処理の効率化を実現し、リード動作の効率を向上できるデータ記憶装置を提供することにある。実施形態によれば、データ記憶装置は、チャネル制御手段と、誤り訂正制御手段と、追加訂正処理手段とを具備する。チャネル制御手段は、複数チャネルの各不揮発性メモリに対してデータの書き込み、読み出しを制御する。誤り訂正制御手段は、リード動作時に、前記チャネル制御手段により読み出されるデータの中で指定の訂正対象に対して、チャネル間誤り訂正符号データを使用してチャネル間誤り訂正処理を実行する。追加訂正処理手段は、前記チャネル制御手段により前記チャネル間誤り訂正処理に必要なデータを読み出す訂正読み出し動作中に、前記チャネル制御手段によるエラー検出に基づいて追加訂正対象を指定し、当該追加訂正対象を前記誤り訂正制御手段に通知する。以下図面を参照して、実施形態を説明する。[データ記憶装置の構成]図1は、実施形態のデータ記憶装置の構成を示すブロック図である。図1に示すように、実施形態のデータ記憶装置は、SSDsolidstatedrive10である。SSD10は、NAND型フラッシュメモリフラッシュメモリ11と、DRAMdynamicrandomaccessmemoryからなるバッファメモリ12と、SSDコントローラ20とを有する。フラッシュメモリ11は、SSD10のデータ記憶媒体である。本実施形態のSSD10はマルチチャネル方式であり、後述するように、各チャネルCH0~CHnのそれぞれに対応するフラッシュメモリチップから構成されているフラッシュメモリ11を有する。SSDコントローラ20は、ホストインターフェースコントローラ21と、DRAMコントローラ22と、マイクロプロセッサCPU23と、フラッシュメモリコントローラ24と、バス25とを有する。ホストインターフェースコントローラ21は、SSD10とホストシステム30との間で通信する機能を有し、データやコマンドの入出力データ転送を制御する。ホストシステム30は、例えばパーソナルコンピュータである。DRAMコントローラ22は、バッファメモリ12を制御し、バッファメモリ12に対する入出力データ転送を制御する。バッファメモリ12は、ホストシステム30から受信したデータライトデータまたはフラッシュメモリ11から読み出されたデータリードデータを一時的に保存する。なお、バッファメモリ12は、フラッシュメモリ11のアクセス回数の統計情報や、フラッシュメモリ11に記憶するデータを管理するためのアドレス変換情報なども格納する。マイクロプロセッサCPU23は、バス25を介してホストインターフェースコントローラ21、DRAMコントローラ22及びフラッシュメモリコントローラ24を制御する。CPU23は、ホストシステム30からのコマンドに応じて、データのライト動作またはリード動作に必要なコマンド処理を実行する。また、CPU23は、チャネル間誤り訂正処理を制御する。チャネル間誤り訂正処理は、チャネル間誤り訂正符号ICPInterChannelParityを使用する処理であり、ICP処理と表記する場合がある。なお、チャネル間誤り訂正符号は、ICパリティデータと表記する場合がある。また、CPU23は、ハードウェアHWであるフラッシュメモリコントローラ24に対して、ファームウェアfirmwareを意味するFWと表記する場合がある。フラッシュメモリコントローラ以下、フラッシュコントローラと表記する場合がある24は、複数チャネルCH0~CHnのフラッシュメモリチップから構成されているフラッシュメモリ11のリード、ライト動作の制御及びデータ転送制御を実行する図2を参照。SSD10は、ホスト側とフラッシュメモリ側のデータ転送レートが異なるため、ホストシステム30から受信したデータを一時的に保存するバッファメモリ12を有する。フラッシュコントローラ24は、バス25を介してバッファメモリ12からフラッシュメモリ11へのデータ転送要求の形態に変換して、内部のコマンドキューに格納する構成である。フラッシュコントローラの構成図2に示すように、フラッシュコントローラ24は、バスインターフェース40と、チャネルコントローラ41と、レジスタ42と、追加訂正モジュール43と、チャネル間同期コントローラ44と、チャネル間誤り訂正符号コントローラ以下、ICPコントローラと表記する場合がある45とを有する。バスインターフェース40は、SSDコントローラ20のバス25に接続し、データ転送を制御する。チャネルコントローラ41は、チャネルCH0~CHn毎に、フラッシュメモリ11CH0~11CHnに対する入出力アクセスを制御するコントローラ以下、NANDコントローラと表記する41CH0~41CHnからなる。チャネル間同期コントローラ44は、後述する訂正読み出し動作時に、ICPコントローラ45に対して各チャネルCH0~CHnからのデータを転送するときの同期を取る。具体的には、チャネル間同期コントローラ44は、復号処理に必要なデータの順番を揃えてICPコントローラ45に転送するデータ転送制御を実行する。ICPコントローラ45は、チャネル間誤り訂正符号ICパリティデータを生成するエンコーダ46、及び当該ICパリティデータを使用して復号処理データ修復処理を実行するデコーダ47を有する。さらに、本実施形態のフラッシュコントローラ24は、追加訂正モジュールaddcorrectionmodule43を有する。追加訂正モジュール43は、訂正読み出し動作中に、FW23により指定される訂正対象以外でのデータのエラー検出に基づいて、追加訂正対象を指定してICPコントローラ45に通知する。ここで、本実施形態では、フラッシュコントローラ24は、リード動作時に、ICP処理が必要なエラー検出がされた場合に、データの修復処理復号処理に必要なデータをフラッシュメモリ11から読み出す動作を訂正読み出し動作と定義する。即ち、フラッシュコントローラ24は、訂正読み出し動作の中に、ICPコントローラ45により復号処理で使用するデータを全て読み出すフェーズを有する。追加訂正モジュール43は、当該フェーズで、エラー検出に基づいて追加訂正対象としてICPコントローラ45に通知する。[訂正読み出し動作]以下、本実施形態のフラッシュコントローラ24による訂正読み出し動作を説明する。本実施形態のSSD10では、フラッシュコントローラ24は、論理ページ単位でライト動作を実行する。即ち、フラッシュメモリ11には、1回のライト動作で論理ページ単位のデータが書き込まれる。この場合、フラッシュコントローラ24は、各チャネルCH0~CHnのフラッシュメモリ11CH0~11CHnに対して、論理ページ単位のデータを並列に書き込む。さらに、本実施形態のSSD10では、ICPコントローラ45は、ライト動作により書き込む各チャネルCH0~CHnのデータを使用して、エンコーダ46によりチャネル間誤り訂正符号ICパリティデータを論理ページ単位で生成する。フラッシュコントローラ24は、生成されたICパリティデータを、指定のチャネルCHnのフラッシュメモリ11CHnに書き込む。ICパリティデータは、例えばリードソロモンReedSolomon符号データである。以下、図3~7を参照して、論理ブロック及び論理ページの概念を説明する。SSD10では、フラッシュメモリ11内でデータを1回の消去動作eraseで消去する単位としてブロックBlockが用いられる。図3は、各チャネルCH0~CHnのフラッシュメモリ11CH0~11CHnの内部を、ブロックBlock構成として示す図である。ここで、論理ブロックとは、各チャネルCH0~CHnのフラッシュメモリ11CH0~11CHnから1ブロックずつを選択し、一纏めにして処理できる単位である。図4A~Cは、本実施形態の論理ブロックの構成として、論理ブロック0LB0~2LB2の具体例を示す。即ち、図3及び図4Aに示すように、論理ブロック0は、チャネル0のブロック0、チャネル1のブロック3、チャネル2のブロック7、及びチャネルnのブロック3を一纏めにした構成である。論理ブロック1は、図3及び図4Bに示すように、チャネル0のブロック2、チャネル1のブロック1、チャネル2のブロック4、及びチャネルnのブロック7を一纏めにした構成である。さらに、論理ブロック2は、図3及び図4Cに示すように、チャネル0のブロック6、チャネル1のブロック0、チャネル2のブロック1、及びチャネルnのブロック1を一纏めにした構成である。次に、図5~7を参照して、論理ページの概念を説明する。前述のように、論理ブロック500は、各チャネル毎のブロックBlockから構成されている。1つのブロックBlock501は、ブロックより容量的に小さい単位のページPageから構成されている。1つのページPage502は、さらに容量的に小さい単位のプレーン600plane0,601plane1から構成される。図6は、論理ページmとして、各チャネル毎のページPagemを一纏めにした構成を示す。図5及び図6に示す概念から、論理ページ700の概念は、図7に示すような構成として表現できる。ここで、SSD10では、フラッシュコントローラ24は、クラスタcluster単位でフラッシュメモリ11からデータを読み出すリード動作を実行する。1クラスタは、例えば8セクタである。また、1プレーンplane0またはplane1は、例えば2クラスタ分に相当する。従って、1論理ページ700は、1チャネル分が4クラスタ32セクタで、32セクタにチャネル数を掛けた容量となる。次に、図12のフローチャートを参照して、リード動作を説明する。図12に示すように、フラッシュコントローラ24は、FW23からのコマンドに応じて、各チャネルCH0~CHnのフラッシュメモリ11CH0~11CHnをアクセスし、読み出し要求のデータを読み出すリード動作を実行するブロック1201。フラッシュコントローラ24は、NANDコントローラ41CH0~41CHnがそれぞれ、チャネルCH0~CHn毎のフラッシュメモリ11CH0~11CHnからデータを読み出す場合に、セクタ単位のエラー検出を実行するブロック1202。ここで、フラッシュメモリ11に記憶されるデータのフォーマットでは、セクタ毎又はクラスタ毎に誤り訂正符号errorcorrectingcode、以下ECCデータと表記するが付加されている。NANDコントローラ41CH0~41CHnは、このECCデータを使用して、エラー訂正を行なってデータ修復を実行するブロック1202のYES,1203のYES。フラッシュコントローラ24は、エラー検出されないデータ又はデータ修復されたデータをバス25を介してDRAMコントローラ22に転送するブロック1205。一方、フラッシュコントローラ24は、リード動作時に、セクタ単位又はクラスタ単位でのエラー訂正が不能である場合には、ICP処理が必要であることをFW23に通知するブロック1204。ICPコントローラ45は、ライト動作時に生成されたICパリティデータを使用するICP処理を実行して、データ修復を実行する。フラッシュコントローラ24は、FW23からのコマンドに応じて、ICP処理を含む訂正読み出し動作を実行するブロック1300。次に、図10のタイミングチャート及び図13のフローチャートを参照して、訂正読み出し動作の手順を説明する。本実施形態では、ライト動作時に、ICPコントローラ45は、2プレーン分のエラー訂正可能なICパリティデータを生成する。この生成されたICパリティデータは、指定のチャネルCHnのフラッシュメモリ11CHnに書き込まれる。ここで、1論理ページ内でエラー訂正可能なプレーンplane数の最大値は、符号方式に依存するが、例えばリードソロモン符号の場合には2チャネル分のICパリティデータで、2プレーンである。この場合、1論理ページは、例えばチャネル数が16で計32プレーン16×2のデータである。このデータに対して付加されるICパリティデータは、符号長が32Byte相当のリードソロモン符号である。FW23は、フラッシュコントローラ24からの通知に基づいて、リード動作で読み出される論理ページ内でエラー訂正する訂正対象を指定するブロック1001。具体的には、FW23は、バス25を介してフラッシュコントローラ24のレジスタ42に、訂正対象であるプレーンを設定する。このレジスタ42を介して、訂正対象プレーンは、ICPコントローラ45に通知されるブロック1001A。また、訂正対象プレーンは、追加訂正モジュール43にも通知されるブロック1001B。本実施形態では、ICPコントローラ45は、フラッシュメモリ11の故障モードの一つにあるプレーンplane0またはplane1の消失に対するデータ修復も行なう。このため、FW23は、プレーン単位plane0またはplane1で訂正対象を設定する。図8A~Dは、FW23が設定可能な訂正対象パターンの一例を示す図である。即ち、図8Aは、1論理ページ701内で、1プレーン801例えばチャネルCH1のplane0が訂正対象として設定された場合を示す図である。図8Bは、2プレーン802A,802Bが訂正対象として設定された場合を示す図である。この場合、2プレーン802A,802Bは、同一チャネル例えばCH2のplane0とplane1である。また、図8Cは、訂正対象の2プレーン803A,803Bが、異なるチャネル例えばCHn,CH2のplane0とplane1の場合である。図8Dは、訂正対象の2プレーン804A,804Bが、異なるチャネル例えばCH1,CH3のplane0側のみの場合である。さらに、ICパリティデータが書き込まれたプレーンについても、訂正対象として設定が可能である。FW23は、訂正対象を指定した後に、訂正読み出し動作を指示するコマンドを発行するブロック1002。このコマンドは、バス25を介してフラッシュコントローラ24のレジスタ42に設定される。NANDコントローラ41CH0~41CHnは、レジスタ42に設定されたコマンドに基づいて、指定の論理ページに対するリード要求を認識するブロック1003。この訂正読み出し動作では、NANDコントローラ41CH0~41CHnが、ICPコントローラ45により復号処理で使用する全データを読み出すフェーズが含まれる。NANDコントローラ41CH0~41CHnは、各チャネルCH0~CHnのフラッシュメモリ11CH0~11CHnに対してリードコマンドを発行するブロック1004。NANDコントローラ41CH0~41CHnは、フラッシュメモリ11CH0~11CHnから1セクタ分のデータのリードが完了すると、各セクタデータに付加されているECCデータを使用したエラー検出を実行する。NANDコントローラ41CH0~41CHnは、エラー発生がなければ、チャネル間同期コントローラ44に全てのセクタデータが準備されたことを通知するブロック1005のYES。チャネル間同期コントローラ44は、チャネル間の同期を取りながら、NANDコントローラ41CH0~41CHnからICPコントローラ45にデータを転送することを指示するブロック1006。この転送要求に応じて、NANDコントローラ41CH0~41CHnはそれぞれ、内部バッファに保持されているセクタデータをICPコントローラ45に転送するブロック1007。ここで、NANDコントローラ41CH0~41CHn及びチャネル間同期コントローラ44は、フラッシュメモリ11CH0~11CHnから1論理ページ分のデータ例えば32セクタ×チャネル数が読み出されるまで、前述の処理を繰り返すブロック1009。ICPコントローラ45は、各チャネルCH0~CHnからの全てのセクタデータICパリティデータを含む及び通知された訂正対象プレーンエラー訂正位置の情報に基づいて復号処理を実行し、データ修復処理を開始するブロック1010。ここで、NANDコントローラ41CH0~41CHnは、フラッシュメモリ11CH0~11CHnからデータをリード中に、各セクタデータのECCデータを使用したエラー訂正が不可能なエラーを検出すると、チャネル間同期コントローラ44及び追加訂正モジュール43に対してエラー検出を通知するブロック1008,1013。追加訂正モジュール43は、エラー通知によるデータの位置とFW23から指定された訂正対象プレーンに基づいて、今回のエラー検出がなされたデータも同時に訂正可能か否かを判定するブロック1014。即ち、追加訂正モジュール43は、ICPコントローラ45によるICP処理での所定の訂正可能数例えば2プレーン分と比較して、訂正対象として追加可能か否かを判定する。追加訂正モジュール43は、訂正対象として追加可能であると判定すると、エラー検出されたセクタデータを追加訂正対象としてICPコントローラ45に通知するブロック1017。一方、追加訂正モジュール43は、エラー検出がなされたデータ数が所定の訂正可能数内に収まらない場合には、訂正不能と判断して訂正読み出し動作を中断させるブロック1014のNO。ここで、図9は、1論理ページ700において、FW23が指定した訂正対象プレーン900と、エラー検出された追加訂正対象901~904を含む訂正対象パターンの一例を示す。図9に示す訂正対象パターンの場合、訂正対象がプレーン単位のみのICP処理では、訂正可能数が5プレーンのICP方式でなければ対応できない。本実施形態の方式であれば、セクタ単位での最大訂正数を例えば2とすると、訂正可能数が2プレーンのICP処理で実現できる。このため、訂正能力を向上させることが可能となる。また、追加訂正モジュール43は、NANDコントローラ41CH0~41CHnから通知されるエラーの種類がタイムアウトの場合には、エラー訂正対象としてセクタ単位ではなく、プレーン全体を追加訂正対象としてICPコントローラ45に通知するブロック1015,1016。即ち、NANDコントローラ41CH0~41CHnは、リードコマンドを発行したときに、フラッシュメモリ11CH0~11CHnから応答がない場合には、タイムアウトエラーとして認識する。フラッシュメモリの特性上、そのエラーはプレーンの先頭にあるセクタで検出されて、そのプレーンは全てタイムアウトエラーとなる。従って、追加訂正モジュール43は、エラーの存在するプレーン全体を追加訂正対象としてICPコントローラ45に通知する。ICPコントローラ45は、訂正対象の追加が完了すると、チャネル間同期コントローラ44に追加完了通知を行なうブロック1018。チャネル間同期コントローラ44は、データ転送要求を再開する。即ち、チャネル間同期コントローラ44は、チャネル間の同期を取りながら、NANDコントローラ41CH0~41CHnからICPコントローラ45にデータを転送することを指示するブロック1019。この転送要求に応じて、NANDコントローラ41CH0~41CHnはそれぞれ、内部バッファに保持されているセクタデータをICPコントローラ45に転送するブロック1020。ICPコントローラ45は、各チャネルCH0~CHnからの全てのセクタデータICパリティデータを含む及び通知された追加訂正対象エラー訂正位置の情報に基づいて復号処理を実行し、データ修復処理を完了するまで実行するブロック1010。ICPコントローラ45は、データ修復処理により訂正したデータをバス25を介してDRAMコントローラ22に転送するブロック1011。この後に、ICPコントローラ45は、FW23に対して訂正読み出し動作の完了を通知するブロック1012。なお、DRAMコントローラ22は、リード動作により正常に読み出されたデータと共に、ICPコントローラ45により修復されたデータをバッファメモリ12に格納する。ホストインターフェースコントローラ21は、DRAMコントローラ22を介して、バッファメモリ12に格納されたリードデータ修復されたデータを含むをホストシステム30に転送する。以上のようにして本実施形態によれば、フラッシュコントローラ24は、リード動作時に、セクタ単位又はクラスタ単位でのエラー訂正が不能であるデータを、ICPコントローラ45により修復させて読み出す訂正読み出し動作を実行する。本実施形態のフラッシュコントローラ24は、訂正読み出し動作中にFW23により指定された訂正対象プレーン以外の追加訂正対象が発生した場合、その追加訂正対象を含む訂正読み出し動作を継続させる。従って、実行中の訂正読み出し動作の完了を待って、追加訂正対象に基づいた訂正読み出し動作を再実行するやり直すプロセスを無くすことが可能となる。換言すれば、本実施形態のフラッシュコントローラ24は、図11に示すように、NANDコントローラ41CH0~41CHnの処理により1141、追加訂正モジュール43の処理1143、及びICPコントローラ45の処理1145を並列に実行することで、訂正読み出し動作をパイプライン処理により実現している。即ち、NANDコントローラ41CH0~41CHnは、フラッシュメモリ11CH0~11CHnから復号処理用の全データを読み出す処理1141を実行する。追加訂正モジュール43は、セクタエラーの検出に基づいて追加訂正対象をICPコントローラ45に通知する。ICPコントローラ45は、指定された訂正対象及び追加訂正対象に対する復号処理を実行し、データ修復を実現している。従って、チャネル間誤り訂正処理の効率化を実現することが可能となり、結果的にリード動作の効率を向上できることになる。また、本実施形態のICPコントローラ45は、プレーン単位の訂正対象に対するICP処理だけでなく、セクタ単位又はクラスタ単位での訂正対象を追加したICP処理を実行できる。従って、チャネル間誤り訂正処理の性能を向上することができる。さらに、訂正読み出し動作中に発生するエラーの種類、即ちタイムアウトエラーまたはセクタ単位のエラー訂正不能なエラーに応じて、追加訂正対象範囲を変更することができる。このため、FW23の処理負担を軽減できる効果がある。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"