不揮発性メモリー装置の動作方法において、メモリーセルに連結されたワードラインに第i番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、前記評価されたプログラミング条件に基づいて、検証モードのグループから検証モードを選択する段階と、前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階と、を含むことを特徴とするダイナミック検証モード選択を有する不揮発性メモリー装置の動作方法。前記検証動作は、前記メモリーセルの閾値電圧がターゲット閾値電圧分布内に存在する時、前記メモリーセルはパスメモリーセルと判別する段階と、前記閾値電圧が前記ターゲット閾値電圧分布より低い近似閾値電圧範囲内に存在する時、前記メモリーセルは速いメモリーセルと判別する段階と、前記閾値電圧が前記近似閾値電圧範囲より低い遠い閾値電圧範囲内に存在する時、前記メモリーセルは遅いメモリーセルと判別する段階と、を含むことを特徴とする請求項1に記載の不揮発性メモリー装置の動作方法。前記メモリーセルがパスメモリーセルであると判別した時、プログラミング動作を完了する段階と、前記メモリーセルが速いメモリーセルもしくは遅いメモリーセルであると判別した時、ワードラインに第i1番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、ビットラインに前記ビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインにビットラインプログラム電圧を印加することによって、前記プログラミング動作の前記第i1番目プログラミング区間を実行する段階と、をさらに含むことを特徴とする請求項2に記載の不揮発性メモリー装置の動作方法。前記第i番目及び第i1番目プログラミング電圧は増加型ステッププログラミングパルスISPPスキームによって定義され、前記第i1番目プログラミング電圧は定義されたISPPステップ電圧によって前記第i番目プログラミング電圧より大きいことを特徴とする請求項3に記載の不揮発性メモリー装置の動作方法。前記検証モードを選択する段階は、シングルステップ検証モードとマルチプルステップ検証モードとの間で選択する段階を含むことを特徴とする請求項1に記載の不揮発性メモリー装置の動作方法。実行されたプログラミング区間の個数と関連したプログラミング区間閾値を定義する段階をさらに含み、前記シングルステップ検証モードと前記マルチプルステップ検証モードとの間で前記選択する段階は、現在プログラミング区間と前記プログラミング区間閾値とを比較し、前記現在プログラミング区間が前記プログラミング区間閾値より低ければ、前記マルチプルステップ検証モードを選択し、前記現在プログラミング区間が前記プログラミング区間閾値以上であれば、前記シングルステップ検証モードを選択する段階を含むことを特徴とする請求項5に記載の不揮発性メモリー装置の動作方法。前記マルチプルステップ検証モードは、第1検証ステップの間に、前記メモリーセルに対する現在閾値電圧とプレ検証電圧とを比較する段階と、第2検証ステップの間に、前記現在閾値電圧と検証電圧とを比較する段階とを含むことを特徴とする請求項5に記載の不揮発性メモリー装置の動作方法。前記現在閾値電圧が前記プレ検証電圧より低ければ、前記メモリーセルを遅いメモリーセルとして指定する段階と、前記現在閾値電圧が前記プレ検証電圧及び前記検証電圧より高いか、あるいは同一であり、かつ前記検証電圧より低ければ、前記メモリーセルを速いメモリーセルとして指定する段階とをさらに含むことを特徴とする請求項7に記載の不揮発性メモリー装置の動作方法。前記現在閾値電圧が前記第1検証ステップの間に前記プレ検証電圧より低いと決定されれば、前記第2検証ステップにおいて前記メモリーセルにプリチャージ電圧が印加されないことを特徴とする請求項7に記載の不揮発性メモリー装置の動作方法。前記プログラム条件はプログラミング条件のグループから選択された少なくとも1つのプログラミング条件を含み、前記プログラミング条件のグループは前記プログラミング動作の間に実行されたプログラミング区間の個数、前記メモリーセルに対する特別なプログラム状態、検出されたノイズ、計算されたノイズ、検出された温度、計算された温度、温度の変化、前記メモリーセルに対する閾値電圧分布の変化、バイアス条件、前記メモリーセルに連結されたビットラインに対する感知周期、前記メモリーセルに対する摩耗度を示す情報、を含むことを特徴とする請求項1に記載の不揮発性メモリー装置の動作方法。前記メモリーセルは複数の状態と関連したデータを格納するためのマルチ-レベルセルMLCであり、前記複数の状態は、少なくとも1つの消去状態、前記消去状態より大きい閾値電圧を有する第1プログラム状態、前記第1プログラム状態より大きい閾値電圧を有する第2プログラム状態、及び前記第2プログラム状態より大きい閾値電圧を有する第3プログラム状態を含み、前記プログラム条件を評価する段階は、現在プログラミング区間が前記複数の状態のいずれか1つにMLCプログラミングしているかを判別する段階を含むことを特徴とする請求項1に記載の不揮発性メモリー装置の動作方法。前記検証モードを選択する段階は、前記現在プログラミング区間が前記消去状態、前記第1プログラミング状態、及び前記第2プログラミング状態に前記MLCをプログラミングしていると判別した時に第1検証モードを選択する段階と、前記現在プログラミング区間が前記第3プログラム状態に前記MLCをプログラミングしていると判別した時に第2検証モードを選択する段階とを含むことを特徴とする請求項11に記載の不揮発性メモリー装置の動作方法。前記第1検証モードはマルチプルステップ検証モードであり、前記第2検証モードはシングルステップ検証モードであることを特徴とする請求項12に記載の不揮発性メモリー装置の動作方法。メモリーセル指定データを発生する段階と、前記メモリーセル指定データに基づいて、前記メモリーセルを遅いメモリーセル、あるいは速いメモリーセルとしてメモリーセルを指定する段階とをさらに含むことを特徴とする請求項1に記載の不揮発性メモリー装置の動作方法。前記メモリーセル指定データを発生させる段階は、前記検証動作の間に実行されることを特徴とする請求項14に記載の不揮発性メモリー装置の動作方法。前記検証動作の間に、不揮発性メモリー装置に前記メモリーセル指定データを格納する段階をさらに含むことを特徴とする請求項15に記載の不揮発性メモリー装置の動作方法。不揮発性メモリー装置内部に、最下位ビットLSB及び最上位ビットMSBを含むデータを格納するためのマルチ-レベルメモリーセルMLCをプログラミングする方法において、MSBプログラミング動作が後続するLSBプログラミングを含む第i番目プログラミング区間を実行する段階を含み、前記MSBプログラミング動作は、前記MLCに連結されたワードラインに第i番目プログラミング電圧を印加する段階と、前記MLCが速いメモリーセルであれば、前記MLCに連結されたビットラインにビットラインフォシング電圧を印加し、前記MLCが遅いメモリーセルであれば、前記MLCに連結された前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加する段階と、プログラミング条件を評価する段階と、前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、前記選択された検証モードを利用して検証動作を実行する段階と、を含むことを特徴とするプログラミング方法。前記検証動作は、消去状態と関連した消去閾値電圧分布、前記消去閾値電圧分布より高い第1プログラム状態と関連した第1閾値電圧分布、前記第1閾値電圧分布より高い第2プログラム状態と関連した第2閾値電圧分布、及び前記第2閾値電圧分布高い第3プログラム状態と関連した第3閾値電圧分布、の閾値電圧分布のグループの中のいずれか1つに前記MLCの閾値電圧が存在する時、前記MLCはパスメモリーセルであると判別する段階と、前記第1閾値電圧分布より低い第1近似閾値電圧範囲、前記第2閾値電圧分布より低い第2近似閾値電圧範囲、及び前記第3閾値電圧分布より低い第3近似閾値電圧範囲、の近似閾値電圧範囲のグループの中のいずれか1つに前記MLCの閾値電圧が存在する時、前記MLCは速いメモリーセルであると判別する段階と、前記MLCの閾値電圧が前記第3近似閾値電圧範囲より低く前記第2閾値電圧分布より高いか、前記第2近似閾値電圧範囲より低く前記第1閾値電圧分布より高いか、あるいは前記第1近似閾値電圧範囲より低く前記消去閾値電圧分布より高い時、前記MLCは遅いメモリーセルであると判別する段階と、を含むことを特徴とする請求項17に記載のプログラミング方法。不揮発性メモリー装置の駆動方法において、メモリーセルに連結されたワードラインに第i番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルであれば、前記メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルであれば、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行する段階と、前記メモリーセルの現在閾値電圧とパス閾値電圧とを比較する段階と、前記現在閾値電圧が前記パス閾値電圧より低ければ、第1検証モードを選択する段階と、前記現在閾値電圧が前記パス閾値電圧より高いか、あるいは同一であれば、第2検証モードを選択する段階と、を含むことを特徴とする不揮発性メモリー装置の駆動方法。前記第1検証モードはマルチプルステップ検証モードであり、前記第2検証モードはシングルステップ検証モードであることを特徴とする請求項19に記載の不揮発性メモリー装置の駆動方法。不揮発性メモリー装置において、ワードラインとビットラインとに連結されたメモリーセルを含むメモリーセルアレイと、プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、外部から提供されたアドレスに応答して前記ワードラインに前記プログラミング電圧を連結するためのアドレスデコーダーと、前記外部から提供されたアドレスに応答して前記ビットラインにビットライン電圧を連結するためのページバッファー回路と、前記プログラミング電圧に第i番目プログラミング電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行するために、前記電圧発生回路及び前記アドレスデコーダーを制御し、前記メモリーセルが速いメモリーセルであれば、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルであれば、前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するために前記ページバッファーを制御する制御ロジックと、を含み、前記制御ロジックは、プログラミング条件を評価し、前記評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、前記選択された検証モードを利用して検証動作を実行するために、前記電圧発生回路、前記アドレスデコーダー、及び前記ページバッファー回路を制御するものであることを特徴とする不揮発性メモリー装置。前記制御ロジックは、前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とする請求項21に記載の不揮発性メモリー装置。ページバッファー回路は、メモリー、ラッチ及びメモリーセル指定データを格納するレジスターのいずれか1つを含み、前記制御ロジックは前記メモリーセル指定データに基づいて、ビットラインフォシング電圧、あるいはビットラインプログラム電圧を印加するために前記ページバッファーを制御するものであることを特徴とする請求項22に記載の不揮発性メモリー装置。前記検証モード選択器は、シングルステップ検証モードとマルチプルステップ検証モードとの間で選択するものであることを特徴とする請求項22に記載の不揮発性メモリー装置。前記検証モード選択器は、実行されたプログラミング区間のカウントされた個数に基づいて前記検証モードを選択するものであることを特徴とする請求項22に記載の不揮発性メモリー装置。前記検証モード選択器は、前記メモリーセルの閾値電圧がターゲット閾値電圧分布内に存在する時、前記メモリーセルがパスメモリーセルであると判別し、前記閾値電圧が前記ターゲット閾値電圧分布より低い近似閾値電圧範囲内に存在する時、前記メモリーセルは速いメモリーセルであると判別し、前記閾値電圧が前記近似閾値電圧範囲より低い遠い閾値電圧範囲内に存在する時、前記メモリーセルが遅いメモリーセルであると判別するものであることを特徴とする請求項22に記載の不揮発性メモリー装置。前記検証モード選択器は前記メモリーセルに対する現在閾値電圧とパス閾値電圧との間の比較に基づいて前記検証モードを選択するものであることを特徴とする請求項22に記載の不揮発性メモリー装置。温度検出器をさらに含み、前記検証モード選択器は、検出された温度に基づいて前記検証モードを選択するものであることを特徴とする請求項22に記載の不揮発性メモリー装置。ノイズ検出器をさらに含み、前記検証モード選択器は、検出されたノイズに基づいて前記検証モードを選択するものであることを特徴とする請求項22に記載の不揮発性メモリー装置。不揮発性メモリー装置において、前記不揮発性メモリー装置は複数のメモリーブロックを含む3次元メモリーセルアレイを含み、前記複数のメモリーブロックの各々は複数のNANDメモリーストリングを含み、各々のNANDメモリーストリングは第1方向へ伸張され、前記第1方向と垂直をなす第2方向へ伸張された対応するビットラインと前記第1及び第2方向と垂直をなす第3方向へ伸張された共通ソースラインとの間に配列され、前記NANDメモリーストリングの1つは第1ビットラインと第1ワードラインとの間に連結されたメモリーセルを含み、プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、外部から提供されたアドレスに応答して前記第1ワードラインに前記プログラミング電圧を連結するためのアドレスデコーダーと、前記外部から提供されたアドレスに応答して前記第1ビットラインにビットライン電圧を連結するためのページバッファー回路と、前記プログラミング電圧に第i番目プログラミング電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行するために前記電圧発生回路及び前記アドレスデコーダーを制御し、メモリーセルが速いメモリーセルであれば、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルであれば、前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するために前記ページバッファーを制御する制御ロジックとを含み、前記制御ロジックは、プログラミング条件を評価し、前記評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、前記選択された検証モードを利用して検証動作を実行するために前記電圧発生回路、前記アドレスデコーダー、及び前記ページバッファー回路を制御するものであることを特徴とする不揮発性メモリー装置。メモリーシステムにおいて、ワードラインとビットラインとの間に連結されたメモリーセルを有する不揮発性メモリー装置と、前記不揮発性メモリー装置の動作を制御するためのメモリー制御器を含み、前記不揮発性メモリー装置は、前記メモリー制御器から命令を受信し、前記メモリーセルと関連したプログラミング動作を実行するための制御ロジックを含み、前記メモリーセルと関連した前記プログラミング動作は、ワードラインに第i番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加すし、ある前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、プログラミング動作の第i番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階と、によって進行することを特徴とするメモリーシステム。前記制御ロジックは前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とする請求項31に記載のメモリーシステム。前記メモリー制御器は、バスを通じてホストインターフェースとメモリーインターフェースとに連結される中央処理ユニットとを含み、前記ホストインターフェースはホストからプログラムデータを受信するためのものであり、前記メモリーインターフェースは前記プログラムデータを前記不揮発性メモリー装置へ送信するためのものであることを特徴とする請求項31に記載のメモリーシステム。前記メモリー制御器及び前記不揮発性メモリー装置はメモリーカードであることを特徴とする請求項32に記載のメモリーシステム。前記メモリー制御器及び前記不揮発性メモリー装置はサーバーであることを特徴とする請求項32に記載のメモリーシステム。ソリッドステートドライバーSSDにおいて、複数の不揮発性メモリー装置、及び前記複数の不揮発性メモリー装置の動作を制御するためのメモリー制御器を含み、前記複数のメモリー装置の各々は、ワードラインとビットラインとの間に連結されたメモリーセルと、前記メモリー制御器から命令を受信し、前記メモリーセルと関連されたプログラミング動作を実行するための制御ロジックとを含み、前記メモリーセルと関連した前記プログラミング動作は、前記ワードラインに第i番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって前記プログラミング動作の第i番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階と、によって進行され、前記制御ロジックは前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とするソリッドステートドライバーSSD。前記メモリー制御器は複数のチャンネルを通じて前記複数の不揮発性メモリー装置とデータを通信するようにさらに具現され、前記チャンネルの個数は前記複数の不揮発性メモリー装置の個数より少ないことを特徴とする請求項36に記載のソリッドステートドライバーSSD。前記メモリー制御器は、ホストとデータを通信するためのホストインターフェースと、前記複数の不揮発性メモリー装置とデータを通信するためのメモリー装置インターフェースと、キャッシュメモリーと、前記キャッシュメモリーを利用して前記ホストインターフェースと前記メモリー装置インターフェースとの間のデータの通信を制御するための中央処理ユニットCPUと、を含む請求項36に記載のソリッドステートドライバーSSD。ホストに連結され、前記ホストとデータを交換することが可能なメモリーカードにおいて、前記メモリーカードは、複数の不揮発性メモリー装置及び前記複数の不揮発性メモリー装置の動作を制御するためのメモリー制御器を含み、前記複数の不揮発性メモリー装置の各々はワードラインとビットラインとの間に連結されたメモリーセルと、前記メモリー制御器から命令を受信し、前記メモリーセルと関連したプログラミング動作を実行するための制御ロジックを含み、前記メモリーセルに連結された前記プログラミング動作は、前記ワードラインに第i番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記プログラミング動作の第i番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階によって進行され前記制御ロジックは、前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とするメモリーカード。前記メモリー制御器は、ホストとデータを通信するためのホストインターフェースと、前記複数の不揮発性メモリー装置とデータを通信するためのメモリー装置インターフェースと、バッファーメモリーと、前記バッファーメモリーを利用して前記ホストインターフェースと前記メモリー装置インターフェースとの間のデータの通信を制御するためのマイクロプロセッサーとを含むことを特徴とする請求項39に記載のメモリーカード。メモリーシステムにおいて、不揮発性メモリー装置と、前記不揮発性メモリー装置の動作を制御するためのメモリー制御器と、を含み、前記メモリー制御器は、ホストから書込みデータを受信するためのホストインターフェースと、前記不揮発性メモリー装置から読出しデータを提供するためのメモリー装置インターフェースと、バッファーメモリーと、前記読出しデータ及び前記書込みデータのどちらかあるいは両方にあるデータエラーを訂正するためのエラー訂正回路ECCと、前記ECCの動作を制御し、前記バッファーメモリーを利用して前記ホストインターフェースと前記メモリー装置インターフェースとの間に前記書込みデータ及び前記読出しデータを送信することができる中央処理ユニットCPUとを含み、前記メモリー装置はワードラインとビットラインとの間に連結されたメモリーセルと、前記メモリー制御器から命令を受け、前記メモリーセルと関連したプログラミング動作を実行するための制御ロジックとを含み、前記メモリーセルと関連した前記プログラミング動作は、前記ワードラインに第i番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記プログラミング動作の第i番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行することによって進行され、前記制御ロジックは前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とするメモリーシステム。前記不揮発性メモリー装置は、1つのパッケージ内にスタックされたシングル-製品NANDフラッシュメモリー装置を含むことを特徴とする請求項41に記載のメモリーシステム。前記ホストに連結する時、前記シングル-製品NANDフラッシュメモリー装置は電源電圧Vcc及びVccqを受信し、前記電源電圧Vccは3.0Vであり、前記電源電圧Vccqは1.8Vと3.0Vとの間の範囲の電圧であることを特徴とする請求項42に記載のメモリーシステム。本発明は上記課題に鑑みてなされたものであって、本発明の目的は、プログラミング正確度とプログラミング速度のどちらも向上した組合せを提供できる不揮発性メモリー装置及びメモリーシステムを駆動するための方法を提供することにある。本発明の実施形態に係る不揮発性メモリー装置の動作方法は、メモリーセルに連結されたワードラインに第i番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルである場合には、メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルである場合には、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、メモリーセルと関連した選択された検証モードを利用して検証動作を実行する段階と、を含む。また、本発明の実施形態に係る不揮発性メモリー装置内部に最下位ビットLSB及び最上位ビットMSBを含むデータを格納するためのマルチ-レベルセルMLCをプログラミングする方法は、MSBプログラミング動作が後続するLSBプログラミングを含む第i番目プログラミング区間を実行する段階を含み、MSBプログラミング動作は、MLCに連結されたワードラインに第i番目プログラミング電圧を印加する段階と、MLCが速いメモリーセルであれば、MLCに連結されたビットラインにビットラインフォシング電圧を印加し、MLCが遅いメモリーセルであれば、MLCに連結されたビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、選択された検証モードを利用して検証動作を実行する段階と、を含む。本発明の実施形態に係る不揮発性メモリー装置の駆動方法は、メモリーセルに連結されたワードラインに第i番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルであれば、メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルであれば、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行する段階と、メモリーセルの現在閾値電圧とパス閾値電圧とを比較する段階と、現在閾値電圧がパス閾値電圧より低ければ、第1検証モードを選択する段階と、現在閾値電圧がパス閾値電圧より高いか、あるいは同一であれば、第2検証モードを選択する段階と、を含む。本発明の実施形態に係る不揮発性メモリー装置は、ワードラインとビットラインとに連結されたメモリーセルを含むメモリーセルアレイと、プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、外部から提供されたアドレスに応答してワードラインにプログラミング電圧を連結するためのアドレスデコーダーと、外部から提供されたアドレスに応答してビットラインにビットライン電圧を連結するためのページバッファー回路と、プログラミング電圧に第i番目プログラミング電圧を印加することによって、メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行するために、電圧発生回路及びアドレスデコーダーを制御し、メモリーセルが速いメモリーセルであれば、ビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルであれば、ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するためにページバッファーを制御する制御ロジックと、を含み、制御ロジックは、プログラミング条件を評価し、評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、選択された検証モードを利用して検証動作を実行するために電圧発生回路、アドレスデコーダー、及びページバッファー回路を制御する。また、本発明の実施形態に係る不揮発性メモリー装置は、複数のメモリーブロックを含む3次元メモリーセルアレイを含み、複数のメモリーブロックの各々は複数のNANDメモリーストリングを含み、各々のNANDメモリーストリングは第1方向へ伸張され、第1方向と垂直をなす第2方向へ伸張された対応するビットラインと第1及び第2方向と垂直をなす第3方向へ伸張された共通ソースラインとの間に配列され、NANDメモリーストリングの1つは第1ビットラインと第1ワードラインとの間に連結されたメモリーセルを含み、プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、外部から提供されたアドレスに応答して前記第1ワードラインに前記プログラミング電圧を連結するためのアドレスデコーダーと、外部から提供されたアドレスに応答して前記第1ビットラインにビットライン電圧を連結するためのページバッファー回路と、プログラミング電圧に第i番目プログラミング電圧を印加することによって、メモリーセルに対するプログラミング動作の第i番目プログラミング区間を実行するために電圧発生回路及びアドレスデコーダーを制御し、メモリーセルが速いメモリーセルであれば、ビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルであれば、ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するためにページバッファーを制御する制御ロジックと、を含み、制御ロジックは、プログラミング条件を評価し、評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、選択された検証モードを利用して検証動作を実行するために電圧発生回路、アドレスデコーダー、及びページバッファー回路を制御する。本発明の実施形態に係るメモリーシステムは、不揮発性メモリー装置と、不揮発性メモリー装置の動作を制御するためのメモリー制御器とを含み、メモリー制御器は、ホストから書込みデータを受信するためのホストインターフェースと、不揮発性メモリー装置から読出しデータを提供するためのメモリー装置インターフェースと、バッファーメモリーと、読出しデータ及び書込みデータのどちらかあるいは両方にあるデータエラーを訂正するためのエラー訂正回路ECCと、ECCの動作を制御しバッファーメモリーを利用してホストインターフェースとメモリー装置インターフェースとの間に書込みデータ及び読出しデータを送信することができる中央処理ユニットCPUとを含み、メモリー装置はワードラインとビットラインとの間に連結したメモリーセルと、メモリー制御器から命令を受け、メモリーセルと関連したプログラミング動作を実行するための制御ロジックとを含み、メモリーセルと関連したプログラミング動作は、ワードラインに第i番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルである場合には、ビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルである場合には、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによってプログラミング動作の第i番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、メモリーセルと関連した選択された検証モードを利用して検証動作を実行することによって進行され、制御ロジックは評価されたプログラミング条件に基づいて検証モードを選択する検証モード選択器を含む。詳述した通り本発明による不揮発性メモリー装置、それを含むメモリーシステムカード及びそのプログラミング方法は、プログラミング速度が遅いメモリーセルにビットラインフォシングを実行しないプログラミング動作を実行し、検証動作の時に複数の検証モードの中でいずれか1つの決定された検証モードによって検証動作を実行することによって、プログラミング動作を最適化させることができる。以下、本発明の好ましい実施形態について、図面を参照して詳述するが本発明は、これらの実施形態に限定されるものではなく、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。また、以下に示した好ましい実施形態は、フラッシュメモリー装置、フラッシュメモリー装置と結合するメモリーシステム、及び関連した動作方法であり、これらは、本発明の概念の範囲内に属する不揮発性メモリー装置を代表するものであって、例えば、本発明の実施形態に係る不揮発性メモリー装置は、NANDフラッシュメモリーNANDFlashMemory、垂直型NANDフラッシュメモリーVerticalNAND、NORフラッシュメモリーNORFlashMemory、抵抗性RAMResistiveRandomAccessMemory:RRAM、相変化RAMPhase-ChangeMemory:PRAM、磁気抵抗RAMMagnetroresistiveRandomAccessMemory:MRAM、強誘電体メモリーFerroelectricRandomAccessMemory:FRAM、スピン転送トルクRAMSpinTransferTorqueRandomAccessMemory:STT-RAM等が挙げられる。さらに、本発明の実施形態に係る不揮発性メモリー装置は、3次元アレイ構造Three-DimentionalArrayStructureであって、電荷格納層が電導性浮遊ゲートで構成されたフラッシュメモリー装置はもちろん、電荷格納層が絶縁膜で構成されたチャージタラップ型フラッシュChargeTrapFlash、CTFと称する等にも適用されるものである。不揮発性メモリーセルの動作及びプログラミングは、通常のアプローチ方法で可能であり、不揮発性メモリーセルに示される閾値電圧は、閾値電圧分布の個数の中でいずれか1つに存在するようにプログラミングすることができる。図1は2ビットMLCと関連した4つの閾値電圧分布を例示的に示したものである。不揮発性メモリーセルにおける消去状態E及び第1~第3プログラミング状態P1、P2及びP3は、各々に対応する閾値電圧分布によって表される。MLCを結合する不揮発性メモリーシステムにおける1つの典型的な設計目標は、消去状態からプログラム状態のいずれか1つにMLCをプログラミングさせる効率及び正確性である。不揮発性メモリーセルのプログラミングは、反復的な過程であり、1つ以上のプログラミング段階、あるいはループ例えば、不揮発性メモリーシステム内部で選択された1個もしくはそれ以上の不揮発性メモリーセルに対する特定の制御電圧の印加は、連続的なプログラミング区間で実行される。不揮発性メモリーセルのプログラミングは、また、定義されたプログラミング周期の間に選択された不揮発性メモリーセルを、適切にプログラミングする必要のある多くのプログラミング区間について実行することができる。不揮発性メモリーセルプログラミングは、さらに、ある狭義のプログラミング増加例えば、連続的なプログラミング区間の間の制御電圧レベル差について、不揮発性メモリーセルが定義された閾値電圧分布内に正確にプログラミングできるようになっている。しかし、プログラミング効率を高めるためには、不揮発性メモリーセルを適切にプログラミングするために、要求されるプログラミング区間の個数はできるだけ少ないことが望まれる。そのため、不揮発性メモリーシステムの設計者は多くの狭義のプログラミング増加を不揮発性メモリーセルに正確にプログラミングすること、できるだけ早くターゲットメモリーセル閾値電圧に近似させて全体のプログラミング区間の個数を減らすこと、の2つのことを均衡させるように追求している。相反するこのような目標を均衡させるために、不揮発性メモリーシステム設計者は、異なる2つのプログラミングスキームを発達させてきた。1つのスキームは、一般的にビットラインフォシングbitlineforcingと称され、この一例は、図2に示される。図2のAは、選択された不揮発性メモリーセルがプログラミングされる前の初期の閾値電圧分布Pを示している。不揮発性メモリーセルをプログラミングするのに使用されるプログラミング動作は、通常用いられる増加型ステッププログラミング過程ISPPincrementalstepprogrammingpluseであり、連続的なプログラミング区間は、相異なる通常に増加する制御電圧レベル例えば、ワードライン及びビットライン電圧によって特徴づけられる。図2のBは、選択された不揮発性メモリーセルに連結されたワードラインに印加されるワードライン電圧VWLを示している。ここで、ワードライン電圧VWLは、ISPP-定義における増加分△ISPPによって、各々の連続的なプログラミング区間の間に増加する。任意に選択されたプログラミング区間において、不揮発性メモリーセルの現在閾値電圧は、3つの閾値電圧領域の中のいずれか1つに存在すると仮定する。ここで、3つの閾値電圧領域は、1ターゲット閾値電圧範囲P例えば、閾値電圧Vthは対応する検証電圧VRより高い、2近似閾値電圧範囲B例えば、閾値電圧VthはVRより低いが、プレ検証電圧PVRより高い、3遠い閾値電圧範囲A例えば、閾値電圧Vthはプレ検証電圧PVRより低いである。ビットラインフォシングを利用する選択的なプログラミング動作において、メモリーセルに印加される制御電圧の性質例えば、レベル及び/又は区間はメモリーセルの現在閾値電圧によって決定される。ビットラインフォシングを利用するプログラミング動作の1つの例は、図2に概念的に示される。ここで、プログラミングループの個数は、プログラミング区間の個数を用いて実行される。選択されたメモリーセルの現在閾値電圧に依存することによって、各々のプログラミングループはビットラインフォシング制御電圧あるいはノーマルプログラミング制御電圧の中のいずれか1つを印加する。即ち、選択された不揮発性メモリーセルの現在閾値電圧が、近似閾値電圧範囲Bに存在する時、ビットラインフォシング制御電圧はメモリーセルに印加される。しかし、選択されたメモリーセルの現在閾値電圧が遠い閾値電圧範囲Aに存在する時には、ビットラインフォシングは印加されず、代わりにノーマルプログラミング制御電圧がメモリーセルに印加される。図2のBの電圧波形に示すように、ビットラインフォシング電圧は、選択されたメモリーセルに連結されたビットラインに印加されるビットラインフォシング電圧BLFVを含むことができる。図2のBに示した本発明の一実施形態において、BLFVは概略0.3V~1.5Vの範囲のレベルを有することができ、ノーマルプログラミング制御電圧は、選択されたメモリーセルのビットラインに印加される、BLFVより低い、ビットラインプログラム電圧BLPVを含むことができる。図2のBで示した本発明の一実施形態において、BLPVは概略0.0V~0.9Vの範囲のレベルを有することができ、所定のプログラミング区間の間にISSP-定義されたVWLが選択されたメモリーセルに連結されたワードラインに印加される時、図2のBに示すように異なるビットライン電圧BLPV及びBLFVが印加される。本発明の実施形態において、ビットラインフォシング電圧BLFVはビットラインプログラム電圧BLPVより高いが、通常のビットラインプログラム-禁止電圧例えば、電源電圧よりは低い。ビットラインプログラム電圧BLPV及びビットラインフォシング電圧BLFVの印加によって、メモリーセルがプログラミングされなければ、ビットラインプログラム-禁止電圧を受信するビットラインに連結されたメモリーセルは、プログラミングされない例えば、このようなメモリーセルはターゲット閾値電圧分布P内に閾値電圧が既に存在している。ノーマルISPPプログラミングが、遠い閾値電圧範囲Aに現在閾値電圧を有する選択されたメモリーセルに対して実行される間に、近似閾値電圧範囲Bで現在閾値電圧を有する選択されたメモリーセルに対してビットラインフォシングが実行される。反復的なISPPプログラミング動作で与えられたプログラミング区間の間に、各々の選択されたメモリーセルはプログラミングされたターゲット閾値電圧分布範囲Pに閾値電圧を有する、あるいは遅い遠い閾値電圧範囲Aに閾値電圧を有する、あるいは速い近似閾値電圧範囲Bに閾値電圧を有するのいずれか1つに分類され得る。このように分類された時あるいは識別された時、選択されたメモリーセルはプログラミングされた/遅い/速い識別が発生されることに依存する、現在のプログラミング区間あるあるいは次のプログラミング区間を相異なるように処理され得る。図2の動作の例において、遅いメモリーセルは、ノーマル、ISPP-定義のワードライン電圧VWLを利用して、現在プログラミング区間の間にプログラミングされる。一方、速いメモリーセルは、ビットラインフォシングワードライン電圧例えば、ISPP-定義のレベルでBLFVを引くを利用して、現在プログラミング区間の間にプログラミングされる。したがって、相対的に遅いプログラミング速度である遅いメモリーセル例えば、任意の印加されたプログラミングループの個数に対し閾値電圧を増加させる割合の低いメモリーセルは、ISPP-定義のワードライン電圧VWL及びビットライン電圧にBLPVを受信する。相対的に速いプログラミング速度である速いメモリーセル例えば、任意の印加されたプログラミングループの個数に対し閾値電圧を増加させる割合の高いメモリーセルは、ワードライン電圧にVWL-BLFV及びビットライン電圧にBLFVを受信する。このような条件の下で、遅いメモリーセルは速いメモリーセルよりもう少し大きく電圧-同期化され、遅いメモリーセルの閾値電圧は速いメモリーセルと比較して早く増加する。このスキームによって、遅いメモリーセルが印加されるプログラミングの個数を減らすことができ、これに従い、不揮発性メモリーセルの摩耗度も減らせるので、メモリーセルの有効寿命を増加させることができる。例えば、本発明の少なくとも1つの実施形態において、BLPVは0Vであり、BLFVは1Vであると仮定すると、速いメモリーセルに識別されたメモリーセルは、現在プログラミング区間の間にISPP-BLFVワードライン電圧、及び1VのBLFVを受信し、遅いメモリーセルとして識別されたメモリーセルは、現在プログラミング区間の間にノーマルISPPワードライン電圧、及び0VのBLPVを受信する。このような条件の下で、遅いメモリーセルは、プログラミング区間の間に、速いメモリーセルと比較して、ワードラインとビットライン電圧間の差を同期する高い閾値電圧を受信する。プログラミング区間当たりの△ISPPが概略0.3Vであると仮定すれば、遅いメモリーセルを適切にプログラムするのに要求されるプログラミングのループの個数を大きく減らすことができる。このように本発明の多様な実施形態において、遅いメモリーセルと速いメモリーセルの識別は、各々のプログラミングループの実行の前及び/あるいは後に行うことができる。そして、遅い/速いについてのメモリーセルの識別は、全体のプログラミング動作の開始時に一度実行できる例えば、第1プログラミングループの前。この場合、メモリーセルがプログラミングされたメモリーセルとして識別される時点まで、遅い/速いについてのメモリーセルの指定は、全体プログラミング動作の間維持される。しかし、i-1番目のプログラミング区間で、遅いメモリーセルとして識別されたメモリーセルが、第i番目のプログラミング区間の間に速いメモリーセルとして識別される場合がある例えば、識別がアップデートされる。例えば、メモリーセルによって表わした閾値電圧が、遠い閾値電圧範囲Aから近似閾値電圧範囲Bに移動する時、メモリーセルの識別は、連続する第i1番目のプログラミング区間の間に印加されたプログラミング制御電圧に対応して、遅いメモリーセルから速いメモリーセルに変化する。このような方法において、遅いメモリーセルはターゲット閾値分布P側にその閾値電圧分布を移動するようにプログラミングされるが、その後において、閾値電圧はターゲット閾値分布に近接し、プログラミング動作が正確に完了するようにもう少し細かく調節され、プログラミング効率、及びプログラミング正確度の両方を達成することができる。全体プログラミング方法において、選択されたメモリーセルが遅いあるいは速いメモリーセルであるかを識別する段階は、反復的なプログラミング段階の前にプレ検証ステップの間に実行され、選択されたメモリーセルが遅いあるいは速いメモリーセルであるかを識別する段階は、各々の反復的なプログラミング段階で実行される。図3は、本発明の実施形態に係る不揮発性メモリー装置の動作方法を要約するフローチャートである。動作方法には、指定されたメモリーセル例えば、速いメモリーセルとして識別されたメモリーセルに、ビットラインフォシングを選択的に実行することができる能力を結合するプログラミング動作を含む。上述した通り、ビットラインフォシングを実行する能力は、全体プログラミング動作の内で、プログラミング区間を反復的に実行する一連の過程においてメモリーセルに関するプログラミング区間に基づいて選択される。少なくとも1つの選択されたメモリーセルの閾値電圧が、ターゲット閾値電圧分布あるいは、プログラミング動作の完了に到達する間に、任意に選択されたプログラミング区間に対して図3に示した不揮発性メモリーシステムを動作する方法は、ビットラインフォシングによってプログラミングを含む1つ以上の選択されたメモリーセルに対するプログラミング動作を実行する段階S10、その後に1つ以上のプログラミング条件に基づいて可能な検証モードグループから検証モードを選択する段階S20を含む。さらに詳細に説明すると、このようなプログラミング条件は、実行されたプログラミングループの個数、メモリーセルプログラム状態、検出されたあるいは計算されたノイズ閾値電圧例えば、共通ソースラインノイズ閾値電圧、温度閾値電圧、閾値電圧分布で検出されたあるいは計算された変化、メモリーセルバイアス条件、各々のビットラインセンシング周期、ビットラインセンシング技術等を含む。ノイズ閾値電圧がプログラミング条件として使用される時には、本発明の実施形態においては、電圧ノイズセンサーのような一般的なノイズセンサーを含む。また、温度閾値電圧がプログラミング条件として使用される時には、本発明の実施形態においては一般的な温度センサーを含むことができる。検証モードが選択された後S20、選択された検証モードを利用して格納されたデータと関連した検証動作が実行されるS30。検証動作が格納されたデータのFAILを指示する時、不揮発性メモリーシステムを動作する方法は1つ以上のメモリーセルを再度プログラミングするように戻される。また、検証動作によって成功のプログラミングの指示PASSが出された時、動作方法は完了される。このようにして、本発明の実施形態においては、ダイナミック選択を完了し、検証動作の間に可能に使用される検証モードのグループから検証モードを利用するS30。本発明の実施形態において、検証モードのグループは相異なる検証ステップの個数を利用する検証モードを含む。例示的に、シングルステップ対マルチプルステップ検証モード、そしてそれらの間で選択するためのアプローチについては後段にて詳細に説明される。また、シングルステップ検証モードとマルチプルステップ検証モードの間での選択は、検証モード選択の1つの例であり、本発明の実施形態において使用される関連した選択過程である。図3に示した不揮発性メモリーシステムを動作する方法によって、検証モードを選択する段階S20はプログラミング動作の完了に従って実行されるが、本発明の他の実施形態においてはプログラミングを実行する前に適合する検証モードを選択する。また、プログラミング動作及び検証動作という用語は、この業界で用いられる一般的な用語であり、検証動作とは、定義された閾値電圧分布と関連した以前のプログラミングされたメモリーセルに表われる閾値電圧を評価、又は向上させる任意の動作であり、プログラミング動作とは、不揮発性メモリーセルの閾値電圧を変化させるあるいは変化させるように図る所定の動作である。図4は、本発明の実施形態に係る検証動作図3のS30で使用するために選択することができるマルチプルステップ検証モード図3のS20の1つの可能な実施形態を概念的に示したものである。図4は、2ステップ検証モードについて説明しているが、2段階以上が本発明の実施形態においてマルチプルステップ検証モードに使用されるものである。図4を参照し、選択された不揮発性メモリーセルは、ターゲット閾値電圧分布Pに可能なビットラインフォシングでプログラムされるものと仮定すると、現在の閾値電圧がターゲット閾値電圧分布P内に入ったかどうかの決定は、検証電圧VR例えば、ターゲット閾値電圧分布P内の最小電圧レベルと関連して行われる。しかし、この決定を実行する前に例えば、N-段階マルチプルステップ検証モードでN番目検証ステップ、第1あるいは連続する検証ステップは、検証電圧VRより低い対応するプレ検証電圧PVRと関連して実行される。図4に示した例では、第2検証ステップはプレ検証電圧PVRと関連して実行されている。また、図4に示したマルチプルステップ検証モードにおいて、少なくとも1つの選択されたメモリーセルが、ターゲット閾値電圧分布内に閾値電圧がまだ正常にプログラミングされていなかったと仮定すると、後続する現在のプログラミング動作で図3のS10、図4の2ステップ検証モードは選択図3のS20、実行される図3のS30。選択されたメモリーセルの現在閾値電圧が、第1検証ステップの間にプレ検証電圧PVRより低く決定されれば、選択されたメモリーセルは、次のプログラミング区間に対して遅いメモリーセルとして指定される。次の反復的なプログラミング段階の間に、今の遅いメモリーセルとして指定されたことは、ノーマルプログラミング制御電圧を利用してプログラミングされることである。しかし、選択されたメモリーセルの現在閾値電圧が、第1検証ステップの間にプレ検証電圧PVRより高いか、又は同一であれば、第2検証ステップは検証電圧VRと関連して実行される。第2検証モード段階の間に選択されたメモリーセルの現在閾値電圧が、検証電圧VRより低いしかし、プレ検証電圧PVRより高いか、又は同一であると決定されれば、選択されたメモリーセルは、次のプログラミング区間で速いメモリーセルとして指定される。次の反復的なプログラミング段階の間に速いメモリーセルとして指定されたことは、ビットラインフォシングプログラミング制御電圧を利用してプログラミングされる。上記のように第1及び第2検証ステップの各々は、ビットラインをプリチャージし、ビットラインをディベロッピングdevelopingし、ビットラインを感知するサブステップを含むこととさらに仮定する。この説明で、例えば、図4に示したマルチプルステップ検証モードの第2検証ステップの間に、プリチャージ電圧例えば、電源電圧、あるいは電源電圧より低い電圧は、第1検証ステップがパスされない時まで例えば、それらの閾値電圧がプレ検証電圧PVRより低くなる時まで、メモリーセルのビットラインに印加されない。このような方法において、第1検証ステップでパスされない所定のメモリーセルは、第2検証ステップから除去でき、そのことによって、メモリーシステム内の電力消費が減少し、共通ソースラインのノイズが減少する。この説明において、Nステップ検証モードの第1~第MMはNより小さい番目検証ステップは、概略coarse検証ステップと考えられ、第M1番目~第N番目検証ステップは、精密fine検証ステップと考えられる。概略対精密検証ステップの各々の個数は、印加されたプログラミングステップ例えば、ノーマルプログラミング対ビットラインフォシングと関連し、プログラミング正確度を有するプログラミング速度を最適化するように均衡させる。図4のBの電圧波形図は、選択されたメモリーセルを順次的に検証するのに利用される検証パルスの1つの実施形態である。検証パルスは、第1予め決定された周期時間の間にプレ検証電圧PVR、後続する第2予め決定された周期時間の間に検証電圧VRを含む。ここで、第1及び第2予め決定された周期時間は、相異なるものであってよく、同一であってもよい。本発明の実施形態において、マルチプルステップ例えば、2-ステップ検証モードの選択的な利用に関連した長所については、図5、図6及び図7において説明する。特に、マルチプルステップ検証モードの使用は、検証動作の間に図3のS30、本発明の実施形態による不揮発性メモリー装置を構成するメモリーセルアレイを横切る共通ソースライン上のノイズを減少させる。図5は、本発明の実施形態におけるメモリーセルアレイ110の部分回路ダイヤグラムである。メモリーセルアレイ110は、複数のメモリーセル及び複数のビットラインBL0~BLnの各々に連結された複数のセルストリングを有するメモリーブロックで対応する信号ラインを含む。メモリーブロックは、ストリング選択ラインSSLに連結された対応するストリング選択トランジスターSSTと、接地選択ラインGSLに連結された接地選択トランジスターGSTとの間に延長する、複数のビットラインBL0~BLnの各々の1つに沿ってストリングの各々に連結された複数のメモリーセルMC0~MCm-1を含む。共通ソースラインCSLは、図示した実施形態において接地選択ラインGSLに近似するように配置されるが、異なるように配置されてもよい。各々のストリング選択トランジスターSSTは、ビットラインBLに連結し、各々の接地選択トランジスターGSTは、共通ソースラインCSLに連結する。このように、図5において、レジスターRp0~Rpn-1は、共通ソースラインCSLに連結されている。検証動作の間に、各ストリングを通じて流れる電流量は、ストリングでオンメモリーセルの個数にしたがって変化する。その結果、共通ソースラインに配置された負荷電圧VCSLは、1つ以上のセルストリングを通じて流れる累積された電流の変化にしたがって変化する。このような現状をより詳細に説明するために、選択されたワードラインWL0に連結されたメモリーセルM0の現在状態が消去状態Eであり、同一のワードラインWL0に連結された他のメモリーMC0_1の現在状態がプログラム状態であると仮定すると、選択されたワードラインWL0に連結された多様なメモリーセルがオンセル状態の時、各々のセルストリングを通じて流れる電流i0及びi1は、連結されたメモリーセルの相異なるプログラミング状態によって、互に異なりに与えられることを容易に理解できる。このような電流多様性を直接克服することによって、共通ソースライン電圧VCSLの電圧/電流負荷はオンセルの個数によって変化する。例えば、選択されたワードラインWL0、及びビットラインBL0に連結されたメモリーセルM0のみがオンセルであり、ビットラインBL1の選択されたワードラインWL0に連結されたメモリーセルM0_1がオフセルである時、抵抗RP0を横切って印加される電圧は、共通ソースライン電圧VCSLにおける第1レベルとして定義するi0×RP0になる。本発明の他の実施形態において、ビットラインBL0、及びBL1の選択されたワードラインWL0に連結されたメモリーセルM0、及びM0_1がオンセルである時、抵抗RP0を横切って印加される電圧は、他の共通ソースライン電圧VCSLとして定義するi0×RP0i1×RP1になる。このような簡単な例から、必要充分なマルチプルステップ検証モードの使用によって影響を受けることができるオンセルの個数の減少は、選択されたメモリーセルの閾値電圧をターゲット閾値電圧分布側へ移動することによって、共通ソースラインCSLの負荷を除去して安定化させる傾向を有する。即ち、Nステップ検証モードの第N番目ステップの間にオンセルの個数は第1ステップの間に一般的に少なくなる。図6は、共通ソースラインの影響と関連するメモリーセルについて示す概念的な回路/電圧ダイヤグラムである。図5及び図6を参照すれば、電流が共通ソースラインCSLを通じて流れる時、共通ソースラインCSL上の電圧は、寄生抵抗及びキャパシター成分によって減少する。共通ソースラインCSL上の電圧変化VCSLは、根本的にノイズ電圧として作用する。不揮発性メモリー装置内の高電圧発生器は、接地電圧GNDと関連された電圧VGCを発生することと仮定すると、検証動作の間に形成されたメモリーセルチャンネルは、メモリーセルの制御ゲートGとソースSとの間の電圧差VGSにしたがって制御される。したがって、ノイズ差VCSLは、メモリーセルの制御ゲートGに実際的に提供される電圧VGGとメモリーチャンネルに形成する電圧VGSとの間に存在する。このような共通ソースライン電圧VCSLは、検証動作の間に感知エラーを発生させ得る。したがって、検証動作の間にマルチプルステップ検証モードの検証ステップの間に特にそれ以上のオンセルの個数と対応するオンセル電流を減少させることは、このような感知エラーを減少させる。図7は、マルチプルステップ検証モードの使用と共通ソースライン電圧VCSLの減少との間での相関関係をさらに示す概念的なダイヤグラムである。図7を参照すれば、オンセルのビットラインは、プレ検証電圧PVRが第2検証ステップの間にプリチャージ電圧に到達しないことによって、図4に示した2ステップ検証動作の第1検証動作によってパスされない。したがって、オンセル電流は遅いメモリーセルとして指定されたメモリーセルの個数と関連して第2検証ステップの間に減少する。オンセル電流のこのような減少は、また比例的に共通ソースライン電圧VCSLをも減少させる。図4に示したマルチプルステップ検証モードとは異なり、図8は、本発明の実施形態を結合できるようにするシングルステップ検証モードを示している。図8を参照すれば、シングルステップ検証モードは、シングル検証ステップのみで選択されたメモリーセルのポスト-プログラミング閾値電圧が、ターゲット閾値電圧分布P内に入ったのかを決定するように実行される。ここでまた、プリチャージ電圧は、検証動作の間に選択されたワードラインに印加されると仮定する。図8のBの波形は、シングル検証電圧VRによって定義された予め決定された周期及びレベルを有する検証パルスの1つの可能な例である。シングルステップ検証モードは、1-ステップ検証モードがシングル検証ステップのみを含むので、実行時間はマルチプルステップモードより減少する。マルチプルステップモードと比較すると、図8に示した実施形態においては、プレ検証電圧PVRと関連して形成された第1検証ステップは、省略あるあるいはスキップSKIPされる。検証モードの間にシングルステップ検証モードが選択されても、ビットラインフォシングは、プログラミング動作の部分として使用される。しかし、選択されたメモリーセルのグループ内で遅いメモリーセルか速いメモリーセルかの識別は、検証動作外部で実行されなければならない。例えば、一度のあるあるいは反復的なプレ検証動作は、プログラミング区間の前に行われる。一方、ビットラインフォシングあるあるいはノーマルプログラミング制御電圧の中でのいずれか1つの使用に対する決定は、図2~図4における実施形態と類似している。したがって、図2~図7に示したように、本発明の実施形態に係るメモリーシステムの動作方法は、相異なるスキームを利用し、相異なる検証モードと関連して検証動作あるいは検証ステップの間にオン/オフメモリーセルの個数を制御する。例えば、反復的に実行されたプレ検証動作は、決定された検証モードと共に使用されるならば、遅い例えば、パスされないか、あるいは近似閾値電圧範囲の外に閾値電圧を有するメモリーセルとして指定されたメモリーセルは、次のプログラミング区間の間にビットラインフォシングを受信しない。一方、速い例えば、パスされたか、あるいは近似閾値電圧範囲の内に閾値電圧を有するメモリーセルとして指定されたメモリーセルは、次のプログラミング区間でビットラインフォシングを受信する。プレ検証動作の多様な種類が選択されたメモリーセルのプログラミングと関連して、不揮発性メモリーシステムの全体動作例えば、第1プログラミング区間の前や各々のプログラミング区間の前に、後続する第1検証動作や後続する各々の検証動作、等の内で形成されることは当業者に理解できることである。図9は、本発明の実施形態に係る不揮発性メモリー装置の可能な例を示すブロックレベルダイヤグラムである。図9を参照すれば、不揮発性メモリー装置100は、メモリーセルアレイ110、アドレスデコーダー120、ページバッファー回路130、データ入出力回路140、電圧発生回路150、及び制御ロジック160を含む。温度検出器171及び/又はノイズ検出器172は、本発明の実施形態において、制御ロジック160に選択的に連結する。メモリーセルアレイ110は、複数のメモリーブロックからなるが、説明を明確にするために、図9には、1つのみのメモリーブロックを示した。各々のメモリーブロックは、複数の物理ページで具現化され、各々の物理ページは共通ソースラインに連結された連続するメモリーセルを含む。メモリーセルアレイ110の各々のメモリーセルは、データのシングルビット以後、シングルレベルセル、SLCと称するを格納するか、あるいはデータの2つあるいはそれ以上のビットを以後、マルチレベルセル、MLCと称する格納するようになっている。本発明の実施形態において、メモリーセルアレイは、物理ページ当たり2つの論理ページに配列された2-ビットMLCフラッシュを実質的に含み、論理ページは1つの物理ページに同時にプログラミングできるデータの集合として定義される。本発明の他の実施形態において、メモリーセルアレイは、物理ページ当たり3つの論理ページに配列された3-ビットMLCフラッシュを含む。また、構成するメモリーセルは、複数のセルストリングの中に具現化され、各々のセルストリングは、ストリング選択ラインSSLに連結されたストリング選択トランジスター、複数のワードラインWL0~WLm-1の各々に連結された複数のメモリーセル、及び接地選択ラインGSLに連結された接地選択トランジスターを含む。ストリング選択トランジスターはビットラインBLに連結し、接地選択トランジスターは共通ソースラインCSLに連結する。共通ソースラインCSLは接地電圧、あるいはCSLドライバー115からCSL電圧例えば、VDDを受信する。図9を参照すれば、アドレスデコーダー120は、選択ラインSSL、GSL、及びワードラインWL0~WLm-1を通じて、メモリーセルアレイ110に連結される。プログラミング動作あるいは読出し動作の間に、アドレスデコーダー120は、制御ロジック160を通じてアドレス信号ADDRを受信し、少なくとも1つのワードラインを選択する。ページバッファー回路130は、ビットラインBL0~BLn-1を通じてメモリーセルアレイ110に連結される。ページバッファー回路130は、複数のページバッファー図示せずを含むようになっている。各ビットラインはいわゆる全てのビットライン構造allBLstructureで各ページバッファーに各々連結されるか、あるいは2つ以上のビットラインがいわゆるシールドビットライン構造shieldedBLstructureで1つのページバッファーに連結されている。ページバッファー回路130は、プログラミング動作の間に選択されたページにプログラムさせるようにプログラムデータ及び/あるいは選択されたページに対する読出し動作の間に前記メモリーセルアレイ110から読出された読出しデータを臨時に格納するのに利用することができる。データ入出力回路140は、ページバッファー回路130と外部的に入力されたI/OラインDataとの間に設けられている。データ入出力回路140は、I/Oラインを通じて外部装置例えば、メモリー制御器からプログラムデータを受信し、その後ページバッファー回路130に入力されたプログラムデータDLを印加する。反対に、データ入出力回路140は、ページバッファー回路130から読出しデータDLを受信し、それをデータI/Oラインを通じて外部装置に提供する。電圧発生回路150は、外部から提供された電源電圧PWRを受信し、メモリーセルアレイ110からプログラミング及び読出しデータのために必要な制御電圧例えば、ワードライン電圧VWLを発生させる。制御ロジック160のタイミング制御の下で、電圧発生回路150は、アドレスデコーダー120に印加されるワードライン電圧VWL等の多様な制御電圧を発生させる。図9に示した実施形態において、電圧発生回路150は、高電圧発生器151、低電圧発生器152、及び負電圧発生器153を含む。このような特別な発生器は、制御信号電圧の範囲を発生するために利用することができる。例えば、高電圧発生器151は、外部から提供された電源電圧より高い高電圧HVを発生できき、その高電圧は、プログラム電圧Vpgmあるいはパス電圧Vpassとして利用することができる。低電圧発生器152は、電源電圧より低いか、又は同一の低電圧LVを発生でき、電源電圧あるいは低電圧は、ビットラインプリチャージ電圧あるいはCSL電圧として利用することができる。低電圧発生器152は、0Vより低い負電圧NVを発生でき、検証電圧として利用できる。一般的な理解によれば、制御ロジック160は、不揮発性メモリー装置100を構成する残りの構成要素の各々及び/あるいは集合的な回路を、機能的に制御することができる。コマンドCMD及び関連された制御信号CTRLで定義された多様なプロトコルの手段によって、制御ロジックは、関連したメモリー装置の維持動作、プログラミング、読出し、及び消去動作を制御する。例えば、プログラミング動作の間に、制御ロジック160は、アドレスデコーダー120を制御することによって選択されたワードラインに所定の制御電圧を時間的に印加することを活性化させ、追加にページバッファー回路130とデータ入出力回路140とを制御することによって選択されたページに対するプログラムデータの格納を活性化させる。本発明の実施形態におけるプログラミング動作の間に、制御ロジック160は、速く指定されたメモリーセルに対するビットラインフォシングスキームを定義する制御電圧を印加し、遅く指定されたメモリーセルに対するノーマルプログラミングスキームを定義する制御電圧の印加を選択的に活性化させる。即ち、制御ロジック160は、速いメモリーセルに連結されたビットラインにビットラインフォシング電圧BLFVの発生及び印加をさせ、あるいは遅いメモリーセルに連結されたビットラインにビットラインプログラミング電圧BLPVの発生及び印加をさせる。この区別された制御電圧処理は、検証動作を進行する間及び/又はプレ検証動作で誘導された、遅いもしくは速いメモリーセル指定データの結果を得ることができる。ここで遅いまたは速いメモリーセル指定データは、メモリー、レジスター、あるいは制御ロジック160と関連するか、あるいはページバッファー回路130内に対応するページバッファーと関連するラッチに格納される。本発明の実施形態において、制御ロジック160は、複数の検証モードから次の検証動作で使用される検証モードを選択することができる検証モード選択器162を含む。上述した通り、検証モード選択器162によって実行された検証モード選択は、1つ以上のプログラミング条件の評価に応答して実行され得る。これまで、プログラミング条件は説明の便宜のために単一であることと説明したが、複数のプログラミング条件が適合する検証モードを選択するのに評価された独立的にあるいは条件的に例えば、カスケード使用することができる。さらに、本発明の例示的な実施形態において、複数の検証モードが単なる1-ステップ検証モード、及び2-ステップ検証モードを含むと仮定して以下の説明を行う。理想的に定義された検証モードの任意の個数は、本発明の実施形態に係る定義された複数の検証モードに含まれ。しかし、特別なメモリーシステムに使用することができる一般的に理解できる複数の検証モードが、これまで長く存在していたとしても、1-ステップ検証モードと2-ステップ検証モードとの間で制御ロジック160によって考案される簡単な選択は、一般的な例として使用することができる。当然のように、複数の検証モードに含まれた検証モードの間の選択は、メモリーセルアレイ110を形成するメモリーセルの種類、メモリーセルのデータ状態、不揮発性メモリー装置に結合するホストによって要求されるデータアクセス速度、メモリーセルの動作寿命、及び不揮発性メモリー装置に対する動作環境例、温度、電圧、動作ループの個数、等の観点で実行された設計選択の問題である。このような考慮は、検証モード選択を窮極的に実行するために評価される多様なプログラミング条件の識別及び利用を推進することになる。図9の示した本発明の1つの実施形態において、検証モード選択器162は、現在プログラミング動作の間に実行されたプログラミング区間、あるいはプログラミングループ例えば、プログラミング条件の1つの例をカウントすることによって、1-ステップと2-ステップ検証モードとの間で選択を行う。例えば、プログラミング区間閾値は、検証モード選択器162と関連したレジスターあるいはメモリー内に、値として格納することができる。実行されたプログラミング区間の個数がプログラミング区間閾値値より長ければ、検証モード選択器162は、次の検証動作の間に使用されるために2-ステップ検証モードを選択する。反対に、実行されたプログラミング区間の個数がプログラミング検証閾値に到達すれば、検証モード選択器162は、次の検証動作の間に使用するために1-ステップ検証モードを選択する。反復的に印加された動作プログラミング、読出し及び消去のストレス、及びより速いデータアクセス速度に対する要求の下で摩耗するフラッシュメモセルの固有な傾向により、プログラミング動作当たり実行されたプログラミング区間の個数は、重要なメモリーシステムの考慮事項となる。上述した通り、ビットラインフォシング、及びノーマルプログラミングの条件的な利用例えば、速いMLC対遅いMLC指定は、実行されたプログラミング区間の全体的な個数を減少させるように実行できる。即ち、選択的なビットラインフォシングと結合する図9の不揮発性メモリー装置100は、検証動作が1-ステップ検証モードの利用を維持する時間に到達し、実行されたプログラミング区間の個数がプログラミング区間の閾値に到達する時まで、2-ステップ検証モードを利用する検証動作を実行することができる。このアプローチは、実行されたプログラミング区間の全体個数を減少させるだけでなく、選択されたメモリーセルのプログラムに対して要求される全体時間を減少させることができる。また、複数の検証モードの間の選択的なスイッチングは、ダイナミックに実行されるか、あるいは全体プログラミング動作の間に実行され得る。比較方法によって、一般的なプログラミング動作の間に使用された検証モードは、評価されたプログラミング条件に基づく1つのプログラミング動作のなかで変えることはできない。図10は、2-ビットMLCと関連した4つの閾値電圧分布を示している。不揮発性メモリーセルに対する消去状態E、及び第1乃至第3プログラミング状態P1、P2、P3は、各々対応する閾値電圧分布によって指示される。しかし、図10は、ビットラインフォシングを選択的に利用できると仮定したプログラミング動作と関連して、図9の選択的な検証モードの特徴をさらに示している。3つのプログラミング状態P1、P2、及びP3の中で1つの検証動作は、実行されたプログラミング区間のカウントされた個数に基づいて選択された、1-ステップ検証モード、あるいは2-ステップ検証モードの中でいずれか1つを利用して実行できる。図10に示した実施形態において、現在プログラミング区間iは、プログラミング状態P1、P2、及びP3の各々と関連した3つのプログラミング区間閾値N1、N2、及びN3例えば、1より大きい自然数、及び等価、あるいは他の値を有するの各々より低いとさらに仮定する。したがって、第i番目プログラミング区間と関連した現在第i番目の検証動作は2-ステップ検証モードを使用する。図2と関連させて説明すれば、第1プログラミング状態P1に対する第i番目検証動作は、第1プレ検証電圧PVR1と関連して実行された第1検証ステップ、及び第1検証電圧VR1と関連して実行された第2検証ステップを含む2-ステップ検証モードを利用して実行される。第2プログラミング状態P2に対する第i番目検証動作は、第2プレ検証電圧PVR2と関連して実行された第1検証ステップ、及び第2検証電圧VR2と関連して実行された第2検証ステップを含む2-ステップ検証モードを利用して実行される。第3プログラミング状態P3に対する第i番目検証動作は、第3プレ検証電圧PVR3と関連して実行された第1検証ステップ、及び第3検証電圧VR3と関連して実行された第2検証ステップを含む2-ステップ検証モードを利用して実行される。プログラミング状態P1、P2、及びP3の各々、及び2-ステップ検証モードの第1検証ステップに対応する各々の結果によって、プログラミングされ例えば、目標にするターゲット閾値電圧分布Pの外側に存在するメモリーセル、各々のプレ検証電圧PVRより低い閾値電圧を有するメモリーセルは、ビットラインフォシング電圧を受信せず、次のプログラミング区間の間に遅いメモリーセルとして識別される。反対に、各プログラミング状態P1、P2、及びP3の各々、及び第1検証ステップに対応する各々の結果によって、プログラミングされ、対応する検証電圧VRより低い各々のプレ検証電圧PVRより高いか、あるいは同一である閾値電圧を有するメモリーセルは、ビットラインフォシング電圧を受信することができ、速いメモリーセルとして識別される。このような方法において、各々のプレ検証電圧PVR1、PVR2、PVR3は、遠い距離閾値電圧範囲に存在する閾値電圧を有するノット-パスnot-passメモリーセルから近似閾値電圧範囲例えば、図10の影の領域の内に存在する閾値電圧を有するパスpassメモリーセルとして識別するパスpass/ノット-パスnot-pass閾値電圧として動作する。パス及びノット-パスメモリーセルの制御電圧処理は、互に異なっている例えば、ビットラインフォシングあるいはノーマルプログラミング。2-ステップ検証モードは、実行されたプログラミング区間の個数のような時間が定義されたプログラミング区間閾値例えば、i≧N1、N2、あるいはN3に到達する時まで検証動作各々について続行する。実行されたプログラミング区間の個数が定義されたプログラミング区間閾値例えば、i≧N1、N2、あるいはN3に到達する時、本発明の実施形態に係るメモリー装置を動作する方法は、プログラミング状態P1、P2及びP3のいずれかの1つに対して1-ステップ検証モードを選択する。例示的な1-ステップ検証モードは、各々の検証電圧VR1、VR2、VR3と関連して実行されたシングル検証ステップを実行するための各々のプレ検証電圧PVR1、PVR2、PVR3と関連された第1検証ステップを省略するSKIP。先に述べたように、現在あるいは次のプログラミング区間の間に特別なメモリーセルに対するビットラインフォシングを使用するための決定は、検証モードの選択から独立的に実行することができる。したがって、選択的なビットラインフォシングは、2-ステップ検証モードあるいは1-ステップ検証モードが使用されたか否かに関わらず使用できる。例えば、前に実行された2-ステップ検証モードにおいて最後に格納された遅い/速いメモリーセル指定データは、後に実行される1-ステップ検証モードの間維持されて、使用することができる。また、遅い/速いメモリーセルを識別するプレ検証ステップは、選択された検証モードの外側においても実行できる。図11は、本発明の実施形態に係るISPP-定義されたプログラミング電圧Vpgm0-VpgmN1のシークエンスの印加を概念的に示し、プログラミング区間N1の個数以上での検証電圧のダイヤグラムである。図11を参照すれば、増加する△ISPPプログラミング電圧Vpgm0-VpgmN1は、プログラミング区間ループ0~N1において印加される。2-ステップ検証モードは、プログラミング区間0から使用され、プログラミング区間N-1まで続ける。しかし、第N番目プログラミング区間は、全て3つのプログラミング状態P1、P2、及びP3に対して共通に定義された例えば、N1=N2=N3=Nプログラミング区間閾値を超過する。したがって、第N番目プログラム電圧VpgmNの印加の後に、メモリー装置100の制御ロジック160は、選択されたメモリーセルが適切にプログラムされるか、あるいはプログラミング区間の最大個数が超過する時まで使用を続ける1-ステップ検証モードを選択する。図4、図8及び図10と関連して既に述べたように、2-ステップ検証モードの間に印加される各検証電圧は、プレ検証パルスPVRに続ける検証パルスVRによって形成された混合パルスであり、一方、1-ステップ検証モードの間に印加された各検証電圧は、検証電圧パルスVRであり、ここで、は各プログラミング状態に対応する個数である。したがって、図11の示した実施形態例において、プログラミング区間0~N-1の間に実行された2-ステップ検証モードの各サイクルは、6つの検証電圧パルスプログラミング状態当たり2つの発生及び印加を含む。一方、プログラミング区間N以後の間に実行された1-ステップ検証モードの各サイクルは、3つの検証電圧パルスプログラミング状態当たり1つの発生及び印加を含む。MLCプログラミング状態の個数が増加することによって例えば、2から3、4、...、マルチプル-ステップ検証モードを実行するのに要求される時間及びオーバーヘッド読出し検証動作、PASS/FAILチェック、等が急激に増加する。したがって、データの3つ以上のビットを格納できる特別なMLCを期待するために、シングル-ステップ検証対マルチプル-ステップ検証モードの間に選択する本発明の実施形態に係るダイナミック機能は、少ないプログラミング区間で、かつ高く制御できるプログラミング精密度を要するMLCデータをプログラムできるように拡張されたメモリー装置、及び結合するメモリーシステムを提供する。図12は、本発明の実施形態に係る図9に示したメモリー装置100のような不揮発性メモリー装置を動作する方法について、関連した部分を要約したフローチャートである。図9~図12を総合的に参照すれば、動作方法は、本発明の実施形態に係る不揮発性メモリー装置100の内部に、不揮発性メモリーセルをプログラミングする方法を含む。対応するプログラム命令CMDと共に受信されたプログラムデータは、データ入出力回路140を通じてページバッファー回路130にロードされるS110。プログラム命令CMDに応答して制御ロジック160によって発生させた制御信号CTRLに対する応答において、電圧発生回路150は、プログラミング動作に必要な所定の制御電圧例えば、バイアス電圧、プログラム電圧、パス電圧、高電圧、ウェル電圧、検証電圧、読出し電圧、等を発生させる。要求された制御電圧及び対応する制御信号が、電圧発生回路150によって安定的に提供されれば、制御ロジック160は、第1プログラミング区間i=0の間に第1プログラミングループLoop0を実行させるS120。メモリーセルアレイ110のビットラインBL0~BLn-1は、ページバッファー回路130にロードされたプログラムデータにおいて含まれた各々のデータ値に対応して設定されるS130。順次的に、パス電圧Vpassは、選択されたメモリーセルにプログラムするために非選択されたワードラインに印加され、プログラム電圧Vpgmは、選択されたワードラインに印加されるS140。例えば、制御ロジック160は、ビットラインフォシング電圧BLFV例えば、1.0Vが速いメモリーセルとして識別されたメモリーセルに連結されたビットラインに印加されるようにするために、ページバッファー回路130、及び電圧発生回路150の動作を制御することができる。さらに、制御ロジック160は、ビットラインフォシング電圧BLFVが遅いメモリーセルに印加されないようにするために、ページバッファー回路130、及び電圧発生回路150の動作を制御することができる。一方、ビットラインプログラム電圧BLPV例えば、0Vは、遅いメモリーセルに連結されたビットラインに印加されることができる。遅い/速いメモリーセルの初期識別は、プログラミング動作の外側で実行されるプレ検証動作、あるいは初期の遅い/速いメモリーセル指定データを発生させる製造者のテストの一部において実行することができる。選択されたメモリーセルの全ては、第1検証動作の前に遅いあるいは速いメモリーセル中でいずれか1つに、選択的に初期プログラミングすることができるS140、i=0。このような連続的なプログラムステップS140による方法は、プログラミング条件を評価し、評価されたプログラミング条件に基づいて次の検証動作の間に使用される検証モードを選択する。図12に示した実施形態において、プログラミングの評価は、現在プログラミングループ‘i’が予め決定されたプログラミング区間閾値Nより高いか、又は同一であるか否かを決定することを含むS150。現在プログラミングループ‘i’が予め決定されたプログラミング区間閾値Nより低ければ、2-ステップ検証モードが選択されS150=NO、そうでなければ、1-ステップ検証が選択されるS150=YES。即ち、図12の例で、プログラミング条件に基づいた検証モードの選択は、シングル-ステップとマルチプル-ステップ検証モードとの間の簡単な選択を含む。各選択されたメモリーセルと関連した2-ステップ検証モードS160、あるいは1-ステップ検証モードS165の選択的な実行は、選択されたメモリーセルがパスPASSされたか例えば、定義された閾値電圧分布P1、P2、P3に適合するようにプログラミングされる、あるいはフェイルFAILであるか例えば、定義された閾値電圧分布P1、P2、P3に適合するようにプログラムできないのどちらかである。パス状態では選択されたメモリーセルと関連したプログラミング動作を完了し、フェイル状態では次のループを要請する。図12の例において、次のプログラミングループは、現在プログラミング区間‘i’とプログラミング区間の定義された最大値MAXをまず比較することによって始まるS170。iが最大値MAXに到達していれば、プログラミング動作はフェイルあるいはエラー条件で完了し、そうでなければ、現在プログラミング区間の数‘i’がさらに1増加されS180、プログラミング動作が次のプログラムループを始めるように、S130の前に戻る。パス電圧は、プログラム電圧が提供される前に選択されたワードラインに印加できるS140。プログラム電圧が印加された後に、プログラムステップS140は、いわゆるプログラム回復動作を行う。プログラム回復動作において、バイアス電圧はワードラインWL0~WLm-1に印加され、ストリング選択ラインSSLは放電され、ビットラインBL0~BLn-1に印加された電圧もまた放電される。上述したように、プログラミング条件の評価例えば、現在プログラミング区間iをプログラミング閾値Nと比較は、カウンター/比較器回路、及びプログラミング区間閾値を格納するレジスターあるいはラッチを利用する制御ロジック160において、実行することができるS150。他の種々のプログラミング区間閾値は、各プログラミング状態例えば、P1、P2、P3に対して各々確立することができる。先に説明した実施形態は、特別にメモリーセル当たり2ビットを格納するMLCを結合する不揮発性メモリー装置を示している。しかし、このような開示はメモリーセル当たり3ビット、あるいはそれ以上のビットを格納するMLCに容易に拡張することができる。例えば、ダイヤグラム図13のA、B、Cは、各物理ページ当たり3つの論理ページのデータを格納する3-ビットMLCに印加される本発明の1つの実施形態を概念的に示している。図13のAは、最下位ビットLSBと関連した第1論理ページに対する第1プログラミング段階を示している。各LSBは消去状態Eと第1レベル中間プログラム状態Pとの間にプログラミングされる。したがって、このような2種類の間のプログラミング効率は、1-ステップ検証モードの使用をよく指示できる。言い換えれば、プログラミングされる特別なMLCデータビットは、特別な検証モードを選択するようにプログラミング条件として使用することができる。図13のBは、次の最上位例えば、3ビットデータ中の2番目ビットビットMSBと関連した第2論理ページに対する第2プログラミング段階を示している。各MSBは、消去状態Eと3つの第2レベル中間プログラミング状態P1、P2、P3との間でプログラミングされる。第2プログラミング段階は、例えば、図10と関連して説明したような1つのアプローチが利用できる。即ち、プレ検証電圧PVR及び検証電圧VRは、3つの第2レベル中間プログラミング状態P1、P2、P3の中の1つと関連して定義する個0とができる。このような電圧を利用することによって、2-ステップ検証モードは、プログラミング区間の実行された個数iが、1-ステップ検証モードが選択される時間に3つの第2レベル中間プログラミング状態P1、P2、P3と関連した各々のプログラミング区間閾値N1、N2、N3に到達する時まで使用される。図13のCは、最上位ビットMSBと関連した第3論理ページに対する第3プログラミング段階を示す。各MSBは、消去状態Eと、7つの最後のプログラミング状態Q1~Q7との間でプログラミングされる。第3プログラミング段階は、プログラミング状態の個数が3つから7つに増加したことを除いては図10と関連して説明された通り類似のアプローチを利用できる。それにも拘わらず、プレ検証電圧PVR、及び検証電圧VRは、7つのプログラミング状態Q1~Q7の中の1つと関連して定義することができる。このような電圧を利用することによって、2-ステップ検証モードは再び、プログラミング区間の実行された個数iが、1-ステップ検証モードが選択される時間に7つの第2レベル中間プログラミング状態P1、P2、P3と関連した各々のプログラミング区間閾値N1、N2、N3に到達する時まで使用される。中間-状態プログラミング区間閾値N1、N2、N3によって、最後のマイナス状態プログラミング区間閾値M1~M7は、すべて同一の整数値を有するか、あるいは1つあるいは設計要求によって、それ以上のプログラミング閾値が他の値と異なることができる。図13には図示しないが、4-ビット、及びより高いデータを格納することができる能力を有するMLCに対して、第4及びそれ以上の論理ページは、対応するプログラミング状態で°同様にプログラミングできる図9乃至図13と関連してこれまでに説明した実施形態は、実行されたプログラミング区間の個数において定義されたプログラミング条件、及び構成検証ステップの個数において他の検証モード間で選択を示すことについて反復されなければならない。しかし、本発明の範囲は、プログラミング条件及びその評価の一つの種類、及び/あるいは一つの検証モードの種類に制限されるものではない。他の可能なプログラミング条件、及び検証モードについて、これまで提案してきたが、同一の観点で選択されるプログラミング条件の選択、その評価アプローチ、及び検証モードの可能な種類についても、設計、応用することができる。図14は、本発明の実施形態に係る不揮発性メモリー装置のその他の可能な例を示すブロックレベルダイヤグラムである。図13に示す不揮発性メモリー装置200は、メモリーセルアレイ210、アドレスデコーダー220、ページバッファー回路230、データ入出力回路240、電圧発生回路250、及び制御ロジック260を含む。不揮発性メモリー装置200は、図9と関連して説明した本発明の実施形態と同様であり、制御ロジック260に連結された温度センサー271及び/又はノイズ検出器272をオプションとして含むことができる。このような構成要素は、図9の実施形態と関連してこれまでに説明した対応する要素と同様な方法で具現されて動作する。しかし、ページバッファー回路230の構造、及び機能については、図14に関していくつかの追加的な事項について説明しなければならない。上述したように、ページバッファー回路230は、各々のビットラインBL0~BLn-1を通じてメモリーセルアレイに連結し、ページバッファー回路230は、プログラムデータ、及び読出しデータを臨時的に格納するのに利用される。より詳細には、ページバッファー回路230は、複数のページバッファー231及び232を含み、ページバッファー231及び232の各々は、第1、第2、及び第3ラッチLAT1、LAT2、LAT3を含む。メモリーセルアレイ210で2-ビットMLCsの結合を仮定すれば、第1ラッチLAT1はプログラムあるいは読出しデータのLSBデータを格納し、第2ラッチLAT2はMSBを格納するようにすることができる。第3ラッチLAT3は、ビットラインフォシングの可否について使用あるいは使用せずを指示するために利用されることと共に、遅い/速いメモリーセル指定データを格納するようになっている。メモリーセル指定データの用語は、広い意味を有する用語であり、相対的なプログラミング状態、閾値電圧状態、あるいはメモリーセルアレイで不揮発性メモリーセルの間のプログラム-能力を識別する所定のデータをさしている。相対的な指定である遅いあるいは速いの文言は、定義された近似閾値電圧範囲あるいは遠い閾値電圧範囲に存在する閾値電圧と関連して説明してきた。同様の指定は、相異なるプログラミング速度、あるいは摩耗度の相異なるレベルによって発生するプログラミングについての相異なる受容性を示すメモリーセルに対しても実行され得る。これまで説明してきた実施形態及びこれから説明する実施形態まで、プログラミング条件の多様な形態を指示するメモリーセル指定データの多様な形態は、本発明の実施形態において検証モードのダイナミック選択を容易に実行するのに定義され、利用されることができるものである。図14を再び参照すれば、第3ラッチLAT3は、プレ検証動作あるいは検証動作によって、定義されたメモリーセル指定データを格納するようになっている。図10の動作の例と同様に、第3ラッチLAT3は、ビットラインフォシングを利用するプログラムが実行されるように、速いメモリーセルを指示するための1のデータ値を格納することができ、ノーマルプログラミングを利用してプログラムされる遅いメモリーセルを指示するために、0のデータ値を格納することもできる。本発明の実施形態において、メモリーセル指定データは、選択されたメモリーセルの現在閾値電圧とプレ検証電圧間の比較、及び特別なプログラミング状態のための検証電圧と関連して誘導できる。したがって、制御ロジック260は外部から提供される命令CMD及び/又は制御信号CTRLに応答して、不揮発性メモリー装置200に対してプログラミング、読出し、及び消去動作を制御できる。制御ロジック260は、第3ラッチLAT3に格納されたメモリーセル指定データに基づいて、現在プログラミング区間においてメモリーセル指定データ速いメモリーセルに対するビットラインフォシングの実行、及び遅いメモリーセルに対するノーマルプログラミングを行うようにさせることができる。さらに、制御ロジック260は、第3ラッチLAT3に格納されたメモリーセル指定データによって検証モード選択器262を利用する1つもしくはそれ以上のプログラミング条件を評価することができる。即ち、所定のプログラミング条件は、格納されたメモリーセル指定データに基づいて、全体的にあるいは部分的に評価することができる。例えば、検証モード選択器262は、プログラミング動作の間にページバッファー231及び232各々の第1、第2、及び第3ラッチLAT1、LAT2、LAT3に格納されたデータを評価するため、所定のプログラミング状態がパスされるという決定ができる。図14で示した検証モード選択器262は、制御ロジック260で具現するが、これがこの場合に常に要求される必要はなく、ページバッファー回路230あるいはページバッファー回路と関連した回路のような、制御ロジック260の外部に提供されても良い。重要なことは、本発明の実施形態は、特定のプログラム状態がプログラムデータの1つあるいは1つ以上のビットに対して存在するかを指示するプログラム状態を含むメモリーセル指定データを使用することができるということである。プログラムデータの1つあるいは1つ以上のビットのプログラム状態は、したがって、特定の検証モードを選択できるプログラミング条件として使用することができる。図15は、図14の不揮発性メモリー装置200のように、不揮発性メモリー装置に対するプログラミング動作と関連して例示的な2-ビットMLCに対する閾値電圧分布の実施形態を示すダイヤグラムである。図15を参照すれば、消去状態E、及び3つのプログラム状態P1、P2、P3が示される。1-ステップ検証モードあるいは2-ステップ検証モードの中で、いずれか1つがプログラミング動作の間に選択されることができるということが、この図面の目的のために仮定されるが、遅いもしくは速い、の指定に基づいて選択される代わりに、各検証モードは選択されたメモリーセルに対する現在プログラム状態に基づいて選択される。したがって、図15で示した実施形態において、第1あるいは第2プログラム状態P1、P2にプログラミングされる選択されたメモリーセルは、上述の通り、プレ検証電圧PVR、及び検証電圧VRと関連して2-ステップ検証モードを利用する関連した連続的な検証動作の間に検証され得る。しかし、第3プログラム状態P3にプログラミングされる選択されたメモリーセルは、検証電圧VR3と関連した1-ステップ検証モードを利用する連続的な検証動作の間に検証され得る。関連した実施形態において、この特定のプログラミング条件例えば、第3あるいはそれ以上プログラム状態は、パス閾値電圧図15の示した実施形態でP2に選択されたメモリーセルの閾値電圧を比較することによって評価することができる。選択されたメモリーセルの閾値電圧がこのようなパス閾値に到達する時、1-ステップ検証モードが選択される。より重要なことは、ビットラインフォシングは、上記同様の方法で、図15の実施形態における選択されたメモリーセルに対して、選択的に活性化もしくは非活性化される。図16は、図14と関連して説明した実施形態内で、プログラミング区間の個数でプログラミング動作の間に印加できるプログラム電圧及び検証パルスについて、1つの可能なシークエンスを示すダイヤグラムである。図16を参照すれば、ISPP定義されたプログラム電圧のシークエンスVpgm0~VpgmK1は、プログラミング区間0~K1に印加される。プログラミング区間0~K-1の間に、2-ステップ検証モードに一致する検証パルスは、各プログラミング電圧において選択されたメモリーセルに印加され得る。しかし、第K-1番目プログラミング区間の間に、選択されたメモリーセルの閾値電圧がパス閾値電圧P2に到達するか、あるいは超過すると仮定すれば、1-ステップ検証モードが選択され、1-ステップ検証モードと一致する検証パルスは、各プログラム電圧に後続する選択されたメモリーセルに印加される。図17は、図14と関連して説明した実施形態内で、プログラミング区間の個数でプログラミング動作の間に印加できるプログラム電圧、及び検証パルスのその他の可能なシークエンスを示すダイヤグラムである。図17を参照すれば、2つの相異なるパス閾値電圧は、P1及びP2が使用される。第1パス閾値電圧P1は、第2プログラム状態P2から第1プログラミング状態P1を分離する閾値電圧の境界を指示する。1つ目の、2-ステップ検証モードは、選択されたメモリーセルの閾値電圧がP1より低い時例えば、プログラミング区間I-1~Iに使用するために選択される。一方2つ目の例えば、他の検証パルスを使用する2-ステップ検証モードは、選択されたメモリーセルの閾値電圧がP1に到達したか、あるいは超過した時例えば、プログラミング区間I1~K-1使用するために選択される。最後に、1-ステップ検証モードは、選択されたメモリーセルの閾値電圧がP2に到達したか、あるいは超過した時例えば、プログラミング区間Kからその前方に使用するために選択される。図16及び図17で示した実施形態は、MLCのプログラミングをするか、又は一般的にメモリーセル摩耗度も減少するのに要求される時間を減少させるために、プログラミング動作の間にプログラミング区間の個数がどのように減少できるかについてより詳細に説明する。プログラム状態は、適合した検証モードを選択するために評価され、使用されることができるプログラミング条件として使用され得ることは上述した説明から当業者に理解できる。より重要なことは、この点で各々そして多様に定義されたパス閾値電圧の使用は、各々のプログラミング状態が評価されることができるという数多くの他の方法の中でただ1つであるということである。図18の例によってより詳細に示したように、特定の検証動作の間に印加された検証電圧の性質と構成とは、特定のプログラム状態と関連して変化することができる。図18において、プログラミング区間KP1より高いか、あるいは同一の閾値電圧検出が後続するから始める時に、P1をパスすることが第1プログラム状態におけるプログラミングの結論を指示するために、各々の検証パルスは、第2及び第3プログラム状態P2、P3を検証するために印加される。ここでまた、特定のプログラミング状態と関連して実行される選択された検証モードにおける検証パルス全体の減少は、全体のプログラミング時間、メモリーセル摩耗度、及び電力消費を減少させる。図19に示した本発明の実施形態は、これまで説明してきたことの個数の組合せである。図19は、図14と関連して説明した実施形態のプログラミング区間の個数においてプログラミング動作の間に印加できるプログラム電圧と検証パルスの他の可能なシークエンスを示すダイヤグラムである。第1及び第2パス閾値電圧P1、P2は、プログラム状態を指示し、検証モード例えば、1-ステップ及び2-ステップ検証モードを選択するのに利用される。さらに、プログラム状態の機能として選択的な検証パルスの印加が実行される。即ち、2つの検証パルスは、第2プログラム状態P1≧VTH≧P2の間に印加され、1つの検証パルスは、第3プログラム状態P2≧VTHの間に印加される。図20は、本発明の実施形態に係る図14の不揮発性メモリー装置200のように、不揮発性メモリー装置に対するプログラミング方法を含む、動作方法を要約するフローチャートである。図14から図18までを参照すれば、本発明の実施形態による不揮発性メモリー装置におけるプログラミング方法は次の通りである。プログラムデータは、データ入出力回路240を通じてページバッファー回路230にロードされるS210。そして、制御ロジック260は、第1プログラムループi=0の実行を制御するS220。ビットラインBL0~BLn-1は、ページバッファー回路230にロードされたプログラムデータによって設定されるS230。そして、パス電圧は、選択されなかったワードラインに印加され、プログラム電圧は、選択されたメモリーセルをプログラムするために、選択されたワードラインに印加される。例えば、制御ロジック260は、速いメモリーセルに連結されたビットラインにビットラインフォシング電圧BLFV例えば、1.0Vを印加するために、ページバッファー回路230及び電圧発生回路250を制御する。一方、制御ロジック260は、遅いメモリーセルに連結されたビットラインにビットラインプログラム電圧BLPV例えば、0Vを印加するために、ページバッファー回路230及び電圧発生回路250を制御する。そして、制御ロジック260の検証モード選択器262は、パス閾値電圧に対応する基準値まで所定のプログラム状態が到達したか否か例えば、VTH≧Ps、ここで、Psは特別なプログラム状態Sに対するパス閾値電圧であるを決定する。検証モード選択器262のこのような決定は、複数の可能な検証モードから検証モードを選択するために制御ロジック260内で使用され得るS250。例えば、図20に示した実施形態において、所定のプログラム状態Psが進入しないか、あるいは対応するパス閾値電圧が到達したか、あるいは超過しなかったとすればS250=NO、2-ステップ検証モードが選択され、実行されるS260。しかし、所定のプログラム状態Psが進入するか、又は対応するパス閾値電圧が到達したか、あるいは超過すればS250=YES、1-ステップ検証モードが選択され、実行されるS265。検証モードS260あるいはS265=Passの中のいずれか1つによる検証の成功は、プログラミング動作の完了を意味する。検証モードS260あるいはS265=NOの中のいずれか1つによる検証の失敗は、プログラミング区間の最大個数MAXに到達するまでS270次のプログラミング区間i=i1に続くS280。本発明の実施形態においては、不揮発性メモリー装置、メモリーシステム、及びメモリー装置やメモリーシステムを結合するホスト装置について、多様に適用することができる。例えば、垂直型NANDフラッシュメモリー装置は、本発明の実施形態と同様な方法で具現し、動作させることができる。図21は、本発明の1つの実施形態に係る不揮発性メモリー装置を示すダイヤグラムである。図21を参照すれば、不揮発性メモリー装置300は、メモリーセルアレイ310、ドライバー320、入出力I/O回路330、及び制御ロジック360を含む。メモリーセルアレイ310は、複数のメモリーブロックBLK1~BLKhを含むようになっている。各々のメモリーブロックBLK1~BLKhは、垂直型あるいは積層された構造例えば、複数のメモリーブロックにおいては3方向に配列されるで配列された複数のメモリーセルを含む。即ち、本発明の実施形態は、第1、第2、及び第3方向へ伸張されるメモリーブロックBLK1~BLKhを含む。また、本発明の他の実施形態では、可能な3つの方向の中の1つへ伸張されるNANDストリングを有する複数のメモリーブロックBLK1~BLKhを含み、本発明の別の実施形態では、3つの可能な方向の複数の方向へ伸張されるNANDストリングを有するメモリーブロックBLK1~BLKhを含む。各々のNANDストリングは、1つのビットラインBL、少なくとも1つのストリング選択ラインSSL、少なくとも1つの接地選択ラインGSL、1つのワードラインWL、及び1つの共通ソースラインCSLに連結される。即ち、各々のメモリーブロックBLK1~BLKhは、複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、及び共通ソースラインCSLに連結される。ドライバー320は、複数のワードラインWLを通じてメモリーセルアレイ310に連結される。ドライバー320は、制御ロジック360の制御によって動作する。ドライバー320は、外部的から提供されるアドレスADDRを受信する。ドライバー320は、アドレスADDRをデコーディングし、デコーディングされたアドレスによってワードラインWLの中でいずれか1つを選択する。ドライバー320は、選択及び非選択されたワードラインに電圧を印加する。ドライバー320は、また選択されたワードラインにプログラミング動作と関連したプログラム電圧、読出し動作と関連した読出し電圧、あるいは消去動作と関連した消去電圧を各々印加する。ドライバー320は、ワードラインを選択して駆動し、駆動できるようにワードラインドライバー321を含むことができる。ドライバー320は複数の選択ラインSL、ストリング選択ラインSSL及び/又は接地選択ラインGSLを選択し、駆動できる。このために、ドライバー320は、複数の選択ラインSLを選択及び駆動するために特別に識別された選択ラインドライバー322を含むことができる。さらに、ドライバー320は又は共通ソースラインCSLを駆動できる。このために、ドライバー320は、共通ソースラインCSLを駆動するために特別に識別された共通ソースラインドライバー323を含むことができる。入出力I/O回路330は、複数のビットラインBLを通じてメモリーセルアレイ310に連結される。入出力I/O回路330は、制御ロジック360の制御の下で動作し、ビットラインBLを選択するようになっている。入出力I/O回路330はまた、外部装置からデータDATAを受信し、メモリーセルアレイ310で入力されたデータをプログラムするようにすることができる。また、入出力I/O回路330は、アナログ的にメモリーセルアレイ310からデータを読出し、それを外部装置に送信するようにすることもできる。入出力I/O回路330は、さらに、メモリーセルアレイ310の指定された第1格納領域あるいは第2格納領域において、またはそれらの格納領域からデータを読出すようにすることができ、そのことによって、入出力回路330の実施形態においては、一般的によく知られたコピーバックcopy-back動作を実行することができる。本発明の実施形態において、入出力I/O回路330は、ページバッファー及び/又はページレジスター回路、コラム選択回路、データバッファー、感知増幅器、読出しドライバー、コラム選択回路、等の一般的に知らされた構成と結合することができる。制御ロジック360は、不揮発性メモリー装置300の全体動作を制御する。制御ロジック360は、外部から提供された命令及び/又は制御信号CTRLに応答して動作する。前述の実施形態と同様に、制御ロジック360は、プログラム動作の間に、速いメモリーセルのビットラインフォシングあるいは遅いメモリーセルのノーマルプログラミングを実行することができる。さらに、制御ロジック360は、1つあるいはそれ以上のプログラミング条件に基づいて複数の検証モードの中で検証モードを選択するように、そして選択された検証モードを利用して検証動作を実行するように、ハードウェア、ファームウェア、及び/又はソフトウェアを利用するようにすることができる。そのため、制御ロジック360は、これまで述べてきたものと同様の方法で機能する検証モード選択器362を含むことができる。図22は、図21に示した複数のメモリーブロックから1つのメモリーブロックBLKiについての等価回路を示す関連した部分を示す回路ダイヤグラムである。図21、22を参照すれば、NANDストリングNS11~NS31は、第1ビットラインBL1と共通ソースラインCSLとの間に配置される。第1ビットラインBL1は、第3方向へ伸張する伝導性物質に対応する。NANDストリングNS12、NS22、及びNS32は、第2ビットラインBLと共通ソースラインCSLとの間に配置される。第2ビットラインBL2は、第3方向へ伸張する伝導性物質に対応する。NANDストリングNS13、NS23、及びNS33は、第3ビットラインBL3と共通ソースラインCSLとの間に配置される。第3ビットラインBL3は、第3方向へ伸張する伝導性物質に対応する。各NANDストリングNSの選択トランジスターSSTは、対応するビットラインBLに連結される。各NANDストリングNSの接地選択トランジスターGSTは、共通ソースラインCSLに連結する。メモリーセルMCは、各NANDストリングNSのストリング選択トランジスターSST、と接地選択トランジスターGSTとの間に形成される。その後に、NANDストリングNSは、ロー及びコラムユニットで定義される。1つのビットラインに共通に連結したNANDストリングNSは、1つのコラムを形成する。したがって、NANDストリングNS11~NS31は、第1コラムに対応する第1ビットラインBL1に連結される。NANDストリングNS12~NS32は、第2コラムに対応する第2ビットラインBL2に連結され、NANDストリングNS13~NS33は、第3コラムに対応する第3ビットラインBL3に連結される。1つのストリング選択ラインSSLに連結されたNANDストリングNSは、1つの列を形成する。したがって、NANDストリングNS11~NS13は、第1列に対応する第1ストリング選択ラインSSLに連結される。NANDストリングNS21~NS23は、第2列に対応する第2ストリング選択ラインSSL2に連結され、NANDストリングNS31~NS33は、第3列に対応する第3ストリング選択ラインSSL3に連結される。各NANDストリングNSで、高さが定義される。各NANDストリングNSにおいて、接地選択トランジスターGSTに隣接するメモリーセルMC1の高さは1である。各NANDストリングNSにおいて、ストリング選択トランジスターSSTにさらに隣接する各メモリーセルは、高さが増加し、ストリング選択トランジスターSSTに隣接するメモリーセルMC7の高さは7である。同一の列のNANDストリングNSは、ストリング選択ラインSSLを共有する。他の列のNANDストリングは、他のストリング選択ラインに各々連結される。同一の列であり、NANDストリングNSである同一の高さを有するメモリーセルは、ワードラインを共有する。同一の高さにおいて、他の列であるNANDストリングNSのワードラインは、共通に連結される。ワードラインWLは、第1方向へ伸張する伝導性物質が提供される1層で連結される。第1方向へ伸張する伝導性物質は、コンタクトを通じて上位層に連結することができる。第1方向へ伸張する伝導性物質は、上位層に共通に連結される。同一の列のNANDストリングNSは、接地選択ラインGSLを共有する。他の列のNANDストリングNSは、他の接地選択ラインGSLに各々連結される。即ち、NANDストリングNS11~NS13、NS21~NS23、及びNS31~NS33は、いずれも接地選択ラインGSLに連結される。さらに、共通ソースラインCSLは、NANDストリングNSに共通に連結することができる。図22に示すように、同一の高さを有するワードラインWLは、共通的に連結され、特定のワードラインWLが選択された時、特定のワードラインWLに連結した全てのNANDストリングNSが選択される。他の列のNANDストリングNSは、他のストリング選択ラインSSLに連結され、ストリング選択ラインSSL1~SSL3の選択によって、NANDストリングNSの列が、選択可能になる。さらに、ビットラインBL1~BL3の選択によって、選択された列のNANDストリングNSは、列ユニットで選択されることができる。図23は、本発明の実施形態に係る不揮発性メモリー装置を有するメモリーシステムを示すブロックダイヤグラムである。図23を参照すれば、メモリーシステム400は、不揮発性メモリー装置420及びメモリー制御器440を含む。不揮発性メモリー装置420は、プログラミングの一部として実行される検証動作において使用可能な複数の検証モードの中から検証モードを選択するための検証モード選択器462を含む。これまで多様な実施形態で説明した通り、特別な検証モードの選択は、1つあるいはそれ以上のプログラミング条件の評価に基づいて実行することができるが、不揮発性メモリー装置420の制御ロジック内でプログラミング条件を評価する代わりに、メモリー制御器440に配置された制御あるいは計算回路によっても評価を実行することができる。このような場合には、検証モード選択命令VMCMD選択を実行するための対応する公知信号あるいは述部データpredicatedataは、検証モード選択器422とメモリー制御器440との間でパスできる。したがって、不揮発性メモリー装置420を制御するのに一般的に使用される制御及び計算回路においては、メモリー制御器440に送信するために、メモリー制御器440は、1つあるいはそれ以上のプログラミング条件を評価し、プログラミング条件の評価に基づいて検証モードを選択し、対応する検証モード選択命令VMCMDを発生し、不揮発性メモリー装置420に検証モード選択命令VMCMDを通信する。不揮発性メモリー装置420は、メモリー制御器440から検証モード選択命令VMCMDを受信し、検証動作を実行する。不揮発性メモリー装置420は、メモリー制御器440から対応する命令に応答して、速いメモリーセルに対してビットラインフォシングを実行し、遅いメモリーセルに対してノーマルプログラミングを実行することができる。図24は、図23のメモリー制御器440から不揮発性メモリー装置420に通信される制御信号の1つの可能な配列を示す信号波形ダイヤグラムである。図24を参照すれば、不揮発性メモリー装置420は、コマンドラッチ活性化信号CLEに応答して直列データ入力命令を受信し、アドレスラッチ活性化信号ALEに応答してデータを書き込むためのアドレスADDRを受信する。図示していないが、不揮発性メモリー装置420は、書込み活性化信号に応答して書込み直列データを受信し、命令ラッチ活性化信号CLEに応答して検証モード選択命令VMCMDを受信する。不揮発性メモリー装置420は、検証モード選択命令VMCMDによって決定された検証モードで検証動作を実行する。検証動作の実行後、プログラミングの成功もしくは失敗についての結果値S/Eは、入出力ラインIOxを通じてメモリー制御器440に送信される。図23及び図24で、メモリー制御器440は、検証モードを選択するために検証モード選択命令VMCMDを発生し、入出力ラインIOxを通じて検証モード選択命令VMCMDを通信する。しかし、本発明の範囲はここに制限されない。メモリー制御器440は検証モードを選択するために検証モード選択信号を発生し、入出力ラインIOxを使用する代わりに分離された送信ラインを通じてそれを不揮発性メモリー装置420に送信できる。図25は、本発明の他の実施形態に係るメモリーシステムを示すブロックダイヤグラムである。図23を参照すれば、メモリーシステム1000は、不揮発性メモリー装置1100及びメモリー制御器1200を含む。不揮発性メモリー装置1100は、速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、遅いメモリーセルに連結されたビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラム動作を実行し、複数の検証モードの中でいずれか1つに検証動作を実行するようになっている。不揮発性メモリー装置1100は、図3に示したプログラム方法によって具現された格納装置である。本実施形態において、不揮発性メモリー装置1100は、図9に示した不揮発性メモリー装置100、図14に示した不揮発性メモリー装置200、図21に示した不揮発性メモリー装置300及び図23に示した不揮発性メモリー装置420の中で、いずれか1つと同一の構成及び動作で具現される。メモリー制御器1200は、外部例えば、ホストの要請によって不揮発性メモリー装置1100を制御する。本実施形態において、メモリー制御器1200は、不揮発性メモリー装置1100の読出し、書込み、及び消去動作を制御する。例えば、不揮発性メモリー装置1100が図23に示した不揮発性メモリー装置420と同一であれば、メモリー制御器1200は、図23に示したメモリー制御器440と同一に具現される。メモリー制御器1200は不揮発性メモリー装置1100とホストとの間にインターフェースを提供する。即ち、メモリー制御器1200は、不揮発性メモリー装置1100を制御するためのハードウェア/ファームウェアfirmwareを駆動及び/あるいはソフトウェアを実行され得る。図25に示した実施形態において、メモリー制御器1200は、中央処理処置1210、バッファー1220、エラー訂正回路1230、ROM1240、ホストインターフェース1250、及びメモリーインターフェース1260を含む。中央処理処置1210は、メモリー制御器1200の全般的な動作を制御する。バッファー1220は、中央処理処置1210の動作メモリーとして利用される。ホストの書込み要請の時、ホストから入力されたデータは、バッファー1220に臨時に格納される。また、ホストの読出し要請の時、不揮発性メモリー装置1100から読出されたデータは、バッファー1220に臨時に格納される。エラー訂正回路1230は、書込み要請の時、バッファー1220に格納されたデータをエラー訂正コードによってインコーディングする。この時、インコーディングされたデータ及び利用されたエラー訂正コード値は、不揮発性メモリー装置1100に格納される。一方、エラー訂正回路1230は、読出し要請の時、不揮発性メモリー装置1200から読出されたデータをエラー訂正コード値を利用してデコーディングさせる。ここで、エラー訂正コード値は、読出されたデータに含まれる。ROM1240は、メモリー制御器1200を駆動するために必要なデータを格納する。ホストインターフェース1250は、ホストとメモリー制御器1200との間のデータを交換するためのプロトコルを含む。本実施形態において、メモリー制御器1200は、USBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、及びIDEIntegratedDriveElectronicsプロトコル等と多様なインターフェースプロトコルの中で1つを通じて外部ホストと通信するようになっている。メモリーインターフェース1260は、不揮発性メモリー装置1100とメモリー制御器1200との間のインターフェーシングをする。メモリーシステム1000は、メモリーセルのプログラム速度によってビットラインフォシングの可否を決定するプログラム動作を実行することによってプログラム速度を短縮でき、複数の検証モードの中でいずれかの1つに検証動作を実行する不揮発性メモリー装置1200を具備することによって最適化されたプログラム動作を実行することができる。特に、本発明のメモリーシステム1000は、プログラム動作時温度あるいはノイズに少なく敏感な検証モードを決定することによって、プログラム動作を向上させることができる。また、本発明のメモリーシステム1000は、閾値電圧分布を改善するための検証モードを決定することによって、プログラム動作の時データの信頼性を向上させることができる。図26は本発明の実施形態に係るメモリーカードを示すブロックダイヤグラムである。図26を参照すれば、メモリーカード2000は、フラッシュメモリー装置2100、バッファーメモリー装置2200及びそれを制御するメモリー制御器2300を含む。フラッシュメモリー装置2100は、プログラム速度が速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、プログラム速度が遅いメモリーセルに連結されたビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラム動作を実行し、複数の検証モードの中でいずれかの1つに検証動作を実行するようになっている。フラッシュメモリー装置2100は、図3に示したプログラム方法によって具現された格納装置である。実施形態において、フラッシュメモリー装置2100は、図9に示した不揮発性メモリー装置100、図14に示した不揮発性メモリー装置200、図21に示した不揮発性メモリー装置300及び図23に示した不揮発性メモリー装置420の中でいずれか1つと同一の構成及び動作をするようになっている。バッファーメモリー装置2200は、メモリーカード2000の動作の中で生成されるデータを臨時に格納するための装置であり、DRAMあるいはSRAM等で具現されることができる。メモリー制御器2300は、ホストとフラッシュメモリー2100との間に連結される。ホストからの要請に応答して、メモリー制御器2300は、フラッシュメモリー装置2100をアクセスする。仮りに、フラッシュメモリー装置2100が図23に示した不揮発性メモリー装置420と同一であれば、メモリー制御器2300は図23に示したメモリー制御器440と同一となる。メモリー制御器2300は、マイクロプロセッサー2310、ホストインターフェース2320、及びフラッシュインターフェース2330を含む。マイクロプロセッサー2310は、メモリーカード2000の動作を制御するためにハードウェア、ファームウェア、あるいはソフトウェアを駆動するようになっている。ホストインターフェース2320は、ホストとフラッシュインターフェース2330との間にデータ交換を実行するためのカード例えば、MMCプロトコルを通じてホストとインターフェーシングする。このようなメモリーカード2000は、マルチメディアカードMultimediaCard:MMC、保安デジタルSecurityDigital:SD、miniSD、メモリースティックMemoryStick、スマートメディアSmartMedia登録商標、トランスフラッシュTransFlashカード等に適用可能である。メモリーカード2000は、プログラム動作時閾値電圧分布を改善するように検証モードを決定し、決定された検証モードによって検証動作を実行するフラッシュメモリー装置2100を具備することによって、データの信頼性を向上させることができる。図27は本発明の実施形態に係るMoviNANDのブロックダイヤグラムである。図27を参照すれば、MoviNAND3000は、NANDフラッシュメモリー装置3100及び制御器3200を含む。NANDフラッシュメモリー装置3100は、単品のNANDフラッシュメモリー装置が1つのパッケージ例えば、FBGA、Fine-pitchBallGridArrayに積層されることによって具現されることができる。ここで、単品のNANDフラッシュメモリー装置の各々は、プログラミング速度が速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、プログラミング速度が遅いメモリーセルに連結されたビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラミング動作を実行し、複数の検証モードの中でいずれか1つに検証動作を実行するように具現される。単品のNANDフラッシュメモリー装置は、図9に示した不揮発性メモリー装置100、図14に示した不揮発性メモリー装置200、図21に示した不揮発性メモリー装置300及び図23に示した不揮発性メモリー装置420の中でいずれかの1つと同一の構成及び動作で具現される。制御器3200は、制御器コア3210、ホストインターフェース3220及びNANDインターフェース3230を含む。制御器コア3210は、MoviNAND3000の全般的な動作を制御する。ホストインターフェース3220は、制御器3210とホストのMMCMultiMediaCardインターフェーシングを実行する。NANDインターフェース3230は、NANDフラッシュメモリー装置3100と制御器3200のインターフェーシングを実行する。また、NANDフラッシュメモリー装置3100の単品状態のNANDフラッシュメモリー装置が、図23に示した不揮発性メモリー装置420と同一であれば、制御器3200は、図23に示したメモリー制御器440と同一となる。MoviNAND3000は、ホストから電源電圧Vcc、Vccqを受信する。ここで、電源電圧Vcc:3Vは、NANDフラッシュメモリー装置3100及びNANDインターフェース3230に供給され、電源電圧Vccq:1.8V/3Vは、制御器3200に供給される。MoviNAND3000は、大容量の映像データの書込み要請の時プログラム時間を向上させる方向に検証モードを決定し、決定された検証モードによって検証動作を実行するNANDフラッシュメモリー装置3100を具備することによって、プログラミング時間を大幅に減少させることができる。一方、MoviNAND3000は、ソリッドステートドライバーSolidStateDrive:以下、‘SSD’と称するに適用可能である。図28は本発明の実施形態に係るSSDのブロックダイヤグラムである。図28を参照すれば、SSD4000は、複数のフラッシュメモリー装置4100及びSSD制御器4200を含む。複数のフラッシュメモリー装置4100の各々は、プログラミング速度が速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、プログラミング速度が遅いメモリーセルに連結されたビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラミング動作を実行し、複数の検証モードの中でいずれかの1つに検証動作を実行するように具現される。単品のNANDフラッシュメモリー装置は、図9に示した不揮発性メモリー装置100、図14に示した不揮発性メモリー装置200、図21に示した不揮発性メモリー装置300及び図23に示した不揮発性メモリー装置420の中でいずれか1つと同一の構成及び動作で具現される。SSD制御器4200は、複数のフラッシュメモリー装置4100を制御する。SSD制御器4200は中央処理処置4210、ホストインターフェース4220、キャッシュバッファー4230、及びフラッシュインターフェース4240を含む。ホストインターフェース4220は、中央処理処置4210の制御によってホストとATAプロトコル方式にデータを交換する。ここで、ホストインターフェース4220は、SATASerialAdvancedTechnologyAttachmentインターフェース、PATAParallelAdvancedTechnologyAttachmentインターフェース、ESATAExternalSATAインターフェース等の中でいずれか1つである。ホストインターフェース4220を通じてホストから入力されるデータやホストに転送されるデータは、中央処理処置4210の制御によってCPUバスを経由しなくてもキャッシュバッファー4230を通じて伝えられる。キャッシュバッファー4230は、外部とフラッシュメモリー装置4100との間の移動データを臨時に格納し、中央処理処置4210によって運用されるプログラムを格納するのにも使用される。キャッシュバッファー4230は、一種のバッファーメモリーと見做すことができ、SRAMで具現されることができる。フラッシュインターフェース4240は、格納装置で使用されるフラッシュメモリー装置4100とSSD制御器4200との間のインターフェーシングを実行する。フラッシュインターフェース4240は、NANDフラッシュメモリー、One-NANDフラッシュメモリー、マルチレベルフラッシュメモリー、シングルレベルフラッシュメモリーを支援するように構成されることができる。SSD4000は、プログラム動作の時、温度あるいはノイズに敏感でないように検証モードを決定し、決定された検証モードによって検証動作を実行するフラッシュメモリー装置4100を具備することによって、データ信頼性を向上させることができる。図29は、本発明の実施形態に係る図28のSSD4000を有するコンピュータシステムを示すブロックダイヤグラムである。図29を参照すれば、コンピュータシステム5000は、中央処理処置5100、ROM5200、RAM5300、入出力装置5400、及びSSD5500を含む。中央処理処置5100は、システムバスに連結される。ROM5200は、コンピュータシステム5000を駆動するのに必要なデータを格納する。このようなデータは、開始命令シークエンス、あるいは基本的な入/出力動作システム例えば、BIOSシークエンス等である。RAM5300は中央処理処置5100が実行される時生成されるデータが臨時に格納される。入出力装置5400は、実施形態において、キーボード、ポインティング装置マウス、モニター、モデム、等が入出力装置インターフェースを通じてシステムバスに連結される。SSD5500は読出し可能な格納装置として、図28に示したSSD4000と同一に具現される。図30は、本発明の実施形態に係る図28のSSD4000を有するホスト装置を示すブロックダイヤグラムである。図30を参照すれば、ホスト装置6000は、プロセッサー6100、ROM6200、RAMム6300、及びフラッシュインターフェース6400、及びSSD6500を含む。プロセッサー6100は、ファームウェア及び/又はソフトウェアを実行し、ハードウェアを駆動させるためにRAM6300及びROM6200をアクセスする。また、プロセッサー6100は、開始命令シークエンスあるいは基本入出力動作システムシークエンスと同一の固定命令シークエンスを実行するために、ROM6200にアクセスする。フラッシュインターフェース6400は、ホスト装置6000とSSD6500との間のインターフェーシングを実行する。SSD6500は、ホスト装置6000に着脱が可能であり、SSD6500は、図28に示したSSD4000と同一になっている。ホスト装置6000は、セルラーフォン、個人デジタル補助器PersonalDigitalAssistants:PDAs、デジタルカメラ、キャムコーダー、携帯用オーディオ再生装置例えば、MP3、PMP等であることができる。図31は、本発明の実施形態に係る図28のSSD4000を利用するサーバーシステムを示すブロックダイヤグラムである。図31を参照すれば、サーバーシステム7000は、サーバー7100及びサーバー7100を駆動するのに必要なデータを格納するSSD7200を含む。ここで、SSD7200は、図28に示したSSD4000と同一の構成及び同一の動作で具現される。サーバー7100は、応用通信モジュール7110、データ処理モジュール7120、アップグレードモジュール7130、スケジューリングセンター7140、ローカルリソースモジュール7150、及びリペア情報モジュール7160を含む。応用通信モジュール7110は、サーバー7100とネットワークとに連結されたコンピュータシステムと通信するか、あるいはサーバー7100とSSD7200が通信可能になっている。応用通信モジュール7110は、使用者インターフェースを通じて印加されたデータあるいは情報を、データ処理モジュール7120に送信する。データ処理モジュール7120は、ローカルリソースモジュール7150にリンクされる。ここで、ローカルリソースモジュール7150は、サーバー7100に入力されたデータあるいは情報に基づいて、使用者にリペアショップrepairshops/ディーラーdealers/技術的な情報の目録を印加する。アップグレードモジュール7130は、データ処理モジュール7120とインターフェーシングする。アップグレードモジュール7130は、SSD7200から転送されたデータあるいは情報に基づいて、ファームウェア、リセットコード、診断システムアップグレードあるいは他の情報を電子機器applianceにアップグレードする。スケジュールリングセンター7140は、サーバー7100に入力されたデータあるいは情報に基づいて、使用者にリアルタイムのオプションを許す。リペア情報モジュール7160は、データ処理モジュール7120とインターフェーシングする。リペア情報モジュール7160は、使用者にリペア関連情報例えば、オーディオ、ビデオ、あるいは文書ファイルを印加するのに利用される。データ処理モジュール7120は、SSD7200から伝えられた情報に基づいて関連づけられた情報をパッケージングし、その後、このような情報はSSD7200に転送されるか、あるいは使用者にディスプレーされる。一般的に、サーバーは発熱問題が深刻であり、このようなサーバーの発熱によって、プログラム動作時にメモリーセルの信頼性が低下する可能性が高い。しかし、サーバーシステム7000は、プログラム動作時に温度によって最適の検証モードを利用するSSD7200を具備することによって、データの信頼性を改善できる。本発明の実施形態によるメモリーシステム、あるいは格納装置は、多様な形態のパッケージを利用して実装できる。本発明の実施形態に係るメモリーシステム、あるいは格納装置は、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP、などのパッケージを利用して実装できる。上述した通り、揮発性メモリー装置、不揮発性メモリー装置を結合するメモリーシステムメモリーカードを含む、及び関連した本発明の実施形態に係る動作方法は、プログラミング動作を最適化されるように複数の検証モードから1つの検証モードを選択し、それを利用すると共に、選択的なビットラインフォシングを利用するようにするプログラミング動作を含む。一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で種々の変形ができる。したがって、本発明の範囲は、詳述した実施形態に限定されるものでなく、後述する特許請求範囲及び本発明の特許請求の範囲と均等なことに及ぶ。