"少なくとも1つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を、電荷の流出を伴わずに検査する工程と、電荷量が第1の値から一定の基準以上に変動していると判定されたメモリセルの電荷量を第2の値にする工程と、を有する半導体メモリ装置の駆動方法。少なくとも1つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を、電荷の流出を伴わずに検査する工程と、電荷量が第1の値から一定の基準以上に変動していると判定されたメモリセルを、メモリセルとして使用しないようにメモリセルの駆動回路を設定する工程と、を有する半導体メモリ装置の駆動方法。第1のトランジスタと第2のトランジスタと容量素子とを有する複数のメモリセルと読み出し回路を有する半導体メモリ装置において、第1のメモリセルは、第1のトランジスタのドレインと、第2のトランジスタのゲートと、容量素子の電極の1が互いに接続し、第1のトランジスタのゲートは第1の配線に、第2のトランジスタのソースは第2の配線に、第2のトランジスタのドレインは第3の配線に、容量素子の電極の他は第4の配線に接続し、読み出し回路は、第3のトランジスタを有し、第3のトランジスタのドレインは第3の配線に接続し、第4の配線に第1の電位を与えたときの第3の配線の電位が、第3のトランジスタのソースの電位と第2の配線の電位の平均値より高く、かつ、第4の配線に第1の電位より低い第2の電位を与えたときの第3の配線の電位が、第3のトランジスタのソースの電位と第2の配線の電位の平均値より低い場合に、第1のメモリセルのリフレッシュをおこなうことを特徴とする半導体メモリ装置の駆動方法。第1のトランジスタと第2のトランジスタと容量素子とを有する複数のメモリセルと読み出し回路を有する半導体メモリ装置において、第1のメモリセルは、第1のトランジスタのドレインと、第2のトランジスタのゲートと、容量素子の電極の1が互いに接続し、第1のトランジスタのゲートは第1の配線に、第2のトランジスタのソースは第2の配線に、第2のトランジスタのドレインは第3の配線に、容量素子の電極の他は第4の配線に接続し、読み出し回路は、第3のトランジスタを有し、第3のトランジスタのドレインは第3の配線に接続し、第4の配線に第1の電位を与えたときの第3の配線の電位が、第3のトランジスタのソースの電位と第2の配線の電位の平均値より低く、かつ、第4の配線に第1の電位より高い第2の電位を与えたときの第3の配線の電位が、第3のトランジスタのソースの電位と第2の配線の電位の平均値より高い場合に、第1のメモリセルのリフレッシュをおこなうことを特徴とする半導体メモリ装置の駆動方法。第1のトランジスタと第2のトランジスタと容量素子とを有する複数のメモリセルと読み出し回路を有する半導体メモリ装置において、第1のメモリセルは、第1のトランジスタのドレインと、第2のトランジスタのゲートと、容量素子の電極の1が互いに接続し、第1のトランジスタのゲートは第1の配線に、第2のトランジスタのソースは第2の配線に、第2のトランジスタのドレインは第3の配線に、容量素子の電極の他は第4の配線に接続し、読み出し回路は、第3のトランジスタを有し、第3のトランジスタのドレインは第3の配線に接続し、第4の配線に第1の電位を与えたときの第3の配線の電位が、第3のトランジスタのソースの電位と第2の配線の電位の平均値より低く、かつ、第4の配線に第1の電位より高い第2の電位を与えたときの第3の配線の電位が、第3のトランジスタのソースの電位と第2の配線の電位の平均値より高い場合に、第1のメモリセルを予備のメモリセルで置き換えることを特徴とする半導体メモリ装置の駆動方法。請求項1乃至5において、NAND型であることを特徴とする半導体メモリ装置の駆動方法。請求項1乃至6において、第1のトランジスタのオフ電流が1×10-18A以下であることを特徴とする半導体メモリ装置の駆動方法。請求項1乃至7において、第1のメモリセルには、3値以上のデータが保存されることを特徴とする半導体メモリ装置の駆動方法。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつかある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さらに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく、10億回以上の書き換えができることが望まれる。従来のDRAMはリーク電流が大きく、そのため、1秒間に何十回ものデータのリフレッシュをおこなっているため消費電力の点で難があった。一方、SRAMでは、1つのメモリセルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。また、FGNVMにおいては消費電力の点では問題はなかったが、書き換え回数が10万回以下に制限されていた。上記に鑑み、メモリセルで記憶保持のために使用される電力を従来のDRAMよりも削減すること、1つのメモリセルに用いるトランジスタの数を5つ以下とすること、書き換え回数を100万回以上とすること、という3つの条件を同時に克服することが課題となる。また、本発明では、データが長期間にわたって確実に保存される信頼性の高いメモリセルの駆動方法を提供することを課題とする。特に、そのために可能な限り消費電力を低減できる方法を提供することを課題とする。また、そのような駆動をおこなうのに必要な回路等を開示することを課題とする。また、本発明では、新規の半導体装置特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置の駆動方法特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置の作製方法特に、半導体メモリ装置の作製方法を提供することを課題とする。また、新規の半導体装置の検査方法特に、半導体メモリ装置の検査方法を提供することを課題とする。本発明では以上の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。また、本明細書では、マトリクスにおいて直交するとは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、マトリクスにおいて平行であるとは、2つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。さらに、明細書においては、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、絶縁ゲート型電界効果トランジスタMISFETの回路では、一本の配線が複数のMISFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。なお、以下の記述では非選択時オフ状態の電流オフ電流の値が議論されるが、これは必ずしも、ゲートの電位が特定の値にあるときの電流値であるわけではないことに注意すべきである。すなわち、トランジスタの使用方法によってオフ状態が異なり、あるトランジスタではゲートの電位を0Vとするときをオフ状態と定義することがあり、他のトランジスタではゲートの電位を-1Vとするときをオフ状態と定義することがある。本発明の態様の一は、少なくとも1つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、前記メモリセルに、データが確実に保持されていることを判定するために、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を検査する工程と、電荷量が当初の値から変動していると判定されたメモリセルの電荷量を該メモリセルに保持されるべき量にする工程と、を有する半導体メモリ装置の駆動方法である。本発明の態様の一は、少なくとも1つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、前記メモリセルに、データが確実に保持されていることを判定するために、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を検査する工程と、電荷量が一定の基準以上に変動していると判定されたメモリセルは、メモリセルとして使用しないようにメモリセルの駆動回路を設定する工程と、を有する半導体メモリ装置の駆動方法である。上記の態様において、メモリセルは少なくとも2つのトランジスタを有し、そのうちの1つは、オフ電流が1×10-18A以下、好ましくは1×10-21A以下、より好ましくは1×10-24A以下である低オフ電流トランジスタである。さらに、該低オフ電流トランジスタのドレインはデータ信号が送られる配線例えば、ビット線に、ゲートは行選択信号の送られる配線例えば、ワード線に、さらに、ソースは、容量素子の電極の一に接続されていることが好ましい。また、該低オフ電流トランジスタのソースは、少なくとも一つの他のトランジスタのゲートに接続していることが好ましい。さらに他のトランジスタの少なくとも1つは、単結晶半導体より形成されていることが好ましい。単結晶半導体としては、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウム、単結晶ガリウム砒素等、公知の材料を用いることができる。本発明に用いることができる半導体メモリ装置のメモリセル100の回路図を図1Aおよび図1Bに示す。図1Aは、書き込みトランジスタ101と素子トランジスタ103という2つのトランジスタと、1つの容量素子102よりなる。書き込みトランジスタ101はオフ電流が1×10-18A以下、好ましくは1×10-21A以下、より好ましくは1×10-24A以下である。そのようなトランジスタは、例えば、ドナーあるいはアクセプタ濃度が1×1014cm-3以下、好ましくは、1×1011cm-3以下で、バンドギャップが2.5電子ボルト以上、好ましくは3.0電子ボルト以上4.0電子ボルト以下の材料を用いることにより得られる。このような材料としては、例えば、インジウムInあるいは亜鉛Znのいずれか一方を含む酸化物が好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。なお、実用的なトランジスタを構成する目的からは、電界効果移動度が5cm2/Vs以上、好ましくは、10cm2/Vs以上であることが必要である。なお、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、と表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、と表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、である。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、さらに両辺の対数を取ると、となる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からxだけ離れた場所における移動度μ1は、で表される。ここで、Dはゲート方向の電界、B、lは定数である。Bおよびlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図11に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁物の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図11で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図12乃至図14に示す。なお、計算に用いたトランジスタの断面構造を図10に示す。図10に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域13aおよび半導体領域13cを有する。半導体領域13aおよび半導体領域13cの抵抗率は2×10-3Ωcmとする。図10Aに示すトランジスタは、下地絶縁物11と、下地絶縁物11に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物12の上に形成される。トランジスタは半導体領域13a、半導体領域13cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域13bと、ゲート15を有する。ゲート15の幅を33nmとする。ゲート15と半導体領域13bの間には、ゲート絶縁物14を有し、また、ゲート15の両側面には側壁絶縁物16aおよび側壁絶縁物16b、ゲート15の上部には、ゲート15と他の配線との短絡を防止するための絶縁物17を有する。側壁絶縁物の幅は5nmとする。また、半導体領域13aおよび半導体領域13cに接して、ソース18aおよびドレイン18bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図10Bに示すトランジスタは、下地絶縁物11と、酸化アルミニウムよりなる埋め込み絶縁物12の上に形成され、半導体領域13a、半導体領域13cと、それらに挟まれた真性の半導体領域13bと、幅33nmのゲート15とゲート絶縁物14と側壁絶縁物16aおよび側壁絶縁物16bと絶縁物17とソース18aおよびドレイン18bを有する点で図10Aに示すトランジスタと同じである。図10Aに示すトランジスタと図10Bに示すトランジスタの相違点は、側壁絶縁物16aおよび側壁絶縁物16bの下の半導体領域の導電型である。図10Aに示すトランジスタでは、側壁絶縁物16aおよび側壁絶縁物16bの下の半導体領域はnの導電型を呈する半導体領域13aおよび半導体領域13cであるが、図10Bに示すトランジスタでは、真性の半導体領域13bである。すなわち、半導体領域13a半導体領域13cとゲート15がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物16a側壁絶縁物16bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図12は、図10Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図12Aはゲート絶縁物の厚さを15nmとしたものであり、図12Bは10nmとしたものであり、図12Cは5nmとしたものである。ゲート絶縁物が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図13は、図10Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図13Aはゲート絶縁物の厚さを15nmとしたものであり、図13Bは10nmとしたものであり、図13Cは5nmとしたものである。また、図14は、図10Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図14Aはゲート絶縁物の厚さを15nmとしたものであり、図14Bは10nmとしたものであり、図14Cは5nmとしたものである。いずれもゲート絶縁物が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図12では80cm2/Vs程度であるが、図13では60cm2/Vs程度、図14では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。また、素子トランジスタ103は移動度の高い半導体を用いると読み出し速度が向上するので、単結晶半導体を用いることが好ましい。また、容量素子102の容量は、書き込みトランジスタ101のオフ電流あるいはオフ抵抗を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。例えば、書き込みトランジスタ101のオフ電流が1×10-18Aで容量素子102の容量が1×10-13Fであれば、データの保存期間は30時間程度であり、書き込みトランジスタ101のオフ電流が1×10-24Aで容量素子102の容量が1×10-15Fであれば、データの保存期間は30年程度である電荷量が初期の40となるまでの期間を保存期間とした場合。半導体メモリ装置では、図1Aに示されるメモリセルがマトリクス状に配置される。図1Aに示すメモリセルの動作について説明する。最初に書き込み動作について説明する。まず、端子C、E、Fは適切な電位に保つ。消費電力を低減する目的からは、端子Eと端子Fの電位は同じとすることが好ましい。例えば、全て0Vとする。次に、端子Bに適切な正の電位を与え、また、端子Aに信号に応じた0または正の電位を与える。このとき、端子Bの電位は端子Aの電位よりも高く、その差は、書き込みトランジスタ101のしきい値以上であることが好ましい。すると、書き込みトランジスタ101がオン状態となり、書き込みトランジスタ101を通って、容量素子102に電荷が蓄えられる。また、書き込みトランジスタ101のソースと容量素子102の電極の一と素子トランジスタ103のゲートで構成されるノードDはある電位となる。例えば、ノードDの電位が1Vと0Vの2種類の値をとるものとする。次に、端子Bの電位を0あるいは負とすることにより書き込みトランジスタ101をオフとする。すると、容量素子102に蓄えられた電荷は書き込みトランジスタ101を通ることができず、ノードDは浮遊状態となる。以上で書き込みが終了する。データを保持する際には、端子Aの電位を一定の値例えば0Vとする。また、端子Bの電位は0あるいは負に維持することにより、書き込みトランジスタ101がオンとならないようにする。特に、端子Bの電位を、端子Aの電位よりも1V以上低くすると、書き込みトランジスタ101のリーク電流を十分に低くできるので好ましい。次に読み出しについて説明する。読み出し時には、端子Eと端子Fの間に電位差を与え、端子Cに適切な負の電位を与える。例えば、ノードDの電位が0Vであれば、素子トランジスタ103をオフ状態とし、ノードDの電位が1Vであれば、素子トランジスタ103をオン状態とできるような電位を端子Cに与える。素子トランジスタ103がオン状態であるかオフ状態であるかは、端子Eと端子Fの間を流れる電流あるいは端子Eや端子Fの電位の変動により判定することができるので、素子トランジスタ103の状態を知ることにより、ノードDの電位、すなわち、書き込まれたデータを知ることができる。通常、素子トランジスタ103の状態を知るために端子Eあるいは端子Fは読み出し回路に接続される。なお、他のメモリセルを読み出す場合には、端子Cの電位は、ノードDの電位に関わらず、素子トランジスタ103がオンあるいはオフとなるような電位とする。消費電力を減らすためには、NOR型メモリ装置では素子トランジスタ103は、当該メモリセルの読出し時以外はオフ状態であることが好ましい。一方、NAND型メモリ装置ではNAND回路内の当該メモリセル以外のメモリセルはすべてオン状態であることが求められる。以上は1つのメモリセルに2種類2値のデータのいずれかを記憶する例であるが、書き込みの際の端子Aの電圧を3段階以上とすることにより、3種類以上多値のデータのいずれかを記憶させることもできる。1つのメモリセルに多値のデータを記憶できると実質的には集積度を上げたことと同じ効果が得られる。図1Bは本発明で用いることのできる別の半導体メモリ装置のメモリセルの回路図である。図1Bに示す回路図では、書き込みトランジスタ101、容量素子102は図1Aのものと同じであるが、素子トランジスタをPチャネル型のトランジスタ104とするものである。なお、本発明に用いることのできる半導体メモリ装置は、図1Aおよび図1Bに示されるものに限らない。図1Aあるいは図1Bに示される回路を改良して、端子数を減らしたものを用いてもよい。また、他の回路構成のメモリセルを用いてもよい。本発明に用いるのに好ましい構成は、メモリセルが容量素子を有していることと、容量素子に蓄積されている電荷の量を非破壊で計量できることである。なお、上記に示したように、書き込みトランジスタはオフ状態であっても微量のオフ電流が流れるため、容量素子に蓄積された電荷が時間とともに減少する。その程度はオフ電流の大きさや容量素子の容量によって決定される。また、それ以外の経路を通じたリーク電流も要因となる。例えば、上述のように、図1Aの書き込みトランジスタ101等に由来するオフ電流が1×10-18Aで容量素子102の容量が1×10-13Fであれば、データの保存期間は3時間程度である。しかしながら、データが失われてしまう前にリフレッシュをおこなえば、より長期にわたりデータを保存できる。あるいは、リフレッシュをおこなうことにより、より容量素子102の容量を少なくできる。容量を小さくすることでメモリセルの面積を縮小できる。また、容量素子の容量を小さくすることは消費電力を削減する上でも効果がある。上記の例であれば、容量素子102の容量を2桁小さい、1×10-15Fとすると、データの保存期間は2分程度であるが、データが失われてしまう前にリフレッシュをおこなえば、より長期にわたりデータを保存できる。なお、2値の場合であれば、メモリセルに蓄積された電荷の75が失われても、データは失われないデータを読み出すことができるが、4値のデータを書き込む場合には、当初の電荷の25が失われるとデータは消失してしまうデータを読み出すことができなくなる。したがって、その分、リフレッシュの頻度を高めることが好ましい。もちろん、よりオフ電流を小さくすることにより、リフレッシュの間隔をより長くできる。例えば、書き込みトランジスタ101等に由来するオフ電流が1×10-21Aで容量素子102の容量が1×10-15Fであれば2値のデータの保存期間は10日程度となり、書き込みトランジスタ101等に由来するオフ電流が1×10-24Aで容量素子102の容量が1×10-15Fであればデータの保存期間は30年程度となる。データの保存期間に応じて、リフレッシュの間隔が長くできる。例えば、保存期間が30年程度であれば、まったくリフレッシュを必要としないように思えるが、電荷の保存状態がメモリセルごとに異なる場合があるため、定期的あるいは非定期的にリフレッシュをおこなうことによりデータを安定して保持できる。例えば、1つの半導体メモリ装置で、データの書き込みから一定の期間が経過した段階で、あるメモリセルでは、リフレッシュを必要とするほど、電荷が減少しているが、別のメモリセルでは、十分に電荷が保持されている、ということが起こりえる。その要因はさまざまである。例えば、保持されている電荷量が要因の一となる。図1Aの回路において、ノードDの電位が端子Aの電位よりも高いすなわち、容量素子102に保持されている電荷量が多い場合には、電位差以上に書き込みトランジスタのオフ電流が増加する傾向がある。このようなばらつきはデータ依存のばらつきである。また、書き込みトランジスタ間のオフ電流のばらつきが要因となることもある。この場合、例えば、トランジスタの大きさや形状が異なることが要因となることが多い。同様に、容量素子の面積が異なるために、容量がばらつくことも要因の一である。さらには、トランジスタのしきい値のばらつきも要因のひとつである。このようなばらつきはメモリセル依存のばらつきである。例えば、トランジスタに用いられている半導体の結晶化の程度にばらつきがあれば、トランジスタの電流輸送特性電界効果移動度等やしきい値がばらつく要因となる。また、ドナー濃度が1×1014cm-3というような不純物濃度が極めて低い半導体を用いる場合には、トランジスタを微小化して、チャネルのサイズを100nm×100nm×10nm=1×10-16cm-3とすると、1つのトランジスタに含まれるドナー原子の数は0.01個である。すなわち、99個のトランジスタのチャネルはドナーが全く存在しない真性半導体であるが、1個のトランジスタには1つのドナー原子が存在するN型半導体である。その濃度は1×1016cm-3であり、当然、トランジスタのしきい値が他のものと異なる。厄介なのは、この程度の差異であれば、精密な測定をおこなわない限り、良品との区別がつかないことである。酸化物半導体を用いたトランジスタではサブスレショールド値が0.1V/decであるため、しきい値が0.1ボルト変動すると、オフ電流が1桁程度変動することが有り得る。また、半導体メモリ装置を使用中にドナー原子が外部からチャネルに移動して、真性半導体からN型半導体となることもある。特に、酸化物半導体においては水素がドナーとなることが知られているが、水素イオン陽子は極めて小さいため、移動が容易である。平均的なメモリセルのデータの保存期間が30年であるような半導体メモリ装置において、半導体メモリ装置が製造された直後の検査で動作が不十分なメモリセルは不良ビットとして判断できる。しかし、オフ電流が1桁大きいメモリセルであれば、データの保存期間は3年であるので、それが不良であるかどうかを数時間データを保存しただけで判断することは困難である。もし、不良か否かを確実に判断するのであれば、加速試験で数日間あるいはそれ以上の期間、データを保存するテストをおこなう必要があるため現実的でない。また、出荷後にドナーが移動することによりもたらされる変動については、対処できない。このような通常の検査では排除できない潜在的な不良メモリセルを含んだまま、すべてのメモリセルを良品として出荷し、データを10年保存すると、データの多くが失われてしまうこととなる。すなわち、半導体メモリ装置としての信頼性が低下する。しかしながら、定期的あるいは非定期的にリフレッシュをおこなうことにより半導体メモリ装置の信頼性を向上させることができる。なお、通常のDRAMであれば、メモリセルの電荷の保存状態に関わらず、すべてのメモリセルをリフレッシュするが、その場合は、リフレッシュが不要なメモリセルまでリフレッシュするため消費電力を増大させることとなる。特にリフレッシュの周期は、特性の悪いメモリセルに合わせることが必要であるので、他の正常なメモリセルまで不要なリフレッシュを必要とする。また、この方法においては、リフレッシュ動作をおこなう時点での読み出し結果を再度、メモリセルに書き込むため、もし、リフレッシュ動作時点において、すでにデータが失われている場合には、そのデータは失われたままとなる。一方、本発明に用いる半導体メモリ装置のメモリセルでは、非破壊で電荷量を知ることができる。さらに、その状態が正常値からどの程度ずれているのかも知ることができる。それらの情報をもとにすれば、リフレッシュが不要な行のメモリセルまでリフレッシュする必要はない。従来、リフレッシュが必要なメモリはDRAMのみでかつ、DRAMでは、蓄積されている電荷量を、電荷を取り出さずに知ることができなかったので、このような技術思想は存在しなかった。また、多値のデータを書き込み読み出しする場合には、2値の場合よりも電荷の減少量は可能な限り早期に知ることが好ましい。上記の技術思想によれば、それが可能となる。すなわち、適切なときにメモリセルのデータの保存状態をチェックし、必要であれば、リフレッシュをおこない、あるいは、そのメモリセルが使用するにふさわしくない場合には、予備のメモリセルで置き換えることで、より長期の信頼性を確保できる。メモリセルの検査は以下の方法でおこなう。図1Aのメモリセルを例に取れば、端子Cに通常の読み出しに用いる第1の電位を与え、そのときの素子トランジスタ103の状態を判定する第1の判定。次に端子Cに第1の電位よりも低い第2の電位を与え、そのときの素子トランジスタ103の状態を判定する第2の判定。第1の判定および第2の判定は、通常、オンかオフのいずれかとなる。第1の判定と第2の判定で結果が異なった場合には、メモリセルが蓄えている電荷が低下していると判断しリフレッシュをおこなう。同じ場合にはリフレッシュをおこなわない。このような操作により、不必要なリフレッシュ動作を行なわずに長期間データの保持が可能な半導体メモリ装置を提供することができる。あるいは端子Cに、第1の電位よりも高い第3の電位を与えて、素子トランジスタ103の状態を判定する第3の判定。第3の判定が第1の判定と異なった場合には、メモリセルが蓄えている電荷がデータ変動を起こすほど低下していると判断しリフレッシュをおこなう。このとき、該当するメモリセルのオフ電流が規定値よりも大きいと判断できるため、不良メモリセルとして予備のメモリセルに差し替えても良い。以上、本発明の態様として、いくつかの例を示したが、本発明の技術思想によれば、上記の例に限られず、その他の態様も可能であることは、以下の実施の形態に示される例を見れば明らかであろう。上記の態様のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。特に上記の態様の半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない上、書き換え回数の制限がない。また、リフレッシュ間隔も従来のDRAMよりもはるかに長く、かつ、必要な行のみリフレッシュできるので、消費電力の削減に役立つ。また、用いるトランジスタを5つ以下とでき、また、適度なリフレッシュをおこなうことにより容量素子の面積を削減できるので、集積度を高める上でも有利である。また、上記に示された態様は、これまでの技術思想にない新規の半導体装置特に、半導体メモリ装置であり、また、これまでの技術思想にない新規の半導体装置の駆動方法特に、半導体メモリ装置の駆動方法である。それらは、省電力や高い集積度といった特徴を呈する。上記に示した態様のそれぞれは、上記に示した効果の少なくとも1つを奏する。いうまでもなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。実施の形態1本実施の形態の半導体メモリ装置の動作を図2Aを用いて説明する。図2Aは図1Aで示したメモリセル100に読み出し回路200、読み出した値を保持するレジスタ210を加えたものである。読み出し回路200は、Pチャネル型の読み出しトランジスタ202とインバータ201を含み、レジスタ210には、第1のレジスタ210Aおよび第2のレジスタ210Bを有する。図2Aに示すように、図1Aのメモリセル100のNチャネル型の素子トランジスタ103のソースを接地し、そのドレインを読み出しトランジスタ202のドレインと接続する。また、読み出しトランジスタ202のソースを電源電位VDDに接続し、ゲートを接地する。素子トランジスタ103のドレインと読み出しトランジスタ202のドレインには、インバータ201の入力端子を接続する。これらの交点を以下ではノードEと呼ぶ。また、インバータ201の出力はレジスタ210に接続される。なお、読み出しトランジスタ202のオン電流は、同じ条件ゲート電位、ドレイン電位等での素子トランジスタ103のオン電流よりも低くなるように設計するとよい。読み出し回路200を用いた読み出し動作について簡単に説明する。端子Cに読み出しのための電位を与えると、メモリセルのノードDの電位に応じて、素子トランジスタ103が何らかの状態となる。そのときの状態に応じて、読み出し回路200のノードEの電位が変動する。この電位が電源電位VDDと接地電位の中間値平均値よりも高ければインバータ201の出力は接地電位となり、中間値よりも低ければインバータ201の出力は電源電位VDDとなる。このような動作により、素子トランジスタがオン状態であるかオフ状態であるかを判断できる。通常の読み出し操作では、素子トランジスタがNチャネル型であるので、Hのデータが書き込まれている場合には、ノードEの電位は接地電位となり、したがって、インバータ201の出力は電源電位VDDとなる。また、Lのデータが書き込まれている場合には、ノードEの電位は電源電位VDDとなり、したがって、インバータ201の出力は接地電位となる。以下では、インバータ201の出力が、接地電位のときはFFalse、偽、電源電位VDDのときはTTrue、真と呼ぶ。リフレッシュ動作をおこなうのに先立ち、該当するメモリにリフレッシュ動作が必要であるかを判定する。これは、端子Cに2種類の読み出し電位を与えて読み出し動作を行ない、そのときの読み出し結果を比較することでおこなわれる。具体的には、通常の読み出し電位V1を与えて読み出し動作をおこない、その結果を第1のレジスタ210Aに格納する。さらに、通常の読み出し電位よりも低い電位V2を与えて読み出し動作を行い、その結果を第2のレジスタ210Bに格納する。そして、第1のレジスタに格納されたデータと第2のレジスタに格納されたデータを比較することで読み出し結果を比較する。なお、レジスタ210Aおよびレジスタ210Bは上記の目的にかなうものであればよく、その種類は問わない。図3Aは、図1Aのメモリセル100にHとLという2つの信号が書き込まれた場合の、端子Cの電位VCと素子トランジスタ103のドレイン電流端子Eと端子F間の電流IEFの関係を示す。曲線301はHの信号が書き込まれた場合の、曲線302はLの信号が書き込まれた場合のものである。また、I0は読み出しトランジスタ202のドレインの電位を電源電位VDDに、ゲートとソースの電位を接地電位とした場合のドレイン電流である。端子Cの電位VCをある値としたときに、素子トランジスタ103の電流の曲線がI0を上回っている場合は、図2AのノードEの電位は、電源電位VDDと接地電位の中間値よりも低くなる。したがって、インバータ201の出力はTである。逆に素子トランジスタ103の電流の曲線がI0を下回っている場合はインバータ201の出力はFである。曲線301、曲線302がI0となるときのVCの値を、それぞれ、Vth_H、Vth_Lとする。例えば、VCがVth_Hよりも低ければ、書き込まれたデータに関わらず、常に、インバータ201の出力はFとなり、VCがVth_Lよりも高ければ、書き込まれたデータに関わらず、常に、インバータ201の出力はTとなる。例えば、読み出しをおこなわないメモリセルには、VCをVth_Hより低い電位例えば、VAか、Vth_Lより高い電位例えば、VBを与えるとよい図3B参照。V1は、通常の読み出しの際に端子Cに与える電位である。この電位では、Lのデータが書き込まれた場合は、IEFがI0よりも小さく、したがって、インバータ201の出力はFである。また、Hのデータが書き込まれた場合は、IEFがI0よりも大きく、したがって、インバータ201の出力はTとなる。V1が上記のような条件を満たすためには、V1をVth_Hを超え、Vth_Lより小さい電位とするとよい。さて、時間の経過とともに容量素子102に蓄積された電荷は変動する。一般に、ノードDの電位が端子Aの電位よりも高ければ電荷量は減少し、ノードDの電位は低下する。その場合には、図3Cに示すように電位VCとドレイン電流IEFの関係は曲線301から曲線303に変動する。しかし、この段階では読み出しにおいて異常は感知されない。というのも、まだ、この段階では、端子Cに通常の読み出し電位V1を与えると、書き込み直後と同様に素子トランジスタのドレイン電流IEFがI0よりも大きいため、書き込み時と同じくHのデータが読み出されるためである。しかしながら、この状態を放置すると、やがて、曲線304に示されるようになる。この段階では、端子Cに通常の読み出し電位V1を与えると、素子トランジスタのドレイン電流IEFがI0よりも小さいため、書き込み時とは逆にLのデータが読み出されてしまう。したがって、曲線303の段階でデータが失われようとしていることを事前に知ることが望まれる。そこで、端子Cの電位を通常の読み出し電位V1よりも低く、かつ、Vth_Hよりも高い電位V2とすることで、データの保存状態を調べる。データの書き込み直後曲線301では、端子Cの電位をV2としても、ドレイン電流がI0以上であるので、通常の読み出し電位V1を与えた場合と同じくHのデータが読み出される。しかしながら、書き込み後、時間が経過して曲線303となった状態では、通常の読み出し電位V1を与えた場合はHのデータが読み出されるものの、電位をV2とすると、ドレイン電流がI0より低いため、Lのデータが読み出される。このように電位をV1とした場合とV2とした場合で読み出されるデータが異なる場合は、メモリセルに蓄積されている電荷が減少しつつあることを示す。このような場合には、リフレッシュをおこなうことで当初の状態曲線301に戻すことでデータを失うリスクを減らせる。なお、V2よりも高くV1よりも低い別の電位V3を与えて、メモリセルのデータの状況を調べてもよい。例えば、曲線303で示される状態は、電位V3であっても、ドレイン電流がI0よりも小さいため、通常の読み出し電流で得られるデータとは逆のLのデータが読み出される。このようなメモリセルはデータの失われるリスクが高いメモリセルであると判断して、予備のメモリセルに差し替えるとよい。また、V1よりも高くVth_Lよりも低い別の電位V4を与えて、メモリセルのデータの状況を調べてもよい。図2Aの端子Aの電位は書き込み時には変動するが、データを保存している状態では一定の値となる。Lのデータを書き込んだときのノードDの電位が、端子Aの平均の電位と実質的に同じ場合には、容量素子102から電荷が流出することはなく、また、電荷が流入することもない。上記の条件の下では、Lのデータが書き込まれたメモリセルの特性を示す曲線302は時間が経過してもほとんど変化しない。さて、Hのデータを書き込まれたメモリセルのリーク電流がはなはだしく大きく、電位VCとドレイン電流IEFの関係が曲線304のようになった場合を考える。このようなメモリセルにおいて、端子Cに電位V1およびV4を与えて、読み出されるデータを比較すると、それぞれ、L、Hという結果が得られる。一方、Lのデータが書き込まれたメモリセルでは、電荷の変動が無視できるので、電位VCとドレイン電流IEFの関係が曲線302のままであり、読み出されるデータはいずれもLである。また、データが正常あるいは許容範囲内に保存されているメモリセル曲線301、曲線303においては、読み出されるデータはいずれもHである。このように端子Cに電位V1およびV4を与えて、読み出されるデータが異なる場合には、そのメモリセルはデータの失われるリスクが極めて高いメモリセルであると判断して、予備のメモリセルに差し替えるとよい。また、そのメモリセルに保存されていたデータはHであると判断されるので、差し替えられた予備のメモリセルにはHのデータを書き込むとよい。このようなメモリセルのデータの保存状態のチェックは、標準的なメモリセルの保存期間の1/10000乃至1/10の間隔でおこなってもよい。例えば、10年間のデータの保存を保証する半導体メモリ装置においては、1年に一度以上の頻度で、上記のようなチェックおよび必要であればリフレッシュをおこなう。上記のように通常の読み出し電位V1以外の電位V2、V3、V4を用いて読み出し操作をおこなうことで、その期間内における電荷の流出状況を判定でき、そのデータをもとに、各メモリセルの信頼性を知り、また、信頼性を高める措置を取ることができる。すなわち、信頼性の低いメモリセルは、より頻繁にデータの保存状態をチェックし、また、リフレッシュをおこなうとよいし、あるいは、そのメモリセルを使用しないようにして、予備のメモリセルに置き換える処置をおこなってもよい。実施の形態2本実施の形態の半導体メモリ装置の動作を図2Bを用いて説明する。図2Bは図1Bで示したメモリセル100に読み出し回路200、読み出した値を保持するレジスタ210を加えたものである。図2Aとの違いは、素子トランジスタおよび読み出しトランジスタの極性がともに逆であるという点である。なお、読み出しトランジスタ203のオン電流は、同じ条件ゲート電位、ドレイン電位等での素子トランジスタ104のオン電流よりも低くなるように設計するとよい。なお、通常の読み出し操作では、メモリセルにHのデータが書き込まれている場合には、インバータ201の出力は電源電位VDDとなる。また、Lのデータが書き込まれている場合には接地電位となる。以下では、インバータ201の出力が接地電位のときはFFalse、偽、電源電位のときはTTrue、真ということとする。リフレッシュ動作をおこなうのに先立ち、該当するメモリにリフレッシュ動作が必要であるかを判定する。これは、実施の形態1と同様に、端子Cに2種類の読み出し電位通常の読み出し電位V1およびそれより低い電位V2を与えて読み出し動作をおこない、それぞれの結果を第1のレジスタ210A、第2のレジスタ210Bに格納する。そして、第1のレジスタに格納されたデータと第2のレジスタに格納されたデータを比較することで読み出し結果を比較する。なお、レジスタ210Aおよびレジスタ210Bは上記の目的にかなうものであればよく、その種類は問わない。図4Aは、図1Bのメモリセル100にHとLという2つの信号が書き込まれた場合の、端子Cの電位VCと素子トランジスタ104のドレイン電流端子Eと端子F間の電流IEFの関係を示す。曲線401はHの信号が書き込まれた場合の、曲線402はLの信号が書き込まれた場合のものである。また、I0は読み出しトランジスタ203のドレインの電位を電源電位VDDに、ゲートとソースの電位を接地電位とした場合のドレイン電流である。端子Cの電位VCをある値としたときに、素子トランジスタ104の電流の曲線が、この値を上回っている場合は、図2BのノードEの電位は、電源電位VDDと接地電位の中間値よりも高くなる。したがって、インバータ201の出力はFである。逆に、素子トランジスタ104の電流の曲線がI0を下回っている場合はインバータ201の出力はTである。V1は、通常の読み出しの際に端子Cに与える電位である。この電位では、Lのデータが書き込まれた場合は、IEFがI0よりも大きく、したがって、インバータ201の出力はFである。また、Hのデータが書き込まれた場合は、IEFがI0よりも小さく、したがって、インバータ201の出力はTである。曲線401、曲線402がI0となるときのVCの値を、それぞれ、Vth_H、Vth_Lとする。例えば、VCがVth_Hよりも低ければ、書き込まれたデータに関わらず、常に、インバータ201の出力はFとなり、VCがVth_Lよりも高ければ、書き込まれたデータに関わらず、常に、インバータ201の出力はTとなる。例えば、読み出しをおこなわないメモリセルには、VCをVth_Hより低い電位例えば、VAか、Vth_Lより高い電位例えば、VBを与えるとよい図4B参照。さて、時間の経過とともに容量素子102に蓄積された電荷は変動する。一般に、ノードDの電位が端子Aの電位よりも高ければ電荷量は減少し、ノードDの電位は低下する。その場合には、図4Cに示すように電位VCとドレイン電流IEFの関係は曲線401から曲線403に変動する。この段階では、端子Cに通常の読み出し電位V1を与えると、書き込み直後と同様に素子トランジスタのドレイン電流IEFがI0よりも小さいため、書き込み時と同じくHのデータが読み出される。一方、端子Cの電位を通常の読み出し電位V1よりも低く、かつ、Vth_Hよりも高い電位V2として、データの保存状態を調べると、ドレイン電流がI0より高いため、Lのデータが読み出される。このように電位をV1とした場合とV2とした場合で読み出されるデータが異なる場合は、メモリセルに蓄積されている電荷が減少しつつあるので、リフレッシュをおこない、当初の状態曲線401に戻すことでデータを失うリスクを減らせる。なお、書き込み直後は、曲線401、曲線402から明らかなように、端子Cに通常の読み出し電位V1を与えた場合と、V2を与えた場合とで読み出されるデータが変わることはない。また、実施の形態1の電位V3に相当する電位、すなわち、V1よりも低く、V2よりも高い電位でメモリセルのデータの保存状態を調べてもよい。また、V1よりも高くVth_Lよりも低い別の電位V4を与えて、メモリセルのデータの状況を調べてもよい。図2BのノードDの電位が、端子Aの平均の電位と実質的に同じ場合には、容量素子102から電荷が流出することはなく、また、電荷が流入することもない。例えば、端子Aの電位が、多くの期間で、メモリセルにLのデータが書き込まれたときのノードDの電位と同じであるならば、Lのデータが書き込まれたメモリセルの特性を示す曲線402は時間が経過してもほとんど変化しない。一方、Hのデータを書き込まれたメモリセルのリーク電流がはなはだしく大きく、電位VCとドレイン電流IEFの関係が曲線404のようになった場合を考える。このようなメモリセルにおいて、端子Cに電位V1およびV4を与えて、読み出されるデータを比較すると、それぞれ、L、Hという結果が得られる。一方、Lのデータが書き込まれたメモリセルでは、上述のとおり電荷の変動が無視できるので、電位VCとドレイン電流IEFの関係は曲線402のままであり、読み出されるデータはいずれもLである。また、データが正常あるいは許容範囲内に保存されているメモリセル曲線401、曲線403においては、読み出されるデータはいずれもHである。このように端子Cに電位V1およびV4を与えて、読み出されるデータが異なる場合には、そのメモリセルはデータの失われるリスクが極めて高いメモリセルであると判断して、予備のメモリセルに差し替えるとよい。また、そのメモリセルに保存されていたデータはHであると判断されるので、差し替えられた予備のメモリセルにはHのデータを書き込むとよい。実施の形態3実施の形態1および2では、通常の読み出しに用いる電位V1以外の電位V2、V3、V4を用いて、メモリセルのデータの保存状態をチェックする例を示したが、電源電位VDDを変化させることによっても同様なことをおこなえる。その原理を図5Aおよび図5Bを用いて説明する。ここでは、実施の形態2で用いたのと同じ、図2Bの回路を用いて説明する。図5Aにおいて、曲線401、曲線402、曲線403は、それぞれ、Hのデータが書き込まれた直後、Lのデータが書き込まれた直後、および、Hのデータが書き込まれてしばらくしてからの素子トランジスタ103のドレイン電流の端子Cの電位に対する依存性を示す。図中のI0、Vth_H、Vth_L、V1は実施の形態2で説明したものである。ここで、電源電位VDDを低下させたとき、ゲートの電位とドレインの電位が電源電位VDDに、また、ソースの電位が接地電位に保たれた読み出しトランジスタ203のドレイン電流は減少し、図5Aに示すようにI1<I0となる。曲線401、曲線402、曲線403が、I1を上回る場合には、インバータ201の出力は接地電位となる。図5Aから明らかなように、読み出し電位V1においては曲線401はI1を下回り、曲線402はI1を上回るので、それぞれインバータ201の出力は電源電位以下、Tという、接地電位以下、Fというとなる。これは、通常の読み出しすなわち、I0を用いた読み出しと同じ結果である。しかしながら、電荷量が減少したメモリセル曲線403においては、通常の読み出しI0を用いた読み出しではインバータ201の出力はTであるものの、I1を用いた読み出しではFとなる。このように結果が異なるのは、電荷量が初期の値から減少しているためであり、このままでは、データが失われるリスクが大きい。したがって、このようなメモリセルにはリフレッシュを実行し、電荷量を初期の値とするとよい。また、図5Bは、電源電位VDDを上昇させたときの場合を示す。ゲートの電位とドレインの電位が電源電位VDDに、また、ソースの電位が接地電位に保たれた読み出しトランジスタ203のドレイン電流は増加し、図5Bに示すようにI2>I0となる。図5Bから明らかなように、読み出し電位V1においては曲線401はI2を下回り、曲線402はI2を上回るので、インバータ201の出力は、それぞれT、Fとなる。これは、通常の読み出しすなわち、I0を用いた読み出しと同じ結果である。しかしながら、電荷量が著しく減少したメモリセル曲線404においては、通常の読み出しI0を用いた読み出しでは、インバータ201の出力はFであるものの、I2を用いた読み出しではTとなる。このように結果が異なるのは、電荷量が初期の値から減少しているためであり、このままでは、データが失われるリスクが非常に大きい。したがって、このようなメモリセルにはリフレッシュを実行し、電荷量を初期の値とするか、予備のメモリセルと置き換える操作を実行するとよい。また、図2BのノードDの電位が、端子Aの平均の電位と実質的に同じ場合には、容量素子102から電荷が流出することはなく、また、電荷が流入することもなく、曲線402は時間が経過してもほとんど変化しない。例えば、Lが書き込まれたメモリセルは、十分な時間が経過しても、通常の読み出し、I2を用いた読み出しともインバータ201の出力はFとなる。したがって、曲線404のように、通常の読み出し、I2を用いた読み出しで結果が異なるのは、Hのデータの書き込まれたメモリセルから電荷が多量に流出したためであると考えられるので、リフレッシュを実行する際、あるいは予備のメモリセルに書き込む際にはHのデータを書き込むとよい。上記の例では、読み出しトランジスタ203がNチャネル型であったが、読み出しトランジスタがPチャネル型である場合であっても、電源電位VDDを変動させると、そのトランジスタのドレイン電流が変動することは同じである。したがって、図2Aの回路であっても同様に実施できる。実施の形態4実施の形態1乃至3においては、メモリセルに記憶されるデータはHとLの2値であったが、3値以上のデータを記憶させる場合においても同様に実施できる。本実施の形態では、3値のデータを扱う例について、図6を用いて説明する。同様に4値以上のデータを扱うこともできる。用いる回路は、図2Aに示されるものである。本実施の形態では、H、M、Lという3種類のデータのいずれかを1つのメモリセルに記憶させる場合である。図6Aに示す曲線501、曲線502、曲線503は図1Aの素子トランジスタ103のドレイン電流の端子Cの電位VCに対する依存性ソース端子Fの電位は接地電位、ドレイン端子Eの電位は電源電位VDDを示す。曲線501はHのデータが書き込まれた場合であり、曲線502はMのデータが書き込まれた場合であり、曲線503はLのデータが書き込まれた場合である。I0は、ゲートの電位とドレインの電位が接地電位、ソースの電位が電源電位VDDとしたときの読み出しトランジスタ202のドレイン電流である。実施の形態1で説明したように、曲線501乃至曲線503がI0を上回っている場合は、インバータ201の出力は電源電位VDDとなり、下回っている場合は接地電位となる。本実施の形態では、インバータ201の出力が電源電位VDDの場合をTTrue、真、接地電位の場合をFFalse、偽ということとする。曲線501、曲線502、曲線503がI0と等しくなる電位VCは、それぞれVth_H、Vth_M、Vth_Lと称する。一般に、N値のデータの読み出しの際には端子Cには、N-1種類の電位を与える必要がある。本実施の形態ではN=3であるので、2種類の電位を用いる必要がある。一方、実施の形態1乃至3では、N=2であるので、1種類の電位で判断できる。本実施の形態で、読み出しの際に与える電位の1つはVth_HとVth_Mの間の電位V1_Hであり、他の1つはVth_MとVth_Lの間の電位V1_Lである。図6Aから明らかなように、電位V1_Hでは、セルにHのデータが書き込まれた場合には、インバータの出力はTとなるが、MあるいはLのデータが書き込まれた場合には、インバータの出力はFとなる。したがって、端子Cに電位V1_Hを与えて、インバータの出力がTとなった場合には、書き込まれたデータはHであると判断できる。インバータの出力がFとなった場合には、書き込まれたデータはMかもしれないし、Lかもしれない。そこで、第2の電位V1_Lを用いて判断する。図6Aから明らかなように、電位V1_Lでは、セルにMのデータの書き込まれた場合には、インバータの出力はTとなるが、Lのデータの書き込まれた場合には、インバータの出力はFとなる。したがって、端子Cに電位V1_Hを与えて、インバータの出力がFとなり、さらに、電位V1_Lを与えて、インバータの出力がTとなった場合には、書き込まれたデータはMであると判断できる。また、端子Cに電位V1_Hを与えても電位V1_Lを与えても、いずれもインバータの出力がFとなった場合には、書き込まれたデータはLであると判断できる。なお、読み出しをおこなわないメモリセルの端子Cの電位はVth_H以下あるいはVth_L以上のいずれかとするとよい。例えば、端子Cの電位をVth_H以下とするとメモリセルに記憶されたデータに関わらず、インバータの出力がFとなり、また、端子Cの電位をVth_L以上とするとメモリセルに記憶されたデータに関わらず、インバータの出力がTとなる。さて、データを書き込んだ後、時間の経過とともに容量素子102の電荷は、実施の形態1乃至3に示したように変動する。例えば、当初、Hのデータが書き込まれたメモリセルの電荷が減少し、図6Bに曲線504で示されるような特性を示すとなったとする。この段階では、通常の読み出しに使用する電位V1_Hを用いて、読み出しても、書き込み直後と同じく、インバータの出力はTとなるので、そのままでは電荷の減少を把握できない。しかし、電位V1_HとVth_Hの間の適切な電位V2を端子Cに与えて読み出しをおこなうと、図6Bから明らかなように、インバータの出力はFとなる。このようにインバータの出力が電位V1_Hと電位V2で異なる場合は、データを失うリスクが高くなっているので、そのようなメモリセルに対してはリフレッシュをおこなうとよい。また、容量素子102の電荷の減少が著しくて、図6Cに曲線505で示されるような特性を示すとなったとする。この段階では、通常の読み出しに使用する電位V1_Hを用いて、読み出すと、書き込み直後と異なって、インバータの出力はFとなる。しかし、電位V1_HとVth_Mの間の適切な電位V4を端子Cに与えて読み出しをおこなうと、図6Cから明らかなように、インバータの出力はTとなる。このようにインバータの出力が電位V1_Hと電位V4で異なる場合は、データを失うリスクが非常に高くなっているので、そのようなメモリセルに対してはリフレッシュをおこなう。あるいは、そのメモリセルにデータを記憶させないような措置を取るとともに、予備のメモリセルに置き換える措置を取るとよい。なお、インバータの出力が電位V1_Hと電位V4で異なる場合は、本来、記憶されていたデータはHであると判断できるので、リフレッシュをおこなう、あるいは予備のメモリセルにデータを書き込むに際しては、Hのデータを書き込むとよい。メモリセルにMのデータやLのデータが書き込まれていた場合も同様にチェックできる。なお、図6Bおよび図6Cにおいては、曲線501、曲線502、曲線504、曲線505は、図3Bおよび図3Cの、曲線301、曲線302、曲線303、曲線304に対応する。また、図6Bおよび図6Cの電位V1_H、電位Vth_Mは、ぞれぞれ、図3Bおよび図3Cの電位V1、電位Vth_Lと読み替えることもできる。したがって、図2Bの回路を用いて3値以上のデータが記憶される場合であっても、実施の形態2で示した方法が適用できる。また、実施の形態3で示したように、電源電位VDDを変動させてメモリセルのデータの保存状況を知る方法も本実施の形態で示すような3値以上のデータが記憶される場合に適用できる。実施の形態5半導体メモリ装置のマトリクスでの駆動の例を図7を用いて説明する。図7に示されるのは、半導体メモリ装置の一部であり、第n行第m列から第n2行第m1列n、mは自然数までの6つのメモリセルが示されている。また、各メモリセルには、Pチャネル型の素子トランジスタ104_n_m、104_n_m1、104_n1_m、104_n1_m1、104_n2_m、104_n2_m1が設けられている。各メモリセルには、その他にも書き込みトランジスタ、容量素子が設けられているが、詳細は図1Bを参照すればよい。書き込みの例を以下に示す。まず、読み出しワード線601_n、読み出しワード線601_n1、読み出しワード線601_n2を含むすべての読み出しワード線の電位、および、読み出しビット線604_m、読み出しビット線604_m1を含むすべての読み出しビット線の電位を接地電位とする。また、ビット線603_m、ビット線603_m1を含むすべての書き込みビット線に接続される読み出しトランジスタ読み出しトランジスタ203_m、読み出しトランジスタ203_m1を含むのゲートが接続する配線605は接地電位として、すべての読み出しトランジスタがオフとなるようにする。この状態で、第n行の書き込みワード線602_nの電位を選択電位とし、602_n1や602_n2を含むその他の行の書き込みワード線の電位は非選択電位とする。さらに、ビット線603_m、ビット線603_m1を含むすべての書き込みビット線に、それぞれの第n行のメモリセルに書き込むデータに応じた信号を与える。信号は2値でも多値でもよい。この操作により、第n行の書き込みトランジスタのみがオンとなり、第n行のメモリセルにデータが書き込まれる。次に、第n1行の書き込みワード線602_n1以外の全ての書き込みワード線に非選択の電位を与え、書き込みワード線602_n1のみに選択の電位を与える。さらに、ビット線603_m、ビット線603_m1を含むすべての書き込みビット線に、それぞれの第n1行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第n1行のメモリセルにデータが書き込まれる。さらに、第n2行の書き込みワード線602_n2以外の全ての書き込みワード線に非選択の電位を与え、書き込みワード線602_n2のみに選択の電位を与える。さらに、ビット線603_m、ビット線603_m1を含むすべての書き込みビット線に、それぞれの第n2行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第n2行のメモリセルにデータが書き込まれる。以上のような操作をおこなうことにより全てのメモリセルにデータが書き込まれる。上記の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行にのみ書き込みをおこなう操作や特定の行には書き込みをおこなわない操作をおこなってもよい。なお、データの保存時には、全ての書き込みワード線に非選択の電位を与える。次にリフレッシュが必要かどうかを判定する操作について説明する。以下では、メモリセルに2値のデータが保存されている場合について説明するが、多値以上のデータが保存されている場合であっても同様に実施できる。まず、書き込みワード線602_n、書き込みワード線602_n1、書き込みワード線602_n2を含むすべての書き込みワード線に非選択の信号を与える。また、ビット線603_m、ビット線603_m1を含むすべての書き込みビット線の電位を浮遊電位とする。配線605に適切な電位例えば、電源電位を与える。この操作により、読み出しトランジスタ読み出しトランジスタ203_m、読み出しトランジスタ203_m1を含むのゲートの電位が上記電位となる。次に、第n行の読み出しワード線601_n以外の全ての読み出しワード線に、それらの行の素子トランジスタがオフとなるような電位VAを与える。以下の操作は実施の形態2で示されるものと同様となる。第n行の読み出しワード線601_nには、通常の読み出しに使う電位V1を与え、その結果、得られるインバータ201_m、インバータ201_m1を含む全てのインバータの出力第1の結果をそれぞれのレジスタレジスタ210_m、レジスタ210_m1を含むに格納する。続いて、第n行の読み出しワード線601_nに、通常の読み出しに使う電位V1より高い電位V4を与え、得られるインバータ201_m、インバータ201_m1を含む全てのインバータの出力第2の結果をそれぞれのレジスタレジスタ210_m、レジスタ210_m1を含むに格納する。そして、第1の結果と第2の結果を比較し第1の判定、第n行のメモリセルに結果が異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメモリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。続いて、第n行の読み出しワード線601_nに、通常の読み出しに使う電位V1より低い電位V2を与え、得られるインバータ201_m、インバータ201_m1を含む全てのインバータの出力第3の結果をそれぞれのレジスタレジスタ210_m、レジスタ210_m1を含むに格納する。そして、第1の結果と第3の結果を比較し第2の判定、第1の判定で劣化していると判定されたメモリセル以外の第n行のメモリセルに結果が異なるものが1つでもあれば、第n行の全てのメモリセルに対してリフレッシュをおこなう。この場合は、第1の結果をもとに、前記に示した書き込み操作をおこなえばよい。なお、この際には、第1の判定で劣化していると判定されたメモリセルにはデータを書き込まず、予備のメモリセルにHのデータを書き込む。以上で、第n行のメモリセルのリフレッシュ操作が完了する。なお、第1の判定で、第n行のメモリセルに著しく特性が悪いものが1つでもあった場合には、第n行のメモリセル全てを、予備の同数のメモリセルに置き換えてもよい。第n1行以降のメモリセルのリフレッシュ操作についても同様におこなえばよい。なお、データの保存されたメモリセルのリフレッシュの前に、予備のメモリセルのデータの保存状態のチェックおよびリフレッシュをおこなうとよい。上述のように、不良メモリセルを予備のメモリセルに置き換えるという操作に際しては、予備のメモリセルが良品であることが前提である。しかしながら、予備のメモリセルが良品であるか不良であるかは、出荷時の検査だけでは必ずしも明らかとならないことは、先に述べたとおりである。具体的には、すべての予備のメモリにHのデータを書き込み、リフレッシュの必要とされるタイミングで、データの保存されたメモリセルのリフレッシュの前に、上述のようなメモリセルのデータの保存状態のチェックをおこなう。そのチェックにおいて、不良であると判断されたメモリセルは使用しないような措置を取り、良品であるメモリセルのみを、予備のメモリセルとする。このメモリセルは、データの保存されたメモリセルのデータの保存状態のチェックによって、不良とされたメモリセルを置き換えるのに使用できる。実施の形態6NAND型半導体メモリ装置の駆動の例を図8を用いて説明する。図8に示されるのは、NAND半導体メモリ装置の一部であり、図では、第1行第m列から第4行第m1列mは自然数までの8つのメモリセルが示されている。また、各メモリセルには、Nチャネル型の素子トランジスタ、書き込みトランジスタ、容量素子が設けられているが、詳細は図1Aを参照すればよい。本実施の形態の半導体メモリ装置はNAND型であるので、図7に示した半導体メモリ装置とは異なる回路構成となっており、同じ列の第1行乃至第4行の書き込みトランジスタおよび第1行乃至第4行の素子トランジスタが直列に接続されている。また、各行の書き込みトランジスタのドレインは容量素子の電極の一と素子トランジスタのゲートと接続する。さらに、第1行の書き込みトランジスタとビット線603_m、603_m1の間には選択トランジスタ610_m、610_m1を第4行の素子トランジスタとソース線608の間に選択トランジスタ611_m、611_m1を、それぞれ直列に設ける。選択トランジスタ610_m、610_m1のゲートは配線606に接続し、選択トランジスタ611_m、611_m1のゲートは配線607に接続する。また、各メモリセルの書き込みトランジスタのゲートは書き込みワード線602_1、602_2、602_3、602_4に接続する。なお、ソース線608は図8に示すように、書き込みワード線に平行に設けると、集積化を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線608は、常に接地電位としておいてもよい。以下の説明では、ソース線608は常に接地電位とする。また、本実施の形態では、読み出し回路は実施の形態1と同様であるが、レジスタには少なくとも5個のデータを格納することが必要である。書き込みの例を以下に示す。まず、読み出しワード線601_1、601_2、601_3、601_4の電位を非選択電位とする。また、書き込みワード線602_1、602_2、602_3、602_4の電位を選択電位とする。その結果、図8に示されるメモリセルの書き込みトランジスタはオン状態となる。また、配線609を接地電位、配線605を適切な正の電位として、読み出しトランジスタ202_m、202_m1がオフとなるようにする。さらに、配線606に選択の電位を与え、第1の選択トランジスタ行の選択トランジスタ610_m、610_m1をオンとする。この状態で、ビット線603_m、603_m1に、それぞれの第4行のメモリセルに書き込むデータに応じた信号を与える。信号は2値でも多値でもよい。この操作により第1行乃至第4行のメモリセルにデータが書き込まれる。続いて、第4行の書き込みワード線602_4に非選択の電位を与え、第4行の書き込みトランジスタをオフとする。この結果、第4行のメモリセルにデータが保存される。さらに、ビット線603_m、603_m1に、それぞれの第3行のメモリセルに書き込むデータに応じた信号を与える。この操作により第1行乃至第3行のメモリセルにデータが書き込まれる。そして、第3行の書き込みワード線602_3に非選択の電位を与え、第3行の書き込みトランジスタをオフとする。この結果、第3行のメモリセルにデータが保存される。以下、同様にビット線603_m、603_m1に、順次、第2行、第1行のメモリセルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に非選択の電位を与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第1行乃至第4行のメモリセルにデータが保存される。その後、配線606に非選択の電位を与え、第1の選択トランジスタ行の選択トランジスタ610_m、610_m1をオフとする。次にリフレッシュが必要かどうかを判定する操作について説明する。以下では、メモリセルに2値のデータが保存されている場合について説明するが、多値以上のデータが保存されている場合であっても同様に実施できる。以下の操作は、多くの部分で実施の形態1で示されるものと同様となる。まず、書き込みワード線602_1、602_2、602_3、602_4の電位を非選択の電位とする。また、ビット線603_m、603_m1の電位を浮遊電位とする。また、配線607に選択の電位を与え、第2の選択トランジスタ行の選択トランジスタ611_m、611_m1がオンとなるようにする。次に、配線605に適切な電位例えば、接地電位を与える。この操作により、読み出しトランジスタ202_m、202_m1のゲートの電位が上記電位となる。また、配線609には適切な正の電位例えば、電源電位を与える。次に、第1行乃至第3行の読み出しワード線601_1、601_2、601_3に、それらの行の素子トランジスタがオンとなるような電位VBを与える。一方、第4行の読み出しワード線601_4には、通常の読み出しに使う電位V1を与え、その結果、得られるインバータ201_m、201_m1の出力第1の結果をそれぞれのレジスタレジスタ210_m、レジスタ210_m1に格納する。続いて、第4行の読み出しワード線601_4に、通常の読み出しに使う電位V1より高い電位V4を与え、得られるインバータ201_m、インバータ201_m1の出力第2の結果をそれぞれのレジスタレジスタ210_m、レジスタ210_m1に格納する。そして、第1の結果と第2の結果を比較し第1の判定、第4行のメモリセルに結果が異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメモリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。この段階で第2の結果は削除してもよいが、レジスタには第1の結果を残しておくことが求められる。続いて、第1行、第2行、第4行の読み出しワード線601_1、601_2、601_4に電位VBを与える。一方、第3行の読み出しワード線601_3には、通常の読み出しに使う電位V1を与え、その結果、得られるインバータ201_m、201_m1の出力第3の結果をそれぞれのレジスタレジスタ210_m、レジスタ210_m1に格納する。さらに、第3行の読み出しワード線601_3に、通常の読み出しに使う電位V1より高い電位V4を与え、得られるインバータ201_m、201_m1の出力第4の結果をそれぞれのレジスタレジスタ210_m、レジスタ210_m1に格納する。そして、第3の結果と第4の結果を比較し、第3行のメモリセルに結果が異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメモリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。この段階で第4の結果は削除してもよい。同様にして、第2行、第1行のメモリセルに対してもチェックをおこない、特性の著しく悪いメモリセルは使用しないような操作をおこなう。この段階で、各列のレジスタには第1行乃至第4行のメモリセルの通常の読み出し操作で得られる4つの結果が残されている。続いて、第4行の読み出しワード線601_4に、通常の読み出しに使う電位V1より低い電位V2を与え、また、その他の行の読み出しワード線には電位VBを与え、インバータ201_m、201_m1の出力をそれぞれのレジスタレジスタ210_m、レジスタ210_m1に格納する。そして、第4行のメモリセルの中の1つでも、通常の読み出しに使う電位V1で得られた結果と電位V2で得られた結果が異なれば、第1行乃至第4行の全てのメモリセルのリフレッシュをおこなう。リフレッシュ後は、当然のことながら、第1乃至第3行のメモリセルのチェックの必要はない。第4行のメモリセルのチェックでリフレッシュの必要がなかった場合には、第3行のメモリセルのチェックをおこなう。第3行の読み出しワード線601_3に、通常の読み出しに使う電位V1より低い電位V2を与え、また、その他の行の読み出しワード線には電位VBを与え、インバータ201_m、201_m1の出力をそれぞれのレジスタレジスタ210_m、レジスタ210_m1に格納する。そして、第3行のメモリセルの中の1つでも、通常の読み出しに使う電位V1で得られた結果と電位V2で得られた結果が異なれば、第1行乃至第3行の全てのメモリセルのリフレッシュをおこなう。リフレッシュ後は、当然のことながら、第1乃至第2行のメモリセルのチェックの必要はない。第3行のメモリセルのチェックでリフレッシュの必要がなかった場合には、以後、同様にして、第2行、第1行のチェックをおこない、リフレッシュの必要を検討する。以上は、説明をわかりやすくするために小規模なマトリクスを用いて説明したが、より大規模なマトリクスであっても同様におこなえる。実施の形態7上記の実施の形態においては、図2Aあるいは図2Bにおける読み出し回路200に、インバータ201を設ける構成としたが、図9Aあるいは図9Bのようにセンスアンプ204を用いてもよい。ノードEの電位と参照電位VREFの大小に応じて、センスアンプ204の出力が変化し、メモリセルに保持されているデータを知ることができる。図9Aあるいは図9Bに示す回路を用いても、実施の形態1乃至6で示されるのと同等なメモリセルのデータの保存状態のチェックをおこなうことができる。なお、読み出し回路200の回路構成を図2A、図2B、図9Aあるいは図9B以外のものとすることも可能である。すなわち、素子トランジスタ103あるいは素子トランジスタ104の導通状態を判断できるものであればよい。実施の形態8本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図15を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図15Aは、ノート型のパーソナルコンピュータ700であり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図15Bは、電子ペーパーを実装した電子書籍710であり、筐体711と筐体712の2つの筐体で構成されている。筐体711および筐体712には、それぞれ表示部713および表示部714が設けられている。筐体711と筐体712は、軸部715により接続されており、該軸部715を軸として開閉動作をおこなうことができる。また、筐体711は、操作キー716、電源ボタン717、スピーカー718などを備えている。筐体711、筐体712の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図15Cは、テレビジョン装置720であり、筐体721、表示部722、スタンド723などで構成されている。筐体721には、先の実施の形態に示す半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。上記の電子機器においては、通常、何らかの予備電源が設けられる。例えば、図15Aに示すパーソナルコンピュータ700においては、主として使用される電池大抵は充電池が取り外された状態であってもクロック信号を出すために予備の電源が内蔵されている。実施の形態1乃至7で説明した半導体メモリ装置は定期的例えば、1ヶ月に一度や1年に一度というように半導体メモリ装置で設定されるデータ保存期間に依存する間隔にリフレッシュ操作をおこなうことが求められる。リフレッシュをおこなうタイミングに常に電子機器の電源が入っているとは限らないので、リフレッシュが必要なタイミングにおいては、上記の予備の電源を使用してリフレッシュをおこなうように設計してもよい。そのためには、半導体メモリ装置にリフレッシュを制御する演算回路を内蔵するとよい。また、可能な限り主たる電源が投入されているときにリフレッシュをおこなうように設計してもよい。例えば、1年に1度リフレッシュをおこなうように設計された半導体メモリ装置であれば、10ヶ月が経過して、最初に主たる電源が投入されたときにリフレッシュをおこない、10ヶ月から1年の間に主たる電源が投入されることがなかった場合には、1年経過した時点で、上記の予備の電源を用いてリフレッシュをおこなうように設計してもよい。図15A乃至Cに示した電子機器はいずれも使用頻度が高く、1年以上も使用されないまま放置されることはまれであるので、予備の電源を使用する可能性は十分に少ない。一方、各種メモリカードは何年も放置される可能性が高い。そのような電子機器については、内部にリフレッシュ用の電源を設けるとよい。図15Dに示すのは、USBコネクタを有するメモリカード通称、USBメモリ、あるいはUSBStick、PenDrive等とも言う730である。このメモリカードは主たる筐体731とキャップ732を有する。筐体731には、基板733とUSBコネクタ737が設けられる。基板733には、本実施の形態1乃至7で示した半導体メモリ装置735と、その制御回路734と電源736を設ける。電源736は各種一次電池、二次電池、あるいは電気二重層キャパシタ、各種イオンキャパシタリチウムイオンキャパシタ等を用いるとよい。リフレッシュの間隔が1年以上で、半導体メモリ装置の保証期間が10年であれば、リフレッシュは10回以下ですむ。そのために使用する電力は微々たるものであるので、電源は十分に小さくすることが可能である。なお、制御回路734は、メモリカード730を電子機器に挿入してデータのやりとりをおこなう際に使用される回路のみならず、リフレッシュをおこなうための回路も内蔵する。さらには、クロックを発生させる回路をも有して、電源736を用いて、電子機器に接続されていない状態であっても時刻を記録し、次のリフレッシュのタイミングを知らせる機能を有する。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図15に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。"