"基板上に、スペーサ膜とチャネル半導体膜とを交互に複数層積層させた積層構造を形成する積層構造形成工程と、前記積層構造に第1の方向に延在する第1トレンチを形成する第1トレンチ形成工程と、前記第1トレンチから前記チャネル半導体膜を、前記第1の方向に直交する第2の方向にリセスして第1空隙を形成する第1空隙形成工程と、前記第1空隙内の前記チャネル半導体膜上にトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、前記トンネル誘電体膜が形成された前記第1空隙内にフローティングゲート電極膜を埋め込むフローティングゲート電極膜形成工程と、前記第1の方向に隣接するメモリセル間で前記フローティングゲート電極膜が分離され、前記チャネル半導体膜が分離されないように、前記積層構造を前記第1の方向に所定の間隔で分割する第2トレンチを形成する第2トレンチ形成工程と、を備え、前記第2の方向に隣接するメモリセル間で前記チャネル半導体膜が分離されるように、前記積層構造を前記第2の方向に所定の間隔で分割する分割工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。前記フローティングゲート電極膜形成工程の後で前記第2トレンチ形成工程の前に、前記第1トレンチから前記スペーサ膜を前記第2の方向にリセスするスペーサ膜リセス工程と、前記第1トレンチ内の前記フローティングゲート電極膜上とリセスされた前記スペーサ膜上とに電極間絶縁膜を形成する電極間絶縁膜形成工程と、前記電極間絶縁膜が形成された前記第1トレンチ内に制御ゲート電極膜を埋め込む制御ゲート電極膜形成工程と、をさらに備え、前記第2トレンチ形成工程は、前記フローティングゲート電極膜と前記電極間絶縁膜と前記制御ゲート電極膜が分離され、前記チャネル半導体膜が分離されないように前記第2トレンチを形成することを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。前記第2の方向に分割した前記積層構造の側面に、絶縁膜を介してバックゲート電極膜を形成するバックゲート電極膜形成工程をさらに含むことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置の製造方法。基板上に、スペーサ膜とフローティングゲート電極膜とを交互に複数積層させた積層構造を形成する積層構造形成工程と、制御ゲート電極膜の鋳型となる第1トレンチを第1の方向に所定の間隔で前記積層構造に形成する第1トレンチ形成工程と、前記第1トレンチ内に電極間絶縁膜を形成する電極間絶縁膜形成工程と、前記電極間絶縁膜が形成された前記第1トレンチ内に制御ゲート電極膜を埋め込む制御ゲート電極膜形成工程と、前記第1トレンチの前記第1の方向に直交する第2の方向の端部よりも外側の前記積層構造に、前記第1の方向に延在する第2トレンチを形成する第2トレンチ形成工程と、前記第2トレンチから前記フローティングゲート電極膜を前記第2の方向に所定量リセスして空隙を形成する空隙形成工程と、前記空隙内の前記フローティングゲート電極膜上にトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、前記トンネル誘電体膜が形成された前記空隙内にチャネル半導体膜を埋め込むチャネル半導体膜形成工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。基板上に、絶縁膜を介して高さ方向に複数積層される第1の方向に延在するシート状のチャネル半導体膜と、前記チャネル半導体膜の側面のうち前記第1の方向に直交する第2の方向の一方の側面に選択的に、トンネル誘電体膜を介して形成されるフローティングゲート電極膜、および前記フローティングゲート電極膜に電極間絶縁膜を介して対向配置される制御ゲート電極膜を有し、前記第1の方向に所定の間隔で配置されるメモリセルと、を備え、前記制御ゲート電極膜は、前記高さ方向に配置される前記メモリセル間で共有されるように前記高さ方向に延在して形成されることを特徴とする不揮発性半導体記憶装置。しかしながら、MONOS型の積層不揮発性メモリは、メモリ動作の信頼性が低く、また、フローティングゲート構造で普遍的に利用されているMLCMultiLevelCell:一つのセルに2ビット分の情報を記憶やTLCTripleLevelCell:一つのセルに3ビット分の情報を記憶のような多値動作を実現するのは難しいという問題点があった。また、フローティングゲート電極膜がドーナツ形状の積層不揮発性メモリでは、セルの投影面積平面型のフローティングゲート構造におけるセル面積に対応が大きく、そして従来広く用いられてきた平面型のフローティングゲート型の不揮発性メモリと構造やプロセスが大きく異なっている。そのため、従来の平面型のフローティングゲート型の不揮発性メモリの積層不揮発性メモリへの置き換えの障害になるという問題点があった。本発明の一つの実施形態は、メモリセルが3次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート構造と類似した構造の不揮発性半導体記憶装置を提供することを目的とする。また、本発明の一つの実施形態は、メモリセルが3次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。本発明の一つの実施形態によれば、まず、積層構造形成工程で、基板上に、スペーサ膜とチャネル半導体膜とを交互に複数層積層させた積層構造を形成する。ついで、第1トレンチ形成工程で、前記積層構造に第1の方向に延在する第1トレンチを形成し、第1空隙形成工程で、前記第1トレンチから前記チャネル半導体膜を、前記第1の方向に直交する第2の方向にリセスして第1空隙を形成する。その後、トンネル誘電体膜形成工程で、前記第1空隙内の前記チャネル半導体膜上にトンネル誘電体膜を形成し、フローティングゲート電極膜形成工程で、前記トンネル誘電体膜が形成された前記第1空隙内にフローティングゲート電極膜を埋め込む。そして、第2トレンチ形成工程で、前記第1の方向に隣接するメモリセル間で前記フローティングゲート電極膜が分離され、前記チャネル半導体膜が分離されないように、前記積層構造を前記第1の方向に所定の間隔で分割する第2トレンチを形成する。また、前記第2の方向に隣接するメモリセル間で前記チャネル半導体膜が分離されるように、前記積層構造を前記第2の方向に所定の間隔で分割する分割工程を含む。以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。第1の実施形態図1は、第1の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。この図1では、不揮発性半導体記憶装置の構造をわかり易くするために、適宜構造を切り取って描いており、層間絶縁膜の図示は省略している。また、図2は、第1の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、bは、aのI-I断面図であり、cはaのII-II断面図である。なお、図2において、aはb、cのIII-III断面図に相当している。また、以下では、基板面内でビット線の延在方向をX方向とし、基板面内でビット線に垂直なワード線の延在方向をY方向とし、基板面に垂直な方向をZ方向とする。不揮発性半導体記憶装置は、X方向に延在し、基板面に平行なシート状の活性領域であるチャネル半導体膜103のY方向の一方の主面に、X方向に複数直列に形成されたメモリセルトランジスタ以下、単にメモリセルともいうMCを含むNANDストリングNSをZ方向にスペーサ膜104を介して複数積層させてなるNANDストリング積層体NSSが、半導体基板101上に形成された層間絶縁膜102上のX方向およびY方向に複数配置される構成を有する。ここでは、メモリセルMCの形成面が向かい合うように、一対のNANDストリング積層体NSSが配置され、NANDストリング群NSGを構成しており、NANDストリング群NSGが半導体基板101上にマトリックス状に配置される。隣接するNANDストリング群NSG間は埋込絶縁膜106で分離されている。メモリセルMCは、フローティングゲート型の構造を有する。メモリセルMCは、Y方向に延在するフローティングゲート電極膜109と、フローティングゲート電極膜109のZ方向の両側に設けられる一対の制御ゲート電極膜111Mと、を有する。フローティングゲート電極膜109は、チャネル半導体膜103上にトンネル誘電体膜108を介して形成される。制御ゲート電極膜111Mは、フローティングゲート電極膜109に電極間絶縁膜110を介して対向配置される。制御ゲート電極膜111Mは、Z方向に延在する共通接続部1111と、共通接続部1111からY方向に突出し、フローティングゲート電極膜109のZ方向の両側に電極間絶縁膜110を介して設けられる電極構成部1112と、を有する。これによって、Z方向に配置されるメモリセルMC間で制御ゲート電極膜111Mが共有される。電極構成部1112は、Z方向に配置されるフローティングゲート電極膜109間で、スペーサ膜104のY方向の側面上に電極間絶縁膜110を介して設けられている。また、Z方向に配置される1つのメモリセル列と、このメモリセル列のメモリセルMCの形成面が向かい合う他のメモリセル列との間でも制御ゲート電極膜111Mが共有されている。この例では、制御ゲート電極膜111Mは、メモリセルMCの形成面が向かい合う一対のメモリセル列間を埋め込む導電膜112と、導電膜112上に設けられる導電膜113と、シリサイド膜119との積層膜によって構成されている。X方向に隣接するメモリセルMCフローティングゲート電極膜109間、およびメモリセルMCと選択トランジスタSTとの間には、絶縁材料からなるサイドウォール膜116が埋め込まれている。NANDストリングNSの両端には、ソース領域またはドレイン領域への接続を制御する選択トランジスタSTが設けられている。選択トランジスタSTは、X方向に配置されるメモリセルMCの両端部のチャネル半導体膜103のY方向の一方の主面上に、トンネル誘電体膜108を介して選択ゲート電極膜111Sを備える。選択ゲート電極膜111Sは、電極間絶縁膜110、導電膜112、フローティングゲート電極膜109の積層構造に、電極間絶縁膜110の一部を除去するように設けられたZ方向の貫通孔に導電膜113が埋め込まれ、その上部にシリサイド膜119が形成された構造を有する。すなわち、フローティングゲート電極膜109、導電膜112,113およびシリサイド膜119とで選択ゲート電極膜111Sが構成され、Z方向に配置された選択トランジスタST間で共有される構造となっている。また、制御ゲート電極膜111Mと同様に、NANDストリング群NSG内の対向する選択トランジスタSTの列の間でも、選択ゲート電極膜111Sが共有される。NANDストリングNSのX方向の一方の端部にはソース側選択トランジスタSTが配置され、他方の端部にはドレイン側選択トランジスタSTが配置される。チャネル半導体膜103のX方向のソース側選択トランジスタSTが配置される側の一端には、ソース領域が設けられ、Y方向に隣接する同じ高さのNANDストリングNSを構成するチャネル半導体膜103間が相互に連結される。そして、セルアレイ外部との間で接続する引き出し部180が設けられている。引き出し部180では、下層に位置するチャネル半導体膜103が露出するように階段状を有しており、各段差部分にはソース線コンタクトSCが設けられ、セルアレイの上部でX方向に延在するソース線SLと接続される。チャネル半導体膜103のX方向のドレイン側選択トランジスタSTが配置される側の一端には、ドレイン領域が設けられている。ドレイン領域では、Z方向に隣接するNANDストリングNSの端部間が、Z方向に延在する柱状のドレイン領域接続コンタクト113Dによって相互に接続される。ドレイン領域接続コンタクト113Dは、たとえば導電膜113と同じ材料によって構成される。また、ドレイン領域接続コンタクト113Dは、その上部でビット線コンタクトBCを介してX方向に延在するビット線BLと接続される。ドレイン領域接続コンタクト113Dは、NANDストリング積層体NSSごとに設けられ、NANDストリング群NSG内では、Y方向に隣接するドレイン領域接続コンタクト113D間は、絶縁膜で分離されている。この例では、絶縁膜は、ドレイン領域接続コンタクト113D間を分離する分離溝の内壁に沿って形成されるサイドウォール膜116と、分離溝の内面を被覆する絶縁膜117と、分離溝内を埋め込む埋込絶縁膜118とによって構成されている。また、Z方向に配置されるメモリセルMC間を結ぶ制御ゲート電極膜111Mは、その上部でワード線コンタクトWCを介してY方向に延在するワード線WLに接続される。同じく、Z方向に配置される選択トランジスタST間を結ぶ選択ゲート電極膜111Sは、その上部で選択ゲート線コンタクトSGCを介してY方向に延在する選択ゲート線SGに接続される。ここで、半導体基板101およびチャネル半導体膜103の材料は、たとえばSi,Ge,SiGe,SiSn,PbS,GaAs,InP,GaP,GaN,ZnSeまたはInGaAsPなどの中から選択することができる。また、チャネル半導体膜103は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。トンネル誘電体膜108として、シリコン酸化膜などを用いることができ、フローティングゲート電極膜109として、PまたはB等の不純物をドープしたアモルファスシリコン膜や多結晶シリコン膜などを用いることができ、電極間絶縁膜110として、シリコン酸化膜などを用いることができる。また、制御ゲート電極膜111Mと選択ゲート電極膜111Sとして、W,TaN,WN,TiAlN,TiN,WSi,CoSi,NiSi,PrSi,NiPtSi,PtSi,Pt,Ruなどの金属膜やRuO2,Bドープ多結晶シリコン膜、Pドープ多結晶シリコン膜、シリサイド膜、またはこれらの積層膜などを用いることができる。さらに、図の例では、Z方向に6層のチャネル半導体膜103が積層される構造となっているが、チャネル半導体膜103の積層数はこれに限定されるものではなく、任意の層数とすることができる。さらに、1つのチャネル半導体膜103のX方向に形成されるメモリセルMCの数についても任意の数とすることができる。なお、選択トランジスタSTに隣接して配置されるメモリセルMCは、選択トランジスタSTによる強い電界の影響によって劣化する虞があるため、メモリセルMCとして用いずにダミーのメモリセルとされることもある。このような構造の不揮発性半導体記憶装置では、任意のメモリセルMCは、半導体基板101に平行な平面内の位置をワード線WLおよびビット線BLで選択し、積層された階層をソース線SLで選択することによって選択される。個々のメモリセルMCはソース/ドレイン領域となる不純物拡散層を持たず、各制御ゲート電極膜111Mに電圧を印加することによって形成されるフリンジ電界で隣接する制御ゲート電極膜111M間のチャネル半導体膜103に空乏層を形成することでチャネル半導体膜103全体に繋がるチャネルを形成する。個々のメモリセルトランジスタMCは、ソース/ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。ソース/ドレイン構造を有さないメモリセルMCは、通常、チャネルに高濃度の電子が存在する領域が存在しないので、非選択セルにVpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。任意のフローティングゲート電極膜109への書き込み動作は、ソース領域からチャネル半導体膜103に形成される空乏層を通して選択したメモリセルMCに電子を引き込むことで行う。また、消去動作は、チャネル半導体膜103の電位を持ち上げることでチャネル半導体膜103上のすべてのメモリセルMCのフローティングゲート電極膜109から一括して電子を引き抜くことで行う。なお、任意のメモリセルMCの選択方法として、複数の方法や配線構造が存在し、上記した例に限定されるものではない。つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図3-1~図3-10は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、aのIV-IV断面図であり、cは、aのV-V断面図である。また、aは、bとcのVI-VI断面図に相当している。なお、以下では、半導体基板101に平行に60nmピッチでチャネル半導体膜103とスペーサ膜104とが6層積層され、Y方向のハーフピッチが62nmであり、X方向のハーフピッチが25nmである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。これによって、ハーフピッチが16.1nmである2次元構造平面型のフローティングゲート構造のNAND型フラッシュメモリと同等のビット密度を達成することができる。また、周辺回路および引き出し部の形成は通常の不揮発性半導体記憶装置や通常の積層型不揮発性半導体記憶装置の形成方法と同様であるため、詳細な説明を省略する。まず、図3-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板101の全面に、層間絶縁膜102を形成する。層間絶縁膜102としては、たとえば厚さ100nmのシリコン酸化膜を用いることができる。その後、層間絶縁膜102上に、チャネル半導体膜103とスペーサ膜104とを交互に複数層ここでは6層積層する。チャネル半導体膜103としては、たとえば厚さ20nmの非晶質シリコン膜を用いることができ、スペーサ膜104としては、たとえば厚さ40nmのシリコン酸化膜を用いることができる。また、最上層のスペーサ膜104上にハードマスク膜105を形成する。ハードマスク膜105として、たとえば厚さ50nmのシリコン窒化膜を用いることができる。なお、ハードマスク膜105としては、シリコン窒化膜以外にもSiCN,SiBN、アルミナ、チタニア、ジルコニア等を用いることも可能であるが、後述するようにリセスエッチングし易い材料であることが好ましい。ついで、図3-2に示されるように、リソグラフィ技術と反応性イオンエッチング技術以下、RIEReactiveIonEtching法というによって、ハードマスク膜105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するX方向に延在するトレンチ151をY方向に所定のピッチで形成する。たとえば、トレンチ151の幅を25nmとし、ピッチを248nmに設定することができる。トレンチ151は、図1と図2で、NANDストリング群NSGを形成する領域に対応させて積層膜を分割して、Y方向に隣接するNANDストリング群NSGにおいて互いに隣接する各メモリセルMCのチャネル半導体膜103を分離するものである。その後、トレンチ151内に埋込絶縁膜106を形成し、CMPChemicalMechanicalPolishing法によって埋込絶縁膜106の上面を平坦化し、トレンチ151の形成位置以外の領域でハードマスク膜105の上面を露出させる。埋込絶縁膜106として、たとえばCVDChemicalVaporDeposition法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板101上の全面にハードマスク膜107を形成する。ハードマスク膜107として、たとえば厚さ100nmのシリコン窒化膜を用いることができる。ついで、図3-3に示されるように、リソグラフィ技術とRIE法によって、ハードマスク膜107,105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するX方向に延在するトレンチ152をY方向に所定のピッチで形成する。トレンチ152の幅をたとえば45nmとすることができる。トレンチ152は、図1と図2で、NANDストリング積層体NSSを形成する領域を区切るものである。その後、図3-4に示されるように、エッチング法によって、チャネル半導体膜103をY方向に所定量リセスして、空隙153を形成する。エッチング法として、たとえばコリンによるウエットエッチング、CDEChemicalDryEtchingまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜103のリセス量としてたとえば50nmとすることができる。ついで、空隙153内のチャネル半導体膜103の側面上にトンネル誘電体膜108を形成する。トンネル誘電体膜108は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜108の厚さは、たとえば8nmとすることができる。また、フローティングゲート電極膜109を半導体基板101上の全面に形成する。フローティングゲート電極膜109として、たとえばLPCVDLowPressureCVD法によって形成された厚さ15nmのPドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜109を、チャネル半導体膜103をリセスエッチングして形成した空隙153内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。ついで、図3-5に示されるように、トレンチ152の側壁を構成するフローティングゲート電極膜109のY方向の端部から、等方性エッチングによってスペーサ膜104を所定量リセスし、制御ゲート電極膜111Mを埋め込む空隙154を形成する。等方性エッチングとしては、たとえばウエットエッチングやHF/NH3ガスによるドライエッチングを用いることができる。スペーサ膜104のリセス量をたとえば40nmとすることができる。さらに、図3-6に示されるように、等方性エッチングによってフローティングゲート電極膜109のY方向の端部から、ハードマスク膜107,105を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜107,105のリセス量をたとえば50nmとすることができる。このハードマスク膜107,105は、後にX方向に隣接するメモリセルMC間を分離する電極パタン形成用溝を形成する際に、溝形成用マスクの合わせずれが生じた場合でもチャネル半導体膜103がエッチングされないように、チャネル半導体膜103を自己整合的に守るように設けられるものである。そのため、ハードマスク膜107,105がリセスされたチャネル半導体膜103上を覆うように、ハードマスク膜107,105のリセス量が設定される。なお、ハードマスク膜107,105がフローティングゲート電極膜109の形成位置と重なると、後の電極パタン形成用溝を形成する際に、X方向に隣接するメモリセルMC間のフローティングゲート電極膜109が導通する虞が生じるので、ハードマスク膜107,105はフローティングゲート電極膜109上を覆わないようにリセスされる。ついで、図3-7に示されるように、半導体基板101上の全面に電極間絶縁膜110を形成する。電極間絶縁膜110は、空隙154の内面をコンフォーマルに覆うように形成される。電極間絶縁膜110として、厚さ12nmのSiN-SiO-SiN-SiO-SiNNONON膜を用いることができる。続いて、半導体基板101上の全面に導電膜112を形成する。ここで、導電膜112は、トレンチ152内と、トレンチ152内に形成された空隙154内とを埋め込むように形成される。導電膜112として、たとえば厚さ50nmのPドープ多結晶シリコン膜を用いることができる。導電膜112は、制御ゲート電極膜111Mと選択ゲート電極膜111Sの一部となり、空隙154内には電極構成部1112が形成され、フローティングゲート電極膜109間に電極間絶縁膜110を介してZ方向に積層される制御ゲート電極膜111Mの電極構成部1112がZ方向に延在する共通接続部1111で互いに接続される構造となる。その後、半導体基板101上に図示しないマスク膜を形成し、リソグラフィ技術とRIE法によって、選択ゲート電極膜形成用溝155と、ドレイン領域接続コンタクト形成用溝156とを形成する。選択ゲート電極膜形成用溝155は、選択トランジスタSTの形成領域の対向する一対のNANDストリング積層体NSSのフローティングゲート電極膜109、電極間絶縁膜110および導電膜112の一部が除去されるように、そして、最下層の導電膜112にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝156は、各NANDストリング積層体NSSのドレイン領域の一部において、最下層の導電膜112にまで到達するように、積層膜を一括加工することによって形成される。ここでは、一対のNANDストリング積層体NSSの埋込絶縁膜106間の領域にわたってドレイン領域接続コンタクト形成用溝156が形成される。マスク膜としては、たとえばCVDカーボン膜を用いることができる。選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156の形成後、マスク膜を除去する。その後、選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156内を埋め込むように導電膜113を形成する。導電膜113として、たとえば厚さ80nmのPドープ多結晶シリコン膜を用いることができる。これによって、選択トランジスタSTの形成領域では、フローティングゲート電極膜109と導電膜112,113が物理的に接続される。続いて、半導体基板101上に後に制御ゲート電極膜を加工する際に用いるハードマスク膜114を形成する。ハードマスク膜114として、たとえば厚さ150nmのシリコン窒化膜を用いることができる。ついで、図3-8に示されるように、リソグラフィ技術とRIE法によって、ハードマスク膜114と導電膜113,112とを加工して、メモリセルMCの形成領域に所定のX方向のハーフピッチの電極パタンを形成する。具体的には、X方向に配置される一対の選択トランジスタST間に、電極パタン形成用溝157aがX方向に、たとえば25nmのハーフピッチで形成される。また、ドレイン側選択トランジスタSTの形成領域付近には、一対のNANDストリング積層体NSSのドレイン領域接続コンタクト間を分離する分離溝158aが形成される。その後、半導体基板101上の全面にレジスト膜を塗布し、加工しない領域を覆うようにリソグラフィ技術によってパターニングを行ってレジストパタン115を形成する。この図3-8に示されるように、メモリセルMCのチャネル半導体膜103活性領域を保護するようにレジストパタン115を形成してもよいが、精密な合わせが必要となる。しかし、図3-6で説明したように、第1の実施形態では、チャネル半導体膜103をエッチングから守るようにハードマスク膜107,105が形成されているので、レジストパタン115とチャネル半導体膜103との精密な合わせを行わなくても自己整合的にメモリセルMCのチャネル半導体膜103を保護することができる。ついで、図3-9に示されるように、メモリセルMCの形成領域に既に形成した電極パタンをマスクとして、導電膜112から層間絶縁膜102の下面までの積層膜を一括加工し、電極パタン形成用溝157を形成する。これによって、メモリセルMCの形成領域では、メモリセルMC毎にフローティングゲート電極膜109が分割される。また、電極間絶縁膜110、導電膜112,113は、Z方向に延在するようにX方向に所定の間隔で分割される。このとき、ドレイン側選択トランジスタSTの形成領域付近に層間絶縁膜102の下面まで連通する分離溝158も形成され、一対のNANDストリング積層体NSS間に埋め込まれていた導電膜113が分離され、各NANDストリング積層体NSSに対してドレイン領域接続コンタクト113Dが形成される。積層膜の一括加工が終了した後、レジストパタン115を除去する。その後、図3-10に示されるように、酸化処理を行って、フローティングゲート電極膜109と導電膜112,113の側面を酸化して、加工ダメージを除去し、導電膜112,113のX方向側面にサイドウォール膜116を形成する。酸化処理として、たとえばISSGInsituSteamGenerator酸化を用いることができ、サイドウォール膜116として、たとえば厚さ20nmのシリコン酸化膜を用いることができる。これによって、分離溝158の側面にもサイドウォール膜116が形成される。ついで、半導体基板101上の全面に絶縁膜117をコンフォーマルに被覆するように形成する。絶縁膜117として、たとえば厚さ10nmのシリコン窒化膜を用いることができる。さらに、分離溝158内に埋込絶縁膜118を埋め込み、CMP法によって平坦化を行う。埋込絶縁膜118として、たとえば厚さ300nmのBPSGBoronPhosphorusdopedSilicateGlass膜を用いることができる。埋込絶縁膜118の形成によって導電膜112,113とフローティングゲート電極膜109との間を完全に埋め込む。その後、図2に示されるように、RIE法によって、導電膜113の上面よりも上に形成されたハードマスク膜114、および絶縁膜117を除去する。続いて、シリサイド化技術を用いて導電膜113の上部にシリサイド膜119を形成する。シリサイド膜119として、たとえばCoSi2,NiSi,PrSi2などを用いることができる。これによって、メモリセルMCの形成領域では、導電膜112,113とシリサイド膜119によって制御ゲート電極膜111Mが形成され、選択トランジスタSTの形成領域では、フローティングゲート電極膜109と導電膜112,113とシリサイド膜119によって選択ゲート電極膜111Sが形成される。そして、図示しない層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第1の実施形態による不揮発性半導体記憶装置が得られる。図4は、第1の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。この図でも一部の絶縁膜の図示を省略している。この不揮発性半導体記憶装置は、図1の構造で、チャネル半導体膜103のメモリセル形成面とは反対側の面にゲート絶縁膜を介してバックゲート電極膜121を備えている。すなわち、Y方向に隣接するNANDストリング群NSG間に、ゲート絶縁膜を介してバックゲート電極膜121を埋め込んだ構造としている。なお、ゲート絶縁膜として図1と図2の埋込絶縁膜106を用いることができる。積層型の不揮発性半導体記憶装置で問題になるのは書き込み動作よりも消去動作である。これは通常の平面型フローティングゲート構造と異なりチャネルに基板を通じて消去電圧を印加することができず、ソース線SLから供給される電圧でチャネル電位を昇圧しなければならないからである。そこで、図4のような構造とすることで、消去時にバックゲート電極膜121に高電圧を印加して、消去特性を改善することができる。つまり、バックゲート電極膜121に高電圧を印加することで、チャネル電位を昇圧でき、その結果、メモリセルMCの一括消去が容易になる。第1の実施形態では、基板面に平行でX方向に延在するシート状のチャネル半導体膜103をスペーサ膜104を介してZ方向に複数積層させ、各チャネル半導体膜103のY方向の一方の側面には、トンネル誘電体膜108を介してY方向に延在するフローティングゲート電極膜109をX方向に所定の間隔で設け、さらにフローティングゲート電極膜109のZ方向の両面には電極間絶縁膜110を介して制御ゲート電極膜111Mを設けた。また、制御ゲート電極膜111Mは、Z方向に配置されるメモリセルMC間を接続するように設けた。これによって、メモリセルMCの投影面積を縮小することができ、積層数を抑制しながら、記憶密度を高めることができるという効果を有する。また、各メモリセルMCは、従来広く用いられてきた平面型フローティングゲート構造と同様の構造を有しているので、従来の平面型フローティングゲート構造を、より高ビット密度の積層型不揮発性半導体記憶装置へ置き換えることが容易になるとともに、従来の平面型フローティングゲート構造と同等のメモリ性能を実現することができる。さらに、既に不揮発性半導体記憶装置として実績のある平面型フローティングゲート構造のメモリセルMCを積層した構造であるので、信頼性確保が容易になるとともに、ユーザ側の習熟期間の短縮を図ることもできる。また、チャネル半導体膜103の全周の両側にフローティングゲート電極膜109を形成せず、チャネル半導体膜103のY方向の一方の側面にのみフローティングゲート電極膜109を形成し、対向する他方の側面にはフローティングゲート電極膜109を形成しないようにした。これによって、他方の側面側にバックゲート電極膜121を配置することができ、メモリセルMCの消去特性をさらに改善することができるという効果を有する。さらに、積層一括加工が可能な形状とすることで、工程数を大きく増大させることなくメモリセルMCを積層して単位面積当たりのビット容量を向上させることができる。すなわち、微細化を行わなくても集積度の向上が可能になるという効果を有する。また、通常のフローティングゲート型のメモリセルMCのSTIShallowTrenchIsolationに相当するスペーサ膜104を形成した後、チャネル半導体膜103上にトンネル誘電体膜108とフローティングゲート電極膜109を形成し、さらに、スペーサ膜104をリセスして電極間絶縁膜110と制御ゲート電極膜111Mとを形成した。このように、通常のフローティングゲート型構造のものとほぼ同一の製造プロセスフローで形成することができ、また、フローティングゲート電極膜109の形状を比較的容易に制御することができるという効果も有する。第2の実施形態第1の実施形態では、メモリセルの制御ゲート電極膜はZ方向の両側に配置される構造を示したが、第2の実施形態では、制御ゲート電極膜がX方向の両側に配置される構造の不揮発性半導体記憶装置について説明する。図5は、第2の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。この図5では、不揮発性半導体記憶装置の構造をわかり易くするために、適宜構造を切り取って描いており、層間絶縁膜の図示は省略している。また、図6は、第2の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、bは、aのVII-VII断面図であり、cはaのVIII-VIII断面図である。なお、図6において、aはb、cのIX-IX断面図に相当している。また、以下では、基板面内でビット線の延在方向をX方向とし、基板面内でビット線に垂直なワード線の延在方向をY方向とし、基板面に垂直な方向をZ方向とする。不揮発性半導体記憶装置は、X方向に延在し、基板面に平行なシート状の活性領域であるチャネル半導体膜103のY方向の一方の主面に、X方向に複数直列に形成されたメモリセルトランジスタMCを含むNANDストリングNSをZ方向にスペーサ膜104を介して複数積層させてなるNANDストリング積層体NSSが、X方向およびY方向に複数配置される構成を有する。ここでは、メモリセルMCの形成面が向かい合うように、一対のNANDストリング積層体NSSが配置され、NANDストリング群NSGを構成しており、NANDストリング群NSGが半導体基板101上にマトリックス状に配置される。隣接するNANDストリング群NSG間は埋込絶縁膜106で分離されている。メモリセルMCは、フローティングゲート型の構造を有する。メモリセルMCは、Y方向に延在するフローティングゲート電極膜109と、フローティングゲート電極膜109のX方向の両側に対向配置される一対の制御ゲート電極膜111Mと、を有する。フローティングゲート電極膜109は、チャネル半導体膜103上にトンネル誘電体膜108を介して形成される。制御ゲート電極膜111Mは、チャネル半導体膜103上でX方向に隣接するメモリセルMCのフローティングゲート電極膜109間に電極間絶縁膜110を介して設けられる。この制御ゲート電極膜111Mは、Z方向に隣接するメモリセルMC間で共有される。さらに、メモリセルMCの形成面が向かい合う一対のNANDストリング積層体NSSのメモリセルMC間でも制御ゲート電極膜111Mが共有される。スペーサ膜104は、Z方向に隣接するメモリセルMCフローティングゲート電極膜109間、および選択トランジスタST間を絶縁している。また、制御ゲート電極膜111Mを共有するY方向に隣接するメモリセルMCのフローティングゲート電極膜109間には、両者を絶縁する埋込絶縁膜131が設けられている。なお、その他の構成については、第1の実施形態とほぼ同様であるので、同一の符号を付して、その説明を省略する。このような構造の不揮発性半導体記憶装置では、任意のメモリセルMCは、半導体基板101に平行な平面内の位置を、選択セルのフローティングゲート電極膜109を挟む2本のワード線WLと1本のビット線BLで選択し、積層された階層をソース線SLで選択することで選択される。個々のメモリセルMCはソース/ドレイン領域となる不純物拡散層を持たず、各制御ゲート電極膜111Mに電圧を印加することによって形成される隣接する制御ゲート電極膜111M間のチャネル半導体膜103、およびフローティングゲート電極膜109直下のチャネル半導体膜103に空乏層を形成することで、チャネル半導体膜103全体に繋がるチャネルを形成する。個々のメモリセルMCは、ソース/ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。詳細は後述するが、第2の実施形態による構造では、第1の実施形態で示したような複雑な積層構造を一括加工して制御ゲート電極膜111Mを形成する必要はないが、選択セルの真横の非選択セルにも電圧が印加されてしまう。しかし、不純物拡散層を有さないメモリセルの構造では、チャネルに高濃度の電子が存在する領域が存在しないので非選択セルにVpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。なお、任意のフローティングゲート電極膜109への書き込み動作および消去動作は、第1の実施形態と同様であるので、その説明を省略する。つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図7-1~図7-4は、第2の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、aのX-X断面図であり、cは、aのXI-XI断面図である。また、aは、bとcのXII-XII断面図に相当している。なお、以下では、半導体基板101に平行に40nmピッチでチャネル半導体膜103とスペーサ膜104とが6層積層され、Y方向のハーフピッチが62nmであり、X方向のハーフピッチが30nmである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。これによって、ハーフピッチが17.0nmである2次元構造のNAND型フラッシュメモリと同等のビット密度を達成することができる。また、周辺回路および引き出し部の形成は通常の不揮発性半導体記憶装置や通常の積層型不揮発性半導体記憶装置の形成方法と同様であるため、詳細な説明を省略する。まず、図7-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板101の全面に、層間絶縁膜102を形成する。層間絶縁膜102としては、たとえば厚さ100nmのシリコン酸化膜を用いることができる。その後、層間絶縁膜102上に、チャネル半導体膜103とスペーサ膜104とを交互に複数層ここでは6層積層する。チャネル半導体膜103としては、たとえば厚さ15nmの非晶質シリコン膜を用いることができ、スペーサ膜104としては、たとえば厚さ25nmのシリコン酸化膜を用いることができる。また、最上層のスペーサ膜104上にハードマスク膜105を形成する。ハードマスク膜105として、たとえば厚さ50nmのシリコン窒化膜を用いることができる。なお、上記した構造で高いカップリング比を達成するにはチャネル幅チャネル半導体膜103の厚さを細くすることが望ましい。さらに、リソグラフィ技術とRIE法によって、ハードマスク膜105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するX方向に延在するトレンチ151をY方向に所定のピッチで形成する。たとえば、トレンチ151の幅を25nmとし、ピッチを232nmに設定することができる。トレンチ151は、図5と図6で、NANDストリング群NSGを形成する領域に対応させて積層膜を分割して、Y方向に隣接するNANDストリング群NSGにおいて互いに隣接する各メモリセルMCのチャネル半導体膜103を分離するものである。その後、トレンチ151内に埋込絶縁膜106を形成し、CMP法によって埋込絶縁膜106の上面を平坦化し、トレンチ151の形成位置以外の領域でハードマスク膜105を露出させる。埋込絶縁膜106として、たとえばCVD法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板101上の全面にハードマスク膜107を形成する。ハードマスク膜107として、たとえば厚さ100nmのシリコン窒化膜を用いることができる。ついで、図7-2に示されるように、リソグラフィ技術とRIE法によって、ハードマスク膜107,105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するX方向に延在するトレンチ152をY方向に所定のピッチで形成する。たとえば、トレンチ152の幅を30nmとすることができる。トレンチ152は、図5と図6で、NANDストリング積層体NSSを形成する領域を区切るものである。その後、エッチング法によって、チャネル半導体膜103をY方向に所定量リセスして、空隙153を形成する。エッチング法として、たとえばコリンによるウエットエッチング、CDEまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜103のリセス量をたとえば60nmとすることができる。ついで、空隙153内のチャネル半導体膜103の側面上にトンネル誘電体膜108を形成する。トンネル誘電体膜108は、たとえば熱酸化、熱窒化等の方法によって形成することができ、その厚さはたとえば8nmとすることができる。また、フローティングゲート電極膜109を半導体基板101上の全面に形成する。フローティングゲート電極膜109として、たとえば厚さ15nmのPドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜109を、チャネル半導体膜103をリセスエッチングして形成した空隙153内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。さらに、等方性エッチングによってフローティングゲート電極膜109のY方向の端部から、ハードマスク膜107,105を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜107,105のリセス量としてたとえば60nmとすることができる。なお、ハードマスク膜107,105のリセス量は、第1の実施形態と同様に、後の工程で電極パタン形成用溝を形成する際に、チャネル半導体膜103を自己整合的に守るように設けられるものである。その後、トレンチ152内を埋込絶縁膜131で埋め込み、CMP法によってトレンチ152の形成位置以外でハードマスク膜107が露出するまで平坦化する。埋込絶縁膜131として、たとえばCVD法によって形成したシリコン酸化膜を用いることができる。ついで、図7-3に示されるように、リソグラフィ技術とRIE法によって、選択ゲート電極膜形成用溝155と、ドレイン領域接続コンタクト形成用溝156とを形成する。選択ゲート電極膜形成用溝155は、対向する一対のNANDストリング積層体NSSの選択トランジスタSTの形成領域のフローティングゲート電極膜109、スペーサ膜104および埋込絶縁膜131の一部が除去されるように、そして、最下層のフローティングゲート電極膜109にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝156は、各NANDストリング積層体NSSのドレイン領域の一部において、最下層のフローティングゲート電極膜109にまで到達するように、積層膜を一括加工することによって形成される。その後、選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156内に導電膜113を埋め込み、CMP法によって平坦化する。導電膜113として、たとえばAsドープ非晶質シリコン膜を用いることができる。これによって、選択トランジスタSTの形成領域では、埋込絶縁膜131を挟んで対向するメモリセルMCのフローティングゲート電極膜109間が導電膜113によって共通接続される。フローティングゲート電極膜109と導電膜113によって選択ゲート電極膜111Sが構成される。また、ドレイン領域接続コンタクト形成用溝156内には、ドレイン領域接続コンタクト113Dが形成される。さらに、半導体基板101上に後に制御ゲート電極膜111Mを加工する際に用いるハードマスク膜114を形成する。ハードマスク膜114として、たとえば厚さ150nmのシリコン酸化膜を用いることができる。ついで、図7-4に示されるように、リソグラフィ技術とRIE法によって、メモリセル形成領域の埋込絶縁膜131、ハードマスク膜114、フローティングゲート電極膜109およびスペーサ膜104を一括加工し、層間絶縁膜102の下面にまで達する制御ゲート電極膜111Mの鋳型となる制御ゲート電極膜形成用溝159を形成する。たとえば、X方向の幅が45nmの制御ゲート電極膜形成用溝159を、X方向に60nmのピッチで形成することができる。なお、制御ゲート電極膜形成用溝159の加工時に、チャネル半導体膜103をエッチングから守るようにハードマスク膜107,105が形成されているので、精密な合わせを行わなくても自己整合的にメモリセルのチャネル半導体膜103を保護することができる。このハードマスク膜107,105は、制御ゲート電極膜形成用溝159の加工時に選択比がとりやすい材料であることが好ましく、シリコン窒化膜の代わりに、SiBN,SiCN、アルミナ、チタニア、ハフニア、ジルコニア等の絶縁膜を用いることもできる。ついで、図6に示されるように、半導体基板101上の全面に電極間絶縁膜110を形成する。電極間絶縁膜110は、制御ゲート電極膜形成用溝159の内面をコンフォーマルに被覆するように形成される。電極間絶縁膜110として、たとえば厚さ11nmのアルミナ膜を用いることができる。さらに、制御ゲート電極膜形成用溝159内を埋め込むように導電膜112を形成する。導電膜112として、たとえばCVD法によって形成される厚さ50nmのTaN/W積層膜を用いることができる。その後、CMP法によって、制御ゲート電極膜形成用溝159内以外の領域に形成された導電膜112を除去する。その後、半導体基板101上の全面に絶縁膜132を形成する。絶縁膜132として、たとえばLPCVD法によって形成された厚さ30nmのシリコン窒化膜を用いることができる。以上によって、制御ゲート電極膜形成用溝159内に埋め込まれた導電膜112は、制御ゲート電極膜111Mとなる。このように、第2の実施形態の構造では制御ゲート電極膜111Mのメタル化が比較的容易であるという利点を有する。そして、層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第2の実施形態による不揮発性半導体記憶装置が得られる。第2の実施形態では、制御ゲート電極膜111Mの加工時に、チャネル半導体膜103とスペーサ膜104との積層膜に制御ゲート電極膜形成用溝159を形成すればよいので、一括加工が第1の実施形態に比較して容易であるという効果を有する。第3の実施形態第3の実施形態では、第1の実施形態の図1と図2に示される構造の不揮発性半導体記憶装置で、フローティングゲート電極膜の端部を加工することで、メモリセルの積層膜厚をさらに縮小することができる製造方法について説明する。図8-1~図8-4は、第3の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、aのXIII-XIII断面図であり、cは、aのXIV-XIV断面図である。また、aは、bとcのXV-XV断面図に相当している。なお、以下では、半導体基板101に平行にチャネル半導体膜103とスペーサ膜104とが4層積層される場合で、ハーフピッチが21.2nmである2次元構造のNAND型フラッシュメモリと同等のビット密度を達成することができる例を挙げて説明する。まず、第1の実施形態の図3-1~図3-4に示した工程と同様に、Z方向に隣接するスペーサ膜104間の空隙153内にトンネル誘電体膜108を形成し、さらに空隙153内をフローティングゲート電極膜109で埋め込む処理を行う。すなわち、図8-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成した後、半導体基板101の全面に、層間絶縁膜102を形成する。層間絶縁膜102としては、たとえば厚さ100nmのシリコン酸化膜を用いることができる。その後、層間絶縁膜102上に、チャネル半導体膜103とスペーサ膜104とを交互に複数層ここでは4層積層する。チャネル半導体膜103としては、たとえば厚さ20nmの非晶質シリコン膜を用いることができ、スペーサ膜104としては、たとえば厚さ20nmのシリコン酸化膜を用いることができる。さらに、最上層のスペーサ膜104上にハードマスク膜105を形成する。ハードマスク膜105として、たとえば厚さ50nmのシリコン窒化膜を用いることができる。その後、リソグラフィ技術とRIE法によって、ハードマスク膜105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するX方向に延在するトレンチ151をY方向に所定のピッチで形成する。たとえば、トレンチ151の幅を25nmとし、ピッチを288nmに設定することができる。トレンチ151は、図1と図2でNANDストリング群NSGを形成する領域に対応させて積層膜を分割して、Y方向に隣接するNANDストリング群NSGにおいて互いに隣接する各メモリセルMCのチャネル半導体膜103を分離するものである。その後、トレンチ151内に埋込絶縁膜106を形成し、CMP法によって埋込絶縁膜106の上面を平坦化し、トレンチ151の形成位置以外の領域でハードマスク膜105を露出させる。埋込絶縁膜106として、たとえばCVD法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板101上の全面にハードマスク膜107を形成する。ハードマスク膜107として、たとえば厚さ100nmのシリコン窒化膜を用いることができる。ついで、リソグラフィ技術とRIE法によって、ハードマスク膜107,105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するX方向に延在するトレンチ152をY方向に所定のピッチで形成する。たとえば、トレンチ152の幅を40nmとすることができる。トレンチ152は、図1と図2で、NANDストリング積層体NSSを形成する領域を区切るものである。その後、エッチング法によって、チャネル半導体膜103をY方向に所定量リセスして、空隙153を形成する。エッチング法として、たとえばコリンによるウエットエッチング、CDEまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜103のリセス量としてたとえば50nmとすることができる。ついで、空隙153内のチャネル半導体膜103の側面上にトンネル誘電体膜108を形成する。トンネル誘電体膜108は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜108の厚さは、たとえば8nmとすることができる。また、フローティングゲート電極膜109を半導体基板101上の全面に形成する。フローティングゲート電極膜109として、たとえば厚さ20nmのPドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜109を空隙153内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。ついで、図8-2に示されるように、トレンチ152の側壁を構成するフローティングゲート電極膜109のY方向の端部から、等方性エッチングによってスペーサ膜104を所定量リセスし、制御ゲート電極膜111Mを埋め込む空隙154を形成する。等方性エッチングとしては、たとえばウエットエッチングやHF/NH3ガスによるドライエッチングを用いることができる。また、スペーサ膜104のリセス量としてたとえば40nmとすることができる。さらに、フローティングゲート電極膜109の表面に酸化膜133を形成する。酸化膜133は、たとえばフローティングゲート電極膜109の表面をプラズマ酸化した厚さ5nmのシリコン酸化膜とすることができる。ついで、図8-3に示されるように、フローティングゲート電極膜109の表面に形成された酸化膜133を等方性エッチングによって除去し、フローティングゲート電極膜109のスペーサ膜104の端面よりもY方向に突出している部分以下、端部というをスリミングする。等方性エッチングとしては、たとえばウエットエッチングやHF/NH3ガスによるドライエッチングを用いることができる。その後、等方性エッチングによってフローティングゲート電極膜109の端部から、ハードマスク膜107,105を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜107,105のリセス量としてたとえば50nmとすることができる。ついで、図8-4に示されるように、半導体基板101上の全面に電極間絶縁膜110を形成する。電極間絶縁膜110は、空隙154の内面をコンフォーマルに覆うように形成される。電極間絶縁膜110として、厚さ10nmのSiO-SiN-SiOONO膜を用いることができる。また、半導体基板101上の全面に導電膜112を形成する。ここで、導電膜112は、トレンチ152内と、トレンチ152内に形成された空隙154内とを埋め込むように形成される。導電膜112として、たとえば厚さ50nmのPドープ多結晶シリコン膜を用いることができる。導電膜112は、メモリセルMCの形成領域では制御ゲート電極膜111Mの一部となり、フローティングゲート電極膜109のZ方向の両側の空隙154内に電極間絶縁膜110を介して電極構成部1112が形成され、トレンチ152には、Z方向に積層される電極構成部1112間を接続する共通接続部1111が形成される。この後は、第1の実施形態の図3-7の選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156の形成処理以降の処理が行われるが、第1の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。ただし、ここでは、ハードマスク膜114として、厚さ80nmのシリコン窒化膜が用いられ、25nmのハーフピッチで電極パタン形成用溝157を形成するものとする。第3の実施形態では、通常のフローティングゲート型のNAND型フラッシュメモリのSTIに相当するスペーサ膜104を形成した後、チャネル半導体膜103上にトンネル誘電体膜108とフローティングゲート電極膜109を形成する。ついで、スペーサ膜104をリセスし、さらにフローティングゲート電極膜109の端部をスリミングする。これによって、電極間絶縁膜110と制御ゲート電極膜111Mとを形成するスペースを形成する通常のフローティングゲート型のNAND型フラッシュメモリとほぼ同一の製造プロセスフローで形成することができるという効果を有する。また、最終的なメモリセルMCの構造も通常のフローティングゲート型構造のものと殆ど変わらない形状であり、従来のフローティングゲート型構造のものと同等のメモリ性能を実現することができる。さらに、1層当たりの積層膜厚を減らすことができるので、特に積層数を増やす場合に有効である。第4の実施形態第4の実施形態では、第1の実施形態の図1と図2に示される構造の不揮発性半導体記憶装置で、フローティングゲート電極膜の端部を加工することで、メモリセルの投影面積をさらに縮小することができる製造方法について説明する。図9-1~図9-3は、第4の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、aのXVI-XVI断面図であり、cは、aのXVII-XVII断面図である。また、aは、bとcのXVIII-XVIII断面図に相当している。なお、以下では、半導体基板101に平行にチャネル半導体膜103とスペーサ膜とが4層積層される場合で、ハーフピッチが19.0nmである2次元構造平面型フローティングゲート構造のNAND型フラッシュメモリと同等のビット密度を達成することができる例を挙げて説明する。まず、図9-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成した後、半導体基板101の全面に、層間絶縁膜102を形成する。層間絶縁膜102としては、たとえば厚さ100nmのシリコン酸化膜を用いることができる。続いて、層間絶縁膜102上に、チャネル半導体膜103とスペーサ膜104とを交互に複数層ここでは4層積層する。チャネル半導体膜103としては、たとえば厚さ20nmの非晶質シリコン膜を用いることができ、スペーサ膜104としては、たとえば厚さ75nmのシリコン酸化膜を用いることができる。さらに、最上層のスペーサ膜104上にハードマスク膜105を形成する。ハードマスク膜105として、たとえば厚さ50nmのシリコン窒化膜を用いることができる。その後、リソグラフィ技術とRIE法によって、ハードマスク膜105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工し、層間絶縁膜102の一部まで達するX方向に延在するトレンチ151をY方向に所定のピッチで形成する。たとえば、トレンチ151の幅を25nmとし、ピッチを232nmに設定することができる。トレンチ151は、図1と図2でNANDストリング群を形成する領域に対応させて積層膜を分割して、Y方向に隣接するNANDストリング群NSGにおいて互いに隣接する各メモリセルMCのチャネル半導体膜103を分離するものである。その後、トレンチ151内に埋込絶縁膜106を形成し、CMP法によって埋込絶縁膜106の上面を平坦化し、トレンチ151の形成位置以外の領域でハードマスク膜105を露出させる。埋込絶縁膜106として、たとえばCVD法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板101上の全面にハードマスク膜107を形成する。ハードマスク膜107として、たとえば厚さ100nmのシリコン窒化膜を用いることができる。ついで、半導体基板101上の全面に図示しないマスク膜を形成し、リソグラフィ技術とRIE法によって、ハードマスク膜107,105、スペーサ膜104およびチャネル半導体膜103からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するX方向に延在するトレンチ152をY方向に所定のピッチで形成する。トレンチ152の幅をたとえば30nmとすることができる。トレンチ152は、図1と図2で、NANDストリング積層体NSSを形成する領域を区切るものである。マスク膜としては、たとえばCVDカーボン膜を用いることができる。トレンチ152の形成後、マスク膜を除去する。その後、エッチング法によって、チャネル半導体膜103をY方向に所定量リセスして、空隙153を形成する。エッチング法として、たとえばコリンによるウエットエッチング、CDEまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜103のリセス量をたとえば60nmとすることができる。ついで、空隙153内のチャネル半導体膜103の側面上にトンネル誘電体膜108を形成する。トンネル誘電体膜108は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜108の厚さは、たとえば8nmとすることができる。また、フローティングゲート電極膜109の一部となる導電膜134を半導体基板101上の全面に形成する。導電膜134として、たとえば厚さ20nmのPドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、導電膜134を、チャネル半導体膜103をリセスエッチングして形成した空隙153の端部スペーサ膜104のY軸方向の端部から所定量、たとえば30nm後退した位置まで残存させるように連続的にリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。ついで、図9-2に示されるように、等方性エッチングによってスペーサ膜104を等方エッチングする。ここでは、導電膜134のY方向の端部から等方的にスペーサ膜104のエッチングが進行する。その結果、スペーサ膜104には、導電膜134の周囲に略お椀形状の空隙160が形成される。等方性エッチングとしては、たとえばウエットエッチングやHF/NH3ガスによるドライエッチングを用いることができる。また、スペーサ膜104のリセス量としてたとえば20nmとすることができる。さらに、半導体基板101上の全面に、フローティングゲート電極膜109の一部となる導電膜135を形成し、ドライエッチングによって空隙160内部にのみ導電膜135を残存させるようにリセスを行う。導電膜135としては、たとえば厚さ20nmのPドープ非晶質シリコン膜を用いることができる。また、エッチングガスとして、たとえば塩素ガスを用いることができる。なお、導電膜134,135によってフローティングゲート電極膜109が構成される。ついで、図9-3に示されるように、トレンチ152の側壁を構成する導電膜135のY方向の端部から、等方性エッチングによってスペーサ膜104を所定量リセスし、制御ゲート電極膜111Mを埋め込む空隙154を形成する。等方性エッチングとしては、たとえばウエットエッチングやHF/NH3ガスによるドライエッチングを用いることができる。スペーサ膜104のリセス量をたとえば30nmとすることができる。さらに、等方性エッチングによって、ハードマスク膜107,105を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜107,105のリセス量をたとえば70nmとすることができる。ついで、半導体基板101上の全面に電極間絶縁膜110を形成する。電極間絶縁膜110は、空隙154の内面をコンフォーマルに覆うように形成される。電極間絶縁膜110として、厚さ11nmのSiN-SiO-SiN-SiONONO膜を用いることができる。さらに、また、半導体基板101上の全面に制御ゲート電極膜となる導電膜112を形成する。ここで、導電膜112は、トレンチ152内と、トレンチ152内に形成された空隙154内とを埋め込むように形成される。導電膜112として、たとえば厚さ50nmのPドープ多結晶シリコン膜を用いることができる。これによって、導電膜112は、フローティングゲート電極膜109間の空隙154内に電極間絶縁膜110を介して電極構成部1112が形成され、Z方向に積層される電極構成部1112がZ方向に延在する共通接続部1111で互いに接続された構造となる。この後は、第1の実施形態の図3-7の選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156の形成処理以降の処理が行われるが、第1の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。ただし、ここでは、ハードマスク膜114として、LPCVD法によって形成された厚さ80nmのシリコン窒化膜が用いられ、25nmのハーフピッチで電極パタン形成用溝157を形成するものとする。第4の実施形態では、通常のフローティングゲート型のNAND型フラッシュメモリのSTIに相当するスペーサ膜104を形成した後、チャネル半導体膜103上にトンネル誘電体膜108とフローティングゲート電極膜109となる導電膜134を形成する。ついで、スペーサ膜104の端部の周囲をリセスし、リセスした箇所に導電膜135を埋め込み、フローティングゲート電極膜109のY方向端部を拡張する。これによって、フローティングゲート電極膜109の表面積が拡大されるので、フローティングゲート電極膜109の長さを抑制することができ、メモリセルMCの平面面積を小さくすることができるという効果を第1の実施形態の効果に加えて得ることができる。なお、第4の実施形態による構造は、比較的少ない積層数のメモリセルに適している。第5の実施形態図10は、第2の実施形態による不揮発性半導体記憶装置の製造工程での断面構造の一例を示す図である。ここでは、フローティングゲート電極膜109の形成位置での基板面に平行な方向の断面図を示している。図10aに示されるように、制御ゲート電極膜形成用溝159をエッチング加工した際に、加工ばらつきが生じ、制御ゲート電極膜形成用溝159の位置がたとえばY方向にずれてしまうことがある。図10aでは、制御ゲート電極膜形成用溝159の位置がY方向の負方向にずれてしまい、トンネル誘電体膜108が除去されてしまっている場合が示されている。その後、制御ゲート電極膜形成用溝159内に電極間絶縁膜110と制御ゲート電極膜111Mとを形成すると、図10bに示されるように、制御ゲート電極膜形成用溝159のY方向の負方向側側面では、トンネル誘電体膜108が除去されているために、チャネル半導体膜103の側面上に電極間絶縁膜110を介して制御ゲート電極膜111Mが形成される構造となる。このように、制御ゲート電極膜111Mとチャネル半導体膜103とが接近した場合、チャネルから制御ゲート電極膜111Mへと直接トンネル電流が流れてしまうという問題が生じる。すなわち、第2の実施形態に記載したような形成方法では、加工ばらつきによってチャネル半導体膜103と制御ゲート電極膜111Mとの間に電極間絶縁膜110しか存在しない状態が発生する可能性があり、この場合にはチャネル半導体膜103から制御ゲート電極膜111Mへのリークが発生する虞がある。そこで、第5の実施形態では、第2の実施形態の図5と図6に示される構造の不揮発性半導体記憶装置で、上記のような問題の発生を防止することができる不揮発性半導体記憶装置の製造方法について説明する。図11-1~図11-7は、第5の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、aのXIX-XIX断面図であり、cは、aのXX-XX断面図である。なお、aは、bとcのXXI-XXI断面図に相当している。まず、図11-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成し、半導体基板101の全面に、メモリセルを構成する層間絶縁膜102を形成する。層間絶縁膜102としては、たとえば厚さ100nmのシリコン酸化膜を用いることができる。その後、層間絶縁膜102上に、フローティングゲート電極膜109とスペーサ膜104とを交互に複数層積層する。ここでは、フローティングゲート電極膜109とスペーサ膜104とを共に6層積層させる。フローティングゲート電極膜109としては、たとえば厚さ30nmのPドープ非晶質シリコン膜を用いることができ、スペーサ膜104としては、たとえば厚さ25nmのシリコン酸化膜を用いることができる。また、最上層のスペーサ膜104上にハードマスク膜105を形成する。ハードマスク膜105として、たとえば厚さ50nmのシリコン窒化膜を用いることができる。さらに、リソグラフィ技術とRIE法によって、ハードマスク膜105、スペーサ膜104およびフローティングゲート電極膜109からなる積層膜を一括加工して、層間絶縁膜102の一部まで達するY方向に隣接するメモリセルMC間でフローティングゲート電極膜109を分離するトレンチ161を形成する。トレンチ161は、X方向に延在する形状を有するが、選択ゲート電極膜が形成される領域には形成されない。つまり、トレンチ161は、X方向には隣接する選択ゲート電極膜形成領域の間に設けられ、Y方向には所定のピッチで設けられる。また、Y方向のピッチは、図5と図6で、メモリセルMCが向かい合うNANDストリング群NSGのY方向の寸法とされる。たとえば、トレンチ161のY方向の幅を30nmとし、Y方向のピッチを240nmに設定することができる。その後、トレンチ161内に埋込絶縁膜131を形成し、CMP法によって埋込絶縁膜131の上面を平坦化し、トレンチ161の形成位置以外の領域でハードマスク膜105を露出させる。埋込絶縁膜131として、たとえばCVD法によって形成されたシリコン酸化膜を用いることができる。ついで、図11-2に示されるように、リソグラフィ技術とRIE法によって、メモリセルMCの形成領域の埋込絶縁膜131、ハードマスク膜105、スペーサ膜104およびフローティングゲート電極膜109からなる積層膜を一括加工して、層間絶縁膜102の一部まで達する制御ゲート電極膜の鋳型となる制御ゲート電極膜形成用溝159を形成する。たとえば、X方向の幅が45nmの制御ゲート電極膜形成用溝159を、X方向に60nmのピッチで形成することができる。ついで、半導体基板101上の全面に電極間絶縁膜110を形成する。電極間絶縁膜110は、制御ゲート電極膜形成用溝159の内面をコンフォーマルに被覆するように形成される。電極間絶縁膜110として、たとえば厚さ11nmのハフニア膜を用いることができる。また、制御ゲート電極膜形成用溝159内に制御ゲート電極膜の一部となる導電膜112を埋め込む。導電膜112として、たとえば厚さ30nmのPドープ非晶質シリコン膜を用いることができる。その後、CMP法によって、制御ゲート電極膜形成用溝159内以外の領域に形成された導電膜112と電極間絶縁膜110を除去する。さらに、半導体基板101上の全面にチャネル半導体膜103加工用のハードマスク膜136を形成する。ハードマスク膜136として、たとえば厚さ150nmのシリコン窒化膜を用いることができる。ついで、図11-3に示されるように、リソグラフィ技術とRIE法によって、ハードマスク膜136,105、スペーサ膜104およびフローティングゲート電極膜109からなる積層膜を一括加工して、層間絶縁膜102の底部まで達するX方向に延在するトレンチ151をY方向に所定のピッチで形成する。トレンチ151は、図5と図6でNANDストリング群NSGを形成する領域を区切るものであり、Y方向のピッチは、NANDストリング群NSGのY方向の寸法とされる。たとえば、40nmの幅のトレンチ151をY方向に240nmのピッチで形成することができる。その後、図11-4に示されるように、エッチング法によって、フローティングゲート電極膜109をY方向に所定量リセスして、空隙162を形成する。エッチング法として、たとえばコリンによるウエットエッチング、CDEまたは塩素ガスによるドライエッチングなどを用いることができる。また、フローティングゲート電極膜109のリセス量をたとえば40nmとすることができる。ついで、空隙162内のフローティングゲート電極膜109の側面上にトンネル誘電体膜108を形成する。トンネル誘電体膜108として、たとえばALD法によって形成される厚さ7nmのシリコン酸化膜などを用いることができる。また、チャネル半導体膜103を半導体基板101上の全面に形成する。チャネル半導体膜103として、たとえば厚さ10nmの非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、チャネル半導体膜103を、フローティングゲート電極膜109をリセスエッチングして形成した空隙162内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。このように、制御ゲート電極膜形成用溝159内に電極間絶縁膜110と制御ゲート電極膜となる導電膜112とを埋め込んだ後、導電膜112のY方向端部に近接してトレンチ151を設け、フローティングゲート電極膜109をリセスして形成した空隙162内にトンネル誘電体膜108とチャネル半導体膜103を形成するようにしたので、制御ゲート電極膜導電膜112とチャネル半導体膜103の間には、トンネル誘電体膜108と電極間絶縁膜110とが存在する構造となる。また、空隙162内にトンネル誘電体膜108を形成してからチャネル半導体膜103を設けるようにしたので、フローティングゲート電極膜109の幅はチャネル半導体膜103の幅よりも広くなる。その後、トレンチ151内を埋込絶縁膜106で埋め込み、CMP法によってトレンチ151の形成位置以外でハードマスク膜136が露出するまで平坦化する。埋込絶縁膜106として、たとえばCVD法によって形成したシリコン酸化膜を用いることができる。ついで、図11-5に示されるように、リソグラフィ技術とRIE法によって、選択ゲート電極膜形成用溝155と、ドレイン領域接続コンタクト形成用溝156とを形成する。選択ゲート電極膜形成用溝155は、対向する一対のNANDストリング積層体NSSの選択トランジスタSTの形成領域のハードマスク膜136,105、スペーサ膜104、フローティングゲート電極膜109および層間絶縁膜102からなる積層膜の一部が除去されるように、そして最下層のフローティングゲート電極膜109にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝156は、各NANDストリング積層体NSSのドレイン領域の一部が除去されるように、そして最下層のフローティングゲート電極膜109にまで到達するように、積層膜を一括加工することによって形成される。その後、選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156内に導電膜113を埋め込み、CMP法によって平坦化して、選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156内にのみ残存させる。導電膜113として、たとえば厚さ80nmのPドープ非晶質シリコン膜を用いることができる。これによって、選択トランジスタSTの形成領域では、埋込絶縁膜131を挟んで対向するメモリセルMCのフローティングゲート電極膜109間が共通接続される。また、ドレイン領域接続コンタクト形成用溝156内には、ドレイン領域接続コンタクト113Dが形成される。ついで、図11-6に示されるように、半導体基板101上の全面に層間絶縁膜137を形成する。層間絶縁膜137として、たとえば厚さ50nmのシリコン酸化膜を用いることができる。その後、リソグラフィ技術とRIE法によって、制御ゲート電極膜111Mと選択ゲート電極膜111Sに到達するコンタクトホール163を形成する。その後、半導体基板101上の全面に、導電膜139,140とハードマスク膜141を形成する。導電膜139として、たとえばCVD法によって形成された厚さ50nmのPドープ非晶質シリコン膜を用いることができ、導電膜140として、厚さ50nmのTaN/タングステン積層膜を用いることができる。また、ハードマスク膜141として、厚さ80nmのシリコン窒化膜を用いることができる。導電膜139は、コンタクトホール163内に埋め込まれ、コンタクトプラグ138となる。ついで、リソグラフィ技術とRIE法によって、ハードマスク膜141と導電膜139,140とを加工して、所定のハーフピッチの制御ゲート電極パタン142を、コンタクトプラグ138を形成した領域上に形成する。ここでは、X方向のハーフピッチが30nmの制御ゲート電極パタン142を形成する。なお、導電膜112、コンタクトプラグ138、導電膜139,140によって制御ゲート電極膜111Mが構成され、フローティングゲート電極膜109、導電膜113、コンタクトプラグ138、導電膜139,140によって選択ゲート電極膜111Sが構成される。ついで、図11-7に示されるように、制御ゲート電極パタン142のサイドウォール膜143を形成する。サイドウォール膜143として、たとえば低温ALD法で形成される厚さ5nmのシリコン酸化膜を用いることができる。続いて、半導体基板101上の全面に段差被覆性の良好でない成膜法を用いて絶縁膜144を形成する。絶縁膜144として、たとえばPECVDPlasmaEnhancedCVD法で形成される厚さ100nmのTEOSTetraethoxysilane膜などを用いることができる。これによって、X方向に隣接する制御ゲート電極パタン142間にエアギャップ145が形成される。このように制御ゲート電極パタン142間にエアギャップ145を形成することで、制御ゲート電極膜111M間の寄生容量を削減することができる。そして、層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第5の実施形態による不揮発性半導体記憶装置が得られる。第5の実施形態では、最初に高濃度にドーパントをドープしたフローティングゲート電極膜109をスペーサ膜104を介して積層し、ついで、制御ゲート電極膜形成用溝159を形成し、そこに電極間絶縁膜110と制御ゲート電極膜111Mとを埋め込む。その後、電極間絶縁膜110のY方向端部に近接してトレンチ151を形成し、フローティングゲート電極膜109をリセスした空隙162にトンネル誘電体膜108とチャネル半導体膜103を埋め込むようにした。これによって、チャネル半導体膜103と制御ゲート電極膜111Mとの間に電極間絶縁膜110とトンネル誘電体膜108とを形成することができる。その結果、制御ゲート電極膜111Mとチャネル半導体膜103との間に電極間絶縁膜110しか存在しない状態を回避することができ、チャネル半導体膜103から制御ゲート電極膜111Mへのリークを防止することができるという効果を有する。また、フローティングゲート電極膜109の幅をチャネル半導体膜103の幅に比して広くすることが容易であるので、チャネルの制御性を高めることができるとともに、カップリング比の確保が容易になるという効果も有する。第6の実施形態第1~第5の実施形態で説明した製造方法では、メモリセルMCは、多結晶シリコン成膜時は非晶質であるが最終的には結晶化されて多結晶となるからなるチャネル半導体膜103上に形成されるTFTThinFilmTransistorである。しかし、TFTには、粒界の影響を受けるために高い移動度が達成し難いこと、粒界の影響でセル特性、たとえばしきい値分布がばらつき易くなること等の欠点がある。そこで、第6の実施形態では、チャネル半導体膜103を単結晶で構成する不揮発性半導体記憶装置の製造方法について説明する。図12-1~図12-7は、第6の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、aのXXII-XXII断面図であり、cは、aのXXIII-XXIII断面図である。また、aは、bとcのXXIV-XXIV断面図に相当している。なお、以下では、半導体基板101に平行に60nmピッチでチャネル半導体膜103と犠牲膜146とが6層積層され、Y方向のハーフピッチが62nmであり、X方向のハーフピッチが25nmである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。まず、図12-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成し、半導体基板101のメモリセルMCの形成領域で、半導体基板101を露出させる。半導体基板101として、たとえばシリコン基板を用いることができる。ついで、半導体基板101上の全面に、単結晶の犠牲膜146と単結晶のチャネル半導体膜103とを交互に複数層積層する。ここでは、同じ厚さの6層の犠牲膜146と同じ厚さの5層のチャネル半導体膜103とを交互に形成した後、これらのチャネル半導体膜103よりも厚いチャネル半導体膜103bを、最上層の犠牲膜146上に形成する。単結晶の犠牲膜146とチャネル半導体膜103,103bは、選択エピタキシャル成長法またはブランケットエピタキシャル成長法を用いて形成することができる。犠牲膜146としては、たとえば厚さ20nmの単結晶シリコンゲルマニウム膜を用いることができ、チャネル半導体膜103としては、たとえば厚さ40nmの単結晶シリコン膜を用いることができ、チャネル半導体膜103bとしては、たとえば厚さ50nmの単結晶シリコン膜を用いることができる。その後、最上層のチャネル半導体膜103bの上部を酸化してスペーサ膜147を形成する。スペーサ膜147は、たとえばチャネル半導体膜103bの上部20nmを酸化させることによって形成される厚さ40nmのシリコン熱酸化膜を用いることができる。さらに、スペーサ膜147上にハードマスク膜105を形成する。ハードマスク膜105として、たとえば厚さ50nmのシリコン窒化膜を用いることができる。なお、ハードマスク膜105としては、シリコン窒化膜以外にもSiCN,SiBN、アルミナ、チタニア、ジルコニア等を用いることも可能であるが、後述するようにリセスエッチングし易い材料であることが好ましい。ついで、図12-2に示されるように、リソグラフィ技術とRIE法によって、ハードマスク膜105、スペーサ膜147、チャネル半導体膜103,103bおよび犠牲膜146からなる積層膜を一括加工して、半導体基板101まで達するX方向に延在するトレンチ151をY方向に所定のピッチで形成する。たとえば、トレンチ151の幅を25nmとし、ピッチを248nmに設定することができる。トレンチ151は、図1と図2で、メモリセルMCが向かい合うNANDストリング群NSGを形成する領域に対応させて積層膜を分割して、Y方向に隣接するNANDストリング群NSGにおいて互いに隣接する各メモリセルMCのチャネル半導体膜103を分離するものである。さらに、トレンチ151内に埋込絶縁膜106を形成し、CMP法によって埋込絶縁膜106の上面を平坦化し、トレンチ151の形成位置以外の領域でハードマスク膜105を露出させる。埋込絶縁膜106として、たとえばCVD法によって形成されたシリコン酸化膜を用いることができる。その後、半導体基板101上の全面にハードマスク膜107を形成する。ハードマスク膜107として、たとえば厚さ100nmのシリコン窒化膜を用いることができる。ついで、図12-3に示されるように、リソグラフィ技術とRIE法によって、ハードマスク膜107,105、スペーサ膜147、チャネル半導体膜103,103bおよび犠牲膜146からなる積層膜を一括加工して、半導体基板101まで達するX方向に延在するトレンチ152をY方向に所定のピッチで形成する。トレンチ152の幅をたとえば25nmとすることができる。トレンチ152は、図1と図2で、NANDストリング積層体NSSを形成する領域を区切るものである。その後、図12-4に示されるように、エッチング法によって、犠牲膜146を選択的に除去して、空隙164を形成する。エッチング法として、たとえば弗酸/硝酸/純水=1:90:60の混合溶液によるウエットエッチング、CDEまたは塩素ガスによるドライエッチングなどを用いることができる。これによって、チャネル半導体膜103,103bは埋込絶縁膜106で支持される構造となる。ついで、図12-5に示されるように、犠牲膜146の除去によって露出したチャネル半導体膜103,103bの全面を酸化して酸化膜148を形成し、空隙164内を酸化膜148で完全に埋め込む。酸化膜として、たとえば、チャネル半導体膜103,103bの片側上下両面10nmを水蒸気酸化によって酸化して約20nmのシリコン熱酸化膜を形成することができる。片側が10nm酸化されることによって、チャネル半導体膜103,103bの厚さは約20nmとなる以下、最上層のチャネル半導体膜も符号103で表記する。また、Z方向に隣接するチャネル半導体膜103間は、酸化膜148で分離された構造となる。その後、等方性ドライエッチングによって、トレンチ152内に形成された酸化膜148を20nm除去し、トレンチ152内でチャネル半導体膜103のY方向の端面を露出させる。等方性ドライエッチングとして、NF3とNH3のプラズマで生成されるダウンフローラジカルを用いることができる。ついで、図12-6に示されるように、エッチング法によって、チャネル半導体膜103をY方向に所定量リセスして、空隙153を形成する。エッチング法として、たとえばコリンによるウエットエッチング、CDEまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜103のリセス量としてたとえば50nmとすることができる。また、空隙153内のチャネル半導体膜103の側面上にトンネル誘電体膜108を形成する。トンネル誘電体膜108は、たとえば熱酸化、熱窒化、プラズマ窒化等の方法によって形成することができる。さらに、フローティングゲート電極膜109を半導体基板101上の全面に形成する。フローティングゲート電極膜109として、たとえば厚さ15nmのPドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜109を空隙153内にのみ残存させるように連続的にリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。これによって、通常の平面型フローティングゲート構造のNAND型フラッシュメモリと同様に単結晶シリコン上にトンネル誘電体膜108を介してフローティングゲート電極膜109が積層された構造が形成される。ついで、図12-7に示されるように、トレンチ152の側壁を構成するフローティングゲート電極膜109のY方向の端部から、等方性エッチングによって酸化膜148を所定量リセスし、制御ゲート電極膜111Mを埋め込む空隙154を形成する。等方性エッチングとしては、たとえばウエットエッチングや、HF/NH3ガスまたはNF3とNH3のプラズマで生成されるダウンフローラジカルによるドライエッチングなどを用いることができる。また、酸化膜148のリセス量をたとえば40nmとすることができる。さらに、等方性エッチングによってフローティングゲート電極膜109のY方向の端部から、ハードマスク膜107,105を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜107,105のリセス量をたとえば50nmとすることができる。その後、半導体基板101上の全面に電極間絶縁膜110を形成する。電極間絶縁膜110は、空隙154の内面をコンフォーマルに覆うように形成される。電極間絶縁膜110として、厚さ9nmのSiO-SiN-SiOONO膜を用いることができる。また、半導体基板101上の全面に制御ゲート電極膜111Mの一部となる導電膜112を形成する。ここで、導電膜112は、トレンチ152内と、トレンチ152内に形成された空隙154内とを埋め込むように形成される。導電膜112として、たとえば厚さ50nmのPドープ多結晶シリコン膜を用いることができる。導電膜112は、制御ゲート電極膜111Mと選択ゲート電極膜111Sの一部となり、空隙154内には電極構成部1112が形成され、フローティングゲート電極膜109間に電極間絶縁膜110を介してZ方向に積層される制御ゲート電極膜111Mの電極構成部1112がZ方向に延在する共通接続部1111で互いに接続される構造となる。これによって、チャネル半導体膜103上にトンネル誘電体膜108/フローティングゲート電極膜109/電極間絶縁膜110/導電膜112制御ゲート電極膜111Mが積層された構造が形成される。これ以降は、第1の実施形態の図3-7の選択ゲート電極膜形成用溝155とドレイン領域接続コンタクト形成用溝156の形成処理以降の処理が行われるが、第1の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。第6の実施形態では、基板面に平行でX方向に延在する単結晶の犠牲膜146と単結晶のチャネル半導体膜103,103bをZ方向に複数交互に積層し、X方向に延在するトレンチ152を形成した後、犠牲膜146を除去した空隙164を埋めるようにチャネル半導体膜103,103bを酸化させた酸化膜148を形成する。ついで、チャネル半導体膜103,103bを所定量リセスして空隙153を形成し、空隙153内にトンネル誘電体膜108を形成した後、フローティングゲート電極膜109を空隙153内に埋め込む。その後、酸化膜148を所定量リセスして、電極間絶縁膜110と制御ゲート電極膜111Mとを形成した。これによって、チャネル半導体膜103を粒界の存在しない単結晶半導体膜とすることができ、高い移動度を有し、しきい値分布のばらつきを抑えた不揮発性半導体記憶装置を形成することができる。また、チャネル半導体膜103は半導体基板101に平行に積層されるため、半導体基板101の結晶情報を利用してチャネル半導体膜103の単結晶化を行うことができるという効果を有する。第7の実施形態第7の実施形態では、上記した実施形態による不揮発性半導体記憶装置のスケーリングシナリオについて説明する。図13は、実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図であり、aは第1の実施形態による不揮発性半導体記憶装置の構造を示しており、bはaの変形例を示している。図13aに示される不揮発性半導体記憶装置の構造は既に説明したように、一方の側面にトンネル誘電体膜108を介してフローティングゲート電極膜109が形成されたチャネル半導体膜103が高さ方向に積層され、フローティングゲート電極膜109の上下面と側面の3面に電極間絶縁膜110を介して制御ゲート電極膜111Mが形成される構造となっている。これに対して、図13bに示される不揮発性半導体記憶装置の構造は、一方の側面にトンネル誘電体膜108を介してフローティングゲート電極膜109が形成されたチャネル半導体膜103が高さ方向に積層され、フローティングゲート電極膜109の側面にのみ電極間絶縁膜110を介して制御ゲート電極膜111Mが形成される構造となっている。つまり、フローティングゲート電極膜109の1面側面にのみ電極間絶縁膜110が形成されている。これは、上下のフローティングゲート電極膜109間に制御ゲート電極膜111Mが入り込まないためである。なお、その他の構造は、第1の実施形態で説明したものと同じであるので、その説明を省略する。上記した実施形態による積層型不揮発性半導体記憶装置は、積層数を増やすことによって、実効的なハーフピッチを縮小することが可能である。ただし、積層数を単純に増やしていくとメモリセルMCの積層膜厚が増大し、加工難度が増大するとともに、第1の実施形態に記載したように積層された各チャネル半導体膜103の引き出し部180が巨大化してしまう。そこで、積層数がそれほど多くない段階では、図13aに示されるフローティングゲート電極膜109の3面に電極間絶縁膜110を形成する構造を採用することが望ましい。図13aの構造は、現在量産されているフローティングゲート型のNAND型フラッシュメモリとほぼ同一の構造であり、メモリ動作や信頼性確保についての問題は少ない。しかし、積層数、積層膜厚ともに増大しやすい。一方、積層数が増大する段階では、図13bに示されるフローティングゲート電極膜109の1面だけを利用する構造を採用することが望ましい。これによってメモリセルMCの投影面積を減らすとともに、メモリセルMCの積層数と積層膜厚を抑制することができる。しかし、積層数、積層膜厚ともに抑制するには、電極間絶縁膜110にhigh-k材料を採用したり、あるいは電極間絶縁膜110に電荷を蓄積する膜構造を採用したりするなどの工夫が要求される。図14は、実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。この図で、横軸はメモリセルMCの積層数を示し、縦軸は平面型フローティングゲート構造とした場合の等価なハーフピッチnmを示している。また、曲線S1は、MLC2bits/cell相当のハーフピッチのスケーリングシナリオであり、曲線S2は、TLC3bits/cell相当のハーフピッチのスケーリングシナリオである。この図の曲線S1に示されるMLCを用いる場合、ハーフピッチで20nm世代程度から本構造を導入すると、その後の5世代は図13aの従来型のフローティングゲート構造でスケーリング微細化が可能であり、その後の3世代は、図13bの構造でさらにスケーリング微細化が可能であることが分かる。さらに、フローティングゲート型構造では比較的実現が容易なTLCを用いることで、曲線S2に示されるようにさらなるスケーリングが可能であることも分かる。なお、以上の実施形態は一例であり、不揮発性半導体記憶装置の積層数が上記した例に限定されるものではなく、4層や6層以外の積層数としてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"