"故障処理回路において、テスト対象メモリMUTから故障ロケーション情報を識別するために使用される故障捕捉回路であって、前記MUTは、複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、複数のチャネルを備え、前記MUTに結合するよう適応されると共に、テスト信号を前記MUTに加え、前記MUTからの出力信号を故障情報に処理するよう動作する故障検出回路と、故障メモリ回路と、該故障メモリ回路を前記故障検出回路に結合する高速リンクと、を備える、故障捕捉回路。前記故障検出回路はテストヘッドに配置され、前記故障メモリ回路はメインフレームに配置される、請求項1記載の故障捕捉回路。前記高速リンクは、前記複数のチャネル数未満の所定数の信号パスを採用する、請求項1記載の故障捕捉回路。前記高速リンクはシリアルデータリンクを含む、請求項3記載の故障捕捉回路。前記高速リンクは、前記故障検出回路の出力に結合されるクロック回復コーダと、前記メモリの入力に接続されるクロック回復デコーダと、を備える、請求項4記載の故障捕捉回路。前記故障メモリ回路は、I/O選択ロジックおよび該I/O選択ロジックの出力に配置されるルーティング回路を含むスライス回路と、複数のメモリバンクを含み、該バンクが、実質的に同様のアドレス行および列を有し、前記故障信号をランダムモードで受信するように構成され、バーストモード入力および出力それぞれを有する、メモリと、前記バーストモード出力それぞれに結合され、前記バンク入力への調整パスを有し、前記バンクが所定量のデータを捕捉した後、前記バンクの前記実質的に同様の各アドレスが同じデータを含むことを保証するように動作する、調整回路と、を備える、請求項1記載の故障捕捉回路。前記故障検出回路は、第1のパターン発生回路に応答し、前記故障捕捉回路は、前記故障メモリ回路の出力に配置される転送回路と、前記スライス回路に結合され、前記故障メモリ回路から冗長解析回路への故障データの転送を行うように動作する、第2のパターン発生回路と、をさらに備える、請求項6記載の故障捕捉回路。前記転送回路は、前記スライス出力を前記冗長解析回路の選択された部分にルーティングする出力セレクタを備える、請求項7記載の故障捕捉回路。故障処理回路において、テスト対象メモリMUTから故障ロケーション情報を識別するために使用される故障捕捉回路であって、前記MUTは、複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、複数のチャネルを備え、前記MUTに結合するよう適応されると共に、テスト信号を前記MUTに加え、前記MUTからの出力信号を故障情報に処理するよう動作する故障検出回路と、故障メモリ回路であって、複数のメモリバンクを含み、該バンクが、実質的に同様のアドレス行および列を有し、前記故障信号をランダムモードで受信するように構成され、バーストモード入力および出力それぞれを有する、メモリ、および前記バーストモード出力それぞれに結合され、前記バンク入力への調整パスを有し、前記バンクが所定量のデータを捕捉した後、前記バンクの前記実質的に同様の各アドレスが同じデータを含むことを保証するように動作する、調整回路を含む、故障メモリ回路と、を備える、故障捕捉回路。前記複数のメモリバンクは、複数のSDRAMメモリを含む、請求項9記載の故障捕捉回路。前記調整回路は、キャッシュメモリを備える、請求項10記載の故障捕捉回路。前記キャッシュメモリは、FIFO回路を備える、請求項11記載の故障捕捉回路。前記故障メモリ回路を前記故障検出回路に結合する高速リンクをさらに備える、請求項9記載の故障捕捉回路。前記故障メモリ回路は、I/O選択ロジックと該I/O選択ロジックの出力に配置されるルーティング回路とを含むスライス回路を含む、請求項9記載の故障捕捉回路。前記故障検出回路は、第1のパターン発生回路に応答し、前記故障捕捉回路は、前記故障メモリ回路の出力に配置される転送回路と、前記スライス回路に結合され、前記故障メモリ回路から冗長解析回路への故障データの転送を行うように動作する、第2のパターン発生回路と、をさらに備える、請求項14記載の故障捕捉回路。前記転送回路は、前記スライス出力を前記冗長解析回路の選択された部分にルーティングする出力セレクタを備える、請求項15記載の故障捕捉回路。MUTからの故障データを判定し、該故障データを解析して前記MUTを修復する故障処理回路であって、故障捕捉回路であって、第1のパターン発生器に応答し、前記MUTに結合するよう適応されると共に、テスト信号を前記MUTに加え、前記MUTからの出力信号を故障情報に処理するよう動作する故障検出回路、および前記MUTの所定部分に対応する記憶容量および出力転送回路を有する故障メモリ回路、を含む故障捕捉回路と、前記MUTの修復するための手順を確立する冗長解析回路と、前記第1のパターン発生器から独立して、前記出力転送回路に沿った故障データの転送をサポートするように動作する第2のパターン発生回路と、を備える、故障処理回路。前記故障検出回路は、半導体テスタのテストヘッドに配置され、前記故障メモリ回路は、前記テストヘッドから分離されて配置され、前記故障捕捉回路は、前記故障メモリ回路を前記故障検出回路に結合する高速リンクをさらに備える、請求項17記載の故障処理回路。前記故障メモリ回路は、複数のメモリバンクを含み、該バンクは、実質的に同様のアドレス行および列を有し、前記故障信号をランダムモードで受信するように構成され、バーストモード入力および出力それぞれを有する、メモリと、前記バーストモード出力それぞれに結合され、前記バンク入力への調整パスを有し、前記バンクが所定量のデータを捕捉した後、前記バンクの前記実質的に同様の各アドレスが同じデータを含むことを保証するように動作する、調整回路と、を備える、請求項17記載の故障処理回路。前記故障メモリ回路は、所定のMUT記憶領域に対応するスライス回路と、該スライス回路の出力に結合され、前記スライス出力を前記冗長解析回路にルーティングする出力セレクタを含む、転送回路と、を備える、請求項17記載の故障処理回路。故障処理回路において、テスト対象メモリMUTから故障ロケーション情報を識別するために使用される故障捕捉回路であって、前記MUTは、複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、複数のチャネルを備え、前記MUTに結合するよう適応されると共に、テスト信号を前記MUTに加え、前記MUTからの出力信号を故障情報に処理するよう動作する故障検出回路と、前記MUTの所定部分に対応する容量を有すると共に、所定のMUT記憶領域に対応するスライス回路を有し、前記スライス出力を前記冗長解析回路にルーティングする出力セレクタを備える転送回路を含む、故障メモリ回路と、を備える、故障捕捉回路。後続の冗長解析のために、MUTから複数チャネルの故障情報を取得する方法であって、テストヘッド故障捕捉回路において前記故障情報を捕捉するステップと、高速リンクに沿って、前記捕捉された故障情報を前記MUTの所定部分に対応する記憶容量を有する故障メモリ回路に直列に送信するステップであって、前記故障メモリ回路は、前記テストヘッドから分離されて配置される、ステップと、を含む、方法。前記直列に送信するステップは、前記故障データをクロック回復プロトコルで符号化するステップと、前記符号化された故障データを、前記チャネルよりも少ない数の複数の信号パスに沿って送信するステップと、前記符号化された故障データを前記テストヘッドから分離されたロケーションで受信するステップと、前記符号化された故障データを復号化するステップと、を含む、請求項22記載の方法。後続の冗長解析のために、MUTから複数チャネルの故障情報を取得する方法であって、テストヘッド故障捕捉回路において前記故障情報を捕捉するステップと、バーストモード出力をそれぞれ有する複数のメモリバンクを含む故障メモリ回路に前記故障情報をランダムに格納するステップと、前記複数のメモリバンク内で前記故障データを調整するステップであって、前記故障情報を前記複数のメモリバンクからキャッシュメモリにバーストするステップと、前記バンクそれぞれが、同様のアドレスにおいて同じ故障情報を反映するように、前記バーストデータを前記キャッシュメモリから前記複数のメモリバンクにバーストし戻すステップと、を含む、該調整するステップと、を含む、方法。MUTから複数チャネルの故障情報を取得し処理する方法であって、第1のパターン発生回路に関連する故障検出回路を用いて前記故障情報を捕捉するステップと、前記MUTの所定部分に対応する容量を有するメモリに前記故障情報を格納するステップと、前記第1のパターン発生回路から独立して、第2のパターン発生回路と関連する前記メモリから前記故障情報を転送するステップと、を含む、方法。MUTから複数チャネルの故障情報を取得し処理する方法であって、故障検出回路を用いて前記故障情報を捕捉するステップと、前記MUTの所定部分に対応する容量を有するメモリに前記故障情報を格納するステップと、前記故障情報を前記メモリから冗長解析回路に選択的にルーティングするステップと、を含む、方法。本発明は、以下のより詳細な説明および添付図面を参照することによってより良く理解されよう。ここで図1を参照すると、概括的に10で表す本発明の一実施形態による半導体メモリテスタの簡略ブロック図は、コンピュータワークステーション12と、テストヘッド13破線15の左側の回路の集合で示されるおよびメインフレーム回路18破線15の右側の回路の集合で示される等のテスタ/デバイスインタフェースを備える。テストヘッドは、1つまたは複数のテスト中のメモリMUT16に信号を与え、信号を捕捉するピンエレクトロニクスを収容する。ピンエレクトロニクスは、ワークステーションにおけるパターンメモリ図示せずからダウンロードされた、事前にプログラムされたパターン波形に応答して、MUTの書き込みおよび読み出しのためのアドレス信号およびデータ信号を生成するパターン発生回路14を含む。パターン発生器によって生成される信号は、ドライバ回路17を介してMUTにアクセスし、MUTに、指定されたデータを所定の行および列アドレスロケーションに書き込ませる。続いて、概括的に20で表される故障捕捉回路が、パターン発生器により生成される読み出し信号に応答してMUTデータにアクセスし、MUT内の欠陥のあるメモリセルロケーションを識別するために、データを予想値これもパターン発生器によって生成されると比較する。引き続き図1を参照すると、本発明の故障捕捉回路20は、高速H/Sリンク30を介して故障メモリ回路40に結合される故障検出回路22を採用する。故障メモリ回路は、1つまたは複数のMUTからの故障データを格納するキャッチRAMメモリ180と、データをメモリから転送する隠し転送パターン発生器60と、キャッチRAMメモリデータを処理する調整調停回路164と、を含む。調整回路は、故障データ処理時間を最小化し、それに対応してテスト時間を低減する冗長解析RA回路196へのインタリーブモード出力転送能力を促進するように、キャッチRAMメモリ中の故障データを再構成する。さらに図1を参照すると、故障検出器回路22は、MUT16のI/Oピン図示せずに結合する捕捉回路24を備える。捕捉回路は、故障メモリ回路40に含まれるI/O選択ロジック102によって選択される構成に従い、MUTの個々のピンに対応するコンパレータアレイ図示せずを備える。各コンパレータは、特定動作サイクル中の特定のMUTピンからの故障状況を表す同期拒絶SR:syncreject信号を生成する同期拒絶ロジック26に供給する。SR信号は、好ましくは、LVDSクロック回復再生コーダ32をテストヘッド端13に、および、対応するLVDSクロック回復デコーダ34をメインフレーム端18に備える高速リンク30に供給される。リンクは、SRデータを高いレートで最小数の信号パスまたはケーブルに沿っての伝送に適したシリアルフォーマットに変換する。引き続き図1を参照すると、高速リンク直並列変換器34の出力が、故障メモリ回路40の入力に指向される。故障メモリ回路は、SRデータを受信しキャッチRAMメモリ180にルーティングするスライス回路100を含む。スライスは、格納目的のために、故障メモリの予め定義された部分または領域を表す。スライス回路は、直並列変換された故障データを受信するI/O選択ロジック102、および調整回路164からの調整データと共に、キャッチRAMメモリのデータ入力に故障データを指向するルーティング回路120を含む。図1をさらに参照すると、キャッチRAMメモリ180は、通常、共にバンクされ、インタリーブされた各出力を有する複数の実質的に同一のSDRAMデバイスを含む。好ましくは、メモリ図1および図4に示されるは、7つのSDRAMのバンクを含み、各バンクは、個々のメモリコントローラ182によって制御される。バンク制御モジュール186は、メモリバンクの動作をコーディネート調整し、隠し転送パターン発生器60に結合される。個々のSDRAMバンクにより捕捉されるデータを編成し、インタリーブモード出力転送を可能にするために、メモリからの出力が調整回路164に供給される。調整後、次に出力をインタリーブ転送回路170に結合することができる。調整回路は、通常、7つすべてのメモリバンクが、同じアドレスロケーションに同じデータを含むことを保証する。これにより、転送目的のためにシーケンシャルインタリーブアクセスすることが可能になる。転送回路は、インタリーブ転送レートで、調整されたメモリ出力を冗長解析回路196の所望の部分に選択的に指向する。次に、図2を参照すると共に、上記概略説明よりもさらに詳細に説明すると、故障メモリ回路40の一実施形態は、SR_S0~SR_SN同期拒絶0~N、CLK16_SRN同期拒絶クロック、ADS31:0代替データソース、SEC31:0補助、SYNC_SCAN同期走査、ISE_SYSシリアルエラー無視、STCこのサイクルを格納:storethiscycle、BOC_INサイクルの開始、およびCLK16_SYSシステム16ナノ秒周期クロックを含む複数の入力信号を受信する。SR_S0信号およびCLK16_SRN信号は、先入れ先出し素子42を通してクロック制御され、スライス回路100図3にルーティングされる。引き続き図2を参照すると、故障メモリ回路40への入力は、アドレスおよびデータ情報をスライス回路100に供給するパターン分配ロジック44を含む。パターン分配ロジックは、パターン発生器によって供給されるプログラムされた条件に基づいて、パターン発生器14図1からのパターンが開始されるとき、およびキャッチRAMメモリ180にデータを格納するときをロジックに警告するSTCこのサイクル格納パス46と協働する。各32ビット代替データソースADSおよび補助SEC:secondaryバス48および50は、パターン発生器クロックBOCで動作する各レジスタ52および54を通して各ADS信号およびSEC信号を送信する。バスは、単一ビット出力をバスのうちの1つから選択的に渡す32アドレス選択マルチプレクサ56に送られる。XORゲート58は、ソース選択出力を受信し、反転されたアドレス信号INV_ADDRとの排他的論理和XORをとる。第2のFIFOモジュール59は、排他的論理和がとられたデータを第1のFIFOモジュール42と同期してパイプ処理する。第2のFIFOからの出力は、マルチプレクサM1~M4図3のマルチプレクサ制御入力として、またより十分に後述するアドレスマルチプレクサ64への入力として、スライス回路100に供給される。本発明の故障捕捉回路において述べられるFIFO構造は、好ましくは、モジュールデータの入力および出力それぞれに配置された各フリップフロップ図示せずを含むが、たとえば、当分野で周知のように、ラッチまたはメモリを備えても良い。隠し転送パターン発生回路60は、SYNC_SCAN入力信号を隠しアドレス発生器62のコマンド入力として利用する。アドレス発生器は、多重化アドレスラインMUX_ADDR31:0を生成するアドレスマルチプレクサ64に入力を提供する32ビットカウンタを含む。アドレスラインは、各スクランブルおよび非スクランブル信号パス66および76を通してマルチビットアドレス信号を行/列セレクタモジュール80に指向する。スクランブルパスは、1K×10スクランブルRAMメモリ72に送られるBOCレジスタ70に結合されるセレクタ68を含む。メモリ出力は、行/列セレクタ80に接続する別のBOCレジスタ74に結合される。非スクランブルパス76は、第2のBOCレジスタ74に結合する第3のBOCレジスタ78を含む。リフレッシュ回路は、79において非スクランブル信号パスをサンプリングする。リフレッシュ回路は、セレクタ84に対する2つの入力のうちの一方として供給される出力を有するリフレッシュカウンタ82を含む。セレクタに対する他方の入力は、非スクランブル多重化アドレスパス76からサンプリングされる。セレクタの制御は、入力として制御信号DIAG_RFSH_ENおよびXORゲート88によってINV_STCと排他的論理和がとられたSTC信号それぞれを有するANDゲート86によって実行される。リフレッシュセレクタの出力は、バンクコントローラ186図5に指向される。アドレス発生器62とバンクコントローラ186の間の通信は、複数の信号パス90、92、および94に沿って行われ、その結果、ORゲート96により、PATGEN_SCAN信号パターン発生器走査とFRC_BNK_OP信号バンク動作強制と、BNK_OP信号またはSTC信号との論理和ORをとる。ORゲートの出力は、バンクコントローラ186図5のBNK_OP入力に指向される。図2をさらに参照すると、いくつかのクロック信号が本発明において利用され、BOCサイクルの開始、CLK1616ナノ秒周期クロック、またはCLK88ナノ秒周期クロックと表記される。CLK16クロックおよびCLK8クロックは、システム16ナノ秒クロックをクロック信号の入力として利用するフェーズロックループモジュール98から合成される。明瞭化のために、個々のクロック接続は図示せず、むしろ上記名称で表される。次に、図3を参照すると、I/O選択ロジック102およびルーティング回路120の一部を含むスライス回路100の一部48個の同一回路の1つが示される。第1のFIFO42図2の出力からの同期拒絶信号は、マルチプレクサM1~M4の交差接続回路網を通して分配され、セレクタ104で終端する各出力を生成する。セレクタは、ORゲート106に信号を供給し、ORゲート106は次に、XORゲート108の入力に結合する。XORゲートは、第2の入力を反転同期拒絶信号INV_SRから受信し、BOCレジスタ110を通してANDゲート112に指向される出力を生成する。ANDゲートは、ルーティング回路120に対する入力として機能し、また、反転SLICE_DISABLE信号入力およびSTC信号パス46図2からの第3の入力も含む。次に、図3および図4を参照すると、ルーティング回路120は、データ走査パス122およびデータ捕捉パス132それぞれを含む。走査パスは、32ビットアドレス入力をセレクタモジュール80図2から受信し、反転SLICE_DISABLE信号と論理積ANDをとるために、出力がANDゲート128に供給される走査比較レジスタ124を含む。次に、論理積をとった結果が、走査アドレス整合一致FIFO130を通してパイプ化される。捕捉パス132は、入力BOCレジスタ134と、これもまたセレクタモジュール80から32ビットアドレス情報を受信する捕捉比較レジスタ136とを含む。捕捉比較モジュールは、マルチプレクサをそれぞれ有する各パイプラインステージセレクタに供給する主要データパス131および補助データパス133それぞれを通してアドレス情報を処理する。各マルチプレクサは、どのバンクが動作中かに基づいて、どのパイプラインを進めるかを選択するために使用される。便利なクリア機能性が、ANDゲート144により32ビットアドレス比較と論理積をとられるDIRECT_CLR信号およびNORゲート146によりANDゲート144の出力と否定論理和NORがとられるAUTO_CLR信号により、補助パスに沿って提供される。NORゲートの出力は、別のパイプラインステージセレクタアレイ136に指向される。次に、図4を参照すると、各パイプラインステージセレクタアレイ134および136からの出力が、各8ナノ秒周期レジスタCLK8148および150を通して再びクロック制御される。主要データパス131に沿ったCLK8レジスタの出力は、3:1データセレクタ152に供給される。データセレクタは、調整回路164からの調整データ入力およびデータバス図示せずからのデータバス入力DBを含む。セレクタ出力は、第2のCLK8レジスタ154を通してクロック制御され、ORゲート156に供給され、ここで、メモリ読み出し選択memoryreadselectモジュール158からの読み出しデータと論理和がとられる。論理和のとられた出力は、クリアコマンド信号を入力として含むANDゲート160に結合され、次に、キャッチRAMメモリ入力D/Qに供給される。図4をさらに参照すると、メモリ読み出し選択モジュール158は、読み出し変更書き込み信号RMW_EN、バンク読み出し信号RD_BNKn、およびメモリバンクデコーダ192図5からの出力制御信号に応答する。このモジュールは、調整回路164に結合する前に、CLK8レジスタ160およびスライス出力ORゲート162に供給する。引き続き図4を参照すると、調整回路164は、256×48キャッシュメモリとして構成される調整FIFOを含む。転送FIFOは、走査アドレス整合FIFO130からのデータとの整合のため、およびそれに続く事前プログラムされた出力セレクタ174のアレイへの分配のために、調整されたインタリーブデータをキャッチRAM180からANDゲート172に指向する。出力セレクタはそれぞれ、好ましくは、ANDゲートセット図示せずおよび各スライスに関連するイネーブル入力を含み、ANDゲートの出力は、48入力ORゲート図示せずに信号を供給する。次に、ORゲートの出力は、セレクタ出力信号OUT_SELとして用いられる。次に、図5を参照すると、キャッチRAMメモリ180は制御回路に応答し、該制御回路は、各キャッチRAMメモリバンクについてのメモリコントローラ182明瞭化のために図5には1つしか示さない、バンク制御モジュール186、およびアドレスマルチプレクサ190を含む。制御回路についてはさらに詳細に説明する。図5をさらに参照すると、各キャッチRAMメモリバンク180は、ADDR多重化アドレス、RAS行アドレスストローブ、CAS列アドレスストローブ、WE書き込みイネーブル、CSチップ選択、およびCKEクロックイネーブル等のSDRAMデバイスにしばしば付随する複数の制御入力を含む。制御入力は、関連するキャッチRAMコントローラ182からプログラムされた制御信号をそれぞれ受信する。各メモリコントローラ182は、故障情報をロードするためのバンク180の走査、調整回路164への出力のバースト、転送回路170を通しての調整済データの読み出し、およびキャッチRAMのリフレッシュを含む、様々な制御機能を実行する。各コントローラからキャッチRAMの各バンクへの制御出力は、高速8ナノ秒周期クロック125MHzで動作するレジスタ184のアレイを通して再クロックされる。コントローラによって支配される他の機能は、冗長解析転送のためのメモリ読み出し、および診断のためのシステム読み出し/書き込みを含む。各メモリコントローラ182は、キャッチRAMメモリ全体を制御するバンク制御モジュール186に接続する。バンク制御モジュールは、リフレッシュRFSH_REQ、バンク動作BNK_OP、およびモード制御信号MODE_SELおよびBANK_SELのそれぞれを受信するための複数の制御入力を含む。バンク制御モジュールは、キャッチRAMメモリバンク180間のデータを読み出し、書き込みおよび調整することを統合するために、様々なプログラマブル出力を生成する。メモリコントローラへのコマンド出力信号は、バンクイネーブルBNK_EN、バンクリフレッシュBNK_RFSH、およびバンクコマンドBNK_CMDを含む。バンクイネーブル信号は、アドレスマルチプレクサ190に関連するパイプラインステージセレクタ188の制御入力として機能する。全バンクALL_BNK信号パスは、制御モジュールをバンク読み出しデコーダ192に結合する。アドレスマルチプレクサ190は、32ビット幅アドレスデータを行、列、バンクアドレス、およびメモリコントローラ182が使用可能な物理的なバンクアドレスデータフォーマットに変換する。これは、各SDRAMデバイス内のメモリセルアレイの内部バンク化により特に有利である。上述した故障捕捉回路20図1の構造の殆どは、特定用途向け集積回路ASIC形態での実施に向いている。これは、複数の故障捕捉回路が並列に配置されて、MUTの対応する並列アレイをテストする並列テスト用途の場合に特に有利である。ASIC技術に関連する高密度という利点により、テスト能力を多数のMUTに提供するために必要な回路スペースがかなり低減される。故障捕捉回路20の動作は、概述すればMUT16から故障データを捕捉し、続くRA回路196への高速転送のためにこれを処理することに関わる。冗長解析時にビットイメージ解析が望まれるため、大量の故障データがしばしば関わり、MUTテストのスループットを最大化するために、高速動作が必要である。RA回路が受信したデータは、本発明の譲受人に譲渡され、参照により本明細書に明示的に援用する、SemiconductorMemoryTesterWithHardwareAcceleratorsと題する米国特許第5,754,556号に開示される方法等、当業者に周知の方法に従って解析される。上記故障捕捉回路の構造および構成では、最大のデバイス密度および最小のハードウェアコストでの高速演算が可能である。動作に先立ち、テスタ10は、所定のデータをMUT16内の選択されたアドレスに書き込むように事前にプログラムされる。これは通常、ゼロ復帰、補数復帰returntocomplement、および当業者に周知の他のテスト波形等のテストパターン波形を駆動するようにパターン発生器14をプログラムすることを含む。テスト中、パターン発生器14が波形情報をドライバ回路17に提供すると共に、テスト信号のコピーを故障捕捉回路20に提供する。ドライバ回路は、プログラムされた波形をMUT16に書き込む。ドライバ回路17がデータをMUT16に書き込んだ後、捕捉回路24が、後続のパターン情報に応答してMUTの選択されたエリアを走査し、パターン発生器により先に送信されたデータとの比較のために、選択されたエリアからデータを読み出す。I/O選択ロジック102が、アクセスする所定のMUTI/Oピンを識別し、データリソースをこれら特定のピンに指向する。これは、MUTの並列アレイをテストする場合に特に有利である。捕捉回路24は、パターン発生器14により生成されるストローブ信号に応答して起動し、I/O選択ロジック102によって選択されたMUTアドレスからデータを読み出す。捕捉されたデータは、各コンパレータ図示せずによりロジックハイまたはロジックローとして検出され、同期拒絶ロジック26に供給される。次に、同期拒絶ロジックが検出されたロジックレベルを、パターン発生器により提供される予想データと比較する。捕捉されたデータが予想データと整合する場合、同期拒絶ロジックの出力はローのままである。万が一不整合が発生した場合には、ロジックが故障状況を示す同期拒絶信号を生成する。次に、捕捉された故障データがシリアル形態に変換され、高速リンクを通して高いデータレートで処理される。シリアルデータフォーマットは、データ転送レートも大幅に増大しながら、テストヘッドとテスタのメインフレームの間でSR信号のルーティングに必要なケーブルの数を劇的に低減させる。故障データの捕捉に続き、各メモリバンクは、続いてバースト動作を経てデータの256個のアドレスを調整FIFO164に出力する。次に、7つのバンクからのデータの論理和を共にとり、同じ256個のアドレスロケーションにバーストし戻す。調整プロセスは、7つすべてのバンク内のすべてのアドレスが処理されるまで順次繰り返される。このように、各バンク内のデータは、アドレス単位で同じである。有利なことに、これにより、RA回路196へのデータ転送中にインタリーブされた出力機能が可能になる。故障データが調整された後、隠し転送パターン発生器60が、アルゴリズム的に、各バンクからRA回路196への順次インタリーブされた送信のために、32ビット必要であればスクランブルされたアドレスシーケンスを生成する。隠し転送パターン発生器を実施することにより、出力転送時間は、メインのテスタパターン発生器14の可用性の影響をもはや受けることがない。故障捕捉回路からRA回路196への実際のデータの転送は、選択されたスライス出力をRAに指向する際に柔軟性を提供する出力セレクタ特徴も含む。各スライス出力は、プログラマブルイネーブル信号によって選択的にイネーブルされる関連するANDゲート図示せずに指向される。次に、すべてのスライスについての各ANDゲート出力の論理和がとられ、続いてインタリーブ様式でRA回路196に送信される。当業者は、本発明により提供される多くの効果および利点を理解するであろう。本発明によって提供されるより重要な利点の1つは、高速リンクによって達成される、テスタメインフレームとテスタテストヘッドの間のデータ転送のコストおよび時間の低減である。さらに、メモリ性能の顕著な効果が、キャッチRAMメモリから冗長解析回路へのインタリーブモードの出力データ送信を可能にする調整特徴によって実現される。さらに、一意の出力セレクタ回路を設けることで、スライス出力のRAへの柔軟な指向における利点が達成される。本発明について、本発明の好ましい実施形態を参照して特に図示し説明したが、当業者には、本発明の趣旨および特許請求の範囲から逸脱せずに、形態および細部に対する各種変更を行いうることが理解されよう。"