第1半導体層と、前記第1半導体層の上面に形成され、バンドギャップが前記第1半導体層より大きく前記第1半導体層とヘテロ接合する第2半導体層と、前記第1半導体層と電気的に接続する第1電極と、前記第1半導体層と電気的に接続し、前記第1半導体層の表面に平行な方向に前記第1電極と離間して形成される第2電極と、前記第1半導体層の上面の第1接触領域上に形成され、側面が前記第2半導体層と接触し、前記ヘテロ接合と比較して格子不整合が緩和された状態で前記第1半導体層と接合する第3半導体層と、前記表面に垂直な方向から見て前記第1電極と前記第2電極の間に位置し、第2接触領域を介して前記第2半導体層または前記第3半導体層と接続する制御電極と、を備え、前記第1接触領域の前記第2電極側境界が、前記第2接触領域の前記第2電極側境界と前記第2電極の間に位置し、前記第1接触領域の前記第1電極側境界が、前記第2接触領域の前記第2電極側境界と前記第1電極の間に位置し、前記制御電極の電位に応じて、前記第1半導体層と前記第2半導体層との接合界面、及び、前記第1半導体層と前記第3半導体層との接合界面に生じる二次元電子ガス層により、前記第1電極と前記第2電極が電気的に接続されるオン状態と、少なくとも前記制御電極下方の前記第1半導体層と前記第3半導体層との接合界面において二次元電子ガス層が生じないことにより、前記第1電極と前記第2電極の電気的接続が遮断されるオフ状態とが切り替えられることを特徴とするスイッチング素子。前記制御電極が、前記第2接触領域を超えて絶縁層上を前記第2電極側に張り出してなり、前記第3半導体層が、前記絶縁層上を前記第2電極側に張り出した前記制御電極の下方の領域を覆うように、前記第1半導体層の上面に形成されていることを特徴とする請求項1に記載のスイッチング素子。前記第3半導体層の下層に位置する前記第1半導体層の上部の少なくとも一部の領域に、n型の不純物がドーピングされていることを特徴とする請求項1又は2に記載のスイッチング素子。前記第3半導体層のバンドギャップが、前記第2半導体層と同じか、又はより大きいことを特徴とする請求項1~3の何れか一項に記載のスイッチング素子。前記第1半導体層、前記第2半導体層、及び、前記第3半導体層が、夫々、窒化物半導体で構成され、前記第3半導体層が、インジウムを含んでなることを特徴とする請求項1~4の何れか一項に記載のスイッチング素子。前記第1半導体層が、GaNからなり、前記第2半導体層が、AlXGa1-XN但し、0<X<1からなり、前記第3半導体層が、InYAlZGa1-Y-ZN但し、0<Y≦1、0≦Z≦1からなることを特徴とする請求項5に記載のスイッチング素子。前記第3半導体層を構成するInYAlZGa1-Y-ZNのAlとInの組成比が、-0.1≦4Y-Z≦0.1の関係を満たすことを特徴とする請求項6に記載のスイッチング素子。前記第3半導体層を構成するInYAlZGa1-Y-ZNのAlとInの組成比が、YZ≧0.25の関係を満たすことを特徴とする請求項7に記載のスイッチング素子。前記第3半導体層が、前記第2半導体層を構成する材料を前記第1半導体層の上面に堆積後、インジウムをイオン注入することにより形成されていることを特徴とする請求項5~8の何れか一項に記載のスイッチング素子。前記制御電極が前記第1電極と同電位のとき、前記第1電極と前記第2電極間の接続が前記オフ状態であることを特徴とする請求項1~9の何れか一項に記載のスイッチング素子。しかしながら、ゲート電極にフィールドプレート構造を採用した場合であっても、ソース‐ドレイン間に数100Vの電圧が加わった際にゲート電極207の近傍で発生する高電界を、逆ピエゾ効果が十分抑制されるレベルまで緩和するには至らない。結果として、例えば数100時間の長時間、ソース‐ドレイン間に高電圧が印加された状態で、スイッチング素子200のオフ状態が継続すると、当該高電界に長時間さらされることで、電子供給層204から電子走行層203に向かってクラックが生じてしまう。本発明は、上記の問題を鑑み、逆ピエゾ効果が効果的に抑制され、クラックの発生が抑止されるスイッチング素子を提供することを目的とする。上記目的を達成するための本発明に係る半導体装置は、第1半導体層と、前記第1半導体層の上面に形成され、バンドギャップが前記第1半導体層より大きく前記第1半導体層とヘテロ接合する第2半導体層と、前記第1半導体層と電気的に接続する第1電極と、前記第1半導体層と電気的に接続し、前記第1半導体層の表面に平行な方向に前記第1電極と離間して形成される第2電極と、前記第1半導体層の上面の第1接触領域上に形成され、側面が前記第2半導体層と接触し、前記ヘテロ接合と比較して格子不整合が緩和された状態で前記第1半導体層と接合する第3半導体層と、前記表面に垂直な方向から見て前記第1電極と前記第2電極の間に位置し、第2接触領域を介して前記第2半導体層または前記第3半導体層と接続する制御電極と、を備え、前記第1接触領域の前記第2電極側境界が、前記第2接触領域の前記第2電極側境界と前記第2電極の間に位置し、前記第1接触領域の前記第1電極側境界が、前記第2接触領域の前記第2電極側境界と前記第1電極の間に位置し、前記制御電極の電位に応じて、前記第1半導体層と前記第2半導体層との接合界面、及び、前記第1半導体層と前記第3半導体層との接合界面に生じる二次元電子ガス層により、前記第1電極と前記第2電極が電気的に接続されるオン状態と、少なくとも前記制御電極下方の前記第1半導体層と前記第3半導体層との接合界面において二次元電子ガス層が生じないことにより、前記第1電極と前記第2電極の電気的接続が遮断されるオフ状態とが切り替えられることを第1の特徴とする。上記第1の特徴のスイッチング素子は、第1半導体層電子走行層と第2半導体層電子供給層の接合界面に形成される2次元電子ガス層により第1電極ソースと第2電極ドレインの間のオンオフが制御されるHEMT構造のスイッチング素子であり、制御電極ゲートの下方、第1半導体層の上方の第1接触領域に、第2半導体層に替えて、第3半導体層逆ピエゾ抑制層を配置してなる。当該逆ピエゾ抑制層は、第1半導体層と第2半導体層の間のヘテロ接合と比較して格子不整合が緩和された状態で第1半導体層と接合するようにその組成等が調整された半導体層であり、制御電極との接触領域第2接触領域のドレイン側境界を跨いで延伸するか、少なくとも当該ドレイン側境界まで延伸するように配置されている。スイッチング素子がオフ状態の時には、第3半導体層に高電界が印加されるが、当該第3半導体層は、格子不整合が緩和された状態で第1半導体層と接合しているため、逆ピエゾ効果が抑制され、引っ張り応力の発生が抑制される。結果、クラックの発生が抑止される。即ち、本発明は、スイッチング素子のオフ時において高電界の発生が想定される領域に、第2半導体層に替えて第3半導体層逆ピエゾ抑制層を設けておくことにより、逆ピエゾ効果による引っ張り応力の発生を抑制し、以てクラックの発生を抑止するものである。上記第1の特徴のスイッチング素子は、更に、前記制御電極が、前記第2接触領域を超えて絶縁層上を前記第2電極側に張り出してなり、前記第3半導体層が、前記絶縁層上を前記第2電極側に張り出した前記制御電極の下方の領域を覆うように、前記第1半導体層の上面に形成されていることを第2の特徴とする。上記第2の特徴のスイッチング素子によれば、制御電極が第2電極ドレイン側に張り出したフィールドプレート構造の素子においても、第3半導体層逆ピエゾ抑制層を設けることで、クラックの発生が抑止されたスイッチング素子を提供できる。このとき、当該逆ピエゾ抑制層は、絶縁層上を張り出した制御電極のドレイン側境界まで、ドレイン側に延伸させることが好ましい。上記第1又は第2の特徴のスイッチング素子は、更に、前記第3半導体層の下層に位置する前記第1半導体層の上部の少なくとも一部の領域に、n型の不純物がドーピングされていることを第3の特徴とする。第3半導体層逆ピエゾ抑制層は、格子不整合が緩和された状態で第1半導体層と接合しているため、逆ピエゾ効果が抑制されるが、同時にピエゾ効果も抑制されうる。このため、第1半導体層と第3半導体層の接合界面に生じる二次元電子ガスの電子密度が低下し、結果、オン抵抗が増加するという問題が、第3半導体層を設けた副作用として生じうる。しかしながら、上記第3の特徴のスイッチング素子によれば、第3半導体層と接合する第1半導体層の上部の少なくとも一部の領域をn型にドープしておくことで、第1半導体層と第3半導体層の接合界面で生じる二次元電子ガスの電子密度低下を補償し、第3半導体層を設けたことに伴うオン抵抗の増加を回避することができる。もっとも、別の見方をすると、第1半導体層と第3半導体層の接合界面に生じる二次元電子ガスの電子密度を大きく低下させ、第1半導体層と第3半導体層の接合界面に二次元電子ガスが形成されないようにすることで、スイッチング素子は、制御電極に負電圧を印加しなくてもオフ状態となる。第1半導体層と第3半導体層の接合界面に形成される二次元電子ガスの電子密度は、第1半導体層と第3半導体層との接合における格子不整合の程度や、第3半導体層の下層の第1半導体層におけるn型不純物のドープ量により調整されるため、本発明ではこの特性を利用することで、ノーマリオフ特性のスイッチング素子の実現が容易となる。上記第1乃至第3の何れかの特徴のスイッチング素子は、更に、前記第3半導体層のバンドギャップが、前記第2半導体層と同じか、又はより大きいことが好ましい。これにより、リーク電流を抑制することができる。上記第1乃至第3の何れかの特徴のスイッチング素子は、更に、前記第1半導体層、前記第2半導体層、及び、前記第3半導体層が、夫々、窒化物半導体で構成され、前記第3半導体層が、インジウムを含んでなることが好ましい。より具体的には、前記第1半導体層が、GaNからなり、前記第2半導体層が、AlXGa1-XN但し、0<X<1からなり、前記第3半導体層が、InYAlZGa1-Y-ZN但し、0<Y≦1、0≦Z≦1からなることが好ましい。ここで、前記第3半導体層を構成するInYAlZGa1-Y-ZNのAlとInの組成比が、-0.1≦4Y-Z≦0.1の関係を満たすことが好ましい。このとき、第3半導体層逆ピエゾ抑制層と第1半導体層との接合における格子不整合が、第1半導体層と第2半導体層とのヘテロ接合における格子不整合に対して半分以下となり、格子不整合が大幅に緩和される。更に、前記第3半導体層を構成するInYAlZGa1-Y-ZNのAlとInの組成比が、YZ≧0.25の関係を満たすことが好ましい。このとき、第3半導体層逆ピエゾ抑制層のバンドギャップが、一般的な組成の第2半導体層Al0.2Ga0.8Nのバンドギャップ以上になる。尚、前記第3半導体層は、前記第2半導体層を構成する材料を前記第1半導体層の上面に堆積後、インジウムをイオン注入することにより形成することができる。また、上記第1乃至第3の何れかの特徴のスイッチング素子は、前記制御電極が前記第1電極と同電位のとき、前記第1電極と前記第2電極間の接続が前記オフ状態であることができる。即ち、ノーマリオフ型のスイッチング素子が容易に実現可能となる。従って、本発明に依れば、第3半導体層逆ピエゾ抑制層を設けることで、オフ時の高電界による逆ピエゾ効果が抑制され、引っ張り応力が働かず、長時間オフ状態を継続してもクラックが発生しないスイッチング素子を実現することができる。以下に、本発明のスイッチング素子の実施形態について、図面を参照して説明する。尚、以下に説明する各実施形態に係るスイッチング素子は、夫々、本発明の実施形態の一つに過ぎないものであり、本発明はこれらの実施形態に制限されるものではない。また、各実施形態に係るスイッチング素子は、その一部もしくは全部を、矛盾の無い範囲で組み合わせて実施することが可能である。第1実施形態本発明の一実施形態に係るスイッチング素子1以降、適宜本発明素子1と称するの構成例を図1に示す。図1は、本発明素子1の基板に垂直な面における構造断面図である。尚、以降の実施形態の説明に用いる図では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。また、図1に示される断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図について同様とする。図1に示すように、本発明素子1は、基板11、基板11の上面に形成されるバッファ層12、バッファ層12の上面に形成される電子走行層第1半導体層13、電子走行層13の上面に形成される電子供給層第2半導体層14、電子走行層13と電気的に接続するソース電極第1電極15、電子走行層13と電気的に接続し、電子走行層13の表面に平行な方向にソース電極15と離間して形成されるドレイン電極第2電極16、電子走行層13の表面に垂直な方向から見てソース電極15とドレイン電極16の間に配置されるゲート電極制御電極17、及び、電子走行層13の上面の所定の領域に形成され、側面が電子供給層14と接触し、電子走行層13と電子供給層14との接合と比較して格子不整合が緩和された状態で電子供給層と接合する逆ピエゾ抑制層第3半導体層20を備える。尚、本発明素子1は、ノーマリオン型の素子である。基板11は、例えば、シリコン、炭化珪素SiC、サファイア、窒化ガリウムGaN、酸化亜鉛ZnO、ガリウム砒素GaAs等から選択される。バッファ層12は、例えば、AlWGa1-WN但し、0≦W≦1が挙げられる。従って、バッファ層12は、W=1の場合のAlNや、W=0の場合のGaNを含みうる。基板11及びバッファ層12は、本発明素子1が好適に動作する限り、どのようなものを選択してもよい。電子走行層13は、例えば、厚さが1μm以上5μm以下のアンドープのGaNからなる。電子供給層14は、例えば、厚さが10nm以上100nm以下のAlXGa1-XN但し、0<X<1からなる。0.1≦X≦0.3がより好ましい。電子供給層14のバンドギャップは、電子走行層13のバンドギャップよりも大きく、電子走行層13と電子供給層14はヘテロ接合している。更に、電子供給層14の格子定数は電子走行層13の格子定数よりも小さいため、電子走行層13と電子供給層14との当該ヘテロ接合界面に格子不整合が発生している。これにより、電子走行層13と電子供給層14とヘテロ接合界面の近傍に、二次元電子ガス層18が生じる。本発明素子1において、当該二次元電子ガス層18がチャネルに相当する。ソース電極15、ドレイン電極16、及び、ゲート電極17は、夫々、Ti、Al、Cu、Au、Pt、W、Ta、Ru、Ir、Pd、Hf等の金属元素や、これらの金属元素のうち少なくとも2種類を含む合金、或いは、これらの金属元素のうち少なくとも1つを含む窒化物等からなる。ソース電極15、ドレイン電極16、及び、ゲート電極17は、夫々が単層であってもよいし、各層の組成の異なる積層構造であってもよい。但し、ソース電極15とドレイン電極16は、電子走行層13に対してオーミック接合し、ゲート電極17は、電子供給層14及び逆ピエゾ抑制層20に対してショットキー接合する。逆ピエゾ抑制層20が、電子走行層13の上面に、図1の領域A1第1接触領域上に形成されている。第1接触領域A1の境界は、ソース電極15側の境界B1が、ゲート電極17と電子供給層14または逆ピエゾ防止層20との接触領域A2第2接触領域のドレイン電極側の境界B4とソース電極15との間にあり、ドレイン電極16側の境界B2が、上記ドレイン電極側の境界B4とドレイン電極16との間にある。即ち、逆ピエゾ抑制層20は、ゲート電極17の下方に形成され、第2接触領域A2のドレイン電極側の境界B4を跨ぐように、ドレイン電極側に延伸している。逆ピエゾ抑制層20は、例えば、InYAlZGa1-Y-ZN但し、0<Y≦1、0≦Z≦1からなり、電子走行層13と電子供給層14と間のヘテロ接合と比較して格子不整合が緩和された状態で、電子走行層と接合している。ここでは、In及びAlを添加したGaNを用いることで、Inの添加により逆ピエゾ抑制層20の格子定数を電子走行層13GaNの格子定数に近づけ、電子走行層13との間の格子不整合を緩和させるとともに、Inの添加に伴って小さくなるバンドギャップをAlの添加により回復させている。逆ピエゾ抑制層20のバンドギャップは、リーク電流の抑制のため、電子供給層14のバンドギャップと同程度か、又はより大きい方が好ましい。具体的には、InYAlZGa1-Y-ZNからなる逆ピエゾ抑制層20は、Y/Z=1/4となるようにInとAlとGaの組成比を調整すると、格子定数が電子走行層13GaNと略同じになる。更に、YZ/1-Y-Z≧1/3となるように即ち、Y≧0.05、Z=4Y≧0.2となるように、InとAlとGaの組成比を調整すると、バンドギャップが電子供給層14として一般的なAl0.2Ga0.8N以上となる。ところで、電子供給層14をAl0.2Ga0.8Nとした場合、電子走行層13のGaNとは、a軸方向において0.5の格子不整合がある。一方で、電子供給層14の格子定数を変化させ、電子供給層14をAl0.1Ga0.9Nとした場合、電子走行層13と電子供給層14との間の格子不整合は、半分の0.25になるが、電子供給層14のAl組成が10以下になるとピエゾ効果が弱くなり、オン抵抗が高くなるため、電子供給層14としては利用しにくくなる。しかしながらこれは、むしろピエゾ抑制層20として好適な特性であり、電子供給層14の一部に、電子走行層13と電子供給層14との間のヘテロ接合の格子不整合の半分以下になるまで格子不整合を緩和させた半導体層を設けることで、当該半導体層が、ピエゾ抑制層20として利用可能であることが示唆される。したがって、逆ピエゾ抑制層20としては、電子供給層14との間の格子不整合が、電子走行層13と電子供給層14との間の格子不整合に対してその半分以下まで緩和されていることが好ましい。この場合のInの組成比YとAlの組成比Zとの関係は、-0.1≦4Y-Z≦0.1となる。その上で、YZ≧0.25となるようにInとAlとGaの組成比を調整すると、バンドギャップが電子供給層14として一般的なAl0.2Ga0.8N以上となる。本発明素子1は、ゲート電極17の電圧印加状態に応じて、オン状態とオフ状態が切り替わる。オン状態では、電子走行層13と電子供給層14とのヘテロ接合界面、及び、電子走行層13と逆ピエゾ抑制層20との接合界面の近傍に二次元電子ガス層18が形成されており、当該二次元電子ガス層18を介してソース電極15とドレイン電極16の間が導通状態となる。一方、オフ状態では、ゲート電極17にソース電極15に対して-10V程度の負電圧が印加されることで、電子走行層13と、第2接触領域A2の下方の電子供給層14または逆ピエゾ抑制層20との接合界面少なくとも、図1の境界B1とB4の間の領域の逆ピエゾ抑制層20と電子走行層13との接合界面に二次元電子ガス層18が形成されないことにより、ソース電極15とドレイン電極16の間の接続が遮断される。本発明素子1がオフ状態のとき、ソース電極15とドレイン電極16の間には数100V程度の高電圧例えば、600Vが印加される。このとき、ゲート電極17のドレイン電極16側の境界図1の境界B4近傍の下方の電子走行層13からゲート電極17に向かって、高電界が生じる。しかし、本発明素子1では、当該高電界が加わる領域に、電子供給層14に替えて逆ピエゾ抑制層20が形成されている。当該逆ピエゾ抑制層20は、その下方に位置する電子走行層13と、格子不整合が緩和された状態で接合しているため、高電界が加わっても逆ピエゾ効果が起こりにくい。この結果、長時間の高電界印加によって引っ張り応力が発生することもなく、クラックの発生が抑止される。このように、本発明素子1は、逆ピエゾ抑制層20を設けたことで、ゲート電極17のドレイン電極16側の境界近傍で生じる逆ピエゾ効果を抑制でき、これによりクラック発生を長時間に渡って抑止することができる。尚、本発明素子1は、例えば1基板11上に、バッファ層12、電子走行層13、電子供給層14をこの順に形成し、2逆ピエゾ抑制層20を形成し、3電子供給層14を貫通し、電子走行層13に達する深さのソース電極15及びドレイン電極16を所定の領域に形成し、4逆ピエゾ抑制層20のソース電極側境界図1の境界B1を跨ぐように、電子供給層14及び逆ピエゾ抑制層20上の所定の領域にゲート電極17を形成することにより、作製される。このとき、バッファ層12、電子走行層13、電子供給層14、及び、逆ピエゾ抑制層20は、例えばMOCVDMetalOrganicChemicalVaporDeposition法やMBEMolecularBeamEpitaxy法等の各種製膜方法で形成できる。更に、逆ピエゾ抑制層20は、電子供給層14を逆ピエゾ抑制層20の形成領域第1接触領域A1を含む全面に形成後、第1接触領域A1に開口部を有するレジストマスクを用いて、Inをイオン注入し、第1接触領域A1上に形成された電子供給層14を逆ピエゾ抑制層20に変化させることで容易に形成できる。第2実施形態本発明の一実施形態に係るスイッチング素子2以降、適宜本発明素子2と称するの構成例を図2に示す。図2は、本発明素子2の基板に垂直な面における構造断面図である。図2に示すように、本発明素子2は、第1実施形態に係る本発明素子1と同様、基板11、バッファ層12、電子走行層第1半導体層13、電子供給層第2半導体層14、ソース電極第1電極15、ドレイン電極第2電極16、ゲート電極制御電極17、及び、逆ピエゾ抑制層第3半導体層20を備える。尚、本発明素子2は、ノーマリオン型の素子である。本発明素子2は、本発明素子1の構成に加え、逆ピエゾ抑制層20の下層に位置する電子走行層13の上部に、電子走行層14にn型の不純物をドーピングしてなる不純物層21を備えている。尚、当該n型の不純物は、電子走行層14がGaNの場合、例えば、Si、Se、Ge、Te等が挙げられる。この点を除き、本発明素子2は、図1に示した本発明素子1と同様であり、重複する部分については詳細な説明を割愛する。上述したように、本発明素子1では、逆ピエゾ抑制層20を設けることにより、ゲート電極17のドレイン電極16側の境界近傍で生じる逆ピエゾ効果を抑制し、これにより高電界の印加による引っ張り応力の発生を抑制し、以てクラックの発生が抑止されている。しかしながら、逆ピエゾ効果が抑制されるということは、ピエゾ効果が抑制されることをも意味する。このため、電子走行層13と逆ピエゾ抑制層20との接合界面に形成される二次元電子ガス層18の電子密度が、電子走行層13と電子供給層14との接合界面に形成される二次元電子ガス層18の電子密度に比べて、逆ピエゾ効果抑制の副作用のために低下する。この結果、オン状態でのスイッチング素子の抵抗オン抵抗が増加する。これに対し、本発明素子2では、逆ピエゾ抑制層20の下層の電子走行層13が、n型にドーピングされていることにより、逆ピエゾ抑制層20を設けたことによる二次元電子ガス層18の電子密度低下が補償され、オン時のスイッチング素子の抵抗は、逆ピエゾ抑制層20を設けない場合の低抵抗を維持できる。第3実施形態本発明の一実施形態に係るスイッチング素子3以降、適宜本発明素子3と称するの構成例を図3に示す。図3は、本発明素子3の基板に垂直な面における構造断面図である。図3に示すように、本発明素子3は、基板11、バッファ層12、電子走行層第1半導体層13、電子供給層第2半導体層14、ソース電極第1電極15、ドレイン電極第2電極16、ゲート電極制御電極17、パッシベーション層絶縁層19、逆ピエゾ抑制層第3半導体層20、及び、不純物層21を備える。本発明素子3は、図2に示す本発明素子2において、ゲート電極17にフィールドプレート構造を採用したものである。本発明素子3では、ソース電極15、ドレイン電極16、及び、ゲート電極17は、夫々がパッシベーション層19上に張り出すフィールドプレート構造になっている。尚、パッシベーション層19は、例えば、厚さが50nm以上250nm以下のSiNやSiO2などの絶縁物からなる。特に、ゲート電極17が、ソース電極15側とドレイン電極16側に夫々張り出しているが、本発明素子3では、当該ドレイン電極16側に張り出したゲート電極17の下方の領域図3の境界B4から、パッシベーション層19上のゲート電極17のドレイン電極側16の境界B5までを覆うように、逆ピエゾ抑制層第3半導体層20が形成され、更に、逆ピエゾ抑制層20の下層に、不純物層21が形成されている。このような構成とすることで、ゲート電極17のドレイン電極側の境界近傍で発生する高電界を緩和しつつ、高電界の印加により生じる逆ピエゾ効果を抑制し、以て逆ピエゾ効果により生じる引っ張り応力の発生を抑制することができ、引っ張り応力によるクラック発生を抑止することができる。尚、上記第2及び第3実施形態では、不純物層21が、逆ピエゾ抑制層20の下層の電子走行層13の領域の上部全域に渡って、電子走行層13の上部に形成されているとしたが、本発明はこれに限られるものではなく、逆ピエゾ抑制層20の下層に形成されている電子走行層13の上部の、少なくとも一部の領域に不純物層21が形成されていればよい。逆に、不純物層21が、逆ピエゾ抑制層20が形成される領域A1を超えて、電子供給層14の下層の電子走行層13の上部に形成されていても構わない。また、上記各実施形態では、ゲート電極17が、電子供給層14と直接接触している場合を例示したが、本発明はこれに限られるものではなく、電子供給層14であるAlXGa1-XNの酸化による劣化を防ぐためのキャップ層例えば、膜厚1~5nm程度のGaNを、電子供給層14上に形成し、その上面にゲート電極17を形成する場合が考えられる。その場合、図1~図3における接触領域A2第2接触領域とは、ゲート電極17と当該キャップ層との接触領域を意味する。また、上記各実施形態では、ノーマリオン型のスイッチング素子1~3を例示したが、本発明は、電子走行層13と逆ピエゾ抑制層20との接合における格子不整合の程度や、逆ピエゾ抑制層20の延伸範囲、或いは、不純物層21の不純物濃度を調整することで、ノーマリオフ型のスイッチング素子にも適用可能である。具体的には、図4Aに示すように、不純物層21を形成せず、逆ピエゾ抑制層20の延伸範囲を、ゲート電極17のパッシベーション層19上の延伸範囲と同等か或いはそれを超えて延伸させる。この状態でも電子走行層13の自発分極の影響で二次元電子ガス層が形成される場合には、更に、図4Bに示すように、ゲート電極17と電子供給層14の間に例えばp型のGaN層22を配置し、電子走行層13の伝導バンドを押し上げてやるといった方法が考えられる。このように構成することで、ソース電極15とゲート電極17が同電位のとき、ゲート電極17下方に二次元電子ガス層18が形成されない領域が生じ、ノーマリオフ型のスイッチング素子を実現できる。本発明は、スイッチング素子に利用可能であり、特に、パワーデバイスに適用されるスイッチング素子において好適に利用可能である。