第1不純物濃度を有する第1導電型の第1半導体層と、前記第1半導体層上に形成され、前記第1不純物濃度より低い第2不純物濃度を有する第1導電型の第2半導体層と、前記第2半導体層に形成されたトレンチの底面側であって、第1絶縁膜を介して前記トレンチの下部を埋め込むように形成されたフィールドプレート電極と、前記トレンチの上部において、前記フィールドプレート電極の上面に接するように形成される第2絶縁膜と、前記トレンチの開口側であって、ゲート絶縁膜を介するとともに前記第2絶縁膜を挟んで前記トレンチの上部を埋め込むように形成されたゲート電極と、前記第2半導体層の上部に形成され、第3不純物濃度を有する第2導電型のベース層と、前記ベース層の上部に形成され、前記第2不純物濃度より高い第4不純物濃度を有する第1導電型のソース層と、を具備することを特徴とする半導体装置。前記第2絶縁膜は前記フィールドプレート電極を熱酸化して形成されることを特徴とする、請求項1記載の半導体装置。前記第2絶縁膜の幅は、前記フィールドプレート電極の幅より大きいことを特徴とする請求項1または2記載の半導体装置。第1不純物濃度を有する第1導電型の第1半導体層上に、前記第1不純物濃度より低い第2不純物濃度を有する第1導電型の第2半導体層を形成し、前記第2半導体層にトレンチを形成し、第1絶縁膜を介して前記トレンチを埋め込むように第1導電膜を形成する工程と、前記トレンチの開口側であって、前記トレンチの上部の前記第1絶縁膜を除去し、前記トレンチの上部および前記第1導電膜の上部を露出させる工程と、露出した前記トレンチの上部の側面および露出した前記第1導電膜の上部を同時に酸化して、前記トレンチの上部の側面にゲート絶縁膜を形成し、前記第1導電膜の上部全体を第2絶縁膜に変成する工程と、前記ゲート絶縁膜を介するとともに前記第2絶縁膜を挟んで前記トレンチの上部を埋め込むようにゲート電極を形成する工程と、前記第2半導体層の上部に、第3不純物濃度を有する第2導電型のベース層を形成し、前記ベース層の上部に、前記第2不純物濃度より高い第4不純物濃度を有する第1導電型のソース層を形成する工程と、を具備することを特徴とする半導体装置の製造方法。露出した前記トレンチの上部の側面および露出した前記第1導電膜の上部の酸化は、水素燃焼酸化により行うことを特徴とする請求項4記載の半導体装置の製造方法。本発明の実施形態は、ゲート電極とフィールドプレート電極間の容量を低減させた半導体装置およびその製造方法を提供する。本発明の一態様の半導体装置は、第1不純物濃度を有する第1導電型の第1半導体層上に前記第1不純物濃度より低い第2不純物濃度を有する第1導電型の第2半導体層が形成されている。フィールドプレート電極が、前記第2半導体層に形成されたトレンチの底面側であって、第1絶縁膜を介して前記トレンチの下部を埋め込むように形成されている。第2絶縁膜が、前記トレンチの上部において、前記フィールドプレート電極の上面に接するように形成される。ゲート電極が、前記トレンチの開口側であって、ゲート絶縁膜を介するとともに前記第2絶縁膜を挟んで前記トレンチの上部を埋め込むように形成されている。第3不純物濃度を有する第2導電型のベース層が前記第2半導体層の上部に形成されている。前記第2不純物濃度より高い第4不純物濃度を有する第1導電型のソース層が前記ベース層の上部に形成されている。本発明の一態様の半導体装置の製造方法は、第1不純物濃度を有する第1導電型の第1半導体層上に、前記第1不純物濃度より低い第2不純物濃度を有する第1導電型の第2半導体層を形成し、前記第2半導体層にトレンチを形成し、第1絶縁膜を介して前記トレンチを埋め込むように第1導電膜を形成する。前記トレンチの開口側であって、前記トレンチの上部の前記第1絶縁膜を除去し、前記トレンチの上部および前記第1導電膜の上部を露出させる。露出した前記トレンチの上部の側面および露出した前記第1導電膜の上部を同時に酸化して、前記トレンチの上部の側面にゲート絶縁膜を形成し、前記第1導電膜の上部全体を第2絶縁膜に変成する。前記ゲート絶縁膜を介するとともに前記第2絶縁膜を挟んで前記トレンチの上部を埋め込むようにゲート電極を形成する。前記第2半導体層の上部に、第3不純物濃度を有する第2導電型のベース層を形成し、前記ベース層の上部に、前記第2不純物濃度より高い第4不純物濃度を有する第1導電型のソース層を形成する。以下、本発明の実施例について図面を参照しながら説明する。本実施例に係る半導体装置について、図1および図2を用いて説明する。図1は半導体装置を示す断面図、図2は半導体装置を示す断面SEMScanningElectronMicroscope像である。本実施例の半導体装置は、縦型のフィールドプレート構造を有するトレンチゲート電界効果トランジスタである。図1および図2に示すように、本実施例の半導体装置10では、第1不純物濃度を有する第1導電型N型の第1半導体層11上に、第1不純物濃度より低い第2不純物濃度を有する第1導電型N-型の第2半導体層12が形成されている。第1半導体層11はドレイン層で、例えばシリコン基板である。第1半導体層11の第1不純物濃度および厚さは、例えば約2E19cm-3、約100μmである。第2半導体層12は電子が走行するドリフト層で、例えば第1半導体層11上にエピタキシャル成長により形成されたシリコン層である。第2半導体層12の第2不純物濃度および厚さは半導体装置10の耐圧に依存し、例えば100Vの耐圧を得る場合には約2E16cm-3および約7.5μmである。第2半導体層12には、例えば幅が約1.7μm、深さが約5μmで、奥行き方向紙面に垂直な方向にストライプ状のトレンチが形成される。このトレンチは横方向紙面のX方向に所定の間隔、例えば約3μmピッチで複数配列されている。そのトレンチ内には、トレンチの底面側であって、トレンチの下部にフィールドプレート構造が形成されている。トレンチの開口側であって、トレンチの上部にトレンチゲート構造が形成されている。具体的には、トレンチの下部の内面に厚い第1絶縁膜フィールドプレート絶縁膜13が形成され、第1絶縁膜13を介してトレンチの下部を埋め込むようにフィールドプレート電極14が形成されている。第1絶縁膜13は、例えば厚さが約0.67μmのシリコン酸化膜である。フィールドプレート電極14は、例えば幅W1が約0.42μmで、不純物である例えば燐Pが約1E18cm-3ドープされたポリシリコン膜である。第1絶縁膜13およびフィールドプレート電極14は、トレンチの底面から、例えば約4.5μmの高さに形成されている。フィールドプレート構造では、トレンチ内部に厚い絶縁膜を形成することで、ブレークダウン時の電界をジャンクションからトレンチ底部まで持たせ、ジャンクションにかかる電界を緩和することができる。更に、トレンチの上部の側面にゲート絶縁膜15が形成され、ゲート絶縁膜15を介するとともに第2絶縁膜16を挟んでトレンチの上部を埋め込むようにゲート電極17が形成されている。第1絶縁膜13の上面とゲート電極17の下面が接触している。フィールドプレート電極14の上面と第2絶縁膜16の下面が接触している。第2絶縁膜16の上面と第2半導体層12の上面は、略同一平面上にある。第2絶縁膜16の幅W2は、フィールドプレート電極14の幅W1より大きく、例えば約0.6μmであるW1<W2。ゲート絶縁膜15は、後述するようにトレンチの上部の側面を熱酸化して得られる厚さ約75nmの薄いシリコン酸化膜である。ゲート電極17は、例えばPがドープされたポリシリコン膜である。第2絶縁膜16は、フィールドプレート電極14の上部全体を熱酸化して得られるシリコン酸化膜である。従って、第2絶縁膜16にはフィールドプレート電極14と同様に、ポリシリコン膜にPがドープされていることとなる。ただし、第2絶縁膜16中のPの濃度は、フィールドプレート電極14中のPの濃度より、酸化による体積増加分に応じて減少している。このトレンチに隣接する形で、第2半導体層12の上部には、第3不純物濃度を有する第2導電型P型のベース層18が形成されている。ベース層18の上部には、第2不純物濃度より高い第4不純物濃度を有する第1導電型N型のソース層19が形成されている。ゲート電極17に電圧を印加することにより、ゲート電極17の直下のベース層18にチャネルが形成され、ソース層19と第1半導体層11の間が導通する。ソース層19の中央部には、ソース層19を貫通してベース層18に達するように、第3不純物濃度より高い第4不純物濃度を有する第2導電型P型の第3半導体層20が形成されている。第3半導体層20はキャリア抜き層で、動作時にベース層18と第2半導体層12のPN接合がブレークダウンしたときに、第2半導体層12内で発生したキャリア正孔を排出するために設けられている。ブレークダウンしたときに、キャリアがうまく抜けないと、キャリアの移動に伴って熱が発生し、半導体装置10が熱破壊されてしまうことがある。そこで、ベース層18の上部に、ソース層19の他に、キャリアを排出するための第3半導体層20を設けることにより、半導体装置10が熱破壊しにくくなる。すなわち、アバランシェ耐量が向上する。第2絶縁膜16、ゲート電極17、およびソース層19の一部の上に層間絶縁膜21、例えばシリコン酸化膜が形成されている。層間絶縁膜21上には、層間絶縁膜21を覆い、ソース層19および第3半導体層20に接触したソースメタル22、例えばアルミニウムAlが形成されている。第1半導体層11には、第2半導体層12と対向する面側にドレインメタル23、例えば金ゲルマニウム合金AuGeが形成されている。本実施例の半導体装置10は、第1絶縁膜13およびフィールドプレート電極14で構成される縦型のフィールドプレート構造により第2半導体層12中の電界集中を緩和して高耐圧化を図るとともに、フィールドプレート構造により必然的に増加するゲート電極17とフィールドプレート電極14間の容量を減少させるように構成されている。これにより、入力容量Cissが減少するので、オン抵抗Ronと入力容量Cissの積が小さくなり、性能指数を向上させることが可能になる。比較例図12は比較例の半導体装置50の断面図、図13は比較例の半導体装置50の断面SEM像である。図12および図13に示すように、比較例の半導体装置50では、フィールドプレート電極51はトレンチの下部から上部まで形成されている。ゲート電極17は、トレンチの上部にゲート絶縁膜15を介するとともに、絶縁膜52を介してフィールドプレート電極51の上部を挟むように形成されている。ここで、図3は、比較例の半導体装置50に発生した電極間容量、すなわち入力容量Cissを示す。一般に、電極間の容量には、ゲート電極17と第2半導体層12間の容量Cgd、ゲート電極17とソースメタル22間の容量Cgs、フィールドプレート電極51と第2半導体層12間の容量Cds、チャネルの反転層の容量Cgs1およびゲート電極17とフィールドプレート電極51間の容量Cgs2がある。このとき、入力容量Cissは、容量Cgd、容量Cgs、容量Cgs1および容量Cgs2の和で表わされ、Ciss=CgdCgsCgs1Cgs2となる。容量Cgs1および容量Cgdは、ゲート絶縁膜15の厚さに依存する。ゲート絶縁膜15の厚さは、しきい値に応じて一義的に定められるので、容量Cgs1および容量Cgdは任意に設定することはできず、一定値をとる。容量Cgsは、層間絶縁膜21の厚さに依存する。層間絶縁膜21の厚さはゲート絶縁膜15より十分大きいので、容量Cgsは十分小さくなる。以後、容量Cgsは無視できるものとする。容量Cgs2は、絶縁膜52の厚さに依存する。絶縁膜52を厚くするほど、容量Cgs2が小さくなる。図4は、入力容量Cissと絶縁膜52の厚さとの関係をシミュレーションした結果を示す図である。図4に示すように、入力容量Cissに占める割合は、容量Cgs1と容量Cgs2が大きく、容量Cgdは小さい。絶縁膜52の厚さを85nm、145nm、250nmと大きくすると、容量Cgs2は減少するが、上述したように容量Cgs1および容量Cgdは変わらない。ゲート絶縁膜15の厚さが一定のためである。従って、性能指数に向上には、絶縁膜52の厚さをできるだけ厚くして、容量Cgs2を低減することが望ましい。絶縁膜52の厚さは、耐圧およびオン抵抗Ronには影響与えないためである。絶縁膜52を厚くするには、ゲート電極17と対向するフィールドプレート電極51の上部を薄くし、極限的にはゼロにすることが望ましい。フィールドプレート電極51は、上部が無くてもソース層19との電気的接続が維持されているので、フィールドプレート構造の機能に支障をきたす恐れはないためである。一方、ゲート電極17を薄くするのは、ゲート抵抗の上昇を招くため望ましくない。なお、フィールドプレート電極51と第2半導体層12間の容量Cdsは、性能指数に直接影響を与えないので、その説明は省略する。一方、本実施例の半導体装置10おいては、上部を無くしたフィールドプレート電極14を実現しているので、容量Cgs2は無視できる程度に十分小さくすることができる。これにより、入力容量Cissが減少して、オン抵抗Ronと入力容量Cissの積が小さくなり、性能指数を向上させることが可能になる。次に、半導体装置10の製造方法について説明する。図5乃至図10は、半導体装置10の製造工程を順に示す断面図である。図5aに示すように、第1半導体層11上に、気相成長法により第2半導体層12を形成する。具体的には、例えばプロセスガスとしてジクロルシランSiH2Cl2、ドーパントガスとしてフォスフィンPH3を用い、水素H2をキャリアガスとして温度1000°Cで、第1半導体層11上に第2半導体層12をエピタキシャル成長させる。次に、図5bに示すように、第2半導体層12上にストライプ状の開口を有するマスク材図示せずを形成し、例えばフッ素系ガスを用いたRIEReactiveIonEtching法により、第2半導体層12を異方性エッチングし、トレンチ40を形成する。次に、図6aに示すように、例えばCVDChemicalVaporDeposition法により、トレンチ40の内面にコンフォーマルにシリコン酸化膜41を形成する。シリコン酸化膜41は、後の工程において第1絶縁膜13となるものである。次に、図6bに示すように、例えばCVD法により、シリコン酸化膜41を介してトレンチ40を埋め込むようにPをドープしたポリシリコン膜42を形成する。ポリシリコン膜42は、後の工程においてフィールドプレート電極14となるものである。次に、図7aに示すように、例えば塩素系/フッ素系ガスを用いたRIE法により、ポリシリコン膜42を異方性エッチングする。異方性エッチングは、ポリシリコン膜42の上面と第2半導体層12の上面が略同じ高さになるまで行う。次に、図7bに示すように、例えばフッ素系ガスを用いたRIE法によりシリコン酸化膜41を異方性エッチングする。異方性エッチングは、トレンチの上部およびポリシリコン膜42の上部が露出するまで行う。異方性エッチングされなかったシリコン酸化膜41が第1絶縁膜13になる。次に、図8aに示すように、露出したトレンチの上部および露出したポリシリコン膜42の上部を熱酸化する。熱酸化は、ポリシリコン膜42が増速酸化されやすい条件、たとえば低温水素燃焼酸化によりおこなう。水素燃焼酸化とは、水素を燃焼させて生成した水蒸気を含む湿潤雰囲気下で酸化を行う酸化方法である。この水素燃焼酸化には、水バブラを用いて水蒸気を発生させるスチーム酸化よりもクリーンで高い制御性が得られる利点がある。図11に飛んで、水素燃焼酸化における増速酸化について説明する。図11は温度と増速酸化速度の比ポリシリコン膜42の酸化速度とトレンチ40の側面の酸化速度の比の一例を示す図である。図11に示すように、温度800°C乃至900°Cでの低温水素燃焼酸化では、高濃度にPがドープされたポリシリコンは、シリコンより2.5から4.5倍ほど速く酸化される。上下のプロットは、増速酸化速度の比のバラツキを示している。一方、温度が高くなると増速酸化速度の比は低下し、温度1050°Cでは、1.5倍以下に減少している。温度が低くなると増速酸化速度の比が増加するのは、熱酸化に対するシリコンの活性化エネルギーが、ボリシリコンの活性化エネルギーより大きいためである。即ち、温度が低くなるとシリコンの酸化速度は急減に減少するが、ポリシリコンの酸化速度は緩やかに減少するためである。その結果、露出したトレンチの上部側面に、薄いゲート絶縁膜15形成される。露出したポリシリコン膜42の上部は、全体が酸化され、元のポリシリコン膜42より略1.4倍厚い第2絶縁膜16に変成される。露出していない下部のポリシリコン膜42がフィールドプレート電極14となる。従って、水素燃焼酸化は、ポリシリコン膜42の上部全体が酸化されたときと、同時またはその後に目的の厚さのゲート絶縁膜15が得られる増速酸化条件で行うとよい。例えば厚さ約0.6μmの第2絶縁膜16と厚さ約75nmのゲート絶縁膜15を得るには、増速酸化速度比が4以上になるように増速酸化条件を設定する。次に、図8bに戻って、例えばCVD法により、第2絶縁膜16を覆うとともに、露出したトレンチの上部を埋め込むように、Pをドープしたポリシリコン膜43を形成する。ポリシリコン膜43は、後の工程においてゲート電極17となるものである。次に、図9aに示すように、例えばフッ素系ガスを用いたCDEChemicalDryEtching法またはCMPChemicalMechanicalPolishing法により、ポリシリコン膜43を第2半導体層12の上面が露出するまで除去する。除去されなかったポリシリコン膜43がゲート電極17となる。これにより、トレンチの上部にゲート絶縁膜15を介するとともに第2絶縁膜16を挟むように埋め込まれたゲート電極17が形成される。次に、図9bに示すように、第2半導体層12を露出する開口を有するマスク材図示せずを形成した後、第2半導体層12にホウ素Bをイオン注入して、第2半導体層12の上部にベース層18を形成する。次に、図10aに示すように、ベース層18を露出する開口を有するマスク材図示せずを形成した後、ベース層18にPをイオン注入して、ベース層18の上部にソース層19を形成する。次に、図10bに示すように、ソース層19の中央部を露出する開口を有する層間絶縁膜21、例えばCVD法よるシリコン酸化膜を形成する。層間絶縁膜21をマスクとして、ソース層19の中央部にBをイオン注入し、ソース層19を貫通してベース層18に達する第3半導体層20を形成する。次に、ソースメタル22として、例えばスパッタリング法により層間絶縁膜21を覆い、ソース層19および第3半導体層20に接触したAl膜を形成する。ドレインメタル23として、例えば蒸着法により第1半導体層11の第2半導体層12と対向する面にAuGe合金膜を形成する。これにより、図1に示す半導体装置10が得られる。以上説明したように、本実施例では、トレンチの下部に厚い第1絶縁膜13を介して埋め込まれたフィールドプレート電極14を形成し、トレンチの上部にゲート絶縁膜15を介するとともに第2絶縁膜16を挟むように埋め込まれたゲート電極17を形成している。その結果、フィールドプレート電極14とゲート電極17間の容量Cgs2が減少する。入力容量Cissが減少することにより、オン抵抗Ronと入力容量Cissの積が小さくなり、性能指数が向上する。従って、ゲート電極とフィールドプレート電極間の容量を低減させた半導体装置およびその製造方法が得られる。また、図1に示す半導体装置10を、例えば100V~200Vの高耐圧適用の半導体装置とする場合には以下の効果を得られる。高耐圧適用の半導体装置のトレンチ幅は1~2.5μmで設計されるが、これは低耐圧適用の半導体装置と比較すると広い。そのため、第2絶縁膜16を有しない高耐圧適用の半導体装置では、フィールドプレート電極14上に圧倒的な膜厚のポリシリコン膜43を形成してトレンチの上部をゲート電極17で埋め込むことを要する。本発明の実施形態では、第2絶縁膜16によってフィールドプレート電極14の上部が覆われ、フィールドプレート電極14はゲート電極17より低い位置に形成されるため、埋め込み補てんの効果を有する。本稿では、第1導電型がN型、第2導電型がP型である場合について説明したが、第1導電型がP型、第2導電型がN型であっても構わない。露出したトレンチの上部および露出したポリシリコン膜42の上部の熱酸化を、水素燃焼酸化でおこなう場合について説明したが、目的のゲート絶縁膜15と第2絶縁膜16が得られるように、ポリシリコン膜42が増速酸化される条件であればよく、他の方法、例えばスチーム酸化により行うことも可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。