基板上部の第1活性領域上に形成された第1電界効果型トランジスタと、前記基板上部の第2活性領域上に形成された第2電界効果型トランジスタとを備えた半導体装置であって、前記第1電界効果型トランジスタは、第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第1ゲート電極とを有し、前記第2電界効果型トランジスタは、第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第2ゲート電極とを有し、前記第1ゲート電極は、それぞれ金属又は導電性金属化合物からなる第1導電膜、第2導電膜及び第3導電膜が下から順に形成された積層構造を有し、前記第2ゲート電極は、前記第2導電膜及び前記第3導電膜が下から順に形成された積層構造を有し、前記第1導電膜の仕事関数と前記第2導電膜の仕事関数とは異なっており、前記第1導電膜は板状に形成されており、前記第2導電膜は凹形状に形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1電界効果型トランジスタの閾値電圧の絶対値は、前記第2電界効果型トランジスタの閾値電圧の絶対値よりも高いことを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1電界効果型トランジスタはp型トランジスタであり、前記第2電界効果型トランジスタはn型トランジスタであることを特徴とする半導体装置。請求項2又は3に記載の半導体装置において、前記第1導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなり、前記第2導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物からなることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1電界効果型トランジスタの閾値電圧の絶対値は、前記第2電界効果型トランジスタの閾値電圧の絶対値よりも低いことを特徴とする半導体装置。請求項5に記載の半導体装置において、前記第1電界効果型トランジスタはn型トランジスタであり、前記第2電界効果型トランジスタはp型トランジスタであることを特徴とする半導体装置。請求項5又は6に記載の半導体装置において、前記第1導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物からなり、前記第2導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなることを特徴とする半導体装置。請求項1~7のうちのいずれか1項に記載の半導体装置において、前記第3導電膜は、タングステン、ポリシリコン、アルミニウム又は銅からなることを特徴とする半導体装置。請求項1~8のうちのいずれか1項に記載の半導体装置において、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜はそれぞれ、下地絶縁膜と、前記下地絶縁膜上に形成された高誘電率絶縁膜とを含むことを特徴とする半導体装置。請求項9に記載の半導体装置において、前記下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする半導体装置。請求項9又は10に記載の半導体装置において、前記高誘電率絶縁膜は、比誘電率が8以上の高誘電率材料からなることを特徴とする半導体装置。請求項1~11のうちのいずれか1項に記載の半導体装置において、前記第1導電膜の厚さは、5nm以上で且つ15nm以下であることを特徴とする半導体装置。請求項1~12のうちのいずれか1項に記載の半導体装置において、前記第2導電膜の厚さは、5nm以上で且つ10nm以下であることを特徴とする半導体装置。基板上部の第1活性領域上に形成された第1電界効果型トランジスタと、前記基板上部の第2活性領域上に形成された第2電界効果型トランジスタとを備えた半導体装置の製造方法であって、前記第1活性領域上及び前記第2活性領域上に、ゲート絶縁膜となる絶縁膜、金属又は導電性金属化合物からなる第1導電膜、及び犠牲膜を順次形成する工程aと、前記犠牲膜、前記第1導電膜及び前記絶縁膜を選択的に除去して、前記第1活性領域上に前記絶縁膜からなる第1ゲート絶縁膜を介して前記第1導電膜及び前記犠牲膜からなる第1ダミーゲート電極を形成すると共に前記第2活性領域上に前記絶縁膜からなる第2ゲート絶縁膜を介して前記第1導電膜及び前記犠牲膜からなる第2ダミーゲート電極を形成する工程bと、前記第1ダミーゲート電極及び前記第2ダミーゲート電極を覆うように、前記第1活性領域上及び前記第2活性領域上に層間絶縁膜を形成し、その後、前記第1ダミーゲート電極及び前記第2ダミーゲート電極のそれぞれにおける前記犠牲膜が露出するように、前記層間絶縁膜を薄くする工程cと、前記工程cの後、前記第1ダミーゲート電極及び前記第2ダミーゲート電極のそれぞれにおける前記犠牲膜を除去して、第1ゲート溝及び第2ゲート溝を形成する工程dと、前記第2ゲート溝内の前記第1導電膜を選択的に除去する工程eと、前記工程eの後、前記第1ゲート溝及び前記第2ゲート溝のそれぞれにおける底面及び側壁面を覆うように、金属又は導電性金属化合物からなる第2導電膜を形成し、その後、前記第2導電膜上に金属又は導電性金属化合物からなる第3導電膜を形成し、それにより、前記第1活性領域上に前記第1ゲート絶縁膜を介して前記第1導電膜、前記第2導電膜及び前記第3導電膜からなる第1ゲート電極を形成すると共に前記第2活性領域上に前記第2ゲート絶縁膜を介して前記第2導電膜及び前記第3導電膜からなる第2ゲート電極を形成する工程fとを備え、前記第1導電膜の仕事関数と前記第2導電膜の仕事関数とは異なることを特徴とする半導体装置の製造方法。請求項14に記載の半導体装置の製造方法において、前記工程bと前記工程cとの間に、前記第1活性領域における前記第1ダミーゲート電極の両側方下に位置する部分に第1ソース/ドレイン領域を形成する工程g1と、前記第2活性領域における前記第2ダミーゲート電極の両側方下に位置する部分に第2ソース/ドレイン領域を形成する工程g2とをさらに備えていることを特徴とする半導体装置の製造方法。請求項15に記載の半導体装置の製造方法において、前記工程bと前記工程g1及び前記工程g2との間に、前記第1ダミーゲート電極の両側面上に第1絶縁性サイドウォールスペーサを形成すると共に前記第2ダミーゲート電極の両側面上に第2絶縁性サイドウォールスペーサを形成する工程hをさらに備えていることを特徴とする半導体装置の製造方法。請求項16に記載の半導体装置の製造方法において、前記工程bと前記工程hとの間に、前記第1活性領域における少なくとも前記第1ダミーゲート電極の両側端部下に位置する部分に、前記第1ソース/ドレイン領域と接続する第1エクステンション領域を形成する工程i1と、前記第2活性領域における少なくとも前記第2ダミーゲート電極の両側端部下に位置する部分に、前記第2ソース/ドレイン領域と接続する第2エクステンション領域を形成する工程i2とをさらに備えていることを特徴とする半導体装置の製造方法。請求項15~17のうちのいずれか1項に記載の半導体装置の製造方法において、前記工程g1及び前記工程g2と前記工程cとの間に、前記第1ソース/ドレイン領域上に第1金属シリサイド膜を形成すると共に前記第2ソース/ドレイン領域上に第2金属シリサイド膜を形成する工程jをさらに備えていることを特徴とする半導体装置の製造方法。請求項14~18のうちのいずれか1項に記載の半導体装置の製造方法において、前記工程fでは、前記第1ゲート溝及び前記第2ゲート溝が埋まるように、前記第3導電膜が形成されることを特徴とする半導体装置の製造方法。請求項14~19のうちのいずれか1項に記載の半導体装置の製造方法において、前記工程fでは、前記第2導電膜及び前記第3導電膜は前記層間絶縁膜上にも形成され、前記第2導電膜及び前記第3導電膜のそれぞれにおける前記第1ゲート溝及び前記第2ゲート溝の外側に位置する部分を除去することにより、前記第1ゲート電極及び前記第2ゲート電極が形成されることを特徴とする半導体装置の製造方法。しかしながら、特許文献1に開示されているゲートラストプロセスを用いてトランジスタを形成する場合、ダミーゲート電極除去後の微細なトレンチゲート溝内部に、n型トランジスタ及びp型トランジスタのそれぞれに適した仕事関数を有する異なる金属膜を形成する必要があるので、ゲート溝への金属材料の埋め込み性が悪化するという問題が生じる。すなわち、特許文献1に開示されている従来技術では、ダミーゲート電極及びダミーゲート絶縁膜の除去により形成されたゲート溝404a及び404bの底面及び側面を覆うようにHighkゲート絶縁膜406a及び406bを形成した後、Highkゲート絶縁膜406a及び406bに沿って金属障壁層408a及び408bを凹形状に形成している。ここで、金属障壁層408a及び408bは、Highkゲート絶縁膜406a及び406bと仕事関数調整用の金属膜409a及び409bとの密着性を改善することと、Highkゲート絶縁膜406a及び406bと金属膜409a及び409bとの直接反応を抑制することとを目的として形成されており、n型トランジスタの金属障壁層408aの材料とp型トランジスタの金属障壁層408bの材料とは同じである。続いて、金属障壁層408a及び408bに沿って金属膜409a及び409bを凹形状に形成している。ここで、仕事関数調整用の金属膜409a及び409bとしては、p型トランジスタ及びn型トランジスタで異なる材料が使用される。その後、金属膜409a及び409b上にゲート溝404a及び404bが埋まるようにキャップ金属膜410a及び410bを形成している。ここで、キャップ金属膜410a及び410bとしては、p型トランジスタ及びn型トランジスタで共通の材料が使用される。以上のようにして、それぞれ3層構造を有するゲート電極メタルゲート電極411a及び411bが形成される。しかしながら、特許文献1に開示されている従来技術では、図6に示すように、ゲート溝404a及び404bの内部に、Highkゲート絶縁膜406a及び406b、金属障壁層408a及び408b、並びに金属膜409a及び409bをそれぞれ凹形状に形成した後、キャップ金属膜410a及び410bによってゲート溝404a及び404bを埋め込んでいる。このため、上層の膜ほど埋め込み時のアスペクト比が増大する結果、ゲート溝404a及び404bへの金属材料の埋め込み性が悪化するので、積層構造を持つダマシンゲート電極の形成を安定して行うことが困難になるという問題が発生する。前記に鑑み、本発明は、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにすることを目的とする。前記に鑑み、本発明に係る半導体装置は、基板上部の第1活性領域上に形成された第1電界効果型トランジスタと、前記基板上部の第2活性領域上に形成された第2電界効果型トランジスタとを備えた半導体装置であって、前記第1電界効果型トランジスタは、第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第1ゲート電極とを有し、前記第2電界効果型トランジスタは、第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第2ゲート電極とを有し、前記第1ゲート電極は、それぞれ金属又は導電性金属化合物からなる第1導電膜、第2導電膜及び第3導電膜が下から順に形成された積層構造を有し、前記第2ゲート電極は、前記第2導電膜及び前記第3導電膜が下から順に形成された積層構造を有し、前記第1導電膜の仕事関数と前記第2導電膜の仕事関数とは異なっており、前記第1導電膜は板状に形成されており、前記第2導電膜は凹形状に形成されている。尚、前記第3導電膜は、前記第2導電膜により形成される凹部が埋まるように形成されていてもよい。本発明に係る半導体装置において、前記第1電界効果型トランジスタの閾値電圧の絶対値は、前記第2電界効果型トランジスタの閾値電圧の絶対値よりも高くてもよい。例えば、前記第1電界効果型トランジスタはp型トランジスタであり、前記第2電界効果型トランジスタはn型トランジスタであってもよい。この場合、前記第1導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物から構成されており、前記第2導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物から構成されていてもよい。本発明に係る半導体装置において、前記第1電界効果型トランジスタの閾値電圧の絶対値は、前記第2電界効果型トランジスタの閾値電圧の絶対値よりも低くてもよい。例えば、前記第1電界効果型トランジスタはn型トランジスタであり、前記第2電界効果型トランジスタはp型トランジスタであってもよい。この場合、前記第1導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物から構成されており、前記第2導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物から構成されていてもよい。本発明に係る半導体装置において、前記第3導電膜は、タングステン、ポリシリコン、アルミニウム又は銅から構成されていてもよい。本発明に係る半導体装置において、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜はそれぞれ、下地絶縁膜と、前記下地絶縁膜上に形成された高誘電率絶縁膜とを含んでいてもよい。尚、本願において、高誘電率絶縁膜とは、SiN膜よりも高い比誘電率を持つ絶縁膜を意味する。また、前記下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であってもよいし、前記高誘電率絶縁膜は、比誘電率が8以上の高誘電率材料から構成されていてもよい。本発明に係る半導体装置において、前記第1導電膜の厚さは、5nm以上で且つ15nm以下であってもよい。本発明に係る半導体装置において、前記第2導電膜の厚さは、5nm以上で且つ10nm以下であってもよい。また、本発明に係る半導体装置の製造方法は、基板上部の第1活性領域上に形成された第1電界効果型トランジスタと、前記基板上部の第2活性領域上に形成された第2電界効果型トランジスタとを備えた半導体装置の製造方法であって、前記第1活性領域上及び前記第2活性領域上に、ゲート絶縁膜となる絶縁膜、金属又は導電性金属化合物からなる第1導電膜、及び犠牲膜を順次形成する工程aと、前記犠牲膜、前記第1導電膜及び前記絶縁膜を選択的に除去して、前記第1活性領域上に前記絶縁膜からなる第1ゲート絶縁膜を介して前記第1導電膜及び前記犠牲膜からなる第1ダミーゲート電極を形成すると共に前記第2活性領域上に前記絶縁膜からなる第2ゲート絶縁膜を介して前記第1導電膜及び前記犠牲膜からなる第2ダミーゲート電極を形成する工程bと、前記第1ダミーゲート電極及び前記第2ダミーゲート電極を覆うように、前記第1活性領域上及び前記第2活性領域上に層間絶縁膜を形成し、その後、前記第1ダミーゲート電極及び前記第2ダミーゲート電極のそれぞれにおける前記犠牲膜が露出するように、前記層間絶縁膜を薄くする工程cと、前記工程cの後、前記第1ダミーゲート電極及び前記第2ダミーゲート電極のそれぞれにおける前記犠牲膜を除去して、第1ゲート溝及び第2ゲート溝を形成する工程dと、前記第2ゲート溝内の前記第1導電膜を選択的に除去する工程eと、前記工程eの後、前記第1ゲート溝及び前記第2ゲート溝のそれぞれにおける底面及び側壁面を覆うように、金属又は導電性金属化合物からなる第2導電膜を形成し、その後、前記第2導電膜上に金属又は導電性金属化合物からなる第3導電膜を形成し、それにより、前記第1活性領域上に前記第1ゲート絶縁膜を介して前記第1導電膜、前記第2導電膜及び前記第3導電膜からなる第1ゲート電極を形成すると共に前記第2活性領域上に前記第2ゲート絶縁膜を介して前記第2導電膜及び前記第3導電膜からなる第2ゲート電極を形成する工程fとを備え、前記第1導電膜の仕事関数と前記第2導電膜の仕事関数とは異なる。本発明に係る半導体装置の製造方法において、前記工程bと前記工程cとの間に、前記第1活性領域における前記第1ダミーゲート電極の両側方下に位置する部分に第1ソース/ドレイン領域を形成する工程g1と、前記第2活性領域における前記第2ダミーゲート電極の両側方下に位置する部分に第2ソース/ドレイン領域を形成する工程g2とをさらに備えていてもよい。この場合、前記工程bと前記工程g1及び前記工程g2との間に、前記第1ダミーゲート電極の両側面上に第1絶縁性サイドウォールスペーサを形成すると共に前記第2ダミーゲート電極の両側面上に第2絶縁性サイドウォールスペーサを形成する工程hをさらに備えていてもよい。また、前記工程bと前記工程hとの間に、前記第1活性領域における少なくとも前記第1ダミーゲート電極の両側端部下に位置する部分に、前記第1ソース/ドレイン領域と接続する第1エクステンション領域を形成する工程i1と、前記第2活性領域における少なくとも前記第2ダミーゲート電極の両側端部下に位置する部分に、前記第2ソース/ドレイン領域と接続する第2エクステンション領域を形成する工程i2とをさらに備えていてもよい。また、前記工程g1及び前記工程g2と前記工程cとの間に、前記第1ソース/ドレイン領域上に第1金属シリサイド膜を形成すると共に前記第2ソース/ドレイン領域上に第2金属シリサイド膜を形成する工程jをさらに備えていてもよい。本発明に係る半導体装置の製造方法において、前記工程fでは、前記第1ゲート溝及び前記第2ゲート溝が埋まるように、前記第3導電膜が形成されてもよい。本発明に係る半導体装置の製造方法において、前記工程fでは、前記第2導電膜及び前記第3導電膜は前記層間絶縁膜上にも形成され、前記第2導電膜及び前記第3導電膜のそれぞれにおける前記第1ゲート溝及び前記第2ゲート溝の外側に位置する部分を除去することにより、前記第1ゲート電極及び前記第2ゲート電極が形成されてもよい。本発明によると、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することができるので、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現することができる。以下、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。図1は、本実施形態に係る半導体装置の断面図である。図1に示すように、本実施形態に係る半導体装置においては、例えばp型シリコンSiからなる半導体基板100の上部におけるn型トランジスタ形成領域10にPウェル領域101aが形成されていると共に、半導体基板100の上部におけるp型トランジスタ形成領域20にNウェル領域101bが形成されている。ここで、n型トランジスタ形成領域10及びp型トランジスタ形成領域20はそれぞれ、半導体基板100の上部に形成された素子分離領域102によって区画されており、Pウェル領域101aのうち素子分離領域102に囲まれた部分がp型活性領域103aとなり、Nウェル領域101bのうち素子分離領域102に囲まれた部分がn型活性領域103bとなる。まず、半導体基板100のn型トランジスタ形成領域10に形成されるn型トランジスタn型FETの構成について説明する。p型活性領域103aの上にはゲート絶縁膜107aを介してゲート電極111aが形成されている。ゲート電極111aは、凹形状の金属電極109aと、金属電極109aにより形成された凹部を埋め込む金属電極110aとからなる。ゲート絶縁膜107a及びゲート電極111aの両側面上には、例えばシリコン窒化膜からなる絶縁性サイドウォールスペーサ112aが形成されている。p型活性領域103aの上部における金属ゲート電極111aの両側方下の領域にはn型エクステンション領域113aが形成されていると共に、p型活性領域103aの上部における金属ゲート電極111aから見てn型エクステンション領域113aの外側の領域には、n型エクステンション領域113aと接続するn型ソース/ドレイン領域115aが形成されている。ここで、n型ソース/ドレイン領域115aは、n型エクステンション領域113aよりも高濃度のn型不純物を含んでいる。n型ソース/ドレイン領域115aの表面部には、例えばニッケルシリサイド等からなる金属シリサイド膜116aが形成されている。金属シリサイド膜116a及び素子分離領域102の上には、例えばシリコン酸化膜等からなる層間絶縁膜117が形成されている。ここで、ゲート絶縁膜107aは、例えば膜厚0.5nm程度のシリコン酸化膜からなる下地絶縁膜105aと、当該下地絶縁膜105a上に形成された例えば膜厚2nm程度のハフニウム酸化膜等の絶縁性金属酸化膜からなる高誘電率絶縁膜106aとから構成されている。尚、高誘電率絶縁膜とは、窒化シリコンSiN膜よりも誘電率が高い絶縁膜例えば比誘電率が8以上の絶縁膜を意味するものとする。また、ゲート電極111aは、ゲート絶縁膜107aを底面とし且つ絶縁性サイドウォールスペーサ112aを側壁面とするゲート溝104a内に埋め込まれている。具体的には、ゲート電極111aのうち金属電極109aは、ゲート絶縁膜107aの上面及び絶縁性サイドウォールスペーサ112aの側面を覆うように凹形状に形成されており、ゲート電極111aのうち金属電極110aは、凹形状の金属電極109aにより形成された凹部を埋め込むように形成されている。尚、金属電極109a及び110aはいずれも、金属又は導電性金属化合物からなる。また、金属電極109aは、例えば膜厚5nm程度の炭化タンタルTaC膜からなり、n型FETに適した仕事関数例えば4.0eV~4.3eV程度を有する。また、金属電極110aは、例えばタングステンW膜からなる。さらに、ゲート電極111aのゲート長及び高さはそれぞれ例えば40nm程度及び80nm程度であり、絶縁性サイドウォールスペーサ112aの幅は例えば40nm程度である。また、n型エクステンション領域113aは、p型活性領域103aの上部における絶縁性サイドウォールスペーサ112aの下側に位置すると共に、平面視においてゲート電極111aのゲート長方向の両端部とそれぞれ重なるように設けられている。また、n型エクステンション領域113aには、例えばヒ素As等のn型不純物がドープされており、n型エクステンション領域113aの最大不純物濃度は例えば2×1020atomscm3程度である。また、n型エクステンション領域113aの接合深さ、つまり、n型エクステンション領域113aとp型活性領域103aとの間で形成されるPN接合面の、絶縁性サイドウォールスペーサ112aの下面つまり半導体基板100の表面からの深さは例えば20nm程度である。また、図示はしていないが、半導体基板100のp型活性領域103aにおいてn型エクステンション領域113aをその下方及び側方から覆うように、例えばボロンB又はインジウムIn等のp型不純物をドープした公知のポケット領域p型不純物濃度は例えば3×1018atomscm3程度を形成してもよい。このようなp型ポケット領域をp型活性領域103aに形成することにより、n型FETの短チャネル特性を改善することが可能となる。また、n型ソース/ドレイン領域115aは、p型活性領域103aの上部におけるゲート電極111aから見てn型エクステンション領域113aの外側の領域に、当該n型エクステンション領域113aと接続するように形成されている。n型ソース/ドレイン領域115aには、例えばヒ素As等のn型不純物がドープされており、n型ソース/ドレイン領域115aの最大不純物濃度は例えば1×1021atomscm3程度である。また、n型ソース/ドレイン領域115aの接合深さ、つまり、n型ソース/ドレイン領域115aとp型活性領域103aとの間で形成されるPN接合面の、半導体基板100の表面からの深さは例えば80nm程度である。また、p型活性領域103aのうちゲート電極111aの下側に位置する部分には、Pウェル領域101aの形成及び閾値電圧の制御のために例えばボロンB又はインジウムIn等のp型不純物が例えば1×1017atomscm3程度の濃度でドープされている。次に、半導体基板100のp型トランジスタ形成領域20に形成されるp型トランジスタp型FETの構成について説明する。n型活性領域103bの上にはゲート絶縁膜107bを介してゲート電極111bが形成されている。ゲート電極111bは、平坦形状板状の金属電極108bと、金属電極108b上に形成された凹形状の金属電極109bと、金属電極109bにより形成された凹部を埋め込む金属電極110bとからなる。ゲート絶縁膜107b及びゲート電極111bの両側面上には、例えばシリコン窒化膜からなる絶縁性サイドウォールスペーサ112bが形成されている。n型活性領域103bの上部における金属ゲート電極111bの両側方下の領域にはp型エクステンション領域113bが形成されていると共に、n型活性領域103bの上部における金属ゲート電極111bから見てp型エクステンション領域113bの外側の領域には、p型エクステンション領域113bと接続するp型ソース/ドレイン領域115bが形成されている。ここで、p型ソース/ドレイン領域115bは、p型エクステンション領域113bよりも高濃度のp型不純物を含んでいる。p型ソース/ドレイン領域115bの表面部には、例えばニッケルシリサイド等からなる金属シリサイド膜116bが形成されている。金属シリサイド膜116b及び素子分離領域102の上には、例えばシリコン酸化膜等からなる層間絶縁膜117が形成されている。ここで、ゲート絶縁膜107bは、例えば膜厚0.5nm程度のシリコン酸化膜からなる下地絶縁膜105bと、当該下地絶縁膜105b上に形成された例えば膜厚2nm程度のハフニウム酸化膜等の絶縁性金属酸化膜からなる高誘電率絶縁膜106bとから構成されている。尚、高誘電率絶縁膜とは、窒化シリコンSiN膜よりも誘電率が高い絶縁膜例えば比誘電率が8以上の絶縁膜を意味するものとする。また、ゲート電極111bのうち金属電極109b及び110bは、板状の金属電極108bを底面とし且つ絶縁性サイドウォールスペーサ112bを側壁面とするゲート溝104b内に埋め込まれている。具体的には、ゲート電極111bのうち金属電極108bは、ゲート絶縁膜107bの上面上に板状に形成されており、ゲート電極111bのうち金属電極109bは、金属電極108bの上面及び絶縁性サイドウォールスペーサ112bの側面を覆うように凹形状に形成されており、ゲート電極111bのうち金属電極110bは、凹形状の金属電極109bにより形成された凹部を埋め込むように形成されている。尚、金属電極108b、109b及び110bはいずれも、金属又は導電性金属化合物からなる。また、金属電極108bは、例えば膜厚5nm程度の窒化チタンTiN膜からなり、p型FETに適した仕事関数例えば4.7eV~5.1eV程度を有する。また、金属電極109bは、例えば膜厚5nm程度の炭化タンタルTaC膜から構成されている。また、金属電極110bは、例えばタングステンW膜から構成されている。さらに、ゲート電極111bのゲート長及び高さはそれぞれ例えば40nm程度及び80nm程度であり、絶縁性サイドウォールスペーサ112bの幅は例えば40nm程度である。また、p型エクステンション領域113bは、n型活性領域103bの上部における絶縁性サイドウォールスペーサ112bの下側に位置すると共に、平面視においてゲート電極111bのゲート長方向の両端部とそれぞれ重なるように設けられている。また、p型エクステンション領域113bには、例えばボロンB等のp型不純物がドープされており、p型エクステンション領域113bの最大不純物濃度は例えば2×1020atomscm3程度である。また、p型エクステンション領域113bの接合深さ、つまり、p型エクステンション領域113bとn型活性領域103bとの間で形成されるPN接合面の、絶縁性サイドウォールスペーサ112bの下面つまり半導体基板100の表面からの深さは例えば20nm程度である。また、図示はしていないが、半導体基板100のn型活性領域103bにおいてp型エクステンション領域113bをその下方及び側方から覆うように、例えばヒ素As又はアンチモンSb等のn型不純物をドープした公知のポケット領域n型不純物濃度は例えば3×1018atomscm3程度を形成してもよい。このようなn型ポケット領域をn型活性領域103bに形成することにより、p型FETの短チャネル特性を改善することが可能となる。また、p型ソース/ドレイン領域115bは、n型活性領域103bの上部におけるゲート電極111bから見てp型エクステンション領域113bの外側の領域に、当該p型エクステンション領域113bと接続するように形成されている。p型ソース/ドレイン領域115bには、例えばボロンB等のp型不純物がドープされており、p型ソース/ドレイン領域115bの最大不純物濃度は例えば1×1021atomscm3程度である。また、p型ソース/ドレイン領域115bの接合深さ、つまり、p型ソース/ドレイン領域115bとn型活性領域103bとの間で形成されるPN接合面の、半導体基板100の表面からの深さは例えば80nm程度である。また、n型活性領域103bのうちゲート電極111bの下側に位置する部分には、Nウェル領域101bの形成及び閾値電圧の制御のために例えばヒ素As等のn型不純物が例えば1×1017atomscm3程度の濃度でドープされている。以下、本発明の一実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図2a、b、図3a、b、図4a、b及び図5a、bは、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。まず、図2aに示すように、例えばシャロウトレンチ分離ShallowTrenchIsolation:STI法等により、例えばボロン等のp型不純物を含むシリコンからなる半導体基板100の上部に、n型トランジスタ形成領域10とp型トランジスタ形成領域20とを区画する素子分離領域102を選択的に形成する。続いて、半導体基板100の上部におけるn型トランジスタ形成領域10にPウェル領域101aを形成すると共に、半導体基板100の上部におけるp型トランジスタ形成領域20にNウェル領域101bを形成する。その後、第1のPウェル領域101a及び第2のNウェル領域101bのそれぞれに閾値電圧調整用の不純物をドープする。これにより、Pウェル領域101aのうち素子分離領域102に囲まれた部分に不純物濃度が例えば1×1017atomscm3程度のp型活性領域103aが形成されると共に、Nウェル領域101bのうち素子分離領域102に囲まれた部分に不純物濃度が例えば1×1017atomscm3程度のn型活性領域103bが形成される。次に、図2bに示すように、例えば公知の熱酸化によるゲート酸化膜形成方法を用いることにより、n型トランジスタ形成領域10内のp型活性領域103a上及びp型トランジスタ形成領域20内のn型活性領域103b上に、例えば膜厚0.5nm程度のシリコン酸化膜105を形成する。続いて、例えばALDAtomicLayerDeposition法を用いることにより、シリコン酸化膜105上に例えば膜厚2nm程度のハフニウム酸化膜106を形成する。続いて、例えばALD法を用いることにより、ハフニウム酸化膜106上に例えば膜厚5nm程度の窒化チタン膜108を形成する。続いて、窒化チタン膜108上に、例えば膜厚100nm程度のポリシリコン膜201と例えば膜厚30nm程度のシリコン酸化膜202との積層膜を形成する。次に、シリコン酸化膜202上に、ダミーゲート電極形成領域を覆うレジストパターン図示省略を形成した後、図3aに示すように、当該レジストパターンをマスクとして、シリコン酸化膜202、ポリシリコン膜201、窒化チタン膜108、ハフニウム酸化膜106及びシリコン酸化膜105に対してドライエッチングを行って順次パターニングし、その後、前記レジストパターンを除去する。ここで、エッチングガスとして、例えばCH2F2/SF6混合ガスを用いて、シリコン酸化膜202、ポリシリコン膜201、窒化チタン膜108、ハフニウム酸化膜106及びシリコン酸化膜105を一度にエッチングしてもよい。これにより、p型活性領域103an型トランジスタ形成領域10上に、パターニングされたシリコン酸化膜105からなる下地絶縁膜105aと、パターニングされたハフニウム酸化膜106からなる高誘電率絶縁膜106aとを有するゲート絶縁膜107aが形成される。また、ゲート絶縁膜107a上に、パターニングされた窒化チタン膜108からなる金属電極108aと、パターニングされたポリシリコン膜201からなるポリシリコン電極201aと、パターニングされたシリコン酸化膜202からなるハードマスク202aとを有するダミーゲート電極211aが形成される。同様に、n型活性領域103bp型トランジスタ形成領域20上に、パターニングされたシリコン酸化膜105からなる下地絶縁膜105bと、パターニングされたハフニウム酸化膜106からなる高誘電率絶縁膜106bとを有するゲート絶縁膜107bが形成される。また、ゲート絶縁膜107b上に、パターニングされた窒化チタン膜108からなる金属電極108bと、パターニングされたポリシリコン膜201からなるポリシリコン電極201bと、パターニングされたシリコン酸化膜202からなるハードマスク202bとを有するダミーゲート電極211bが形成される。尚、各ダミーゲート電極211a及び211bのゲート長寸法は、例えば40nm程度である。また、本実施形態では、ゲート絶縁膜107a及び107bのいずれも、最終構造におけるゲート絶縁膜として残存する。また、p型トランジスタ形成領域20のダミーゲート電極211bに含まれる金属電極108bも、最終構造におけるゲート電極の一部として残存する。次に、図3bに示すように、例えば公知の製造方法を用いて、エクステンション注入から金属シリサイド膜形成までの工程を行う。具体的には、まず、p型トランジスタ形成領域20を覆うレジストパターン図示省略を形成した後、当該レジストパターン及びダミーゲート電極211aをマスクとして、n型トランジスタ形成領域10におけるp型活性領域103aに例えばヒ素Asをイオン注入し、その後、前記レジストパターンを除去する。これにより、図3bに示すように、p型活性領域103aの上部におけるダミーゲート電極211aの両側方下の領域にn型エクステンション領域113aが形成される。ここで、ヒ素Asのイオン注入は、例えば、加速エネルギーを2keVとし、ドーズ量を1×1015atomscm2とする条件で行う。続いて、n型トランジスタ形成領域10を覆うレジストパターン図示省略を形成した後、当該レジストパターン及びダミーゲート電極211bをマスクとして、p型トランジスタ形成領域20におけるn型活性領域103bに例えば二フッ化ボロンBF2をイオン注入し、その後、前記レジストパターンを除去する。これにより、図3bに示すように、n型活性領域103bの上部におけるダミーゲート電極211bの両側方下の領域にp型エクステンション領域113bが形成される。ここで、二フッ化ボロンBF2のイオン注入は、例えば、加速エネルギーを2keVとし、ドーズ量を1×1015atomscm2とする条件で行う。尚、n型エクステンション領域113a及びp型エクステンション領域113bの形成の順序は特に限定されない。また、図示はしていないが、短チャネル特性の改善を図るために、n型エクステンション領域113aの形成の前又は後に、n型トランジスタ形成領域10のp型活性領域103aに対してp型ポケット注入を行ってもよい。p型ポケット注入は、例えば、ボロンBを、加速エネルギーが5keV、ドーズ量が3×1013atomscm2、チルト角が15°及びツイスト角が0°の4回転注入の条件で行ってもよい。同様に、p型エクステンション領域113bの形成の前又は後に、p型トランジスタ形成領域20のn型活性領域103bに対してn型ポケット注入を行ってもよい。n型ポケット注入は、例えば、砒素Asを、加速エネルギーが30keV、ドーズ量が1×1013atomscm2、チルト角が15°及びツイスト角が0°の4回転注入の条件で行ってもよい。続いて、例えばCVDChemicalVaporDeposition法により、各ダミーゲート電極211a及び211bを含む半導体基板100の上に例えば膜厚40nm程度のシリコン窒化膜を形成する。その後、当該シリコン窒化膜をドライエッチングによりエッチバックをすることにより、図3bに示すように、各ダミーゲート電極211a及び211bの両側面上に、例えば幅40nmのシリコン窒化膜からなる絶縁性サイドウォールスペーサ112a及び112bを形成する。その後、p型トランジスタ形成領域20を覆うレジストパターン図示省略を形成した後、当該レジストパターン、ダミーゲート電極211a及び絶縁性サイドウォールスペーサ112aをマスクとして、p型活性領域103aに例えばヒ素をイオン注入した後、前記レジストパターンを除去する。これにより、図3bに示すように、p型活性領域103aにおけるダミーゲート電極211a及び絶縁性サイドウォールスペーサ112aの両側方下に、n型エクステンション領域113aと接続されたn型ソース/ドレイン領域115aが形成される。ここで、ヒ素のイオン注入は、例えば、加速エネルギーが20keV、ドーズ量が4×1015atomscm2の条件で行う。続いて、n型トランジスタ領域10を覆うレジストパターン図示省略を形成した後、当該レジストパターン、ダミーゲート電極211b及び絶縁性サイドウォールスペーサ112bをマスクとして、n型活性領域103bに例えばボロンBをイオン注入した後、前記レジストパターンを除去する。これにより、図3bに示すように、n型活性領域103bにおけるダミーゲート電極211b及び絶縁性サイドウォールスペーサ112bの両側方下に、p型エクステンション領域113bと接続されたp型ソース/ドレイン領域115bが形成される。ここで、ボロンのイオン注入は、例えば、加速エネルギーが3keV、ドーズ量が4×1015atomscm2の条件で行う。尚、n型ソース/ドレイン領域115a及びp型ソース/ドレイン領域115bの形成の順序は特に限定されない。続いて、例えば温度が1000°Cのスパイクアニールを行うことにより、n型エクステンション領域113a、n型ソース/ドレイン領域115a、p型エクステンション領域113b及びp型ソース/ドレイン領域115bに導入された不純物を活性化する。ここで、n型エクステンション領域113a、n型ソース/ドレイン領域115a、p型エクステンション領域113b及びp型ソース/ドレイン領域115bのそれぞれにおける活性化アニール後の接合深さは、例えば、20nm程度、80nm程度、20nm程度及び80nm程度である。続いて、n型ソース/ドレイン領域115a上及びp型ソース/ドレイン領域115b上に、例えば公知の製造方法を用いて、例えばニッケルシリサイドからなる膜厚20nm程度の金属シリサイド膜116a及び116bを形成する。ここで、ハードマスク202a及び202bは、シリサイド化防止膜として機能する。次に、図4aに示すように、例えばCVD法により、半導体基板100上に、例えば膜厚300nm程度のシリコン酸化膜からなる層間絶縁膜117を堆積する。続いて、例えばCMP法を用いて、ダミーゲート電極211a及び211bのそれぞれにおけるポリシリコン電極201a及び201bが露出するように、層間絶縁膜117を例えば膜厚85nm程度まで薄くする。ここで、層間絶縁膜117の上部と共に、ダミーゲート電極211a及び211bの上部ハードマスク202a及び202bとポリシリコン電極201a及び201bの上部及び絶縁性サイドウォールスペーサ112a及び112bの上部も研磨除去される。次に、図4bに示すように、例えば水酸化アンモニウムを含む薬液を用いて、ダミーゲート電極211a及び211bにおけるポリシリコン電極201a及び201bを除去する。これにより、金属電極108aを底面とし且つ絶縁性サイドウォールスペーサ112aを側壁面とするゲート溝104aが形成されると共に、金属電極108bを底面とし且つ絶縁性サイドウォールスペーサ112bを側壁面とするゲート溝104bが形成される。次に、図5aに示すように、p型トランジスタ領域20を覆うレジストパターン図示省略を形成した後、当該レジストパターンをマスクとして、例えばアンモニア及び過酸化水素水を含む薬液を用いて、n型トランジスタ形成領域10のゲート溝104a内の金属電極108aを選択的に除去し、その後、前記レジストパターンを除去する。次に、図5bに示すように、例えばALD法を用いて、ゲート溝104a及び104bのそれぞれにおける底面及び側壁面を覆うように、例えば膜厚5nm程度の炭化タンタルTaC膜109を形成した後、例えばCVD法を用いて、炭化タンタル膜109上にゲート溝104a及び104bが埋まるように、例えば膜厚200nm程度のタングステンW膜110を堆積する。最後に、例えばCMP法を用いて、ゲート溝104a及び104bの外側のタングステン膜110及び炭化タンタル膜109を研磨除去して平坦化する。これにより、炭化タンタル膜109からなる凹形状の金属電極109aと、金属電極109aにより形成された凹部を埋め込み且つタングステン膜110からなる金属電極110aとを有するゲート電極111aが形成される。また、窒化チタン膜108からなる板状の金属電極108bと、金属電極108b上に形成され且つ炭化タンタル膜109からなる凹形状の金属電極109bと、金属電極109bにより形成された凹部を埋め込み且つタングステン膜110からなる金属電極110bとを有するゲート電極111bが形成される。すなわち、図1に示す本実施形態の半導体装置が完成する。以上に説明したように、本実施形態によると、ダミーゲート電極除去時にp型トランジスタ形成領域20のダミーゲート電極211bに含まれる金属電極108bを残存させている図5a参照ため、p型トランジスタではゲート電極再形成前に金属電極108bつまり仕事関数調整用金属膜を用いた閾値電圧の調整を行うことができる。このため、ゲートラストプロセスにおけるダミーゲート電極除去後のゲート電極再形成時図5b参照には、各導電型トランジスタのゲート電極材料膜を個別に形成することなく同時に形成することができるので、ゲート電極材料の埋め込みが容易になると共に工程数を削減することができる。また、本実施形態によると、ゲート溝104a及び104bに炭化タンタル膜109及びタングステン膜110を埋め込むだけで、n型トランジスタ及びp型トランジスタのそれぞれに適切な閾値電圧を持つ半導体装置を得ることができるので、従来のようにゲート溝にゲート絶縁膜及び3種類以上のゲート電極材料膜を埋め込む場合図6参照と比較して、ゲート溝104a及び104bへのゲート電極材料の埋め込み性をさらに改善することができる。また、ゲート溝104a及び104bにおける低抵抗金属材料からなるゲート電極材料の占有面積が増加するため、ゲート電極111a及び111bの抵抗を低減することができる。また、本実施形態によると、図4bに示すように、ダミーゲート電極211a及び211bにおけるポリシリコン電極201a及び201bを除去する際に、金属電極108a及び108bがゲート絶縁膜107a及び107bに対する保護膜として働くため、ゲート絶縁膜107a及び107bの膜減りを防止することが可能になる。ところで、微細なゲート溝内に金属膜を埋め込む場合、ゲート溝のサイズによっては金属膜の膜厚を十分に厚くすることができないという制約がある。しかし、本実施形態によれば、p型トランジスタのゲート電極111bに含まれる金属電極108bとなる窒化チタン膜108は、ゲート溝104a及び104bの形成前に形成されている。このため、窒化チタン膜108の膜厚をゲート溝104a及び104bのサイズによらず厚くすることができるので、窒化チタン膜108の膜厚の調整によって閾値電圧を制御することが可能となり、それによって、閾値電圧の制御を容易に行うことができる。尚、本実施形態においては、ゲート絶縁膜107a及び107bに含まれる下地絶縁膜105a及び105bとなるシリコン酸化膜105を熱酸化法を用いて形成したが、これに限らず、例えば、水素/酸素混合ガス若しくは水蒸気等を用いた酸化、又はオゾン水等を用いた化学処理による酸化など、形成したいシリコン酸化膜に応じた酸化膜形成方法を適宜選択してもよい。また、シリコン酸化膜105に代えて、例えばシリコン酸窒化膜等の他の絶縁膜を形成してもよい。また、本実施形態においては、ゲート絶縁膜107a及び107bに含まれる高誘電率絶縁膜106a及び106bとなるハフニウム酸化膜106をALD法を用いて堆積したが、これに限らず、例えば、PVDPhysicalVaporDeposition法又はCVD法等の他の方法を用いて堆積してもよい。また、ハフニウム酸化膜106に代えて、例えばジルコニウム酸化膜等の他の高誘電率絶縁膜を形成してもよい。また、本実施形態においては、金属電極108a及び108bとなる窒化チタン膜108をALD法を用いて堆積したが、これに限らず、例えばPVD法又はCVD法等の他の方法を用いて堆積してもよい。尚、本実施形態では、p型トランジスタp型FETには仕事関数調整用の金属電極108bを形成し、且つn型トランジスタn型FETからは金属電極108aを除去した構造について説明したが、金属電極108a及び108bとなる金属膜の種類を変更して仕事関数を調整することにより、n型FETには仕事関数調整用の金属電極108aを形成し、且つp型FETからは金属電極108bを除去した構造とした場合にも、本実施形態と同様の効果を得ることができる。具体的には、金属電極108a及び108bとなる金属膜として、n型FETに適した仕事関数例えば4.0eV~4.3eVを有する膜厚5nm程度の炭化タンタル膜を用い、金属電極109a及び109bとなる金属膜として、p型FETに適した仕事関数4.7eV~5.1eVを有する膜厚5nm程度の窒化チタン膜を用いてもよい。また、本実施形態では、互いに異なる導電型を持つ2種類のFETを形成する場合について説明したが、同一導電型で閾値電圧が互いに異なる2種類以上のFETを形成する場合においても、ゲート電極となる金属膜の仕事関数を調整することにより、本実施形態と同様の構造及び製造方法を適用することができる。具体的には、閾値電圧の異なる2種類のn型FETを形成する場合、金属電極108a及び108bとなる金属膜として、閾値電圧の絶対値が高いn型FETに適した仕事関数4.4eV~4.7eVを有する膜厚5nm程度の窒化タンタル膜を用い、金属電極109a及び109bとなる金属膜として、閾値電圧の絶対値が低いn型FETに適した仕事関数4.0eV~4.3eVを有する膜厚5nm程度の炭化タンタル膜を用いてもよい。或いは、閾値電圧の異なる2種類のp型FETを形成する場合、金属電極108a及び108bとなる金属膜として、閾値電圧の絶対値が高いp型FETに適した仕事関数4.4eV~4.7eVを有する膜厚5nm程度の窒化タンタル膜を用い、金属電極109a及び109bとなる金属膜として、閾値電圧の絶対値が低いp型FETに適した仕事関数4.7eV~5.1eVを有する膜厚5nm程度の窒化チタンを用いてもよい。尚、以上に説明した本実施形態における各構成要素の厚さ、構成材料、不純物濃度及び接合深さ等、並びに各工程におけるイオン注入条件及び熱処理条件等は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。すなわち、これらの値は、所望するトランジスタの仕様に合わせて、任意に設定することができる。例えば、下地絶縁膜105a及び105bとして、膜厚0.5nmのシリコン酸化膜を例示しているが、シリコン酸化膜に限らず、例えばシリコン酸窒化膜等を用いてもよい。また、膜厚についても0.5nmに限定されない。但し、高性能なトランジスタを実現するためには、下地絶縁膜105a及び105bを膜厚0.3nm~1.5nmの範囲で形成することが望ましい。また、高誘電率絶縁膜106a及び106bとして、膜厚2nmのハフニウム酸化膜を例示しているが、ハフニウム酸化膜に限らず、例えば比誘電率8以上の他の高誘電率絶縁膜も適用可能である。また、金属電極109a及び109bとして、膜厚5nmの炭化タンタルTaC膜を例示しているが、炭化タンタル膜に限らず、n型FETに適した仕事関数を有する導電膜、例えば、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属からなる膜、又はこれらの金属のいずれかを含む金属炭化物からなる膜を用いてもよい。また、膜厚についても5nmに限定されない。但し、埋め込み性の観点からは膜厚は10nm以下が望ましい。また、金属電極110a及び110bとして、タングステンW膜を例示しているが、タングステン膜に限らず、例えば、アルミニウム又は銅等の高導電率金属からなる膜を用いてもよい。或いは、金属電極110a及び110bに代えて、ポリシリコン電極を用いてもよい。また、金属電極108a及び108bとして、膜厚5nmの窒化チタンTiN膜を例示しているが、窒化チタン膜に限らず、p型FETに適した仕事関数を有する導電膜、例えば、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなる膜を用いてもよい。また、膜厚についても5nmに限定されない。但し、微細化の観点からは膜厚は例えば15nm以下が望ましい。また、金属電極109aとゲート絶縁膜107a具体的には高誘電率絶縁膜106aとの間に、金属障壁層として、例えば厚さ1nm程度の窒化タンタル膜を形成してもよい。同様に、金属電極108bとゲート絶縁膜107b具体的には高誘電率絶縁膜106bとの間、及び/又は、金属電極108bと金属電極109bとの間にも、金属障壁層として、例えば厚さ1nm程度の窒化タンタル膜を形成してもよい。ここで、金属障壁層となる窒化タンタル膜をALD法を用いて形成してもよい。尚、金属障壁層として、窒化タンタル膜に代えて、例えば、チタニウム、タンタル、アルミニウム又はハフニウムのいずれかを含む金属窒化物又は金属炭化物からなる膜を用いてもよい。また、金属障壁層の形成方法として、ALD法に代えて、例えば、CVD法又はPVD法を用いてもよい。また、金属障壁層の厚さについても、1nmに限定されるものではない。但し、微細化の観点から、金属障壁層の厚さを例えば5nm以下にすることが望ましい。また、絶縁性サイドウォールスペーサ112a及び112bの構成材料として、シリコン窒化膜を例示しているが、これに限定されず、例えば、シリコン酸化膜、又はシリコン酸化膜とシリコン窒化膜との積層膜等を用いてもよい。以上のようにして得られる本実施形態の半導体装置によると、p型FETにおいては、ゲート絶縁膜107bの上に当該ゲート絶縁膜107bの上面に対して平行につまり板状に仕事関数調整用の金属電極108bが形成されていると共に、金属電極108bの上面上及び絶縁性サイドウォールスペーサ112bの側面上に金属電極109bが形成されている。また、n型FETにおいては、ゲート絶縁膜107aの上面上及び絶縁性サイドウォールスペーサ112aの側面上に金属電極109aが形成されている。すなわち、本実施形態では、ゲート絶縁膜107a及び107bとなる絶縁膜シリコン酸化膜105及びハフニウム酸化膜106の形成工程と、犠牲膜となるポリシリコン電極201a及び201bとなるポリシリコン膜201の堆積工程との間に、p型FETにおける仕事関数調整用の金属電極108bとなる窒化チタン膜108の形成工程を実施している。これにより、ダミーゲート電極形成時に、金属電極108bがゲート絶縁膜107bとポリシリコン電極201bとに挟み込まれた構造を形成し、p型FETにおいて当該金属電極108bをゲート電極111bの一部として用いている。他方、n型FETにおいては、ダミーゲート電極正確にはポリシリコン電極201a及び201bの除去後にさらに金属電極108aを除去し、それにより、窒化チタン膜108を1回形成するだけで、n型FETとp型FETとの間の仕事関数の調整を実現している。その結果、製造工程を削減できると共にゲート溝104a及び104bへの電極材料の埋め込みが容易になる。具体的には、本実施形態によると、ゲート溝104a及び104bに炭化タンタル膜109及びタングステン膜110を埋め込むだけで、n型トランジスタ及びp型トランジスタのそれぞれに適切な閾値電圧を持つ半導体装置を得ることができる。このため、従来のようにゲート溝にゲート絶縁膜及び3種類以上のゲート電極材料膜を埋め込む場合図6参照と比較して、ゲート溝104a及び104bにおける低抵抗金属材料であるタングステン膜110金属電極110a及び110bの占める体積を増加させることができるので、ゲート電極111a及び111bの抵抗を低減することができる。また、ポリシリコン電極201a及び201bを除去する際に、金属電極108a及び108bがゲート絶縁膜107a及び107bに対する保護膜として働くため、ゲート絶縁膜107a及び107bの膜減りを防止することが可能になる。また、微細なゲート溝内に金属膜を埋め込む場合に、当該金属膜が凹形状であれば、ゲート溝のサイズによって当該金属膜の膜厚を十分に厚くすることができないという制約があるのに対して、金属電極108bは平坦形状板状に形成されているため、ゲート溝104a及び104bのサイズによらず金属電極108bを厚くすることができる。従って、金属電極108bの厚さの調整によって閾値電圧を制御することが可能となり、それによって、閾値電圧の制御を容易に行うことができる。以上に説明したように、本実施形態の半導体装置及びその製造方法によれば、ゲートラストプロセスの特徴を維持しつつ、ゲート溝への電極材料の埋め込み性を改善することによって、各トランジスタに適切な仕事関数を有する電極構造を容易に形成することができる。