配線パターンを示す配線パターンデータを取得する工程と、前記配線パターンデータを解析して、第1の方向に延伸する第1方向パターンと、前記第1の方向に直交する方向に延伸する第2方向パターンとを特定し、前記第1方向パターンと前記第2方向パターンの交点を検出する工程と、前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、を備える半導体装置の設計方法。請求項1に記載の半導体装置の設計方法において、前記配線パターンはゲート配線パターンである半導体装置の設計方法。請求項1又は2に記載の半導体装置の設計方法において、前記不要パターンを除去する工程の後に、前記配線パターンに光近接効果補正OpticalProximityCorrectionを行う工程を有する半導体装置の設計方法。配線パターンを設計する工程と、設計された前記配線パターンを用いて配線層を形成する工程と、を有し、前記配線パターンを設計する工程は、前記配線パターンを示す配線パターンデータを取得する工程と、前記配線パターンデータを解析して、第1の方向に延伸する第1方向パターンと、前記第1の方向に直交する方向に延伸する第2方向パターンとを特定し、前記第1方向パターンと前記第2方向パターンの交点を検出する工程と、前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、を備える半導体装置の製造方法。本発明者が検討したところ、以下の課題があることが判明した。半導体装置の設計装置では、レイアウトを自動生成するため、回路上不要なパターンが発生することがある。この不要なパターンにおいてプロセス上のマージンが少ない場合、不要なパターンに起因して半導体装置の歩留まりが低下することがある。本発明によれば、配線パターンを示す配線パターンデータを取得する工程と、前記配線パターンデータを解析して、第1の方向に延伸する第1方向パターンと、前記第1の方向に直交する方向に延伸する第2方向パターンとを特定し、前記第1方向パターンと前記第2方向パターンの交点を検出する工程と、前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、を備える半導体装置の設計方法が提供される。本発明によれば、配線パターンを設計する工程と、設計された前記配線パターンを用いて配線層を形成する工程と、を有し、前記配線パターンを設計する工程は、前記配線パターンを示す配線パターンデータを取得する工程と、前記配線パターンデータを解析して、第1の方向に延伸する第1方向パターンと、前記第1の方向に直交する方向に延伸する第2方向パターンとを特定し、前記第1方向パターンと前記第2方向パターンの交点を検出する工程と、前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、不要なパターンに起因して半導体装置の歩留まりが低下することを抑制できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、実施形態に係る半導体装置の設計方法を示すフローチャートである。この半導体装置の設計方法は、以下の工程を有する。まず、同一の配線層に属する配線パターンを示す配線パターンデータを取得するステップS10。この工程は、配線パターンデータを生成する工程であってもよいし、既に生成済みの配線パターンデータを記録媒体から読み出す工程であってもよい。次いで、配線パターンデータを解析して、第1方向パターン及び第2方向パターンを特定するステップS20。第1方向パターンは、第1の方向に延伸するパターンであり、第2方向パターンは、第1の方向に直交する方向に延伸するパターンである。次いで、第1方向パターンと第2方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去するステップS30。そしてその後、設計した配線パターンに対して光近接効果補正OpticalProximityCorrection:OPCを行うステップS40。以下、図2及び図3を用いて、具体的に説明する。まず、図2aに示すように、複数の仮想第1方向パターン10を配置する。複数の仮想第1方向パターン10は互いに平行に延伸しており、実際に配線パターンが配置されうる部分を示している。次いで図2bに示すように、複数の仮想第1方向パターン10のうち必要な部分に、第1方向パターン20を配置する。本図に示す例では、互いに隣り合う2つの仮想第1方向パターン10に、第1方向パターン20を配置している。さらにこれら2つの第1方向パターン20から少なくとも一つの仮想第1方向パターン10を挟んで、別の第1方向パターン20が配置されている。次いで図3aに示すように、第2方向パターン30を配置する。本図に示す第2方向パターン30は、互いに隣り合う第1方向パターン20を接続している。このとき、設計装置のアルゴリズムによっては、第2方向パターン30が、2つの第1方向パターン20からはみ出て、第1方向パターン20が配置されていない仮想第1方向パターン10に接続するように設計されることがある。また、設計装置のアルゴリズムによっては、不要なパターンである第2方向パターン40も形成されることがある。本図に示す例では、第2方向パターン40は、ある第1方向パターン20を、その隣の仮想第1方向パターン10ただし第1方向パターン20は配置されていないに接続するように設けられている。次いで図3bに示すように、設計装置を用いて、設計された配線パターンから不要な配線パターンを検出し、検出した配線パターンを除去する。具体的には、まず設計装置は、第2方向パターン30と第1方向パターン20の交点、及び第2方向パターン40と第1方向パターン20の交点を検出する。そして検出した交点から延伸する配線パターンのうち、ビア、コンタクト、及び他のパターンのいずれにも接続していないパターンを、不要パターンとして検出する。図3bに示す例では、設計装置は、第2方向パターン30のうち、第1方向パターン20とその隣の仮想第1方向パターン10とを接続する部分を、不要パターン32と見なして除去する。また設計装置は、第2方向パターン40を不要パターンと見なして除去する。その後、光近接効果補正を行う。そして、光近接効果補正を行った配線パターンに従ってレチクルを作製し、このレチクルを用いて半導体装置の配線層を形成する。この配線層は、たとえばゲート配線が形成される層であるが、その上の配線層であってもよい。なお、上記した半導体装置の設計方法は、半導体装置の設計装置を用いて行われる。この設計装置は、プログラムをコンピュータにインストールすることにより、実現される。このプログラムは、例えば記録媒体を介してコンピュータにインストールされることもあるし、通信回線を介してコンピュータにインストールされることもある。図4は、上記した方法を用いて設計された配線層を有する半導体装置の構成を示す断面図である。この半導体装置は、MOSトランジスタを有している。このMOSトランジスタは、素子形成領域に形成されている。素子形成領域は、素子分離膜102によって他の領域から分離されている。素子分離膜102は、例えばSTIである。MOSトランジスタは、ゲート絶縁膜103、ゲート電極104、サイドウォール105、エクステンション領域106、及び拡散領域107を有している。ゲート絶縁膜103は、半導体基板100上に形成されている。半導体基板100は、例えばSi基板である。ゲート絶縁膜103は、例えば酸化シリコン膜であるが、酸化シリコンよりも誘電率が高い膜High-k膜、例えばHf含有膜であってもよい。ゲート絶縁膜103上には、ゲート電極104が形成されている。ゲート電極104は、例えばポリシリコンであるが、TiNなどのメタルゲートであっても良い。ゲート絶縁膜103及びゲート電極104の側壁には、サイドウォール105が形成されている。サイドウォール105は、単層構造であっても良いし、複数の層が積層された積層構造であっても良い。エクステンション領域106及び拡散領域107は、半導体基板100に不純物を導入することにより形成されている。拡散領域107は、MOSトランジスタのソース/ドレインとして機能する。素子分離膜102及びMOSトランジスタ上には、配線層120が形成されている。配線層120には、コンタクト122及び配線124が埋め込まれている。コンタクト122は、配線124とMOSトランジスタとを接続している。上記した構造のうち、ゲート電極104のパターンは、図1~図3を用いて説明した方法により、設計されている。なお、配線124も、図1~図3を用いて説明した方法により、設計されてもよい。次に、この半導体装置の製造方法を説明する。まず、半導体基板100に素子分離膜102を形成する。これにより、素子形成領域が分離される。素子分離膜102は、例えばSTI法を用いて形成されるが、LOCOS法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板100に、ゲート絶縁膜103を形成する。次いで、ゲート絶縁膜103上にゲート電極となる導電膜を形成する。次いで、この導電膜上にレジスト膜を形成し、このレジスト膜を、レチクルを用いて露光及び現像する。このレチクルが有するパターンは、図1~図3で説明した方法により、設計される。これにより、レジストパターンが形成される。次いで、このレジストパターンを用いて導電膜を選択的に除去する。これにより、ゲート電極104が形成される。ゲート絶縁膜103が酸化シリコン膜である場合、ゲート電極104はポリシリコン膜により形成される。またゲート絶縁膜103が高誘電率膜である場合、ゲート電極104は、金属膜例えばTiNとポリシリコン膜の積層膜により形成される。また、ゲート電極104がポリシリコンにより形成される場合、ゲート電極104を形成する工程において、素子分離膜102上にポリシリコン抵抗を形成しても良い。次いで、素子形成領域に位置する半導体基板100に、ソース及びドレインのエクステンション領域106を形成する。次いでゲート電極104の側壁にサイドウォール105を形成する。次いで、素子形成領域に位置する半導体基板100に、ソース及びドレインとなる拡散領域107を形成する。このようにして、半導体基板100上にMOSトランジスタが形成される。次いで、素子分離膜102上及びMOSトランジスタ上に、配線層120を形成する。配線層120は、例えばシングルダマシン法により形成されるが、デュアルダマシン法により形成されても良い。配線層120を形成するとき、配線層120の絶縁膜には、配線溝が形成される。この配線溝を形成するためのレチクルが有するパターンは、図1~図3で説明した方法により、設計されてもよい。次に、本実施形態の効果について説明する。本実施形態によれば、ゲート電極104は不要なパターンを有さない。ゲート電極104に不要なパターンがある場合、その分半導体装置の製造不良が生じる可能性が高くなる。このため、不要なパターンに起因して半導体装置の製造不良が生じることを抑制できる。特に不要なパターンが半導体装置の設計ルールで許容されている最小パターンである場合、この効果は顕著になる。また、配線層120が有する配線も図1~図3で説明した方法で設計された場合、配線層120を形成するときに、不要なパターンに起因して半導体装置の製造不良が生じることを抑制できる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。