半導体基板の表面に第1の薄膜を形成し、前記半導体基板の裏面に第2の薄膜を形成し、前記第1の薄膜上に保護膜を形成し、前記第2の薄膜の少なくとも一部を、前記保護膜を使用してCMPによって除去することを特徴とする半導体装置の製造方法。前記第2の薄膜の少なくとも一部には、異物が含まれていることを特徴とする請求項1に記載の半導体装置の製造方法。前記保護膜の除去後に、前記第1の薄膜上にレジストマスクを形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記異物は、前記レジストマスクのパターン寸法に異常をもたらすことを特徴とする請求項3に記載の半導体装置の製造方法。前記保護膜は、前記CMPの際に前記半導体基板の表面における金属汚染を防止するために形成されることを特徴とする請求項1~4のいずれか1項に記載の半導体装置の製造方法。前記保護膜は、前記CMP後に除去されることを特徴とする請求項5に記載の半導体装置の製造方法。前記保護膜は有機膜であることを特徴とする請求項5又は6に記載の半導体装置の製造方法。前記レジストマスクを使用して、前記第1の薄膜にホールパターンを形成することを特徴とする請求項3~7のいずれか1項に記載の半導体装置の製造方法。前記第1の薄膜と前記第2の薄膜が同じ工程で形成されることを特徴とする請求項1~8のいずれか1項に記載の半導体装置の製造方法。半導体基板の表面に第1の薄膜を形成し、前記半導体基板の裏面に第2の薄膜を形成し、前記第1の薄膜上に第1のフォトレジストを形成し、前記第1のフォトレジストに第1のホールパターンを形成し、前記第1のホールパターンの寸法を測定して、前記第1のホールパターンの寸法の良否を判定し、前記第1のホールパターンの寸法が不良と判定された場合、前記第1のフォトレジストを除去して、前記第1の薄膜上に保護膜を形成し、前記第2の薄膜の少なくとも一部を、前記保護膜を使用してCMPによって除去し、前記CMP後に前記保護膜を除去し、前記第1の薄膜上に第2のフォトレジストを形成し、前記第2のフォトレジストに第2のホールパターンを形成することを特徴とする半導体装置の製造方法。前記第2の薄膜の少なくとも一部には、異物が含まれていることを特徴とする請求項10に記載の半導体装置の製造方法。前記異物は、前記第1のホールパターンのパターン寸法に異常をもたらすことを特徴とする請求項11に記載の半導体装置の製造方法。前記保護膜は、前記CMPの際に前記半導体基板の表面における金属汚染を防止するために形成されることを特徴とする請求項10~12のいずれか1項に記載の半導体装置の製造方法。前記保護膜は有機膜であることを特徴とする請求項10~13のいずれか1項に記載の半導体装置の製造方法。前記第1の薄膜と前記第2の薄膜が同じ工程で形成されることを特徴とする請求項10~14のいずれか1項に記載の半導体装置の製造方法。本発明は、上記従来技術の問題点を解決するものであり、その目的は、デフォーカスの発生を防止して歩留りを向上させることが可能な半導体装置の製造方法を提供することにある。本発明の一態様に係る半導体装置の製造方法は、半導体基板の表面に第1の薄膜を形成し、前記半導体基板の裏面に第2の薄膜を形成し、前記第1の薄膜上に保護膜を形成し、前記第2の薄膜の少なくとも一部を、前記保護膜を使用してCMPによって除去することを特徴とする。本発明の他の態様に係る半導体装置の製造方法は、半導体基板の表面に第1の薄膜を形成し、前記半導体基板の裏面に第2の薄膜を形成し、前記第1の薄膜上に第1のフォトレジストを形成し、前記第1のフォトレジストに第1のホールパターンを形成し、前記第1のホールパターンの寸法を測定して、前記第1のホールパターンの寸法の良否を判定し、前記第1のホールパターンの寸法が不良と判定された場合、前記第1のフォトレジストを除去して、前記第1の薄膜上に保護膜を形成し、前記第2の薄膜の少なくとも一部を、前記保護膜を使用してCMPによって除去し、前記CMP後に前記保護膜を除去し、前記第1の薄膜上に第2のフォトレジストを形成し、前記第2のフォトレジストに第2のホールパターンを形成することを特徴とする。本発明によれば、半導体装置の裏面の膜中に存在する異物によるデフォーカスの発生を防止することができる。本発明の好ましい実施の形態について図面を参照して詳細に説明する。最初に、図1を参照して、本発明の実施の形態に係る半導体装置半導体デバイスの構成について説明する。図1は、本発明の好ましい実施形態による半導体デバイス100の一例であるDRAMDynamicRandomAccessMemoryの構造を示す略断面図で、aは周辺回路部とセル端部を示しており、bはセル中央部を示している。なお、セル端部とセル中央部を合わせて、セル部と称することがある。セル部と周辺回路部において、本実施形態によるDRAMは、半導体基板1以降、シリコン基板1と表記に、プレーナ型MOSトランジスタが設けられている。プレーナ型MOSトランジスタは、シリコン基板1に設けられた素子分離領域となるSTIShallowTrenchIsolation2に囲まれた活性領域3内に位置しており、シリコン基板1の表面に設けられたゲート絶縁膜4と、ゲート絶縁膜4を覆うように設けられたゲート電極5と、ゲート絶縁膜4の下部周辺に設けられたソース/ドレインとなる拡散層8で構成されている。さらに、ゲート電極5は、その上面部と側面部がそれぞれ絶縁膜6とサイドウォール絶縁膜7で覆われている。なお、拡散層8は、ゲート絶縁膜4の真下の領域ではなく、ゲート絶縁膜4が形成されていないシリコン基板1に位置している。図1bの活性領域3では、説明の便宜上2個のMOSトランジスタを記載しているが、実際には、数千~数十万個のMOSトランジスタが配置されているものである。拡散層8は、第1の層間絶縁膜9によって覆われたシリコン基板1の上部に位置しており、シリコン基板1における不純物とは反対の導電型を有するように設けられている。セル部において、拡散層8に接続している第1のコンタクトプラグ10は、第1の層間絶縁膜9を貫通するように設けられて、隣接したプレーナ型MOSトランジスタのサイドウォール絶縁膜7の間に位置している。ここで、拡散層8aに接続されている第1のコンタクトプラグ10aは、第2の層間絶縁膜11を貫通するように設けられた第2のコンタクトプラグ12と接続しており、拡散層8bに接続されている第1のコンタクトプラグ10bは、第2の層間絶縁膜11と第3の層間絶縁膜16を貫通するように設けられた第3のコンタクトプラグ17と接続されている。また、第2の層間絶縁膜11上には、ビットラインとなる第1の配線13が絶縁膜14とサイドウォール絶縁膜15で覆われて位置しており、第2のコンタクトプラグ12と接続されている。第3の層間絶縁膜16上には、後述するシリンダ型のキャパシタ25と第3のコンタクトプラグ17とのアライメントマージンを確保するためのコンタクトパッド18が設けられており、その下方に位置している第3のコンタクトプラグ17と接続されている。コンタクトパッド18上では、下部電極22と容量膜23と上部電極24で構成されたシリンダ型のキャパシタ25が、第4の層間絶縁膜20と第3の層間絶縁膜16を保護するカバー膜19を貫通するように設けられたシリンダホール25Aの内側に位置しており、下部電極22とコンタクトパッド18が接続している。さらに、シリンダ型のキャパシタ25の側面部は、シリンダ型のキャパシタ25の倒壊を防止するために配置された梁21に接続されて、隣接したシリンダ型のキャパシタ25が相互に支持する構造となっている。シリンダ型のキャパシタ25上では、セル端部の上部電極24に接続した第4のコンタクトプラグ27が、上部電極24を覆う第5の層間絶縁膜26中に設けられており、第5の層間絶縁膜26上に位置している第2の配線28と接続されている。周辺回路部においては、拡散層8に接続している第5のコンタクトプラグ29が、第1の層間絶縁膜9と第2の層間絶縁膜11を貫通するように設けられている。また、第2の層間絶縁膜11上には、第3の配線30が絶縁膜31とサイドウォール絶縁膜32で覆われて位置しており、第5のコンタクトプラグ29と接続されている。第3の配線30上は、カバー膜19で覆われており、さらにカバー膜19上には第4の層間絶縁膜20と第5の層間絶縁膜26が設けられており、第6のコンタクトプラグ33が夫々を貫通するように配置されて、第2の配線28と第3の配線30を接続している。シリコン基板1の裏面には、ゲート電極5やサイドウォール絶縁膜7などと同じ膜で構成された薄膜34が設けられている。以上のような構造を有するDRAMにおいて、本発明による半導体デバイス100の製造方法は、主にフォトリソグラフィ工程で用いられるものである。次に、その一例として、コンタクトパッド18上にシリンダ型キャパシタ25を形成する型枠となるシリンダホール25Aを形成する方法について、図2乃至図9を参照しながら説明する。各図において、aは周辺回路部とセル端部、bはセル中央部であり、上段が平面図、下段が平面図におけるAA部の断面図である。また、abの平面図は、各々の製造工程に応じた表面の構成要素を示しており、表面より下方における主な構成要素は、配置された位置を破線で示している。図2に示すように、シリコン基板1に、シリコン酸化膜SiO2やシリコン窒化膜SiNで構成された素子分離領域となるSTI2によって、活性領域3を形成する。次に、シリコン基板1上へ、熱酸化法によるシリコン酸化膜であるゲート絶縁膜4と、熱CVDChemicalVaporDeposition法によるポリシリコンやCVD法によるタングステンWであるゲート電極5と、プラズマCVD法によるシリコン窒化膜である絶縁膜6を順次成膜する。次に、絶縁膜6をマスクとしたエッチングを行って、プレーナ型MOSトランジスタを形成し、その側面部を熱CVD法によるシリコン窒化膜であるサイドウォール絶縁膜7で覆う。次に、トランジスタ周辺のシリコン基板1に、イオン注入法によって拡散層8を形成し、さらにトランジスタを埋め込むように、塗布絶縁材料であるSODSpinOnDielectricsを用いて、第1の層間絶縁膜9を形成し、CMPChemicalMechanicalPolishingで、第1の層間絶縁膜9の平坦化を行う。さらに、第1の層間絶縁膜9上へフォトレジストを塗布し、フォトリソグラフィによって、所望の拡散層8上に所望の形状の開孔ホールパターンを形成する。次に、ホールパターンをマスクにしてドライエッチングを行うことで、第1のホール図示せずを形成する。次に、熱CVD法によるポリシリコンやCVD法によるタングステン等の導電膜を用いて、第1のホールを埋め込んでから、CMP処理を行い、第1の層間絶縁膜9上で余剰となった導電膜を除去して、第1のコンタクトプラグ10を形成する。このとき、第1のコンタクトプラグ10は、拡散層8と接続している。第1の層間絶縁膜9上に、プラズマCVD法によるシリコン酸化膜で第2の層間絶縁膜11を成膜する。さらに前記と同様に、第2の層間絶縁膜11へフォトリソグラフィとドライエッチングと導電膜成膜とCMP処理を行って、タングステン等の導電膜で埋め込まれたセル部における第2のコンタクトプラグ12と、周辺回路部における第5のコンタクトプラグ29を形成する。ここで、第2のコンタクトプラグ12は、第1のコンタクトプラグ10と接続しており、第5のコンタクトプラグ29は、拡散層8と接続している。また第2の層間絶縁膜11上にスパッタ法によるWとプラズマCVD法によるシリコン窒化膜を成膜し、フォトリソグラフィとドライエッチングにより分離パターニングして、セル部において絶縁膜14が積層された第1の配線13と、周辺回路部において絶縁膜31が積層された第3の配線30を形成する。このとき第1の配線は、第2のコンタクトプラグ12と接続しており、第3の配線30は第5のコンタクトプラグ29と接続している。第1の配線13の側面部を熱CVD法によるシリコン窒化膜などのサイドウォール絶縁膜15で覆うと同時に、第3の配線30の側面部をサイドウォール絶縁膜32で覆い、SODである第3の層間絶縁膜16で夫々の配線を埋め込んでから、CMPで第3の層間絶縁膜16の平坦化を行う。次に、第3の層間絶縁膜16上へフォトレジストを塗布して、所望の第1のコンタクトプラグ10上のフォトレジストへフォトリソグラフィによってホールパターンを形成し、さらにドライエッチングを行うことで、第2のホール図示せずを形成する。次に熱CVD法によるポリシリコンやCVD法によるタングステン等の導電膜を用いて第2のホールを埋め込んでから、CMP処理を行い、第3の層間絶縁膜16上で余剰となった導電膜を除去して、第3のコンタクトプラグ17を形成する。ここで、第3のコンタクトプラグ17は、第1のコンタクトプラグ10と接続している。第3の層間絶縁膜16上に不純物を導入した熱CVD法によるポリシリコンやCVD法によるWなどの導電膜を成膜してから、既存のフォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド18を形成する。シリコン基板1の裏面には、薄膜34が形成されている。これは、シリコン基板1の裏面に意図して成膜しているのではなく、熱酸化法や熱CVD法では、絶縁膜酸化膜をシリコン基板1の表面へ成膜させると、それと同時にシリコン基板1の裏面にも成膜されてしまうためである。従って、シリコン基板1の裏面には、前述した通り、ゲート絶縁膜4と同時に形成されるシリコン酸化膜やゲート電極5と同時に形成されるポリシリコンなどが形成されている。また、当該工程の前に発生してシリコン基板1の裏面上に付着していた異物35は、熱酸化法や熱CVD法による絶縁膜で徐々に覆われて、最終的には薄膜34で埋め込まれることになる。ここで、異物35が存在していた場所には、高さHの凸部36が形成される。なお、異物35aと35bのように埋め込み深さが異なる場合、凸部36の高さHは、より浅く埋め込まれている異物35bによる凸部36の高さH2が、深く埋め込まれた異物35aによる凸部36の高さH1よりも大きくH2>H1なるが、ここでは説明の都合上、高さHは変わらないものとする。次に、図3に示すように、第3の層間絶縁膜16上には、ウェットエッチングの保護膜として、熱CVD法でシリコン窒化膜であるカバー膜19を成膜する。次に、カバー膜19上に、プラズマCVD法によるシリコン酸化膜である第4の層間絶縁膜20を形成する。次に、第1の薄膜となる熱CVD法によるシリコン窒化膜の梁21Aを形成する。このとき、シリコン基板1の裏面にも、梁21Aと同時に、第2の薄膜となる熱CVD法によるシリコン窒化膜の梁21Bが形成されており、凸部36も凸部36Aとして梁21Bに形成されている。さらに、梁21A上に、プラズマCVD法によってカーボン膜であるハードマスク20Aとシリコン酸化膜である中間マスク20Bを形成する。次に、フォトリソグラフィによって、中間マスク20B上へ塗布したフォトレジスト20Cにおける所望のコンタクトパッド18上で、ホールパターン20Dを形成する。このとき、ホールパターン20Dの底面部には、中間マスク20Bの一部が露出している。ここで、ホールパターン20Dの開口径は、通常の開口径X1乃至X5よりも大きいX6乃至X10となっている。これは、薄膜34の厚さが、凸部36Aの高さHだけ局所的に増加した結果、デフォーカスが生じて、ホールパターン20Dの開口径X6乃至X10が拡大したものである。しかし、本実施の形態のように、ホールパターン20Dの密集領域における開口径の拡大が、隣接した2箇所以上で発生しているのではなく、独立した1箇所だけが散在して生じている場合は、薄膜34における異物35が原因ではない。これは、異物35が原因であるならば、高さが局所的に増加したとしても、開口径の拡大箇所が1箇所に留まることはなく、影響がその周辺領域まで及ぶためであり、その結果、隣接した2箇所以上で開口径が拡大することになる。次に、図4に示すように、フォトレジスト20Cを硫酸と過酸化水素の混合薬液を用いたウェット洗浄やアッシングで除去することで、中間マスク20Bを完全に露出させる。次に、中間マスク20B上に、保護膜となる有機膜のフォトレジスト20Eを塗布してから、露光マスクを用いないで、全面露光を行う。ここで、露光マスクを用いないのは、フォトレジスト20Eをレジストマスクとして用いるのではなく、その下地となっている中間マスク20Bを完全に覆った保護膜として用いるためである。従って、フォトレジスト20Eは、露光部分が硬化するネガ型とするのが望ましく、露光後に現像を行う。さらにベーク処理を行えばなお良い。これは、フォトレジスト20Eを硬化させるとともに、表面を乾燥させておくためであり、後述するCMP処理時において、ウェハの全面に接触して加圧するメンブレンの剥離が容易になるので、ウェハの交換効率を向上させる効果を奏する。次に、図5に示すように、シリコン基板1の裏面をCMP処理することで、シリコン基板1の裏面における梁21Bの全てと薄膜34の少なくとも一部を除去する。ここでは、異物35が薄膜34に埋め込まれているので、薄膜34が単層であれば、全ての薄膜34を除去することで、異物35を除去することができる。薄膜34が多層であれば、露出している最表層だけを除去することで、最表層に含まれる異物35を除去することができる。なお、薄膜34が多層であって、しかも最表層よりも深い層に異物35が含まれていたとしても、最表層を除去した際に、残留した薄膜34の表面は平坦化されて、凸部36Aは消滅するので、薄膜34の厚さが局所的に増加することもなく、デフォーカスも生じることはない。ここでは、薄膜34が多層であった場合を示しており、残留した薄膜34を薄膜34Aと称する。なお、多層である場合に、露出している最表層ではなく、薄膜34の適宜の膜厚を除去してもかまわらい。この場合、除去した薄膜34に異物35が含まれていなくても、残留した薄膜34Aは平坦化されているので、最表層だけを除去した場合と同様に、デフォーカスが生じることはない。次に、図6に示すように、保護膜となっていたフォトレジスト20Eを硫酸と過酸化水素の混合薬液を用いたウェット洗浄やアッシングで除去することで、中間マスク20Bを露出させる。次に、フォトリソグラフィによって、中間マスク20B上へ塗布したフォトレジスト20Fにおける所望のコンタクトパッド18上で、ホールパターン20Gを形成する。このとき薄膜34Aは、薄膜34よりも薄くなっているが、フォトリソグラフィの焦点は、露光処理毎に合わせ込むので、デフォーカスが生じることは無く、特に問題は生じない。従って、ホールパターン20Gの開口径は、ホールパターン20Dの通常の開口径X1乃至X5と同等となる。なお、ホールパターン20Gの底面部には、中間マスク20Bの一部が露出している。次に、図7に示すように、フォトレジスト20Fをレジストマスクとして、ホールパターン20Gの底面を構成する中間マスク20Bをドライエッチングして、中間マスク20Bにホールパターン図示せずを形成する。次に、中間マスク20Bをエッチングマスクとして、図示していないホールパターンの底面を構成するハードマスク20Aをドライエッチングして、ハードマスク20Aにホールパターン20Gの開口径と同じ大きさのホールパターン20Hを形成する。このとき、中間マスク20B上のフォトレジスト20Fは、ドライエッチングで除去されており、ホールパターン20Hの底面部には、梁21Aの一部が露出している。次に、図8に示すように、ハードマスク20Aをエッチングマスクとして、ホールパターン20Hの底面を構成する梁21Aと第4の層間絶縁膜20をドライエッチングして、ホールパターン20Hの開口径と同じ大きさのホールパターン20Jを形成する。このとき、中間マスク20Bはドライエッチングで除去されており、ホールパターン20Jの底面部には、コンタクトパッド18の一部が露出している。また梁21Aは、ホールパターン20Jで開口された梁21となって、第4の層間膜上に残留している。次に、図9に示すように、アッシング処理によって、ホールパターン20Jの上面に残留しているハードマスク20Aを除去すると、シリンダ型キャパシタ25を形成する型枠となるシリンダホール25Aが、梁21と第4の層間絶縁膜20を貫通した状態で完成し、その底面部には、後続工程で形成する下部電極22と接続するコンタクトパッド18の一部が露出している。次に、図10を参照して、本発明の実施の形態に係る半導体装置の製造方法について説明する。なお、半導体デバイスの構成要素を示す符号は、図1乃至図9と共通である。このフローチャートでは、主として4つの工程フローを示しており、第1の工程100はレジストマスクとなるホールパターン20Dの形成工程であり、第2の工程200は形成したホールパターン20Dの判定結果による処置工程であり、第3の工程300はレジストマスクとなるホールパターン20Gの形成工程であり、第4の工程400はシリンダホール25Aの形成工程である。第1の工程100では、コンタクトパッド18上に、カバー膜19と第4の層間絶縁膜20、梁21A、ハードマスク20A、中間マスク20Bを順次成膜工程1してから、フォトレジスト20Cの塗布工程2と現像を行い、ホールパターン20Dを形成工程3する。次に、ホールパターン20Dにおけるパターン寸法を測定工程4し、ホールパターン20Dの良否判定工程5を行う。ここでの良否判定は、ホールパターン20Dの良否を3通りに区分して、後続工程で夫々の区分に応じた処置がなされる。第1の区分である良品と判定された場合は、第2と第3の工程200、300はスキップして、第4の工程400に移行する。第2の区分であるパターン寸法の不良が集中せずに散在している場合と、第3の区分であるパターン寸法の不良が1箇所でも集中している場合は、第2の工程に移行する。第2の工程200において、第2の区分と判定されたウェハは、ホールパターン20Dを中間マスク20Bから剥離し、ホールパターン20Dの残渣有無の外観検査工程18を行って、中間マスク20Bを露出させる。また、第3の区分と判定されたウェハは、まずホールパターン20Dを剥離工程6する。次に、新たなフォトレジスト20Eを塗布してから、現像工程7を行い、フォトレジスト20Eを硬化させて流動性を無くす。次に、CMPによって、梁21Bと薄膜34の少なくとも一部を除去工程8してから、フォトレジスト20Eを剥離工程9し、さらに外観検査工程10を行って中間マスク20B上におけるフォトレジスト20Eの残渣有無を確認する。なお、CMPによるウェハ裏面の処理方法の詳細については、図11を用いて後述する。このように第3の区分と判定されたウェハでは、不良原因である異物35を含んだ梁21Aと薄膜34の少なくとも一部を除去して、異物35に起因した凸部36Aの平坦化を行う。第3の工程300では、第1の工程100と同様に、中間マスク20B上において、フォトレジスト20Fの塗布工程11と現像を行い、ホールパターン20Gを形成工程12する。次に、ホールパターン20Gにおけるパターン寸法を測定工程13し、ホールパターン20Gの良否判定工程14を行う。ここで、不良と判定されたウェハは、製造フローから迂回し、ホールパターン20Gを剥離して、ホールパターン20Gの残渣有無の外観検査工程19を行ってから、再度製造工程に戻って、フォトレジスト20Fの塗布工程11から製造が再開される。第4の工程400では、工程5と工程14で良品と判定されたウェハについて、夫々のホールパターン20Dと20Gを使用して、シリンダホール25Aを形成工程15する。次に、シリンダホール25Aにおけるパターン寸法を測定工程16し、シリンダホール25Aの良否判定工程17を行う。この良否判定で不良となったウェハは、再生困難であるので、廃棄処分される。次に、図11を参照して、CMPによるウェハ裏面の処理方法の詳細について説明する。ここで、図11は、CMP装置の主要構成を示しており、aは平面図、b断面図である。図11に示す通り、ウェハ41は研磨ヘッド40におけるリテーナリング42の内側でチャッキングされて、プラテン48に接着されている研磨パッド44上に搬送される。次に、ドレッサー47で表面切削されて自転している研磨パッド44上へ、スラリ供給管46からスラリを供給し、さらに自転させた研磨ヘッド40を降下させて、リテーナリング42を研磨パッド44に接触させる。次に、研磨ヘッド40内のメンブレン43で隔てられた気室内をエア加圧することで、ネオプレンゴム製のメンブレン43が膨らんで、ウェハ41の全面へ加重する。この時、周辺加圧部45からウェハ41の周辺部へ局所加圧を行うことによって、ウェハ41の周辺部における研磨レートを調整し、研磨均一性の向上を図ることができる。このように、ウェハ41をCMP処理する際には、ウェハ41の裏面がメンブレン43と接触して加圧されることになり、特にウェハ41の周辺部では中央部よりも高加圧となる。通常の研磨においては、ウェハの裏面に半導体デバイスは形成されていないため、メンテナンス効率を考慮して、メンブレン43から転写されるウェハ裏面の金属汚染の許容値を表面よりも1桁高くしている。本発明の実施の形態では、ウェハの裏面を研磨するので、半導体デバイスが形成されているウェハ表面が、メンブレンと接触することになる。このため、ウェハ表面における金属汚染を防止するために、本発明では有機膜であるフォトレジストを塗布して保護している。この方法によれば、金属汚染が生じてもCMP後にフォトレジストを除去することによって、ウェハ表面の金属汚染を防止することができる。以上説明したように、本実施形態における半導体デバイスの製造方法によれば、シリコン基板の裏面において、異物が埋め込まれた薄膜の少なくとも一部をCMPによって除去することにより、異物によって隆起された凸部を平坦にすることができる。その結果、凸部におけるシリコン基板の局所的な高さの増加が解消されて、デフォーカスが生じなくなるので、フォトリソグラフィによるレジストマスクの開口寸法バラツキを低減させることができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。