第一導電型の半導体基板の第一主面側に第一導電型のドレイン領域が形成された半導体基体と、前記半導体基体の第一主面側に形成された第二導電型のウエル領域と、前記ウエル領域の一部に形成された第一導電型のソース領域と、前記ウエル領域と絶縁膜を介して形成されたゲート電極と、前記ソース領域にオーミック接続するソース電極と、前記ドレイン領域にオーミック接続するドレイン電極と、を有する電界効果トランジスタにおいて、前記半導体基体中に、前記ドレイン領域の表面である第一主面から第二主面へ向かって伸びる柱状のヘテロ半導体領域が、前記半導体基体とはバンドギャップの異なる半導体材料を用いて、間隔を置いて並んで複数形成され、前記ゲート電極に印加されたゲート電圧により前記ゲート電極直下にチャネル領域が形成されないときに、前記半導体基体が前記ヘテロ半導体領域と接することにより前記ドレイン領域の全域が空乏化されることを特徴とする電界効果トランジスタ。前記へテロ半導体領域は単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つで形成されていることを特徴とする請求項1記載の電界効果トランジスタ。前記へテロ半導体領域は、前記半導体基体に対して高濃度の第二導電型であることを特徴とする請求項1または2記載の電界効果トランジスタ。第一導電型の半導体基板の第一主面側に第一導電型のドレイン領域が形成された半導体基体と、前記半導体基体の第一主面側に形成された第二導電型のウエル領域と、前記ウエル領域の一部に形成された第一導電型のソース領域と、前記ウエル領域と絶縁膜を介して形成されたゲート電極と、前記ソース領域にオーミック接続するソース電極と、前記ドレイン領域にオーミック接続するドレイン電極と、前記ドレイン領域の表面である第一主面から第二主面へ向かって伸びる複数の柱状のヘテロ半導体領域と、を有し、前記ゲート電極に印加されたゲート電圧により前記ゲート電極直下にチャネル領域が形成されないときに、前記半導体基体が前記ヘテロ半導体領域と接することにより前記ドレイン領域の全域が空乏化される電界効果トランジスタの製造方法であって、前記半導体基体の第一主面側から第二主面へ向かって柱状の溝を間隔を置いて並んで複数形成する工程と、前記溝内に、前記半導体基体とはバンドギャップの異なる半導体材料を充填することにより前記ヘテロ半導体領域を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。前記へテロ半導体領域は単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つで形成されていることを特徴とする請求項4記載の電界効果トランジスタの製造方法。前記へテロ半導体領域は、前記半導体基体に対して高濃度の第二導電型であることを特徴とする請求項4または5記載の電界効果トランジスタの製造方法。上記のSJ構造は、P型及びN型の柱状構造を必要とするため、素子耐圧に応じた深さのN型半導体基板にP型の柱状構造を形成する必要があった。そのため、多段のエピタキシャル成長と、それぞれのエピタキシャル成長後にパターニングした領域に不純物導入を行うというプロセスを複数回繰り返して素子を作成するため、コストが高くなるという問題点があった。本発明の目的は、低オン抵抗のスイッチ素子を低コストで実現できる電界効果トランジスタ及びその製造方法を提供することにある。上記課題を解決するために、本発明は、第一導電型の半導体基板の第一主面側に第一導電型のドレイン領域が形成された半導体基体と、半導体基体の第一主面側に形成された第二導電型のウェル領域と、ウエル領域の一部に形成された第一導電型のソース領域と、ウエル領域と絶縁膜を介して形成されたゲート電極と、ソース領域にオーミック接続するソース電極と、ドレイン領域にオーミック接続するドレイン電極と、を有する電界効果トランジスタにおいて、半導体基体中に、ドレイン領域の表面である第一主面から第二主面へ向かって伸びる柱状のヘテロ半導体領域が、半導体基体とはバンドギャップの異なる半導体材料を用いて、間隔を置いて並んで複数形成され、ゲート電極に印加されたゲート電圧により前記ゲート電極直下にチャネル領域が形成されないときに、半導体基体がヘテロ半導体領域と接することによりドレイン領域の全域が空乏化されるという構成になっている。本発明によれば、低オン抵抗のスイッチ素子を低コストで実現できる電界効果トランジスタ及びその製造方法を提供することができる。以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。《第一の実施の形態》構成本発明の第一の実施の形態を図1に基づいて説明する。図1は、本発明の第一の実施の形態の電界効果トランジスタの素子部の構造を示す断面図である。図1に示す構成を説明すると、N型SiC炭化珪素基板2上にエピタキシャル成長されたN型SiCからなるドレイン領域1が形成されている。N型SiCドレイン領域1の第一主面側にはパワーMOSFETが形成されている。SiCのポリタイプは4H、6H、3Cその他でも構わない。また、SiCの代わりに、パワーデバイス用途で優れたワイドバンドギャップ材料であるGaNやダイヤモンドであっても構わない。ここで、電界効果トランジスタとしてのパワーMOSFETは、他のスイッチデバイスでも構わない。例えば、JFET、MESFETでも構わない。パワーMOSFETの場合、例えば、ゲート絶縁膜6を介して形成されたゲート電極7のエッジを利用して、P型ウエル領域3と、N型ソース領域5とが二重拡散で形成される。P型ウエル領域3の表面で、N型ソース領域5に接して、ゲート電極7の直下にはチャネル領域10が形成される。ゲート電極7に与える電位を制御することで、ドレイン電極9とソース電極8間の電流のオン、オフを切り替える。すなわち、パワーMOSFETの場合のスイッチ機構とは、ゲート電極7、ゲート絶縁膜6、チャネル領域10をいう。また、JFETの場合、例えば、高濃度で比較的浅いN型ソース領域を挟むように、低濃度で比較的深いP型ウエル領域が形成される。このP型ウエル領域がゲート領域になり、その上にゲート電極が形成され、深いP型ウエル領域で挟まれた領域がチャネル領域となる。N型ソース領域からの多数キャリアの注入量を、ゲート電圧及びドレイン電圧により、チャネル領域を横切っている電位障壁の高さを変えることにより制御するというスイッチ機構になる。すなわち、JFETの場合のスイッチ機構とは、ゲート電極、チャネル領域をいう。また、ヘテロ接合を利用したスイッチ機構では、ヘテロ接合界面に対し、ゲート絶縁膜を介してゲート電極が近接して設けられ、ゲート電極に与える電位を制御することで、ヘテロ接合によるエネルギー障壁の幅を制御し、トンネル電流を流すことで電流のオン、オフを切り替える。GaNの場合には、2次元電子ガス雲を利用したチャネル構造でも構わない。パワーMOSFETでの説明としては、P型ウエル領域3中にはN型ソース領域5が形成されている。離散配置された複数図1では2個図示のP型ウエル領域3にかかるように第一の主面側に形成されたゲート絶縁膜6上には、ゲート電極7が形成されている。Nソース領域5と接続するように例えば金属からなるソース電極8が形成されている。図1は基本単位セルが2個対向する形態を代表して示しているが、実際には多数のセルが並列接続されている。ドレイン領域1の濃度と厚みは、必要な耐圧に応じて設定される。厚みは1000Vクラスの耐圧を得るためには、一例として10μm程度が必要である。N型SiC基板2は、裏面でドレイン電極9とオーミック接続されている。本実施の形態で特徴的な構成は、ドレイン領域1において、P型ポリシリコン多結晶シリコンからなるヘテロ半導体領域4が柱状に形成されている点にある。このP型ポリシリコンからなるヘテロ半導体領域4は、例えば金属からなるソース電極8と接続されている。このヘテロ半導体領域4は、ソース電極8、Nソース領域5、P型ウエル領域3と同電位になっている。製造方法次に、このような電界効果トランジスタの製造方法であるが、パワーMOSFET部分の詳しい製造方法は一般的であるので説明は省略する。本発明の本質である構成の製造方法についてのみ説明する。N型ドレイン領域1はN型SiC基板2上にエピタキシャル成長により形成される。ドレイン領域1の表面側からトレンチエッチングにより、溝11を形成する。この溝11を充填するように、P型ポリシリコン層を堆積する。溝11にP型ポリシリコン層を堆積した後のドレイン領域1の表面上に堆積したP型ポリシリコン層は、エッチバック等により除去する。なお、ポリシリコン層へのP型不純物の導入は、該ポリシリコン層の堆積と同時でもよいし、堆積後に導入しても構わない。このように本実施の形態の電界効果トランジスタの製造方法は、前記半導体基体の第一主面側から複数の柱状の溝11を形成する工程と、該溝11内にヘテロ半導体領域4を形成する半導体材料ここではP型ポリシリコンを充填することによりヘテロ半導体領域4を形成する工程とを有する。このような構成をとることで、製造工程が容易となり、製造コストの上昇を抑えられるという効果がある。また、多段のエピタキシャル成長毎に行う不純物注入が不要であり、素子特性のバラツキが抑えられ、歩留まりが向上することにより製造コストを低減することができる。動作次に、本実施の形態の電界効果トランジスタの動作について説明する。パワーMOSFETからなるスイッチ機構の部分の作用により、素子を通過して流れる主たる電流がオン、オフされる。本来の縦型パワーMOSFETの動作では、素子のオン時に、主電流がドレイン電極9から、N型SiC基板2、N型ドレイン領域1、ゲート絶縁膜6の直下に形成されるチャネル領域10、Nソース領域5を通じてソース電極8に流れる。また、素子のオフ時には、ソース電極8と同電位であるP型ポリシリコンからなるヘテロ半導体領域4とN型ドレイン領域1との間に形成されたヘテロ接合が、逆バイアスされる。このヘテロ接合が高耐圧のダイオードとして機能する。我々が鋭意努力して得た実験結果では、高耐圧でリーク電流が少ないダイオード特性を得るにはP型が望ましいことが判っている。このように本実施の形態の電界効果トランジスタは、第一導電型の半導体基体であるN型SiC基板2及びN型ドレイン領域1と、該半導体基体ここではN型ドレイン領域1の第一主面側に形成され、電流のオン、オフを切り替える電界効果トランジスタにおいて、前記半導体基体ここではN型ドレイン領域1中に、該半導体基体ここではN型ドレイン領域1とはバンドギャップの異なる半導体材料ここではP型ポリシリコンで形成され、第一主面と、該第一主面と対向する第二主面との間で伸びる柱状のヘテロ半導体領域4が、間隔を置いて並んで複数形成されている。本実施の形態の構成を取ることで、素子のオフ時に、ドレイン領域1に水平方向に空乏層を伸長することができる。そのため、ドレイン領域1の全域が空乏化され、P型ウエル領域3とドレイン領域1との界面付近にあった電界強度のピークが緩和され、縦方向に均一な電界分布を持たせることが可能になる。電界強度のピークが緩和された分、耐圧が高くできるので、その分をドレイン領域1の濃度を高くして、オン抵抗の低減に充てることが可能である。そのため、SiC等のワイドバンドギャップ半導体が持つ材料限界理論的な性能限界を超えた高耐圧と低オン抵抗の両立が可能になる。さらに、上記従来技術においては、P型の柱状構造とN型の柱状構造とは、それぞれ素子に逆バイアスが印加された状態で、空乏層を横方向に伸長するため、横方向寸法を確保する必要があり、素子全体としての横方向寸法が大きくなるという問題があった。本実施の形態の素子では、P型ポリシリコンからなるヘテロ半導体領域4中には空乏層が広がらず、P型の柱状構造は狭い領域として形成することが可能であるため、従来のSJデバイスと比較して素子の横方向寸法を低減して形成することが可能になる。前述のように、上記の従来のSJデバイスにおけるN型柱状構造N型ドリフト領域の間に配置形成したP型柱状構造は、多段のエピタキシャル成長毎に不純物を導入する必要があり、パターニングとの合わせの精度を考慮すると、水平方向の幅を大きくならざるを得なかった。これに対し、本実施の形態では、その概略構成を示す図3のように、P型柱状構造に相当するP型ポリシリコンからなるヘテロ半導体領域15は、トレンチエッチングにより一度に狭い領域として形成可能である。N型柱状構造図1では、ドレイン領域14の水平方向の幅は、従来のそれと同等であるとしても、P型柱状構造を非常に細く狭く形成することが可能なため、全体のセル密度を向上することができる。その分、素子全体では面積で規格化したオン抵抗を下げることが可能になる。このように素子の耐圧を保持するための領域を小さくすることが可能になり、面積で規格化したオン抵抗を十分に小さくできるという効果がある。また、逆方向リーク特性の少ない良好な耐圧特性を得ることができるという効果がある。以上のような効果により、本実施の形態の電界効果トランジスタは、モータ駆動用のインバータ等、パワーエレクトロニクスシステムの小型、低コスト化に大いに貢献できる。また、前記半導体基体は炭化珪素、GaNもしくはダイヤモンドのいずれかからなりここでは炭化珪素、へテロ半導体領域4は単結晶シリコンSi、珪素、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つここでは多結晶シリコンで形成されている。これにより一般的な半導体材料を用いて高耐圧の電界効果トランジスタを容易に形成することができる。また、前記半導体基体の第一主面側に形成されるソース電極8と、前記半導体基体の第二主面もしくは第一主面側ここでは縦型であるため、第二主面側に形成され、オーミック接続されるドレイン電極9とを有し、前記スイッチ機構は、ドレイン電極9とソース電極8との間で電流のオン、オフを切り替えるとともに、へテロ半導体領域4はソース電極8と電気的に接続されている。これにより低オン抵抗のスイッチ素子であるパワーMOSFETを低コストで実現することができる。また、へテロ半導体領域4は、前記半導体基体に対して高濃度の第二導電型ここではP型になっている。これにより低オン抵抗の電界効果トランジスタを低コストで実現することができる。《第二の実施の形態》本発明の第二の実施の形態を図2に基づいて説明する。図2は、本発明の第二の実施の形態の電界効果トランジスタの素子部の構造を示す断面図である。本実施の形態では、Uゲート溝型ゲート型のパワーMOSFETに適用している。図2において、12はゲート絶縁膜、13はUゲート電極である。第一の実施の形態では、基本セルが2個対向する断面構造で説明したが、本実施の形態では、複数の柱状のP型ポリシリコンからなるヘテロ半導体領域4が並ぶように、広い範囲の断面構造が示されている。その他の構成、基本的な動作、作用、効果等は、第一の実施の形態と同等である。すなわち、第一の実施の形態と同様に、SiCの理論的性能限界を越えるSJRESURF効果を得る構造を容易に形成可能であり、ヘテロ界面を持つことにより逆回復特性の良好な低オン抵抗スイッチを実現することができる。なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。例えば、上記第一、第二の実施の形態では、電界効果トランジスタとして、パワーMOSFETを例として挙げて説明したが、例えばJFET、MESFETでも構わない。また、上記第一、第二の実施の形態では、ヘテロ半導体領域4が、N型SiCドレイン領域1の底部まで貫通して形成されているが、ヘテロ半導体領域4は、N型SiCドレイン領域1の底部まで届いていなくても、また、N型SiC基板2の中まで達していても構わない。