反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第1帰還回路および第2帰還回路と、前記第1帰還回路および前記第2帰還回路が備える第1帰還抵抗および第2帰還抵抗の対と、前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第1入力抵抗および第2入力抵抗の対と、前記第1帰還抵抗および前記第2帰還抵抗の対と、前記第1入力抵抗および前記第2入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備えることを特徴とする全差動型帰還増幅回路。前記切換手段は、所定のスイッチング周波数に基づいてオンオフされるスイッチング素子で構成されることを特徴とする請求項1に記載の全差動型帰還増幅回路。前記切換手段は、前記第1帰還回路の前記反転入力端子側の第1ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第2ノードに他端が接続される第1スイッチング素子と、前記第1帰還回路の前記反転入力端子側の第1ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第3ノードに他端が接続される第2スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第1帰還回路との間に接続される第3スイッチング素子と、前記第2帰還回路の前記非反転入力端子側の第4ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第5ノードに他端が接続される第4スイッチング素子と、前記第2帰還回路の前記非反転入力端子側の第4ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第6ノードに他端が接続される第5スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第2帰還回路との間に接続される第6スイッチング素子とを備え、前記第1スイッチング素子と前記第3スイッチング素子、前記第4スイッチング素子と前記第6スイッチング素子は同時にオンオフ状態となることを特徴とする請求項2に記載の全差動型帰還増幅回路。前記第3スイッチング素子および前記第6スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオンオフ動作されることを特徴とする請求項3に記載の全差動型帰還増幅回路。前記切換手段は、前記第1帰還回路の前記反転入力端子側の第1ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第2ノードに他端が接続される第1スイッチング素子と、前記第1帰還回路の前記反転入力端子側の第1ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第3ノードに他端が接続される第2スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第2帰還回路との間に接続される第7スイッチング素子と、前記第2帰還回路の前記非反転入力端子側の第4ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第5ノードに他端が接続される第4スイッチング素子と、前記第2帰還回路の前記非反転入力端子側の第4ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第6ノードに他端が接続される第5スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第1帰還回路との間に接続される第8スイッチング素子とを備え、前記第2スイッチング素子と前記第7スイッチング素子、前記第5スイッチング素子と前記第8スイッチング素子は同時にオンオフ状態となることを特徴とする請求項2に記載の全差動型帰還増幅回路。前記第7スイッチング素子および前記第8スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオンオフ動作されることを特徴とする請求項5に記載の全差動型帰還増幅回路。前記切換手段は、前記反転入力端子と前記第1入力抵抗との間に接続される第9スイッチング素子と、前記第1帰還回路の前記反転入力端子側の第7ノードに一端が接続され、前記増幅回路の前記反転入力端子側に他端が接続される第10スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第1帰還回路との間に接続される第11スイッチング素子と、前記非反転入力端子と前記第2入力抵抗との間に接続される第12スイッチング素子と、前記第2帰還回路の前記非反転入力端子側の第8ノードに一端が接続され、前記増幅回路の前記非反転入力端子側に他端が接続される第13スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第2帰還回路との間に接続される第14スイッチング素子とを備えることを特徴とする請求項2に記載の全差動型帰還増幅回路。前記第11スイッチング素子および前記第14スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオンオフ動作されることを特徴とする請求項7に記載の全差動型帰還増幅回路。前記切換手段は、前記反転入力端子と前記第2入力抵抗との間に接続される第15スイッチング素子と、前記第1帰還回路の前記反転入力端子側の第9ノードに一端が接続され、前記増幅回路の前記非反転入力端子側に他端が接続される第16スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第2帰還回路との間に接続される第17スイッチング素子と、前記非反転入力端子と前記第1入力抵抗との間に接続される第18スイッチング素子と、前記第2帰還回路の前記非反転入力端子側の第10ノードに一端が接続され、前記増幅回路の前記反転入力端子側に他端が接続される第19スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第1帰還回路との間に接続される第20スイッチング素子とを備えることを特徴とする請求項2に記載の全差動型帰還増幅回路。前記第17スイッチング素子および前記第20スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオンオフ動作されることを特徴とする請求項9に記載の全差動型帰還増幅回路。前記スイッチング素子は、トランジスタ、IGBT、サイリスタ、トライアックの何れかで構成されることを特徴とする請求項2~9のいずれか1項に記載の全差動型帰還増幅回路。請求項1~11のいずれか1項に記載の全差動型帰還増幅回路を搭載したことを特徴とする電気機器。全差動型オペアンプの同相信号除去比CMRR:CommonModeRejectionRatioは、2つの帰還パスの抵抗マッチング誤差に比例する。ここで、抵抗マッチングとは、出力抵抗と入力抵抗とを整合させることをいう。また、CMRRとは、全差動型オペアンプなどにおける2つの入力に共通する入力信号を除去する傾向の尺度をいう。そして、例えば抵抗マッチング誤差0.1の場合には、CMRRは60dBとなる。そのため、CMRRを向上させるには、抵抗マッチング誤差を小さくする必要がある。しかし、例えばLSIにおいて、抵抗マッチング誤差を小さくするには、抵抗素子のずれ成分を低減させるためにチップ面積を大きくする必要があり、LSIの小型化の要請と反するという問題があった。また、LSI個々における抵抗素子のサンプルのマッチング誤差によって、数dB~数10dBのバラつきが発生するという問題もある。なお、バイアス電圧に対する変動除去比PSRR:PowerSupplyRejectionRatioについても、前記CMRRと同様の問題があった。PSRRとは、電源電圧の変化によって、出力オフセット電圧が増減する割合を表す値をいう。本発明の目的は、同相信号除去比およびバイアス電圧に対する変動除去比を改善することのできる全差動型帰還増幅回路および電気機器を提供することにある。上記目的を達成するための本発明の一態様によれば、反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第1帰還回路および第2帰還回路と、前記第1帰還回路および前記第2帰還回路が備える第1帰還抵抗および第2帰還抵抗の対と、前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第1入力抵抗および第2入力抵抗の対と、前記第1帰還抵抗および前記第2帰還抵抗の対と、前記第1入力抵抗および前記第2入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える差動型帰還増幅回路が提供される。本発明の他の態様によれば、全差動型帰還増幅回路を搭載した電気機器が提供される。本発明によれば、同相信号除去比およびバイアス電圧に対する変動除去比を改善することのできる全差動型帰還増幅回路および当該回路を搭載した電気機器を提供することができる。次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。実施の形態第1の実施の形態図1aに示す回路図を参照して、第1の実施の形態に係る全差動型帰還増幅回路1の概略構成について説明する。第1の実施の形態に係る全差動型帰還増幅回路1は、音声信号などの差動入力信号が入力される反転入力端子13および非反転入力端子14と、出力信号を出力する非反転出力端子15および反転出力端子16と、反転入力端子13および非反転入力端子14に入力された差動入力信号Vi-およびViを増幅して非反転出力端子15および反転出力端子16に出力する増幅回路オペアンプ10と、増幅回路10の出力を反転入力端子13または非反転入力端子14にフィードバックする第1帰還回路20aおよび第2帰還回路20bと、第1帰還回路20aおよび第2帰還回路20bが備える第1帰還抵抗Rf1および第2帰還抵抗Rf2の対ペアと、反転入力端子13および非反転入力端子14にそれぞれ直列接続される第1入力抵抗Ri1および第2入力抵抗Ri2の対と、第1帰還抵抗Rf1および第2帰還抵抗Rf2の対と、第1入力抵抗Ri1および第2入力抵抗Ri2の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。切換手段は、所定のスイッチング周波数に基づいてオンオフされるスイッチング素子S1~S6を備えている。スイッチング素子としては、特には限定されないが、トランジスタMOSFET等、IGBT、サイリスタ、トライアックなどの何れかで構成することができる。全差動型帰還増幅回路1における具体的なスイッチング素子S1~S6は、図1aに示すように、第1帰還回路20aの反転入力端子13側の第1ノードN1に一端が接続され、増幅回路10の反転入力端子13側の第2ノードN2に他端が接続される第1スイッチング素子S1と、第1帰還回路20aの反転入力端子13側の第1ノードN1に一端が接続され、増幅回路10の非反転入力端子14側の第3ノードN3に他端が接続される第2スイッチング素子S2と、増幅回路10の非反転出力端子15側と第1帰還回路20aとの間に接続される第3スイッチング素子S3と、第2帰還回路20bの非反転入力端子14側の第4ノードN4に一端が接続され、増幅回路10の非反転入力端子14側の第5ノードN5に他端が接続される第4スイッチング素子S4と、第2帰還回路20bの非反転入力端子14側の第4ノードN4に一端が接続され、増幅回路10の反転入力端子13側の第6ノードN6に他端が接続される第5スイッチング素子S5と、増幅回路10の反転出力端子16側と第2帰還回路20bとの間に接続される第6スイッチング素子S6とを備える。そして、第1スイッチング素子S1と第3スイッチング素子S3、第4スイッチング素子S4と第6スイッチング素子S6は同時にオンオフ状態となるように制御される。また、図1aに示すように、増幅回路10の非反転出力端子15側および反転出力端子16側には、所定の周波数の三角波信号が入力されるコンパレータ11、12が設けられ、このコンパレータ11、12によって第3スイッチング素子S3および第6スイッチング素子S6がオンオフ動作される。なお、反転入力端子13には入力信号Vi-が、非反転入力端子14には入力信号Viが入力され、非反転出力端子15からは出力信号Voが、反転出力端子16からは出力信号Vo-が出力される。図2aにコンパレータ11、12に入力される三角波信号TRIの波形例を、図2bに非反転出力端子15および反転出力端子16から出力されるパルス幅変調されたPWMPulseWidthModulationの出力波形の例を、図2cに第3スイッチング素子S3および第6スイッチング素子S6がオンオフ動作されるタイミングの基準となるクロック信号CLKの波形例を示す。なお、PWMの矩形状の波形は、例えば入力信号としての音声信号を三角波信号TRIによって切り取るパルス幅変調の方式によって得られる。図2に示すように、クロック信号CLKは、三角波信号TRIの1/2の周波数となる。即ち、クロック信号CLKは、三角波信号TRIがハイHとなるタイミングt1、t2、t3、t4で立上り、立下りする波形となる。例えば、所定の三角波発振回路によって周波数300kHzの三角波信号TRIを生成した場合に、クロック信号CLKは周波数150kHzのパルス信号となる。なお、クロック信号CLKは、三角波信号TRIの1/2に限らず、1/2以下であれば良い。そして、コンパレータ11、12からのパルス信号の立ち上がりエッジもしくは立ち下がりエッジに基づいて第3スイッチング素子S3および第6スイッチング素子S6がオンオフ動作される。また、第1スイッチング素子S1および第4スイッチング素子S4は、第3スイッチング素子S3および第6スイッチング素子S6と同じタイミングでオンオフ動作され、第2スイッチング素子S2および第5スイッチング素子S5は、例えば逆のタイミングでオンオフ動作される。これにより、第1帰還抵抗Rf1と第2帰還抵抗Rf2が所定のタイミングで切り換えられ、第1帰還回路20aおよび第2帰還回路20bの電圧利得を同相信号に対して平均化することができる。そして、第1帰還抵抗Rf1と第2帰還抵抗Rf2の抵抗マッチング誤差が全差動型帰還増幅回路1の特性に与える影響を大幅に減少させることができる。即ち、各入力、出力間のゲインが平均化されることで、同相信号に対する電圧利得は、スイッチング素子S1~S6の抵抗が無視できるとすれば、第1帰還回路20aの第1帰還抵抗Rf1と、第2帰還回路20bの第2帰還抵抗Rf2との抵抗マッチングに誤差がある場合であっても-∞とみなすことができる。そのため、抵抗マッチング誤差による影響を実質的に受けなくなり、同相信号除去比CMRRを改善することができる。また、バイアス電圧に対する変動除去比PSRRについても、バイアス電圧に対する信号利得が-∞とみなすことができるため、同様に改善することができる。これにより、第1の実施の形態に係る全差動型帰還増幅回路1をD級アンプに適用した場合に、スピーカから出力される音声のノイズを低減することができる。第1の実施の形態の変形例図1bに示す回路図を参照して、第1の実施の形態に係る全差動型帰還増幅回路1の変形例の概略構成について説明する。なお、図1aに示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。図1bに示す回路図では、図1aに示す回路図における第3スイッチング素子S3および第6スイッチング素子S6に代えて、コンパレータ11の非反転出力端子15側と第1帰還回路20aとの間のスイッチング素子S3a、コンパレータ12の反転出力端子16と第1帰還回路20aとの間のスイッチング素子S3b、コンパレータ12の反転出力端子16と第2帰還回路20bとの間のスイッチング素子S6a、コンパレータ11の非反転出力端子15側と第2帰還回路20bとの間のスイッチング素子S6bが設けられている。また、増幅回路10は一対の位相補償用コンデンサC20、C21を備えている。なお、スイッチング素子S3aとS3b、スイッチング素子S6aとS6bは、クロック信号CLKによって交互にオンオフ動作される。図1bに示す回路図によっても図1aに示す回路図と同様の効果を得ることができる。即ち、各入力、出力間のゲインが平均化されることで、同相信号に対する電圧利得は、スイッチング素子S1~S5、S3a、S3b、S6a、S6bの抵抗が無視できるとすれば、第1帰還回路20aの第1帰還抵抗Rf1と、第2帰還回路20bの第2帰還抵抗Rf2との抵抗マッチングに誤差がある場合であっても、-∞とみなすことができる。そのため、抵抗マッチング誤差による影響を実質的に受けなくなり、同相信号除去比CMRRを改善することができる。また、バイアス電圧に対する変動除去比PSRRについても、バイアス電圧に対する信号利得が-∞とみなすことができるため、同様に改善することができる。これにより、図1bに示す全差動型帰還増幅回路1をD級アンプに適用した場合にも、スピーカから出力される音声のノイズを低減することができる。比較例ここで、比較例に係る全差動型帰還増幅回路1aについて図3を参照して説明する。比較例に係る全差動型帰還増幅回路1aは、図3に示すように、音声信号などの差動入力信号が入力される反転入力端子100および非反転入力端子101、出力信号を出力する非反転出力端子102および反転出力端子103、反転入力端子100および非反転入力端子101に入力された差動入力信号Vi-およびViを増幅して非反転出力端子102および反転出力端子103に出力する増幅回路オペアンプ200と、増幅回路200の出力を反転入力端子100側または非反転入力端子101側にフィードバックする2系統の第1帰還回路201aおよび第2帰還回路201bとを備える。また、反転入力端子100と増幅回路200との間には第1入力抵抗Ri1が、非反転入力端子101と増幅回路200との間には第2入力抵抗Ri2が設けられている。また、第1帰還回路201aには第1帰還抵抗Rf1が、第2帰還回路201bには第2帰還抵抗Rf2がそれぞれ設けられている。なお、増幅回路200に示すVcomは、非反転出力端子102とゼロボルト間の電位差に相当する同相電圧コモン電圧である。比較例に係る全差動型帰還増幅回路1aにおいて、同相信号除去比CMRRは、第1入力抵抗Ri1および第1帰還抵抗Rf1と、第2入力抵抗Ri2と第2帰還抵抗Rf2の抵抗マッチング誤差によって決定される。即ち、CMRR=20log1-Ri1/Ri1Rf1/Ri2/Ri2Rf2但し、Ri1Rf1<Ri2Rf2と表される。また、PSRR=20log1-Ri1/Ri1Rf1/Ri2/Ri2Rf2但し、Ri1Rf1<Ri2Rf2と表される。比較例に係る全差動型帰還増幅回路1aにおいて、例えば抵抗マッチング誤差が0.1の場合には、CMRRは60dBとなる。そのため、CMRRを向上させるには、抵抗マッチング誤差を小さくする必要があった。次に、図4~図8のグラフを参照して、第1の実施の形態に係る全差動型帰還増幅回路1による出力波形と比較例に係る全差動型帰還増幅回路1aによる出力波形との比較について述べる。図4、図5および図7に示す波形は、第1の実施の形態に係る全差動型帰還増幅回路1における増幅回路10および比較例に係る全差動型帰還増幅回路1aの増幅回路200からの出力信号Voのシミュレーションによる出力波形である。ここで、第1帰還抵抗Rf1と第2帰還抵抗Rf2とをそれぞれ160kΩとすると共に、抵抗マッチング誤差として1kΩを第1帰還抵抗Rf1と第2帰還抵抗Rf2の何れかに挿入した。また、三角波の周波数を300kHz、クロック周波数を150kHzとし、また、入力信号周波数を1kHzとした。図4および図7において、波形Aは第1の実施の形態に係る全差動型帰還増幅回路1による出力波形を示す。図4および図5において、波形Bは比較例に係る全差動型帰還増幅回路1aによる出力波形を示す。また、図6は、比較例に係る全差動型帰還増幅回路1aを適用した場合においてブリッジ接続負荷BTL:BridgeTiedLoadをかけた場合の測定結果を示すグラフであり、図6aは、図6cに示す非反転入力端子101図3参照に入力される入力波に対応する出力PWMをローパスフィルタで復調した波形を、図6bは、図6dに示す反転入力端子100図3参照に入力される入力波に対応する出力PWMをローパスフィルタで復調した波形を示す。また、図8は、第1の実施の形態に係る全差動型帰還増幅回路1を適用した場合においてブリッジ接続負荷BTLをかけた場合の測定結果を示すグラフであり、図8aは、図8cに示す反転入力端子13図1参照に入力される入力波に対応する出力PWMをローパスフィルタで復調した波形を、図8bは、図8dに示す非反転入力端子14図1参照に入力される入力波に対応する出力PWMをローパスフィルタで復調した波形を示す。図4および図7に示す波形Bから分かるように、同相信号成分が現れており、出力信号Voのピーク間電圧は3.2mV、CMRRは50dBであった。一方、図4および図7に示す波形Aは、微小なノイズスイッチングノイズはあるものの略0Vに沿った直線部分を多く有しており、1kHz成分は略消えている。また、図6に示すように、比較例に係る全差動型帰還増幅回路1aを適用した場合における復調出力および図8に示す全差動型帰還増幅回路1を適用した場合における復調出力は共に約1.8Vである。以上のように、第1の実施の形態に係る全差動型帰還増幅回路1によれば、同相信号がキャンセルされてCMRRは無限小となっており、比較対象としての全差動型帰還増幅回路1aによる場合と比較して、CMRRを向上させることができる。また、同様にPSRRを向上させることができる。第2の実施の形態図9aに示す回路図を参照して、第2の実施の形態に係る全差動型帰還増幅回路1の概略構成について説明する。第2の実施の形態に係る全差動型帰還増幅回路1は、音声信号などの差動入力信号が入力される反転入力端子13および非反転入力端子14と、出力信号を出力する非反転出力端子15および反転出力端子16と、反転入力端子13および非反転入力端子14に入力された差動入力信号Vi-およびViを増幅して非反転出力端子15および反転出力端子16に出力する増幅回路オペアンプ10と、増幅回路10の出力を反転入力端子13または非反転入力端子14にフィードバックする第1帰還回路20aおよび第2帰還回路20bと、第1帰還回路20aおよび第2帰還回路20bが備える第1帰還抵抗Rf1および第2帰還抵抗Rf2の対ペアと、反転入力端子13および非反転入力端子14にそれぞれ直列接続される第1入力抵抗Ri1および第2入力抵抗Ri2の対と、第1帰還抵抗Rf1および第2帰還抵抗Rf2の対と、第1入力抵抗Ri1および第2入力抵抗Ri2の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。切換手段は、所定のスイッチング周波数に基づいてオンオフされるスイッチング素子S1~S4、S7およびS8を備えている。また、増幅回路10は一対の位相補償用コンデンサC20、C21を備えている。全差動型帰還増幅回路1における具体的なスイッチング素子S1~S4、S7およびS8は、図9aに示すように、第1帰還回路20aの反転入力端子13側の第1ノードN1に一端が接続され、増幅回路10の反転入力端子13側の第2ノードN2に他端が接続される第1スイッチング素子S1と、第1帰還回路20aの反転入力端子13側の第1ノードN1に一端が接続され、増幅回路10の非反転入力端子14側の第3ノードN3に他端が接続される第2スイッチング素子S2と、増幅回路10の非反転出力端子15側と第2帰還回路20bとの間に接続される第7スイッチング素子S7と、第2帰還回路20bの非反転入力端子14側の第4ノードN4に一端が接続され、増幅回路10の非反転入力端子14側の第5ノードN5に他端が接続される第4スイッチング素子S4と、第2帰還回路20bの非反転入力端子14側の第4ノードN4に一端が接続され、増幅回路10の反転入力端子13側の第6ノードN6に他端が接続される第5スイッチング素子S5と、増幅回路10の反転出力端子16側と第1帰還回路20aとの間に接続される第8スイッチング素子S8とを備える。そして、第2スイッチング素子S2と第7スイッチング素子S7、第5スイッチング素子S5と第8スイッチング素子S8は同時にオンオフ状態となるように制御される。また、図9aに示すように、増幅回路10の非反転出力端子15側および反転出力端子16側には、所定の周波数の三角波信号が入力されるコンパレータ11、12が設けられている。第3スイッチング素子S3および第6スイッチング素子S6は、クロック信号CLKによってオンオフ動作される。なお、反転入力端子13には入力信号Vi-が、非反転入力端子14には入力信号Viが入力され、非反転出力端子15からは出力信号Voが、反転出力端子16からは出力信号Vo-が出力される。また、コンパレータ11、12について三角波TRIを用いた制御手法は、第1の実施の形態に係る全差動型帰還増幅回路1の場合と同様である図2等参照。第2の実施の形態に係る全差動型帰還増幅回路1によっても、第1の実施の形態に係る全差動型帰還増幅回路1と同等の効果を得ることができる。即ち、図3に示す比較対象としての全差動型帰還増幅回路1aによる場合と比較して、CMRRおよびPSRRを向上させることができる。第2の実施の形態の変形例図9bに示す回路図を参照して、第2の実施の形態に係る全差動型帰還増幅回路1の変形例の概略構成について説明する。なお、図9aに示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。図9bに示す回路図では、図9aに示す回路図における第7スイッチング素子S7および第8スイッチング素子S8に代えて、コンパレータ11の非反転出力端子15側と第1帰還回路20aとの間のスイッチング素子S3a、コンパレータ12の反転出力端子16と第1帰還回路20aとの間のスイッチング素子S3b、コンパレータ12の反転出力端子16と第2帰還回路20bとの間のスイッチング素子S6a、コンパレータ11の非反転出力端子15側と第2帰還回路20bとの間のスイッチング素子S6bが設けられている。なお、スイッチング素子S3aとS3b、スイッチング素子S6aとS6bは、クロック信号CLKによって交互にオンオフ動作される。図9bに示す回路図によっても図9aに示す回路図と同様の効果を得ることができる。即ち、図3に示す比較例に係る全差動型帰還増幅回路1aと比較して、CMRRおよびPSRRを向上させることができる。第3の実施の形態図10aに示す回路図を参照して、第3の実施の形態に係る全差動型帰還増幅回路1の概略構成について説明する。第3の実施の形態に係る全差動型帰還増幅回路1は、音声信号などの差動入力信号が入力される反転入力端子17および非反転入力端子18、出力信号を出力する非反転出力端子15および反転出力端子16、反転入力端子17および非反転入力端子18に入力された差動入力信号Vi-およびViを増幅して非反転出力端子15および反転出力端子16に出力する増幅回路オペアンプ10と、増幅回路10の出力を反転入力端子13または非反転入力端子14にフィードバックする第1帰還回路20aおよび第2帰還回路20bと、第1帰還回路20aおよび第2帰還回路20bが備える第1帰還抵抗Rf1および第2帰還抵抗Rf2の対ペアと、反転入力端子13および非反転入力端子14にそれぞれ直列接続される第1入力抵抗Ri1および第2入力抵抗Ri2の対と、第1帰還抵抗Rf1および第2帰還抵抗Rf2の対と、第1入力抵抗Ri1および第2入力抵抗Ri2の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。切換手段は、所定のスイッチング周波数に基づいてオンオフされるスイッチング素子S9~S14を備えている。全差動型帰還増幅回路1における具体的なスイッチング素子S9~S14は、図10aに示すように、反転入力端子17と第1入力抵抗Ri1との間に接続される第9スイッチング素子S9と、第1帰還回路20aの反転入力端子17側の第7ノードN7に一端が接続され、増幅回路10の反転入力端子17側に他端が接続される第10スイッチング素子S10と、増幅回路10の非反転出力端子15側と第1帰還回路20aとの間に接続される第11スイッチング素子S11と、非反転入力端子18と第2入力抵抗Ri2との間に接続される第12スイッチング素子S12と、第2帰還回路20bの非反転入力端子18側の第8ノードN8に一端が接続され、増幅回路10の非反転入力端子18側に他端が接続される第13スイッチング素子S13と、増幅回路10の反転出力端子16側と第2帰還回路20bとの間に接続される第14スイッチング素子S14とを備える。また、図10aに示すように、増幅回路10の非反転出力端子15側および反転出力端子16側には、所定の周波数の三角波信号が入力されるコンパレータ11、12が設けられ、このコンパレータ11、12によって第11スイッチング素子S11および第14スイッチング素子S14がオンオフ動作される。なお、反転入力端子17には入力信号Vi-が、非反転入力端子18には入力信号Viが入力され、非反転出力端子15からは出力信号Voが、反転出力端子16からは出力信号Vo-が出力される。また、コンパレータ11、12について三角波TRIを用いた制御手法は、第1の実施の形態に係る全差動型帰還増幅回路1の場合と同様である図2等参照。第3の実施の形態に係る全差動型帰還増幅回路1によれば、第1の実施の形態に係る全差動型帰還増幅回路1と同等以上の効果を得ることができる。即ち、図3に示す比較対象としての全差動型帰還増幅回路1aによる場合と比較して、CMRRおよびPSRRを向上させることができる。第3の実施の形態の変形例図10bに示す回路図を参照して、第3の実施の形態に係る全差動型帰還増幅回路1の変形例の概略構成について説明する。なお、図10aに示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。図10bに示す回路図では、図10aに示す回路図における第9スイッチング素子S9と第12スイッチング素子S12に代えて、反転入力端子17と第2入力抵抗Ri2との間のスイッチング素子S21、非反転入力端子18と第1入力抵抗Ri1との間のスイッチング素子S22が設けられている。また、第11スイッチング素子S11および第14スイッチング素子S14に代えて、コンパレータ11の非反転出力端子15側と第1帰還回路20aとの間のスイッチング素子S3a、コンパレータ12の反転出力端子16と第1帰還回路20aとの間のスイッチング素子S3b、コンパレータ12の反転出力端子16と第2帰還回路20bとの間のスイッチング素子S6a、コンパレータ11の非反転出力端子15側と第2帰還回路20bとの間のスイッチング素子S6bが設けられている。図10bに示す回路図によっても図10aに示す回路図と同様の効果を得ることができる。即ち、図3に示す比較例に係る全差動型帰還増幅回路1aと比較して、CMRRおよびPSRRを向上させることができる。第4の実施の形態図11aに示す回路図を参照して、第4の実施の形態に係る全差動型帰還増幅回路1の概略構成について説明する。第4の実施の形態に係る全差動型帰還増幅回路1は、音声信号などの差動入力信号が入力される反転入力端子17および非反転入力端子18、出力信号を出力する非反転出力端子15および反転出力端子16、反転入力端子17および非反転入力端子18に入力された差動入力信号Vi-およびViを増幅して非反転出力端子15および反転出力端子16に出力する増幅回路オペアンプ10と、増幅回路10の出力を反転入力端子13または非反転入力端子14にフィードバックする第1帰還回路20aおよび第2帰還回路20bと、第1帰還回路20aおよび第2帰還回路20bが備える第1帰還抵抗Rf1および第2帰還抵抗Rf2の対ペアと、反転入力端子13および非反転入力端子14にそれぞれ直列接続される第1入力抵抗Ri1および第2入力抵抗Ri2の対と、第1帰還抵抗Rf1および第2帰還抵抗Rf2の対と、第1入力抵抗Ri1および第2入力抵抗Ri2の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。切換手段は、所定のスイッチング周波数に基づいてオンオフされるスイッチング素子S15~S20を備えている。全差動型帰還増幅回路1における具体的なスイッチング素子S15~S20は、図11aに示すように、反転入力端子17と第2入力抵抗Ri2との間に接続される第15スイッチング素子S15と、第1帰還回路20aの反転入力端子17側の第9ノードN9に一端が接続され、増幅回路10の非反転入力端子18側に他端が接続される第16スイッチング素子S16と、増幅回路10の反転出力端子16側と第2帰還回路20bとの間に接続される第17スイッチング素子S17と、非反転入力端子18と第1入力抵抗Ri1との間に接続される第18スイッチング素子S18と、第2帰還回路20bの非反転入力端子18側の第10ノードN10に一端が接続され、増幅回路10の反転入力端子17側に他端が接続される第19スイッチング素子S19と、増幅回路10の非反転出力端子15側と第1帰還回路20aとの間に接続される第20スイッチング素子S20とを備える。また、図11aに示すように、増幅回路10の非反転出力端子15側および反転出力端子16側には、所定の周波数の三角波信号が入力されるコンパレータ11、12が設けられている。第17スイッチング素子S17および第20スイッチング素子S20は、クロック信号CLKによってオンオフ動作される。なお、反転入力端子17には入力信号Vi-が、非反転入力端子18には入力信号Viが入力され、非反転出力端子15からは出力信号Voが、反転出力端子16からは出力信号Vo-が出力される。また、コンパレータ11、12について三角波TRIを用いた制御手法は、第1の実施の形態に係る全差動型帰還増幅回路1の場合と同様である図2等参照。第4の実施の形態に係る全差動型帰還増幅回路1によれば、第1の実施の形態に係る全差動型帰還増幅回路1と同等以上の効果を得ることができる。即ち、図3に示す比較対象としての全差動型帰還増幅回路1aによる場合と比較して、CMRRおよびPSRRを向上させることができる。第4の実施の形態の変形例図11bに示す回路図を参照して、第4の実施の形態に係る全差動型帰還増幅回路1の変形例の概略構成について説明する。なお、図11aに示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。図11bに示す回路図では、図11aに示す回路図における第15スイッチング素子S15と第16スイッチング素子S16、第18スイッチング素子S18と第19スイッチング素子S19に代えて、反転入力端子17と第1入力抵抗Ri1との間のスイッチング素子S25、非反転入力端子18と第2入力抵抗Ri2との間のスイッチング素子S26、第1入力抵抗Ri1と増幅回路10の反転入力端子17側との間のスイッチング素子S27、第2入力抵抗Ri2と増幅回路10の非反転入力端子18側との間のスイッチング素子S28が設けられている。また、第11スイッチング素子S11および第14スイッチング素子S14に代えて、コンパレータ11の非反転出力端子15側と第1帰還回路20aとの間のスイッチング素子S3a、コンパレータ12の反転出力端子16と第1帰還回路20aとの間のスイッチング素子S3b、コンパレータ12の反転出力端子16と第2帰還回路20bとの間のスイッチング素子S6a、コンパレータ11の非反転出力端子15側と第2帰還回路20bとの間のスイッチング素子S6bが設けられている。なお、スイッチング素子S3aとS3b、スイッチング素子S6aとS6bは、クロック信号CLKによって交互にオンオフ動作される。図11bに示す回路図によっても図11aに示す回路図と同様の効果を得ることができる。即ち、図3に示す比較例に係る全差動型帰還増幅回路1aと比較して、CMRRおよびPSRRを向上させることができる。応用例第1から第4の実施の形態に係る全差動型帰還増幅回路1は、オーディオアンプ、スピーカーアンプ、オーディオ関連の各種電気機器に利用可能である。その他の実施の形態上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施の形態などを含む。例えば、第1入力抵抗Ri1および第2入力抵抗Ri2をスイッチング素子によって所定のタイミングで切り換えるようにしても良い。また、本発明の構成をスイッチトキャパシタに応用することもできる。