入力端子の一端から出力端子の一端に至る第1電源線に中間ノードを挟んで直列に介在する主スイッチング素子および主インダクタと、前記第1電源線の中間ノードと前記入力端子の他端から前記出力端子の他端に至る第2電源線との間に並列に接続された共振回路および還流ダイオードと、前記出力端子からの出力電圧または出力電流に基づいて前記主スイッチング素子を制御する制御回路とを備え、前記共振回路は、前記第1電源線と前記第2電源線との間に第1ノードを挟んで直列に接続された第1ダイオードおよび第1キャパシタと、前記第1電源線と前記第2電源線との間に第2ノードを挟んで直列に接続された第2キャパシタおよび第2ダイオードと、前記第1ノードと前記第2ノードとの間に直列に接続された共振インダクタおよび第3ダイオードとを備えて構成されており、前記制御回路は、前記主スイッチング素子をオン駆動して前記第1キャパシタと前記第2キャパシタを充電した後、前記主スイッチング素子をオフ駆動して前記第1キャパシタと前記第2キャパシタを放電させることを特徴とするDC-DCコンバータ。前記制御回路は、前記主スイッチング素子をオン駆動した後、前記共振インダクタに流れる電流がゼロになった後に前記主スイッチング素子をオフ駆動することを特徴とする請求項1記載のDC-DCコンバータ。前記制御回路は、前記主スイッチング素子をオフ駆動した後、前記第1キャパシタおよび前記第2キャパシタに流れる電流がゼロになった後に前記主スイッチング素子をオン駆動することを特徴とする請求項1または2記載のDC-DCコンバータ。前記制御回路は、前記第1キャパシタおよび前記第2キャパシタに流れる電流がゼロになった後、さらに前記還流ダイオードに流れる電流がゼロになった後に前記主スイッチング素子をオン駆動することを特徴とする請求項3記載のDC-DCコンバータ。前記還流ダイオードおよび前記第1ないし第3ダイオードのうちの一部または全てがトランジスタに置き替えられており、前記制御回路は、前記トランジスタに置き替えられるダイオードの通電期間において当該トランジスタをオン駆動することを特徴とする請求項1ないし4の何れかに記載のDC-DCコンバータ。前記入力端子と前記出力端子との間に、前記主スイッチング素子と前記主インダクタと前記共振回路と前記還流ダイオードとからなる回路が複数組並列に設けられ、前記制御回路は、互いに異なる位相角で前記各主スイッチング素子を駆動することを特徴とする請求項1ないし5の何れかに記載のDC-DCコンバータ。本発明は上記事情に鑑みてなされたもので、その目的は、半導体素子のスイッチング損失および電圧ストレス並びにEMIを抑制でき、サイズとコストの増大も抑えられるDC-DCコンバータを提供することにある。請求項1に記載したDC-DCコンバータは、入力端子の一端から出力端子の一端に至る第1電源線に中間ノードを挟んで直列に介在する主スイッチング素子および主インダクタと、第1電源線の中間ノードと入力端子の他端から出力端子の他端に至る第2電源線との間に並列に接続された共振回路および還流ダイオードと、出力端子からの出力電圧または出力電流に基づいて主スイッチング素子を制御する制御回路とを備えている。上記構成のうち共振回路を除く回路部分は、降圧チョッパ型のDC-DCコンバータを構成している。しかし、従来構成の降圧チョッパ回路では、主スイッチング素子および還流ダイオードがハードスイッチングになる。すなわち、主スイッチング素子がターンオフする時にZVSZeroVoltageSwitchingおよびZCSZeroCurrentSwitchingにならず、ターンオンする時にもZVSおよびZCSにならない。また、主スイッチング素子がターンオンした時に、還流ダイオードは、少数キャリアの蓄積効果により逆方向にリカバリー電流を流す。こうしたハードスイッチングは変換効率の低下をもたらす。そこで、上記半導体素子主スイッチング素子、還流ダイオードのソフトスイッチングを実現するため、共振回路を付加している。この共振回路は、第1電源線と第2電源線との間に第1ノードを挟んで直列に接続された第1ダイオードおよび第1キャパシタと、第1電源線と第2電源線との間に第2ノードを挟んで直列に接続された第2キャパシタおよび第2ダイオードと、第1ノードと第2ノードとの間に直列に接続された共振インダクタおよび第3ダイオードとを備えている。制御回路は、主スイッチング素子をオン駆動して第1キャパシタと第2キャパシタを充電した後、主スイッチング素子をオフ駆動して第1キャパシタと第2キャパシタを放電させる。この構成による作用、効果は以下の通りである。ただし、ダイオードの順方向電圧は低いので近似的にゼロとして説明する。また、共振回路に流れる電流を共振電流と称す。制御回路が主スイッチング素子をオン駆動すると、入力端子から主スイッチング素子、第2キャパシタ、第3ダイオード、共振インダクタおよび第1キャパシタを通る第1共振経路を介して共振電流が流れる。共振電流は徐々に増加し、第1、第2キャパシタを充電する。やがて、第1キャパシタの電圧と第2キャパシタの電圧の加算電圧が入力端子への印加電圧以下、入力電圧と称すを超えると、共振電流は増加から減少に転じる。一例として、第1キャパシタの容量値が第2キャパシタの容量値よりも小さく、オン駆動期間が第1、第2キャパシタの充電に十分な幅を持つ場合には、第1キャパシタの電圧が第2キャパシタの電圧よりも先に入力電圧に達し第1ダイオードが通電する。これ以降、共振インダクタ、第1ダイオード、第2キャパシタおよび第3ダイオードを通る第2共振経路を介して共振電流が流れ、共振インダクタのエネルギーが第2キャパシタに移される。やがて、共振電流がゼロになると、第2キャパシタの電圧が入力電圧付近に達し、第1ダイオードと第3ダイオードは断電する。逆に、第1キャパシタの容量値が第2キャパシタの容量値よりも大きい場合には、第2キャパシタの電圧が第1キャパシタの電圧よりも先に入力電圧に達し第2ダイオードが通電する。これ以降、共振インダクタ、第1キャパシタ、第2ダイオードおよび第3ダイオードを通る第3共振経路を介して共振電流が流れ、共振インダクタのエネルギーが第1キャパシタに移される。やがて、共振電流がゼロになると、第1キャパシタの電圧が入力電圧付近に達し、第2ダイオードと第3ダイオードは断電する。つまり、共振動作により、第1、第2キャパシタに対し入力電圧またはそれに近い電圧に相当するだけのエネルギーを蓄積することができる。多くの場合、主インダクタのインダクタンス値は共振インダクタのインダクタンス値よりも大きく設定される。このため、上述した共振動作中に入力端子から主スイッチング素子を介して主インダクタに流れる電流の変化は小さくなる。また、エネルギーが共振回路を介して出力側に伝送されるので、その分だけ主スイッチング素子を介して主インダクタに流れる電流が小さくて済む。制御回路が主スイッチング素子をオフ駆動すると、第1、第2キャパシタに蓄積された電荷がそれぞれ第1、第2ダイオードを介して放電し、その放電電流が主インダクタに流れる。やがて、第1、第2キャパシタの電圧がゼロになると、還流ダイオードが通電して還流電流が流れる。つまり、この放電動作および還流動作により、第1、第2キャパシタに蓄積されたエネルギーを負荷に回生することができる。主スイッチング素子は、第1、第2キャパシタの充電電圧が入力電圧に等しいときまたは近いときにオフ駆動されるので、ターンオフがほぼ理想的なZVSになる。また、主スイッチング素子がオフ駆動されるときは、既に主スイッチング素子に共振電流が流れていないまたは共振電流が小さいので、その分だけ主スイッチング素子が遮断する電流が減ってターンオフがZCSに近付く。同様に、主スイッチング素子がオン駆動されるとき、主スイッチング素子が当初流すべき電流はゼロまたは小さいので、その分だけターンオン時に主スイッチング素子が流す電流が減ってZCSに近付く。さらに、還流ダイオードおよび第1、第2、第3ダイオードは、何れも通電状態から逆方向電圧の印加状態に変化することがないので、リカバリー電流が流れないソフトスイッチングになる。本手段によれば、共振回路を設けたことにより半導体素子のソフトスイッチングを実現できEMIも低減できる。共振回路は、入力したエネルギーを負荷に回生でき、共振動作による半導体素子への電圧ストレスの増加も生じない。また、主スイッチング素子は1つだけであり、後述するようにダイオードをスイッチング素子に置き替える場合も含め、デッドタイム損失は生じない。さらに、変圧器は不要であり、少なくとも1つのスイッチング素子により構成できるので、DC-DCコンバータのサイズとコストの増大も抑えられる。請求項2に記載した手段によれば、制御回路は、主スイッチング素子をオン駆動した後、共振インダクタに流れる電流がゼロになった後に主スイッチング素子をオフ駆動する。これにより、共振回路の第1、第2キャパシタに入力電圧に相当するエネルギーを蓄積することができる。請求項3に記載した手段によれば、制御回路は、主スイッチング素子をオフ駆動した後、第1キャパシタおよび第2キャパシタに流れる電流がゼロになった後に主スイッチング素子をオン駆動する。これにより、第1、第2キャパシタに蓄積されたエネルギーを全て負荷側に回生することができる。請求項4に記載した手段によれば、制御回路は、第1キャパシタおよび第2キャパシタに流れる電流がゼロになった後、さらに還流ダイオードに流れる電流がゼロになった後に主スイッチング素子をオン駆動する。これにより、主スイッチング素子のターンオンを理想的なZCSにすることができる。請求項5に記載した手段によれば、還流ダイオードおよび第1ないし第3ダイオードのうちの一部または全てがトランジスタに置き替えられている。制御回路は、トランジスタに置き替えられるダイオードの通電期間において当該トランジスタをオン駆動する。この同期スイッチ動作により、ダイオードの通電により生じる損失を低減することができる。請求項6に記載した手段によれば、入力端子と出力端子との間に、主スイッチング素子と主インダクタと共振回路と還流ダイオードとからなる回路が複数組並列に設けられている。制御回路は、互いに異なる位相角で各主スイッチング素子を駆動する。この複数相のDC-DCコンバータにより、インダクタリプルが低減し、過渡応答性が増大する。また、主インダクタを通して流れる電流を1/並列接続の数に低減することができる。各実施形態において実質的に同一部分には同一符号を付して説明を省略する。第1の実施形態以下、第1の実施形態について図1ないし図5を参照しながら説明する。図1は、降圧型のDC-DCコンバータの構成を示している。このDC-DCコンバータ1は、直流電源2から入力端子1a、1bを介して直流電圧Vsを入力し、出力端子1c、1dを介して負荷3抵抗Roで示すに対し直流電圧Voを出力する。以下、直流電圧Vs、Voをそれぞれ入力電圧Vs、出力電圧Voと称す。入力端子1aから出力端子1cに至る第1電源線4には、中間ノードnaを挟んで、Nチャネル型のMOSFETQm主スイッチング素子と主インダクタLmが直列に介在している。MOSFETQmには寄生キャパシタと寄生ダイオードが形成されている。出力端子1c、1d間には、フィルタ作用をなすキャパシタCoが接続されている。入力端子1bから出力端子1dに至る第2電源線5は、本回路のグランド線である。電源線4の中間ノードnaと電源線5との間には、共振回路6と還流ダイオードDfとが並列に接続されている。共振回路6は、電源線4、5間に第1ノードn1を挟んで直列に接続された第1ダイオードD1と第1キャパシタC1、電源線4、5間に第2ノードn2を挟んで直列に接続された第2キャパシタC2と第2ダイオードD2、および第1ノードn1と第2ノードn2との間に直列に接続された共振インダクタLsと第3ダイオードD3から構成されている。本実施形態では、第1キャパシタC1の容量値は第2キャパシタC2の容量値よりも小さく設定されている。電圧検出回路7は、例えば抵抗分圧回路を備えており、出力電圧Voを分圧した検出出力電圧Voを出力する。制御回路8は、図2に示すようにコンパレータ9、基準電圧発生回路10、抵抗11~14およびドライバ15から構成されており、検出出力電圧Voと基準電圧Vrefとを比較してヒステリシス制御を行い、MOSFETQmに対しゲート信号を出力する。図示しないが、DC-DCコンバータ1は、共振回路6に流れる共振電流例えば共振インダクタLsに流れる電流を検出する電流検出回路、主インダクタLmに流れる電流を検出する電流検出回路などを備えてもよい。次に、図3ないし図5も参照しながら本実施形態の作用を説明する。ダイオードの順方向電圧は低いので近似的にゼロとする。図3は、上から順にMOSFETQmのゲートソース間電圧VGS、MOSFETQmのドレイン電流ID、共振インダクタLsの電流ILs、第1キャパシタC1の電圧VC1、第2キャパシタC2の電圧VC2、還流ダイオードDfの電流IDf、主インダクタLmの電流ILmの波形を示している。図4aからdは、時間の経過とともにこの順で変化する実際の電流経路を表している。図5a、bは、後述するように図4a、bに対して理想的な動作を仮定した場合の電流経路を表している。制御回路8が時刻t1にMOSFETQmをオン駆動すると、第2キャパシタC2と共振インダクタLsと第1キャパシタC1とからなる直列共振回路に入力電圧Vsが印加される。同時に、主インダクタLmとキャパシタCoまたは負荷3からなる出力回路にも入力電圧Vsが印加される。一般的な構成として、主インダクタLmのインダクタンスは共振インダクタLsのインダクタンスよりも大きいので、MOSFETQmがオンしている時、直列共振回路のインピーダンスは低くなり、相対的に主インダクタLmのインピーダンスは大きくなる。このため、主インダクタLmのインピーダンスが十分に大きい理想的な条件の下では、共振期間中の主インダクタLmはオープンと見なされる。図5は、このような理想的な場合の電流経路を表している。MOSFETQmがオンする時の共振インダクタLsの電流ILs、第1キャパシタC1の電圧VC1および第2キャパシタC2の電圧VC2はゼロである。一方、MOSFETQmがオンする時の主インダクタLmに流れる電流ILmは、電流連続モードではゼロにならず、電流不連続モードではゼロになる。MOSFETQmがオンした時点の前後におけるMOSFETQmに流れるドレイン電流IDの変化は、共振インダクタLsと主インダクタLmにより制限される。従って、電流不連続モードでは、ターンオンの前後においてドレイン電流IDがゼロになるので、MOSFETQmは理想的なZCSになる。これに対し、電流連続モードでは、ターンオンと同時に電流ILmに等しいドレイン電流IDが流れるので理想的なZCSにはならない。しかし、DC-DCコンバータ1は共振回路6を介してエネルギーを出力側に送るので、従来構成の降圧チョッパ回路に比べてターンオン時のドレイン電流IDが小さくなりZCSに近付けることができる。ここで、MOSFETQmのZVSZeroVoltageSwitchingとは、ターンオンによりドレイン電流が増加する期間またはターンオフによりドレイン電流が減少する期間にドレインソース間電圧がゼロに維持されるスイッチング状態を言う。また、MOSFETQmのZCSZeroCurrentSwitchingとは、ターンオンによりドレインソース間電圧が低下する期間またはターンオフによりドレインソース間電圧が上昇する期間にドレイン電流がゼロに維持されるスイッチング状態を言う。これらのスイッチング状態の下では、ドレインソース間電圧とドレイン電流との積がゼロになりスイッチング損失が低減する。これをスイッチング素子のソフトスイッチングと称す。また、ダイオードに順方向電流が流れている状態から逆方向電圧が印加されると、少数キャリアの蓄積効果により、リカバリー時間の間ダイオードに逆方向のリカバリー電流が流れる。これをスイッチング素子に倣いダイオードのハードスイッチングと称す。一方、ダイオードに順方向電流が流れていない状態から逆方向電圧が印加されたときにはリカバリー電流は流れない。これをダイオードのソフトスイッチングと称す。MOSFETQmがオンする時、第1、第2、第3ダイオードD1、D2、D3に電流は流れていないので、各ダイオードともにソフトスイッチングとなる。これに対し、還流ダイオードDfは、電流不連続モードではソフトスイッチングとなり、電流連続モードではハードスイッチングとなる。ただし、DC-DCコンバータ1は共振回路6を介してエネルギーを出力側に送るので、従来構成の降圧チョッパ回路に比べてターンオン時に還流ダイオードDfに流れている電流が小さくなり、ソフトスイッチングに近付く。ターンオン期間では、2つの異なる共振経路が形成される。第1共振経路は、図4a、図5aに示すように直流電源2からMOSFETQm、第2キャパシタC2、第3ダイオードD3、共振インダクタLs、第1キャパシタC1を通る経路である。この第1共振段階では、共振電流は徐々に増加し、第1キャパシタC1と第2キャパシタC2を充電する。このとき共振インダクタLsに流れる共振電流ILsは、1式ないし4式で示すように変化する。共振インダクタLsに流れる電流ILsのピーク値は5式で表される。やがて、第1キャパシタC1の電圧VC1と第2キャパシタC2の電圧VC2の加算電圧が入力電圧Vsを超えると、共振インダクタLsへの印加電圧が正から負になるので、共振電流は増加から減少に転じる時刻t2。第1キャパシタC1の容量値は第2キャパシタC2の容量値よりも小さいので、第1キャパシタC1の電圧VC1は第2キャパシタC2の電圧VC2よりも先に入力電圧Vsに達する時刻t3。これによりダイオードD1が通電を開始して第1共振段階が終了する。続く第2共振段階では、図4b、図5bに示すように共振インダクタLs、第1ダイオードD1、第2キャパシタC2および第3ダイオードD3を通る第2共振経路が形成され、共振インダクタLsのエネルギーが第2キャパシタC2に移される。このとき共振インダクタLsに流れる共振電流ILsは、6式ないし8式で示すように変化する。8式で示す第2共振段階の共振角周波数ω2は、4式で示す第1共振段階の共振角周波数ω1よりも低い。やがて、時刻t4で共振電流がゼロになり、第2キャパシタC2の電圧VC2が入力電圧Vsに達すると、第1ダイオードD1と第3ダイオードD3の電流はゼロになる。共振インダクタLsに蓄えられたエネルギーが過剰となる場合には、共振インダクタLsから第1ダイオードD1、主インダクタLm、キャパシタCoまたは負荷3、第2ダイオードD2および第3ダイオードD3を介した経路で共振電流が流れ、過剰なエネルギーが出力側に送られる。共振電流がゼロになると第2共振段階が終了する。なお、第1キャパシタC1の容量値が第2キャパシタC2の容量値よりも大きい場合には、第2キャパシタC2の電圧VC2は第1キャパシタC1の電圧VC1よりも先に入力電圧Vsに達する。この場合の第2共振段階では、共振インダクタLs、第1キャパシタC1、第2ダイオードD2および第3ダイオードD3を通る第2共振経路が形成され、共振インダクタLsのエネルギーが第1キャパシタC1に移される。制御回路8は、時刻t5に検出出力電圧Voが基準電圧Vrefよりも高くなってコンパレータ9の出力信号がLレベルになると、MOSFETQmをオフ駆動する。これにより、図4cに示す放電段階に移行する。MOSFETQmがターンオフする時、第1キャパシタC1と第2キャパシタC2は入力電圧Vsまで充電されているので、ドレインソース間電圧がゼロになりZVSとなる。また、図5に示す理想的な条件の下では、主インダクタLmに流れる電流はゼロなので、ドレイン電流IDもゼロになりZCSとなる。一方、図4に示すように主インダクタLmに電流が流れている場合でも、従来構成の降圧チョッパ回路に比べてターンオフ時に主インダクタLmに流れている電流が小さくなりZCSに近付く。MOSFETQmがターンオフすると、第1キャパシタC1に蓄積された電荷、第2キャパシタC2に蓄積された電荷が、それぞれ第1ダイオードD1、第2ダイオードD2を介して放電し、その放電電流が主インダクタLmに流れる。このとき、第1キャパシタC1の電圧VC1と第2キャパシタC2の電圧VC2は、9式に従って緩やかなレートでゼロに向かってドループを開始する。Ioは出力電流、Δtは時刻t5からの経過時間である。やがて、時刻t7で第1キャパシタC1の電圧VC1と第2キャパシタC2の電圧VC2がゼロになると、図4dに示すように、還流ダイオードDfが通電して還流電流が流れるフリーホイール段階に移行する。これら放電段階およびフリーホイール段階により、第1キャパシタC1と第2キャパシタC2に蓄積されたエネルギーを負荷3に対し供給回生することができる。その後、制御回路8は、検出出力電圧Voが基準電圧Vrefよりも低下してコンパレータ9の出力信号がHレベルになると、再びMOSFETQmをオン駆動する。以上説明した本実施形態によれば、ハイサイド側の第1電源線4にMOSFETQmと主インダクタLmを直列に備え、入力電圧Vsをそれよりも低い所望の出力電圧Voに変換するDC-DCコンバータ1が得られる。そして、第1電源線4の中間ノードnaと第2電源線5との間に共振回路6を設けたので、MOSFETQmを理想的なZVSで且つ理想的または近似的なZCSでターンオフすることができる。また、MOSFETQmを理想的または近似的なZCSでターンオンすることができる。さらに、還流ダイオードDfを、理想的または近似的にリカバリー電流が流れないようにソフトスイッチングすることができる。DC-DCコンバータ1は、非常に広い入力電圧レンジおよび非常に広い負荷レンジにおいて、こうした半導体素子をソフトスイッチングさせることができる。これによりスイッチング損失が低減するので、DC-DCコンバータ1の効率を高めることができる。また、急峻な波形を持つサージ電圧やリカバリー電流の発生を抑えられるので、EMIを低減することができる。さらに、スイッチング周波数を高めることにより、スイッチング損失を抑えつつインダクタLs、Lm、キャパシタCoなどの受動部品を小型化することができ、DC-DCコンバータ1のサイズとコストを低減できる。併せて出力電圧リプルも低減できる。共振回路6は、共振動作により第1キャパシタC1と第2キャパシタC2に蓄積されたエネルギーを全て負荷側に回生することができるので、共振動作によるエネルギーの散逸がない。また、MOSFETQmのオン期間に共振回路6にエネルギーを蓄積し、オフ期間にその蓄積エネルギーを負荷側に送るので、エネルギーの伝達効率を高められる。さらに、共振動作にもかかわらず半導体素子MOSFETQm、ダイオードD1~D3、Dfおよび受動素子に印加される電圧は入力電圧Vs以下になり、電圧ストレスの増加も生じない。共振回路6のダイオードD1~D3はソフトスイッチングとなる。主スイッチング素子はMOSFETQmの1つだけであり、上下アームの構成を有していないので、スイッチング動作に対し1つのドライバ回路で十分であり、しかもデッドタイム損失は生じない。さらに、先行技術文献の各コンバータが具備していたような変圧器は不要であり、DC-DCコンバータ1のサイズとコストの増大を抑えられる。第2ないし第4の実施形態図6ないし図8は、それぞれ第2ないし第4の実施形態のDC-DCコンバータの構成を示している。また、図9は、これらの実施形態を説明する際に共通に用いる波形図である。図9に示すIDfは、後述するMOSFETQfに流れる電流となる。これら第2ないし第4の実施形態は、第1の実施形態に対し、各ダイオードをMOSFETからなる同期スイッチに順次置き替えた構成を備えている。この場合、同期スイッチのオンオフ駆動のタイミングを正確に制御するため、共振インダクタLsに流れる共振電流を検出する電流検出回路、ノードn1、n2の各電圧を検出する電圧検出回路などを備えることが好ましい。図6に示すDC-DCコンバータ21は、還流ダイオードDfをMOSFETQfに置き替えたもので、制御回路22によりMOSFETQm、Qfを駆動する。MOSFETQfのゲートソース間電圧VGSは、時刻t7からt8の期間でオン駆動レベルになる。図7に示すDC-DCコンバータ31は、さらに共振回路32の第1ダイオードD1、第2ダイオードD2をそれぞれMOSFETQ1、Q2に置き替えたもので、制御回路33によりMOSFETQm、Qf、Q1、Q2を駆動する。MOSFETQ1のゲートソース間電圧VGSは、時刻t3からt7の期間でオン駆動レベルになる。ただし、時刻t4からt5の期間はオフ駆動レベルであってもよい。MOSFETQ2のゲートソース間電圧VGSは、時刻t5からt7の期間でオン駆動レベルになる。MOSFETQ1、Q2は、ZVSでターンオンし、ZVS且つZCSでターンオフする。図8に示すDC-DCコンバータ41は、さらに共振回路42の第3ダイオードD3をMOSFETQ3に置き替えたもので、制御回路43によりMOSFETQm、Qf、Q1、Q2、Q3を駆動する。MOSFETQ3のゲートソース間電圧VGSは、時刻t1からt4の期間でオン駆動レベルになる。MOSFETQ3は、ZCSでターンオンおよびターンオフする。以上説明した第2ないし第4の実施形態によれば、第1の実施形態と同様の作用および効果が得られる他、ダイオードに発生する損失を低減できる。第5の実施形態次に、第5の実施形態について図10および図11を参照しながら説明する。図10に示すDC-DCコンバータ51は、図1に示したDC-DCコンバータ1をn個n=2、3、...並列接続した複数相の構成を備えている。図11は、n=3の場合におけるMOSFETQm1、Qm2、Qm3のゲートソース間電圧VGS、VGS、VGSの波形を表している。本実施形態ではPWM制御を行っており、制御回路52は、MOSFETQm1、Qm2、Qm3を互いに120°の位相差で駆動している。図11a、bはそれぞれデューティ比が33、50の場合の波形である。本実施形態によれば、インダクタリプルおよび出力電圧リプルが低減し、過渡応答性が高まる。また、主インダクタLmを通して流れる電流を1/nに低減することができる。その他の実施形態以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。第1キャパシタC1の容量値と第2キャパシタC2の容量値は等しくてもよい。制御回路8、22、33、43はPWM制御を行ってもよい。制御回路52はヒステリシス制御を行ってもよい。また、制御回路8、22、33、43、52は、出力電圧Voを制御する出力電圧制御に替えて出力電流Ioを制御する出力電流制御を行ってもよい。上記各実施形態では、MOSFETQmをオン駆動した後、共振インダクタLsに流れる電流がゼロになった後時刻t4以降にMOSFETQmをオフ駆動した。しかし、効率の低下が許される場合には、共振インダクタLsに流れる電流がゼロになる前にMOSFETQmをオフ駆動してもよい。上記各実施形態では、MOSFETQmをオフ駆動した後、第1キャパシタC1および第2キャパシタC2に流れる電流がゼロになった後にMOSFETQmをオン駆動した。しかし、効率の低下が許される場合には、第1キャパシタC1および第2キャパシタC2に流れる電流がゼロになる前にMOSFETQmをオン駆動してもよい。第2ないし第4の実施形態に限らず、一般に、還流ダイオードDfおよび第1ないし第3ダイオードD1、D2、D3のうちの一部または全てをトランジスタに置き替えることができる。この場合、少なくとも、トランジスタに置き替えられるダイオードの通電期間において、当該置き替えたトランジスタをオン駆動すればよい。これらの実施形態に対し、第5の実施形態と同様にして複数相の構成としてもよい。主スイッチング素子およびトランジスタは、MOSFETに限らずIGBT、バイポーラトランジスタなどの半導体素子であってもよい。