ハイサイドスイッチと、前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、前記ハイサイドスイッチをオンまたはオフしてPWM制御するハイサイド制御回路と、前記ローサイドスイッチの電流を検出する第1の検出回路と、前記ローサイドスイッチがオフのときの前記第1の検出回路の出力をオフセット電圧として保持し、前記ローサイドスイッチがオンのとき前記第1の検出回路の出力から前記オフセット電圧を減算した値を出力するオフセットキャンセル回路と、を有し、前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフし、前記ハイサイドスイッチがオフしたとき前記ローサイドスイッチをオンし、前記オフセットキャンセル回路の出力の電圧と基準となる電圧とを比較して前記ローサイドスイッチをオフするローサイド制御回路と、を備えたことを特徴とするDC-DCコンバータ。前記ローサイド制御回路は、前記オフセットキャンセル回路の出力のゼロクロスを検出して前記ローサイドスイッチをオフすることを特徴とする請求項1記載のDC-DCコンバータ。前記第1の検出回路は、第1の検出トランジスタと、前記第1の検出トランジスタを介して前記ローサイドスイッチの両端に接続された第1の検出抵抗と、前記第1の検出抵抗の両端の電圧を増幅する第1の増幅回路と、を有することを特徴とする請求項1または2に記載のDC-DCコンバータ。前記第1の増幅回路は、一対の電流生成回路と、前記一対の電流生成回路からそれぞれ定電流を供給され、一方は第1の抵抗を介して前記第1の検出抵抗の一端に接続され、他方は第2の抵抗を介して前記第1の検出抵抗の他端に接続されて、前記第1の検出抵抗の両端の電圧を増幅する一対の入力トランジスタと、前記一対の入力トランジスタの出力電圧をそれぞれ増幅して、一方は前記第2の抵抗に帰還し、他方は前記第1の検出抵抗の一端に接続された第3の抵抗に出力する一対の出力トランジスタと、を有することを特徴とする請求項3記載のDC-DCコンバータ。前記オフセットキャンセル回路は、負入力端子が接地に接続された比較回路と、前記比較回路の正入力端子と接地との間に接続され、前記ハイサイドスイッチがオンのときオンし、前記ハイサイドスイッチがオフのときオフする第1のスイッチ素子と、前記比較回路の正入力端子と前記第1の検出回路との間に接続され、前記ローサイドスイッチがオフのときの前記オフセット電圧を充電する第1のコンデンサと、を有することを特徴とする請求項1~4のいずれか1つに記載のDC-DCコンバータ。前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、前記インダクタの他端と接地との間に接続された平滑コンデンサと、前記インダクタの他端と接地との間に接続され、前記ハイサイド制御回路に前記インダクタの他端の電圧を帰還する帰還抵抗と、をさらに備えたことを特徴とする請求項1~5のいずれか1つに記載のDC-DCコンバータ。本発明の実施形態は、電力効率の良いDC-DCコンバータを提供する。実施形態によれば、ハイサイドスイッチと、前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、ハイサイド制御回路と、ローサイド制御回路と、を備えたDC-DCコンバータが提供される。前記ハイサイド制御回路は、前記ハイサイドスイッチをオンまたはオフしてPWM制御する。前記ローサイド制御回路は、前記ローサイドスイッチの電流を検出する第1の検出回路と、オフセットキャンセル回路と、を有する。前記オフセットキャンセル回路は、前記ローサイドスイッチがオフのときの前記第1の検出回路の出力をオフセット電圧として保持し、前記ローサイドスイッチがオンのとき、前記第1の検出回路の出力から前記オフセット電圧を減算した値を出力する。前記ローサイド制御回路は、前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフし、前記ハイサイドスイッチがオフしたとき前記ローサイドスイッチをオンし、前記オフセットキャンセル回路の出力の電圧と基準となる電圧とを比較して前記ローサイドスイッチをオフする。以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係るDC-DCコンバータの構成を例示する回路図である。DC-DCコンバータ1は、ハイサイドスイッチQ1、ハイサイドスイッチQ1と直列に接続されたローサイドスイッチQ2、ハイサイドスイッチQ1を制御するハイサイド制御回路6、ローサイドスイッチQ2を制御するローサイド制御回路7などを備える。DC-DCコンバータ1は、電源電圧VINを降圧した出力電圧VOUTを出力する。電源線2と駆動線3との間にハイサイドスイッチQ1が接続されている。駆動線3と接地線4との間にローサイドスイッチQ2が接続されている。ローサイドスイッチQ2は、ハイサイドスイッチQ1と直列に接続される。なお、図1においては、ハイサイドスイッチQ1は、Pチャンネル形MOSFET以下、PMOSで構成されている。また、ローサイドスイッチQ2は、Nチャンネル形MOSFET以下、NMOSで構成されている。しかし、ハイサイドスイッチQ1は、NMOSで構成してもよい。また、ハイサイドスイッチQ1、及びローサイドスイッチQ2は、IGBT、BJTなどを用いることもできる。インダクタL1の一端は、駆動線3を介してハイサイドスイッチQ1及びローサイドスイッチQ2に接続される。インダクタL1の他端は、出力線5に接続される。出力線5と接地線4との間に、帰還抵抗R1、R2、平滑コンデンサC1がそれぞれ接続される。インダクタL1は、駆動線3を介してハイサイドスイッチQ1により駆動され、出力線5に出力電圧VOUTを生成する。出力電圧VOUTは、平滑コンデンサC1で平滑化される。また、帰還抵抗R1、R2により、出力電圧VOUTから電圧VFBが生成される。電圧VFBは、ハイサイド制御回路6に帰還される。なお、図1においては、出力電圧VOUTを帰還抵抗R1、R2で分圧した電圧VFBをハイサイド制御回路6に帰還している。しかし、出力電圧VOUTを電圧VFBとして、ハイサイド制御回路6に帰還してもよい。ハイサイドスイッチQ1はハイサイド制御回路6から出力されるハイサイド制御信号VHにより、オンまたはオフに制御される。ハイサイドスイッチQ1はPMOSで構成されているため、ハイサイド制御信号VHの論理は、負論理である。ハイサイド制御信号VHがローレベルのとき、ハイサイドスイッチQ1はオンし、ハイレベルのとき、ハイサイドスイッチQ1はオフする。ローサイドスイッチQ2はローサイド制御回路7から出力されるローサイド制御信号VLにより、オンまたはオフに制御される。ローサイドスイッチQ2は、NMOSで構成されているため、ローサイド制御信号VLの論理は、正論理である。ローサイド制御信号VLがローレベルのとき、ローサイドスイッチQ2はオフし、ハイレベルのとき、ローサイドスイッチQ2はオンする。ハイサイド制御回路6は、出力電圧VOUTから帰還された電圧VFBが、基準となる電圧VREFと等しくなるように、ハイサイドスイッチQ1をオンまたはオフに制御する。ハイサイド制御回路6は、電圧VFBと電圧VREFとの誤差と、ハイサイドスイッチQ1の電流IQ1とを比較して、ハイサイドスイッチQ1をオンまたはオフに制御する。ハイサイドスイッチQ1の電流IQ1は、第2の検出回路8により検出される。第2の検出回路8は、ハイサイドスイッチQ1と並列に接続された第2の検出トランジスタQ3の電流を電圧に変換することにより、ハイサイドスイッチQ1の電流IQ1を検出する。第2の検出トランジスタQ3の電流は、ハイサイドスイッチQ1の電流IQ1に比例し、第2の検出回路8は、電流IQ1に比例した電圧を出力する。なお、ハイサイドスイッチQ1がオンのときのハイサイドスイッチQ1の電流IQ1は、インダクタL1の電流IL1と等しい。第2の検出回路8は、ハイサイドスイッチQ1の電流IQ1を検出することにより、インダクタL1の電流IL1を検出している。電圧VFBと電圧VREFとの誤差は、誤差増幅回路9で増幅される。誤差増幅回路9の出力は、第2の比較回路10の正入力端子に入力される。第2の比較回路10の負入力端子には、第2の検出回路8からハイサイドスイッチQ1の電流IQ1の検出値が入力される。第2の比較回路10は、正入力端子に入力された誤差の方が、負入力端子に入力された電流IQ1の検出値よりも大きいとき、ハイレベルを出力する。また、正入力端子に入力された誤差の方が、負入力端子に入力された電流IQ1の検出値よりも小さいとき、ローレベルを出力する。第2の比較回路10の出力信号PWMは、2つのNAND論理積の否定回路で構成された第2のラッチ回路11のセット端子に入力される。第2のラッチ回路11のリセット端子には、クロック発振回路12で生成されたクロックCLKが入力される。第2のラッチ回路11の出力は、2段のインバータを介してハイサイド制御信号VHとして出力される。なお、第2のラッチ回路11は、セット端子にローレベルが入力されたときセットされ、ハイレベルを出力してその値を保持する。また、第2のラッチ回路11は、リセット端子にローレベルが入力されたときリセットされ、ローレベルを出力してその値を保持する。ハイサイド制御回路6は、クロックCLKに同期して動作する。クロックCLKがローレベルのとき、第2のラッチ回路11はリセットされ、ローレベルを出力する。ハイサイド制御信号VHは、ローレベルとなり、ハイサイドスイッチQ1はオンする。第2の比較回路10の出力がローレベルのとき、第2のラッチ回路11はセットされ、第2のラッチ回路11は、ハイレベルを出力する。ハイサイド制御信号VHは、ハイレベルとなり、ハイサイドスイッチQ1はオフする。従って、電圧VFBの電圧VREFに対する誤差よりも、電流IQ1の検出値が小さいとき、ハイサイド制御信号VHにローレベルを出力して、ハイサイドスイッチQ1をオンに制御する。また、電圧VFBの電圧VREFに対する誤差よりも、電流IQ1の検出値が大きいとき、ハイサイド制御信号VHにハイレベルを出力して、ハイサイドスイッチQ1をオフに制御する。なお、図1においては、第2の検出回路8を有し、ハイサイドスイッチQ1の電流IQ1でハイサイドスイッチQ1を制御する電流制御モードの構成を例示している。しかし、電圧制御モードで構成してもよく、第2の検出回路8はなくてもよい。ローサイド制御回路7は、ローサイドスイッチQ2をオンまたはオフに制御するローサイド制御信号VLを出力する。ハイサイドスイッチQ1がオンのとき、ローサイドスイッチQ2をオフするローサイド制御信号VLを出力する。また、ハイサイドスイッチQ1がオフのとき、ローサイドスイッチQ2をオンに制御して、ローサイドスイッチQ2の電流IQ2がゼロになったときローサイドスイッチQ2をオフするローサイド制御信号VLを出力する。DC-DCコンバータ1においては、ハイサイドスイッチQ1がオフのとき、ローサイドスイッチQ2をオンに制御して同期整流方式で動作する。インダクタL1の回生電流はローサイドスイッチQ2を流れる。また、ローサイドスイッチQ2の電流IQ2を検出して、電流IQ2がゼロクロスするとき、ローサイドスイッチQ2をオフさせる。これにより、図2において説明するように、インダクタL1の電流IL1の逆流を防止して、電力効率を改善することができる。次にローサイド制御回路7について、さらに詳細に説明する。ローサイド制御回路7は、第1の検出回路13とオフセットキャンセル回路14と第1のラッチ回路15とを有する。第1の検出回路13においては、第1の検出トランジスタQ4を介して第1の検出抵抗R3が、ローサイドスイッチQ2の両端に直列に接続されている。第1の検出抵抗R3の一端は接地線4に接続され、他端は第1の検出トランジスタQ4に接続されている。第1の検出抵抗R3の両端には、ローサイドスイッチQ2の電流IQ2に比例する電圧が検出される。第1の検出抵抗R3の両端の電圧は、第1の増幅回路16で増幅される。第1の増幅回路16においては、一対の電流生成回路17、18が設けられている。電流生成回路17、18は、電源線2に接続されている。電流生成回路17、18は、一対の入力トランジスタQ5、Q6に定電流を供給する。入力トランジスタQ5は、ダイオード接続されており、電流生成回路17から定電流が供給されている。入力トランジスタQ5は、第1の抵抗R4を介して、第1の検出抵抗R3の一端に接続されている。すなわち接地線4に接続されている。入力トランジスタQ6には、電流生成回路18から定電流が供給されている。入力トランジスタQ6は、第2の抵抗R5を介して、第1の検出抵抗R3の他端に接続されている。従って、一対の入力トランジスタQ5、Q6は、第1の検出抵抗R3の両端の電圧を増幅する。なお、入力トランジスタQ5、Q6は、しきい値電圧などの電気的特性が等しく設定されたNMOSで構成されている。一対の出力トランジスタQ7、Q8は、電源線2に接続され、入力トランジスタQ5の出力を増幅する。出力トランジスタQ7は、第2の抵抗R5に電流を出力して、入力トランジスタQ5に負帰還をかける。出力トランジスタQ8は、接地線4に接続された第3の抵抗に電流を出力して、第3の抵抗R6の両端に第1の検出抵抗R3の両端の電圧を増幅した電圧を出力する。なお、出力トランジスタQ7、Q8は、しきい値電圧などの電気的特性が等しく設定されたPMOSで構成されている。オフセットキャンセル回路14は、第1のコンデンサC2と第1のスイッチ素子Q9を有する。第1のスイッチ素子Q9は、NMOSで構成されている。第1のスイッチ素子Q9のゲートには、第2のラッチ回路11の出力信号、すなわちハイサイド制御信号VHを反転した信号VH/が入力される。なお、第1のスイッチ素子Q9は、PMOSで構成してもよく、また、BJTでもよい。第1のコンデンサC2の一端は、第1の検出回路13の出力に接続され、他端は、第1のスイッチ素子Q9を介して接地線4に接続されている。第1のコンデンサC2の他端は、第1の比較回路19の正入力端子に接続される。第1の比較回路19の負入力端子には、基準となる電圧として、例えば接地電位が入力される。第1の比較回路19は、正入力端子の電位が、負入力端子の電位よりも高いときハイレベルを出力する。また、正入力端子の電位が、負入力端子の電位よりも低いときローレベルを出力する。第1の比較回路19の出力は、第1のラッチ回路15のリセット端子に接続される。第1のラッチ回路15は、第2のラッチ回路11と同様に2つのNANDで構成され、リセット端子とセット端子とを有する。また、第1のラッチ回路15は、リセット端子にローレベルが入力されたときリセットされ、ローレベルを出力してその値を保持する。また、第1のラッチ回路15は、セット端子にローレベルが入力されたときセットされ、ハイレベルを出力してその値を保持する。第1のラッチ回路15のセット端子には、第2のラッチ回路11のセット端子と同様に、第2の比較回路10の出力信号PWMが入力される。第1のラッチ回路15は、ローサイド制御信号VLを出力し、ローサイドスイッチQ2及び第1の検出トランジスタQ4を制御する。次に、ローサイド制御回路7の第1の検出回路13及びオフセットキャンセル回路14の動作について説明する。なお、第1の検出抵抗R3の抵抗値は、第1及び第2の抵抗R4、R5の抵抗値よりも十分小さく、また、電流生成回路17、18の生成する電流は、ローサイドスイッチQ2の電流IQ2よりも十分小さいとする。ローサイドスイッチQ2がオフの場合、ローサイドスイッチQ2の電流IQ2による第1の検出抵抗R3の両端の電圧はゼロである。入力トランジスタQ5の電流IQ5は、電流生成回路17の生成する電流値に等しい。入力トランジスタQ6の電流IQ6は、電流生成回路18の生成する電流値に等しい。また、出力トランジスタQ7の電流をIQ7とする。第1の抵抗R4には、入力トランジスタQ5の電流IQ5が流れる。第2の抵抗R5には、電流IQ6IQ7が流れる。このとき、入力トランジスタQ5、Q6の各ソース電位が等しくなるように各定数が設定される。例えば、電流生成回路17、18の生成する電流を等しく設定し、さらに入力トランジスタQ5、Q6の各ソース電位が等しくなるように第1及び第2の抵抗R4、R5の抵抗値を設定することができる。または、第1及び第2の抵抗R4、R5の抵抗値を等しく設定し、さらに、入力トランジスタQ5、Q6の各ソース電位が等しくなるように電流生成回路17、18の生成する電流を設定してもよい。出力トランジスタQ8のゲートソース間電圧は、出力トランジスタQ7のゲートソース間電圧と等しい。従って、出力トランジスタQ8の電流IQ8は、出力トランジスタQ7の電流IQ7と等しく、出力トランジスタQ7の電流IQ7は、出力トランジスタQ8にコピーされる。第3の抵抗R6の両端には、電流IQ8=IQ7による電圧が発生している。ハイサイド制御信号VHの反転信号VH/はハイレベルのため、オフセットキャンセル回路14の第1のスイッチ素子Q9は、オンである。従って、第3の抵抗R6の両端の電圧は、オフセット電圧として、オフセットキャンセル回路14の第1のコンデンサC2に充電される。オフセットキャンセル回路14は、ローサイドスイッチQ2がオフのときの第1の検出回路13の出力をオフセット電圧として保持する。上記のとおり、入力トランジスタQ5、Q6及び出力トランジスタQ7、Q8は、それぞれ電気的特性が揃うように設定されている。しかし、製造プロセスのばらつきなどにより、例えば入力トランジスタQ5、Q6の各ソース電位にはばらつきが生じる。また、出力トランジスタQ7、Q8の各電流IQ7、IQ8にもばらつきが生じる。そのため、オフセットキャンセル回路14に保持されたオフセット電圧には、製造プロセスのばらつきなどによる誤差が含まれている。次に、ローサイドスイッチQ2がオンした場合、第1の検出抵抗R3には、ローサイドスイッチQ2の電流IQ2に比例した電流が流れ、第1の増幅回路16に入力される第1の検出抵抗R3の他端の電位は負になる。入力トランジスタQ6のソース電位が低下するため、入力トランジスタQ6の出力電圧は低下する。出力トランジスタQ7、Q8のゲート電位が低下するため、出力トランジスタQ7、Q8の電流IQ7、IQ8=IQ7も増加する。出力トランジスタQ7の電流IQ7は、第2の抵抗R5に帰還されているため、入力トランジスタQ6のソース電位は上昇する。従って、出力トランジスタQ7の負帰還により、入力トランジスタQ6のソース電位は、入力トランジスタQ5のソース電位と等しくなる。このように、ローサイドスイッチQ2がオンした場合、第1の検出抵抗R3の他端の電位が低下するが、入力トランジスタQ5、Q6の各ソース電位が等しくなるように、出力トランジスタQ7の電流IQ7が増加する。また、入力トランジスタQ6の電流IQ6は、電流生成回路18の生成する電流に等しい。従って、出力トランジスタQ7、Q8の電流IQ7、IQ8=IQ7は、第1の検出抵抗R3を流れるローサイドスイッチQ2の電流IQ2に比例した電流と等しくなる。第3の抵抗R6の両端には、上記のオフセット電圧にローサイドスイッチQ2の電流IQ2の検出値とが加算された電圧が生じる。ローサイドスイッチQ2がオンのとき、ハイサイドスイッチはオフであり、ハイサイド制御信号VHはハイレベルである。従って、第1のスイッチ素子Q9は、オフである。第3の抵抗R6の両端の電圧は、第1の検出回路13の出力として、第1のコンデンサC2を介して第1の比較回路19に入力される。第1のコンデンサC2には、オフセット電圧が保持されている。そのため、第1の比較回路19には、第1の検出回路13の出力からオフセット電圧を減算した電圧、すなわち、ローサイドスイッチQ2の電流IQ2の検出値が入力される。第1の比較回路19は、正入力端子に入力される第1の検出回路13の出力が正のため、出力信号DETとしてハイレベルを出力する。そして、ローサイドスイッチQ2の電流IQ2がゼロになったとき、第1の比較回路19は、出力信号DETとしてローレベルを出力する。このように、ローサイド制御回路7においては、オフセットキャンセル回路14により、第1の検出回路13の第1の増幅回路16のばらつきなどによるオフセットをキャンセルすることができる。そのため、ローサイドスイッチQ2の電流IQ2を高精度で検出することができる。また、ローサイドスイッチQ2の電流IQ2のゼロクロスを高精度で検出することができる。さらに、ローサイド制御回路7においては、第1の増幅回路16により、第1の検出抵抗R3の両端の電圧を増幅している。そのため、第1の比較回路19のオフセット電圧によるローサイドスイッチQ2の電流IQ2のゼロクロスの検出誤差を第1の増幅回路16の利得分だけ抑制することができる。また、第1の比較回路19に入力される第1の検出回路13の出力振幅が、第1の増幅回路16の利得分だけ増加している。そのため、第1の比較回路19の動作がより高速になり、ローサイドスイッチQ2の電流IQ2のゼロクロスの検出精度が向上する。次に、タイミングチャートを参照しつつ、DC-DCコンバータ1の動作について説明する。図2は、DC-DCコンバータの主要な信号のタイミングチャートであり、aは、クロックCLK、bはハイサイドスイッチの電流IQ1、cはローサイドスイッチの電流IQ2、dは第2の比較回路の出力信号PWM、eはオフセットキャンセル回路の出力信号DET、fはハイサイド制御信号VH、gはローサイド制御信号VLを示す。なお、図2fにおいては、ハイサイドスイッチQ1がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図2gにおいては、ローサイドスイッチQ2がオンまたはオフに制御されていることを、それぞれON、OFFで表している。クロックCLKは、ローレベルの期間の短い負のパルス信号である図2a。クロックCLKの1周期が1サイクルであり、DC-DCコンバータ1は、クロックCLKに同期して動作する。クロックCLKがハイレベルからローレベルに立ち下がったとき図2a、第2のラッチ回路11はリセットされてローレベルを出力する。ハイサイド制御信号VHがローレベルになり図2f、ハイサイドスイッチQ1がオンになる。ハイサイドスイッチQ1の電流IQ1は増加していく図2b。また、ハイサイド制御信号VHを否定した信号VH/はハイレベルのため、第1のスイッチ素子Q9は、オンになる。第1の比較回路19の出力信号DETは、ローレベルとなり図2e、第1のラッチ回路15のリセット端子にはローレベルが入力される。また、第2の比較回路10の出力信号PWMはハイレベルのため図2d、第1のラッチ回路15は、リセットされ、ローサイド制御信号VLはローレベルになる図2g。ローサイドスイッチQ2は、オフになる。ローサイドスイッチQ2の電流IQ2は、ゼロである図2c。ハイサイドスイッチQ1の電流IQ1が増加して、出力信号PWMがハイレベルからローレベルに変化すると図2d、第2のラッチ回路11及び第1のラッチ回路15はともにセットされ、それぞれハイレベルを出力する。ハイサイド制御信号VH及びローサイド制御信号VLは、ハイレベルになる図2f、g。ハイサイドスイッチQ1がオフし、第2の比較回路10の出力信号PWMは、ハイレベルに戻る図2d。ローサイドスイッチQ2はオンして、ローサイドスイッチQ2の電流IQ2が流れる図2c。ローサイドスイッチQ2の電流IQ2は、インダクタL1を流れる回生電流IL1であり、時間とともに減少していく。ローサイドスイッチQ2の電流IQ2がゼロクロスするとき、オフセットキャンセル回路14の出力信号DETはローレベルに変化する図2e。第1のラッチ回路15はリセットされ、ローサイド制御信号VLはローレベルに戻る図2g。次のクロックCLKの立ち下がりで、第2のラッチ回路11がリセットされる。次サイクル以降、同様の動作が繰り返される。このように、ローサイドスイッチQ2の電流IQ2のゼロクロスを検出して、ローサイドスイッチQ2をオフするため、インダクタL1の回生電流IL1が、逆流することはない。そのため、回生電流IL1が逆流することによる電力消費を抑制して、電力効率を改善することができる。また、上記のとおり、DC-DCコンバータ1においては、オフセットキャンセル回路14により、第1の検出回路13の第1の増幅回路16のばらつきなどによるオフセットをキャンセルすることができる。そのため、ローサイドスイッチQ2の電流IQ2を高精度で検出することができる。また、ローサイドスイッチQ2の電流IQ2のゼロクロスを高精度で検出することができ、回生電流IL1が逆流することによる電力消費をさらに抑制して、電力効率を改善することができる。さらに、DC-DCコンバータ1においては、第1の増幅回路16により、第1の検出抵抗R3の両端の電圧を増幅している。そのため、第1の比較回路19のオフセット電圧によるローサイドスイッチQ2の電流IQ2のゼロクロスの検出誤差を第1の増幅回路16の利得分だけ抑制することができる。また、第1の比較回路19に入力される第1の検出回路13の出力振幅が、第1の増幅回路16の利得分だけ増加している。そのため、第1の比較回路19の動作がより高速になり、ローサイドスイッチQ2の電流IQ2のゼロクロスの検出精度が向上する。従って、回生電流IL1が逆流することによる電力消費をさらに抑制して、電力効率を改善することができる。なお、図1、図2においては、基準となる電圧として、第1の比較回路19の負入力端子に接地電位が入力される場合を例示した。しかし、基準となる電圧を調整することにより、ローサイドスイッチQ2をオフするタイミングを調整することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。