"入力信号のSNRを改善するSNR改善回路であって、前記入力信号を遅延させて1つ以上の遅延信号を生成する遅延部と、前記1つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延部は、前記所定周期のα倍αは自然数であり、2つ以上の遅延信号に対しては異なる値に設定されるの遅延時間で以て前記1つ以上の遅延信号を生成する、SNR改善回路。請求項1に記載のSNR改善回路であって、遅延前の前記入力信号と前記1つ以上の遅延信号とのうちの少なくとも1つの信号に対して振幅をβ倍βは正数であり、複数の信号に対してはそれぞれ値が設定されるにする振幅調整部をさらに備え、前記加算部は、前記少なくとも1つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている、SNR改善回路。請求項1または請求項2に記載のSNR改善回路であって、前記1つ以上の遅延信号は、前記α=1の遅延信号と、前記α=2の遅延信号である、SNR改善回路。請求項2を引用する請求項3に記載のSNR改善回路であって、前記振幅調整部で処理される前記少なくとも1つの信号は、前記α=1の前記遅延信号であり、前記α=1の前記遅延信号に対して前記β=4に設定されている、SNR改善回路。請求項1ないし請求項4のうちのいずれか1項に記載のSNR改善回路と、前記SNR改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路とを備える、同期情報検出回路。同じ信号が所定周期で所定回数繰り返された周期信号を同期ヘッダー中に有するパケットを用いて通信を行う通信装置であって、請求項5に記載の同期情報検出回路を備え、前記同期情報検出回路内の前記SNR改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、前記同期情報検出回路内の前記同期情報検出処理回路は、前記SNR改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する、通信装置。入力信号のSNRを改善するSNR改善方法であって、前記入力信号を遅延させて1つ以上の遅延信号を生成する遅延処理と、前記1つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延処理では、前記所定周期のα倍αは自然数であり、2つ以上の遅延信号に対しては異なる値に設定されるの遅延時間で以て前記1つ以上の遅延信号を生成する、SNR改善方法。請求項7に記載のSNR改善方法であって、遅延前の前記入力信号と前記1つ以上の遅延信号とのうちの少なくとも1つの信号に対して振幅をβ倍βは正数であり、複数の信号に対してはそれぞれ値が設定されるにする振幅調整処理をさらに備え、前記加算処理では、前記少なくとも1つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する、SNR改善方法。請求項7または請求項8に記載のSNR改善方法の各処理と、前記SNR改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理とを備える、同期情報検出方法。パケット通信では、受信側装置は、パケットを適切に受信できなければ、そのパケットは破棄し、次に到来するパケットを待つ。このため、パケットの検出率パケットキャッチ率とも称されるが低いと通信効率が低くなってしまうので、パケットキャッチ率の向上が望まれている。特に感度が低い場合、換言すればSNRが低い場合、パケットキャッチ率は低くなる。本発明は、例えば通信装置に適用された場合にはパケットキャッチ率を向上可能な種々の技術を提供することを目的とする。本発明の第1の態様に係るSNR改善回路は、入力信号のSNRを改善するSNR改善回路であって、前記入力信号を遅延させて1つ以上の遅延信号を生成する遅延部と、前記1つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延部は、前記所定周期のα倍αは自然数であり、2つ以上の遅延信号に対しては異なる値に設定されるの遅延時間で以て前記1つ以上の遅延信号を生成する。また、第2の態様に係るSNR改善回路は、第1の態様に係るSNR改善回路であって、遅延前の前記入力信号と前記1つ以上の遅延信号とのうちの少なくとも1つの信号に対して振幅をβ倍βは正数であり、複数の信号に対してはそれぞれ値が設定されるにする振幅調整部をさらに備え、前記加算部は、前記少なくとも1つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている。また、第3の態様に係るSNR改善回路は、第1または第2の態様に係るSNR改善回路であって、前記1つ以上の遅延信号は、前記α=1の遅延信号と、前記α=2の遅延信号である。また、第4の態様に係るSNR改善回路は、第2の態様を引用する場合の第3の態様に係るSNR改善回路であって、前記振幅調整部で処理される前記少なくとも1つの信号は、前記α=1の前記遅延信号であり、前記α=1の前記遅延信号に対して前記β=4に設定されている。また、第5の態様に係る同期情報検出回路は、第1ないし第4の態様のうちのいずれか1つに係るSNR改善回路と、前記SNR改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路とを備える。また、第6の態様に係る通信装置は、同じ信号が所定周期で所定回数繰り返された周期信号を同期ヘッダー中に有するパケットを用いて通信を行う通信装置であって、第5の態様に係る同期情報検出回路を備え、前記同期情報検出回路内の前記SNR改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、前記同期情報検出回路内の前記同期情報検出処理回路は、前記SNR改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する。また、第7の態様に係るSNR改善方法は、入力信号のSNRを改善するSNR改善方法であって、前記入力信号を遅延させて1つ以上の遅延信号を生成する遅延処理と、前記1つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延処理では、前記所定周期のα倍αは自然数であり、2つ以上の遅延信号に対しては異なる値に設定されるの遅延時間で以て前記1つ以上の遅延信号を生成する。また、第8の態様に係るSNR改善方法は、第7の態様に係るSNR改善方法であって、遅延前の前記入力信号と前記1つ以上の遅延信号とのうちの少なくとも1つの信号に対して振幅をβ倍βは正数であり、複数の信号に対してはそれぞれ値が設定されるにする振幅調整処理をさらに備え、前記加算処理では、前記少なくとも1つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する。また、第9の態様に係る同期情報検出方法は、第7または第8の態様に係るSNR改善方法の各処理と、前記SNR改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理とを備える。上記の第1の態様によれば、加算部からの出力信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のSNRを改善することができる。しかも、遅延および加算という簡単な処理によってSNR改善効果を得ることができるので、SNR改善回路を低コストで提供することができる。上記の第2の態様によれば、周波数誤差がある場合、フェージングによるSNRの低下を防止することができる。しかも、振幅の調整という簡単な処理によってSNR低下防止効果を得ることができるので、SNR改善回路を低コストで提供することができる。上記の第3の態様によれば、遅延とのバランスが取れたSNR改善効果を得られる。また、2種類の遅延信号を生成すればよいので、遅延部の構成が簡単で済む。上記の第4の態様によれば、1つの遅延信号に対してのみ振幅調整を行うので、振幅調整部の構成が簡単で済む。また、β=4という設定によれば、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。上記の第5の態様によれば、SNRが改善された信号に対して同期情報の検出を行うので、SNR改善回路を有さない構成に比べて高い検出精度を得ることができる。上記の第6の態様によれば、高い検出精度で同期ヘッダーを検出できるので、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。上記の第7の態様によれば、加算処理後の信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のSNRを改善することができる。しかも、遅延および加算という簡単な処理によってSNR改善効果を得ることができる。上記の第8の態様によれば、周波数誤差がある場合、フェージングによるSNRの低下を防止することができる。しかも、振幅の調整という簡単な処理によってSNR低下防止効果を得ることができる。上記の第9の態様によれば、SNRが改善された信号に対して同期情報の検出を行うので、SNR改善方法を採用しない場合に比べて高い検出精度を得ることができる。本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。<第1の実施の形態><通信装置の概略>図1に、第1の実施の形態に係る通信装置1を概説するブロック図を示す。ここでは、通信装置1がOFDMに準拠した無線通信装置である場合を例示するが、この例に限定されるものではない。通信装置1は、少なくとも受信機能を有している。すなわち、通信装置1は受信専用装置または送受信装置である。図1の例では、通信装置1は受信機能の一部を構成する同期タイミング検出回路換言すれば同期情報検出回路2を有し、同期タイミング検出回路2はタイミング検出処理回路換言すれば同期情報検出処理回路3と、SNR改善回路4とを有している。同期タイミング検出回路2は、受信信号に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出したタイミングを提供するための同期タイミング信号を生成して出力する。同期タイミング信号は受信パケットに対する各種処理例えばFFTFastFourierTransform演算に利用される。なお、同期タイミング検出回路2は、いわゆるOSIOpenSystemInterconnection参照モデルの物理層第1層の一部を構成する。なお、受信パケットに対する同期タイミングを検出することは、受信信号中からパケットを検出すること換言すればパケットをキャッチすることに他ならず、同期タイミングの検出とパケットの検出は同時に行われることになる。同期タイミング検出回路2へ入力される信号はデジタルのOFDMベースバンド信号である。このベースバンド信号は例えば、アンテナで受信されたRFRadioFrequency信号に対して、IFIntermediateFrequency信号への周波数変換と、アナログのベースバンド信号への変換と、A/DAnalogtoDigital変換とを順次行うことによって得られる。受信RF信号からデジタルのベースバンド信号を生成する処理は、上記物理層の他の一部図示略によって行われる。同期タイミング検出回路2の上記の本来機能は、当該回路2中のタイミング検出処理回路3によって実現される。すなわち、タイミング検出処理回路3は、受信信号ここではデジタルのOFDMベースバンド信号に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出結果を出力する。タイミング検出処理回路3の出力が、同期タイミング検出回路2の出力、すなわち同期タイミング信号となる。従来の同期タイミング検出回路はタイミング検出処理回路3のみで構成されるのに対し、本実施の形態に係る同期タイミング検出回路2はタイミング検出処理回路3だけでなくSNR改善回路4をさらに有している。SNR改善回路4は、当該回路4へ入力された信号のSNRを改善して出力する。特に、SNR改善回路4はタイミング検出処理回路3の前段に設けられている。このため、同期タイミング検出回路2で処理対象となる信号は、SNR改善回路4でSNRが改善された後に、タイミング検出処理回路3へ入力される。<パケット構成>図2に、通信装置1で受信するパケットの構成の概略を示す。なお、図2のパケット構成はIEEE802.15.4gに準拠している。図2に示すパケット10は、同期ヘッダー11と、同期ヘッダー11に続くPHY物理層ヘッダー12と、PHYヘッダー12に続くPHYペイロード13とを含んでいる。同期ヘッダー11は、連続する4つのショートトレーニングフィールドSTF14と、これらのSTF14に続く2つのロングトレーニングフィールドLTF15とを含んでいる。4つのSTF14は同じ内容であり、また、2つのLTF15は同じ内容である。STF14およびLTF15のそれぞれに1OFDMシンボル分のビット長が割り当てられる。STF14は、予め規定された固定パターンの信号16が所定周期zで所定回数ここでは10回繰り返された構成を有している。つまり、STF14は周期性を有した信号周期信号である。また、PHYペイロード13は、MACMediaAccessControlヘッダー17と、MACヘッダー17に続くMACペイロード18と、MACペイロード18に続くMACフッター19とを含んでいる。<タイミング検出処理回路3の例>図3に、タイミング検出処理回路3の構成例を示す。図3にはSNR改善回路4の構成例も示しており、これについては後述する。タイミング検出処理回路3は、図3の例では、相関演算部30と、判定部40とを有している。相関演算部30は、タイミング検出処理回路3への入力信号ここではSNR改善回路4の出力について自己相関を演算し、演算結果、いわゆる相関関数を出力する。相関演算部30は、図3の例では、複素共役回路31と、遅延回路32と、乗算回路33と、フィルタ34とを有している。相関演算部30では、入力信号ここではSNR改善回路4の出力が複素共役回路31と、遅延回路32とに入力される。複素共役回路31は、入力信号の複素共役信号を生成して出力する。遅延回路32は、入力信号を所定時間M、遅延させて出力する。遅延時間MはSTF14図2参照の周期zの自然数倍但し同期ヘッダー11中の固定パターン信号16の総数以下に設定可能であるが、Mの値が大きくなると遅延が大きくなってしまうので、一般的にはMをzの数倍に設定する。ここではM=zとする。なお、zの設定値は既知であり、通信装置1に与えられている。複素共役回路31の出力と遅延回路32の出力は乗算回路33によって乗算され、乗算結果はフィルタ34へ入力される。フィルタ34は、いわゆる移動平均演算回路LPFの一種であり、所定時間幅に関して入力信号すなわち乗算回路33の出力の移動平均を演算し、演算結果を出力する。フィルタ34の出力が相関演算部30の出力にあたる。ここで、相関演算部30にはSNR改善回路4による処理後の受信信号が入力されるが、受信信号に含まれるパケット10の構成自体はSNR改善回路4によって変更されない。このため、相関演算部30での処理によれば、パケット10中で周期性を有するSTF14に関して強い相関を示す信号が出力される。判定部40は、相関演算部30が生成した相関関数から受信パケット10の同期タイミングを判定する。判定部40は、図3の例では、絶対値回路41と、比較回路42と、判定回路43とを有している。絶対値回路41は、相関演算部30の出力信号の振幅絶対値またはそれに相当する値の信号を生成する。絶対値回路41として例えば、入力信号を自乗して出力する自乗回路を用いることが可能である。比較回路42は、絶対値回路41の出力を予め設定されたしきい値と比較し、その比較結果を出力する。判定回路43は、比較回路42による比較結果から、絶対値回路41の出力が上記しきい値を超えるピークを有するかを判定する。かかるピークは相関演算部30が生成した相関関数におけるピークに対応し、パケット10中でのSTF14の存在に基づく。つまり、判定回路43はSTF14の発現タイミングを判定するのである。判定回路43はSTF14の発現タイミングを、同期タイミング信号を出力することによって、当該回路43の外部へ通知する。このように、例示のタイミング検出処理回路3は、STF14の周期性を利用して同期ヘッダー11を検出することにより、同期タイミングを検出する。なお、タイミング検出処理回路3の構成はこの例に限定されるものではなく、受信信号から受信パケット10の同期タイミングを検出可能な種々の構成を採用可能である。<SNR改善回路4の例>SNR改善回路4は、図3の例では、遅延部50と、加算部60とを有している。遅延部50は、SNR改善回路4への入力信号である受信信号ここではデジタルのOFDMベースバンド信号を遅延させて2つの遅延信号を生成する。遅延部50は、図3の例では、STF14図2参照の1周期分の遅延時間すなわちzで以て受信信号を遅延させる遅延回路51と、STF14の2周期分の遅延時間すなわち2×zで以て受信信号を遅延させる遅延回路52とを有している。加算部60は、遅延部50から出力される2つの遅延信号と、受信信号すなわち遅延前の入力信号とを加算する。加算部60は加算回路で構成可能である。加算部60による加算結果が、SNR改善回路4の出力となり、タイミング検出処理回路3へ入力される。SNR改善回路4の動作原理を説明する。まず、2つの信号Y1,Y2を次式1,2で定義する。式1,2においてSは信号成分、Nはホワイトノイズ成分である。信号Y1,Y2の加算信号合成信号Yは次式3で表される。また、加算前の信号Y1,Y2のSNRをSNRsingleとすると、SNRsingleは次式4で与えられる。なお、Eは平均演算を表しており、ノイズのパワーを計算する際に一般に用いられる表記法である。また、ホワイトノイズの性質に関する次式5,6を考慮すると、加算信号YのSNRであるSNRmrcは次式7で与えられる。なお、式7に関し、ホワイトノイズ成分N1,N2は無相関であるため次式8が成り立ち、信号成分Sとホワイトノイズ成分Nとは無相関であるため次式9が成り立つ。式4,7からSNRのゲインは次式10で表される。ここで、式1において信号Y1,Y2は同じ信号成分Sを有していると仮定した。かかる信号成分Sは、例えば、SNR改善回路4への入力信号におけるSTF14の部分と、遅延回路51の出力信号におけるSTF14の部分に相当する。すなわち、SNR改善回路4への入力信号と遅延回路51の出力信号との間には遅延時間zのずれがあるものの、両信号はSTF14の部分において同じ信号成分を有することになる。このため、上記両信号を加算すると、信号成分Sは振幅が2倍になり式3参照、パワーが4倍になる。一方、ノイズ成分はランダムで無相関なので、加算後の信号において振幅は2倍にならないが式3参照、パワーは2倍になる。このため、SNRは3dB改善される式10参照。同様の議論から、遅延回路52からの出力信号もさらに加算した場合、信号成分のパワーは9倍になり、ノイズ成分のパワーは3倍になるので、SNRのゲインは4.8dBになる。次式11参照。つまり、SNR改善回路4によれば、SNRが改善された受信信号を、タイミング検出処理回路3へ提供することができる。ここで、図4にSNR改善回路4が無い場合における相関演算部30または絶対値回路41の出力信号波形を例示し、図5にSNR改善回路4を設けた場合における相関演算部30または絶対値回路41の出力信号波形を例示する。図4および図5において、横軸は時間を示し、縦軸は信号レベル、すなわち相関レベルを示している。なお、図4と図5で縦軸の縮尺を揃えると図4の波形が小さくなってしまうので、図4は縦軸方向に拡大した波形を図示している。SNR改善回路4が無い場合、図4から分かるように、細かなピークが多数出現している。これに対し、SNR改善回路4が在る場合、図5から分かるように、図4の波形と比べてピークが顕在化している。このため、例えば所定しきい値との比較手法によってピーク検出を行う場合、SNR改善回路4の採用によって検出精度を向上させることができる。このように、SNR改善回路4によれば、加算部60からの出力信号は、元の入力信号に比べて、周期信号であるSTF14が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、STF14のSNRを改善することができる。しかも、遅延および加算という簡単な処理によってSNR改善効果を得ることができるので、SNR改善回路4を低コストで提供することができる。上記例示のSNR改善回路4では、遅延部50が2つの遅延信号を生成する。これに対し、遅延部50が生成する遅延信号の数を1つまたは3つ以上にすることも可能である。この際、遅延信号の数が多いほどSNRの改善効果は大きくなるが、上記例示の2つの遅延信号の利用によって、遅延とのバランスが取れたSNR改善効果を得られる。また、2つの遅延信号の生成であれば、遅延部50の構成が簡単で済む。ここで、遅延部50がSTF14の周期zのα倍の遅延時間で以て1つ以上の遅延信号を生成することにより、SNR改善効果が得られる。なお、αは自然数であり、2つ以上の遅延信号を生成する場合には各遅延信号に対しては異なる値が設定される。また、αの上限値は、同期ヘッダー11中の固定パターン信号16の総数以下に設定される。また、SNR改善回路4が設けられた同期タイミング検出回路2によれば、タイミング検出処理回路3が、SNR改善回路4の出力に対してSTF14のタイミング検出を行うので、高い検出精度を得ることができる。また、そのような同期タイミング検出回路2が通信装置1に採用されているので、高い検出精度で同期ヘッダー11を検出できる。したがって、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。<第2の実施の形態>一般に、ある信号と、その信号を遅延させた信号とを加算した信号は、マルチパスで伝送された受信信号に似ている。このため、上記のSNR改善回路4の出力はマルチパスと同様の影響が生じる可能性がある。例えば、周波数シフト換言すれば周波数誤差が無い、あるいは小さい場合にはマルチパスの影響は無視できるが、そうでない場合は深いフェージングが生じる。また、受信したRF信号をベースバンド信号へダウンコンバージョンする際に、周波数シフトが生じる。かかる周波数シフトは、加算後の信号にフェージングを発生させる場合がある。上記周波数シフトをΔfとし、SNR改善回路4への入力信号をsei2πΔfnと表すと、SNR改善回路4の出力信号yは次式12で表される。なお、説明を簡単にするため、ここではノイズ成分は無視する。式12から分かるように、周波数シフトは、位相回転の他に、12cosの成分によってフェージングを発生させる。例えばcos=-0.5の場合、加算信号yn=0になってしまう。第2の実施の形態では、このようなフェージングを軽減可能な構成を説明する。図6に、第2の実施の形態に係るSNR改善回路4Bを例示する。SNR改善回路4Bは、上記SNR改善回路4図3参照に、加算部60へ入力される信号の振幅を調整する振幅調整部70が追加された構成を有している。振幅調整部70は、図6の例では、SNR改善回路4Bへの入力信号すなわち遅延されていない元の信号の振幅をβ0倍する乗算回路71と、遅延回路51の出力信号の振幅をβ1倍する乗算回路72と、遅延回路52の出力信号の振幅をβ2倍する乗算回路73とを有している。なお、乗算係数β0,β1,β2は正数であり、それぞれ予め設定される。SNR改善回路4Bでは、乗算回路71~73によって振幅調整された信号が、加算部60で加算される。SNR改善回路4Bの動作は次式13で説明される。式13から分かるように、係数β0,β1,β2を調整することによって、ei2πΔfzがどのような値になっても、β0β1ei2πΔfzβ2ei4πΔfzの値を2以上にすることが可能である。例えばβ0=1,β1=4,β2=1の場合、式13は次式14になる。式14において、cosがとりうる最小値は-1であるので、42cosの最小値は2になる。つまり、加算後の信号のパワーは最小でも入力信号の4倍になる。したがって、フェージングを軽減することができる。なお、β0=1,β1=4,β2=1の場合のSNR改善回路4Bを、SNR改善回路4Cとして図7に示す。このSNR改善回路4Cでは、振幅調整部70が乗算回路72のみで構成されている。特に係数β1を2のn乗の整数とすれば、乗算回路の代わりに、シフト回路を利用することができる。この点は係数β0,β2についても同様である。このように振幅調整に関する係数β0,β1,β2の値を、加算部60での加算結果におけるフェージングが振幅調整部70を備えない構成に比べて軽減されるように設定することにより、周波数誤差がある場合、フェージングによるSNRの低下を防止することができる。しかも、振幅の調整という簡単な処理によってSNR低下防止効果を得ることができるので、SNR改善回路4B,4Cを低コストで提供することができる。SNR改善回路4B,4Cの例から分かるように、加算部60へ入力される3つの信号の全部について振幅を調整してもよいし、あるいは、加算部60へ入力される3つの信号のうちの一部の信号についてだけ振幅を調整してもよい。この際、振幅調整をする信号の数が少ないほど、振幅調整部70の構成が簡単で済む。かかる観点においては、1つの信号に対してのみ振幅調整を行うSNR改善回路4Cは好ましい。また、SNR改善回路4Cではβ1=4に設定されているので、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。<第3の実施の形態>第3の実施の形態では、SNR改善回路の遅延部の他の構成例を説明する。図8に、第3の実施の形態に係るSNR改善回路4Dを例示する。SNR改善回路4Dは上記SNR改善回路4B図6参照に対応する。図8の例によれば、SNR改善回路4Dの遅延部50Dは、遅延時間がzに設定された遅延回路53,54を有している。遅延回路53,54は直列接続されており、SNR改善回路4Dへの入力信号すなわち受信信号が遅延回路53へ入力され、遅延回路53の出力が遅延回路54へ入力される。かかる構成によれば、前段の遅延回路53は受信信号を遅延時間zで以て遅延させた信号を出力し、後段の遅延回路54は受信信号を遅延時間2×zで以て遅延させた信号を出力する。SNR改善回路4Dは、上記SNR改善回路4Bと同様に動作し、上記各種効果を奏する。なお、SNR改善回路4Dにおいてβ0=β1=β2=1とした構成、すなわち振幅調整部70を省略した構成は、上記SNR改善回路4図3参照と同様に動作する。また、SNR改善回路4Dにおいてβ0=1,β1=4,β2=1とした構成は、上記SNR改善回路4C図7参照と同様に動作する。<変形例>上記ではSNR改善回路4,4B~4Dが通信装置1に用いられる場合を例示したが、SNR改善回路4,4B~4Dの適用はこれに限定されるものではない。具体的には、SNR改善回路4,4B~4Dは、通信パケット10に限らず、同じ信号が所定周期で所定回数繰り返された周期信号を含んだ信号に対して有用である。また、上記では同期タイミング検出回路2が通信装置1においてパケット10の同期タイミングを与えるために利用される場合を例示したが、同期タイミング検出回路2の適用はこれに限定されるものではない。また、SNR改善回路4,4B~3Dの各部50,50D,60,70で行われる処理を、例えばソフトウェアによって実現することも可能である。より具体的には、各部50,50D,60,70での処理をプログラムに記述してメモリに格納し、そのプログラムをプロセッサ換言すればコンピュータに実行させてもよい。上記のプログラムおよびプロセッサはSNR改善回路に搭載されてもよいし、あるいは、例えば上記プログラムをパーソナルコンピュータで実行させる場合にはSNR改善のシミュレーションを行うことが可能である。また、同期タイミング検出回路2で行われる処理も、例えばソフトウェアによって実現することが可能である。本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。"