基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成された第1のp型半導体層と、前記ソース電極又はドレイン電極の少なくとも一方と前記電子供給層との間に形成された第2のp型半導体層と、を有し、前記第2のp型半導体層上の前記ソース電極又はドレイン電極は、第1の金属膜と、前記第1の金属膜に前記ゲート電極側で接し、前記第1の金属膜よりも抵抗が大きい第2の金属膜と、を有することを特徴とする化合物半導体装置。前記第2のp型半導体層の厚さは5nm以下であることを特徴とする請求項1に記載の化合物半導体装置。前記第1のp型半導体層及び前記第2のp型半導体層が一体化していることを特徴とする請求項1又は2に記載の化合物半導体装置。前記第1のp型半導体層が前記第2のp型半導体層よりも厚いことを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。前記第1のp型半導体層及び前記第2のp型半導体層はp型GaN層であることを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。前記第1の金属膜の前記第2のp型半導体層との接触面積をSa、前記第2の金属膜の前記第2のp型半導体層との接触面積をSbと表したとき、Sb/Saの値は0.0065以上0.02以下であることを特徴とする請求項1乃至5のいずれか1項に記載の化合物半導体装置。請求項1乃至6のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。請求項1乃至6のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。基板上方に電子走行層及び電子供給層を形成する工程と、前記電子供給層上方に第1のp型半導体層及び第2のp型半導体層を形成する工程と、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記ゲート電極は、第1のp型半導体層上方に形成し、前記ソース電極又はドレイン電極の少なくとも一方は、前記第2のp型半導体層上に形成し、前記第2のp型半導体層上に前記ソース電極又はドレイン電極を形成する工程は、第1の金属膜を形成する工程と、前記第1の金属膜に前記ゲート電極側で接し、前記第1の金属膜よりも抵抗が大きい第2の金属膜を形成する工程と、を有することを特徴とする化合物半導体装置の製造方法。前記第2のp型半導体層の厚さは5nm以下とすることを特徴とする請求項9に記載の化合物半導体装置の製造方法。本発明の目的は、長期にわたって安定した動作が可能な化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成された第1のp型半導体層と、前記ソース電極又はドレイン電極の少なくとも一方と前記電子供給層との間に形成された第2のp型半導体層と、が設けられている。前記第2のp型半導体層上の前記ソース電極又はドレイン電極には、第1の金属膜と、前記第1の金属膜に前記ゲート電極側で接し、前記第1の金属膜よりも抵抗が大きい第2の金属膜と、が設けられている。化合物半導体装置の製造方法では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方に第1のp型半導体層及び第2のp型半導体層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記ゲート電極は、第1のp型半導体層上方に形成する。前記ソース電極又はドレイン電極の少なくとも一方は、前記第2のp型半導体層上に形成する。前記第2のp型半導体層上に前記ソース電極又はドレイン電極を形成する際には、第1の金属膜を形成し、前記第1の金属膜に前記ゲート電極側で接し、前記第1の金属膜よりも抵抗が大きい第2の金属膜を形成する。上記の化合物半導体装置等によれば、第2のp型半導体層が設けられていると共に、その上に適切なソース電極又はドレイン電極が形成されているため、長期にわたって安定した動作を得ることができる。本願発明者は、ノーマリオフ動作の実現のためにゲート電極と電子供給層との間にp型GaN層を設けたGaN系HEMTの寿命について検討を行った。ここでは、図1に示す参考例について検討を行った。この参考例では、図1aに示すように、基板101上にGaN層電子走行層102及びAlGaN層電子供給層103が形成され、AlGaN層103上にソース電極107s及びドレイン電極107dが形成されている。また、平面視でソース電極107s及びドレイン電極107dの間に位置する領域において、AlGaN層103上にp型GaN層104及びゲート電極107gが形成されている。このような構造の参考例の電流経路について検討を行ったところ、微細化に伴ってオーミック電極であるソース電極107s及びドレイン電極107dにおいて局所的に電流密度が上昇していることを見出した。つまり、図1aに示すように、ドレイン電極107d及びソース電極107sのいずれにおいても、ゲート電極107gに近い領域のみにおいて電流が流れ、そこに電流経路110が集中してしまっているのである。これは、次の理由による。ソース電極107s近傍の抵抗を図示すると、図1bのようになる。即ち、ソース電極107sの内部を横方向に流れる場合の抵抗値Rele、AlGaN層103を縦方向に流れる場合の抵抗値RC、GaN層102の2次元電子ガス層2DEGを横方向に流れる場合の抵抗値R2DEGが存在する。そして、両極端な経路としては、GaN層102から、AlGaN層103を縦方向に流れ、ソース電極107sの内部を横方向に流れる経路111と、GaN層102から、GaN層102のソース電極107s下方の2DEGを横方向に流れ、AlGaN層103を縦方向に流れる経路112とが挙げられる。これらを比較すると、抵抗値Releが抵抗値R2DEGより著しく低いため、ほとんどの電流が経路111を介して流れる。このようにして、電流密度が極端に高くなる領域が生じているのである。つまり、図1cに示すように、ソース電極107sの図1a中での左端の電流密度と比較すると、右端の電流密度が極めて高くなっている。このような領域が生じると、高い電流密度そのものの影響及び高い電流密度に伴う温度上昇の影響により、その近傍でエレクトロマイグレーションが発生し、ソース電極107s等に変質等の損傷が生じ、抵抗値が上昇してしまう。例えば、ソース電極107sがソース配線を構成するAu膜と接触している場合には、高抵抗物質であるパープルプレーグが発生し、ソース電極107sが劣化してしまう。ドレイン電極107dでも同様の現象が生じる。また、p型GaN層104の形成の際にドライエッチングが行われ、その際にAlGaN層103がエッチングのダメージを受けて、その表面が荒れるために、電流コラプスが生じて特性が劣化することも判明した。以下、実施形態について添付の図面を参照しながら具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図2は、第1の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、図2aに示すように、Si基板等の基板1上に化合物半導体積層構造6が形成されている。化合物半導体積層構造6には、バッファ層2、電子走行層3、スペーサ層4及び電子供給層5が含まれている。バッファ層2としては、例えば厚さが100nm程度のAlN層が用いられる。電子走行層3としては、例えば厚さが3μm程度の、不純物の意図的なドーピングが行われていないi-GaN層が用いられる。スペーサ層4としては、例えば厚さが5nm程度の、不純物の意図的なドーピングが行われていないi-AlGaN層が用いられる。電子供給層5としては、例えば厚さが30nm程度のn型のn-AlGaN層が用いられる。電子供給層5には、n型の不純物として、例えばSiが5×1018cm3程度の濃度でドーピングされている。化合物半導体積層構造6上にp型半導体層7が形成されている。p型半導体層7としては、例えばp型のp-GaN層が用いられる。p型半導体層7には、p型不純物として、例えばMgが5×1019cm3程度の濃度でドーピングされている。化合物半導体積層構造6及びp型半導体層7に、素子領域を画定する素子分離領域20が形成されている。p型半導体層7は、この素子領域内において、化合物半導体積層構造6の一部を露出するようにして形成されている。p型半導体層7上にソース電極11sが形成され、化合物半導体積層構造6のp型半導体層7から露出している部分上にドレイン電極として機能する金属膜11daが形成されている。p型半導体層7の、平面視でソース電極11s及び金属膜11daの間に位置する部分に凸部7aが設けられており、凸部7aにおけるp型半導体層7の厚さは、例えば300Å30nm以上である。また、凸部7aよりもソース電極11s側のp型半導体層7は凸部7aよりも薄くなっており、この部分の厚さは、例えば50Å5nm以下である。そして、凸部7aより金属膜11da側には、p型半導体層7が存在しない。凸部7aは第1のp型半導体層の一例であり、p型半導体層7のソース電極11s下の部分は第2のp型半導体層の一例である。ソース電極11sには、金属膜11sa、及び金属膜11saよりも金属膜11da側に位置する金属膜11sbが含まれている。金属膜11sbの抵抗は金属膜11saの抵抗よりも高い。金属膜11sa及び11sbは互いに接している。材料にもよるが、金属膜11saのp型半導体層7との接触面積Saは、金属膜11sbのp型半導体層7との接触面積Sbの100倍程度である。例えば、金属膜11sa及び金属膜11daには、Ti膜及びその上のAl膜の積層体が用いられ、金属膜11sbには、Ni膜及びその上のAu膜の積層体が用いられる。金属膜11saは第1の金属膜の一例であり、金属膜11sbは第2の金属膜の一例である。p型半導体層7及び電子供給層5上に、ソース電極11s及び金属膜11daを覆う絶縁膜12が形成されている。絶縁膜12には、p型半導体層7の凸部7aを露出する開口部13gが形成されており、開口部13g内にゲート電極11gが形成されている。ゲート電極11gには、Ti膜及びその上のAl膜の積層体が用いられる。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14が形成されている。絶縁膜12及び14の材料は特に限定されないが、例えばSi窒化膜が用いられる。絶縁膜12及び14は終端化膜の一例である。このように構成されたGaN系HEMTでは、ゲート電極11gと電子供給層5との間に厚さが300Å以上の凸部7aが介在しているため、コンダクションバンドECが持ち上がり、フェルミレベルEFを下回るコンダクションバンドECの領域が実質的に存在しない。従って、ゲート電極11gに印加される電圧が0Vの状態、つまりオフの状態にて、ゲート電極11gの下方に2DEGが存在せず、ノーマリオフ動作が実現させる。また、ソース電極11s及びその近傍には、図2bに示すように、両極端な経路として、電子走行層3から、スペーサ層4、電子供給層5及びp型半導体層7を縦方向に流れ、ソース電極11sの内部を横方向に流れる経路31、並びに、電子走行層3から、電子走行層3のソース電極11s下方の2DEGを横方向に流れ、スペーサ層4、電子供給層5及びp型半導体層7を縦方向に流れる経路32が存在する。経路32の2DEGにおける抵抗は金属膜11saの抵抗よりも高いが、経路31に比較的抵抗が高い金属膜11sbが存在しているため、これら経路31及び32の抵抗は互いに同等のものとなる。この結果、図3aに示すように、ソース電極11s中での電流密度の集中が、参考例のものと比較して大幅に緩和される。つまり、ゲート電極11g側に集中することなく、ゲート電極11gから離間した部分にも流れる。この結果、電流密度の集中が緩和されるため、大電流密度のそのものの影響及び高温化の影響に伴うエレクトロマイグレーション等を抑制することができる。なお、Ti膜及びその上のAl膜の積層体は、その下のp型半導体層7が薄い場合、例えば20nm以下の場合、p型半導体層7とオーミック接触する。一方、この積層体は、その下のp型半導体層7が厚い場合、例えば30nm以上の場合、p型半導体層7とショットキー接触する。従って、金属膜11saに用いられるTi膜及びAl膜の積層体はオーミック電極として作用し、ゲート電極11gに用いられるTi膜及びAl膜の積層体はショットキー電極として作用する。また、Ni膜及びその上のAu膜の積層体は、その下のp型半導体層7とオーミック接触するため、金属膜11sbに用いられるNi膜及びAu膜の積層体はオーミック電極として作用する。更に、Ti膜及びその上のAl膜の積層体は、その下のn型半導体層とオーミック接触するため、金属膜11daに用いられるTi膜及びAl膜の積層体はオーミック電極として作用する。また、p型半導体層7の厚さが5nm超であると、その下方において電子走行層3の表面近傍に発生すべき2DEGの濃度が低く、オン抵抗が高くなりやすい。従って、凸部7aを除き、p型半導体層7の厚さは5nm以下であることが好ましい。また、金属膜11sa及び金属膜11sbのp型半導体層7との接触面積の比は特に限定されない。但し、図3bに示すように、金属膜11sbのp型半導体層7との接触面積Sbの、金属膜11saのp型半導体層7との接触面積Saに対する比Sb/Saに応じて、金属膜11sbを経由する電流経路31の抵抗値R31の、金属膜11sbを経由しない電流経路32の抵抗値R32に対する比R31/R32が変化する。そして、抵抗値の比R31/R32が0.5~1.5の場合に、電流密度の集中が特に良好に緩和されるといえる。従って、図3bに示すように、接触面積の比Sb/Saは0.0065以上0.02以下であることが好ましく、0.015以下であることがより好ましい。次に、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図4A~図4Dは、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図4Aaに示すように、基板1上に化合物半導体積層構造6を形成し、その上にp型半導体層7を形成する。化合物半導体積層構造6及びp型半導体層7の形成では、バッファ層2、電子走行層3、スペーサ層4、電子供給層5及びp型半導体層7を、例えば有機金属気相成長MOVPE:metalorganicvaporphaseepitaxyにより形成する。これら化合物半導体層の形成に際して、例えば、Al源であるトリメチルアルミニウムTMAガス、Ga源であるトリメチルガリウムTMGガス、及びN源であるアンモニアNH3ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、例えば、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。また、n型の化合物半導体層を成長させる際には、例えば、Siを含むSiH4ガスを所定の流量で混合ガスに添加し、化合物半導体層にSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。p型半導体層7へのMgのドーピング濃度は、5×1019/cm3程度~1×1020/cm3程度、例えば5×1019/cm3程度とする。そして、熱処理を行ってp型不純物であるMgを活性化させる。p型半導体層7の厚さは、例えば30nm以上とする。次いで、図4Abに示すように、化合物半導体積層構造6及びp型半導体層7に、素子領域を画定する素子分離領域20を形成する。素子分離領域20の形成では、例えば、素子分離領域20を形成する予定の領域を露出するフォトレジストのパターンをp型半導体層7上に形成し、このパターンをマスクとしてAr等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、図4Acに示すように、フォトレジストの塗布及びパターニングを行うことにより、ゲート電極を形成する予定の領域を覆い他の領域を露出するレジストパターン21をp型半導体層7及び素子分離領域20上に形成する。続いて、図4Bdに示すように、レジストパターン21をエッチングマスクとしてドライエッチングを行うことにより、p型半導体層7のレジストパターン21から露出している部分を20nm程度以下、例えば1nm程度の厚さまで薄くする。この結果、レジストパターン21に覆われていた部分に、p型半導体層7の凸部7aが形成される。次いで、図4Beに示すように、レジストパターン21を除去し、p型半導体層7の凸部7a及び凸部7aよりもソース電極を形成する予定の領域側を覆い、凸部7aよりもドレイン電極を形成する予定の領域側を露出するレジストパターン22をp型半導体層7及び素子分離領域20上に形成する。その後、図4Bfに示すように、レジストパターン22をエッチングマスクとしてドライエッチングを行うことにより、p型半導体層7のレジストパターン22から露出している部分を除去する。凸部7aよりもドレイン電極を形成する予定の領域側では、電子供給層5が露出する。続いて、図4Cgに示すように、レジストパターン22を除去し、p型半導体層7の薄くなっている部分上に金属膜11saを、電子供給層5上に金属膜11daを形成する。金属膜11sa及び11daは、例えばリフトオフ法により形成することができる。すなわち、金属膜11sa及び11daを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ti膜を形成した後にAl膜を形成する。次いで、図4Chに示すように、金属膜11saと凸部7a側で接する金属膜11sbをp型半導体層7上に形成する。金属膜11sbも、例えばリフトオフ法により形成することができる。すなわち、金属膜11sbを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ni膜を形成した後にAu膜を形成する。次いで、例えば、窒素雰囲気中にて400°C~1000°C例えば600°Cで熱処理を行い、オーミック特性を確立する。金属膜11sa及び11sbを含むソース電極11sが形成され、金属膜11daがドレイン電極として機能する。その後、図4Ciに示すように、全面に絶縁膜12を形成する。絶縁膜12は、例えば原子層堆積ALD:atomiclayerdeposition法、プラズマ化学気相成長CVD:chemicalvapordeposition法又はスパッタ法により形成することが好ましい。続いて、図4Djに示すように、絶縁膜12に凸部7aを露出する開口部13gを形成する。次いで、図4Dkに示すように、開口部13g内にゲート電極11gを形成する。ゲート電極11gは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極11gを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ti膜を形成した後にAl膜を形成する。その後、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14を形成する。このようにして、第1の実施形態に係るGaN系HEMTを製造することができる。この製造方法によれば、ゲート電極11gとソース電極11sとの間にp型半導体層7を残存させているため、電子供給層5のp型半導体層7に覆われた部分のエッチングダメージを防止することができる。従って、電子供給層5の表面の荒れに伴う電流コラプス等の特性の劣化を抑制することができる。第2の実施形態次に、第2の実施形態について説明する。図5は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、凸部7aよりもソース電極側にp型半導体層7が延在しているのに対し、第2の実施形態では、凸部7aよりもドレイン電極側にp型半導体層7が延在している。つまり、p型半導体層7上にドレイン電極11dが形成され、化合物半導体積層構造6のp型半導体層7から露出している部分上にソース電極として機能する金属膜11saが形成されている。p型半導体層7の、平面視でドレイン電極11d及び金属膜11saの間に位置する部分に凸部7aが設けられており、凸部7aにおけるp型半導体層7の厚さは、例えば300Å30nm以上である。また、凸部7aよりもドレイン電極11d側のp型半導体層7は凸部7aよりも薄くなっており、この部分の厚さは、例えば50Å5nm以下である。そして、凸部7aより金属膜11sa側には、p型半導体層7が存在しない。凸部7aは第1のp型半導体層の一例であり、p型半導体層7のドレイン電極11d下の部分は第2のp型半導体層の一例である。ドレイン電極11dには、金属膜11da、及び金属膜11daよりも金属膜11sa側に位置する金属膜11dbが含まれている。金属膜11dbの抵抗は金属膜11daの抵抗よりも高い。金属膜11da及び11dbは互いに接している。材料にもよるが、金属膜11daのp型半導体層7との接触面積Saは、金属膜11dbのp型半導体層7との接触面積Sbの100倍程度である。例えば、金属膜11dbには、金属膜11sbと同様に、Ni膜及びその上のAu膜の積層体が用いられる。金属膜11daは第1の金属膜の一例であり、金属膜11dbは第2の金属膜の一例である。他の構造は第1の実施形態と同様である。このような第2の実施形態によっても、第1の実施形態と同様に、p型半導体層7及び金属膜11dbの存在に伴う、電流密度の集中の緩和という効果を得ることができる。なお、第1の実施形態と同様の理由から、接触面積の比Sb/Saは0.0065以上0.02以下であることが好ましい。次に、第2の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図6A~図6Bは、第2の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、第1の実施形態と同様にして、凸部7aの形成までの処理を行う図4Bd参照。次いで、図6Aaに示すように、レジストパターン21を除去し、p型半導体層7の凸部7a及び凸部7aよりもドレイン電極を形成する予定の領域側を覆い、凸部7aよりもソース電極を形成する予定の領域側を露出するレジストパターン23をp型半導体層7及び素子分離領域20上に形成する。その後、図6Abに示すように、レジストパターン23をエッチングマスクとしてドライエッチングを行うことにより、p型半導体層7のレジストパターン23から露出している部分を除去する。凸部7aよりもソース電極を形成する予定の領域側では、電子供給層5が露出する。続いて、図6Bcに示すように、レジストパターン23を除去し、p型半導体層7の薄くなっている部分上に金属膜11daを、電子供給層5上に金属膜11saを形成する。金属膜11sa及び11daは、第1の実施形態と同様に形成することができる。次いで、図6Bdに示すように、金属膜11daと凸部7a側で接する金属膜11dbをp型半導体層7上に形成する。金属膜11dbは、第1の実施形態の金属膜11sbと同様に形成することができる。次いで、例えば、窒素雰囲気中にて400°C~1000°C例えば600°Cで熱処理を行い、オーミック特性を確立する。金属膜11da及び11dbを含むドレイン電極11dが形成され、金属膜11saがソース電極として機能する。その後、図6Beに示すように、第1の実施形態と同様にして、絶縁膜12の形成以降の処理を行う。このようにして、第2の実施形態に係るGaN系HEMTを製造することができる。この製造方法によれば、ゲート電極11gとドレイン電極11dとの間にp型半導体層7を残存させているため、電子供給層5のp型半導体層7に覆われた部分のエッチングダメージを防止することができる。従って、電子供給層5の表面の荒れに伴う電流コラプス等の特性の劣化を抑制することができる。第3の実施形態次に、第3の実施形態について説明する。図7は、第3の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、凸部7aよりもソース電極側にp型半導体層7が延在しているのに対し、第3の実施形態では、凸部7aよりもドレイン電極側にもp型半導体層7が延在している。つまり、p型半導体層7上にソース電極11s及びドレイン電極11dの双方が形成されている。p型半導体層7の、平面視でソース電極11s及びドレイン電極11dの間に位置する部分に凸部7aが設けられており、凸部7aにおけるp型半導体層7の厚さは、例えば300Å30nm以上である。また、p型半導体層7の凸部7aを除く部分は凸部7aよりも薄くなっており、この部分の厚さは、例えば50Å5nm以下である。ドレイン電極11dは、第2の実施形態と同様に構成されている。凸部7aは第1のp型半導体層の一例であり、p型半導体層7のソース電極11s下の部分及びドレイン電極11d下の部分はいずれも第2のp型半導体層の一例である。また、金属膜11sa及び11daはいずれも第1の金属膜の一例であり、金属膜11sb及び11dbはいずれも第2の金属膜の一例である。他の構造は第1の実施形態と同様である。このような第3の実施形態によれば、金属膜11sb及び11dbが用いられているため、第1の実施形態及び第2の実施形態よりも、更に電流密度の集中を緩和することができる。次に、第3の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図8A~図8Bは、第3の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、第1の実施形態と同様にして、凸部7aの形成までの処理を行う図4Bd参照。次いで、図8Aaに示すように、p型半導体層7の他の領域の除去を行うことなく、p型半導体層7の薄くなっている部分上に金属膜11sa及び11daを形成する。金属膜11sa及び11daは、第1の実施形態と同様に形成することができる。次いで、図8Abに示すように、金属膜11saと凸部7a側で接する金属膜11sb、及び金属膜11daと凸部7a側で接する金属膜11dbをp型半導体層7上に形成する。金属膜11sb及び11dbは、第1の実施形態及び第2の実施形態と同様に形成することができる。次いで、例えば、窒素雰囲気中にて400°C~1000°C例えば600°Cで熱処理を行い、オーミック特性を確立する。金属膜11sa及び11sbを含むソース電極11sが形成され、金属膜11da及び11dbを含むドレイン電極11dが形成される。その後、図8Bcに示すように、第1の実施形態と同様にして、全面に絶縁膜12を形成する。そして、図8Bdに示すように、開口部13gの形成以降の処理を行う。このようにして、第3の実施形態に係るGaN系HEMTを製造することができる。この製造方法によれば、ゲート電極11gとソース電極11sとの間、及びゲート電極11gとドレイン電極11dとの間にp型半導体層7を残存させているため、第1の実施形態及び第2の実施形態よりも、電子供給層5の表面の荒れに伴う電流コラプス等の特性の劣化を更に抑制することができる。第4、第5及び第6の実施形態次に、第4~第6の実施形態について説明する。図9は、第4~第6の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1~第3の実施形態では、ゲート電極11gが化合物半導体積層構造6にショットキー接合しているのに対し、第4~第6の実施形態では、ゲート電極11gと化合物半導体積層構造6との間に絶縁膜12が介在しており、絶縁膜12がゲート絶縁膜として機能する。つまり、絶縁膜12に開口部13gが形成されておらず、MIS型構造が採用されている。図9aは、第1の実施形態の変形例である第4の実施形態を示し、図9bは、第2の実施形態の変形例である第5の実施形態を示し、図9cは、第3の実施形態の変形例である第6の実施形態を示している。このような第4~第6の実施形態によっても、第1~第3の実施形態と同様に、p型半導体層、並びに金属膜11sb及び/又は11dbの存在に伴う、電流密度の集中の緩和という効果等を得ることができる。なお、絶縁膜12の材料は特に限定されないが、例えばSi、Al、Hf、Zr、Ti、Ta又はWの酸化物、窒化物又は酸窒化物が好ましく、特にAl酸化物が好ましい。また、絶縁膜12の厚さは、2nm~200nm、例えば10nm程度である。第7、第8及び第9の実施形態次に、第7~第9の実施形態について説明する。図10は、第7~第9の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1~第3の実施形態では、ゲート電極11gよりソース電極11s側、及び/又はドレイン電極11d側に、p型半導体層7が延在しているのに対し、第7~第9の実施形態では、ソース電極11s及び/又はドレイン電極11d下にp型半導体層7が設けられているだけである。つまり、第7~第9の実施形態では、平面視でゲート電極11gとソース電極11sとの間に位置する領域、及び平面視でゲート電極11gとドレイン電極11dとの間に位置する領域に、p型半導体層7が存在しない。図10aは、第1の実施形態の変形例である第7の実施形態を示し、図10bは、第2の実施形態の変形例である第8の実施形態を示し、図10cは、第3の実施形態の変形例である第9の実施形態を示している。このような第7~第9の実施形態によっても、第1~第3の実施形態と同様に、p型半導体層、並びに金属膜11sb及び/又は11dbの存在に伴う、電流密度の集中の緩和という効果等を得ることができる。また、p型半導体層7が存在する領域が狭いため、電子走行層3の表面近傍に存在する2DEGの濃度が高くなり、抵抗をより低減することが可能である。第10及び第11の実施形態次に、第10及び第11の実施形態について説明する。図11は、第10及び第11の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ゲート電極11gより金属膜11da側にp型半導体層7が存在しないのに対し、第10の実施形態では、ゲート電極11gより金属膜11da側に、金属膜11sa側よりも薄くp型半導体層7が存在している。また、第2の実施形態では、ゲート電極11gより金属膜11sa側にp型半導体層7が存在しないのに対し、第11の実施形態では、ゲート電極11gより金属膜11sa側に、金属膜11da側よりも薄くp型半導体層7が存在している。図11aは、第1の実施形態の変形例である第10の実施形態を示し、図11bは、第2の実施形態の変形例である第11の実施形態を示している。このような第10及び第11の実施形態によっても、第1及び第2の実施形態と同様に、p型半導体層、並びに金属膜11sb及び/又は11dbの存在に伴う、電流密度の集中の緩和という効果等を得ることができる。また、p型半導体層7を広く残存させているため、電子供給層5のエッチングダメージに伴う特性の劣化をより一層抑制することが可能である。第12の実施形態第12の実施形態は、GaN系HEMTを含む化合物半導体装置のディスクリートパッケージに関する。図12は、第12の実施形態に係るディスクリートパッケージを示す図である。第12の実施形態では、図12に示すように、第1~第11の実施形態のいずれかの化合物半導体装置のHEMTチップ210の裏面がはんだ等のダイアタッチ剤234を用いてランドダイパッド233に固定されている。また、ドレイン電極11dが接続されたドレインパッド226dに、Alワイヤ等のワイヤ235dが接続され、ワイヤ235dの他端が、ランド233と一体化しているドレインリード232dに接続されている。ソース電極11sに接続されたソースパッド226sにAlワイヤ等のワイヤ235sが接続され、ワイヤ235sの他端がランド233から独立したソースリード232sに接続されている。ゲート電極11gに接続されたゲートパッド226gにAlワイヤ等のワイヤ235gが接続され、ワイヤ235gの他端がランド233から独立したゲートリード232gに接続されている。そして、ゲートリード232gの一部、ドレインリード232dの一部及びソースリード232sの一部が突出するようにして、ランド233及びHEMTチップ210等がモールド樹脂231によりパッケージングされている。このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、HEMTチップ210をはんだ等のダイアタッチ剤234を用いてリードフレームのランド233に固定する。次いで、ワイヤ235g、235d及び235sを用いたボンディングにより、ゲートパッド226gをリードフレームのゲートリード232gに接続し、ドレインパッド226dをリードフレームのドレインリード232dに接続し、ソースパッド226sをリードフレームのソースリード232sに接続する。その後、トランスファーモールド法にてモールド樹脂231を用いた封止を行う。続いて、リードフレームを切り離す。第13の実施形態次に、第13の実施形態について説明する。第13の実施形態は、GaN系HEMTを含む化合物半導体装置を備えたPFCPowerFactorCorrection回路に関する。図13は、第13の実施形態に係るPFC回路を示す結線図である。PFC回路250には、スイッチ素子トランジスタ251、ダイオード252、チョークコイル253、コンデンサ254及び255、ダイオードブリッジ256、並びに交流電源AC257が設けられている。そして、スイッチ素子251のドレイン電極と、ダイオード252のアノード端子及びチョークコイル253の一端子とが接続されている。スイッチ素子251のソース電極と、コンデンサ254の一端子及びコンデンサ255の一端子とが接続されている。コンデンサ254の他端子とチョークコイル253の他端子とが接続されている。コンデンサ255の他端子とダイオード252のカソード端子とが接続されている。また、スイッチ素子251のゲート電極にはゲートドライバが接続されている。コンデンサ254の両端子間には、ダイオードブリッジ256を介してAC257が接続される。コンデンサ255の両端子間には、直流電源DCが接続される。そして、本実施形態では、スイッチ素子251に、第1~第11の実施形態のいずれかの化合物半導体装置が用いられている。PFC回路250の製造に際しては、例えば、はんだ等を用いて、スイッチ素子251をダイオード252及びチョークコイル253等に接続する。第14の実施形態次に、第14の実施形態について説明する。第14の実施形態は、GaN系HEMTを含む化合物半導体装置を備えた電源装置に関する。図14は、第14の実施形態に係る電源装置を示す結線図である。電源装置には、高圧の一次側回路261及び低圧の二次側回路262、並びに一次側回路261と二次側回路262との間に配設されるトランス263が設けられている。一次側回路261には、第13の実施形態に係るPFC回路250、及びPFC回路250のコンデンサ255の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路260が設けられている。フルブリッジインバータ回路260には、複数ここでは4つのスイッチ素子264a、264b、264c及び264dが設けられている。二次側回路262には、複数ここでは3つのスイッチ素子265a、265b及び265cが設けられている。本実施形態では、一次側回路261を構成するPFC回路250のスイッチ素子251、並びにフルブリッジインバータ回路260のスイッチ素子264a、264b、264c及び264dに、第1~第11の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路262のスイッチ素子265a、265b及び265cには、シリコンを用いた通常のMIS型FET電界効果トランジスタが用いられている。第15の実施形態次に、第15の実施形態について説明する。第15の実施形態は、GaN系HEMTを含む化合物半導体装置を備えた高周波増幅器に関する。図15は、第15の実施形態に係る高周波増幅器を示す結線図である。高周波増幅器には、ディジタルプレディストーション回路271、ミキサー272a及び272b、並びにパワーアンプ273が設けられている。ディジタルプレディストーション回路271は、入力信号の非線形歪みを補償する。ミキサー272aは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ273は、第1~第11の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー272bで交流信号とミキシングしてディジタルプレディストーション回路271に送出できる。なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、GaN、AlN及びInN等を用いることができる。また、これらの混晶を用いることもできる。また、いずれの実施形態においても、基板として、炭化シリコンSiC基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。第1の金属膜としては、例えば、Ir、W、Cu、Ag、Zn、Cr、Al、Ti、Mn、Ta、Si、TaN、TiN、Si3N4、Ru、ITO酸化インジウムスズ、NiO、IrO、SrRuO、CoSi2、WSi2、NiSi、MoSi2、TiSi2、Al-Si、Al-Si、Al-Cu及びAl-Si-Cuからなる群から選択された少なくとも1種を含有する物を用いることができる。また、第2の金属膜としては、例えば、Ni、Pd、Au及びPtからなる群から選択された少なくとも1種を含有するものを用いることができる。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成された第1のp型半導体層と、前記ソース電極又はドレイン電極の少なくとも一方と前記電子供給層との間に形成された第2のp型半導体層と、を有し、前記第2のp型半導体層上の前記ソース電極又はドレイン電極は、第1の金属膜と、前記第1の金属膜に前記ゲート電極側で接し、前記第1の金属膜よりも抵抗が大きい第2の金属膜と、を有することを特徴とする化合物半導体装置。付記2前記第2のp型半導体層の厚さは5nm以下であることを特徴とする付記1に記載の化合物半導体装置。付記3前記第1のp型半導体層及び前記第2のp型半導体層が一体化していることを特徴とする付記1又は2に記載の化合物半導体装置。付記4前記第1のp型半導体層が前記第2のp型半導体層よりも厚いことを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。付記5前記第1のp型半導体層及び前記第2のp型半導体層はp型GaN層であることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記第1の金属膜の前記第2のp型半導体層との接触面積をSa、前記第2の金属膜の前記第2のp型半導体層との接触面積をSbと表したとき、Sb/Saの値は0.0065以上0.02以下であることを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。付記7前記第1の金属膜は、Ir、W、Cu、Ag、Zn、Cr、Al、Ti、Mn、Ta、Si、TaN、TiN、Si3N4、Ru、ITO酸化インジウムスズ、NiO、IrO、SrRuO、CoSi2、WSi2、NiSi、MoSi2、TiSi2、Al-Si、Al-Si、Al-Cu及びAl-Si-Cuからなる群から選択された少なくとも1種を含有することを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。付記8前記第2の金属膜は、Ni、Pd、Au及びPtからなる群から選択された少なくとも1種を含有することを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。付記9付記1乃至8のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。付記10付記1乃至8のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。付記11基板上方に電子走行層及び電子供給層を形成する工程と、前記電子供給層上方に第1のp型半導体層及び第2のp型半導体層を形成する工程と、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記ゲート電極は、第1のp型半導体層上方に形成し、前記ソース電極又はドレイン電極の少なくとも一方は、前記第2のp型半導体層上に形成し、前記第2のp型半導体層上に前記ソース電極又はドレイン電極を形成する工程は、第1の金属膜を形成する工程と、前記第1の金属膜に前記ゲート電極側で接し、前記第1の金属膜よりも抵抗が大きい第2の金属膜を形成する工程と、を有することを特徴とする化合物半導体装置の製造方法。付記12前記第2のp型半導体層の厚さは5nm以下とすることを特徴とする付記11に記載の化合物半導体装置の製造方法。付記13前記第1のp型半導体層及び前記第2のp型半導体層を一体的に形成することを特徴とする付記11又は12に記載の化合物半導体装置の製造方法。付記14前記第1のp型半導体層を前記第2のp型半導体層よりも厚く形成することを特徴とする付記11乃至13のいずれか1項に記載の化合物半導体装置の製造方法。付記15前記第1のp型半導体層及び前記第2のp型半導体層としてp型GaN層を形成することを特徴とする付記11乃至14のいずれか1項に記載の化合物半導体装置の製造方法。付記16前記第1の金属膜の前記第2のp型半導体層との接触面積をSa、前記第2の金属膜の前記第2のp型半導体層との接触面積をSbと表したとき、Sb/Saの値を0.0065以上0.02以下とすることを特徴とする付記11乃至15のいずれか1項に記載の化合物半導体装置の製造方法。付記17前記第1の金属膜は、Ir、W、Cu、Ag、Zn、Cr、Al、Ti、Mn、Ta、Si、TaN、TiN、Si3N4、Ru、ITO酸化インジウムスズ、NiO、IrO、SrRuO、CoSi2、WSi2、NiSi、MoSi2、TiSi2、Al-Si、Al-Si、Al-Cu及びAl-Si-Cuからなる群から選択された少なくとも1種を含有することを特徴とする付記11乃至16のいずれか1項に記載の化合物半導体装置の製造方法。付記18前記第2の金属膜は、Ni、Pd、Au及びPtからなる群から選択された少なくとも1種を含有することを特徴とする付記11乃至17のいずれか1項に記載の化合物半導体装置の製造方法。