ソース端子とゲート端子が接続されたデプレッション型MOSトランジスタと、該デプレッション型MOSトランジスタと同じ導電型の第1および第2のエンハンスメント型MOSトランジスタと、前記第2のエンハンスメント型MOSトランジスタのソース端子に接続された負荷と、を有し、前記第1のエンハンスメント型MOSトランジスタのソース端子と前記デプレッション型MOSトランジスタのドレイン端子とが接続され、前記デプレッション型MOSトランジスタの基板が基準電位に接続されるとともに、前記デプレッション型MOSトランジスタのソース端子と前記基準電位との間に負の温度係数をもつ第1の定電圧が印加され、前記第1のエンハンスメント型MOSトランジスタと前記第2のエンハンスメント型MOSトランジスタのゲート端子に第2の定電圧が印加され、前記第1のエンハンスメント型MOSトランジスタのソース端子の電位と、前記第2のエンハンスメント型MOSトランジスタのソース端子の電位とを比較して過電流を検出することを特徴とする過電流検出回路。前記第1の定電圧が1つのダイオードもしくは直列接続された複数のダイオードの順方向電圧であることを特徴とする請求項1に記載の過電流検出回路。前記1つのダイオードもしくは直列接続された複数のダイオードのアノード端が前記デプレッション型MOSトランジスタのソース端子に接続され、カソード端が前記基準電位に接続されていることを特徴とする請求項2に記載の過電流検出回路。前記第1のエンハンスメント型MOSトランジスタ、前記第2のエンハンスメント型MOSトランジスタおよび前記デプレッション型MOSトランジスタがNチャネルMOSトランジスタであり、前記第1のエンハンスメント型MOSトランジスタのソース端子の電位が前記第2のエンハンスメント型MOSトランジスタのソース端子の電位を上回ったときに過電流とすることを特徴とする請求項1ないし4のいずれか1項に記載の過電流検出回路。図6に示す特許文献1の定電圧源において注意しなければならないのは、基板効果をもたらすために基板に印加する電圧基板バイアス電圧が、通常の場合と逆ということである。通常、基板効果をもたらすために基板に印加される電圧基板バイアス電圧は、ソース端子の電位を基準としてドレイン端子の電位と逆側の電位となる電圧を印加するが、特許文献1の場合はドレイン端子の電位と同じ側の電圧すなわちVinより低い電圧を印加している。一方、MOSトランジスタにおいては、ソース端子と基板間に寄生ダイオードが必然的に形成される。図6のPチャネルMOSトランジスタM1においては、ソース端子がアノード、基板がカソードとなる寄生ダイオードDpが形成されていて、特許文献1においては基板バイアス電圧Vbがこの寄生ダイオードDpを順方向に印加されることになってしまう。従い、基板バイアス電圧Vbの絶対値は、この寄生ダイオードDpの順方向電圧0.7V程度以上にはできない。各種マージンを設けることを考えると、実際に使える電圧範囲は0.7Vよりさらに限定され、設計に制約のある使いづらい方式となっている。この発明は、上記の問題を解決して、温度変化の影響を受けにくく、設計に上記のような制約のない過電流検出回路を提供することを目的とする。そこで、上記課題を解決するために、請求項1に係る発明は、ソース端子とゲート端子が接続されたデプレッション型MOSトランジスタと、該デプレッション型MOSトランジスタと同じ導電型の第1および第2のエンハンスメント型MOSトランジスタと、前記第2のエンハンスメント型MOSトランジスタのソース端子に接続された負荷と、を有し、前記第1のエンハンスメント型MOSトランジスタのソース端子と前記デプレッション型MOSトランジスタのドレイン端子とが接続され、前記デプレッション型MOSトランジスタの基板が基準電位に接続されるとともに、前記デプレッション型MOSトランジスタのソース端子と前記基準電位との間に負の温度係数をもつ第1の定電圧が印加され、前記第1のエンハンスメント型MOSトランジスタと前記第2のエンハンスメント型MOSトランジスタのゲート端子に第2の定電圧が印加され、前記第1のエンハンスメント型MOSトランジスタのソース端子の電位と、前記第2のエンハンスメント型MOSトランジスタのソース端子の電位とを比較して過電流を検出する過電流検出回路であることを特徴とする。請求項2に係る発明は、請求項1に係る発明において、前記第1の定電圧が1つのダイオードもしくは直列接続された複数のダイオードの順方向電圧であることを特徴とする。請求項3に係る発明は、請求項2に係る発明において、前記1つのダイオードもしくは直列接続された複数のダイオードのアノード端が前記デプレッション型MOSトランジスタのソース端子に接続され、カソード端が前記基準電位に接続されていることを特徴とする。請求項4に係る発明は、請求項1ないし4のいずれか1項に係る発明において、前記第1のエンハンスメント型MOSトランジスタ、前記第2のエンハンスメント型MOSトランジスタおよび前記デプレッション型MOSトランジスタがNチャネルMOSトランジスタであり、前記第1のエンハンスメント型MOSトランジスタのソース端子の電位が前記第2のエンハンスメント型MOSトランジスタのソース端子の電位を上回ったときに過電流とすることを特徴とする。この発明の過電流検出回路は、デプレッション型MOSトランジスタのソース端子と基準電位との間に負の温度係数をもつ定電圧を印加することにより、デプレッション型MOSトランジスタに負の温度係数をもつ基板バイアス電圧を与え、基板効果の温度特性によりドレイン電流の温度特性を補償して、温度変化の影響を受けにくい過電流検出回路を実現することができる。以下、本発明を実施するための形態について、図面を参照して詳細に説明する。図1に、本発明に係る過電流検出回路の構成例を示す。図2と同じ部位には同じ符号を付して、詳細な説明は省略する。図2に示す過電流検出回路との違いは、基準電圧回路50であり、図1の基準電圧回路50と図2の基準電圧回路100の違いは、図2の基準電圧回路100にはなかったダイオード列55を設けたことである。ダイオード列55は1つないし複数のダイオードが直列接続されたものである。ダイオード列55のアノード端はデプレッション型トランジスタDNM1のソース端子に接続されている。ダイオード列55のカソード端とデプレッション型トランジスタDNM1の基板は基準電位に接続されている。ダイオード列55を構成する各ダイオードの順方向電圧をVf、ダイオード列を構成するダイオードの数をmmは1以上の整数とすると、デプレッション型トランジスタDNM1の基板バイアス電圧Vbは、Vb=m×Vfとなる。ダイオードの順方向電圧Vfは負の温度係数をもつから、基板バイアス電圧Vbも負の温度係数をもつ。また、この構成では、基板バイアス電圧Vbが大きくなるほどデプレッション型トランジスタDNM1の閾値電圧が大きくなる。従い、これにより閾値電圧が負の温度係数をもつことに相当する。これより、デプレッション型トランジスタDNM1に流れる電流は温度により、以下のようになる。温度が低下→基板バイアス電圧Vbが増大→デプレッション型トランジスタDNM1の閾値電圧が増大→図5に示すドレイン電流IDの増大傾向を相殺する。温度が上昇→基板バイアス電圧Vbが減少→デプレッション型トランジスタDNM1の閾値電圧が減少→図5に示すドレイン電流IDの減少傾向を相殺する。従い、温度が変化してもIo=ILMAX/nを保つようフィードバックがかかる形なので、温度変化の影響を受けにくい過電流検出回路を実現することができる。また、基板バイアス電圧Vbが、ソース端子の電位を基準としてドレイン端子の電位と反対側の電位となっているので、特許文献1の場合と異なり基板バイアス電圧Vbの大きさに制限がなく、設計の自由度が大きい。なお、本発明はダイオード列55に限定するものではなく、両端電圧が負の温度特性をもつものならよい。例えば、抵抗値が負の温度特性を持つ抵抗をダイオード列55に替えてもよい。