非反転出力端子および反転出力端子を有するフリップフロップ回路と、前記非反転出力端子と第1のビット線との間に接続され、オンすることにより前記非反転出力端子側から前記第1のビット線側への方向に電流が流れることが可能な第1のトンネルトランジスタと、前記非反転出力端子と前記第1のビット線との間で、前記第1のトンネルトランジスタと並列に接続され、オンすることにより前記第1のビット線側から前記非反転出力端子側への方向に電流が流れることが可能な第2のトンネルトランジスタと、前記反転出力端子と第2のビット線との間に接続され、オンすることにより前記反転出力端子側から前記第2のビット線側への方向に電流が流れることが可能な第3のトンネルトランジスタと、前記反転出力端子と前記第2のビット線との間で、前記第3のトンネルトランジスタと並列に接続され、オンすることにより前記第2のビット線側から前記反転出力端子側への方向に電流が流れることが可能な第4のトンネルトランジスタと、を備え、前記第1のトンネルトランジスタは、前記第2のトンネルトランジスタよりも、駆動力が高く、前記第3のトンネルトランジスタは、前記第4のトンネルトランジスタよりも、駆動力が高いことを特徴とするSRAM装置。フリップフロップ回路と、前記フリップフロップ回路の非反転出力端子と第1のビット線との間に接続され、オンすることにより前記非反転出力端子側から前記第1のビット線側への方向に電流が流れることが可能な第1のトンネルトランジスタと、前記非反転出力端子と前記第1のビット線との間で、前記第1のトンネルトランジスタと並列に接続され、オンすることにより前記第1のビット線側から前記非反転出力端子側への方向に電流が流れることが可能な第2のトンネルトランジスタと、前記フリップフロップ回路の反転出力端子と第2のビット線との間に接続され、オンすることにより前記反転出力端子側から前記第2のビット線側への方向に電流が流れることが可能な第3のトンネルトランジスタと、前記反転出力端子と前記第2のビット線との間で、前記第3のトンネルトランジスタと並列に接続され、オンすることにより前記第2のビット線側から前記反転出力端子側への方向に電流が流れることが可能な第4のトンネルトランジスタと、を備えることを特徴とするSRAM装置。前記第1のトンネルトランジスタは、前記第2のトンネルトランジスタよりも、面積が大きく、前記第3のトンネルトランジスタは、前記第4のトンネルトランジスタよりも、面積が大きいことを特徴とする請求項1または2に記載のSRAM装置。前記第1のトンネルトランジスタは、前記第2のトンネルトランジスタよりも、ゲート幅が大きく、前記第3のトンネルトランジスタは、前記第4のトンネルトランジスタよりも、ゲート幅が大きいことを特徴とする請求項3に記載のSRAM装置。前記第1のトンネルトランジスタのソースドレイン領域の不純物濃度は、前記第2のトンネルトランジスタのソースドレイン領域の不純物濃度よりも、高く、前記第3のトンネルトランジスタのソースドレイン領域の不純物濃度は、前記第4のトンネルトランジスタのソースドレイン領域の不純物濃度よりも、高いことを特徴とする請求項1ないし4のいずれか一項に記載のSRAM装置。前記第1のビット線に第1の書き込み信号を印加するとともに前記第2のビット線に前記第1の書き込み信号の論理を反転した第2の書き込み信号を印加し、その後、前記ワード線の電位を制御して前記第1ないし第4のトンネルトランジスタをオンすることを特徴とする請求項1ないし5のいずれか一項に記載のSRAM装置。前記第1ないし第4のトンネルトランジスタは、PN接合の順方向バイアスを超えない範囲で制御されることを特徴とする請求項1ないし6のいずれか一項に記載のSRAM装置。前記第1および第3のトンネルトランジスタは、前記第5ないし第8のトンネルトランジスタよりも、駆動力が大きいことを特徴とする請求項6または7に記載のSRAM装置。低消費電力でより安定して動作することが可能なSRAM装置を提供する。実施例に従ったSRAM装置は、非反転出力端子および反転出力端子を有するフリップフロップ回路を備える。SRAM装置は、非反転出力端子と第1のビット線との間に接続され、オンすることにより非反転出力端子側から第1のビット線側への方向に電流が流れることが可能な第1のトンネルトランジスタを備える。SRAM装置は、非反転出力端子と第1のビット線との間で、第1のトンネルトランジスタと並列に接続され、オンすることにより第1のビット線側から非反転出力端子側への方向に電流が流れることが可能な第2のトンネルトランジスタを備える。SRAM装置は、反転出力端子と第2のビット線との間に接続され、オンすることにより反転出力端子側から第2のビット線側への方向に電流が流れることが可能な第3のトンネルトランジスタを備える。SRAM装置は、反転出力端子と第2のビット線との間で、第3のトンネルトランジスタと並列に接続され、オンすることにより第2のビット線側から反転出力端子側への方向に電流が流れることが可能な第4のトンネルトランジスタを備える。前記第1のトンネルトランジスタは、前記第2のトンネルトランジスタよりも、駆動力が高く、前記第3のトンネルトランジスタは、前記第4のトンネルトランジスタよりも、駆動力が高い。近年、低電圧動作を狙った新しい物理現象を用いたMOSFETの一つとしてトンネルトランジスタがある。従来型のMOSFET、電界効果によるバンド変調でチャネルと呼ばれる電気伝導体を形成しオン動作する。一方、トンネルトランジスタは、電界効果によるバンド変調で電子のトンネリングを操作してオン動作する。この動作原理の違いから、トンネルトランジスタは、しきい値電圧のバラツキを考慮しても、低電圧動作が可能であると言える。そこで、以下の実施例では、このトンネルトランジスタを利用してSRAMを構成することにより、低消費電力でより安定した動作をすることが可能なSRAMについて説明する。ここで、図1は、トンネルトランジスタの概略構成の一例を示す断面図である。なお、この図1では、トンネルトランジスタがnMOSトランジスタである場合を図示しているが、トンネルトランジスタがpMOSトランジスタである場合も導電型が異なる以外は同様に説明される。図1に示すように、トンネルトランジスタTは、例えば、埋め込み酸化膜1上のP-型の不純物を含む半導体層2に形成されたP不純物拡散領域であるソース領域SおよびN不純物拡散領域であるNドレイン領域Dと、半導体層2上にゲート絶縁膜3を介して形成されたゲート電極Gと、を備える。このように、トンネルトランジスタTは、従来型のMOSFETと違い非対称構造を有するため、電流の流れる方向が一方通行であるという特徴がある。なお、図1において、矢印は、トンネルトランジスタのオン動作時に電子eが流れる方向を示しているすなわち、矢印の逆方向が電流の流れる方向を示している。このトンネルトランジスタTは、半導体層2のPN接合に流れる電流がゲート電圧で制御される。このため、ソース領域DPの電位がドレイン領域DNの電位より十分に大きい場合、流れる電流をゲート電圧で制御することが難しい。このため、以下の各実施例では、トンネルトランジスタに形成されるPN接合の順方向バイアス電圧を超えない電圧範囲内において、SRAM動作を想定する。以下、各実施例について図面に基づいて説明する。図2は、実施例1に係るSRAM装置の1つのSRAMセルの構成の一例を示す回路図である。また、図3は、実施例1に係る1つのSRAMセルのレイアウトの一例を示す図である。なお、図2、図3において、矢印は、トンネルトランジスタのオン動作時に電子eが流れる方向を示しているすなわち、矢印の逆方向が電流の流れる方向を示している。図2、図3に示すように、SRAM装置100は、第1のビット線bltと、第2のビット線bltbと、ワード線wlと、フリップフロップ回路FFと、第1のパスゲートを構成する第1、第2のトンネルトランジスタT1、T2と、第2のパスゲートを構成する第3、第4のトンネルトランジスタT3、T4と、を備える。なお、フリップフロップ回路FFと、第1のパスゲートを構成する第1、第2のトンネルトランジスタT1、T2と、第2のパスゲートを構成する第3、第4のトンネルトランジスタT3、T4と、により、SRAMセルCellが構成される。フリップフロップ回路FFは、非反転出力端子Qおよび反転出力端子/Qを有する。また、第1のトンネルトランジスタT1は、非反転出力端子Qと第1のビット線bltとの間に接続され、ワード線wlにゲートT1Gが接続されている。ここでは、第1のトンネルトランジスタT1のN型不純物領域T1Nは、コンタクトプラグCおよびローカルメタル配線RM1を介して、非反転出力端子Qに電気的に接続されている図3。さらに、第1のトンネルトランジスタT1のP型不純物領域T1Pは、コンタクトプラグCを介して、第1のビット線bltに電気的に接続されている図3。この第1のトンネルトランジスタT1は、ワード線wlに印加される信号電圧に応じて、オンすることにより非反転出力端子Q側から第1のビット線blt側への方向に電流が流れることが可能になっている。第2のトンネルトランジスタT2は、非反転出力端子Qと第1のビット線bltとの間で、第1のトンネルトランジスタT1と並列に接続され、ワード線wlにゲートT2Gが接続されている。ここでは、第2のトンネルトランジスタT2のN型不純物領域T2Nは、コンタクトプラグCを介して、第1のビット線bltに電気的に接続されている図3。さらに、第2のトンネルトランジスタT2のP型不純物領域T2Pは、コンタクトプラグCおよびローカルメタル配線RM1を介して、非反転出力端子Qに電気的に接続されている図3。この第2のトンネルトランジスタT2は、ワード線wlに印加される信号電圧に応じて、オンすることにより第1のビット線blt側から非反転出力端子Q側への方向に電流が流れることが可能になっている。なお、第1のトンネルトランジスタT1は、この第2のトンネルトランジスタT2よりも、駆動力が高くすなわち、オン動作時に流れる電流が大きくなるように設定されている。例えば、第1のトンネルトランジスタT1は、第2のトンネルトランジスタT2よりも、面積が大きくなるように設定されている図3。特に、第1のトンネルトランジスタT1は、第2のトンネルトランジスタT2よりも、ゲート幅が大きい。これにより、書き込み動作時における該第1のパスゲートの駆動力は、読み出し動作時における該第1のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第1のパスゲートに流れる電流は、読み出し動作時に該第1のパスゲートに流れる電流よりも、大きくなる。また、第3のトンネルトランジスタT3は、反転出力端子/Qと第2のビット線bltbとの間に接続され、ワード線wlにゲートT3Gが接続されている。ここでは、第3のトンネルトランジスタT3のN型不純物領域T3Nは、コンタクトプラグCおよびローカルメタル配線RM2を介して、反転出力端子/Qに電気的に接続されている図3。さらに、第3のトンネルトランジスタT3のP型不純物領域T3Pは、コンタクトプラグCを介して、第2のビット線bltbに電気的に接続されている図3。この第3のトンネルトランジスタT3は、ワード線wlに印加される信号電圧に応じて、オンすることにより反転出力端子/Q側から第2のビット線bltb側の方向に電流が流れることが可能になっている。第4のトンネルトランジスタT4は、反転出力端子/Qと第2のビット線bltbとの間で、第3のトンネルトランジスタT3と並列に接続され、ワード線wlにゲートT4Gが接続されている。ここでは、第4のトンネルトランジスタT4のN型不純物領域T4Nは、コンタクトプラグCを介して、第2のビット線bltbに電気的に接続されている図3。さらに、第4のトンネルトランジスタT4のP型不純物領域T4Pは、コンタクトプラグCおよびローカルメタル配線RM2を介して、反転出力端子/Qに電気的に接続されている図3。この第4のトンネルトランジスタT4は、ワード線wlに印加される信号電圧に応じて、オンすることにより第2のビット線bltb側から反転出力端子/Q側への方向に電流が流れることが可能になっている。なお、第3のトンネルトランジスタT3は、この第4のトンネルトランジスタT4よりも、駆動力が高くなるように設定されている。例えば、第3のトンネルトランジスタT3は、第4のトンネルトランジスタT4よりも、面積が大きくなるように設定されている図3。特に、第3のトンネルトランジスタT3は、第4のトンネルトランジスタT4よりも、ゲート幅が大きい。これにより、書き込み動作時における該第2のパスゲートの駆動力は、読み出し動作時における該第2のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第2のパスゲートに流れる電流は、読み出し動作時に該第2のパスゲートに流れる電流よりも、大きくなる。なお、本実施例では、第1ないし第4のトンネルトランジスタT1~T4は、すべて同じ導電型のnMOSトランジスタであるが、同様の動作をするように回路の極性を適応させれば、pMOSトランジスタであってもよい。また、既述のように、第1ないし第4のトンネルトランジスタT1~T4は、1つのワード線wlにゲートが共通に接続されている。したがって、ワード線wlに印加された信号電圧により、第1ないし第4のトンネルトランジスタT1~T4の動作が制御される。特に、第1ないし第4のトンネルトランジスタT1~T4は、既述のように、PN接合の順方向バイアスを超えない範囲で制御される。ここで、図1に示すように、フリップフロップ回路FFは、第5のトンネルトランジスタT5と、第6のトンネルトランジスタT6と、第7のトンネルトランジスタT7と、第8のトンネルトランジスタT8と、を有する。また、第5のトンネルトランジスタT5は、N型不純物領域T5N、P型不純物領域T5P、ゲートT5Gを有する図3。この第5のトンネルトランジスタT5は、電源vddcと非反転出力端子Qと間に接続され、反転出力端子/QにゲートT5Gが接続されている。この第5のトンネルトランジスタT5は、反転出力端子/Qに印加される信号電圧に応じて、オンすることにより電源vddc側から非反転出力端子Q側への方向に電流が流れることが可能になっている。第6のトンネルトランジスタT6は、N型不純物領域T6N、P型不純物領域T6P、ゲートT6Gを有する図3。この第6のトンネルトランジスタT6は、非反転出力端子Qと接地vddcとの間に接続され、非反転出力端子QにゲートT6Gが接続されている。この第6のトンネルトランジスタT6は、非反転出力端子Qに印加される信号電圧に応じて、オンすることにより非反転出力端子Q側から接地vddc側への方向に電流が流れることが可能になっている。第7のトンネルトランジスタT7は、N型不純物領域T7N、P型不純物領域T7P、ゲートT7Gを有する図3。この第7のトンネルトランジスタT7は、電源vddcと反転出力端子/Qと間に接続され、非反転出力端子QにゲートT7Gが接続されている。この第7のトンネルトランジスタT7は、非反転出力端子Qに印加される信号電圧に応じて、オンすることにより電源vddc側から反転出力端子/Q側への方向に電流が流れることが可能になっている。第8のトンネルトランジスタT8は、N型不純物領域T8N、P型不純物領域T8P、ゲートT8Gを有する図3。この第8のトンネルトランジスタT8は、反転出力端子/Qと接地vddcとの間に接続され、反転出力端子/QにゲートT8Gが接続されている。この第8のトンネルトランジスタT8は、反転出力端子/Qに印加される信号電圧に応じて、オンすることにより反転出力端子/Q側から接地vddc側への方向に電流が流れることが可能になっている。また、第1ないし第8のトンネルトランジスタT1~Tは、素子分離絶縁膜STIにより、互いに素子分離絶縁されている。なお、本実施例では、このフリップフロップ回路FFは、例えば、4つのトンネルトランジスタで構成されているが、従来のMOSFETで構成されていてもよい。また、本実施例では、図2に示すように、第5および第7のトンネルトランジスタT5、T7は、pMOSトランジスタであり、第6および第8のトンネルトランジスタT6、T8は、nMOSトランジスタである。しかし、必要に応じて、同様の動作をするように回路の極性を適応させれば、トンネルトランジスタの極性を変更してもよい。また、第1および第3のトンネルトランジスタT1、T3は、第5ないし第8のトンネルトランジスタT5~T8よりも、駆動力が大きくなるように設定されている。既述のように、トンネルトランジスタは、従来型のMOSFETと違い非対称構造を有するため、電流の流れる方向が一方通行であるという特徴がある。そのため、従来型のMOSFETをトンネルトランジスタに入れ替えるだけでは、読み出し動作でSRAMセルの負電位をビット線に読み出す動作と、書き込み動作でSRAMセルに負電位をビット線から書き込む動作とを、1つのトンネルトランジスタで実施することはできない。そこで、既述のように、本実施例では、該第1、第2のパスゲートを、第1ないし第4のトンネルトランジスタT1~T4で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。ここで、図4は、実施例1に係る1つのSRAMセルのレイアウトの他の例を示す図である。図4に示すように、第1のトンネルトランジスタT1と第2のトンネルトランジスタT2のレイアウトを入れ替えてもよい。同様に、第3のトンネルトランジスタT3と第4のトンネルトランジスタT4のレイアウトを入れ替えてもよい。このようにパスゲートを構成するトンネルトランジスタのレイアウトを入れ替えても、回路は等価であるため、同様の動作が可能である。次に、以上のような構成を有する本実施例に係るSRAM装置の動作の一例について説明する。先ず、SRAMセルに記憶されたデータの読み出し動作について説明する。図2に示すSRAM装置100において、読み出し動作時には、最初に、ワード線wlにLowレベルの信号を印加して第1ないし第4のトンネルトランジスタT1~T4をオフした状態で、第1のビット線bltおよび第2のビット線bltbに、Highレベルの信号を印加する。その後、第1のビット線bltおよび第2のビット線bltbを電源から電気的に切り離して、第1のビット線bltおよび第2のビット線bltbをフローティングの状態にする。その後、ワード線wlの電圧を、LowレベルからHighレベルにする。これにより、該第1、第2のパスゲートを構成する第1ないし第4のトンネルトランジスタT1~T4がオンして、フリップフロップ回路FFの非反転出力端子Qと第1のビット線bltとが導通し且つ反転出力端子/Qと第2のビット線bltbとが導通する。これにより、SRAMセル内部の負電位が、第1のビット線bltまたは第2のビット線bltbの何れか一方に読み出されることとなる。その後、例えば、図示しないセンスアンプ回路により、第1のビット線bltと第2のビット線bltbとの間に生じた電位差を増幅し、SRAMセルの電位に対応して何れかのビット線の電位が、負電位に降下する。このSRAMセルCellの読み出し動作において、第1、第2のパスゲートがオンしたとき、SRAMセルCellの負電位が急激にビット線に読み出されると、SRAMセルの電位が反転フリップフロップ回路FFの状態が変化してしまう読み出し不良が発生し得る。したがって、第1のビット線bltから非反転出力端子Qの方向の第1のパスゲートの電流駆動力、および第2のビット線bltbから反転出力端子/Qの方向の第2のパスゲートの電流駆動力は、大きすぎない方がよい。次に、SRAMセルへのデータの書き込み動作について説明する。図5は、図2に示すSRAM装置100の書き込み動作おいて、書き込み信号がビット線に印加された状態の一例を示す図である。また、図6は、図2に示すSRAM装置100の書き込み動作おいて、ワード線wlに選択信号が印加された状態の一例を示す図である。また、図7は、SRAM装置100のSRAMセルCellがマトリクス状に配置されたメモリセルアレイの構成の一例を示す図である。図5に示すように、書き込み動作時には、最初に、SRAMセルCellのワード線wlにLowレベルの信号を印加して第1ないし第4のトンネルトランジスタT1~T4をオフした状態で、例えば、第1のビット線bltに第1の書き込み信号ここでは、Lowレベルを印加するとともに第2のビット線bltbに第1の書き込み信号の論理を反転した第2の書き込み信号ここでは、Highレベルを印加する。その後、図6に示すように、ワード線wlの電位をLowレベルからHighレベルに制御して、第1ないし第4のトンネルトランジスタT1~T4をオンする。これにより、複数のSRAMセルCellから或るSRAMセルCellが選択されることになる。すなわち、この選択されたSRAMセルCellにおいて、第1、第2のパスゲートを構成する第1ないし第4のトンネルトランジスタT1~T4がオンして、フリップフロップ回路FFの非反転出力端子Qと第1のビット線bltとが導通し且つ反転出力端子/Qと第2のビット線bltbとが導通する。これにより、第1、第2のビット線blt、bltbの電位が選択されたSRAMセルCellに書き込まれるすなわち、フリップフロップ回路FFの記憶状態が変化する。もし、この書き込み動作において、該第1、第2のパスゲートの駆動力が小さすぎると、図6に示す動作時に、フリップフロップ回路FFの記憶状態が変化しない。すなわち、選択されたSRAMセルへの書き込みが失敗して、書き込み不良が発生し得る。一方、図7に示すように、書き込み時には、Highレベルの選択信号が印加されたワード線wlに接続された非選択のSRAMセルCellは、ワード線wlの電位がHighレベルになることで擬似的な読み出し動作が行われる。したがって、第1、第2のパスゲートの駆動力が大きすぎると、書き込み動作時に選択されたSRAMセル以外の非選択のSRAMセルに誤書き込みが生じる可能性がある。そこで、ワード線wlの電位が、Highレベルになった時に、SRAMセルCellから第1、第2のビット線blt、bltbに電子が流れるトンネルトランジスタの駆動力を小さくし、一方、第1、第2のビット線blt、bltbからSRAMセルに電子が流れるトンネルトランジスタの駆動力を大きくする必要がある。すなわち、該第1、第2のパスゲートは、読み出し動作時には駆動力が小さく、また、書き込み動作時には駆動力が大きくする必要がある。従来のMOSFETでは、この二つの要求を同時に満たすことは難しい。しかし、既述のように、トンネルトランジスタは、非対称MOSFETであるため、この二つの要求を同時に満たすことが可能である。すなわち、既述のように、本実施例では、該第1、第2のパスゲートを、第1ないし第4のトンネルトランジスタT1~T4で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。これにより、低消費電力でより安定した動作をするSRAM装置を提供することが可能となる。以上のように、本実施例1に係るSRAM装置によれば、低消費電力でより安定して動作することができる。既述の実施例1では、第1、第2のパスゲートのトンネルトランジスタの面積を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成する例について説明した。この例では、回路面積が増大してしまう場合がある。そこで、本実施例2では、第1、第2のパスゲートのトンネルトランジスタのソースドレイン領域の不純物濃度を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成する例について説明する。ここで、図8は、実施例2に係る1つのSRAMセルのレイアウトの一例を示す図である。また、図9は、実施例2に係る1つのSRAMセルのレイアウトの他の例を示す図である。なお、図8、図9において、図2、図3に示す符号と同じ符号は、実施例1と同様の構成を示す。図8に示すように、第1のパスゲートを構成する第1、第2のトンネルトランジスタT1、T2の面積は同程度である。しかし、第1のトンネルトランジスタT1のソースドレイン領域N型不純物領域T1N、P型不純物領域T1Pの不純物濃度は、第2のトンネルトランジスタT2のソースドレイン領域N型不純物領域T2N、P型不純物領域T2Pの不純物濃度よりも、高く設定されている。これにより、実施例1と同様に、第1のトンネルトランジスタT1は、第2のトンネルトランジスタT2よりも、駆動力が高くすなわち、オン動作時に流れる電流が大きくなる。したがって、実施例1と同様に、書き込み動作時における該第1のパスゲートの駆動力は、読み出し動作時における該第1のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第1のパスゲートに流れる電流は、読み出し動作時に該第1のパスゲートに流れる電流よりも、大きくなる。さらに、第3のトンネルトランジスタT3のソースドレイン領域N型不純物領域T3N、P型不純物領域T3Pの不純物濃度は、第4のトンネルトランジスタT4のソースドレイン領域の不純物濃度N型不純物領域T4N、P型不純物領域T4Pよりも、高く設定されている。これにより、実施例1と同様に、第3のトンネルトランジスタT3は、第4のトンネルトランジスタT4よりも、駆動力が高くなる。したがって、実施例1と同様に、書き込み動作時における該第2のパスゲートの駆動力は、読み出し動作時における該第2のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第2のパスゲートに流れる電流は、読み出し動作時に該第2のパスゲートに流れる電流よりも、大きくなる。また、図9に示すように、第1のトンネルトランジスタT1と第2のトンネルトランジスタT2のレイアウトを入れ替えてもよい。同様に、第3のトンネルトランジスタT3と第4のトンネルトランジスタT4のレイアウトを入れ替えてもよい。このようにパスゲートを構成するトンネルトランジスタのレイアウトを入れ替えても、回路は等価であるため、同様の動作が可能である。なお、その他のSRAMセルの構成は、実施例1と同様である。また、以上のようなSRAMセルを有するSRAM装置の動作は、回路が等価であるため、実施例1と同様である。すなわち、本実施例では、該第1、第2のパスゲートを、第1ないし第4のトンネルトランジスタT1~T4で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。これにより、実施例1と同様に、低消費電力でより安定した動作をするSRAM装置を提供することが可能となる。以上のように、本実施例2に係るSRAM装置によれば、低消費電力でより安定して動作することができる。なお、この実施例2と実施例1とを組み合わせるようにしてもよい。すなわち、第1、第2のパスゲートのトンネルトランジスタの面積を異ならせるとともに、第1、第2のパスゲートのトンネルトランジスタのソースドレイン領域の不純物濃度を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成するようにしてもよい。また、実施形態は例示であり、発明の範囲はそれらに限定されない。