相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ及びローサイドトランジスタと、前記ハイサイドトランジスタ及び前記ローサイドトランジスタのゲートを相補に駆動する2つの駆動回路とを具備し、前記ハイサイドトランジスタはノーマリオフ型トランジスタであり、前記ローサイドトランジスタは、ノーマリオン型トランジスタである電力変換回路。請求項1に記載の電力変換回路において、前記2つの駆動回路は、前記ハイサイドトランジスタのゲートを駆動する第1駆動回路と、前記ローサイドトランジスタのゲートを駆動する第2駆動回路とを備え、前記第1駆動回路は、前記第1駆動回路と前記第2駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、前記ハイサイドトランジスタをオフ状態とし、前記電源電圧が予め設定された値となる場合、入力されたPWMPulseWidthModulation信号に従って前記ハイサイドトランジスタのスイッチング動作を制御する電力変換回路。請求項2に記載の電力変換回路において、前記第2駆動回路は、低電位側の電源電圧として供給される第1電源電圧に応じた駆動信号を、前記ローサイドトランジスタのゲートに出力し、前記第1駆動回路は、前記第1電源電圧が第1基準電圧よりも高い場合、前記ハイサイドトランジスタをオフ状態とする電力変換回路。請求項3に記載の電力変換回路において、第2電源電圧と接地電圧とに応じて前記第1電源電圧を生成する負電圧源を更に具備する電力変換回路。請求項3又は4に記載の電力変換回路において、制御回路を更に具備し、前記制御回路は、前記第1電源電圧が第1基準電圧よりも低い場合、第1論理レベルの信号を出力し、前記第1電源電圧が前記第1基準電圧よりも高い場合、第2論理レベルの信号を出力し、前記第1駆動回路は、前記制御回路から出力される前記第2論理レベルの信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とする電力変換回路。請求項2から4のいずれか1項に記載の電力変換回路において、前記第1駆動回路は、高電位側の電源電圧として供給される第2電源電圧に応じた駆動信号を、前記ハイサイドトランジスタのゲートに出力し、前記第1駆動回路は、前記第2電源電圧が第2基準電圧よりも低い場合、前記ハイサイドトランジスタをオフ状態とする電力変換回路。請求項6に記載の電力変換回路において、制御回路を更に具備し、前記制御回路は、前記第2電源電圧が第2基準電圧よりも高い場合、第1論理レベルの信号を出力し、前記第1電源電圧が前記第2基準電圧よりも高い場合、第2論理レベルの信号を出力し、前記第1駆動回路は、前記制御回路から出力される前記第2論理レベルの前記信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とする電力変換回路。請求項2に記載の電力変換回路において、前記第2駆動回路は、前記第1駆動回路と前記第2駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、前記ローサイドトランジスタをオフ状態とし、前記電源電圧が予め設定された値となる場合、入力されたPWMPulseWidthModulation信号に従って前記ローサイドトランジスタのスイッチング動作を制御する電力変換回路。請求項8に記載の電力変換回路において、前記第2駆動回路は、低電位側の電源電圧として供給される第1電源電圧に応じた駆動信号を、前記ローサイドトランジスタのゲートに出力し、前記第1駆動回路は、前記第1電源電圧が第1基準電圧よりも高い場合、前記ハイサイドトランジスタをオフ状態とし、前記第2駆動回路は、前記第1電源電圧が第1基準電圧よりも高い場合、前記ローサイドトランジスタをオフ状態とする電力変換回路。請求項9に記載の電力変換回路において、制御回路を更に具備し、前記制御回路は、前記第1電源電圧が第1基準電圧よりも低い場合、第1論理レベルの信号を出力し、前記第1電源電圧が前記第1基準電圧よりも高い場合、第2論理レベルの信号を出力し、前記第1駆動回路は、前記制御回路から出力される前記第2論理レベルの信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とし、前記第2駆動回路は、前記制御回路から出力される前記第2論理レベルの信号に応じた駆動信号を前記ローサイドトランジスタのゲートに供給し、前記ローサイドトランジスタをオフ状態とする電力変換回路。請求項8又は9に記載の電力変換回路において、前記第1駆動回路は、高電位側の電源電圧として供給される第2電源電圧に応じた駆動信号を、前記ハイサイドトランジスタのゲートに出力し、前記第1駆動回路は、前記第2電源電圧が第2基準電圧よりも低い場合、前記ハイサイドトランジスタをオフ状態とし、前記第2駆動回路は、前記第2電源電圧が第2基準電圧よりも低い場合、前記ローサイドトランジスタをオフ状態とする電力変換回路。請求項11に記載の電力変換回路において、制御回路を更に具備し、前記制御回路は、前記第2電源電圧が第2基準電圧よりも高い場合、第1論理レベルの信号を出力し、前記第1電源電圧が前記第2基準電圧よりも高い場合、第2論理レベルの信号を出力し、前記第1駆動回路は、前記制御回路から出力される前記第2論理レベルの前記信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とし、前記第2駆動回路は、前記制御回路から出力される前記第2論理レベルの前記信号に応じた駆動信号を前記ローサイドトランジスタのゲートに供給し、前記ローサイドトランジスタをオフ状態とする電力変換回路。請求項12に記載の電力変換回路において、前記制御回路は、前記第2駆動回路の動作電圧範囲にレベルシフトした信号により、前記第2駆動回路の動作を制御する電力変換回路。請求項1から13のいずれか1項に記載の電力変換回路において、前記ハイサイドトランジスタ及び前記ローサイドトランジスタは、Nチャネル型のGaNパワートランジスタである電力変換回路。請求項1から14のいずれか1項に記載の電力変換回路において、前記ハイサイドトランジスタ、前記ローサイドトランジスタ、及び前記2つの駆動回路は、樹脂により封止されることで1つ半導体装置を構成する電力変換回路。請求項1から15のいずれか1項に記載の電力変換回路が複数設けられ、前記複数の電力変換回路に複数のPWMPulseWidthModulation信号を出力する電源コントローラを備え、前記複数の電力変換回路は、複数の出力コイルを介して負荷に対し並列接続される多相ボルテージレギュレータ。相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ及びローサイドトランジスタのゲートを相補に駆動する2つの駆動回路を具備する電力変換回路の電力変換方法において、2つの前記駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、2つの前記駆動回路の一方が、前記ハイサイドトランジスタをオフ状態とするステップと、前記電源電圧が予め設定された値となる場合、前記2つの前記駆動回路が、入力されたPWMPulseWidthModulation信号に従って前記ハイサイドトランジスタ及びローサイドトランジスタのスイッチング動作を制御するステップとを具備する電力変換方法。請求項17に記載の電力変換方法において、2つの前記駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、2つの前記駆動回路の他方が、前記ローサイドトランジスタをオフ状態とするステップを更に具備する電力変換方法。ノーマリオン型トランジスタはスイッチング性能に優れるが、ゲートに供給される負電圧が不安定な場合、オン状態となることがある。図1は、発明者によって想定された電力変換回路の構成を示す図である。ここで発明者は、ハイサイドトランジスタ及びローサイドトランジスタとしてノーマリオン型のN型パワートランジスタを利用することを想定した。図1に示す電力変換回路は、ゲート駆動回路91、92、ハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ95及びローサイドトランジスタ96、負電圧源93、94を具備する。ゲート駆動回路91は、入力信号PWM信号:PulseWidthModulationを増幅した出力信号によりハイサイドトランジスタ95のゲートを駆動する。ゲート駆動回路91は、例えば接地電圧GNDを高電位側の電源電圧とし、負電圧源から供給される第1電源電圧NVSSを低電位側の電源電圧として動作するトーテムポール回路を備え、例えばCMOSComplementaryMetalOxideSemiconductorバッファが好適である。ゲート駆動回路92は、入力信号PWM信号を増幅した出力信号によりローサイドトランジスタ96のゲートを駆動する。ゲート駆動回路92は、例えば接地電圧GNDを高電位側の電源電圧とし、負電圧源から供給される第1電源電圧NVSSを低電位側の電源電圧として動作するトーテムポール回路を備え、例えばCMOSバッファが好適である。ハイサイドトランジスタ95のドレインには、図示しない電源から第3電源電圧VINが供給され、ソースは出力端子を介してローサイドトランジスタ96のドレインに接続される。ローサイドトランジスタ96のソースは接地され、ドレインは出力端子を介してハイサイドトランジスタ95のソースに接続される。又、この出力端子は、インダクタLを介して負荷90に接続される。以上のような構成から、ハイサイドトランジスタ95及びローサイドトランジスタ96は、ゲートに供給される電圧に応じたスイッチング動作により、第3電源電圧VINと接地電圧GNDに応じた電圧を負荷90に出力する。図1に示す電力変換回路では、ノーマリオン型のハイサイドトランジスタ95を駆動するため、負電圧源93からゲート駆動回路91に対し接地電位よりも低い負電圧第1電源電圧NVSSが供給される。同様にノーマリオン型のローサイドトランジスタ96を駆動するため、負電圧源94からゲート駆動回路92に対し負電圧第1電源電圧NVSSが供給される。例えば、第1電源電圧NVSSは、負電圧源93、94において、第2電源電圧VDDに応じて生成されるため、第2電源電圧VDDが不安定な期間中、第1電源電圧NVSSも不安定な値を示す。例えば、電源を投入した直後や、制御回路の電源を遮断したとき等、第1電源電圧NVSSは安定して生成されない。図2は、図1に示す電力変換回路における電源投入時の第2電源電圧VDD、第1電源電圧NVSS、及びスイッチング素子ハイサイドトランジスタ95及びローサイドトランジスタ96に流れる貫通電流Iの関係を示すタイミングチャートである。図2を参照して、時刻T1に電源が投入されてから時刻T2までの間、第2電源電圧VDDは不安定な値を示しながら所定の値となるまで上昇する。この間、負電圧源93、94は、第2電源電圧VDDが所定のレベルに達していないため動作せず、第1電源電圧NVSSは0Vを示す。このため、ノーマリオン型のハイサイドトランジスタ95、ローサイドトランジスタ96はともにオン状態となる。時刻T1から時刻T2までの間、ハイサイドトランジスタ95に供給される第3電源電圧VINは、第2電源電圧VDDの上昇に伴い増加するため、第3電源電圧VINによる貫通電流Iが、オン状態のハイサイドトランジスタ95及びローサイドトランジスタ96を介して流れ始める。時刻T2において、第2電源電圧VDDが所定の値に安定すると、負電圧源93、94は動作を開始し、第1電源電圧NVSS負電圧は低下し始める。しかし、第1電源電圧NVSSが、所定の値に安定する時刻T3までの間、ノーマリオン型のハイサイドトランジスタ95及びローサイドトランジスタ96がともにオン状態となる場合がある。この場合、第3電源電圧VINによる貫通電流Iが、ハイサイドトランジスタ95及びローサイドトランジスタ96を介して流れてしまう。以上のように、図1に示す電力変換回路において、第1電源電圧NVSS負電圧が十分に生成されていないタイミングでは、ハイサイドトランジスタ95とローサイドトランジスタ96の両方がオン状態になってしまい、大きな貫通電流が流れる場合がある。この貫通電流によって、電力変換回路の出力電圧Voutは不定になるため、負荷90が破壊される恐れがある。又、パワートランジスタ95、96も巨大な貫通電流による発熱で破壊する恐れがある。上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために、[発明を実施するための形態]で使用される番号符号が付加されている。ただし、付加された番号符号は、[特許請求の範囲]に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。本発明による電力変換回路は、相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ11及びローサイドトランジスタ12と、ハイサイドトランジスタ11及びローサイドトランジスタ12のゲートを相補に駆動する2つの駆動回路21、22とを具備する。ハイサイドトランジスタ11はノーマリオフ型トランジスタであり、ローサイドトランジスタ12は、ノーマリオン型トランジスタである。本発明による電力変換装置100、100’は、ハイサイドトランジスタ11及びローサイドトランジスタ12と、駆動回路21、22を含むゲート駆動回路200、300とを1つのパッケージとして樹脂により封止した半導体装置として構成されることが好ましい。他の観点において、本発明による電力変換方法は、相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ11及びローサイドトランジスタ12のゲートを相補に駆動する2つの駆動回路21、22を具備する電力変換回路の電力変換方法である。本発明による電力変換方法は、2つの駆動回路21、22の少なくとも一方の電源電圧VDD、NVSSが予め設定された値から外れた場合、2つの駆動回路の一方21が、ハイサイドトランジスタ11をオフ状態とするステップと、電源電圧が予め設定された値となる場合、2つの前記駆動回路21、22が、入力されたPWMPulseWidthModulation信号に従ってハイサイドトランジスタ11及びローサイドトランジスタ12のスイッチング動作を制御するステップとを具備する。本発明によれば、電力変換回路において、ノーマリオン型トランジスタを利用したスイッチング素子への貫通電流を抑制することができる。本発明による電力変換回路は、ハーフブリッジ回路のスイッチング素子を構成するハイサイドトランジスタとしてノーマリオフ型のGaNトランジスタを利用する。これにより、ハイサイドトランジスタは、負電圧第1電源電圧NVSSが不安定な時期にもオフ状態となるため、ハイサイドトランジスタに対する貫通電流を遮断することができる。本発明では、ローサイドトランジスタにFigureOfMeritFOMの優れたノーマリオン型のGaNトランジスタを利用しつつ、ハイサイドトランジスタとしてノーマリオフ型のGaNトランジスタを利用している。このため、本発明による電力変換回路は、高速動作に対応したスイッチング特性を実現しながら、負電圧第1電源電圧NVSSが不安定な時期に発生する貫通電流を防止することができる。以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。1.第1の実施の形態図3から図11を参照して、第1の実施の形態における電力変換回路を説明する。以下、図3から図11を参照して、第1の実施の形態における電力変換回路100の詳細を説明する。図3は、本発明による電力変換回路の第1の実施の形態における構成を示す図である。図3を参照して、第1の実施の形態における電力変換回路100は、ゲート駆動回路200ドライバICと、ハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ11及びローサイドトランジスタ12を具備する。すなわち、ハイサイドトランジスタ11のソースドレイン経路は、ローサイドトランジスタ12のソースドレイン経路と、直列に接続されている。第1の実施の形態におけるゲート駆動回路200は、駆動回路21、22、負電圧発生ブロック以下、負電圧源30と称す、ドライバ制御ブロック以下、ドライバ制御回路40と称すを具備し、ハイサイドトランジスタ11及びローサイドトランジスタ12を駆動する。本実施の形態では、ゲート駆動回路200、ハイサイドトランジスタ11、及びローサイドトランジスタ12のそれぞれは、例えば、1つの半導体基板チップに形成されて、1チップ化されていることが好ましい。1チップ化されたゲート駆動回路200、1チップ化されたハイサイドトランジスタ11、及び1チップ化されたローサイドトランジスタ12のそれぞれは、同一のリードフレームに設けられた3つのチップ搭載領域タブ上に搭載され、樹脂により封止されることにより、1つの半導体装置として構成されることが好ましい。すなわち、本発明による電力変換回路100は、3つの半導体チップを含むSiPSysteminPackage構成の半導体装置として1モジュール化されていることが好ましい。なお、図3の電力変換回路100、図8の電力変換回路100、図14の電力変換回路100’も、同様に、SiPSysteminPackage構成の半導体装置として1モジュール化されている。本発明によるハイサイドトランジスタ11は、負電圧が不安定な期間においても強制的にオフ状態とすることが可能なためノーマリオフ型のNチャネル型GaNトランジスタが好適に利用される。又、スイッチング性能の観点からローサイドトランジスタ12としてノーマリオン型のNチャネル型GaNトランジスタが好適に利用される。ハイサイドトランジスタ11のドレインには、入力電源端子101VINを介して第3電源電圧VINが供給され、ソースは出力端子120SWを介してローサイドトランジスタ12のドレインに接続される。ローサイドトランジスタ12のソースはパワー接地端子102PGNDを介して接地され、ドレインは出力端子120SW及び出力ノード104を介してハイサイドトランジスタ11のソースに接続される。出力端子120SWは、出力コイル61を介して負荷60例えばCPUに接続される。出力コイル61には、出力容量62が負荷60に対して並列に接続される。駆動回路21は、ドライバ制御回路40から出力された信号に応じて、ハイサイドトランジスタ11のゲートを駆動する。駆動回路21は、ダイオード154を介してドライバ電源端子103VDDから供給される第2電源電圧VDD、又はブート端子109BOOTから供給される電圧を高電位側の電源電圧とし、出力ノード104から供給される出力電圧SWを低電位側の電源電圧として動作するトーテムポール回路を備える。図3に示す駆動回路21は、一例としてCMOSComplementaryMetalOxideSemiconductorバッファであり、入力される信号をゲート駆動信号GHとして、出力ノード210を介してハイサイドトランジスタ11のゲートに出力する。駆動回路22は、ドライバ制御回路40から出力された信号に応じて、ローサイドトランジスタ12のゲートを駆動する。駆動回路22は、コントロール接地端子105から供給される接地電圧CGNDを高電位側の電源電圧とし、負電圧源30から供給される負電圧第1電源電圧NVSSを低電位側の電源電圧として動作するトーテムポール回路を備える。図3に示す駆動回路22は、一例としてCMOSバッファであり、入力される信号をゲート駆動信号GLとして、出力ノード220を介してローサイドトランジスタ12のゲートに出力する。尚、駆動回路22に供給される高電位側の電源電圧は接地電圧GNDに限らず、ノーマリオフ型トランジスタをオン状態とできる電圧であれば任意に設定できる。通常GaNトランジスタは、ノーマリオン型の方がノーマリオフ型よりも性能が良くかつ構造が比較的単純であるため、ノーマリオン型が多く採用されている。しかし、例えば図4に示すようにリセスゲート構造にすることで、ノーマリオフ型でもGaNトランジスタを構成できる。本発明では、このようなノーマリオフ型GaNトランジスタをハイサイドトランジスタ11として使用する。図4は、ハイサイドトランジスタ11として利用されるノーマリオフ型GaNトランジスタの構造の一例を示す断面図である。ここでは、リセスゲート構造のノーマリオフ型GaNトランジスタを一例として、その構造を説明する。図4を参照して、ハイサイドトランジスタ11は、シリコン基板510上に下層から順に形成されたAlN層511、GaN層512を備える。GaN層512上には、AlGaN層513、ソース電極514、ドレイン電極515が設けられる。ここで、AlGaN層513にはリセス部516が形成される。ゲート電極517は、リセス部516においてSiN膜518を介してGaN層512上に形成される。すなわち、AlGaN/GaNの積層構造におけるゲート部のみがリセスエッチされることにより、ハイサイドトランジスタ11は、メタルゲート電極517/ゲート絶縁膜SiN膜518/GaNGaN層512のMISMetalInsulatorSemiconductorゲート構造を形成している。AlN層511はバッファ層であり、その厚さは例えば0.1μmである。GaN層512は電子走行層であり、その厚さは例えば1μmである。AlGaN層513は、GaN層512よりも大きいバンドギャップエネルギーを持つ電子供給層である。AlGaN層513の組成は、例えばAl:22、Ga:78で形成される。GaN層512とAlGaN層513との界面において2次元電子ガス2DEG:2DimensionElectronGasが生成され、キャリアとしてGaN層512内を移動する。SiN膜518は、GaN層512及びAlGaN層513を覆うキャップ層として機能する。リセスゲート構造により、ゲート電極517近傍におけるGaN層512上のAlGaN層513の厚さが薄くなるここでは0。GaN層512は通常、真性半導体に近い状態で設計されているため、ゲート電圧が印加されない場合VH=0V、空乏層がゲート電極517直下のGaN層512まで広がってチャネルが形成されず、オフ状態となる。一方、ゲート電極517に十分な正電圧を印加すると、ゲート直下に蓄積層チャネルが形成されソース-ゲート間およびゲート-ドレイン間の電子蓄積層が接続され、オン状態となる。このようにリセスゲート構造では、ノーマリオフ特性となる。図4では、一例としてゲート直下のAlGaN層513の厚さを0としたがこれに限らず、ノーマリオフを実現できれば、任意の厚さに設定できる。図5は、ローサイドトランジスタ12として利用されるノーマリオン型GaNトランジスタの構造の一例を示す断面図である。ここでは、プレーナゲート構造のGaNHFETHeterostructureField-EffectTransistorを一例として、その構造を説明する。図5を参照して、ローサイドトランジスタ12は、シリコン基板520上に下層から順に形成されたAlN層521、GaN層522を備える。GaN層522上には、AlGaN層523、ソース電極525、ドレイン電極526が設けられる。又、AlGaN層523上には、SiN膜527を介してゲート電極524が形成される。AlN層521はバッファ層であり、その厚さは例えば0.1μmである。GaN層522は電子走行層であり、その厚さは例えば1μmである。AlGaN層523は、GaN層522よりも大きいバンドギャップエネルギーを持つ電子供給層である。AlGaN層523の組成は、例えばAl:22、Ga:78で形成される。GaN層522とAlGaN層513との界面において2次元電子ガス2DEGが生成されキャリアとしてGaN層522内を移動する。SiN膜527は、GaN層522及びAlGaN層523を覆うキャップ層として機能する。プレーナゲート構造では、AlGaN/GaN積層構造のヘテロ界面に誘起される高移動度かつ高密度の2次元電子ガスを利用して、GaNトランジスタ特有の低オン抵抗が実現される。一方、この半導体界面にはキャリア電子が蓄積し易い傾向が強いため、ゲートに電圧を印加しない状態VH=0Vではゲート電極524直下にキャリア電子が蓄積してオン状態となっている。しかし、ゲート電極524に負バイアスを印加することで、ゲート電極524直下にあるヘテロ界面のキャリア電子を枯渇させ、オフ状態にすることができる。このようにプレーナ構造のトランジスタは、ノーマリオン特性となる。従って、ノーマリオン型トランジスタのローサイドトランジスタ12をオフ状態とするためには、接地電圧GNDよりも低い負電圧がゲートに供給される必要がある。ハイサイドトランジスタ11、ローサイドトランジスタ12の構造やAlGaN層の組成は、上述に限らず、他の構造や組成のGaNトランジスタを利用できることは言うまでもない。例えば、AlGaN層のAl組成や厚さや、ゲート絶縁膜厚を制御することにより、閾値が-5V以上になるように設計することが可能である。あるいは、窒化物半導体の結晶成長方向に分極電界が生じないように、サファイア基板の10-12面上にFETを設けることでノーマリオン型トランジスタを実現してもよい。更に、ゲート直下にp型GaN層を形成した接合型電界効果トランジスタJFET:JunctionFieldEffectTransistorをハイサイドトランジスタ11として利用しても良い。本発明では、ハイサイドトランジスタ11及びローサイドトランジスタ12としてGaNトランジスタを用いることにより、通常のSiトランジスタに比べて低損失かつ低容量なスイッチが構成できる。これにより、電力変換回路100例えば、DC/DCコンバータのスイッチング損失が大幅に低減され、スイッチング周波数が高まるとともに、装置を小型化することが可能となる。又、本発明では、ゲート駆動回路200ドライバICとスイッチング素子ハイサイドトランジスタ11及びローサイドトランジスタ12がモジュール化されて一体となっている。この場合、各スイッチの距離が短く寄生インダクタンスが小さくなるため、スイッチング周波数が高まり更なる高速動作が可能となる。図6は、本発明に係るスイッチング素子に利用されるGaNトランジスタとSiデバイスとの電源効率の比較を示す図である。ここでは一例として、2MHz程度の高いスイッチング周波数で電力変換回路100を動作させたときの効果を示す図である。実線1は、ハイサイドトランジスタ11及びローサイドトランジスタ12としてGaNトランジスタを用いたときの負荷電流に対する電源効率を示す。実線2は、ハイサイドトランジスタ11及びローサイドトランジスタ12としてSiデバイスを用いたときの負荷電流に対する電源効率を示す。図6に示すように、GaNトランジスタの低容量性が顕著に現れ、従来のSiトランジスタに比べて電源効率が大幅に向上する。一般的にノーマリオフ型GaNトランジスタは、ノーマリオン型GaNトランジスタと比べて構造が複雑になり、素子の抵抗値が高い。しかしながら、電力変換回路100全体の損失に占めるハイサイドトランジスタ11の抵抗損失分の割合は、ローサイドトランジスタ12の抵抗損失成分に比べて低い。このため、ハイサイドトランジスタ11として比較的抵抗値の高いノーマリオフ型GaNトランジスタを用いても、電力変換回路100全体における損失の増加分はごくわずかとなる。又、ノーマリオフ型トランジスタに比べて低抵抗なノーマリオン型トランジスタをローサイドトランジスタ12として利用することで、電力変換回路100における損失の主要因となる抵抗損失を低減できる。本発明によるハイサイドトランジスタ11は、ノーマリオフ型トランジスタであるため、第2電源電圧VDDが不確定な場合でも、オフ状態となり、第3電源電圧VINによる貫通電流を防ぐ効果がある。一方ローサイドトランジスタ12はパワー接地端子102PGNDと出力端子120負荷60側との接続されているため、ローサイドトランジスタ12がオンしていてもハイサイドトランジスタ11がオフ状態であれば、パワー接地端子102PGNDと負荷60側と間で還流電流が流れるだけである。還流電流は素子破壊を引き起こす程の大きさはない。従って、ハイサイドトランジスタ11にノーマリオフ型トランジスタを利用することで、ローサイドトランジスタ12としてGaNトランジスタの特徴である低抵抗性能を有するノーマリオン型GaNトランジスタを使用することが可能となる。更に、本実施の形態では、ハイサイドトランジスタ11及びローサイドトランジスタ12としてGaNトランジスタに例示されるIII族窒化物半導体を利用しているが、これに限らず、SiCなどの他の化合物半導体でも同様の組み合わせハイサイドトランジスタ11がノーマリオフ型、ローサイドトランジスタがノーマリオン型が適用できる。図2に示すように、負電圧源30は、接地電圧CGND0Vよりも低い負電圧第1電源電圧NVSS、例えば-5Vを生成する。負電圧源30は、端子107CP、端子108CP-を介して容量204Cnに接続されるとともに、端子106を介して容量205Csに接続される。図7は、負電圧源30の構成の一例を示す図である。負電圧源30は、例えば、図7に示す降圧型チャージポンプによって構成され、スイッチ301~304を備える。スイッチ301は、ドライバ電源201第2電源電圧VDD、例えば5Vと端子107CPと間に接続され、ドライバ電源201と容量204Cnの一端との接続を制御する。スイッチ302は、端子108CP-と接地端子接地電圧GNDとの間に接続され、容量204Cnの他端と接地端子との接続を制御する。スイッチ303は、端子107CPと接地端子接地電圧GNDとの間に接続され、容量204Cnの一端と接地端子との接続を制御する。スイッチ304は、容量205Csが接続された電源端子106と端子107CPと間に接続され、容量204Cnの他端と容量205Csの一端との接続を制御する。図7を参照して、負電圧源30には、相互に相補なクロックパルス信号φ1、φ2が入力される。クロックパルス信号φ1がハイレベル、クロックパルス信号φ2がローレベルの期間、スイッチ301、302はオン、スイッチ303、304はオフとなる。これにより容量204Cnに電荷がチャージされる。クロックパルス信号φ1がローレベル、クロックパルスφ2がハイレベルの期間、スイッチ301、302はオフ、スイッチ303、304はオンとなる。この際、容量204、205にチャージされた電荷が、容量205Csにチャージさる。これにより容量205Csとスイッチ304との接続ノード電源端子106の電圧が、接地電圧CGNDよりも低い負電圧第1電源電圧NVSSとなる。例えば、スイッチ301が5Vのドライバ電源201第2電源電圧VDDに接続されている場合、負電圧源30は、-5Vの第1電源電圧NVSSを発生する。負電圧源30の構成は、安定的な第1電源電圧NVSSが供給できれば、チャージポンプに限らず、降圧型コンバータ等の他の構成によって実現されても構わない。図3を参照して、ドライバ制御回路40は、ドライバ電源端子103とコントロール接地端子105に接続され、入力端子110から入力されるPWM信号に応じた論理レベルの出力信号を駆動回路21、22に出力する。ドライバ制御回路40は、第1電源電圧NVSSが所定の電圧よりも高い場合予め設定された値から外れた場合、PWMに関わらずローレベル0の出力信号を駆動回路21、22に出力してハイサイドトランジスタ11及びローサイドトランジスタ12を強制的にオフ状態とする。一方、第1電源電圧NVSSが所定の電圧よりも低い場合予め設定された値の場合、PWM信号に応じた論理レベルの出力信号を駆動回路21、22に出力する。次に、図8から図11を参照して、本発明による電力変換回路100の第1の実施の形態における構成の具体例を説明する。図8は、図3に示す電力変換回路100の構成の具体例を示す図である。図8は、電力変換回路100としてDC/DCコンバータを一例とした構成を示す。図8を参照して、ドライバ制御回路40は、入力回路41、選択演算回路42、44、52、レベルシフタ43、45、46、オーバラッププロテクション回路47、負電圧監視回路50、反転バッファ51、スーパバイザ回路53、ブートスイッチ54を備える。負電圧源30はチャージポンプに例示され、図示しない発振回路CSCから出力されるクロックパルス信号φ1、φ2に応じて容量204Cn及び容量205Csをチャージすることで、電源端子106に負電圧第1電源電圧NVSSを供給する。負電圧監視回路50は、電源端子106の第1電源電圧NVSSの大きさを監視し、監視結果に応じた論理レベルの駆動制御信号RDYを出力する。例えば、負電圧監視回路50は、第1電源電圧NVSSが所定の電圧基準電圧Vtより高い場合、ローレベル0の駆動制御信号RDYを出力し、第1電源電圧NVSSが所定の電圧基準電圧Vtより低い場合、ハイレベル1の駆動制御信号RDYを出力する。図9は、本発明に係る負電圧監視回路50の構成の一例を示す図である。図9に示す負電圧監視回路50は、抵抗501Ra、502Rb、コンパレータ503、低電圧検出回路504、論理演算回路505を具備する。抵抗501の一端には第2電源電圧VDD例えば5Vが供給され、他端はノード506コンパレータ503の反転入力端子に接続される。抵抗502の一端には第1電源電圧NVSSが供給され、他端はノード506コンパレータ503の反転入力端子に接続される。コンパレータ503の非反転入力端子は基準電圧源507基準電圧Vrefに接続され、出力は論理回路505の入力に接続される。低電圧検出回路504は、UVLUnderVoltageLockoutに例示され、第2電源電圧VDDの低下を検出し、検出結果に応じた論理レベルの信号を論理演算回路505に出力する。例えば、低電圧検出回路504は、第2電源電圧VDDが所定の電圧より高い場合予め設定された値の場合、ハイレベル1の信号を出力し、第2電源電圧VDDが所定の電圧より低い場合予め設定された値からはずれた場合、ローレベル0の信号を出力する。論理演算回路505は、コンパレータ503からの出力信号と低電圧検出回路504からの出力信号の論理演算結果を駆動制御信号RDYとして出力する。ここでは、選択演算回路505はANDゲートが好適に利用され、入力信号の論理積を駆動制御信号RDYとして出力する。図9のような構成により、負電圧監視回路50では、第2電源電圧VDD例えば5Vと第1電源電圧NVSS例えば-5Vとの電位差が抵抗501Raと抵抗502Rbによって分圧され、コンパレータ503において分圧電圧Vcompと基準電圧Vrefとが比較される。コンパレータ503は、第2電源電圧VDDと第1電源電圧NVSSとの電位差と、抵抗501Raと抵抗502Rbの比とによって決まる分圧電圧Vcompが、基準電圧Vrefより低い場合、ハイレベル1の信号を出力し、分圧電圧Vcompが基準電圧Vrefよりも高い場合、ローレベル0の信号を出力する。すなわち、第1電源電圧NVSSが所定の電圧電圧Vtより高い場合、ハイレベル1の信号が論理演算回路505に入力され、第1電源電圧NVSSが所定の電圧電圧Vtより低い場合、ローレベル0の信号が論理演算回路505に入力される。この結果、論理演算回路505、すなわち負電圧監視回路50は、第1電源電圧NVSSが所定の電圧電圧Vtより高い場合、ローレベル0の駆動制御信号RDYを出力し、第1電源電圧NVSSが所定の電圧電圧Vtより低い場合、ハイレベル1の駆動制御信号RDYを出力することとなる。負電圧監視回路50は、第1電源電圧NVSSが所定の値電圧Vt以下に確定していないとき、スイッチング動作を許可しない信号レベルここでは一例としてローレベル0の駆動制御信号RDYを出力するフェールセーフ機能。一方、第1電源電圧NVSSが所定の値電圧Vt以下に確定すると、負電圧監視回路50は、スイッチング動作を許可する信号レベルここでは一例としてローレベル1の駆動制御信号RDYを出力する。第1電源電圧NVSSは、第2電源電圧VDDの投入時や遮断時、あるいは負電圧源30に異常が発生した時等、不安定な値を示し予め決められた値電圧Vtよりも大きくなる場合がある。図10を参照して、第1電源電圧NVSSが不安定な状態から所定の値に安定するまでの負電圧監視回路50の動作の一例を説明する。図10は、本発明に係る負電圧監視回路の電源投入時の動作を示すタイミングチャートである。図10を参照して、時刻T1に電力変換回路100のドライバ電源第2電源電圧VDDが投入されてから時刻T2までの間、第2電源電圧VDDは不安定な値を示しながら所定の値となるまで上昇する。この間、負電圧源30は、第2電源電圧VDDが所定のレベルに達していないため動作せず、第1電源電圧NVSSは0Vを示す。負電圧監視回路50は、分圧電圧Vcompが基準電圧Vrefよりも高いため、ローレベル0の駆動制御信号RDYを出力する。これにより、駆動回路21は、PWM信号の値に関わらずローレベル0のゲート駆動信号GHを出力ノード210ハイサイドトランジスタ11のゲートに供給し、ハイサイドトランジスタ11を強制的にオフ状態とする。又、駆動回路22は、PWM信号の値に関わらずローレベル0のゲート駆動信号GLを出力ノード220ローサイドトランジスタ12のゲートに供給し、ローサイドトランジスタ12を強制的にオフ状態とする。尚、第2電源電圧VDDの値が所定のレベルに確定する前は、基準電圧Vref等が安定していないため、コンパレータ503の出力がハイレベル1になることがある。しかし、この期間、低電圧検出回路504の出力信号はローレベル0を示すため、負電圧監視回路50は、ローレベル0の駆動制御信号RDYを出力することとなる。時刻T2において、第2電源電圧VDDが所定の値に安定すると、負電圧源30は動作を開始し、第1電源電圧NVSSは低下し始める。時刻T2から、分圧電圧Vcompが基準電圧Vrefよりも低くなる時刻T3までの間、負電圧監視回路50は、ローレベル0の駆動制御信号RDYを出力する。これにより、駆動回路21は、PWM信号の値に関わらず、出力ノード210ハイサイドトランジスタ11のゲートにローレベル0のゲート駆動信号GHを供給し、ハイサイドトランジスタ11を強制的にオフ状態とする。又、又、駆動回路22は、PWM信号の値に関わらずローレベル0のゲート駆動信号GLを出力ノード220ローサイドトランジスタ12のゲートに供給し、ローサイドトランジスタ12を強制的にオフ状態とする。本実施の形態におけるゲート駆動回路200では、ドライバ電源第2電源電圧VDDが投入される時刻T1から、第1電源電圧NVSSが基準電圧Vrefを下回る時刻T3までの期間、ドライバ制御回路40によってハイサイドトランジスタ11及びローサイドトランジスタ12を強制的にオフ状態としている。この結果、第3電源電圧VINに起因したハーフブリッジ回路におけるスイッチング素子ハイサイドトランジスタ11、ローサイドトランジスタ12への貫通電流が阻止される。時刻T3以降、第1電源電圧NVSSが電圧Vt以下に安定すると分圧電圧Vcompが基準電圧Vrefを下回るため、負電圧監視回路50は、ハイレベル1の駆動制御信号RDYを出力する。これにより、駆動回路21、22は、PWM信号の信号レベルに応じた信号レベルのゲート駆動信号GH、GLを出力する通常動作モードに移行し、スイッチング動作による電力変換が行われる。負電圧監視回路50は、図9の様に構成できるが、第1電源電圧NVSSが所定のレベルに達したか否かを検出しその検出結果を駆動制御信号RDYとして出力できれば、その構成はこれに限らない。負電圧監視回路50からの駆動制御信号RDYは、選択演算回路やレベルシフタを介して駆動回路21、22に入力される。図8を参照して、駆動制御信号RDYは選択演算回路52に入力される。選択演算回路52には、駆動制御信号RDYの反転信号と、反転バッファ51から出力されたディセーブル信号と、スーパバイザ回路53からの出力信号とが入力される。詳細には、反転バッファ51は、ドライバ電源201に接続されたディセーブル端子113に供給される電圧第2電源電圧VDDの示す論理値を反転し、ディセーブル信号として選択演算回路52に出力する。スーパバイザ回路53は、UVLに例示され、ドライバ電源端子103に供給される電圧第2電源電圧VDDが所定の値規定値か否かを示す信号を選択演算回路52に出力する。例えば、スーパバイザ回路53は、第2電源電圧VDDが所定の値を越える場合規定の値に達していた場合、ローレベル0の信号を出力し、所定のレベル以下の場合、ハイレベル1を出力する。選択演算回路52は、入力信号の論理演算結果を選択演算回路42、44に出力する。ここでは、選択演算回路52は、NORゲートが好適に利用され、入力信号の否定論理和を選択演算回路42、44に出力する。第2電源電圧VDDが規定レベル以下の場合予め設定された値から外れた場合、反転バッファ51又はスーパバイザ回路53からハイレベル1の信号が選択演算回路52に入力される。この場合、選択演算回路52は、駆動制御信号RDYに関わらずローレベル0の出力信号を選択回路42、44に出力する。一方、第2電源電圧VDDが規定レベルで安定して供給されている場合予め設定された値の場合、反転バッファ51やスーパバイザ回路53からローレベル0の信号が選択演算回路52に入力される。この場合、選択演算回路52は、駆動制御信号RDYが示す論理値の反転値に応じた演算結果を選択演算回路42、44に出力する。例えば、選択演算回路52は、ハイレベル1の駆動制御信号RDYに応じてハイレベル1の信号を出力し、ローレベル0の駆動制御信号RDYに応じてローレベル0の信号を出力する。従って、選択演算回路52は、第1電源電圧NVSSが規定の電圧Vtよりも高いとき、これを示すローレベル0の信号を選択演算回路42、44に出力し、第1電源電圧NVSSが規定の電圧Vtより低いとき、これを示すハイレベル1の信号を選択演算回路42、44に出力する。入力回路41は、入力端子110から入力されるPWM信号をTTLレベルの信号に変換し、選択演算回路42、44に出力する。オーバラッププロテクション回路47は、駆動回路21から出力される駆動信号GHをレベルシフトした後に選択演算回路44に出力する。この際、駆動信号GHは、その論理レベルが反転されて選択演算回路44に入力される。又、オーバラッププロテクション回路47は、駆動回路22から出力される駆動信号GLをレベルシフトした後に選択演算回路42に出力する。この際、駆動信号GLは、その論理レベルが反転されて選択演算回路42に入力される。これにより、ハイサイドトランジスタ11及びローサイドトランジスタ12のオン期間及びオフ期間のオーバラップが解消される。選択演算回路42は、入力回路41からのPWM信号、選択演算回路52からの出力信号、オーバラッププロテクション回路47からの出力信号の反転信号を入力とし、その論理演算結果をレベルシフタ43に出力する。ここでは、選択演算回路42は、ANDゲートが好適に利用され、入力信号の論理積を出力する。例えば、選択演算回路52からの出力信号がローレベル0である場合、すなわち、第1電源電圧NVSSが規定の電圧Vtよりも高い場合や第2電源電圧VDDが規定レベルに達していない場合、選択演算回路42は、他の入力信号に関わらずローレベル0の出力信号をレベルシフタ43に出力する。一方、選択演算回路52からの出力信号がハイレベル1である場合、すなわち、第2電源電圧VDDが規定レベルに達し、第1電源電圧NVSSが規定の電圧Vtよりも低い場合、選択演算回路42は、オーバラッププロテクション回路47からの出力信号の反転信号とPWM信号との論理積をレベルシフタ43に出力する。選択演算回路44は、入力回路41からのPWM信号の反転信号、選択演算回路52からの出力信号、オーバラッププロテクション回路47からの出力信号の反転信号を入力とし、その論理演算結果をレベルシフタ45に出力する。ここでは、選択演算回路44は、ANDゲートが好適に利用され、入力信号の論理積を出力する。例えば、選択演算回路52からの出力信号がローレベル0である場合、すなわち、第1電源電圧NVSSが規定の電圧Vtよりも高い場合や第2電源電圧VDDが規定レベルに達していない場合、選択演算回路44は、他の入力信号に関わらずローレベル0の出力信号をレベルシフタ45に出力する。一方、選択演算回路52からの出力信号がハイレベル1である場合、すなわち、第2電源電圧VDDが規定レベルに達し、第1電源電圧NVSSが規定の電圧Vtよりも低い場合、選択演算回路44は、オーバラッププロテクション回路47からの出力信号の反転信号とPWM信号との論理積をレベルシフタ45に出力する。レベルシフタ43は、電圧範囲が第2電源電圧VDDレベルから接地電圧CGNDレベルの論理信号を、ブート端子109から供給される電圧レベルから、出力ノード電圧SWレベルの電圧範囲の論理信号に変換する。ゲート駆動回路200には、外部のブートストラップ容量203を介して出力ノード104SWに接続されたブート端子109BOOTが設けられる。駆動回路12及びレベルシフタ43は、ブートスイッチ54を介してドライバ電源端子103VDDに接続されるとともにブート端子109BOOTに共通接続される。ブートスイッチ54のオンオフは、オーバラッププロテクション回路46によって制御される。尚、ブートスイッチ54は、図3に示すダイオード154に置換され得る。出力ノード104に供給される出力電圧SWがローレベル0になると、オーバラッププロテクション回路47は、ブートスイッチ54をオン状態に制御する。これにより、ブートストラップ容量203は、ドライバ電源201により充電される。一方、出力電圧SWがハイレベル1になると、オーバラッププロテクション回路47は、ブートスイッチ54をオフ状態に制御する。このとき、ブートストラップ容量203の負側端子出力ノード104は、ハイレベル、すなわち第3電源電圧VINとなっているため、ブートストラップ容量203の正側端子ブート端子109の電位は、第3電源電圧VIN以上に上昇する。駆動回路21は、ブート端子109から供給される電圧と、出力ノード104に供給される出力電圧SWとを電源電圧として動作し、ハイサイドトランジスタ11のゲートを駆動するため、駆動回路21には、ハイサイドトランジスタ11がオンのときもオフのときも安定した電源電圧が供給されることとなる。レベルシフタ45は、電圧範囲が第2電源電圧VDDレベルから接地電圧CGNDレベルの論理信号を、接地電圧CGNDレベルから第1電源電圧NVSSレベルの論理信号に変換する。図11は、本発明に係るレベルシフタ45の構成の一例を示す図である。図11を参照して、レベルシフタ45は、反転バッファ451、Pチャネル型MOSトランジスタ452、バッファ453を備える。反転バッファ451は、高位側電源電圧として供給される第2電源電圧VDDと、低位側電源電圧として供給される接地電圧CGNDとに応じて動作し、入力信号の論理レベルを反転してPチャネル型MOSトランジスタ452のゲートに出力する。Pチャネル型MOSトランジスタ452は、ドレインがバッファ453の入力端子及び電源端子106NVSSに接続され、ソースがドライバ電源端子103VDDに接続される。Pチャネル型MOSトランジスタ452は、ゲートに入力される信号レベルに応じてドライバ電源端子103及び電源端子106の一方と、バッファ453の入力端子との接続を制御する。バッファ453は、高位側電源電圧として供給される接地電圧CGND0Vと、低位側電源電圧として供給される第1電源電圧NVSSとに応じて動作し、入力信号に応じた信号レベルの信号を駆動回路22に出力する。このような構成により、レベルシフタ45は、選択演算回路44から入力された論理信号の電圧範囲を、駆動回路22の動作電圧範囲に変換する。尚、Pチャネル型MOSトランジスタ452は第2電源電圧VVSSと第2電源電圧VDDとの電圧耐圧を満たす素子である。駆動回路21は、レベルシフタ43から出力された信号をゲート駆動信号GHとして、出力ノード210ハイサイドトランジスタ11のゲート及び、オーバラッププロテクション回路47に出力する。駆動回路22は、レベルシフタ45から出力された信号をゲート駆動信号GLとして、出力ノード220ハイサイドトランジスタ11のゲートに出力する。又、ゲート駆動信号GLは、レベルシフタ46を介してオーバラッププロテクション回路47に入力される。レベルシフタ46は、電圧範囲が接地電圧CGNDレベルから第1電源電圧NVSSレベルの論理信号を、第2電源電圧VDDレベルから接地電圧CGNDレベルの論理信号に変換する。図12は、本発明に係るレベルシフタ46の構成の一例を示す図である。図12を参照して、レベルシフタ46は、反転バッファ461、Nチャネル型MOSトランジスタ462、バッファ463を備える。反転バッファ461は、高位側電源電圧として供給される接地電圧CGNDと、低位側電源電圧として供給される第1電源電圧NVSSとに応じて動作し、入力信号の論理レベルを反転してNチャネル型MOSトランジスタ462のゲートに出力する。Nチャネル型MOSトランジスタ462は、ドレインがバッファ463の入力端子及びドライバ電源端子103VDDに接続され、ソースが電源端子106NVSSに接続される。Nチャネル型MOSトランジスタ462は、ゲートに入力される信号レベルに応じてドライバ電源端子103及び電源端子106の一方と、バッファ463の入力端子との接続を制御する。バッファ463は、高位側電源電圧として供給される第2電源電圧VDDと、低位側電源電圧として供給される接地電圧CGNDとに応じて動作し、入力信号に応じた信号レベルの信号をオーバラッププロテクション回路47に出力する。このような構成により、レベルシフタ43は、ゲート駆動信号GLの電圧範囲を、オーバラッププロテクション回路47及び選択演算回路42、44の動作電圧範囲に変換する。尚、Nチャネル型MOSトランジスタ432は第2電源電圧VDDと第1電源電圧NVSSの電圧耐圧を満たす素子である。以上のような構成により、本発明によるゲート駆動回路200は、第2電源電圧VDDが規定レベルで安定し、且つ第1電源電圧NVSSが所定の電圧Vt以下である場合、すなわち、第2電源電圧VDD及び第1電源電圧NVSSが予め設定された値である場合、PWM信号に応じた信号レベルのゲート駆動信号GH、GLを出力することで、ハイサイドトランジスタ11及びローサイドトランジスタ12のスイッチング動作を制御する。一方、第2電源電圧VDDが規定レベルに達しない場合予め設定された値から外れた場合、あるいは第1電源電圧NVSSが所定の電圧Vtより高い不安定な値を示す場合予め設定された値から外れた場合、ゲート駆動回路200は、ハイサイドトランジスタ11及びローサイドトランジスタ12を強制的にオフ状態とし、第3電源電圧VINに起因する貫通電流を防止する。第1の実施の形態における電力変換回路の適用例図13は、第1の実施の形態における電力変換を利用した多相式ボルテージレギュレータ以下VRと称すの構成の一例を示す図である。VRは、複数の電源変換回路100-1~100-nnは2以上の整数と、電源コントローラ400を具備する。複数の電源変換回路100-1~100-nは、CPUやMPUに例示される負荷60に対し、複数の出力コイル61-1~61-nを介して並列に接続される。複数の電源変換回路100-1~100-nの構成は、図8に示すとおりであり、第2電源電圧VDDドライバ電源電圧として-5Vが供給され、第3電源電圧VIN入力電圧として12Vが供給される。複数の電源変換回路100-1~100-nのそれぞれは、例えばDC/DCコンバータとして機能し、12Vの入力電圧を1.0Vの出力電圧Voutとして負荷60に出力する。電源コントローラ400は、電源変換回路100-1~100-nに対応するPWM信号PWM1~PWMnを出力する。電源コントローラ400は、異なる位相のPWM信号PWM1~PWMnを出力することで電源変換回路100-1~100-nのスイッチング動作を制御する。このように、複数の電力変換回路100を並列接続し、異なる位相で動作させることで、電力変換回路100に流れる電流を分散することができるため、大電流出力と高負荷応答特性を実現できる。近年、MPUの動作電圧は低下し、その消費電流は増大している。又、MPUでは高速な電流変動が起こるため、大電流出力と高負荷応答特性を有するMPU電源が必要とされている。本発明によれば、GaNトランジスタをスイッチング素子として利用しているため、このような要求に対応するMPU電源を提供できるとともに、電源電圧VDDや負電圧が不確定なときの貫通電流を阻止できるため、MPUに対して安定した電源供給が可能となる。2.第2の実施の形態第1の実施の形態における電力変換回路100は、ハイサイドトランジスタ11、ローサイドトランジスタ12、ゲート駆動回路200ドライバICを一体化したモジュール構成で示したが、それぞれ個別素子で構成しても良い。又、PWM信号を生成し、電力変換のためのスイッチング動作を制御するコントローラ機能をドライバ制御回路40とともに専用ICとしても良い。図14は、本発明による電力変換回路の第2の実施の形態における構成を示す図である。図14を参照して、第2の実施の形態における電力変換回路100’は、ゲート駆動回路300コントローラICと、ハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ11及びローサイドトランジスタ12を具備する。第2の実施の形態におけるゲート駆動回路300は、駆動回路21、22、負電圧源30、ドライバ制御回路40、電源制御ブロック500以下、電源制御回路500と称すを具備し、ハイサイドトランジスタ11及びローサイドトランジスタ12を駆動する。本実施の形態では、ゲート駆動回路300、ハイサイドトランジスタ11及びローサイドトランジスタ12のそれぞれは、例えば、1つの半導体基板チップに形成されて、1チップ化されていることが好ましい。又、1チップ化されたゲート駆動回路200、1チップ化されたハイサイドトランジスタ11、及び1チップ化されたローサイドトランジスタ12のそれぞれは、同一のリードフレームに設けられた3つのチップ搭載領域タブ上に搭載され、樹脂により封止されることにより、1つの半導体装置として構成されることが好ましい。すなわち、本発明による電力変換回路100’は、3つの半導体チップを含むSiPSysteminPackage構成の半導体装置として1モジュール化されていることが好ましい。駆動回路21、22、負電圧源30、ドライバ制御回路40の構成は、第1の実施の形態と同様であるため、その説明は省略する。電源制御回路500は、電源端子114からの電源電圧VCCと接地端子115からの接地電圧GNDに応じて動作し、ドライバ制御回路40に対しPWM信号を出力する。ドライバ制御回路40は、PWM信号に応じた論理レベルの出力信号を駆動回路21、22に出力する。又、出力コイル61と出力容量62との接続ノードに抵抗63、64が直列に接続され、抵抗63、64の接続ノードは、電源制御回路500に接続する。これにより、電力変換回路100’から負荷60に出力される出力電圧VOUTが抵抗63、64によって分圧されて電源制御ブロックに帰還する。電源制御回路500は、帰還電圧と図示しない入力信号に応じたPWM信号を生成し、ドライバ制御回路40に出力する。以上のように本発明による電力変換回路100、100’は、電源投入時やシステム電源の遮断時、あるいは負電圧源の故障等によって第2電源電圧VDDや第1電源電圧NVSSが規定のレベルに達してない場合、ハイサイドトランジスタ11及びローサイドトランジスタ12を強制的にオフ状態とする。これにより、第3電源電圧VINに起因する貫通電流を防止し、負荷60やハイサイドトランジスタ11及びローサイドトランジスタ12の破壊を防ぐことが可能となる。本発明によれば、負電圧第1電源電圧NVSSが不安定なときでも貫通電流を防止できるため、電力変換回路として機能するブリッジ回路のスイッチ素子として、ノーマリオン型のパワートランジスタ、特にFigureOfMeritFOMの優れたノーマリオン型のGaNトランジスタを利用することが可能となる。又、ノーマリオン型デバイスは、通常ゲートに負電圧を印加しなければならないが、この負圧作成回路ここでは負電圧源30を専用のドライバIC内に搭載することで、システムの煩雑さを軽減できる。以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第1及び第2の実施の形態では、キャリアの移動度が高く低抵抗で電力損失が小さいことから、ハイサイドトランジスタ11及びローサイドトランジスタ12としてNチャネル型トランジスタを好適に利用している。しかし、ハイサイドトランジスタ11及びローサイドトランジスタ12の少なくとも一方にPチャネル型トランジスタを利用しても構わない。ハイサイドトランジスタ11にPチャネル型トランジスタを利用する場合、貫通電流を遮断するために出力される駆動制御信号GHの信号レベルは、上述の実施の形態に対し反転することは言うまでもない。上述の実施の形態では、第2電源電圧VDD又は第1電源電圧NVSSに応じてハイサイドトランジスタ11及びローサイドトランジスタ12の両方を強制的にオフ状態としているが、少なくともハイサイドトランジスタ11が強制的にオフ状態とできれば、ローサイドトランジスタ12をオフ状態としなくても良い。この場合、ローサイドトランジスタをオフ状態とする構成は不要となる。又、ハイサイドトランジスタ11及びローサイドトランジスタ12は、1つチップ半導体基板上に形成されてもよい。