半導体からなる基板と、半導体からなり、前記基板上に形成されたバッファ層と、前記バッファ層上に形成され、導電型が第1導電型である半導体からなるドリフト層と、前記ドリフト層の前記バッファ層とは反対側の主面を含むように前記ドリフト層内に形成され、導電型が第2導電型であるボディ領域と、前記ボディ領域上に形成された第1電極と、前記基板の前記バッファ層とは反対側の主面上に形成された第2電極とを備え、前記バッファ層と前記ボディ領域とに挟まれる前記ドリフト層の領域には、前記ドリフト層内の他の領域よりも不純物濃度が高い電流パス領域が形成されている、半導体装置。前記電流パス領域の不純物濃度は前記バッファ層の不純物濃度よりも低い、請求項1に記載の半導体装置。前記電流パス領域の不純物濃度は、前記ボディ領域側よりも前記バッファ層側において高くなっている、請求項1または2に記載の半導体装置。前記電流パス領域はエピタキシャル成長により形成される、請求項1~3のいずれか1項に記載の半導体装置。前記ボディ領域と前記電流パス領域との距離は、前記バッファ層と前記電流パス領域との距離よりも小さくなっている、請求項1~4のいずれか1項に記載の半導体装置。近年、高効率化、低損失化が求められる中、上記縦型半導体装置に対しては、オン抵抗のさらなる低減が求められている。本発明はこのような課題に対応するためになされたものであって、その目的は、オン抵抗を低減することが可能な半導体装置を提供することである。本発明に従った半導体装置は、半導体からなる基板と、半導体からなり、基板上に形成されたバッファ層と、バッファ層上に形成され、導電型が第1導電型である半導体からなるドリフト層と、ドリフト層のバッファ層とは反対側の主面を含むようにドリフト層内に形成され、導電型が第2導電型であるボディ領域と、ボディ領域上に形成された第1電極と、基板のバッファ層とは反対側の主面上に形成された第2電極とを備えている。そして、バッファ層とボディ領域とに挟まれるドリフト層の領域には、ドリフト層内の他の領域よりも不純物濃度が高い電流パス領域が形成されている。本発明の半導体装置は、上記第1電極と第2電極との間に電流が流れる縦型半導体装置である。従来の縦型半導体装置においては、ドリフト層のうちバッファ層とボディ領域とに挟まれる領域は、電流の流路として十分に活用されない。これに対し、本発明の半導体装置においては、不純物濃度が高い電流パス領域がバッファ層とボディ領域とに挟まれる領域に形成される。そのため、当該電流パス領域を通ってバッファ層とボディ領域とに挟まれる領域に電流が導かれる。これにより、バッファ層とボディ領域とに挟まれるドリフト層の領域が電流の流路として十分に活用される。その結果、本発明の半導体装置によれば、オン抵抗を低減することが可能な半導体装置を提供することができる。ここで、不純物とは、半導体内に多数キャリアを発生させるために意図的に添加される物質を意味する。上記半導体装置においては、電流パス領域の不純物濃度はバッファ層の不純物濃度よりも低くてもよい。また、上記半導体装置においては、電流パス領域の不純物濃度は、ボディ領域側よりもバッファ層側において高くなっていてもよい。このようにすることにより、電界集中を緩和することができる。なお、電流パス領域の不純物濃度は、ボディ領域側からバッファ層側に向けて連続的に高くなっていてもよいし、段階的に高くなっていてもよい。上記半導体装置においては、電流パス領域はエピタキシャル成長により形成されてもよい。これにより、容易に電流パス領域を形成することができる。なお、電流パス領域は、たとえばイオン注入によって形成することも可能である。上記半導体装置においては、ボディ領域と電流パス領域との距離は、バッファ層と電流パス領域との距離よりも小さくなっていてもよい。このようにすることにより、バッファ層とボディ領域とに挟まれるドリフト層の領域を電流の流路として一層効率的に活用することができる。上記半導体装置は、DiMOSFETDoubleImplantedMOSFETであってもよい。DiMOSFETの構造は、本発明の半導体装置の適用に好適である。以上の説明から明らかなように、本発明の半導体装置によれば、オン抵抗を低減することが可能な半導体装置を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。図1を参照して、本発明の一実施の形態である半導体装置について説明する。本実施の形態における半導体装置DiMOSFETであるMOSFET100は、導電型がn型第1導電型である炭化珪素基板1と、炭化珪素からなり導電型がn型であるバッファ層2と、炭化珪素からなり導電型がn型のドリフト層3と、導電型がp型第2導電型の一対のp型ボディ領域4と、導電型がn型のn領域5と、導電型がp型のp領域6とを備えている。バッファ層2は、炭化珪素基板1の一方の主面1A上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層3は、バッファ層2上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層3に含まれるn型不純物は、たとえばN窒素であり、バッファ層2に含まれるn型不純物よりも低い濃度密度で含まれている。バッファ層2およびドリフト層3は、炭化珪素基板1の一方の主面1A上に形成されたエピタキシャル成長層である。そして、バッファ層2とp型ボディ領域4とに挟まれるドリフト層3の領域には、ドリフト層3内の他の領域よりも不純物濃度が高い電流パス領域としての電流パス層32が形成されている。より具体的には、ドリフト層3は、バッファ層2上に接触して配置される第1ドリフト層31と、第1ドリフト層31上に配置される電流パス領域としての電流パス層32と、電流パス層32上に配置される第2ドリフト層33とを含んでいる。第1ドリフト層31における不純物濃度はたとえば1.0×1014cm-3以上1.0×1016cm-3以下程度とし、第2ドリフト層33における不純物濃度は、たとえば1.0×1014cm-3以上2.0×1018cm-3以下程度とし、電流パス層32における不純物濃度は、たとえば1.0×1016cm-3以上1.0×1018cm-3以下程度とすることができる。また、電流パス層32の厚みは0.1μm以上2.0μm以下程度とすることができる。さらに、電流パス層32とp型ボディ領域4との距離は、たとえば0.05μm以上0.5μm以下程度とすることができる。より好ましくは、不純物濃度が第1ドリフト層31よりも第2ドリフト層33において大きいという関係を満たすと、JFET抵抗を低くすることができる。より好ましくは電流パス層32の不純物濃度が第2ドリフト層33の不純物濃度以上であるという関係を満たすと、電流広がりの効果を得つつ、JFET領域直上の酸化膜への電界集中を緩和することができる。一対のp型ボディ領域4は、エピタキシャル成長層ドリフト層3において、炭化珪素基板1側の主面とは反対側の主面3Aを含むように互いに分離して形成され、p型不純物導電型がp型である不純物を含むことにより、導電型がp型となっている。p型ボディ領域4に含まれるp型不純物は、たとえばアルミニウムAl、硼素Bなどである。n領域5は、上記主面3Aを含み、かつp型ボディ領域4に取り囲まれるように、一対のp型ボディ領域4のそれぞれの内部に形成されている。n領域5は、n型不純物、たとえばPなどをドリフト層3に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域6は、上記主面3Aを含み、かつp型ボディ領域4に取り囲まれるとともに、n領域5に隣接するように一対のp型ボディ領域4のそれぞれの内部に形成されている。p領域6は、p型不純物、たとえばAlなどをp型ボディ領域4に含まれるp型不純物よりも高い濃度密度で含んでいる。さらに、図1を参照して、MOSFET100は、ゲート絶縁膜としてのゲート酸化膜91と、ゲート電極93と、一対のソースコンタクト電極92と、層間絶縁膜94と、ソース配線95と、ドレイン電極96とを備えている。ゲート酸化膜91は、主面3Aに接触し、一方のn領域5の上部表面から他方のn領域5の上部表面にまで延在するようにドリフト層の主面3A上に形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極93は、一方のn領域5上から他方のn領域5上にまで延在するように、ゲート酸化膜91に接触して配置されている。また、ゲート電極93は、不純物が添加されたポリシリコン、Alなどの導電体からなっている。ソースコンタクト電極92は、一対のn領域5上のそれぞれから、ゲート酸化膜91から離れる向きに延在してp領域6上にまで達するとともに、主面3Aに接触して配置されている。また、ソースコンタクト電極92は、たとえばNixSiyニッケルシリサイドなど、n領域5とオーミックコンタクト可能な材料からなっている。層間絶縁膜94は、ドリフト層3の主面3A上においてゲート電極93を取り囲み、かつ一方のp型ボディ領域4上から他方のp型ボディ領域4上にまで延在するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。ソース配線95は、ドリフト層3の主面3A上において、層間絶縁膜94を取り囲み、かつソースコンタクト電極92の上部表面上にまで延在している。また、ソース配線95は、Alなどの導電体からなり、ソースコンタクト電極92を介してn領域5と電気的に接続されている。ドレイン電極96は、炭化珪素基板1においてドリフト層3が形成される側とは反対側の主面に接触して形成されている。このドレイン電極96は、たとえばNixSiyなど、炭化珪素基板1とオーミックコンタクト可能な材料からなっており、炭化珪素基板1と電気的に接続されている。次に、MOSFET100の動作について説明する。図1を参照して、ゲート電極93の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜91の直下に位置するp型ボディ領域4とドリフト層3との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極93に閾値電圧以上の電圧を印加すると、p型ボディ領域4のゲート酸化膜91と接触する付近であるチャネル領域41において、反転層が形成される。その結果、n領域5とドリフト層3とが電気的に接続され、ソース配線95とドレイン電極96との間に電流が流れる。ここで、オン状態のMOSFET100においては、ソース配線95から供給された電子は、ソースコンタクト電極92、n領域5、反転層が形成されたチャネル領域41、ドリフト層3、バッファ層2および炭化珪素基板1を通ってドレイン電極96に到達する。このとき、電流パス領域としての電流パス層32が形成されない従来のMOSFETにおいては、図1を参照して、チャネル領域41を通過して互いに対向するp型ボディ領域4に挟まれるドリフト層3内の領域に到達した電子は、矢印αに沿って僅かに流路を拡大しつつドリフト層3、バッファ層2および炭化珪素基板1を通過してドレイン電極96へと向かう。その結果、ドリフト層3のうちバッファ層2とp型ボディ領域4とに挟まれる領域は、電流の流路として十分に活用されない。これに対し、本実施の形態におけるMOSFET100においては、不純物濃度の高い電流パス領域としての電流パス層32がバッファ層2とp型ボディ領域4とに挟まれる領域に形成されている。より具体的には、電流パス層32は、ドリフト層3においてバッファ層2とp型ボディ領域4とが対向する領域からバッファ層2とゲート酸化膜91とが対向する領域にまで延在するように形成されている。別の観点から説明すると、電流パス層32はバッファ層2の主面に沿って、バッファ層2の主面にほぼ並行に延在する単一の層として形成されている。そのため、第2ドリフト層33に到達した電子は、矢印αに沿って移動するだけでなく、矢印βに沿って電流パス層32において流路を大きく拡大し、第1ドリフト層31、バッファ層2および炭化珪素基板1を通過してドレイン電極96へと向かう。これにより、バッファ層2とp型ボディ領域4とに挟まれるドリフト層3の領域が電流の流路として十分に活用される。その結果、本実施の形態におけるMOSFET100は、オン抵抗を低減することが可能な半導体装置となっている。次に、実施の形態1におけるMOSFET100の製造方法の一例について、図2~図5を参照して説明する。図2を参照して、本実施の形態におけるMOSFET100の製造方法では、まず工程S110として炭化珪素基板準備工程が実施される。この工程S110では、図3を参照して、単結晶炭化珪素からなり、導電型がn型である炭化珪素基板1が準備される。次に、エピタキシャル成長工程が実施される。このエピタキシャル成長工程では、工程S120としてのバッファ層形成工程、工程S130としての第1ドリフト層形成工程、工程S140としての電流パス層形成工程、工程S150としての第2ドリフト層形成工程が順次実施される。この工程S120~S150は、図3を参照して、炭化珪素基板1の一方の主面1A上に各層に応じた不純物を添加しつつ炭化珪素をエピタキシャル成長させることにより、バッファ層2、第1ドリフト層31、電流パス層32および第2ドリフト層33が順次形成される。これにより、炭化珪素基板1上にバッファ層2およびドリフト層3が形成される。次に、工程S160としてイオン注入工程が実施される。この工程S160では、図3および図4を参照して、まずp型ボディ領域4を形成するためのイオン注入が実施される。具体的には、たとえばAlアルミニウムイオンがドリフト層3第2ドリフト層33に注入されることにより、p型ボディ領域4が形成される。次に、n領域5を形成するためのイオン注入が実施される。具体的には、たとえばPリンイオンがp型ボディ領域4に注入されることにより、p型ボディ領域4内にn領域5が形成される。さらに、p領域6を形成するためのイオン注入が実施される。具体的には、たとえばAlイオンがp型ボディ領域4に注入されることにより、p型ボディ領域4内にp領域6が形成される。上記イオン注入は、たとえばドリフト層3の主面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。次に、工程S170として活性化アニール工程が実施される。この工程S170では、たとえばアルゴンなどの不活性ガス雰囲気中において1700°Cに加熱し、30分間保持する熱処理が実施される。これにより、上記工程S160において注入された不純物が活性化する。次に、工程S180として酸化膜形成工程が実施される。この工程S180では、図4および図5を参照して、たとえば酸素雰囲気中において1300°Cに加熱して60分間保持する熱処理が実施されることにより、酸化膜ゲート酸化膜91が形成される。次に、工程S190として電極形成工程が実施される。図1を参照して、この工程S190では、まず、たとえばCVD法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極93が形成される。その後、たとえばCVD法により、絶縁体であるSiO2からなる層間絶縁膜94が、主面3A上においてゲート電極93を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極92を形成する領域の層間絶縁膜94と酸化膜91が除去される。次に、たとえば蒸着法により形成されたニッケルNi膜が加熱されてシリサイド化されることにより、ソースコンタクト電極92およびドレイン電極96が形成される。そして、たとえば蒸着法により、導電体であるAlからなるソース配線95が、主面3A上において、層間絶縁膜94を取り囲むとともに、n領域5およびソースコンタクト電極92の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるMOSFET100が完成する。ここで、MOSFET100においては、電流パス層32の不純物濃度はバッファ層2の不純物濃度よりも低くてもよい。また、MOSFET100においては、電流パス層32の不純物濃度は、p型ボディ領域4側よりもバッファ層2側において高くなっていてもよい。このようにすることにより、電界集中を緩和することができる。電流パス層32内の不純物濃度を上述のように変化させるためには、たとえばエピタキシャル成長により電流パス層32を形成するに際して、導入する不純物の濃度を所望の濃度に変化させつつ電流パス層32を成長させればよい。また、MOSFET100においては、p型ボディ領域4と電流パス層32との距離は、バッファ層2と電流パス層32との距離よりも小さくなっていてもよい。これにより、バッファ層2とp型ボディ領域4とに挟まれるドリフト層3の領域を、電流の流路として一層効率的に活用することができる。なお、上記実施の形態においては、基板、バッファ層およびドリフト層を構成する半導体として炭化珪素が採用される場合について説明したが、本発明の半導体装置において採用可能な半導体材料はこれに限られず、たとえば珪素であってもよいし、窒化ガリウムであってもよい。一方、上述のように炭化珪素が採用される場合、当該炭化珪素は六方晶であることが好ましく、より具体的には4H-SiCが採用されることが好ましい。また、上記実施の形態においては、半導体装置の一例としてMOSFETについて説明したが、たとえばIGBTなどであってもよい。さらに、上記実施の形態においては電流パス領域として電流パス層32が連続的な層として形成される場合について説明したが、本発明において採用可能な電流パス領域はこれに限られない。具体的には、たとえば互いに対向するバッファ層およびボディ領域ごとに、互いに分離した電流パス領域を形成してもよい。また、電流パス領域の形成方法はエピタキシャル成長法に限られず、たとえばイオン注入によって形成することもできる。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。