スタティックランダムアクセスメモリであって、第1の電圧およびグランド電圧に結合された、データを記憶するための記憶素子と、前記記憶素子上の動作にアクセスするためのアクセストランジスタと、読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するように構成された制御論理とを備えるSRAM。書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項1に記載のSRAM。前記アクセストランジスタは、ワード線およびビット線に結合され、それによって、前記アクセストランジスタは、前記ワード線を供給電圧に駆動することによってオンにされ、前記ワード線を前記グランド電圧に駆動することによってオフにされる、請求項1に記載のSRAM。読取り動作の間、前記ワード線は前記供給電圧に駆動され、前記ビット線はフローティング状態であり、前記第1の電圧は前記供給電圧に駆動される、請求項3に記載のSRAM。前記制御論理は、前記供給電圧に結合された第1のpチャネルトランジスタと、中間電圧に結合された第2のpチャネルトランジスタとを備え、前記中間電圧の値は、前記グランド電圧と前記供給電圧との間に存在し、それによって、書込み動作の間、前記ワード線は前記供給電圧に駆動され、前記ビット線は、記憶すべき前記データに対応する電圧値に駆動され、前記第1の電圧は、前記中間電圧に駆動される、請求項3に記載のSRAM。待機動作モードの間、前記ワード線は前記グランド電圧に駆動され、前記ビット線は前記中間電圧に駆動され、前記第1の電圧は前記中間電圧に駆動される、請求項5に記載のSRAM。前記記憶素子は、第2のインバータに交差結合された第1のインバータを備え、したがって、前記第1のインバータと前記第2のインバータのサイズが一致している、請求項1に記載のSRAM。前記第1のインバータは、第1のpチャネルトランジスタと第1のnチャネルトランジスタとを備え、前記第2のインバータは、第2のpチャネルトランジスタと第2のnチャネルトランジスタとを備え、前記第1のpチャネルトランジスタのサイズは前記第2のpチャネルトランジスタのサイズに等しく、前記第1のnチャネルトランジスタのサイズは前記第2のnチャネルトランジスタのサイズに等しい、請求項7に記載のSRAM。前記アクセストランジスタのサイズは、前記第1のインバータのサイズと前記第2のインバータのサイズが一致することに関連する書込み雑音余裕度パラメータを向上させるように相応に大きくされる、請求項7に記載のSRAM。少なくとも1つの半導体ダイに組み込まれた、請求項1に記載のSRAM。前記SRAMセルが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項1に記載のSRAM。スタティックランダムアクセスメモリにおける方法であって、バイナリデータを記憶するための記憶素子を第1の電圧およびグランド電圧に結合するステップと、アクセストランジスタによって前記記憶素子に対するアクセス動作を制御するステップと、読取り動作用の前記第1の電圧の値とは異なる第1の電圧値を有する書込み動作用の前記第1の電圧を生成するステップとを含む方法。書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項12に記載の方法。前記読取り動作および書込み動作時に、前記アクセストランジスタをアクティブ化して前記記憶素子をビット線に結合するステップをさらに含み、前記アクセストランジスタのゲートはワード線に結合される、請求項12に記載の方法。読取り動作の間、前記ワード線を前記供給電圧に駆動するステップと、前記ビット線をフローティング状態にするステップと、前記第1の電圧を前記供給電圧に駆動するステップとをさらに含む、請求項14に記載の方法。第1のpチャネルトランジスタを前記供給電圧に結合するステップと、第2のpチャネルトランジスタを、値が前記グランド電圧と前記供給電圧との間に存在する中間電圧に結合するステップと、書込み動作の間、前記ワード線を前記供給電圧に駆動するステップと、前記ビット線を、記憶すべき前記データに対応する電圧値に駆動するステップと、前記第1の電圧を前記中間電圧に駆動するステップとをさらに含む、請求項14に記載の方法。待機動作モードの間、前記ワード線を前記グランド電圧に駆動するステップと、前記ビット線を前記中間電圧に駆動するステップと、前記第1の電圧を前記中間電圧に駆動するステップとをさらに含む、請求項16に記載の方法。前記記憶素子は、第2のインバータに交差結合された第1のインバータを備え、したがって、前記第1のインバータと前記第2のインバータのサイズが一致している、請求項12に記載の方法。スタティックランダムアクセスメモリであって、第1の電圧およびグランド電圧に結合された、データを記憶するための記憶手段と、前記記憶手段に対するアクセス動作を制御するためのアクセス手段と、読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するための制御手段とを備えるSRAM。書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項19に記載のSRAM。前記制御手段は、中間値を生成するように構成され、前記中間電圧の前記値は、前記グランド電圧と供給電圧との間に存在し、それによって、書込み動作の間、前記第1の電圧は前記中間電圧に駆動される、請求項19に記載のSRAM。読取り動作の間、前記アクセス手段は、オンにされてフローティング電圧に結合され、前記第1の電圧は前記供給電圧に駆動される、請求項21に記載のSRAM。書込み動作の間、前記アクセス手段は、オンにされ、記憶すべき前記データに対応する電圧値に結合され、前記第1の電圧は前記中間電圧に駆動される、請求項21に記載のSRAM。待機動作モードの間、前記アクセス手段は、オフにされて前記中間電圧に結合され、前記第1の電圧は前記中間電圧に駆動される、請求項21に記載のSRAM。前記記憶手段は、第2のインバータ手段に交差結合された第1のインバータ手段を備え、したがって、前記第1のインバータ手段と前記第2のインバータ手段は、対称的でありかつサイズが一致している、請求項19に記載のSRAM。前記アクセス手段は、前記第1のインバータ手段のサイズと前記第2のインバータ手段のサイズが一致することに関連する書込み雑音余裕度パラメータを向上させるように調整される、請求項25に記載のSRAM。前記SRAMは少なくとも1つの半導体ダイに組み込まれる、請求項19に記載のSRAM。前記SRAMセルが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項19に記載のSRAM。スタティックランダムアクセスメモリにおける方法であって、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合するためのステップと、アクセストランジスタによって前記記憶素子に対するアクセス動作を制御するためのステップと、読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するためのステップとを含む方法。書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項29に記載の方法。前記アクセストランジスタが、前記ワード線を供給電圧に駆動することによってオンにされ、前記ワード線を前記グランド電圧に駆動することによってオフにされるように、前記アクセストランジスタをアクティブ化してワード線およびビット線に結合するためのステップをさらに含む、請求項29に記載の方法。前記読取り動作の間、前記ワード線を前記供給電圧に駆動するためのステップと、前記ビット線をフローティング状態にするためのステップと、前記第1の電圧を前記供給電圧に駆動するためのステップとをさらに含む、請求項31に記載の方法。第1のpチャネルトランジスタを前記供給電圧に結合するためのステップと、第2のpチャネルトランジスタを、値が前記グランド電圧と前記供給電圧との間に存在する中間電圧に結合するステップと、書込み動作の間、前記ワード線を前記供給電圧に駆動するためのステップと、前記ビット線を、記憶すべき前記データに対応する電圧値に駆動するためのステップと、前記第1の電圧を前記中間電圧に駆動するためのステップとをさらに含む、請求項31に記載の方法。待機動作モードの間、前記ワード線を前記グランド電圧に駆動するためのステップと、前記ビット線を前記中間電圧に駆動するためのステップと、前記第1の電圧を前記中間電圧に駆動するためのステップとをさらに含む、請求項33に記載の方法。前記記憶素子は、第2のインバータに交差結合された第1のインバータを備え、したがって、前記第1のインバータと前記第2のインバータのサイズが一致している、請求項29に記載の方法。前記第1のインバータは、第1のpチャネルトランジスタと第1のnチャネルトランジスタとを備え、前記第2のインバータは、第2のpチャネルトランジスタと第2のnチャネルトランジスタとを備え、前記第1のpチャネルトランジスタのサイズは前記第2のpチャネルトランジスタのサイズに等しく、前記第1のnチャネルトランジスタのサイズは前記第2のnチャネルトランジスタのサイズに等しい、請求項35に記載の方法。前述のように、6TSRAMに勝る5TSRAMの予期される利点の1つはレイアウトサイズが小さいことである。しかし、追加のキャパシタが必要であり、かつトランジスタサイズが一致していないため、この利点はTranおよびCarlsonでは実現されない。さらに、これらの方式は、読取りが不安定であり、書込み可能性が低い。したがって、当技術分野では、従来の6TSRAM回路よりもレイアウトサイズが小さく、かつ読取り安定性および書込み可能性も改善された5TSRAM回路が必要である。例示的な実施形態は、低出力であり、安定性が高く、レイアウトサイズが小さいことを特徴とする5TSRAMセル用の装置および方法を対象としている。たとえば、例示的な実施形態は、第1の電圧およびグランド電圧に結合された、データを記憶するための記憶素子と、記憶素子上の動作にアクセスするためのアクセストランジスタと、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するように構成された制御論理とを備えるSRAMを対象としている。別の例示的な実施形態は、SRAMを形成する方法であって、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合することと、アクセストランジスタによって記憶素子に対するアクセス動作を制御することと、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成することとを含む方法を対象としている。さらに別の例示的な実施形態は、第1の電圧およびグランド電圧に結合された、データを記憶するための記憶手段と、記憶手段に対するアクセス動作を制御するためのアクセス手段と、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するための制御手段とを備えるSRAMを対象としている。別の例示的な実施形態は、SRAMを形成する方法であって、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合するためのステップと、アクセストランジスタによって記憶素子に対するアクセス動作を制御するためのステップと、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するためのステップとを含む方法を対象としている。添付の図面は、様々な実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに示されている。本発明の各態様は、特定の実施形態を対象とする以下の説明および関連する図面において開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案してもよい。さらに、開示する実施形態の関連する詳細を不明瞭にしないように、よく知られている要素については詳細には説明しないか、または省略する。例示的なという言葉は、一例、実例または例としてを意味するために本明細書で使用される。例示的として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいかまたは有利であると解釈すべきではない。同様に、用語実施形態は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、様々な実施形態を限定するものではない。本明細書で使用する単数形a、an、およびtheは、文脈によって明確に別段に示されていない限り、複数形をも含むものとする。用語備える、備えている、含むおよびまたは含んでいるが、本明細書で用いられる場合、述べられた機構、整数、ステップ、動作、要素、およびまたはコンポーネントの存在を特定するが、1つまたは複数の他の機構、整数、ステップ、動作、要素、コンポーネント、およびまたはこれらの群の、存在または追加を排除しないことが、さらに理解されよう。さらに、多くの実施形態について、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行できることが認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で全体として実施すべきものと見なすことができる。したがって、本発明の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で実施できる。さらに、本明細書で説明する実施形態ごとに、そのような実施形態の対応する形式を、たとえば、記載のアクションを実行するように構成された論理として本明細書で説明することがある。前述のように、従来技術の5TSRAM回路では、Csrcに起因して安定性が影響を受けやすくかつ書込み時間が長く、また記憶素子におけるトランジスタのサイジングが平衡を欠いているために安定性が著しく低い。例示的な実施形態は、記憶素子内のトランジスタのサイジングの平衡がとれており、書込み動作時のセル電圧が低減され、かつアクセストランジスタサイズがわずかに大きくされた5TSRAM回路を対象としている。図4は、アクセストランジスタM5とトランジスタM1~M4を備える記憶素子402とを含む例示的な5TSRAM回路を示している。M1~M5のトランジスタサイズは、図4に示されている通りである。アクセストランジスタM5のトランジスタ幅は、従来のアクセストランジスタサイズよりも大きい。トランジスタM5の長さは従来の値のままである。PMOSトランジスタM2およびM4のトランジスタサイズは一致しており、同様に、NMOSトランジスタM1およびM3のトランジスタサイズも一致している。図4の5TSRAM回路400は、3つの動作モード、すなわち読取りモード、書込みモード、および待機モードを備える。まず、読取りモードにおける回路400の動作について説明する。SRAMセルは、ワード線電圧およびVcellをVDDに駆動することによって選択される。ビット線電圧はフローティングVDDに保持される。ワード線上の電圧がVDDである場合、トランジスタM5がオンになり、VBLがフローティング状態であるので、記憶素子に保持されている2進値をコンテンションなしに容易に読み取ることができる。したがって、読取りモードにおいてスプリアス書込みが生じる可能性もなくなるかまたは実質的に低くなる。次に、書込みモードについて図5を参照して説明する。PMOSトランジスタM6およびM6は、書込み動作時にセル電圧Vcellを電圧VHOLDに低下させるようにセル電圧制御論理を形成するように図示のように接続されている。たとえば、M6は、VDDSEL信号によって有効化されたときにVDDに接続され、かつM6は、書込み動作時にVHOLDに接続され、VDDSELによって有効化される。しかし、前述の構成が、例示のためのものにすぎず、Vcellの制御論理およびまたは電圧供給構成を限定するものと解釈すべきではないことが了解されよう。他の制御論理およびまたは電圧源構成を使用して前述の機能を実現してもよい。VHOLDはVDDよりも低くなるように設定されてもよい。また、VHOLDの値は、SRAMメモリアレイの選択されたビット線に接続されたすべてのセルから見えてもよい。したがって、SRAMセルの書込み可能性を向上させることができる。たとえば、1または0の書込み動作では、それに応じてビット線電圧VBLが駆動され、アクセストランジスタM5は、記憶されている値によって記憶素子への書込みを有効化する。その理由は、セル電圧Vcellが低下するとアクセストランジスタM5の強度が記憶素子の強度よりも高くなるからである。メモリセルの他の列のSRAMセルが選択されず、それらのSRAMセルのビット線が、選択されたSRAMセルに対する書込み動作の間フローティング状態になることが了解されよう。前述のように、これらは、従来技術の回路におけるハーフセレクトセルであり、無効な書込みが生じやすい。しかし、図5に示されているような様々な実施形態によれば、ハーフセレクトセルのそれぞれの制御回路は、VcellをVDDに結合するように構成されてもよい。たとえば、図示のように、PMOSトランジスタM7をアクティブ化して電圧VDDをハーフセレクトセルのセル電圧Vcellとして供給してもよい。この技術によって、対応する記憶素子では、選択されたセルよりも高いセル電圧がハーフセレクトセルに供給される。ハーフセレクトセルのビット線電圧VBLはフローティングVDDであるので、記憶素子の電位が高くなり、したがって、フローティング状態のビット線によって生じる無効な書込みが防止または低減される。したがって、例示的な実施形態は、ハーフセレクトセルにおける無効な書込みの問題を軽減する。この場合も、前述の構成が、例示のためのものにすぎず、Vcellの制御論理およびまたは電圧供給構成を限定すると解釈すべきものではないことが了解されよう。また、セル電圧制御論理をアクティブ化するための制御信号は、本明細書において説明する機能を実現することのできる任意の手段によって供給されてもよい。第3の動作モードは待機モードである。待機モードでは、アクセストランジスタM5は、ワード線電圧をグランド電圧まで駆動することによってオフにされる。ビット線電圧は、低減された電圧値VHOLDに維持される。セル電圧Vcellは、M6およびM7のようなPMOSトランジスタを使用してVHOLDに調整される。このモードでは、記憶素子に対する読取り動作も書込み動作も不可能である。また、このモードではすべてのスイッチング活動が妨げられるので、差し迫った読取りまたは書込みがないときにメモリアレイを待機モードに維持することによって電力を著しく節約することができる。上述の例示的な5TSRAM回路の安定性は、静的雑音余裕度に関して評価される。一般に、SRAMセルのSNMは、記憶素子の状態を反転させるのに必要な最低DC雑音電圧である。図6Aは、180nmプロセスについてのCarlsonのSNMのバタフライ増幅特性曲線を示している。このBTCは、Carlsonの5TSRAMのSNMが、従来の6TSRAMのSNMよりも約50低く、安定性が不十分であることを反映していることを示している。さらに、これらの値は技術がスケールダウンするにつれて著しく低下する。Carlsonの回路のHSpiceシミュレーションを65nm技術において使用してBTCを生成すると、図6Bのグラフが得られる。図6Bを見るとわかるように、5TSRAM回路のSNMは、従来の6TSRAMのSNMの約20にすぎない。このことは、従来技術の5TSRAM回路が極めて不安定であることを示している。図7A~図7Fは、例示的な実施形態の安定性とCarlsonとの比較を示している。図7A~図7Cは、例示的な実施形態による5TSRAMセルのモンテカルロシミュレーションに基づく、待機モードにおけるSNM、すなわち保持静的雑音余裕度のBTC、書込みモードにおけるSNM、すなわち書込み静的雑音余裕度のBTC、および読取りモードにおける読取り静的雑音余裕度のBTCを示している。VHOLDの値が大きくなるにつれてHSNMも大きくなる。RSNMは、プルダウントランジスタM1の強度をアクセストランジスタM5の強度で除算した値に比例する。WNMは、アクセストランジスタM5の強度をプルアップトランジスタM2の強度で割った値に比例する。図7D~図7Fは、65nm技術にスケーリングされた、Carlsonの5TSRAMセルのモンテカルロシミュレーションに基づく、HSNM、WNM、およびRSNMの増幅特性曲線を示している。これらの比較例は、Carlsonの方式が、トランジスタサイズが一致していないためにプロセス変動を非常に受けやすく、かつ深サブミクロン技術において安定性が非常に低いことを示している。図8の表は、例示的な実施形態の様々なパラメータと、Arnaudetal、AFunctional069μm2Embedded6TSRAMbitcellfor65nmCMOSplatformIEEESymposiumonVLSITechnology、2003年、65~66頁に記載された従来の6TSRAMセルの対応するパラメータとの比較を示している。例示的な5TSRAM回路のビットセルサイズ、電力消費量、および動作時間を、256行×256列アレイ用のArnaudの6TSRAM回路と比較する。図8に示されてされているように、例示的な5TビットセルのサイズはArnaudにおける6Tビットセルのサイズよりも約10小さい。一方、従来の5Tビットセルは、非対称的な内側結合インバータを有するので、そのような従来の5Tビットセルのサイズは6Tビットセルのサイズよりも約5大きい。しかし、従来の5TSRAMは、故障の確率が著しく高いために適切な歩留まりを実現することができないので、図8の電力消費量および動作時間の比較に関して検討されていない。引き続き図8を参照すると、例示的な実施形態による5TSRAMは、6TSRAMと比べて、読取り動作時および書込み動作時のワード線WLに対するゲート負荷が2分の1である。読取り動作時には、6TSRAMアレイ内の選択されたセルの2本のビット線の一方が常に0に放電されるが、一方、例示的な5TSRAMアレイ内の選択されたセルのビット線BLが放電されるのは、記憶されているバイナリデータ値が0である場合だけである。したがって、例示的な5TSRAMは、6TSRAMと比べて読取り動作時に約471の電力を節約することができる。書込み動作時には、6TSRAMアレイ内の選択されたセルの2本のビット線の一方が常に0に駆動されるが、一方、例示的な5TSRAMアレイ内の選択されたセルのビット線BLが0に駆動されるのは、0が書き込まれる間だけである。しかし、例示的な実施形態では選択されたビット線BLに接続されたセルにさらなるVCELLトグリング電力が必要である。さらなるVCELLトグリング電力を考慮すると、例示的な5TSRAMは、6TSRAMと比べて469程度の電力を節約する。保持モードまたは待機モードでは、漏れ電力が電力消費量の支配的因子である。例示的な5TSRAMに漏れ電流が存在するのは、記憶されているバイナリデータ値が0である場合だけである。しかし、6TSRAMの漏れ電流は、記憶されているバイナリデータ値とは無関係に常に存在する。したがって、本明細書に開示された例示的な5TSRAMは、6TSRAMと比べて漏れ電力を約6低減させる。また、上述のように例示的な5TSRAMビットセルのアクセストランジスタM5の強度が高くなってWNMが向上するので、例示的な5TSRAMの読取り時間は6TSRAMの読取り時間よりも約10短い。例示的な5TSRAMビットセルの書込み時間は、6TSRAMの書込み時間よりも約10長い。しかし、ビットセルの動作時間は従来、読取り時間によって制限されているので、書込み時間がより長くても、例示的な5TSRAMビットセルの性能が影響を受けることはないと考えられる。したがって、上記の開示を考慮すれば、一実施形態が、データを記憶するための記憶素子を備えるスタティックランダムアクセスメモリを含み、この記憶素子が第1の電圧およびグランド電圧に結合されることが了解されよう。SRAMは、記憶素子上の動作にアクセスするためのアクセストランジスタをさらに含む。SRAMは、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するように構成された制御論理をさらに含む。実施形態は、本明細書で開示されるプロセス、機能およびまたはアルゴリズムを実行するための様々な方法を含むことが理解されよう。たとえば、図9に示されているように、一実施形態は、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧VSSに結合することによって5TSRAMセルを形成すること、単一のアクセストランジスタによって記憶素子に対する読取り動作および書込み動作を制御すること、ならびに書込み動作用のVCELLの値よりも大きい値を有する読取り動作用のVCELLを生成するように制御論理を構成することの方法を含んでもよい。したがって、例示的な実施形態は有利なことに、従来技術の5TSRAM回路および6TSRAM回路よりも小さいレイアウトサイズを実現する。様々な実施形態の態様は、Carlsonと比べて著しく向上した読取り安定性および書込み可能性も対象としている。6TSRAM構造と比べて1つのアクセストランジスタをなくすことによって、開示された5TSRAM回路の静的電力が低下する。前述のように、6TSRAMセルと比べてセルサイズが小さくなり、1本のビット線および1つのアクセストランジスタがなくなるので、開示された実施形態の動的電力も著しく低い。情報および信号を多種多様な技術および技法のいずれかを使用して表してもよいことを当業者は了解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表されてもよい。さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップを電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装してもよいことを、当業者は了解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者なら、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、実装をそのように決定することを本発明の範囲からの逸脱を生じさせるものと解釈すべきではない。本明細書で開示した実施形態に関連して説明した方法、シーケンス、およびまたはアルゴリズムは、ハードウェアにおいて直接実施されても、プロセッサによって実行されるソフトウェアモジュールにおいて直接実施されても、またはその2つの組合せにおいて直接実施されてもよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CDROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であってもよい。したがって、一実施形態は、読取り安定性が高くかつ書込みが容易な低出力の5TSRAM回路を形成するための方法を実施するコンピュータ可読媒体を含んでもよい。したがって、様々な実施形態は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も様々な実施形態中に含まれる。前述の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよびまたはアクションは、特定の順序で実行されなくてもよい。さらに、開示された実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。