基準電流を所定のミラー比で複製する第1トランジスタと、前記第1トランジスタにカスコード接続される第2トランジスタとを含むミラー回路と、前記第2トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオンオフ制御されるアナログスイッチと、を含むことを特徴とするデジタル-アナログ変換器。前記基準電流の生成に用いられる第3トランジスタ、をさらに含み、前記第2トランジスタのゲートは、前記アナログスイッチを介して前記第3トランジスタのゲートに接続されていることを特徴とする請求項1に記載のデジタル-アナログ変換器。前記第3トランジスタのゲート電位を生成するための第4トランジスタをさらに含み、前記第2トランジスタのゲートは、前記第4トランジスタのドレイン電位に接続されていることを特徴とする請求項2に記載のデジタル-アナログ変換器。前記第3トランジスタのゲートと前記第4トランジスタのドレインの間に接続され、制御端子にて高電位信号を受け取るダミーアナログスイッチ、をさらに含むことを特徴とする請求項3に記載のデジタル-アナログ変換器。前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第2トランジスタを導通することを特徴とする請求項1に記載のデジタル-アナログ変換器。前記アナログスイッチは、前記デジタル入力信号が低電位のときにオフになり、前記第2トランジスタをパワーダウンすることを特徴とする請求項1に記載のデジタル-アナログ変換器。前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第2トランジスタのゲートに前記第4トランジスタのドレイン電位を印加することを特徴とする請求項3に記載のデジタル-アナログ変換器。前記第3トランジスタに直列接続されて前記基準電流を生成する第5トランジスタ、をさらに含み、前記第1トランジスタのゲートは、前記第5トランジスタのゲートに接続されていることを特徴とする請求項3に記載のデジタル-アナログ変換器前記第2トランジスタのゲートと前記アナログスイッチとに接続され、前記デジタル入力信号を受け取る第6トランジスタ、をさらに含み、前記第6トランジスタは、前記デジタル入力信号が高電位のときにオフになることを特徴とする請求項1に記載のデジタル-アナログ変換器。基準電流を所定のミラー比で複製する第1トランジスタと、前記第1トランジスタにカスコード接続される第2トランジスタと、前記第2トランジスタのゲートに接続され、外部から入力される信号によってオンオフ制御されるとともに、前記第2トランジスタのオンオフを制御するアナログスイッチと、を含むことを特徴とする半導体集積回路。デジタル-アナログ変換器DA変換器において、低電圧動作を実現するとともに、ミラー電流精度を高める。第1の態様では、デジタル-アナログ変換器は、基準電流を所定のミラー比で複製する第1トランジスタと、前記第1トランジスタにカスコード接続される第2トランジスタとを含むミラー回路と、前記第2トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオンオフ制御されるアナログスイッチと、を含む。第2の態様では、半導体集積回路は、基準電流を所定のミラー比で複製する第1トランジスタと、前記第1トランジスタにカスコード接続される第2トランジスタと、前記第2トランジスタのゲートに接続され、外部から入力される信号によってオンオフ制御されるとともに、前記第2トランジスタのオンオフを制御するアナログスイッチと、を含む。デジタル-アナログ変換器の低電圧動作を実現するとともに、ミラー電流精度を高めることができる。以下で図面を参照して実施例を説明する。図4は、実施例1のDA変換器10の構成例を示す図である。DA変換器10は、カレントミラー回路15を有する。カレントミラー回路15は、基準電流を生成する電流源11と、電流源11で生成された基準電流を所定の比率で生成するミラー回路31-1、31-2と、ミラー回路31-1、31-2に接続されるアナログスイッチASW1、ASW2を有するパワーダウン回路21-1、21-2を含む。アナログスイッチASW1、ASW2は、デジタル入力信号PD1、PD2によりオンオフ制御される。ミラー回路31-1は、アナログ電源電圧aVddに接続されるトランジスタT4と、T4にカスコード接続されたトランジスタT5を含む。T4のソースはaVddに接続され、ドレイン電極はT5の入力ソース電極に直結している。トランジスタT4はミラー回路31-1に流れる電流を決定するためのトランジスタであり、電流源11で生成された基準電流i2が所定の比率で複製されるようにチャネル幅が設定されている。トランジスタT5はトランジスタT4のドレイン電位を固定することによって、アーリー効果によるミラー精度の劣化を防止している。同様に、ミラー回路31-2は、アナログ電源電圧aVddに接続されるトランジスタT6と、T6にカスコード接続されたトランジスタT7を含む。T6のソースはaVddに接続され、ドレイン電極はT7の入力ソース電極に直結している。トランジスタT6はミラー回路31-2に流れる電流を決定するためのトランジスタであり、電流源11で生成された基準電流i2が、ミラー回路31-1と異なる比率で複製されるようにチャネル幅が設定されている。トランジスタT7はMOSトランジスタT6のドレイン電位を固定することによって、アーリー効果によるミラー精度の劣化を防止している。パワーダウン回路21-1は、ミラー回路31-1のカスコード側のトランジスタT5のゲートに接続されるアナログスイッチASW1とトランジスタT8を含む。トランジスタT8のソースはaVddに接続され、ドレインはアナログスイッチASW1に接続されている。アナログスイッチASW1は、たとえば4端子のCMOSアナログスイッチである。デジタル入力PD1は、アナログスイッチASW1の制御端子に接続される。ミラー回路31-1のトランジスタT5にアナログスイッチASW1とトランジスタT8を付加したことにより、後述するようにパワーダウン動作が実現される。同様にパワーダウン回路21-2は、ミラー回路31-2のカスコード側のトランジスタT7に接続されるアナログスイッチASW2とMOSトランジスタT9を含む。トランジスタT9のソースはaVddに接続され、ドレインはアナログスイッチASW2に接続されている。アナログスイッチASW2は、ASW1と同様に4端子のCMOSアナログスイッチである。デジタル入力PD2は、アナログスイッチASW2の制御端子に接続される。ミラー回路31-2のトランジスタT7にアナログスイッチASW2とトランジスタT9を付加したことにより、パワーダウン動作が実現される。電流源11は、aVddに接続されるトランジスタT1と、T1と並列にaVddに接続されるトランジスタT2と、T2のドレインに接続されるトランジスタT3を含む。T2およびT3の経路を流れる電流i2をミラー回路31-1、31-2で複製させるためには、T2、T3を飽和領域で動作させる必要がある。そこで、トランジスタT1のゲートをT3のゲートに接続して、T3のゲート電位を決定する。これにより、MOSトランジスタT2のドレイン電位が固定され、T2とT3は飽和領域で動作することができる。T1はT2とT3を飽和領域で確実に動作させるためのトランジスタであり、T1を流れる電流i1と、T2、T3の経路を流れる電流i2は等しい。また、T2のゲートをT3のドレインに接続することにより、T2のソースとT3のドレイン間の電圧を通常のカスコードカレントミラーよりも小さくすることができる。電流源11のトランジスタT2のゲートは、ミラー回路31-1のMOSトランジスタT4のゲートと、ミラー回路31-2のトランジスタT6のゲートに接続されている。T2のゲート電位をT4、T6に印加することで、電流i2をコピーすることができる。電流i2をどれだけの比率でコピーするかは、上述のようにT4、T6のチャネル幅で規定されている。電流源11のトランジスタT3のゲートは、アナログスイッチASW1を介してミラー回路31-1のカスコード側トランジスタT5のゲートに接続され、アナログスイッチASW2を介してミラー回路31-2のカスコード側トランジスタT7のゲートに接続されている。T2、T3が飽和領域で動作していれば、T4、T5、T6、T7も飽和領域で動作する。図1の例では、図示の便宜上2つのミラー回路31-1、31-2だけが図示されているが、入力デジタル信号のビット数に応じて任意の数のミラー回路を接続することができる。カレントミラー回路15で用いられるトランジスタT1~T9は、たとえば電界効果型MOSトランジスタである。デジタル入力信号PD1は、パワーダウン回路21-1のアナログスイッチASW1とトランジスタT8のゲートに接続される。デジタル入力信号PD2は、パラーダウン回路21-2のアナログスイッチASW2とトランジスタT9のゲートに接続される。デジタル信号PD1、PD2は、それぞれアナログスイッチASW1、ASW2のオンオフを制御する。アナログスイッチASW1、ASW2のオンオフにより、トランジスタT5、T7のオンオフが制御され、ミラー回路31-1、31-2に流れる電流i3、i4が制御される。電流i3とi4の和がカレントミラー回路15の出力電流Ioutとなる。出力電流Ioutは、電流電圧変換器41で電圧に変換される。電流電圧変換器41の出力Voutが、入力デジタル信号の値に応じたアナログ電圧信号であり、DA変換器10の出力となる。図1のDA変換器10の動作を説明する。パワーダウン回路21-1に入力されるデジタル信号PD1がHighの場合、アナログスイッチASW1はオン状態ローインピーダンス状態となり、トランジスタT8はオフになる。T8のゲート-ソース間の電圧が0Vになるからである。アナログスイッチASW1がオンすることにより、トランジスタT1のドレイン電位V1はミラー回路31-1のカスコード側トランジスタT5のゲートに印加される。すなわち、T5のゲート電位はT1のドレイン電位となる。このときトランジスタT4で決定された電流i3が流れる。T4のドレイン電位はトランジスタT5により固定されているので、電流i3の変動を防止することができる。カスコード側のトランジスタT5は、電流を決定するトランジスタT4のドレイン電位を安定させると同時に、ミラー回路31-1に流れる電流を切り替えるゲートスイッチとして用いられる。したがって、従来構成と異なり、ミラー回路で生成された電流i3をスイッチングするための追加のスイッチは不要である。追加スイッチに起因する電圧降下を回避することができる。入力デジタル信号PD1がLowのとき、アナログスイッチASW1はオフ状態ハイインピーダンス状態となり、トランジスタT8はオンになる。T8のゲート-ソース間電圧がaVddになるからである。アナログスイッチASW1がオフされることにより、ミラー回路31-1のカスコード側トランジスタT5もオフになる。このとき電流i3は流れない。このように、パワーダウン回路21-1をハイインピーダンスにして、ミラー回路31-1をパワーダウン状態にすることができる。入力デジタル信号PD2が入力されるパワーダウン回路21-2と、ミラー回路31-2についても、同様の動作が当てはまる。図5は、図4に示した実施例1のDA変換器10の電流電圧特性を、従来方式1~3の回路と比較したグラフである。実線で示す実施例1の構成では、電流出力型DA変換器10の出力電流は一定で安定している。また、所定の電流出力を得るのに最も低い電圧ですむので、DA変換器10全体の低電圧化が実現する。逆に言うと、同じ出力電流でDA変換器10の後段に接続される回路にかかる電圧を大きくすることができるアナログ出力信号のパワーを高めることができる。点線で示す図1の従来方式1は、出力電流を一定にするために大きな電圧を要する。従来方式1の電流セルアレイ124は、アーリー効果の影響によりドレイン電流が変動し、電流精度が悪い。ドレイン電流の変動の影響を相体的に小さくして電流を安定させるために、大きな電圧が必要になる。また、従来方式1は、スイッチ126に起因する電圧降下の影響も受ける。スイッチ126での電圧降下の影響を相対的に小さくするために、大きな電圧が必要になる。一点鎖線で示す図2の従来方式2では、カスコードミラー回路210を用いて電流精度を高めているので、実施例1と同様に電流値が一定する。しかし、実施例1と比較すると大きな電圧を要する。この電圧の差は、カスコードミラーに直列に接続されたスイッチSWのソース-ドレイン間の電圧降下分に対応する。二点鎖線で示す従来方式3では、アナログスイッチ41、42、43、44の電圧降下が直接トランジスタTr2、Tr3、Tr4、Tr5に影響するので、出力電流が一定しない。このように、実施例1の構成では、低電圧で動作可能であり、かつ出力電流が安定するという効果を達成することができる。この効果は、低電圧カスコードミラーにおいて特に有益である。図6は、実施例2の電流出力型DA変換器50の構成を示す図である。実施例2では、ダミーのアナログスイッチASW3を含むダミー回路51を接続することにより、アナログスイッチASW1、ASW2による電圧降下の影響を排除する。カレントミラー回路55において、理想的には、ミラー回路31-1のカスコード側トランジスタT5のゲート電位と、ミラー回路31-2のカスコード側トランジスタT7のゲート電位は、電流源11のトランジスタT3のゲート電位と等しくなければならない。T1により生成されたT3のゲート電位を、T5、T7に反映させて飽和領域で動作させる必要があるからである。しかし、アナログスイッチASW1、ASW2をMOSトランジスタで構成した場合、各トランジスタのソース-ドレイン間で電圧降下が生じることは否定できない。実施例1の構成では、アナログスイッチASW1、ASW2の電圧降下により、トランジスタT5、T7のゲート電位が、T3のゲート電位と異なる可能性があった。T5、T7のゲート電位が変わると、電流を決定するトランジスタT4、T6のドレイン電位も、トランジスタT2のドレイン電位と異なってくる。このドレイン電流の変動により電流精度が劣化するおそれがある。そこで、実施例2ではダミー回路51を用いて、アナログスイッチASW1、ASW2による電圧降下の影響を排除する。ダミー回路51は、ダミーアナログスイッチASW3とダミートランジスタT10を含み、パワーダウン回路21-1、21-2と並列に接続される。ダミートランジスタT10のソースはaVddに接続され、ドレインはダミーアナログスイッチASW3に接続される。ダミートランジスタT10とダミーアナログスイッチASW3の中間ノードが、電流源11のトランジスタT3のゲートに接続される。ダミー回路51には、デジタル入力信号PD1、PD2と同じタイミングでダミー信号が入力される。Tr3のゲートは、ダミーアナログスイッチASW3を介してトランジスタT1のドレインに接続される。ダミーアナログスイッチASW3は、アナログスイッチASW1、ASW2と同じ大きさのソース-ドレイン間電位差を生じさせる。ダミーアナログスイッチASW3の制御端子とトランジスタT10のゲートには、常にHighが入力される。ダミー信号が入力されると、ダミーアナログスイッチASW3はオンになり、T10はオフになる。T3のゲートには、T1のドレイン電位からダミーアナログスイッチASW3の電圧シフト分が差し引かれた電位がかかる。パワーダウン回路21-1に供給されるデジタル入力信号PD1がHighの場合、アナログスイッチASW1がオンになり、T1のドレイン電位がT5のゲートにかかるが、アナログスイッチASW1に生じる電圧降下分だけ差し引かれた電位がT5のゲートにかかる。同じだけの電圧降下がダミーアナログスイッチASW3により生じているので、T5のゲート電位は、T3のゲート電位と等しくなる。同様のことが、パワーダウン回路21-2のアナログスイッチASW2とトランジスタT7にも当てはまる。T3のゲート電位と、T5、T7のゲート電位は等しい必要があるが、必ずしもT1のドレイン電位と等しい必要はない。T3とT5、T7のゲート電位が等しくなると、T2のドレイン電位と、T4、T6のドレイン電位も等しくなる。これによりミラー回路31-1、31-2に流れる電流が安定し、電流精度が向上する。図7は、実施例2の構成の効果を従来方式3のアナログスイッチと比較して示すグラフである。図3の従来方式3の回路では、アナログスイッチ41、42、43、44における電圧降下が、直接トランジスタTr2、Tr3、Tr4、Tr5に流れる電流に影響する。このため、図7に示すように、アナログスイッチによる電圧降下がそのまま出力電流の低下につながる。これに対して、実施例2の回路では、アナログスイッチASW1、ASW2に電圧降下が生じたとしても、ダミーアナログスイッチASW3の存在により、T5、T7のゲート電位は、T3のゲート電位と同じレベルに維持されている。したがって、T4、T6のドレイン電位が安定し、図7の実線で示すように、安定した電流出力を得ることができる。実施例3では、実施例1の電流出力型DA変換器10と同様の構成で、電流源の構成を変える。実施例1と同じ構成要素には同じ符合を付して重複する説明を省略する。DA変換器60のカレントミラー回路65の電流源61は、トランジスタT11と、T12を含む。トランジスタT11のソースはaVddに接続され、ドレインは、T12のソースに接続される。T11のゲートはそのドレインに接続される。T12のゲートはそのドレインに接続される。これにより、T11のソースとT12のドレインの間の電圧を小さくすることができる。T11のゲート電位は、ミラー回路31-1のトランジスタT4のゲートと、ミラー回路31-2のトランジスタT6のゲートに接続されて、電流i1が所定のミラー比でコピーされる。トランジスタT12のドレイン電位は、アナログスイッチASW1を介してミラー回路のトランジスタT5のゲートに接続され、アナログスイッチASW2を介してミラー回路のトランジスタT7のゲートに接続される。デジタル入力信号PD1がHighのときにT12のドレイン電位が、T5のゲートに印加されて電流i3が流れる。同様に、デジタル入力信号PD1がHighのときにT12のドレイン電位が、T7のゲートに印加されて電流i4が流れる。アナログスイッチASW1、ASW2の存在により、ミラー回路31-1、31-2のトランジスタT5、T7がゲートスイッチとしても機能するので、追加スイッチによる電圧降下がないことは実施例1、2と同様である。また及びT5、T7によりT4、T6のドレイン電位が固定されてドレイン電流の変動が抑制されることも実施例1、2と同様である。実施例3の回路に、実施例2のダミー回路を組み合わせても良い。電流源11に並列接続されるミラー回路31とパワーダウン回路21の数は、2つに限定されない。電流電圧変換回路は任意の構成を採用することができる。以上の説明に対し、以下の付記を提示する。付記1基準電流を所定のミラー比で複製する第1トランジスタと、前記第1トランジスタにカスコード接続される第2トランジスタとを含むミラー回路と、前記第2トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオンオフ制御されるアナログスイッチと、を含むことを特徴とするデジタル-アナログ変換器。付記2前記基準電流の生成に用いられる第3トランジスタ、をさらに含み、前記第2トランジスタのゲートは、前記アナログスイッチを介して前記第3トランジスタのゲートに接続されていることを特徴とする付記1に記載のデジタル-アナログ変換器。付記3前記第3トランジスタのゲート電位を生成するための第4トランジスタ、をさらに含み、前記第2トランジスタのゲートは、前記第4トランジスタのドレイン電位に接続されていることを特徴とする付記2に記載のデジタル-アナログ変換器。付記4前記第3トランジスタのゲートと前記第4トランジスタのドレインの間に接続され、制御端子にて高電位信号を受け取るダミーアナログスイッチ、をさらに含むことを特徴とする付記3に記載のデジタル-アナログ変換器。付記5前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第2トランジスタを導通することを特徴とする付記1に記載のデジタル-アナログ変換器。付記6前記アナログスイッチは、前記デジタル入力信号が低電位のときにオフになり、前記第2トランジスタをパワーダウンすることを特徴とする付記1に記載のデジタル-アナログ変換器。付記7前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第2トランジスタのゲートに前記第4トランジスタのドレイン電位を印加することを特徴とする付記3に記載のデジタル-アナログ変換器。付記8前記第3トランジスタに直列接続されて前記基準電流を生成する第5トランジスタ、をさらに含み、前記第1トランジスタのゲートは、前記第5トランジスタのゲートに接続されていることを特徴とする付記3に記載のデジタル-アナログ変換器。付記9前記第2トランジスタのゲートと前記アナログスイッチとに接続され、前記デジタル入力信号を受け取る第6トランジスタ、をさらに含み、前記第6トランジスタは、前記デジタル入力信号が高電位のときにオフになることを特徴とする付記1に記載のデジタル-アナログ変換器。付記10前記アナログスイッチと前記第6トランジスタの中間ノードが前記第2トランジスタのゲートに接続され、前記デジタル入力信号は前記第6トランジスタのゲートに印加されることを特徴とする付記9に記載のデジタルアナログ変換器。付記11前記ミラー回路と前記アナログスイッチの組み合わせが2以上並列に接続されていることを特徴とする付記1に記載のデジタル-アナログ変換器。付記12前記2以上のミラー回路から出力される電流の総和を電圧に変換する電流電圧変換回路、をさらに含むことを特徴とする付記11に記載のデジタル-アナログ変換器。付記13基準電流を所定のミラー比で複製する第1トランジスタと、前記第1トランジスタにカスコード接続される第2トランジスタと、前記第2トランジスタのゲートに接続され、外部から入力される信号によってオンオフ制御されるとともに、前記第2トランジスタのオンオフを制御するアナログスイッチと、を含むことを特徴とする半導体集積回路。