基板と、前記基板内のチャネル領域と、前記基板内のソースおよびドレイン領域であって、前記ソースおよびドレイン領域間に前記チャネル領域が位置している、前記ソースおよびドレイン領域と、前記チャネル領域が配置された位置における前記基板の表面上に位置し接続された高誘電率ゲート絶縁体と、前記高誘電率ゲート絶縁体が前記基板と接触する位置における前記基板内に存在して電力漏れを低減させるドーパントと、前記高誘電率ゲート絶縁体の上で前記高誘電率ゲート絶縁体に接続されたゲート導体と、を含む、トランジスタデバイス。前記高誘電率ゲート絶縁体が3.9を超える誘電率を有する、請求項1に記載のトランジスタデバイス。前記高誘電率ゲート絶縁体が、窒化シリコン、酸窒化シリコン、SiO2およびSi3N4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの1つを含む、請求項1に記載のトランジスタデバイス。前記ドーパントがフッ素を含む、請求項1に記載のトランジスタデバイス。前記高誘電率ゲート絶縁体が、前記ソースに隣接した厚さに比べて前記ドレインに隣接した厚さの方が大きい、請求項1に記載のトランジスタデバイス。前記トランジスタデバイスが、ネガティブ形N型及びポジティブ形P型トランジスタの1つを含む、請求項1に記載のトランジスタデバイス。集積回路デバイスであって、基板と、前記基板上の複数の組の集積回路トランジスタ構造であって、前記基板の上に位置し接触するゲート絶縁体を含む、前記集積回路トランジスタ構造と、前記集積回路デバイス内の第1の組の前記集積回路トランジスタ構造であって、前記第1の組の前記集積回路トランジスタ構造の対応するゲート絶縁体が前記基板と接触する位置において前記基板内に第1のドーパントを含む、前記第1の組と、前記第1の組の前記集積回路トランジスタ構造の電力漏れを、前記集積回路デバイス内の他の集積回路トランジスタ構造の電力漏れに比べて低減させる前記第1のドーパントと、前記集積回路デバイス内の第2の組の前記集積回路トランジスタ構造であって、前記第2の組の前記集積回路トランジスタ構造の対応するゲート絶縁体が前記基板と接触する位置において前記基板内に第2のドーパントを含む、前記第2の組と、前記第2の組の前記集積回路トランジスタ構造の性能を、前記集積回路デバイス内の他の集積回路トランジスタ構造の性能に比べて向上させる前記第2のドーパントと、を含む、集積回路デバイス。前記第1のドーパントがフッ素を含み、前記第2のドーパントが窒素を含む、請求項7に記載の集積回路デバイス。前記第1の組の集積回路トランジスタ構造が、前記第2の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造を含む、請求項7に記載の集積回路デバイス。前記第1の組の集積回路トランジスタ構造の前記対応するゲート絶縁体が、前記第2の組の集積回路トランジスタ構造の前記対応するゲート絶縁体とは異なる絶縁体厚さを有する、請求項7に記載の集積回路デバイス。前記第1の組の集積回路トランジスタ構造の前記対応するゲート絶縁体および前記第2の組の集積回路トランジスタ構造の前記対応するゲート絶縁体が、3.9を超える誘電率を有する高誘電率絶縁体を含む、請求項7に記載の集積回路デバイス。前記ゲート絶縁体が、窒化シリコン、酸窒化シリコン、SiO2およびSi3N4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの1つを含む、請求項7に記載の集積回路デバイス。集積回路を設計する方法であって、コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価することと、前記コンピュータ化デバイスを用いた前記集積回路の前記評価に基づいて、前記電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする前記集積回路設計内の第1の組の集積回路トランジスタ構造、および、性能の向上を必要とする第2の組の集積回路トランジスタ構造を識別することと、前記コンピュータ化デバイスを用いて、前記第1の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記集積回路設計を変更して基板内への第1のドーパントの注入を含ませて、変更済み集積回路設計を生成することと、前記コンピュータ化デバイスを用いて、前記第2の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記変更済み集積回路設計を変更して基板内への第2のドーパントの注入を含ませて、更に別の変更済み集積回路設計を生成することと、前記コンピュータ化デバイスから前記更に別の変更済み集積回路設計を出力することと、を含む、方法。前記第1のドーパントがフッ素を含み、前記第2のドーパントが窒素を含む、請求項13に記載の方法。前記第1の組の集積回路トランジスタ構造が、前記第2の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造を含む、請求項13に記載の方法。前記第1の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、前記第2の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成とは異なる絶縁体厚さを形成する、請求項13に記載の方法。前記第1の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第2の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、3.9を超える誘電率を有する高誘電率絶縁体を形成する、請求項13に記載の方法。前記第1の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第2の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、窒化シリコン、酸窒化シリコン、SiO2およびSi3N4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの1つを含む高誘電率絶縁体を形成する、請求項13に記載の方法。集積回路を製造する方法であって、コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価することと、前記コンピュータ化デバイスを用いた前記集積回路の前記評価に基づいて、前記電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする前記集積回路設計内の第1の組の集積回路トランジスタ構造、および、性能の向上を必要とする第2の組の集積回路トランジスタ構造を識別することと、前記コンピュータ化デバイスを用いて、前記第1の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記集積回路設計を変更して基板内への第1のドーパントの注入を含ませて、変更済み集積回路設計を生成することと、前記コンピュータ化デバイスを用いて、前記第2の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記変更済み集積回路設計を変更して基板内への第2のドーパントの注入を含ませて、更に別の変更済み集積回路設計を生成することと、製造機器を用いて原材料を処理することによって、前記更に別の変更済み集積回路設計に従って集積回路デバイスを製造することと、を含む、方法。前記第1のドーパントがフッ素を含み、前記第2のドーパントが窒素を含む、請求項19に記載の方法。前記第1の組の集積回路トランジスタ構造が、前記第2の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造を含む、請求項19に記載の方法。前記第1の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、前記第2の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成とは異なる絶縁体厚さを形成する、請求項19に記載の方法。前記第1の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第2の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、3.9を超える誘電率を有する高誘電率絶縁体を形成する、請求項19に記載の方法。前記第1の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第2の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、窒化シリコン、酸窒化シリコン、SiO2およびSi3N4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの1つを含む高誘電率絶縁体を形成する、請求項19に記載の方法。従って、集積回路製造ステップに対する大幅な変更を必要としないプロセスにおいて性能および電力のバランスを取ることが最も望ましい。前述のことに鑑み、本明細書における1つの例示的な実施形態は、基板内のチャネル領域ならびに基板内のソースおよびドレイン領域を含むトランジスタデバイスである。チャネル領域はソースおよびドレイン領域間に位置している。チャネル領域が配置された位置において、基板の表面上に、高誘電率高kゲート絶縁体3.9を超える誘電率を有するが位置し接続されている。更に、ゲート絶縁体が基板と接触する位置において、基板内に電力漏れを低減させるドーパントが存在する。ゲート絶縁体の上にゲート導体が位置し接続されている。本明細書における別の例示的な集積回路デバイスの実施形態は、基板上に複数の組の集積回路トランジスタ構造を含む。集積回路構造は、基板の上に位置し接触するゲート絶縁体を含む。集積回路デバイス内の第1の組の集積回路トランジスタ構造は、この第1の組の集積回路トランジスタ構造の対応するゲート絶縁体が基板と接触する位置において基板内に第1のドーパントを有する。この第1のドーパントは、第1の組の集積回路トランジスタ構造の電力漏れを、集積回路デバイス内の他の集積回路トランジスタ構造の電力漏れに比べて低減させる。集積回路デバイス内の第2の組の集積回路トランジスタ構造は、この第2の組の集積回路トランジスタ構造の対応するゲート絶縁体が基板と接触する位置において基板内に第2のドーパントを有する。この第2のドーパントは、第2の組の集積回路トランジスタ構造の性能を、集積回路デバイス内の他の集積回路トランジスタ構造の性能に比べて向上させる。本明細書における集積回路を設計する1つの例示的な方法では、コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価する。集積回路を評価するこのプロセスに基づいて、この方法は、所望の電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする集積回路設計内の第1の組の集積回路トランジスタ構造、および、性能の向上を必要とする第2の組の集積回路トランジスタ構造を識別することができる。これによって、この方法は、第1の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第1のドーパントの注入を含ませ、更に、第2の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第2のドーパントの注入を含ませる。この方法は次いで、コンピュータ化デバイスから変更済み集積回路設計を出力する。本明細書における別の例示的な実施形態は、集積回路を製造する方法である。この方法は、コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価する。集積回路を評価するこのプロセスに基づいて、この方法は、所望の電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする集積回路設計内の第1の組の集積回路トランジスタ構造、および、性能の向上を必要とする第2の組の集積回路トランジスタ構造を識別することができる。これによって、この方法は、第1の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第1のドーパントの注入を含ませ、更に、第2の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第2のドーパントの注入を含ませる。この方法は次いで、製造機器を用いて原材料を処理することによって、変更済み集積回路設計に従って集積回路デバイスを製造する。上述のように、集積回路製造プロセスに対する大幅な変更を必要としないプロセスにおいて性能および電力のバランスを取ることが望ましい。従来のシステムでは、困難かつ高価な誘電体堆積プロセスを用いて形成された多厚ゲート誘電体のような構造を設けることによって、漏れおよび性能のバランスを取ろうと試みる。更に、集積回路製造における目標の1つは、極めて小さい電流の漏れを有するが高性能で動作するトランジスタを提供することである。高性能で小さい漏れ室温携帯待機能力を提供することに伴う1つの問題は、高誘電率ゲート誘電体材料が出現してもゲート誘電体を介して生じる電流漏れである。かかる問題に鑑み、本明細書における実施形態はフッ素注入を利用する。これは、フッ素注入を含まないトランジスタと比べた場合に5倍もゲート漏れを低減可能である。このフッ素注入の利用により、集積回路チップ内の様々なデバイスで多厚ゲート誘電体を有する必要性を軽減または排除することによって、重要な設計空間が得られる。更に具体的には、デバイスのうち選択したものにフッ素注入を含ませることによって、ほとんどまたは全てのゲート絶縁体を同一の厚さとしたままでゲート漏れを制御するバランスを取ることができる。従って、以下に記載するように、本明細書における実施形態は、デバイスのサブセットの誘電特性を変更することによって、多数のデバイスタイプ間で電力および性能のバランスを取るための低コストの方法および構造を提供する。更に具体的には、本明細書における実施形態は、ゲート導体スタックの容量性電気的等価厚およびゲート漏れ特性を変更するために、高誘電率ゲート絶縁体を形成する前に基板内への注入を実行する。以下の実施形態は、集積回路デバイスの各々またはグループの電力消費および性能を制御するために、トランジスタデバイス内にゲート酸化物を形成する前にフッ素または窒素のいずれかを基板にドーピングを行うことによって、これらの目的を達成する。本明細書における実施形態は、従来の集積回路製造ステップを実質的に変更せず、追加の注入プロセスを必要とするだけである。従って、以下に示すように、本明細書における実施形態は、単一の集積回路チップ内の回路の各々またはグループの電力消費および性能特性を実質的に微調整することを可能とするので、他の点では標準的な集積回路製造プロセス内に単一の注入ステップを追加することによって、チップ全体を通して精密に性能および電力消費のバランスを取ることができる。更に具体的には、図1に一部完成した集積回路構造が示されている。この構造は基板100を含み、この基板100は、ウェハ、セラミック材料、絶縁体、シリコン材料等のいずれかの適切な絶縁材料を含むことができる。所望の場合、下にあるウェハ基板100と上にあるシリコン基板層104との間のトランジスタ構造内に、埋め込み酸化物BOX絶縁層102を含ませることができる。本明細書において言及する誘電体絶縁体は、例えば、乾燥酸素雰囲気または蒸気のいずれかから成長させ、次いでパターニングすることができる。あるいは、本明細書における誘電体は、限定ではないが、窒化シリコン、酸窒化シリコン、SiO2およびSi3N4のゲート誘電体スタック、酸化タンタルのような金属酸化物、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウム等を含む、多くの候補となる高誘電率高k材料のいずれかから形成することができる。本明細書における誘電体の厚さは、必要なデバイス性能に応じて様々にすることができる。シリコン基板104は、トランジスタのチャネル領域114となる半導体を含み、例えば、Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、TnP、他のIII-VまたはII-VI化合物半導体、または有機半導体構造等を含むことができる。所望の場合、基板104は2つ以上のドーピングしたウェル領域を含むことができる。シリコン基板104およびいずれかのウェル領域は、トランジスタがポジティブ型またはネガティブ型のどちらのトランジスタであるかに応じて、異なるようにドーピングすることができる。本明細書において用いる不純物は、いずれかのネガティブ型の不純物例えばリンP、ヒ素As、アンチモンSb等のようなn型不純物、またはいずれかのポジティブ型の不純物例えばホウ素、インジウム等のようなp型不純物、ならびに、現在既知であるかまたは今後開発される他のいずれかのタイプの不純物を含むことができる。浅いトレンチ分離STI構造106は当業者には周知であり、一般に、開口をパターニングしてその開口に高絶縁性材料を成長または充填することによって形成される。図1におけるアイテム108はマスキング材料マスクを含む。マスクの形成は当業者には周知である。かかるマスクは一般的に、有機フォトレジスト等の容易にパターニングされる材料で形成される。有機フォトレジストは、光波に対する露光に応じて溶解性が変化する。フォトレジストの露光されたまたは露光されない部分は水洗プロセスにおいて除去され、このプロセスによって、下にある材料の上でフォトレジストがパターニングされる。あるいは、マスクは、窒化物等のもっと硬い材料で形成することができる。マスク108は任意であるが、これを用いて、この後で何らかの処理を施す基板104の領域を限定することができる。あるいは、マスク108を用いることで、集積回路チップ内のいくつかの回路が1つ以上のドーピングステップを施される間に、他の回路を保護することができる。本明細書における実施形態では、集積回路製造プロセス内のこの時点でドーピングステップ矢印110によって示すを行う。このプロセスによってドーピング領域112を生成する。ドーピング領域112内に注入するために選択されるドーピング種により、集積回路の性能を高める従って電力消費を大きくするか、または、集積回路の性能を低くするしたがって電力消費を小さくすることができる。性能を高める従って電力消費を大きくするドーピング種は窒素を含む。電流漏れを小さくする種はフッ素を含む。図2に示すように、シリコン基板104のドーピング領域112の上にゲート酸化物絶縁体120を形成する。ゲート絶縁体120を成長させる領域は、マスク108または同様のマスクによって制御される画定される。また、ゲート絶縁体120の上にゲート導体122を形成するここでもマスク108または同様のマスクを用いる。本明細書において言及する導体ゲート導体122等は、適切なドーパントの存在によって導電性にした多結晶シリコンポリシリコン、アモルファスシリコン、アモルファスシリコンおよびポリシリコンの組み合わせ、ならびにポリシリコンゲルマニウム等のいずれかの導電性材料で形成することができる。あるいは、本明細書における導体は、タングステン、ハフニウム、タンタル、モリブデン、チタン、またはニッケル、または金属シリサイド等の1つ以上の金属とすることができ、物理気相堆積、化学気相堆積、または当技術分野において既知の他のいずれかの技法を用いて堆積することができる。また、図2に示すように、マスク108を除去した後、本明細書における実施形態では、ゲート導体122の側壁上に側壁スペーサ124を形成する。側壁スペーサ124は当業者には周知の構造であり、一般的に、コンフォーマルな絶縁層上述の絶縁体のいずれか等を堆積または成長させ、次いで方向性エッチングプロセス異方性を実行して、垂直表面から材料を除去するよりも高いレートで水平表面から材料をエッチングすることでこの構造の垂直側壁に沿って絶縁材料を残すことによって形成される。垂直側壁上に残ったこの材料を側壁スペーサ124と称する。更に、様々な角度注入および他のプロセスを利用して、チャネル領域114の周囲にハロ注入を生成するか、またはソースおよびドレイン拡張部を生成することができるこれらはいずれも図面内を乱雑にしないために図示していない。更に、ソースおよびドレイン領域126を形成して基本的なトランジスタ構造を完成させる。ソースおよびドレイン領域126は、領域126の導電性を高めるドーピング種上述のドーピング種のいずれか等の注入を含む。更に、所望の場合、シリコン構造の上に金属を堆積した後に熱アニーリングプロセスを実行するプロセスにおいて、ソースおよびドレイン領域126ならびにゲート導体122の上にシリサイド図示せずを形成することができる。更に、トランジスタの異なる箇所に様々な追加の絶縁層およびかかる絶縁層を介したコンタクトを形成して、トランジスタを集積回路チップ内の他のデバイスに接続することができる。従って、本明細書における一実施形態は、基板104内のチャネル領域114ならびに基板104内のソース及びドレイン領域126を含むトランジスタデバイスを含む。チャネル領域114は、ソースおよびドレイン領域126間に位置している。チャネル領域114が配置された位置において、基板104の表面上に、高誘電率高kゲート絶縁体1203.9を超える誘電率を有するが位置し接続されている。また、ゲート絶縁体120の上にゲート導体122が位置し接続されている。更に、ゲート絶縁体120が基板104と接触する位置において、基板104内に所定の濃度のフッ素112が存在する。この所定の濃度のフッ素は、フッ素注入112を含まないトランジスタと比較した場合にトランジスタデバイスの電力消費を相対的に小さくする量を含む。トランジスタデバイスは、ネガティブ型N形のトランジスタ、ポジティブ型P形のトランジスタ等を含むいずれかの形態のトランジスタ、ならびに非対称ゲート誘電体ソース領域に比べてドレイン領域の方がゲート絶縁体が厚いを有するデバイスを含むことができる。本明細書における実施形態は、超高閾値電圧Vt論理デバイスフッ素注入によってゲート漏れが小さくなると共に、および、低電力スタティックランダムアクセスメモリSRAMフッ素注入によってゲート漏れが小さくなるのために、利用することができる。このため、本明細書における実施形態は、デバイスのサブセットにおいて低コストかつ微調整でゲート漏れを小さくする能力、ならびに、デバイスのサブセットにおいて低コストかつ微調整で性能を高める能力を提供する。更に、上述のように、本明細書における実施形態は、所与の集積回路チップ内で性能および電力消費のバランスを取る能力を提供する。図3に、本明細書における実施形態を示す1つの例示的なプロセスをフローチャートの形態で示す。更に具体的には、図3のアイテム200において、本明細書における実施形態は、コンピュータ化デバイスを用いて、電力消費のバランスおよび性能のバランスについて集積回路設計を評価する。例えば、アイテム200において、本明細書における実施形態は、集積回路設計内の各デバイスまたはデバイスの各グループの性能、電力消費、および電流漏れを予測するいずれかの従来利用可能なモデリングプログラムを用いることができる。集積回路を評価するこのプロセス200に基づいて、この方法は、アイテム202において所望の電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする集積回路設計内の第1の組の集積回路トランジスタ構造、および、性能の向上を必要とする第2の組の集積回路トランジスタ構造を識別することができる。これによって、アイテム204において、この方法は、第1の組の集積回路トランジスタ構造についてのみ、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内に第1のドーパントの注入を含ませる例えば上述のマスクを用いて。アイテム206において、この方法は、第2の組の集積回路トランジスタ構造についてのみ、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内に第2のドーパントの注入を含ませる例えば上述のマスクを用いて。また、第1のドーパントはフッ素を含むことができ、第2のドーパントは窒素を含むことができる。更に、第1の組の集積回路トランジスタ構造は、第2の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造とすることができる。第1の組の集積回路トランジスタ構造のためのゲート絶縁体形成は、任意に、第2の組の集積回路トランジスタ構造のためのゲート絶縁体形成とは異なる絶縁体厚さを形成することができる。あるいは、チップ上のいくつかまたは全てのデバイスのゲート絶縁体は、同一の厚さを有するように形成することも可能である。第1の組の集積回路トランジスタ構造のためのゲート絶縁体形成および第2の組の集積回路トランジスタ構造のためのゲート絶縁体形成の双方において、3.9を超える誘電率を有する高誘電率絶縁体が形成される。同様に、第1の組の集積回路トランジスタ構造のためのゲート絶縁体形成および第2の組の集積回路トランジスタ構造のためのゲート絶縁体形成では、窒化シリコン、酸窒化シリコン、SiO2およびSi3N4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、または二酸化ジルコニウム等を含む高誘電率絶縁体が形成される。次いでアイテム208において、この方法は、コンピュータ化デバイスから変更した集積回路設計を出力する。アイテム210において、この方法は、変更した集積回路設計に従って集積回路デバイスを製造する製造機器を用いて原材料を処理することで原材料を異なるアイテムチップへと変換することによって。図4に、本明細書における実施形態によって生成することができる集積回路チップの1つの簡略化した例を示す。更に具体的には、図4は集積回路チップ310を示すこれは複数のチップのもっと大きなウェハの一部とすることができる。チップ310は、集積回路の多くのグループ312~318を含む。それらのグループの各々は、極めて多数のトランジスタ、配線構造、記憶構造等を含むことができる。本明細書における実施形態を用いて、第1の組の集積回路312は、任意に、フッ素をドーピングしたゲート絶縁体よりも下の基板領域を有してゲート導体漏れを低減することができる。更に、第2の組の集積回路318は、任意に、窒素をドーピングしたゲート絶縁体よりも下の基板領域を有して性能を向上させることができる。他の組の集積回路316、318は、いずれのドーピングも行わない場合がある。このように、本明細書における実施形態では、いずれかの所望のバランス点を達成するようにチップ310全体の性能、電力消費、および電流漏れを微調整しそれらのバランスを取るために、いずれのトランジスタにおいてもゲート絶縁体の厚さを変更することなく、いくつかのトランジスタまたはトランジスタのグループの性能を高めると共に他のトランジスタまたはトランジスタのグループの電流漏れを小さくすることができる。当業者には認められようが、本発明の態様は、システム、方法、またはコンピュータプログラムとして具現化することができる。従って、本発明の態様は、全体的にハードウェアの実施形態、全体的にソフトウェアの実施形態ファームウェア、常駐ソフトウェア、マイクロコード等を含む、または、ソフトウェアおよびハードウェアの態様を組み合わせた実施形態という形態を取ることができ、それらは全て、回路、モジュール、またはシステムと一般的に称することができる。更に、本発明の態様は、具現化されたコンピュータ読み取り可能プログラムコードを有する1つ以上のコンピュータ読み取り可能媒体複数の媒体において具現化されるコンピュータプログラムの形態を取ることも可能である。1つ以上のコンピュータ読み取り可能媒体複数の媒体のあらゆる組み合わせを利用することができる。コンピュータ読み取り可能媒体は、コンピュータ読み取り可能信号媒体またはコンピュータ読み取り可能記憶媒体とすることができる。コンピュータ読み取り可能記憶媒体は、例えば、限定ではないが、電子、磁気、光、電磁、赤外線、または半導体のシステム、装置、またはデバイス、または前述のもののいずれかの適切な組み合わせとすることができる。コンピュータ読み取り可能記憶媒体の更に具体的な例非網羅的な列挙は、以下を含む。すなわち、1本以上のワイヤを含む電気的接続、携帯型コンピュータディスケット、ハードディスク、ランダムアクセスメモリRAM、読み取り専用メモリROM、電気的プログラマブル読み取り専用メモリEPROMまたはフラッシュメモリ、光ファイバ、携帯型コンパクトディスク読み取り専用メモリCD-ROM、光記憶デバイス、磁気記憶デバイス、または前述のもののいずれかの適切な組み合わせである。この文書の文脈において、コンピュータ読み取り可能記憶媒体は、命令実行システム、装置、またはデバイスによってまたはそれと接続して用いるためにプログラムを含有または記憶することが可能ないずれかのタンジブルな媒体とすることができる。コンピュータ読み取り可能信号媒体は、例えばベースバンドにおいてまたは搬送波の一部として、具現化されたコンピュータ読み取り可能プログラムコードを有する伝播データ信号を含むことができる。かかる伝播信号は、限定ではないが、電磁、光、またはそれらのいずれかの適切な組み合わせを含む様々な形態のいずれかを取ることができる。コンピュータ読み取り可能信号媒体は、コンピュータ読み取り可能記憶媒体でないいずれかのコンピュータ読み取り可能媒体とすることができ、命令実行システム、装置、またはデバイスによってまたはそれと接続して用いるためにプログラムを伝達、伝播、または転送することができる。コンピュータ読み取り可能媒体上で具現化されるプログラムコードは、限定ではないが、無線、有線、光ファイバケーブル、RF等、または前述のもののいずれかの適切な組み合わせを含むいずれかの適切な媒体を用いて、伝送することができる。本発明の態様の動作を実行するためのコンピュータプログラムコードは、Java、Smalltalk、C等のオブジェクト指向プログラミング言語、および、Cプログラミング言語または同様のプログラミング言語を含む従来の手順プログラミング言語を含む1つ以上のプログラミング言語のいずれかの組み合わせにおいて記述することができる。プログラムコードは、全体的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンドアロンのソフトウェアパッケージとして、部分的にユーザのコンピュータ上でおよび部分的に遠隔コンピュータ上で、または全体的に遠隔コンピュータもしくはサーバ上で、実行することができる。後者の場合、遠隔コンピュータは、ローカルエリアネットワークLANまたはワイドエリアネットワークWANを含むいずれかのタイプのネットワークを介してユーザのコンピュータに接続することができ、または、接続は外部コンピュータに対して行うことができる例えばインターネットサービスプロバイダを用いてインターネットを介して。本発明の実施形態に従った方法、装置システム、およびコンピュータプログラムのフローチャート図またはブロック図あるいはその両方を参照して、本発明の態様について記載している。フローチャート図またはD2ブロック図あるいはその両方の各ブロックならびにフローチャート図またはブロック図あるいはその両方におけるブロックの組み合わせは、コンピュータプログラム命令によって実施可能であることは理解されよう。これらのコンピュータプログラム命令は、汎用コンピュータ、特殊目的コンピュータ、または他のプログラマブルデータ処理装置のプロセッサに提供されて機械を生成することができ、これによって、コンピュータまたは他のプログラマブルデータ処理装置のプロセッサによって実行される命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能/行為を実施するための手段を生成するようになっている。また、これらのコンピュータプログラム命令はコンピュータ読み取り可能媒体に記憶することができ、これによって、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイスに特定の方法で機能するように指示することができ、これによって、コンピュータ読み取り可能媒体に記憶された命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能/行為を実施する命令を含む製造物を生成するようになっている。また、コンピュータプログラム命令を、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイスにロードして、そのコンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作ステップを実行させてコンピュータ実施プロセスを生成することができ、これによって、コンピュータまたは他のプログラマブル装置上で実行する命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能/行為を実施するためのプロセスを提供するようになっている。図5に、本発明の実施形態を実施するための代表的なハードウェア環境を示す。この概略図は、本発明の実施形態に従った情報処理/コンピュータシステムのハードウェア構成を示す。このシステムは、少なくとも1つのプロセッサまたは中央演算処理装置CPU10を含む。CPU10は、システムバス12を介して、ランダムアクセスメモリRAM14、読み取り専用メモリROM16、および入出力I/Oアダプタ18等の様々なデバイスに相互接続されている。I/Oアダプタ18は、ディスクユニット11およびテープドライブ13等の周辺装置、またはこのシステムによって読み取り可能なプログラム記憶デバイスに接続することができる。このシステムは、プログラム記憶デバイス上の本発明の命令を読み取り、これらの命令に従って本発明の実施形態の方法を実行することができる。このシステムは更にユーザインタフェースアダプタ19を含み、これは、キーボード15、マウス17、スピーカ24、マイクロフォン22、またはタッチスクリーンデバイス図示せず等の他のユーザインタフェースデバイスあるいはそれら全てをバス12に接続してユーザ入力を集める。更に、通信アダプタ20はバス12をデータ処理ネットワーク25に接続し、ディスプレイアダプタ21はバス12をディスプレイデバイス23に接続する。ディスプレイデバイス23は、例えばモニタ、プリンタ、または送信器等の出力デバイスとして具現化することができる。図面におけるフローチャートおよびブロック図は、本発明の様々な実施形態に従ったシステム、方法、およびコンピュータプログラムの可能な実施のアーキテクチャ、機能性、および動作を示す。この点で、フローチャートまたはブロック図における各ブロックは、指定された論理機能複数の機能を実施するための1つ以上の実行可能命令を含むコードのモジュール、セグメント、または一部を表すことができる。また、いくつかの代替的な実施において、ブロックに明記した機能は、図面に明記した順序どおりでなく発生する場合があることに留意すべきである。例えば、関与する機能性に応じて、連続して示した2つのブロックは実際には実質的に同時に実行されることがあり、またはそれらのブロックは時に逆の順序で実行される場合がある。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方におけるブロックの組み合わせは、指定された機能もしくは行為を実行する特殊目的ハードウェアベースのシステム、または特殊目的ハードウェアおよびコンピュータ命令の組み合わせによって実施可能であることに留意すべきである。上述したような方法は、集積回路チップの製造において用いられる。結果として得られる集積回路チップは、未加工のウェハ形態ですなわち多数の未パッケージチップを有する単一のウェハとして、ベアダイとして、またはパッケージされた形態で、製造業者によって配布することができる。後者の場合、チップは、単一チップパッケージマザーボードに取り付けられたリードを有するプラスチックキャリアまたは他の高レベルキャリア等に、または多チップパッケージ表面相互接続または埋め込み相互接続のいずれかまたは双方を有するセラミックキャリア等に、搭載される。いずれの場合であっても、次いでチップを、aマザーボード等の中間製品またはb最終製品のいずれかの一部として、他のチップ、離散回路要素、または他の信号処理デバイスあるいはそれら全てと集積することができる。最終製品は、おもちゃおよび他のローエンド用途から、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する最先端のコンピュータ製品までの範囲に及ぶ集積回路チップを含むいずれかの製品とすることができる。本明細書において用いた用語は、特定の実施形態を記載する目的のためだけのものであり、本発明を限定することは意図していない。本明細書において用いたように、単数形は、文脈によって明らかに他の場合が示されない限り、複数形を含むことが意図されている。また、含むまたは含んでいるという言葉あるいはその両方は、本明細書において用いられた場合、述べた特徴、整数、ステップ、動作、要素、または構成要素あるいはそれら全ての存在を指定するが、1つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはそれら全ての存在または追加を除外するものではないことは、理解されよう。以下の特許請求の範囲における全てのミーンズまたはステッププラスファンクション要素の対応する構造、材料、行為、および均等物は、具体的に特許請求したような他の特許請求した要素と組み合わせて機能を実行するためのいずれかの構造、材料、または行為を含むことが意図されている。本発明の記載は、例示および記述の目的のために提示したが、網羅的であることや、開示した形態に本発明を限定することは、意図していない。本発明の範囲および思想から逸脱することなく、当業者には多くの変更および変形が明らかであろう。実施形態は、本発明の原理および実際的な用途を最良に説明するため、更に、想定される特定の用途に適した様々な変更と共に様々な実施形態に関して当業者が本発明を理解することを可能とするために、選択し記載したものである。