"入力端子に入力された電圧が予め定められたトリガ電圧を超えたことを検出する電圧検出回路であって、P型の電界効果トランジスタとして構成され、前記入力端子にソースが直接的または間接的に接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にゲートが接続され出力端子にドレインが接続されてなる第1トランジスタと、P型の電界効果トランジスタとして構成され、前記出力端子にゲートおよびソースが接続されると共に前記低電圧入力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第1トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されてなる第2トランジスタと、を備える電圧検出回路。請求項1記載の電圧検出回路であって、前記第1トランジスタおよび前記第2トランジスタは、エンハンスメント型トランジスタである、電圧検出回路。請求項1または2記載の電圧検出回路であって、P型の電界効果トランジスタとして構成され、ゲートとドレインとが前記第1トランジスタのソースに接続されると共にソースが前記入力端子に接続されてなる第3トランジスタ、を備える電圧検出回路。請求項3記載の電圧検出回路であって、前記第3トランジスタは、エンハンスメント型トランジスタである、電圧検出回路。請求項1または2記載の電圧検出回路であって、ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりP型の電界効果トランジスタとして構成されたトランジスタがnnは、値2以上の整数個に亘って直列に接続されてなり、前記n個のトランジスタのうち始端のトランジスタのソースが前記入力端子に接続されると共に前記n個のトランジスタのうち終端のトランジスタのゲートとドレインとが前記第1トランジスタのソースに接続されてなる多段トランジスタ回路、を備える電圧検出回路。請求項5記載の電圧検出回路であって、前記多段トランジスタ回路の前記n個のトランジスタは、エンハンスメント型トランジスタである、電圧検出回路。入力端子に入力された電圧が予め定められたトリガ電圧以上になったことを検出する電圧検出回路であって、N型の電界効果トランジスタとして構成され、前記入力端子にドレインが直接的または間接的に接続されると共に出力端子にゲートとソースとが接続されてなる第1トランジスタと、N型の電界効果トランジスタとして構成され、前記第1トランジスタのドレインにゲートが接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にソースが接続され前記出力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第1トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されてなる第2トランジスタと、を備える電圧検出回路。請求項7記載の電圧検出回路であって、前記第1トランジスタおよび前記第2トランジスタは、エンハンスメント型トランジスタである、電圧検出回路。請求項7または8記載の電圧検出回路であって、N型の電界効果トランジスタとして構成され、ゲートとドレインとが前記入力端子に接続されると共にソースが前記第1トランジスタのドレインに接続されてなる第3トランジスタ、を備える電圧検出回路。請求項9記載の電圧検出回路であって、前記第3トランジスタは、エンハンスメント型トランジスタである、電圧検出回路。請求項7または8記載の電圧検出回路であって、ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりN型の電界効果トランジスタとして構成されたトランジスタがnnは、値2以上の整数個に亘って直列に接続されてなり、前記n個のトランジスタのうち始端のトランジスタのゲートとドレインとが前記入力端子に接続されると共に前記n個のトランジスタのうち終端のトランジスタのソースが前記第1トランジスタのドレインに接続されてなる多段トランジスタ回路、を備える電圧検出回路。請求項11記載の電圧検出回路であって、前記多段トランジスタ回路の前記n個のトランジスタは、エンハンスメント型トランジスタである、電圧検出回路。請求項1ないし12のいずれか1つの請求項に記載の電圧検出回路であって、前記出力端子からの電圧を増幅して出力する増幅器を備える、電圧検出回路。しかしながら、上述の電圧検出回路では、基準電圧回路と比較回路とが必要なため、回路規模が比較的大きくなってしまう。また、上述の電圧検出回路では、基準電圧回路において、NMOSデプレッショントランジスタのゲートとソースとが接続されており、NMOSエンハンスメントトランジスタのゲートとドレインとが接続されているため、電源端子に電圧が印加されるとNMOSデプレッショントランジスタからNMOSエンハンスメントトランジスタに電流が流れ続けてしまい、消費電力が比較的大きくなってしまう。本発明の電圧検出回路は、簡易な構成で入力端子に入力された電圧を検出することを主目的とする。また、本発明の電圧検出回路は、消費電力の低減を図ることを主目的とする。本発明の電圧検出回路は、上述の主目的を達成するために以下の手段を採った。本発明の第1の電圧検出回路は、入力端子に入力された電圧が予め定められたトリガ電圧を超えたことを検出する電圧検出回路であって、P型の電界効果トランジスタとして構成され、前記入力端子にソースが直接的または間接的に接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にゲートが接続され出力端子にドレインが接続されてなる第1トランジスタと、P型の電界効果トランジスタとして構成され、前記出力端子にゲートおよびソースが接続されると共に前記低電圧入力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第1トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されてなる第2トランジスタと、を備えることを要旨とする。この本発明の第1の電圧検出回路では、第2トランジスタは、入力端子に入力された電圧がトリガ電圧であるときには第1トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されている。入力端子に入力された電圧がトリガ電圧より低いときには、第2トランジスタのソースとドレインとの間に流れる電流が第1トランジスタのソースとドレインとの間に流れる電流より大きいから、出力端子からは低電圧入力端子の電圧近傍の電圧が出力される。そして、入力端子に入力された電圧がトリガ電圧を超えると第1トランジスタのソースとドレインとの間に流れる電流が第2トランジスタのゲートとソースとの間に流れる電流以上となるから、出力端子からは第1トランジスタのソースに印加されている電圧近傍の電圧が出力される。これにより、入力端子に入力された電圧がトリガ電圧を超えたことを検出することができる。こうした電圧検出回路では、第1トランジスタ,第2トランジスタの二つのトランジスタを備えていればよいから、簡易な構成で入力端子の電圧を検出することができる。さらに、第2トランジスタは、出力端子にゲートおよびソースが接続されているため、ゲートとソースとの間の電圧が値0のときに第2トランジスタのソースとドレインとの間に流れる電流が比較的小さくなるよう構成すれば、消費電力の低減を図ることができる。こうした本発明の第1の電圧検出回路において、前記第1トランジスタおよび前記第2トランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。また、こうした本発明の第1の電圧検出回路において、P型の電界効果トランジスタとして構成され、ゲートとドレインとが前記第1トランジスタのソースに接続されると共にソースが前記入力端子に接続されてなる第3トランジスタ、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第1トランジスタのソースに印加される電圧をトリガ電圧未満の電圧に下げることができ、第1トランジスタ,第2トランジスタのゲート幅およびゲート長をより適正に調整することができる。この場合において、前記第3トランジスタは、エンハンスメント型トランジスタであるものとすることもできる。また、前記第1トランジスタおよび前記第3トランジスタは、ゲート幅をゲート長で除したトランジスタサイズがそれぞれ同一になるよう形成されてなり、前記第2トランジスタは、前記第1トランジスタおよび前記第3トランジスタのトランジスタサイズの500倍以上3000倍以下のトランジスタサイズになるよう形成されてなるものとすることもできる。さらに、こうした本発明の第1の電圧検出回路おいて、ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりP型の電界効果トランジスタとして構成されたトランジスタがnnは、値2以上の整数個に亘って直列に接続されてなり、前記n個のトランジスタのうち始端のトランジスタのソースが前記入力端子に接続されると共に前記n個のトランジスタのうち終端のトランジスタのゲートとドレインとが前記第1トランジスタのソースに接続されてなる多段トランジスタ回路、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第1トランジスタのソースに印加される電圧をトリガ電圧未満の電圧に下げることができ、第1トランジスタ,第2トランジスタのゲート幅およびゲート長をより適正にすることができる。この場合において、前記多段トランジスタ回路の前記n個のトランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。本発明の第2の電圧検出回路は、入力端子に入力された電圧が予め定められたトリガ電圧以上になったことを検出する電圧検出回路であって、N型の電界効果トランジスタとして構成され、前記入力端子にドレインが直接的または間接的に接続されると共に出力端子にゲートとソースとが接続されてなる第1トランジスタと、N型の電界効果トランジスタとして構成され、前記第1トランジスタのドレインにゲートが接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にソースが接続され前記出力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第1トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長とが調整されてなる第2トランジスタと、を備えることを要旨とする。この本発明の第2の電圧検出回路では、第2のトランジスタは、第1トランジスタのドレインにゲートが接続されると共にトリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にソースが接続されてなり、入力端子に入力された電圧がトリガ電圧であるときには第1トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されている。入力端子に入力された電圧がトリガ電圧より低いときには、第1トランジスタのソースとドレインとの間に流れる電流が第2トランジスタのソースとドレインとの間に流れる電流より大きいから、出力端子からは第1トランジスタのドレインに印加されている電圧近傍の電圧が出力される。そして、入力端子に入力された電圧がトリガ電圧を超えると第2トランジスタのソースとドレインとの間に流れる電流が第1トランジスタのソースとドレインとの間に流れる電流以上となるから、出力端子からは第2トランジスタのソースに印加されている所定の低電圧近傍の電圧が出力される。これにより、入力端子に入力された電圧がトリガ電圧を超えたことを検出することができる。こうした電圧検出回路では、N型の第1トランジスタ,第2トランジスタの二つのトランジスタを備えていればよいから、簡易な構成で入力端子の電圧を検出することができる。さらに、第1トランジスタは、出力端子にゲートおよびソースが接続されているため、ゲートとソースとの間に電圧が値0であるときに第1トランジスタのソースとドレインとの間に流れる電流が比較的小さくなるよう構成すれば、消費電力の低減を図ることができる。こうした本発明の第2の電圧検出回路において、前記第1トランジスタおよび前記第2トランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。また、こうした本発明の第2の電圧検出回路において、N型の電界効果トランジスタとして構成され、ゲートとドレインとが前記入力端子に接続されると共にソースが前記第1トランジスタのドレインに接続されてなる第3トランジスタ、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第1トランジスタのドレインに印加される電圧をトリガ電圧未満の電圧に下げることができ、第1トランジスタ,第2トランジスタのトランジスタサイズをより適正に調整することができる。この場合において、前記第3トランジスタは、エンハンスメント型トランジスタである、ものとすることもできる。こうすれば、消費電力をより低減させることができる。また、この場合において、前記第1トランジスタおよび前記第3トランジスタは、ゲート幅をゲート長で除したトランジスタサイズが同一になるよう形成されてなり、前記第2トランジスタは、前記第1トランジスタおよび前記第3トランジスタのトランジスタサイズの500倍以上3000倍以下のサイズになるよう形成されてなるものとすることもできる。さらに、こうした本発明の第2の電圧検出回路において、ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりN型の電界効果トランジスタとして構成されたトランジスタがnnは、値2以上の整数個に亘って直列に接続されてなり、前記n個のトランジスタのうち始端のトランジスタのゲートとドレインとが前記入力端子に接続されると共に前記n個のトランジスタのうち終端のトランジスタのソースが前記第1トランジスタのドレインに接続されてなる多段トランジスタ回路、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第1トランジスタのドレインに印加される電圧をトリガ電圧未満の電圧に下げることができ、第1トランジスタ,第2トランジスタのトランジスタサイズをより適正にすることができる。この場合において、前記多段トランジスタ回路の前記n個のトランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。こうした本発明の第1,第2の電圧検出回路において、前記出力端子からの電圧を増幅する増幅器を備えるものとすることもできる。こうすれば、出力端子からの電圧をより適正な電圧にすることができる。次に、本発明を実施するための形態を実施例を用いて説明する。図1は、本発明の第1実施例としての電圧検出回路20の構成の概略を示す回路図である。電圧検出回路20は、導電型がP型のMOSFETMetalOxideSemiconductorFieldEffectTransistorとして構成され入力端子Tvinにソースが接続されると共に接地電圧例えば、0Vが印加される接地電圧端子Tgndにゲートが接続され出力端子Tvoutにドレインが接続されたトランジスタMp1と、導電型がP型のMOSFETとして構成されて出力端子Tvoutにゲートおよびソースが接続されると共に接地電圧端子Tgndにドレインが接続されたトランジスタMp2と、を備える。トランジスタMp1,Mp2は、それぞれ閾値電圧Vthが値0より大きい例えば、0.8Vエンハンスメント型のMOSFETとして構成されている。トランジスタMp1のゲート幅W1およびゲート長L1,トランジスタMp2のゲート幅W2およびゲート長L2は、入力端子Tvinに入力された電圧以下、入力電圧Vinというを予め定めたトリガ電圧VTrigger例えば、0.5Vにしたときに、トランジスタMp2のソースとドレインとの間に流れるソースドレイン電流Ip2とトランジスタMp1のソースとドレインとの間に流れるソースドレイン電流Ip1とが等しくなるよう調整されている。ここで、このようにトランジスタMp1,Mp2のゲート幅W1.W2,ゲート長L1.L2を調整した理由について説明する。入力電圧Vinが閾値電圧Vth以下であるときには、トランジスタMp1はサブスレッショルド領域で動作している。このときのソースドレイン電流Ip1は、式1,式2により求めることができる。ここで、式1中、kはボルツマン係数、nはキャリア濃度、Tは絶対温度、qは電気素量、VGSがゲートとソースとの間の電圧、Vdsはドレインとソースとの間の電圧を示しており、式2中、εsiは11.7×8.85×1014F/cm、NDEPはチャネルドーピング濃度、φsは表面電位、kBはボルツマン係数、VDDは入力端子Tvinに印加される電圧入力電圧Vinを示している。室温27°Cでは、KT/qが26mVであるから、ソースドレイン電流Ip1は式3により求めることができる。トランジスタMp2は、ゲートとソースとが接続されているから、常にオフしている。したがって、ソースドレイン電流Ip2は、式4により求めることができる。ソースドレイン電流Ip1がソースドレイン電流Ip2より小さいときには出力端子Tvoutが接地電圧近傍の電圧となり、ソースドレイン電流Ip1が大きくなってソースドレイン電流Ip2より大きくなると出力端子Tvoutの電圧が接地電圧近傍から入力電圧Vin近傍に変化する。ソースドレイン電流Ip1とソースドレイン電流Ip2とが等しくなる入力電圧Vinは、次式5により求めることができる。トリガ電圧VTriggerを予め定めておき、トランジスタMp1,Mp2のそれぞれのゲート幅W1、W2をそれぞれのゲート長L1,L2で除して得られるトランジスタサイズS1=W1/L1,S2=W2/L2が式5を満たすようトランジスタMp1,Mp2のゲート幅W1、W2,ゲート長L1,L2を調整することにより、入力電圧Vinがトリガ電圧VTrigger未満であるときには出力端子Tvoutから接地電圧近傍の電圧を出力し、入力電圧Vinがトリガ電圧VTrigger超えたときには出力端子Tvoutから入力電圧Vin近傍の電圧を出力することができる。これにより、入力電圧Vinがトリガ電圧VTriggerを超えたことを検出することができる。こうした電圧検出回路20を2つのトランジスタMp1,Mp2から構成したので、簡易な構成で電圧を検出することができる。また、トランジスタMp1,Mp2は、エンハンスメント型のMOSFETとして構成されており、トランジスタMp2は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となってソースドレイン電流Ip2は微少な電流となるため、消費電力の低減を図ることができる。さらに、電圧検出回路20をP型のMOSFETのみから構成したので、少ない工程で容易に製造することができ、閾値電圧Vth等のばらつきプロセスばらつきを低減することができる。以上説明した第1実施例の電圧検出回路20では、P型のMOSFETとして構成され入力端子Tvinにソースが接続されると共に接地電圧端子Tgndにゲートが接続され出力端子Tvoutにドレインが接続されたトランジスタMp1と、導電型がP型のMOSFETとして構成されて出力端子Tvoutにゲートおよびソースが接続されると共に接地電圧が印加される接地電圧端子Tgndにドレインが接続され、トランジスタMp1のゲート幅W1およびゲート長L1,トランジスタMp2のゲート幅W2およびゲート長L2を、入力電圧Vinを予め定めたトリガ電圧VTriggerにしたときにトランジスタMp1のソースとドレインとの間に流れるソースドレイン電流Ip1とトランジスタMp2のソースとドレインとの間に流れるソースドレイン電流Ip2とが等しくなるよう調整したから、簡易な構成で入力電圧Vinがトリガ電圧VTriggerを超えたことを検出することができる。トランジスタMp1,Mp2は、エンハンスメント型のMOSFETとして構成されており、トランジスタMp2は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となりソースドレイン電流Ip2は微少な電流となるため、消費電力の低減を図ることができる。次に、本発明の第2実施例としての電圧検出回路120について説明する。図2は、本発明の第2実施例としての電圧検出回路120の構成の概略を示す回路図である。電圧検出回路120は、導電型がN型のMOSFETとして構成され入力端子Tvinにドレインが接続されると共に出力端子Tvoutにゲートとソースとが接続されたトランジスタMn1と、N型のMOSFETとして構成されトランジスタMn1のドレインにゲートが接続されると共に接地電圧端子Tgndにソースが接続されて出力端子Tvoutにドレインが接続されたトランジスタMn2と、を備える。トランジスタMn1,Mn2は、共にエンハンスメント型のトランジスタとして構成されており、入力電圧Vinがトリガ電圧VTriggerであるときにはトランジスタMn1のソースとドレインとの間に流れる電流と略同一量の電流がトランジスタMn2のソースとドレインとの間に流れるようそれぞれのゲート幅およびゲート長が調整されている。こうした構成の電圧検出回路120では、入力電圧Vinがトリガ電圧VTriggerより低いときには、トランジスタMn1のソースとドレインとの間に流れる電流がトランジスタMn2のソースとドレインとの間に流れる電流より大きいから、出力端子TvoutからはトランジスタMn1のドレインに印加されている電圧トリガ電圧VTrigger近傍の電圧が出力される。そして、入力電圧Vinがトリガ電圧VTriggerを超えるとトランジスタMn2のソースとドレインとの間に流れる電流がトランジスタMn1のゲートとソースとの間に流れる電流を超えるから、出力端子TvoutからはトランジスタMn2のソースに印加されている接地電圧近傍の電圧が出力される。これにより、より簡易な構成で入力電圧Vinがトリガ電圧VTriggerを超えたことを検出することができる。また、トランジスタMn1,Mn2は、エンハンスメント型のMOSFETとして構成されており、トランジスタMn1は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となってソースドレイン電流Ip1は微少な電流となるため、消費電力の低減を図ることができる。さらに、電圧検出回路120をN型のMOSFETのみから構成したので、少ない工程で容易に製造することができ、閾値電圧Vth等のばらつきプロセスばらつきを低減することができる。以上説明した第2実施例の電圧検出回路120では、N型のMOSFETとして構成され入力端子Tvinにドレインが接続されると共に出力端子Tvoutにゲートとソースとが接続されたトランジスタMn1と、N型のMOSFETとして構成されトランジスタMn1のドレインにゲートが接続されると共に接地電圧端子Tgndにソースが接続されて出力端子Tvoutにドレインが接続されたトランジスタMn2と、を備え、入力電圧Vinがトリガ電圧VTriggerであるときにはトランジスタMn1のソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようトランジスタMn2のゲート幅およびゲート長を調整することにより、より簡易な構成で入力電圧Vinがトリガ電圧VTriggerを超えたことを検出することができる。また、トランジスタMn1,Mn2は、エンハンスメント型のMOSFETとして構成されており、トランジスタMn1は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となってソースドレイン電流Ip1は微少な電流となるため、消費電力の低減を図ることができる。さらに、電圧検出回路120をN型のMOSFETのみから構成したので、少ない工程で容易に製造することができ、閾値電圧Vth等のばらつきプロセスばらつきを低減することができる。次に、本発明の第3実施例としての電圧検出回路220について説明する。図3は、本発明の第3実施例としての電圧検出回路220の構成の概略を示す回路図である。電圧検出回路220は、図示するように、図1に例示した電圧検出回路20の入力端子TvinとトランジスタMp1のドレインとの間にP型のエンハンスメント型のMOSFETとして構成されたトランジスタMp3が接続した構成となっている。トランジスタMp3は、ゲートとドレインとがトランジスタMp1のソースに接続されると共にソースが入力端子Tvinに接続されており、トランジスタMp3のゲート幅W3をゲート長L3で除して得られるトランジスタサイズS3=W3/L3がトランジスタMp1のトランジスタサイズS1と同一になるよう調整されている。これにより、トランジスタMp1のソースの電圧は、入力電圧Vinの0.5倍の電圧となる。このとき、ソースドレイン電流Ip1とソースドレイン電流Ip2とが等しくなる入力電圧Vinは、次式6により求めることができる。トリガ電圧VTriggerの2分の1となるトリガ電圧VTrigger2を予め定めておき、トランジスタMp1,Mp2のそれぞれのゲート幅W1、W2をそれぞれのゲート長L1,L2で除して得られるトランジスタサイズS1=W1/L1,S2=W2/L2が式6を満たすようトランジスタMp1,Mp2のゲート幅W1、W2,ゲート長L1,L2を調整することにより、入力電圧Vinがトリガ電圧VTrigger2未満であるときには出力端子Tvoutから接地電圧近傍の電圧を出力し、入力電圧Vinがトリガ電圧VTrigger2超えたときには出力端子Tvoutから入力電圧Vin近傍の電圧を出力することができる。図1の電圧検出回路20では、トリガ電圧VTriggerが500mVのときのトランジスタMp1のトランジスタサイズS1=W1/L1に対するトランジスタMp2のトランジスタサイズS2=W2/L2の比は、nを1.1とすると、式7により求めることができる。一方、図3の電圧検出回路220では、トリガ電圧VTriggerが500mVのときのトランジスタサイズS1に対するトランジスタサイズS2の比は、式8により求めることができる。このように、トランジスタMp3を入力端子TvinとトランジスタMp1との間に接続することにより、トランジスタMp1,Mp2のトランジスタサイズの比をより小さくすることができ、トランジスタMp1,Mp2,Mp3のそれぞれのゲート幅およびゲート長をより適正に調整することができる。なお、第3実施例では、トリガ電圧VTriggerを500mVであるものとしたが、トリガ電圧VTriggerを400mVであるものとし式8を用いることにより、トランジスタサイズS1に対するトランジスタサイズS2の比を500程度にすることもできる。以上説明した第3実施例の電圧検出回路220では、トランジスタMp3のゲートとドレインとをトランジスタMp1のソースに接続すると共にトランジスタMp3のソースを入力端子Tvinに接続し、トランジスタMp3のゲート幅W3をゲート長L3で除して得られるトランジスタサイズS3がトランジスタMp1のトランジスタサイズS1と同一になるよう調整することにより、トランジスタMp1,Mp2のトランジスタサイズをより適正に調整することができる。第3実施例の電圧検出回路220において、図4の変形例の電圧検出回路220Bに例示するように、出力電圧Voutを増幅する増幅器230Bを出力端子Tvoutに接続したり、図5の変形例の電圧検出回路220Cに例示するように、増幅器230Bに代えてインバータが多段に接続されたインバータ回路230Cを接続するものとしてもよい。出力端子Tvoutからの出力電圧Voutは、入力電圧Vinより低い電圧となるが、増幅器230Bやインバータ回路230Cを出力端子Tvoutに接続することにより、入力電圧Vin近傍の電圧を、増幅器230Bやインバータ回路230Cから出力することができる。第3実施例の電圧検出回路220は、図1に例示した電圧検出回路20の入力端子TvinとトランジスタMp1のドレインとの間にP型のトランジスタMp3を接続することにより構成するものとしたが、入力端子TvinとトランジスタMp1のドレインとの間に、入力端子Tvinにゲートとドレインとが接続されトランジスタMp1のドレインにソースが接続されたN型のトランジスタを備えるものとしてもよい。第3実施例の電圧検出回路220は、図1に例示した電圧検出回路20の入力端子TvinとトランジスタMp1のドレインとの間にP型のトランジスタMp3を接続することにより構成するものとしたが、図6の変形例の電圧検出回路220Dに例示するように、図2に例示した電圧検出回路120の入力端子TvinとトランジスタMn1のドレインとの間に、入力端子Tvinにゲートとドレインとが接続されトランジスタMn1のドレインにソースが接続されたN型のトランジスタMn3を備えるものとしてもよい。こうすれば、トランジスタMn1,Mn2のトランジスタサイズをより適正に調整することができる。また、この場合において、トランジスタMn1およびトランジスタMn3は、ゲート幅をゲート長で除したトランジスタサイズが同一になるよう形成されてなり、トランジスタMn2は、トランジスタMn1およびトランジスタMn3のトランジスタサイズの500倍以上3000倍以下のサイズになるよう形成するものとしてもよい。また、この場合において、図2に例示した電圧検出回路120の入力端子TvinとトランジスタMn1のドレインとの間に、ゲートとドレインとがトランジスタMn1のドレインに接続されると共にソースが入力端子Tvinに接続されたP型のトランジスタを接続するものとしてもよい。第3実施例の電圧検出回路220では、入力端子TvinとトランジスタMp1との間のトランジスタMp3が接続されているものとしたが、図7の変形例の電圧検出回路220Eに例示するように、入力端子TvinとトランジスタMp1との間にnnは、値2以上の整数個に亘って直列に接続されたトランジスタMx1~Mxnを備える多段トランジスタ回路240が接続されているものとし、出力電圧Voutを増幅する増幅器230Eを出力端子Tvoutに接続するものとしてもよい。トランジスタMx1~Mxnは、P型のMOSFETとして構成されており、図示するように、ゲートとドレインとが互いに接続され、ソースを隣接するトランジスタのドレインに接続することにより直列に接続されている。トランジスタMx1~Mxnのうち、始端のトランジスタMxnのソースは入力端子Tvinに接続されており、終端のトランジスタMx1のドレインはトランジスタMp1のソースに接続されている。トランジスタMx1~Mxnを、それぞれトランジスタMp1のゲート幅W1,ゲート長L1と同じゲート幅,ゲート長のトランジスタとして構成すると、トリガ電圧VTriggerNは式9で求めることができる。トリガ電圧VTriggerを定めておき、式9を満たすようにトランジスタMp1,Mp2のゲート幅、ゲート長を調整することにより、より適正に各トランジスタのサイズを調整することができる。第1~第3実施例の電圧検出回路20~220では、接地電圧端子Tgndに接地電圧として0Vの電圧が供給されているものとしたが、接地電圧端子Tgndに供給される電圧はトリガ電圧より低ければよく、例えば、0.2Vなどを用いるものとしても構わない。第1~第3実施例の電圧検出回路20~220では、トランジスタがエンハンスメント型のMOSFETであるものとしたが、ゲートとソースとの電圧差が0Vのときに若干電流が流れるものとしてもよい。第1~第3実施例の電圧検出回路20~220では、各トランジスタがMOSFETで形成されているものとしたが、MESFETMetalSemiconductorFieldEffectTransistorで形成されいているとしてもよい。実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。第1実施例では、トランジスタMp1が第1トランジスタに相当し、トランジスタMp2が第2トランジスタに相当する。第2実施例では、トランジスタMn1が第1トランジスタに相当し、トランジスタMn2が第2トランジスタに相当する。以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。"