入力電圧をより低い出力電圧に降圧するDC-DC変換器であって、前記入力電圧を受ける入力端子と、前記出力電圧を出力する出力端子と、一端が前記入力端子に接続し、オン/オフが切り替えられるハイサイドスイッチと、一端が前記ハイサイドスイッチの他端に接続し、他端が接地端子に接続し、オン/オフが切り替えられるローサイドスイッチと、一端が前記ハイサイドスイッチの他端に接続し、他端が前記出力端子に接続したインダクタと、一端が前記インダクタの他端に接続し、他端が前記接地端子に接続したキャパシタと、前記出力端子の目標電圧と、前記出力端子の出力電圧と、前記キャパシタに流れる電流とからハイサイドスイッチ制御信号を生成し、前記ハイサイドスイッチ制御信号を前記ハイサイドスイッチに供給することにより前記ハイサイドスイッチのオン/オフを制御するハイサイドスイッチ制御回路と、前記ハイサイドスイッチ制御信号と、前記インダクタを流れる電流とからローサイドスイッチ制御信号を生成し、前記ローサイドスイッチ制御信号を前記ローサイドスイッチに供給することにより前記ローサイドスイッチのオン/オフを制御するローサイドスイッチ制御回路とを備えたDCDC変換器。前記ハイサイドスイッチ制御回路は、前記目標電圧の値と、前記出力電圧の値と、前記キャパシタに流れる電流の値との重み付け和の極性に基づいて、前記ハイサイドスイッチ制御信号を生成することを特徴とする請求項1に記載のDCDC変換器。前記ローサイドスイッチ制御回路は、前記ハイサイドスイッチがオフの間、前記インダクタの一端から前記インダクタの他端に向かって前記電流が流れているときは前記ローサイドスイッチをオンにする制御信号を前記ローサイドスイッチに供給し、前記インダクタの他端から前記インダクタの一端に向かって前記電流が流れているときは前記ローサイドスイッチをオフにする制御信号を前記ローサイドスイッチに供給することを特徴とする請求項1または2に記載のDCDC変換器。前記ローサイドスイッチ制御回路は、コンパレータを用いて前記インダクタの一端の電圧を所定電圧と比較することにより、前記インダクタを流れる電流の方向を検出することを特徴とする請求項3に記載のDCDC変換器。前記ローサイドスイッチ制御回路は、前記ハイサイドスイッチがオンの間、前記コンパレータのオフセット電圧を検出し、前記ハイサイドスイッチがオフになったとき、前記オフセット電圧を用いて前記コンパレータのオフセットをキャンセルすることを特徴とする請求項4に記載のDCDC変換器。前記ハイサイドスイッチおよび前記ローサイドスイッチの両方がともにオフにされた後で、前記ハイサイドスイッチをオン、前記ローサイドスイッチをオフにするとき、前記ハイサイドスイッチ制御回路により生成された前記ハイサイドスイッチをオンにする制御信号に、遅延素子により遅延を与えて、前記ハイサイドスイッチに供給することを特徴とする請求項1乃至5のいずれか一項に記載のDCDC変換器。しかしながら、上述の方法では、PFM動作のために出力電圧を、Vout、1006Vout、1017Voutの3つのリファレンス電圧と比較する必要があり、3つの高精度コンパレータを必要とする。また、低負荷モード時のスイッチングはインダクタ電流がゼロ以上規定値以下となるように制御されており、このためにインダクタ電流値をリアルタイムに観測する必要がある。さらに、低負荷モード中に負荷電流が増加し高負荷モードに移行した場合の応答はPWM制御により決定されるが、PWM制御ループ中に存在する位相補償器により応答速度が制限されるため、一時的に出力電圧が所望値よりも大幅に下がってしまうという問題点がある。この発明の一側面は、簡易な構成で低負荷モードを実現するとともに、低負荷モードから高負荷モードへ移行した場合の応答速度を高く保ち、出力電圧の低下を抑えることを目的とする。本発明の一態様としてのDC-DC変換器は、入力電圧をより低い出力電圧に降圧するDC-DC変換器であって、入力端子と、出力端子と、ハイサイドスイッチと、ローサイドスイッチと、インダクタと、キャパシタと、ハイサイドスイッチ制御回路と、ローサイドスイッチ制御回路とを備える。前記入力端子は、前記入力電圧を受ける。前記出力端子は、前記出力電圧を出力する。前記ハイサイドスイッチは、一端が前記入力端子に接続し、オン/オフが切り替えられる。前記ローサイドスイッチは、一端が前記ハイサイドスイッチの他端に接続し、他端が接地端子に接続し、オン/オフが切り替えられる。前記インダクタは、一端が前記ハイサイドスイッチの他端に接続し、他端が前記出力端子に接続する。前記キャパシタは、一端が前記インダクタの他端に接続し、他端が前記接地端子に接続する。前記ハイサイドスイッチ制御回路は、前記出力端子の目標電圧と、前記出力端子の出力電圧と、前記キャパシタに流れる電流とからハイサイドスイッチ制御信号を生成し、前記ハイサイドスイッチ制御信号を前記ハイサイドスイッチに供給することにより前記ハイサイドスイッチのオン/オフを制御する。前記ローサイドスイッチ制御回路は、前記ハイサイドスイッチ制御信号と、前記インダクタを流れる電流とからローサイドスイッチ制御信号を生成し、前記ローサイドスイッチ制御信号を前記ローサイドスイッチに供給することにより前記ローサイドスイッチのオン/オフを制御する。以下、図面を参照しながら本実施の形態について詳細に説明する。図1に本発明の第1の実施形態に係るDCDC変換器の概略構成を示す。入力端子11で受ける入力電圧Vgは、パワー段12により、出力電圧Vcに降圧され、出力端子13から出力される。パワー段12は、ハイサイドスイッチ14、ローサイドスイッチ15、インダクタL、および平滑キャパシタCを備える。さらにパワー段12は、インダクタLを流れる電流を検出するインダクタ電流検出手段16、およびキャパシタCを流れる電流を検出するキャパシタ電流検出手段17を備える。ハイサイドスイッチ14は、一端が入力端子11に接続し、オン/オフオンおよびオフが切り替えられる。ローサイドスイッチ15は、一端がハイサイドスイッチ14の他端に接続し、他端が接地端子31に接続し、オン/オフが切り替えられる。インダクタLは、一端がハイサイドスイッチ14の他端に接続し、他端が出力端子13に接続する。キャパシタCは、一端がインダクタLの他端に接続し、他端が接地端子31に接続する。パワー段12における2つのスイッチ14、15を制御するための回路が制御回路21である。制御回路21の入力は、パワー段12の出力電圧Vc、キャパシタCを流れる電流からのキャパシタ電流値Ic、インダクタ電流検出手段16からのインダクタ電流値ILおよびリファレンス電圧Vrefである。リファレンス電圧Vrefは、出力電圧Vcの目標値を表す電圧である。ハイサイドスイッチ制御回路22は、出力端子13の目標電圧と、出力端子13の出力電圧と、キャパシタCに流れる電流とからハイサイドスイッチ制御信号を生成する。ハイサイドスイッチ制御回路22は、ハイサイドスイッチ制御信号をハイサイドスイッチ14に供給することにより、ハイサイドスイッチ14のオン/オフを制御する。より詳しくは、ハイサイドスイッチ制御回路22は、すなわち出力誤差電圧と、キャパシタ電流値Icとから、式に示すようなスイッチングファンクションSを生成する。そして、式に示すように、Sが0より大きいか否かに基づき、ハイサイドスイッチ制御信号SWHを生成する。SαIcSWH1SWH0ただし、式において、αは定数である。また、ハイサイドスイッチはSWH1のときオン、SWH0のときオフである。なお、式において、SはVcIcに対して1次関数であるが、2次以上の関数とすることも可能である。ハイサイドスイッチ制御信号SWHと、インダクタ電流検出手段16からのインダクタ電流値ILは、ローサイドスイッチ制御回路23に入力される。ローサイドスイッチ制御回路23は、ハイサイドスイッチ制御信号SWHと、インダクタLを流れるインダクタ電流値ILから、ローサイドスイッチ制御信号SWLを生成する。ローサイドスイッチ制御回路23は、生成したローサイドスイッチ制御信号SWLをローサイドスイッチ15に供給することにより、ローサイドスイッチ15のオン/オフを制御する。具体的に、ローサイドスイッチ制御回路23は、表1に示すように、SWH0かつIL0の場合にSWL1のローサイドスイッチ制御信号を出力し、それ以外の場合にSWL0のローサイドスイッチ制御信号を出力する。SWL1のときローサイドスイッチはオン、SWL0のときオフである。図2に、ハイサイドスイッチ制御信号SWH、ローサイドスイッチ制御信号SWL、インダクタ電流IL、およびスイッチングノード電圧Vswの波形を示す。スイッチングノード電圧Vswは、図1に示すように、ローサイドスイッチ15の一端における電圧である。これらの波形は、負荷32の電流負荷電流が小さい低負荷電流時ときのものである。図2において、ハイサイドスイッチ14がオフの期間において、インダクタ電流IL0となるのと同時に、ローサイドスイッチ15はオフとなるPFMのような動作となる。このことから、負荷32の電流負荷電流が小さい場合においても、インダクタ電流は逆流しない。もし負荷電流が小さいときに、ハイサイドスイッチ14がオフの間、ローサイドスイッチ15が常時オンであるとすると、図2に示す時点P1インダクタ電流が0になる時点から、時点P2次にハイサイドスイッチがオンになる時点までの間、キャパシタCから流れ出る電流の一部が、ローサイドスイッチ15を介してグランドへ捨てられてしまう。これに対し、本実施形態では時点P1からP2の間、ローサイドスイッチ15をオフにするため、ローサイドスイッチ15を介してインダクタ電流がグラウンドへ捨てられることはなく、低負荷電流時において変換効率が低下することはない。したがって本実施形態では、図2に示されるとおり、時点P1からP2の間、電流ILは0である。また、ハイサイドスイッチ15の制御は、高負荷時負荷32の電流が大きいとき、低負荷時負荷32の電流が小さいときともに同じであるから、低負荷モードから高負荷モードへ切り換えるために特別な制御を加える必要がない。さらに、本提案はクロックを用いない制御方法であることから、低負荷モードから高負荷モードへはクロックタイミングにかかわらず即座に遷移することができ、負荷変動時の応答が高速である。なお負荷電流の値が大きい高負荷時では、ハイサイドスイッチ14がオフの間、ローサイドスイッチ15は常にオンである。負荷電流が大きいときは、インダクタ電流ILの値がゼロより小さくなることはないため、ローサイドスイッチ15が常時オンでも、電流がローサイドスイッチ15を介してグランドに捨てられることはない。このように本実施形態では、ハイサイドスイッチ14の制御を変えることなく低負荷モードモードの実装が可能なため、低負荷から高負荷モードへの移行に特別な制御を加える必要がない。またインダクタ電流が逆流しないように制御されるから、低負荷時の効率低下がない。図3にハイサイドスイッチ制御回路22およびキャパシタ電流検出手段17の具体的構成を示す。本構成を備えたDCDC変換機は、スライディングモードDCDC変換器に相当する。キャパシタ電流検出手段17は、キャパシタCN、抵抗R1、オペアンプOP1で構成される微分器である。なおキャパシタ電流検出手段17はハイサイドスイッチ制御回路22の内部に組み込まれても良いし、ハイサイドスイッチ制御回路22の外側に配置されてもよい。当該微分器を構成するキャパシタCNは、DCDC変換器の出力端子13とオペアンプOP1の仮想接地点との間に接続されている。キャパシタCNのキャパシタンスの値は、平滑キャパシタC図1参照の1Nであることから、キャパシタCNには、IcNなる電流が流れる。Icは、上述の通り、平滑キャパシタCの電流値である。キャパシタCNを流れる電流が、抵抗R1に流れ込む。キャパシタ電流検出手段17は、式のように計算される電圧Vcs1を出力する。式では、キャパシタ電流Icに比例する成分が含まれる。Vcs1Vref×Ic一方、キャパシタ電圧出力電圧Vcの検出は、ハイサイドスイッチ制御回路22が備える回路G1で行われる。回路G1は、出力電圧Vcと、基準電圧目標電圧refに基づき、式により計算される電圧Vg1を出力する。Vg1Vrefα電圧Vcs1とVg1は加算器Add1により加算される。加算機Add1の出力電圧S1は、式のようになる。S1VrefαIcこの電圧とVrefとをコンパレータ18により比較することで、式および式により求めた、ハイサイドスイッチ制御信号SWHが実現できる。すなわち、式の右辺からVrefを減算すると、式の右辺に一致することから、S1の値がVrefより大きいか否かは、式のSの値が、0より大きいか否かと等価である。図4にローサイドスイッチ制御回路23およびインダクタ電流検出手段16の具体的構成を示す。インダクタ電流検出手段16はグラウンド電位接地電位を基準電圧とする電圧コンパレータCompで構成されている。電圧コンパレータCompの出力CompoutはAND回路35に入力される。なおインダクタ電流検出手段16はローサイドスイッチ制御回路23の内部に組み込まれても良いし、ローサイドスイッチ制御回路23の外側に配置されてもよい。AND回路35には、ハイサイドスイッチ制御信号SWHをインバータ36により反転した信号も入力される。AND回路35の出力は、フリップフロップFF1のセット端子に入力される。フリップフロップFF1のリセット端子にはハイサイドスイッチ制御信号SWHが入力される。フリップフロップFF1の出力は、インバータ37により反転されて、AND回路38に入力される。AND回路38のもう一方の入力は、インバータ36の出力信号である。AND回路38の出力が、ローサイドスイッチ制御信号SWLとなる。図1のパワー段12におけるスイッチングノード電圧Vswは、図2に示したようにハイサイドスイッチ14がオンの期間ではDCDC変換器入力電圧Vgとなり、ローサイドスイッチ15がオンの期間ではローサイドスイッチ15のオン抵抗とインダクタ電流の積にマイナス1を掛けた値となる。したがって、ハイサイドスイッチ14がオフの期間ではVswを観測することによりインダクタ電流ILの極性を知ることができる。表1に示したように、ローサイドスイッチ制御のためにはインダクタ電流の極性がわかればよいので、インダクタ電流検出手段16は、コンパレータCompのみで構成することが可能となる。すなわち、電圧コンパレータ1つだけで電流検出を実現できる。図4に示す構成において、ハイサイドスイッチ制御信号SWHが1のときは、ローサイドスイッチ制御信号SWLは常に0になることが分かる。よってハイサイドスイッチ14とローサイドスイッチ15が同時にオンとなることはない。SWHが0となる期間において、Comp出力Compoutが0、すなわちIL0であればSWLは1となり、ローサイドスイッチ15がオンとなる。SWHが0となる期間においてComp出力が1、すなわちIL0であればフリップフロップFF1がセットされ、即座にSWL0となるから、ハイサイドスイッチ14、ローサイドスイッチ15ともにオフとなる。以上の動作により、表1の動作が実現できる。図5に、コンパレータCompの構成例を示す。このコンパレータは、オフセットキャンセルを行う。ハイサイドスイッチ制御信号SWH1となる期間において、スイッチS1をオフ、スイッチS2、S3をオンする。これによりキャパシタCosの両端電圧は、アンプ41の入力換算オフセット電圧Vosとなる。コンパレータとして動作する期間は、SWH0となる期間であり、この間はスイッチS1をオン、スイッチS2、S3をオフとする。キャパシタCosは、オフセット電圧Vosに充電されているため、キャパシタ電圧とアンプの入力換算オフセット電圧とがキャンセルされる。このように、コンパレータ動作が不要な期間、すなわちSWH1となる期間を利用して、オフセット抽出を行うことにより、アンプ41のオフセットにかかわらず高精度なコンパレータが実現できる。よって、インダクタ電流の極性を高精度に検出できる。なお、本コンパレータの出力Compoutは、アンプ41の出力を、インバータ42で反転したものである。図6に、低負荷時において、ハイサイドスイッチ制御信号SWHのパルス幅を調整する構成を示す。図1に示した構成に加え、ハイサイドスイッチ制御信号に遅延を挿入してハイサイドスイッチ14に供給するための回路51が追加されている。回路51は、遅延素子52と、2つのスイッチ53、54を含む。スイッチ54は、遅延制御信号Dによりオン/オフが切り換えられ、スイッチ53は、遅延制御信号DBによりオン/オフが切り換えられる。遅延制御信号DDBは、ローサイドスイッチ制御回路55から供給される。遅延制御信号DDBは、相補信号である。D1DB0のとき、スイッチ54がオン、スイッチ53がオフとなる。このとき、ハイサイドスイッチ制御回路22からのハイサイドスイッチ制御信号SWHは、遅延素子52を介在して、ハイサイドスイッチ14に供給される。D0DB1のときは、スイッチ54がオフ、スイッチ53がオンとなる。このとき、ハイサイドスイッチ制御信号SWHは、遅延素子52を介在することなく、ハイサイドスイッチ14に供給される。図7に、遅延制御信号DおよびDBを出力するためのローサイドスイッチ制御回路55の構成を示す。図4に示したローサイドスイッチ制御回路22と比較し、フリップフロップFF2が追加されている。PFM動作となるような低負荷時には、ローサイドスイッチ制御信号SWH0となる期間において、インダクタ電流検出手段16の出力が1となり、フリップフロップFF1はセット状態となる。フリップフロップFF2はフリップフロップFF1の出力を受けセット状態となるから、D1DB0を出力する。これにより、図6の構成において、ハイサイドスイッチ制御信号には遅延が挿入される。つまり、低負荷時では、ハイサイドスイッチ制御信号に対して遅延が挿入される。さらに細かく述べれば、ハイサイドスイッチ14およびローサイドスイッチ15の両方がオフの期間の後で、ハイサイドスイッチ14をオンにし、ローサイドスイッチ15をオフにするとき、ハイサイドスイッチ14をオンにする信号を、遅延素子52により遅延を与えてハイサイドスイッチ14に供給する。このように遅延を挿入することにより、ハイサイドスイッチ制御信号SWHは急激には変化せず、挿入された遅延分だけSWHパルス幅を長くすることが可能となる。SWHパルス幅を長くとることによりキャパシタCをより多く充電し、キャパシタCによる電流供給を図ることで、低負荷時に不必要にハイサイドスイッチ14を高速動作することを避けることが可能となる。すなわちハイサイドスイッチ14のスイッチング間隔を長くとることで、スイッチング回数を減らし、低消費電力化を図ることができる。なお、遅延素子51は、低負荷時にのみ用いられ、高負荷時には、出力電圧の変動を防ぐため、遅延を与えることなくハイサイドスイッチ14を制御する。つまり高負荷時は、スイッチ54は常にオフで、スイッチ53は常にオンである。なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。