クロック信号、データ出力命令語、アドレス信号及び第2ストローブ信号をメモリ装置へ伝送するコントローラと、該コントローラから伝送される前記クロック信号、前記データ出力命令語、前記アドレス信号及び前記第2ストローブ信号に応答して、該第2ストローブ信号に同期されたデータを前記コントローラへ提供する前記メモリ装置と、を備えた半導体システム。前記コントローラは、前記クロック信号に応答して第1ストローブ信号を生成する第1ストローブ信号生成部と、前記第1ストローブ信号を既設定された時間を遅延させて前記第2ストローブ信号を生成する第2ストローブ信号生成部と、を備えたことを特徴とする請求項1に記載の半導体システム。前記第2ストローブ信号生成部は、遅延回路、パルス発生器または位相シフターの中のいずれか一つであることを特徴とする請求項2に記載の半導体システム。前記第2ストローブ信号は、前記第1ストローブ信号と指定された位相差を有することを特徴とする請求項2に記載の半導体システム。印加される命令語に応答して、前記第1ストローブ信号生成部と前記第2ストローブ信号生成部との出力信号を選択的に出力する選択部を備えたことを特徴とする請求項2に記載の半導体システム。前記メモリ装置は、前記第2ストローブ信号から、前記第2ストローブ信号と同位相の第3ストローブ信号を生成することを特徴とする請求項1に記載の半導体システム。前記メモリ装置は、前記第3ストローブ信号のセンターにデータのエッジを同期させ、前記第3ストローブ信号及び前記データを前記コントローラへ出力することを特徴とする請求項6に記載の半導体システム。前記第2ストローブ信号は、前記データ出力命令語がイネーブルにされると同時にイネーブルにされることを特徴とする請求項1に記載の半導体システム。前記第2ストローブ信号は、前記データ出力命令語がイネーブルされた後指定された時間の経過後に、イネーブルにされることを特徴とする請求項1に記載の半導体システム。前記メモリ装置は、前記コントローラから前記データ出力命令語及び前記アドレス信号を受信して内部信号に変換する命令語/アドレスデコーダーと、前記コントローラから伝送される前記第2ストローブ信号及び前記命令語/アドレスデコーダーから出力される内部信号に応答して第3ストローブ信号を生成するストローブ信号制御回路と、を備えたことを特徴とする請求項1に記載の半導体システム。前記ストローブ信号制御回路は、前記コントローラからデータ入力命令語及び第1ストローブ信号が伝送されることによって、前記第1ストローブ信号から第1内部ストローブ信号を生成する第1信号生成部と、前記コントローラから前記データ出力命令語及び前記第2ストローブ信号が伝送されることによって、前記第2ストローブ信号から前記第3ストローブ信号を生成する第2信号生成部と、を備えたことを特徴とする請求項10に記載の半導体システム。コントローラの制御によって動作する半導体メモリ装置として、メモリセルアレイと、前記コントローラからデータ出力命令語及び第2ストローブ信号が伝送されることによって、第3ストローブ信号を生成するストローブ信号制御回路と、前記データ出力命令語に応答して、前記メモリセルアレイから読出されたデータを前記第3ストローブ信号に同期させて前記コントローラへ提供する入出力制御回路と、を備えた半導体メモリ装置。前記ストローブ信号制御回路は、前記コントローラからデータ入力命令語及び第1ストローブ信号が伝送されることによって、前記第1ストローブ信号から第1内部ストローブ信号を生成する第1信号生成部と、前記コントローラから前記データ出力命令語が伝送されることによって、前記第2ストローブ信号から前記第3ストローブ信号を生成する第2信号生成部と、を備えたことを特徴とする請求項12に記載の半導体メモリ装置。前記第2信号生成部は、前記第2ストローブ信号から、前記第2ストローブ信号と同位相の前記第3ストローブ信号を生成することを特徴とする請求項13に記載の半導体メモリ装置。前記入出力制御回路は、前記第3ストローブ信号のセンターにデータのエッジを同期させて、前記第3ストローブ信号及び前記データを前記コントローラで出力することを特徴とする請求項14に記載の半導体メモリ装置。コントローラ及び前記コントローラの制御によって動作するメモリ装置を含む半導体システムでのデータ出力方法として、前記コントローラが、前記メモリ装置へデータ出力命令語及び第2ストローブ信号を伝送する段階と、前記コントローラから伝送される前記データ出力命令に応答して、前記第2ストローブ信号に同期された読出データを前記コントローラへ伝送する段階と、を含むデータ出力方法。前記コントローラが、第1ストローブ信号を既設定された時間だけ遅延させて前記第2ストローブ信号を生成する段階を含むことを特徴とする請求項16に記載のデータ出力方法。前記メモリ装置が、前記第2ストローブ信号から第3ストローブ信号を生成する段階を含み、前記読出データを伝送する段階は、前記メモリ装置が前記第3ストローブ信号に前記読出データを同期させて前記第3ストローブ信号及び前記読出データを前記コントローラへ伝送する段階であることを特徴とする請求項16に記載のデータ出力方法。前記第3ストローブ信号は、前記第2ストローブ信号と同位相信号であることを特徴とする請求項18に記載のデータ出力方法。前記読出データを伝送する段階は、前記第3ストローブ信号のセンターにデータのエッジを同期して前記コントローラへ伝送する段階であることを特徴とする請求項18に記載のデータ出力方法。本発明は、データ入出力マージンを向上させることができる半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法を提供することにその技術的課題がある。本発明の他の技術的課題は、低い電力消費量でデータを安定的に出力できる半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法を提供することである。前述した技術的課題を達成するための本発明の一実施形態による半導体システムは、クロック信号、データ出力命令語、アドレス信号及び第2ストローブ信号をメモリ装置へ伝送するコントローラと、該コントローラから伝送される前記クロック信号、前記データ出力命令語、前記アドレス信号及び前記第2ストローブ信号に応答して、該第2ストローブ信号に同期されたデータを前記コントローラへ提供する前記メモリ装置と、を備える。一方、本発明の一実施形態における半導体メモリ装置は、コントローラの制御によって動作する半導体メモリ装置として、メモリセルアレイと、前記コントローラからデータ出力命令語及び第2ストローブ信号が伝送されることによって、第3ストローブ信号を生成するストローブ信号制御回路と、前記データ出力命令語に応答して、前記メモリセルアレイから読出されたデータを前記第3ストローブ信号に同期させて前記コントローラへ提供する入出力制御回路と、を備える。本発明の一実施形態におけるデータ出力方法は、コントローラ及び前記コントローラの制御によって動作するメモリ装置を含む半導体システムでのデータ出力方法として、前記コントローラが、前記メモリ装置へデータ出力命令語及び第2ストローブ信号を伝送する段階と、前記コントローラから伝送される前記データ出力命令に応答して、前記第2ストローブ信号に同期された読出データを前記コントローラへ伝送する段階と、を含む。本発明では、データ出力動作時に、データ出力ストローブ信号のセンターへデータのエッジを同期して出力する。したがって、データ出力マージンを向上させることができて帯域幅を増加させることができる。このために、本発明の一実施形態では、コントローラが、メモリ装置へ出力データが同期されるデータ出力ストローブ信号を提供する。そして、メモリ装置は、コントローラから受信したデータ出力ストローブ信号のセンターにデータのエッジを同期して出力することによって、コントローラで位相シフト動作をしなくても、データを安定的に伝送されることができる。したがって、コントローラが位相シフトのための別途の回路を具備する必要がないので、電力消費量を減少させることができる。本発明によれば、メモリシステムの全体的な電力消費量を最小化しながらも、データ出力の帯域幅を増加させて、低電力の高速動作が可能になるという利点がある。以下、添付された図面を参照して本発明の望ましい実施形態をより具体的に説明する。図4は本発明の一実施形態における半導体システムの構成図である。図示されるように、本発明の一実施形態におけるメモリシステム10は、コントローラ110と、少なくとも一つのメモリ装置120と、を備える。コントローラ110は、伝送ラインを通して、クロック信号CLK、命令語CMD、アドレス信号ADDをメモリ装置120へ伝送する。続いて、クロック信号CLKから第1ストローブ信号を生成する一方、第1ストローブ信号に応答して第2ストローブ信号を生成して、第2ストローブ信号をメモリ装置120へ伝送する。メモリ装置120は、コントローラ110から伝送されるクロック信号CLK、命令語CMD、アドレス信号ADD、第1ストローブ信号及び第2ストローブ信号によって既設定された動作を行う。具体的には、コントローラ110からデータ入力命令、アドレス信号と一緒に第1ストローブ信号に同期されたデータDATAが伝送されることによって、該当アドレス信号に対応するメモリセルにデータを記録する。ここで、コントローラ110は、第1ストローブ信号のセンターにデータのエッジを同期してメモリ装置120へ伝送する。また、メモリ装置120は、コントローラ110からデータ出力命令、アドレス信号及び第2ストローブ信号が伝送されることによって、該当アドレス信号に対応するメモリセルからデータを読み出す。そして、第2ストローブ信号に同期してデータを出力する。このために、コントローラ110から提供される第2ストローブ信号から第3ストローブ信号を生成する。そして、第3ストローブ信号及び第3ストローブ信号のセンターにデータDATAのエッジを同期してコントローラ110へ出力する。本発明の一実施形態では、第2ストローブ信号は、データ出力命令がイネーブルにされるとともに、イネーブルにされてメモリ装置120へ供給されたり、データ出力命令がイネーブルされた後指定された時間が経過した後にイネーブルにされてメモリ装置120へ供給されることができる。データ出力命令がイネーブルにされた後第2ストローブ信号をイネーブルにさせる場合、メモリ装置120でデータセンシングに所用される時間を考慮して第2ストローブ信号のイネーブル時点を決定することが望ましいことはもちろんである。データ出力動作の時に、メモリ装置120は、第3ストローブ信号のセンターにデータのエッジを同期して伝送するので、コントローラ110は、第3ストローブ信号の位相をシフトする必要がない。したがって、データ出力マージンの向上で帯域幅が増加する。続いて、第3ストローブ信号のセンターに同期されて伝送されるデータを、直ちにデータを要請したマスターブロックCPU、DSP、ハードウェアエンジン等に伝送することができるので、データ処理速度が向上する。本発明の一実施形態において、第1ストローブ信号は、クロック信号CLKと同位相の信号であってもよいし、第2ストローブ信号は、第1ストローブ信号を所定の時間遅延させて出力した信号であってもよい。また、第2ストローブ信号は、第1ストローブ信号と位相差が90度になるように第1ストローブ信号を遅延させて生成することができる。そして、第3ストローブ信号は、第2ストローブ信号と同位相の信号であってもよい。図5及び図6は、図4に図示した半導体システムでのデータ入出力動作を説明するためのタイミング図である。まず、図5は、データ入力動作を説明するためのタイミング図である。コントローラ110は、データ入力動作の時に、命令語及びアドレスと共に、クロック信号CLK、第1ストローブ信号、そして第1ストローブ信号のセンターにデータDATAのエッジを同期してメモリ装置120へ伝送する。これにより、メモリ装置120は、第1ストローブ信号のセンターにエッジが同期されたデータDATAを、安定的に伝送を受けて、該当メモリセルに記録するようになる。次に、図6はデータ出力動作を説明するためのタイミング図である。データ出力動作の時、コントローラ110は、メモリ装置120へ命令語及びアドレスを伝送して、クロック信号CLK及び第2ストローブ信号もメモリ装置120へ供給する。第2ストローブ信号は、クロック信号CLKと同じように、メモリ装置120に常時供給されたり、または、データ出力動作のみに供給されるように構成することができる。メモリ装置120は、コントローラ110から受信したデータ出力命令によってメモリセルからデータDATAを読み出す。そして、コントローラ110から受信した第2ストローブ信号からこれと同位相の第3ストローブ信号を生成して、第3ストローブ信号のセンターにデータDATAのエッジを同期してコントローラ110へ伝送する。この時、第3ストローブ信号が共に伝送される。データ入力及び出力動作は、すべてストローブ信号のセンターに同期されて行われる。したがって、フォーリング/ライジングエッジに同期されてデータを入出力する場合と比較する時データ入出力マージンが増加する。結果的に、データ入出力に対する帯域幅を向上させることができてメモリシステム100の高速動作が可能になる。さらに、データ出力動作の時に、出力データを同期させるためのストローブ信号が、コントローラ110やメモリ装置120のPLL、DLLと同じ位相制御回路で生成されるのではなく、データ入力動作のためのストローブ信号を遅延させることによって生成される。したがって、データ出力動作の時に、PLL、DLLのような位相制御回路を活性化/非活性化をする必要がないので、メモリシステム10が低い電力消費量で安定的な動作を行うようになる。図7は、図4に図示したコントローラの例示図である。図7を参照すると、コントローラ110は、第1ストローブ信号生成部111及び第2ストローブ信号生成部113を備えている。第1ストローブ信号生成部111は、クロック信号CLKに応答して、クロック信号CLKと同一のサイクルの第1ストローブ信号を生成する。第2ストローブ信号生成部113は、第1ストローブ信号に応答して、これを所定の時間遅延させた第2ストローブ信号を生成する。第2ストローブ信号生成部113は、第1ストローブ信号と第2ストローブ信号の位相が90度の差がなるように第1ストローブ信号を遅延させることができて、通常の遅延回路、パルス発生器または位相シフターの中のいずれか一つを用いて構成することができる。図8は、図4に図示したコントローラの異なる例示図である。本発明の一実施形態によるコントローラ110-1は、第1ストローブ信号生成部111の出力信号及び第2ストローブ信号生成部113の出力信号を受信して、命令語CMDに応答して第1ストローブ信号または第2ストローブ信号の中のいずれか一つを出力する選択部115を備えている。このように構成する場合、コントローラ110-1とメモリ装置120との間の伝送ラインの数を既存のように維持しながらも、メモリ装置120のデータ読出動作の時基準になる第2ストローブ信号を供給することができる。図9は、図4に図示したメモリ装置の例示図である。図9に図示したメモリ装置120は、コア領域121、CMD/ADDデコーダー123、ストローブ信号制御回路125、入出力制御回路127及び入出力バッファー129を備えている。コア領域121は、ワードライン及びビットライン間に接続される複数のメモリセルを含むメモリセルアレイと、Xデコーダーと、Yデコーダーとを備えている。CMD/ADDデコーダー123は、コントローラ110からクロック信号CLK、命令語CMD及びアドレス信号ADDを受信して、内部クロック信号、内部命令語及び内部アドレス信号を生成する。そして、CMD/ADDデコーダー123の出力信号は、コア領域121、ストローブ信号制御回路125、入出力制御回路127等メモリ装置120の該当するチップセットに供給される。ストローブ信号制御回路125は、コントローラ110から第1ストローブ信号及び第2ストローブ信号を受信して、CMD/ADDデコーダー123から内部命令語を受信して、第1内部ストローブ信号または第3ストローブ信号を生成する。CMD/ADDデコーダー123から提供される命令語がデータ入力命令の場合、ストローブ信号制御回路125は、第1内部ストローブ信号を生成して入出力バッファー129へ提供する。これにより、入出力バッファー129は、第1内部ストローブ信号のセンターにエッジが同期されたデータDATAをコントローラ110から受信するようになる。一方、CMD/ADDデコーダー123から提供される命令語がデータ出力命令の場合、ストローブ信号制御回路125は、第2ストローブ信号から第3ストローブ信号を生成する。入出力制御回路127でデータ出力命令によってメモリセルアレイからデータを読出することによって、第3ストローブ信号のセンターにエッジが同期されたデータDATAが入出力バッファー129を通してコントローラ110に伝送される。この時、ストローブ信号制御回路125は、コントローラ110へ第3ストローブ信号を共に伝送する。図10は、図9に図示したストローブ信号制御回路の例示図である。本発明の一実施形態では、ストローブ信号制御回路125は、第1信号生成部210及び第2信号生成部230、そして第1及び第2信号生成部210、230の出力時点を制御する出力制御部220を備えている。第1信号生成部210は、コントローラ110から第1ストローブ信号を受信して内部信号レベルに変換した後出力する第1入力バッファー211と、第1入力バッファー211で第1ストローブ信号のレベルが内部信号レベルに変換されると、出力制御部220の出力信号に応答して第1内部ストローブ信号を出力する第1出力部213と、を備えている。そして、第2信号生成部230は、コントローラ110から第2ストローブ信号を受信して内部信号レベルに変換した後出力する第2入力バッファー231と、出力制御部220の出力信号に応答して内部信号レベルに変換された第2ストローブ信号を第3ストローブ信号に出力する第2出力部233を備えている。出力制御部220は、CMD/ADDデコーダー123から提供される命令語CMDによって、データ入力命令の場合には第1出力部213を駆動して第1内部ストローブ信号が出力されるようにし、データ出力命令の場合には第2出力部233を駆動して第3ストローブ信号が出力されるようにする。このように、本発明の一実施形態では、コントローラ110で第1ストローブ信号を所定の時間遅延させた第2ストローブ信号を生成してメモリ装置120へ提供する。この時、第2ストローブ信号は、クロック信号を利用せずに第1ストローブ信号から生成されたものであり、PLL、DLLのような別途の位相制御回路を導入しなくても具現できる。このような第2ストローブ信号は、リード動作の時に、コントローラ110からメモリ装置120に供給される。続いて、データ出力動作の時に、メモリ装置120は、第2ストローブ信号から生成された第3ストローブ信号のセンターにデータのエッジを同期して出力する。データ出力動作の時に、ストローブ信号のセンターにデータを同期させるためには、コントローラまたはメモリ装置の側にPLL、DLLのような位相制御回路が備えられなければならない。しかし、PLLやDLL回路は電力消費量が大きいためメモリシステム10の負荷を加重させて動作速度を低下させる要因で作用する。これと違い、本発明では、コントローラ110でデータ入力動作の基準になる第1ストローブ信号を所定の時間遅延させて、第2ストローブ信号を生成して、メモリ装置120へ提供する。そして、メモリ装置120は、データ出力動作の時第2ストローブ信号から生成した第3ストローブ信号のセンターにデータを同期させて出力するので、PLLやDLLのような高電力が要求される回路を具備しなくても、データ出力マージンを向上させることができる。半導体メモリ装置は、高集積化及び小型化を達成するために、TSVThroughSiliconVia形態、マイクロバンプmicrobumpを用いた3次元積層構造などで発展している。このような高集積メモリ装置で本発明のようなデータ出力方式を利用するようになると、フォーリング/ライジングエッジに同期されたデータを出力する場合に比べて出力マージンを大幅に向上させることができて、帯域幅の飛躍的な拡張効果を期待することができる。そればかりでなく、標準が決まっていないメモリ装置でも本発明を適用できて、メモリ装置及びコントローラの間に、ストローブ信号のセンターに同期されたデータを両方向に伝送できる。さらに、このような入出力方式がPLL、DLLのような高電力消費回路の導入なしに可能なので、消費電力減少、製造単価減少など多様な利得を得ることができると展望される。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。