パルス状の駆動電圧を出力する出力手段と、前記駆動電圧の出力に応じて鳴動するブザーと、前記駆動電圧よりも高い電源電圧を供給する電圧源と、互いに極性が異なりかつ前記電源電圧間に直列接続された一対の第1トランジスタと、互いに極性が異なりかつ前記電源電圧間に直列接続されると共に前記一対の第1トランジスタに並列接続された一対の第2トランジスタと、を備え、前記ブザーが、前記一対の第1トランジスタ同士の接続点と前記一対の第2トランジスタ同士の接続点との間に接続され、前記一対の第1トランジスタの前記電源電圧プラス側及び前記一対の第2トランジスタの前記電源電圧マイナス側と、前記一対の第1トランジスタの前記電源電圧マイナス側及び前記一対の第2トランジスタの前記電源電圧プラス側と、のオンオフが互いに反転するように、前記一対の第1トランジスタ及び前記一対の第2トランジスタのベースに前記パルス状の駆動電圧が供給されたブザー駆動回路であって、前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第1トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第1レベルシフト回路と、前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第2トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第2レベルシフト回路と、をさらに備えたことを特徴とするブザー駆動回路。前記一対の第1トランジスタのうち前記電源電圧プラス側が、PNP型トランジスタで構成され、前記一対の第1トランジスタのうち前記電源電圧マイナス側が、NPN型トランジスタで構成され、前記一対の第2トランジスタのうち前記電源電圧プラス側が、PNP型トランジスタで構成され、前記一対の第2トランジスタのうち前記電源電圧マイナス側が、NPN型トランジスタで構成されていることを特徴とする請求項1記載のブザー駆動回路。前記出力手段が、互いにHレベル、Lレベルが反転した一対の前記パルス状の駆動電圧を出力し、前記第1レベルシフト回路が、前記一対の駆動電圧の一方をシフトアップすると共に当該一方の駆動電圧のHレベル、Lレベルを反転させて前記一対の第1トランジスタのうち前記電源電圧プラス側のベースのみに出力し、前記第2レベルシフト回路が、前記一対の駆動電圧の他方をシフトアップすると共に当該他方の駆動電圧のHレベル、Lレベルを反転させて前記一対の第2トランジスタのうち前記電源電圧プラス側のベースのみに出力し、前記一対の第1トランジスタのうち前記電源電圧マイナス側のベースには、前記一対の駆動電圧の他方が供給され、前記一対の第2トランジスタのうち前記電源電圧のマイナス側のベースには、前記一対の駆動電圧の一方が供給されていることを特徴とする請求項2に記載のブザー駆動回路。前記一対の第1トランジスタ間に設けられた第1抵抗と、前記一対の第2トランジスタ間に設けられた第2抵抗と、をさらに備えたことを特徴とする請求項2又は3に記載のブザー駆動回路。そこで、本発明は、ブザーの両端に印加されるブザー電圧を高くしてブザーの音圧を高くしつつ回路電流の低減を図ることにより、小型化できるブザー駆動回路を提供することを課題とする。上述した課題を解決するための請求項1記載の発明は、パルス状の駆動電圧を出力する出力手段と、前記駆動電圧の出力に応じて鳴動するブザーと、前記駆動電圧よりも高い電源電圧を供給する電圧源と、互いに極性が異なりかつ前記電源電圧間に直列接続された一対の第1トランジスタと、互いに極性が異なりかつ前記電源電圧間に直列接続されると共に前記一対の第1トランジスタに並列接続された一対の第2トランジスタと、を備え、前記ブザーが、前記一対の第1トランジスタ同士の接続点と前記一対の第2トランジスタ同士の接続点との間に接続され、前記一対の第1トランジスタの前記電源電圧プラス側及び前記一対の第2トランジスタの前記電源電圧マイナス側と、前記一対の第1トランジスタの前記電源電圧マイナス側及び前記一対の第2トランジスタの前記電源電圧プラス側と、のオンオフが互いに反転するように、前記一対の第1トランジスタ及び前記一対の第2トランジスタのベースに前記パルス状の駆動電圧が供給されたブザー駆動回路であって、前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第1トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第1レベルシフト回路と、前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第2トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第2レベルシフト回路と、をさらに備えたことを特徴とするブザー駆動回路に存する。請求項2記載の発明は、前記一対の第1トランジスタのうち前記電源電圧プラス側が、PNP型トランジスタで構成され、前記一対の第1トランジスタのうち前記電源電圧マイナス側が、NPN型トランジスタで構成され、前記一対の第2トランジスタのうち前記電源電圧プラス側が、PNP型トランジスタで構成され、前記一対の第2トランジスタのうち前記電源電圧マイナス側が、NPN型トランジスタで構成されていることを特徴とする請求項1記載のブザー駆動回路に存する。請求項3記載の発明は、前記出力手段が、互いにHレベル、Lレベルが反転した一対の前記パルス状の駆動電圧を出力し、前記第1レベルシフト回路が、前記一対の駆動電圧の一方をシフトアップすると共に当該一方の駆動電圧のHレベル、Lレベルを反転させて前記一対の第1トランジスタのうち前記電源電圧プラス側のベースのみに出力し、前記第2レベルシフト回路が、前記一対の駆動電圧の他方をシフトアップすると共に当該他方の駆動電圧のHレベル、Lレベルを反転させて前記一対の第2トランジスタのうち前記電源電圧プラス側のベースのみに出力し、前記一対の第1トランジスタのうち前記電源電圧マイナス側のベースには、前記一対の駆動電圧の他方が供給され、前記一対の第2トランジスタのうち前記電源電圧のマイナス側のベースには、前記一対の駆動電圧の一方が供給されていることを特徴とする請求項2に記載のブザー駆動回路に存する。請求項4記載の発明は、前記一対の第1トランジスタ間に設けられた第1抵抗と、前記一対の第2トランジスタ間に設けられた第2抵抗と、をさらに備えたことを特徴とする請求項2又は3に記載のブザー駆動回路に存する。以上説明したように請求項1記載の発明によれば、駆動電圧よりも高い電源電圧間に一対の第1トランジスタ及び一対の第2トランジスタを設け、第1トランジスタ同士の接続点と第2トランジスタ同士の接続点との間にブザーを接続することにより、電源電圧の2倍に近い振幅をブザーの両端に印加することができ、ブザーの音圧を高くすることができる。また、このとき従来のようにブザーの両端に抵抗R31及びR32を設ける必要がなくなり回路電流を少なくして、電圧源の小型化を図ることができる。さらに、一対の第1トランジスタ及び一対の第2トランジスタのうち電源電圧プラス側は、この電源電圧の1/2よりも小さい出力手段からの駆動電圧がベースに供給されてもオンオフすることができないが、第1レベルシフト回路及び第2レベルシフト回路により駆動電圧をシフトアップすることにより、これら第1トランジスタ及び第2トランジスタに1/2電源電圧よりも大きい電圧をベースに供給することができ、第1トランジスタ及び第2トランジスタのオンオフが制御できるようになる。請求項2記載の発明によれば、ブザーに印加されるブザー電圧の振幅を大きくすることができる。請求項3記載の発明によれば、一対の第1トランジスタのベース同士、一対の第2トランジスタのベース同士を共通接続しなくてもよいので、共通接続されたベースを通じて電流が流れることがなく、回路電流をさらに抑えることができる。請求項4記載の発明によれば、一対の第1トランジスタ同士が同時にオンしても第1抵抗により一対の第1トランジスタに流れる電流を抑えることができる。また、一対の第2トランジスタ同士が同時にオンしても第2抵抗により一対の第2トランジスタに流れる電流を抑えることができる。第1実施形態以下、第1実施形態における本発明のブザー駆動回路を図1及び図2に基づいて説明する。図1は、第1実施形態における本発明のブザー駆動回路を示す回路図である。図2A~Hは、図1に示すブザー駆動回路を構成するCPUから出力される駆動電圧VD1及びVD2、トランジスタTr5~Tr8のオンオフ状態、駆動電圧Vb1及びVb2、トランジスタTr1~Tr4のオンオフ状態を示すタイムチャートである。上記ブザー駆動回路1は、パルス状の駆動電圧VD1、VD2を出力する図示しない出力手段としてのCPUと、この駆動電圧VD1、VD2の出力に応じて鳴動するブザーBZと、上記駆動電圧VD1、VD2の2倍以上の電源電圧VDDを供給する図示しない電圧源と、この電源電圧VDD間に互いに並列接続された第1プッシュプル回路21及び第2プッシュプル回路22と、第1レベルシフト回路31及び第2レベルシフト回路32と、抵抗Rと、を備えている。上記図示しないCPUは、5Vの電源電圧の供給を受けて動作するものであり、約5Vのパルス状の駆動電圧VD1、VD2を出力する。上記駆動電圧VD1、VD2は、図2A及びBに示すように、互いにHレベル、Lレベルが反転している。上記ブザーBZは、その両端に印加されたパルス状のブザー電圧の振幅に応じた音圧のブザー音を出力する。上記図示しない電圧源は、5Vの駆動電圧VD1、VD2の2倍である10Vの電源電圧VDDを出力する。上記第1プッシュプル回路21は、互いに極性が異なりかつ電源電圧VDD間に直列接続された一対のNPN型のトランジスタTr1及びPNP型のトランジスタTr2第1トランジスタから構成されている。これらトランジスタTr1及びトランジスタTr2は、その接続点を中心に対称配置されている。即ち、トランジスタTr1及びトランジスタTr2のエミッタ同士が接続され、トランジスタTr1のコレクタが電源電圧VDDに接続され、トランジスタTr2のコレクタがグランド電圧VGNDに接続されている。また、これらトランジスタTr1及びTr2のベースは互いに共通接続されて、後述する第1レベルシフト回路31から出力される駆動電圧Vb1が供給されている。上記第2プッシュプル回路22は、互いに極性が異なりかつ電源電圧VDD間に直列接続された一対のNPN型のトランジスタTr3及びPNP型のトランジスタTr4第2トランジスタから構成されている。これらトランジスタTr3及びトランジスタTr4は、その接続点を中心に対称配置されている。即ち、トランジスタTr3及びトランジスタTr4のエミッタ同士が接続され、トランジスタTr3のコレクタが電源電圧VDDに接続され、トランジスタTr4のコレクタがグランド電圧VGNDに接続されている。また、これらトランジスタTr3及びTr4のベースは互いに共通接続されて、後述する第2レベルシフト回路32から出力される駆動電圧Vb2が供給されている。上記ブザーBZは、トランジスタTr1及びTr2の接続点と、トランジスタTr3及びTr4の接続点と、の間に接続されている。上記第1レベルシフト回路31は、5Vの駆動電圧VD1を電源電圧VDD系のHレベルがほぼ10V、Lレベルが0Vの駆動電圧Vb1にシフトアップして一対のトランジスタTr1及びTr2のベースに供給する回路である。上記第1レベルシフト回路31は、トランジスタTr5及びTr6と、抵抗R1~R5と、を備えている。上記トランジスタTr5は、そのエミッタが電源電圧VDDに接続され、コレクタが抵抗R1を介してグランド電圧VGNDに接続されている。そして、このトランジスタTr5のコレクタと抵抗R1との接続点が、抵抗R6を介してトランジスタTr1及びTr2のベースに接続されている。また、トランジスタTr5のベース-エミッタ間には上記抵抗R2が接続されている。上記トランジスタTr6は、そのエミッタがグランド電圧VGNDに接続され、コレクタが抵抗R3を介してトランジスタTr5のベースに接続されている。また、トランジスタTr6のベース-エミッタ間に抵抗R4が接続されていて、トランジスタTr6のベースには抵抗R5を介して駆動電圧VD1が出力される。以上の構成によれば、図2A及びCに示すように、駆動電圧VD1がH5VのときはトランジスタTr6のエミッタ-ベース間にバイアス電圧が印加されトランジスタTr6がオンする。このトランジスタTr6のオンにより抵抗R2及びR3の両端に電源電圧VDDが供給されるため、抵抗R2に発生する電圧降下分、トランジスタTr5のベースがエミッタよりも低くなりエミッタ-ベース間にバイアス電圧が印加されトランジスタTr5がオンする。このトランジスタTr5のオンによりほぼ電源電圧VDDに等しい10Vの駆動電圧Vb1がトランジスタTr1及びTr2のベースに出力される。一方、駆動電圧VD1がL0VのときはトランジスタTr6のエミッタ-ベース間電圧が0となりトランジスタTr6がオフする。このトランジスタTr6のオフにより抵抗R2及びR3の両端に供給された電源電圧VDDが遮断されるため、トランジスタTr5のエミッタ-ベース電圧が0となりトランジスタTr5がオフする。このトランジスタTr5のオフによりグランド電圧VGNDに等しい0Vの駆動電圧Vb1がトランジスタTr1及びTr2のベースに出力される。よって、図2A及びEに示すように、トランジスタTr1及びTr2のベースには、駆動電圧VD1と同位相であり、振幅が10Vのパルス状の駆動電圧Vb1が供給される。上記第2レベルシフト回路32は、5Vの駆動電圧VD2を電源電圧VDD系のほぼ10Vの駆動電圧Vb2にシフトアップして一対のトランジスタTr3及びTr4のベースに供給する回路である。上記第2レベルシフト回路32は、トランジスタTr7及びTr8と、抵抗R7~R11と、を備えている。上記トランジスタTr7は、そのエミッタが電源電圧VDDに接続され、コレクタが抵抗R7を介してグランド電圧VGNDに接続されている。そして、このトランジスタTr7のコレクタと抵抗R7との接続点が、抵抗R12を介してトランジスタTr3及びTr4のベースに接続されている。また、トランジスタTr7のベース-エミッタ間には上記抵抗R8が接続されている。上記トランジスタTr8は、そのエミッタがグランド電圧VGNDに接続され、コレクタが抵抗R9を介してトランジスタTr7のベースに接続されている。また、トランジスタTr8のベース-エミッタ間に抵抗R10が接続されていて、トランジスタTr8のベースには抵抗R11を介して駆動電圧VD2が出力される。以上の構成によれば、図2B及びDに示すように、駆動電圧VD2がH5VのときはトランジスタTr8のエミッタ-ベース間にバイアス電圧が印加されトランジスタTr8がオンする。このトランジスタTr8のオンにより抵抗R8及びR9の両端に電源電圧VDDが供給されるため、抵抗R8に発生する電圧降下分、トランジスタTr7のベースがエミッタよりも低くなりエミッタ-ベース間にバイアス電圧が印加されトランジスタTr7がオンする。このトランジスタTr7のオンによりほぼ電源電圧VDDに等しい10Vの駆動電圧Vb2がトランジスタTr3及びTr4のベースに出力される。一方、駆動電圧VD2がL0VのときはトランジスタTr8のエミッタ-ベース間電圧が0となりトランジスタTr8がオフする。このトランジスタTr8のオフにより抵抗R8及びR9の両端に供給された電源電圧VDDが遮断されるため、トランジスタTr7のエミッタ-ベース電圧が0となりトランジスタTr7がオフする。このトランジスタTr7のオフによりほぼグランド電圧VGNDに等しい0Vの駆動電圧Vb2がトランジスタTr3及びTr4のベースに出力される。よって、図2B及びFに示すように、トランジスタTr3及びTr4のベースには、駆動電圧VD2と同位相であり、振幅が10Vのパルス状の駆動電圧Vb2が供給される。また、上記抵抗Rは、音色の歪みをなくすために、トランジスタTr1及びTr2の接続点とブザーBZとの間に接続されている。次に、上述した構成のブザー駆動回路1の動作について、図2のタイムチャートを参照して説明する。CPUから互いにHレベル、Lレベルが反転した駆動電圧VD1、VD2が出力されると、図2Eに示すように、第1レベルシフト回路31が、5Vの駆動電圧VD1を10Vの駆動電圧Vb1にレベルアップして、トランジスタTr1及びTr2のベースに供給する。また、図2Fに示すように、第2レベルシフト回路32が、5Vの駆動電圧VD2を10Vの駆動電圧Vb2にレベルアップして、トランジスタTr3及びTr4のベースに供給する。図2G及びHに示すように、駆動電圧Vb1がL0V、駆動電圧Vb2がH10Vのときは、トランジスタTr1及びTr4がオフして、トランジスタTr2及びTr3がオンして、ブザーBZの第1プッシュプル回路21側にグランド電圧VGNDが接続され、第2プッシュプル回路22側に電源電圧VDDが接続される。これに対して、駆動電圧Vb1、Vb2が反転して、駆動電圧Vb1がH10V、駆動電圧Vb2がL0Vのときは、トランジスタTr1及びTr4がオンして、トランジスタTr2及びTr3がオフして、ブザーBZの第2プッシュプル回路21側に電源電圧VDDが接続され、第1プッシュプル回路21側にグランド電圧VGNDが接続される。即ち、トランジスタTr1及びTr4のオンオフとトランジスタTr2及びTr3のオンオフとが互いに反転され、ブザーBZの一端及び他端が交互に電源電圧VDDに接続されることにより、ブザーBZに印加されるブザー電圧VBZの振幅はほぼ電源電圧VDDの2倍弱となる。次に、図3を参照してブザー電圧VBZについて説明する。今、図3に示すように、トランジスタTr1及びTr4がオン、トランジスタTr2及びTr3がオフして、ブザーBZの第1プッシュプル回路21側に電源電圧VDDが接続され、第2プッシュプル回路22側にグランド電圧VGNDが接続された場合について考えて見る。NPN型のトランジスタTr1のベースコレクタ間は、ベースからコレクタに向かう方向が順方向となるダイオードD1に等価でき、ベースエミッタ間は、ベースからエミッタに向かう方向が順方向となるダイオードD2に等価できる。一方、PNP型のトランジスタTr4のエミッタコレクタ間は、エミッタからベースに向かう方向が順方向となるダイオードD3に等価でき、ベースコレクタ間は、コレクタからベースに向かう方向が順方向となるダイオードD4に等価できる。よって、ブザーBZの一端にはトランジスタTr1のベースエミッタ間を介して10Vが供給され、他端にはトランジスタTr4のベースエミッタ間を介して0Vが供給されているため、ブザー電圧VBZは下記の式1で表す値となる。VBZ=10VVDD-0.8VトランジスタTr1のベースエミッタ間電圧-0.8トランジスタTr4のベースエミッタ間電圧=8.4V...1結果、ブザー電圧VBZの振幅はその2倍の16.8Vとなる。上述したブザー駆動回路1によれば、駆動電圧VD1、VD2よりも高い電源電圧VDD間に一対のトランジスタTr1、Tr2と、一対のトランジスタTr3、Tr4とを並列に設け、トランジスタTr1、Tr2同士の接続点とトランジスタTr3、Tr4の接続点との間にブザーBZを接続することにより、電源電圧VDDの2倍に近い振幅をブザーBZの両端に印加することができ、ブザーBZの音圧を高くすることができる。また、このとき従来のようにブザーBZの両端に抵抗R31及びR32を設ける必要がなくなり回路電流を少なくして、電圧源の小型化を図ることができる。さらに、トランジスタTr1、Tr2の接続点、トランジスタTr3、Tr4の接続点の電圧は、ほぼ1/2VDDとなる。従って、トランジスタTr1及びTr3は、この1/2VDDよりも低い5Vの駆動電圧VD1、VD2がベースに供給されてもオンオフすることができないが、第1レベルシフト回路21及び第2レベルシフト回路22を設けることにより、これらトランジスタTr1及びTr3に1/2VDDよりも大きい駆動電圧Vb1、Vb2をベースに供給することができ、トランジスタTr1及びTr3のオンオフが制御できるようになる。第2実施形態次に、第2実施形態における本発明のブザー駆動回路を図4に基づいて説明する。図4は、第2実施形態における本発明のブザー駆動回路を示す回路図である。第1実施形態と第2実施形態とで大きく異なる点は、トランジスタTr1~Tr1の極性である。即ち、第1実施形態では、NPN型のトランジスタTr1及びTr3、PNP型のトランジスタTr2及びTr4を用いていたが、第2実施形態ではプッシュプル回路を廃止してPNP型のトランジスタTr1及びTr3、NPN型のトランジスタTr2及びTr4を用いている。なお、トランジスタTr1~Tr4の極性を変えることにより、第2実施形態においては、駆動電圧VD1がHレベル、駆動電圧VD2がLレベルのときは、第1実施形態とは逆に、トランジスタTr1及びTr4がオフ、トランジスタTr2及びTr3がオンし、駆動電圧VD1がLレベル、駆動電圧VD2がHレベルのときは、トランジスタTr1及びTr4がオン、トランジスタTr2及びTr3がオフする。これにより、ブザー電圧VBZの振幅を第1実施形態よりも大きくすることができる。この効果について説明する。今、図5に示すように、トランジスタTr1及びTr4がオン、トランジスタTr2及びTr3がオフして、ブザーBZのトランジスタTr1側に電源電圧VDDが接続され、トランジスタTr4側にグランド電圧VGNDが接続された場合について考えて見る。PNP型のトランジスタTr1のベースエミッタ間は、エミッタからベースに向かう方向が順方向となるダイオードD5に等価でき、ベースコレクタ間は、コレクタからベースに向かう方向が順方向となるダイオードD6に等価できる。一方、NPN型のトランジスタTr4のベースコレクタ間は、ベースからコレクタに向かう方向が順方向となるダイオードD7に等価でき、ベースエミッタ間は、ベースからエミッタに向かう方向が順方向となるダイオードD8に等価できる。よって、ブザーBZの一端にはトランジスタTr1のコレクタエミッタ間を介して10Vが供給され、他端にはトランジスタTr4のコレクタエミッタ間を介して0Vが供給されているため、ブザー電圧VBZは下記の式2で表す値となる。VBZ=10VVDD-0.1VトランジスタTr1のコレクタエミッタ間電圧Vce-0.1トランジスタTr4のコレクタエミッタ間電圧Vce=9.8V...2結果、ブザー電圧VBZの振幅はその2倍の19.6Vとなり、第1実施形態よりも振幅を大きくして音圧を高くできる。第3実施形態次に、第3実施形態について説明する。ところで、上述した第2実施形態では、図6に示すように、トランジスタTr1及びT2のベース、トランジスタTr3及びTr4のベースを共通接続すると、トランジスタTr1、Tr3のベースエミッタ間に等価されるダイオードD5と、トランジスタTr2、Tr4のベースエミッタ間に等価されるダイオードD8と、の順方向が電源電圧VDDの印加方向と同一になってしまうため、図中点線で示すように、トランジスタTr1~Tr4がオフのときに共通接続されたベースを介して電流が流れてしまう。第3実施形態では、図7に示すように、第2実施形態と同様にPNP型のトランジスタTr1及びTr2、NPN型のトランジスタTr3及びTr4を用いて、トランジスタTr1及びTr2のベース同士、トランジスタTr3及びTr4のベース同士を共通接続しない構成にしている。即ち、トランジスタTr1のベースには後述する第1レベルシフト回路31から出力される駆動電圧Vb1が供給され、トランジスタTr2のベースには駆動電圧VD2が抵抗R21、R20、R22を介して供給されている。また、トランジスタTr3のベースには後述する第2レベルシフト回路32から出力される駆動電圧Vb2が供給され、トランジスタTr4のベースには駆動電圧VD1が抵抗R17、R16、R23を介して供給されている。また、第2実施形態と第3実施形態とで大きく異なる点は、第1レベルシフト回路31と第2レベルシフト回路32との構成である。上記第1レベルシフト回路31は、Hレベルが5V、Lレベルが0Vの駆動電圧VD1をHレベルが10V≒VDD、Lレベルが電源電圧VDDを抵抗R14及びR15で分圧した分圧値例えば5Vとなる駆動電圧Vb1にシフトアップする。さらに、第1レベルシフト回路31は、駆動電圧VD1のHレベル、Lレベルを反転させてトランジスタTr1のベースに出力する。上記第1レベルシフト回路31は、NPN型のトランジスタTr9と、抵抗R14~R17と、を備えている。上記トランジスタTr9は、そのコレクタが抵抗R14を介して電源電圧VDDに接続され、エミッタが抵抗R15を介してグランド電圧VGNDに接続されている。そして、このトランジスタTr9のコレクタと抵抗R14との接続点が、抵抗R6を介してトランジスタTr1のベースに接続されている。また、トランジスタTr9のベース-エミッタ間には上記抵抗R16が接続され、トランジスタTr9のベースには抵抗R17を介して駆動電圧VD1が供給されている。以上の構成によれば、図8A及びCに示すように、駆動電圧VD1がH5VのときはトランジスタTr9のエミッタ-ベース間にバイアス電圧が印加されトランジスタTr9がオンする。このトランジスタTr9のオンにより電源電圧VDDを抵抗14及びR15で分圧した値例えば5Vとなる駆動電圧Vb1がトランジスタTr1のベースに出力される。一方、駆動電圧VD1がL0VのときはトランジスタTr9のエミッタ-ベース間電圧が0となりトランジスタTr9がオフする。このトランジスタTr9のオフによりほぼ電源電圧VDDに等しい10Vの駆動電圧Vb1がトランジスタTr1のベースに出力される。よって、図8A及びEに示すように、トランジスタTr1のベースには、駆動電圧VD1のHレベル、Lレベルを反転させた即ち、駆動電圧VD2と同位相であり、Lレベルが5V、Hレベルが10Vのパルス状の駆動電圧Vb1が供給される。上記第2レベルシフト回路32は、Hレベルが5V、Lレベルが0Vの駆動電圧VD2をHレベルが10V≒VDD、Lレベルが電源電圧VDDを抵抗R18及びR19で分圧した分圧値例えば5Vとなる駆動電圧Vb2にシフトアップする。さらに、第2レベルシフト回路32は、駆動電圧VD2のHレベル、Lレベルを反転させてトランジスタTr3のベースに出力する。上記第1レベルシフト回路32は、NPN型のトランジスタTr10と、抵抗R18~R21と、を備えている。上記トランジスタTr10は、そのコレクタが抵抗R18を介して電源電圧VDDに接続され、エミッタが抵抗R19を介してグランド電圧VGNDに接続されている。そして、このトランジスタTr10のコレクタと抵抗R18との接続点が、抵抗R12を介してトランジスタTr3のベースに接続されている。また、トランジスタTr10のベース-エミッタ間には上記抵抗R20が接続され、トランジスタTr10のベースには抵抗R21を介して駆動電圧VD2が供給されている。以上の構成によれば、図8B及びDに示すように、駆動電圧VD2がH5VのときはトランジスタTr10のエミッタ-ベース間にバイアス電圧が印加されトランジスタTr10がオンする。このトランジスタTr10のオンにより電源電圧VDDを抵抗R18及びR19で分圧した値例えば5Vとなる駆動電圧Vb2がトランジスタTr3のベースに出力される。一方、駆動電圧VD2がL0VのときはトランジスタTr10のエミッタ-ベース間電圧が0となりトランジスタTr10がオフする。このトランジスタTr10のオフによりほぼ電源電圧VDDに等しい10Vの駆動電圧Vb2がトランジスタTr3のベースに出力される。よって、図8B及びFに示すように、トランジスタTr3のベースには、駆動電圧VD2のHレベル、Lレベルを反転させた即ち、駆動電圧VD1と同位相であり、Lレベルが5V、Hレベルが10Vのパルス状の駆動電圧Vb2が供給される。また、上記トランジスタTr1及びTr2の間には第1抵抗としての抵抗R24及びR25が接続され、トランジスタTr3及びTr4の間には第2抵抗としての抵抗R26及びR27が接続されている。これら抵抗R24~R27は、音色の歪みをなくすために設けられている。次に、上述した構成のブザー駆動回路1の動作について、図8のタイムチャートを参照して説明する。CPUから互いにH、Lが反転した駆動電圧VD1、VD2が出力されると、図8Eに示すように、トランジスタTr1のベースには、第1レベルシフト回路31から出力される駆動電圧Vb1が供給される。また、図8Bに示すように、トランジスタTr2のベースには、第2レベルシフト回路32から出力される駆動電圧Vb2が供給される。駆動電圧Vb1がLレベル5V、駆動電圧Vb2がHレベル10Vのときは、トランジスタTr1及びTr4がオンして、トランジスタTr2及びTr3がオフして、ブザーBZのトランジスタTr1側に電源電圧VDDが接続され、トランジスタTr4側にグランド電圧VGNDが接続される。これに対して、駆動電圧Vb1、Vb2が反転して、駆動電圧Vb1がHレベル10V、駆動電圧Vb2がLレベル5Vのときは、トランジスタTr2及びTr3がオンして、トランジスタTr1及びTr4がオフして、ブザーBZのトランジスタTr3側に電源電圧VDDが接続され、トランジスタTr2側にグランド電圧VGNDが接続される。このようにブザーBZの一端及び他端が交互に電源電圧VDDに接続されることにより、ブザーBZに印加される電圧の振幅はほぼ電源電圧VDDの2倍弱となる。上述した第3実施形態のブザー駆動回路1によれば、一対のトランジスタTr1、Tr2のベース同士、一対のトランジスタTr3、Tr4のベース同士を共通接続しなくても良いので、共通接続されたベースを通じて電流が流れることなく、回路電流をさらに抑えることができる。上述した第3実施形態のブザー駆動回路1によれば、抵抗R24及びR25を設けることにより、トランジスタTr1、Tr2のターンオン、ターンオフのタイミングでトランジスタTr1及びTr2同士が同時にオンしても抵抗R26及びR27によりトランジスタTr1及びTr2に流れる電流を抑えることができる。また、抵抗R24及びR25を設けることにより、トランジスタTr3、Tr4のターンオン、ターンオフのタイミングでトランジスタTr3及びTr4同士が同時にオンしても抵抗R26及びR27によりトランジスタTr3及びTr4に流れる電流を抑えることができる。なお、上述した第1~第3実施形態によれば、第1トランジスタ及び第2トランジスタとしてはバイポーラ型を挙げて説明していたが、本発明はこれに限ったものではない。第1トランジスタ及び第2トランジスタとしては、電界効果トランジスタであってもよい。また、上述した第1~第3実施形態に記載された第1及び第2レベルシフト回路31、32の構成としては、これに限ったものではない。第1及び第2レベルシフト回路31、32としては、他の公知の構成であってもよい。また、上述した第1~第3実施形態によれば、一対のトランジスタTr1及びTr2と、一対のトランジスタTr3及びTr4と、が同じ構成であったが本発明はこれに限ったものではない。例えば、トランジスタTr1及びトランジスタTr4をNPN型、トランジスタTr2及びトランジスタTr3をPNP型にして、互いに異なる構成にしてもよい。また、第1~第3実施形態によれば、図示しない出力手段としてのCPUから一対の駆動電圧VD1、VD2を出力していたが、本発明はこれに限ったものではない。例えば、CPUから駆動電圧VD1のみを出力して、この駆動電圧VD1をインバータなどで反転させて駆動電圧VD2を得るようにしてもよい。また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。