"サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、該スナップバック特性素子に接続されて、該スナップバック開始電圧を素子電圧分だけ加算すると共に該保持電圧を電源電圧よりも高くする電圧加算素子とを有し、該電圧加算素子の素子電圧を調整して、該保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整する半導体集積回路のESD保護回路。前記電圧加算素子は、前記保持電圧を前記素子電圧の2倍高くする請求項1に記載の半導体集積回路のESD保護回路。前記スナップバック特性素子は、サイリスタ素子、バイポーラトランジスタおよびMOSトランジスタのいずれかである請求項1に記載の半導体集積回路のESD保護回路。前記電圧加算素子は、一または複数のダイオード素子または、制御端子が出力端子に接続された一または複数のトランジスタである請求項1に記載の半導体集積回路のESD保護回路。高電位端子がPNPバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該PNPバイポーラトランジスタのベースとNPNバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該NPNバイポーラトランジスタのエミッタに接続されると共に、第2抵抗体を介して該PNPバイポーラトランジスタのコレクタと該NPNバイポーラトランジスタのベースに接続された請求項1に記載の半導体集積回路のESD保護回路。高電位端子がダイオード素子を逆方向に介してPNPバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該PNPバイポーラトランジスタのベースとNPNバイポーラトランジスタのコレクタに接続され、低電位端子が該NPNバイポーラトランジスタのエミッタに接続されると共に第2抵抗体を介して該PNPバイポーラトランジスタのコレクタと該NPNバイポーラトランジスタのベースに接続された請求項1に記載の半導体集積回路のESD保護回路。高電位端子がNPNバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該NPNバイポーラトランジスタのベースとPNPバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該PNPバイポーラトランジスタのエミッタに接続されると共に、第2抵抗体を介して該NPNバイポーラトランジスタのコレクタと該PNPバイポーラトランジスタのベースに接続された請求項1に記載の半導体集積回路のESD保護回路。高電位端子がダイオード素子を逆方向に介してNPNバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該NPNバイポーラトランジスタのベースとPNPバイポーラトランジスタのコレクタに接続され、低電位端子が該PNPバイポーラトランジスタのエミッタに接続されると共に第2抵抗体を介して該NPNバイポーラトランジスタのコレクタと該PNPバイポーラトランジスタのベースに接続された請求項1に記載の半導体集積回路のESD保護回路。NPNバイポーラトランジスタのコレクタが高電位端子に接続され、該NPNバイポーラトランジスタのベースが第1抵抗体を介して低電位端子に接続され、該NPNバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続された請求項1に記載の半導体集積回路のESD保護回路。PNPバイポーラトランジスタのコレクタが高電位端子に接続され、該PNPバイポーラトランジスタのベースが第1抵抗体を介して低電位端子に接続され、該PNPバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続された請求項1に記載の半導体集積回路のESD保護回路。MOSトランジスタのドレインが高電位端子に接続され、該MOSトランジスタのボディーが第1抵抗体を介して低電位端子に接続され、該MOSトランジスタのゲートが低電位端子に接続され、該MOSトランジスタのソースがダイオード素子のカソードに接続され、該ダイオードのアノードが該低電位端子に接続された請求項1に記載の半導体集積回路のESD保護回路。前記素子電圧は前記ダイオード素子の逆方向接合耐圧である請求項4に記載の半導体集積回路のESD保護回路。請求項1~12のいずれかに記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子。請求項5または9に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のESD保護素子。請求項7または10に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のESD保護素子。請求項6に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である半導体集積回路のESD保護素子。請求項8に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である半導体集積回路のESD保護素子。請求項11に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記MOSトランジスタのソースを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のESD保護素子。請求項5に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのベースと、前記NPNバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のESD保護素子。請求項7に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのベースと、前記PNPバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のESD保護素子。請求項9に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのコレクタと、前記NPNバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のESD保護素子。請求項10に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのコレクタと、前記PNPバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のESD保護素子。請求項11に記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記MOSトランジスタのドレインと、前記MOSトランジスタのソースおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のESD保護素子。上記スナップバック特性により、サージ電圧でブレイクダウンが開始すると、スナップバック動作開始電圧で電圧が急激に低下した後に保持電圧から保護素子に大電流が流れるが、そのスナップバック動作により低下した保持電圧が電源電圧以下の電圧になってしまうと、電源側から保護素子側に大電流が流れて素子破壊に至ってしまう。特許文献1では、図20のサージ電流サージ電圧特性に示すように、フィールド酸化膜108下の高濃度N型シンク層107の領域の幅Xを増加させることにより、保持電圧Vh1から保持電圧Vh3へと高電圧化を実現することができる。ところが、特許文献1では、高濃度の第4拡散層である高濃度N型シンク層107をコレクタコンタクト領域106から絶縁膜であるフィールド酸化膜108下の領域まで拡げることXサイズの拡大により、コレクタに直列抵抗を付加し、保持電圧Vh1から保持電圧Vh2や保持電圧Vh3へと高電圧化を図って電源電圧より高くしているため、図20の特性直線が保護能力が高いが、高濃度N型シンク層107の領域の幅Xの増加により図20の特性直線が傾いて保護能力が低下し、内部回路を保護するために十分なサージ電流を流そうとしても、高濃度N型シンク層107の領域の幅Xによって、ESD保護素子のレイアウト面積が大きくなってしまう。特許文献2では、ブレークダウン電圧の制御のために素子を直列に二つ接続しており、図21のサージ電流サージ電圧特性に示すように、例えば、素子のブレイクダウン開始電圧が10V、スナップバック動作開始電圧が11V、保持電圧が9Vおよび特性直線の傾きαとしたとき、素子を直列に二つ接続した場合には、それぞれ値が2倍になって、ブレイクダウン開始電圧が20V、スナップバック動作開始電圧が22V、保持電圧が18Vとなり、特性直線の傾きは傾きαよりも小さい。この結果、高い保持電圧Vhを確保できるが、ESD保護素子領域のサイズが2倍になってESD保護素子領域の拡大を招いてコスト増加にもつながると共に、図21の特性直線も傾いて保護能力電流を流す能力が低下する。本発明は、上記従来の問題を解決するもので、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Vhを電源電圧以上の適正な電圧に制御できる半導体集積回路のESD保護回路およびそのESD保護素子を提供することを目的とする。本発明の半導体集積回路のESD保護回路は、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、該スナップバック特性素子に接続されて、該スナップバック開始電圧を素子電圧分だけ加算すると共に該保持電圧を電源電圧よりも高くする電圧加算素子とを有し、該電圧加算素子の素子電圧を調整して、該保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整するものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の半導体集積回路のESD保護回路における電圧加算素子は、前記保持電圧を前記素子電圧の2倍高くする。さらに、好ましくは、本発明の半導体集積回路のESD保護回路におけるスナップバック特性素子は、サイリスタ素子、バイポーラトランジスタおよびMOSトランジスタのいずれかである。さらに、好ましくは、本発明の半導体集積回路のESD保護回路における電圧加算素子は、一または複数のダイオード素子または、制御端子が出力端子に接続された一または複数のトランジスタである。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、高電位端子がPNPバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該PNPバイポーラトランジスタのベースとNPNバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該NPNバイポーラトランジスタのエミッタに接続されると共に、第2抵抗体を介して該PNPバイポーラトランジスタのコレクタと該NPNバイポーラトランジスタのベースに接続されている。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、高電位端子がダイオード素子を逆方向に介してPNPバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該PNPバイポーラトランジスタのベースとNPNバイポーラトランジスタのコレクタに接続され、低電位端子が該NPNバイポーラトランジスタのエミッタに接続されると共に第2抵抗体を介して該PNPバイポーラトランジスタのコレクタと該NPNバイポーラトランジスタのベースに接続されている。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、高電位端子がNPNバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該NPNバイポーラトランジスタのベースとPNPバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該PNPバイポーラトランジスタのエミッタに接続されると共に、第2抵抗体を介して該NPNバイポーラトランジスタのコレクタと該PNPバイポーラトランジスタのベースに接続されている。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、高電位端子がダイオード素子を逆方向に介してNPNバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体を介して該NPNバイポーラトランジスタのベースとPNPバイポーラトランジスタのコレクタに接続され、低電位端子が該PNPバイポーラトランジスタのエミッタに接続されると共に第2抵抗体を介して該NPNバイポーラトランジスタのコレクタと該PNPバイポーラトランジスタのベースに接続されている。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、NPNバイポーラトランジスタのコレクタが高電位端子に接続され、該NPNバイポーラトランジスタのベースが第1抵抗体を介して低電位端子に接続され、該NPNバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続されている。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、PNPバイポーラトランジスタのコレクタが高電位端子に接続され、該PNPバイポーラトランジスタのベースが第1抵抗体を介して低電位端子に接続され、該PNPバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続されている。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、MOSトランジスタのドレインが高電位端子に接続され、該MOSトランジスタのボディーが第1抵抗体を介して低電位端子に接続され、該MOSトランジスタのゲートが低電位端子に接続され、該MOSトランジスタのソースがダイオード素子のカソードに接続され、該ダイオードのアノードが該低電位端子に接続されている。さらに、好ましくは、本発明の半導体集積回路のESD保護回路において、前記素子電圧は前記ダイオード素子の逆方向接合耐圧である。本発明の半導体集積回路のESD保護素子は、本発明の上記半導体集積回路のESD保護回路からなるものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記MOSトランジスタのソースを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのベースと、前記NPNバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのベースと、前記PNPバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記NPNバイポーラトランジスタのコレクタと、前記NPNバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記PNPバイポーラトランジスタのコレクタと、前記PNPバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。さらに、好ましくは、本発明の上記半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子であって、前記MOSトランジスタのドレインと、前記MOSトランジスタのソースおよび前記ダイオード素子のカソードとが同時に形成されている。上記構成により、以下、本発明の作用を説明する。本発明においては、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、スナップバック特性素子に接続されて、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の2倍高くする電圧加算素子とを有し、電圧加算素子の素子電圧を調整して、保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整する。これによって、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の2倍高くするので、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Vhを電源電圧以上の適正な電圧に制御することが可能となる。以上により、本発明によれば、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の2倍高くするため、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Vhを電源電圧以上の適正な電圧に制御できる。以下に、本発明の半導体集積回路のESD保護回路およびそのESD保護素子における実施形態1~7について図面を参照しながら詳細に説明する。実施形態1図1は、本発明の実施形態1における半導体集積回路のESD保護回路の構成例を示す回路図である。図1において、本実施形態1の半導体集積回路のESD保護回路11は、アノード端子Aとカソード端子C間に、抵抗R1、NPNバイポーラトランジスタ12および、逆接続のダイオード13の直列回路と、PNPバイポーラトランジスタ14および抵抗R2の直列回路との直列回路が並列接続され、NPNバイポーラトランジスタ12のベースは抵抗R2とPNPバイポーラトランジスタ14との接続点に構成され、PNPバイポーラトランジスタ14のベースは抵抗R1とNPNバイポーラトランジスタ12との接続点に構成されている。、半導体集積回路のESD保護回路11が被保護素子に並列に接続され、被保護素子をESD保護する。即ち、本実施形態1の半導体集積回路のESD保護回路11は、高電位端子としてのアノード端子AがPNPバイポーラトランジスタ14のエミッタに接続されると共に、第1抵抗体としての抵抗R1を介してPNPバイポーラトランジスタ14のベースとNPNバイポーラトランジスタ12のコレクタに接続され、低電位端子としてのカソード端子Cがダイオード13ダイオード素子を順方向に介してNPNバイポーラトランジスタ12のエミッタに接続されると共に、第2抵抗体としての抵抗R2を介してPNPバイポーラトランジスタ14のコレクタとNPNバイポーラトランジスタ12のベースに接続されている。要するに、本実施形態1の半導体集積回路のESD保護回路11は、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、このスナップバック特性素子に接続されて、スナップバック開始電圧Vt1を素子電圧分ダイオード逆方向接合耐圧だけ加算すると共に保持電圧Vhを素子電圧ダイオード逆方向接合耐圧の2倍だけ高くする電圧加算素子とを有し、電圧加算素子の素子電圧を調整して、保持電圧Vhを電源電圧以上で被保護素子の耐電圧以下に調整する。本実施形態1では、スナップバック特性素子はサイリスタ素子SCRであり、電圧加算素子は、ダイオード13に対応している。サイリスタ素子は、PNPバイポーラトランジスタ14、NPNバイポーラトランジスタ12および抵抗R1、R2により構成されている。図2は、図1の半導体集積回路のESD保護回路と共にこれに対応した半導体集積回路のESD保護素子の縦断面図である。図2において、本実施形態1の半導体集積回路のESD保護回路11を構成するESD保護素子21は、第1導電型ここではP型の半導体基板1上に形成された第2導電型の低濃度拡散層4と、この低濃度拡散層4の表面側に形成された第1導電型の高濃度拡散層3および第2導電型ここではN型の高濃度拡散層5と、第1導電型の高濃度拡散層3に対して、第2導電型の高濃度拡散層5とは反対側の位置に第2導電型の低濃度拡散層4と隣接して第1導電型の半導体基板1上に形成された第1導電型の低濃度拡散層2と、第1導電型の低濃度拡散層2の表面側に形成された第2導電型の拡散層6と、第2導電型の拡散層6に対して低濃度拡散層4とは反対の位置に離間して形成された第1導電型の高濃度拡散層3と、第2導電型の拡散層6の表面側に形成された第1導電型の高濃度拡散層3とを有している。このESD保護素子21は、これらの第1導電型の高濃度拡散層3、第2導電型の低濃度拡散層4および第1導電型の低濃度拡散層2を有するPNPバイポーラ14と、第2導電型の低濃度拡散層4、第1導電型の低濃度拡散層2および第2導電型の拡散層6を有するNPNバイポーラ12と、第2導電型の拡散層6および第1導電型の高濃度拡散層3からなるダイオード13とを備えている。PNPバイポーラトランジスタ14のエミッタが高電位端子アノード端子Aに接続され、PNPバイポーラトランジスタ14のベースが、NPNバイポーラトランジスタ12のコレクタに接続され、PNPバイポーラトランジスタ14のベースおよびNPNバイポーラトランジスタ12のコレクタが第2導電型の低濃度拡散層4の抵抗成分からなる第1抵抗体R1を介して高電位端子アノード端子Aに接続されている。また、PNPバイポーラトランジスタ14のコレクタが、NPNバイポーラトランジスタ12のベースに接続され、PNPバイポーラトランジスタ14のコレクタおよびNPNバイポーラトランジスタ12のベースが第1導電型の半導体基板1および第1導電型の低濃度拡散層2の抵抗成分からなる第2抵抗体R2を介して低電位端子カソード端子Cに接続されている。さらに、NPNバイポーラトランジスタ12のエミッタがダイオード13のカソードに接続され、ダイオード13のアノードが低電位端子カソード端子Cに接続されている。これらのNPNバイポーラトランジスタ12およびPNPバイポーラトランジスタ14によりサイリスタ構造であり、サイリスタ構造にダイオード13が逆接続されて、バイポーラ動作を利用したESD保護素子21が構成されている。図3は、図1の半導体集積回路のESD保護回路におけるサージ電流サージ電圧特性を示す図である。図4は、サイリスタ構造を概略的に示す回路図である。図5は、図4のサイリスタ構造に対応したサイリスタ素子の縦断面図である。図6は、図1の半導体集積回路のESD保護回路11から抵抗R1,R2を省略した一例を示す回路図である。図7は、図6の回路に対応した半導体集積回路のESD保護素子21の一例を示す縦断面図である。図3に示すように、スナップバック特性により、サージ電圧でブレイクダウンが開始すると、スナップバック動作開始電圧スナップバック動作電圧Vt1から電流が増加し、電圧が急激に低下した後に保持電圧VhからESD保護素子21に大電流が流れる。点線は従来構造のESD保護素子であり、実線は本発明構造のESD保護素子21である。従来構造の図4および図5のサイリスタ構造のESD保護素子に対して、本発明構造の図6および図7のように電圧加算素子としてのダイオード13を追加することにより、前述したが、スナップバック開始電圧Vt1を素子電圧分ダイオード逆方向接合耐圧だけ加算すると共に保持電圧Vhを素子電圧ダイオード逆方向接合耐圧の2倍だけ従来構造の図4および図5のESD保護素子に比べて高くすることができる。このように、図4および図5のサイリスタ構造のNPNバイポーラトランジスタ12のエミッタと低電位端子カソード端子C間に、図6および図7のようにダイオード13を追加することで、次の式1に示すように、スナップバック電圧がダイオード13の逆方向接合耐圧分だけ増加することができる。Vsn=Vsn’-VB式1Vsn:本実施形態1のスナップバック電圧Vsn’:従来構造のスナップバック電圧スナップバック電圧:スナップバック動作電圧Vt1-保持電圧VhVB:ダイオード13の逆方向接合耐圧また、式2に示すように、スナップバック動作電圧についても、スナップバック電圧と同様にダイオード逆方向接合耐圧分だけ増加する。Vt1=Vt1’VB式2Vt1:本実施形態1のスナップバック動作電圧Vt1’:従来構造のスナップバック動作電圧VB:ダイオード13の逆方向接合耐圧よって、上記式1および上記式2により、本実施形態1の保持電圧Vhは、次の式3に示すように、従来構造の保持電圧Vh‘に対して、ダイオード13の逆方向接合耐圧の2倍の電圧分だけ上昇させることができる。Vh=Vt1Vsn=Vt1’VBVsn’VB=Vt1’Vsn’2×VB式3ここで、繰り返し前述しているが、電圧加算素子としてのダイオード13の追加により、スナップバック開始電圧Vt1を素子電圧分ダイオード逆方向接合耐圧だけ加算すると共に保持電圧Vhを素子電圧ダイオード逆方向接合耐圧の2倍だけ従来構造のESD保護素子に比べて高くすることができる点について、さらに具体的に説明する。図8は、図6のNPNバイポーラトランジスタ12およびダイオード13だけを取り出した回路の回路図である。図9は、従来の半導体集積回路のESD保護回路におけるサージ電流サージ電圧特性と、図1の半導体集積回路のESD保護回路におけるサージ電流サージ電圧特性とを示す図である。図8に示すように、NPNバイポーラトランジスタ12のベースエミッタ間に0.6Vを印加するとオン状態になるが、NPNバイポーラトランジスタ12のエミッタ側に、順方向電圧が10Vのダイオード13を加えると、NPNバイポーラトランジスタ12のベースに10.6Vの電圧を印加するとオンする。つまり、NPNバイポーラトランジスタ12は、ダイオード13を加えた10V分だけ電圧がアップしないと、オン状態にはならない。したがって、図9に示すように、ブレイクダウン開始電圧から、スナップバック動作開始電圧スナップバック動作電圧Vt1が従来構造の場合よりも10Vアップする。さらに、保持電圧Vhは、従来構造の場合に比べて10V分だけ平行移動したものに更に10V高くなるので、2×10Vだけ高くなる。ESD保護素子21は被保護素子が破壊されるまでに動作しなければならないので、保持電圧Vhが電源電圧以上で被保護素子の耐圧以下の電圧に制御する必要がある。このように、ダイオード13の逆方向接合耐圧を制御することにより、保持電圧Vhを制御することができて、ダイオード13の逆方向接合耐圧の制御に関しては、図2に記載の距離Aおよび第1導電型の拡散層6の拡散濃度により自由に制御可能である。また、特許文献1の保持電圧Vhの上昇に伴い、ESD保護素子のレイアウト面積が大きくなる問題についても、本発明では生じない。以上により、本実施形態1によれば、ESD保護素子21は、スナップバック特性を有するスナップバック特性素子としてのSCR素子と、このSCR素子に接続されて、スナップバック開始電圧Vt1を素子電圧分ダイオード逆方向接合耐圧だけ加算すると共に保持電圧Vhを素子電圧の2倍高くする電圧加算素子としてのダイオード13とを有して、ダイオード13の素子電圧を調整して、保持電圧Vhを電源電圧Vcc以上で被保護素子の耐電圧以下に調整する。これによって、レイアウト面積の増加を抑え、従来構造に比べて特性直線の傾斜がダイオード13の追加で大幅に小さくなることもなく、従来構造に比べて保護能力の大幅な低下を招くことなく、保持電圧Vhを電源電圧以上の適正な電圧に制御できる。なお、図10に示すように、図2の構成上に層間絶縁膜8が形成され、層間絶縁膜8上にアノード端子9とカソード端子10とが形成されている。7は、素子分離絶縁膜である。実施形態2上記実施形態1では、第2導電型N型の拡散層6のイオン注入工程を別途行ったが、本実施形態2では、第2導電型N型の拡散層6のイオン注入工程を第2導電型N型の低濃度拡散層4のイオン注入工程時に行うことにより、第2導電型N型の拡散層6のイオン注入工程を別途行う必要がない場合について説明する。図11は、本発明の実施形態2における半導体集積回路のESD保護回路の製造の簡略化を説明するための半導体集積回路のESD保護素子の縦断面図である。なお、図11では、図2の部材と同様の作用効果を奏する部材には同一の符号を付してその説明を省略する。図11において、本実施形態2の半導体集積回路のESD保護素子21Aは、図2の第2導電型ここではN型の拡散層6の直下の第1導電型の低濃度拡散層2を形成せず、第2導電型の拡散層6を形成した領域に第2導電型の低濃度拡散層4を形成することにより、第2導電型N型の拡散層6のイオン注入工程を第2導電型N型の低濃度拡散層4のイオン注入工程時に同時に行うことで、半導体集積回路のESD保護回路11に対応したESD保護素子21Aの製造の簡略化を図ることができる。このような構造でも、上記実施形態1で示した保持電圧Vhの制御が可能であり、上記実施形態1で示した同様な効果を得ることができる。ダイオード13の逆方向接合耐圧加算電圧の制御に関しては、図2に記載の距離Aにより自由に制御可能である。また、上記実施形態1で示した第2導電型の拡散層6が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能であり、ESD保護素子21Aの製造の簡略化を図ることができる。なお、上記実施形態1、2では、半導体集積回路のESD保護回路11において、P型半導体基板1を用い、高電位端子アノード端子AがPNPバイポーラトランジスタ14のエミッタに接続されると共に、第1抵抗体R1を介してPNPバイポーラトランジスタ14のベースとNPNバイポーラトランジスタ12のコレクタに接続され、低電位端子カソード端子Cがダイオード13を順方向に介してNPNバイポーラトランジスタ12のエミッタに接続されると共に、第2抵抗体R2を介してPNPバイポーラトランジスタ14のコレクタとNPNバイポーラトランジスタ12のベースに接続されている場合について説明したが、これに限らず、半導体集積回路のESD保護回路11の変形例としてN型半導体基板を用いた場合、高電位端子アノード端子AがNPNバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体R1を介してNPNバイポーラトランジスタのベースとPNPバイポーラトランジスタのコレクタに接続され、低電位端子カソード端子Cがダイオード13を順方向に介してPNPバイポーラトランジスタのエミッタに接続されると共に、第2抵抗体R2を介してNPNバイポーラトランジスタのコレクタとPNPバイポーラトランジスタのベースに接続されていてもよい。実施形態3上記実施形態1では、低電位端子としてのカソード端子Cがダイオード13ダイオード素子を順方向に介してNPNバイポーラトランジスタ12のエミッタに接続される場合について説明したが、これに限らず、本実施形態3では、高電位端子としてのアノード端子Aがダイオード13ダイオード素子を逆方向に介してPNPバイポーラトランジスタ14のエミッタに接続される場合について説明する。図12は、本発明の実施形態3における半導体集積回路のESD保護回路を構成するESD保護素子の縦断面図である。なお、図12では、図2の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。図12において、本実施形態3の半導体集積回路のESD保護素子21Bは、第1導電型ここではP型の半導体基板1上に形成された第2導電型ここではN型の低濃度拡散層4と、低濃度拡散層4の表面側に形成された第2導電型の高濃度拡散層5および第1導電型の拡散層6Bと、第1導電型の拡散層6Bの表面に形成された第2導電型の高濃度拡散層5と、第1導電型の拡散層6Bに対して、第2導電型の低濃度拡散層4の表面に形成された第2導電型の高濃度拡散層5とは反対側の位置に第2導電型の低濃度拡散層4と隣接して第1導電型の半導体基板1上に形成された第1導電型の低濃度拡散層2と、第1導電型の低濃度拡散層2の表面に形成された第2導電型の高濃度拡散層5と、第1導電型の低濃度拡散層2の表面に形成された第2導電型の高濃度拡散層5に対して、第2導電型の低濃度拡散層4とは反対側の位置に形成された第1導電型の高濃度拡散層3とを有している。ESD保護素子21Bは、第1導電型の拡散層6Bと、第2導電型の低濃度拡散層4および第1導電型の低濃度拡散層2からなるPNPバイポーラ14と、第2導電型の低濃度拡散層4、第1導電型の低濃度拡散層2および第2導電型の高濃度拡散層5からなるNPNバイポーラ12と、第1導電型の拡散層6Bおよび第2導電型の高濃度拡散層5からなるダイオード13とを備えている。半導体集積回路のESD保護回路11Bにおいて、NPNバイポーラトランジスタ12のエミッタが低電位端子カソード端子Cに接続され、NPNバイポーラトランジスタ12のベースが、PNPバイポーラトランジスタ14のコレクタに接続され、NPNバイポーラトランジスタ12のベースおよびPNPバイポーラトランジスタ14のコレクタが、第1導電型の半導体基板1および第1導電型の低濃度拡散層2の抵抗成分からなる第2抵抗体R2を介して低電位端子カソード端子Cに接続され、NPNバイポーラトランジスタ12のコレクタおよびPNPバイポーラトランジスタ14のベースが、第2導電型の低濃度拡散層4の抵抗成分からなる第1抵抗体R1を介して高電位端子アノード端子Aに接続され、PNPバイポーラトランジスタ14のエミッタがダイオード13のアノードに接続され、ダイオード13のカソードが高電位端子アノード端子Aに接続されている。本実施形態3のESD保護素子21Bにおけるサージ電流印加時のI-V特性および効果については、上記実施形態1の場合と同様であり、ダイオード13の逆方向接合耐圧電圧加算分の制御に関して、図2の距離Aおよび第2導電型の拡散層6Bの拡散濃度により自由に制御可能である。なお、上記実施形態1または2のダイオード13と本実施形態3のダイオード13とを組み合わせることにより保持電圧Vhの上昇効果を2倍にすることもできる。なお、本実施形態3では、半導体集積回路のESD保護回路11Bにおいて、P型半導体基板1を用い、高電位端子アノード端子Aがダイオード13を逆方向に介してPNPバイポーラトランジスタ14のエミッタに接続されると共に、第1抵抗体R1を介してPNPバイポーラトランジスタ14のベースとNPNバイポーラトランジスタ12のコレクタに接続され、低電位端子カソード端子CがNPNバイポーラトランジスタ12のエミッタに接続されると共に、第2抵抗体R2を介してPNPバイポーラトランジスタ14のコレクタとNPNバイポーラトランジスタ12のベースに接続された場合について説明したが、これに限らず、半導体集積回路のESD保護回路11Bの変形例として、N型半導体基板を用い、高電位端子アノード端子Aがダイオード13を逆方向に介してNPNバイポーラトランジスタのエミッタに接続されると共に、第1抵抗体R1を介してNPNバイポーラトランジスタのベースとPNPバイポーラトランジスタのコレクタに接続され、低電位端子カソード端子CがPNPバイポーラトランジスタのエミッタに接続されると共に、第2抵抗体R2を介してNPNバイポーラトランジスタのコレクタとPNPバイポーラトランジスタのベースに接続されていてもよい。実施形態4上記実施形態1~3では、スナップバック特性素子としてサイリスタ素子SCRを用い、電圧加算素子としてダイオード素子を用いた場合について説明したが、本実施形態4では、スナップバック特性素子としてバイポーラトランジスタを用い、電圧加算素子としてダイオード素子を用いた場合について説明する。図13は、本発明の実施形態4における半導体集積回路のESD保護回路を構成するESD保護素子の縦断面図である。なお、図13では、図2の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。図13において、本実施形態4の半導体集積回路のESD保護素子21Cは、第1導電型ここではP型の半導体基板1上に形成された第2導電型ここではN型の低濃度拡散層4と、低濃度拡散層4の表面側に形成された第2導電型の高濃度拡散層5と、第2導電型の低濃度拡散層4と隣接して第1導電型の半導体基板1上に形成された第1導電型の低濃度拡散層2と、第1導電型の低濃度拡散層2の表面に形成された第2導電型の拡散層6と、第2導電型の拡散層6に対して低濃度拡散層4とは反対の位置に離間して形成された第1導電型の高濃度拡散層3と、第2導電型の拡散層6の表面に形成された第1導電型の高濃度拡散層3とを有している。本実施形態4の半導体集積回路のESD保護素子21Cは、第2導電型の低濃度拡散層4、第1導電型の低濃度拡散層2および第1導電型の拡散層6からなるNPNバイポーラトランジスタ15と、第1導電型の拡散層6および第1導電型の高濃度拡散層3からなるダイオード13とを備えている。NPNバイポーラトランジスタ15のコレクタが高電位端子に接続され、NPNバイポーラトランジスタ15のベースが第1導電型の半導体基板1および第1導電型の低濃度拡散層2の抵抗成分からなる第1抵抗体R1を介して低電位端子に接続され、NPNバイポーラトランジスタ15のエミッタがダイオード13のカソードに接続され、ダイオード13のアノードが低電位端子に接続されて、バイポーラ動作を利用したESD保護素子が構成されている。以上により、本実施形態4の半導体集積回路のESD保護素子21Cによれば、サージ電流印加時のI-V特性および効果については、上記実施形態1の場合と同様であり、ダイオード13の逆方向接合耐圧の制御に関しては、図13に記載の距離Aおよび第1導電型の拡散層6の拡散濃度により自由に制御可能である。なお、本実施形態4では、半導体集積回路のESD保護素子21Cにおいて、P型半導体基板1を用いNPNバイポーラトランジスタ15のコレクタが高電位端子に接続され、該NPNバイポーラトランジスタ15のベースが第1抵抗体R1を介して低電位端子に接続され、該NPNバイポーラトランジスタ15のエミッタがダイオード13のカソードに接続され、該ダイオード13のアノードが低電位端子に接続された場合について説明したが、これに限らず、半導体集積回路のESD保護素子21Cの変形例としてN型半導体基板を用いた場合、PNPバイポーラトランジスタのコレクタが高電位端子に接続され、PNPバイポーラトランジスタのベースが第1抵抗体R1を介して低電位端子に接続され、該PNPバイポーラトランジスタのエミッタがダイオード13のカソードに接続され、該ダイオード13のアノードが低電位端子に接続されていてもよい。実施形態5上記実施形態4では、第2導電型N型の拡散層6のイオン注入工程を別途行ったが、本実施形態5では、第2導電型N型の拡散層6のイオン注入工程を第2導電型N型の低濃度拡散層4のイオン注入工程時に行うことにより、第2導電型N型の拡散層6のイオン注入工程を別途行う必要がない場合について説明する。図14は、本発明の実施形態5における半導体集積回路のESD保護回路の製造の簡略化を説明するための半導体集積回路のESD保護素子の縦断面図である。なお、図14では、図13の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。図14において、本実施形態5の半導体集積回路のESD保護素子21Dは、図13の第2導電型ここではN型の拡散層6の直下の第1導電型の低濃度拡散層2を形成せず、第2導電型の拡散層6を形成した領域に第2導電型の低濃度拡散層4を形成することにより、第2導電型N型の拡散層6のイオン注入工程を第2導電型N型の低濃度拡散層4のイオン注入工程時に同時に行うことで、半導体集積回路のESD保護回路11Dに対応したESD保護素子21Dの製造において製造の簡略化を図ることができる。このような構造であっても、上記実施形態1で示した保持電圧Vhの制御が可能であり、上記実施形態1の場合と同様な効果を得ることができる。ダイオードの逆方向接合耐圧の制御に関しては、図14に記載の距離Aにより自由に制御可能である。また、本実施形態5で示した第2導電型の拡散層6が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能である。実施形態6上記実施形態1~3では、スナップバック特性素子としてサイリスタ素子SCRを用い、上記実施形態4、5では、スナップバック特性素子としてバイポーラトランジスタ15を用いたが、本実施形態6では、スナップバック特性素子としてMOSトランジスタを用い、電圧加算素子としてダイオード素子を用いた場合について説明する。図15は、本発明の実施形態6における半導体集積回路のESD保護回路を構成するESD保護素子の縦断面図である。なお、図15では、図2の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。図15において、本実施形態6の半導体集積回路のESD保護素子21Eは、第1導電型ここではP型の半導体基板1上に形成された第2導電型ここではN型の低濃度拡散層4と、低濃度拡散層4の表面側に形成された第2導電型の高濃度拡散層5と、第2導電型の低濃度拡散層4と隣接して第1導電型の半導体基板1上に形成された第1導電型の低濃度拡散層2と、第1導電型の低濃度拡散層2の表面に形成された第2導電型の拡散層6と、第2導電型の拡散層6に対して低濃度拡散層4とは反対の位置に離間して形成された第1導電型の高濃度拡散層3と、第2導電型の拡散層6の表面に形成された第1導電型の高濃度拡散層3と、第2導電型の低濃度拡散層4の一部、第2導電型の拡散層6の一部、および第2導電型の低濃度拡散層4と第2導電型の拡散層6に挟まれた領域に形成された第1導電型の低濃度拡散層2の表面側にゲート酸化膜17を介して形成されたゲート電極18とを有している。本実施形態6の半導体集積回路のESD保護素子21Eは、第2導電型の低濃度拡散層4、第1導電型の低濃度拡散層2、第1導電型の拡散層6およびゲート電極8とを有するMOSトランジスタ16と、第1導電型の拡散層6および第1導電型の高濃度拡散層3とを有するダイオード13とを備えている。本実施形態6の半導体集積回路のESD保護回路11Eにおいて、MOSトランジスタ16のドレインが高電位端子に接続され、MOSトランジスタ16のボディーが第1導電型の半導体基板1および第1導電型の低濃度拡散層2の抵抗成分からなる第1抵抗体R1を介して低電位端子に接続され、MOSトランジスタ16のソースがダイオード13のカソードに接続され、ダイオード13のアノードが低電位端子に接続されている。半導体集積回路のESD保護素子21Eは、MOSトランジスタ16の寄生バイポーラ動作を利用したESD保護素子である。以上により、本実施形態6の半導体集積回路のESD保護素子21Eによれば、サージ電流印加時のI-V特性および効果については、上記実施形態1の場合と同様であり、ダイオード13の逆方向接合耐圧の制御に関しては、図15に記載の距離Aおよび第1導電型の拡散層6の拡散濃度により自由に制御可能である。実施形態7上記実施形態6では、第2導電型N型の拡散層6のイオン注入工程を別途行ったが、本実施形態7では、第2導電型N型の拡散層6のイオン注入工程を第2導電型N型の低濃度拡散層4のイオン注入工程時に行うことにより、第2導電型N型の拡散層6のイオン注入工程を別途行う必要がない場合について説明する。図16は、本発明の実施形態7における半導体集積回路のESD保護回路の製造の簡略化を説明するための半導体集積回路のESD保護素子の縦断面図である。なお、図16では、図15の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。図16において、本実施形態7の半導体集積回路のESD保護素子21Fは、図15の第2導電型ここではN型の拡散層6の直下の第1導電型の低濃度拡散層2を形成せず、第2導電型の拡散層6を形成した領域に第2導電型の低濃度拡散層4を形成することにより、第2導電型N型の拡散層6のイオン注入工程を第2導電型N型の低濃度拡散層4のイオン注入工程時に同時に行うことで、半導体集積回路のESD保護回路11Fに対応したESD保護素子21Fの製造において製造の簡略化を図ることができる。このような構造であっても、上記実施形態1で示した保持電圧Vhの制御が可能であり、上記実施形態1の場合と同様な効果を得ることができる。ダイオードの逆方向接合耐圧の制御に関しては、図16に記載の距離Aにより自由に制御可能である。また、上記実施形態6で示した第2導電型の拡散層6が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能である。以上により、上記実施形態1~7によれば、ダイオード13が持つ逆方向接合耐圧により、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Vhを容易に適正な電圧に制御することが可能となり、さまざまな電源電圧に最適なESD保護素子を実現できる。なお、上記実施形態1~7では、スナップバック開始電圧Vt1を素子電圧分だけ加算すると共に保持電圧を該素子電圧の2倍高くする電圧加算素子としてダイオード13を用いたが、これに限らず、図17に示すように、一または複数のダイオード13の代わりに、制御端子ゲートまたはベースが出力端子ソースまたはドレイン端子、または、コレクタまたはエミッタ端子に接続された一または複数のトランジスタ19を用いることもできる。この場合、保持電圧が素子電圧例えばソースドレイン間電圧の2倍高くなる。以上のように、本発明の好ましい実施形態1~7を用いて本発明を例示してきたが、本発明は、この実施形態1~7に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1~7の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。"