"以下を含むIGBT:a第1の主面、第2の主面を有する半導体基板;b前記半導体基板の主要部を占有する第1導電型のドリフト領域;c前記ドリフト領域の前記第1の主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型のチャネル領域;d前記チャネル領域の前記第1の主面側表面領域に設けられた前記第1導電型のエミッタ領域;e前記ドリフト領域の前記第2の主面側表面領域に設けられた前記第2導電型のコレクタ領域;f前記コレクタ領域に接するように、その内側の前記ドリフト領域に設けられ、これよりも濃度が高い前記第1導電型のバッファ領域;g前記バッファ領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域;h前記結晶欠陥領域に沿って、これよりも前記第1の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第1導電型のフィールドストップ領域。前記1項のIGBTにおいて、前記半導体基板は、単結晶シリコン基板である。前記2項のIGBTにおいて、単結晶シリコン基板は、FZ法によるものである。前記3項のIGBTにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。前記2項のIGBTにおいて、前記IGBTは、トレンチゲート型である。前記5項のIGBTにおいて、前記IGBTは、IE型トレンチゲートIGBTである。前記2項のIGBTにおいて、更に以下を含む:i前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;j前記コレクタ領域の前記メタルコレクタ電極側に設けられ、前記コレクタ領域と同一導電型を有し、不純物濃度がより高い高濃度コレクタコンタクト領域、ここで、前記高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。前記7項のIGBTにおいて、前記メタルコレクタ電極の内、前記高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。以下を含むダイオード:a第1の主面、第2の主面を有する半導体基板;b前記半導体基板の主要部を占有する第1導電型のドリフト領域;c前記半導体基板の前記第1の主面上に設けられたアノードメタル電極;d前記ドリフト領域の前記第2の主面側表面領域に設けられ、これよりも濃度が高い前記第1導電型のカソード領域;e前記カソード領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域;f前記結晶欠陥領域に沿って、これよりも前記第1の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第1導電型のフィールドストップ領域。前記9項のダイオードにおいて、前記半導体基板は、単結晶シリコン基板である。前記10項のダイオードにおいて、単結晶シリコン基板は、FZ法によるものである。前記11項のダイオードにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。裏面側のP型コレクタ領域に接して、N-型ドリフト領域またはN-型ベース領域よりも高濃度のN型バッファBuffer領域を有するIGBT等において、N型バッファ領域近傍のN-型ドリフト領域に、P型コレクタ領域やN型バッファ領域の導入のためのイオン注入等による欠陥を残留させることにより、スイッチングスピードを改善するデバイス構成手法が知られている。このようなイオン注入欠陥残留型IGBTは、残留結晶欠陥が再結合中心として作用することで、オフ時のスイッチングスピードを改善する一方で、オフ時に空乏層が結晶欠陥に接触することで、リーク電流が増加するという副作用をもたらすおそれがある。これらの点は、IGBT等に逆並列接続されるフライバックダイオードFly-backDiodeについても当てはまる。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高いIGBT又は、これと対となって使用されるダイオードを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、裏面側のP型コレクタ領域に接して設けられN-型ドリフト領域よりも高濃度のN型バッファ領域、および、このN型バッファ領域と前記N-型ドリフト領域の境界近傍から前記N-型ドリフト領域の近接する部分に設けられた欠陥残留領域結晶欠陥領域を有するIGBTにおいて、この欠陥残留領域よりも表面側の前記N-型ドリフト領域には、これよりも高濃度のN型フィールドストップ領域が設けられている。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、裏面側のP型コレクタ領域に接して設けられN-型ドリフト領域よりも高濃度のN型バッファ領域、および、このN型バッファ領域と前記N-型ドリフト領域の境界近傍から前記N-型ドリフト領域の近接する部分に設けられた欠陥残留領域を有するIGBTにおいて、この欠陥残留領域よりも表面側の前記N-型ドリフト領域には、これよりも高濃度のN型フィールドストップ領域が設けられているので、オフ状態で空乏層が前記欠陥残留領域に到達することがない。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含むIGBT:a第1の主面、第2の主面を有する半導体基板;b前記半導体基板の主要部を占有する第1導電型のドリフト領域;c前記ドリフト領域の前記第1の主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型のチャネル領域;d前記チャネル領域の前記第1の主面側表面領域に設けられた前記第1導電型のエミッタ領域;e前記ドリフト領域の前記第2の主面側表面領域に設けられた前記第2導電型のコレクタ領域;f前記コレクタ領域に接するように、その内側の前記ドリフト領域に設けられ、これよりも濃度が高い前記第1導電型のバッファ領域;g前記バッファ領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域;h前記結晶欠陥領域に沿って、これよりも前記第1の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第1導電型のフィールドストップ領域。2.前記1項のIGBTにおいて、前記半導体基板は、単結晶シリコン基板である。3.前記2項のIGBTにおいて、単結晶シリコン基板は、FZ法によるものである。4.前記3項のIGBTにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。5.前記1から4項のいずれか一つのIGBTにおいて、前記IGBTは、トレンチゲート型である。6.前記1から5項のいずれか一つのIGBTにおいて、前記IGBTは、IE型トレンチゲートIGBTである。7.前記1から6項のいずれか一つのIGBTにおいて、更に以下を含む:i前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;j前記コレクタ領域の前記メタルコレクタ電極側に設けられ、前記コレクタ領域と同一導電型を有し、不純物濃度がより高い高濃度コレクタコンタクト領域、ここで、前記高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。8.前記7項のIGBTにおいて、前記メタルコレクタ電極の内、前記高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。9.以下を含むダイオード:a第1の主面、第2の主面を有する半導体基板;b前記半導体基板の主要部を占有する第1導電型のドリフト領域;c前記半導体基板の前記第1の主面上に設けられたアノードメタル電極;d前記ドリフト領域の前記第2の主面側表面領域に設けられ、これよりも濃度が高い前記第1導電型のカソード領域;e前記カソード領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域;f前記結晶欠陥領域に沿って、これよりも前記第1の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第1導電型のフィールドストップ領域。10.前記9項のダイオードにおいて、前記半導体基板は、単結晶シリコン基板である。11.前記10項のダイオードにおいて、単結晶シリコン基板は、FZ法によるものである。12.前記11項のダイオードにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置というときは、主に、各種トランジスタ、ダイオード能動素子単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板、回路基板等上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBTInsulatedGateBipolarTransistorを例示することができる。これらは、一本にパワー系半導体デバイスに分類され、その中には、パワーMOSFET、IGBTの外、バイポーラパワートランジスタ、サイリスタThyristor、パワーダイオード等を含む。パワーMOSFETの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある2重拡散型縦型パワーMOSFETDoubleDuffusedVerticalPowerMOSFETであるが、この2重拡散型縦型パワーMOSFETには、主に2種類に分類でき、第1は実施形態において主に説明するプレーナゲートPlanarGate型であり、第2はU-MOSFET等のトレンチゲートTrenchGate型である。パワーMOSFETには、その他に、LD-MOSFETLateral-DiffusedMOSFETがある。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。なお、ウエハ材料はシリコンに限らず、SiGe,SiC,GaN,GaAs,InP等であっても良い。6.先に、パワーMOSFETについて説明したのと同様に、IGBTは、一般にプレーナゲートPlanarGate型とトレンチゲートTrenchGate型に大別される。このトレンチゲート型IGBTは、比較的オン抵抗が低いが、伝導度変調を更に促進してオン抵抗を更に低くするために、IEInjectionEnhancement効果を利用したIE型トレンチゲートIGBTまたは、アクティブセル間引き型トレンチゲートIGBTが開発されている。IE型トレンチゲートIGBTは、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセルActiveCellと、フローティングPボディ領域を有するインアクティブセルInactiveCellを交互に、または、櫛の歯状に配置することにより、半導体基板のデバイス主面側エミッタ側にホール正孔が蓄積しやすい構造としたものである。なお、本願に於いては、IE型トレンチゲートIGBTではない従来型トレンチゲートIGBT、すなわち、アクティブセル間引き型ではにものを特にIE型トレンチゲートIGBTと区別する必要があるときは、フルアクティブ型トレンチゲートIGBTまたは非IE型トレンチゲートIGBTと呼ぶ。なお、フルアクティブといっても、周辺部のダミーセルや周辺構造としてのインアクティブセル等を排除するものではない。7.本願においては、IE型トレンチゲートIGBTの内、主要なアクティブセルの幅が、主要なインアクティブセルの幅よりも狭いものを狭アクティブセルIE型トレンチゲートIGBTと呼ぶ。また、トレンチゲートを横切る方向をセルの幅方向とし、これと直交するトレンチゲートリニアゲート部分の延在方向長手方向をセルの長さ方向とする。本願に於いては、主に線状単位セル領域線状アクティブセル領域と線状インアクティブセル領域から構成されるを主に扱うが、この線状単位セル領域が周期的に繰り返して、半導体チップの内部領域に配列されて、セル領域を構成している。このセル領域の周りには、通常、セル周辺接合領域が設けられており、更にその周りには、フローティングフィールドリングFloatingFieldRingまたはフィールドリミッティングリングFieldLimitingRing等が設けられ、終端構造を構成している。ここで、フローティングフィールドリングまたはフィールドリミッティングリングとは、ドリフト領域の表面デバイス面にP型ボディ領域P型ウエル領域とは分離して設けられ、それと同一導電形を有するとともに類似した濃度主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度であるを有し、リング状にセル領域を1重又は多重に取り巻く不純物領域または不純物領域群を言う。また、これらのフローティングフィールドリングには、フィールドプレートFieldPlateが設けられることがある。このフィールドプレートとは、フローティングフィールドリングに接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面デバイス面の上方に延在し、リング状にセル領域を取り巻く部分を言う。セル領域を構成する周期要素としての線状単位セル領域は、線状アクティブセル領域を中心に両側に半幅の線状インアクティブセル領域を配置したものをセットとして扱いうが合理的であるが、具体的に個別に線状インアクティブセル領域を説明する場合には、両側に分離しているため不便であるので、その場合には、具体的な一体の部分を線状インアクティブセル領域という。8.本願では、ダイオードについて説明するときは、必要に応じて、IGBTに関する説明を援用する。ダイオードは、IGBTのゲートがない2極構造と見ると、ダイオードのアノードは、IGBTのエミッタに対応しており、ダイオードのカソードは、IGBTのコレクタに対応していることとなる。フライバックダイオードFly-BackDiodeとして用いられるダイオードは、PINダイオードPinDiodeおよびショットキダイオードSchottkyDiodeに分類される。また、複合的なものとして、MPSMergedPin-Schottkyダイオード、SSDStatic-Shielding-Diode等がある。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の各実施の形態の半導体装置IGBT、ダイオード等の主要な応用分野等の説明主に図1および図2以下では、モータドライブ回路を応用例として具体的に説明するが、本願の各実施の形態の半導体装置IGBT、ダイオード等の応用分野は、これに限定されないことはいうまでもない。図1は本願の各実施形態の半導体装置IGBTおよびダイオードの使用形態を示すIGBTおよびダイオードペアの相互接続図である。図2は図1に示すIGBTおよびダイオードペアを三相モータの駆動に適用したモータ駆動回路の回路図である。これらに基づいて、本願の各実施の形態の半導体装置IGBT、ダイオード等の主要な応用分野等を説明する。本願の実施の形態を構成するIGBTおよびダイオードは、図1に示すようなペア接続状態たとえば、ペアモジュールとしてで使用される。すなわち、IGBTQのコレクタ端子CとフライバックダイオードDのカソード端子Kが接続され、IGBTQのエミッタ端子EとフライバックダイオードDのアノード端子Aが接続されており、ペアモジュールとしては、外部から見ると、ゲート端子Gを含めて3端子となる。次に、IGBTダイオードペアPa,Pb,Pc,Pd,Pe,Pfの具体的適用回路の一例3相モータ駆動回路を図2に示す。図2に示すように、この3相モータ駆動回路は、IGBTダイオードペアPa,Pb,Pc,Pd,Pe,Pfを用いて、直流電源31からの出力を高速スイッチングすることで、3相モータ30を駆動している。各IGBTダイオードペアPa,Pb,Pc,Pd,Pe,Pfは、IGBT素子Qa,Qb,Qc,Qd,Qe,Qfとパワーダイオード素子Da,Db,Dc,Dd,De,Dfの組み合わせで構成されている。尚、本願発明に係るパワーダイオード素子は、上記IGBTに限らず、MOSトランジスタやバイポーラトランジスタ等のスイッチング素子に用いても良く、また、3相モータに限らず2相モータやソレノイド駆動等の回路等に広く用いることができる。2.本願の一実施の形態のIGBTデバイスチップの全体構造等の説明主に図3から図5このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。以下では、主にIE型トレンチゲートIGBTを例に取り具体的に説明するが、後に説明するように、フルアクティブ型トレンチゲートIGBTにもそのまま適用できることは言うまでもない。図3は本願の主要な実施の形態のアウトラインを説明するためのIE型トレンチゲートIGBTデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図4は図3のセル領域端部切り出し領域R1のA-A’断面に対応するデバイス模式断面図である。図5は本願の前記一実施の形態1次元アクティブセル間引き構造:図6から図8に対応に関する図3の線状単位セル領域およびその周辺R5の拡大上面図である。これらに基づいて、本願の一実施の形態のIGBTデバイスチップの全体構造等を説明する。1セル領域およびその周辺の平面構造の説明主に図3:まず、本セクションにおける説明の主な対象であるIE型トレンチゲートIGBTのデバイスチップ2の内部領域終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ2の主要部の上面図を図3に示す。図3に示すように、チップ2半導体基板の内部領域の主要部は、セル領域10によって占有されている。セル領域10には、外周部には、これを取り巻くように、環状を呈し、P型のセル周辺接合領域35が設けられている。このセル周辺接合領域35の外側には、間隔を置いて、単数又は複数の環状を呈し、P型のフローティングフィールドリング36すなわちフィールドリミッティングリングが設けられており、セル周辺接合領域35、ガードリング4図6参照等とともに、セル領域10に対する終端構造を構成している。セル領域10には、この例では、多数の線状単位セル領域40が敷き詰められており、これらの端部領域には、一対又はそれ以上片方についていえば、1列又は数列程度のダミーセル領域34線状ダミーセル領域が配置されている。2中間フィールドストップ領域、狭アクティブセル型単位セルおよび交互配列方式の説明主に図4:次に、図3のセル領域端部切り出し領域R1のA-A’断面を図4に示す。図4に示すように、チップ2の裏面1b半導体基板の裏側主面または第2の主面の半導体領域この例では、シリコン単結晶領域には、P型コレクタ領域18が設けられており、その表面にはメタルコレクタ電極17が設けられている。半導体基板2の主要部を構成するN-型ドリフト領域20第1導電型のドリフト領域とP型コレクタ領域18第2導電型のコレクタ領域との間には、N-型ドリフト領域20よりも高濃度のN型バッファ領域19第1導電型のバッファ領域が設けられている。すなわち、N型バッファ領域19は、P型コレクタ領域18に接するように、その内側のN-型ドリフト領域20に設けられている。また、このN型バッファ領域19に沿って、その境界N型バッファ領域19とN-型ドリフト領域20の境界近傍からN-型ドリフト領域20の近接する部分に、結晶欠陥領域41が設けられており、更に、この結晶欠陥領域41に沿うように、これよりも第1の主面側のN-型ドリフト領域20に、N-型ドリフト領域20よりも高濃度のN型フィールドストップ領域42が設けられている。ここで、結晶欠陥領域41は、ホールの寿命を制限することにより、スイッチング特性を改善するためのものであり、たとえば、N型バッファ領域19およびP型コレクタ領域18の導入後の活性化アニールの際に残留する結晶欠陥を利用する。N型フィールドストップ領域42中間フィールドストップ領域は、オフ状態のときに、空乏層が結晶欠陥領域41に達することを防止し、リーク電流が増加することを防ぐ効果を有する。また、N型バッファ領域19との間にN-型ドリフト領域20を挟んで、独立してN型フィールドストップ領域42中間フィールドストップ領域があるので、ホールの注入効率を決めるP型コレクタ領域18とN型バッファ領域19とのPN接合の濃度関係と、N型フィールドストップ領域42の濃度を独立に設定できるメリットがある。一方、N-型ドリフト領域20の表面側1a半導体基板の表側主面または第1の主面の半導体領域には、多数のトレンチ21が設けられており、その中には、ゲート絶縁膜22を介して、トレンチゲート電極14が埋め込まれている。これらのトレンチゲート電極14は、メタルゲート電極5に接続されている。また、これらのトレンチ21は、各領域を区画する働きをしており、たとえば、ダミーセル領域34は、一対のトレンチ21によって両側から区画されており、その内の一つのトレンチ21によって、セル領域10とセル周辺接合領域35が区画されている。このセル周辺接合領域35は、P型ボディコンタクト領域25pを介して、メタルエミッタ電極8と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜22の厚さもほぼ同じとしているしかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない。このように、セル周辺接合領域35およびダミーセル領域34に於いて、エミッタコンタクトを取ることによって、ダミーセル領域34等の幅がプロセス的に変化した場合に於いても、耐圧の低下を防止することができる。セル周辺接合領域35の外側のN-型ドリフト領域20の表面側1aの半導体領域には、P型のフローティングフィールドリング36が設けられており、この表面1a上には、フィールドプレート4が設けられ、P型ボディコンタクト領域25rを介して、フローティングフィールドリング36に接続されている。次に、セル領域10を更に説明する。ダミーセル領域34は、N型エミッタ領域12を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域40aと同じであり、P型ボディ領域15の表面に設けられたP型ボディコンタクト領域25dは、メタルエミッタ電極8と接続されている。セル領域10の内部領域の大部分は、基本的に、線状単位セル領域40を単位格子とする並進対象の繰り返し構造なお、厳密な意味での対象性を要求するものではない。以下同じをしている。単位格子としての線状単位セル領域40は、線状アクティブセル領域40aとその両側の半幅の線状インアクティブセル領域40iから構成されているが、具体的には、隣接する線状アクティブセル領域40aの間に全幅の線状インアクティブセル領域40iが配置されていると見ることができる図5参照。線状アクティブセル領域40aの半導体基板の表側主面1a第1の主面側半導体表面領域には、P型ボディ領域15第2導電型のチャネル領域が設けられており、その表面には、N型エミッタ領域12第1導電型エミッタ領域およびP型ボディコンタクト領域25が設けられている。このP型ボディコンタクト領域25は、メタルエミッタ電極8と接続されている。線状アクティブセル領域40aにおいては、このP型ボディ領域15の下部のN-型ドリフト領域20に、N型ホールバリア領域24が設けられている。一方、線状インアクティブセル領域40iの半導体基板の表側主面1a第1の主面側半導体表面領域には、同様に、P型ボディ領域15が設けられており、その下部のN-型ドリフト領域20には、両側のトレンチ21の下端部をカバーし、それよりも深いP型フローティング領域16第2導電型フローティング領域が設けられている。このようなP型フローティング領域16を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Wiを広くすることができる。これによって、ホール蓄積効果を有効に増強することが可能となる。なお、P型フローティング領域16は、IE型トレンチゲートIGBTにおいては、そこにホールを蓄積することによって、線状アクティブセル領域40aの下部のN-型ドリフト領域20Nベース領域のホール濃度を増加させ、その結果、IGBT内のMOSFETからNベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。この例では、線状アクティブセル領域40aの幅Waは、線状インアクティブセル領域40iの幅Wiよりも狭くされており、本願では、これを狭アクティブセル型単位セルと呼ぶ。以下では、主に、この狭アクティブセル型単位セルを有するデバイスについて、具体的に説明するが、本願の発明は、それに限定されるものではなく、非狭アクティブセル型単位セルを有するデバイスにも適用できることは言うまでもない。図4の例では、線状アクティブセル領域40aと線状インアクティブセル領域40iを交互に配列して、線状単位セル領域40を構成しているが、この構成を、本願においては、交互配列方式と呼ぶ。以下では、特に断らない限り、交互配列方式を前提に説明するが、非交互配列方式でもよいことはいうまでもない。図4では、本願の各種の実施の形態の各部分を例示的に包含する主要部を説明したが、以下の説明では、これらをセル部断面、平面構造、セル周辺部等の構成要素に分けて説明するが、これらは、個々ばらばらのものではなく、図4に示したように、各種の変形例が各構成要素と置換して、主要部を構成するものである。3アクティブセル1次元間引き構造の説明主に図5図3の線状単位セル領域主要部およびその周辺切り出し領域R5の詳細平面構造の一例を図5に示す。図5に示すように、線状アクティブセル領域40aの長さ方向の全域にN型エミッタ領域12が設けられている。すなわち、線状アクティブセル領域40aの長さ方向の全域が、アクティブセクション40aaとなっている。ここで、アクティブセクション40aaとは、N型エミッタ領域12が設けられている線状アクティブセル領域40aの長さ方向の区画をいう。この構造を本願では、アクティブセル1次元間引き構造と呼ぶ。3.本願の前記一実施の形態のIGBTのセル構造等の説明主に図6から図8このセクションでは、セクション1および2の説明を踏まえて、前記一実施の形態に対応する具体的チップ上面レイアウトおよび単位セル構造の一例セクション2の図3から図5に対応するアクティブセル1次元間引き構造を例に取るを説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。なお、通常、耐圧600ボルトのIGBT素子2を例にとると、チップサイズは、3から6ミリメートル角が平均的である。ここでは、説明の都合上、縦4ミリメートル、横5.2ミリメートルのチップを例にとり説明する。ここでは、デバイスの耐圧をたとえば、600ボルト程度として説明する。図6は本願の前記一実施の形態他の実施形態にも共通するのIE型トレンチゲートIGBTデバイスチップの全体上面図図3にほぼ対応するが、より具体的な形状に近いである。図7は図6のセル領域内部切り出し領域R3の拡大上面図P型ディープフローティングホールバリア線状単位セル構造である。図8は図7のD-D’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態におけるIE型トレンチゲートIGBTのデバイス構造を説明する。図6に示すように、IGBTデバイスチップ2の上面1aの外周部には、たとえば、アルミニウム系配線層等から構成された環状のガードリング3が設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本単数又は複数の環状のフィールドプレート4たとえば、先と同じアルミニウム系配線層等から構成されているが設けられている。フィールドプレート4フローティングフィールドリング36の内側であって、チップ2の上面1aの内部領域の主要部には、セル領域10が設けられており、セル領域10上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルエミッタ電極8に覆われている。メタルエミッタ電極8の中央部は、ボンディングワイヤ等を接続するためのメタルエミッタパッド9となっており、メタルエミッタ電極8とフィールドプレート4の間には、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート配線7が配置されている。このメタルゲート配線7は、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート電極5に接続されており、メタルゲート電極5の中心部は、ボンディングワイヤ等を接続するためのゲートパッド6となっている。次に、図6のセル領域内部切り出し領域R3の拡大上面図を図7に示す。図7に示すように、セル領域10は、横方向に交互に配置された線状アクティブセル領域40aおよび線状インアクティブセル領域40iから構成されている。線状アクティブセル領域40aおよび線状インアクティブセル領域40iの間には、トレンチゲート電極14が配置されており、線状アクティブセル領域40aの中央部には、線状のコンタクト溝11またはコンタクトホールが配置されている。このコンタクト溝11の両側の線状アクティブセル領域40aには、線状のN型エミッタ領域12が設けられている。一方、線状インアクティブセル領域40iには、ほぼその全面にP型ボディ領域15およびP型フローティング領域16が上下図4又は図8参照に設けられている。次に、図7のD-D’断面を図8に示す。図8に示すように、半導体チップ2の裏面1bの半導体領域には、上下に接するようにP型コレクタ領域18およびN型バッファ領域19等が形成されており、半導体チップ2の裏面1b上には、メタルコレクタ電極17が形成されている。すなわち、先に説明したように、N型バッファ領域19は、P型コレクタ領域18に接するように、その内側のN-型ドリフト領域20に設けられている。また、このN型バッファ領域19に沿って、その境界N型バッファ領域19とN-型ドリフト領域20の境界近傍からN-型ドリフト領域20の近接する部分に、結晶欠陥領域41が設けられており、更に、この結晶欠陥領域41に沿うように、これよりも第1の主面側のN-型ドリフト領域20に、これよりも高濃度のN型フィールドストップ領域42が設けられている。線状アクティブセル領域40aにおける半導体チップ2の表面1a第1の主面側のN-型ドリフト領域20半導体基板の表面側半導体領域には、下から順に、N型ホールバリア領域24第1導電型ホールバリア領域、P型ボディ領域15およびN型エミッタ領域12が設けられている。また、半導体チップ2の表面1a上には、層間絶縁膜26が形成されており、線状アクティブセル領域40aにおける層間絶縁膜26部分には、半導体基板内部に及ぶコンタクト溝11またはコンタクトホールが形成されており、このコンタクト溝11等の底の半導体領域には、上からP型ボディコンタクト領域25およびP型ラッチアップ防止領域23が設けられている。このコンタクト溝11等を介して、P型ボディ領域15およびN型エミッタ領域12は、層間絶縁膜26上に設けられたメタルエミッタ電極8に接続されている。ここで、N型ホールバリア領域24は、N-型ドリフト領域20からN型エミッタ領域12への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、N型エミッタ領域12よりも低く、N-型ドリフト領域20よりも高い。このN型ホールバリア領域24の存在により、線状インアクティブセル領域40iに蓄積されたホールが、線状アクティブセル領域40aのエミッタ通路N-型ドリフト領域20からP型ボディコンタクト領域25へ向かう通路へ入り込むのを有効に阻止することができる。これに対して、線状インアクティブセル領域40iにおける半導体チップ2の表面1a第1の主面側のN-型ドリフト領域20半導体基板の表面側半導体領域には、下から順に、P型フローティング領域16およびP型ボディ領域15が設けられており、P型フローティング領域16の深さは、トレンチ21の深さよりも深くされており、トレンチ21の下端部をカバーするように分布している。ここで、デバイス構造をより具体的に例示するために、デバイス各部図8および図4参照の主要寸法の一例を示す。すなわち、線状アクティブセル領域の幅Waは、2.3マイクロメートル程度、線状インアクティブセル領域の幅Wiは、6マイクロメートル程度線状アクティブセル領域の幅Waは、線状インアクティブセル領域の幅Wiよりも狭いことが望ましく、WiWaの値は、たとえば2から3の範囲が特に好適である、コンタクト幅は、0.5マイクロメートル程度、トレンチ幅は、0.7マイクロメートル程度0.8マイクロメートル以下が特に好適である、トレンチ深さは、3マイクロメートル程度、N型エミッタ領域12の深さは、250nm程度、P型ボディ領域15チャネル領域の深さは、0.8マイクロメートル程度、P型ラッチアップ防止領域23の深さは、1.4マイクロメートル程度、P型フローティング領域16の深さは、4.5マイクロメートル程度、N型バッファ領域19の厚さは、1.5マイクロメートル程度、P型コレクタ領域の厚さは、0.5マイクロメートル程度、N型フィールドストップ領域42の厚さは、10マイクロメートル程度でその位置は、基板表面から50マイクロメートル程度、半導体基板2の厚さは、70マイクロメートル程度ここでは、耐圧600ボルト程度の例を示すである。なお、半導体基板2の厚さは求められる耐圧に強く依存する。従って、耐圧1200ボルトでは、たとえば120マイクロメートル程度であり、耐圧400ボルトでは、たとえば40マイクロメートル程度である。なお、以下の例、および、セクション2の例に於いても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。4.本願の前記一実施の形態のIGBTに関する表面デバイス形成プロセス等の説明主に図9から図25このセクションでは、セクション3で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域10を中心に説明するが、周辺部等については、必要に応じて図3から図5等を参照する。図9は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中ホールバリア領域導入工程におけるデバイス断面図である。図10は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中P型フローティング領域導入工程におけるデバイス断面図である。図11は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中トレンチ加工用ハードマスク成膜工程におけるデバイス断面図である。図12は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中トレンチハードマスク加工工程におけるデバイス断面図である。図13は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中トレンチハードマスク加工用レジスト除去工程におけるデバイス断面図である。図14は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中トレンチ加工工程におけるデバイス断面図である。図15は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中トレンチ加工用ハードマスク除去工程におけるデバイス断面図である。図16は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中引き伸ばし拡散およびゲート酸化工程におけるデバイス断面図である。図17は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中ゲートポリシリコン成膜工程におけるデバイス断面図である。図18は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中ゲートポリシリコンエッチバック工程におけるデバイス断面図である。図19は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中ゲート酸化膜エッチバック工程におけるデバイス断面図である。図20は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中P型ボディ領域およびN型エミッタ領域導入工程におけるデバイス断面図である。図21は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中層間絶縁膜成膜工程におけるデバイス断面図である。図22は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中コンタクトホール形成工程におけるデバイス断面図である。図23は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中基板エッチング工程におけるデバイス断面図である。図24は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中P型ボディコンタクト領域およびP型ラッチアップ防止領域導入工程におけるデバイス断面図である。図25は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中表面メタル成膜工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のIGBTに関する表面デバイス形成プロセス等を説明する。まず、N-型シリコン単結晶たとえばリン濃度2x1014cm3程度、抵抗率22Ωcmから30Ωcmの200φウエハ150φ、100φ、300φ、450φ等の各種径のウエハでもよいを準備する。ここでは、たとえば、FZFloatingZone法によるウエハが最も好適であるが、CZCzochralski法によるウエハでもよい。次に、図9に示すように、半導体ウエハ1の表面1a第1の主面上のほぼ全面に、N型ホールバリア領域導入用レジスト膜31を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたN型ホールバリア領域導入用レジスト膜31をマスクとして、たとえば、イオン注入により、半導体ウエハ1の表面1a第1の主面側の半導体基板1sN-型単結晶シリコン基板内に、N型不純物を導入することにより、N型ホールバリア領域24を形成する。このときのイオン注入条件としては、たとえば、イオン種:リン、ドーズ量:6x1012cm2程度、注入エネルギ:80KeV程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜31を除去する。次に、図10に示すように、半導体ウエハ1の表面1a上のほぼ全面に、P型フローティング領域導入用レジスト膜37を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたP型フローティング領域導入用レジスト膜37をマスクとして、たとえば、イオン注入により、半導体ウエハ1の表面1a第1の主面側の半導体基板1s内に、P型不純物を導入することにより、P型フローティング領域16を形成する。このときのイオン注入条件としては、たとえば、イオン種:ボロン、ドーズ量:3.5x1013cm2程度、注入エネルギ:75KeV程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜37を除去する。なお、P型フローティング領域16の導入の際に、図2のセル周辺接合領域35、フローティングフィールドリング36も同時に導入する。次に、図11に示すように、半導体ウエハ1の表面1a上のほぼ全面に、たとえば、CVDChemicalVaporDeposition等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜32例えば、厚さ450nm程度を成膜する。次に、図12に示すように、半導体ウエハ1の表面1a上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜33を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜33をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜32をパターニングする。その後、図13に示すように、アッシング等により、不要になったレジスト膜33を除去する。次に、図14に示すように、パターニングされたトレンチ形成用ハードマスク膜32を用いて、たとえば、異方性ドライエッチングにより、トレンチ21を形成する。この異方性ドライエッチングのガス系としては、たとえば、Cl2O2系ガスを好適なものとして例示することができる。その後、図15に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜32を除去する。次に、図16に示すように、P型フローティング領域16およびN型ホールバリア領域24に対する引き延ばし拡散たとえば、摂氏1200度、30分程度を実行する。続いて、たとえば、熱酸化等により、半導体ウエハ1の表面1a上およびトレンチ21の内面のほぼ全面に、ゲート絶縁膜22例えば、厚さ120nm程度を形成する。次に、図17に示すように、トレンチ21を埋め込むように、ゲート絶縁膜22上の半導体ウエハ1の表面1a上およびトレンチ21の内面のほぼ全面に、たとえばCVD等により、燐がドープされたドープトポリシリコンDopedPoly-Silicon膜27を成膜する例えば、厚さ600nm程度。次に、図18に示すように、たとえば、ドライエチング等たとえば、ガス系はSF6等により、ポリシリコン膜27をエッチバックすることにより、トレンチ21内にトレンチゲート電極14を形成する。次に、図19に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、トレンチ21外のゲート絶縁膜22を除去する。次に、図20に示すように、たとえば、熱酸化またはCVDにより、半導体ウエハ1の表面1a上のほぼ全面に、後続のイオン注入用の比較的薄い酸化シリコン膜たとえば、ゲート絶縁膜と同程度を形成する。続いて、半導体ウエハ1の表面1a上に通常のリソグラフィにより、P型ボディ領域導入用レジスト膜を形成する。このP型ボディ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、セル領域10のほぼ全面およびその他必要な部分に、P型不純物を導入することにより、P型ボディ領域15を形成する。このときのイオン注入条件としては、たとえば、イオン種:ボロン、ドーズ量:3x1013cm2程度、注入エネルギ:75KeV程度を好適なものとして例示することができる。その後、アッシング等により、不要になったP型ボディ領域導入用レジスト膜を除去する。更に、半導体ウエハ1の表面1a上に通常のリソグラフィにより、N型エミッタ領域導入用レジスト膜を形成する。このN型エミッタ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、線状アクティブセル領域40aのP型ボディ領域15の上部表面のほぼ全面に、N型不純物を導入することにより、N型エミッタ領域12を形成する。このときのイオン注入条件としては、たとえば、イオン種:砒素、ドーズ量:5x1015cm2程度、注入エネルギ:80KeV程度を好適なものとして例示することができる。その後、アッシング等により、不要になったN型エミッタ領域導入用レジスト膜を除去する。次に、図21に示すように、半導体ウエハ1の表面1a上のほぼ全面に、たとえば、CVD等により、層間絶縁膜26として、たとえば、PSGPhosphsilicateGlass膜を成膜する厚さは、たとえば、600nm程度。この層間絶縁膜26の材料としては、PSG膜のほか、BPSGBorophosphsilicateGlass膜、NSGNon-dopedSilicateGlass膜、SOGSpin-On-Glass膜または、これらの複合膜等を好適なものとして例示することができる。次に、図22に示すように、層間絶縁膜26上の半導体ウエハ1の表面1a上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜28を形成する。続いて、たとえば、異方性ドライエッチング等ガス系は、たとえば、ArCHF3CF4等により、コンタクト溝11またはコンタクトホールを形成する。その後、図23に示すように、アッシング等により、不要になったレジスト膜28を除去する。続いて、たとえば、異方性ドライエッチングにより、コンタクト溝11またはコンタクトホールを半導体基板内に延長する。このときのガス系としては、たとえば、Cl2O2系ガスを好適なものとして例示することができる。次に、図24に示すように、たとえば、コンタクト溝11を通して、P型不純物をイオン注入することにより、P型ボディコンタクト領域25を形成する。ここで、イオン注入条件としては、たとえば、イオン種:BF2、ドーズ量:5x1015cm2程度、打ち込みエネルギ:80KeV程度を好適なものとして例示することができる。同様に、たとえば、コンタクト溝11を通して、P型不純物をイオン注入することにより、P型ラッチアップ防止領域23を形成する。ここで、イオン注入条件としては、たとえば、イオン種:ボロン、ドーズ量:5x1015cm2程度、打ち込みエネルギ:80KeV程度を好適なものとして例示することができる。次に、図25に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜8メタルエミッタ電極8となるを形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ1の表面1a上のほぼ全面にバリアメタル膜として、TiW膜をたとえば、厚さ200nm程度を形成するTiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。続いて、たとえば、窒素雰囲気、摂氏600度程度で、10分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝11を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とするたとえば、数シリコン添加、残りはアルミニウムアルミニウム系メタル膜たとえば、厚さ5マイクロメートル程度を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極8をパターニングするドライエッチングのガス系としては、たとえば、Cl2BCl3等。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜たとえば、厚さ2.5マイクロメートル程度等をウエハ1のデバイス面1aのほぼ全面に塗布し、通常のリソグラフィによって、図6のエミッタパッド9、ゲートパッド6等を開口する。これにより、表面デバイス形成プロセスが終了し、裏面等のプロセスに移行する。5.本願の前記一実施の形態のIGBTに関する裏面デバイス形成プロセス等の説明主に図26から図30このセクションでは、セクション4に続き、本願の前記一実施の形態のIGBTに関する裏面デバイス形成プロセス等について説明する。図26は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中N型フィールドストップ領域導入工程におけるデバイス断面図である。図27は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中バックグラインド工程におけるデバイス断面図である。図28は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中N型バッファ領域導入工程におけるデバイス断面図である。図29は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中P型コレクタ領域導入工程におけるデバイス断面図である。図30は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中メタルコレクタ電極形成工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のIGBTに関する裏面デバイス形成プロセス等を説明する。図26に示すように、たとえばウエハ1の表面1a側からプロトン水素イオンを打ち込むことにより、たとえば、基板表面から50マイクロメートル程度の位置のN-型ドリフト領域20のほぼ全面に10マイクロメートル程度の厚さを有するN型フィールドストップ領域42を導入する。ここで、照射条件としては、たとえば、イオン種打ち込み粒子:プロトン水素イオン、打ち込み方法:ほぼ垂直打ち込み、打ち込みエネルギ:4.3MeV程度、1回のドーズ量:1x1013cm2程度、打ち込み回数:2回程度を好適なものとして例示することができる。なお、打ち込み装置としては、たとえば、工業用サイクロトロン等が利用可能である。また、打ち込み粒子としては、水素イオンのほか、ヘリウムイオン等でも良い。続いて、たとえば、摂氏400度から500度程度で、プロトンの活性化アニールを実行する。次に、図27に示すように、ウエハ1の裏面1bに対して、バックグラインディング処理必要に応じて、裏面のダメージ除去のためのケミカルエッチング等も実施を施すことにより、図中に破線で示すバックグラインド位置43まで研削等により薄膜化する。ここで、最終的なウエハ1の厚さは、たとえば、もともとの800マイクロメータ程度好適な範囲としては、1000から450マイクロメータ程度のウエハ厚を必要に応じて、たとえば200から30マイクロメータ程度に薄膜化する。たとえば、耐圧が600ボルト程度とすると、最終厚さは、70マイクロメートル程度下限値は、必要な耐圧によって規定されるである。次に、図28に示すように、薄膜化されたウエハ1の裏面1b側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ1の裏面1bの表面領域導入前は、N-型ドリフト領域20にN型バッファ領域19を導入する。ここで、イオン注入条件としては、たとえば、イオン種:リン、打ち込み方法:ほぼ垂直打ち込み、打ち込みエネルギ:350KeV程度、1回のドーズ量:7x1012cm2程度、打ち込み回数:1回を好適なものとして例示することができる。次に、図29に示すように、ウエハ1の裏面1b側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ1の裏面1bの表面領域N型バッファ領域19の導入前は、N-型ドリフト領域20に、P型コレクタ領域18を導入する。ここで、イオン注入条件としては、たとえば、イオン種:ボロン、打ち込み方法:ほぼ垂直打ち込み、打ち込みエネルギ:40KeV程度、1回のドーズ量:3x1013cm2程度、打ち込み回数:1回を好適なものとして例示することができる。続いて、ウエハ1の裏面1bのほぼ全面のP型コレクタ領域18に対する活性化アニール活性化率は、たとえば40程度、好適な範囲としては30から64程度を実行する。ここで、アニール条件レーザ照射条件としては、たとえば、アニール方法:ウエハ1の裏面1b側からレーザを照射、波長:527nm、パルス幅:100ns程度、エネルギ密度:1.8Jcm2程度、照射方式:2パルス方式、両パルスの遅延時間:500ns程度、パルスの重ね率:50程度を好適なものとして例示することができる。これらの処理により、N型バッファ領域19に沿って、その境界N型バッファ領域19とN-型ドリフト領域20の境界近傍からN型フィールドストップ領域42とN型バッファ領域19の間のN-型ドリフト領域20の前記境界に近接する部分に、裏面イオン注入による結晶欠陥が残留して、結晶欠陥領域41が形成されることとなる。次に、図30に示すように、たとえば、スパッタリング成膜により、半導体ウエハ1の裏面1bのほぼ全面に、メタルコレクタ電極17を形成する具体的な詳細については、図33およびその説明を参照。その後、ダイシング等により、半導体ウエハ1のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。6.本願の前記一実施の形態のIGBTのセル構造の変形例フルアクティブ型セル領域の説明主に図31および図32セクション2から5の説明では、主にIE型トレンチゲートIGBTを例にとり、具体的に説明したが、本願の各実施の形態は、その他の単位セル構造、たとえば、フルアクティブ型トレンチゲートIGBTの単位セル構造にも適用できることは言うまでもない。従って、このセクションでは、フルアクティブ型トレンチゲートIGBTの単位セル構造を説明する。図31は本願の前記一実施の形態のIGBTのセル構造の変形例フルアクティブ型セル領域に関する図6のセル領域内部切り出し領域R3の拡大上面図セクション3の図7に対応である。図32は図31のD-D’断面に対応するデバイス断面図セクション3の図8に対応である。これらに基づいて、本願の前記一実施の形態のIGBTのセル構造の変形例フルアクティブ型セル領域を説明する。図31に示すように、セル領域10は、主に横方向に繰り返し配置された線状アクティブセル領域40a線状単位セル領域40の全領域が線状アクティブセル領域40aから構成されている。線状単位セル領域40の間には、トレンチゲート電極14が配置されており、線状単位セル領域40の中央部には、線状のコンタクト溝11またはコンタクトホールが配置されている。このコンタクト溝11の両側の線状単位セル領域40には、線状のN型エミッタ領域12が設けられている。次に、図31のD-D’断面を図32に示す。図32に示すように、半導体チップ2の裏面1bの半導体領域には、上下に接するようにP型コレクタ領域18およびN型バッファ領域19等が形成されており、半導体チップ2の裏面1b上には、メタルコレクタ電極17が形成されている。すなわち、先に説明したように、N型バッファ領域19は、P型コレクタ領域18に接するように、その内側のN-型ドリフト領域20に設けられている。また、このN型バッファ領域19に沿って、その外部近傍のN-型ドリフト領域20に亘って、結晶欠陥領域41が設けられており、更に、この結晶欠陥領域41に沿うように、これよりも第1の主面側のN-型ドリフト領域20に、これよりも高濃度のN型フィールドストップ領域42が設けられている。線状単位セル領域40における半導体チップ2の表面1a第1の主面側のN-型ドリフト領域20半導体基板の表面側半導体領域には、下から順に、N型ホールバリア領域24、P型ボディ領域15およびN型エミッタ領域12が設けられている。また、半導体チップ2の表面1a上には、層間絶縁膜26が形成されており、線状単位セル領域40における層間絶縁膜26部分には、半導体基板内部に及ぶコンタクト溝11またはコンタクトホールが形成されており、このコンタクト溝11等の底の半導体領域には、上からP型ボディコンタクト領域25およびP型ラッチアップ防止領域23が設けられている。このコンタクト溝11等を介して、P型ボディ領域15およびN型エミッタ領域12は、層間絶縁膜26上に設けられたメタルエミッタ電極8に接続されている。ここで、N型ホールバリア領域24は、N-型ドリフト領域20からN型エミッタ領域12への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、N型エミッタ領域12よりも低く、N-型ドリフト領域20よりも高い。このN型ホールバリア領域24の存在により、N-型ドリフト領域20に蓄積されたホールが、エミッタ通路N-型ドリフト領域20からP型ボディコンタクト領域25へ向かう通路へ入り込むのを有効に阻止することができる。なお、N型ホールバリア領域24は、必須のものではないことはいうまでもない。以上説明したように、フルアクティブ型セル領域10においては、図4における線状インアクティブセル領域40iがない構造となっており、図3の線状単位セル領域40の全体が線状アクティブセル領域40aとなっている。7.本願の前記一実施の形態のIGBTの裏面詳細構造の変形例アルミニウムドープコンタクトの説明主に図33このセクションの例は、このセクション以外の他の全ての例に適用できる。また、そのほかの一般的な表面側構造を有するIGBT等にも適用できることは言うまでもない。このセクションでは、説明の便宜上、セクション3の例に従って、デバイス構造を説明し、プロセスについては、セクション5を参照して、簡単に説明する。なお、以下では、IE型トレンチゲートIGBTについて、具体的に説明するが、この裏面構造は、IE型IGBTやトレンチゲートIGBTフルアクティブ型トレンチゲートIGBTに限定されるものではなく、その他の形態のIGBTたとえばプレーナ型IGBT等にも適用できることは言うまでもない。図33は本願の前記一実施の形態のIGBTの裏面詳細構造の変形例アルミニウムドープコンタクトのデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。図8の半導体チップ2の裏側およびその近傍の断面拡大図チップの厚さ方向に裏面近傍の構造を拡大して模式的に示したものを図33に示す。図33に示すように、半導体基板2の裏面側のP型コレクタ領域18の下端部の半導体領域には、比較的薄いP型半導体領域たとえば厚さ0.04から0.1マイクロメートル程度、すなわちアルミニウムドープ領域30第2導電型高濃度コレクタコンタクト領域が設けられており、この不純物濃度たとえば、1x1019cm3程度は、P型コレクタ領域18の不純物濃度よりも高い。アルミニウムドープ領域30に接して、半導体基板2の裏面1b上に、メタルコレクタ電極17が形成されており、その一例を示せば、半導体基板2に近い方から以下のような構成となっている。すなわち、アルミニウムドープ領域30の不純物ソースであるアルミニウム裏面メタル膜17aたとえば、厚さ600nm程度、チタン裏面メタル膜17bたとえば、厚さ100nm程度、ニッケル裏面メタル膜17cたとえば、厚さ600nm程度および金裏面メタル膜17dたとえば、厚さ100nm程度である。次に、製法を簡単に説明する。セクション5における図30のプロセス、すなわち、スパッタリング成膜の際に、前記のアルミニウム裏面メタル膜17a、チタン裏面メタル膜17b、ニッケル裏面メタル膜17c、および金裏面メタル膜17dを順次、スパッタリング成膜し、この際に発生する熱により、アルミニウムがシリコン基板中に導入され、アルミニウムドープ領域30が形成される。その後、ダイシング等により、半導体ウエハ1のチップ領域に分割すると、図8のようになる図8には詳細構造は明示していない。本願の各実施の形態では、オン状態でエミッタ側にホールを蓄積して、電子の注入を促進する構造としている。一方で、裏面コレクタ側のPNダイオードは、逆に低注入効率となるダイオードにして、低スイッチング損失化を図っている。ここで、低注入効率の裏面ダイオードを形成するためには、P型コレクタ領域18のキャリア濃度QpとN型フィールドストップ領域19のキャリア濃度Qnの比以下キャリア濃度比という、すなわちQpQnを小さくすることが有効である。しかし、そのために、P型コレクタ領域18のキャリア濃度Qpを下げ過ぎると、裏面メタルコンタクトの特性が劣化する。そこで、この例では、裏面のアルミニウム膜から導入されるP型コレクタ領域18の不純物濃度よりも高いアルミニウムドープ領域30を設けている。キャリア濃度比としては、たとえば、1.5程度範囲としては、たとえば、1.1から4程度を好適なものとして例示することができる。なお、このセクションでは、裏面コレクタ側のPNダイオードを特に低注入効率としたい場合に適合した裏面メタル構造等コンタクト領域を含むを例示したが、裏面メタル構造等としては、アルミニウムドープ領域30やアルミニウム裏面メタル膜17aがないものであっても、その他のメタル膜の組み合わせからなるものであってもよいことはいうまでもない。8.本願の前記一実施の形態のIGBTに関する表面デバイス形成プロセスの変形例エピタキシャルプロセスの説明主に図34および図35セクション4および5では、エピタキシプロセスを使用しない非エピタキシプロセスを説明したが、本願に説明する各種デバイスは、エピタキシプロセスを使用する各種のエピタキシプロセスによっても製造することができる。このセクションでは、セクション4および5に対応するエピタキシプロセスの一例を説明する。図34は本願の前記一実施の形態のIGBTに関する表面デバイス形成プロセスの変形例エピタキシャルプロセスを説明するための図8に対応する製造工程中N型フィールドストップ領域導入工程におけるデバイス断面図である。図35は本願の前記一実施の形態のIGBTに関する表面デバイス形成プロセスの変形例エピタキシャルプロセスを説明するための図8に対応する製造工程中N-型シリコンエピタキシャル領域形成工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のIGBTに関する表面デバイス形成プロセスの変形例エピタキシャルプロセスを説明する。まず、N-型シリコン単結晶たとえばリン濃度2x1014cm3程度、抵抗率22Ωcmから30Ωcmの200φウエハ150φ、100φ、300φ、450φ等の各種径のウエハでもよいを準備する。ここでは、たとえば、CZCzochralski法によるウエハが最も好適であるが、FZFloatingZone法によるウエハでもよい。次に、図34に示すように、ウエハ1の表面1a側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ1の表面1aの半導体表面領域N-型ドリフト領域20となるべきN-型単結晶シリコン基板1s内にN型フィールドストップ領域42を導入する。ここで、イオン注入条件としては、たとえば、イオン種:リン、打ち込み方法:ほぼ垂直打ち込み、打ち込みエネルギ:75KeV程度、1回のドーズ量:5x1011cm2程度、打ち込み回数:1回を好適なものとして例示することができる。続いて、必要に応じて、N型フィールドストップ領域42に対する活性化アニールたとえば、摂氏1200度、30分程度を実行する。次に、図35に示すように、ウエハ1の表面1a側にエピタキシャル成長により、N-型シリコンエピタキシャル領域1e耐圧600ボルト程度とすると、厚さは、たとえば、50マイクロメートル程度、抵抗率は、たとえば、22Ωcm程度を形成する。その後、セクション4で説明した図9から図25のプロセスを実行して、更にセクション5で説明した図27から図30のプロセスを実行する。9.本願の一実施の形態のパワー系ダイオードの基本例結晶欠陥領域および中間フィールドストップ領域を有するPINダイオードの説明主に図36および図37セクション2から8に於いては、本願発明の基本的考え方をIGBTに適用した場合を主に説明したが、本セクション9からセクション13までにおいては、それをダイオードに適用した場合を主に説明する。このセクションでは、結晶欠陥領域および中間フィールドストップ領域を有するPINダイオードのチップ全体構造と主要デバイス領域の構造を説明する。これは、PINダイオードの場合は、繰り返し構造がなく、主PN接合には、主要部中央部と端部のみが存在するからである。従って、ここでは、主PN接合の主要部であってセル構造の場合のセル領域の単位セル部にあたる部分を抽出して説明する。なお、セクション11および12で説明するデバイス構造に於いては、IGBTと同様に周囲構造が存在するので、IGBTと同様に単位セル部を抽出して説明する。なお、周辺構造に関しては、図36等で説明するように、ダミーセルに当たるものがない以外、図3および図4に説明したところとほぼ同じである。図36は本願の一実施の形態のパワー系ダイオードの基本例結晶欠陥領域および中間フィールドストップ領域を有するPINダイオードに関する図6に対応するダイオードチップの全体上面図セクション3の図6に対応である。図37は図36のF-F’断面に対応する主要デバイス領域のデバイス断面図セクション3の図8に対応である。これらに基づいて、本願の一実施の形態のパワー系ダイオードの基本例結晶欠陥領域および中間フィールドストップ領域を有するPINダイオードを説明する。図36に示すように、PINダイオードデバイスチップ2の上面1aの外周部には、たとえば、アルミニウム系配線層等から構成された環状のガードリング3が設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本単数又は複数の環状のフィールドプレート4たとえば、先と同じアルミニウム系配線層等から構成されているが設けられている。フィールドプレート4図4のフローティングフィールドリング36の内側であって、チップ2の上面1aの内部領域の主要部には、主PN接合領域10が設けられており、主PN接合領域10上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルアノード電極44に覆われている。メタルアノード電極44の中央部は、ボンディングワイヤ等を接続するためのアノードパッド45となっている。次に、図36のセル領域内部切り出し領域R3のF-F’断面を図37に示す。図37に示すように、半導体チップ2の裏面1bの半導体領域N-型ドリフト領域20には、N-型ドリフト領域20よりも高濃度のN型カソード領域47が形成されており、半導体チップ2の裏面1b上には、メタルカソード電極17が形成されている。また、このN型カソード領域47に沿って、その外部近傍のN-型ドリフト領域20に亘って、結晶欠陥領域41が設けられており、更に、この結晶欠陥領域41に沿うように、これよりも第1の主面側のN-型ドリフト領域20に、これよりも高濃度のN型フィールドストップ領域42が設けられている。主PN接合領域10における半導体チップ2の表面1a第1の主面側のN-型ドリフト領域20半導体基板の表面側半導体領域には、P型アノード領域46が設けられている。また、半導体チップ2の表面1a上には、アノードメタル電極44が形成されており、アノードメタル電極44は、P型アノード領域46に接続されているオーミックコンタクト。10.本願の前記一実施の形態のパワー系ダイオードの基本例結晶欠陥領域および中間フィールドストップ領域を有するPINダイオードに関する基本的製造プロセスの説明主に図38から図43このセクションでは、IGBTの製造方法に関してセクション4および5で説明したものに対応するダイオード製造プロセス非エピタキシプロセスを説明する。図38は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図37に対応する製造工程中P型アノード領域導入工程におけるデバイス断面図である。図39は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図37に対応する製造工程中メタルアノード電極形成工程におけるデバイス断面図である。図40は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図37に対応する製造工程中N型フィールドストップ領域導入工程におけるデバイス断面図である。図41は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図37に対応する製造工程中バックグラインド工程におけるデバイス断面図である。図42は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図37に対応する製造工程中N型カソード領域導入工程におけるデバイス断面図である。図43は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図37に対応する製造工程中メタルカソード電極形成工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のパワー系ダイオードの基本例結晶欠陥領域および中間フィールドストップ領域を有するPINダイオードに関する基本的製造プロセスを説明する。まず、N-型シリコン単結晶たとえばリン濃度2x1014cm3程度、抵抗率22Ωcmから30Ωcmの200φウエハ1150φ、100φ、300φ、450φ等の各種径のウエハでもよいを準備する。ここでは、たとえば、FZFloatingZone法によるウエハが最も好適であるが、CZCzochralski法によるウエハでもよい。次に、図38に示すように、ウエハ1の表面1a側から、主PN接合領域10の全面に対して、たとえばボロン等のP型不純物をイオン注入することにより、ウエハ1の表面1aの半導体表面領域N-型ドリフト領域20となるべきN-型単結晶シリコン基板1s内にP型アノード領域46を導入する。次に、図39に示すように、先のセクション4のメタルエミッタ電極8と同様に、P型アノード領域46上のウエハ1の表面1aに、アノードメタル電極44を形成する。次に、図40に示すように、先のセクション5の図26と同様に、N-型ドリフト領域20内にN型フィールドストップ領域42を形成する。次に、図41に示すように、先のセクション5の図27と同様に、バックグラインディングを実行して、ウエハを薄膜化する。次に、図42に示すように、先のセクション5の図28のN型バッファ領域19と同様に、N-型ドリフト領域20の第2の主面側表面領域に、N型カソード領域47を形成する。ここで、イオン注入条件としては、たとえば、イオン種:リン、打ち込み方法:ほぼ垂直打ち込み、打ち込みエネルギ:125KeV程度、1回のドーズ量:1x1015cm2程度、打ち込み回数:1回を好適なものとして例示することができる。なお、ここで、活性化アニール条件レーザ照射条件としては、たとえば、アニール方法:ウエハ1の裏面1b側からレーザを照射、波長:527nm、パルス幅:100ns程度、エネルギ密度:1.8Jcm2程度、照射方式:2パルス方式、両パルスの遅延時間:500ns程度、パルスの重ね率:50~66程度を好適なものとして例示することができる。次に、図43に示すように、先のセクション5の図30と同様に、ウエハ1の裏面1bにメタルカソード電極17等を形成する。なお、メタルカソード電極17等は、図33のようにしてもよい。その後、ダイシング等により、半導体ウエハ1のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。11.本願の前記一実施の形態のパワー系ダイオードの変形例1結晶欠陥領域および中間フィールドストップ領域を有するMPSダイオードの説明主に図44このセクションでは、セクション9で説明したダイオード構造に対する変形例1を説明する。製法に関しては、セクション10で説明したところと本質的な違いはないので、ここでは原則として説明を繰り返さない。図44は本願の前記一実施の形態のパワー系ダイオードの変形例1結晶欠陥領域および中間フィールドストップ領域を有するMPSダイオードに関する図36のF-F’断面に対応する単位セル部のデバイス断面図である。これに基づいて、本願の前記一実施の形態のパワー系ダイオードの変形例1結晶欠陥領域および中間フィールドストップ領域を有するMPSダイオードを説明する。この例におけるセル領域10図36の単位セル領域は、一般にIGBTと異なり、円形状のP型アノード領域46がN-型ドリフト領域20の半導体基板2の表面1aに、格子状例えば、2次元六方最密格子状に分散配置されている。従って、P型アノード領域46とアノードメタル電極44は、オーミックコンタクトとなっているが、P型アノード領域46がない部分は、ショットキ接合となっている。なお、その他の構造は、図37と全く同一である。12.本願の前記一実施の形態のパワー系ダイオードの変形例1結晶欠陥領域および中間フィールドストップ領域を有するSSDの説明主に図45このセクションでは、セクション9で説明したダイオード構造に対する変形例2を説明する。製法に関しては、セクション10で説明したところと本質的な違いはないので、ここでは原則として説明を繰り返さない。図45は本願の前記一実施の形態のパワー系ダイオードの変形例1結晶欠陥領域および中間フィールドストップ領域を有するSSDに関する図36のF-F’断面に対応する単位セル部のデバイス断面図である。これに基づいて、本願の前記一実施の形態のパワー系ダイオードの変形例1結晶欠陥領域および中間フィールドストップ領域を有するSSDを説明する。この例は、セクション11で説明したMPSダイオードのショットキ接合近傍での電界集中を緩和するためのP型アノード領域46と比較して浅く薄い不純物領域最大耐圧時に完全空乏化しない程度、たとえば、P型不純物としてアルミニウム等をドープ、すなわち、P-型表面領域48を付加したものである。13.ダイオード製造プロセスの変形例の説明主に図34および図35を参照このセクションでは、IGBTに対する製造プロセスセクション8を参照しながら、ダイオードに対するエピタキシプロセスを説明する。セクション8と同様に、まず、N-型シリコン単結晶たとえばリン濃度2x1014cm3程度、抵抗率22Ωcmから30Ωcmの200φウエハ150φ、100φ、300φ、450φ等の各種径のウエハでもよいを準備する。ここでは、たとえば、CZCzochralski法によるウエハが最も好適であるが、FZFloatingZone法によるウエハでもよい。次に、図34に示すように、ウエハ1の表面1a側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ1の表面1aの半導体表面領域N-型ドリフト領域20となるべきN-型単結晶シリコン基板1s内にN型フィールドストップ領域42を導入する。ここで、イオン注入条件としては、たとえば、イオン種:リン、打ち込み方法:ほぼ垂直打ち込み、打ち込みエネルギ:75KeV程度、1回のドーズ量:5x1011cm2程度、打ち込み回数:1回を好適なものとして例示することができる。続いて、必要に応じて、N型フィールドストップ領域42に対する活性化アニールたとえば、摂氏1200度、30分程度を実行する。次に、図35に示すように、ウエハ1の表面1a側にエピタキシャル成長により、N-型シリコンエピタキシャル領域1e耐圧600ボルト程度とすると、厚さは、たとえば、50マイクロメートル程度、抵抗率は、たとえば、22Ωcm程度を形成する。その後、セクション10で説明した図38および図39のプロセスを実行して、更に同セクションで説明した図41から図43のプロセスを実行する。14.本願の全般に関する考察並びに各実施の形態に関する補足的説明このセクションでは、本願の全般に関する考察並びに本願の各実施の形態変形例を含む等に対する補足的説明を行う。なお、ここでは、主にIGBTを例に取り具体的に説明するが、ここで述べることは、ほぼそのままダイオードについても当てはまる。始めに説明したように、裏面側のP型コレクタ領域に接して、N-型ドリフト領域またはN-型ベース領域よりも高濃度のN型バッファBuffer領域を有するIGBT等ダイオードの場合は、N型高濃度領域またはN型コンタクト領域ともいうにおいて、N型バッファ領域近傍のN-型ドリフト領域に、P型コレクタ領域やN型バッファ領域の導入のためのイオン注入等による欠陥を残留させることにより、スイッチングスピードを改善するデバイス構成手法が知られている。このようなイオン注入欠陥残留型IGBTは、残留結晶欠陥が再結合中心として作用することで、オフ時のスイッチングスピードを改善する一方で、オフ時に空乏層が結晶欠陥に接触することで、リーク電流が増加するという副作用をもたらすおそれがある。そこで、前記各実施の形態では、ホールの注入効率を決める裏面側PN接合を形成するN型バッファ領域19とは別に、独立したN型フィールドストップ領域42を設けている。このため、オフ状態に於いて、空乏層は、せいぜいN型バッファ領域19とN型フィールドストップ領域42の間のN-型ドリフト領域20の結晶欠陥領域41よりも上方部分N型フィールドストップ領域42よりの部分までしか到達しないので、リーク電流が増加するおそれはない。これは、結晶欠陥領域41は、N型バッファ領域19の不純物分布のN型フィールドストップ領域42側の裾野近傍すなわち、N型バッファ領域19とN-型ドリフト領域20の境界近傍から、N型フィールドストップ領域42とN型バッファ領域19の間のN-型ドリフト領域20の内の前記境界に近接した部分に分布しているからである。以上のことは、ダイオードについても当てはまる。すなわち、ダイオードでは、裏面側の不純物構造は、IGBTからP型コレクタ領域18を取り去ったものとなっている。ここで、ダイオードにおいて、IGBTのN型バッファ領域19に当たるものは、N型カソード領域47である。15.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、主にアルミニウム系表面電極を使用したデバイスを説明したが、本発明はそれに限定されるものではなく、それ以外のメタルを使用したものにも適用できることは言うまでもない。また、前記実施の形態では、主にシリコン系基板を用いたIGBTおよびダイオードを具体的に説明したが、本発明はそれに限定されるものではなく、SiC系基板、GaN基板、GaAs基板、InP基板等を用いたものにも適用できることは言うまでもない。なお、前記の実施の形態では、主にドリフト領域がN型のデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ドリフト領域がP型のデバイスにも適用できることは言うまでもない。また、前記の実施の形態では、ダイオードについては、主にフライバックダイオードについて具体的に説明したが、本発明はそれに限定されるものではなく、その他の用途のダイオードにも適用できることは言うまでもない。なお、前記の実施の形態では、結晶欠陥領域は、イオン打ち込みによる欠陥をアニール処理時に残留させているが、本発明はそれに限定されるものではなく、水素イオンやヘリウムイオンその他のイオンや粒子の打ち込みによって、新たに形成してもよいことはいうまでもない。"