"窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、前記チャネル層上に形成されたバリア層と、前記バリア層上に形成され、第1の開口部を有するキャップ層と、前記第1の開口部内の前記バリア層上において、当該第1の開口部の開口寸法よりも小さい第2の開口部を有する誘電体層と、前記第1の開口部内において、前記第1の開口部の開口寸法よりも小さく、かつ、前記第2の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、前記ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極と、を備え、前記ゲート電極のうち少なくとも前記ドレイン電極側の面は、前記キャップ層との間で空間を隔てて離間することを特徴とする、ヘテロ接合電界効果型トランジスタ。前記キャップ層の膜厚は、28nm以上であることを特徴とする、請求項1に記載のヘテロ接合電界効果型トランジスタ。前記誘電体の膜厚は、前記第2の開口部の縁よりも第1の開口部の縁の方が大きいことを特徴とする、請求項1または2に記載のヘテロ接合電界効果型トランジスタ。前記誘電体層の膜厚は、前記第2の開口部の縁から前記第1の開口部の縁にかけて漸次的に大きくなることを特徴とする、請求項3に記載のヘテロ接合電界効果型トランジスタ。前記誘電体層の膜厚は、前記第2の開口部の縁から前記第1の開口部の縁にかけて階段状に大きくなることを特徴とする、請求項3に記載のヘテロ接合電界効果型トランジスタ。窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、aチャネル層、バリア層、およびキャップ層が順次形成された窒化物半導体層を準備する工程と、b前記窒化物半導体層上にソース電極およびドレイン電極を形成する工程と、c前記キャップ層の前記ソースドレイン電極間におけるゲート電極を形成すべき領域に前記バリア層が露出した第1の開口部を形成する工程と、d前記第1の開口部内において、当該第1の開口部の開口寸法より小さい第2の開口部を有する誘電体層を形成する工程と、e前記第1の開口部内において、当該第1の開口部の開口寸法よりも小さく、かつ、前記第2の開口部の開口寸法よりも大きいゲート長を有するゲート電極を形成する工程と、を備え、前記ゲート電極のうち少なくとも前記ドレイン側の面は、前記キャップ層との間で空間を隔てて離間することを特徴とする、ヘテロ接合電界効果型トランジスタの製造方法。前記工程aにおいて、前記キャップ層の膜厚は、28nm以上であることを特徴とする、請求項6に記載のヘテロ接合電界効果型トランジスタの製造方法。前記工程dにおいて、前記誘電体の膜厚は、前記第2の開口部の縁よりも第1の開口部の縁の方が大きいことを特徴とする、請求項6または7に記載のヘテロ接合電界効果型トランジスタの製造方法。前記工程dにおいて、前記誘電体層の膜厚は、前記第2の開口部の縁から前記第1の開口部の縁にかけて漸次的に大きくなることを特徴とする、請求項8に記載のヘテロ接合電界効果型トランジスタの製造方法。前記工程dにおいて、前記誘電体層の膜厚は、前記第2の開口部の縁から前記第1の開口部の縁にかけて階段状に大きくなることを特徴とする、請求項8に記載のヘテロ接合電界効果型トランジスタの製造方法。特許文献1に記載のように、ゲートリーク電流を抑制するためにリセス開口部とゲート電極との間に絶縁膜の層を挿入した構造は、ゲートドレイン間の寄生容量を誘発するため高周波特性が劣化してしまうという問題が生じる。本発明は、これらの問題を解決するためになされたものであり、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲートドレイン間容量を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、チャネル層上に形成されたバリア層と、バリア層上に形成され、第1の開口部を有するキャップ層と、第1の開口部内の前記バリア層上において、当該第1の開口部の開口寸法よりも小さい第2の開口部を有する誘電体層と、第1の開口部内において、第1の開口部の開口寸法よりも小さく、かつ、第2の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極とを備え、ゲート電極のうち少なくともドレイン電極側の面は、キャップ層との間で空間を隔てて離間することを特徴とする。また、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、aチャネル層、バリア層、およびキャップ層が順次形成された窒化物半導体層を準備する工程と、b窒化物半導体層上にソース電極およびドレイン電極を形成する工程と、cキャップ層のソースドレイン電極間におけるゲート電極を形成すべき領域にバリア層が露出した第1の開口部を形成する工程と、d第1の開口部内において、当該第1の開口部の開口寸法より小さい第2の開口部を有する誘電体層を形成する工程と、e第1の開口部内において、当該第1の開口部の開口寸法よりも小さく、かつ、第2の開口部の開口寸法よりも大きいゲート長を有するゲート電極を形成する工程とを備え、ゲート電極のうち少なくともドレイン側の面は、キャップ層との間で空間を隔てて離間することを特徴とする。本発明によれば、チャネル層と、チャネル層上に形成されたバリア層と、バリア層上に形成され、第1の開口部を有するキャップ層と、第1の開口部内の前記バリア層上において、当該第1の開口部の開口寸法よりも小さい第2の開口部を有する誘電体層と、第1の開口部内において、第1の開口部の開口寸法よりも小さく、かつ、第2の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極とを備え、ゲート電極のうち少なくともドレイン電極側の面は、キャップ層との間で空間を隔てて離間するため、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲートドレイン間容量を低減することが可能となる。本発明の実施の形態について、図面に基づいて以下に説明する。<実施の形態>まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。図1は、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。図1に示すように、本実施の形態によるヘテロ接合電界効果型トランジスタは、半絶縁性SiC基板1と、半絶縁性SiC基板1上に形成されたバッファ層2と、バッファ層2上に形成されたGaNからなるチャネル層3と、チャネル層3上に形成されたAl028Ga072Nからなるバリア層4と、バリア層4上にGaNからなるキャップ層5とを備えている。また、GaNキャップ層5のゲート電極10が形成されるべき領域がリセス加工により掘り込まれてリセス開口部第1の開口部が形成されている。また、リセス開口部内において当該リセス開口部よりも開口幅開口寸法の狭い開口部第2の開口部を有し、GaNキャップ層5の表面を被覆するように形成された誘電膜11誘電体層と、リセス開口部の開口幅よりも小さく、かつ、誘電膜11の開口部の開口幅よりも大きなゲート長を有し、リセス開口部内に形成されたNi/Auからなるゲート電極10とを備え、ゲート電極10はドレイン電極8およびソース電極9側に延伸されたゲート電極10の傘部下面が誘電膜11と接触しないように形成されている。ここで、ゲート電極10の傘部下面とは、ゲート電極10のドレイン電極8側の面、あるいは、ソース電極9側の面を含んでいる。また、ゲート電極10の両側にTi/Nb/Ptからなるドレイン電極8およびソース電極9を備え、ドレイン電極8とソース電極9が形成された領域の下には、オーミックコンタクトを得るためにn型不純物としてSiがドーピングされたSi注入領域6,7を備えている。このような構造にすることによって、リセスゲート構造を形成するにより電流コラプスの発生を抑制することができ、ゲート電極10がリセス開口部の側面に直接接触しないよう形成することにより、GaNキャップ層5中を伝達すると考えられるゲートリーク電流が流れる経路にゲート電極10から電子が注入され難くなるため、ゲートリーク電流を低減することができ、さらに、電極8,9側に延伸して形成されたゲート電極10の傘部下面が誘電膜11に接触しない空間を隔てて離間するように形成することにより、ゲートドレイン電極間の寄生容量を低減することができため、窒化物半導体からなるヘテロ接合電界効果型トランジスタの高周波動作時の特性を顕著に改善することが可能となる。すなわち、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、チャネル層上に形成されたバリア層と、バリア層上に形成され、第1の開口部を有するキャップ層と、第1の開口部内の前記バリア層上において、当該第1の開口部の開口寸法よりも小さい第2の開口部を有する誘電体層と、第1の開口部内において、第1の開口部の開口寸法よりも小さく、かつ、第2の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極とを備え、ゲート電極のうち少なくともドレイン電極側の面は、キャップ層との間で空間を隔てて離間することを特徴とするため、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲートドレイン間容量を低減することが可能となる。次に、GaNからなるキャップ層5の膜厚を変化させたときのゲートリーク電流および電流コラプスの大きさの評価を行い、ゲートリーク電流が流れ得るようなキャップ層5の膜厚について考察し、当該膜厚を有するキャップ層5を適用した本実施の形態によるヘテロ接合電界効果型トランジスタについて説明する。図2は、通常のリセスゲート構造のヘテロ接合電界効果型トランジスタの電気特性を示す図である。図2では、キャップ層5の膜厚の変化に対するゲートリーク電流の大きさと、ゲート電極のドレイン側端部に印加される電界の強さをそれぞれ示している。まず、ゲートリーク電流の大きさについては、4種類のキャップ層の膜厚で実測した点に対して、以下に記述する論理計算によりフィッティングを実施して求めている。すなわち、1ポアソン方程式を解いて、半導体表面側のキャリア濃度を求める。21で求めた濃度の電子により形成される空乏層をトンネルする確率を、ショットキーポテンシャルに対するWKBWentzel-Kramers-Brillouin近似により求める。32求めたトンネル確率にゲート金属の自由電子濃度を掛け合わせ、半導体中にトンネルするトンネル電流値を求める。4キャップ層を形成していない場合のゲートリーク電流値を、トンネル以外の要因による電流値と仮定して、実測値より求める。54で求めた電流値に3で得られたトンネル電流値を重畳してゲートリーク電流の総和を得る。上記理論計算によるフィッティングの結果、理論値は実測した点実測値とほぼ一致しており、このフィッティング曲線からゲートリーク電流の大きさを見積もることが可能となった。次に、電流コラプスは、トランジスタ動作時に最も電界が集中するゲート電極10のドレイン側尖端部の電界の大きさにより増減するため、電流コラプスの大きさの指標としてゲート電極10のドレイン側尖端部の電界を用いることとする。ゲート電極10のドレイン側尖端部における電界は、ポアソン方程式を解くことで求めた。その結果、キャップ層5の膜厚が大きくなるに従って、ゲート電極10のドレイン側尖端部における電界は指数関数的に減少していくことが分かった。上記2種類の素子特性に関して、キャップ層5の膜厚に対する依存性を見ると、電流コラプスに関してはキャップ膜厚が大きいほど改善効果は大きい。一方、ゲートリーク電流に関しては、キャップ層5の膜厚が27nmまではほぼ流れず、28nm~35nmの間で約2桁の増大が確認できる。その後、36nm以上の膜厚でゲートリーク電流は飽和し、それ以上増大することはない。上記より、本実施の形態では、ゲートリーク電流が増大し始める、すなわち、キャップ層5の膜厚が28nm以上である場合において、より大きな効果が得られる。なお、ここまでは、本実施の形態によるヘテロ接合電解効果型トランジスタの代表的な構造図1参照について説明したが、上記で考察したような、ゲートリーク電流が発生する最低のGaNキャップ層の膜厚に関する結果を踏まえて、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。図1において、ゲート電極10はドレイン電極8およびソース電極9側に延伸されたゲート電極10の傘部下面が誘電膜11と接触しないように形成されているが、ゲート電極10のドレイン電極8およびソース電極9と対向する側面に限定すれば、必ずしも誘電膜11との接触を禁止するものではない。すなわち、図3に示すように、ゲート電極10のドレイン電極8およびソース電極9と対向する側面が誘電膜11に隣接した接触した構造であってもよい。ただし、図3に示す構造では、電界の広がりを考慮すれば、垂直方向に対してして小さいとはいえ、水平方向の成分が存在するため、接触している誘電膜11の膜厚に依存した寄生容量の発生は避けられない。また、図3に示す構造の形成手法によっては、垂直方向に形成された誘電膜11の膜質が悪く密度が疎になることも十分に想定されるため、ゲートリーク電流の低減効果も小さくなる可能性がある。従って、図1に示す構造と比較すれば、寄生容量やゲートリーク電流の低減効果の観点から最良とはいえないが、本実施の形態による一定の効果を得ることができる。また、図1,3におけるチャネル層3、バリア層4、キャップ層5のバンドギャップの大きさをそれぞれE3,E4,とした場合において、これらがE3<E4、かつ、E5<E4という関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分である。従って、必ずしも図1,3で示したようにチャネル層3をGaN、バリア層4をAl028Ga072N、キャップ層5をGaNとする必要はなく、構成する元素の組成が異なるAl,Ga,NのうちNを含む少なくとも2種類の元素からなる化合物で構成されていればよく、例えば、チャネル層3、バリア層4、キャップ層5を構成する化合物半導体をそれぞれAlxGa1xN、AlyGa1yN、AlzGa1zNとすると、0≦x<1、0<y<1、0≦z<1、x<y、z<yという関係を満足する化合物半導体で構成されていればよい。さらに、必ずしもAl,Ga,Nの3元素のうちNを含む少なくとも2元素からなる化合物半導体で構成される必要もなく、例えばInを加えたIn,Al,Ga,NのうちNを含む少なくとも2種類の元素からなる化合物半導体で構成されていてもかまわない。また、図1,3に示されるゲート電極10と誘電膜11との間に介在する空隙は、必ずしもドレイン電極8側およびソース電極9側の両方に形成される必要はなく、例えば図4に示すようにトランジスタ動作時に、より大きな電圧がかかるドレイン電極8側にのみ空隙が形成されるようにすれば、ゲートリーク電流の低減効果や寄生容量の抑制効果を得ることができる。ただし、図4に示す構造においても図3の構造と同様に、図1に示す構造と比較すれば本実施の形態による最大の効果を得ることはできない。また、図1に示す構造では、誘電膜11をゲート電極10とバリア層4との間に形成することによってゲート電極10端部での電界集中を回避している。従って、図5に示すように、ゲート電極10の電界が集中する端部のみに誘電膜11を形成しても、図1の構造と同様の効果が得られる。誘電膜11の形状は、必ずしも図5に示すような矩形である必要はなく、図6に示すような三角形状や図7に示すような扇形状、すなわち、誘電膜11の膜厚は、誘電膜11が形成する開口部第2の開口部の縁よりもキャップ層5が形成する開口部第1の開口部の縁の方が大きく、誘電膜11が形成する開口部の縁からキャップ層5が形成する開口部の縁にかけて漸次的に大きくなるようにしてもよい。あるいは、図8に示すような階段形状、すなわち、誘電膜11の膜厚は、誘電膜11が形成する開口部の縁からキャップ層5が形成する開口部の縁にかけて階段状に大きくなるようにしてもよく、キャップ層5の側面からゲート電極10の端部に向かって誘電膜11の膜厚が増大するような形状であれば電界の緩和がより効果的となる。なお、図5~8に示す構造の問題点としては、構造作製のプロセスが煩雑になり、狙い通りの構造を形成する事が困難である。また、図1,3~8に示す構造において、チャネル層3、バリア層4、キャップ層5がAl,Ga,NのうちNを含む少なくとも2元素からなる化合物半導体で構成される場合は、バリア層4に大きな分極効果が発生するためチャネル層3のバリア層4側に高濃度の2次元電子ガスを発生させることができる。従って、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。また、ヘテロ接合電界効果型トランジスタは、チャネル層3に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。AlxGa1xNはAl組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層3をAlxGa1xNで構成する場合、よりAl組成が高いxが1に近い方が好ましい。また、バリア層4に用いる半導体材料のバンドギャップが大きいほど、バリア層4を介してゲート電極10からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層4として用いるAlyGa1yNも同様に、よりAl組成がより高い方が好ましい。また、図1,3~8に示すチャネル層3、バリア層4、キャップ層5は、必ずしも同一組成の1層からなる構造である必要はなく、上述のバンドギャップの大きさについての条件を満たせば、In組成、Al組成、Ga組成が空間的に変化していてもよく、これらが異なる数層からなる多層膜でもよい。また、これらの層には、上記の窒化物半導体においてn型、p型となる不純物が含まれていてもよい。また、図1,3~8に示す半絶縁性SiC基板1は、Si、サファイア、GaN、AlN等でもよい。また、例えば基板1としてGANを使用した場合には、必ずしも基板上のバッファ層2は形成しなくても、その上のチャネル層3、バリア層4等を形成することができる。従って、基板1の上には必ずしもバッファ層2を形成する必要はなく、形成しなくてもよい。また、図1,3~8に示すドレイン電極8およびソース電極9は、Si注入領域6,7の上にそれぞれ形成しているが、これらの電極はチャネル層3のバリア層4側に発生する2次元電子ガス12とオーミックコンタクトが形成されていれば、必ずしも電極下にSi注入領域6,7がある必要はない。例えば、図9に示すようなドレイン電極8およびソース電極9のそれぞれがバリア層4の表面と接触した構造や、図10に示すようなチャネル層3の表面と接触した構造でもよい。ただし、ドレイン電極8およびソース電極9のそれぞれの下にSi注入領域6,7が形成されていた方が、チャネル層3のバリア層4側に発生する2次元電子ガス12とソース/ドレイン電極間の抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利であり、より好ましい構造といえる。なお、必ずしもSi注入領域6,7にSiを注入する必要はなく、n型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でn型の不純物準位を形成する材料O,C,N,空孔等がドーピングされていればよい。また、図1,3~10に示すドレイン電極8およびソース電極9は、必ずしもTi/Nb/Ptである必要はなく、オーミック特性が得られれば、Ti,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属、もしくはこれらから構成される多層膜で形成されていてもよい。また、図1,3~10に示すゲート電極10は、必ずしもNi/Auである必要はなく、Ti,Al,Pt,Au,Ni,Pd等の金属、IrSi,PtSi,NiSi2等のシリサイドや、TiN,WN等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていてもよい。なお、上述した構造は全て個々に採用する必要はなく、それぞれを組み合わせた構造としてもよい。以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態によるヘテロ接合電界効果型トランジスタは、最終的には配線、バイアホール等が形成された構造においてデバイスとして用いられる。次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程について説明する。図11~18は、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。なお、これらの図において、図1,3~10と同一の符号を付した構成要素は同一または対応する構成要素を示すものとする。まず、図11に示すように、半絶縁性SiC基板1上にMOCVD法やMBE法などのエピタキシャル成長法を適用することにより、バッファ層2、GaNからなるチャネル層3、Al028Ga072Nからなるバリア層4、GaNからなるキャップ層5をそれぞれ下から順にエピタキシャル成長させる。次に、図12に示すように、レジストパターン等をマスク13として、ドレイン電極8およびソース電極9の直下に当たる所望の領域に対して、イオン注入法等によりSiを注入ドーズ量1×1013~1×1017cm2、注入エネルギー10~1000keVの条件で導入してSi注入領域6,7を形成する。なお、ここで注入するものは窒化物半導体においてn型の不純物となればよく、Si以外であってもよい。次に、図13に示すように、マスクパターン13を除去した後、例えばTi,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属、もしくはこれらから構成される多層膜から成るドレイン電極8およびソース電極9を蒸着法やスパッタリング法を用いて堆積し、リフトオフ法などにより形成する。次に、図14に示すように、プラズマCVD法、cat-CVD法などを用いて、例えばSi,Alなどの窒化膜、酸化膜、あるいはこれらから構成される多層膜を堆積して誘電膜11を形成する。次に、図15に示すように、レジストパターン等をマスク14として、Cl2等を用いたドライエッチング法等によってゲート電極10を形成する領域のキャップ層5を誘電膜11と共に除去してリセス開口部第1の開口部を形成する。キャップ層5とバリア層4とのAl組成比が異なる場合には、エッチングの際にCl2等の塩素系ガスに加えて、例えば酸素やSF6等のフッ素系のガスを用いることによって、選択的にキャップ層5のみをエッチングすることが可能となり、エッチング深さの制御性が向上する。次に、図16に示すように、図15に示す工程で残存した誘電膜11を、ウェットエッチング法などによって除去する。その後、エッチングされた開口部第1の開口部も含めて誘電膜11を新たに形成し直し、形成した誘電膜11上に、当該誘電膜11とエッチングレートの異なる誘電体からなるスペーサ膜15を堆積する。なお、図16では、図15に示す工程で残存した誘電膜11を除去した後に誘電膜11を新たに形成し直す工程を採用しているが、残存した誘電膜11を除去せずに新たな誘電膜11を重ねて形成してもよい。次に、図17に示すように、スペーサ膜15をマスクとしてリセス開口部内の誘電膜11をエッチングによって除去し、バリア層4の表面を露出させる。このとき、誘電体層11による開口部第2の開口部が形成される。また、誘電膜11とスペーサ膜15とのエッチングレートが異なることを利用して、バリア層4上に形成されている誘電膜11の横方向バリア層4の表面に沿った方向の長さが、スペーサ膜15の横方向の長さよりも長くしておくことによって、ゲート電極10を形成した際に電界緩和構造上述の電界が緩和される構造が得られる。なお、必ずしも誘電膜11を完全に除去する必要はなく、ゲート電極10が所望の電圧の範囲内で駆動することができればよく、誘電膜11が極薄く残存していても構わない。この場合は、MISMetal-insulator-semiconductorゲート構造を形成することになり、ゲートリーク電流の低減効果が得られる。次に、図18に示すように、Ti,Al,Pt,Au,Ni,Pd等の金属や、IrSi,PtSi,NiSi2等のシリサイド、あるいはTiN,WN等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極10を蒸着法により堆積し、リフトオフ法などにより形成する。このとき、ゲート電極10のゲート長は、リセス開口部第1の開口部内において、当該リセス開口部の開口寸法よりも小さく、かつ、誘電膜11で形成された開口部第2の開口部の開口寸法よりも大きい。なお、ゲート電極10を形成する手法に関しては、蒸着法に限定するものではなく、スパッタ法など他の手段を用いてもよい。ゲート電極10が形成された後、最終的にスペーサ膜15をウェットエッチング法などによって完全に除去する。以上の方法により、図1に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。また、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、通常のリセスゲート構造を有するヘテロ接合電界効果型トランジスタを作製する工程に対して、図16,17に示す工程が追加されるものであり、さほど大掛かりなプロセスの追加を必要とせずに形成することが可能である。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線やバイアホール等の形成プロセスを経てデバイスとして用いられる。すなわち、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、aチャネル層、バリア層、およびキャップ層が順次形成された窒化物半導体層を準備する工程と、b窒化物半導体層上にソース電極およびドレイン電極を形成する工程と、cキャップ層のソースドレイン電極間におけるゲート電極を形成すべき領域にバリア層が露出した第1の開口部を形成する工程と、d第1の開口部内において、当該第1の開口部の開口寸法より小さい第2の開口部を有する誘電体層を形成する工程と、e第1の開口部内において、当該第1の開口部の開口寸法よりも小さく、かつ、第2の開口部の開口寸法よりも大きいゲート長を有するゲート電極を形成する工程とを備え、ゲート電極のうち少なくともドレイン側の面は、キャップ層との間で空間を隔てて離間することを特徴とするため、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲートドレイン間容量を低減することが可能となる。なお、図12において、イオン注入を実施せずに、レジストパターン13をマスクとしてドライエッチング法によりキャップ層5を除去した後、図13に示す工程を実施することにより、図9に示すような構造の窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。また、図12において、イオン注入を実施せずに、レジストパターン13をマスクとしてドライエッチング法によりキャップ層5に加えてバリア層4も除去した後、図13に示す工程を実施することにより、図10に示すような構造の窒化物半導体からなるへテロ接合電界効果型トランジスタを作製することができる。また、図11に示すチャネル層3、バリア層4、キャップ層5をエピタキシャル成長する際に、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、n型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間を調整し、チャネル層3、バリア層4、キャップ層5が所望の組成、膜厚、ドーピング濃度となるように形成することによって、本実施の形態による上述に示した種々の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。また、図17においてエッチングを行なう際に、エッチング時間やガス流量の調整や、複数のエッチング手法を組み合わせることにより、加工後の誘電膜11やスペーサ膜15の形状をある程度操作することができる。所望の形状を形成した上で、その後、図18に示す工程を実施することにより、図1,3~10に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。また、図18に示す工程の後、スペーサ膜15をエッチングにより除去する際に、ゲートソース間のみをレジストなどでマスクしておくことによって、図4に示すようなソース電極9側とドレイン電極8側とで非対称な構造を形成することができる。また、上述したプロセスは全て個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。以上のことから、本実施の形態によるヘテロ接合電界効果型トランジスタによれば、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲートドレイン間容量を低減することが可能となる。なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。"