行方向及び前記行方向に直行する列方向に配列される複数のメモリセルと、前記列方向に延設された第1ワード線と、前記列方向に延設された第2ワード線とを具備し、前記複数のメモリセルのそれぞれは、長手方向が前記列方向と異なる方向である導電層の両端に接続された第1下部端子と第2下部端子を有する磁気抵抗素子と、ドレインが前記第1下部端子に接続され、ゲートが前記第1ワード線に接続される第1トランジスタと、ドレインが前記第2下部端子に接続され、ゲートが前記第2ワード線に接続される第2トランジスタとを備え、前記複数のメモリセルにおいて行方向に隣接する少なくとも2つのメモリセルのそれぞれの前記第1トランジスタのゲートは、共通の前記第1ワード線に接続される半導体記憶装置。請求項1に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれは、前記列方向に延設され、前記第1トランジスタのソースに接続される第1ビット線と、前記列方向に延設され、前記第2トランジスタのソースに接続される第2ビット線とを更に備え、前記複数のメモリセルにおいて列方向に隣接する2つのメモリセルの一方の前記第1トランジスタと、他方の前記第2トランジスタは、共通の前記第1ビット線に接続され、前記他方の前記第1トランジスタと、前記一方の第2トランジスタは、共通の前記第2ビット線に接続される半導体記憶装置。請求項2に記載の半導体記憶装置において、前記行方向に延設され、前記磁気抵抗素子の上部端子に接続されるリード用の第3ビット線を更に具備し、前記第1ビット線及び前記第2ビット線は、ライト用のビット線として使用される半導体記憶装置。請求項1から3のいずれか1項に記載の半導体記憶装置において、前記第1トランジスタは、前記第1下部端子の下層に形成され、ドレインとして機能する第1拡散層と、前記行方向第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第2拡散層とを備え、前記第1ワード線は、前記第1拡散層と第2拡散層との間の基板上に設けられ、前記第1トランジスタのゲートとして機能し、前記第2トランジスタは、前記第2下部端子の下層に形成され、ドレインとして機能する第3拡散層と、前記第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第4拡散層とを備え、前記第2ワード線は、前記第3拡散層と第4拡散層との間の基板上に設けられ、前記第2トランジスタのゲートとして機能する半導体記憶装置。請求項1から4のいずれか1項に記載の半導体記憶装置において、前記複数のメモリセルと前記第1ワード線と前記第2ワード線とを備えるメモリアレイと、前記第1ワード線及び前記第2ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダとを更に具備し、前記複数のメモリセルは、奇数行に配置される第1メモリセルと、前記第1メモリセルに隣接し、偶数行に配置される第2メモリセルとを備え、前記第1メモリセルと前記第2メモリセルに共通接続される前記第1ワード線は、前記第1メモリセルに固有に接続されるワード線と、前記第2メモリセルに固有に接続されるワード線との間に設けられ、前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第1ワード線及び前記第2ワード線を活性化し、他のワード線を非活性化する半導体記憶装置。請求項5に記載の半導体記憶装置において、前記第1メモリセルは、前記第1トランジスタと前記第2トランジスタを備え、前記第2メモリセルは、長手方向が前記列方向と異なる方向である導電層の両端に接続された第3下部端子と第4下部端子を有する磁気抵抗素子と、ドレインが前記第3下部端子に接続され、ゲートが前記第2ワード線に接続される第3トランジスタと、ドレインが前記第4下部端子に接続され、ゲートが前記第1ワード線に接続される第4トランジスタとを備える半導体記憶装置。請求項1から4のいずれか1項に記載の半導体記憶装置において、前記複数のメモリセルと前記第1ワード線と前記第2ワード線と前記第3ワード線とを備えるメモリアレイと、前記第1ワード線、前記第2ワード線、及び前記第3ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダとを更に具備し、前記複数のメモリセルのそれぞれは、前記列方向に延設された第3ワード線と、ドレインが前記第1下部端子に接続され、ゲートが前記第2ワード線に接続される第3トランジスタと、ドレインが前記第2下部端子に接続され、ゲートが前記第3ワード線に接続される第4トランジスタとを更に備え、前記第2ワード線は、前記第1ワード線と前記第3ワード線との間に設けられ、前記複数のメモリセルにおいて、第1メモリセルに対して行方向正側に隣接する第2メモリセルと前記第1メモリセルは、前記第3ワード線に共通接続され、前記第1メモリセルに対して行方向負側に隣接する第3メモリセルと前記第1メモリセルは、前記第1ワード線に共通接続され、前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第1ワード線、前記第2ワード線、及び前記第3ワード線を活性化し、他のワード線を非活性化する半導体記憶装置。請求項7に記載の半導体記憶装置において、前記第1トランジスタは、前記第1下部端子の下層に形成され、ドレインとして機能する第1拡散層と、前記行方向第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第2拡散層とを備え、前記第1ワード線は、前記第1拡散層と第2拡散層との間の基板上に設けられ、前記第1トランジスタのゲートとして機能し、前記第2トランジスタは、前記第2下部端子の下層に形成され、ドレインとして機能する第3拡散層と、前記第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第4拡散層とを備え、前記第2ワード線は、前記第3拡散層と第4拡散層との間の基板上に設けられ、前記第2トランジスタのゲートとして機能する前記第3トランジスタは、ドレインとして機能する前記第1拡散層と、前記第1の向きとは逆の第2の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第5拡散層とを備え、前記第2ワード線は、前記第1拡散層と第5拡散層との間の基板上に設けられ、前記第3トランジスタのゲートとして機能し、前記第4トランジスタは、前記第2下部端子の下層に形成され、ドレインとして機能する第3拡散層と、前記第2の向きに前記第3拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第6拡散層とを備え、前記第1ワード線は、前記第3拡散層と第6拡散層との間の基板上に設けられ、前記第4トランジスタのゲートとして機能する半導体記憶装置。列方向に第1ワード線を延設するステップと、前記列方向に第2ワード線を延設するステップと、前記列方向及び前記列方向に直行する行方向に複数のメモリセルを配置するステップと、を具備し、前記複数のメモリセルを配置するステップは、第1下部端子と第2下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、ドレインが前記第1下部端子に接続され、ゲートが前記第1ワード線に接続される第1トランジスタを形成するステップと、ドレインが前記第2下部端子に接続され、ゲートが前記第2ワード線に接続される第2トランジスタを形成するステップとを備え、前記磁気抵抗素子を形成するステップは、両端が前記第1下部端子と前記第2下部端子に接続され、長手方向が前記列方向と異なる方向となるように導電層を形成するステップを備え、前記複数のメモリセルにおいて行方向に隣接する少なくとも2つのメモリセルのそれぞれの前記第1トランジスタのゲートは、共通の前記第1ワード線に接続される半導体記憶装置の製造方法。請求項9に記載の半導体記憶装置の製造方法において、前記第1トランジスタを形成するステップは、ドレインとして機能する第1拡散層を前記第1下部端子の下層に形成するステップと、前記行方向第1の向きに前記第1拡散層から所定の間隔離隔した位置に、ソースとして機能する第2拡散層を形成するステップとを備え、前記第2トランジスタを形成するステップは、ドレインとして機能する第3拡散層を前記第2下部端子の下層に形成するステップと、前記第1の向きに前記第1拡散層から所定の間隔離隔した位置に、ソースとして機能する第4拡散層を形成するステップとを備え、前記磁気抵抗素子を形成するステップは、前記第1拡散層上に前記第1下部端子を形成するステップと、前記第2拡散層上に前記第2下部端子を形成するステップとを備え、前記第1ワード線を延設するステップは、前記第1拡散層と前記第2拡散層との間の基板上に、前記第1トランジスタのゲートとして前記第1ワード線を形成するステップを備え、前記第2ワード線を延設するステップは、前記第3拡散層と前記第4拡散層との間の基板上に、前記第2トランジスタのゲートとして機能する前記第2ワード線を形成するステップを備える半導体記憶装置の製造方法。以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。又、同一又は類似の構成が複数あり、それぞれを区別する場合、同一の参照番号に付番を付して説明する。以下の実施の形態では、説明の便宜上、一例として磁壁移動方式の3端子MTJ素子を利用したMRAMについて、その構成及び動作を説明する。1.第1の実施の形態図7から図15を参照して、本発明によるMRAMの第1の実施の形態における構成及び動作の詳細を説明する。図7は、本発明によるMRAMセルメモリセル100の第1の実施の形態における構成を示す回路図である。図7を参照して、第1の実施の形態におけるメモリセル100は、2個のトランジスタM10、M20と、3端子のMTJ素子10を備える、所謂2T1MTJセル構成のMRAMセルである。メモリセル100は、行方向、及び行方向に直行する列方向に配列されたアレイ状に配置されたメモリアレイとして利用される。図7を参照して、本実施の形態におけるX行、i列に配置されるメモリセル100の構成の詳細を説明する。ここでは、偶数行X=j行のメモリセル100-ijと、奇数行X=j1のメモリセル100-ij1について説明する。ただし、X、iは整数であり、jは0又は正の偶数である。本実施の形態では、偶数行X=j行のメモリセル100-ijと奇数行X=j1行のメモリセル100-ij1は、それぞれ固有のワード線13に接続されるとともに、共通のワード線14-j/2に接続される。以下、それぞれの構成を詳細に説明する。奇数行j1行のメモリセル100-ij1は、j1行に固有のワード線13-j1に接続されたトランジスタM20と、ワード線14-j/2に接続されたトランジスタM10と、MTJ素子10を備える。詳細には、トランジスタM10のゲートはワード線14-j/2WLに接続され、ソースはビット線11-iBLに接続され、ドレインはMTJ素子10の下部端子n1に接続される。トランジスタM20のゲートは、ワード線13-j1WLに接続され、ソースはビット線12-i/BLに接続され、ドレインはMTJ素子10の下部端子n2に接続される。MTJ素子10は、抵抗可変素子であり、それぞれがトランジスタM10、M20を介してビット線11-iBL、12-i/BLに接続される下部端子n1、n2と、グランド配線19を介してGNDに接地される上部端子n3を備える。偶数行j行のメモリセル100-ijは、j行に固有のワード線13-jに接続されたトランジスタM30と、ワード線14-j/2に接続されたトランジスタM40と、MTJ素子10を備える。詳細には、トランジスタM30のゲートはワード線13-jWLに接続され、ソースはビット線11-iBLに接続され、ドレインはMTJ素子10の下部端子n1に接続される。トランジスタM40のゲートは、ワード線14-j/2WLに接続され、ソースはビット線12-i/BLに接続され、ドレインはMTJ素子10の下部端子n2に接続される。MTJ素子10は、抵抗可変素子であり、それぞれがトランジスタM30、M40を介してビット線11-iBL、12-i/BLに接続される下部端子n1、n2と、グランド配線19を介してGNDに接地される上部端子n3を備える。図8は、図7に示すメモリセル100を4行×3列分アレイ化したメモリアレイ101の構成を示す回路図である。図8を参照して、第1の実施の形態における奇数行のメモリセル100では、トランジスタM10のゲート端子とトランジスタM20のゲート端子が電気的に異なるワード線13、14に接続されている。例えばX=1行目のメモリセル100-i1のトランジスタM10のゲート端子はワード線13-1に接続され、トランジスタM20のゲート端子はワード線14-0に接続される。同様に偶数行のメモリセル100では、トランジスタM30のゲート端子とトランジスタM40のゲート端子が電気的に異なるワード線13、14に接続されている。例えばX=0行目のメモリセル100-i0のトランジスタM30のゲート端子はワード線13-0に接続され、トランジスタM40のゲート端子はワード線14-0に接続される。このように、本実施の形態では、奇数行のメモリセル100と偶数行のメモリセル100は共通のワード線14に接続される。例えば、ワード線14-0に奇数行のメモリセル100-i1と、その隣接偶数行のメモリセル100-i0が共通接続される。本発明では、ワード線14に共通接続される隣接する2行のメモリセル100-ij、100-ij1を1単位とし、当該単位がアレイ状に形成されることで、メモリアレイを構成する。次に、メモリセル100-11奇数行のメモリセルの構造を一例に、本実施の形態におけるメモリセル100のレイアウト構造の詳細を説明する。図9A~図9Cは、図8に示すメモリアレイのレイアウト構造を示す平面図である。図9A~図9Cでは、一例として、磁壁移動方式のMTJ素子10を利用したメモリアレイ101の平面図が示される。図10は、図9A~図9CにおけるB-B’断面図である。図11は、図9A~図9CにおけるC-C’断面図である。図12は、図9A~図9CにおけるD-D’断面図である。図9Aは、基板から第2配線層M2直下のMTJ素子形成層第1ビア形成層V1までの構造を示す平面図である。図9Bは、第2配線層M2から第3配線層M3直下の第2ビア形成層V2までの構造を示す平面図である。図9Cは第3配線層より上層の構造を示す平面図である。図9Aを参照して、本実施の形態におけるメモリセル100のフリー磁性層3導電層は、XY平面状における列方向X方向に対して所定の角度の方向を長手方向として延設される。本実施の形態では、X方向にワード線13、14が延設されているため、フリー磁性層3導電層は、ワード線13、14の延設方向と異なる方向に延設されることとなる。例えば、メモリセル100毎に、XY平面においてワード線13、14の延設方向に対して45°の方向にフリー磁性層3が延設される。図9A及び図10を参照して、フリー磁性層3の延設方向長手方向は列方向X方向に対して所定の角度θを成し、その両端付近の下層に、下部端子n1、n2に接続されたハード層4a、4bが設けられる。ハード層4a、4b間のX方向の距離をLとすると、フリー磁性層3に沿ったハード層4a、4b間の距離は、L/cosθとなる。例えば、θ=45°の場合、フリー磁性層3に沿ったハード層4a、4b間の距離は、21/2×Lとなる。この場合、フリー磁性層3の長辺として利用できる寸法は、図5A~図5Cに示したレイアウトに比較して21/2倍に拡大できる。すなわち、図5A~図5Cに示したMTJ素子300の下部端子n10、n20間の距離はメモリセル200の幅4Fに応じた長さとなるが、本実施の形態における下部端子n1、n2間の距離は、21/2×4Fに応じた長さとなり、従来よりも約1.41倍長くなる。図10を参照して、本実施の形態におけるMTJ素子10の構造を説明する。本一例では、MRAM層MTJ素子10が第1配線層M1と第2配線層M2との間に形成される場合を仮定している。P型基板上に形成されたN拡散層7a上には、下部端子n1を形成するコンタクト6a、金属配線5aが順に積層され、その上層にハード層4aが形成される。又、P型基板上に形成されたN拡散層7b上には、下部端子n2を形成するコンタクト6b、金属配線5bが順に積層され、その上層にハード層4bが形成される。ハード層4a、4bの上層には、フリー磁性層3が形成され、下層にハード層4a、4bが形成されていないフリー磁性層3の上層にバリア層9及びリファレンス層2が形成される。ハード層4a、4b間の距離は、最大で21/2×4Fとなり、この間のフリー磁性層3上にバリア層9及びリファレンス層2が形成されることとなる。リファレンス層2は、ビア1を介してグランド配線19に接続される。図9Bを参照して、グランド配線19は、列方向X方向に延設され、ワード線14を共有しない行方向Y方向に隣接する2行のメモリセル100に接続される。これにより、メモリセル100内のMTJ素子10の一端端子n3を接地するグランド配線19の数を減じることができる。又、図10及び図9Cを参照して、グランド配線19の上層の第3配線層M3には、行方向Y方向にビット線11BL、12/BLが延設される。図9Aから図9C、及び図11を参照して、本実施の形態におけるトランジスタM10の構造を説明する。トランジスタM10は、ゲートとして機能するワード線14、ソースとして機能するN拡散層20a、ドレインとして機能するN拡散層7aを備える。N拡散層20aは、N拡散層7aに対してY方向負の向きに所定の間隔離隔した位置のP型基板内に設けられる。ワード線14は、N拡散層7a、20a間のP型基板上に列方向X方向に延設される。N拡散層20aは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25を介してビット線11BLに接続される。又、N拡散層7aは、MTJ素子10の下部端子n1に接続される。以上の構成により、トランジスタM10のゲートは、他のメモリセル100と共通のワード線14に接続され、ソースはビット線11に接続され、ドレインはMTJ素子10の下部端子n1に接続されることとなる。又、ビット線11BLは、行方向Y方向に延設されているため、同列のメモリセル100は共通のビット線11に接続されることとなる。図9Aから図9C、及び図12を参照して、本実施の形態におけるトランジスタM20の構造を説明する。トランジスタM20は、ゲートとして機能するワード線13、ソースとして機能するN拡散層20b、ドレインとして機能するN拡散層7bを備える。N拡散層20bは、N拡散層7bに対してY方向負の向きに、所定の間隔離隔した位置のP型基板内に設けられる。ワード線13は、N拡散層7b、20b間のP型基板上に列方向X方向に延設される。N拡散層20bは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25を介してビット線12/BLに接続される。又、N拡散層7bは、MTJ素子10の下部端子n2に接続される。以上の構成により、トランジスタM20のゲートは、ワード線13に接続され、ソースはビット線12に接続され、ドレインはMTJ素子10の下部端子n2に接続されることとなる。又、ビット線12/BLは、行方向Y方向に延設されているため、同列のメモリセル100は共通のビット線12に接続されることとなる。以上のように、本実施の形態におけるメモリセル100では、フリー磁性層3の長手方向が列方向X方向に対して角度を有し、フリー磁性層3の両端に設けられた下部端子n1、n2のそれぞれに、行方向Y方向負の向きをチャネル方向とするMOSトランジスタM10、M20が形成される。このため、例えばメモリセル100-11は、ワード線14-0及びビット線11-1を備える矩形セルサイズ2F×3Fと、ワード線13-1及びビット線12-1を備える矩形セルサイズ2F×3Fとを組み合わせた形状となる。すなわち、メモリセル100の最小セルサイズは、12F2となり、セル面積のオーバヘッドはゼロとなる。又、本発明では、フリー磁性層3の長手方向が列方向X方向に対して所定の角度θを有しているため、ハード層4a、4b間下部端子n1、n2間の距離を、従来よりも1/cosθ倍長くすることができる。例えばθ=45°の場合、ハード層4a、4b間下部端子n1、n2間の距離を従来よりも1.41倍長くすることができる。これは、ハード層4a、4bと、リファレンス層2との距離を最大で約0.4F確保できることに相当する。以上のことから、本発明によれば、MRAM層MTJ素子10の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ12F2を実現することが可能となる。本実施の形態では、設計ルール上最小化したメモリセル100の理想的な最小面積は12F2であるため、ビットコストは1T1MTJセル構成に比べて1.5倍となる。しかし、ハード層4a、4bとリファレンス層2の端部との距離フリー磁性層3の長手方向の距離を最大で約0.4Fθ=45°確保できる。このため、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層4a、4bとリファレンス層2の端部との距離を増大させることで、書き込み電流を1mA以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、MRAMにおけるセル占有率をDRAM並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。上記の説明では、ワード線14に共通接続されたメモリセル100のうち、ワード線14に対してY方向正側に位置する奇数行のメモリセル100-ij1100-i1、100-i3、の構造について説明したが、Y方向負側に位置する偶数行のメモリセル100-ij100-i0、100-i2、の構造も同様である。偶数行のメモリセル100-ijと奇数行のメモリセル100-ij1の構造は、XY平面において、それぞれが共有するワード線14上の一点を軸として一方を180°回転させた回転対称構造を示す。又、列方向Y方向に隣接する2つメモリセル100-ij1、100-ijに共通接続するワード線14-j/2は、2つメモリセル100-ij1、100-ijのそれぞれに固有に接続されたワード線13-j1とワード線13-jとの間に設けられる。以上のような構造により、本発明によるメモリアレイ101は、ワード線14を共有し、それぞれ異なるワード線13が接続された2行のメモリセル群を複数備えることとなる。各メモリセル100におけるトランジスタM10、M20のオンオフは、それぞれ異なるワード線13、14に供給された信号によって制御される。このため、従来と異なる制御方法によって、データの書込み又は読み出し対象のメモリセル100が選択される。又、2行毎にワード線14がメモリセル100に共通接続されるため、通常、1つのメモリセル100につき2本必要なワード線を実質1.5本とすることができる。すなわち、本発明では、メモリアレイ101の行数がnの時、ワード線の本数は1.5×n本となる。以下、図13から図15を参照して、本発明によるMRAMが搭載された半導体記憶装置の第1の実施の形態における構成及び動作の詳細を説明する。図13は、本発明によるMRAMが搭載された半導体記憶装置の第1の実施の形態における構成を示すブロック図である。図13を参照して、第1の実施の形態における半導体記憶装置は、メモリアレイ101、ロウデコーダ102、カラムデコーダ103を備える。ロウデコーダ102は、ワード線13、14WLに対し制御信号を出力し、ワード線13、14に接続されたトランジスタM10、M20のオンオフ動作を制御する。これにより、アクセス対象メモリセル選択セルの行アドレスが指定される。カラムデコーダ103は、MRAMに記録するデータに応じた信号をビット線11、12に出力する。これにより、アクセス対象メモリセル選択セルの列アドレスが指定される。上述のようにワード線14-j/2は、行方向に隣接するメモリセル100-ijとメモリセル100-ij1で共有され、ワード線13-j、13-j1は、メモリセル100-ij、100-ij1のそれぞれに専用のワード線となる。図14は、図13に示すロウデコーダの一部の構成を示す回路図である。ここでは、一例として2行分のワード線13-j、14-j/2、13-j1を駆動するデコーダ回路を示す。図14を参照して、ロウデコーダ102は、それぞれが8ビットのアドレス信号X012、X345、X678に応じて2行分のワード線を駆動する論理回路111を備える。論理回路111は、NAND回路121、122、125、NOT回路123、124、バッファ126を備える。NAND回路122には、8ビットのアドレス信号X012、X345、X678のそれぞれにおける、行アドレスX=jに対応する下位j1ビット目の信号が選択入力される。NAND回路122は、入力信号のNAND演算結果を、NOT回路124を介してワード線13-jに出力する。同様に、NAND回路121には、8ビットのアドレス信号X012、X345、X678における、行アドレスX=j1に対応する下位j2ビット目の信号が選択入力される。NAND回路121は、入力信号のNAND演算結果を、NOT回路123を介してワード線13-j1に出力する。NAND回路121、122の出力は、NAND回路125に入力され、そのNAND演算結果は、バッファ126を介してワード線14-j/2に出力される。すなわち、ワード線14-j/2には、8ビットのアドレス信号X012、X345、X678における下位j1ビット目の信号と、下位j2ビット目の信号のOR演算結果が出力されることとなる。このため、ワード線14-j/2は、ワード線13-j、13-j1の少なくとも一方が活性化されることで活性化されるハイレベルとなる。一例として、行アドレスX=0、1行のメモリセル100-i0、100-i1を駆動する論理回路111j=0の動作を説明する。NAND回路122は、アドレス信号X012、X345、X678のそれぞれにおける、下位1ビット目のデコード信号のNAND演算結果をNOT回路124及びNAND回路125に出力する。同様に、NAND回路121は、アドレス信号X012、X345、X678のそれぞれにおける、下位2ビット目のデコード信号のNAND演算結果をNAND回路125、NOT回路124に出力する。NAND回路125は、入力信号のNAND演算結果を、バッファ126を介してワード線14-0に出力する。又、NOT回路123は、NAND回路121からの入力信号の反転信号をワード線13-1に出力する。又、NOT回路124は、NAND回路122からの入力信号の反転信号をワード線13-0に出力する。図15は、図13に示すロウデコーダ102の動作を示す真理値表の一例である。図15には、選択された行アドレスXに対応して活性化されるワード線13、14を示す真理値表が示される。上述のように、偶数行X=j行のメモリセル100-ijを選択する場合、ロウデコーダ102は、ワード線13-jとワード線14-j/2のみをハイレベルとし、他のワード線13、14をローレベルに設定する。又、奇数行X=j1行のメモリセル100-ij1を選択する場合、ロウデコーダ102は、ワード線13-j1とワード線14-j/2のみをハイレベルとし、他のワード線13、14をローレベルに設定する。このため、図15に示すように、行アドレスX=jが選択されると、隣接するワード線13-j、14-j/2が活性化し、行アドレスX=j1が選択されると、隣接するワード線13-j1、14-j/2が活性化する。例えば、行アドレスX=0j=0のメモリセル100-i0を選択する場合、ロウデコーダ102は、ワード線13-0とワード線14-0をハイレベルにし、その他のワード線13、14を全てローレベルに設定する。同様に、行アドレスX=1j1=1メモリセル100-i1を選択する場合、ロウデコーダ102は、ワード線14-0とワード線13-1をハイレベルにし、その他のワード線13、14を全てローレベルに設定する。行アドレスの選択方法が異なるのを除けば、メモリセル100へのアクセス方法は従来の2T1MTJセルベースのMRAMと同様である。例えば、偶数行j行、i列のメモリセル100-ijにデータが書き込まれる場合、ワード線13-j、14-j/2がハイレベルに設定された状態で、書込み情報に応じた相補の電圧がビット線11-i、12-iに印加される。例えば、0行、1列目i=1、j=0のメモリセル100-10に、データが書き込まれる場合は、ワード線13-0、14-0がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧がビット線11-1、12-1に印加される。その他の非選択ワード線と非選択ビット線は全てローレベルに設定される。これにより、選択セルに書き込み電流が供給され、MTJ素子10のフリー磁性層3における磁化が反転し、メモリセル100内の情報が書き換えられる。又、奇数行j1行、i列のメモリセル100-ij1にデータが書き込まれる場合、ワード線13-j1、14-j/2がハイレベルに設定された状態で、書込み情報に応じた相補の電圧がビット線11-i、12-iに印加される。例えば、1行、1列目i=1、j=1のメモリセル100-11に、データが書き込まれる場合は、ワード線13-1、14-0がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧がビット線11-1、12-1に印加される。その他の非選択ワード線と非選択ビット線は全てローレベルに設定される。一方、偶数行j行、i列のメモリセル100-ijに記憶されたデータを読み出す場合、ワード線13-j、14-j/2がハイレベルに設定された状態で、0.3V程度の電圧Vcがビット線11-i、12-iに印加される。このときのメモリセル100-ijのMTJ素子10を流れるセンス電流Isを検出することで、メモリセル100-ij内の情報を読み出すことができる。例えば、ワード線13-0、14-0がハイレベルに設定された状態で、ビット線11-1、12-1に0.3V程度の電圧Vcが印加され、メモリセル100-10のMTJ素子を流れるセンス電流Isを検出することで、メモリセル100-10に記録されたデータを読み出すことができる。又、奇数行j1行、i列のメモリセル100-ij1に記憶されたデータを読み出す場合、ワード線13-j1、14-j/2がハイレベルに設定された状態で、0.3V程度の電圧Vcがビット線11-i、12-iに印加される。このときのメモリセル100-ij1のMTJ素子10を流れるセンス電流Isを検出することで、メモリセル100-ij1内の情報を読み出すことができる。例えば、ワード線13-1、14-0がハイレベルに設定された状態で、ビット線11-1、12-1に0.3V程度の電圧Vcが印加され、メモリセル100-11のMTJ素子を流れるセンス電流Isを検出することで、メモリセル100-11に記録されたデータを読み出すことができる。2.第2の実施の形態図16から図21を参照して、本発明によるMRAMの第2の実施の形態における構成及び動作の詳細を説明する。第1の実施の形態との違いは、ビット線BL、/BLが読み出し用と書き込み用に分離されている点であり、MTJ素子10の上部端子n3は接地されずにリードビット線RBLに接続される。それ以外の点は第1の実施の形態と同様である。以下では、第1の実施の形態と相違する箇所を中心に説明する。図16は、本発明によるMRAMセルメモリセル100の第2の実施の形態における構成を示す回路図である。図16を参照して、第2の実施の形態におけるメモリセル100は、2個のトランジスタM10、M20と、3端子のMTJ素子10を備える、所謂2T1MTJセル構成のMRAMセルである。図16を参照して、本実施の形態におけるX行、i列のメモリセル100の構成の詳細を説明する。ここでは、偶数行X=j行のメモリセル100-ijと、奇数行X=j1のメモリセル100-ij1について説明する。ただし、X、iは整数であり、jは0又は正の偶数である。本実施の形態では、偶数行X=j行のメモリセル100-ijと奇数行X=j1行のメモリセル100-ij1は、それぞれ固有のワード線13に接続されるとともに、共通のワード線14-j/2に接続される。以下、それぞれの構成を詳細に説明する。奇数行j1行のメモリセル100-ij1は、j1行に固有のワード線13-j1に接続されたトランジスタM20と、ワード線14-j/2に接続されたトランジスタM10と、MTJ素子10を備える。詳細には、トランジスタM10のゲートはワード線14-j/2WLに接続され、ソースはライト用のビット線15-iWBLに接続され、ドレインはMTJ素子10の下部端子n1に接続される。トランジスタM20のゲートは、ワード線13-j1WLに接続され、ソースはライト用のビット線16-i/WBLに接続され、ドレインはMTJ素子10の下部端子n2に接続される。MTJ素子10は、抵抗可変素子であり、それぞれがトランジスタM10、M20を介してビット線15-iWBL、16-i/WBLに接続される下部端子n1、n2と、リード用のビット線17-iに接続される上部端子n3を備える。偶数行j行のメモリセル100-ijは、j行に固有のワード線13-jに接続されたトランジスタM30と、ワード線14-j/2に接続されたトランジスタM40と、MTJ素子10を備える。詳細には、トランジスタM30のゲートはワード線13-jWLに接続され、ソースはライト用のビット線15-iWBLに接続され、ドレインはMTJ素子10の下部端子n1に接続される。トランジスタM40のゲートは、ワード線14-j/2WLに接続され、ソースはライト用のビット線16-i/WBLに接続され、ドレインはMTJ素子10の下部端子n2に接続される。MTJ素子10は、抵抗可変素子であり、それぞれがトランジスタM30、M40を介してビット線15-iWBL、16-i/WBLに接続される下部端子n1、n2と、リード用のビット線17-iRBLに接続される上部端子n3を備える。図17は、図16に示すメモリセル100を4行×3列分アレイ化したメモリアレイ101の構成を示す回路図である。図17を参照して、第2の実施の形態では、同じi列のメモリセル100は同じライト用のビット線15-i、16-i及びリード用のビット線17-iに接続される。その他の構成例えばメモリセルが接続するワード線については、第1の実施の形態と同じである。第2の実施の形態におけるMRAMも第1の実施の形態と同様に、ワード線14に共通接続される隣接する2行のメモリセル100-ij、100-ij1を1単位とし、当該単位がアレイ状に形成されることで、メモリアレイを構成する。次に、メモリセル100-11の構造を一例に、本実施の形態におけるメモリセル100のレイアウト構造の詳細を説明する。図18A~図18Eは、図17に示すメモリアレイのレイアウト構造を示す平面図である。図18A~図18Eでは、一例として、磁壁移動方式のMTJ素子10を利用したメモリアレイ101の平面図が示される。図19は、図18A~図18EにおけるE-E’断面図である。図20は、図18A~図18EにおけるF-F’断面図である。図21は、図18A~図18EにおけるG-G’断面図である。図18Aは、基板から第2配線層M2直下のMTJ素子形成層第1ビア形成層V1までの構造を示す平面図である。図18Bは、第2配線層M2から第3配線層M3直下の第2ビア形成層V2までの構造を示す平面図である。図18Cは、第3配線層M3から第4配線層M4直下の第3ビア形成層V3までの構造を示す平面図である。図18Dは、第4配線層M4から第5配線層M5直下の第4ビア形成層V4までの構造を示す平面図である。図18Eは第5配線層より上層の構造を示す平面図である。図18Aを参照して、本実施の形態におけるメモリセル100のフリー磁性層3は、第1の実施の形態と同様に、XY平面状において列方向X方向に対して所定の角度の方向を長手方向として延設される。本実施の形態では、X方向にワード線13、14が延設されているため、フリー磁性層3は、ワード線13、14の延設方向と異なる方向に延設されることとなる。例えば、メモリセル100毎に、XY平面においてワード線13、14の延設方向に対して45°の方向にフリー磁性層3が延設される。図18A及び図19を参照して、フリー磁性層3の延設方向長手方向は列方向X方向に対して所定の角度θを成し、その両端付近の下層に、下部端子n1、n2に接続されたハード層4a、4bが設けられる。ハード層4a、4b間のX方向の距離をLとすると、フリー磁性層3に沿ったハード層4a、4b間の距離は、L/cosθとなる。例えば、θ=45°の場合、フリー磁性層3に沿ったハード層4a、4b間の距離は、21/2×Lとなる。この場合、フリー磁性層3の長辺として利用できる寸法は、図5A~図5Cに示したレイアウトに比較して21/2倍に拡大できる。すなわち、図5A~図5Cに示したMTJ素子300の下部端子n10、n20間の距離はメモリセル200の幅4Fに応じた長さとなるが、本実施の形態における下部端子n1、n2間の距離は、21/2×4Fに応じた長さとなり、従来よりも約1.41倍長くなる。図19を参照して、本実施の形態におけるMTJ素子10の構造を説明する。本一例では、MRAM層MTJ素子10が第1配線層M1と第2配線層M2との間に形成される場合を仮定している。P型基板から第2配線層M2の下層の磁気抵抗素子形成層までの構造は、第1の実施の形態と同様であるため、その説明を省略する。本実施の形態におけるリファレンス層2は、ビア1を介して、フリー磁性層3の長手方向と同じ方向に延設された金属配線18に接続される。金属配線18は、ビア31、第3配線層M3に形成された金属配線32、ビア33、第4配線層M4に形成された金属配線34、ビア35を介して第5配線層M5に形成されたリード用のビット線17RBLに接続される。図18Aから図18E、及び図20を参照して、本実施の形態におけるトランジスタM10の構造を説明する。トランジスタM10は、ゲートとして機能するワード線14、ソースとして機能するN拡散層20a、ドレインとして機能するN拡散層7aを備える。N拡散層20aは、N拡散層7aに対してY方向所定の向きここでは負の向きに、所定の間隔離隔した位置のP型基板内に設けられる。ワード線14は、N拡散層7a、20a間のP型基板上に列方向X方向に延設される。N拡散層20aは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25を介してライト用のビット線15WBLに接続される。又、N拡散層7aは、MTJ素子10の下部端子n1に接続される。以上の構成により、トランジスタM10のゲートは、他のメモリセル100と共通のワード線14に接続され、ソースはビット線15に接続され、ドレインはMTJ素子10の下部端子n1に接続されることとなる。又、ビット線15WBLは、行方向Y方向に延設されているため、同列のメモリセル100は共通のビット線15に接続されることとなる。更に、ビット線15の上層の第4配線層M4には、行方向Y方向に延設されたライト用のビット線16/WBLが形成される。図18Aから図18E、及び図21を参照して、本実施の形態におけるトランジスタM20の構造を説明する。トランジスタM20は、ゲートとして機能するワード線13、ソースとして機能するN拡散層20b、ドレインとして機能するN拡散層7bを備える。N拡散層20bは、N拡散層7bに対してY方向所定の向きここでは負の向きに、所定の間隔離隔した位置のP型基板内に設けられる。ワード線13は、N拡散層7b、20b間のP型基板上に列方向X方向に延設される。N拡散層20bは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25、金属配線41、ビア42を介してライト用のビット線16/WBLに接続される。又、N拡散層7bは、MTJ素子10の下部端子n2に接続される。以上の構成により、トランジスタM20のゲートは、ワード線13に接続され、ソースはビット線16に接続され、ドレインはMTJ素子10の下部端子n2に接続されることとなる。又、ビット線16/BLは、行方向Y方向に延設され、列方向X方向に分岐してビア25に接続されている。このため、同列のメモリセル100は共通のビット線16に接続されることとなる。更に、ビット線16の上層の第5配線層M5には、行方向Y方向に延設されたリード用のビット線17RBLが形成される。以上のように、本実施の形態におけるメモリセル100では、第1の実施の形態と同様に、フリー磁性層3の長手方向が列方向X方向に対して角度を有し、フリー磁性層3の両端に設けられた下部端子n1、n2のそれぞれに、行方向Y方向負の向きをチャネル方向とするMOSトランジスタM10、M20が形成される。このため、例えばメモリセル100-11は、ワード線14-0及びビット線15-1を備える矩形セルサイズ2F×3Fと、ワード線13-1及びビット線16-1を備える矩形セルサイズ2F×3Fとを組み合わせた形状となる。すなわち、メモリセル100の最小セルサイズは、12F2となり、セル面積のオーバヘッドはゼロとなる。又、本発明では、フリー磁性層3の長手方向が列方向X方向に対して所定の角度θを有しているため、ハード層4a、4b間下部端子n1、n2間の距離を、従来よりも1/cosθ倍長くすることができる。例えばθ=45°の場合、ハード層4a、4b間下部端子n1、n2間の距離を従来よりも1.41倍長くすることができる。これは、ハード層4a、4bと、リファレンス層2との距離を最大で約0.4F確保できることに相当する。以上のことから、本発明によれば、MRAM層MTJ素子10の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ12F2を実現することが可能となる。本実施の形態も第1の実施の形態と同様に、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層4a、4bとリファレンス層2の端部との距離を増大させることで、書き込み電流を1mA以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、MRAMにおけるセル占有率をDRAM並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。上記の説明では、ワード線14に共通接続されたメモリセル100のうち、ワード線14に対してY方向正側に位置する奇数行のメモリセル100-ij1100-i1、100-i3、の構造について説明したが、Y方向負側に位置する偶数行のメモリセル100-ij100-i0、100-i2、の構造も同様である。偶数行のメモリセル100-ijと奇数行のメモリセル100-ij1の構造は、XY平面において、それぞれが共有するワード線14上の一点を軸として一方を180°回転させた回転対称構造を示す。又、列方向Y方向に隣接する2つメモリセル100-ij1、100-ijに共通接続するワード線14-j/2は、2つメモリセル100-ij1、100-ijのそれぞれに固有に接続されたワード線13-j1とワード線13-jとの間に設けられる。以上のような構造により、本発明によるメモリアレイ101は、ワード線14を共有し、それぞれ異なるワード線13が接続された2行のメモリセル群を複数備えることとなる。本実施の形態におけるMRAMも、第1の実施の形態と同様に、2行毎にワード線14がメモリセル100に共通接続されるため、通常、1つのメモリセル100につき2本必要なワード線を実質1.5本とすることができる。すなわち、本発明では、メモリアレイ101の行数がnの時、ワード線の本数は1.5×n本となる。第2の実施の形態におけるメモリセル100では、ビット線を読み出し用と書き込み用に分離していため、第1の実施の形態に比べて、高速化とセル占有率の効率化に適している。例えば、複数のメモリアレイのそれぞれのビット線サブビット線を、複数のスイッチ回路を介してメインビット線に接続しビット線の分割、メインビット線からの制御信号によってメモリセルの選択を行う。このように、メモリアレイに直接的に接続しないメインビット線によってメモリセルの選択を行うことで、メモリセル選択時のビット線の寄生容量を低減させることができ、メモリへのアクセス速度を高速化できる。しかし、ビット線を分割した場合、面積オーバヘッドのためにセル占有率が下がってしまう。一方、本実施の形態におけるメモリセル100を上述のような構成に適用した場合、センス電流の小さいリードビット線のみを分割し、書き込み電流が相対的に大きいライトビット線はアレイ間で共通にするといった工夫をすることができる。このため、分割のための面積オーバヘッドを最小限にしながら高速化を図ることができる。このように、アクセス速度の高速化を目的とし、且つセル占有率を効率化したメモリセルにおいても、MRAM層MTJ素子10の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ12F2を実現するとともに、ワード線数を低減することが可能となる。次に、第2の実施の形態におけるメモリセル100の選択方法を以下に説明する。行アドレスの選択方法行デコーダの動作は第1の実施の形態と同様であるので説明を省略する。以下では、第1の実施の形態と異なる列アドレスの選択方法について詳細に説明する。書き込み動作を行う場合、隣接するワード線13、14を活性化したハイレベルとした状態で、書き込み情報に応じた相補の電圧を、アクセス対象選択対象のメモリセル100が接続するライトビット線15、16WBL、/WBLに印加する。その他の非選択ワード線と非選択ライトビット線は全てローレベルに設定され、全てのリードビット線17は高インピーダンス状態、あるいはローレベル例えば接地レベルに設定される。この時、選択セルに書き込み電流が供給され、MTJ素子10のフリー磁性層3の磁化が反転され、情報が書き換えられる。一方、メモリセル100の記憶情報を読み出す場合は、アクセス対象選択対象のワード線13、14をハイレベルにした状態で、選択セルが接続するリードビット線17に0.3V程度の電圧Vcを印加し、選択セルのMTJ素子10を流れるセンス電流Isを検出する。この時、全ての非選択リードビット線は高インピーダンス状態、全てのライトビット線はローレベル例えば接地レベルに設定される。3.第3の実施の形態図22から図30を参照して、本発明によるMRAMの第3の実施の形態における構成及び動作の詳細を説明する。第2の実施の形態では、2つのトランジスタM10、M20によって、MTJ素子10の選択制御を行っていたが、第3の実施の形態では、4つのトランジスタM11、M12、M21、M22によってMTJ素子10への選択制御を行う。それ以外の点は第2の実施の形態と同様である。以下では、第2の実施の形態と相違する箇所を中心に説明する。図22は、本発明によるMRAMセルメモリセル100の第3の実施の形態における構成を示す回路図である。図22を参照して、第3の実施の形態におけるメモリセル100は、4個のトランジスタM11、M12、M21、M22と、3端子のMTJ素子10を備える、所謂4T1MTJセル構成のMRAMセルである。図22を参照して、本実施の形態におけるX行、i列のメモリセル100の構成の詳細を説明する。ここでは、X=k行のメモリセル100-ikの構成の詳細を説明する。ただし、X、i、kは整数である。本実施の形態では、X=k行のメモリセル100-ikは、その隣接行X=k-1行、k1行のメモリセル100-ik-1、100-iK1のそれぞれに共通のワード線14-k、14-k1に接続される。以下、本実施の形態におけるメモリセル100の構成を詳細に説明する。X=k行、i列のメモリセル100-ikは、k行に固有のワード線13-kに接続されたトランジスタM11、M22と、ワード線14-k1に接続されたトランジスタM21と、ワード線14-kに接続されたトランジスタM12と、MTJ素子10を備える。詳細には、トランジスタM11のゲートはワード線13-kWLに接続され、ソースはライト用のビット線15-iWBLに接続され、ドレインはMTJ素子10の下部端子n1に接続される。トランジスタM12のゲートはワード線14-kWLに接続され、ソースはライト用のビット線15-iWBLに接続され、ドレインはMTJ素子10の下部端子n1に接続される。トランジスタM21のゲートはワード線14-k1WLに接続され、ソースはライト用のビット線16-i/WBLに接続され、ドレインはMTJ素子10の下部端子n2に接続される。トランジスタM22のゲートはワード線13-kWLに接続され、ソースはライト用のビット線16-i/WBLに接続され、ドレインはMTJ素子10の下部端子n2に接続される。MTJ素子10は、抵抗可変素子であり、下部端子n1、n2、n3を備える。下部端子n1は、トランジスタM11、M12を介してビット線15-iに接続され、下部端子n2は、トランジスタM21、M22を介してビット線16-iに接続される。又、下部端子n3は、リード用のビット線17-iRBLに接続される。図23は、図22に示すメモリセル100を4行×3列分アレイ化したメモリアレイ101の構成を示す回路図である。図23を参照して、第3の実施の形態では、第2の実施の形態と同様に、同じi列のメモリセル100は同じライト用のビット線15-i、16-i及びリード用のビット線17-iに接続される。又、メモリセル100は、3本のビット線に接続される。メモリセル100は、行方向Y方向の正負の向きに隣接するメモリセル100とワード線14を共有し、同列のメモリセル100は共通のビット線15、16、17に接続される。次に、メモリセル100-11の構造を一例に、本実施の形態におけるメモリセル100のレイアウト構造の詳細を説明する。図24A~図24Eは、図23に示すメモリアレイのレイアウト構造を示す平面図である。図24A~図24Eでは、一例として、磁壁移動方式のMTJ素子10を利用したメモリアレイ101の平面図が示される。図25は、図24A~図24EにおけるH-H’断面図である。図26は、図24A~図24EにおけるI-I’断面図である。図27は、図24A~図24EにおけるJ-J’断面図である。図24Aは、基板から第2配線層M2直下のMTJ素子形成層第1ビア形成層V1までの構造を示す平面図である。図24Bは、第2配線層M2から第3配線層M3直下の第2ビア形成層V2までの構造を示す平面図である。図24Cは、第3配線層M3から第4配線層M4直下の第3ビア形成層V3までの構造を示す平面図である。図24Dは、第4配線層M4から第5配線層M5直下の第4ビア形成層V4までの構造を示す平面図である。図24Eは第5配線層より上層の構造を示す平面図である。図24Aを参照して、本実施の形態におけるメモリセル100のフリー磁性層3は、第2の実施の形態と同様に、XY平面状において列方向X方向に対して所定の角度の方向を長手方向として延設される。本実施の形態では、X方向にワード線13、14が延設されているため、フリー磁性層3は、ワード線13、14の延設方向と異なる方向角度θに延設されることとなる。これにより、フリー磁性層3に沿ったハード層4a、4b間端子n1、n2間の距離は、図5A~図5Cに示したレイアウトに比べて1/cosθ倍に拡大できる。例えば、θ=45°の場合、フリー磁性層3に沿ったハード層4a、4b間の距離は、21/2倍拡大される。図24A及び図25を参照して、本実施の形態におけるMTJ素子10の構造は、第2の実施の形態と同様であるため、その詳細な説明は省略する。ただし、本実施の形態では、メモリアレイ101上のMTJ素子10は全て同じ構造を示す。又、列方向Y方向に対しワード線13とワード線14が交互に配置される。図24Aから図24E、及び図26を参照して、本実施の形態におけるトランジスタM11、M12の構造を説明する。トランジスタM12は、ゲートとして機能するワード線14、ソースとして機能するN拡散層20a、ドレインとして機能するN拡散層7aを備える。N拡散層20aは、N拡散層7aに対してY方向所定の向きここでは負の向きに、所定の間隔離隔した位置のP型基板内に設けられる。ワード線14は、N拡散層7a、20a間のP型基板上に列方向X方向に延設される。N拡散層20aは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25を介してライト用のビット線15WBLに接続される。又、N拡散層7aは、MTJ素子10の下部端子n1に接続される。以上の構成により、トランジスタM12のゲートは、他のメモリセル100と共通のワード線14に接続され、ソースはビット線15に接続され、ドレインはMTJ素子10の下部端子n1に接続されることとなる。又、トランジスタM11は、ゲートとして機能するワード線13、ソースとして機能するN拡散層20b、ドレインとして機能するN拡散層7aを備える。N拡散層20bは、N拡散層7aに対してY方向所定の向きここでは正の向きに所定の間隔離隔した位置のP型基板内に設けられる。ワード線13は、N拡散層7a、20b間のP型基板上に列方向X方向に延設される。N拡散層20bは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25を介してライト用のビット線15WBLに接続される。又、N拡散層7aは、MTJ素子10の下部端子n1に接続される。以上の構成により、トランジスタM11のゲートは、メモリセル固有のワード線13に接続され、ソースはビット線15に接続され、ドレインはMTJ素子10の下部端子n1に接続されることとなる。ビット線15WBLは、行方向Y方向に延設されているため、同列のメモリセル100は共通のビット線15に接続されることとなる。又、ビット線15の上層の第4配線層M4には、行方向Y方向に延設されたライト用のビット線16/WBLが形成され、その上層の第5配線層M5には、行方向Y方向に延設されたリード用のビット線17RBLが形成される。図24Aから図24E、及び図27を参照して、本実施の形態におけるトランジスタM21、M22の構造を説明する。トランジスタM22は、ゲートとして機能するワード線13、ソースとして機能するN拡散層20c、ドレインとして機能するN拡散層7bを備える。N拡散層20cは、N拡散層7bに対してY方向所定の向きここでは負の向きに、所定の間隔離隔した位置のP型基板内に設けられる。ワード線13は、N拡散層7b、20c間のP型基板上に列方向X方向に延設される。N拡散層20cは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25、金属配線27、ビア28を介してライト用のビット線16/WBLに接続される。又、N拡散層7bは、MTJ素子10の下部端子n2に接続される。以上の構成により、トランジスタM22のゲートは、ワード線13に接続され、ソースはビット線16に接続され、ドレインはMTJ素子10の下部端子n2に接続されることとなる。トランジスタM21は、ゲートとして機能するワード線13、ソースとして機能するN拡散層20d、ドレインとして機能するN拡散層7bを備える。N拡散層20dは、N拡散層7bに対してY方向所定の向きここでは正の向きに、所定の間隔離隔した位置のP型基板内に設けられる。ワード線13は、N拡散層7b、20d間のP型基板上に列方向X方向に延設される。N拡散層20dは、下層から順に積層された、コンタクト21、金属配線22、ビア23、金属配線24、ビア25、金属配線27、ビア28を介してライト用のビット線16/WBLに接続される。又、N拡散層7bは、MTJ素子10の下部端子n2に接続される。以上の構成により、トランジスタM21のゲートは、ワード線13に接続され、ソースはビット線16に接続され、ドレインはMTJ素子10の下部端子n2に接続されることとなる。又、ビット線16/BLは、行方向Y方向に延設され、列方向X方向に分岐してビア25に接続されている。このため、同列のメモリセル100は共通のビット線16に接続されることとなる。更に、ビット線16の上層の第5配線層M5には、行方向Y方向に延設されたリード用のビット線17RBLが形成される。第1及び第2の実施の形態では、ワード線14に共通接続される隣接する2行のメモリセル100-ij、100-ij1を1単位としてメモリアレイ101が構成される。この場合、奇数行のメモリセル100と偶数行のメモリセル100の構成は異なるため、メモリアレイ101において、拡散層や配線を同一パタンで連続的にレイアウトすることは難しい。一方、第3の実施の形態では、メモリアレイ101上の全てのメモリセル100を同じ構造とすることができるため、拡散層や配線を同一パタンで連続してレイアウトすることが可能となる。以上のように、本実施の形態におけるメモリセル100では、フリー磁性層3の長手方向が列方向X方向に対して角度を有し、フリー磁性層3の両端に設けられた下部端子n1、n2のそれぞれに、行方向Y方向をチャネル方向とする4つのMOSトランジスタM11、M12、M21、M22が形成される。このため、例えばメモリセル100-11は、ワード線13-1、14-1及びビット線15-1を備える矩形セルサイズ2F×4Fと、ワード線13-1、14-2及びビット線16-1を備える矩形セルサイズ2F×4Fとを組み合わせた形状となる。本実施の形態では、第2の実施の形態に比べてトランジスタが4個に増加しているため、設計ルール上最小化したセル面積は16F2となる。上述の形状の場合、メモリセル100の最小セルサイズは、16F2となるため、セル面積のオーバヘッドはゼロとなる。又、本実施の形態では、第1及び第2の実施の形態と同様にフリー磁性層3の長手方向が列方向X方向に対して所定の角度θを有しているため、ハード層4a、4b間下部端子n1、n2間の距離を、従来よりも1/cosθ倍長くすることができる。例えばθ=45°の場合、ハード層4a、4b間下部端子n1、n2間の距離を従来よりも1.41倍長くすることができる。これは、ハード層4a、4bと、リファレンス層2との距離を最大で約0.4F確保できることに相当する。以上のことから、本発明によれば、MRAM層MTJ素子10の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ12F2を実現することが可能となる。本実施の形態も第1、第2の実施の形態と同様に、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層4a、4bとリファレンス層2の端部との距離を増大させることで、書き込み電流を1mA以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、MRAMにおけるセル占有率をDRAM並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。以上のような構造により、本発明によるメモリアレイ101は、ワード線14を共有し、それぞれ異なるワード線13が接続された2行のメモリセル群を複数備えることとなる。本実施の形態では、1つのメモリセルに必要な3本のワード線のうち、2本を他のメモリセルと共有しているため、メモリアレイの行数がnの時、必要なワード線の本数は2×n1本となる。又、本実施の形態では、第2の実施の形態と同様に、センス電流の小さいリードビット線のみを分割し、書き込み電流が相対的に大きいライトビット線はアレイ間で共通にするといった工夫をすることができる。このため、分割のための面積オーバヘッドを最小限にしながら高速化を図ることができる。このように、アクセス速度の高速化を目的とし、且つセル占有率を効率化したメモリセルにおいても、MRAM層MTJ素子10の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ12F2を実現するとともに、ワード線数を低減することが可能となる。以下、図28から図30を参照して、本発明によるMRAMが搭載された半導体記憶装置の第3の実施の形態における構成及び動作の詳細を説明する。図28は、本発明によるMRAMが搭載された半導体記憶装置の第3の実施の形態における構成を示すブロック図である。図28を参照して、第3の実施の形態における半導体記憶装置では、ワード線14-kは、行方向に隣接するメモリセル100-ikとメモリセル100-ik-1に共通接続され、ワード線14-k1は行方向に隣接するメモリセル100-ikとメモリセル100-ik1に共通接続される。又、ワード線13-k-1、13-k、13-k1は、メモリセル100-ik-1、100-ik、100-ik1のそれぞれに専用のワード線となる。図29は、図28に示すロウデコーダの一部の構成を示す回路図である。図29を参照して、ロウデコーダ102は、それぞれが8ビットのアドレス信号X012、X345、X678に応じて1行分X=k行のワード線を駆動する論理回路111を備える。ここでは、一例として1行分X=k1行のメモリセル100-ik1に接続されるワード線14-k2、13-k1、14-k1を駆動するデコーダ回路論理回路111を示す。第3の実施の形態における論理回路111は、NAND回路132、134、136、NOT回路135、バッファ137、138を備える。NAND回路132は、NOT回路135を介してワード線13-k1を駆動する。詳細には、NAND回路132には、8ビットのアドレス信号X012、X345、X678のそれぞれにおける、行アドレスX=k1に対応する下位k2ビット目の信号が選択入力される。同様に、隣接行X=k2のメモリセル100-ik2を駆動する論理回路111内には、NOT回路139を介してワード線13-k2を駆動するNAND回路131が設けられる。又、隣接行X=kのメモリセル100-ikを駆動する論理回路111内には、NOT回路140を介してワード線13-kを駆動するNAND回路133が設けられる。NAND回路131には、8ビットのアドレス信号X012、X345、X678のそれぞれにおける、行アドレスX=k2に対応する下位k3ビット目の信号が選択入力される。同様に、NAND回路133には、8ビットのアドレス信号X012、X345、X678のそれぞれにおける、行アドレスX=kに対応する下位k1ビット目の信号が選択入力される。NAND回路131、132の出力は、NAND回路134に入力され、そのNAND演算結果はバッファ137を介してワード線14-k2に出力される。すなわち、ワード線14-k2には、8ビットのアドレス信号X012、X345、X678における、下位k3ビット目の信号と、下位k2ビット目の信号のOR演算結果が出力されることとなる。このため、ワード線14-k2は、ワード線13-k1、13-k2の少なくとも一方が活性化されることで活性化されるハイレベルとなる。又、NAND回路132、133の出力は、NAND回路136に入力され、そのNAND演算結果はバッファ138を介してワード線14-k1に出力される。すなわち、ワード線14-k1には、8ビットのアドレス信号X012、X345、X678における、下位k2ビット目の信号と、下位k1ビット目の信号のOR演算結果が出力されることとなる。このため、ワード線14-k1は、ワード線13-k1、13-kの少なくとも一方が活性化されることで活性化されるハイレベルとなる。一例として、行アドレスX=1のメモリセル100-i1を駆動する論理回路111k=0の動作を説明する。NAND回路132は、アドレス信号X012、X345、X678のそれぞれの下位2ビット目のデコード信号のNAND演算結果を、NAND回路134、136及びNOT回路135に出力する。NAND回路131は、アドレス信号X012、X345、X678のそれぞれの下位3ビット目のデコード信号のNAND演算結果をNOT回路139及びNAND回路134に出力する。NAND回路133は、アドレス信号X012、X345、X678のそれぞれにおける下位1ビット目のデコード信号のNAND演算結果をNOT回路140及びNAND回路136に出力する。NAND回路134は、入力信号のNAND演算結果を、バッファ137を介してワード線14-2に出力する。又、NOT回路135は、NAND回路132からの入力信号の反転信号をワード線13-1に出力する。更に、NAND回路136は、入力信号のNAND演算結果を、バッファ138を介してワード線14-1に出力する。尚、NAND134及びバッファ137は、隣接するX=k2行の論理回路111としても利用され、NAND136及びバッファ138は、隣接するX=k行の論理回路111としても利用される。図30は、図28に示すロウデコーダ102の動作を示す真理値表の一例である。図30には、選択された行アドレスXに対応して活性化されるワード線13、14を示す真理値表が示される。本実施の形態では、X=k行のメモリセル100-ikを選択する場合、ロウデコーダ102は、3本のワード線14-k、13-k、14-k1のみをハイレベルとし、他のワード線13、14をローレベルに設定する。例えば、行アドレスX=0k=0のメモリセル100-i0を選択する場合、ロウデコーダ102は、ワード線13-0、14-0、14-1をハイレベルにし、その他のワード線13、14を全てローレベルに設定する。同様に、行アドレスX=1k=1メモリセル100-i1を選択する場合、ロウデコーダ102は、ワード線14-0とワード線13-1、14-1、14-2をハイレベルにし、その他のワード線13、14を全てローレベルに設定する。行アドレスの選択方法が異なるのを除けば、メモリセル100へのアクセス方法は第2の実施の形態と同様である。例えば、X=k行、i列のメモリセル100-ikにデータが書き込まれる場合、ワード線13-k、14-k、14-k1がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧を、アクセス対象選択対象のメモリセル100が接続するライトビット線15、16WBL、/WBLに印加する。その他の非選択ワード線と非選択ライトビット線は全てローレベルに設定され、全てのリードビット線17は高インピーダンス状態、あるいはローレベル例えば接地レベルに設定される。この時、選択セルに書き込み電流が供給され、MTJ素子10のフリー磁性層3の磁化が反転され、情報が書き換えられる。一方、メモリセル100の記憶情報を読み出す場合は、アクセス対象選択対象のワード線13、14をハイレベルにした状態で、選択セルが接続するリードビット線17に0.3V程度の電圧Vcを印加し、選択セルのMTJ素子10を流れるセンス電流Isを検出する。この時、全ての非選択リードビット線は高インピーダンス状態、全てのライトビット線はローレベル例えば接地レベルに設定される。第3の実施の形態におけるメモリセル100の理想的なセル面積は16F2乗と、第1、第2の実施の形態に比べて約1.3倍になっている。しかし、メモリセル100に供給可能な書き込み電流を2倍に増加できる。又、図24Aに示すように、MRAM層MTJ素子10のパタンが等間隔になる。このため、隣接セル間の漏れ磁場が一様になり、全てのセルで磁気的に一様になる。以上のように、本発明では、3端子MTJ素子を利用したMRAMにおいて、MTJ素子10におけるフリー磁性層3導電層の長手方向が、メモリセル列の行方向X方向と異なる。このため、メモリセル100の行方向X方向の長さを変更せずに、フリー磁性層3に沿った下部電極ハード層4a、4bとバリア層9との間の距離を数10nm以上確保することができる。すなわち、本発明によれば、メモリセル100のセルサイズを増大することなく、リファレンス層2が設けられていないフリー層領域を広くでき、この領域における磁壁の停止を防止することができる。又、本発明は、図2に示すような磁場書き方式のMTJ素子を利用したMRAMにも、技術的に矛盾のない範囲内で適用することができる。本発明を磁場書き方式のMRAMに適用した場合、上述と同様に、メモリセルの行方向X方向の長さを変更せずに、フリー磁性層に沿った下部電極とバリア層との間の距離を数10nm以上確保することができる。これにより、フリー磁性層の表面を原子層のレベルまで平坦にしてもバリア層を適切に形成することが可能ととともに、メモリセルのセルサイズの増大を抑制できる。更に、本発明では、異なる複数のワード線によって選択制御されるメモリセル100において、隣接行のメモリセルと、ワード線のいずれかを共有しているため、ワード線数を低減しつつ効率的なメモリセルの配置が可能となる。これにより、MRAMの面積コストを低減することが可能となる。以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第1の実施の形態から第3の実施の形態は、技術的に可能な範囲で組み合せることができる。上述の実施の形態では、選択制御トランジスタとしてMOSFETを一例として説明したが、スイッチ動作が可能であれば、他の構造のトランジスタを利用しても構わない。上記の実施の形態の一部又は全部は、以下の付記のようにも記載し得るが、以下には限られない。付記1行方向及び前記行方向に直行する列方向に配列される複数のメモリセルと、前記列方向に延設された第1ワード線と、前記列方向に延設された第2ワード線とを具備し、前記複数のメモリセルのそれぞれは、長手方向が前記列方向と異なる方向である導電層の両端に接続された第1下部端子と第2下部端子を有する磁気抵抗素子と、ドレインが前記第1下部端子に接続され、ゲートが前記第1ワード線に接続される第1トランジスタと、ドレインが前記第2下部端子に接続され、ゲートが前記第2ワード線に接続される第2トランジスタとを備え、前記複数のメモリセルにおいて行方向に隣接する少なくとも2つのメモリセルのそれぞれの前記第1トランジスタのゲートは、共通の前記第1ワード線に接続される半導体記憶装置。付記2付記1に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれは、前記列方向に延設され、前記第1トランジスタのソースに接続される第1ビット線と、前記列方向に延設され、前記第2トランジスタのソースに接続される第2ビット線とを更に備え、前記複数のメモリセルにおいて列方向に隣接する2つのメモリセルの一方の前記第1トランジスタと、他方の前記第2トランジスタは、共通の前記第1ビット線に接続され、前記他方の前記第1トランジスタと、前記一方の第2トランジスタは、共通の前記第2ビット線に接続される半導体記憶装置。付記3付記2に記載の半導体記憶装置において、前記行方向に延設され、前記磁気抵抗素子の上部端子に接続されるリード用の第3ビット線を更に具備し、前記第1ビット線及び前記第2ビット線は、ライト用のビット線として使用される半導体記憶装置。付記4付記1から3のいずれか1項に記載の半導体記憶装置において、前記第1トランジスタは、前記第1下部端子の下層に形成され、ドレインとして機能する第1拡散層と、前記行方向第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第2拡散層とを備え、前記第1ワード線は、前記第1拡散層と第2拡散層との間の基板上に設けられ、前記第1トランジスタのゲートとして機能し、前記第2トランジスタは、前記第2下部端子の下層に形成され、ドレインとして機能する第3拡散層と、前記第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第4拡散層とを備え、前記第2ワード線は、前記第3拡散層と第4拡散層との間の基板上に設けられ、前記第2トランジスタのゲートとして機能する半導体記憶装置。付記5付記1から4のいずれか1項に記載の半導体記憶装置において、前記複数のメモリセルは、奇数行に配置される第1メモリセルと、前記第1メモリセルに隣接し、偶数行に配置される第2メモリセルとを備え、前記第1メモリセルと前記第2メモリセルに共通接続される前記第1ワード線は、前記第1メモリセルに固有に接続されるワード線と、前記第2メモリセルに固有に接続されるワード線との間に設けられる半導体記憶装置。付記6付記5に記載の半導体記憶装置において、前記第1メモリセルは、前記第1トランジスタと前記第2トランジスタを備え、前記第2メモリセルは、長手方向が前記列方向と異なる方向である導電層の両端に接続された第3下部端子と第4下部端子を有する磁気抵抗素子と、ドレインが前記第3下部端子に接続され、ゲートが前記第2ワード線に接続される第3トランジスタと、ドレインが前記第4下部端子に接続され、ゲートが前記第1ワード線に接続される第4トランジスタとを備える半導体記憶装置。付記7付記1から6のいずれか1項に記載の半導体記憶装置において、前記複数のメモリセルと前記第1ワード線と前記第2ワード線とを備えるメモリアレイと、前記第1ワード線及び前記第2ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダとを具備し、前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第1ワード線及び前記第2ワード線を活性化し、他のワード線を非活性化する半導体記憶装置。付記8付記1から4のいずれか1項に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれは、前記列方向に延設された第3ワード線と、ドレインが前記第1下部端子に接続され、ゲートが前記第2ワード線に接続される第3トランジスタと、ドレインが前記第2下部端子に接続され、ゲートが前記第3ワード線に接続される第4トランジスタとを更に備え、前記第2ワード線は、前記第1ワード線と前記第3ワード線との間に設けられ、前記複数のメモリセルにおいて、第1メモリセルに対して行方向正側に隣接する第2メモリセルと前記第1メモリセルは、前記第3ワード線に共通接続され、前記第1メモリセルに対して行方向負側に隣接する第3メモリセルと前記第1メモリセルは、前記第1ワード線に共通接続される半導体記憶装置。付記9付記8に記載の半導体記憶装置において、前記第1トランジスタは、前記第1下部端子の下層に形成され、ドレインとして機能する第1拡散層と、前記行方向第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第2拡散層とを備え、前記第1ワード線は、前記第1拡散層と第2拡散層との間の基板上に設けられ、前記第1トランジスタのゲートとして機能し、前記第2トランジスタは、前記第2下部端子の下層に形成され、ドレインとして機能する第3拡散層と、前記第1の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第4拡散層とを備え、前記第2ワード線は、前記第3拡散層と第4拡散層との間の基板上に設けられ、前記第2トランジスタのゲートとして機能する前記第3トランジスタは、ドレインとして機能する前記第1拡散層と、前記第1の向きとは逆の第2の向きに前記第1拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第5拡散層とを備え、前記第2ワード線は、前記第1拡散層と第5拡散層との間の基板上に設けられ、前記第3トランジスタのゲートとして機能し、前記第4トランジスタは、前記第2下部端子の下層に形成され、ドレインとして機能する第3拡散層と、前記第2の向きに前記第3拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第6拡散層とを備え、前記第1ワード線は、前記第3拡散層と第6拡散層との間の基板上に設けられ、前記第4トランジスタのゲートとして機能する半導体記憶装置。付記10付記8又は9に記載の半導体記憶装置において、前記複数のメモリセルと前記第1ワード線と前記第2ワード線と前記第3ワード線とを備えるメモリアレイと、前記第1ワード線、前記第2ワード線、及び前記第3ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダとを具備し、前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第1ワード線、前記第2ワード線、及び前記第3ワード線を活性化し、他のワード線を非活性化する半導体記憶装置。付記11付記1から10のいずれか1項に記載の半導体記憶装置において、前記導電層の長手方向と前記列方向とのなす角度は45度である半導体記憶装置。付記12列方向に第1ワード線を延設するステップと、前記列方向に第2ワード線を延設するステップと、前記列方向及び前記列方向に直行する行方向に複数のメモリセルを配置するステップと、を具備し、前記複数のメモリセルを配置するステップは、第1下部端子と第2下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、ドレインが前記第1下部端子に接続され、ゲートが前記第1ワード線に接続される第1トランジスタを形成するステップと、ドレインが前記第2下部端子に接続され、ゲートが前記第2ワード線に接続される第2トランジスタを形成するステップとを備え、前記磁気抵抗素子を形成するステップは、両端が前記第1下部端子と前記第2下部端子に接続され、長手方向が前記列方向と異なる方向となるように導電層を形成するステップを備え、前記複数のメモリセルにおいて行方向に隣接する少なくとも2つのメモリセルのそれぞれの前記第1トランジスタのゲートは、共通の前記第1ワード線に接続される半導体記憶装置の製造方法。付記13付記12に記載の半導体記憶装置の製造方法において、前記第1トランジスタを形成するステップは、ドレインとして機能する第1拡散層を前記第1下部端子の下層に形成するステップと、前記行方向第1の向きに前記第1拡散層から所定の間隔離隔した位置に、ソースとして機能する第2拡散層を形成するステップとを備え、前記第2トランジスタを形成するステップは、ドレインとして機能する第3拡散層を前記第2下部端子の下層に形成するステップと、前記第1の向きに前記第1拡散層から所定の間隔離隔した位置に、ソースとして機能する第4拡散層を形成するステップとを備え、前記磁気抵抗素子を形成するステップは、前記第1拡散層上に前記第1下部端子を形成するステップと、前記第2拡散層上に前記第2下部端子を形成するステップとを備え、前記第1ワード線を延設するステップは、前記第1拡散層と前記第2拡散層との間の基板上に、前記第1トランジスタのゲートとして前記第1ワード線を形成するステップを備え、前記第2ワード線を延設するステップは、前記第3拡散層と前記第4拡散層との間の基板上に、前記第2トランジスタのゲートとして機能する前記第2ワード線を形成するステップを備える半導体記憶装置の製造方法。付記14付記12に記載の半導体記憶装置の製造方法において、前記列方向に第3ワード線を延設するステップと、ドレインが前記第1下部端子に接続され、ゲートが前記第2ワード線に接続される第3トランジスタを形成するステップと、ドレインが前記第2下部端子に接続され、ゲートが前記第3ワード線に接続される第4トランジスタを形成するステップと前記第2ワード線は、前記第1ワード線と前記第3ワード線との間に設けられ、前記複数のメモリセルにおいて、第1メモリセルに対して行方向正側に隣接する第2メモリセルと前記第1メモリセルは、前記第3ワード線に共通接続され、前記第1メモリセルに対して行方向負側に隣接する第3メモリセルと前記第1メモリセルは、前記第1ワード線に共通接続される半導体記憶装置の製造方法。付記15付記14に記載の半導体記憶装置の製造方法において、前記第1トランジスタを形成するステップは、ドレインとして機能する第1拡散層を前記第1下部端子の下層に形成するステップと、前記行方向第1の向きに前記第1拡散層から所定の間隔離隔した位置に、ソースとして機能する第2拡散層を形成するステップとを備え、前記第2トランジスタを形成するステップは、ドレインとして機能する第3拡散層を前記第2下部端子の下層に形成するステップと、前記第1の向きに前記第1拡散層から所定の間隔離隔した位置に、ソースとして機能する第4拡散層を形成するステップとを備え、前記第3トランジスタを形成するステップは、ドレインとして機能する前記第1拡散層を形成するステップと、前記第1の向きとは逆の第2の向きに前記第1拡散層から所定の間隔離隔した位置に、ソースとして機能する第5拡散層を形成するステップとを備え、前記第4トランジスタを形成するステップは、ドレインとして機能する前記第3拡散層を前記第2下部端子の下層に形成するステップと、前記第2の向きに前記第3拡散層から所定の間隔離隔した位置に、ソースとして機能する第6拡散層を形成するステップとを備え、前記磁気抵抗素子を形成するステップは、前記第1拡散層上に前記第1下部端子を形成するステップと、前記第2拡散層上に前記第2下部端子を形成するステップとを備え、前記第1ワード線を延設するステップは、前記第1拡散層と前記第2拡散層との間、及び前記第1拡散層と前記第5拡散層との間の基板上に、前記第1トランジスタのゲートとして前記第1ワード線を形成するステップを備え、前記第2ワード線を延設するステップは、前記第3拡散層と第4拡散層との間、及び前記第3拡散層と前記第6拡散層との間の基板上に、前記第2トランジスタのゲートとして機能する前記第2ワード線を形成するステップを備え、半導体記憶装置の製造方法。尚、本出願は、日本出願番号2010-277866に基づき、日本出願番号2010-277866における開示内容は引用により本出願に組み込まれる。