"入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、同期期間と比較して小さくするよう制御する制御手段とを備えることを特徴とするCDR回路。請求項1に記載のCDR回路において、さらに、前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器を備え、前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力し、前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするCDR回路。請求項1または2に記載のCDR回路において、前記制御手段は、可変減衰器、スイッチ、可変利得増幅器のいずれかであることを特徴とするCDR回路。請求項1乃至3のいずれか1項に記載のCDR回路において、前記制御手段は、前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所定の周期で変化するよう制御することを特徴とするCDR回路。請求項1乃至4のいずれか1項に記載のCDR回路において、前記制御手段は、所望のデータレート以外の入力データが入力されているときに、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所望のデータレートの入力データの同期信号期間と比較して小さくするよう制御することを特徴とするCDR回路。請求項1乃至5のいずれか1項に記載のCDR回路において、さらに、前記第1の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1の電圧制御発振器に入力する周波数制御回路を備え、前記周波数制御回路は、前記第1の電圧制御発振器の出力と参照クロックとの周波数差を比較して前記周波数制御信号を出力する周波数比較器からなることを特徴とするCDR回路。請求項1乃至6のいずれか1項に記載のCDR回路において、さらに、前記制御手段の動作を制御する切替信号を生成する切替信号生成手段を備えることを特徴とするCDR回路。請求項2に記載のCDR回路において、前記第1の電圧制御発振器と前記第2の電圧制御発振器とは、同一の構成であることを特徴とするCDR回路。請求項2に記載のCDR回路において、前記制御手段は、前記ゲーティング回路の前段、前記ゲーティング回路の出力と前記第2の電圧制御発振器の入力との間、前記第2の電圧制御発振器の出力と前記第1の電圧制御発振器の入力との間のいずれかに配置されることを特徴とするCDR回路。請求項2に記載のCDR回路において、さらに、前記第2の電圧制御発振器の出力と前記第1の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするCDR回路。請求項6に記載のCDR回路において、さらに、前記周波数制御信号により発振周波数が制御される第3の電圧制御発振器を備え、前記第1の電圧制御発振器の出力の代わりに、前記第3の電圧制御発振器の出力を前記周波数比較器に入力し、前記周波数制御信号を前記第1、第2の電圧制御発振器にも入力することを特徴とするCDR回路。図11に示した従来構成によれば、入力データ4との同期を瞬時に確立することができる。ただし、この瞬時応答特性は、再生クロック7の位相を入力データ4の位相に常時合わせることを意味するので、入力データ4にジッタがあると、そのジッタがそのまま再生クロック7および再生データ6に現れてしまうという問題点があった。図11に示した従来構成は、この問題点の解消も狙っている。VCO12には、G-VCO11から出力される、入力データと位相の合ったクロック信号と、VCO12自身の出力である再生クロック7とが重ね合せて入力される。このため、再生クロック7の位相はVCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG-VCO11の出力の影響が低減される。さらに、G-VCO11とVCO12との間にバッファ増幅器14を設けることにより、G-VCO11からの信号を減衰させているため、再生クロック7の位相に与えるG-VCO11の影響がより一層低減される。こうして、図11に示した従来構成では、入力データ4のジッタに応じてG-VCO11の出力クロックのジッタが増大した場合においても、VCO12が影響を受け難くなるので、再生クロック7のジッタを低減することができる。しかしながら、図11に示した従来構成では、ジッタの抑圧と引き換えに、入力データ4に対する瞬時応答特性が喪失し、応答時間が長くなってしまうという問題点があった。つまり、ジッタの抑圧と応答時間とは、トレードオフの関係にある。したがって、図11に示した従来構成のように、G-VCO11のVCO12に対する影響をある一定の条件に固定してしまうと、ジッタの抑圧と応答時間の短縮とを両立させることが困難になる。本発明の目的は、上記従来の問題点を解決し、安定したクロック再生を損なうことなくジッタの抑圧と応答時間の短縮とを両立させ、低ジッタなクロック再生が可能な高速応答のCDR回路を提供することにある。本発明のCDR回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、同期期間と比較して小さくするよう制御する制御手段とを備えることを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器を備え、前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力し、前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするものである。また、本発明のCDR回路の1構成例において、前記制御手段は、可変減衰器、スイッチ、可変利得増幅器のいずれかであることを特徴とするものである。また、本発明のCDR回路の1構成例において、前記制御手段は、前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所定の周期で変化するよう制御することを特徴とするものである。また、本発明のCDR回路の1構成例において、前記制御手段は、所望のデータレート以外の入力データが入力されているときに、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所望のデータレートの入力データの同期信号期間と比較して小さくするよう制御することを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記第1の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1の電圧制御発振器に入力する周波数制御回路を備え、前記周波数制御回路は、前記第1の電圧制御発振器の出力と参照クロックとの周波数差を比較して前記周波数制御信号を出力する周波数比較器からなることを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記制御手段の動作を制御する切替信号を生成する切替信号生成手段を備えることを特徴とするものである。また、本発明のCDR回路の1構成例において、前記第1の電圧制御発振器と前記第2の電圧制御発振器とは、同一の構成である。また、本発明のCDR回路の1構成例において、前記制御手段は、前記ゲーティング回路の前段、前記ゲーティング回路の出力と前記第2の電圧制御発振器の入力との間、前記第2の電圧制御発振器の出力と前記第1の電圧制御発振器の入力との間のいずれかに配置されることを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記第2の電圧制御発振器の出力と前記第1の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記周波数制御信号により発振周波数が制御される第3の電圧制御発振器を備え、前記第1の電圧制御発振器の出力の代わりに、前記第3の電圧制御発振器の出力を前記周波数比較器に入力し、前記周波数制御信号を前記第1、第2の電圧制御発振器にも入力することを特徴とするものである。本発明によれば、入力データのデータ信号期間の少なくとも一部において、ゲーティング回路の出力パルスが再生クロックに与える影響を、同期期間と比較して小さくするよう制御することにより、ジッタを含んだ入力データに対しても、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロックのジッタ抑圧とを両立させることができ、受信感度の向上ならびにPONシステムの伝送効率向上に寄与することができる。また、本発明では、所望のデータレート以外の入力データが入力されているときに、ゲーティング回路の出力パルスが再生クロックに与える影響を、所望のデータレートの入力データの同期信号期間と比較して小さくするよう制御することにより、入力データに異レート信号や雑音が含まれる場合においても、高速なクロック同期確立と再生クロックのジッタ抑圧の両立が可能になる。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。なお本発明では、特に指定が無い場合は、入力データがバースト信号のときは同期信号期間プリアンブル期間を同期期間とし、その後に続くデータ区間をデータ信号期間とする。入力データが連続信号のときは再生クロックの同期を取り直すのに使用する連続信号の一部区間のことを同期期間とし、それ以外をデータ信号期間とする。図1は本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、データ識別回路となるF/F3と、クロック再生回路30aとから構成される。クロック再生回路30aは、ゲーティング回路10と、G-VCO11と、VCO12と、可変減衰器16と、周波数比較器24と、分周器25とから構成される。本実施の形態は、CDR回路において、G-VCO11の出力とVCO12の入力との間に制御手段となる可変減衰器16を設け、この可変減衰器16の減衰量を適応制御することを最も主要な特徴とする。図2はゲーティング回路10の構成の1例を示す回路図である。ゲーティング回路10は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたNAND100と、NAND100の出力を入力とするインバータ101と、インバータ101の出力を入力とするインバータ102と、一方の入力端子に入力データが入力され、他方の入力端子にインバータ102の出力が入力されるNAND103とから構成される。周波数比較器24と分周器25とは、周波数制御信号8を生成する周波数同期ループを構成している。分周器25は、VCO12から出力される再生クロック7を1/16に分周する。周波数比較器24は、分周器25から出力される1/16分周信号の周波数と、入力データレート周波数の1/16の周波数の参照クロック5との周波数差を反映した電圧周波数制御信号8を生成する。こうして、周波数比較器24と分周器25とにより、再生クロック7の分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号8は、VCO12のみならずG-VCO11の周波数制御端子にも入力される。ここで、好ましくは、VCO12は、G-VCO11と同一の回路構成を有する。G-VCO11およびVCO12は、例えば非特許文献2に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。図3はG-VCO11とVCO12の構成の1例を示す回路図である。G-VCO11は、一方の入力端子にゲーティング回路10の出力が入力され、他方の入力端子にG-VCO11の出力が入力されるNAND110と、NAND110の出力を入力とするインバータ111と、インバータ111の出力を入力とするインバータ112と、一端がインバータ111の出力端子およびインバータ112の入力端子に接続され、他端の容量制御端子がG-VCO11の周波数制御端子に接続された可変容量113とから構成される。VCO12は、一方の入力端子がプルアップされ、他方の入力端子VCO12の入力端子に可変減衰器16から出力されるクロックとVCO12の出力である再生クロック7とが入力されるNAND120と、NAND120の出力を入力とするインバータ121と、インバータ121の出力を入力とし、再生クロック7を出力するインバータ122と、一端がインバータ121の出力端子およびインバータ122の入力端子に接続され、他端の容量制御端子がVCO12の周波数制御端子に接続された可変容量123とから構成される。以上のような構成のG-VCO11の周波数制御端子とVCO12の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G-VCO11とVCO12の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30に、クロック周波数と同一のデータレート周波数の入力データ4が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。次に、本実施の形態のCDR回路の動作を説明する。図4A~図4Fは本実施の形態のCDR回路の動作を説明するタイミングチャートである。なお、図4Bは入力データ4にジッタが有る場合のG-VCO11の出力を示し、図4Cは入力データ4にジッタが無い場合のG-VCO11の出力を示している。図4Eの可変減衰器16の出力および図4Fの再生クロック7は、入力データ4にジッタが有る場合のG-VCO11の出力を基に記載されたものである。ゲーティング回路10は、入力データ4が0から1に遷移したときに立ち下がり、例えばT/2Tは入力データ4の周期後に立ち上がる幅がT/2のエッジパルスを出力する。G-VCO11は、入力データ4と等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路10から出力されるエッジパルスにより制御される。すなわち、G-VCO11は、ゲーティング回路10から値が0のエッジパルスが出力されたときはリセットされ0を出力し、エッジパルスの出力が終了してゲーティング回路10の出力が1になった途端に発振を始め、ゲーティング回路10の出力が1の間は発振を続ける。こうして、G-VCO11においては、出力クロックの位相が入力データ4の位相と瞬時に合うように調整される。この位相調整は、入力データ4にジッタが含まれる場合、このジッタがそのままG-VCO11の出力に伝達されることを意味する。G-VCO11の出力クロックは、可変減衰器16の入力端子に入力される。そして、このクロックは、可変減衰器16で減衰され、VCO12の入力端子に入力される。VCO12は、G-VCO11と同様に、周波数制御端子に周波数制御信号8が供給されることにより、入力データ4と等しい周波数の再生クロック7を出力する。VCO12には、G-VCO11から出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、G-VCO11の出力クロックの位相と合うようにすなわち、入力データ4の位相と合うように調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG-VCO11の出力の影響が低減される。このG-VCO11の影響は、可変減衰器16の減衰量を変えることで調整することができる。切替信号9の電圧に応じて減衰量を可変にできる可変減衰器16は、公知のようにトランジスタ回路などで容易に実現することができ、可変減衰量を20dB程度以上とすることも容易である。可変減衰器16の減衰量を適応制御すれば、再生クロック7のジッタの抑圧と入力データ4に対する応答時間の短縮とを両立させることができる。つまり、VCO12へのジッタの伝達が多少大きくても応答時間の短縮を優先したい場合には可変減衰器16の減衰量を小さくし、ジッタの抑圧を優先したい場合には減衰量を大きくするように制御すればよい。例えば図4Aに示したように同期信号とデータ信号とからなるバースト信号が入力データ4として入力された場合に、CDR回路に必要とされる条件は、同期信号期間内にクロック同期を完了することと、データ信号期間内で再生クロックのジッタが小さいことである。本実施の形態のCDR回路では、可変減衰器16の減衰量を同期信号期間とデータ信号期間で切り替えることにより、このような要求条件を満たすことができる。図4Dに示すように可変減衰器16に与える切替信号9を、同期信号期間においてH減衰量小とし、データ信号期間においてL減衰量大とすれば、G-VCO11の出力に入力データ4のジッタがほぼそのまま伝達された場合であっても、同期信号期間では入力データ4に対する高速応答特性を維持することができ、データ信号期間内では低ジッタ特性を有する再生クロック7を出力することができる。データ信号期間内で低ジッタ特性を実現できる理由は、可変減衰器16の減衰量が大きい場合、VCO12への入力信号において、周波数同期ループで安定化された低ジッタのVCO12自身の帰還信号が占める割合を大きくできるためである。可変減衰器16の減衰量制御に必要な切替信号9は、図示しない切替信号生成手段から供給してもらうことができる。切替信号生成手段としては、例えばPONシステムの通信タイミング制御機能を有し、同期信号とデータ信号の受信期間を把握する機能を有するMACMediaAccessControlがある例えば非特許文献1参照。以上のように、本実施の形態では、ジッタを含んだ入力データ4に対しても、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロック7のジッタ抑圧の両立が可能になるため、PONシステムの伝送効率向上とダイナミックレンジの拡大を図ることができる。なお、可変減衰器16に与える切替信号9のH減衰量小からL減衰量大への切替タイミングは、必ずしも同期信号の終了時と一致させる必要はなく、同期信号の期間中であればどのタイミングであっても構わない。切換信号9がH減衰量小を保持している期間が、最低でも可変減衰器16の後段にあるVCO12がG-VCO11の出力に基づいて同期するのに要する時間に相当する期間だけあればよく、それ以後なら同期信号の終了前でも切換信号9をL減衰量大へ切り換えてかまわない。また、可変減衰器16は、通過振幅を可変にできるものであればよく、後述する実施の形態で説明するスイッチや可変利得増幅器であっても構わない。また、分周器25の分周比は、16に限定されることなく、64などその他の分周比であっても構わない。つまり、再生クロック7を1/nnは正の整数に分周する分周器25を使用する場合、周波数比較器24に入力データ4のデータレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。図5は本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のCDR回路は、F/F3と、クロック再生回路30bとから構成される。図1に例示した第1の実施の形態との相違は、可変減衰器16の代わりに、G-VCO11の出力とVCO12の入力との間に制御手段となるスイッチ20を設け、スイッチ20のオン/オフを適応制御するようにしたことである。本実施の形態のCDR回路の動作を第1の実施の形態との相違を中心に以下に説明する。図6A~図6Gは本実施の形態のCDR回路の動作を説明するタイミングチャートである。なお、図6Aはジッタが有る場合の入力データ4を示し、図6Bはジッタが無い場合の入力データ4を示している。図6Cのゲーティング回路10の出力、図6DのG-VCO11の出力、図6Fのスイッチ20の出力、および図6Gの再生クロック7は、全て入力データ4にジッタが有る場合について記載されたものである。ゲーティング回路10は、入力データ4が0から1に遷移したときに立ち下がり、例えばT/2Tは入力データ4の周期後に立ち上がる幅がT/2のエッジパルスを出力する。G-VCO11は、ゲーティング回路10から値が0のエッジパルスが出力されたときはリセットされ0を出力し、エッジパルスの出力が終了してゲーティング回路10の出力が1になった途端に発振を始め、ゲーティング回路10の出力が1の間は発振を続ける。こうして、G-VCO11においては、出力クロックの位相が入力データ4の位相と瞬時に合うように調整される。VCO12には、G-VCO11から出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、入力データ4の位相と合うように調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG-VCO11の出力の影響が低減される。ここまでの動作は第1の実施の形態と同様である。本実施の形態では、このG-VCO11の出力の影響をスイッチ20のオン/オフで調整することができる。スイッチ20は、公知のように半導体スイッチなどで容易に実現することができ、第1の実施の形態で用いた可変減衰器と比較すると、一般的に通過特性と遮断特性との比を大きくできるという特徴がある。スイッチ20のオン/オフを適応制御すれば、再生クロック7のジッタの抑圧と入力データ4に対する応答期間の短縮とを両立させることができる。つまり、VCO12へのジッタの伝達が多少大きくても応答時間の短縮を優先したい場合にはスイッチ20をオンし、ジッタの抑圧を優先したい場合にはスイッチ20をオフするように制御すればよい。例えば図6Aに示したようにジッタを含んだ連続データが入力データ4として入力された場合においても、後述するようにスイッチ20の適応制御で再生クロック7のジッタを抑圧することが可能になる。なお、図6A~図6Gに示した期間は、完全に連続した連続データ信号期間の一部や、図4A~図4Fに示したバースト信号におけるデータ信号期間の一部などに相当する。ジッタを含んだ入力データ4が入力されると、ゲーティング回路10は、そのジッタを反映したエッジパルスを出力する。このエッジパルスで制御されるG-VCO11は、入力データ4のジッタを反映したクロックを出力する。ここで、図6Eに示したように、再生クロック周期の10回に1回の割合でスイッチ20をオンできるような切替信号9を入力すると、スイッチ20は、再生クロック周期の10回に1回の割合でG-VCO11からのパルスを出力し、その他の期間ではほぼ完全に出力をオフにする。このような所定の周期で動作を切り替えるための切替信号9は、システムクロックや再生クロック7を基に図示しない切替信号生成手段によって生成することができる。スイッチ20からの出力をVCO12に入力すると、再生クロック周期の10回に1回の割合で再生クロック7のタイミングが入力データ4のタイミングに合うように制御される。G-VCO11からのパルスがVCO12に入力されない残りのクロック周期においては、再生クロック7のタイミングが入力データ4のタイミングに合った位相状態を保持するようにVCO12は動作する。この位相状態の保持は、VCO12の発振周波数安定度に依存する。VCO12には、周波数同期ループからの周波数制御信号8が供給されているため、G-VCO11からの入力がない場合においても、常時その発振周波数が入力データレート周波数に安定化されている。したがって、再生クロック周期の10回中9回、スイッチ20がオフになっても、ジッタの小さい安定した再生クロック7を出力し続けることができる。以上の効果により、本実施の形態では、再生クロック周期の10回に1回の割合で入力データ4と再生クロック7の同期を確立し、それ以外の期間では同期確立時のタイミングを保持したジッタの少ない再生クロック7を出力することが可能になり、第1の実施の形態と同様の効果を得ることができる。本実施の形態では、再生クロック7のジッタ抑圧により、PONシステムのダイナミックレンジ拡大に貢献することできる。なお、切替信号9でスイッチ20をオンする頻度は、再生クロック周期の10回中1回に限定されることなく、10回中2回や、16回中1回など如何様に設定しても構わない。また、入力データ4として図4Aに示したようなバースト信号が入力される場合には、図6A~図6Gで説明したスイッチ20のオン/オフ制御をデータ信号期間のみに限定して、同期信号期間の一部または全てにおいてスイッチ20を常時オンにするようにしても構わない。データ信号期間においてスイッチ20をオン/オフし、同期信号期間においてスイッチ20を常時オンにする切替信号9は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段は、第1の実施の形態で説明したMAC例えば非特許文献1参照と、ゲート回路によって実現することができる。ゲート回路は、MACから出力される、同期信号期間およびデータ信号期間の時期を示すタイミング指定信号第1の実施の形態の切替信号と、再生クロック7またはシステムクロックとを論理演算して切替信号9を生成する。また、スイッチ20の代わりに、第1の実施の形態で説明した可変減衰器16や後述する実施の形態中に例示した可変利得増幅器を適用しても構わない。また、第1の実施の形態で説明したとおり、本実施の形態の分周器25の分周比は、16に限定されることなく、64などその他の分周比であっても構わない。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。図7は本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図5と同一の構成には同一の符号を付してある。本実施の形態のCDR回路は、F/F3と、クロック再生回路30cとから構成される。図5に例示した第2の実施の形態との相違は、ゲーティング回路10の出力とG-VCO11の入力との間に制御手段となるスイッチ26を設けたことと、G-VCO11の出力とVCO12の入力との間にバッファ増幅器14を設けたことである。バッファ増幅器14は、図11に示した従来例と同様に、G-VCO11からの信号を減衰させるため、再生クロック7の位相に与えるG-VCO11の出力の影響を大幅に低減することができる。このため、入力データ4のジッタに応じてG-VCO11の出力クロックのジッタが増大した場合においても、影響を受け難くなり、再生クロック7のジッタを低減することができる。本実施の形態のCDR回路の動作を第2の実施の形態との相違を中心に以下に説明する。図8A~図8Eは本実施の形態のCDR回路の動作を説明するタイミングチャートである。1Gbpsと10Gbpsの2種類の加入者側装置OpticalNetworkUnit、以下、ONUとするを1台の局舎側終端装置OpticalLineTerminal、以下、OLTとするに接続するようなデュアルレートPONシステムにおいては、入力データ4としてCDR回路が最適に動作する所望のデータレートの信号の他に、データレートの異なる信号異レート信号も含まれる。例えば1Gbps用のCDR回路にとっては10Gbpsのデータレートの信号は異レート信号であり、10Gbps用のCDR回路にとっては1Gbpsのデータレートの信号は異レート信号である。このような異レート信号が本実施の形態のCDR回路にそのまま入力されると、異レート信号のデータレートに相当するパルスがG-VCO11から出力され、VCO12の発振周波数をそのパルスに従うよう制御しようとする。この結果、周波数同期が外れ、VCO12の発振周波数が大幅にずれてしまうと、直後に所望のデータレートの信号が入力された場合に応答時間が非常に長くなってしまうという事態が生じる。このような事態は、無信号期間中に光受信回路から雑音が出力されている場合にも起こり得る。本実施の形態のスイッチ26は、このような事態を回避するために適用される。つまり、図8Dに示すように異レート信号が入力されるときはスイッチ26をオフにし、所望のデータレートの信号が入力されるときのみスイッチ26をオンにするように制御すれば、G-VCO11およびVCO12に対する異レート信号の影響を排除することができる。このようなスイッチ26の切替制御に必要な切替信号19は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段としては、ビットレートを表す切替信号19ビットレート判定信号を出力するMACがある。なお、スイッチ26がオフの期間中、VCO12の発振周波数は周波数同期ループで所望のデータレート周波数になるよう調整され続けているため、スイッチ26のオン直後に入力される所望のデータレートの入力データ4に対しても高速に応答することができる。さらに、バッファ増幅器14を用いることにより、再生クロック7のジッタを低減することができる。以上のように、本実施の形態では、入力データ4に異レート信号や雑音が含まれる場合においても、高速なクロック同期確立と再生クロック7のジッタ抑圧の両立が可能になるため、PONシステムの伝送効率向上とダイナミックレンジの拡大を図ることができる。なお、スイッチ26を、ゲーティング回路10の出力ではなく、ゲーティング回路10の入力に設けるようにしてもよい。また、CDR回路からバッファ増幅器14を取り除き、G-VCO11の出力とVCO12の入力とを直結した形態であっても構わない。バッファ増幅器14を取り除いた場合、再生クロック7のジッタ低減量が減少するのと引き換えに、入力データ4に対する応答時間を短縮することができる。バッファ増幅器14の代わりに、第1の実施の形態で説明した可変減衰器16、第2の実施の形態で説明したスイッチ20、あるいは後述する実施の形態中に例示した可変利得増幅器を適用しても構わない。このように構成されたCDR回路に入力データ4として図4Aに示したようなバースト信号が入力される場合には、可変減衰器16やスイッチ20を、同期信号期間の一部または全てにおいて可変減衰器16の減衰量が小またはスイッチ20がオンとなるように制御しても構わない。このような可変減衰器16またはスイッチ20の制御を行うための切替信号は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段は、第1の実施の形態で説明したMAC例えば非特許文献1参照と、ゲート回路によって実現することができる。ゲート回路は、MACから出力されるタイミング指定信号第1の実施の形態の切替信号と、再生クロック7またはシステムクロックとを論理演算して切替信号を生成する。バッファ増幅器14の代わりにスイッチ20を用いる場合には、図6A~図6Gで説明したようにスイッチ20がデータ信号期間中に周期的にオンになるよう制御しても構わない。このように制御することで、ジッタを含んだ入力データ4に対しても、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロック7の低ジッタ化を両立できるため、PONシステムの伝送効率向上とダイナミックレンジの拡大を図ることできる。なお、第1の実施の形態で説明したとおり、分周器25の分周比は、16に限定されることなく、64などその他の分周比であっても構わない。[第4の実施の形態]次に、本発明の第4の実施の形態について説明する。図9は本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図5、図7と同一の構成には同一の符号を付してある。本実施の形態のCDR回路は、F/F3と、クロック再生回路30dとから構成される。図5に例示した第2の実施の形態との相違は、スイッチ20の代わりに、G-VCO11の出力とVCO12の入力との間に制御手段となる可変利得増幅器15を設け、可変利得増幅器15の利得を適応制御するようにしたことと、周波数比較器24の出力と分周器25の入力との間にVCO13を追加し、周波数同期ループをVCO13と周波数比較器24と分周器25で構成し、この周波数同期ループで生成した周波数制御信号8をG-VCO11およびVCO12に供給するようにしたことである。なお、可変利得増幅器15は、図11に示した従来例におけるバッファ増幅器の機能も兼ねている。本実施の形態のCDR回路の動作を第2の実施の形態との相違を中心に以下に説明する。図9のCDR回路におけるVCO13は、好ましくはG-VCO11、VCO12と同一の回路構成を有する。G-VCO11、VCO12の構成は、第1の実施の形態で説明したとおりである。VCO13は、G-VCO11と同様のタイミング制御用ゲート回路の一方の入力端子をプルアップし、タイミング制御用ゲート回路の他方の入力端子にVCO13の出力を帰還するようにしたものである。周波数比較器24と分周器25とは、周波数制御信号8を生成する周波数同期ループを構成している。分周器25は、VCO13から出力される再生クロック7を1/16に分周する。周波数比較器24は、分周器25から出力される1/16分周信号の周波数と、入力データレート周波数の1/16の周波数の参照クロック5との周波数差を反映した電圧周波数制御信号8を生成し、VCO13の周波数制御端子に入力する。こうして、周波数比較器24と分周器25とにより、再生クロック7の分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。以上のような構成のG-VCO11の周波数制御端子とVCO12の周波数制御端子とVCO13の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G-VCO11とVCO12,13の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30dに、クロック周波数と同一のデータレート周波数の入力データ4が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。図5に例示した第2の実施の形態と比較するとVCO13の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルスの通過経路から切り離すことができるので、異レート信号が入力された場合であっても、常時安定した周波数制御信号8を出力することが可能になる。ゲーティング回路10とG-VCO11とVCO12の動作は第1、第2の実施の形態と同様であるので、説明は省略する。本実施の形態では、G-VCO11の出力の影響を可変利得増幅器15の利得通過特性を変えることで調整することができる。可変利得増幅器15は、公知のようにトランジスタ回路などで容易に実現することができる。可変利得増幅器15の利得を適応制御すれば、再生クロック7のジッタの抑圧と入力データ4に対する応答期間の短縮とを両立させることができる。つまり、VCO12へのジッタの伝達が多少大きくても応答時間の短縮を優先したい場合には可変利得増幅器15の利得を大きくし、ジッタの抑圧を優先したい場合には利得を小さくするように制御すればよい。次に、本実施の形態の具体的な動作を図10A~図10Hのタイミングチャートで説明する。図10Aはジッタが有る場合の入力データ4を示し、図10Bはジッタが無い場合の入力データ4を示している。図10A、図10Bの入力データ4の直上に記載された数字は、パルスの番号を示している。図10Cのゲーティング回路10の出力、図10DのG-VCO11の出力、図10Fの可変利得増幅器15の出力、および図10Gの再生クロック7は、全て入力データ4にジッタが有る場合について記載されたものである。また、図10Hの再生クロック7は、入力データ4にジッタが無い場合について記載されたものである。図10A~図10Hでは、連続したデータが入力される期間のみに限定して動作を説明する。この図10A~図10Hに示した期間は、完全に連続した連続データ信号期間の一部や、図4A~図4Fに示したバースト信号におけるデータ信号期間の一部などに相当する。ジッタを含んだ入力データ4が入力されると、ゲーティング回路10は、そのジッタを反映したエッジパルスを出力する。このエッジパルスで制御されるG-VCO11は、入力データ4のジッタを反映したクロックを出力する。図10Aの例では、入力データ4の前半2~10番のパルスで位相が1ビット進み、入力データ4の後半11~18番のパルスで位相が1ビットが遅れ、図10Aの最後のデータ19番のパルスで位相が元に戻るような非常に大きなジッタを含んだ入力データ4が入力されている。G-VCO11は、瞬時応答特性を備えているため、このようなジッタを有する入力データ4が入力された場合においても、このジッタをほぼそのまま反映したジッタの大きなクロックを出力する。本実施の形態では、切替信号29により、ジッタの大きな期間において可変利得増幅器15の利得が小さくなるように制御する。例えば、入力データ4の2番のパルス以降で可変利得増幅器15の利得が小さくなるように制御すると、VCO12から出力される再生クロック7のジッタを低減することができる。この制御により、例えば可変利得増幅器15の出力振幅を半減させた場合、G-VCO11からVCO12へ出力されるクロックの振幅も半減できる。VCO12には、G-VCO11から出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、G-VCO11からのクロックの振幅を半減させると、再生クロック7の位相に与えるG-VCO11の出力の影響を低減することができる。このため、入力データ4のジッタに対するVCO12の応答すなわち、ジッタへの追随が緩やかになり、結果として再生クロック7のジッタを低減することができる。本実施の形態では、例えば遠距離に設置されたONUからの信号を受信する際に、可変利得増幅器15の利得を適応制御することで、PONシステムのダイナミックレンジの拡大を図ることができる。可変利得増幅器15の利得制御に必要な切替信号29は、図示しない切替信号生成手段から供給してもらうことができる。切替信号生成手段としては、例えばアイモニタ回路がある。アイモニタ回路は、F/F3から出力される再生データ6を入力とする。再生クロック7のジッタが増加すると、再生データ6のアイパターンの開口面積が低下する。そこで、アイモニタ回路は、再生データ6のアイパターンを測定し、アイパターン開口率を演算して、アイパターン開口率が基準値よりも小さい場合は、可変利得増幅器15の利得を低下させる切替信号29を生成する。こうして、アイモニタ回路は、アイパターン開口率を演算することで再生クロック7のジッタ量を実質的に検出することができる。アイモニタ回路は、例えば再生データ6のアイパターンを測定するデジタルオシロスコープと、アイパターン開口率を演算してアイパターン開口率と基準値とを比較し、切替信号29を生成するコンピュータとから構成することができる。可変利得増幅器15の切替時の利得は、必ずしも利得最大時の出力振幅から出力振幅を半分とするものに限定されず、出力振幅を1/4とする利得であっても構わない。可変利得増幅器15の代わりに、第1の実施の形態で説明した可変減衰器16を適用しても構わない。また、可変利得増幅器15の代わりに、バッファ増幅器と可変減衰器を用いてもよいし、バッファ増幅器とスイッチを用いてもよいし、バッファ増幅器と可変利得増幅器を用いてもよい。入力データ4として図4Aに示したようなバースト信号が入力される場合には、図10A~図10Hで説明した可変利得増幅器15の利得切替をデータ信号期間のみに限定して、同期信号期間の一部または全てにおいて可変利得増幅器15の利得を最大にするようにしても構わない。データ信号期間においてジッタ量に応じて可変利得増幅器15の利得を切り替え、同期信号期間において可変利得増幅器15の利得を常時最大にする切替信号29は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段は、第1の実施の形態で説明したMAC例えば非特許文献1参照と、上記のアイモニタ回路と、ゲート回路によって実現することができる。ゲート回路は、MACから出力されるタイミング指定信号第1の実施の形態の切替信号と、アイモニタ回路から出力される切替信号と、再生クロック7またはシステムクロックとを論理演算して切替信号29を生成する。このように、同期信号期間において可変利得増幅器15の利得を常時最大にし、データ信号期間においてジッタ量に応じて可変利得増幅器15の利得を切り替えるようにすれば、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロック7のジッタ抑圧の両立が可能になるため、PONシステムの伝送効率向上とダイナミックレンジの拡大を図ることできる。本実施の形態のCDR回路は、図7に例示した第3の実施の形態中のバッファ増幅器14を可変利得増幅器15で置き換えた構成であっても構わない。この場合、G-VCO11およびVCO12に対する異レート信号の影響をスイッチ20の切替制御で除去できるため、VCO13を適用する必要がなくなり、CDR回路の小型化、低消費電力化を図ることができる。第1の実施の形態で説明したとおり、本実施の形態の分周器25の分周比は、16に限定されることなく、64などその他の分周比であっても構わない。また、第1の実施の形態に例示したように、VCO13の出力ではなく再生クロック7を分周器25に入力する形態であっても構わない。なお、ゲーティング回路10は、第1~第4の実施の形態に例示したものに限定されることなく、入力信号が1から0に遷移したときにエッジパルスを出力する形態であっても構わない。"