記憶領域に格納される半導体集積回路を評価するための評価用プログラムを用いた第一のシミュレーションによって得られる、メモリへのアクセスに応じて該メモリ内での対象データに対するアクセスに係る回数情報を用いて、論理的なアクセス回数を計算する計算手段と、前記評価用プログラムを用いて、前記記憶領域に格納される前記半導体集積回路の設計データに従った第二のシミュレーションによって、前記メモリへの実際のアクセス回数を取得する取得手段と、前記実際のアクセス回数が前記論理的なアクセス回数より大きい場合、前記メモリに無駄な電力が有ると判定する無駄電力判定手段とを有することを特徴とする半導体集積回路の低電力設計支援装置。前記評価用プログラムを用いて、前記第一のシミュレーションを実行する性能評価シミュレータを有し、前記評価用プログラムを用いて、前記設計データに従った前記第二のシミュレーションを実行する論理シミュレータを有することを特徴とする請求項1記載の低電力設計支援装置。前記設計データは、イベントカウンタを有し、前記評価用プログラムを用いて、前記イベントカウンタを有する設計データに従って、前記第二のシミュレーションを含む前記第一のシミュレーションを実行する論理シミュレータを有し、前記回数情報は、前記第一のシミュレーションにより前記イベントカウンタが動作することによって抽出され、前記取得手段は、前記第一のシミュレーションから前記実際のアクセス回数を取得することを特徴とする請求項1記載の低電力設計支援装置。前記回数情報は、loadstore回数、キャッシュミス率、MOVEINMOVEOUT回数を含むことを特徴とする請求項1乃至3のいずれか一項記載の低電力設計支援装置。記憶領域に格納される半導体集積回路を評価するための評価用プログラムを用いた第一のシミュレーションによって得られる、メモリへのアクセスに応じて該メモリ内での対象データに対するアクセスに係る回数情報を用いて、論理的なアクセス回数を計算し、前記評価用プログラムを用いて、前記記憶領域に格納される前記半導体集積回路の設計データに従った第二のシミュレーションによって、前記メモリへの実際のアクセス回数を取得し、前記実際のアクセス回数が前記論理的なアクセス回数より大きい場合、前記メモリに無駄な電力が有ると判定することをコンピュータが実行する半導体集積回路の低電力設計支援方法。しかしながら、上述した従来技術では、実際のデータアクセスにおけるRAMの無駄な動作を十分に検出することができていなかった。例えば、RAMから読み出したデータが後続回路に使われたか否かをチェックする検出方法では、RAMの後段の全ての回路を網羅的にチェックすることが困難であり、モニタした回路が無駄なアクセスで動作してその更に後段のモニタしきれなかった回路でデータが捨てられた場合、必要最小限のRAMのread動作回数の論理値を参照していないため、すべての無駄なアクセスを検出できないと言った問題があった。開示の技術は、記憶領域に格納される半導体集積回路を評価するための評価用プログラムを用いた第一のシミュレーションによって得られる、メモリへのアクセスに応じて該メモリ内での対象データに対するアクセスに係る回数情報を用いて、論理的なアクセス回数を計算する計算手段と、前記評価用プログラムを用いて、前記記憶領域に格納される前記半導体集積回路の設計データに従った第二のシミュレーションによって、前記メモリへの実際のアクセス回数を取得する取得手段と、前記実際のアクセス回数が前記論理的なアクセス回数より大きい場合、前記メモリに無駄な電力が有ると判定する無駄電力判定手段とを有する半導体集積回路の低電力設計支援装置として構成される。また、上記課題を解決するための手段として、コンピュータに上記低電力設計支援装置として機能させるためのプログラム、そのプログラムを記録した記録媒体、及び半導体集積回路の低電力設計支援方法とすることもできる。開示の技術では、メモリを構成するRAMへのアクセス回数の論理値を定め、その論理値と、RAMへの実際のアクセス回数との比較によって、メモリ全体で無駄なアクセスが存在するか否かを判定できる。よって、メモリ全体での無駄な電力の有無を判定可能とする。以下、本発明の実施の形態を図面に基づいて説明する。本実施の形態に係る低電力設計支援装置は、例えば、図1に示すようなハードウェア構成を有する。図1は、低電力設計支援装置のハードウェア構成を示す図である。図1において、低電力設計支援装置100は、コンピュータによって制御される装置であって、CPUCentralProcessingUnit11と、メモリユニット12と、表示ユニット13と、出力ユニット14と、入力ユニット15と、通信ユニット16と、記憶装置17と、ドライバ18とを有し、システムバスBに接続される。CPU11は、メモリユニット12に格納されたプログラムに従って低電力設計支援装置100を制御する。メモリユニット12には、RAMRandomAccessMemory及びROMReadOnlyMemory等が用いられ、CPU11にて実行されるプログラム、CPU11での処理に必要なデータ、CPU11での処理にて得られたデータ等を格納する。また、メモリユニット12の一部の領域が、CPU11での処理に利用されるワークエリアとして割り付けられている。表示ユニット13は、CPU11の制御のもとに必要な各種情報を表示する。出力ユニット14は、プリンタ等を有し、利用者からの指示に応じて各種情報を出力するために用いられる。入力ユニット15は、マウス、キーボード等を有し、利用者が低電力設計支援装置100が処理を行なうための必要な各種情報を入力するために用いられる。通信ユニット16は、例えばインターネット、LANLocalAreaNetwork等に接続し、外部装置との間の通信制御をするための装置である。記憶装置17には、例えば、ハードディスクユニットが用いられ、各種処理を実行するプログラム等のデータを格納する。低電力設計支援装置100によって行われる処理を実現するプログラムは、例えば、CD-ROMCompactDiscReadOnlyMemory等の記憶媒体19によって低電力設計支援装置100に提供される。即ち、プログラムが保存された記憶媒体19がドライバ18にセットされると、ドライバ18が記憶媒体19からプログラムを読み出し、その読み出されたプログラムがシステムバスBを介して記憶装置17にインストールされる。そして、プログラムが起動されると、記憶装置17にインストールされたプログラムに従ってCPU11がその処理を開始する。尚、プログラムを格納する媒体としてCD-ROMに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。コンピュータ読取可能な記憶媒体として、CD-ROMの他に、DVDディスク、USBメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであっても良い。また、消費電力解析装置100によって行われる処理を実現するプログラムが、通信ユニット16を介して外部装置から提供されてもよい。図2は、低電力設計支援装置の第一の機能構成例を示す図である。図2において、低電力設計支援装置100は、論理シミュレータ121と、性能評価シミュレータ123と、アクセス数計算部125と、無駄電力有無判定部126等の処理部を有する。CPU11が対応するプログラムを実行することによって、これらの各処理部として機能する。また、低電力設計支援装置100は、メモリユニット12又は/及び記憶装置17の記憶領域170に、設計データ171、評価用プログラム172、実際のアクセス数175を含む論理評価結果173、性能評価結果174、論理的なアクセス数176、判定結果176等の第一の機能構成例における処理を行うためのデータ等を格納する。論理シミュレータ121は、評価用プログラム172を用いて、設計データ171に従って論理シミュレーションを行う処理部である。論理シミュレーションによるRAMマクロへのアクセス回数が抽出されて、実際のアクセス数175として記憶領域170に格納される。性能評価シミュレータ123は、評価用プログラム172を用いて、半導体集積回路を構成する機能ブロックの動作を表すマクロCPUマクロ、RAMマクロ、I/Oマクロ等を含むの性能評価シミュレーションを行う処理部である。性能評価シミュレーションから、RAMマクロに係るLoadstore回数、キャッシュミス率、MOVEINMOVEOUT回数が抽出されて性能評価結果174として記憶領域170に格納される。アクセス数計算部125は、設計データ171と性能評価結果174とを用いて、論理的なRAMマクロのアクセス数を計算して、論理的なアクセス数176として記憶領域170に格納する処理部である。無駄電力有無判定部126は、実際のアクセス数175と、論理的なアクセス数176とを記憶領域170から取得して比較することにより、RAMへのアクセスに関して無駄電力が有ったか否かを判定する処理部である。判定した結果を示す判定結果176が記憶領域170に格納される。記憶領域170に格納された判定結果176が、表示ユニット13に表示されることにより、半導体集積回路の設計者は、低電力化の設計を見直すことができる。設計データ171は、ウェイ数、ライン構造、セル間の入出力関係等を示すデータを含む。評価用プログラム172は、論理シミュレータ121及び性能評価シミュレータ123で動作する評価用のプログラムであり、少なくともRAMマクロに係る動作パタンを含んでいる。また、評価用プログラム172は、各マクロの動作を評価するための動作パタンを含んでいる。論理評価結果173は、論理シミュレータ121が評価用プログラム172を用いて、設計データ171に基づく論理シミュレーションを行うことによって得られた結果を示すデータである。論理評価結果173には、実際のRAMマクロのアクセス数が含まれる。性能評価結果174は、性能評価シミュレータ123が評価用プログラム172を用いて、性能評価シミュレーションを行うことによって得られた結果を示すデータである。性能評価結果174には、RAMマクロへのLoadstore回数、キャッシュミス率、下位のメモリへのMOVEINMOVEOUT回数が含まれる。実際のアクセス数175は、論理シミュレータ121が評価用プログラム172を用いて、設計データ171に基づく論理シミュレーションを行うことによって得られた実際のRAMマクロのアクセス数を示す。論理的なアクセス数176は、性能評価シミュレータ123が評価用プログラム172を用いて、性能評価シミュレーションを行うことによって得られた論理的なRAMマクロのアクセス数を示す。判定結果176は、無駄電力有無判定部126による判定結果を示し、無駄電力が有ると判定されたか、無駄電力が無いと判定されたかを示す。次に、上述した処理部121~126によって行われるRAMアクセスの無駄を判断する処理について説明する。図3は、RAMアクセスの無駄を判断する第一の処理例を説明するためのフローチャート図である。図3では、図2に示す第一の機能構成例における処理例を示している。図3において、性能評価シミュレータ123は、記憶領域170に格納されている評価用プログラム172を入力して、半導体集積回路の性能を評価する性能評価シミュレーションを実行し、その結果を示す性能評価結果174を記憶領域170に格納するステップS11。性能評価シミュレータ123によって評価用プログラム172が実行されている一定の期間において、RAMマクロに係るLoadstore回数、キャッシュミス率、MOVEINMOVEOUT回数が抽出されるため、性能評価結果174にそれらデータが含まれている。性能評価シミュレーションの実行後、アクセス数計算部125は、性能評価結果174からRAMマクロに係るLoadstore回数、キャッシュミス率、MOVEINMOVEOUT回数を取得するステップS12。そして、アクセス数計算部125は、設計データ171を記憶領域170から読み込んでRAMの構成情報を取得して、取得したRAMの構成情報に基づいて、ステップS12で取得したRAMマクロに係るLoadstore回数、キャッシュミス率、MOVEINMOVEOUT回数を用いて、論理的なRAMマクロへのアクセスreadwrite回数を算出するステップS13。算出した論理的なRAMマクロへのアクセスreadwrite回数を示す論理的なアクセス数176を記憶領域170に格納する。一方、論理シミュレータ121は、記憶領域170に格納されている設計データ171と評価用プログラム172とを入力して、設計データ171に従って論理シミュレーションを実行、その結果を示す論理評価結果173を記憶領域170に格納するステップS21。この論理シミュレーションの実行によって、RAMマクロのアクセス数を示す実際のアクセス数175が抽出されるため、論理評価結果173にそのデータが含まれている。性能評価シミュレーションと論理シミュレーションの実行後、無駄電力有無判定部126は、記憶領域170から実際のアクセス数175を読み出して実際のRAMマクロのアクセス数Mに設定するステップS22。また、無駄電力有無判定部126は、記憶領域170から論理的なアクセス数176を読み出して論理的なRAMマクロのアクセス数Nに設定するステップS23。そして、無駄電力有無判定部126は、アクセス数Mがアクセス数Nより大きいか否かを判定し、その判定結果176を記憶領域170に出力して格納するステップS24。アクセス数Mがアクセス数Nより大きい場合、無駄電力有無判定部126は、RAMマクロの動作において無駄電力が有ることを示す判定結果176を記憶領域170に出力する。一方、アクセス数Mがアクセス数N以下である場合、無駄電力有無判定部126は、RAMマクロの動作において無駄電力が無いことを示す判定結果176を記憶領域170に出力する。図3において、ステップS21での論理シミュレーションの実行と、ステップS11での性能評価シミュレーションの実行の順序を問わない。即ち、ステップS11での性能評価シミュレーションの実行前に、論理シミュレーションを実行してもよい。図4は、低電力設計支援装置の第二の機能構成例を示す図である。図4に示す第二の機能構成例において、図2に示す第一の機能構成例と同様の構成部には同様の符号を付し、その説明を省略する。図2の第一の機能構成例との違いは、設計データ171にイベントの統計情報をカウントするイベントカウンタPA17aを内蔵させ、論理シミュレータ121による論理シミュレーションから得られる論理評価結果173のみを用いて、性能評価シミュレータ123を必要とせずに、RAMマクロの無駄電力の有無を判定する点にある。図4に示す第二の機能構成例では、低電力設計支援装置100は、論理シミュレータ121と、アクセス数計算部135と、無駄電力有無判定部126等の処理部を有する。CPU11が対応するプログラムを実行することによって、これらの各処理部として機能する。また、低電力設計支援装置100は、メモリユニット12又は/及び記憶装置17の記憶領域170に、PA17aを有する設計データ171、評価用プログラム172、実際のアクセス数175を含む論理評価結果173、論理的なアクセス数176、判定結果176等の第二の機能構成例における処理を行うためのデータ等を格納する。論理シミュレータ121は、評価用プログラム172を用いて、PA17aを内蔵した設計データ171に従って論理シミュレーションを行う処理部である。アクセス数計算部135は、設計データ171と論理評価結果173とを用いて、論理的なRAMマクロのアクセス数を計算して、論理的なアクセス数176として記憶領域170に格納する処理部である。設計データ171には、Loadstoreの発生、キャッシュミスの発生、MOVEINMOVEOUTの発生を夫々カウントするPA17aが回路的に設計されている。キャッシュミスが発生した回数に基づいてキャッシュミス率が求められ、Loadstore回数、キャッシュミス率、下位のメモリへのMOVEINMOVEOUT回数が、PA情報として論理評価結果173に含まれて、記憶領域170に出力され格納される。次に、上述した処理部121、135、及び126によって行われるRAMアクセスの無駄を判断する処理について説明する。図5は、RAMアクセスの無駄を判断する第二の処理例を説明するためのフローチャート図である。図5では、図4に示す第二の機能構成例における処理例を示している。図5において、論理シミュレータ121は、記憶領域170に格納されているPA17aを内蔵した設計データ171と評価用プログラム172とを入力して、設計データ171に従って論理シミュレーションを実行し、その結果を示す論理評価結果173を記憶領域170に格納するステップS31。論理シミュレータ121によって論理シミュレーションが実行されることにより、PA17aでカウントしたLoadstore回数、キャッシュミス率、MOVEINMOVEOUT回数が抽出されるため、論理評価結果173にそれらデータが含まれている。論理シミュレーションの実行後、アクセス数計算部135は、論理評価結果173からRAMマクロに係るLoadstore回数、キャッシュミス率、MOVEINMOVEOUT回数を取得するステップS32。そして、アクセス数計算部135は、設計データ171を記憶領域170から読み込んでRAMの構成情報を取得して、取得したRAMの構成情報に基づいて、ステップS32で取得したRAMマクロに係るLoadstore回数、キャッシュミス率、MOVEINMOVEOUT回数を用いて、論理的なRAMマクロへのアクセスreadwrite回数を算出するステップS33。算出した論理的なRAMマクロへのアクセスreadwrite回数を示す論理的なアクセス数176を記憶領域170に格納する。その後、無駄電力有無判定部126は、記憶領域170から実際のアクセス数175を読み出して実際のRAMマクロのアクセス数Mに設定するステップS34。また、無駄電力有無判定部126は、記憶領域170から論理的なアクセス数176を読み出して論理的なRAMマクロのアクセス数Nに設定するステップS35。そして、無駄電力有無判定部126は、アクセス数Mがアクセス数Nより大きいか否かを判定し、その判定結果176を記憶領域170に出力して格納するステップS35。次に、図6に示すようなメモリシステム200におけるRAMのアクセス回数の計算例について説明する。図6は、メモリシステムの構成例を示す図である。図6において、メモリシステム200は、L1キャッシュとL2キャッシュとからなる階層構造のメモリシステムである。L1キャッシュを構成するRAMは、ウェイ1~ウェイn毎に分かれ、タグRAMとデータラインRAMとが一体になっているもので、ラインデータを一回で読み出せる構成を有する。また、同一インデックスを有するタグとラインデータの集合を1セットとする。アドレスメモリ61は、アドレスの所定の上位ビットを示すタグと、データラインを指定するインデックスと、バイトオフセットとを有する。各ウェイ1~ウェイnは、インデックス毎に、データラインの有効/無効を示す有効ビットと、アドレスの所定の上位ビットを示すタグと、データが格納されるデータラインとで構成される。各ウェイ1~ウェイnに対応する各比較部62は、アドレスメモリ61のタグと各ウェイ1~ウェイnのインデックスで指定されたタグとを比較する。各ウェイ1~ウェイnに対応する各AND回路62は、対応するウェイのインデックスで指定された有効ビットと比較部62の比較結果との論理積を出力する。OR回路64は、全AND回路62からの出力の論理和を出力し、データのヒット又はミスを示す。n:1マルチプレクサ65は、各AND回路62からの出力に応じてウェイを選択して、インデックスで指定されたデータラインのデータを出力する。バッファ66は、L1キャッシュとL2キャッシュ間で行われるデータの書き込み、読み取り時に一時的にデータを保存するためのメモリである。このメモリシステム200では、L1キャッシュの書き込み方式はライトバック方式とする。また、L1キャッシュはnウェイセットアソシアティブ方式とする。本実施例に係る処理は、L1キャッシュは、必ずしもRAMがウェイ毎に分かれている必要はなく、また、タグRAMとデータRAMとが分離されている構成でも適用でき、一回の読み出しでラインデータの一部を読み出せる構成であっても適用できる。次に、上述したメモリシステム200を例として、無駄電力の有無を判定する方法の適用例を説明する。手順1図3のステップS21、図5のステップS31に相当評価用プログラム172を用いて、設計データ171に従った論理シミュレーションを実行することにより、L1キャッシュを構成するRAMへのアクセス回数Mを取得する。アクセス種別毎の、Read回数MR1、write回数MW1を取得する。なお、本実施例において、カウントされるL1キャッシュを構成するRAMへのreadアクセスは、L1キャッシュを構成するウェイ数分のRAMへの合計値である。writeアクセスについても同様である。手順2図3のステップS11、図5のステップS31に相当評価用プログラム172を用いた性能評価シミュレーション、又は、PA17aを内蔵している設計データ171に従った論理シミュレーションにより、Loadstore回数、キャッシュミス率、L2キャッシュからL1キャッシュへのバッファ66を介したMOVEINMOVEOUT回数がカウントされる。カウントした回数を含む性能評価結果174、又は、論理評価結果173が記憶領域170に格納される。手順3図3のステップS12及びS13、図5のステップS32及びS33に相当上述した手順2でカウントした回数と、設計データ171から得られるメモリシステム200の構成情報に基づいて、理論上L1キャッシュを構成するRAMへのアクセス回数Nを計算する。アクセス種別毎の、Read回数MR1、write回数MW1を取得する。計算方法は、例えば、図7を参照しつつ下記の手順で示される。図7は、適用例における計算方法手順3を説明するための図である。L1キャッシュの動作に関して、下記のケースを考える。a、b、及びcのL1キャッシュへのloadの場合、d、e、及びfのstoreとなる。図8に、図7のaからfに対応するL1キャッシュの動作を示す。図7及び図8を参照しつつ、以下に計算方法手順3を、図7及び図8に対応させてaからfに詳述する。aloadで、L1キャッシュにヒットした場合L1キャッシュを構成するRAMに対して、初期のn回のreadアクセスで済む。CPU69は、L1キャッシュからデータを取得する。動作回数は、初期のreadアクセスの1回となる。図6に示すように、L1キャッシュはn個のウェイで構成されるため、loadの場合に、タグ情報を読むと同時に、nウェイ個のデータラインも同時に読み出して、その後、ヒットかミスかを示す情報に基づき、マルチプレクサで必要なデータを選ぶ。その時、L1キャッシュを構成するnウェイ個のRAMに対して、同時に1回のアクセスが発生しているので、初期でn回のreadアクセス1回nが必要となる。bloadで、L1キャッシュでミスした場合まず、L1キャッシュのヒットミス判定時の初期のreadアクセスがn回必要となる。その次に、L2キャッシュからデータを読み出して、対応するL1キャッシュの書き換え対象のデータラインに書き込む必要がある。書き換え対象のデータラインの旧データがcleanである場合に若しくは空、旧データは上書き可能であるので、CPU69は、L2キャッシュから1回のMOVEINで書き換え対象のデータラインに新データを書き込む。動作回数は、初期のreadアクセスのn回と、MOVEINによるwriteアクセスの1回となる。L1キャッシュでミスした場合に、L2キャッシュから持ってきたデータは直接にloadオーダー先プロセッサなどに渡すと同時に、通常、L1キャッシュにも書き込まれる。そのデータは近いうちに使われる可能性か高いからである。下記cに関しても同様である。cloadで、L1キャッシュにミスした場合まず、L1キャッシュのヒットミス判定時の初期のreadアクセスがn回必要となる。その次に、L2キャッシュからデータを読み出して、対応するL1キャッシュの書き換え対象のデータラインに書き込む必要がある。書き換え対象のデータラインの旧データがdirtyとなる場合に、CPU69は、旧データをMOVEOUTでL2キャッシュに一回書き戻してから、書き換え対象のデータラインにL2キャッシュから読み出した新データを書き込む。但し、初期のreadアクセスで旧データをバッファ66に格納し、MOVEOUTではL1キャッシュからでなく、バッファ66からL2キャッシュに書き込む場合を想定すると、L1キャッシュに対してMOVEOUTによる1回のreadアクセスを無視する。動作回数は、初期のreadアクセスのn回と、MOVEINによるwriteアクセスの1回となる。L1キャッシュのヒットミス判定の際に読み出したデータをバッファ66に格納してL2キャッシュに書き戻すため、L1キャッシュに対してMOVEOUTによる1回のreadアクセスは無視される。dstoreで、L1キャッシュにヒットした場合L1キャッシュのヒットミス判定で、L1キャッシュを構成するRAMに対して初期のreadアクセスがn回必要となる。その後、CPU69によるstoreデータの書き込みで、対象となるウェイへの1回のwriteアクセスとなる。動作回数は、初期のreadアクセスのn回と、storeデータの書き込みによるwriteアクセスの1回となる。storeデータはL1キャッシュのヒットミス判定時に読み出したデータとマージして、L1キャッシュに書き戻す。estoreで、L1キャッシュでミスした場合まず、L1キャッシュのヒットミス判定で、L1キャッシュを構成するRAMに対して初期のreadアクセスがn回必要となる。その後、CPU69は、対応データラインのデータをバッファ66に格納し、storeデータに対応する箇所を更新して、L1キャッシュに書き込む。L1キャッシュの書き込み対象のデータラインの旧データがcleanとなる場合には、旧データをL2キャッシュに書き戻す必要がない。動作回数は、初期のreadアクセスのn回と、storeデータの書き込みによるwriteアクセスの1回となる。Storeの場合、L2キャッシュからL1キャッシュのMOVEINとなるデータラインに存在するデータを一旦バッファ66に格納して、storeデータの部分を更新してL1キャッシュに書き込むため、storeデータの書き込みとMOVEINデータの書き込みは、合わせて1回のwriteアクセスとしてカウントされる。従って、L1キャッシュに対してそのMOVEINによる1回のwriteアクセスは無視される。fstoreで、L1キャッシュでミスした場合まず、L1キャッシュのヒットミス判定で、L1キャッシュを構成するRAMに対して初期のreadアクセスがn回必要となる。その後、CPU69は、対応データラインのデータをバッファ66に格納し、storeデータに対応する箇所を更新して、L1キャッシュに書き込む。L1キャッシュの書き込む対象のラインの旧データがdirtyとなる場合には、MOVEOUTで旧データをL2キャッシュに書き戻す必要がある。動作回数は、初期のreadアクセスのn回と、storeデータの書き込みによるwriteアクセスの1回となる。L1キャッシュのヒットミス判定の際に読み出したデータをバッファ66に格納してL2キャッシュに書き戻すため、L1キャッシュに対してMOVEOUTによる1回のreadアクセスは無視される。また、Storeの場合、L2キャッシュからL1キャッシュのMOVEINとなるデータラインに存在するデータを一旦バッファ66に格納して、storeデータの部分を更新してL1キャッシュに書き込むため、storeデータの書き込みとMOVEINデータの書き込みは、合わせて1回のwriteアクセスとしてカウントされる。従って、L1キャッシュに対してそのMOVEINによる1回のwriteアクセスは無視される。上述したRAMに係るアクセス情報に基づいて、下記のように変数を設定する。Load回数を、変数Lに設定するstore回数を、変数Sに設定するL1キャッシュのstoreミス率を、MW1に設定するL1キャッシュに対するMOVEIN回数を、MI1に設定するL1キャッシュに対するMOVEOUT回数を、MO1に設定するそして、メモリシステム200において、そのnウェイのL1キャッシュに関して、L1キャッシュの理論上のreadアクセス回数は、NR1=n×LS1によって計算される。また、L1キャッシュの理論上のwriteアクセス回数は、NW1=SMI1-S×MW12によって計算される。手順4図3のステップS22~S24、図5のステップS34~S36に相当上述した手順1で求めたRead回数MR1及びwrite回数MW1を、アクセス種別毎の実際のRAMマクロのアクセス数として取得し、上述した手順3のfの計算式1及び2で計算した論理的なreadアクセス回数NR1及び論理的なwriteアクセス回数NW1と夫々比較する。MR1>NR1であるか否かを判断することによって、MR1>NR1である場合に、L1キャッシュを構成するRAMに対して無駄なreadアクセスがあると判断することができる。MW1>NW1であるか否かを判断することによって、MW1>NW1である場合に、L1キャッシュを構成するRAMに対して無駄なreadアクセスがあると判断することができる。L1キャッシュとL2キャッシュとの構成に従って、L1キャッシュに係る無駄なアクセスの存在を判定する方法について説明したが、L2キャッシュと更に下位のメモリ間とのアクセスに関しても上記同様な方法によって、L2キャッシュの無駄アクセスを抽出することができる。上述したように、本実施例では、RAMに対する必要最小限のアクセス回数の論理値を定めて図3のステップS12、S13、S23、又は、図5のS32、S33、S34、論理シミュレーションによる実際のRAMに対するアクセス回数と比較する図3のS24、又は、図5のS36。従って、階層構造を有するメモリシステムであっても、下位メモリのMOVEINMOVEOUT回数を抽出しておくことで、メモリシステム全体で無駄なアクセスが存在するか否かを判定できる。無駄なアクセスが存在すると判定した場合には、無駄な電力が消費されていると判断することができる。本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施例を含む実施形態に関し、更に以下の付記を開示する。付記1記憶領域に格納される半導体集積回路を評価するための評価用プログラムを用いた第一のシミュレーションによって得られる、メモリへのアクセスに応じて該メモリ内での対象データに対するアクセスに係る回数情報を用いて、論理的なアクセス回数を計算する計算手段と、前記評価用プログラムを用いて、前記記憶領域に格納される前記半導体集積回路の設計データに従った第二のシミュレーションによって、前記メモリへの実際のアクセス回数を取得する取得手段と、前記実際のアクセス回数が前記論理的なアクセス回数より大きい場合、前記メモリに無駄な電力が有ると判定する無駄電力判定手段とを有することを特徴とする半導体集積回路の低電力設計支援装置。付記2前記評価用プログラムを用いて、前記第一のシミュレーションを実行する性能評価シミュレータを有し、前記評価用プログラムを用いて、前記設計データに従った前記第二のシミュレーションを実行する論理シミュレータを有することを特徴とする付記1記載の低電力設計支援装置。付記3前記設計データは、イベントカウンタを有し、前記評価用プログラムを用いて、前記イベントカウンタを有する設計データに従って、前記第二のシミュレーションを含む前記第一のシミュレーションを実行する論理シミュレータを有し、前記回数情報は、前記第一のシミュレーションにより前記イベントカウンタが動作することによって抽出され、前記取得手段は、前記第一のシミュレーションから前記実際のアクセス回数を取得することを特徴とする付記1記載の低電力設計支援装置。付記4前記回数情報は、loadstore回数、キャッシュミス率、MOVEINMOVEOUT回数を含むことを特徴とする付記1乃至3のいずれか一項記載の低電力設計支援装置。付記5前記メモリは、階層構造を有するキャッシュメモリであることを特徴とする付記1乃至4のいずれか一項記載の低電力設計支援装置。付記6前記アクセス回数は、前記メモリに対するreadアクセス回数とwriteアクセス回数であり、前記無駄電力判定手段は、前記readアクセス回数とwriteアクセス回数の各々について、前記メモリの無駄な電力の有無を判定することを特徴とする付記1乃至5のいずれか一項記載の低電力設計支援装置。付記7記憶領域に格納される半導体集積回路を評価するための評価用プログラムを用いた第一のシミュレーションによって得られる、メモリへのアクセスに応じて該メモリ内での対象データに対するアクセスに係る回数情報を用いて、論理的なアクセス回数を計算し、前記評価用プログラムを用いて、前記記憶領域に格納される前記半導体集積回路の設計データに従った第二のシミュレーションによって、前記メモリへの実際のアクセス回数を取得し、前記実際のアクセス回数が前記論理的なアクセス回数より大きい場合、前記メモリに無駄な電力が有ると判定することをコンピュータが実行する半導体集積回路の低電力設計支援方法。付記8記憶領域に格納される半導体集積回路を評価するための評価用プログラムを用いた第一のシミュレーションによって得られる、メモリへのアクセスに応じて該メモリ内での対象データに対するアクセスに係る回数情報を用いて、論理的なアクセス回数を計算し、前記評価用プログラムを用いて、前記記憶領域に格納される前記半導体集積回路の設計データに従った第二のシミュレーションによって、前記メモリへの実際のアクセス回数を取得し、前記実際のアクセス回数が前記論理的なアクセス回数より大きい場合、前記メモリに無駄な電力が有ると判定することをコンピュータに実行させて半導体集積回路の低電力設計支援装置として機能させるためのプログラムを格納したコンピュータ読取可能な記憶媒体。