半導体基板上に埋込絶縁層を介して形成される第1半導体層と、前記第1半導体層及び前記絶縁層内に形成され、前記第1半導体層に接する第2半導体層と、前記第2半導体層の上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ゲート電極の側壁に形成されるサイドウォールと、を有することを特徴とする半導体装置。前記半導体基板のうち前記第2半導体層の下には、前記第2半導体層と同じ導電型のウエルが形成されている請求項1に記載の半導体装置。半導体基板上に埋込絶縁層を介して形成される第1半導体層の上にダミーゲートを形成する工程と、前記ダミーゲートをマスクに使用して前記第1半導体層内に不純物を導入する工程と、前記ダミーゲートの側壁にサイドウォールを形成する工程と、前記ダミーゲート及び前記サイドウォールの周囲に絶縁膜を形成する工程と、前記絶縁膜及び前記サイドウォールをマスクに使用して前記ダミーゲートをエッチングし、前記サイドウォールに挟まれる領域に第1開口部を形成する工程と、前記第1開口部を通して前記第1半導体層及び前記埋込絶縁層をエッチングし、前記半導体基板に達する深さの第2開口部を形成する工程と、前記第1開口部、前記第2開口部を通して前記半導体基板上に第2半導体層を成長する工程と、前記第2半導体層の上にゲート絶縁膜とゲート電極を順に形成する工程と、を有することを特徴とする半導体装置の製造方法。前記ゲート絶縁膜を前記第1開口部内面と前記絶縁膜上面の上に形成する工程と、前記ゲート絶縁膜の上に導電膜を形成する工程と、前記導電膜及び前記ゲート絶縁膜を研磨することにより、前記絶縁膜の上面を露出し、前記第1開口部内の前記導電膜を前記ゲート電極として残す工程と、を有する請求項3に記載の半導体装置の製造方法。前記第2半導体層を形成する前に、前記第1開口部、前記第2開口部を通して前記半導体基板内に不純物を導入する工程を有する請求項3又は請求項4に記載の半導体装置の製造方法。ところで、SOI基板においてMOSトランジスタが形成されるシリコン層は、埋込絶縁層が無いバルクシリコン基板に比べて結晶性が悪い。このため、SOI基板に形成されるMOSトランジスタは、バルクシリコン基板に形成されるMOSトランジスタに比べて電流駆動能力が低い。また、SOI基板でMOSトランジスタのソース/ドレイン部分にシリコンゲルマニウムSiGe層を埋め込んでも、その膜厚は極めて薄いので、SiGe層の歪みが効果的にチャネル領域に加わらない。また、SOI基板に形成されるMOSトランジスタにバックバイアス電圧を印可する場合には、裏側のシリコン支持基板から埋込絶縁層を介して電圧を印可するので、シリコン支持基板内の不純物濃度を増やさなければならない。このため、SOI基板を使用するデバイスの不純物濃度のバラツキの小ささという利点が損なわれてしまう。本発明の目的は、SOI基板に形成されるMOSトランジスタの特性を向上することができる半導体装置及びその製造方法を提供することにある。本実施形態の1つの観点によれば、半導体基板上に埋込絶縁層を介して形成される第1半導体層と、前記第1半導体層及び前記絶縁層内に形成され、前記第1半導体層に接する第2半導体層と、前記第2半導体層の上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ゲート電極の側壁に形成されるサイドウォールと、を有することを特徴とする半導体装置が提供される。発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。本実施形態によれば、半導体基板上に順に形成される埋込絶縁層及び第1半導体層内に形成され、第1半導体層内で接する第2半導体層上には、ゲート絶縁膜及びゲート電極が順に形成されている。このため、第2半導体層のみ擬似的なバルク構造となるので、キャリアの移動度が従来よりも向上する。また、第2半導体層の材料も選択が可能になり、金属ゲートの組み合わせによりトランジスタの閾値制御が容易になる。また、第1半導体層内に形成されるソース/ドレインのエクステンション領域は、極薄体UTBそのものなので、浅い接合による短チャンネル効果の改善、接合容量の低減が可能になる。また、バックゲート電圧を印可するために半導体基板側の不純物濃度を極端に増やす必要がなくなる。以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。第1の実施の形態図1A~図1Kは、第1実施形態に係る半導体装置の製造方法の一例を示す断面図である。次に、図1Aに示す構造を形成するまでの工程を説明する。まず、単結晶のシリコン基板1の上に、埋込絶縁層BOX層2、シリコン層SOI層3が順に形成されたSOI基板10を用意する。埋込絶縁層2の厚さは例えば5nm~10nmであり、シリコン層3の厚さは例えば10nm~20nmである。SOI基板10は、例えば、酸素分子をイオン注入によりシリコン基板1の中に埋め込み、それを高熱で酸化させることにより酸化層、即ち埋込絶縁層2を形成するというSIMOX法で形成される。その他に、SOI基板10は、酸化膜を介してシリコン基板同士を貼り合わせる方法により形成されることもある。そのような構造のSOI基板10において、シリコン層3のうち素子分離領域をエッチングして溝3uを形成した後、溝3u内とシリコン層3の上に素子分離絶縁膜4として例えばシリコン酸化膜を形成する。続いて、素子分離絶縁膜4を例えば化学機械研磨CMP法により研磨してシリコン層3の表面を露出するとともに、素子分離絶縁膜4を溝3u内に残す。次に、図1Bに示す構造を形成するまでの工程について説明する。まず、シリコン層3及び素子分離絶縁膜4の上に、例えば50nm~150nmの厚さのポリシリコン膜5と厚さ約10nmのシリコン酸化膜6をCVD法により順に形成する。続いて、シリコン酸化膜6の上にフォトレジストを塗布し、これを露光、現像等することにより、ゲート電極及び配線形状を有するレジストパターン不図示を形成する。さらに、そのレジストパターンをマスクに使用してシリコン酸化膜6及びポリシリコン膜5を例えば反応性イオンエッチング法によりエッチングしてパターンを形成する。ポリシリコン膜5のパターンのうちゲート電極が形成される領域では、幅が約20nmのダミーゲート5gが形成される。なお、シリコン酸化膜6のエッチングガスとして例えばフッ素系ガスを使用し、シリコン膜5のエッチングガスとして例えば臭化水素HBrガスを使用する。その後に、ダミーゲート5gをマスクにしてシリコン層3にp型不純物、例えばホウ素をイオン注入し、ダミーゲート5gの両側方のシリコン層3内にp型エクステンション領域3s、3dを形成する。次に、シリコン層3、素子分離絶縁膜4、ダミーゲート5g及びシリコン酸化膜6の上にシリコン窒化膜を形成した後に、シリコン層3が露出するまでシリコン窒化膜をエッチバックする。これによりダミーゲート5gの側壁に残されたシリコン窒化膜を絶縁性のサイドウォール7として使用する。次に、図1Cに示す構造を形成するまでの工程を説明する。まず、シリコン層3のp型エクステンション領域3s、3dの上に例えば10nm~40nmの厚さの単結晶のp型シリコン層を選択的にエピタキシャル成長することにより、迫り上げ形状のp型ソース/ドレイン領域8s、8dを形成する。p型シリコン層は、例えば、シランSiH4、塩素Cl2、フッ化ホウ素BF3を含むガスを使用し、気相成長法により形成される。続いて、ダミーゲート5gの上方とp型ソース/ドレイン領域8s、8dの上とサイドウォール7の上に金属膜不図示としてニッケル膜を形成した後、それらを加熱してp型ソース/ドレイン領域8s、8dのシリコンとニッケルを合金化する。これにより、n型ソース/ドレイン領域8s、8dの上にシリサイド層9s、9dを形成する。この場合、ダミーゲート5gの上面、側面に形成されたシリコン酸化膜6、サイドウォール7はニッケル膜とは実質的に反応しない。その後に、残されたニッケル膜を除去することにより、シリコン酸化膜6、サイドウォール7及びシリサイド層9s、9dを露出させる。次に、図1Dに示す構造を形成するまでの工程について説明する。まず、ダミーゲート5g、シリコン酸化膜6、サイドウォール7、p型ソース/ドレイン領域8s、8d及びシリサイド層9s、9dの上に層間絶縁膜11を形成する。層間絶縁膜11の材料として、埋込絶縁層2である酸化層のエッチャントに対して実質的にエッチングされない絶縁材料、例えば炭化酸化シリコンSiOC膜をCVD法により形成する。続いて、ダミーゲート5gを研磨ストップ層として使用し、層間絶縁膜13とその下のシリコン酸化膜6をCMP法により研磨する。これにより、サイドウォール7を覆う状態でダミーゲート5gの上面を露出させるとともに、層間絶縁膜13の上面を平坦化する。次に、図1Eに示すように、層間絶縁膜11及びサイドウォール7をマスクに使用し、ダミーゲート5gとその直下の領域のシリコン層3をエッチングする。この場合のエッチングガスとして例えばHBrガスを使用し、また、エッチング方法として例えば誘導結合型プラズマエッチング法を使用する。これにより、ダミーゲート5gが除去された箇所にはサイドウォール7により区画される開口部7aが形成され、さらにその下には、シリコン層3に開口部3aが形成される。続いて、図1Fに示すように、サイドウォール7及びシリコン層3の開口部7a、3aを通してその下の埋込絶縁層2、即ち酸化層を希釈フッ酸により除去し、開口部2aを形成する。その際、層間絶縁膜11は、シリコン酸化膜のエッチャントに対してエッチング耐性のある絶縁材料、例えばSiOCから形成されているので、エッチング用マスクとなる。また、サイドウォール7であるシリコン窒化膜も、希釈フッ酸に対してエッチングレートが極めて低いので、エッチング用マスクとして使用される。以上により形成される3層の開口部7a、3a、2aは上下に連続した溝となっている。なお、サイドウォール7により区画される開口部7aのうち配線を形成する領域不図示では、開口部7a内をレジストで覆ってその下に溝が形成されることを防止する。そのレジストは、埋込絶縁層2のエッチング後に除去される。次に、図1Gに示すように、開口部7a、3a、2aを通してシリコン基板1の上に半導体層12、例えばシリコンゲルマニウムSiGe層とシリコン層を順に形成し、これにより開口部2a、3a内を埋める。この場合、SiGe層は歪み層となり、その上のシリコン層はチャネル領域となる。半導体層12は、p型エクステンション領域3s、3dの上面と同じ高さになるまで選択エピタキシャル成長される。なお、半導体層12内にはn型不純物をドープしてもよい。シリコン系単結晶であるSiGeをエピタキシャル成長するために使用される原料ガスとしてシラン系ガス、ゲルマン系ガス、塩素系ガスを含む混合ガスを使用し、気相成長法を採用する。また、シリコン層をエピタキシャル成長するために使用される原料ガスとしてシラン系ガス、塩素系ガスを含む混合ガスを使用し、気相成長法を採用する。シラン系ガスとして、例えばモノシランSiH4、ジシランSi2H6、ジクロロシランSiH2Cl2がある。また、ゲルマン系ガスとして、例えばモノゲルマンGeH4、ジゲルマンGe2H6、ジクロロゲルマンGeH2Cl2がある。さらに、塩素系ガスとして例えば塩素Cl2を使用する。半導体層12の材料は選択が可能であり、その他のシリコン系単結晶として、例えばシリコン層又はSiGe層又は炭化シリコン層を形成してもよい。シリコン層を形成する場合には、一導電型不純物として例えばn型不純物のリン、砒素をドープしてもよく、この場合の不純物濃度は上層よりも下層が高くになるように調整してレトログレードウエル型としてもよい。その他、n型MOSトランジスタを形成する領域では、IIIV族のガリウム砒素、窒化ガリウム等を形成してもよい。次に、図1Hに示すように、サイドウォール7の開口部7aの側面とその底面の半導体層12の上と層間絶縁膜11の上に、ゲート絶縁膜13として、高誘電率材料High-k材料膜をCVD法により数nmの厚さに形成する。High-k材料として、例えば酸化ハフニウム、ハフニウムシリコン酸化窒化等のハフニウム系材料を形成してもよい。或いは、High-k材料として、酸化ジルコニウム、ジルコニウム酸化シリコン、ジルコニウム酸化窒化シリコン等のジルコニウム系材料、または、酸化イットリウムのようなイットリウム系材料を形成してもよい。続いて、図1Iに示すように、ゲート絶縁膜13の上に金属膜14、例えば銅、タングステン、アルミニウム等を形成する。金属膜14は、サイドウォール7の開口部7aを完全に埋め込む厚さに形成される。金属膜14として銅を形成する場合には、タンタル等のバリアメタル膜と銅シード層を例えばスパッタにより順に形成した後に銅層を電解めっきにより形成する。その後に、図1Jに示すように、層間絶縁膜11の上面上の金属膜14及びゲート絶縁膜13をCMP法により研磨し、層間絶縁膜11を露出させる。これによりサイドウォール7の開口7a内に残された金属膜14をゲート電極14gとして使用する。なお、その他の配線領域不図示に形成されているサイドウォール7の開口部内にも金属膜14が残されて配線として使用される。以上により、SOI基板10には、素子分離絶縁層4に囲まれた領域にp型MOSトランジスタが完成する。次に、図1Kに示す構造を形成するまでの工程について説明する。まず、p型ソース/ドレイン領域8s、8dの上方に開口部を有するレジストパターン不図示を層間絶縁膜11上に形成した後に、開口部を通して層間絶縁膜11をエッチングしてコンタクトホール11s、11dを形成する。その後に、開口部11s、11d内及び層間絶縁膜11上に金属膜、例えば窒化チタン膜、アルミニウム銅膜、窒化チタン膜を順に形成し、その金属膜をパターニングする。これにより、コンタクトホール11s、11dを通してシリサイド層9s、9dにそれぞれ接続される配線15s、15dを形成する。以上の実施形態によれば、SOI基板10のシリコン層3上にダミーゲート5gを形成し、ダミーゲート5gをマスクにしてイオン注入によりp型エクステンション領域3s、3dを形成し、さらにダミーゲート5gの側面にサイドウォール7を形成している。さらに、ダミーゲート5gの側面にサイドウォール7を形成した後に、ダミーゲート5g及びサイドウォール7の両側にp型ソース/ドレイン領域8s、8dを形成し、その上に層間絶縁膜11を形成している。続いて、サイドウォール7及び層間絶縁膜11をマスクにしてダミーゲート5g、シリコン層3及び埋込絶縁層2を順にエッチングしてシリコン基板1に達する開口部7a、3a、2aを形成している。その後に、開口部7a、3a、2aを通してシリコン基板1上に半導体層12をエピタキシャル成長し、続いて、サイドウォール7の開口部7aを通して半導体層12上にゲート絶縁膜13、ゲート電極14gを順に形成している。これにより形成されたp型MOSトランジスタにおいては、ゲート電極14gの下にゲート絶縁膜13を介して半導体層12が形成されている。半導体層12は、その両側のシリコン層3、即ちソース/ドレイン領域8s、8dに接するとともに、埋込絶縁層2の開口部2aを通してシリコン基板1の上に形成されている。従って、チャネル領域が形成される半導体層12は、局部的に結晶性の良い擬似的なバルク半導体構造となるので、キャリアの移動度が向上する。しかも、エクステンション領域3s、3dは埋込絶縁膜2上に極薄体USBに形成されているので、バルクシリコンを使用する場合に比べ、エクステンション領域3s、3dとチャネル領域の接合は浅く、短チャネル効果は改善され、接合容量が減る。また、シリコン基板1から埋込絶縁層2の開口部2aを通して半導体層12にバックゲート電圧を直に印加することができるので、シリコン基板1内の不純部濃度を大きく増やさなくてもよくなる。さらに、ゲート電極14gの金属材料と開口部2a、3a内の半導体層12との組み合わせによりトランジスタの閾値電圧の制御が容易になる。ところで、上記の構造によれば、開口部2a、3a内の半導体層12のチャネル領域が完全空乏ではなく、バルク構造に近いために、この点から見れば、短チャネル効果耐性が損なわれるとも考えられる。しかし、エクステンション領域3s、3dの端部は開口部2a、3aにより分断されるので、開口部2a、3a内に埋め込まれる半導体層2とエクステンション領域3s、3dの境界の不純物プロファイルは急峻に変化する。このため、エクステンション領域3s、3dからの不純物拡散により生じるチャネル領域の縮小化が防止され、短チャネル効果が生じにくくなる。また、他の領域の開口部2a、3a内に、例えばIIIV族化合物半導体層を形成してn型MOSトランジスタを形成することにより、同一のSOI基板10にnMOSトランジスタとpMOSトランジスタで異なったチャネル領域を有するCMOSを形成することが可能になる。従って、上記の構造によれば、バルクMOSトランジスタに比べて、短チャネル効果に強く、不純物のばらつきも小さい。なお、ダミーゲート5gはポリシリコン膜から形成されるに限るものではなく、例えばサイドウォール7、層間絶縁膜11に対して選択的にエッチングされる材料、例えば上記の実施形態においてはシリコン酸化膜から形成されてもよい。第2の実施の形態図2A~図2Cは、第2実施形態に係る半導体装置の製造工程の一部を示す断面図である。まず、本実施形態の半導体装置は、第1実施形態と同様に、図1A~図1Fに示すように、SOI基板10上にダミーゲート5gを形成し、さらにダミーゲート5gの両側のシリコン層3内にp型エクステンション領域3s、3dを形成する。その後に、サイドウォール7、p型ソース/ドレイン領域8s、8d、シリサイド層9s、9d、層間絶縁膜11を形成する。さらに、層間絶縁膜11を研磨して平坦化してダミーゲート5gの上面を露出した後に、第1実施形態と同様に、層間絶縁膜11及びサイドウォール7をマスクに使用してダミーゲート5gを選択的にエッチングして開口部7aを形成する。その後に、層間絶縁膜11及びサイドウォール7をマスクに使用し、開口部7aを通してSOI基板10のシリコン層3及び埋込絶縁層2をエッチングして開口部3a、2aを形成する。次に、図2Aに示すように、層間絶縁膜11及びサイドウォール7をマスクに使用し、開口部7a、3a、2aを通してシリコン基板1にn型不純物をイオン注入する。その後に、加熱によりn型不純物を活性化してn型レトログレードウエル17を形成する。続いて、図2Bに示すように、サイドウォール7の開口部7aを通してその下のシリコン基板1の上に半導体層12をエピタキシャル選択成長する。半導体層12として例えばシリコン層が形成される。半導体層12は、n型不純物、例えば砒素又は燐がドープされ、その不純物濃度はn型レトログレードウエル17の不純物濃度よりも低く設定される。次に、図2Cに示すように、層間絶縁膜11にコンタクトホール11s、11dを形成し、さらに、層間絶縁膜11上に形成する配線15s、15dをコンタクトホール11s、11dを通してp型ソース/ドレイン領域8s、8d上のシリサイド層9s、9dに接続する。以上のような方法により形成されたpMOSトランジスタは、レトログレードウエル17により、ラッチアップ現象に対する耐性を向上させ、MOSトランジスタの狭チャネル効果の抑制やバックゲート電圧印加を行うことができる。ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。次に、本発明の実施形態について特徴を付記する。付記1半導体基板上に埋込絶縁層を介して形成される第1半導体層と、前記第1半導体層及び前記絶縁層内に形成され、前記第1半導体層に接する第2半導体層と、前記第2半導体層の上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ゲート電極の側壁に形成されるサイドウォールと、を有することを特徴とする半導体装置。付記2前記半導体基板のうち前記第2半導体層の下には、前記第2半導体層と同じ導電型のウエルが形成されている付記1に記載の半導体装置。付記3前記第2半導体層は、シリコン系半導体層、化合物半導体層のいずれかである付記1乃至付記3のいずれか1つに記載の半導体装置。付記4前記第2半導体層の両側に位置する前記第1半導体層内には、一導電型エクステンション領域が形成されていることを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置。付記5前記一導電型エクステンション領域上には、一導電型ソース/ドレイン領域が形成され、前記一導電型ソース/ドレイン領域の上には前記サイドウォールを覆う絶縁膜が形成されている付記1乃至付記4のいずれか1つに記載の半導体装置。付記6半導体基板上に埋込絶縁層を介して形成される第1半導体層の上にダミーゲートを形成する工程と、前記ダミーゲートをマスクに使用して前記第1半導体層内に不純物を導入する工程と、前記ダミーゲートの側壁にサイドウォールを形成する工程と、前記ダミーゲート及び前記サイドウォールの周囲に絶縁膜を形成する工程と、前記絶縁膜及び前記サイドウォールをマスクに使用して前記ダミーゲートをエッチングし、前記サイドウォールに囲まれる第1開口部を形成する工程と、前記第1開口部を通して前記第1半導体層及び前記埋込絶縁層をエッチングし、前記半導体基板に達する深さの第2開口部を形成する工程と、前記第1開口部、前記第2開口部を通して前記半導体基板上に第2半導体層を成長する工程と、前記第2半導体層の上にゲート絶縁膜とゲート電極を順に形成する工程と、を有することを特徴とする半導体装置の製造方法。付記7前記ゲート絶縁膜を前記第1開口部内面と前記絶縁膜上面の上に形成する工程と、前記ゲート絶縁膜の上に導電膜を形成する工程と、前記導電膜及び前記ゲート絶縁膜を研磨することにより、前記絶縁膜の上面を露出し、前記第1開口部内の前記導電膜を前記ゲート電極として残す工程と、を有する付記6に記載の半導体装置の製造方法。付記8前記ダミーゲートは、前記サイドウォール及び前記絶縁膜に対して選択的にエッチングできる材料から形成されていることを特徴とする付記6又は付記7に記載の半導体装置の製造方法。付記9前記第2半導体層は、シリコン系半導体層、化合物半導体層のいずれかであることを有る付記6乃至付記8のいずれか1つに記載の半導体装置の製造方法。付記10前記第2半導体層を形成する前に、前記第1開口部、第2開口部を通して前記半導体基板に不純物を導入する工程を有する付記6乃至付記9のいずれか1つに記載の半導体装置の製造方法。