行列状に配置された複数の画素と、2画素行ごとに配置された走査線と、画素列ごとに配置されたアドレス線とを備え、前記複数の画素のうち、一の前記走査線と一の前記アドレス線との交点に対応する2画素のうちの第1の画素は、前記走査線の電位に応じて導通状態となる第1スイッチ部と、前記第1スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第1コンデンサと、前記第1コンデンサに保持された電圧に応じて発光電流を流す第1スイッチトランジスタと、前記発光電流が流れることにより発光する第1発光素子とを備え、前記複数の画素のうち、前記交点に対応する2画素のうちの、前記第1の画素の属する画素行と異なる画素行に配置された第2の画素は、前記走査線の電位に応じて、前記第1スイッチ部とは排他的に導通状態となる第2スイッチ部と、前記第2スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第2コンデンサと、前記第2コンデンサに保持された電圧に応じて発光電流を流す第2スイッチトランジスタと、前記発光電流が流れることにより発光する第2発光素子とを備える表示装置。前記第1スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第1コンデンサの一方の電極に接続された第1のダイオード素子であり、前記第1コンデンサの他方の電極は前記走査線に接続され、前記第1スイッチトランジスタのゲート電極は前記第1コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、前記第1発光素子は、前記電源線と前記第1スイッチトランジスタのドレイン電極との間に直列に挿入されており、前記第2スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第2コンデンサの一方の電極に接続された第2のダイオード素子であり、前記第2コンデンサの他方の電極は、前記アドレス線に接続され、前記第2スイッチトランジスタのゲート電極は前記第2コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、前記第2発光素子は、前記電源線と前記第2スイッチトランジスタのドレイン電極との間に直列に挿入されている請求項1に記載の表示装置。さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第1スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第1のダイオードを導通状態にして前記第1コンデンサに前記電圧を保持させ、前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第2スイッチトランジスタの閾値電圧分よりも低い電位であるアドレス線低電位とすることにより、前記第2のダイオードを導通状態にして前記第2コンデンサに前記電圧を保持させ、前記走査線を前記低電位とし、前記アドレス線を前記アドレス線低電位とすることにより、前記第1コンデンサ及び前記第2コンデンサに保持された電圧に応じて前記第1スイッチトランジスタ及び前記第2スイッチトランジスタを導通状態にして前記第1発光素子及び前記第2発光素子を発光させる請求項2に記載の表示装置。さらに、前記第1コンデンサ及び第2コンデンサに保持された電圧を消去するための消去線を備え、前記第1画素は、さらに、アノード電極が前記第1コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第3のダイオード素子を備え、前記第2画素は、さらに、アノード電極が前記第2コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第4のダイオード素子を備える請求項2または3に記載の表示装置。前記駆動部は、前記第1コンデンサ及び前記第2コンデンサに電圧を保持させる場合には、前記消去線の電位を高電位とし、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去する場合には、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位とする請求項4に記載の表示装置。前記第1スイッチ部は、ゲート電極が前記走査線に接続され、ソース電極が第1電源線に接続された第3スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第1コンデンサの一方の電極に接続され、ドレイン電極が前記第3スイッチトランジスタのドレイン電極と接続された第4スイッチトランジスタとを備え、前記第2スイッチ部は、ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第5スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第2コンデンサの一方の電極に接続され、ドレイン電極が前記第5スイッチトランジスタのドレイン電極と接続された第6スイッチトランジスタとを備え、前記第1スイッチトランジスタのゲート電極は前記第1コンデンサの一方の電極に接続され、ドレイン電極は第2電源線に接続され、ソース電極は前記第1コンデンサの他方の電極に接続され、前記第1発光素子は、アノード電極が前記第1スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、前記第2スイッチトランジスタのゲート電極は前記第2コンデンサの一方の電極に接続され、ドレイン電極は前記第2電源線に接続され、ソース電極は前記第2コンデンサの他方の電極に接続され、前記第2発光素子は、アノード電極が前記第2スイッチトランジスタのソース電極に接続され、カソード電極が接地されている請求項1に記載の表示装置。さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を、前記第1電源線の電源電位に対して前記第3スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第1スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第3スイッチトランジスタ及び前記第4スイッチトランジスタを導通状態にして、前記第1電源線から前記第1コンデンサに前記電圧を保持させ、前記走査線の電位を、前記バイアス電位に対して前記第5スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第2スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第5スイッチトランジスタ及び前記第6スイッチトランジスタを導通状態にして前記走査線から前記第2コンデンサに前記電圧を保持させる請求項6に記載の表示装置。さらに、前記第1コンデンサの一方の電極及び第2コンデンサの一方の電極に接続され、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去するための消去線を備える請求項6または7に記載の表示装置。前記駆動部は、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去する場合には、前記アドレス線の電位を、前記第4スイッチトランジスタのソース電位に対して前記第4スイッチトランジスタの閾値電圧分よりも低く、かつ、前記第6スイッチトランジスタのソース電位に対して前記第6スイッチトランジスタの閾値電圧分よりも低くすることにより前記第4スイッチトランジスタ及び前記第6スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記アドレス線に印加される前記低電位以下の低電位とする請求項8に記載の表示装置。前記第1発光素子及び前記第2発光素子は、有機EL素子である請求項1~9のうちいずれか1項に記載の表示装置。前記第1発光素子及び前記第2発光素子は、無機EL素子である請求項1~9のうちいずれか1項に記載の表示装置。複数の画素が行列状に配置された表示装置の駆動方法であって、前記複数の画素のうち、2画素行ごとに配置された走査線のうち一の走査線と画素列ごとに配置されたアドレス線のうち一のアドレス線との交点に配置された第1画素は、前記走査線の電位に応じて導通状態となる第1スイッチ部と、前記アドレス線の電位に対応した電圧を保持する第1コンデンサと、前記第1コンデンサに保持された電圧に応じて導通状態となる第1スイッチトランジスタと、前記第1スイッチトランジスタが導通状態となることにより発光する第1発光素子とを備え、前記複数の画素のうち、前記交点であって前記第1画素の属する画素行と異なる画素行に配置された第2画素は、前記走査線の電位に応じて導通状態となる第2スイッチ部と、前記アドレス線の電位に対応した電圧を保持する第2コンデンサと、前記第2コンデンサに保持された電圧に応じて導通状態となる第2スイッチトランジスタと、前記第2スイッチトランジスタが導通状態となることにより発光する第2発光素子とを備え、前記走査線の電位を低電位とすることにより、前記第1スイッチ部を導通状態にして前記第1コンデンサに前記電圧を保持させる第1電圧保持ステップと、前記走査線の電位を高電位とすることにより、前記第2スイッチ部を導通状態にして前記第2コンデンサに前記電圧を保持させる第2電圧保持ステップと、前記第1電圧保持ステップ及び前記第2電圧保持ステップの後、前記走査線及び前記アドレス線を低電位とすることにより、前記第1コンデンサ及び前記第2コンデンサに保持された電圧に応じて前記第1スイッチトランジスタ及び前記第2スイッチトランジスタを導通状態にして前記第1発光素子及び前記第2発光素子を一斉発光させる発光ステップとを含む表示装置の駆動方法。前記第1スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第1コンデンサの一方の電極の接続された第1のダイオード素子であり、前記第1コンデンサの他方の電極は前記走査線に接続され、前記第1スイッチトランジスタのゲート電極は前記第1コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、前記第1発光素子は、前記電源線と前記第1スイッチトランジスタのドレイン電極との間、または、前記第1スイッチトランジスタのドレイン電極と前記走査線との間に直列に挿入されており、前記第2スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第2コンデンサの一方の電極の接続された第2のダイオード素子であり、前記第2コンデンサの他方の電極は前記アドレス線に接続され、前記第2スイッチトランジスタのゲート電極は前記第2コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、前記第2発光素子は、前記電源線と前記第2スイッチトランジスタのドレイン電極との間、または、前記第2スイッチトランジスタのドレイン電極と前記アドレス線との間に直列に挿入されており、前記第1電圧保持ステップでは、前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第1スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第1のダイオードを導通状態にして前記第1コンデンサに前記電圧を保持させ、前記第2電圧保持ステップでは、前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第2スイッチトランジスタの閾値電圧分よりも低い低電位とすることにより、前記第2のダイオードを導通状態にして前記第2コンデンサに前記電圧を保持させる請求項12に記載の表示装置の駆動方法。さらに、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去するための消去線を備え、前記第1画素は、さらに、アノード電極が前記第1コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第3のダイオード素子を備え、前記第2画素は、さらに、アノード電極が前記第2コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第4のダイオード素子を備え、さらに、前記第1電圧保持ステップ及び前記第2電圧保持ステップの前に、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位とすることにより、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去する消去ステップを含む請求項13に記載の表示装置の駆動方法。前記第1スイッチ部は、ゲート電極が前記走査線に接続され、ソース電極が第1電源線に接続された第3スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第1コンデンサの一方の電極に接続され、ドレイン電極が前記第3スイッチトランジスタのドレイン電極と接続された第4スイッチトランジスタとを備え、前記第2スイッチ部は、ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第5スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第2コンデンサの一方の電極に接続され、ドレイン電極が前記第5スイッチトランジスタのドレイン電極と接続された第6スイッチトランジスタとを備え、前記第1スイッチトランジスタのゲート電極は前記第1コンデンサの一方の電極に接続され、ドレイン電極は第2電源線に接続され、ソース電極は前記第1コンデンサの他方の電極に接続され、前記第1発光素子は、アノード電極が前記第1スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、前記第2スイッチトランジスタのゲート電極は前記第2コンデンサの一方の電極に接続され、ドレイン電極は前記第2電源線に接続され、ソース電極は前記第2コンデンサの他方の電極に接続され、前記第2発光素子は、アノード電極が前記第2スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、前記第1電圧保持ステップでは、前記走査線の電位を、前記第1電源線の電源電位に対して前記第3スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第1スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第3スイッチトランジスタ及び前記第4スイッチトランジスタを導通状態にして、前記第1電源線から前記第1コンデンサに前記電圧を保持させ、前記第2電圧保持ステップでは、前記走査線の電位を、前記バイアス電位に対して前記第5スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第2スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第5スイッチトランジスタ及び前記第6スイッチトランジスタを導通状態にして前記走査線から前記第2コンデンサに前記電圧を保持させる請求項12に記載の表示装置の駆動方法。さらに、前記第1コンデンサの一方の電極及び前記第2コンデンサの一方の電極に接続され、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去するための消去線を備え、さらに、前記第1電圧保持ステップ及び前記第2電圧保持ステップの前に、前記アドレス線の電位を、前記第4スイッチトランジスタのソース電位に対して前記第4スイッチトランジスタの閾値電圧よりも低く、かつ、前記第6スイッチトランジスタのソース電位に対して前記第6スイッチトランジスタの閾値電圧よりも低くすることにより前記第4スイッチトランジスタ及び前記第6スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記走査線低電位とすることにより前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去する消去ステップを含む請求項15に記載の表示装置の駆動方法。前記第1電圧保持ステップ、前記第2電圧保持ステップ及び発光ステップでは、前記消去線の電位を、ハイインピーダンス状態とする請求項16に記載の表示装置の駆動方法。しかしながら、前述した特許文献1のデジタル駆動方式では、1画素ごとに、走査線及び消去線を配置する必要があるため、例えば、FHDフルハイビジョンディスプレイや、SHD4k2kディスプレイなどの高精細ディスプレイにおいては、配線の設計が問題となる。すなわち、より高精細な画像を得るためには、配線幅を狭くする必要があり、そのため配線抵抗が大きくなってしまう。配線抵抗が大きくなると配線による損失が大きくなり、消費電力量も大きくなるといった課題が発生する。本発明は、上記課題に鑑みてなされたものであり、配線による損失を低減し、高精細化が可能な表示装置及びその駆動方法を提供することを目的とする。上記課題を解決するために、本発明の一態様に係る表示装置は、行列状に配置された複数の画素と、2画素行ごとに配置された走査線と、画素列ごとに配置されたアドレス線とを備え、前記複数の画素のうち、一の前記走査線と一の前記アドレス線との交点に対応する2画素のうちの第1の画素は、前記走査線の電位に応じて導通状態となる第1スイッチ部と、前記第1スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第1コンデンサと、前記第1コンデンサに保持された電圧に応じて発光電流を流す第1スイッチトランジスタと、前記発光電流が流れることにより発光する第1発光素子とを備え、前記複数の画素のうち、前記交点に対応する2画素のうちの、前記第1の画素の属する画素行と異なる画素行に配置された第2の画素は、前記走査線の電位に応じて、前記第1スイッチ部とは排他的に導通状態となる第2スイッチ部と、前記第2スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第2コンデンサと、前記第2コンデンサに保持された電圧に応じて発光電流を流す第2スイッチトランジスタと、前記発光電流が流れることにより発光する第2発光素子とを備えることを特徴とする。上記構成によれば、各画素への電圧書き込みのタイミングを制御するための走査線は、2画素行ごとに配置されればよく、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。また、前記第1スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第1コンデンサの一方の電極に接続された第1のダイオード素子であり、前記第1コンデンサの他方の電極は前記走査線に接続され、前記第1スイッチトランジスタのゲート電極は前記第1コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、前記第1発光素子は、前記電源線と前記第1スイッチトランジスタのドレイン電極との間に直列に挿入されており、前記第2スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第2コンデンサの一方の電極に接続された第2のダイオード素子であり、前記第2コンデンサの他方の電極は、前記アドレス線に接続され、前記第2スイッチトランジスタのゲート電極は前記第2コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、前記第2発光素子は、前記電源線と前記第2スイッチトランジスタのドレイン電極との間に直列に挿入されていてもよい。また、さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第1スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第1のダイオードを導通状態にして前記第1コンデンサに前記電圧を保持させ、前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第2スイッチトランジスタの閾値電圧分よりも低い電位であるアドレス線低電位とすることにより、前記第2のダイオードを導通状態にして前記第2コンデンサに前記電圧を保持させ、前記走査線を前記低電位とし、前記アドレス線を前記アドレス線低電位とすることにより、前記第1コンデンサ及び前記第2コンデンサに保持された電圧に応じて前記第1スイッチトランジスタ及び前記第2スイッチトランジスタを導通状態にして前記第1発光素子及び前記第2発光素子を発光させることが好ましい。これにより、走査線の電位を低電位としアドレス線の電位を高電位とすることにより、第1の画素への電圧書き込みが実行され、走査線の電位を高電位としアドレス線の電位を低電位とすることにより、第2の画素への電圧書き込みが実行される。また、さらに、前記第1コンデンサ及び第2コンデンサに保持された電圧を消去するための消去線を備え、前記第1画素は、さらに、アノード電極が前記第1コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第3のダイオード素子を備え、前記第2画素は、さらに、アノード電極が前記第2コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第4のダイオード素子を備えてもよい。また、前記駆動部は、前記第1コンデンサ及び前記第2コンデンサに電圧を保持させる場合には、前記消去線の電位を高電位とし、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去する場合には、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位としてもよい。これにより、全ての画素に対し、一斉にリセット動作を実行できるので、サブフィールドごとの発光可能期間を制御できる。よって、デジタル駆動方式による表示動作が可能となる。また、前記第1スイッチ部は、ゲート電極が前記走査線に接続され、ソース電極が第1電源線に接続された第3スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第1コンデンサの一方の電極に接続され、ドレイン電極が前記第3スイッチトランジスタのドレイン電極と接続された第4スイッチトランジスタとを備え、前記第2スイッチ部は、ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第5スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第2コンデンサの一方の電極に接続され、ドレイン電極が前記第5スイッチトランジスタのドレイン電極と接続された第6スイッチトランジスタとを備え、前記第1スイッチトランジスタのゲート電極は前記第1コンデンサの一方の電極に接続され、ドレイン電極は第2電源線に接続され、ソース電極は前記第1コンデンサの他方の電極に接続され、前記第1発光素子は、アノード電極が前記第1スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、前記第2スイッチトランジスタのゲート電極は前記第2コンデンサの一方の電極に接続され、ドレイン電極は前記第2電源線に接続され、ソース電極は前記第2コンデンサの他方の電極に接続され、前記第2発光素子は、アノード電極が前記第2スイッチトランジスタのソース電極に接続され、カソード電極が接地されていてもよい。また、さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を、前記第1電源線の電源電位に対して前記第3スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第1スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第3スイッチトランジスタ及び前記第4スイッチトランジスタを導通状態にして、前記第1電源線から前記第1コンデンサに前記電圧を保持させ、前記走査線の電位を、前記バイアス電位に対して前記第5スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第2スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第5スイッチトランジスタ及び前記第6スイッチトランジスタを導通状態にして前記走査線から前記第2コンデンサに前記電圧を保持させることが好ましい。これにより、各画素への電圧書き込みのタイミングを制御するための走査線は、2画素行ごとに配置されればよく、さらに、消去線が不要であるので、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。さらに、スイッチ部を、ダイオードを使用せずにTFTで構成しているので、製造工程が簡略化できる。また、さらに、前記第1コンデンサの一方の電極及び第2コンデンサの一方の電極に接続され、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去するための消去線を備えてもよい。また、前記駆動部は、前記第1コンデンサ及び前記第2コンデンサに保持された電圧を消去する場合には、前記アドレス線の電位を、前記第4スイッチトランジスタのソース電位に対して前記第4スイッチトランジスタの閾値電圧分よりも低く、かつ、前記第6スイッチトランジスタのソース電位に対して前記第6スイッチトランジスタの閾値電圧分よりも低くすることにより前記第4スイッチトランジスタ及び前記第6スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記アドレス線に印加される前記低電位以下の低電位としてもよい。これにより、全ての画素に対し、一斉にリセット動作を実行できるので、サブフィールドごとの発光可能期間を制御できる。よって、デジタル駆動方式による表示動作が可能となる。また、前記第1発光素子及び前記第2発光素子は、有機EL素子であってもよい。また、前記第1発光素子及び前記第2発光素子は、無機EL素子であってもよい。また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。本発明の表示装置及びその駆動方法によれば、配線数を削減することができるため、配線による損失を低減できる。また、高精細化も可能となる。以下、本発明を実施するための形態について、図面を参照しながら説明する。実施の形態1<表示装置の構成>図1は、本発明の実施の形態1に係る表示装置の機能ブロック図である。同図に記載された表示装置1は、サブフィールド処理回路2と、走査線制御回路5と、消去線制御回路6と、データ線制御回路7と、画素部10とを備える。サブフィールド処理回路2は、入力された映像信号に応じて、画素部10の画素ごとに発光させるサブフィールドを割り当て、走査線制御回路5、消去線制御回路6及びデータ線制御回路7に制御信号を出力する。走査線制御回路5は画素部10に走査電圧を印加し、データ線制御回路7は画素部10にアドレス電圧を印加し、消去線制御回路6は画素部10に消去電圧を印加する。以下、上述した表示装置1の構成要素について詳細に説明する。走査線制御回路5、データ線制御回路7及び消去線制御回路6は、それぞれ、走査線、アドレス線及び消去線の電位を制御する駆動部である。図2は、本発明の実施の形態1に係る表示装置が有する画素部の回路構成図である。画素部10は、ディスプレイの解像度m×nに応じたマトリクス状に配置された複数の画素が配置された表示部であるが、図2には、画素部10の一部である、隣接する4画素が記載されている。図2に記載された画素部10は、隣接する4つの画素11A、12A、21A及び22Aと、画素列ごとに配置されたアドレス線71及び72と、2画素行ごとに配置された走査線51と、各画素に対応して格子状に配置された電源線81及び消去線61とを備える。画素11Aは、上記複数の画素のうち、走査線51とアドレス線71との交点に対応する2画素のうちの第1の画素であり、画素12Aは、上記複数の画素のうち、走査線51とアドレス線72との交点に対応する2画素のうちの第1の画素である。また、画素21Aは、上記複数の画素のうち、走査線51とアドレス線71との交点に対応する2画素のうちの、画素11Aの属する画素行と異なる画素行に配置された第2の画素であり、画素22Aは、上記複数の画素のうち、走査線51とアドレス線72との交点に対応する2画素のうちの、画素12Aの属する画素行と異なる画素行に配置された第2の画素である。また、画素部10が有する複数の画素は、全て同じ回路素子を有しており、例えば、図2に記載された画素11Aは、有機EL素子111と、ダイオード112及び113と、TFTスイッチ114と、コンデンサ115と、定電流源116とを備える。ここで、画素11A~22Aの各構成要素及びそれらの接続関係を説明する。まず、画素11A~22Aに共通した接続関係を、画素11Aを例にして説明する。有機EL素子111のアノード電極は、定電流源116を介して電源線81に接続され、カソード電極は、TFTスイッチ114のドレイン電極に接続されている。TFTスイッチ114のゲート電極は、ダイオード112のカソード電極、ダイオード113のアノード電極、及びコンデンサ115の一方の電極に接続されている。ダイオード113のカソード電極は、消去線61に接続されている。さらに、同一画素行に配置された画素11A及び12Aでは、TFTスイッチ114及び314のソース電極は走査線51に接続されている。一方、同一画素行に配置された画素21A及び22Aでは、TFTスイッチ214及び414のソース電極は、それぞれ、アドレス線71及び72に接続されている。また、画素11Aにおいては、アドレス線71は、ダイオード112のアノード電極に接続され、画素21Aにおいては、コンデンサ215の他方の電極に接続されている。また、画素12Aにおいては、アドレス線72は、ダイオード312のアノード電極に接続され、画素22Aにおいては、コンデンサ415の他方の電極に接続されている。次に、画素11A~22Aの各構成要素を説明する。有機EL素子111、211、311及び411は、電流駆動型の発光素子である。有機EL素子111及び311は、それぞれ、TFTスイッチ114及び314が導通状態となることにより発光する第1発光素子である。また、有機EL素子211及び411は、それぞれ、TFTスイッチ214及び414が導通状態となることにより発光する第2発光素子である。具体的には、有機EL素子111及び311は、それぞれ、電源線81とTFTスイッチ114及び314のドレイン電極との間に直列に挿入されている。また、有機EL素子211及び411は、それぞれ、電源線81とTFTスイッチ214及び414のドレイン電極との間に直列に挿入されている。TFTスイッチ114、214、314及び414は、例えば、n型のMOSFETであり、ゲート-ソース間電圧が閾値電圧より大きい場合にドレイン-ソース間を導通状態とするスイッチ素子である。TFTスイッチ114及び314は、それぞれ、コンデンサ115及び315に保持された電圧に応じて導通状態となる第1スイッチトランジスタである。また、TFTスイッチ214及び414は、それぞれ、コンデンサ215及び415に保持された電圧に応じて導通状態となる第2スイッチトランジスタである。コンデンサ115、215、315及び415は、アドレス線と走査線との電位差に対応した電荷を、ダイオード112、212、312及び412を介して充電し、また、消去線61に消去電圧が印加された場合に、上記充電された電荷を、ダイオード113、213、313及び413を介して放電する。コンデンサ115及び315は、それぞれ、ダイオード112及び312が導通状態となることにより、アドレス線71及び72ならびに走査線51の電位に応じて定まる電圧を保持する第1コンデンサである。また、コンデンサ215及び415は、それぞれ、ダイオード212及び412が導通状態となることにより、アドレス線71及び72の電位ならびに走査線51の電位に応じて定まる電圧を保持する第2コンデンサである。ダイオード112は、走査線51の電位に応じて導通状態となる第1スイッチ部であり、アノード電極がアドレス線71に接続され、カソード電極がコンデンサ115の一方の電極に接続された第1のダイオード素子である。ダイオード312は、走査線51の電位に応じて導通状態となる第1スイッチ部であり、アノード電極がアドレス線72に接続され、カソード電極がコンデンサ315の一方の電極に接続された第1のダイオード素子である。ダイオード212は、走査線51の電位に応じて、ダイオード112とは排他的に導通状態となる第2スイッチ部であり、アノード電極が走査線51に接続され、カソード電極がコンデンサ215の一方の電極に接続された第2のダイオード素子である。ダイオード412は、走査線51の電位に応じて、ダイオード312とは排他的に導通状態となる第2スイッチ部であり、アノード電極が走査線51に接続され、カソード電極がコンデンサ415の一方の電極に接続された第2のダイオード素子である。ダイオード113は、アノード電極がコンデンサ115の一方の電極に接続され、カソード電極が消去線61に接続された第3のダイオード素子であり、ダイオード313は、アノード電極がコンデンサ315の一方の電極に接続され、カソード電極が消去線61に接続された第3のダイオード素子である。ダイオード213は、アノード電極がコンデンサ215の一方の電極に接続され、カソード電極が消去線61に接続された第4のダイオード素子であり、ダイオード413は、アノード電極がコンデンサ415の一方の電極に接続され、カソード電極が消去線61に接続された第4のダイオード素子である。消去線61は、消去電圧が印加されることにより、コンデンサ115、215、315及び415に蓄積された電荷を放電する。言い換えると、消去線61は、コンデンサ115、215、315及び415に保持された電圧を消去するための制御線である。なお、本実施の形態では、全ての画素に対し、一定の電源電圧が電源線81を介して印加される。また、消去電圧は、全ての画素に対し、消去線61を介して同じタイミングで印加される。よって、消去線61及び電源線81は、それぞれ、全画素にわたり共通線となっていてもよい。これにより、消去線制御回路6の駆動負荷が低減される。上記接続関係及び構成要素により、アドレス線71及び72の電位が走査線51の電位に対してTFTスイッチ114及び314の閾値電圧分よりも高い場合、コンデンサ115及び315には、それぞれ、アドレス線71及び72と走査線51との電位差に対応する電圧が保持される。また、アドレス線71及び72の電位が走査線51の電位に対してTFTスイッチ214及び414の閾値電圧分よりも低い場合、コンデンサ215及び415には、走査線51とアドレス線71及び72との電位差に対応する電圧が保持される。このように、アドレス線の電位と走査線の電位とが、排他的に制御されることにより、奇数画素行への電圧書き込みの後、偶数画素行への電圧書き込みが実行される。上記書き込みが完了した後、走査線51を所定の電位例えば、GND電位に設定することにより、TFTスイッチの閾値電圧以上の電圧がコンデンサに保持されている画素の有機EL素子が一斉発光する。上記構成によれば、電圧書き込みのタイミングを制御するための走査線は、2画素行ごとに配置されればよく、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。次に、走査線制御回路5について説明する。走査線制御回路5は、サブフィールド処理回路2からの制御信号により、書き込み期間において発光画素行を選択するための走査信号を、走査線を介して画素部に出力する。図3は、本発明の実施の形態1に係る表示装置が有する走査線制御回路の内部回路図である。走査線制御回路5は、出力ラインである走査線51~5kに、それぞれ高電位パルスVscnまたは低電位パルスVGNDを供給するための2つのFETスイッチをライン毎に配置した回路構成となっている。画素行数がnである場合には、走査線制御回路5は、n/2本の走査線51~5kを介して画素部10に接続されている。各走査線には、走査線制御回路5の信号に応じて、任意の順序で2画素行毎に走査線51~5kに高電位パルスVscnまたは低電位パルスVGNDを供給することが可能である。高電位パルスまたは低電位パルスを印加するタイミングについては、後述する。図3に記載された回路において、例えば、走査線51に低電位パルスVGNDを印加する場合には、走査線制御回路5は、FET514をON状態とし、FET513をOFF状態とする。また、走査線51に高電位パルスVscnを印加する場合には、走査線制御回路5は、FET513をON状態とし、FET514をOFF状態とする。また、FET513及びFET514をともにOFF状態とした場合には、走査線51はハイインピーダンス状態となり、電流径路を構成しない。すなわち、走査線制御回路5は、走査線ごとに配置された2つのFETのON状態及びOFF状態を選択することにより、走査線を、低電位パルスVGND状態、高電位パルスVscn状態、及びハイインピーダンス状態の3形態のうちいずれかの形態とすることが可能である。次に、消去線制御回路6について説明する。消去線制御回路6は、サブフィールド処理回路2からの制御信号により、コンデンサ115、215、315及び415に保持された、信号電圧を消去するための消去電圧を、消去線を介してダイオード113、213、313及び413のカソード電極に出力する。消去線制御回路6は、消去線61に対し、走査線に印加される低電位パルス及びアドレス線に印加される低電位パルス以下の低電位、例えば、GND電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ115、215、315及び415の一方の電極から消去線61へ向かって順方向電流が流れ、コンデンサ115、215、315及び415がリセットされる。また、リセットしない場合には、消去線制御回路6は、消去線61に対し、例えば、走査線に印加される高電位パルスまたはアドレス線に印加される高電位パルス信号電圧よりも大きい正電圧を供給する。消去電圧パルスを印加するタイミングについては、後述する。次に、データ線制御回路7について説明する。図4は、本発明の表示装置が有するデータ線制御回路の内部回路図である。データ線制御回路7は、サブフィールド処理回路2からの制御信号により、書き込み期間において走査線制御回路5から出力される走査信号に同期して、TFTスイッチ114、214、314及び414の導通及び非導通を切り換えるためのアドレス電圧を、アドレス線71または72を介して、各画素に出力する。また、図4に示されるように、データ線制御回路7は、R画素、G画素、B画素に応じて、異なるアドレス電圧をアドレス線71または72を介して各画素に供給してもよい。例えば、画素11A及び画素21AがR画素である場合、データ線制御回路7は、画素11Aに対して、走査線51が低電位パルスVGND状態であるときに、スイッチSW3ARを導通させることによりアドレス電圧VRをアドレス線71に供給する。また、走査線51が高電位パルスVscn状態であるときに、スイッチSW3BRを導通させることによりアドレス電圧-VRをアドレス線71に供給する。アドレス電圧を印加するタイミングについては、後述する。また、データ線制御回路7は、画素部10の解像度に応じた画素列数m本のアドレス線を同時に制御可能とするためのメモリ機能を有している。<表示装置の動作>以下、図2、図5及び図6A~図6Dを用いて、表示装置1の動作について述べる。図5は、本発明の実施の形態1に係る表示装置の駆動タイミングチャートである。同図には、図2における画素11A及び12Aを3行目の画素行に属する画素、また、画素21A及び22Aを4行目の画素行に属する画素と仮定し、これら4画素を、所定のサブフィールド期間において、全て発光させた場合を例示している。[リセット動作]まず、時刻t01~時刻t02において、消去線制御回路6は、消去線61に対し消去電圧を供給し、全ての画素が有するコンデンサをリセットする。消去線制御回路6は、消去線61に対し、例えば、GND電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ115、215、315及び415の一方の電極から消去線61へ向かってダイオード113、213、313及び413に順方向電流が流れ、コンデンサ115、215、315及び415がリセットされる。図6Aは、実施の形態1に係る画素のリセット動作を説明する状態遷移図である。すなわち、消去線61にLOW電位が印加された場合、図6Aに示されるように、コンデンサ115、215、315及び415→ダイオード113、213、313及び413→消去線61の順に放電電流が流れ、コンデンサ115、215、315及び415に保持された電圧が消去される。上記時刻t01~時刻t02における消去線制御回路6の動作は、書き込み動作の前に、消去線61の電位を、走査線51に印加される低電位及びアドレス線71及び72に印加される低電位以下の低電位とすることにより、コンデンサ115及びコンデンサ315に保持された電圧を消去する消去ステップに相当する。[書き込み動作]時刻t03において、走査線制御回路5は、n型のFET514のゲート電位をLOW電位としてOFF状態とし、またp型のFET513のゲート電位が既にHIGH電位でありOFF状態であることから、走査線51は、ハイインピーダンス状態となる。これにより、画素が有するコンデンサへ信号を書き込むための準備が完了する。次に、奇数画素行への書き込み動作が、奇数行順次に実行される。例えば、時刻t04~時刻t05において、走査線制御回路5は、3行目に属する画素への電圧書き込みを実行すべく、FET514のゲート電位をHIGH電位としてON状態とし、走査線51の電位をLOWGND電位とする。一方、データ線制御回路7は、走査線制御回路5の上記動作と同期して、3行目の画素に対応するHIGH電位、つまり、走査線51の電位に対してTFTスイッチ114及び314の閾値電圧分よりも高い高電位を、アドレス線71及び72に供給する。これにより、コンデンサ115の一方の電極及び315の一方の電極には、それぞれ、アドレス線71及び72のHIGH電位が、導通状態となったダイオード112及び312を介して印加され、また、コンデンサ115及び315の他方の電極には、走査線51のLOWGND電位が印加されることから、コンデンサ115及び315には、アドレス線71及び72のHIGH電位に対応した電圧が保持される。つまり、画素11A及び21Aへの書き込み動作が実行される。図6Bは、実施の形態1に係る奇数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線51にLOW電位が印加され、アドレス線71及び71にHIGH電位が印加された場合、図6Bに示されるように、アドレス線71及び72→ダイオード112及び312→コンデンサ115及び315の順に充電電流が流れ、コンデンサ115及び315に電圧が保持される。上記時刻t04~時刻t05における走査線制御回路5及びデータ線制御回路7の動作は、走査線51の電位を低電位とし、走査線51以外の走査線をハイインピーダンス状態とし、アドレス線71及び72の電位を、走査線51の低電位に対してTFTスイッチ114及び314の閾値電圧分よりも高い高電位とすることにより、ダイオード112及び312を導通状態にしてコンデンサ115及び315に電圧を保持させる第1電圧保持ステップに相当する。時刻t05以降、上述した3行目の画素行における書き込み動作と同様に、奇数画素行への書き込み動作を奇数行順次に実行する。なお、この間、書き込み動作中でない画素行の走査線は、ハイインピーダンス状態に設定されている。従って、書き込みが完了した画素であっても、FETのソース電位が確定しないため、当該奇数画素行への書き込み期間中には、有機EL素子は発光動作を開始しない。次に、奇数画素行への書き込み動作が終了すると、偶数画素行への書き込み動作が実行される。例えば、時刻t06~時刻t07において、走査線制御回路5は、4行目に属する画素への信号電圧書き込みを実行すべく、FET513のゲート電位をLOW電位としてON状態とし、走査線51の電位をHIGHVscn電位とする。一方、データ線制御回路7は、走査線制御回路5の上記動作と同期して、4行目の画素に対応するLOWGND電位、つまり、走査線51のHIGH電位に対してTFTスイッチ214及び414の閾値電圧分よりも低い低電位を、アドレス線71及び72に供給する。これにより、コンデンサ215の一方の電極及び415の一方の電極には、それぞれ、走査線51のHIGHVscn電位が、導通状態となったダイオード212及び412を介して印加され、また、コンデンサ215及び415の他方の電極には、アドレス線71及び72のLOWGND電位が印加されることから、コンデンサ215及び415には、走査線のHIGH電位に対応した電圧が保持される。つまり、画素11A及び21Aへの書き込み動作が実行される。図6Cは、実施の形態1に係る偶数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線51にHIGH電位が印加され、アドレス線71及び71にLOW電位が印加された場合、図6Cに示されるように、走査線51→ダイオード212及び412→コンデンサ215及び415の順に充電電流が流れ、コンデンサ215及び415に電圧が保持される。上記時刻t06~時刻t07における走査線制御回路5及びデータ線制御回路7の動作は、走査線51の電位を高電位とし、走査線51以外の走査線をハイインピーダンス状態とし、アドレス線71及び72の電位を、走査線51の高電位に対してTFTスイッチ214及び414の閾値電圧分よりも低い低電位とすることにより、ダイオード212及び412を導通状態にしてコンデンサ215及び415に電圧を保持させる第2電圧保持ステップに相当する。時刻t07以降、上述した4行目の画素行における書き込み動作と同様に、偶数画素行への書き込み動作を偶数行順次に実行する。なお、この間、書き込み動作中でない画素行の走査線は、ハイインピーダンス状態に設定されている。従って、書き込みが完了した画素であっても、TFTスイッチのゲート電位が確定しないため、当該偶数画素行への書き込み期間中には、有機EL素子は発光動作を開始しない。なお、奇数行への書き込み時に印加されるアドレス線71及び72のHIGH電位とGND電位との電位差、及び、偶数行への書き込み時に印加される走査線のHIGH電位VscnとGND電位との電位差は、TFTスイッチの閾値電圧よりも大きいことが条件である。[発光動作]次に、時刻t08において、走査線制御回路5は、全画素を一斉に発光させるべく、FET514のゲート電位をHIGH電位としてON状態とし、走査線51の電位をLOWGND電位とする。同様にして、他の走査線の電位もLOW電位とする。また、全てのアドレス線をLOW電位とする。これにより、奇数画素行の画素が有するTFTスイッチのソース電位、及び、偶数画素行の画素が有するTFTスイッチのゲート電位が確定し、閾値電圧以上の電圧が保持されているコンデンサを有する画素のTFTスイッチはオン状態となる。よって、奇数画素行においては、電源線81→定電流源→有機EL素子→オン状態のTFTスイッチ→LOW電位である走査線という経路で発光電流が流れる。また、偶数画素行においては、電源線81→定電流源→有機EL素子→オン状態のTFTスイッチ→LOW電位であるアドレス線という経路で発光電流が流れる。図6Dは、実施の形態1に係る画素の発光動作を説明する状態遷移図である。すなわち、走査線51、アドレス線71及び72にLOW電位が印加された場合、図6Dに示されるように、電源線81→定電流源116、216、316及び416→有機EL素子111、211、311及び411→TFTスイッチ114、214、314及び414→走査線51またはアドレス線71及び72の順に発光電流が流れ、有機EL素子111、211、311及び411が一斉発光する。上記時刻t08~時刻t09における走査線制御回路5及びデータ線制御回路7の動作は、上記書き込み動作の後、走査線51及びアドレス線71及び72を低電位とすることにより、コンデンサ115、215、315及び415に保持された電圧に応じてTFTスイッチ114、214、314及び414を導通状態にして有機EL素子111、211、311及び411を一斉発光させる発光ステップに相当する。上述した時刻t01~時刻t09におけるリセット期間、書き込み動作及び発光動作の期間は、サブフィールド期間であり、デジタル階調制御は、上記サブフィールド期間を複数繰り返すことにより実行される。すなわち、例えば、第1サブフィールドの発光期間を1μ秒、第2サブフィールドの発光期間を2μ秒、第3サブフィールドの発光期間を4μ秒、第4サブフィールドの発光期間を8μ秒、、第9サブフィールドの発光期間を256μ秒とし、第1~9サブフィールドを組み合わせることにより、階調表示を行う。具体的には、以下の通りである。0階調は、すべてのサブフィールドにおいて発光させない。1階調は第1サブフィールド1μ秒のみ発光させる。2階調は第2サブフィールド2μ秒のみ発光させる。3階調は第1第2サブフィールド1μ秒2μ秒=3μ秒を発光させる。4階調は第3サブフィールド4μ秒のみ発光させる。5階調は第1第3サブフィールド1μ秒4μ秒=5μ秒を発光させる。6階調は第2第3サブフィールド2μ秒4μ秒=6μ秒を発光させる。7階調は第1第2第3サブフィールド1μ秒2μ秒4μ秒=7μ秒を発光させる。8階調は第4サブフィールド8μ秒のみ発光させる。このようにして、各0~511階調を表示する。上記サブフィールド期間を組み合わせた階調表示を、1フレームの間に実行して画像を作り出す。なお、奇数画素行及び偶数画素行の書き込み順序は、逆でも構わない。以上のように、本発明の表示装置の駆動方法によれば、1本の走査線で2画素行分の画素を駆動することにより、1画素行ごとに走査線が配置された従来の表示装置に比べて、配線数及び配線に必要な面積を削減することができる。また、電極抵抗及び電極浮遊容量を削減できるので、配線による損失を低減できる。また、高精細化が容易になる。実施の形態2本実施の形態に係る表示装置の画素回路は、実施の形態1に係る表示装置の画素回路と比較して、スイッチ部の構成要素としてダイオードを使用せずにTFTスイッチを使用した点が回路構成として異なるが、走査線電位を奇数画素行と偶数画素行とで排他的に制御し、アドレス線及び走査線の電位に応じて定まる電圧を保持することにより書き込みを実行する基本動作は同じである。以下、実施の形態1と同じ点は説明を省略し、異なる点のみ説明する。<表示装置の構成>図7は、本発明の実施の形態2に係る表示装置が有する画素部の回路構成図である。図7に記載された画素部は、隣接する4つの画素11B、12B、21B及び22Bと、画素列ごとに配置されたアドレス線91及び92と、2画素行ごとに配置された走査線51と、各画素に対応して格子状に配置された電源線81及び消去線62とを備える。画素11Bは、上記複数の画素のうち、走査線51とアドレス線91との交点に対応する2画素のうちの第1の画素であり、画素12Bは、上記複数の画素のうち、走査線51とアドレス線92との交点に対応する2画素のうちの第1の画素である。また、画素21Bは、上記複数の画素のうち、走査線51とアドレス線91との交点に対応する2画素のうちの、画素11Bの属する画素行と異なる画素行に配置された第2の画素であり、画素22Bは、上記複数の画素のうち、走査線51とアドレス線92との交点に対応する2画素のうちの、画素12Bの属する画素行と異なる画素行に配置された第2の画素である。また、画素部が有する複数の画素は、全て同じ回路素子を有しており、例えば、図7に記載された画素11Bは、有機EL素子121と、TFTスイッチ122、123及び124と、コンデンサ125と、定電流源126とを備える。ここで、画素11B~22Bの各構成要素及びそれらの接続関係を説明する。まず、画素11B~22Bに共通した接続関係を、画素11Bを例にして説明する。有機EL素子121のアノード電極は、n型のTFTスイッチ124のソース電極に接続され、カソード電極は接地されている。TFTスイッチ124のドレイン電極は定電流源126を介して電源線82に接続され、ゲート電極はn型のTFTスイッチ123のソース電極に接続されている。TFTスイッチ123のドレイン電極はp型のTFTスイッチ122のドレイン電極に接続され、ゲート電極はアドレス線91に接続されている。コンデンサ125は、TFTスイッチ124のゲート電極及びソース電極に接続され、さらに、全画素共通の消去線62に接続されている。さらに、同一の奇数画素行に配置された画素11B及び12Bでは、TFTスイッチ122及び322のソース電極は電源線82に接続され、ゲート電極は走査線51に接続されている。一方、同一の偶数画素行に配置された画素21B及び22Bでは、TFTスイッチ222及び422のソース電極は走査線51に接続され、ゲート電極はバイアス電位Vbを有するバイアス端子に接続されている。次に、画素11B~22Bの各構成要素を説明する。有機EL素子121及び321は、それぞれ、アノード電極がTFTスイッチ124及び324のソース電極に接続され、カソード電極が接地された第1発光素子である。有機EL素子221及び421は、それぞれ、アノード電極がTFTスイッチ224及び424のソース電極に接続され、カソード電極が接地された第2発光素子である。TFTスイッチ122、222、322及び422は、例えば、p型のMOSFETであり、ソース電位に対するゲート電位が閾値電圧分より小さい場合にドレイン-ソース間を導通状態とするローアクティブ素子である。TFTスイッチ123、223、323及び423は、例えば、n型のMOSFETであり、ソース電位に対するゲート電位が閾値電圧分より大きい場合にドレイン-ソース間を導通状態とするハイアクティブ素子である。TFTスイッチ122及び322は、ゲート電極が走査線51に接続され、ソース電極が第1電源線である電源線82に接続された第3スイッチトランジスタである。TFTスイッチ123及び323は、それぞれ、ゲート電極がアドレス線91及び92に接続され、ソース電極がコンデンサ125及び325の一方の電極に接続され、ドレイン電極がTFTスイッチ122及び322のドレイン電極と接続された第4スイッチトランジスタである。TFTスイッチ122とTFTスイッチ123とは、走査線51の電位に応じて導通状態となる第1スイッチ部を構成する。また、TFTスイッチ322とTFTスイッチ323とは、走査線51の電位に応じて導通状態となる第1スイッチ部を構成する。TFTスイッチ222及び422は、ゲート電極がバイアス電位Vbを有するバイアス端子に接続され、ソース電極が走査線51に接続された第5スイッチトランジスタである。TFTスイッチ223及び423は、それぞれ、ゲート電極がアドレス線91及び92に接続され、ソース電極がコンデンサ225及び425の一方の電極に接続され、ドレイン電極がTFTスイッチ222及び422のドレイン電極と接続された第6スイッチトランジスタである。TFTスイッチ222と223とは、走査線51の電位に応じて、上記第1スイッチ部とは排他的に導通状態となる第2スイッチ部を構成する。また、TFTスイッチ422と423とは、走査線51の電位に応じて、上記第1スイッチ部とは排他的に導通状態となる第2スイッチ部を構成する。TFTスイッチ124及び324のゲート電極は、それぞれ、コンデンサ125及び325の一方の電極に接続され、ドレイン電極は電源VDDに接続され、ソース電極はコンデンサ125及び325の他方の電極に接続された第1スイッチトランジスタである。TFTスイッチ224及び424のゲート電極は、それぞれ、コンデンサ225及び425の一方の電極に接続され、ドレイン電極は第2電源線VDDに接続され、ソース電極はコンデンサ225及び425の他方の電極に接続された第2スイッチトランジスタである。コンデンサ125及び325は、電源線82の電位例えば10Vに対応した電荷を、TFTスイッチ122及び123ならびに322及び323を介して充電し、また、消去線62を介して放電する。コンデンサ225及び425は、走査線51のHIGH電位例えば10Vに対応した電荷を、TFTスイッチ222及び223ならびに422及び423を介して充電し、また、消去線62を介して放電する。コンデンサ125及び325は、それぞれ、第1スイッチ部が導通状態となることにより、アドレス線91及び92、走査線51ならびに電源線82の電位に応じて定まる電圧を保持する第1コンデンサである。また、コンデンサ225及び425は、それぞれ、第2スイッチ部が導通状態となることにより、アドレス線91及び92、ならびに走査線51の電位に応じて定まる電圧を保持する第2コンデンサである。消去線62は、通常はハイインピーダンス状態に設定されており、消去動作時のみLOW電位例えば0Vが印加されることにより、コンデンサ125、225、325及び425に蓄積された電荷を放電する。また、定電流源126、226、326及び426が接続されている電源VDDと電源線82とが共有されていてもよい。上記接続関係及び構成要素により、走査線51の電位が電源線82の電源電位に対してTFTスイッチ122及び322の閾値電圧分よりも十分低いLOW電位の場合、ローアクティブ動作するTFTスイッチ122及び322がソース→ドレインへと導通する。この状態でアドレス線91及び92の電位が接地電位に対してTFTスイッチ124及び324の閾値電圧分よりも高い高電位である場合、TFTスイッチ123及び323の導通により、コンデンサ125及び325には、それぞれ、電源線82の電源電位に対応する電圧が保持される。また、走査線51の電位がバイアス電位Vbに対してTFTスイッチ222及び422の閾値電圧分よりも十分高い高電位の場合、ローアクティブ動作するTFTスイッチ222及び422がソース→ドレインへと導通する。この状態でアドレス線91及び92の電位が接地電位に対してTFTスイッチ224及び424の閾値電圧分よりも高い高電位である場合、TFTスイッチ223及び423の導通により、コンデンサ225及び425には、それぞれ、走査線51のHIGH電位に対応する電圧が保持される。このように、走査線の電位が、奇数画素行と偶数画素行とで排他的に制御されることにより、奇数画素行への電圧書き込みの後、偶数画素行への電圧書き込みが行順次に実行される。上記書き込みが完了した後、走査線51、アドレス線91及び92をLOW電位に設定することにより、TFTスイッチの閾値電圧以上の電圧がコンデンサに保持されている画素の有機EL素子が一斉発光する。上記構成によれば、信号電圧の書き込みタイミングを制御するための走査線は、2画素行ごとに配置されればよいので、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。また、実施の形態1と比較して、スイッチ部を、ダイオードを使用せずにTFTで構成しているので、製造工程が簡略化できる。<表示装置の動作>以下、図7、図8及び図9A~図9Dを用いて、本実施の形態に係る表示装置の動作について述べる。図8は、本発明の実施の形態2に係る表示装置の駆動タイミングチャートである。同図には、図7における画素11B及び12Bを3行目の画素行に属する画素、また、画素21B及び22Bを4行目の画素行に属する画素と仮定し、これら4画素を、所定のサブフィールド期間において、全て発光させた場合を例示している。[リセット動作]まず、時刻t21~時刻t22において、消去線制御回路6は、消去線62に対し消去電圧を供給し、全ての画素が有するコンデンサをリセットする。消去線制御回路6は、消去線62に対し、例えば、GND電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ125、225、325及び425の一方の電極から消去線62を介して消去線制御回路6の方向へ放電電流が流れ、コンデンサ125、225、325及び425がリセットされる。また、この期間において、データ線制御回路7は、アドレス線91及び92に対し、LOW電位を供給する。これにより、TFTスイッチ123、223、323及び423のゲート-ソース間には、閾値電圧よりも小さい電圧が印加されているので、ドレイン-ソースは非導通状態となる。図9Aは、実施の形態2に係る画素のリセット動作を説明する状態遷移図である。すなわち、消去線62にLOW電位が印加された場合、図9Aに示されるように、コンデンサ125、225、325及び425→消去線62の順に放電電流が流れ、コンデンサ125、225、325及び425に保持された電圧が消去される。上記時刻t21~時刻t22における消去線制御回路6の動作は、書き込み動作の前に、アドレス線91及び92の電位を、TFTスイッチ123、223、323及び423のソース電位に対してTFTスイッチ123、223、323及び423の閾値電圧よりも低くすることによりTFTスイッチ123、223、323及び423を非導通とした状態で、消去線62の電位を、アドレス線91及び92の低電位以下の低電位とすることによりコンデンサ125、225、325及び425に保持された電圧を消去する消去ステップに相当する。なお、上述したリセット期間以外の期間では、消去線制御回路6は、消去線62の電位を、ハイインピーダンス状態としている。[書き込み動作]時刻t23において、走査線制御回路5は、n型のFET514のゲート電位をLOW電位としてOFF状態とし、またp型のFET513のゲート電位が既にHIGH電位でありOFF状態であることから、走査線51は、ハイインピーダンス状態となる。これにより、画素が有するコンデンサへ信号を書き込むための準備が完了する。次に、奇数画素行への書き込み動作が、奇数行順次に実行される。例えば、時刻t24~時刻t25において、走査線制御回路5は、3行目に属する画素への電圧書き込みを実行すべく、FET514のゲート電位をHIGH電位としてON状態とし、走査線51の電位をLOWGND電位とする。これにより、TFTスイッチ122及び322のゲート電極には当該LOW電位GNDが印加される。また、TFTスイッチ122及び322のソース電極には電源電位10Vが印加される。そうすると、TFTスイッチ122及び322のゲート-ソース間には、絶対値が閾値電圧よりも十分大きな負電圧が印加されているので、ソース→ドレインへと電流が流れ得る状態となる。一方、データ線制御回路7は、走査線制御回路5の上記動作と同期して、3行目の画素に対応するHIGH電位、つまり、GND電位に対してTFTスイッチ124及び324の閾値電圧分よりも高い電位を、アドレス線91及び92に供給する。これにより、TFTスイッチ123及び323のゲート電極には当該HIGH電位が印加される。そうすると、TFTスイッチ123及び323のゲート-ソース間には、閾値電圧よりも十分大きな正電圧が印加されているので、ドレイン-ソースが導通状態となる。上記TFTスイッチ122及び322ならびにTFTスイッチ123及び323の導通状態により、コンデンサ125及び325には、アドレス線91及び92のHIGH電位、走査線51のLOW電位ならびに電源線82の電源電位に応じて定まる電圧が保持される。つまり、画素11B及び12Bへの書き込み動作が実行される。図9Bは、実施の形態2に係る奇数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線51にLOW電位が印加され、アドレス線91及び91にHIGH電位が印加された場合、図9Bに示されるように、電源線82→TFTスイッチ122及び322→TFTスイッチ123及び323→コンデンサ125及び325の順に充電電流が流れ、コンデンサ125及び325に電圧が保持される。上記時刻t24~時刻t25におけるデータ線制御回路7及び走査線制御回路5の動作は、走査線51の電位を、電源線82の電源電位に対してTFTスイッチ122及び322の閾値電圧分よりも低い走査線低電位とし、走査線51以外の走査線をハイインピーダンス状態とし、アドレス線91及び92の電位を、接地電位に対してTFTスイッチ124及び324の閾値電圧分よりも高い高電位とすることにより、TFTスイッチ122、123、322及び323を導通状態にして、電源線82からコンデンサ125及び325に電圧を保持させる第1電圧保持ステップに相当する。時刻t25以降、上述した3行目の画素行における書き込み動作と同様に、奇数画素行への書き込み動作を奇数行順次に実行する。次に、奇数画素行への書き込み動作が終了すると、偶数画素行への書き込み動作が実行される。例えば、時刻t26~時刻t27において、走査線制御回路5は、4行目に属する画素への信号電圧書き込みを実行すべく、FET513のゲート電位をLOW電位としてON状態とし、走査線51の電位をHIGHVscn電位とする。これにより、TFTスイッチ222及び422のソース電極には当該HIGH電位Vscn、例えば10Vが印加される。また、TFTスイッチ222及び422のゲート電極にはバイアス電位例えば、5Vが印加される。そうすると、TFTスイッチ222及び422のゲート-ソース間には、絶対値が閾値電圧よりも十分大きな負電圧が印加されているので、ソース→ドレインへと電流が流れ得る状態となる。一方、データ線制御回路7は、走査線制御回路5の上記動作と同期して、4行目の画素に対応するHIGH電位、つまり、GND電位に対してTFTスイッチ224及び424の閾値電圧分よりも高い電位を、アドレス線91及び92に供給する。これにより、TFTスイッチ223及び423のゲート電極には当該HIGH電位が印加される。そうすると、TFTスイッチ223及び423のゲート-ソース間には、閾値電圧よりも十分大きな正電圧が印加されているので、ドレイン-ソースが導通状態となる。上記TFTスイッチ222及び422ならびにTFTスイッチ223及び423の導通状態により、コンデンサ225及び425には、アドレス線91及び92のHIGH電位ならびに走査線51のHIGH電位に応じて定まる電圧が保持される。つまり、画素21B及び22Bへの書き込み動作が実行される。図9Cは、実施の形態2に係る偶数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線51にHIGH電位が印加され、アドレス線91及び91にHIGH電位が印加された場合、図9Cに示されるように、走査線51→TFTスイッチ222及び422→TFTスイッチ223及び423→コンデンサ225及び425の順に充電電流が流れ、コンデンサ225及び425に電圧が保持される。上記時刻t26~時刻t27におけるデータ線制御回路7及び走査線制御回路5の動作は、走査線51の電位を、バイアス電位Vbに対してTFTスイッチ222及び422の閾値電圧分よりも高い高電位とし、走査線51以外の走査線をハイインピーダンス状態とし、アドレス線91及び92の電位を、接地電位に対してTFTスイッチ224及び424の閾値電圧分よりも高い高電位とすることにより、TFTスイッチ222、223、422及び423を導通状態にして走査線51からコンデンサ225及び425に電圧を保持させる第2電圧保持ステップに相当する。時刻t27以降、上述した4行目の画素行における書き込み動作と同様に、偶数画素行への書き込み動作を偶数行順次に実行する。[発光動作]次に、時刻t28において、走査線制御回路5は、全画素を一斉に発光させるべく、FET514のゲート電位をHIGH電位としてON状態とし、走査線51の電位をLOWGND電位とする。同様にして、他の走査線の電位もLOW電位とする。これにより、全画素において、電源VDD→定電流源→オン状態のTFTスイッチ→有機EL素子→接地端子という経路で発光電流が流れる。図9Dは、実施の形態2に係る画素の発光動作を説明する状態遷移図である。すなわち、走査線51、アドレス線91及び92にLOW電位が印加された場合、図9Dに示されるように、電源VDD→定電流源126、226、326及び426→TFTスイッチ124、224、324及び424→有機EL素子121、221、321及び421→接地端子の順に発光電流が流れ、有機EL素子121、221、321及び421が一斉発光する。上述した時刻t21~時刻t29における書き込み動作及び発光動作の期間は、サブフィールド期間であり、デジタル階調制御は、上記サブフィールド期間を複数繰り返すことにより実行される。上記サブフィールド期間を組み合わせた階調表示を、1フレームの間に実行して画像を作り出す。なお、奇数画素行及び偶数画素行の書き込み順序は、逆でも構わない。以上のように、本実施の形態に係る表示装置の駆動方法によれば、1本の走査線で2行の画素を駆動することにより、1行ごとに走査線が配置された従来の表示装置に比べて、配線数及び配線に必要な面積を削減することができる。また、電極抵抗及び電極浮遊容量を削減できるので、配線による損失を低減できる。また、高精細化が容易になる。さらに、実施の形態1と比較して、スイッチ部を、ダイオードを使用せずにTFTで構成しているので、製造工程が簡略化できる。以上、本発明に係る表示装置及びその駆動方法について実施に形態1及び2に基づき説明したが、本発明に係る表示装置及びその駆動方法は、上述した実施の形態1及び2に限定されるものではない。実施の形態1及び2に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。なお、実施の形態1及び2では、発光素子として有機EL素子を用いているが、当該発光素子は電流駆動型の発光素子であればよく、例えば、無機EL素子であってもよい。