"行列状に配列される複数のスタティック型メモリセル、各前記メモリセル行に対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、各前記ワード線に対応して設けられ、対応のワード線がアドレス指定されたときに該対応のワード線を選択状態へ駆動する複数のワード線ドライバ、前記複数のワード線の所定数のワード線のグループに各々対応して配置され、各々が対応のワード線グループの選択時、対応のワード線グループのワード線ドライバへ第1の電圧レベルの電圧を供給する複数のドライバプリチャージ回路、および各前記ドライバプリチャージ回路に対応して設けられ、各々が、対応のドライバプリチャージ回路の出力する第1の電圧レベルの電圧をそれより低い電圧レベルにシフトさせる複数のレベルシフト回路を備える、半導体記憶装置。各前記スタティック型メモリセルは、対応のワード線に結合されるアクセストランジスタ、およびデータを記憶するドライブトランジスタを含み、各前記レベルシフト回路は、前記スタティック型メモリセルのアクセストランジスタおよびドライブトランジスタの少なくとも一方の特性変動に連動する特性を有するトランジスタを備える、請求項1記載の半導体記憶装置。前記レベルシフト回路のトランジスタは、抵抗モードで動作する絶縁ゲート型電界効果トランジスタである、請求項2記載の半導体記憶装置。各前記ドライバプリチャージ回路は、対応のワード線グループのワード線がアドレス指定されたときを除いて、前記第1の電圧レベルの電圧を供給するノードと対応のワード線ドライバとを分離する、請求項1記載の半導体記憶装置。非特許文献1に示される構成においては、メモリセル列単位でメモリセル電源電圧のレベルを切替制御している。したがって、メモリセル電源電圧として、2種類の電圧が必要となり、2電源構成を実現するために電源回路が複雑となるという問題が生じる。また、メモリセル電源電圧は切り替えられるものの、その切替電圧レベルは内部電源回路から生成される固定電位である。従って、メモリセルトランジスタのしきい値電圧が、プロセスパラメータの変動によりばらついた場合においても、その電圧レベルは連動して変化せず、しきい値電圧の変化を保証するのが困難であり、しきい値電圧等のメモリセルトランジスタの電気的特性変化時において書込/読出のマージンを確実に確保するのは困難である。また、非特許文献2に示される構成においては、データ書込時、選択列のメモリセル電源線をフローティング状態とし、書込列のメモリセルの電源電圧を低下させて、書込マージンを確保することを図る。しかしながら、この非特許文献2においては、書込マージンを改善すること、および消費電力を低減することは示されているものの、メモリセルトランジスタのしきい値電圧がばらついた場合における読出マージンを改善する方法については何ら考慮していない。特許文献1に示される構成においては、メモリセルトランジスタが、薄膜トランジスタTFTで構成され、そのしきい値電圧がばらつく場合においても、レベル変換回路により、選択ワード線の電位振幅を変更することにより、書込および読出マージンを改善することを図る。具体的に、この特許文献1においては、データ書込時においては、選択ワード線をメモリセル電源電位よりも高い電位レベルに駆動し、メモリセルのアクセストランジスタの電流駆動力を大きくして、高速で書込を行ない、書込マージンを確保することを図る。また、データ読出時においては、選択ワード線を、メモリセルのハイ側電源電圧よりも低い電圧レベルに駆動することにより、メモリセルのアクセストランジスタのゲート電位を低くし、その電流駆動能力を低下させて、スタティックノイズマージンを確保してデータ読出時のデータ破壊を防止することを図る。しかしながら、この特許文献1に示される構成においては、レベル変換回路の動作電源電圧は、メモリセル電源電圧と別系統から供給されており、そのレベルシフトされた電圧レベルはメモリセルのしきい値電圧の影響を受けない固定された電圧レベルである。特許文献1においても、メモリセル電源と別系統でレベルシフト用の電源を設ける必要があり、その電源系統の構成が複雑となる。また、その選択ワード線の電位は、固定されており、メモリセルトランジスタのしきい値電圧のばらつきに柔軟に対応することはできない。また、データ書込時、メモリセル電源よりも高電位のレベルに選択ワード線を駆動しており、データ書込時において選択行に接続される非選択メモリセルのデータの安定性についてはまた何ら考慮していない。それゆえ、この発明の目的は、簡易な回路構成で、低電源電圧下においても、安定にデータの書込および読出を行なうことのできる半導体記憶装置を提供することである。この発明の他の目的は、メモリセルトランジスタのしきい値電圧のばらつきに柔軟に追随して選択ワード線電位を調整して、低電源電圧下においても書込および読出マージンを確保することのできる半導体記憶装置を提供することである。この発明に係る半導体記憶装置は、行列状に配列される複数のスタティック型メモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、各ワード線に対応して設けられ、対応のワード線がアドレス指定されたとき、該対応のワード線を選択状態に駆動する複数のワード線ドライバと、複数のワード線の所定数のワード線のグループに各々対応して配置され、対応のワード線のグループのワード線の選択時、対応のワード線グループのワード線ドライバへ第1の電圧レベルの電圧を供給する複数のドライバプリチャージ回路と、各ドライバプリチャージ回路に対応して設けられ、各々が対応のドライバプリチャージ回路の出力する第1のレベルの電圧をそれよりも低い電圧レベルにシフトさせる複数のレベルシフト回路を備える。この発明に係る半導体記憶装置においては、ワード線ドライバに電圧を伝達するドライバ電源線にプルダウン用のレベルシフト回路が接続されており、選択ワード線の電位を、ワード線ドライバを介して低くすることができる。したがって、第1の観点に係る半導体記憶装置と同様、読出時のメモリセルのスタティックノイズマージンを改善することができる。また、ワード線ドライバの電源電圧のプルダウンを行なうだけであり、選択ワード線の電圧変換用の電源は不要であり、電源構成が簡略化される。また、複数のワード線ドライバに共通にレベルシフト回路を配置しており、レベルシフト用の素子の数を低減することができ、アレイ面積の増大を抑制することができる。[実施の形態1]図1は、この発明の実施の形態1に従う半導体記憶装置の全体の構成を概略的に示す図である。図1において、半導体記憶装置は、メモリセルMCが行列状に配列されるメモリセルアレイ1を含む。メモリセルアレイ1においては、メモリセルMCがn1行m1列に配列される。メモリセルMCの各行に対応してワード線WL0-WLnが配設され、メモリセルMCが、それぞれ対応の行のワード線に接続される。また、メモリセルMCの各列に対応してビット線対BL0,/BL0-BLm,/BLmが配設される。メモリセルMCは、後に詳細に説明するように、スタティック型メモリセルであり、相補ビット線対BLi,/BLii=0-mに相補データが伝達される。ビット線BL0,/BL0-BLm,/BLmの対各々に対応してビット線負荷BL負荷BQが設けられる。このビット線負荷BQは、データ読出時に、対応のビット線の電位をプルアップし、また、メモリセルデータ読出時のカラム電流を供給する。メモリセルアレイ1においてアドレス指定されたワード線を選択状態へ駆動するために、行アドレス信号RAに従って行選択信号を生成する行デコーダ2と、行デコーダ2からの行選択信号に従って、選択されたワード線を選択状態へ駆動するワード線ドライブ回路3が設けられる。行デコーダ2は、電源電圧VDDを動作電源電圧として受けて動作し、内部行アドレス信号RAをデコードして行選択信号を生成する。ワード線ドライブ回路3は、ワード線WL0-WLnそれぞれに対応して設けられ、行デコーダ2からの行選択信号に従って対応のワード線を選択状態へ駆動するワード線ドライバWDR0-WDRnを含む。ワード線ドライバWDR0-WDRnは、各々、電源電圧VDDを動作電源電圧として受け、対応のワード線選択時、電源電圧VDDのレベルシフト電圧降下を行なって、対応のワード線上にレベルシフト後の電圧を伝達する。このワード線選択電圧のレベル降下の作用効果については後に詳細に説明する。半導体記憶装置は、さらに、内部列アドレス信号CAに従って選択列に対応するビット線対を選択する列選択回路4と、データ書込時、列選択回路4により選択された列に対応するビット線対へ書込データを伝達する書込回路5と、データ読出時、列選択回路4により選択された列に対応するビット線対からのデータを検知し増幅して読出データを生成する読出回路6と、外部からのアドレス信号ADと書込指示信号WEとチップイネーブル信号CEとに従って、内部行アドレス信号RA、内部列アドレス信号CAおよび各動作に必要な制御信号を生成する主制御回路7を含む。主制御回路7は、ワード線活性化タイミング信号、列選択タイミング信号を生成して、行デコーダ2および列選択回路4の動作タイミングおよび動作シーケンスを規定する。書込回路5は、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データDIに従って内部書込データを生成する。読出回路6は、センスアンプ回路および出力バッファを含み、データ読出時、センスアンプ回路により検知、増幅された内部データを出力バッファによりさらにバッファ処理して外部読出データDOを生成する。書込回路5および読出回路6は、複数ビット幅のデータの書込および読出をそれぞれ行なってもよく、また、メモリセルアレイ1が、1ビットの入出力データに対応し、書込回路5および読出回路6は、それぞれ1ビットのデータの入力および出力を行なう構成であってもよい。複数ビットデータの書込/読出時には、図1に示すメモリセルアレイ1、書込回路5および読出回路6が、各データビットに対応して配置される。また、アレイ電源回路8からのアレイ電源電圧が、セル電源線PVLを介してメモリセルMCのハイ側電源ノードへ供給される。このセル電源線PVLは、図1においては、メモリセル列ごとに分割して配設されるように示すものの、アレイ電源回路8から、これらのセル電源線PVLに共通に、アレイ電源電圧が供給されてもよく、すなわち、セル電源線PVLは、行方向および列方向に相互接続されるメッシュ状に配列される構成を有していてもよい。アレイ電源回路8からのアレイ電源電圧は、本実施の形態および以下の実施の形態においてはワード線ドライバWDRへ供給される電源電圧VDDと同一電圧レベルに設定される。しかしながら、アレイ電源電圧とワード線ドライブ回路へ供給される電源電圧とは、異なる電圧レベルであっても、本発明は適用可能である。また、アレイ電源回路8とワード線ドライブ回路3などの周辺回路へ電源電圧を供給する回路は別々に配置されていても良い。図2は、図1に示すメモリセルMCの構成の一例を示す図である。図2において、メモリセルMCは、フルCMOSシングルポートSRAMセルの構成を有する。図2において、メモリセルMCは、ハイ側電源ノードVHとストレージノードND1との間に接続されかつそのゲートがストレージノードND2に接続されるPチャネルMOSトランジスタ絶縁ゲート型電界効果トランジスタPQ1と、ストレージノードND1とロー側電源ノードVLの間に接続されかつそのゲートがストレージノードND2に接続されるNチャネルMOSトランジスタNQ1と、ハイ側電源ノードVHとストレージノードND2の間に接続されかつそのゲートがストレージノードND1に接続されるPチャネルMOSトランジスタPQ2と、ストレージノードND2とロー側電源ノードVLとの間に接続されかつそのゲートがストレージノードND1に接続されるNチャネルMOSトランジスタNQ2と、ワード線WL上の電圧に従ってストレージノードND1およびND2を、それぞれ、ビット線BLおよび/BLに結合するNチャネルMOSトランジスタNQ3およびNQ4を含む。ワード線WLは、図1に示すワード線WL0-WLnのいずれかであり、ビット線BLおよび/BLは、図1に示すビット線BL0および/BL0-BLmおよび/BLmのいずれかである。この図2に示すメモリセルMCの構成においては、MOSトランジスタPQ1およびNQ1がCMOSインバータを構成し、また、MOSトランジスタPQ2およびNQ2が、CMOSインバータを構成し、これらのインバータの入力および出力が交差結合されて、インバータラッチフリップフロップを構成する。ストレージノードND1およびND2には、互いに相補なデータが保持される。このインバータラッチのデータ保持力に応じて、データ書込/読出時のマージンが決定される。図3は、図1に示すワード線ドライバWDR0-WDRnの構成の一例を示す図である。ワード線ドライバWDR0-WDRnは、同一の構成を有するため、図3においては、これらのワード線ドライバを、ワード線ドライバWDRで代表的に示す。図3において、ワード線ドライバWDRは、行デコーダ2からのワード線選択信号デコード信号WSを受けるインバータ10と、インバータ10の出力信号に従ってワード線WLを選択状態へ駆動するワード線ドライブ段12を含む。インバータ10は、電源電圧VDDを動作電源電圧として受けて、ワード線選択信号WSを反転する。ワード線ドライブ段12は、電源電圧VDDを受けるノードに一方導通ノードソースノードが接続されるPチャネルMOSトランジスタPQ10と、MOSトランジスタPQ10とワード線WLの間に接続されかつそのゲートにインバータ10の出力信号を受けるPチャネルMOSトランジスタPQ11と、ワード線WLと基準電位ノード接地電位レベル;以下、接地ノードと称すとの間に接続されかつそのゲートにインバータ10の出力信号を受けるNチャネルMOSトランジスタNQ10を含む。MOSトランジスタPQ10は、そのゲートおよびドレインが相互接続され、ダイオードモードで動作し、電源電圧VDDを、そのしきい値電圧の絶対値Vthp分低下させる。一段のMOSトランジスタのしきい値電圧の電圧降下により、電源電圧VDDが、例えば1、2Vと低い場合においても、ワード線ドライブ段12を動作させて確実に選択ワード線電圧を低下させ、また、必要以上に選択ワード線電圧レベルが低下するのを防止し、メモリセルのアクセストランジスタを導通状態に維持してデータの読出および書込を確実に実行する。MOSトランジスタPQ10のしきい値電圧は、メモリセルのPチャネル負荷MOSトランジスタPQ1およびPQ2と同様のしきい値電圧特性を有し、メモリセルMCの負荷トランジスタPチャネルMOSトランジスタPQ1およびPQ2のしきい値電圧変動に連動して、そのしきい値電圧が変化する。ワード線WLは、選択時、電圧VDD-Vthpレベルに駆動され、その実際の電圧レベルが、メモリセルの負荷トランジスタのしきい値電圧の変動に連動して変化する。図4Aは、メモリセルの負荷トランジスタPチャネルMOSトランジスタPQ1,PQ2のしきい値電圧の絶対値Vthpが大きい場合の選択ワード線WLの電圧レベルを示す図である。図4Aにおいては、電源電圧VDDが1.2Vの場合のワード線WLの信号波形を示す。図4Bは、メモリセルの負荷トランジスタのしきい値電圧の絶対値Vthpが大きいVthp1の場合のメモリセルの伝達特性を示す。この伝達特性は、メモリセルを構成する2つのCMOSインバータの入出力伝達特性である。図4Bにおいては、実線で示される曲線ND1およびND2が、それぞれ、選択ワード線WLの電圧レベルが、電源電圧VDDレベルの場合のストレージノードND1およびND2の伝達特性を示す。スタティックノイズマージンSNMは、曲線ND1およびND2の間の実線の正方形の対角線で示される。すなわち、メモリセルの負荷トランジスタPQ1,PQ2のしきい値電圧の絶対値Vthp1が大きくなると、メモリセルのインバータの入力論理しきい値が高い方にシフトし、また、負荷トランジスタの電流駆動力が小さくなり、アクセストランジスタNQ3,NQ4の電流駆動力により、1つのインバータの出力ノードの放電がより強く行なわれ、保持データが破壊される可能性が高くなる。このため、データ保持特性が悪化し、この実線で示す伝達曲線ND1およびND2の幅、すなわちスタティックノイズマージンSNMが小さくなる。この場合、ワード線ドライバWDRにおいて、レベルシフト用のPチャネルMOSトランジスタPQ10のしきい値電圧の絶対値も、メモリセル負荷トランジスタのしきい値電圧の絶対値Vthp1に応じて大きくなり、選択ワード線WLの電圧レベルも低くなる図4Aにおいては、電圧VDD-Vthp1で示す。したがって、この場合、アクセストランジスタのコンダクタンスが小さくなり、メモリセルのストレージノードのLレベル電圧の上昇が抑制され、また、図4Bにおいて破線の曲線ND2AおよびND1Aで示すように、実線の曲線ND1およびND2よりも、伝達特性曲線が左下側領域に広がるようになる。応じて、破線の正方形の対角線で示されるように、スタティックノイズマージンSNMが大きくなり、読出マージンが改善される。データの書込特性については、メモリセルの負荷トランジスタのしきい値電圧の絶対値Vthpが大きいVthp1の場合には、メモリセルのデータ保持特性の安定性が小さく、書込特性は改善されている。従って、書込時において、選択ワード線WLの電圧レベルを電圧VDDよりも低い電圧レベルに設定しても、書込マージンは大きいため、書込特性に対する影響は抑制され、高速の書込を実現することができる。図5Aは、メモリセルの負荷トランジスタのしきい値電圧の絶対値が小さい場合の選択ワード線の電位変化を示し、図5Bは、このメモリセルの負荷トランジスタのしきい値電圧の絶対値が小さい場合の入出力伝達特性を示す図である。図5Aにおいて、メモリセルの負荷トランジスタのしきい値電圧の絶対値がVthp2であり、先のしきい値電圧の絶対値Vthp1よりも小さい状態を考える。この場合、ワード線ドライバにおいても、ダイオード接続されたレベル降下用のMOSトランジスタPQ10のしきい値電圧Vthpも、同様、電圧Vthp2に対応する値となり、ワード線WLの選択状態の電圧レベルは、電圧VDD-Vthp2に対応する電圧レベルとなる。図5Bに示すように、メモリセルの負荷トランジスタのしきい値電圧の絶対値が低い場合、その実線の曲線ND1およびND2で示されるように、ワード線WLが、電圧VDDレベルに駆動される場合においても、十分に、スタティックノイズマージンSNMは大きく、読出マージンは確保される。負荷トランジスタの電流供給能力が改善され、アクセストランジスタを介してのLレベルのストレージノードのHレベルへの充電が抑制され、また、メモリセルにおいて、ストレージノードの電位の浮き上がりによるドライブトランジスタNQ1、NQ2による放電が負荷トランジスタにより補償され、メモリセルのインバータラッチにおいて安定にデータが保持されるためである。この状態において、選択ワード線WLの電圧レベルが、電圧VDD-Vthp2に低下させた場合、アクセストランジスタのコンダクタンスが少し低下し、図5Bの破線の曲線ND2BおよびND1Bに示すように、実線曲線ND1およびND2の左側下側領域に特性曲線が広がり、少し、スタティックノイズマージンSNMが改善される。したがって、ワード線ドライバにおいて、このダイオード接続されるPチャネルMOSトランジスタPQ10のしきい値電圧を、メモリセルの負荷トランジスタのしきい値電圧に連動して変動させるように構成すると、メモリセルの負荷トランジスタのしきい値電圧の絶対値Vthpが高い方向にずれた場合には、選択ワード線の電圧レベルは、低い方向にシフトし、逆に、このメモリセルの負荷トランジスタのしきい値電圧の絶対値が低い方向にずれると、選択ワード線の電圧レベルは高い方向にシフトする。したがって、メモリセルの負荷トランジスタのしきい値電圧の絶対値が高くなる方向にずれてスタティックノイズマージンSNMが小さくなる場合には、選択ワード線の電圧レベルが応じて低下し、その低下幅が大きくなり、スタティックノイズマージンSNMが改善される。また、メモリセルの負荷トランジスタのしきい値電圧の絶対値Vthpが低い方向にずれた場合には、スタティックノイズマージンSNMが十分大きくなり、必要以上のスタティックノイズマージンの改善は不要である。この場合には、選択ワード線の電圧レベルの降下量は小さく電圧Vthp2、選択ワード線WLの電圧レベルは、電源電圧VDDよりも、少し低下する程度にとどまる。メモリセルの負荷トランジスタのしきい値電圧の絶対値Vthpが低い場合は、メモリセルのデータ保持特性は大きくなっており、データの書込が困難となる傾向がある。しかし、この場合には、選択ワード線の電圧レベルは、高い電圧レベルに設定されるため、アクセストランジスタの電流駆動力が大きくなり、書込マージンが改善される。したがって、選択ワード線の電圧レベルが、メモリセルの負荷トランジスタのしきい値電圧変動に応じて自動的に調整することが可能となる。すなわち読出マージンが小さい場合には、選択ワード線の電圧レベルが低くされて、スタティックノイズマージンSNMが改善される。一方、読出マージンが大きい場合には、必要以上に、選択ワード線の電圧レベルを低下させないようにしており、書込マージンを大きくする方向に選択ワード線電圧レベルを設定することができる。これにより、メモリセルの負荷トランジスタのしきい値電圧のばらつきに対して、自動的に、選択ワード線電圧レベルの補正がかかり、より安定に動作することのできるスタティック型半導体記憶装置を実現することができる。メモリセルの負荷トランジスタPQ1およびPQ2とワード線ドライバのレベルシフト用のMOSトランジスタは、しきい値電圧特性が互いに連動性を有していればよく、全く同一であることは特に要求されない。図6は、ワード線ドライバに含まれるワード線ドライブ段12のレベルシフト用トランジスタPQ10の構成の一例を示す図である。図6において、レベルシフト用MOSトランジスタPQ10は、互いに並列に接続されかつそれぞれが、ダイオード接続される複数の単位PチャネルMOSトランジスタPU0-PUkを含む。これらの単位MOSトランジスタPU0-PUkは、それぞれ、メモリセルMCに含まれる負荷トランジスタPQ1およびPQ2と同じまたは同様のしきい値電圧Vth特性を有する。すなわち、サイズチャネル幅とチャネル長の比W/Lは、単位トランジスタPU0-PUkは、負荷トランジスタPQ1およびPQ2各々の0.5倍から5倍程度である。好ましくは、0.8倍から2倍のサイズ比を有するように設定される。理想的には同一サイズゲート幅が同じ;ゲート長が同一の場合とするのが最も好ましい。サイズが1桁異なると、負荷トランジスタとレベルシフト用の単位トランジスタの電気的特性の連動性しきい値電圧の変動の連動性がずれ、正確に負荷トランジスタのしきい値電圧の変動の影響を選択ワード線の電圧に反映することができなくなると考えられる。しかしながら、0.5倍から5倍のサイズ比のトランジスタ間であれば、MOSトランジスタの電気的特性をほぼ連動させることができ、メモリセルMCの負荷トランジスタのしきい値電圧変動を単位PチャネルMOSトランジスタにおいて正確に反映させることができ、応じて、レベルシフト用MOSトランジスタPQ10のしきい値電圧に、メモリセル負荷トランジスタのしきい値電圧変動を反映させることができる。単位トランジスタの負荷トランジスタに対するサイズ比が0.8から2倍の範囲が好ましいのは、以下の理由による。通常、製造工程においては、製造パラメータおよびマスク位置合わせとの等のバラツキを考慮して、最大1割程度のバラツキが許容される。従ってサイズ比ゲート長が同じときのゲート幅としては、0.9倍となる場合があると考えられ、さらにマージンを1割見込んで下限値として0.8倍に設定する。また、ゲート幅が広い場合に比べてゲート幅が狭い場合にしきい値電圧の変動が大きい傾向にあり、負荷トランジスタのゲート幅にもよるが、ゲート幅サイズが2倍を越えると負荷トランジスタのしきい値電圧の変動に対する連動性が小さくなると考えられるため、サイズは2倍以下とするのが好ましい。ワード線の駆動速度に応じて、ワード線ドライブ段12の駆動電流量が設定されるため、レベルシフト素子PQ10を構成する単位PチャネルMOSトランジスタの数は、要求されるワード線駆動電流量に応じて適切な値に定められる。また、単位トランジスタPU0-PUkは、負荷トランジスタPQ1およびPQ2とパターンレイアウトを同じとし、また不純物注入条件も同じとする。これにより、レベルシフト用MOSトランジスタPQ10のしきい値電圧特性とメモリセルの負荷トランジスタPQ1およびPQ2のしきい値電圧特性の連動性をより改善することができ、レベルシフト用MOSトランジスタPQ10による選択ワード線電圧レベルを、負荷トランジスタPQ1およびPQ2のしきい値電圧変動に応じて正確に調整することができ、選択ワード線電圧レベルを正確に、負荷トランジスタしきい値電圧変動に応じて補正することができる。これにより、電源電圧、温度条件およびプロセスばらつきに対して広い範囲にわたって動作マージンを向上することができる。このレベルシフトトランジスタPQ10として、複数の単位PチャネルMOSトランジスタPU0-PUkを利用することにより、個々の素子において不純物濃度のゆらぎまたはレイアウトのエッジ形状のばらつきなどのランダムなばらつきの影響を受ける可能性があるものの、複数個並列に接続してレベルシフトトランジスタを形成することにより、このランダムばらつきを平均化することができ、応じてランダムばらつきをキャンセルでき、メモリセルMCの負荷トランジスタPQ1およびPQ2と同程度のサイズ好ましくはサイズが同じ0.8倍から2倍程度0.5倍から5倍の範囲のサイズでも良いで同じ電気的特性を実現できるのトランジスタを利用することにより、サイズの小さなトランジスタを用いても、単位PチャネルMOSトランジスタPU0-PUkの特性ばらつきを平均化して、より正確に、メモリセルMCの負荷トランジスタPQ1およびPQ2のしきい値電圧ばらつきに応じてワード線WLの選択電圧レベルを正確に補正することができる。以上のように、この発明の実施の形態1に従えば、選択ワード線の電圧レベルを、レベルシフト素子を用いて降下させており、メモリセルの負荷トランジスタのしきい値電圧ばらつきに対して、読出特性および書込特性を安定に維持することができる。特に、このレベルシフト素子として、メモリセルの負荷トランジスタと同じしきい値電圧特性を有するトランジスタを利用することにより、正確に、メモリセルの負荷トランジスタのばらつきを反映して、選択ワード線電圧レベルを自動的に補正することができる。また、単にレベルシフト素子を用いてドライバ電源電圧をレベルシフトして、選択ワード線へ伝達しており、電源系統は従来と同じであり、電源回路の構成が複雑となるのを防止することができる。なお、図3に示す構成においては、ワード線ドライバWDRそれぞれに、レベルシフト用のダイオード接続されるPチャネルMOSトランジスタPQ10が設けられている。しかしながら、このレベルシフト用のPチャネルMOSトランジスタPQ10は、ワード線ドライバWDR0-WDRnに共通に設けられてもよい。[実施の形態2]図7は、この発明の実施の形態2に従う半導体記憶装置の全体の構成を概略的に示す図である。この図7に示す半導体記憶装置は、以下の点において、図1に示す半導体記憶装置とその構成が異なる。すなわち、ワード線ドライブ回路3において、ワード線WL0-WLnそれぞれに対応して、ワード線ドライバWDVが設けられる。このワード線ドライバWDVはレベルシフト機能は有していない。電源電圧VDDを動作電源電圧として受けて、行デコーダ2からのワード線選択信号に従ってワード線WL0-WLnを、選択時、電源電圧VDDレベルに駆動する。ワード線WL0-WLnに対して、それぞれ、プルダウン素子PDが設けられる。このプルダウン素子PDは、後に図8を参照して説明するワード線ドライバWDVに含まれる充電用のPチャネルMOSトランジスタPQ15と抵抗分圧回路を構成し、選択ワード線の電圧レベルを、抵抗分割により、電源電圧VDDレベルと接地電圧レベルの間の電圧レベルに設定する。この図7に示す半導体記憶装置の他の構成は、図1に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この発明の実施の形態2においても、選択ワード線の電圧レベルは、電源電圧VDDが抵抗分圧され、分圧レベルであり、その電圧レベルが電源電圧VDDよりも低くされた電圧レベルとなり、実施の形態1と同様、読出マージンおよび書込マージンを、メモリセルのトランジスタのしきい値電圧変動にかかわらず維持することができる。図8は、図7に示すワード線ドライバWDVおよびプルダウン素子PDの構成の一例を示す図である。図8において、ワード線ドライバWDVは、行デコーダ2からのワード線選択信号WSを受けるインバータ10と、インバータ10の出力信号を反転してワード線WLを駆動するCMOSインバータを構成するPチャネルMOSトランジスタPQ15およびNQ15を含む。ワード線WLの選択時、ワード線選択信号WSがHレベルであり、応じて、インバータ10の出力信号がLレベルとなり、PチャネルMOSトランジスタPQ15が導通し、ワード線WLへ、電源ノードからの電源電圧VDDを伝達する。プルダウン素子PDは、抵抗モードで動作するNチャネルMOSトランジスタNQ20を含む。すなわち、MOSトランジスタNQ20は、ゲートおよびドレインがワード線WLに接続され、そのソースが、たとえば接地ノードに結合される。したがって、ワード線WLの選択時、MOSトランジスタPQ15のオン抵抗と、MOSトランジスタNQ20のオン抵抗により抵抗分圧回路が構成され、ワード線WLが、その分圧比に応じた電圧レベルに設定される。プルダウントランジスタNQ20は、メモリセルアレイ内に配置されており、メモリセルのドライブトランジスタNQ1、NQ2と同様のしきい値電圧特性を有し、メモリセルドライブトランジスタNQ1、NQ2のしきい値電圧が低下すると、プルダウントランジスタNQ20のしきい値電圧も同様に低下し、その駆動電流量が増大し、等価的にオン抵抗が低下する。この場合、選択ワード線の電圧レベルが応じて低下する。図9は、ワード線WL選択時の、ワード線ドライバWDVおよびプルダウン素子PDの電気的等価回路を示す図である。ワード線WLの選択時、MOSトランジスタPQ15によるオン抵抗Rpが、電源ノードとワード線WLの間に接続され、ワード線WLと接地ノードの間に、MOSトランジスタNQ20のオン抵抗Rnが接続される。したがって、ワード線WLの電圧レベルは、VDDRn/RpRnで表わされる。図10Aは、メモリセルのドライブトランジスタNQ1、NQ2のしきい値電圧Vthnが低い場合の選択ワード線の電圧変化を示す図であり、Bは、メモリセルドライブトランジスタNQ1、NQ2のしきい値電圧が低い場合の入出力伝達特性を示す図である。メモリセルドライブトランジスタNQ1、NQ2のしきい値電圧Vthnが低くなった場合、プルダウン素子PDのNチャネルMOSトランジスタNQ20のしきい値電圧も同様低くなり、その電流駆動力が大きくなり、コンダクタンスが等価的に大きくなる。すなわち、オン抵抗Rnが低くなる。したがって、選択ワード線の電圧VWLは、次式で表わされる。VWL=VDD/1Rp/Rnしたがって、MOSトランジスタNQ20のオン抵抗Rnが小さくなった場合、MOSトランジスタPQ15のオン抵抗Rpは一定とするとワード線ドライバのトランジスタのしきい値電圧とメモリセルトランジスタのしきい値電圧の変動の連動性は小さく、メモリセルトランジスタのしきい値電圧の変動に比べて、ワード線ドライバトランジスタのしきい値電圧の変動は充分小さいとする、分圧比が小さくなり、選択ワード線電圧VWLの電圧レベルが低くなる降下電圧量が大きくなる。メモリセルのドライブトランジスタNQ1、NQ2のしきい値電圧が低い場合、メモリセル内部においてハイ側のストレージノードの電位が放電されやすくなり、図10Bの実線の曲線ND1およびND2に示すように、ノードND1およびND2の電圧伝達特性の幅が狭くなり、スタティックノイズマージンSNMが小さくなる。この場合、ワード線WLの電圧レベルを大きく低下させ、アクセストランジスタのコンダクタンスを小さくする。これにより、メモリセル内部のストレージノードND1およびND2とビット線との間の抵抗が大きくなり、内部のストレージノードND1およびND2の電位の浮き上がりが抑制されるワード線選択時のアクセストランジスタによるストレージノードのプルアップが弱くなる。従って、曲線ND2CおよびND1Cで示すように、ストレージノード電圧ベルの小さな変化に応じて早く放電が始まることなり、電圧伝達特性曲線は曲線ND1およびND2の左側下側領域において広がり、その入出力伝達特性の幅が広くなり、スタティックノイズマージンSNMが大きくなる。従って、メモリセルのドライブトランジスタのしきい値電圧が大きく低下した場合においても、応じて、ワード線の電位の降下量が大きくなり、アクセストランジスタのコンダクタンスが低下し、読出マージンを大きくして安定なデータの読出を行なうことができる。図11Aは、メモリセルのドライブトランジスタNQ1およびNQ2のしきい値電圧Vthnが高い場合の選択ワード線WLの電圧変化を示し、図11Bは、メモリセルのドライブトランジスタのしきい値電圧が低い場合の入出力伝達特性を示す図である。メモリセルのドライブトランジスタNQ1およびNQ2のしきい値電圧Vthnが大きい場合には、電流駆動能力が小さく、そのオン抵抗が大きくなる。したがって、上述の式から、プルダウン素子PDのNチャネルMOSトランジスタNQ20のオン抵抗も大きくなり、選択ワード線WLの電圧レベルは、電源電圧からの降下量が小さい、高い電圧レベルとなる。図11Bに示すように、メモリセルのドライブトランジスタNQ1およびNQ2のしきい値電圧Vthnが高い場合、その内部ノードのLレベルのストレージノードの電位が浮き上がってもHレベルの保持電位レベルは変化せず、元々スタティックノイズマージンSNWは大きい。選択ワード線WLの電圧レベルが電源電圧VDDよりも低い場合は、その低下量に応じてアクセストランジスタのコンダクタンスが小さくなり、スタティックノイズマージンが少し改善される。メモリセルのドライブトランジスタのしきい値電圧Vthnが高い方向にずれた場合、スタティックノイズマージンSNMが十分大きくなり、必要以上の改善は不要である。この場合には、選択ワード線の電圧の降下量は小さく、選択ワード線の電圧レベルは、電源電圧VDDから僅かに低下するレベルである。メモリセルのドライブトランジスタのしきい値電圧Vthnが低い場合には、ワード線の選択電圧が低い電圧レベルに設定されても、この状態では元々、書込マージンは、大きいため問題はない。また、このメモリセルのドライブトランジスタVthnが高い方向にシフトした場合、選択ワード線の電圧レベルは高い方向にシフトするため、書込マージンを改善する方向にシフトする。図12は、この発明の実施の形態2におけるデータ書込および読出時におけるビット線およびストレージノードの電圧変化を示す図である。すなわち、データ読出時において、ワード線WLが選択状態へ駆動される場合、プルダウン素子PDによってその電圧レベルは、電源電圧VDDよりも低い電圧レベルである。ワード線WLの選択状態への駆動に従って、ビット線BLおよび/BLが、選択メモリセルのストレージノードND1およびND2に結合され、その電圧レベルが、選択メモリセルの記憶データに応じて変化する。メモリセルにおいてもストレージノードND1およびND2のうちのLレベルデータを保持するストレージノードの電圧レベルは、ビット線を流れるカラム電流により上昇する。しかしながら、この場合においても、ドライブトランジスタNQ1、NQ2のしきい値電圧に応じて、選択ワード線WLの電圧レベルがプルダウン素子PDにより設定されており、アクセストランジスタのコンダクタンスを調整して、メモリセルのスタティックノイズマージンSNMは十分に確保され、安定にデータの読出を行なうことができ、データの破壊は生じない。データ書込時においても、同様、ワード線WLの電圧レベルは、プルダウン素子PDにより、その電圧レベルは低下する。この場合、ビット線BLおよび/BLの一方は、書込データに応じて、Lレベルにまで駆動される。この場合、メモリセルのドライブトランジスタのしきい値電圧Vthnに応じて選択ワード線の電圧レベルが設定され、書込マージンは十分確保され、正常にかつ高速なデータの書込を行なうことができる。なお、この図12に示す動作波形は、実施の形態1に対しても適用することができる。この場合には、プルダウン素子PDによるワード線電圧の降下に代えて、負荷トランジスタのしきい値電圧に応じて、ワード線ドライバのレベルシフトトランジスタPQ10によりワード線電圧のレベル調整が行なわれる。以上のようにして、このプルダウン素子により、選択ワード線の電圧レベルをメモリセルのドライブトランジスタのしきい値電圧の変動に応じて調整することが、可能となる。すなわち、読出マージンが小さい場合メモリセルのドライブトランジスタのしきい値電圧が低い場合には、選択ワード線の電圧レベルを低くして、スタティックノイズマージンSNMを改善し、一方、読出マージンが大きい場合メモリセルのドライブトランジスタのしきい値電圧が高い場合、選択ワード線の電圧レベルを必要以上に下げないようにさせることにより、高速書込が可能となる。これにより、メモリセルのドライブトランジスタのしきい値電圧のばらつきに対して、選択ワード線の電圧レベルが自動的に補正され、応じて、メモリセルの書込および読出マージンが補正され、より安定したデータの書込/読出動作を高速で行なうことができる。このワード線電圧調整動作により、書込マージンについても自動的に、メモリセルドライブトランジスタのしきい値電圧のプロセス変動によるばらつき書込マージンのばらつきに対して補正がかかるように設定することができる。[変更例1]図13は、この発明の実施の形態2に従うプルダウン素子の変更例を示す図である。この図13に示す構成において、プルダウン素子PDは、そのゲートに電源電圧VDDを受けるNチャネルMOSトランジスタNQ21で構成される。このMOSトランジスタNQ21は、そのドレインがワード線WLに接続され、ソースが、接地ノードに結合される。ワード線WLは、ワード線ドライバWDVにより駆動される。このワード線ドライバWDVは、図8に示す構成と同様の構成を有する。この図13に示すプルダウン素子PDの場合、MOSトランジスタNQ21は、そのゲートに電源電圧VDDを受けており、常時、導通状態に維持され、そのチャネル抵抗によりワード線WLの電位をプルダウンする。したがって、ワード線の選択状態への駆動時において、ワード線WLの電位が、プルダウントランジスタNQ21のしきい値電圧Vthn以上に上昇する前からMOSトランジスタNQ21が、導通状態となっており、プルダウン動作を早い時点から機能させることができる。このMOSトランジスタNQ21においても、そのオン抵抗は、メモリセルのドライブトランジスタのしきい値電圧と連動しており、メモリセルドライブトランジスタのしきい値電圧が高くなると、このプルダウンのMOSトランジスタNQ21のオン抵抗も大きくなる電流駆動力が小さくなる。したがって、この図13に示す構成を利用しても、先の図8に示す構成と同様、メモリセルドライブトランジスタNQ1,NQ2のしきい値電圧の変動に応じて、選択ワード線WLの電圧レベルを調整することができる。[変更例2]図14は、この発明の実施の形態2に従う半導体記憶装置の変更例2の構成を概略的に示す図である。図14においては、ワード線WLにおいて、ワード線ドライバWDVに近接してプルダウン素子PDaが配設される場合と、ワード線WLの、ワード線ドライバWDVから離れた遠方端に配設されるプルダウン素子PDbを示す。プルダウン素子PDaおよびPDbのいずれか一方が用いられる。ワード線ドライバWDVに近接してプルダウン素子PDaを配設した場合、ワード線WLの電圧レベルは、ワード線の配線抵抗Rwlの影響を受けることなく、VDDRn/RpRnの電圧レベルに設定される。したがって、プルダウン素子PDaのオン抵抗Rnの値に応じて、ワード線WLの電位を設定することができる。一方、プルダウン素子PDbが用いられる場合、同様、そのオン抵抗がRnであるとすると、ワード線ドライバWDVに近い端部においては、ワード線WLの電圧VWL1は、次式で表わされる。VWL1=VDDRwlRn/RpRwlRn一方、ワード線WLの遠方端におけるワード線WLの電圧VWL2は、次式で表わされる。VWL2=VDDRn/RpRwlRnしたがって、このワード線WLの電位に対してワード線抵抗Rwlの影響が寄与し、正確にワード線WLの選択電圧レベルを、プルダウン素子PDbのオン抵抗Rnに応じて調整することが困難となり、このメモリセルのドライブトランジスタのしきい値電圧変動に応じて、ワード線WLの電圧レベルを調整するのは困難となる。したがって、正確に、ワード線WLの選択電圧レベルを、メモリセルのドライブトランジスタのしきい値電圧の変動に応じて補正する場合には、このプルダウン素子PDは、図14に示すプルダウン素子PDaようにワード線ドライバWDVにできるだけ近接して、すなわち、ワード線ドライバとメモリセルとの間に配置することが好ましい。なお、ワード線抵抗Rwlが小さく、プルダウン素子PDによる抵抗分割比に対する影響が小さい場合には、ワード線遠端のプルダウン素子PDbが用いられても良い。また、これらのプルダウン素子PDaおよびPDb両者が用いられても良い。なお、プルダウン素子PDaの構成としては、図8に示されるMOSトランジスタNQ20または、図13に示すように、そのゲートに電源電圧VDDが常時与えられるMOSトランジスタNQ21のいずれが用いられてもよい。[変更例3]図15は、この発明の実施の形態2の変更例3の構成を示す図である。図15において、プルダウン素子PDとメモリセルMCを示す。プルダウン素子PDは、複数の並列に接続される単位NチャネルMOSトランジスタNU0-NUkを含む。これらのNチャネルMOSトランジスタNU0-NUkのゲートは、ワード線WLに接続されるかまたは、電源電圧VDDを共通に受ける。これらの単位NチャネルMOSトランジスタNU0-NUkは、メモリセルMCのドライブトランジスタNQ1およびNQ2と同じしきい値電圧条件を有する。すなわち、チャネル領域における不純物注入条件、レイアウトまたはサイズチャネル幅Wとチャネル長Lの比,W/Lを、これらの単位NチャネルMOSトランジスタNU0-NUkとメモリセルのドライブトランジスタNQ1-NQ2とできるだけ同じに設定する。したがって、同一の製造工程で、これらのドライブトランジスタNQ1およびNQ2と単位NチャネルMOSトランジスタNU0-NUkを形成する。これにより、メモリセルMCのドライブトランジスタNQ1およびNQ2の特性ばらつきの連動性を高くすることにより、ワード線WLの選択電圧レベルを、メモリセルドライブトランジスタNQ1およびNQ2のしきい値電圧のばらつきに応じて補正することができ、電源電圧、動作温度条件およびプロセスばらつきなどに対して、幅広い範囲にわたって動作マージンを改善することができる。プルダウン素子PDの抵抗値Rnは、通常、ワード線WLの選択電圧レベルが、100mVないし200mV程度低下するように、そのワード線ドライバWDVの充電用PチャネルMOSトランジスタのオン抵抗Rpとプルダウン素子PDオン抵抗の抵抗分割比を設定する。このプルダウン素子PDとして、複数の単位NチャネルMOSトランジスタNU0-NUkを利用することにより、個々の素子において不純物濃度のゆらぎまたはレイアウトのエッジ形状のばらつきなどのランダムなばらつきの影響を受ける可能性があるものの、複数個並列に接続してプルダウン素子PDを接続することにより、このランダムばらつきを平均化することができ、応じてランダムばらつきをキャンセルできる。メモリセルMCのドライブトランジスタNQ1およびNQ2と同程度のサイズサイズが同じから2倍程度で同じ電気的特性を実現できるのトランジスタを単位トランジスタとして利用することにより、サイズの小さなトランジスタを用いても、単位NチャネルMOSトランジスタNU0-NUkの特性ばらつきを平均化して、より正確に、メモリセルMCのドライブトランジスタNQ1およびNQ2のしきい値電圧のばらつきに応じてワード線WLの選択電圧レベルを正確に補正することができる。単位NチャネルMOSトランジスタNU0-NUkの個数は、ワード線ドライバWDVの充電用PチャネルMOSトランジスタのオン抵抗Rpの抵抗値に応じて最適な抵抗分割比が設定されるように、その個数が最適化される。なお、プルダウン素子PDにおいて、NチャネルMOSトランジスタを並列に複数個接続した場合、オン抵抗は、その並列接続による合成抵抗は小さくなるように思われる。しかしながら、ワード線ドライバWDVに含まれる充電用トランジスタの電流駆動力とこのプルダウン素子PDに含まれる単位NチャネルMOSトランジスタNU0-NUkの合成の電流駆動力とにより、ワード線WLの電圧レベルが設定される。したがって、このプルダウン素子PDに含まれる単位NチャネルMOSトランジスタNU0-NUkの数を調整することにより、ワード線WLの選択電圧レベルを調整することができ、応じてメモリセルMCのドライブトランジスタNQ1およびNQ2のしきい値電圧の変動に応じて選択電圧レベルを調整/補正することができる。[変更例4]図16は、この発明の実施の形態2の変更例4の構成を示す図である。図16においては、プルダウン素子PDおよびメモリセルMCの平面レイアウトを示す。図16において、メモリセルMCは、Nウェル領域に形成される活性領域AC4およびAC5と、このNウェルの両側のPウェル領域それぞれに形成される活性領域AC3およびAC6を含む。活性領域AC4およびAC5それぞれに負荷トランジスタPQ1、PQ2が形成される。活性領域AC3およびAC6各々において、ドライブトランジスタNQ1、NQ2およびアクセストランジスタNQ3、NQ4が形成される。活性領域AC3は、X方向の長さがW2の領域狭幅領域と、X方向の長さが長さW2より長いW3の領域広幅領域とを有する。活性領域AC3の狭幅領域をX方向に横切るようにポリシリコン配線TG2が配設され、また、広幅領域をX方向に横切るようにポリシリコン配線TG3が配設される。活性領域AC3の狭幅領域のX方向の端部においてビット線BLと電気的に接続するためのコンタクトCC3が形成され、広幅領域のX方向の端部において接地電圧VSSを受けるためのコンタクトCC6が配設される。これらのポリシリコン配線TG2およびTG3の間において、活性領域AC3において、第1金属配線FM1と電気的に接続するコンタクトCV3が形成される。第1金属配線FM1は、X方向に沿って活性領域AC4にまで延在する様に配置される。活性領域AC4においては、X方向の端部において電源電圧VDDを受けるためのコンタクトCC7が形成され、その他方端にシェアードコンタクトSCT1が配設される。このシェアードコンタクトSCT1は、一端が活性領域AC4に結合され、他方端がX方向に活性領域AC5およびAC6を横切るように配設されるポリシリコン配線TG4に接続される。このシェアードコンタクトSCT1は、従って、コンタクトおよび中間の接続配線の両機能を備える。このシェアードコンタクトSCT1は、上層の金属配線FM1にまた、電気的に接続される。この金属配線FM1により、負荷トランジスタ、ドライブトランジスタNQ1およびアクセストランジスタNQ3の各々の不純物領域ドレインが、ストレージノードに接続される。活性領域AC5においては、X方向の一端において、シェアードコンタクトSCT2が形成され、このシェアードコンタクトSCT2に、ポリシリコン配線TG3が接続される。このシェアードコンタクトSCT2は、また、活性領域AC5に電気的に接続されかつX方向に延在する金属配線FM2に接続される。活性領域AC5の他方端部において電源電圧VDDを受けるためのコンタクトCC4が形成される。活性領域AC5をX方向に沿って横切るように配設されるポリシリコン配線TG4により、負荷トランジスタのゲートが形成される。活性領域AC6においては、広幅領域のX方向の端部において接地電圧に結合されるコンタクトCC5が形成され、ポリシリコン配線TG4がX方向に横切るように配設される。このポリシリコン配線TG4は、ドライブトランジスタNQ2のゲートを構成する。また、その幅広領域の他方端部において、コンタクトCV4を介して金属配線FM2に接続される。活性領域AC6の狭幅領域をX方向に横切るようにポリシリコン配線TG5が形成され、この狭幅領域の端部において補のビット線/BLに電気的に接続するためのコンタクトCC8が形成される。メモリセルMCをX方向に横切るように、金属配線FM1およびFM2と並行にかつそれらの上層に金属配線SM1が形成される。この金属配線SM1は、ワード線WLを構成し、X方向に連続的に延在し、ワード線ドライバに結合され、かつプルダウン素子PDに結合される。金属配線SM1は、そのY方向の突出部においてバイア/コンタクトVV3を介してポリシリコン配線TG5に結合され、また、-Y方向の突出部においてバイア/コンタクトVV2を介してポリシリコン配線TG2に結合される。このワード線を構成する金属配線SM1による接続により、アクセストランジスタのゲートがそれぞれワード線に接続される。活性領域AC3およびAC6各々において、広幅領域および狭幅領域が形成され、それぞれに、メモリセルドライブトランジスタおよびアクセストランジスタが形成される。活性領域AC3およびAC6のX方向の幅は、トランジスタのゲート幅Wに対応する。従って、長さW1がアクセストランジスタのゲート幅に対応し、長さW3がドライブトランジスタのゲート幅に対応する。通常、メモリセルのスタティックノイズマージンの確保の観点から、ドライブトランジスタのゲート幅W3は、アクセストランジスタのゲート幅W1の0.5倍から5倍の値、好ましくは、0.8倍から2.0倍に設定される。プルダウン素子PDにおいては、Y方向に長い矩形形状の活性領域AC1およびAC2が間をおいて形成される。これらの活性領域AC1およびAC2は、Pウェル領域内に形成される。図16においては、メモリセルMCのPウェルがプルダウン素子PDの形成領域にまで延在し、メモリセルMCおよびプルダウン素子PDにおいてPウェルが共通に利用するように示されるメモリセルMCがプルダウン素子PDと隣接しているため。しかしながら、メモリセルMCおよびプルダウン素子PDとに対して、Pウェルは別々に設けられても良い。活性領域AC1およびAC2それぞれのY方向の下側端部において接地電圧VSSを受けるためのコンタクトCC1およびCC2が形成され、他方端にバイア/コンタクトCV1およびCV2が形成される。これらのバイア/コンタクトCV1およびCV2は、金属配線FM3に結合される。これらの活性領域AC1およびAC2をX方向に横切るようにワード線WLを構成する金属配線SM1が配設されており、バイア/コンタクトVVAが、金属配線SM1にそのY方向の突出部において接続される。一方、ポリシリコン配線TG1に対してはバイアVV1が形成され、このバイアVV1を介してポリシリコン配線TG1が金属配線SM1に接続される。これにより活性領域AC1およびAC2それぞれにおいて、プルダウン素子PDのトランジスタのゲートおよびドレインがワード線に接続される構成が実現される。活性領域AC1およびAC2のX方向の幅W0は、メモリセルトランジスタの幅W1およびW3の間に設定される。また、メモリセルMCのトランジスタのゲートは、プルダウン素子PDのトランジスタのゲートと同一方向X方向に延在している。これらのトランジスタのゲートを平行に配置することにより、写真製版時のエッジ効果などを同一とすることができ、トランジスタ形状のばらつきを抑制することができ、また、不純物注入時のゲートの形状による不純物注入の差が生じるのを抑制することができ、トランジスタ特性が異なるのを抑制することができる。これにより、プルダウン素子PDのトランジスタ特性をメモリセルのトランジスタ特性と同様に設定することができトランジスタ特性の変動を連動させることができる、正確にメモリセルのトランジスタのしきい値電圧の変動に応じて選択ワード線の電圧レベルを設定することができる。なお、上述の説明においては、メモリセルのドライブトランジスタの特性変動に連動するトランジスタを用いて選択ワード線の電圧レベルを調整している。しかしながら、メモリセルのアクセストランジスタのしきい値電圧の変動に連動するトランジスタを用いてプルダウン素子を形成してもよい。すなわち、メモリセルのアクセストランジスタのしきい値電圧が低下すると、アクセストランジスタの電流駆動力が大きくなり、メモリセルのスタティックノイズマージンが低下する。この場合、選択ワード線の電圧が応じて低下し、アクセストランジスタのコンダクタンスを低下させ、その電流駆動力を低下させ、応じてスタティックノイズマージンの低下が抑制され、読出マージンが改善される。データ書込については、アクセストランジス他のしきい値電圧が低い場合には、書込マージンは確保されており、ワード線電圧が低下しても、充分に書込マージンは確保される。また、アクセストランジスタのしきい値電圧が上昇すると、アクセストランジスタの電流駆動力が低下し、スタティックノイズマージンは、ほぼ確保される。この場合は、プルダウン素子のしきい値電圧も上昇しており、選択ワード線の電圧低下量は抑制され、必要以上に選択ワード線電圧が低下するのを抑制する。書込時においては、書込マージンがアクセストランジスタの電流駆動量低下に応じて低下するものの、選択ワード線の電圧降下量が小さくされており、書込マージンの劣化は抑制され、高速の書込が実現される。また、このプルダウン素子を構成するトランジスタを、メモリセルのドライブトランジスタNQ1、NQ2と同じ電気的特性を有するように、その不純物注入条件、レイアウト、サイズ等を同じとすることにより、このメモリセルのドライブトランジスタのしきい値電圧変動に正確に連動して、プルダウン素子のオン抵抗等価的オン抵抗を調整でき、選択ワード線WLの電圧レベルの自動補正を正確に行なうことができる。具体的に、この図16に示す単位NチャネルMOSトランジスタのサイズチャネル長とチャネル幅の比、または、チャネル長が同一としてチャネル幅は、メモリセルドライブトランジスタNQ1およびNQ2またはアクセストランジスタNQ3およびNQ4のサイズの0.5倍から5倍、好ましくは0.8倍程度から2倍程度の範囲のサイズを有していてもよい。単位NチャネルMOSトランジスタのサイズをアクセストランジスタおよび/またはドライブトランジスタのサイズゲート幅とゲート長の比を近い値にすることにより、これらのトランジスタのしきい値電圧変動などの電気的特性の挙動を同様とすることができると考えられるためである。サイズが1桁異なると、単位トランジスタとアクセストランジスタおよび/またはドライブトランジスタの電気的特性の連動性が小さくなり、および/またはドライブトランジスタの電気的特性の変動を単位トランジスタを介してプルダウン素子に反映させるのが困難となると考えられる。理想的にはサイズゲート幅は同一とするのが最も好ましいが、通常、トランジスタの形状パラメータのばらつきは、10パーセント程度のバラツキの範囲内に収まるように製造工程が調整される。従って、製造時において正常時においても、プルダウン単位トランジスタのサイズとしてはメモリセルトランジスタの0.9倍の場合が存在し、マージンを考慮すると0、8倍のサイズにサイズの下限値を設定する。この場合においても、メモリセルのトランジスタとプルダウントランジスタとのしきい値電圧の変動の連動性を確保することができ、メモリセルトランジスタのしきい値電圧の変動に応じて正確にその変動を抑制するように選択ワード線電圧を設定することができる。また、ゲート幅が広い場合に比べて、ゲート幅が狭い場合にしきい値電圧の変動の度合いが大きい傾向にあり、アクセストランジスタおよびドライブトランジスタのゲート幅にもよるが、プルダウン単位トランジスタのゲート幅サイズがメモリセルのアクセストランジスタおよび/またはドライブトランジスタのゲート幅サイズの2倍を越えるとメモリセルトランジスタのしきい値電圧の変動の影響が単位トランジスタに対して反映される度合いが小さくなると考えられ、サイズ比の上限としては2倍が好ましい。また、ゲート長がメモリセルアクセストランジスタおよびドライブトランジスタで互いに等しい場合、プルダウン素子の単位トランジスタは、ゲート幅がアクセストランジスタおよびドライブトランジスタゲート幅の間に設定されても良い。また、スタティックノイズマージンの観点から、アクセストランジスタNQ3、NQ4のゲート幅に比べてドライブトランジスタNQ1、NQ2のゲート幅は大きく設定される事が多くゲート長が同じ場合、プルダウン単位トランジスタのゲート幅サイズは、これらのアクセストランジスタとドライブトランジスタのゲート幅の間に設定するのも良い。この場合、プルダウントランジスタのサイズゲート幅は、アクセストランジスタおよびドライブトランジスタの両者のサイズゲート幅に近い値であり、アクセストランジスタおよびドライブトランジスタのしきい値電圧の変動を反映して選択ワード線の電圧を設定することができる。以上のように、この発明の実施の形態2に従えば、ワード線に対し、プルダウン素子を接続しており、ワード線電圧レベルが上昇するのを抑制でき、低電源電圧下においても、しきい値電圧のばらつきの影響を受けることなく、安定に読出マージンを確保することができる。[実施の形態3]図17は、この発明の実施の形態3に従うプルダウン素子PDの構成を示す図である。図17において、プルダウン素子PDは、ワード線と接地ノードとの間に接続されかつゲートに補の書込指示信号/WEを受けるNチャネルMOSトランジスタNQ25を含む。ワード線ドライバWDVは、図8に示すワード線ドライバWDVの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。補の書込指示信号/WEは、図7に示す主制御回路7から生成され、この発明の実施の形態3における半導体記憶装置の全体の構成は、図7に示す構成と同様である。補の書込指示信号/WEは、書込指示信号WEから生成され、データ読出モード時においてはHレベルとなり、データ書込時においてはLレベルとなる。図18は、図17に示すプルダウン素子PDを用いた際のデータの読出および書込時の主要ノードの信号波形を示す図である。データ読出時においては、補の書込指示信号/WEはHレベルに設定され、プルダウン素子PDにおいてNチャネルMOSトランジスタNQ25が導通状態となる。したがって、ワード線ドライバWDVにおけるドライブ段のPチャネルMOSトランジスタPQ15のオン抵抗とこのプルダウン用のNチャネルMOSトランジスタNQ25のオン抵抗の比により決定される電圧レベルに、選択ワード線WLが駆動される。ワード線WLの電圧が低い場合、図7に示すビット線BLおよび/BLにメモリセルの記憶データに応じて電位変化が生じて、内部のストレージノードND1またはND2の電圧レベルがカラム電流ビット線電流により上昇しても、読出マージンスタティックノイズマージンSNMは十分に確保されており、安定にデータを保持することができ、データ破壊を生じることなくデータの読出を行なうことができる。この読出時のマージン確保は、実施の形態1および2の場合と同様である。一方、データ書込時においては、補の書込指示信号/WEがLレベルに設定され、プルダウン用のNチャネルMOSトランジスタNQ25が非導通状態となる。したがって、この場合には、ワード線WLは、選択時、ワード線ドライバWDVの充電用のPチャネルMOSトランジスタPQ15により、電源電圧VDDレベルまで駆動される。したがって、データ書込時ワード線WLの電圧レベルが高くされ、書込マージンが高くなり、高速で、データの書込を行なうことができる。したがって、データ書込時においては、プルダウン素子PDのプルダウン動作を停止させることにより、データ書込時のワード線電圧レベルを、電源電圧レベルにまで設定することができ、書込時のマージンが劣化し、データの書込不良が生じるのを防止することができる。これにより、データ読出および書込いずれにおいても、十分にマージンを確保して安定に、メモリセルのしきい値電圧ばらつきに影響を受けることなくデータの書込/読出を行なうことができる。なお、この図17に示すプルダウンPDにおいても、MOSトランジスタNQ25は、メモリセルのドライブトランジスタNQ1、NQ2とその電気的抵抗特性は同じとされ、先の実施の形態2のプルダウン用のMOSトランジスタNQ20またはNQ21と同じ条件を満たすように形成される。以上のように、この発明の実施の形態3に従えば、プルダウン素子において、このプルダウン機能を、データ書込モード時には停止させるように構成しており、データ書込時の選択ワード線の電圧レベルの低下を抑制でき、また、データ読出時においては、選択ワード線の電圧レベルを低下させることができ、データの読出および書込のマージンを十分に確保して、安定にデータの書込/読出を行なうことができる。なお、プルダウン素子としては、先の実施の形態2において示したプルダウン素子の構成を利用することができる。プルダウン素子トランジスタのゲートに制御信号伝達線をワード線または電源電圧に代えて結合する。[実施の形態4]図19は、この発明の実施の形態4に従う半導体記憶装置の要部の構成を概略的に示す図である。図19において、メモリセルアレイ1は、複数の列ブロックCBK0-CBKkに分割される。列ブロックCBK0-CBKkそれぞれにおいてメモリセルMCが行列状に配列され、かつメモリ行に対応して、サブワード線が配設される。図19において、列ブロックCBK0において、メモリセル行それぞれに対応して、サブワード線SWL00、SWL10、...SWLj0が配設され、列ブロックCBK1において、メモリセル行それぞれに対応して、SWL01、SWL11、SWLj1が配設される。列ブロックCBKkにおいては、メモリセル行に対応して、サブワード線SWL0k、SWL1k、...、SWLjkが配設される。これらの列ブロックCBK0-CBKkのメモリセル行に共通に、メインワード線MWL0、MWL1、...MWLjが配設される。メインワード線MWL0-MWLjは、行デコード回路20図1の行デコーダに対応からの行選択信号に従って選択状態へ駆動される。サブワード線SWL00-SWLjkそれぞれに対応して、サブワード線ドライバSD00-SDjkが設けられる。サブワード線ドライバSDihi=0~j、h=0~kは、対応のメインワード線MWLi上の信号電位とブロック選択信号BShとに従って対応のサブワード線SWLihを選択状態へ駆動する。ブロック選択信号BS0-BSkは、ブロックデコード回路22図1に示す列選択回路4に含まれるから、列アドレス信号CAに従って生成され、選択列を含む列ブロックを指定するブロック選択信号が選択状態Hレベルへ駆動される。また、サブワード線SWL00-SWLjkそれぞれに対応して、プルダウン素子PD00-PDjkが設けられる。これらのプルダウン素子PD00-PDjkは、NチャネルMOSトランジスタNQ25で構成される。このプルダウン素子PD00-PDjkは、列ブロック選択信号BS0-BSkと書込指示信号WEとに従って、選択列ブロックのプルダウン素子が、データ書込時、非導通状態に設定される。すなわち、列ブロックCBK0-CBKkそれぞれに対応して、プルダウン制御ゲートG0-Gkが設けられる。プルダウン制御ゲートG0-Gkは、第1の入力にブロック選択信号BS0-BSkを受けかつ第2の入力に書込指示信号WEを受け、対応のブロック選択信号BSiが選択状態のHレベルでありかつ書込指示信号WEが書込モードを示すHレベルのときに、Lレベルの信号を出力する。プルダウン制御ゲートG0の出力信号は列ブロックCBK0のプルダウン素子PD00、PD01、...、PD0jの制御ゲートへ共通に与えられ、プルダウン制御ゲートG1の出力信号は、列ブロックCBK1のプルダウン素子PD01、PD11、...、PDj1の制御ゲートへ共通に与えられる。プルダウン制御ゲートGkの出力信号は、列ブロックCBKkのプルダウン素子PD0k-PDjkの制御ゲートへ共通に与えられる。データ読出時においては、書込指示信号WEはLレベルであり、プルダウン制御ゲートG0-Gkの出力信号はHレベルであり、プルダウン素子PD00-PDjkは、ブロック選択信号BS0-BSkの状態にかかわらず、導通状態である。一方、書込指示信号WEがHレベルのときには、プルダウン制御ゲートG0-Gkがインバータとして動作し、選択列ブロック対応のプルダウン制御ゲートGiの出力信号がLレベルとなり、選択列ブロックのプルダウン素子が非導通状態となる。残りの非選択列ブロックにおいては、ブロック選択信号がLレベルの非選択状態であり、対応のプルダウン制御ゲートの出力信号が、Hレベルであり、プルダウン素子は、導通状態を維持し、対応のサブワード線が接地電圧レベルに維持される非選択ブロックにおいては、サブワード線が非選択状態。図20は、図19に示すサブワード線ドライバおよびプルダウン素子の構成を示す図である。図20においては、1つのサブワード線SWLに対応して配置されるサブワード線ドライバSDおよびプルダウン素子PDを代表的に示す。図20において、サブワード線ドライバSDは、対応のメインワード線MWL上の信号と列ブロック選択信号BSBS0-BSkのいずれかとを受けるNAND回路25と、このNAND回路25の出力信号を反転するCMOSインバータを構成するPチャネルMOSトランジスタPQ15およびNチャネルMOSトランジスタNQ15を含む。プルダウン素子PDは、そのゲートに、対応のプルダウン制御ゲートからの信号/BSWEを受けるNチャネルMOSトランジスタNQ25で構成される。この図20に示すように、サブワード線ドライバSDにより、対応のサブワード線SWLがHレベルへ駆動される場合、MOSトランジスタPQ15およびNQ25がともに導通状態となり、サブワード線SWLの電圧レベルは、これらのMOSトランジスタPQ15およびNQ25のオン抵抗の比により決定される電圧レベルに維持される。図21は、この発明の実施の形態4に従う半導体記憶装置のデータ書込時の主要ノードの信号波形を示す図である。以下、図21に示す信号波形図を参照して、図19および図20に示す構成のデータ書込時の動作について説明する。データ書込時においては、書込指示信号WEがHレベルに設定される。外部からの列アドレス信号CAに従って、選択列を含む列ブロックに対するブロック選択信号BSが選択状態へ駆動され、非選択ブロックに対してはブロック選択信号BSはLレベルの非選択状態を維持する。この非選択ブロックにおいては、図19に示すように、対応のメインワード線MWLが選択状態へ駆動されても、サブワード線ドライバSDの出力信号はLレベルであり、サブワード線SWLは、接地電圧レベルを維持する。したがってメモリセルにおいては、アクセストランジスタは非導通状態を維持し、ビット線BL,/BL図19には図示せずの電圧レベルはプリチャージ電圧レベルを維持する。また、非選択列ブロックのメモリセルの内部ノードのストレージノードND1、ND2も、その記憶データに応じた電位レベルに維持され、それらの電圧レベルは変化しない。一方、選択列ブロックにおいては、列ブロック選択信号BSが1Hレベルであり、サブワード線ドライバSDは、対応のメインワード線MWLMWL0-MWLjのいずれかの電位に従って、対応のサブワード線SWLを選択状態へ駆動する。この選択列ブロックにおいては、プルダウン制御ゲートGiG0-Gkのいずれかの出力信号がLレベルとなり、プルダウン素子PDが非導通状態となる。したがって、選択サブワード線SWLは、電源電圧VDDレベルにまで、サブワード線ドライバSDに含まれる充電用のPチャネルMOSトランジスタPQ15により充電される。したがって、データ書込時、書込マージンを十分に確保して、ビット線BLおよび/BLに現われた書込電位に従ってメモリセル内部のストレージノードND1およびND2の電圧レベルを高速で設定することができ、高速のデータ書込を実現することができる。非選択メモリセルは、対応のサブワード線の電圧レベルが非選択状態であり、書込マージンが増大されても、非選択メモリセルにおいて読出が劣化するのは防止され、安定なデータ書込を実現することができる。1つのサブワード線に接続されるメモリセルの数を、できるだけ少なくして、1つのサブワード線に接続されるメモリセルに対して並行してデータアクセス書込/読出を行なうことにより、データ書込時において非選択メモリセルのスタティックノイズマージンの劣化の問題が生じるのを防止することができる。安定にデータの書込および読出を行なうことができる。データ読出時においては、書込指示信号WEがLレベルであり、プルダウン制御ゲートG0-GIiの出力信号は、列ブロック選択信号BSに係らず、Hレベルである。従って、プルダウン素子PDPD00-PDjkは、すべて、導通状態であり、実施の形態2および3と同様、MOSトランジスタPQ15およびNQ25のオン抵抗の比に応じた電圧レベルに選択サブワード線の電圧レベルが設定される。すなわち、メモリセルのドライブトランジスタのしきい値電圧特性に応じて、選択サブワード線の電圧レベルが調整される。メモリセルのドライブトランジスタのしきい値電圧が高い場合には、サブワード線の電圧レベルはプルダウン素子のオン抵抗が高くなる。この状態においては、スタティックノイズマージンSNMは、十分に確保されているため、サブワード線の電圧レベルは高くされる。一方、メモリセルドライブトランジスタのしきい値電圧が低い場合には、そのドレイン電流Idsの駆動力が大きくなり、スタティックノイズマージンSNMが低下する。この場合には、選択サブワード線の電圧レベルが低くされプルダウン素子のオン抵抗が小さくなる、スタティックノイズマージンが改善されるアクセストランジスタの駆動電流量を調整することにより。なお、プルダウン制御ゲートとしては、実施の形態2において利用したプルダウン素子を利用することができる。以上のように、この発明の実施の形態4に従えば、メモリセルアレイを複数の列ブロックに分割し、選択列ブロックにおいてデータの書込/読出を行ない、非選択列ブロックにおいては、サブワード線を非活性状態非選択状態に維持しており、非選択列のメモリセルのスタティックノイズマージンの劣化によるデータ破壊が生じるのを防止することができる。これにより、列の数が多い場合においても、メモリセルのしきい値電圧のばらつきに対して、安定にマージンのある読出および書込を行なうことができる。[実施の形態5]図22は、この発明の実施の形態5に従う半導体記憶装置の要部の構成を示す図である。図22においては、1つのワード線WLに関連する部分の構成を示す。ワード線WLは、ワード線ドライバWDVにより、選択状態/非選択状態へ駆動される。このワード線ドライバWDVが、そのドライブ段において、CMOSインバータを構成するPチャネルMOSトランジスタPQ15およびNチャネルMOSトランジスタNQ15を含む。ワード線WLには、メモリセルMCと、ダミーセルDMCが共通に接続される。メモリセルMCは、フリップフロップを構成するPチャネルMOSトランジスタPQ1、PQ2およびNチャネルMOSトランジスタNQ1およびNQ2と、ワード線WLの電位に従って記憶ノードND1およびND2をビット線BLおよび/BLに結合するアクセストランジスタNQ3およびNQ4を含む。ダミーセルDMCは、メモリセルMCのPチャネルMOSトランジスタPQ1およびPQ2にそれぞれ対応するPチャネルMOSトランジスタPT1およびPT2と、メモリセルMCのNチャネルMOSトランジスタNQ1およびNQ2に対応するNチャネルMOSトランジスタNT1およびNT2と、メモリセルMCのアクセストランジスタNQ3およびNQ4にそれぞれ対応するNチャネルMOSトランジスタDT1およびDT2を含む。メモリセルMCおよびダミーセルDMCは、配線接続が異なるものの、その内部のトランジスタのレイアウトは同じである。すなわち、ダミーセルDMCにおいて、MOSトランジスタPT1、PT2、NT1およびNT2は、メモリセルMCのMOSトランジスタPQ1、PQ2、NQ1およびNQ2と同じレイアウトを有し、また同じ態様で接続される。すなわち、ダミーセルDMCにおいて、メモリセルMCのアクセストランジスタNQ3およびNQ4に対応するNチャネルMOSトランジスタDT1およびDT2は、そのゲートおよび第1のノードドレインノードがワード線WLにそれぞれ結合され、第2のノードソースノードが、接地ノードに結合される。したがって、ダミーセルDMCにおいては、NチャネルMOSトランジスタDT1およびDT2は、メモリセルMCの記憶ノードND1およびND2に対応するノードDN1およびDN2から分離される。ダミーセルDMCのMOSトランジスタDT1およびDT2のトランジスタのレイアウトは、メモリセルMCのアクセストランジスタNQ3およびNQ4のレイアウトと同じであり、配線の接続の態様が異なるだけである。したがって、このダミーセルDMCのMOSトランジスタDT1およびDT2の電気的特性は、メモリセルMCのアクセストランジスタNQ3およびNQ4の電気的特性とほぼ同じである。この図22に示す構成においては、ダミーセルDMCのMOSトランジスタDT1およびDT2を、プルダウン素子として機能させる。ダミーセルDMCのMOSトランジスタDT1およびDT2は、メモリセルMCのドライブトランジスタNQ1およびNQ2と、近接して配置されており、製造パラメータのばらつきは、メモリセルおよびダミーセル両者において同様に生じ、メモリセルMCのドライブトランジスタNQ1およびNQ2の電気的特性しきい値電圧特性のばらつきとダミーセルのプルダウン用のMOSトランジスタDT1およびDT2の電気的特性しきい値電圧特性のばらつきは同様とすることができ、メモリセルのトランジスタパラメータの変動をダミーセルDMCのプルダウントランジスタDT1およびDT2のしきい値電圧に反映させることができ、応じて、選択ワード線の電圧レベルをメモリセルのしきい値電圧の変動に応じて補正する電圧レベルに設定することができる。このワード線ドライバWDVにおけるPチャネルMOSトランジスタPQ15のオン抵抗Rpと、ダミーセルDMCのNチャネルMOSトランジスタDT1およびDT2の合成オン抵抗Rnの比が、たとえば1:23とする。この場合、電源電圧VDDが、1.2Vであれば、ワード線WLの選択状態時における電圧VWLは、次式で表わされる。1.223/24=1.15Vしたがって、約50mVの電圧降下を、選択ワード線WLにおいて生じさせることができる。これらのオン抵抗Rpおよび合成オン抵抗Rnは、MOSトランジスタPQ15およびMOSトランジスタDT1およびDT2の電流駆動力に対応し、チャネル幅Wを適当な値に設定することにより、所望の分圧比を実現するように設定することができる。たとえば、MOSトランジスタPQ15のオン抵抗Rpが、1.1KΩであれば、NチャネルMOSトランジスタDT1およびDT2の合成オン抵抗Rnは、25KΩとなる。この抵抗値の場合、ワード線WLを介してワード線ドライバWDVの電源ノードからプルダウン用のMOSトランジスタDT1およびDT2を介して接地ノードへ流れる貫通電流量は、1.2/26.1×10^3であり、約44μAである。この貫通電流は、選択行のワード線においてワード線選択期間のみ流れ、消費電流の増大は十分に抑制される。図23は、この図22に示すプルダウン素子としてダミーセルDMCのトランジスタDT1およびDT2を利用する場合のワード線WLの電位を概略的に示す図である。メモリセルMCのドライブMOSトランジスタNQ1およびNQ2のしきい値電圧Vthが高くなった場合、応じてダミーセルDMCにおいても、MOSトランジスタDT1およびDT2のしきい値電圧が上昇してオン抵抗コンダクタンスが上昇し、それらのドレイン電流Idsが低下する。メモリセルMCにおいては、スタティックノイズマージンSNMが向上するものの、書込特性は劣化する。この場合、ダミーセルDMCにおいて、MOSトランジスタDT1およびDT2のオン抵抗が増大し、選択ワード線WLの電圧レベルが高くなり、メモリセルMCの書込マージンが確保される。メモリセルMCのドライブ用NチャネルMOSトランジスタNQ1およびNQ2のしきい値電圧Vthが低下した場合、メモリセルの書込特性は向上するものの、スタティックノイズマージンSNMが低下する。ダミーセルDMCにおいて、MOSトランジスタDT1およびDT2のしきい値電圧も低下し、応じてそのドレイン電流が上昇し、オン抵抗が低下する。この場合、この場合、選択ワード線WLの電圧レベルがこのMOSトランジスタDT1およびDT2のオン抵抗に応じて低下し、メモリセルMCのスタティックノイズマージンSNMの劣化が抑制される。したがって、このダミーセルDMCのアクセストランジスタ相当のトランジスタDT1およびDT2をプルダウン素子として利用することにより、メモリセルMCのドライブトランジスタのしきい値電圧の変動に従って選択ワード線WLの電圧レベルをこのしきい値電圧変動に連動して自動的に調整することができ、安定にデータの書込/読出を行なうことができる。このダミーセルDMCにおいては、メモリセルMCのアクセストランジスタに対応するトランジスタをプルダウントランジスタとして利用している。従って、メモリセルのアクセストランジスタのしきい値変動の影響がドライブトランジスタのしきい値電圧の変動の影響よりも大きい場合においては、このアクセストランジスタのしきい値電圧の変動に連動して選択ワード線電圧を調整して読出マージンおよび書込マージンを確保することができる。なお、ダミーセルDMCとメモリセルMCとは同一のレイアウトを有し、プルダウントランジスタとメモリセルの対応のアクセストランジスタとは、同一のサイズゲート幅とゲート長の比でレイアウトされる。しかしながら、このワード線WLの電圧降下量に応じて、このダミーセルのサイズは、実施の形態2と同様に0.8から2倍のサイズ比で合っても良い。また、ダミーセルDMCは、各メモリセル行あたり1つであり、プルダウントランジスタが2個配置される。しかしながら、このダミーセルの数は、ワード線の電圧降下量に応じて適宜選択される。[変更例1]図24は、この発明の実施の形態5の変更例のダミーセルDMCの構成を示す図である。図24に示すダミーセルDMCは、構成要素は、図22に示すメモリセルMCと同じである。メモリセルMCおよびダミーセルDMCにおいて、トランジスタのレイアウトは同じであり、配線接続が異なる。すなわち、メモリセルMCのアクセストランジスタNQ3およびNQ4に対応するNチャネルMOSトランジスタDT3およびDT4が、各々の第1のノードが、それぞれワード線WLに接続され、かつ各々のゲートがワード線WLに接続される。これらのNチャネルMOSトランジスタDT3およびDT4の第2のノードが、それぞれ内部ノードDN1およびDN2に接続されかつ接地ノードに接続される。図22に示すメモリセルMCのフリップフロップを構成するMOSトランジスタPQ1、PQ2、NQ1およびNQ2に、それぞれMOSトランジスタPT1およびPT2、NT1およびNT2がそれぞれ対応する。この図24に示すダミーセルDMCにおいては、その内部ノードDN1およびDN2が、それぞれMOSトランジスタDT3およびDT4の第2のノードに結合される。一方、MOSトランジスタPT1およびPT2のハイ側電源ノードは、フローティング状態に維持される。この図24に示すダミーセルDMCの構成においても、MOSトランジスタDT3およびDT4が、プルダウン素子として機能する。ノードDN1およびDN2は、接地電圧レベルであり、MOSトランジスタPT1およびPT2のハイ側電源ノードに相当するソースノードは、MOSトランジスタPT1およびPT2により、電圧VthpのレベルにクランプされるMOSトランジスタPT1およびPT2のしきい値電圧の絶対値がVthpとする。この図24に示すダミーセルDMCの接続構成においても、メモリセルMCのドライブトランジスタNQ1およびNQ2のしきい値電圧のばらつきの影響は、その近接に配置されるアクセス用のNチャネルMOSトランジスタNQ3およびNQ4においても同様に現われる。応じて、ダミーセルDMCにおいても、プルダウン用のMOSトランジスタDT3およびDT4が、メモリセルMCのドライブトランジスタNQ1およびNQ2のしきい値電圧のばらつきと同じばらつきを示しており、ワード線WLの電圧レベルを、メモリセルMCのしきい値電圧のばらつきに応じた電圧レベルに設定することができる。また、アクセストランジスタに対応するトランジスタをプルダウントランジスタとして利用しており、メモリセルアクセストランジスタのしきい値電圧の変動を反映して選択ワード線電圧を調整することができる。また、メモリセルアクセストランジスタおよびドライブトランジスタが、サイズゲート幅とゲート長の比が同じ構成の場合、ダミーセルのプルダウントランジスタによりアクセストランジスタおよびドライブトランジスタ両者のしきい値電圧の変動を反映する電圧レベルに、選択ワード線電圧を設定することができる。図25は、図24に示すダミーセルDMCの平面レイアウトを概略的に示す図である。図25においては、メモリセルMCの平面レイアウトを併せて示す。図25において、ダミーセルDMCは、Nウェル内に形成されるP型の活性領域AR2およびAR3と、このNウェルの両側のPウェル領域にそれぞれ形成される活性領域AR1およびAR4をトランジスタ素子形成領域として含む。活性領域AR1-AR4は、それぞれY方向に長辺を有する矩形形状に形成される。活性領域AR1の両端部それぞれに、コンタクトCT1およびコンタクト/バイアVC1が形成され、活性領域AR1の中心領域に、コンタクトCT2が形成される。活性領域AR1およびAR2を横切るようにX方向に延在して第1ポリシリコン配線PSが形成され、また、コンタクト/バイアVC1に近接して、活性領域AR1を横切るように第1ポリシリコン配線PS1が形成される。また、活性領域AR3およびAR4を横切るようにX方向にメモリセル領域内に延在する第1ポリシリコン配線PS3が形成され、また、バイア/コンタクトVC2に近接して、X方向に延在して活性領域AR4を横切るように第1ポリシリコン配線PS4が形成される。第1ポリシリコン配線PS2は、シェアードコンタクトSC2を介して活性領域AR3に結合され、活性領域AR2は、またシェアードコンタクトSC1を介してポリシリコン配線PS3に結合される。これらのシェアードコンタクトSC1およびSC2は、活性領域を接続するコンタクト部と、ポリシリコン配線PS2およびPS3それぞれにまで連続的に延在する配線部とで形成され、1層の配線により、コンタクトおよび配線の機能を備える。活性領域AR1において、コンタクトCT1およびCT2が、第1金属配線MM1により相互接続される。第1金属配線MM1は、ポリシリコン配線PS2よりも上層の配線である。コンタクトCT1は、接地電圧VSSを供給する接地線に結合される。このダミーセルDMCを横切るようにX方向に延在してワード線WLを構成する第3金属配線MM3が配設される。ワード線WLを構成する第3金属配線MM3は、バイアVA1を介してポリシリコン配線PS1に結合され、かつ活性領域AR1に、バイア/コンタクトVC1を介して結合される。またこの第3金属配線MM3は、バイアVA2を介して第1ポリシリコン配線PS4に結合され、かつ活性領域AR4に、バイア/コンタクトVC2を介して結合される。活性領域AR4において、コンタクトCT5およびCT6が、第1金属配線MM2により相互接続され、コンタクトCT6が接地ノードに結合される。活性領域AR1およびR4各々において、メモリセルのドライブトランジスタの対応するトランジスタが、ソースおよびドレインがともに接地ノードに結合され、メモリセルのアクセストランジスタに対応するトランジスタDT3、DT4が、ゲートおよびドレインがワード線に接続され、そのソースがまた接地ノードに結合される。ワード線WL3として第3金属配線MM3が用いられているのは、メモリセル内部において電源電圧VDDを伝達する配線が、第2金属配線を用いて配置されるためである。活性領域AR2およびAR3のコンタクトCT3およびCT4は、それぞれ電源電圧VDDを伝達する電源線に結合されず、フローティング状態とされる。メモリセルMCにおいても、このダミーセルDMCと同様、Nウェル領域内に活性領域AR12およびAR13が、Y方向に長い矩形形状に形成され、またその両側のPウェル領域内に、Y方向に長い矩形形状の活性領域AR11およびAR14が形成される。この活性領域AR11を横切るように、ポリシリコン配線PS11が形成され、このポリシリコン配線PS11はバイアVA11を介してワード線WLを形成する第3金属配線MM3に結合される。活性領域AR11の中央部において、コンタクトCT18が第1金属配線MM11に結合され、この第1金属配線MM11は活性領域AR12にシェアードコンタクトCS11を介して結合される。コンタクトCT18は、第1金属配線MM11と活性領域AR11とを電気的に接続し、これによりメモリセル内のストレージノードに対するトランジスタの接続が形成される。のこのシェアードコンタクトSC11は、活性領域AR13およびAR14を横切るようにX方向にメモリセルMC領域内に延在するポリシリコン配線PS13に接続される。活性領域AR12において、シェアードコンタクトSC11と対向する端部に電源ノードに対するコンタクトCT13が形成され、活性領域AR13において、コンタクトCT13と鏡映対称な位置に電源電圧を受けるコンタクトCT14が形成される。活性領域AR13においてはまた、コンタクトCT14と対向する端部領域において、シェアードコンタクトSC12が形成される。活性領域AR12およびAR11を横切るようにX方向に延在するポリシリコン配線PS12に、シェアードコンタクトSC12が接続される。このシェアードコンタクトSC12は、活性領域AR14の中央領域に形成されるコンタクトCT19に接続される。コンタクトCT19は、活性領域AR14の領域に電気的に接続され、第1金属配線MM12により、メモリセル内の他方のストレージノードのトランジスタの接続が配置される。活性領域AR14の上側のコンタクトCT15がビット線/BLに結合され、また、コンタクトCT15と対抗する位置に形成されるコンタクトCT16が、接地電圧VSSを伝達する接地線に結合される。活性領域AR14に対して、この活性領域AR14を横切るようにX方向に延在するポリシリコン配線PS14が形成され、このポリシリコン配線PS14は、バイアVa12を介してワード線を構成する第3金属配線MM3に接続される。この図25に示すレイアウトにおいて、ダミーセルDMCにおいて、MOSトランジスタDT1は活性領域AR1内に形成され、そのゲートが、ポリシリコン配線PS1により形成され、その不純物領域がWL第3金属配線MM3に接続され、ソースが、コンタクトCT2およびCT1を介して接地電圧VSSを受けるノードに結合される。MOSトランジスタDT4は、活性領域AR4に形成され、そのゲートは、ポリシリコン配線PS4に与えられ、この一方の導通ノードが、バイア/コンタクトVC2を介してワード線WLを形成する第3金属配線に電気的に接続される。またこのMOSトランジスタDT4のソースノードが、コンタクトCT5およびCT6を介して接地ノードに結合される。メモリセルMCの形成領域において活性領域AR11において、アクセストランジスタNQ3およびドライブトランジスタNQ1が形成され、活性領域AR14に、アクセストランジスタNQ4およびドライブトランジスタNQ2が形成される。シェアードコンタクトSC11およびSC12が、それぞれストレージノードND1およびND2にそれぞれ対応する。したがって、この図25に示すように、ダミーセルDMCおよびメモリセルMCは、同じレイアウトを有し、かつX方向に沿って整列して配置される。第1金属配線MM1およびMM2がダミーセルDMCにおいては、活性領域内においてY方向に延在してコンタクトCT1およびCT2を相互接続しかつコンタクトCT5およびCT6を相互接続する。一方、ダミーメモリセルMCにおいてこの第1金属配線MM11およびMM1が、シェアードコンタクトSC11と、活性領域AR11のコンタクトCT18と結合し、シェアードコンタクトSC12と活性領域AR14のコンタクトCT19を相互接続する。第1金属配線MM1、MM2、MM11およびMM12のアクセス方向が異なるだけであり、同一製造工程で、これらの第1金属配線MM1、MM2とメモリセルMCの第1金属配線MM11およびMM12は同一工程で形成される。単にダミーセルDMCにおいて、さらに、ワード線WLを形成する第3金属配線MM3が、メモリセルMCのビット線BLおよび/BLに接続するコンタクトに対応するバイア/コンタクトVC1およびVC2に接続される。したがって、ダミーセルDMCおよびメモリセルMCは、同一レイアウトで同一製造工程で形成することができ、またそのメモリセルMCとダミーセルDMCはトランジスタの配置方向が同じであり、同一セルパターンを繰り返し配置することにより、ダミーセルDMCのアクセストランジスタDT3およびDT4を用いて、メモリセルトランジスタの同一の電気的特性を有するトランジスタを選択ワード線電圧プルダウン素子として配置することができる。また、ダミーセルDMCはメモリセルMCと同じレイアウトであり、メモリセルMCと同一配線工程で、ダミーセル内においてワード線電圧プルダウントランジスタをワード線に接続配線することができる。なお、ダミーセルDMCにおいては、インバータを構成するPおよびNチャネルMOSトランジスタのゲートは相互接続されるものの、ドレインノードは分離される。コンタクトCT2とシェアードコンタクトSC1を第1金属配線で相互接続し、かつコンタクトCT5とシェアードコンタクトSC2を第1金属配線で相互接続することにより、ストレージノードに対応するノードDN1およびDN2にPチャネルMOSトランジスタおよびNチャネルMOSトランジスタのドレインノードを接続することができる。[変更例2]図26は、この発明の実施の形態5の変更例2のダミーセルDMCのレイアウトを概略的に示す図である。この図26に示すダミーセルDMCに対応するメモリセルMCのレイアウトは、図25に示すメモリセルMCのレイアウトと同じであり、ワード線WLを構成する第3金属配線MM3が、行方向に整列して配置されるメモリセルMCに共通に配設される。このため、図26においてはメモリセルのレイアウトは示していない。ダミーセルDMCがメモリセルと整列して配置される。この図26に示すダミーセルDMCにおいては、活性領域AR1-AR4の配置、すなわちトランジスタの配置は、図25に示す活性領域AR1-AR4の配置およびトランジスタの配置と同じである。この図26に示すダミーセルDMCの配線レイアウトは、以下の点で、図25に示すダミーセルDMCの配線レイアウトとその配置配線が以下の点で異なる。すなわち、活性領域AR1において、ポリシリコン配線PS1およびPS2の間に配置されるコンタクト/バイアVC21が、活性領域AR1ではなくワード線WLを構成する第3金属配線MM3に結合される。この第3金属配線MM3は、バイアVA1を介してポリシリコン配線PS1に結合される。活性領域AR1のビット線コンタクトCT21には、ワード線ではなく、接地電圧VSSを供給するノードが結合される。一方、この活性領域AR1の他方端のコンタクトCT1はフローティング状態に維持される。このコンタクト/バイアVC21は、ワード線を構成する第3金属配線MM3に結合されるだけであり、シェアードコンタクトSC1とコンタクト/バイアVC21は分離される。他方のPウェル内の活性領域AR4においても、ポリシリコン配線PS4およびPS3の間の領域において配置されるコンタクト/バイアVC22が、第3金属配線MM3に結合され、活性領域AR4の中央の不純物領域がコンタクト/バイアVC22を介してワード線WLに接続される。この第3金属配線MM3は、また、バイアVA2を介してポリシリコン配線PS4に結合される。コンタクトCT5は、第3金属配線MM3と分離され、ビット線ではなく接地電圧VSSを供給するノードに結合される。また、この活性領域AR4において、他方端に配置されるコンタクトCT6は、接地電圧供給ノードから分離され、フローティング状態に維持される。活性領域AR2およびAR3それぞれに形成されるシェアードコンタクトSC1およびSC2は、それぞれポリシリコン配線PS3およびPS2に結合される。ポリシリコン配線PS2上層の第1金属配線MM31を介して電源コンタクトCT3が、シェアードコンタクトSC1に電気的に接続され、また、シェアードコンタクトSC2が、第1金属配線MM32を介して電源コンタクトCT4に電気的に結合される。この図26に示すダミーセルDMCの他の配置は、図25に示す配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図27は、図26に示すダミーセルDMCの電気的等価回路を示す図である。図26および図27において、活性領域AR1において、NチャネルMOSトランジスタDT5およびNT3が形成される。コンタクト/バイアVC21は、MOSトランジスタDT5およびNT3の接続ノード共通不純物領域に対応し、ワード線WLに電気的に結合される。MOSトランジスタDT5のゲートが、ワード線WLにバイアVA1を介して結合される。このMOSトランジスタDT5の他方導通ノードが、コンタクトCT21を介して接地電圧VSSを受ける。この活性領域AR2において、PチャネルMOSトランジスタPT3が形成され、活性領域AR3に、PチャネルMOSトランジスタPT4が形成される。MOSトランジスタPT3およびNT3のゲートが、ポリシリコン配線PS2により形成され、シェアードコンタクトSC2に結合される。MOSトランジスタPT4およびNT4のゲートはポリシリコン配線PS1により形成され、シェアードコンタクトSC1に結合される。したがって、MOSトランジスタPT3およびNT3のドレインノードは分離されており、同様、MOSトランジスタPT4およびNT4のドレインノードは分離される。MOSトランジスタPT3およびPT4のソースノードは、コンタクトCT3およびCT4を介して電源電圧VDDを受ける。活性領域AR4に、NチャネルMOSトランジスタNT4およびDT6が形成される。MOSトランジスタNT4およびDT6の接続ノードが、コンタクト/バイアVC22を介してワード線WLに接続され、またMOSトランジスタDT6のゲートがワード線WLに接続される。MOSトランジスタDT6のソースノードが、コンタクトCT6を介して接地電圧VSSを受ける。MOSトランジスタNT4は、そのソースノードが、コンタクトCT5によりフローティング状態に維持される。この図27に示すダミーセルDMCの配置においても、メモリセルのアクセストランジスタに近接して配置されるドライブトランジスタと同一トランジスタレイアウトを有するMOSトランジスタDT5およびDT6により、ワード線WLの電圧レベルをプルダウンすることができる。MOSトランジスタNT3およびNT4は、各々のゲートが電源電圧VDDレベルに維持され常時導通状態であるものの、ソースノードが、フローティング状態であるため、MOSトランジスタDT5およびDT6による放電動作に対しては影響は及ぼさない。MOSトランジスタPT3およびPT4は、ゲート、ソースおよびドレインノードが電源ノードに接続され常時非導通状態に維持される。ダミーセルDMC内においてフローティング状態のノードは存在しないトランジスタNT3およびNT4のソースノードは、ワード線電位に維持される。なお、ダミーセルDMCにおいて、電源電圧VDDに代えて接地電圧VSSが与えられても良い。この場合、MOSトランジスタNT3およびNT4を常時非導通状態に維持することができ、ワード線の寄生容量を低減することができ、ワード線の選択状態への駆動速度に対する影響を低減することができる。この図27に示すダミーセルDMCのトランジスタを、ワード線プルダウン素子として利用しても、ダミーセルDMCおよびメモリセルMCのNチャネルMOSトランジスタの製造工程時でのパラメータの変動は同じであり、MOSトランジスタDT5およびDT6を用いてメモリセルのドライブ用NチャネルMOSトランジスタNQ1,NQ2のしきい値電圧の変動を反映した電圧レベルにワード線WLを設定することができる。なお、これらの変更例1から3においても、メモリセルのトランジスタアクセストランジスタおよびドライブトランジスタは、同一の矩形領域内に形成されており、ゲート幅が同じとダミーセルのプルダウントランジスタとのサイズ比は、実施の形態2と同様、0.5から5倍のサイズ比、好ましくは0.8倍から2倍に設定されても良い。以上のように、この発明の実施の形態5に従えば、ワード線のプルダウン素子として、アクセストランジスタ対応のダミーセルのトランジスタを利用しており、メモリセルと整列して同一トランジスタレイアウトで配置されるダミーセルにおいて、メモリセルのしきい値電圧の変動を反映させることができ、正確にメモリセルのNチャネルMOSトランジスタのしきい値電圧のばらつきを反映した電圧レベルに選択ワード線を設定することができ、高精度で選択ワード線電圧を自動的に補正してメモリセルのデータの読出および書込を行なうことができる。[実施の形態6]図28は、この発明の実施の形態6に従う半導体記憶装置の要部の構成を概略的に示す図である。図28においては、ワード線WL0-WLkをそれぞれが含む複数のワード線群WG0-WGiに、ワード線が分割される。ワード線WL0-WLkには、それぞれメモリセルMCが接続されるが、図28においては、各ワード線に対して、1つのメモリセルMCが接続されるように示す。また、図28においては、メモリセル列に対応してビット線BL,/BLが配設されるが、図28においては、図面を簡略化するために示していない。ワード線群WG0-WGi各々において、ワード線WL0-WLkそれぞれに対応してワード線デコード/ドライバWDK0-WDKkが設けられる。ワード線群WG0-WGi各々において、ワード線デコード/ドライバWDK0-WDKkは、それぞれロウアドレスプリデコード信号XH、XMおよびXLをデコードし、そのデコード結果に従って、対応のワード線の選択時、対応のワード線を選択状態へ駆動する。プリデコード信号XH、XMおよびXLは、各ワード線デコード/ドライバに対し、異なる組合せが与えられ、全ワード線から1つのワード線が指定される。ワード線デコード/ドライバWDK0は、プリデコード信号XH、XMおよびXLをデコードするNANDゲートNG0と、NANDゲートNG0の出力信号に従って対応のワード線を選択状態へ駆動するインバータ回路IVG0を含む。このインバータ回路IVG0は、PチャネルMOSトランジスタPQ30と、NチャネルMOSトランジスタNQ30を含む。他のワード線デコード/ドライバWDKは、ワード線デコード/ドライバWDK0と同一構成を有する与えられるプリデコード信号XH、XM、及びXLの組合せが異なるため、これらのワード線デコード/ドライバの内部構成は示していない。ワード線群WG0-WGi各々において、ワード線デコード/ドライバWD0-WDKkは、共通に、ドライバ電源線DPLDPL0-DPLiを介して動作電源電圧を受ける。ドライバ電源線DPL0-DPLiは、それぞれ、ドライバ電源線プリチャージ回路DPG0-DPGiにより、電源電圧VDDレベルにプリチャージされる。ドライバ電源線プリチャージ回路DPG0は、プリデコード信号XHおよびXMをデコードするNANDゲートNG1と、NANDゲートNG1の出力信号を反転するインバータ回路IVG1と、インバータ回路IVG1の出力信号がLレベルのとき、対応のドライバ電源線DPL0-DPLkへ電源電圧VDDを伝達するPチャネルMOSトランジスタPQ32を含む。ドライバ電源線プリチャージ回路DPG0-DPGiは、同一構成を有するため、その構成要素に対する参照符号は、ドライバ電源線プリチャージ回路DPG0に対してのみ付す。プリデコード信号XHおよびXMの組合せにより、ワード線群WG0-WGiのうちの1つのワード線群が指定される。したがって、選択ワード線群において、ドライバ電源線プリチャージ回路DPGDPG0-DPGkのいずれかが非活性状態非導通状態となり、対応のドライバ電源線DPLDPL0-DPLiのいずれかの電源電圧VDDレベルへのプリチャージが停止される。ドライバ電源線プリチャージ回路DPG0-DPGiは、連続アクセスを行なう場合または長期にわたってワード線を選択状態に維持するロングサイクル時において、ドライバ電源線DPL0-DPLkの電圧レベルが低下し過ぎるのを防止するために設けられる。ドライバ電源線DPL0-DPLiそれぞれに対して、レベルシフタLSF0-LSFlが設けられる。レベルシフタLSF0-LSFlは、それぞれ、対応のドライバ電源線DPL0-DPLiの下限電圧レベルを電圧VDD-Vthpレベルにクランプする。図29は、レベルシフタLSF0-LSFlの構成の一例を示す図である。レベルシフタLSF0-LSFlは、同一構成を有するため、図29においては、符号LSFで、これらのレベルシフタLSF0-LSFlを、代表的に示す。レベルシフタLSFは、電源ノードとノードND5の間に別に接続されかつそのゲートがノードND5に接続されるPチャネルMOSトランジスタDPQ1およびDPQ2と、互いに直列に接続されるNチャネルMOSトランジスタDNQ3およびDNQ1と、互いに直列に接続されるNチャネルMOSトランジスタDNQ4およびDNQ2を含む。ノードND7およびND9は、フローティング状態に維持され、MOSトランジスタDNQ1およびDNQ2のゲートは、ともに、ノードND5に接続される。MOSトランジスタDPQ1およびDPQ2は、しきい値電圧の絶対値がVthpであり、ノードND5の電圧レベルは、これらのダイオード接続されたMOSトランジスタDPQ1およびDPQ2により、VDD-Vthpの電圧レベルに維持され、MOSトランジスタDNQ1およびDNQ2が導通する。MOSトランジスタDNQ3およびDNQ1の接続ノードが、ノードND5から分離されており、また、MOSトランジスタDNQ2およびDNQ4の接続ノードも、ノードND5から分離される。フローティング状態のノードND7およびND9は、従って、MOSトランジスタDNQ1およびDNQ2により接地電圧レベルに維持される。このレベルシフタLSFは、メモリセルMCの構成要素と同じトランジスタのレイアウトを有し、その配線の接続態様が異なる。MOSトランジスタDPQ1およびDPQ2は、メモリセルの負荷トランジスタのしきい値電圧の変動と同様の変動を示す。したがって、ドライバ電源線DPLの電圧VDD-Vthpは、メモリセルMCに含まれる負荷PチャネルMOSトランジスタのしきい値電圧の変動を反映する電圧レベルに維持される。図30は、この図28および図29に示す半導体記憶装置の動作を示す信号波形図である。以下、図30を参照して、図28および図29に示す半導体記憶装置の動作について説明する。図30においては、この半導体記憶装置は、クロック信号CLKに同期して動作し、外部からのアドレス信号がクロック信号CLKに同期して与えられる動作態様を示す。クロック信号CLKは、半導体記憶装置外部のプロセッサの動作サイクルを規定するクロック信号であってもよくプロセッサがクロック信号に同期してアドレス信号を半導体記憶装置へ供給する、また、外部のプロセッサから、クロック信号CLKとともにアドレス信号が半導体記憶装置へ与えられてもよい。クロック信号CLKが立上がると、外部からのロウアドレス信号が確定し、図示しないプリデコーダにより、プリデコード信号XH、XMおよびXLがその状態が確定する。今、ワード線群WG0が選択されたとする。この場合、プリデコード信号XHおよびXMの組合せに従ってNANDゲートNG1の出力信号がLレベルとなり、応じて、インバータIVG1の出力信号がHレベルとなり、MOSトランジスタPQ32が非導通状態となる。応じて、ドライバ電源線DPL0に対する電源電圧VDDのプリチャージが完了する。ドライバ電源線DPL0が電源電圧VDDレベルの場合、図29に示すMOSトランジスタDPQ1およびDPQ2は、非導通状態であり、したがって、ドライバ電源線DPLは電源電圧VDDレベルでフローティング状態にある。ワード線デコード/ドライバWDK0-WDKkにおいて、デコード動作が行なわれ、プリデコード信号XH、XMおよびXLに従って、選択ワード線に対応して配置されるワード線でコード/ドライバにおいて、NANDゲートNG0の出力信号がLレベルとなり、応じて、インバータIVG0の出力信号がHレベルとなる。今、ワード線WL0が選択されたとすると、ワード線WL0が、ワード線デコード/ドライバWDK0のMOSトランジスタPQ30により充電される。このワード線WLWL0の充電電流は、ドライバ電源線DPLDPL0から供給され、応じて、このドライバ電源線DPL0の電圧レベルが低下する。このドライバ電源線DPL0の電圧レベルが、低下すると、レベルシフタLSF0-LSFlにおいてクランプ機能が作動し、MOSトランジスタDPQ1およびDPQ2により、ドライバ電源線DPL0の電圧レベルが、VDD-Vthpレベルに維持される。メモリセルMCに含まれる負荷トランジスタのしきい値電圧の絶対値Vthpが高くなり、その駆動電流量が小さくなった場合、書込マージンは改善されるものの、スタティックノイズマージンSNMが悪化する。この場合、ドライバ電源線DPLの電圧クランプレベルは、電源電圧VDDよりも低い電圧レベルVthpが大きいであり、選択ワード線WL0の電圧レベルは降下量の大きな低い電圧レベルとなり、メモリセルのスタティックノイズマージンが改善される。一方、メモリセルMCの負荷MOSトランジスタのしきい値電圧の絶対値Vthpが低い場合、その駆動電流量が増大し、スタティックノイズマージンSNMは改善されるものの、書込マージンが劣化するデータの書込マージンが低くなる。この場合、ドライバ電源線DPLのクランプレベルは、電圧VDD-Vthpであるため、降下量が小さく、選択ワード線WL0の電圧レベルは電源電圧VDDに近い電圧レベルとなり、書込マージンが改善される。したがって、選択ワード線の電圧レベルは、メモリセルの負荷MOSトランジスタのしきい値電圧Vthpの変動に合わせて自動的に調整することができ、安定かつ正確に、データの書込および読出を行なうことができる。特に、レベルシフタとして、メモリセルと同一のトランジスタレイアウトを有するトランジスタを利用しており、正確にメモリセルの負荷トランジスタのしきい値電圧の変動に連動してワード線電圧レベルの調整を行なうことができる。なお、このワード線群WG0-WGiにそれぞれ含まれるワード線WL0-WLkの数は、プリデコード信号のビット線に応じて適宜定められればよい。また、1つのドライバ電源線に結合されるレベルシフタLSFの数は、1つのワード線の駆動時の電流を供給することができればよく、レベルシフタのトランジスタのサイズに応じて、その数が適切な値に設定される。[変更例1]図31は、この発明の実施の形態6の半導体記憶装置のアレイ部の変更例の構成を示す図である。図31において、ワード線が、メインワード線とサブワード線の階層構造に形成される。メインワード線は、各々が複数のメインワード線を含むメインワード線グループMWGに分割される。図31においては、メインワード線MWL0-MWLiを含むメインワード線群MWG0と、メインワード線MWLi1-MWLjを含むメインワード線群MG1を代表的に示す。メインワード線MWL0-MWLiおよびMWLi1-MWLjそれぞれに対応して、メインワード線ドライバ/デコーダMWDV0-MWDVi、MWDVi1-MWDVjが設けられる。これらのメインワード線ドライバ/デコーダMWDV0-MWDVj...によって、1つのメインワード線が選択状態へ駆動される。メモリセルアレイは、列ブロックCBK0-CBKkに分割される。メインワード線MWL0-MWLjそれぞれに対応して、各列ブロックにおいてサブワード線SWLが設けられる。図31において、メインワード線MWL0に対応してサブワード線SWL00-SWL0kが設けられ、メインワード線MWLiに対応してサブワード線SWLi0-SWLikが設けられる。メインワード線MWLi1に対応してサブワード線SWLi10-SWLi1kが設けられ、メインワード線MWLjに対応してサブワード線SWLj0-SWLjkが設けられる。これらのサブワード線SWL00-SWLjkには、対応の列ブロックの1行のメモリセルMCが接続される。これらのサブワード線SWL00-SWLjkには、それぞれサブワード線ドライバSDV00-SDVjkが設けられる。これらのサブワード線ドライバSDV00-SDVjkは、列ブロック選択信号BSBS0-BSkと対応のメインワード線MWLMWL0-MWLjのいずれか上の信号電位とに応答して、対応のサブワード線を選択状態へ駆動する。すなわち、サブワード線は、ブロック選択信号BS0-BSkにより指定される列ブロック各々においてメモリセル行に対応して配置され、選択列ブロックにおいて、選択メインワード線に対応するサブワード線が選択状態へ駆動される。メインワード線群MWG0-MWG1において各列ブロックCBK0-CBKkごとに、ドライバ電源線プリチャージ回路SDPGが設けられる。図31においては、メインワード線群MWG0において、列ブロックCBK0-CBKkそれぞれに対応してドライバ電源線プリチャージ回路SDPG00-SDPG0kが設けられ、メインワード線群MWD1において、ドライバ電源線プリチャージ回路SDPG10-SDPG1kが設けられる。これらのドライバ電源線プリチャージ回路SDPG00-SDPG1kは、それぞれ、対応のメインワード線群の列ブロックのサブワード線ドライバに対し、サブワード線ドライバ電源線SDPL00-SDPL1kを介して、動作電源電圧を供給する。これらのサブワード線ドライバ電源線SDPL00-SDPL1k各々には、レベルシフト素子LSF0-LSFlが接続される。ドライバ電源線プリチャージ回路SDPG00-SDPG1kの構成は、図28に示すドライバ電源線プリチャージ回路DPG0-DPGkの構成において、さらに、列ブロック選択信号BSBS0-BSkがプリデコード信号XHおよびXMとともに与えられる点を除いて同じ構成を備える。また、メインワード線ドライバ/デコーダMWDV0-MWDVjも、図28に示すワード線ドライブデコーダ/ドライバWDK-WDKkの構成と同じである。プリデコード信号XH、XMおよびXLに従ってメインワード線ドライバ/デコーダMWDV0-MWDVjが、対応のメインワード線MWL0-MWLjを選択状態へ駆動する。また、レベルシフト素子LSF0-LSFlも、その構成は、図26に示す構成と同じであり、メモリセルMCと同じトランジスタのレイアウトを有し、負荷トランジスタに対応するPチャネルMOSトランジスタがダイオード接続されて、対応のドライバ電源線SDPL00-SDPL1kに結合される。この図31に示す階層ワード線構成の場合、選択列のメモリセルを含む列ブロックにおいてのみ、対応のサブワード線が選択状態へ駆動され、対応のワード線ドライバ電源線プリチャージ回路およびレベルシフタLSF0-LSFlにより、その電圧レベルがVDD-Vthpレベルにシフトダウンされる。非選択列ブロックにおいては、サブワード線は、全て非選択状態にあり、また、対応のドライバ電源線プリチャージ回路DPGは、それぞれ対応のドライバ電源線SDPLを電源電圧VDDレベルに維持する。したがって、書込時において非選択メモリセルの読出マージンは十分に確保することができ、非選択メモリセルのデータ破壊を生ずることなく、高速で、データの書込を行なうことができる。また、対応のワード線が選択状態でありかつビット線が非選択状態の半選択状態のメモリセルの数を低減することができ、データ書込時において半選択状態のメモリセルの読出マージン劣化によるデータ破壊が生じる可能性を低減することができる。図31に示す階層ワード線の構成においては、各列ブロックにおいて、メインワード線とサブワード線が1対1に対応している。しかしながら、各列ブロックにおいて、1つのメインワード線に複数のサブワード線が対応し、サブワード線ドライバが、プリデコード信号XLとメインワード線上の信号とに従って対応のサブワード線を選択状態へ駆動する構成が用いられてもよい。[変更例2]図32は、この発明の実施の形態6の変更例2のメモリアレイ部の構成を概略的に示す図である。図32において、メモリセルアレイ1は、メモリセルMCが行列状に配列される正規メモリアレイ50と、ワード線WLの選択電圧レベルを調整するワード線電圧調整部52を含む。ワード線電圧調整部52は、メモリセル行ワード線それぞれに対応して配置されるワード線電圧調整回路58を含む。ワード線WLには、各々対応の行のメモリセルが接続される。ワード線電圧調整回路58は、メモリセルMCと整列して配置され、その構成は後に詳細に説明するが、メモリセルMCと同じトランジスタ配置を備え、その内部の配線接続を変更することにより、ワード線の電圧レベルを調整する機能を実現する。ワード線WLそれぞれに対応して、ロウデコーダ54からのワード線選択信号に従って対応のワード線を選択状態へ駆動するワード線ドライバ56が設けられる。このワード線WLは、所定数たとえば16から64ワード線WLごとにグループ化され、各ワード線グループWGに対応して、ドライバ電源線DPLCが配設される。このドライバ電源線DPLCは、各ワード線群WGごとに、ワード線電圧調整部に配設されるクランプ電源線DPLAおよびDPLBに共通に結合される。クランプ電源線DPLAおよびDPLBとドライバ電源線DPLCは、ワード線群WGごとにループ状に形成され、対応のワード線群のワード線ドライバ56に対し、動作電源電圧を供給する。クランプ電源線DPLAおよびDPLBは、一例として、ビット線BLおよび/BLと同層の配線で形成され、メモリセルMCと同一構成トランジスタ配置を有するワード線電圧調整回路58を用いて、ドライバ電源線DPLCの電圧レベルを、電圧VDD-Vthpレベルにクランプする。ワード線群WGの間には、ウェル電位給電部TAPが設けられ、各メモリセルMCおよびワード線電圧調整回路58が配置されるウェル領域へウェルバイアス電圧が供給される。このウェル電位給電部TAPは、メモリセルMCのPチャネルMOSトランジスタ負荷トランジスタが形成されるNウェルおよびNチャネルMOSトランジスタアクセストランジスタおよびドライバトランジスタが形成されるPウェル領域各々に、所定の電圧レベルのウェル電圧を供給する。図33は、図32に示すワード線電圧調整回路58の構成を示す図である。図33において、ワード線電圧調整回路58は、電源ノードとクランプ電源線DPLAの間に接続されかつそのゲートがクランプ電源線DPLAおよびDPLBに結合されるPチャネルMOSトランジスタPQ30と、電源ノードとクランプ電源線DPLBの間に接続されかつそのゲートがクランプ電源線DPLAおよびDPLBに接合されるPチャネルMOSトランジスタPQ31と、ノードND30と接地ノードの間に接続されかつそのゲートがクランプ電源線DPLAおよびDPLBに結合されるNチャネルMOSトランジスタNQ31と、ノードND31と接地ノードの間に接続されかつそのゲートがクランプ電源線DPLAおよびDPLBに結合されるNチャネルMOSトランジスタNQ32と、ノードND30にその第1の導通ノードが結合されかつそのゲートがワード線WLに接続されるNチャネルMOSトランジスタNQ33と、ノードND31にその第1の導通ノードが接続されかつそのゲートがワード線WLに接続されるNチャネルMOSトランジスタNQ34を含む。MOSトランジスタNQ33およびNQ34のそれぞれの第2の導通ノードは、フローティング状態開放状態に維持される。メモリセルMCにおいては、MOSトランジスタNQ33およびNQ34に対応するトランジスタの第2の導通ノードがビット線BLおよび/BLにそれぞれ結合される。メモリセルMCの電気的等価回路は、図2に示すメモリセルMCの構成と同じである。図33に示すワード線電圧調整回路58が、メモリセルMCと行方向に整列して配置される。この図33に示すワード線電圧調整回路58の構成において、MOSトランジスタPQ30およびPQ31が、ダイオードモードで動作し、クランプ電源線DPLAおよびDPLBの下限電圧レベルを電圧VDD-Vthpレベルにクランプする。Vthpは、MOSトランジスタPQ30およびPQ31のしきい値電圧の絶対値である。MOSトランジスタNQ31およびNQ32は、これらのクランプ電源線DPLAおよびDPLBの電圧により、常時、導通状態であり、ノードND30およびND31を、接地電圧レベルに維持する。MOSトランジスタNQ33およびNQ34は、ワード線WLの電圧レベルに応じて選択的に導通状態となるものの、メモリセルにおいてビット線BLおよび/BLに結合されるノードに相当する第2の導通ノードはフローティング状態開放状態であり、またノードND30およびND31は、クランプ電源線DPLAおよびDPLBから分離されており、これらのMOSトランジスタNQ33およびNQ34の導通/非導通状態は、クランプ電源線DPLAおよびDPLBのクランプ電圧レベルに影響は及ぼさない。MOSトランジスタNQ33およびNQ34のゲート容量が、ワード線WLに対するダミーセルの負荷容量として作用する。図33に示すように、ワード線電圧調整回路58の電気的等価回路は、メモリセルMCのトランジスタの電気的等価回路とトランジスタの配置は同じであり図2参照、内部配線の接続構成が異なる。この図33に示すワード線電圧調整回路の構成は、図29に示すレベルシフタの構成と同じであり、単にクランプ電源線DPLAおよびDPLBの2つのクランプ電源線が設けられる点が異なるだけである。図34は、図32に示すワード線ドライバ56の構成を示す図である。図34において、ワード線ドライバ56は、CMOSインバータを構成するPチャネルMOSトランジスタPQ40およびNQ40を含む。MOSトランジスタPQ40のソースノードは、ドライバ電源線DPLCに結合される。これらのMOSトランジスタPQ40およびNQ40は、図32に示すロウデコーダからのワード線選択信号に従って、ワード線WLを選択時、ドライバ電源線DPLC上の電圧クランプ電源線上のクランプ電圧レベルに駆動する。メモリセルMCは、図25に示すメモリセルMCと同じ配線レイアウトおよびトランジスタ配置を有し、ワード線電圧調整回路58も、そのトランジスタ配置は、メモリセルMCと同じである。したがって、メモリセルMCおよびワード線電圧調整回路58のトランジスタ配置が、行方向において繰返し配置される。ワード線電圧調整回路58のダイオード接続されるクランプトランジスタの電流供給力は、メモリセルの負荷トランジスタと同じである。しかしながら、ワード線群WGに含まれるワード線に対応してワード線電圧調整回路が配置されて並行してワード線ドライブ電源線の電圧レベルを調整しており、ワード線選択時においては、対応のワード線群において1本のワード線が選択状態へ駆動されるだけであり、充分に高速で選択ワード線を電圧VDD-Vthpレベルへ駆動することができる。メモリセルとワード線電圧調整回路のトランジスタ配置は同じであり、以下においては、このワード線調整回路58のトランジスタ配置および配線レイアウトについて説明する。メモリセルMCとワード線電圧調整回路58のトランジスタの配置位置関係は、先の図25に示すメモリセルおよびダミーセルの配置と同じであり、ダミーセルに代えてワード線電圧調整回路58が配置される。図35は、このワード線電圧調整回路58の活性領域および第1ポリシリコン配線のレイアウトを示す図である。図35において、ワード線電圧調整回路58は、Nウェル内に形成される活性領域60bおよび60cと、Nウェルの両側のPウェルに形成される活性領域60aおよび60dを含む。活性領域60a-60dの各々は、Y方向に長い矩形形状に形成される。この活性領域60aのY方向の両端に、ビット線用コンタクト64cおよび接地電圧用コンタクト64bがそれぞれ形成される。この活性領域60aをX方向に沿って横切るようにポリシリコン配線62aが形成される。このポリシリコン配線62aには、その一端部において、ワード線コンタクト64aが形成される。活性領域60bは、その両端に、それぞれ、電源用コンタクト64dとシェアードコンタクト65aが形成され、活性領域60cにおいては、そのY方向の下側端部に、電源用コンタクト64eが形成され、そのY方向の上側領域にシェアードコンタクト65bが形成される。このシェアードコンタクト65bは、活性領域60bおよび60aを横切るようにX方向に延在するポリシリコン配線62bに結合され、ポリシリコン配線62bが活性領域60cに電気的に結合される。シェアードコンタクト65aは、活性領域60cおよび60dをX方向に沿って横切るように配設されるポリシリコン配線62cに電気的に接続される。このように、活性領域60bが、ポリシリコン配線62cに電気的に接続される。活性領域60dにおいては、そのY方向の両端に、ビット線コンタクト64fと接地コンタクト64gが設けられる。活性領域60dをX方向に沿って横切るようにポリシリコン配線62dが形成され、このポリシリコン配線62dは、ワード線電圧調整回路58の境界領域に形成されるワード線コンタクト64dに電気的に結合される。この図35に示すワード線電圧調整回路58のトランジスタの配置およびゲートの配置は、メモリセルMCについても同様であり、この図35に示すトランジスタ配置が、X方向に沿って鏡映対称の形で繰返し配置される。したがって、X方向についてのワード線電圧調整回路58およびメモリセルMCのY方向に関するトランジスタ配置および配線は同じであり、メモリセルアレイにおけるメモリセルのレイアウトパターンに影響を及ぼすことなく、ワード線電圧調整回路58およびメモリセルMCを配置することができる。また、同じトランジスタ配置でワード線調整回路58およびメモリセルMCが形成されるため、メモリセルMCのトランジスタの電気的特性と、ワード線電圧調整回路58の各トランジスタの電気的特性を同じに設定することができる同一条件で製造工程で製造する。図36は、図35に示すトランジスタ配置配線の上層の配線レイアウトを概略的に示す図である。図36においては、第1層金属配線のレイアウトとこの第1層金属配線に接続されるバイアを示す。また、図36においては、図35に示すコンタクトと同一のコンタクトについては同一参照番号を付し、その詳細説明は省略する。ワード線電圧調整回路58の境界領域において配置されるワード線コンタクト64aに対して、Y方向に長い矩形形状の第1金属配線70aが設けられる。この第1金属配線70a上には、その一部がワード線コンタクト64aと重なり合うようにバイア72bが形成される。接地用コンタクト64bに対しては、X方向に細長い矩形形状の第1金属配線70bが形成される。この第1金属配線70bの端部においては、接地線と接続するためのバイア72aが形成される。図35に示す活性領域60aの下部に形成されるコンタクト64cに対して、矩形形状の第1金属配線70cが形成され、ビット線に対する中間層が形成される。Nウェル活性領域図35の活性領域60bに形成される電源用コンタクト64dに対し、矩形形状の第1金属配線70dが形成され、この電源用コンタクト64dと重なり合うように、第1金属配線70d上にバイア72dが形成される。また、このNウェルの活性領域下側の電源用コンタクト64eに対して、矩形形状の第1金属配線70fが形成され、この第1金属配線70f上層に、コンタクト64eと重なり合うようにバイア72eが形成される。シェアードコンタクト65aおよび65bに接触しかつX方向に延在して、第1金属配線70eが形成される。この第1金属配線70eの上層にバイア72cおよび72fが形成される。第1金属配線70eは、メモリセルMCにおいて内部のストレージノードを接続するための第1金属配線と同一製造工程で形成される。メモリセルにおいては、バイア72cおよび72fに代えて、図35に示す活性領域60aおよび60dにそれぞれ電気的に接続されるコンタクトが配置され、また、シェアードコンタクト65aおよび65bは、電気的に分離される図25参照。図36に示すように、ワード線電圧調整回路58において、メモリセル内部のストレージノードに相当するノードを、メモリセルのストレージノード接続用の第1金属配線と同層の第1金属配線70eを用いて相互接続することができ、メモリセルの負荷トランジスタをダイオード接続する配線レイアウトが実現される。コンタクト64fに対して、矩形形状の第1金属配線70gが形成され、コンタクト64gに対して、X方向に長い矩形形状の第1金属配線70hが形成される。第1金属配線70hにおいては、その端部においてバイア72gが形成される。コンタクト64dに対して、Y方向に長い第1金属配線70iが形成され、この第1金属配線70iに対してバイア72hが形成される。このワード線電圧調整回路58において中心部に関して点対称な配線レイアウトが実現される。図37は、図36に示す配線レイアウトの上層の配線レイアウトを示す図である。図37においても、図36に示すバイアに対応するバイアには同一参照番号を付し、その詳細説明は省略する。この図37に示す配線レイアウトにおいては、バイア72a上層に矩形形状の第2金属配線74aが設けられ、第2金属配線74aに、バイア72aと重なり合うように第2バイア76aが設けられる。バイア72bに対して、Y方向に長い矩形形状の第2金属配線74bが設けられ、この第2金属配線74b上層に、その一部がバイア72bと重なり合うように第3バイア76bが設けられる。バイア72cに対しては、Y方向に延在する第2金属配線74cが設けられる。この第2金属配線74cは、クランプ電源線DPLAを構成し、メモリセルMCにおいてビット線BLに相当する。バイア72dおよび72eに対しては、Y方向に延在する第2金属配線74dが接続される。この第2金属配線74dを用いてメモリセルの電源電圧VDDが伝達される。バイア72fに対しても、Y方向に延在する第2金属配線74eが設けられる。第2金属配線74eは、クランプ電源線DPLBを構成し、メモリセルMCにおいては補のビット線/BLを構成する。バイア72hに対してY方向に長い矩形形状の第1金属配線74fが設けられ、この第1金属配線74f上に、その一部がバイア72hと重なり合うように、第2バイア76cが設けられる。バイア72gに対して、矩形形状の第2金属配線74gが設けられ、この第2金属配線74g上に、バイア72gと重なり合うようにバイア76dが形成される。X方向に延在して、第3金属配線80a、80bおよび80cが互いに間をおいて配設される。第3金属配線80aは、第2/第3バイア76aを介して第2金属配線74aに接続される。第3金属配線80bは、第2バイア76cおよび76bを介して、第2金属配線74fおよび74bに結合される。第3金属配線80bはワード線WLに相当し、第3金属配線80aが接地電圧VSSを伝達する接地線に対応する。第3金属配線80cは、バイア76dを介して第2金属配線74gに結合され、接地電圧VSSを伝達する。接地電圧VSSを、第2金属配線74aおよび74gに対し第2/第3バイア76aおよび76dを介して伝達することにより、メモリセル内の電源電圧VDDを伝達する電源線74dと接地線との衝突を防止して、接地電圧および電源電圧を伝達することができる。この図37に示す構成において、メモリセルMCの配線レイアウトと、このバイア72cおよび72fが設けられていない点を除いてワード線電圧調整回路58の配線レイアウトは同じである。これにより、ワード線WLを構成する第3金属配線80b、接地線および第3金属配線80aおよび80cを、X方向に沿って、メモリセル行に対応して、連続的に延在させることができる。したがって、この図35から図37に示すように、メモリセルMCのトランジスタ配置を用いて、実質的に同じ配線レイアウトを用いてワード線電圧調整回路58を配置することができ、メモリセルMCと同じトランジスタ配置を繰返し配置し、またビット線およびクランプ電源線を同相配線で同じ配線レイアウトで配置することができ、メモリセルアレイの配線レイアウトに影響を及ぼすことなく、ワード線ドライバの電源電圧レベルをVDD-Vthpレベルにクランプし、選択ワード線の電圧レベルをメモリセルの負荷トランジスタのしきい値電圧の変動に応じて調整することができる。なお、レベルシフタLSFは、メモリセルMCと同一レイアウトでトランジスタが配置される。このレベルシフタを構成するトランジスタは、メモリセルの対応の負荷トランジスタとサイズ比が、実施の形態2と同様0.8から2倍の範囲図なるように構成されてもよい。以上のように、この発明の実施の形態6に従えば、選択ワード線電圧の電圧レベルを調整するために、メモリセルと同じトランジスタ配置および同様の配線レイアウトを有するワード線電圧調整回路またはレベルシフタを利用しており、メモリセルアレイの配線レイアウトに悪影響を及ぼすことなく効率的に、ワード線電圧調整回路を配置することができる。また、メモリセルと同じトランジスタ配置のレベルシフタまたはワード線電圧調整回路を用いており、メモリセルのトランジスタの電気的特性に応じてワード線電圧を正確にメモリセルトランジスタの電気的特性のばらつきを反映して選択ワード線電圧レベルを調整することができる。[実施の形態7]図38は、この発明の実施の形態7に従う半導体記憶装置の全体の構成を概略的に示す図である。この図38に示す半導体記憶装置は、以下の点で、図7に示す半導体記憶装置とその構成が異なる。すなわち、ワード線WL0-WLnそれぞれに対して設けられるプルダウン素子PDに対し、これらのプルダウン素子PDにおける導通状態のトランジスタ素子の数を調整するためのワード線電圧調整回路100が設けられる。プルダウン素子PDにおいては、先の実施の形態2において説明したように、複数のトランジスタ素子が並列にそれぞれ対応のワード線に結合されている。ワード線電圧調整回路100からのスタティックノイズマージン調整用の制御信号群SMGに従って導通状態とされるトランジスタ素子の数を調整する。これにより、設計段階において読出時における選択ワード線の電圧レベルを最適化する。また、製品製造時において、メモリセルの特性に応じて、導通状態とされるプルダウントランジスタ素子の数を調整して、メモリセルの特性バラツキを補償して、最適なレベルに選択ワード線電圧レベルを設定する。また、メモリセル列それぞれに対応して、セル電源配線PVLAが設けられ、このセル電源配線PVLAは、書込アシストアレイ電源回路108により、その電圧レベルが、各列単位で調整される。セル電源配線PVLAは、後にその構成を示すように、メモリセルにハイ側電源電圧VDDを伝達するセル電源線と、セル電源線の電圧レベルを降下させるために利用されるダウン電源線を備える。書込アシストアレイ電源回路108は、書込指示信号WEと列選択信号CSLとに従って、選択列のセル電源線VDD電源線の電圧レベルをデータ書込時低下させ、応じて、書込時の動作マージンを拡大する。先に実施の形態2等において説明したように、読出アシスト用のプルダウン素子PDにより、選択ワード線の電圧レベルが低下し、アクセストランジスタの駆動力が小さくし、読出マージンを確保する。この場合、電源電圧レベルによっては、書込マージンが低下する可能性がある。この書込マージンの低下を抑制するために、セル電源線VDD電源線の電圧レベルを少し低下させ、メモリセルMCのラッチ能力を小さくして、書込マージンを拡大する。これにより、確実にデータ書込および読出を安定かつ高速に実行する。選択行かつ非選択列のメモリセルについては、セル電源線の電圧レベルが低下するものの、アクセストランジスタの駆動力は小さくされており、読出マージンは充分に確保される。非選択行かつ選択列のメモリセルについては、アクセストランジスタは非導通状態であり、ハイ側セル電源電圧が低下しても、安定にデータを保持することができる。図39Aおよび39Bは、図38に示すプルダウン素子PDおよびワード線ドライバWDVの構成の一例を示す図である。図39Aにおいて、ワード線ドライバWDVが、ワード線WL0-WLnそれぞれに対応して設けられ、ワード線選択信号デコード信号に従って対応のワード線を選択状態に駆動する。これらのワード線ドライバWDVは、同一構造を有するため、図39Aにおいては、ワード線WL0に対して設けられるワード線ドライバWDVの構成要素について参照符号を付す。ワード線ドライバWDVは、ワード線選択信号に従って対応のワード線WL0へ電源電圧VDDを供給するPチャネルMOSトランジスタPQ15と、ワード線選択信号に従って対応のワード線WL0を接地電圧レベルへ放電するNチャネルMOSトランジスタNQ15とを含む。ビット線BLおよび/BLとワード線WL0-WLnの交差部に対応してメモリセルMCが配置される。メモリセルMCについても、各メモリセルは同一構造であり、ワード線WL0に接続されるメモリセルMCの構成を代表的に示す。メモリセルMCは、データを記憶するインバータラッチで構成されるフリップフロップFFと、対応のワード線WL0上の信号に応答して内部の記憶ノードをビット線BLおよび/BLに接続するアクセストランジスタATrを含む。ワード線WL0-WLnそれぞれに対応して設けられるプルダウン素子PDについても、同一構成を有するため、図39Aにおいては、ワード線WL0に対して設けられるプルダウン素子PDの構成要素に参照符号を付す。プルダウン素子PDは、プルダウン制御信号LSMに従って選択的に導通し、導通時対応のワード線を接地ノードに結合するするプルダウントランジスタDTraと、プルダウン制御信号SM<0>に従って選択的に導通し、導通時、対応のワード線を接地ノードへ結合するプルダウントランジスタDTrbと、プルダウン制御信号SM<1>に従って選択的に導通し、導通時、対応のワード線WL0を接地ノードに結合するプルダウントランジスタDTrcを含む。これらのプルダウントランジスタDTra-DTrcの各々は、メモリセルMCのアクセストランジスタATrと同じしきい値電圧特性同じレイアウトを有するトランジスタレプリカトランジスタの並列体で構成される。図39Aにおいては、プルダウントランジスタDTraおよびDTrbが、各々、4つのレプリカアクセストランジスタATrで構成され、プルダウントランジスタDTrcが、8個のレプリカアクセストランジスタATrで構成される場合を一例として示す。図39Bは、この図39Aに示すプルダウントランジスタDTra-DTrcDTrで示すの構成を示す図である。図39Bにおいて、プルダウントランジスタDTrDTra,DTrb,DTrcは、ワード線WLと接地ノードの間に並列に接続される複数の単位トランジスタレプリカアクセストランジスタUATrを含む。単位トランジスタUATrは、メモリセルMCのアクセストランジスタATrと同じレイアウトを有し、各ワード線に対応して、メモリセルMCのアクセストランジスタATrと同じゲート電極ピッチおよびゲート-コンタクト距離で配置される。このプルダウントランジスタのレイアウトについては後に詳細に説明する。これらの単位トランジスタUATrが、k個並列に設けられ、それぞれ、制御信号SMLSM,SM<0>およびSM<1>に従って並行して導通状態となる。単位トランジスタのオン抵抗をRnとすると、k個の単位トランジスタUATrの合成オン抵抗は、Rn/kとなる。従って、導通状態となる単位トランジスタUATrの数を制御信号により設定することにより、ワード線ドライバWDVのプルアップトランジスタPQ15のオン抵抗との抵抗比を調整することができ、応じて、選択ワード線の電圧レベルを最適化することができる。この図39Aに示すように、プルダウン素子PDにおいて、メモリセルMCのアクセストランジスタATrと同じレイアウトを有するトランジスタレプリカアクセストランジスタでプルダウントランジスタDTrを構成することにより、プルダウン素子PDのしきい値電圧特性およびオン抵抗などのトランジスタパラメータが、メモリセルMCのアクセストランジスタATrを介してフリップフロップFFに含まれるドライブトランジスタのトランジスタパラメータのばらつきを反映することができる。したがって、先に図22においてダミーセルを用いてプルダウン素子を形成した場合と同様、メモリセルMCにおけるアクセストランジスタATrのしきい値電圧変動量に応じて、ワード線WL0-WLnの電位低下量を調整することができ、メモリセルMCのスタティックノイズマージンの低下を抑制して読出マージンを拡大することができる。特に、制御信号LSM、SM<0>およびSM<1>を用いて、プルダウン素子PDにおいて、プルダウントランジスタDTra、DTrbおよびDTrcが選択的に導通状態に設定される。この構成により、プルダウン素子PDの合成オン抵抗を微調整することができる。設計段階において、ワード線ドライバWDVに含まれるPチャネルMOSトランジスタPQ15のオン抵抗とプルダウン素子PDの合成オン抵抗による抵抗分圧回路分圧比をメモリセルMCの特性に応じて最適値に設定することができる。生産立ち上げ時において、製造工程において製造プロセスが確定されるまで、これらの制御信号を利用して選択ワード線の電圧レベルを微調整して読出および書込マージンを最適化する。また、製造プロセスが固定された量産段階においては、製品製造時のテスト工程において、メモリセルのマージンに応じてワード線電圧レベルを調整することができ、製品歩留まりを改善することができる。また、制御信号LSM、SM<0>およびSM<1>は、図38に示すワード線電圧調整回路100から与えられる制御信号群SMGに含まれる。半導体記憶装置のテスト工程において、読出マージンおよび書込マージン等の特性を、制御信号LSM、SM<0>およびSM<1>を順次選択状態へ駆動してテストする。このテスト結果に応じて、制御信号LSM、SM<0>およびSM<1>を、たとえばヒューズプログラム回路などを用いて固定的にその電位レベルを設定する。なお、制御信号LSMが、いわゆるデフォルト値として、常時選択状態に設定される構成が用いられてもよい。制御信号LSMが1つだけ活性状態に維持され、制御信号SM<0>およびSM<1>がともに非選択状態に維持される場合には、プルダウン素子の抵抗値が最も大きい状態であり、ワード線の選択時の電位降下量が一番小さなときであり、メモリセルMCのスタティックノイズマージンSNMが一番大きな状態に対応する。スタティックノイズマージンSNMが小さくなるにつれ、導通状態とされるプルダウン単位トランジスタUATrの数を増加させる。図40は、図38に示す半導体記憶装置の要部の構成をより具体的に示す図である。図40においては、1行2列に配列されるメモリセルMCaおよびMCbをメモリセルMCの代表として示す。ワード線WLa-WLcにおいても、それぞれ、メモリセルMCが接続される。これらのワード線WLa-WLcそれぞれに、ワード線ドライバWDBおよびプルダウン素子PDが設けられる。プルダウン素子PDは、図39AおよびBに示す制御信号群SMGにより、その内部の単位トランジスタレプリカアクセストランジスタUATrが選択的に導通状態に設定される。図40においては、プルダウン素子PD内において、非導通状態に維持される単位トランジスタは示していない。制御信号群SMGの制御信号は、選択時、電源電圧レベルに設定されるため、図40において、プルダウン素子PD内の導通状態の単位トランジスタUATrのゲートが電源ノードに接続されるように示す。メモリセルMCaが、ビット線BLa/BLaに接続され、メモリセルMCbが、ビット線BLbおよび/BLbに結合される。セル電源配線PVLAは、各メモリセル列に対応して配置されるセル電源線ARVDARVDa,ARVDbと、ダウン電源線DWVDDWVDa,DWVDbを含む。メモリセルMCaおよびMCbに対して、セル接地線ARVSが列方向に直線的に延在して配置される。このセル接地線ARVSは、行方向において隣接する2つのメモリセルにより共有される。セル電源線ARVDaおよびARVDbは、それぞれ、対応の列のメモリセルMCa,MCbのハイ側電源ノードVHに結合され、寄生容量CP0を有する。ダウン電源線DWVDaおよびDWVDbの各々は、同様、その配線容量による寄生容量CP1を有する。ダウン電源線DWVDaおよびDWVDbは、2列ごとに共通に接続される。セル電源線ARVDには、対応の列のメモリセルのハイ側電源VHノードが接続され、一方、ダウン電源線DWDは、読出時およびスタンバイ時には、接地ノードに結合され、メモリセルには接続されていない。従って、セル電源線ARDVの配線容量は、メモリセルの負荷トランジスタの寄生容量により、ダウン電源線DWDVの配線容量よりも大きい。この配線容量の差を埋めて、セル電源線を選択時にその電圧レベルを低下させるために、複数のダウン電源線DVDWを1つのグループとして、選択列のセル電源線ARDVに結合する。書込アシストアレイ電源回路108は、データ書込時、メモリセル列ごとに、このセル電源線の電圧レベルを調節する。すなわち、この書込アシストアレイ電源回路108は、書込列指示信号WE[n]の非選択時導通し、セル電源線ARVDaを電源ノードに結合するPチャネルMOSトランジスタ絶縁ゲート型電界効果トランジスタ110aと、書込列選択信号WE[n]の選択時導通し、セル電源線ARVDaをダウン電源線DWVDaおよびDWVDbに結合するNチャネルMOSトランジスタ111aと、書込列指示信号WE[n1]の非選択時導通し、セル電源線ARVDbを電源ノードに結合するPチャネルMOSトランジスタ110bと、書込列指示信号WE[n1]の選択時導通し、セル電源線ARVDbを、ダウン電源線DWVDaおよびDWVDbに結合するNチャネルMOSトランジスタ111bと、書込指示信号WEZの非活性化時スタンバイ時およびデータ読出時導通し、ダウン電源線DWVDaおよびDWVDbを接地ノードに結合するNチャネルMOSトランジスタ112を含む。書込列指示信号WE[n]およびWE[n1]は、データ書込時、対応のメモリセル列ビット線BLa,/BLa、BLb,/BLbの選択時、それぞれ、選択状態へ駆動されるHレベルへ駆動される。書込指示信号WEZは、書込モード時Lレベルに設定される。したがって、書込モード時においては、ダウン電源線DWVDaおよびDWVDbは、接地電圧レベルでフローティング状態に維持される。一方、書込列のセル電源線ARVDARVDaまたはARVDbが、ダウン電源線DWVDaおよびDWVDbに結合される。したがって、セル電源線ARDVに蓄積される電荷の寄生容量CP0および2CP1の容量回路による容量分割により、選択列のセル電源線ARVDARVDa,ARVDbの電圧レベルが低下する。図41は、この図40に示す書込アシストアレイ電源回路108の動作について説明する。まず、データ読出を行なうリードサイクルにおいて、選択行に対応するワード線WLが、対応のワード線ドライバWDVにより選択状態へ駆動される。このとき、プルダウン素子PDにより、選択ワード線WLの電圧レベルは、アレイ電源電圧ビット線プリチャージ電圧レベルよりも低い電圧レベルである。ワード線WLが選択状態へ駆動されると、対応行のメモリセルにおいてアクセストランジスタATrNQ3,NQ4が導通し、Lデータを格納する記憶ノードに接続されるビット線/BLの電圧レベルが低下する。リードサイクルにおいては、書込列指示信号WE[n]、WE[n1]はともにLレベルであり、書込指示信号WEZはHレベルである。したがって、書込アシストアレイ電源回路108において、MOSトランジスタ110aおよび110bが導通状態であり、MOSトランジスタ111aおよび111bは非導通状態である。したがって、各メモリセルに対して、セル電源線ARVDARVDa,ARVDbを介してセル電源電圧がハイ側電源ノードVHに供給される。アクセストランジスタのコンダクタンスが小さくされ、電流駆動力が応じて小さくされており、この選択行のメモリセルのスタティックノイズマージンは大きく、安定にデータの読出を行なうことができる。データ書込を行なうライトサイクルにおいて、まず、書込指示信号WEZがLレベルとなり、書込アシストアレイ電源回路108において、MOSトランジスタ112が非導通状態となる。応じて、ダウン電源線DWVDaおよびDWVDbが、接地電圧レベルでフローティング状態となる。また、図示しない列アドレス信号に従って列選択回路からの列選択信号と書込指示信号とに従って各列に対する書込列指示信号WE[n]がHレベルへ駆動される。応じて、MOSトランジスタ110aが非導通状態、MOSトランジスタ111aがオン状態となり、メモリセルMCaに対するセル電源線ARVDaが、電源ノードから分離され、また、ダウン電源線DWVDaおよびDWVDbに電気的に接続される。このセル電源線ARVDaの寄生容量CP0に蓄積された電荷が、ダウン電源線DWVDaおよびDWVDbの寄生容量CP1に分配され、これらの寄生容量CP0およびCP1の容量比に比例して、セル電源線ARVDaの電圧レベルが低下する。図41においては、セル電源線ARVDaおよびダウン電源線DWVDaの電圧レベルが互いに異なる電圧レベルで維持される状態を示す。これは、スイッチングMOSトランジスタ111aおよび111bのオン抵抗による電圧分布が生じるためである。セル電源線ARDVの寄生容量CP0は、ダウン電源線DVDWの寄生容量CP1よりも充分に大きく、これら電源線ARDVおよびDWDVの電圧レベルが同一電圧レベルとされても、セル電源線ARVDの電位降下量は充分小さく、非選択メモリセルの保持データの破壊は生じない。同電位とされる場合のセル電源線ARDVおよびダウン電源線DWDVの電圧Vsは、次式で示される。Vs=CP0VDDCP0CP1スイッチング用のMOSトランジスタ111aおよび111bのオン抵抗を比較的大きくして、セル電源線ARDVおよびダウン電源線DWDVの電圧レベルを意図的に異ならせる場合には、確実にセル電源線ARVDaの電圧レベルの低下を抑制することができ、非選択メモリセルのスタティックノイズマージンが低下して保持データが反転する状態が生じるのを抑制することができる。セル電源線の降下電圧レベルは、選択ワード線の電圧レベルの低下によるアクセストランジスタの駆動力低下による書込マージンの低下を補償することができ、かつ非選択メモリセルのスタティックノイズマージンが充分に維持される電圧レベルであればよい。セル電源線ARVDaの電源電圧はメモリセルMCaのハイ側電源ノードVHに接続されている。したがって、負荷MOSトランジスタPQ1およびPQ2の電流駆動力が小さくなるソース電圧が低下するため、Lデータをゲートに受ける負荷トランジスタのゲート-ゲート間電圧が小さくなる。アクセストランジスタATrNQ3,NQ4の電流駆動力は、データ読出時と同じであり、変化しない。したがって、選択列のメモリセルMCaの書込マージンが増大し、Hデータを格納するストレージノードが書込データに従って高速でLレベルに放電される。これにより、選択メモリセルに対して、ビット線BL,/BLに伝達されたデータに従って、高速でデータの書込を行なうことができる。データ書込が完了すると、ビット線BLおよび/BLはビット線負荷回路により、アレイ電源電圧レベルに復帰し、また、ワード線WLが非選択状態へ駆動される。この後、また書込列選択信号WE[n]も非選択状態となり、MOSトランジスタ111aが非導通状態、MOSトランジスタ110aが導通状態となり、また、MOSトランジスタ112が導通状態となる。応じて、ダウン電源線DWVDaおよびDWDVbが再び接地電圧レベルに駆動され、一方、セル電源線ARVDaがアレイ電源電圧レベルに復帰する。図42は、図41に示す破線領域Iの信号波形を拡大して示す図である。図42において、縦軸に電圧単位Vを示し、横軸に時間単位nsを示す。この図42に示すように、書込列選択信号WE[n]が選択状態へ駆動されると、高速で、セル電源線ARVDの電圧レベルが低下する。これは、電源ノードからの充電を行なうものではなく、単に、容量間の電荷の移動である。導電線電源線間の電荷の移動は、高速で行なわれるため、選択列のセル電源線ARVDの電圧レベルを高速で降下させることができる。たとえば、書込動作開始後、0.3ms経過時に、約100mVセル電源線の電圧レベルが低下している。また、このダウン電源線とセル電源線の寄生容量を利用した電荷の移動だけであり、別の電源線を用いて書込時および読出時で、このセル電源線の電圧を切換える必要がなく、電源回路の構成が簡略化される。また、単に容量素子間の電荷の移動であり、この書込サイクル時、セル電源線と接地ノードの間に貫通電流が流れる経路は発生せず、消費電力が低減される。このセル電源線ARVDaの書込時の電圧レベルは、セル電源線ARVDARVDa,ARVDbの寄生容量CP0とダウン電源線DWVDDWVDa,DWVDbの寄生容量CP1の容量比を適切な値に定めることにより調整することができる。プルダウン素子による選択ワード線の電圧レベルに応じて、最適な電圧レベルに書込時の選択列のセル電源線の電圧レベルを設定する。なお、図40に示す配置においては、2列の配設されるダウン電源線DWVDaおよびDWVDbが、データ書込時選択列のセル電源線ARVDARVDa,ARVDbと短絡されているまたは電気的に結合されている。しかしながら、このセル電源線の書込時の電圧レベルと、寄生容量CP0およびCP1の容量値に応じて、このダウン電源線が、4列に1つ設けられ、選択列のセル電源線が、対応のダウン電源線に結合されてもよい。また、選択列のセル電源線が1つのダウン電源線に結合されても良い。図43は、図40に示す書込指示信号WEZおよび書込列指示信号WE[n]を発生する部分の構成の一例を示す図である。図43において、書込指示信号WEZは、図38に示す主制御回路7に含まれるNAND回路120から生成される。このNAND回路120は、外部からの書込イネーブル信号WEとチップイネーブル信号CEとを受けて、両者がともに活性状態Hレベルのとき、書込指示信号WEZを、活性状態のLレベルに設定する。書込列指示信号WE[n]は、インバータ124を介して与えられる書込指示信号WEZと列デコード回路122からの列選択信号CSL[n]を受けるAND回路126から生成される。このAND回路126は、メモリセルアレイの各列ごとに設けられ、書込時、対応の列に対して列選択信号CSLiに従って書込列指示信号WE[iを生成する。列デコード回路4は、図38に示す列選択回路4に含まれ、主制御回路7から与えられる列アドレス信号CAは、チップイネーブル信号CEの活性化時、この与えられる列アドレス信号CAをデコードし、選択列に対応する列選択信号CSL[n]を選択状態のHレベルへ駆動する。この書込列指示信号WE[n]は、書込指示信号WEZがLレベルであり、書込モードを示し、かつ列選択信号CSL[n]がHレベルであり、対応の列ビット線対BLa、/BLaが指定されたときに、活性状態のHレベルとなる。以上のように、この発明の実施の形態7に従えば、プルダウン素子を、複数の単位トランジスタレプリカアクセストランジスタで構成し、選択的に制御信号に従って導通状態に設定している。したがって、設計時、そのワード線電圧レベルが最適値に設定されるまで、読出時のワード線電圧レベルを微調整することができ、最適な動作特性を実現するワード線電圧レベルを得ることができる。また、実際の量産時において、各製品ごとに、メモリセルのしきい値電圧のばらつきに応じて、レプリカアクセストランジスタの導通状態の数を調整することにより、最適な電圧レベルに設定することができる。また、書込アシストアレイ電源回路を用い、各列後に設けられるセル電源線の電圧レベルを、ダウン電源線との電気的結合により、その電圧レベルを寄生容量間の電荷の移動により低下させており、選択ワード線の電圧レベルが低下される場合においても、データ書込時、高速に、選択メモリセルのハイ側電源電圧のレベルを低下させて、書込マージンを拡大することができる。これにより低電源電圧下においても、安定に高速でデータの書込および読出を行なうことのできる半導体記憶装置を実現することができる。なお、上述の説明において、ワード線WLは、非階層構造を有するように示す。しかしながら、先の実施の形態において示したように、このワード線WLは、メインワード線とサブワード線とに分割される階層ワード線構成を有してもよい。プルダウン素子PDは、各サブワード線に対して設けられる。[プルダウン素子のレイアウト]ワード線ごとに設けられるプルダウン素子PDは、メモリセルに含まれるアクセストランジスタのレプリカトランジスタ同一レイアウトを有し、同じしきい値電圧特性を有するを利用して実現される。メモリセルのアクセストランジスタのレプリカトランジスタを配置するために、先の実施の形態において説明したダミーセルを利用する場合図22の実施の形態5と同様、メモリセルのアクセストランジスタのレイアウトと同様のレイアウトを有するレプリカトランジスタをメモリセルの製造工程と同一の製造工程で形成する。以下、プルダウン素子を構成するレプリカアクセストランジスタのレイアウトおよびメモリセルのレイアウトについて以下説明する。図44は、メモリセルアレイの活性領域から第1金属配線までのレイアウトを示す図である。図44において、列方向に直線的に延在して、N型活性領域130a-130eが、互いに間をおいて配置される。これらのN型活性領域130a-130eは、それぞれPウェル領域内に形成される。これらのN型活性領域130a-130eにおいて、メモリセルMCのアクセストランジスタおよびドライブトランジスタNチャネルMOSトランジスタが形成される。この図44に示すメモリセルアレイのレイアウトにおいて、メモリセルMCが、その境界領域に関して、行方向および列方向に鏡映対称に繰返し配置される。したがって、図40においては、図面の煩雑を避けるために、メモリセルMCに対する配線およびコンタクトについて参照符号を付す。メモリセルMC領域内において、列方向に長い矩形形状のP型活性領域132aおよび132bが、互いに位置をずらせてかつ互いに分離して配置される。これらのP型活性領域132aおよび132bにおいて負荷トランジスタPチャネルMOSトランジスタが形成される。ゲート電極133aが、N型活性領域130bと交差するように、行方向に延在して配置される。このゲート電極133aは、コンタクトCC1を介して第1金属配線FM1に電気的に接続される。この第1金属配線FM1は、列方向に長い矩形形状に形成され、上層の配線とのコンタクトを取るための中間層として用いられる。活性領域130bおよび132が、第1金属配線FM3によりそれぞれコンタクトCC3および共有コンタクトSCTaにより電気的に結合される。共有コンタクトSCTaは、行方向に延在するゲート電極133bに電気的に接続され、活性領域132aをまた、ゲート電極133bに結合する。このゲート電極133bは、活性領域132bおよび132cと交差するように行方向に延在してメモリセルMC領域内に配置される。このメモリセルMC境界領域において、ゲート電極133aおよび133bに隣接して、第1金属配線FM2およびFM4が形成される。これらの第1金属配線FM2およびFM4は、それぞれコンタクトCC2およびCC4を介して活性領域130bおよび132bに接続される。活性領域132bは、また、第1金属配線FM7を介して活性領域130cに結合される。すなわち、第1金属配線FM7は、コンタクトCC7を介して不純物領域130cに結合され、また共有コンタクト132bを介して不純物活性領域132bおよびゲート電極133cに結合される。ゲート電極133cは、また活性領域132aおよび130bと交差するように行方向に延在してメモリセルMC内に配置される。ゲート電極133cに隣接して、また、第1金属配線FM5およびFM6が配置される。第1金属配線FM5は、コンタクトCC5を介して不純物領域130bと電気的に結合され、第1金属配線FM6がコンタクトCC6を介して活性領域132aに結合される。このゲート電極133cと行方向に沿って整列してかつ分離して、不純物領域130cおよび130dと交差するようにゲート電極133dが配置される。このゲート電極133dは、コンタクトCC9を介して第1金属配線FM9に結合される。同様、この第1金属配線FM9とゲート電極133bと対向して、第1金属配線FM10が配置される。この第1金属配線FM10はコンタクトCC10を介して活性領域130cに電気的に接続され、またコンタクトCCを介して活性領域130bに結合される。このメモリセルMCの配置が、行および列方向に鏡映対称に繰返し配置され、第1金属配線FM、共有コンタクトSCT、P型活性領域132、コンタクトCCが配置され、メモリセルMCが行列状に配置される。図44に示すように、ゲート電極が全て行方向に長い矩形形状に形成され、各活性領域132a-132eにおいては、列方向において同一ピッチでゲート電極およびコンタクトが配置される。従って、アクセストランジスタおよびドライブトランジスタを同一パターンで配置することができ、これらのトランジスタの特性のバラツキを抑制することができる。また、活性領域も列方向に直線的に延在して配置される。従って、レイアウトにおいては全て直線的に配線および活性領域が配置され、メモリセルのレイアウトが簡略化され、また、配線のエッジ効果の影響を無くすことができる。図45は、図44に示すゲート電極、第1金属配線および上層の第2金属配線のレイアウトを示す図である。図45において、各N型活性領域および2列のP型活性領域に対応して、列方向に直線的に延在して第2金属配線134a-134gがそれぞれ配置される。図44に示すN型活性領域134bおよび134cそれぞれに対応して配置される第2金属配線134bおよび134dが、それぞれビット線BLおよび/BLを構成し、図44に示すP型活性領域132aおよび132bに対応して配置される第2金属配線134cは、セル電源線ARVDを構成し、対応の列のメモリセルMC内の負荷トランジスタにセル電源電圧を伝達する。この図45においても、メモリセルMCに対する配線レイアウトは、行および列方向に鏡映対称に繰返し配置されるため、メモリセルMCの配線に対してのみ参照番号を付す。図45において、ゲート電極133a-133dは、それぞれ、図44に示すゲート電極配線133a-133dに対応する。ゲート電極配線133aに対して設けられる第1金属配線FM1は、バイアVV1を介して第2金属配線SM1に結合される。同様、第1金属配線FM5が、バイアVV2を介して第2金属配線SM2に結合される。この第2金属配線SM2は、セル接地電圧ARVSSを伝達するために用いられる。第1金属配線FM2は、バイアVV3を介して第2金属配線134bに電気的に結合される。同様、第1金属配線FM4は、バイアVV5を介して第2金属配線134ビニール結合され、また、第1金属配線FM6が、バイアVV3を介して第2金属配線134cに結合される。第1金属配線FM8がバイアVV6を介して第2金属配線134dに結合される。同様、ゲート電極133dが、結合される第1金属配線FM9はバイアVV8を介して第2金属配線SM4に結合される。第1金属配線FM10は、バイアVV7を介して第2金属配線SM3に結合される。バイアVV3に結合される第2金属配線SM3は、セル接地電圧を伝達するために用いられる。これらの第2金属配線SM1-SM4は、それぞれ、対応の第1金属配線に対する上層配線との電気的接続を取るための中間層として用いられる。第1金属配線FM3、FM7は、メモリセルMC内部において、ストレージノードに対するトランジスタの相互接続を形成しており、上層金属配線には接続されない。なお、バイアVV、第1金属配線FMおよび第2金属配線SMも、このメモリセルMC内における配置と同様、メモリセルアレイ内において行および列方向に沿って鏡映対称に配置される。図46は、メモリセルアレイにおける第2金属配線および第3金属配線のレイアウトをゲート電極のレイアウトとともに概略的に示す図である。図46においては、メモリセルMCに対して配置されるゲート電極133a-133dを示す。図46において、第3金属配線136a-136cが、それぞれ間をおいて、行方向に連続して直線的に延在して配置される。これらの第3金属配線136a-136cは、列方向に沿ってアクセストランジスタとの接続部において鏡映対称な配線レイアウトを有する。この図46においても、メモリセルMCの構成要素に対して参照番号を付し、他の部分については、参照番号は付していない。このメモリセルMCにおける配線レイアウトが、行方向および列方向において、鏡映対称に配置される。メモリセルMCの領域において、第3金属配線136bが、ゲート電極133aに結合される第2金属配線SM1にバイアVW1を介して結合される。同様、この第3金属配線136bが、ゲート電極133bに結合される第2金属配線SM4にバイアVW4を介して結合される。第2金属配線SM2は、バイアVW2を介して第3金属配線TM1に結合される。メモリセルMCにおいて、第2金属配線SM2と点対称の位置にある第2金属配線SM3が、バイアVW3を介して第3金属配線TM2に結合される。これらの第3金属配線136a-136cは、それぞれワード線WLを構成し、行選択信号を伝達する。従って、第3金属配線136a-136cは、各々、各コンタクト部において2つのアクセストランジスタのゲート電極に電気的に結合される。図47は、この発明の実施の形態7に従うメモリセルアレイの第3金属配線および第4金属配線のレイアウトをゲート電極の配線レイアウトともに示す図である。図47においては、メモリセルMC内のゲート電極に対して参照番号133a-133dを付す。メモリセルMCの配線レイアウトが、行および列方向に鏡映対称に繰返し配置される。図47において、列方向に直線的に延在して、図46に示す第2金属配線と平面レイアウトにおいてほぼ重なり合うように第4金属配線140a-140hが設けられる。メモリセルMCに対し、第4金属配線140bが、バイアVX1を介して、第3金属配線TM1に結合される。この第3金属配線TM1は、図44に示す活性領域130bに結合され、メモリセルのドライブトランジスタのソースノードに結合される。この第4金属配線140bは、セル接地電圧を伝達するセル接地線ARVSとして用いられる。第4金属配線140dは、図46に示す第2金属配線134cとほぼ平面レイアウトにおいて重なるように配置される。この第4金属配線140dは、ダウン電源線DWVDとして用いられ、メモリセルMCの構成要素とは接続されない。下層に形成されるセル電源線図45参照と、データ書込時、選択的に電気的に接続される。第4金属配線140fは、同様、メモリセルMCにおいてバイアVX2を介して第3金属配線TM2に結合される。この第3金属配線TM2は、図44に示すように、活性領域130cに結合され、メモリセルMCのドライブトランジスタのソースノードに結合される。この第4金属配線140aは、セル接地線ARVSとして用いられる。第4金属配線140a、140c、140eおよび140gは、特に、メモリセルMCに対しては、結合されない。これらの第4金属配線140a、140c、140e、および140gは、たとえば、データ書込時に、セル電源線の電圧レベルを調整する制御信号書込列選択信号または書込指示信号を伝達する信号線として用いられてもよい。また他の制御信号を伝達する配線層として用いられてもよい。また、単に、ビット線に対するシールド配線として用いられても良い。図48は、図44から図47に示すメモリセルMCの電気的等価回路を示す図である。図48において、メモリセルMCにおいて、N型活性領域130b内に、NチャネルMOSトランジスタNQ3およびNQ1が設けられ、それぞれ、アクセストランジスタおよびドライブトランジスタを構成する。P型活性領域132aおよび132bに、それぞれ、負荷トランジスタを構成するPチャネルMOSトランジスタPQ1およびPQ2が形成される。N型活性領域130cに、それぞれドライブトランジスタおよびアクセストランジスタを構成するNチャネルMOSトランジスタNQ2およびNQ4が形成される。MOSトランジスタNQ3は、ゲートがワード線WLに結合され、その一方導通ノードがビット線BLに結合され、他方導通ノードがMOSトランジスタNQ1およびPQ1のドレインに結合される。MOSトランジスタNQ1は、そのソースがセル接地線ARVSに結合される。MOSトランジスタ132aは、そのソースがセル電源線ARVDに結合される。これらのMOSトランジスタNQ1およびPQ1のゲートが、先の図44に示す共通コンタクトおよび第1金属配線を介してMOSトランジスタPQ2、NQ2およびNQ4のドレインに結合される。MOSトランジスタPQ2およびNQ2のゲートが、MOSトランジスタNQ3、NQ1およびPQ1のドレインに結合される。MOSトランジスタPQ2およびNQ2はそれぞれ、ソースがセル電源線ARVDおよびセル接地線ARVSに結合される。MOSトランジスタNQ4は、そのソースがビット線/BLに結合される。したがって、このメモリセルMCにおいて活性領域を列方向に沿って連続的に延在して配置し、かつ列方向にセル電源線およびセル接地線を直線的に延在して配置することにより、メモリセル列単位で、セル電源線の電圧レベルの調整が容易となる。特に、図47に示すように、第4金属配線を用いて、列方向に連続的に延在するダウン電源線DWVDを配置することにより、セル電源線とダウン電源線との接続を列単位で制御することができ、セル電源線ARDVの書込時の電圧レベルを列単位で容易に調整することができる。図49は、プルダウン素子を構成する単位トランジスタレプリカアクセストランジスタの平面レイアウトを示す図である。図49においては、活性領域とゲート電極と第1金属配線の電圧を示す。図49において、N型活性領域152が互いに間をおいて列方向に直線的に延在して配置される。ゲート電極150が行および列方向に整列して配置される。各ゲート電極150は、2つの活性領域152と交差するように配置される。各ゲート電極列が、2つの活性領域ごとに設けられる。ゲート電極150は、各々列方向において隣接する2つのゲート電極がそれぞれコンタクト156aおよび156bを介して第1金属配線154に接続される。活性領域152それぞれにおいては、ゲート電極150と交互に、第1金属配線155が設けられる。この第1金属配線155は、2つの行方向に隣接する活性領域152に対して設けられ、それぞれコンタクト157aおよび157bを介して対応の活性領域152に電気的に接続される。これらの活性領域152およびゲート電極150は、メモリセルのN型活性領域130およびゲート電極133製造時に並行して作成される。活性領域152の行方向の幅Laと、行方向に隣接する活性領域152間の距離Lbは、図44に示すメモリセル境界におけるアクセストランジスタの活性領域130a,130bの幅およびピッチと同じである。また、このゲート電極150の列方向についての幅Lcも、図44に示すゲート電極133133a,133bと同じであり、また、ゲート電極150のピッチLeも、図44に示すメモリセルの隣接アクセストランジスタのピッチと同じである。さらに、ゲート電極150と隣接コンタクトの距離LdおよびLfも、図44に示すメモリセル境界領域に配置されるアクセストランジスタと同じ条件である。また、ゲート電極150の行方向の長さもメモリセルのゲート電極133の行方向の長さと同じである。したがって、この図49において配置されるプルダウン素子の単位トランジスタレプリカアクセストランジスタは、図44に示すメモリセルのアクセストランジスタと同じ形状パラメータおよびレイアウトパターンを有する。また、活性領域152は、図44に示す活性領域130aおよび130bと同一不純物濃度で構成される。これにより、プルダウン素子の単位トランジスタレプリカアクセストランジスタの電気的特性が、メモリセルのアクセストランジスタの電気的特性と同一となる。これにより、メモリセルのアクセストランジスタの製造パラメータのばらつきに起因する電気的特性の変動に応じて、プルダウン素子のオン抵抗を自動的に調整することができ、選択ワード線の電圧レベルを、メモリセルの特性に応じて最適値に設定することができる。また、各活性領域152において列方向に沿って同一ピッチでゲート電極を配置することができ、高密度でプルダウン用の単位トランジスタを配置することができる。従って、複数の単位トランジスタを各ワード線あたりに配置する場合においても、メモリセルアレイのレイアウト面積の増大を抑制して、メモリセルアレイ内にプルダウン用の単位トランジスタを配置することができる。図50は、この発明の実施の形態7に従うプルダウン素子の第2金属配線のレイアウトを示す図である。図50においては、ゲート電極150のレイアウトを併せて示す。図50において、列方向に直線的に延在して、2つの活性領域152おきに、第2金属配線160が設けられる。この第2金属配線160は、バイア161を介して、その下層に形成される第1金属配線154に電気的に接続される。バイア161は、列方向において2つのゲート電極150ごとに配設される。1つのバイア161により、上下左右に配置される4つのトランジスタを並行して選択する。また、隣接する活性領域152を電気的に接続する第1金属配線155に対応して、第2金属配線162が設けられる。この第2金属配線162は、バイア163を介して下層に形成される第1金属配線155に接続される。これらの第2金属配線160および162は、メモリセルのビット線およびセル電源線の製造時に並行して作成される。したがって、図50に示すように、第2金属配線160および162により、それぞれ、互いに分離して配置される第1金属配線154および155に対して電気的接続が形成され、この電気的接続形成用のバイア161および163が、行方向において整列して配置される。バイア163は、第1金属配線155に対応して、各行ごとに形成される。これにより、各単位トランジスタのソースを接地ノードに結合することができる。図51は、この発明の実施の形態7に従うプルダウン素子の第3金属配線のレイアウトを示す図である。図51において、ゲート電極150および第2金属配線160160a,160b,160cを併せて示す。図51において、行方向に連続的に延在して、2つのゲート電極行ごとに、第3金属配線165が設けられる。第3金属配線165は、メモリセルアレイのワード線を構成する第3金属配線136a-136cと同一工程において連結するように形成される。第3金属配線165は、それぞれ、バイア166を介して図50に示す第2金属配線162に接続される。この第2金属配線162は、隣接する活性領域を電気的に接続する。したがって、1つのバイア166により、対応のワード線を構成する第3金属配線165に対し2つのトランジスタのドレイン領域が接続される。第2金属配線160160a-160cの間に、第3金属配線165と列方向において交互に、第3金属配線167が設けられる。この第3金属配線167はそれぞれ、第2金属配線162に対して設けられ、対応の第2金属配線162とバイア168を介して電気的に接続される。この第3金属配線167は、セル接地電圧を伝達するためのコンタクトとして用いられる。このワード線WLを構成する第3金属配線165は、列方向において、2つのゲート電極150ごとに設けられる。したがって、先の図46において示す第3金属配線136a-136cと同じ配線ピッチLwlで第3金属配線165を配置することができ、メモリセルおよびプルダウン素子の単位トランジスタレプリカアクセストランジスタに対し、連続的に直線的に延在してワード線WLを構成する第3金属配線を配設することができる。第2金属配線160a,160bおよび160cに、それぞれ、制御信号SM<0>、SM<1>およびLSMが伝達される。第2金属配線160a-160c各々において、1本のワード線あたり4つの単位トランジスタレプリカアクセストランジスタUATrが選択される。すなわち、ワード線を構成する第3金属配線165と制御信号線を構成する第2金属配線160160a-160cの交差部に対して上下左右に配置される4つの単位トランジスタレプリカアクセストランジスタUATrが、並行して選択される。制御信号線の数を増大することにより、1ワード線あたり同時に選択される単位トランジスタの数は、さらに増大させることができる。ここでは、各制御信号SM<0>、SM<1>およびLSMにより、1ワード線あたり4つの単位トランジスタレプリカアクセストランジスタUATrが選択される配線レイアウトを一例として示す。行列状に配列される複数のゲート電極を利用して1つのコンタクト/バイアにより、複数のゲート電極に選択信号を伝達することができ、1ワード線あたり複数の単位トランジスタを1本の制御信号線で並行して選択することができる。図52は、この発明の実施の形態7に従うプルダウン素子の第3および第4金属配線のレイアウトを示す図である。図52においても、ゲート電極150のレイアウトを併せて示す。図52において、図51に示す第2金属配線160a-160cと平面レイアウトにおいて交互に、列方向に直線的に延在して第4金属配線170が設けられる。第4金属配線170は、対応の列に配置される第3金属配線167とバイア172を介して電気的に接続される。この第3金属配線170は、それぞれセル接地電圧VSSを伝達する。したがって、この各第4金属配線170においては、第3金属配線165に対するバイア166と第3金属配線167に対するバイア172が、列方向に沿って整列して交互に配置される。列方向において、このバイア166および172により、4つの単位トランジスタUATrが配設され、列方向においては、隣接するバイア172の間に、2つの単位トランジスタレプリカアクセストランジスタUATrが配設される。従って、上層配線の接続を含めて、メモリセルのアクセストランジスタのレイアウトと実質的に同一のレイアウトで、プルダウン用の単位トランジスタを配置することができ、メモリセルのアクセストランジスタのレプリカを正確に形成することができる。また、メモリセルのレイアウトと同様、配線も行または列方向に直線的に延在するだけであり、レイアウトが容易であり、製造時において正確にパターニングしてメモリセルのアクセストランジスタのレプリカトランジスタを製造することができる。図53は、このプルダウン素子PDの電気的等価回路をメモリセルMCaおよびMCbの電気的等価回路と併せて示す図である。図53においては、2つの制御信号線SMaおよびSMbと、ワード線WLaおよびWLbに対応して配置されるプルダウン素子PD内の単位トランジスタの配置を示す。図53において、プルダウン素子PDにおいて、共通の接地線170aに結合されるNチャネルMOSトランジスタRQ0-RQ2が1列に整列して配置され、また、MOSトランジスタRQ3およびRQ5が1列に整列して配置され、またMOSトランジスタRQ2およびRQ8が1列に整列して配置される。MOSトランジスタRQ0-RQ5は、それぞれのゲートに、制御信号線160sを介して制御信号SMsを受ける。MOSトランジスタRQ6-RQ8は、それぞれのゲートに、制御信号線160tを介して制御信号SMtを受ける。ワード線WLaおよびWLbの間に設けられるMOSトランジスタRQ1、RQ2、RQ4およびRQ5が、共通のコンタクトおよびバイアを介して制御信号線160sに結合され、また、MOSトランジスタRQ7およびRQ8が、共通のコンタクトおよびバイアを介して制御信号線160tに結合される。この場合は、MOSトランジスタRQ1およびRQ2が共通のコンタクトおよびバイアを介して接地線170aに結合され、MOSトランジスタRQ4、RQ5およびRQ7ならびにRQ8が、共通のバイアおよびコンタクトを介して、セル接地線170bに結合される。これらのMOSトランジスタRQ0-RQ8が、必要な数行列状に配置され、それぞれに対応の制御信号が与えられる。なお、制御信号SMsおよびSMtは、制御信号群SMGに含まれる制御信号である。制御信号SMsおよびSMtが、同一の制御信号であれば、1本のワード線あたり8個の単位トランジスタを並行して選択することができる。メモリセルMCaは、ワード線WLa上の信号に従って導通し、内部のフリップフロップFFを、ビット線BLおよび/BLに結合するアクセストランジスタATaaおよびATabを含む。メモリセルMCbは、ワード線WLb上の信号電位に応答して導通して、フリップフロップFFを、ビット線BLおよび/BLに結合するアクセストランジスタATbaおよびATbbを含む。MOSトランジスタRQ0-RQ8が、これらのアクセストランジスタATaaおよびATbaおよびATabおよびATbbのゲート電極について同一レイアウトを有する。したがって、これらのアクセストランジスタATaa、ATab、ATbaおよびATbbと、MOSトランジスタRQ0-RQ8は、同じ電気的特性を有する。メモリセルMCaおよびMCbにおいて、製造パラメータのばらつきなどにより、そのしきい値電圧がばらついた場合、MOSトランジスタRQ0-RQ8においても、同じ製造パラメータのばらつきが反映されたとえばマスク位置ずれ、不純物濃度等のばらつき、同様のしきい値電圧変動が生じ、このメモリセルの動作特性に応じて、選択ワード線の電圧レベルを調整することができる。以上のように、プルダウン素子を、メモリセルのアクセストランジスタのレプリカトランジスタで形成する。このプルダウン素子PDの単位トランジスタレプリカアクセストランジスタは、メモリセル製造工程時、同一の製造工程で作製される。これにより、正確に、メモリセルのアクセストランジスタと同じレイアウトおよびゲート電極条件で、レプリカアクセストランジスタを形成することができる。メモリセルの製造パラメータのばらつきが生じても、同一のバラツキをレプリカアクセストランジスタに反映させることができる。従って、製造パラメータのバラツキを反映した電圧レベルに選択ワード線の電圧レベルを設定することができる。これにより、読出マージンを確保することができ、安定にデータの書込および読出を行なうことができる。また、プルダウン素子PDにおいては、ダミーセルを用いず、アクセストランジスタのレプリカトランジスタのみを配置しており、このプルダウン素子PDの配置面積を低減することができる。なお、上述の説明においては、読出マージンを改善するプルダウン素子PDと、書込アシストを行なう書込アシストアレイ電源回路の両者をともに用いている。これにより、選択ワード線の電圧レベルをプルダウンする構成においても、安定に書込マージンを確保することができる。しかしながら、この書込アシストセル電源回路は、単独で、プルダウン素子と独立の実施例として設けられてもよい。書込マージンを確実に拡大することができる。[実施の形態8]図54は、この発明の実施の形態8に従う半導体記憶装置の要部の構成を示す図である。この図54に示す半導体記憶装置は、図28に示す半導体記憶装置の構成と以下の点でその構成が異なる。すなわち、ワード線群WG0-WGiそれぞれに対応して設けられるドライバ電源線DPL0-DPLiそれぞれに対して、複数のレベルシフタLSFN0、LSFN1、...が設けられる。これらのレベルシフタLSFN0、LSFN1、...は、各々、メモリセルMCのアクセストランジスタと同様のトランジスタレプリカアクセストランジスタUATrを、一個または複数個含む。これらのレベルシフタLSFN0、LSFN1、...の各々の単位トランジスタは、抵抗モードで動作し、対応のドライバ電源線の電圧レベルをプルダウンする抵抗分割により。ドライバ電源線プリチャージ回路DPG0DPGiにおいては、上位プリデコード信号を受けるNAND回路NG10の出力信号に従ってPチャネルMOSトランジスタPQ32が選択的に導通して、対応のドライバ電源線DPLを電源ノードに結合する。この図54に示す半導体記憶装置の他の構成は、図28に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。ワード線群WG0WGiは、それぞれ、対応の上位プリデコード信号XHおよびXMが、ともにHレベルのときに選択される。従って、選択ワード線群に対するドライバ電源線が、電源ノードに電気的に結合され、非選択ワード線群に対しては、ドライバ電源線DPLは、電源ノードから分離され、レベルシフタLSFN0、LSFN1により接地電圧レベルに維持される。これにより、非選択ワード線群においてワード線ドライバを介してリーク電流が流れるのを防止することができ、消費電流を低減することができ、またスタンバイ時の消費電流を低減することができる。ドライバ電源線にプルダウン用のレベルシフタを設けることにより、各ワード線にプルダウン素子を設ける構成に比べて、素子の数を低減することができ、アレイ面積が増大するのを抑制することができる。図55Aおよび図55Bは、図54に示すレベルシフタLSFN0、LSFN1の構成の一例を示す図である。図55Aにおいて、レベルシフタLSFNLSFN0、LSFN1は、対応のドライバ電源線DPLsと接地ノードとの間に接続され、そのゲートが電源ノードに結合されるNチャネルMOSトランジスタRQ10を備える。このMOSトランジスタRQ10は、メモリセルのアクセストランジスタと同一レイアウトのトランジスタレプリカアクセストランジスタUATrで構成され、メモリセルのアクセストランジスタのしきい値電圧の変動を反映する。ゲートが電源ノードに結合されており、常時オン状態となって、そのチャネル抵抗オン抵抗により抵抗素子として動作する。図55Bに示すレベルシフタLSFNは、ゲートおよびドレインがともに対応のドライバ電源線DPLsに結合され、そのソースが接地ノードに結合されるNチャネルMOSトランジスタRQ11を備える。このMOSトランジスタRQ11も、メモリセルのアクセストランジスタと同一のレイアウトを有するトランジスタで構成され、メモリセルのNチャネルMOSトランジスタのしきい値電圧の変動を反映する。MOSトランジスタRQ11は、ゲートおよびドレインが相互接続され抵抗モードで動作し、対応のドライバ電源線DPLの電圧レベルを低下させる。図56は、選択ワード線群の対応のドライバ電源線DPLのドライバ電源線プリチャージ回路DPGおよびレベルシフタLSFNおよびワード線ドライバの電気的接続を示す図である。図56において、ドライバ電源線プリチャージ回路内のMOSトランジスタPQ32がオン抵抗Rpを有する。レベルシフタにおいてMOSトランジスタRQ10またはRQ11がオン抵抗Rnを有する。ドライバ電源線DPLiが、ワード線ドライバのMOSトランジスタPQ30を介してワード線WLに結合される。ワード線ドライバトランジスタのソースノードND10ドライバ電源線の電位VND10は、次式で表される。VND10=VDDRn/RpRn=VDD/1Rp/Rnメモリセルのアクセストランジスタのしきい値電圧が高くなり、電流駆動力が小さくなり、応じてコンダクタンスが小さくなったときには、抵抗Rnの抵抗値が高くなる。応じて、ドライバトランジスタのソースノードND10の電位VND10が高くなり、選択ワード線WLの電位が高くなる。このメモリセルのアクセストランジスタのしきい値電圧が高い状態においては、アクセストランジスタの電流駆動力が小さく、メモリセルのスタティックノイズマージンが充分に確保され、選択ワード線の電位を高くしてもメモリセルの記憶データは安定に保持される。このとき、また、レベルシフタLSFNのMOSトランジスタのオン抵抗が高くされており、必要以上に選択ワード線の電圧レベルが低下するのを抑制することができる。逆に、メモリセルのアクセストランジスタのしきい値電圧が低くなり、電流駆動力が大きくなり、コンダクタンスが大きくなったときには、抵抗Rnの抵抗値が低下する。応じて、ドライバトランジスタのソースノードND10の電位が低下し、選択ワード線の電位が低下する。メモリセルのアクセストランジスタの電流駆動力が小さくされ、メモリセルのスタティックノイズマージンが大きくされる。従って、MOSトランジスタPQ32およびRQ10またはRQ11のオン抵抗による抵抗分割回路を利用してワード線ドライバの電源電圧を低下させており、これらのトランジスタのオン抵抗値RpおよびRnを調整することにより、メモリセルのスタティックノイズマージンに応じて最適な電圧レベルに選択ワード線を設定することができ、低電源電圧下においても安定にデータの読出を行なうことができる。データ書込時において、メモリセルのアクセストランジスタのしきい値電圧が低い場合には、メモリセルの書込マージンが大きくされており、選択ワード線の電圧が低くされる状態においても、充分に書込マージンは確保することができ、高速でデータの書込を行なうことができる。メモリセルのアクセストランジスタのしきい値電圧が高い場合には、選択ワード線の電圧レベルの低下により、書込マージンが低下するものの、この状態においては、選択ワード線の電圧レベルの低下は抑制されており、書込マージンの劣化は抑制されており、高速の書込が実現される。なお、上述の説明においては、レベルシフタLSFNの構成要素のトランジスタとしてレプリカアクセストランジスタを利用している。しかしながら、メモリセルのドライバトランジスタと同一のレイアウトを有し、ドライバトランジスタの特性変動に連動する特性を有するトランジスタレプリカドライブトランジスタが用いられてもよい。この場合においても、同様の効果を得ることができる。また、図38および図39に示すように、各レベルシフタLSFNにおいて、複数のアクセス/ドライバレプリカトランジスタが設けられ、これらのレプリカトランジスタが制御信号またはマスク配線により選択的にかつ固定的に導通状態とされてもよい。さらに、書込アシスト電源回路が設けられ、レベルシフタと書込アシスト電源回路の組合わせで、メモリセルのスタティックノイズマージンおよび書込マージンの調整が行なわれても良い。以上のように、この発明の実施の形態8に従えば、ドライバ電源線にプルダウン用のレベルシフタを設け、選択ワード線群に対するドライバ電源線の電圧をシフトダウンしている。従って、メモリセルのスタティックノイズマージンおよび書込マージンを面積増大を伴うことなく改善することができ、低電源電圧下においても安定にかつ高速でデータの読出および書込を行なうことのできる半導体記憶装置を実現することができる。"