"第1の方向に延在する第1の配線、前記第1の配線と交差する第2の方向に延在する第2の配線、および前記第1と第2の配線の交差位置に、前記第1と第2の配線に挟持されるように不揮発性メモリセルが配置されるメモリ層を有し、前記メモリ層が高さ方向に隣接する前記メモリ層と前記第1または前記第2の配線を共有して複数積層されるメモリセル部と、前記メモリセル部の前記第1の配線の延在方向に配置される第1のコンタクト部と、前記メモリセル部の前記第2の配線の延在方向に配置される第2のコンタクト部と、前記メモリセル部と前記第1のコンタクト部とを前記第1の配線によって接続する第1の引き出し部と、前記メモリセル部と前記第2のコンタクト部とを前記第2の配線によって接続する第2の引き出し部と、を備え、前記第1および第2の引き出し部を構成する前記第1および第2の配線の直下の前記メモリ層に対応する層に、ダミーパターンを備えることを特徴とする不揮発性記憶装置。前記ダミーパターンは、前記メモリ層と同じ構成部材で構成され、前記ダミーパターンの上部は、前記メモリ層に比して上部が後退されていることを特徴とする請求項1に記載の不揮発性記憶装置。第1の方向に延在する複数の第1の配線、および前記第1の方向に交差する第2の方向に延在する複数の第2の配線の交差位置に、前記第1および第2の配線の間に挟持されるように配置される不揮発性メモリセルが高さ方向に複数積層されてなる不揮発性記憶装置の製造方法において、基板上に、前記第1の配線となる第1電極層と、不揮発性メモリセルを構成する第1メモリ層構成層と、を積層する第1積層工程と、メモリセル形成領域と前記メモリセル形成領域から前記第1の方向に延在した第1配線引き出し領域では、前記第1の方向に延在するラインアンドスペース状に、前記第1メモリ層構成層と前記第1電極層とをパターニングし、前記メモリセル形成領域から前記第2の方向に延在した第2配線引き出し領域では、前記第1メモリ層構成層と前記第1電極層とを残すようにパターニングするパターニング工程と、前記メモリセル形成領域を覆うように第1マスク層を形成し、前記第2配線引き出し領域に残された前記第1メモリ層構成層をその上面から所定量後退させる第1メモリ層構成層除去工程と、前記第1メモリ層構成層除去工程の後、前記メモリセル形成領域でラインアンドスペース状にパターニングされた構造物間に埋め込まれるように、前記メモリセル形成領域、前記第1配線引き出し領域、および前記第2配線引き出し領域に第1層間絶縁膜を形成する第1層間絶縁膜形成工程と、前記構造物および前記第1層間絶縁膜上に、前記第2の配線となる第2電極層と、不揮発性メモリセルを構成する第2メモリ層構成層と、を積層する第2積層工程と、前記メモリセル形成領域と前記第2配線引き出し領域では、前記第2の方向に延在するラインアンドスペース状のパターンを有し、前記第1配線引き出し領域では、前記第1配線引き出し領域上を覆う所定のパターンを有する第2マスク層を、前記第2メモリ層構成層上に形成する第2マスク層形成工程と、前記第2マスク層をマスクとして、前記メモリセル形成領域では、前記第2メモリ層構成層と前記第2電極層と前記第1メモリ層構成層と前記第1層間絶縁膜とをエッチングして前記第2の方向に延在するラインアンドスペース状にパターニングし、前記第2配線引き出し領域では、前記第2メモリ層構成層と前記第2電極層と前記第1層間絶縁膜とをエッチングして前記第2の方向に延在するラインアンドスペース状にパターニングする第1エッチング工程と、を含むことを特徴とする不揮発性記憶装置の製造方法。前記第1エッチング工程の後に、前記メモリセル形成領域を覆うように第3マスク層を形成し、前記第1エッチング工程の際に前記第1配線引き出し領域で前記所定のパターンにパターニングされて残された前記第2メモリ層構成層をその上面から所定量後退させる第2メモリ層構成層除去工程と、前記メモリセル形成領域でラインアンドスペース状にパターニングされた構造物間に埋め込まれるように、前記メモリセル形成領域、前記第1配線引き出し領域、および前記第2配線引き出し領域に第2層間絶縁膜を形成する第2層間絶縁膜形成工程と、前記構造物および前記第2層間絶縁膜上に、前記第1の配線となる第3電極層と不揮発性メモリセルを構成する第3メモリ層構成層とを積層する第3積層工程と、メモリセル形成領域と前記第1配線引き出し領域で、前記第1の方向に延在するラインアンドスペース状のパターンを有する第4マスク層を、前記第3メモリ層構成層上に形成する第4マスク層形成工程と、前記第4マスク層をマスクとして、前記メモリセル形成領域では、前記第3メモリ層構成層と前記第3電極層と前記第2メモリ層構成層と前記第2層間絶縁膜とをエッチングして前記第1の方向に延在するラインアンドスペース状にパターニングし、前記第1配線引き出し領域では、前記第3メモリ層構成層と前記第3電極層と前記第2層間絶縁膜とをエッチングして前記第1の方向に延在するラインアンドスペース状にパターニングする第2エッチング工程と、をさらに含むことを特徴とする請求項3に記載の不揮発性記憶装置の製造方法。前記エッチング工程では、前記層間絶縁膜に比して前記メモリ層構成層の方がエッチングされ易い条件で、前記メモリ層構成層をエッチングした後、前記層間絶縁膜と前記メモリ層構成層とが略同じエッチングレートとなる条件で前記層間絶縁膜をエッチングすることを特徴とする請求項3または4に記載の不揮発性記憶装置の製造方法。本発明の一つの実施形態は、上下2層のメモリセル構成部材を一括して加工してメモリセルを形成する際に、メモリセル部での隣接するメモリセル間のショートを抑制しながら、引き出し部でのパターンの撚れを抑制することができる不揮発性記憶装置とその製造方法を提供することを目的とする。本発明の一つの実施形態によれば、不揮発性記憶装置は、メモリセル部と、第1のコンタクト部と、第2のコンタクト部と、第1の引き出し部と、第2の引き出し部と、を備える。前記メモリセル部は、第1の方向に延在する第1の配線と、前記第1の配線と交差する第2の方向に延在する第2の配線と、前記第1および第2の配線の交差位置に、前記第1および第2の配線に挟持されるように不揮発性メモリセルが配置されるメモリ層とを有し、前記メモリ層が、高さ方向に隣接する前記メモリ層と前記第1または前記第2の配線を共有して複数積層される。前記第1のコンタクト部は、前記メモリセル部の前記第1の配線の延在方向に配置され、前記第2のコンタクト部は、前記メモリセル部の前記第2の配線の延在方向に配置される。また、前記第1の引き出し部は、前記メモリセル部と前記第1のコンタクト部とを前記第1の配線によって接続し、前記第2の引き出し部は、前記メモリセル部と前記第2のコンタクト部とを前記第2の配線によって接続する。そして、前記第1および第2の引き出し部を構成する前記第1および第2の配線の直下の前記メモリ層に対応する層に、ダミーパターンを備える。以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、不揮発性記憶装置として抵抗変化型メモリを例に挙げて説明する。図1は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの構成を示す概念図であり、図2は、実施形態による抵抗変化型メモリの構造を模式的に示す図であり、aはメモリセルアレイの構成を示す斜視図であり、bは抵抗変化型メモリセルの構造の一例を示す断面図である。なお、図1では、A-A線の右側の領域は、ワード線WLWL1~WL3の延在方向X方向に平行な方向の断面を示し、A-A線の左側の領域は、ビット線BLBL1,BL2の延在方向Y方向に平行な方向の断面を示している。不揮発性記憶装置は、図示しない周辺回路が形成された図示しない基板上に、図1に示されるように、不揮発性メモリセルとしての抵抗変化型メモリセル以下、単にメモリセルともいうMCが配置されるメモリセル部メモリセル形成領域100と、周辺回路に接続されるコンタクト部110と、メモリセル部100とコンタクト部110とを接続する引き出し部引き出し領域120W,120Bと、を有する。メモリセル部100は、図2aに示されるように、X方向に延在する複数のワード線WLと、ワード線WLとは異なる高さでX方向に垂直なY方向に延在する複数のビット線BLとが、互いに交差して配設され、これらの各交差位置にメモリセルMCが配置されたメモリセルアレイ101を有する。また、メモリセル部100は、Z方向高さ方向に複数のメモリセルアレイ101が積層されており、Z方向に隣接するメモリセルMC間で、ビット線BLまたはワード線WLが共有される構造となっている。抵抗変化型メモリセルMCは、抵抗変化層と整流層とが直列に接続された構造を有する。図1と図2bに示される例では、下層配線LWワード線WLまたはビット線BL上に、整流層Dと、抵抗変化層VRと、キャップ膜Cと、が順に積層された構造を有する。そして、キャップ膜C上に下層配線LWとは直交する方向に延在する上層配線UWビット線BLまたはワード線WLが配置される。整流層Dは、ショットキーダイオードやPN接合ダイオード、PINダイオードなどの整流作用を有する材料からなる。たとえば、ここでは整流層Dは、ビット線BLからワード線WLに向かう方向の電流を流すように設定されるものとする。抵抗変化層VRは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物やカーボン膜などからなる抵抗変化素子、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子などによって構成される。抵抗変化素子として、たとえばSi,Ti,Ta,Nb,Hf,Zr,W,Al,Ni,Co,Mn,Fe,Cu,Moなどの元素を少なくとも1種以上含む金属酸化膜などを例示することができる。また抵抗変化層VRの上下には、TiN,TaN,WNなどのバリアメタル膜を設けてもよい。キャップ膜Cは、メモリセルMCと上層配線UWのワード線WLまたはビット線BLとを接続するために、プロセス上ストッパ膜として導入される導電性材料からなる膜である。ここでは、キャップ膜Cとして、W膜を用いるものとする。コンタクト部110は、メモリセル部100の周囲に配置され、メモリセルアレイ101の周囲に形成された層間絶縁膜INを貫通するようにコンタクトプラグが設けられている。コンタクト部110の各コンタクトプラグの下端は、メモリセルMCを制御する周辺回路を構成する素子と接続される。コンタクト部110は、ワード線WLと接続されるワード線コンタクトWCと、ビット線BLと接続されるビット線コンタクトBCと、を有する。ワード線コンタクトWCは、ワード線WLの延在方向に配置され、ビット線コンタクトBCは、ビット線BLの延在方向に配置される。ワード線コンタクトWCは、1層おきのワード線WLで共有され、その結果、ワード線WLの延在方向に平行な断面で切断したコンタクト部110の領域においては、2本のワード線コンタクトWC1,WC2があればよい。また、ビット線コンタクトBCは、ビット線BLごとに設けられる。この例では、2本のビット線コンタクトBC1,BC2が設けられる場合が示されている。引き出し部120W,120Bは、メモリセル部100のメモリセルMCに接続されるワード線WLとビット線BLをそれぞれワード線コンタクトWCとビット線コンタクトBCまで引き回す配線形成領域である。そして、ワード線WLはワード線引き出し部120Wを介してワード線コンタクトWCに接続され、ビット線BLはビット線引き出し部120Bを介してビット線コンタクトBCに接続される。この実施形態では、引き出し部120W,120Bの配線ワード線WLまたはビット線BLの直下のメモリ層に対応する層には、層間絶縁膜INとは異なる材質のダミーパターンDPを有する。ダミーパターンDPとして、途中までメモリセルMCと同じ積層構造を有するパターンを用いることができる。この場合には、ダミーパターンDPが実際のメモリセルMCとして機能しないように、メモリセルMCの構成部材は、その上部から所定の量だけ除去されており、除去された部分に層間絶縁膜INを配置している。このように引き出し部120W,120Bの配線の下部にダミーパターンDPを配置することで、メモリセルMCを形成する際のエッチング時にダミーパターンDPがストッパとして機能して、引き出し部120W,120Bでのエッチング時の掘り込み量が減り、引き出し部120W,120Bでの配線パターンの倒壊を防ぐことができる。つぎに、このような不揮発性記憶装置の製造方法について説明する。図3-1~図3-13は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図であり、aはメモリセル部メモリセル形成領域の斜視図であり、bはワード線引き出し部ワード線引き出し領域のX方向に垂直な断面図であり、cはワード線引き出し部ワード線引き出し領域のY方向に垂直な断面図であり、dはビット線引き出し部ビット線引き出し領域のX方向に垂直な断面図であり、eはビット線引き出し部ビット線引き出し領域のY方向に垂直な断面図である。まず、図示しない半導体基板上に、メモリセルMCのワード線WLとビット線BLに接続されるセル制御用トランジスタなどの素子と、素子に接続される配線層とを含む図示しない周辺回路を形成し、周辺回路上に層間絶縁膜IN0を形成する。ついで、図3-1に示されるように、層間絶縁膜IN0上の全面に1層目のメモリセルアレイを構成するメモリセル構成部材を形成する。すなわち、電極層EL1、整流層D1、抵抗変化層VR1およびキャップ膜C1を順に積層する。なお、電極層EL1およびキャップ膜C1として、たとえばWを用いることができ、抵抗変化層VRとして、たとえばNiOを用いることができ、整流層D1として、たとえばP型ポリシリコン、I型ポリシリコンおよびN型ポリシリコンが積層されたPIN構造のポリシリコン膜を用いることができる。また、以下のメモリセルアレイの形成においても同様である。ついで、TEOSTetraethoxysilaneやSiNなどからなるハードマスク層HM1をキャップ膜C1上に形成する。このハードマスク層HM1は、先に形成した電極層EL1からキャップ膜C1までの層をRIE法などのドライエッチング法でエッチングすることができる厚さに設定される。さらに、ハードマスク層HM1上にレジストRS1を塗布し、リソグラフィ技術によって、メモリセル部100とワード線引き出し部120Wで、X方向に延在したラインアンドスペース状のパターン形状にパターニングする。また、ビット線引き出し部120Bでは、電極層EL1からキャップ膜C1までの積層膜が残るように、レジストRS1がパターニングされる。その後、レジストRS1をマスクとして、RIE法などの異方性エッチングによって、ハードマスク層HM1を加工し、パターンをハードマスク層HM1に転写する。さらに、レジストRS1を酸素放電によって除去した後、図3-2に示されるように、ハードマスク層HM1をマスクとして用いて、RIE法などの異方性エッチングによって、電極層EL1の底部がY方向に隣接する電極層EL1と切断されるまでエッチングする。これによって、電極層EL1はワード線WL1となり、整流層D1、抵抗変化層VR1およびキャップ膜C1は、ワード線WL1と同じX方向に延在したパターンとして形成される。なお、ビット線引き出し部120Bには、電極層EL1からキャップ膜C1までの積層膜が残ったままの状態のダミーパターンDPが形成される。ついで、ハードマスク層HM1を除去した後、図3-3に示されるように、基板上の全面にレジストRS2を塗布し、メモリセル部100にレジストRS2が残るようにパターニングを行う。つまり、ここでは、レジストRS2はメモリセル部100を覆うように形成され、メモリセル部100の周辺のワード線引き出し部120Wとビット線引き出し部120BにはレジストRS2が形成されない。その後、図3-4に示されるように、レジストRS2をマスクとしてドライエッチングやウエットエッチングによって、ダミーパターンDPの上部を所定量だけ除去する。この除去量は、上層に形成される配線この場合にはビット線BLにダミーパターンDPが電気的に接続されない量とされる。ここでは、キャップ膜C1を除去する例を示している。これによって、ワード線引き出し部120Wとビット線引き出し部120Bのパターンは、他の領域メモリセル部100の上面に比して、キャップ膜C1の厚さだけ後退したものとなる。なお、この例では、キャップ膜C1が除去されるようにエッチングしているが、整流層D1、抵抗変化層VR1およびキャップ膜C1からなる積層膜のどの部分でエッチングを止めるようにしてもよい。レジストRS2を除去した後、図3-5に示されるように、エッチングした領域にTEOS膜などの層間絶縁膜IN1を埋め込み、CMP法によってメモリセル部100のキャップ膜C1をストッパとして、キャップ膜C1よりも上に形成されている層間絶縁膜IN1を除去しつつ上面を平坦化する。その後、図3-6に示されるように、2層目のメモリセルアレイを構成するメモリセル構成部材を形成する。すなわち、電極層EL2、整流層D2、抵抗変化層VR2、およびキャップ膜C2を順に積層する。なお、ここでは、整流層D2のP型ポリシリコン層、I型ポリシリコン層およびN型ポリシリコン層の積層順序が1層目の整流層D1とは逆になるように整流層D2が形成される。これは、ビット線BLからワード線WLに向かって電流を流すようにするためである。また、キャップ膜C2から1層目のメモリセルアレイの整流層D1までをエッチングによって除去することができる厚さのハードマスク層HM2をキャップ膜C2上に形成する。その後、ハードマスク層HM2上にレジストRS3を塗布し、リソグラフィ技術によって、下層のラインアンドスペース状のパターンを面内方向に90度回転させたパターン、すなわちY方向に延在するラインアンドスペース状のパターンをメモリセル部100とビット線引き出し部120Bに形成する。また、ワード線引き出し部120Wでは、電極層EL2からキャップ膜C2までの積層膜が残るように、レジストRS3がパターニングされる。ついで、図3-7に示されるように、レジストRS3をマスクとして、RIE法などの異方性エッチングによって、ハードマスク層HM2を加工し、パターンをハードマスク層HM2に転写する。さらに、レジストRS3を酸素放電によって除去した後、ハードマスク層HM2をマスクとして、RIE法などの異方性エッチングによって、メモリセル部100の形成領域で、キャップ膜C2から整流層D1までを、整流層D1の底部がX方向に隣接するメモリセルMCの整流層D1と分離されるまでエッチングする。このとき、まず層間絶縁膜酸化膜IN1に対して選択比がある条件層間絶縁膜IN1よりもメモリセル構成部材の方がエッチングされ易い条件でメモリセル構成部材をエッチングし、ついで、メモリセル構成部材と層間絶縁膜IN1との選択比がほとんどない条件層間絶縁膜IN1とメモリセル構成部材のエッチングレートが略同じ条件で層間絶縁膜IN1をエッチングする。これによって、メモリセル部100では、2層目の電極層EL2はビット線BL1となり、ワード線WL1とビット線BL1の各交差位置に、ワード線WL1の幅とビット線BL1の幅とで規定されたキャップ膜C1と抵抗変化層VR1と整流層D1の積層膜からなるメモリセルMCが配置された1層目のメモリセルアレイが形成される。また、2層目の抵抗変化層VR2、整流層D2およびキャップ膜C2は、ビット線BL12層目の電極層EL2と同じY方向に延在したパターンとして形成される。層間絶縁膜IN1のエッチングでは、メモリセル部100において隣接するメモリセルMC間でメモリセル構成部材の残り残渣がなくなるように十分にエッチングされる。また、ビット線引き出し部120Bでは、ダミーパターンDP上に層間絶縁膜IN1と、2層目のメモリセル構成部材が積層されているので、最初の条件でのメモリセル構成部材のエッチングの際には、層間絶縁膜IN1がストッパとして機能するため、層間絶縁膜IN1よりも下のダミーパターンDPまでエッチングされない。そして、つぎの条件での層間絶縁膜IN1のエッチング時に、層間絶縁膜IN1がエッチングされる。このときメモリセル構成部材と層間絶縁膜IN1との選択比がほとんどない条件でのエッチングなので、ダミーパターンDPの上部は、多少エッチングされるが、ダミーパターンDPの上部でエッチングが止まる。これによって、2層目のキャップ膜C2からダミーパターンDPの上部までしかエッチングされないので、ビット線引き出し部120Bでの掘り込み量が、整流層D1に対応する深さまで掘り込む従来の技術よりも抑えられる。その結果、層間絶縁膜IN1とビット線BL1を構成する材料との間の応力差が抑制され、ビット線引き出し部120Bのパターンの変形や倒壊を抑制することができる。なお、ワード線引き出し部120Wには、電極層EL2からキャップ膜C2までの積層膜が残ったままの状態のダミーパターンDPが形成される。ついで、ハードマスク層HM2を除去した後、図3-8に示されるように、基板上の全面にレジストRS4を塗布し、ダミーパターンDPの形成領域以外にレジストRS4が残るようにパターニングを行う。つまり、ここでは、ワード線引き出し部120Wを除くメモリセル部100とビット線引き出し部120Bを覆うようにレジストRS4が形成される。ただし、引き出し部120W,120Bのさらに上層にダミーパターンを形成しつつメモリセルアレイを多層化する場合は、図3-3に示されるレジストRS2と同様、引き出し部120W,120BにはレジストRS4は形成されずメモリセル部100を覆うように、レジストRS4を形成しておく。その後、図3-9に示されるように、レジストRS4をマスクとしてドライエッチングやウエットエッチングによって、ダミーパターンDPの上部を所定量だけ除去する。この除去量は、上層に形成される配線この場合にはワード線WLにダミーパターンDPが電気的に接続されない量とされる。ここでは、キャップ膜C2を除去する例を示しているが、キャップ膜C1の場合と同様に、整流層D2、抵抗変化層VR2およびキャップ膜C2からなる積層膜のどの部分でエッチングを止めるようにしてもよい。レジストRS4を除去した後、図3-10に示されるように、エッチングした領域にTEOS膜などの層間絶縁膜IN2を埋め込み、CMP法によってメモリセル部100のキャップ膜C2をストッパとして、キャップ膜C2よりも上に形成されている層間絶縁膜IN2を除去しつつ上面を平坦化する。この後、図3-6~図3-10に示される処理をメモリセルアレイが所望の数積層されるまで繰り返し行う。ただし、電極層に形成するラインアンドスペース状のパターンの延在方向がX方向、Y方向、X方向、、と交互になるようにする。ついで、図3-11に示されるように、最上層の配線となる電極層EL3を形成する。ここでは、図3-10に引き続いてキャップ膜C2とコンタクトするように電極層EL3を形成している。また、電極層EL3から2層目の整流層D2までをエッチングすることができる厚さのハードマスク層HM3を電極層EL3上に形成する。その後、ハードマスク層HM3上にレジストRS5を塗布し、リソグラフィ技術によって、直下のラインアンドスペース状のパターンを面内方向に90度回転させたパターン、すなわちX方向に延在するラインアンドスペース状のパターンをメモリセル部100とワード線引き出し部120Wに形成する。なお、ビット線引き出し部120Bには、ハードマスク層HM3と電極層EL3が残らないように、レジストRS5は形成されない。その後、レジストRS5をマスクとして、RIE法などの異方性エッチングによって、ハードマスク層HM3を加工し、パターンをハードマスク層HM3に転写する。さらに、レジストRS5を酸素放電によって除去した後、図3-12に示されるように、ハードマスク層HM3をマスクとして、RIE法などの異方性エッチングによって、メモリセル部100で、電極層EL3から整流層D2までを、整流層D2の底部がY方向に隣接するメモリセルMCの整流層D2と分離されるまでエッチングする。このとき、まず層間絶縁膜IN2酸化膜に対して選択比がある条件でメモリセル構成部材をエッチングし、ついで、メモリセル構成部材と層間絶縁膜IN2との選択比がほとんどない条件で層間絶縁膜IN2をエッチングする。これによって、メモリセル部100では、3層目の電極層EL3はワード線WL2となり、ビット線BL1とワード線WL2の各交差位置に、ビット線BL1の幅とワード線WL2の幅とで規定されたキャップ膜C2と整流層D2と抵抗変化層VR2の積層膜からなるメモリセルMCが配置された2層目のメモリセルアレイが形成される。また、層間絶縁膜IN2のエッチングでは、メモリセル部100において、隣接するメモリセルMC間でメモリセル構成部材の残り残渣がなくなるように十分にエッチングされる。また、ワード線引き出し部120Wでは、ダミーパターンDP上に層間絶縁膜IN2と、3層目の電極層EL3が積層されているので、最初の条件でのメモリセル構成部材のエッチングの際には、層間絶縁膜IN2がストッパとして機能するため、層間絶縁膜IN2よりも下のダミーパターンDPまでエッチングされない。そして、つぎの条件での層間絶縁膜IN2のエッチング時に、層間絶縁膜IN2がエッチングされる。このときメモリセル構成部材と層間絶縁膜IN2との選択比がほとんどない条件でのエッチングなので、ダミーパターンDPの上部は、多少エッチングされるが、ダミーパターンDPの上部でエッチングが止まる。一方、ビット線引き出し部120Bは、電極層EL3から整流層D2までの積層膜が除去された状態となる。そして、ハードマスク層HM3を除去した後、図3-13に示されるように、エッチングした領域にTEOS膜などの層間絶縁膜IN3を埋め込み、CMP法によってワード線WL2をストッパとして、ワード線WL2よりも上に形成されている層間絶縁膜IN3を除去するとともに上面を平坦化する。以上によって、不揮発性記憶装置が製造される。なお図3-1~図3-13においては、引き出し部120W,120Bの略全域に残すようにしたメモリセル構成部材をダミーパターンDPとして用いる場合を示したが、引き出し部120W,120Bにおいてもメモリセル部100のようにメモリセル構成部材をラインアンドスペース状にパターニングし、パターン間に層間絶縁膜が埋め込まれたものをダミーパターンDPとして用いるようにしてもよい。以上説明したように、本実施形態では、メモリセル部100とコンタクト部110とを結ぶ引き出し部120W,120Bにおいて、配線ワード線WLまたはビット線BLの直下のメモリ層に対応する層に、ダミーパターンDPを配置した。これによって、ラインアンドスペース状のパターンを交互に90°回転させて配線のクロスポイント部にメモリセルMCを形成する際に、メモリセル部100では隣接するメモリセルMC間にメモリセル構成部材が残らないような十分な掘り込み量を確保しながら、引き出し部120W,120Bでは、ダミーパターンDPでの掘り込み量を抑えることができる。その結果、引き出し部120W,120Bでは、メモリセル部100のように過剰に掘り込まれないので、加工されたラインアンドスペース状のパターンでのメモリセル構成部材と層間絶縁膜との間で生じる応力の発生が抑制され、パターンの倒壊を抑制することができるという効果を有する。また、ダミーパターンDPとして、メモリセルMCと同様の積層構造を有するパターンを用い、ダミーパターンDPの上部を、その上部に配置される配線ワード線WLまたはビット線BLと電気的に絶縁するように除去したので、ダミーパターンDPが実際のメモリセルMCとして動作することがない。さらに、ダミーパターンDPとして、メモリセルMCとは別の材料を用意することがないので、ダミーパターンDPの形成によって不揮発性記憶装置の製造工程が、ダミーパターンDPを用いない場合に比して極端に増加することがない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"