"一端に第1の電源電圧が供給される第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が出力端子に接続された第2の抵抗と、一端がクロック入力端子に接続され、他端が前記第1の抵抗と前記第2の抵抗の接続点に接続された第1の容量と、一端が前記第1の抵抗と前記第2の抵抗の接続点に接続され、他端が前記出力端子に接続された第2の容量と、一端が前記出力端子に接続され、他端に第2の電源電圧が供給され、前記第1、第2の抵抗に定電流を流す電流源とを備えることを特徴とするクロック入力インターフェース回路。請求項1記載のクロック入力インターフェース回路において、前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の単相入力型の回路の入力端子で必要とされるDCバイアス電圧を前記出力端子に与えることができるように、前記第1、第2の抵抗の値および前記第1、第2の容量の値が設定されることを特徴とするクロック入力インターフェース回路。一端に第1の電源電圧が供給される第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が第1の出力端子に接続された第2の抵抗と、一端に前記第1の電源電圧が供給される第3の抵抗と、一端が前記第3の抵抗の他端に接続され、他端が第2の出力端子に接続された第4の抵抗と、一端に第2の電源電圧が供給される第5の抵抗と、一端がクロック入力端子に接続され、他端が前記第1の抵抗と前記第2の抵抗の接続点に接続された第1の容量と、一端が前記第1の抵抗と前記第2の抵抗の接続点に接続され、他端が前記第1の出力端子に接続された第2の容量と、一端が前記第5の抵抗の他端に接続され、他端が前記第3の抵抗と前記第4の抵抗の接続点に接続された第3の容量と、一端が前記第3の抵抗と前記第4の抵抗の接続点に接続され、他端が前記第2の出力端子に接続された第4の容量と、一端が前記第1の出力端子に接続され、他端に前記第2の電源電圧が供給され、前記第1、第2の抵抗に定電流を流す第1の電流源と、一端が前記第2の出力端子に接続され、他端に前記第2の電源電圧が供給され、前記第3、第4の抵抗に定電流を流す第2の電流源とを備えることを特徴とするクロック入力インターフェース回路。請求項3記載のクロック入力インターフェース回路において、前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の差動入力型の回路の入力端子で必要とされるDCバイアス電圧を前記第1、第2の出力端子に与えることができるように、前記第1~第5の抵抗の値および前記第1~第4の容量の値が設定されることを特徴とするクロック入力インターフェース回路。図5に示した従来のクロック入力インターフェース回路では、消費電流、消費電力が大きくなってしまうという問題点があった。このような問題点が生じる理由を、以下式を用いつつ説明する。図5に示した回路においては、VDD=0V、VSS=-5.2Vである。非特許文献1には、TFF101の入力端子のDC電圧は記述されていないが、仮にVSSレベルから1.2V高い値、すなわち-4.0VをTFF101の入力端子のDC電圧とすると、抵抗R51,R52は以下の条件式を満たす必要が有る。R51/R51R52=4.0/5.21また、容量C51と抵抗R51,R52とから構成されるネットワークのインピーダンスが入力端子CKから見たときに50Ωになるようにするには、容量C51を使用周波数領域で十分に低インピーダンス5Ω以下にすると同時に、抵抗R51とR52の合成抵抗を50Ωにする必要がある。したがって、式2の条件式を満たす必要が有る。R51×R52/R51R52=502式1と式2の連立方程式を解くと、以下の結果が得られる。R51=217ΩR52=65Ω3式3で表される抵抗値によると、抵抗R51,R52に流れる電流は18.4mAとなる。また、抵抗R51,R52で消費される電力は18.4mA×5.2V=95.7mWとなる。抵抗R53,R54については高速クロック信号が入力されないことから、50Ωインピーダンス整合を考慮することは必須でない。ただし、抵抗R53,R54によって生成されTFF101の逆相入力端子に供給されるDC電圧は、抵抗R51,R52によって生成されTFF101の正相入力端子に供給されるDC電圧と等しくする必要が有る。抵抗R51,R52で生成される電圧と抵抗R53,R54で生成される電圧を可能な限り等しくしたい場合、抵抗R51とR53に同サイズ、同抵抗値の抵抗を用いると共に、抵抗R52とR54に同サイズ、同抵抗値の抵抗を用いるのが良い。この場合、クロック入力インターフェース回路のトータルの消費電流は36.8mA、消費電力は191.4mWにも上る。以上のようにレベルシフト回路で構成される従来のクロック入力インターフェース回路は、少ない受動素子で構成できるという利点を有するが、通常の線路設計で用いられているインピーダンス50Ωに整合することを前提に抵抗値を決めようとすると、比較的小さな抵抗値となり、消費電流、消費電力が大きくなってしまうという問題点があった。本発明は、上記課題を解決するためになされたもので、低消費電力なクロック入力インターフェース回路を提供することを目的に成されたものである。本発明のクロック入力インターフェース回路は、一端に第1の電源電圧が供給される第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が出力端子に接続された第2の抵抗と、一端がクロック入力端子に接続され、他端が前記第1の抵抗と前記第2の抵抗の接続点に接続された第1の容量と、一端が前記第1の抵抗と前記第2の抵抗の接続点に接続され、他端が前記出力端子に接続された第2の容量と、一端が前記出力端子に接続され、他端に第2の電源電圧が供給され、前記第1、第2の抵抗に定電流を流す電流源とを備えることを特徴とするものである。また、本発明のクロック入力インターフェース回路の1構成例は、前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の単相入力型の回路の入力端子で必要とされるDCバイアス電圧を前記出力端子に与えることができるように、前記第1、第2の抵抗の値および前記第1、第2の容量の値が設定されることを特徴とするものである。また、本発明のクロック入力インターフェース回路は、一端に第1の電源電圧が供給される第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が第1の出力端子に接続された第2の抵抗と、一端に前記第1の電源電圧が供給される第3の抵抗と、一端が前記第3の抵抗の他端に接続され、他端が第2の出力端子に接続された第4の抵抗と、一端に第2の電源電圧が供給される第5の抵抗と、一端がクロック入力端子に接続され、他端が前記第1の抵抗と前記第2の抵抗の接続点に接続された第1の容量と、一端が前記第1の抵抗と前記第2の抵抗の接続点に接続され、他端が前記第1の出力端子に接続された第2の容量と、一端が前記第5の抵抗の他端に接続され、他端が前記第3の抵抗と前記第4の抵抗の接続点に接続された第3の容量と、一端が前記第3の抵抗と前記第4の抵抗の接続点に接続され、他端が前記第2の出力端子に接続された第4の容量と、一端が前記第1の出力端子に接続され、他端に前記第2の電源電圧が供給され、前記第1、第2の抵抗に定電流を流す第1の電流源と、一端が前記第2の出力端子に接続され、他端に前記第2の電源電圧が供給され、前記第3、第4の抵抗に定電流を流す第2の電流源とを備えることを特徴とするものである。また、本発明のクロック入力インターフェース回路の1構成例は、前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の差動入力型の回路の入力端子で必要とされるDCバイアス電圧を前記第1、第2の出力端子に与えることができるように、前記第1~第5の抵抗の値および前記第1~第4の容量の値が設定されることを特徴とするものである。本発明によれば、直列接続された第1、第2の抵抗と第2の電源電圧との間に電流源を設けることにより、従来の回路に対して最小限の素子の追加で、低消費電流、低消費電力のクロック入力インターフェース回路を実現することができる。また、本発明では、直列接続された第1、第2の抵抗と第2の電源電圧との間に第1の電流源を設けると共に、直列接続された第3、第4の抵抗と第2の電源電圧との間に第2の電流源を設けることにより、従来の回路に対して最小限の素子の追加で、低消費電流、低消費電力のクロック入力インターフェース回路を実現することができる。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るクロック入力インターフェース回路の構成を示す回路図である。図1は、TFF2の前段にクロック入力インターフェース回路1を設けた例を示している。クロック入力インターフェース回路1は、一端が高電位側の電源端子VCC本実施の形態では3.3Vに接続されたインピーダンス整合出力電圧調整抵抗R11と、一端が抵抗R11の他端に接続され、他端がクロック入力インターフェース回路1の第1の出力端子OTに接続された出力電圧調整抵抗R12と、一端が電源端子VCCに接続されたインピーダンス整合出力電圧調整抵抗R13と、一端が抵抗R13の他端に接続され、他端がクロック入力インターフェース回路1の第2の出力端子OCに接続された出力電圧調整抵抗R14と、一端が低電位側の電源端子VEE本実施の形態では0Vに接続された電流安定化抵抗R15,R16と、一端が低電位側の電源端子VEEに接続された反射防止終端抵抗R17と、一端がクロック入力インターフェース回路1のクロック入力端子CKに接続され、他端が抵抗R11とR12の接続点に接続されたDCレベル阻止容量C1と、一端が抵抗R17の他端に接続され、他端が抵抗R13とR14の接続点に接続されたDCレベル阻止容量C2と、一端が抵抗R11とR12の接続点に接続され、他端が第1の出力端子OTに接続されたRFバイパス容量C3と、一端が抵抗R13とR14の接続点に接続され、他端が第2の出力端子OCに接続されたRFバイパス容量C4と、ベースがバイアス電源端子VCS本実施の形態では約1Vに接続され、コレクタが第1の出力端子OTに接続され、エミッタが抵抗R15の他端に接続された電流源トランジスタQ1と、ベースがバイアス電源端子VCSに接続され、コレクタが第2の出力端子OCに接続され、エミッタが抵抗R16の他端に接続された電流源トランジスタQ2とから成る。TFF2は、一端が高電位側の電源端子VCCに接続された抵抗R21,R22,R31,R32と、一端が低電位側の電源端子VEEに接続された抵抗R23,R24,R33,R34と、ベースがTFF2の正相出力端子QTに接続され、コレクタが抵抗R21の他端に接続されたトランジスタQ21と、ベースがTFF2の逆相出力端子QCに接続され、コレクタが抵抗R22の他端に接続されたトランジスタQ22と、ベースが抵抗R22の他端に接続され、コレクタが抵抗R21の他端に接続されたトランジスタQ23と、ベースが抵抗R21の他端に接続され、コレクタが抵抗R22の他端に接続されたトランジスタQ24と、ベースがTFF2の正相入力端子CTに接続され、コレクタがトランジスタQ21,Q22のエミッタに接続されたトランジスタQ25と、ベースがTFF2の逆相入力端子CCに接続され、コレクタがトランジスタQ23,Q24のエミッタに接続されたトランジスタQ26と、ベースがバイアス電源端子VCSに接続され、コレクタがトランジスタQ25,Q26のエミッタに接続され、エミッタが抵抗R23の他端に接続された電流源トランジスタQ27と、ベースがバイアス電源端子VCSに接続され、コレクタがトランジスタQ25,Q26のエミッタに接続され、エミッタが抵抗R24の他端に接続された電流源トランジスタQ28と、ベースが抵抗R21の他端に接続され、コレクタが抵抗R31の他端に接続されたトランジスタQ31と、ベースが抵抗R22の他端に接続され、コレクタが抵抗R32の他端に接続されたトランジスタQ32と、ベースが正相出力端子QTに接続され、コレクタが抵抗R31の他端に接続されたトランジスタQ33と、ベースが逆相出力端子QCに接続され、コレクタが抵抗R32の他端に接続されたトランジスタQ34と、ベースが逆相入力端子CCに接続され、コレクタがトランジスタQ31,Q32のエミッタに接続されたトランジスタQ35と、ベースが正相入力端子CTに接続され、コレクタがトランジスタQ33,Q34のエミッタに接続されたトランジスタQ36と、ベースがバイアス電源端子VCSに接続され、コレクタがトランジスタQ35,Q36のエミッタに接続され、エミッタが抵抗R33の他端に接続された電流源トランジスタQ37と、ベースがバイアス電源端子VCSに接続され、コレクタがトランジスタQ35,Q36のエミッタに接続され、エミッタが抵抗R34の他端に接続された電流源トランジスタQ38とから成る。クロック入力インターフェース回路1のクロック入力端子CKには、図示しない50Ω伝送線路から高速クロック信号が入力される。クロック入力インターフェース回路1は、入力された高速クロック信号に対して次段のTFF2の入力端子で必要とされるDCバイアス電圧を与え、第1の出力端子OTから出力する。また、クロック入力インターフェース回路1は、第1の出力端子OTと等しい値のDCバイアス電圧を第2の出力端子OCから出力する。クロック入力インターフェース回路1の第1の出力端子OTとTFF2の正相入力端子CTとが接続され、クロック入力インターフェース回路1の第2の出力端子OCとTFF2の逆相入力端子CCとが接続されており、クロック入力インターフェース回路1の出力クロック信号によりTFF2が駆動される接続形態となっている。TFF2は、クロック入力インターフェース回路1の第1の出力端子OTから出力される高速クロック信号の立ち下がりで出力を反転させる。したがって、TFF2は、高速クロック信号の1/2の周波数の信号を正相出力端子QT、逆相出力端子QCから出力することになる。次に、本実施の形態のクロック入力インターフェース回路1について詳細に説明する。クロック入力インターフェース回路1の機能は、従来の回路のところで述べたように、ATFFの入力端子で必要とされるDCバイアス電圧を与えること、及びB外部の50Ω伝送線路から伝送されてくる高速クロック信号を反射を小さく抑えて受信すること、の2点である。このうちAの機能は、第1の出力端子OT側TFF2の正相入力側の場合、電流源トランジスタQ1と電流安定化抵抗R15とから構成される電流源と、この電流源に直列接続された2つの抵抗R11,R12で実現され、第2の出力端子OC側TFF2の逆相入力側の場合、電流源トランジスタQ2と電流安定化抵抗R16とから構成される電流源と、この電流源に直列接続された2つの抵抗R13,R14で実現される。各電流源の電流を同一の値Icとし、電流源に直列接続された2つの抵抗R11,R12の抵抗値の和および抵抗R13,R14の抵抗値の和をRsumとしたとき、TFF2の正相入力端子CT、逆相入力端子CCに供給されるDC電圧は、以下の式で表される。VCC-Ic×Rsum4式4で表されるDC電圧の値は、VCCを上限、電流源トランジスタQ1,Q2が電流源として動作するコレクタ電位を下限として任意の値を取ることができる。本実施の形態では、VCC=3.3V、Ic=1.5mA、R11=R13=85Ω、R12=R14=865Ω、Rsum=85Ω865Ω=950Ωとしているので、次段のTFF2の正相入力端子CT、逆相入力端子CCには3.3V-0.0015×950=1.875Vが供給される。図5に示した従来のクロック入力インターフェース回路では、抵抗R51,R52で消費される電流は18.4mAであった。これに対して、本実施の形態では、抵抗R11,R12で消費される電流はわずか1.5mAであり、従来のクロック入力インターフェース回路と比較して消費電流を1/10以下に抑制できることが分かる。抵抗R11,R12で消費される電力は1.5mA×3.3V=4.95mWである。本実施の形態の電源電圧が3.3Vのため、電源電圧が-5.2Vである従来のクロック入力インターフェース回路と異なるものの、従来のクロック入力インターフェース回路の消費電力95.7mWと比較して消費電力を1/20程度まで抑制できることが分かる。また、従来のクロック入力インターフェース回路との比較のために、VCC=5.2V、Ic=1.5mAとし、TFF2の正相入力端子CTおよび逆相入力端子CCのDC電圧を4Vとすると、R11=R13=85Ω、R12=R14=715Ωとなる。この場合、抵抗R11,R12で消費される電力は7.8mWとなり、従来のクロック入力インターフェース回路と比較して消費電力を1/10未満8.2に抑制できることが分かる。以上のように、本実施の形態では、小電流の電流源により低電流、低消費電力を実現できると同時に、当該電流源の上流に配置した直列接続抵抗により次段の回路に必要なDCバイアス電圧の生成を可能としている。続いて、本実施の形態のクロック入力インターフェース回路1の上記Bの機能について説明する。本実施の形態を適用する周波数領域において容量C1~C4のインピーダンスが十分に低インピーダンス5Ω以下となるように容量C1~C4の値が選ばれている。よって、クロック入力端子CKからクロック入力インターフェース回路1側を見たインピーダンスは、0次近似的には抵抗R11で決定される。しかしながら、抵抗R11と容量C1の接続点と、高周波GNDVCC,VEE,VCSとの間には、抵抗、容量、トランジスタの寄生成分といった高インピーダンスの複数の素子群が接続されている。これらの素子群の例としては、容量C3とトランジスタQ1のコレクタ-エミッタ間の寄生容量成分と抵抗R15という素子群但し容量C3は十分に低インピーダンスなので、実効的にはトランジスタQ1のコレクタ-エミッタ間の寄生容量成分と抵抗R15という素子群や、容量C3とトランジスタQ25,Q36のベース-エミッタ間の容量成分とトランジスタQ26,Q35のエミッタ-ベース間の容量成分と容量C4と抵抗R13という素子群但し容量C3は十分に低インピーダンスなので、実効的にはトランジスタQ25,Q36のベース-エミッタ間の容量成分とトランジスタQ26,Q35のエミッタ-ベース間の容量成分と容量C4と抵抗R13という素子群などが挙げられる。これらの素子群はインピーダンスに対する寄与としては少ないが、クロック入力端子CKからクロック入力インターフェース回路1側を見たインピーダンスを低減する効果がある。そこで、抵抗R11の値を50Ωからやや高めに設定することで、使用する周波数領域での入力インピーダンスをより50Ωに近づけることができる。本実施の形態では、抵抗R11を85Ωに設定している。このように抵抗R11の値を設定することで、クロック入力端子CKから回路入力側を見たインピーダンスが50Ωに近づき、結果としてクロック入力端子CKに接続されている50Ω伝送線路とのインピーダンス整合状態を実現できるので、信号反射を低減した状態で高速クロック信号を受信することが可能となる。図2に本実施の形態におけるクロック入力端子CKの入力リターンロスの周波数特性を示す。図2の横軸は周波数、縦軸は入力リターンロスS11である。図2によれば、3GHz付近から50GHz超の幅広い周波数領域で入力リターンロスが-10dB以下となっており、本実施の形態の回路構成により十分に反射が抑えられた状態で高速クロック信号を受信可能であることが分かる。信号の反射を抑えるべく抵抗R11の値を増減させたとき、抵抗R11とR12の和が変化しないように抵抗R12の値を減増させることで、TFF2の正相入力端子CTに供給されるDC電圧が変化しないようにすることができる。抵抗R11とR12の和に変化がなければ、DC電圧が変化しないことは式4から明らかである。本実施の形態では、抵抗R12を865Ωに設定している。すなわち、本実施の形態では、次段のTFF2の入力端子で必要とされるDCバイアス電圧の設定に大きく束縛されることなく、相当の自由度をもって入力リターンロスの低減を得ることが可能である。なお、従来のクロック入力インターフェース回路の場合と同様に、抵抗R11とR13に同サイズ、同抵抗値の抵抗を用いると共に、抵抗R12とR14に同サイズ、同抵抗値の抵抗を用いることが好ましい。したがって、抵抗R13は85Ωに設定され、抵抗R14は865Ωに設定される。また、反射防止終端抵抗R17の値は、クロック入力インターフェース回路1の第2の出力端子OCとTFF2の逆相入力端子CCとの間の信号の反射が最小になるように設定すればよい。図3に、本実施の形態において出力インピーダンス50Ωの信号源からインピーダンス50Ωの伝送線路0.5mmを介してクロック入力端子CKに周波数が50GHzで電力が-28dBm理想50Ω負荷下で25mVppに相当の高速クロック信号を入力した場合の各部のシミュレーション波形を示す。図3の横軸は時間、縦軸は電圧である。また、図3中のPK2PKは波形のピークトゥピークを意味している。図3の例では、信号源送信端における信号波形と、クロック入力インターフェース回路1のクロック入力端子CKにおける信号波形と、TFF2の正相入力端子CTにおける信号波形と、正相出力端子QTにおける信号波形を示している。この例では、わずか-28dBmのクロック信号を入力しているだけであるが、クロック入力インターフェース回路1の抑圧された入力反射リターンロスにより、入力クロック信号のパワーの多くの部分がTFF2の入力端子CTへと伝送されて、TFF2を11.9mVppで駆動することが可能となっている。図3に示した信号源送信端における信号波形の周期20psは入力周波数50GHzに対応する周期であり、TFF2の出力端子QTにおける信号波形の周期40psは出力周波数25GHzに対応する周期である。すなわち、TFF2の出力信号の周期が入力信号の周期の2倍になっている。周波数で言い換えると、TFF2の出力周波数が入力周波数の1/2になっている。このような入力と出力の関係は、TFF2が正常に1/2分周動作していることを示している。[第2の実施の形態]第1の実施の形態では、クロック入力インターフェース回路1に続く次段の回路としてTFFを例に挙げて説明したが、これに限るものではなく、クロックで駆動される回路であれば、如何なる回路でも本発明は適用可能である。次段の回路の例としては、セレクタ回路、DFFディレイドフリップフロップ回路などが挙げられる。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係るクロック入力インターフェース回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。第1の実施の形態では、クロック入力インターフェース回路1の次段の回路が差動入力型である場合について説明したが、本実施の形態では、クロック入力インターフェース回路1aの次段の回路が単相入力型である場合について説明する。クロック入力インターフェース回路1aは、インピーダンス整合出力電圧調整抵抗R11と、出力電圧調整抵抗R12と、電流安定化抵抗R15と、DCレベル阻止容量C1と、RFバイパス容量C3と、電流源トランジスタQ1とから成る。各素子の値の設定方法については第1の実施の形態で説明したとおりであるので、説明は省略する。こうして、本実施の形態では、次段の回路が単相入力型の回路である場合において、第1の実施の形態と同様の効果を得ることができる。"