1つ又はそれ以上のオーディオ/ビデオデータストリームを処理するための1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンを含む、I/O入力/出力制御チップと、前記I/O制御チップから受信したオーディオ/ビデオデータを含むデータを処理するための、プロセッシングコアチップと、前記I/O制御チップと前記プロセッシングコアチップとの間でデータを転送するための1つ又はそれ以上の共用I/Oチャンネルと、を備えるマルチメディアシステム。前記I/O制御チップは、前記プロセッシングコアチップにデータを転送するためのインタフェースブリッジを更に含む、請求項1に記載のシステム。前記インタフェースブリッジは、1つ又はそれ以上の標準インタフェースに接続される、請求項2に記載のシステム。前記1つ又はそれ以上の標準インタフェースは、1つ又はそれ以上のUSBユニバーサルシリアルポートインタフェース又はEthernetインタフェースを含む、請求項3に記載のシステム。前記1つ又はそれ以上の共用I/Oチャンネルは前記1つ又はそれ以上の標準インタフェースと前記プロセッシングコアチップとの間で通信データを伝送する、請求項3に記載のシステム。前記1つ又はそれ以上の共用I/Oチャンネルの帯域幅は、データストリームのデータと標準インタフェースデータとの間で共用される、請求項5に記載のシステム。前記I/O制御チップは、1つ又はそれ以上のデジタルオーディオ/ビデオデータ入力を処理するためのポートプロセッサを更に含む、請求項1に記載のシステム。前記I/O制御チップは、1つ又はそれ以上のアナログオーディオ/ビデオデータ入力をデジタルオーディオ/ビデオデータに変換するアナログ-デジタルコンバータを更に含み、変換されたデジタルオーディオ/ビデオデータは、前記ポートプロセッサに供給される、請求項7に記載のシステム。前記ポートプロセッサは、更に1つ又はそれ以上の暗号化されていないオーディオ/ビデオデータ出力を生成して前記インタフェースブリッジに供給し、前記生成されたデータは、元の解像度又はスケール調整された解像度とすることができる、請求項7に記載のシステム。前記ポートプロセッサは、HDMI商標高精細マルチメディアインタフェース/DVI商標デジタルビジュアルインタフェース互換プロセッサである、請求項7に記載のシステム。前記I/O制御チップは、1つ又はそれ以上の共用I/Oチャンネル経由でプロセッシングコアチップから1つ又はそれ以上のオーディオ/ビデオデータ入力を受信する、請求項1に記載のシステム。前記1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンは、1つ又はそれ以上のピクチャーインピクチャー生成、画像スケーリング、及び画像強調を含むオーディオ/ビデオ処理をもたらす、請求項1に記載のシステム。オーディオ/ビデオデータを受信するための1つ又はそれ以上の入力部と、前記1つ又はそれ以上の受信部で受信したデジタルデータを処理するためのポートプロセッサと、前記ポートプロセッサから受信した1つ又はそれ以上のオーディオ/ビデオデータストリームを処理するための、1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンと、1つ又はそれ以上の共用I/Oチャンネルに接続され、前記1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンから処理デジタルオーディオ/ビデオデータを受信して、前記処理データを共用I/Oチャンネルを経由して転送する、インタフェースブリッジと、を備える装置。1つ又はそれ以上のアナログオーディオ/ビデオデータ入力をデジタルオーディオ/ビデオデータに変換するアナログ-デジタルコンバータを更に備え、変換されたデジタルオーディオ/ビデオデータは、前記ポートプロセッサに供給される、請求項13に記載の装置。前記ポートプロセッサは、更に未処理デジタルオーディオ/ビデオデータを、前記共用I/Oチャンネルを経由して転送するための前記インタフェースブリッジに供給する、請求項13に記載の装置。1つ又はそれ以上のオーディオ/ビデオデータ入力を共用I/Oチャンネル経由でインタフェースブリッジを介して受信する、請求項13に記載の装置。前記1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンは、1つ又はそれ以上のピクチャーインピクチャー生成、画像スケーリング、及び画像強調を可能にする、請求項13に記載の装置。前記インタフェースブリッジに接続される、1つ又はそれ以上の標準インタフェースポートを更に備える、請求項13に記載の装置。前記1つ又はそれ以上の標準インタフェースポートは、1つ又はそれ以上のUSBユニバーサルシリアルポートポート又はEthernetポートを含む、請求項18に記載の装置。前記1つ又はそれ以上の共用I/Oチャンネルは、前記1つ又はそれ以上の標準インタフェースポートに通信データを伝送するようになっている、請求項18に記載の装置。前記1つ又はそれ以上の共用I/Oチャンネルの帯域幅は、前記1つ又はそれ以上の入力部で受信したデータと標準インタフェースポートデータとの間で共用される、請求項20に記載の装置。前記ポートプロセッサは、HDMI商標高精細マルチメディアインタフェース/DVI商標デジタルビジュアルインタフェース互換プロセッサである、請求項13に記載の装置。1つ又はそれ以上のデジタルオーディオ/ビデオデータストリームを受信する段階と、処理のために第1のデジタルオーディオ/ビデオデータストリームをオーディオ/ビデオサブプロセッシングエンジンに提供することを含む、前記デジタルオーディオ/ビデオデータストリームをポートプロセッサで処理する段階と、前記第1のデジタルオーディオ/ビデオデータストリームを処理して第1の処理データ出力を生成する段階と、インタフェースブリッジで前記第1の処理データ出力を受信する段階と、前記第1の処理データ出力を1つ又はそれ以上の共用I/Oチャンネル経由でプロセッシングコアチップに転送する段階と、を含む方法。1つ又はそれ以上のアナログオーディオ/ビデオデータ入力を受信する段階と、前記アナログデータ入力をデジタルオーディオ/ビデオデータに変換する段階と、前記変換デジタルオーディオ/ビデオデータを前記ポートプロセッサに供給する段階とを含む、請求項23に記載の方法。前記オーディオ/ビデオサブプロセッシングエンジンによる処理は、1つ又はそれ以上のピクチャーインピクチャー生成、画像スケーリング、及び画像強調を含む、請求項23に記載の方法。1つ又はそれ以上のオーディオ/ビデオデータ入力を1つ又はそれ以上の共用I/Oチャンネル経由で前記プロセッシングコアチップから受信する段階と、処理のために前記プロセッシングコアチップから受信した前記1つ又はそれ以上のデータ入力を前記ポートプロセッサに転送する段階と、を更に含む、請求項23に記載の方法。本発明の実施形態は、全体的には高度デジタルテレビのためのマルチメディアI/Oシステムアーキテクチャに関する。本発明の第1の態様において、マルチメディアシステムの実施形態は、I/O入力/出力制御チップを含み、I/O制御チップは、1つ又はそれ以上のデータストリームを処理するための1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンと、I/O制御チップから受信したオーディオ/ビデオデータを含むデータを処理するためのプロセッシングコアチップと、I/O制御チップとプロセッシングコアチップとの間でデータを転送するための1つ又はそれ以上の共用I/Oチャンネルとを含む。本発明の実施形態は、例示的なものであり限定的ではなく、添付の図面では同じ参照番号は同じ構成要素を示す。本発明の実施形態は、全体的には高度デジタルテレビのためのマルチメディアI/Oシステムアーキテクチャに関する。従来の高度デジタルテレビシステムのI/Oシステムアーキテクチャにおいて、ディスクリートI/Oチップは、プロセッシングコアチップに対して並列に接続され、種々のI/Oポートをサポートするようになっている。このアーキテクチャは単純であるが、全てのI/Oチップをピン間方式で接続するのに必要なピン数が増えるので、製造コストの高いプロセッシングコアチップをもたらす。いくつかの実施形態において、装置又はシステムは、プロセッシングコアチップに結合するI/Oコントローラチップを含み、各チップは1つ又はそれ以上の共用I/Oチャンネル経由で通信する。いくつかの実施形態において、システムのI/Oインタフェースは、単一のI/Oコントローラチップ内に統合される。いくつかの実施形態において、I/Oコントローラチップは、特定のデータトラヒックを低減して、複数のデータストリーム伝送におけるI/Oコントローラチップとプロセッシングコアチップとの間のデータトラヒックを低減するように作動する。図1は、高度デジタルテレビシステムのI/Oシステムアーキテクチャの実施形態を示す。いくつかの実施形態において、システムアーキテクチャ100は、プロセッシングコアチップ180及びI/Oコントローラチップ110の2つのチップセットを含む。いくつかの実施形態において、2つのチップは、高性能共用I/Oチャンネル175を経由して相互通信する。いくつかの実施形態において、全てのI/Oインタフェース回路は、単一のI/Oコントローラチップ110内に統合される。各I/Oインタフェースブロックは内部でオンチップバスシステムに接続され、利用可能帯域幅を共用する。いくつかの実施形態において、I/O制御チップ110は、多重入力HDMI/DVIポートプロセッサ135、アナログ-デジタルコンバータ145、Ethernetインタフェース及びUSBハブ図示せず、オーディオ/ビデオサブプロセッシングエンジン125、インタフェースブリッジ165、及び他の構成要素を含むことができる。いくつかの実施形態において、インタフェースブリッジ165は、オフチップ共用I/Oチャンネル175を経由して、バストランザクションをプロセッシングコアチップ180との間で転送する。共用I/Oチャンネル175は、標準インタフェース又は専用インタフェースチャンネルとすることができ、単一のインタフェースとすること又は複数の異種インタフェースを含む複数のインタフェースから構成することができる。いくつかの環境において、図1に示すアーキテクチャ100は、複数のデータストリームに関して通信障害を引き起こす場合がある。いくつかの実施形態において、この問題に対処するために、I/O制御チップに十分な性能を与えて、全てのインタフェース帯域幅に対応するようになっている。いくつかの実施形態において、システムアーキテクチャ100の共用通信は、ピン数を最小にしながら種々のI/Oインタフェースをサポートすることで、製造コストを低減するために利用することができる。いくつかの実施形態において、オーディオ/ビデオサブプロセッシングエンジン125は、I/O制御チップ110に統合することができる。サブプロセッシングエンジン125の統合化は、データをプロセッシングエンジンに転送する前にデータ圧縮及びサイズ変更によって、共用I/Oチャンネル175上を転送する必要がある通信データ量を低減することができる。更に、このサブプロセッシングエンジン125を包含することは、計算負荷をI/O制御チップ110に割り振ることでプロセッシングコア180の負荷を軽減するように機能する。図2は、ポートプロセッサの実施形態を示す。図2に示すように、HDMI/DVIポートプロセッサのようなポートプロセッサ200は、HDCP高帯域幅デジタルコンテンツ保護によって暗号化されたデータを解読するためのデータ解読210、例えば図示の一次マルチプレクサ215及び二次マルチプレクサ220を用いて複数の高精細オーディオ/ビデオストリームを多重化すること、及びダウンスケーリング又は圧縮225してもう一つのオーディオ/ビデオデータストリーム230を発生させることを含む。いくつかの実施形態において、図1のコンバータ145のようなアナログ-デジタルコンバータは、レガシーアナログオーディオ/ビデオ入力データストリームをパラレルデジタルデータパケットに変更し、図1のサブプロセッシングエンジン125のようなオーディオ/ビデオサブプロセッシングエンジンは、データを共用I/Oチャンネル上で送信する前にオーディオ/ビデオストリームを処理することで、プロセッシングコアチップ図1のプロセッシングチップ180の計算負荷を軽減する。いくつかの実施形態において、ブロックの各々はオーディオ/ビデオサブプロセッシングエンジン、HDMI/DVIポートプロセッサ、アナログ-デジタルコンバータ、Ethernetインタフェース、及びUSBハブ等、インタフェースブリッジ図1のブリッジ165に接続されている。いくつかの実施形態において、プロセッシングコアチップ180のメインプロセッサは、メモリマップドI/Oとして又は他の手法によってI/O制御チップのブロックの各々を制御することができる。いくつかの実施形態において、メモリマップドI/O手法を利用する場合、インタフェースブリッジ図1のブリッジ165の裏側に存在するブロックの各々は、相互排他的なアドレスレンジが割り当てられる。いくつかの実施形態において、プロセッシングコアチップは、メモリのリード/ライト動作を利用してI/Oブロックの各々を制御及びアクセスすることができる。いくつかの実施形態において、タイムクリティカルなデータストリーミングI/O、DMAダイレクトメモリアクセスは、メインプロセッサによる最小介入でもってデータストリームを転送する。図3は、インタフェースブリッジの特定の実施形態を示す。いくつかの実施形態において、インタフェースブリッジ300又は305図1のブリッジ165とすることができるは、結果として得られるストリームを内部インタフェースブロックからの入力として受信する。いくつかの実施形態において、受信データの処理の終了後、インタフェースブリッジ300-305は、その結果を1つ又はそれ以上の共用I/Oチャンネル図1のチャンネル175を経由してプロセッシングコアチップ図1のチップ180に送信する。いくつかの実施形態において、複数のオーディオ/ビデオストリームを同時に送信する場合、ブランクを埋める形式の単一のストリームを有するインタフェースブリッジ300に関連して示す第1のモードモード1、及び調停で対処される複数のストリームを有するインタフェースブリッジ305に関連して示す第2のモードモード2の2つのモードが存在する。いくつかの実施形態において、ブランクを埋める形式の単一ストリームの第1のモードにおいて、1つのメインオーディオ/ビデオメインストリームは、インタフェースブリッジ300を用いて送信することができる。ストリームミキサ310によってメインストリームと同時に他のサブストリームを転送するために、メインストリームのブランク領域は、他のサブストリームデータで埋められる。いくつかの実施形態において、インタフェースブリッジ305に関する調停による複数のストリームを有する第2のモードにおいて、入力ストリームの各々は、トランザクションの開始前にアービタ320からの許可を取得する。いくつかの実施形態において、両モードは、タイムシェアリング機構に基づいて共用I/Oチャンネルの帯域幅を共用する。1つ又はそれ以上の共用I/Oチャンネルの制限された帯域幅によって、送信オーディオ/ビデオストリームのデータサイズを制限することができる。いくつかの実施形態において、ポートプロセッサ及びオーディオ/ビデオサブプロセッシングエンジンは、1つ又はそれ以上のダウンスケーリング、圧縮、フレームレート制御、及び他の機能を実行して、転送データ量を低減するように作動する。しかしながら、実施形態は、何らかの特定のアーキテクチャに限定されず、I/Oインタフェースに接続してプロセッシングコアチッププロセッシング負荷を低減するために、複数の使用モデルの1つを利用することができる。第1の使用事例において、図1に示すI/OアーキテクチャのようなI/Oアーキテクチャでは、HDMI/DVIストリーム及びアナログオーディオ/ビデオストリームのような複数のオーディオ/ビデオストリームは、それぞれHDMI/DVIポートプロセッサ及びアナログ-デジタルコンバータによって、デジタル並列形式に変換される。いくつかの実施形態において、各ストリームは、共用I/Oチャンネル経由で一連のデータパケットとしてプロセッシングコアチップへ転送される。いくつかの実施形態において、次に、プロセッシングコアチップは、ストリームを内部メモリに一時的に格納し、ストリームを処理して最終的なオーディオ/ビデオストリームを生成する。この使用事例において、I/O制御チップは、主として共用I/Oチャンネル上でデータストリームを伝送するように作動することができるが、オーディオ/ビデオ操作の大部分は、プロセッシングコアチップによって行うことができる。第2の使用事例において、複数の高精細オーディオ/ビデオデータストリームを同時に送信することは、同じ共用I/Oチャンネル上で全てのデータストリームの伝送を可能にするために余分な帯域幅を必要とする場合がある。いくつかの実施形態において、1つ又はそれ以上のデータストリームは、縮小フォーマットで伝送することができるが、他の1つ又はそれ以上のデータストリームは、元のフォーマットで伝送される。いくつかの実施形態において、ポートプロセッサ及びオーディオ/ビデオサブプロセッシングエンジンは、ダウンスケーリング、フレームレート制御、圧縮、又は他の機能を実行することができる。データストリームをプロセッシングコアチップに供給する前に、低いデータ転送速度のストリーム又はスナップショットを生成する。いくつかの実施形態において、次に、プロセッシングコアチップは、ピクチャー間ミキシングのような、残りのオーディオ/ビデオデータ処理を終了するように作動する。第3の使用事例において、一部のオーディオ/ビデオ計算は、I/O制御チップ内部のオーディオ/ビデオサブプロセッシングエンジンによって行うことができる。高精細オーディオ/ビデオストリームを供給/処理することは、共用I/Oチャンネルの相当量の帯域幅を必要とするのみならず、プロセッシングコアチップに関する相当量の処理能力を必要とする。いくつかの実施形態において、サブプロセッシングエンジンは、データストリームをプロセッシングコアチップに転送する前に、オーディオ/ビデオデータストリームを圧縮、ピクチャーインピクチャーオーバーレイ、及び強化することで、データ量を圧縮して計算の複雑性を低減することができる。記載されている機器構成は、オーディオ/ビデオサブプロセッシングエンジンの計算能力を利用することで、プロセッシングコアチップの特定の計算負荷を低減するために使用することができる。1つの実施例において、テレビ視聴者は、4つのHDMI入力ストリームのような複数のデータストリームを画像表示の画像として単一のスクリーンで観たいと思う場合がある。いくつかの実施形態において、オーディオ/ビデオサブプロセッシングエンジンは、HDMIストリームを単一のデータストリームに結合するように作動する。本実施例において、共用I/Oチャンネル上のデータ量は、元の量の1/4に低減することができる。更に、プロセッシングコアチップは、さもなければピクチャーインピクチャー表示を生成するための画像結合処理に必要な計算能力をセーブすることができる。第4の使用事例において、前述の第3の使用事例と類似しているが、アナログ-デジタルコンバータの出力は、HDMI/DVIポートプロセッサの入力ポートに接続されている。いくつかの実施形態において、この機器構成により、オーディオ/ビデオサブプロセッシングエンジンは、アナログインタフェースを入力として受信することができる。1つの実施例において、テレビ視聴者が、アナログ入力及びHDMI入力をピクチャーインピクチャー表示として単一のスクリーンで観たいと思う場合、オーディオ/ビデオサブプロセッシングエンジンは、HDMI/DVIポートプロセッサの結果及びアナログ-デジタルコンバータの結果を一緒に組み合わせてピクチャーインピクチャー表示を生成することができる。いくつかの実施形態において、この使用事例において、プロセッシングコアチップは、ピクチャーインピクチャー表示を生成するのに必要な計算能力をセーブするように作動することができる。図4は、高度デジタルテレビシステムのI/Oシステムアーキテクチャの実施形態を示す。システムアーキテクチャ400の構成要素は前述の図1に記載したものと同じである。図4において、第5の使用事例を示すことができ、バックワード共用I/Oチャンネル475は、オーディオ/ビデオデータストリームをプロセッシングコアチップ480からI/O制御チップ410に転送するために使用され、データストリームは、MPEGMovingPicturesExpertsGroup/H.264AVC-高度ビデオ符号化と呼ばれる場合もあるデコーダ460からHDMI/DVIポートプロセッサ135が受信するビデオとして示される。いくつかの実施形態において、オーディオ/ビデオサブプロセッシングエンジン125は、画像強調、ピクチャーインピクチャーオーバーレイ、画像圧縮/解凍のような種々のオーディオ/ビデオ処理機能を実行することができる、ハードウェアアクセラレータとして機能することができる。計算終了後に、結果として得られたデータストリームは、I/O制御チップ410からプロセッシングコアチップ480へ戻されてビデオ画面上に表示される。1つの実施例において、図4による機器構成は、テレビ視聴者が、ピクチャーインピクチャー表示で、放送テレビジョンチャンネル及びHDMI入力ストリームを一緒に観たいと思う場合に使用することができる。いくつかの実施形態において、プロセッシングコアチップのMPEG/H.264デコーダ図示せずは、DTVデジタルテレビチューナ信号を復号して、バックワード共用I/Oチャンネル475経由で復号ストリームをI/O制御チップ410に転送する。いくつかの実施形態において、次に、オーディオ/ビデオサブプロセッシングエンジン125は、このデータストリームを入力として取得し、これを関連するHDMIデータストリームと結合してピクチャーインピクチャー表示を生成し、生成したデータストリームをフォワード共用I/Oチャンネル475上でプロセッシングコアチップ480に戻す。図5は、電子デバイスの実施形態を示す。図5において、本開示と密接な関係のない特定の標準かつ公知の構成要素は図示されていない。いくつかの実施形態において、デバイス500は、デジタルテレビのI/Oアーキテクチャを含むデバイスとすることができる。いくつかの実施形態において、デバイス500は、相互接続又はクロスバー505又はデータを送信するための他の通信手段を備える。データは、例えば、オーディオビジュアルデータ及び関連の制御データを含む、種々の形式のデータを備えることができる。デバイス500は、情報を処理するための相互接続505に接続される1つ又はそれ以上のプロセッサ510のような処理手段を含むことができる。プロセッサ510は、1つ又はそれ以上の物理プロセッサ及び1つ又はそれ以上の論理プロセッサを備えることができる。更に、プロセッサ510の各々は、複数のプロセッサコアを含むことができる。相互接続505は、単純化するために単一の相互接続として示されるが、複数の異なる相互接続又はバスを表すことができ、このような相互接続への構成要素接続は様々とすることができる。図5に示す相互接続505は、何らかの1つ又はそれ以上の別個の物理バス、ポイント間接続部、又は両者が接続された適切なブリッジ、アダプタ、又はコントローラを表す抽象的なものである。相互接続505は、例えば、システムバス、PCI又はPCIeバス、ハイパートランスポートHyperTransport又は業界標準アーキテクチャISAバス、小型コンピュータシステムインタフェースSCSIバス、IICI2Cバス、又はFirewireと呼ばれることもある電気電子技術者協会IEEE規格1394バスを含むことができる。高性能シリアルバスに関する規格1394-1995、IEEE、1996年8月30日公開及び追補。いくつかの実施形態において、デバイス500は、情報及びプロセッサ510が実行する命令を記憶するためのメインメモリ515として、ランダムアクセスメモリRAM又は他の動的記憶デバイスを更に備える。また、メインメモリ515は、データストリーム又はサブストリームに関するデータを記憶するために使用することができる。RAMメモリは、記憶内容のリフレッシュを必要とするダイナミックランダムアクセスメモリDRAM、及び記憶内容のリフレッシュを必要としないがコストが高いスタティックランダムアクセスメモリSRAMを含む。DRAMメモリは、信号を制御するためのクロック信号を含む同期型ダイナミックランダムアクセスメモリSDRAM、及び拡張データ出力ダイナミックランダムアクセスメモリEDODRAMを含むことができる。いくつかの実施形態において、システムのメモリは、特定のレジスタ又は他の専用メモリとすることができる。また、デバイス500は、プロセッサ510に関する静的情報及び命令を記憶するための読出し専用メモリROM525又は他の静的記憶デバイスを備えることができる。デバイス500は、特定の記憶素子として1つ又はそれ以上の不揮発性記憶素子530を含むことができる。また、データ記憶装置520は、情報及び命令を記憶するためにデバイス500の相互接続505に接続することができる。データ記憶装置520は、磁気ディスク又は他の記憶デバイスを含むことができる。このような構成要素の各々は一緒に結合すること、又は別個の構成要素とする、及びデバイス500の他の構成要素の一部を利用することができる。また、デバイス500は、相互接続505を介して出力ディスプレイ又は表示デバイス540に接続することができる。いくつかの実施形態において、ディスプレイ540は、情報又はコンテンツをユーザに表示するための液晶ディスプレイLCD又は任意の他の表示技術を含むことができる。いくつかの環境において、ディスプレイ540は、少なくとも入力デバイスの一部として利用できるタッチスクリーンを含むこともできる。いくつかの環境において、ディスプレイ540は、テレビ番組のオーディオ部分を含むオーディオ情報を提供するためのスピーカ等のオーディオデバイスとすること、又はこれを含むことができる。また、1つ又はそれ以上の送信器又は受信器545は、相互接続505に接続することができる。いくつかの実施形態において、デバイス500は、データを送信又は受信するための1つ又はそれ以上のポート550を含むことができる。更に、デバイス500は、Wi-Fiネットワークのような無線信号でデータを受信するための1つ又はそれ以上のアンテナ555を含むことができる。また、デバイス500は、電源、バッテリ、太陽電池、燃料電池、又は電力を供給又は発生するための他のシステム又はデバイスを含むことができる、電源デバイス又はシステム560を備えることができる。電源デバイス又はシステム560から供給される電力は、必要に応じてデバイス500の各構成要素に分配することができる。上記の記載では、説明の目的で、本発明の完全な理解を提供するための多数の特定の詳細が記載されている。しなしながら、これらの特定の詳細の一部がなくても本発明を実施できることは当業者に明らかであろう。他の事例では、周知の構造及び装置は、ブロック図の形態で示されている。図示の構成要素間の中間構造が存在してもよい。本明細書で説明又は図示された構成要素は、図示又は説明されていない付加的な入力又は出力を有してもよい。図示の要素又は構成要素はまた、いずれかのフィールドの並べ換え又はフィールドサイズの修正を含む種々の配列又は順序で構成することができる。本発明は、種々の処理を含むことができる。本発明の処理は、ハードウェア構成要素によって実行することができ、或いは、命令によってプログラムされた汎用又は特定用途向けプロセッサ又は論理回路に処理を実行させるのに使用することができる、コンピュータ可読命令において具現化することができる。代替として、処理は、ハードウェア及びソフトウェアの組合せによって実行することができる。本発明の一部は、コンピュータプログラム製品として提供することができ、このコンピュータプログラム製品は、本発明による処理を実行するようコンピュータ又は他の電子装置をプログラムするために使用することができるコンピュータプログラム命令が格納された非一時的なコンピュータ可読媒体を含むことができる。コンピュータ可読媒体は、限定ではないが、フロッピー登録商標ディスク、光学ディスク、CD-ROMコンパクトディスク読出し専用メモリ、及び磁気光学ディスク、ROM読出し専用メモリ、RAMランダムアクセスメモリ、EPROM消去可能プログラム可能読出し専用メモリ、EEPROM電気的消去可能プログラム可能読出し専用メモリ、磁気又は光学カード、フラッシュメモリ、又は電子命令を格納するのに適した他のタイプの媒体/コンピュータ可読媒体を含むことができる。更に、本発明はまた、コンピュータプログラム製品としてダウンロードすることができ、プログラムは、遠隔コンピュータから要求側コンピュータに転送することができる。本方法の多くは、その最も基本的な形態で説明しているが、本発明の基本的な範囲から逸脱することなく、方法のいずれかに処理を追加すること、又は方法のいずれかから処理を削除することができ、説明されたメッセージのいずれかに情報を追加すること、或いは説明されたメッセージのいずれかから情報を取り除くことができる。当業者であれば、多くの更なる修正及び適応を行い得ることは明らかであろう。特定の実施形態は、本発明を制限するためにではなく本発明を例証するために提供される。要素Aが要素Bに又は要素Bと結合されているとされる場合、要素Aは、要素Bに直接結合されるか、或いは、例えば要素Cを介して間接的に結合されてもよい。構成要素、特徴、構造、処理、又は特性Aが、構成要素、特徴、構造、処理、又は特性Bを生じさせると本明細書が記述している場合、AはBの少なくとも部分的な原因ではあるが、Bを生じさせるのを助ける少なくとも1つの他の構成要素、特徴、構造、処理、又は特性が存在してもよいことを意味する。本明細書が、構成要素、特徴、構造、処理、又は特性を含むことができる、含んでいてもよい、或いは含む可能性があると示す場合、その特定の構成要素、特徴、構造、処理、又は特性が必ずしも含まれることは必須ではない。本明細書が、1つのa又はan要素を示す場合、これは、説明される要素が1つだけ存在することを意味する訳ではない。実施形態は、本発明の実施構成又は実施例である。本明細書における実施形態、1つの実施形態、幾つかの実施形態、又は他の実施形態への言及は、実施形態に関して説明された特定の特徴、構造、又は特性が、少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれる訳ではないことを意味する。実施形態、1つの実施形態、又は幾つかの実施形態の種々の出現は、必ずしも全て同じ実施形態を示すものではない。本発明の例示的な実施形態の前述の説明において、本開示を簡素化し、本発明の種々の態様のうちの1つ又はそれ以上の理解を助ける目的で、本発明の種々の特徴は、本発明の単一の実施形態、図面、又は説明において互いにグループ化されることもあることを理解されたい。