基板上にゲート絶縁膜を介してゲート電極と半導体層が配置され、前記半導体層に接続してソース電極とドレイン電極が配置される薄膜トランジスタを2つ以上含み、少なくとも第一の薄膜トランジスタにおいて、前記ゲート電極が電気的に浮遊状態にあり、かつ、前記半導体層は前記基板面に対して垂直方向について、前記ゲート電極と前記ソース電極により挟まれる第1の重なり領域と前記ゲート電極と前記ドレイン電極により挟まれる第2の重なり領域を有し、少なくとも第二の薄膜トランジスタにおいて、前記ゲート電極が入力端子に接続され、かつ、前記半導体層は前記基板面に対して垂直方向について、前記ゲート電極と前記ソース電極により挟まれる第1の重なり領域と前記ゲート電極と前記ドレイン電極により挟まれる第2の重なり領域を有し、前記第一の薄膜トランジスタの前記ドレイン電極が電源線に接続され、前記第二の薄膜トランジスタの前記ドレイン電極が前記第一の薄膜トランジスタの前記ソース電極に接続され、前記第一の薄膜トランジスタの前記ソース電極及び前記第二の薄膜トランジスタの前記ドレイン電極が出力端子に接続される論理ゲートを含むことを特徴とする半導体装置。前記ゲート電極が前記半導体層よりも前記基板に近い側に配置され、前記ソース電極および前記ドレイン電極が前記半導体層よりも前記基板から遠い側に配置されることを特徴とする請求項1記載の半導体装置。前記ソース電極及び前記ドレイン電極は、チャネル幅方向に細長いパターンとして形成され、かつ、前記パターンからの引き出し線の線幅が、前記パターンのチャネル幅方向のパターン幅よりも狭いことを特徴とする請求項1記載の半導体装置。前記半導体層が金属酸化物材料よりなることを特徴とする請求項1記載の半導体装置。前記半導体層がIn、Ga、Zn、Sn、Alのいずれか、または複数を含有する金属酸化物材料よりなることを特徴とする請求項1記載の半導体装置。前記半導体層が、インジウムIn元素、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜In-Ga-Zn-O、亜鉛Zn元素および酸素元素を含む膜Zn-O、亜鉛Zn元素、すずSn元素および酸素元素を含む膜Zn-Sn-O、インジウムIn元素および酸素元素を含む膜In-O、ガリウムGa元素および酸素元素を含む膜Ga-O、インジウムIn元素、すずSn元素および酸素元素を含む膜In-Sn-O、すずSn元素および酸素元素を含む膜Sn-O、インジウムIn元素、亜鉛Zn元素および酸素元素を含む膜In-Zn-O、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜Ga-Zn-O、インジウムIn元素、ガリウムGa元素および酸素元素を含む膜In-Ga-O、アルミニウムAl元素、亜鉛Zn元素および酸素元素を含む膜Al-Zn-Oから選択されるいずれかの膜であることを特徴とする請求項1記載の半導体装置。基板上にゲート絶縁膜を介してゲート電極と半導体層が配置され、前記半導体層に接続してソース電極とドレイン電極とが配置される薄膜トランジスタを2つ以上含み、少なくとも第一の薄膜トランジスタにおいて、前記半導体層は前記ソース電極と前記ドレイン電極を結ぶ電流経路中に、前記基板面に対して垂直な方向について、前記ゲート電極と前記ソース電極と前記ドレイン電極のいずれとも重ならなず、かつ、前記ドレイン電極と電気的に接続される第1のオフセット領域を有し、少なくとも第二の薄膜トランジスタにおいて、前記半導体層は基板面に対して垂直な方向について、前記ゲート電極と前記ソース電極により挟まれる第1の重なり領域と前記ゲート電極と前記ドレイン電極により挟まれる第2の重なり領域を有し、前記第一の薄膜トランジスタの前記ゲート電極と前記ドレイン電極が電源線に接続され、前記第二の薄膜トランジスタの前記ドレイン電極が前記第一の薄膜トランジスタの前記ソース電極に接続され、前記第二の薄膜トランジスタの前記ゲート電極が入力端子に接続され、前記第一の薄膜トランジスタの前記ソース電極及び前記第二の薄膜トランジスタの前記ドレイン電極が出力端子に接続される論理ゲートを含むことを特徴とする半導体装置。前記第一の薄膜トランジスタは、前記半導体層内の前記ソース電極と前記ドレイン電極を結ぶ電流経路中に前記ゲート電極と前記ソース電極と前記ドレイン電極のいずれとも重ならなず、かつ、前記ソース電極と電気的に接続される第2のオフセット領域を更に有することを特徴とする請求項7記載の半導体装置。前記ゲート電極が前記半導体層よりも前記基板に近い側に配置され、前記ソース電極および前記ドレイン電極が前記半導体層よりも前記基板から遠い側に配置されることを特徴とする請求項7記載の半導体装置。前記半導体層が金属酸化物材料よりなることを特徴とする請求項7記載の半導体装置。前記半導体層がIn、Ga、Zn、Sn、Alのいずれか、または複数を含有する金属酸化物材料よりなることを特徴とする請求項7記載の半導体装置。前記半導体層が、インジウムIn元素、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜In-Ga-Zn-O、亜鉛Zn元素および酸素元素を含む膜Zn-O、亜鉛Zn元素、すずSn元素および酸素元素を含む膜Zn-Sn-O、インジウムIn元素および酸素元素を含む膜In-O、ガリウムGa元素および酸素元素を含む膜Ga-O、インジウムIn元素、すずSn元素および酸素元素を含む膜In-Sn-O、すずSn元素および酸素元素を含む膜Sn-O、インジウムIn元素、亜鉛Zn元素および酸素元素を含む膜In-Zn-O、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜Ga-Zn-O、インジウムIn元素、ガリウムGa元素および酸素元素を含む膜In-Ga-O、アルミニウムAl元素、亜鉛Zn元素および酸素元素を含む膜Al-Zn-Oから選択されるいずれかの膜であることを特徴とする請求項7記載の半導体装置。しかし、金属酸化物半導体の場合、抵抗値を自由に制御する不純物注入技術が未だ確立されていない。そのため、抵抗負荷型のインバータ素子の作製においては、チャネル層と同一の抵抗率を持つ、すなわち非常に抵抗率の高い半導体膜を負荷抵抗に用いる必要がある。そこで、抵抗負荷型のインバータにおいては、図2Bに示すように、駆動トランジスタの面積に対して負荷抵抗の面積が大きい構造を採用する必要がある。その結果、インバータ素子全体の面積が非常に大きくなる。なお、図2Bは概念図であり、実際の寸法を正確に反映しているわけではない。実際には、WL/WDの比は25程度になる。一方、酸化物薄膜トランジスタを用いて飽和負荷型のインバータを作製する場合、負荷トランジスタが大きな電流を流す。このため、駆動トランジスタについても、駆動能力の大きいものを用いる必要がある。すなわち、駆動トランジスタが、負荷トランジスタに対して十分に大きい駆動力を持つ必要がある。そこで、飽和負荷型のインバータにおいては、図3Bに示すように、駆動トランジスタの面積が、負荷トランジスタの面積に比して大きい構成を採用する必要がある。その結果、インバータ素子全体の面積が非常に大きくなる。なお、図3Bは概念図であり、実際の寸法を正確に反映しているわけではない。実際には、WL/WDの比は1/25程度になる。さらに、インバータ素子の動作電力、動作速度に関しては、以下のような問題がある。例えばRFIDRadioFrequencyIdentificationタグのような無線回路への応用を考える場合、その動作電力は無線により供給を受けることになる。このため、チップ全体を1mW程度以下で動作させなければならない。従って、RFID機能を実現する1000論理ゲート規模の回路の場合、1論理ゲート当たり1μW以下で動作させる必要がある。また、市販のリーダ読取装置により、RFIDタグから情報を読み取るには、論理回路を数kHz以上のクロック周波数で動かさなければならない。すなわち、クロック生成回路を論理ゲート10段程度で構成すると想定すると、論理ゲート1段当たりの動作周波数は、10kHz程度以上でなければならない。しかし、図4に示す通り、抵抗負荷型インバータや飽和負荷型インバータでは、これらの仕様の両方を同時に満たすことが難しい。この計測結果は、薄膜トランジスタのチャネル層CHNに酸化インジウムガリウム亜鉛In-Ga-Zn-Oを用い、電源電圧VDDを5V、チャネル長を現在一般的な薄膜トランジスタプロセスの最小加工寸法程度2μmとする場合について求めている。なお、チャネル幅の最小値は、同プロセスで確実に形状を形成できる程度の寸法4μmである。前述の説明は、酸化物薄膜トランジスタを用いて構成した論理回路を、RFIDに適用する場合について具体的に説明したが、この種の論理回路はアクティブマトリクス型ディスプレイの周辺回路ゲート線駆動回路などにも応用される。この周辺回路における要求仕様は、RFIDの要求仕様と同一ではない。しかし、小面積、低電力動作、高速動作の3要素は、RFIDの場合と同様に強く求められる。以上の通り、本発明が解決しようとする課題は、薄膜トランジスタにより構成され、小面積、低電力動作、高速動作が同時に満たす論理ゲートを提供することである。本発明は、上述のような事情に基づいてなされたものであり、本発明の目的は、薄膜トランジスタにより構成され、小面積、低電力動作、高速動作を同時に満たす論理ゲートを含む半導体装置の構成を提供することにある。特に、金属酸化物半導体をチャネル層に用いた薄膜トランジスタにより構成され、小面積、低電力動作、高速動作を同時に満たす論理ゲートを含む半導体装置の構成を提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。1本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の特徴を有する論理ゲートを含む。論理ゲートは、2つ以上の薄膜トランジスタにより構成される。各薄膜トランジスタは、ゲート絶縁膜を介してゲート電極と半導体層を配置した構成を有し、半導体層に接続するようにソース電極とドレイン電極が配置される。論理ゲートを構成する2つ以上の薄膜トランジスタのうち、少なくとも第一の薄膜トランジスタは、ゲート電極が電気的に浮遊floating状態にあり、かつ、そのチャネル層は基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第1の重なり領域とゲート電極とドレイン電極により挟まれる第2の重なり領域を有している。論理ゲートを構成する2つ以上の薄膜トランジスタのうち、少なくとも第二の薄膜トランジスタは、ゲート電極が入力端子に接続され、かつ、そのチャネル層は基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第1の重なり領域とゲート電極とドレイン電極により挟まれる第2の重なり領域を有している。第一の薄膜トランジスタのドレイン電極は電源線に接続され、第二の薄膜トランジスタのドレイン電極は第一の薄膜トランジスタのソース電極に接続される。また、第一の薄膜トランジスタのソース電極と第二の薄膜トランジスタのドレイン電極が出力端子に接続される。2本願において開示される発明のうち、別の代表的な実施の形態に示される半導体装置は、以下の特徴を有する論理ゲートを含む。論理ゲートは、2つ以上の薄膜トランジスタにより構成される。各薄膜トランジスタは、ゲート絶縁膜を介してゲート電極と半導体層を配置した構成を有し、半導体層に接続するようにソース電極とドレイン電極が配置される。論理ゲートを構成する2つ以上の薄膜トランジスタのうち、少なくとも第一の薄膜トランジスタは、そのチャネル層内のソース電極とドレイン電極を結ぶ電流経路中に基板面に対して垂直方向においてゲート電極とソース電極とドレイン電極のいずれとも重ならず、かつ、ドレイン電極と電気的に接続される第1のオフセット領域と、ゲート電極とソース電極とドレイン電極のいずれとも重ならず、かつ、ソース電極と電気的に接続される第2のオフセット領域を有している。論理ゲートを構成する2つ以上の薄膜トランジスタのうち、少なくとも第二の薄膜トランジスタは、そのチャネル層が基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第1の重なり領域とゲート電極とドレイン電極により挟まれる第2の重なり領域を有している。第一の薄膜トランジスタのゲート電極とドレイン電極は電源線に接続され、第二の薄膜トランジスタのドレイン電極は第一の薄膜トランジスタのソース電極に接続される。また、第二の薄膜トランジスタのゲート電極は入力端子に接続される。さらに、第一の薄膜トランジスタのソース電極と第二の薄膜トランジスタのドレイン電極が出力端子に接続される。本願において開示される発明によれば、小面積、低電力動作、高速動作を同時に満たす半導体装置を実現することができる。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記の数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には、同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図5~図11は、本実施の形態の半導体装置の構成、動作原理、製造工程を示す要部等価回路図、要部平面図、要部断面図、電気特性データである。なお、図6及び図9A~Hの要部断面図は図5BのA’-A部に対応し、図7の要部断面図は図5BのA-A部に対応する。構造説明まず、本実施の形態の半導体装置の等価回路図図5A、平面図図5B、断面図図6、図7、別の平面図図8を参照しつつ、本実施の形態の半導体装置の特徴的な構成を説明する。本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート/トップコンタクトのチャネルエッチ構造薄膜トランジスタである。ボトムゲート構造とは、チャネル層を形成する半導体膜チャネル層CHNよりも下層にゲート電極GEが配置されている構造をいう。トップコンタクト構造とは、チャネル層CHNよりも上層にソース電極SEおよびドレイン電極DEが配置されている構造をいう。チャネルエッチ構造とは、ソース電極SEとドレイン電極DEを加工するエッチングの際に、ソース電極SEとドレイン電極DE間の開口部を通してチャネル層CHNがエッチングにさらされる構造をいう。本実施の形態に係る論理ゲートインバータにおいては、図5Aに示すように、負荷トランジスタLTFTのゲート電極GEが電気的に浮遊floatingした状態となるように形成されている。駆動トランジスタDTFTのゲート電極GEは、入力端子INを兼ねており、信号線に接続されている。図5B及び図6に示すように、電源端子電極DDEは、負荷トランジスタLTFTのドレイン電極DEを兼ねており、出力端子電極OUTEは、負荷トランジスタLTFTのソース電極及び駆動トランジスタDTFTのドレイン電極を兼ねている。さらに、図5B及び図6に示すように、チャネル層CHNには、基板面に対して垂直方向において、浮遊状態のゲート電極浮遊ゲート電極GEとソース電極SEにより挟まれる重なり領域ソース側オーバラップOLSと、浮遊ゲート電極GEとドレイン電極DEにより挟まれる重なり領域ドレイン側オーバラップOLDが形成されている。これらのオーバラップ領域に形成される容量を、それぞれCOLS及びCOLDとすると、浮遊ゲート電極GEの電位VFGは、次式に従い制御される。VFG=0×COLSVDD/2×LVDD×COLD/COLSLCOLD...1ここで、Lはチャネル長を表わす。1式に従えば、例えばCOLS=COLDのとき、VFGは、VDD/2となる。図6に示すように、本実施の形態に係る論理ゲートは、基板SUBの主表面に配置される。具体的には、基板SUB上に配置されたゲート電極GEと、ゲート電極GE上にゲート絶縁膜GIFを介して配置された半導体膜であるチャネル層CHNと、その上に配置されたソース電極SE及びドレイン電極DEと、それらを被覆する形で配置された保護膜PASを有する。ソース電極SE及びドレイン電極DEは、ゲート電極GEとチャネル層CHNが基板面に対して垂直方向に重なっている領域範囲において、ゲート電極の幅方向に所定の間隔だけ離れて配置される。この所定の間隔の長さがチャネル長Lである。また、ゲート電極GEとソース電極SEが基板面に対して垂直方向に対向する重なっている領域部分が、ソース側オーバラップOLSである。また、ゲート電極GEとドレイン電極DEが基板面に対して垂直方向に対向する重なっている領域部分が、ドレイン側オーバラップOLDである。図5BのA-A断面は、例えば図7のようになる。図7に示すように、駆動トランジスタDTFTも負荷トランジスタLTFTと同じ断面構造を有している。すなわち、駆動トランジスタDTFTも、ソース側オーバラップOLS、ドレイン側オーバラップOLDを有している。因みに、駆動トランジスタDTFTのチャネル長L、ソース側オーバラップOLSの長さ、ドレイン側オーバラップOLDの長さは、いずれも負荷トランジスタLTFTのチャネル長L、ソース側オーバラップOLSの長さ、ドレイン側オーバラップOLDの長さと同一でも良いし、必要に応じて変更しても良い。図5Bに示す平面構造の場合、インバータを構成する負荷トランジスタLTFTのチャネル幅WLと駆動トランジスタDTFTのチャネル幅WDを最小にでき、理想的である。しかし、ゲート電極GEとソース電極SEの間及びゲート電極GEとドレイン電極DEの間に合わせずれが生じると、ソース側オーバラップOLS及びドレイン側オーバラップOLDに形成される容量が設計値からずれてしまう。すなわち、浮遊ゲート電極GEの電位VFGが、設計値からずれてしまう。例えばマスクがチャネル長方向にずれる場合、一方のオーバラップ長が長くなり、他方のオーバラップ長は短くなる。この結果、各オーバラップ領域の容量値が設計値からずれてしまう。そこで、ゲート電極GEとソース電極SEの間及びゲート電極GEとドレイン電極DEの間のマスク合わせが難しい場合に備え、負荷トランジスタLTFTとして図8に示すような構造を提案する。図8に示す構造は、ソース電極SEとドレイン電極DEを、それぞれチャネル幅方向に細長いパターンとして形成し、その引き出し線の線幅を電極パターンのチャネル幅方向の長さよりも狭く形成する。ここで、引き出し線とは、図6に示す断面図において、チャネル層CHNの両端部分に形成される段差を跨ぐように延びる配線をいう。または、図8においてy方向に延びる配線をいう。図8の場合、引き出し線は、各電極パターンの中央付近に接続されており、電極パターンと引き出し線がT字を形成している。もっとも、電極パターンと引き出し線の接続パターンは任意であり、電極パターンと引き出し線がL字やその他の形状を形成しても良い。この電極構造を採用する場合、ゲート電極GEとソース電極SEの間の重なり領域の長さとゲート電極GEとドレイン電極DEの重なり領域の長さは、常に、電極パターンのうちチャネル長方向の長さ短辺の長さとして規定される。すなわち、図8の構造の場合、マスクが基板面xy平面内でいずれの方向にずれたとしても、ゲート電極GEとソース電極SEのオーバラップ領域の面積とゲート電極GEとドレイン電極DEの間のオーバラップ領域の面積はいずれも変化を受け難くなる。このため、浮遊ゲート電極GEの電位VFGが設計値からずれ難くなる。なお、論理ゲートの各部位を構成する材料などについては、以下の製造方法説明の欄において詳細に説明する。製造方法説明次いで、本実施の形態の半導体装置の製造工程を示す断面図図9A~図9Hを参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。まず、基板SUBとして、例えばガラス基板を準備する。基板SUBには、ガラスの他、例えば石英、サファイア等からなる基板を用いることもできる。また、プラスチックフィルムや絶縁物で表面をコーティングされた金属フィルム等よりなる、いわゆるフレキシブル基板を用いてもよい。また、必要に応じ、ゲート電極GEが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。次いで、基板SUB上に、ゲート電極材料として導電性膜CD1を、例えばスパッタリング法などで堆積する図9A。この後、導電性膜CD1を所定の形状にパターニングし、ゲート電極GEを形成する図9B。導電性膜CD1には、例えばモリブデンMo、クロムCr、タングステンW、アルミニウムAl、銅Cu、チタンTi、ニッケルNi、銀Ag、金Au、プラチナPt、タンタルTa、亜鉛Znなどの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち数種の金属を合金として用いてもよい。また、前述した金属の単体層または合金層を積層した膜を用いても良い。また、ITO酸化インジウムスズ:In-Sn-O:IndiumTinOxideや酸化アルミニウム亜鉛Al-Zn-Oなどの導電性を有する金属酸化物を用いてもよい。また、窒化チタンTiNなどの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア電子、ホールが多く抵抗率の小さい半導体を用いてもよい。また、前述した金属化合物金属酸化物、金属窒化物や半導体と、金属合金を含むとの積層体を用いてもよい。この導電性膜CD1の成膜には、スパッタリング法の他、蒸着法やCVD化学気相成長:ChemicalVaporDeposition法などを用いることができる。また、パターニングは、フォトリソグラフィ技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。ここでは、例えばスパッタリング法によって、厚さ100nm程度のモリブデンMo膜を成膜した後、反応性イオンエッチングRIE:ReactiveIonEtchingによりモリブデン膜をパターニングし、基板SUB上にゲート電極GEを形成する。ゲート電極GEの形状上面から見た平面形状は、例えば図5Bに示すように、略矩形状をなす。次いで、ゲート電極GEの上面に、ゲート絶縁膜GIFとして酸化シリコンSiOx膜を形成する図9C。ゲート絶縁膜GIFの形成には、例えばCVD法などを使用する。この形態例の場合、酸化シリコン膜を100nm程度堆積する。酸化シリコン膜の他、酸化アルミニウムAlOx膜等の他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコンSiNx膜や窒化アルミニウムAlN膜などの無機絶縁膜、パリレンなどの有機絶縁膜を用いてもよい。もっとも、前述した酸化物膜を用いる方が、無機や有機の絶縁膜を用いる場合よりも好ましい。また、ゲート絶縁膜GIFの成膜方法には、前述したCVD法の他、スパッタリング法や塗布法などを用いてもよい。次いで、ゲート絶縁膜GIF上に、金属酸化物半導体膜OSCを形成する図9D。ここでは、例えば酸化インジウムガリウム亜鉛In-Ga-Zn-O膜を、例えばスパッタリング法を用いて5nm以上の膜厚で堆積する。金属酸化物半導体膜OSCには、前述した酸化インジウムガリウム亜鉛In-Ga-Zn-Oの他、酸化亜鉛Zn-O、酸化亜鉛すずZn-Sn-O、酸化インジウムIn-O、酸化ガリウムGa-O、ITOIn-Sn-O、酸化すずSn-O、酸化インジウム亜鉛In-Zn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-OなどのIn、Ga、Zn、Sn、Alのいずれか、または複数を含有する酸化物、およびそれらと他の金属の複合酸化物を用いることができる。金属酸化物半導体膜OSCはアモルファスまたは多結晶構造を有する。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLDPulsedLaserDeposition法、塗布法、印刷法などを用いることができる。なお、前述した金属酸化物材料は、スパッタリング法などによる成膜の際に酸素分圧を制御することにより、形成した膜において、導電性と半導体特性のどちらを顕在化させるかを制御することができる。すなわち、酸素分圧を増加させることにより膜中の酸素量が増え従って、キャリア電子量が減り、連続的に導電性から半導体特性に移行する。酸素分圧を減少させて導電性を高めた場合、前述したゲート電極GEや後述するソース電極SE、ドレイン電極DEの材料として使用可能となる。また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していない。しかしながら、これらの組成比については、所望の特性、例えば半導体膜であれば半導体特性、導電成膜であれば導電性を有する組成比であればよい。次いで、金属酸化物半導体膜OSCを素子分離のため島状に加工する図9E。例えば金属酸化物半導体膜OSC上にフォトレジスト膜を形成した後、露光、現像処理フォトリソグラフィを施し、所望の形状のフォトレジスト膜のみ残存させる。次いで、前述したフォトレジスト膜をマスクに、金属酸化物半導体膜OSCをウェットエッチング又はドライエッチングすることにより、所望の形状の金属酸化物半導体膜OSCを残存させ、チャネル層CHNを形成する。このチャネル層CHNの形状上面から見た平面形状は、例えば図5Bに示すように略矩形状に形成する。また、前述したチャネル層CHNは、ゲート電極GEと重なる領域を有する形状に形成される。次いで、チャネル層CHN上に導電性膜CD2を形成する図9F。導電性膜CD2は、例えばモリブデンMo、クロムCr、タングステンW、アルミニウムAl、銅Cu、チタンTi、ニッケルNi、銀Ag、金Au、プラチナPt、タンタルTa、亜鉛Znなどの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち数種の金属を合金として用いてもよい。また、前述した金属の単体層または合金層を積層した膜を用いても良い。また、ITO酸化インジウムスズIn-Sn-O:IndiumTinOxideや酸化アルミニウム亜鉛Al-Zn-Oなどの導電性を有する金属酸化物を用いてもよい。また、窒化チタンTiNなどの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア電子、ホールが多く抵抗率の小さい半導体を用いてもよい。また、前述した金属化合物金属酸化物、金属窒化物や半導体と、金属合金を含むとの積層体を用いてもよい。この導電性膜CD2の成膜には、スパッタリング法の他、蒸着法やCVD化学気相成長:ChemicalVaporDeposition法などを用いることができる。次いで、導電性膜CD2を、パターニングすることによりソース電極SEおよびドレイン電極DEを形成する図9G。このパターニングにおいては、フォトリソグラフィ技術を用いてフォトレジスト膜をソース電極SEおよびドレイン電極DEの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングまたはウェットエッチングにより行うことができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、前述した所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。このソース電極SEおよびドレイン電極DEの形状上面から見た平面形状は、例えば図5Bに示すように、それぞれ略矩形状であり、前述した重なり領域上において所定の間隔を置いて配置されている。次いで、ソース電極SE、ドレイン電極DE上に保護膜PASを形成する図9H。この保護膜PASには、例えばCVD法などにより形成した厚さ200nm程度の酸化シリコン膜SiOxを用いる。酸化シリコン膜の他、酸化アルミニウムAlOx膜などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコンSiNx膜や窒化アルミニウムAlN膜などの無機絶縁膜、パリレンなどの有機絶縁膜を用いてもよいが、前述した酸化膜を用いることがより好ましい。また、成膜方法としては、前述したCVD法の他、スパッタリング法や蒸着法、塗布法などを用いてもよい。以上の工程により、本実施の形態の薄膜トランジスタが略完成する。なお、上述のように負荷トランジスタLTFTのゲート電極GEの電位、すなわち負荷トランジスタLTFTを流れる電流は、チャネル長L、ソース側オーバラップOLSの長さ、ドレイン側オーバラップOLDの長さにより決まる。それらのパラメータは、ゲート電極GE、チャネル層CHN、ソース電極SE、ドレイン電極DEの加工に用いるフォトマスク上のレイアウトにより決まる。すなわち、これらのパラメータを適切に設計し、作製したフォトマスクを用いて製造することで所望の半導体装置が得られる。効果の説明次いで、本発明者の検討事項に基づき、本実施の形態の効果を詳細に説明する。ここでは、TFTのチャネル層CHNに酸化インジウムガリウム亜鉛In-Ga-Zn-Oを用い、電源電圧VDDを5Vとした場合の検討結果を例に用いて説明する。まず、従来方式である飽和負荷型インバータ図3A、Bについて説明する。この方式の場合、負荷トランジスタLTFTのゲート電極GEとドレイン電極DEを接続する。このため、両電極の電位は、電源電圧のVDDと等しくなる。例えば負荷トランジスタLTFTのチャネル長Lを2μm、負荷トランジスタLTFTのチャネル幅WLを4μmとする場合、負荷トランジスタLTFTのソース電極SEとドレイン電極DEの間に流れる電流は1.1μA程度となる図10。すなわち、論理ゲート1段当たり、5.5μW=5V×1.1μA程度の電力を消費する。また、負荷トランジスタLTFTを流れる電流値が大きくなる。このため、図11に示すように、負荷トランジスタLTFTのチャネル幅WLと駆動トランジスタDTFTのチャネル幅WDが同一すなわち、WL/WD=1である場合、入力電圧VINが5Vになったとしても出力電圧VOUTを0Vとすることができず、緩やかなインバータ特性VIN-VOUT特性しか得られない。同じく、図11に示す通り、飽和負荷型インバータにおいては、急峻なインバータ特性を得るためには、WL/WD<1/25としなければならない。すなわち、負荷トランジスタLTFTのチャネル幅WLを最小寸法の4μmとしても、駆動トランジスタDTFTのチャネル幅WDは100μm以上になってしまう図4。これは、前述したように、負荷トランジスタLTFTに流れる電流が大きいためである。入力電圧VINが5Vの場合に出力電圧VOUTを0Vにするには、この負荷トランジスタLTFTよりも電流駆動力の大きい駆動トランジスタDTFTを用いなければならない。これに対し、本実施の形態に係るインバータ浮遊ゲート型の負荷トランジスタを用いるインバータ。以下、浮遊ゲート型インバータともいう。においては、例えばソース側オーバラップOLSの長さとドレイン側オーバラップOLDの長さを同一にする場合、浮遊ゲート電極GEの電位VFGは、1式に従い、2.5V=VDD/2程度になる。例えば負荷トランジスタLTFTのチャネル長Lを2μm、負荷トランジスタLTFTのチャネル幅WLを4μmとする場合、負荷トランジスタLTFTのソース電極SEとドレイン電極DEの間を流れる電流は、170nAと程度となる図10。よって、消費電力は850nW=5V×170nA程度となる図4。また、負荷トランジスタLTFTを流れる電流が小さくなる結果、WL/WD=1とした場合でも、本実施の形態に係るインバータは、良好なインバータ特性を得ることができる図11。さらに、負荷トランジスタLTFTのチャネル幅WLと駆動トランジスタDTFTのチャネル幅WDの両方が4μmと小さくなった結果、負荷トランジスタLTFTおよび駆動トランジスタDTFTを通して充放電すべき容量も小さくなる。この結果、本実施の形態に係るインバータは、論理ゲート1段当たりの動作周波数を840kHz程度まで高めることができる図4。以上述べたように、本実施の形態の浮遊ゲート型インバータの場合には、負荷トランジスタLTFTのゲート電極GEを電気的に浮遊状態に形成し、ゲート電極GEとドレイン電極DEの間の容量結合とゲート電極GEとソース電極SEの間の容量結合により、このゲート電極GEの電位を制御することにより、負荷トランジスタLTFTを流れる電流値を適切な値に制御することができる。これにより、小面積な構成でインバータNOTのVIN-VOUT特性を急峻に変化させることができる上、低電力動作、高速動作を同時に満たすことが可能になる。以上の説明では、最も基本的な論理ゲートであるインバータNOTを用いたが、例えば図12Aに示すようにNOR回路を構成したり、図12Bに示すようにNAND回路を構成することもできる。これらの回路においても、本実施の形態の適用により、インバータの場合と全く同様の効果を得ることができる。なお、上述の説明の場合には、ボトムゲート/トップコンタクトのチャネルエッチ構造TFTを用いたが、図13に示すボトムゲート/トップコンタクトのチャネルプロテクト構造TFT、図14に示すボトムゲート/ボトムコンタクト構造TFTを用いても良い。ここで、チャネルプロテクト構造とは、チャネル層CHNの上面に絶縁膜よりなるチャネルプロテクト層PROが存在し、ソース電極SEとドレイン電極DEを加工するエッチングの際にソース電極SEとドレイン電極DEの間の開口部を通してチャネル層CHNがエッチングにさらされない構造のTFTのことをいう。また、ボトムコンタクトとは、チャネル層CHNよりも下層にソース電極SEとドレイン電極DEが配置されている構造をいう。また、図15に示すトップゲート/トップコンタクトのチャネルエッチ構造TFT、図16に示すトップゲート/トップコンタクトのチャネルプロテクト構造TFT、図17に示すトップゲート/ボトムコンタクト構造TFTを用いても良い。ここで、トップゲート構造とは、チャネル層CHNよりも上層にゲート電極GEが配置されている構造をいう。図15~17では、保護膜PASを省略しているが、他の構造と同様に保護膜PASを設けてもよい。また、図18及び図19に示すように、ソース電極SEとドレイン電極DEがチャネル層CHNと同一膜内に存在する構造を用いても良い。図18はボトムゲート構造の場合、図19はトップゲート構造の場合である。これらの構造においては、金属酸化物半導体膜OSCの一部領域のキャリア濃度を高めて低抵抗化し、ソース電極SEとドレイン電極DEを形成する。その方法としては、例えば不純物の注入、プラズマや高エネルギー粒子照射による酸素欠損の形成、水素の導入などが挙げられる。なお、これらの構造の製造方法は製造方法説明の欄において、図9を用いて説明したボトムゲート/トップコンタクトのチャネルエッチ構造の製造方法より容易に類推できるため、詳細の説明は省略する。さらに、以上の説明では、TFTのチャネル層CHNに金属酸化物半導体材料を適用した例を用いて説明したが、チャネル層CHNに用いる材料はその他の半導体材料であってもよい。例えばアモルファスシリコンや多結晶シリコンを用いても、全く同様の効果を得ることができる。多結晶シリコンを用いた場合については、CMOSを用いることなく、NMOSトランジスタのみ又はPMOSトランジスタのみで小面積、低電力、高速を同時に満たす論理ゲートを構成することができる。このため、製造工程をより簡略化することができる。また、チャネル層CHNの材料に有機半導体材料を用いても、全く同様の効果を得ることができる。有機半導体材料においては、P型材料、N型材料の両方の開発が進んでおり、2種類の材料を用いればCMOS論理ゲートを構成することも可能ではある。ただし、現状では、P型材料に比べてN型材料の性能移動度などが劣っている、このため、負荷トランジスタLTFTと駆動トランジスタDTFTのサイズを同程度にすることが難しい。また、P型材料とN型材料の2種類を用いる場合、半導体材料の成膜工程が2回になり、工程数が増加するという問題もある。すなわち、本実施の形態の論理ゲートを用いれば、有機半導体材料を用いた場合においても、工程数を増加することなく、小面積、低電力、高速を同時に満足する論理ゲートを構成することができる。有機半導体材料は、高性能を目指し様々なものが開発中である。アセン類ペンタセン系化合物、アントラセン系化合物など、チオフェン系化合物オリゴチオフェン、ジナフトチエノチオフェンなど、パイ共役ポリマー類などが現在代表的なものとして知られており、チャネル層CHNにはこれらの材料を用いればよい。薄膜トランジスタのチャネル層CHNに有機半導体材料を用いる場合、ボトムコンタクト構造を採用し、有機半導体材料の成膜に蒸着法、塗布法、印刷法などを用いることが多い。もっとも、本実施の形態は、これらの構造、成膜方法に限定されるものではない。また、ゲート絶縁膜GIFや保護膜PASは、製造方法説明の欄で述べた通りの材料、成膜方法を用いてもよいが、有機系絶縁膜材料を用い、塗布法などで成膜してもよい。なお、本実施の形態において、チャネル層CHNに金属酸化物半導体材料を用いる場合、NMOSトランジスタのみで論理ゲートを構成するが、チャネル層CHNに多結晶シリコンや有機半導体材料を用いる場合は、PMOSトランジスタのみで論理ゲートを構成することもできる。その場合、等価回路図、平面図、断面図は上述のものと同じであるが、使用電圧の極性が反対になる。実施の形態2以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図20及び21は、本実施の形態の半導体装置の構成、動作原理を示す要部等価回路図、要部平面図、要部断面図である。なお、図21の要部断面図は、図20BのB-B’部に対応する。構造説明本実施の形態の半導体装置の等価回路図図20A、平面図図20B、断面図図21を参照しつつ、本実施の形態の半導体装置の特徴的な構成について説明する。本実施の形態の半導体装置は、TFTを有する。このTFTは、いわゆるボトムゲート/トップコンタクトのチャネルエッチ構造TFTである。図20Aに示すように、本実施の形態の構成では、負荷トランジスタLTFTと出力端子OUT、負荷トランジスタLTFTと電源端子DDとの間に抵抗素子が挿入される。この抵抗素子は、図20Bに示すように、負荷トランジスタLTFTのゲート電極GEと出力端子電極OUTEとの間にソース側オフセットOSSを設け、ゲート電極GEと電源線電極DDEとの間にドレイン側オフセットOSDを設けることにより実現される。図21に示すように、出力端子電極OUTEは負荷トランジスタLTFTのソース電極SEを兼ねており、電源線電極DDEは負荷トランジスタLTFTのドレイン電極DEを兼ねている。また、負荷トランジスタLTFTのゲート電極GEは、電源線電極DDEと接続される。オフセット領域OSSは、基板面に対して垂直方向について、ゲート電極GEとソース電極SEとドレイン電極DEのいずれとも重なっておらず、かつ、ソース電極SEと電気的に接続されるチャネル領域の一部分をいう。一方、オフセット領域OSDは、基板面に対して垂直方向について、ゲート電極GEとソース電極SEとドレイン電極DEのいずれとも重なっておらず、かつ、ドレイン電極DEと電気的に接続されるチャネル領域の一部分をいう。この構成において、オフセット領域OSS及びOSDは、電源電圧VDDが印加されたゲート電極GEの直上のチャネル領域に比べて高抵抗であり、抵抗素子として機能する。その結果、オフセット領域OSS及びOSDが存在しない場合に比べ、負荷トランジスタLTFTを流れる電流を小さくすることができる。なお、ソース側オフセットOSSの長さとドレイン側オフセットOSDの長さは同一であってもよいし、必要に応じて一方を他方よりも大きくしてもよいし、或いは一方しか設けなくてもよい。ソース電極SEよりもドレイン電極DEの方が電極の電位が高い。このため、ドレイン電極DEの近傍の半導体材料の抵抗値の方が、ソース電極SEの近傍の半導体材料の抵抗値よりも小さくなる。すなわち、ソース側オフセットOSSの長さとドレイン側オフセットOSDの長さが同一であったとしても、ドレイン側オフセットOSDの抵抗値の方が小さくなる。従って、負荷トランジスタLTFTを流れる電流をあまり小さくしたくない場合は、例えばソース側オフセットOSSは設けず、ドレイン側オフセットOSDのみで調整を行なうこともできる。インバータのB-B’断面は、例えば図21のようになり、本実施の形態の論理ゲートは、基板SUBの主表面に配置される。具体的には、基板SUB上に配置されたゲート電極GEと、ゲート電極GE上にゲート絶縁膜GIFを介して配置された半導体膜であるチャネル層CHNと、その上に配置されたソース電極SEおよびドレイン電極DEと、それらを被覆する形で配置された保護膜PASを有する。負荷トランジスタLTFTのソース電極SE及びドレイン電極DEは、チャネル層CHN上において、所定の間隔を置いて配置されている。この所定の間隔の内、ゲート電極GEの直上の長さがチャネル長L、ゲート電極GEとソース電極SEとのオフセットがソース側オフセットOSS、ゲート電極GEとドレイン電極DEとのオフセットがドレイン側オフセットOSDである。駆動トランジスタDTFTは、実施の形態1と同様、ゲート電極GEとソース電極SE、ゲート電極GEとドレイン電極DEの間にオーバラップ領域OLD及びOLSを有する通常の構造のTFTである。なお、論理ゲートの各部位を構成する材料や製造方法については、実施の形態1の製造方法説明の欄と同一であるため、説明を省略する。効果の説明次いで、本発明者の検討事項に基づき本実施の形態の効果を詳細に説明する。例えば電源電圧VDDを5Vとする場合、負荷トランジスタLTFTを流れる電流とオフセット長との関係を図22に示す。縦軸が電流量であり、横軸がオフセット長である。ここでは、チャネル層CHNにIn-Ga-Zn-Oを用い、ソース側オフセットOSSとドレイン側オフセットOSDの長さが同一であるものとする。図22に示すように、オフセット長の制御により、負荷トランジスタLTFTに流れる電流値を制御することができる。従って、実施の形態1の場合と全く同様に、負荷トランジスタLTFTのチャネル幅WLと駆動トランジスタDTFTのチャネル幅WDの両方を4μm程度としても、インバータなどの論理ゲートの入力電圧VIN-出力電圧VOUT特性を急峻に変化させることができる上、小面積、低電力動作、高速動作を同時に満たすことが可能になる。なお、上述の説明では、ボトムゲート/トップコンタクトのチャネルエッチ構造TFTを用いる場合について説明したが、図13に示すボトムゲート/トップコンタクトのチャネルプロテクト構造TFT、図14に示すボトムゲート/ボトムコンタクト構造TFTを用いても良い。また、図15に示すトップゲート/トップコンタクトのチャネルエッチ構造TFT、図16に示すトップゲート/トップコンタクトのチャネルプロテクト構造TFT、図17に示すトップゲート/ボトムコンタクト構造TFTを用いても良い。図15~17では、保護膜PASを省略しているが、他の構造と同様、保護膜PASを設けてもよい。また、図18及び図19に示すように、ソース電極SE、ドレイン電極DEがチャネル層CHNと同一膜内に存在する構造を用いても良い。図18がボトムゲート構造の場合であり、図19がトップゲート構造の場合である。これらの構造においては、金属酸化物半導体膜OSCの一部領域のキャリア濃度を高めて低抵抗化し、ソース電極SE、ドレイン電極DEを形成する。その方法には、例えば不純物を注入する方法、プラズマや高エネルギー粒子を照射して酸素欠損を形成する方法、水素を導入する方法などが挙げられる。なお、これらの構造の製造方法は製造方法説明の欄において、図9を用いて説明したボトムゲート/トップコンタクトのチャネルエッチ構造の製造方法より容易に類推できるため、詳細の説明は省略する。さらに、以上の説明では、TFTのチャネル層CHNに金属酸化物半導体材料を適用した例を用いて説明したが、チャネル層CHNに用いる材料はその他の半導体材料であってもよい。例えばアモルファスシリコンや多結晶シリコンを用いても、全く同様の効果を得ることができる。多結晶シリコンを用いる場合には、CMOSトランジスタを用いることなく、NMOSトランジスタのみ又はPMOSトランジスタのみで小面積、低電力、高速を並立する論理ゲートを構成できるため、製造工程を簡略化することができる。また、チャネル層CHNの材料に有機半導体材料を用いても、全く同様の効果を得ることができる。有機半導体材料においては、P型材料、N型材料の両方の開発が進んでおり、2種類の材料を用いれば、CMOS論理ゲートを構成することも可能である。ただし、現状では、P型材料に比べてN型材料の性能移動度などが劣っているため、負荷トランジスタLTFTと駆動トランジスタDTFTのサイズを同程度にすることが難しい。また、P型材料とN型材料の2種類を用いる場合、半導体材料の成膜工程が2回になり、工程数が増加するという問題もある。すなわち、本実施の形態の論理ゲートを用いれば、有機半導体材料を用いた場合においても、工程数を増加することなく、小面積、低電力、高速を同時に満たす論理ゲートを構成することができる。有機半導体材料は、高性能を目指し様々なものが開発中である。アセン類ペンタセン系化合物、アントラセン系化合物など、チオフェン系化合物オリゴチオフェン、ジナフトチエノチオフェンなど、パイ共役ポリマー類などが現在代表的なものとして知られており、チャネル層CHNにはこれらの材料を用いればよい。薄膜トランジスタのチャネル層CHNに有機半導体材料を用いる場合、ボトムコンタクト構造を採用し、有機半導体材料の成膜に蒸着法、塗布法、印刷法などを用いることが多いが、本実施の形態はこれらの構造、成膜方法に限定されるものではない。また、ゲート絶縁膜GIFや保護膜PASは、製造方法説明の欄で述べた通りの材料、成膜方法を用いてもよいが、有機系絶縁膜材料を用い、塗布法などで成膜してもよい。なお、本実施の形態において、チャネル層CHNに金属酸化物半導体材料を用いる場合には、NMOSトランジスタのみで論理ゲートを構成するが、チャネル層CHNに多結晶シリコンや有機半導体材料を用いる場合は、PMOSトランジスタのみで論理ゲートを構成することもできる。その場合、等価回路図、平面図、断面図は上述のものと同じであるが、使用電圧の極性が反対になる。実施の形態3上述の実施の形態1及び2で説明した薄膜トランジスタの適用例に制限はないが、例えば液晶表示装置などの電気光学装置に用いられるアクティブマトリクス駆動方式に対応した基板アレイ基板に適用することができる。図23は、アクティブマトリクス駆動方式に対応したアレイ基板の構成を示す要部回路図である。また、図24は、アクティブマトリクス駆動方式に対応したアレイ基板の画素構成を示す要部平面図である。図23に示すように、アレイ基板上には、表示部表示領域内のy方向に延びる複数のデータ線DLソース線と、x方向に延びる複数のゲート線GLとが形成されている。各画素は、データ線DLとゲート線GLの各交点にマトリクス状に複数配置される。図23の画素は、画素電極PEと薄膜トランジスタTFTを有している。例えばデータ線DLは、データ線駆動回路DDCXドライバにより駆動され、また、ゲート線GLは、ゲート線駆動回路GDCYドライバにより駆動される。図24に示すように、例えば、薄膜トランジスタTFTのゲート電極部は、X方向に延在するゲート線GLと接続される。ここでは、ゲート電極GEとゲート線GLが一体となっている。ゲート電極GE部の上層には、ゲート絶縁膜GIFを介して半導体チャネル層CHN膜が配置され、このチャネル層CHNの図中左側にソース電極SE、図中右側にドレイン電極DEが配置されている。ソース電極SEは、Y方向に延在するデータ線DLと接続され、ドレイン電極DEは、画素電極PEと接続されている。なお、データ線DLとソース電極SEを一体としてもよい。図24中の薄膜トランジスタTFTには、一例としてボトムゲート/トップコンタクトのチャネルエッチ構造の薄膜トランジスタを用いているが、他の構造を用いてもよい。このようなアレイ基板と対向電極が形成された対向基板との間に液晶を封止することにより、液晶表示装置が形成される。液晶表示装置においては、ゲート線GLに走査信号が供給されると、薄膜トランジスタTFTがオンし、このオンされた薄膜トランジスタTFTを通して、図中y方向に延在するデータ線DLからの映像信号画素信号が画素電極PEに供給される。よって、ゲート線GLとデータ線DLによって選択された画素部が、映像信号に応じた透過レベルの表示状態となる。なお、本実施の形態では、画素を構成する薄膜トランジスタTFTに前述した実施の形態1又は実施の形態2で説明した駆動トランジスタDTFTと同構造の薄膜トランジスタを適用し、前述のデータ線駆動回路DDCやゲート線駆動回路GDC中の論理回路に、実施の形態1又は実施の形態2の論理ゲートを使用する。データ線駆動回路DDCやゲート線駆動回路GDCは、複数の論理ゲートを含んで構成される。アレイ基板は、液晶表示装置のみならず、有機ELElectroLuminescence表示装置などの他の表示装置にも広く適用可能である。また、アレイ基板の構成において画素電極PEを記憶素子例えばキャパシタとし、記憶装置として用いてもよい。実施の形態4前述の実施の形態1又は実施の形態2で説明した薄膜トランジスタの適用例に制限はない。当該薄膜トランジスタは、例えばRFIDRadioFrequencyIdentificationタグに適用することができる。図25は、RFIDタグの構成を示すブロック図である。図25に示すように、RFIDタグは、アンテナ共振回路AR、整流回路RCT、論理回路LOG及び変調回路MODを有している。この構成を有するRFIDタグは、リーダライタRWとの間で、例えば周波数が13.56MHzの送受信信号のやり取りを行なう。例えばリーダライタRWから送信されたAC送信信号は、RFIDタグのアンテナ共振回路ARで受信された後、整流回路RCTでDC信号に変換される。その後、整流回路RCTで変換されたDC信号は論理回路LOGで処理され、処理結果が論理回路LOG内にあるメモリに保存される。この手順により、リーダライタRWは、RFIDタグに情報を書き込む。一方、リーダライタRWがRFIDタグに記憶されている情報を読み出す場合、論理回路LOG内のメモリにアクセスし、当該メモリに記憶されている情報を取り出す。取り出された情報は、変調回路MODに与えられる。変調回路MODは、取り出された情報によりアンテナ共振回路ARのインピーダンスを変化させ、アンテナ共振回路ARから信号を送信する。この送信信号がリーダライタRWにより受信されることで、RFIDタグに記憶されている情報が読み出される。本実施の形態では、このRFIDタグの特に論理回路LOGを、前述の実施の形態1又は実施の形態2で説明した論理ゲートを用いて構成する。その結果、論理回路LOGが小面積、低電力、高速になり、RFIDタグの特性向上を図ることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。