"行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、前記データ線対をプリチャージするプリチャージ回路と、前記データ線対の電位差を増幅するセンスアンプと、プリチャージ後の前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位に基づいて、当該センスアンプを駆動する電流を制御する制御回路と、を備えた半導体記憶装置。前記所定期間経過後の前記データ線対の電位には、前記センスアンプの増幅動作により過渡的に変化している当該データ線対の電位が含まれることを特徴とする請求項1に記載の半導体記憶装置。前記制御回路は、前記所定期間経過後の前記データ線対の電位が基準電位に達しているか否かに基づいて、前記センスアンプを駆動する電流を制御することを特徴とする請求項1又は2に記載の半導体記憶装置。前記制御回路は、前記データ線対の電位が基準電位に達しているか否かを検出し、検出結果を出力する電位検出回路と、前記所定期間経過後の前記検出結果を保持する保持回路と、前記センスアンプを駆動する電流を制御するための制御信号を前記保持回路に保持された検出結果に応じて出力する駆動回路と、を備えた請求項1~3のいずれか一項に記載の半導体記憶装置。前記電位検出回路は、第1インバータによって構成され、前記基準電位は、第1インバータの論理閾値電圧に基づいて決定されることを特徴とする請求項4に記載の半導体記憶装置。前記保持回路は、前記電位検出回路によって検出された検出結果を保持信号に同期して保持するラッチ回路であることを特徴とする請求項4又は5に記載の半導体記憶装置。前記保持回路は、保持信号と前記電位検出回路の検出結果との否定論理積を出力する第1NAND回路と、前記第1NAND回路の出力と第2NAND回路の出力との否定論理積を出力する第3NAND回路と、前記第3NAND回路の出力とリセット信号との否定論理積を出力する前記第2NAND回路と、を備えた請求項4~6のいずれか一項に記載の半導体記憶装置。前記保持回路は、出力をハイインピーダンス状態にするか、前記電位検出回路の検出結果を論理反転して出力するか、が保持信号に基づいて制御されるトライステートインバータと、前記トライステートインバータの出力端子の電位を論理反転して出力する第2インバータと、前記トライステートインバータと前記第2インバータとの間のノードと、第1電源端子と、の間に設けられ、リセット信号に基づいてオンオフが制御される第1トランジスタと、前記ノードと第2電源端子との間に設けられた容量素子と、を備えた請求項4~6のいずれか一項に記載の半導体記憶装置。前記容量素子は、ソース及びドレインが第2電源端子に接続され、ゲートが前記トライステートインバータと前記第2インバータとの間のノードに接続された第2トランジスタであることを特徴とする請求項8に記載の半導体記憶装置。前記センスアンプは、入力端子が一方のデータ線に接続され、出力端子が他方のデータ線に接続され、第1及び第2電源端子間に設けられた第3インバータと、入力端子が他方のデータ線に接続され、出力端子が一方のデータ線に接続され、第1及び第2電源端子間に設けられた第4インバータと、前記第1インバータと第2電源端子との間に設けられ、前記制御回路から出力される制御信号に基づいて導通状態が制御される第1駆動用トランジスタと、前記第2インバータと第2電源端子との間に設けられ、前記制御信号に基づいて導通状態が制御される第2駆動用トランジスタと、前記第1及び前記第2駆動用トランジスタ間に設けられた抵抗素子と、を備えた請求項1~9のいずれか一項に記載の半導体記憶装置。前記抵抗素子は、MOSトランジスタであることを特徴とする請求項10に記載の半導体記憶装置。前記抵抗素子は、ポリシリコン抵抗であることを特徴とする請求項10に記載の半導体記憶装置。前記センスアンプは、入力端子が一方のデータ線に接続され、出力端子が他方のデータ線に接続され、第1及び第2電源端子間に設けられた第3インバータと、入力端子が他方のデータ線に接続され、出力端子が一方のデータ線に接続され、第1及び第2電源端子間に設けられた第4インバータと、前記第1インバータと第2電源端子との間に設けられ、前記制御回路から出力される制御信号に基づいて導通状態が制御される第1駆動用トランジスタと、前記第2インバータと第2電源端子との間に設けられ、前記制御信号に基づいて導通状態が制御される第2駆動用トランジスタと、前記第1駆動用トランジスタと並列に設けられ、センスアンプ活性化信号に基づいて導通状態が制御される第3駆動用トランジスタと、前記第2駆動用トランジスタと並列に設けられ、センスアンプ活性化信号に基づいて導通状態が制御される第4駆動用トランジスタと、を備えた請求項1~9のいずれか一項に記載の半導体記憶装置。前記第1及び前記第2駆動用トランジスタ間に設けられた抵抗素子をさらに備えた請求項13に記載の半導体記憶装置。前記抵抗素子は、MOSトランジスタであることを特徴とする請求項14に記載の半導体記憶装置。前記抵抗素子は、ポリシリコン抵抗であることを特徴とする請求項14に記載の半導体記憶装置。行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、前記データ線対をプリチャージするプリチャージ回路と、前記データ線対の電位差を増幅するセンスアンプと、前記センスアンプを駆動する電流を制御する制御回路と、を備えた半導体記憶装置の制御方法であって、前記プリチャージ回路により前記データ線対を所定電位にプリチャージし、前記センスアンプによりプリチャージ後の前記データ線対の電位差の増幅を開始し、前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位を前記制御回路により検出し、前記制御回路によって検出された前記所定期間経過後の前記データ線対の電位に基づいて前記センスアンプを駆動する電流を制御する、半導体記憶装置の制御方法。前記所定期間経過後の前記データ線対の電位には、前記センスアンプの増幅動作により過渡的に変化している当該データ線対の電位が含まれることを特徴とする請求項17に記載の半導体記憶装置の制御方法。特許文献2に開示された技術では、通常の電源電圧Vddに加え、電源電圧Vddから電圧Voffだけ降下させた追加の電源電圧Vdd-Voffが必要となる。そのため、追加の電源端子を設ける必要が生じ、設計制約を満たす設計が困難になるという問題があった。このように、関連する技術では、センスアンプのオフセット電圧を低減しようとした場合、設計制約を満たす設計が困難になるという問題があった。本発明にかかる半導体記憶装置は、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、前記データ線対をプリチャージするプリチャージ回路と、前記データ線対の電位差を増幅するセンスアンプと、プリチャージ後の前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位に基づいて、当該センスアンプを駆動する電流を制御する制御回路と、を備える。本発明にかかる半導体記憶装置の制御方法は、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、前記データ線対をプリチャージするプリチャージ回路と、前記データ線対の電位差を増幅するセンスアンプと、前記センスアンプを駆動する電流を制御する制御回路と、を備えた半導体記憶装置の制御方法であって、前記プリチャージ回路により前記データ線対を所定電位にプリチャージし、前記センスアンプによりプリチャージ後の前記データ線対の電位差の増幅を開始し、前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位を前記制御回路により検出し、前記制御回路によって検出された前記所定期間経過後の前記データ線対の電位に基づいて前記センスアンプを駆動する電流を制御する。上述のような回路構成により、設計制約を満たす設計を困難にさせることなく、オフセット電圧を抑制することができる。本発明により、設計制約を満たす設計を困難にさせることなく、オフセット電圧を抑制することが可能な半導体記憶装置を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる半導体記憶装置1を示すブロック図である。本実施の形態にかかる半導体記憶装置1は、設計制約を満たす設計を困難にさせることなく、センスアンプのオフセット電圧を低減できることを特徴とする。なお、以下の説明では、半導体記憶装置1がSRAMである場合を例に説明する。図1に示すように、半導体記憶装置1は、メモリセルアレイ11と、プリチャージ回路12_0~12_n-1nは自然数と、カラムセレクタ13と、プリチャージ回路14と、センスアンプ回路センスアンプ15と、制御回路16と、を備える。メモリセルアレイ11は、行列状に配置されたm×nmは自然数個のメモリセルによって構成される。0行目に配置されたメモリセル群は、ワード線WL0に接続される。同様にして、1~m-1行目に配置されたメモリセル群は、それぞれワード線WL1~WLm-1に接続される。また、0列目に配置されたメモリセル群は、ビット線対BLT0,BLB0に接続される。同様にして、1~n-1列目に配置されたメモリセル群は、それぞれビット線対BLT1,BLB1~BLTn-1,BLBn-1に接続される。プリチャージ回路12_0~12_n-1は、それぞれビット線対BLT0,BLB0~BLTn-1,BLBn-1に接続される。プリチャージ回路12_0~12_n-1は、プリチャージ信号PCに応じてそれぞれビット線対BLT0,BLB0~BLTn-1,BLBn-1を所定の電位にプリチャージする。例えば、プリチャージ回路12_0~12_n-1は、プリチャージ信号PCがLレベル接地電圧VSSの電圧レベルの場合に、それぞれビット線対BLT0,BLB0~BLTn-1,BLBn-1をHレベル電源電圧VDDの電圧レベルにプリチャージする。カラムセレクタ13は、ビット線対BLT0,BLB0~BLTn-1,BLBn-1と接続されている。カラムセレクタ13は、nビットのカラム選択信号YSn-1:0に基づいて、ビット線対BLT0,BLB0~BLTn-1,BLBn-1のうち何れか一対を選択し、選択したビット線対とデータ線対DLT,DLBとを導通させる。センスアンプ回路15は、センスアンプ活性化信号SAE0に応じて活性化されるか否かが制御される。そして、センスアンプ回路15は、活性化されている場合、データ線対DLT,DLBの電位差を増幅する。センスアンプ回路15には、例えば、ラッチ型のセンスアンプ回路が用いられる。プリチャージ回路14は、データ線対DLT,DLBに接続される。プリチャージ回路14は、プリチャージ信号SPCに応じてデータ線対DLT,DLBを所定の電位にプリチャージする。換言すると、プリチャージ回路14は、プリチャージ信号SPCに応じてセンスアンプ回路15の入力端子IN,INBを所定の電位にプリチャージする。例えば、プリチャージ回路14は、プリチャージ信号SPCがLレベルの場合にデータ線対DLT,DLBをHレベルにプリチャージする。制御回路16は、データ線対DLT,DLBの電位に応じた出力データDOを出力する。さらに、制御回路16は、プリチャージ後のデータ線対DLT,DLBの電位差がセンスアンプ回路15によって増幅され始めてから所定期間経過後のデータ線対DLT,DLBの電位を検出し、その検出結果に応じた制御信号SAE1,SAE2を出力する。この所定期間経過後のデータ線対DLT,DLBの電位には、センスアンプ回路15の増幅動作により過渡的に変化しているデータ線対DLT,DLBの電位が含まれる。なお、制御回路16には、リセット信号RSB、検出結果保持信号保持信号LE及びセンスアンプ活性化信号SAE0が入力される。制御回路16の詳細については後述する。図2は、プリチャージ回路14及びセンスアンプ回路15の具体的構成例を示す図である。プリチャージ回路14は、トランジスタMP21~MP23を有する。本実施の形態では、トランジスタMP21~MP23がPチャネルMOSトランジスタである場合を例に説明する。トランジスタMP21~MP23の各ゲートにはプリチャージ信号SPCが印加される。トランジスタMP21は、電源電圧VDDの供給される高電位側電源端子第1電源端子。以下、VDDと称すとデータ線DLTとの間に設けられる。トランジスタMP22は、高電位側電源端子VDDとデータ線DLBとの間に設けられる。トランジスタMP23は、データ線DLTとデータ線DLBとの間に設けられる。プリチャージ信号SPCがLレベルの場合、トランジスタMP21~MP23は何れもオンする。それにより、データ線対DLT,DLBは何れもHレベルにプリチャージされる。センスアンプ回路15は、トランジスタMP24,MP25と、トランジスタMN21と、トランジスタMN22と、トランジスタ第1駆動用トランジスタMN23と、トランジスタ第2駆動用トランジスタMN24と、トランジスタ第3駆動用トランジスタMN25と、トランジスタ第4駆動用トランジスタMN26と、を備える。本実施の形態では、トランジスタMP24,MP25がPチャネルMOSトランジスタであって、トランジスタMN21~MN26がNチャネルMOSトランジスタである場合を例に説明する。トランジスタMP24では、ソースが高電位側電源端子VDDに接続され、ドレインがノードN1に接続され、ゲートがノードN2に接続される。トランジスタMP25では、ソースが高電位側電源端子VDDに接続され、ドレインがノードN2に接続され、ゲートがノードN1に接続される。ノードN1は、さらにデータ線DLTに接続される。ノードN2は、さらにデータ線DLBに接続される。トランジスタMN21では、ソースがノードN3に接続され、ドレインがノードN1に接続され、ゲートがノードN2に接続される。トランジスタMN22では、ソースがノードN4に接続され、ドレインがノードN2に接続され、ゲートがノードN1に接続される。つまり、トランジスタMP24,MN21からなる第1のインバータと、トランジスタMP25,MN22からなる第2のインバータと、を交差接続することにより、ラッチ回路が構成される。トランジスタMN23では、ソースが接地電圧VSSの供給される低電位側電源端子第2電源端子。以下、VSSと称すに接続され、ドレインがノードN3に接続され、ゲートに制御回路16から出力された制御信号SAE1が印加される。トランジスタMN24では、ソースが低電位側電源端子VSSに接続され、ドレインがノードN4に接続され、ゲートに制御回路16から出力された制御信号SAE2が印加される。トランジスタMN25では、ソースが低電位側電源端子VSSに接続され、ドレインがノードN3に接続され、ゲートにセンスアンプ活性化信号SAE0が印加される。トランジスタMN26では、ソースが低電位側電源端子VSSに接続され、ドレインがノードN4に接続され、ゲートにセンスアンプ活性化信号SAE0が印加される。センスアンプ活性化信号SAE0がLレベルの場合、トランジスタMN25,MN26はオフする。また、このときの制御信号SAE1,SAE2はLレベルを示す後述。それにより、トランジスタMN21,MN22の各ソースと低電位側電源端子VSSとは非導通状態となる。つまり、センスアンプ回路15は非活性化される。一方、センスアンプ活性化信号SAE0がHレベルの場合、トランジスタMN25,MN26はオンする。それにより、トランジスタMN21,MN22の各ソースと低電位側電源端子VSSとは導通する。つまり、センスアンプ回路15は活性化される。このとき、センスアンプ回路15は、ノードN1,N2、即ち、データ線対DLT,DLBの電位差を増幅する。さらに、センスアンプ活性化信号SAE0がHレベルの場合に制御信号SAE1がHレベルになると、トランジスタMN25に加えトランジスタMN23もオンする。そのため、トランジスタMN21のソース-ドレイン間に流れる電流ドレイン電流は、トランジスタMN25のみがオンしている場合よりも大きくなる。同様に、センスアンプ活性化信号SAE0がHレベルの場合に制御信号SAE2がHレベルになると、トランジスタMN26に加えトランジスタMN24もオンする。そのため、トランジスタMN22のソース-ドレイン間に流れる電流ドレイン電流は、トランジスタMN26のみがオンしている場合よりも大きくなる。図3は、制御回路16を示すブロック図である。制御回路16は、電位検出回路3132と、検出結果保持回路保持回路33,34と、センスアンプ駆動回路駆動回路35,36と、出力回路37と、を有する。出力回路37は、データ線対DLT,DLBの電位に応じた論理値の出力データDOを出力する。例えば、データ線DLTの電位がデータ線DLBの電位よりも高い場合、出力回路37はHレベルの出力データDOを出力する。一方、データ線DLTの電位がデータ線DLBの電位よりも低い場合、出力回路37はLレベルの出力データDOを出力する。なお、出力回路37は、データ線対DLT,DLBの電位に代えて、電位検出回路31,32の各出力結果検出結果に応じた出力データDOを出力する構成としても良い。電位検出回路31,32は、それぞれデータ線対DLT,DLBの電位が所定値以上であるか否かを検出し、その検出結果を出力する。検出結果保持回路33,34は、検出結果保持信号LEの立ち下がりに同期して、それぞれ電位検出回路31,32からの検出結果を保持する。センスアンプ駆動回路35,36は、センスアンプ活性化信号SAE0に応じて活性化されるか否かが制御される。そして、センスアンプ駆動回路35,36は、活性化されている場合、それぞれ検出結果保持回路33,34に保持されている検出結果に応じた制御信号SAE1,SAE2を出力する。図4は、制御回路16の具体的構成例を示す図である。図4に示すように、電位検出回路31は、インバータ第1インバータ41を有する。電位検出回路32は、インバータ第1インバータ42を有する。検出結果保持回路33は、否定論理積回路第1NAND回路。以下、NANDと称す43と、NAND第2NAND回路44と、NAND第3NAND回路45と、を有する。検出結果保持回路34は、NAND第1NAND回路46と、NAND第2NAND回路47と、NAND第3NAND回路48と、を有する。センスアンプ駆動回路35は、インバータ4951と、NAND50と、を有する。センスアンプ駆動回路36は、インバータ52,54と、NAND53と、を有する。出力回路37は、NAND55と、インバータ56と、を有する。電位検出回路31において、インバータ41は、データ線DLTの電位が論理閾値電圧VT以上の場合に、Lレベルの検出結果を出力し、データ線DLTの電位が論理閾値電圧VT未満の場合に、Hレベルの検出結果を出力する。なお、インバータ41の論理閾値電圧VTは、適宜変更可能であるが、電源電圧VDDと接地電圧VSSとの中間値VDDVSS/2以下が望ましい。より具体的には、電圧値0.4×VDDVSS程度が望ましい。電位検出回路32において、インバータ42は、データ線DLBの電位が論理閾値電圧VT以上の場合に、Lレベルの検出結果を出力し、データ線DLBの電位が論理閾値電圧VT未満の場合に、Hレベルの検出結果を出力する。なお、インバータ42の論理閾値電圧VTは、適宜変更可能であるが、電源電圧VDDと接地電圧VSSとの中間値VDDVSS/2以下が望ましい。より具体的には、電圧値0.4×VDDVSS程度が望ましい。検出結果保持回路33において、NAND43は、インバータ41からの検出結果と検出結果保持信号LEとの否定論理積を出力する。NAND44は、NAND45の出力信号とリセット信号RSBとの否定論理積を出力する。NAND45は、NAND43の出力信号とNAND44の出力信号との否定論理積を出力する。このように、NAND44,45を交差接続することにより、ラッチ回路が構成される。検出結果保持回路33は、NAND45の出力信号をセンスアンプ駆動回路35に対して出力する。このような回路構成により、検出結果保持回路33は、検出結果保持信号LE及びリセット信号RSBが共にLレベルの場合にLレベルの信号を出力する。また、検出結果保持回路33は、リセット信号RSBがHレベルの場合において、検出結果保持信号LEがHレベルの期間に電位検出回路31の検出結果を取り込み、検出結果保持信号LEの立下り後も検出結果を保持するとともに、出力する。検出結果保持回路34において、NAND46は、インバータ42からの検出結果と検出結果保持信号LEとの否定論理積を出力する。NAND47は、NAND48の出力信号とリセット信号RSBとの否定論理積を出力する。NAND48は、NAND46の出力信号とNAND47の出力信号との否定論理積を出力する。このように、NAND47,48を交差接続することにより、ラッチ回路が構成される。検出結果保持回路34は、NAND48の出力信号をセンスアンプ駆動回路36に対して出力する。このような回路構成により、検出結果保持回路34は、検出結果保持信号LE及びリセット信号RSBが共にLレベルの場合にLレベルの信号を出力する。また、検出結果保持回路34は、リセット信号RSBがHレベルの場合において、検出結果保持信号LEがHレベルの期間に電位検出回路32の検出結果を取り込み、検出結果保持信号LEの立下り後も検出結果を保持するとともに、出力する。センスアンプ駆動回路35において、インバータ49は、NAND45の出力信号を論理反転させて出力する。NAND50は、インバータ49の出力信号とセンスアンプ活性化信号SAE0との否定論理積を出力する。インバータ51は、NAND50の出力信号を論理反転させて、制御信号SAE1として出力する。したがって、センスアンプ駆動回路35は、センスアンプ活性化信号SAE0がLレベルの場合、常にLレベルの制御信号SAE1を出力し、センスアンプ活性化信号SAE0がHレベルの場合、検出結果保持回路33の出力信号を論理反転させて出力する。センスアンプ駆動回路36において、インバータ52は、NAND48の出力信号を論理反転させて出力する。NAND53は、インバータ52の出力信号とセンスアンプ活性化信号SAE0との否定論理積を出力する。インバータ54は、NAND53の出力信号を論理反転させて、制御信号SAE2として出力する。したがって、センスアンプ駆動回路36は、センスアンプ活性化信号SAE0がLレベルの場合、常にLレベルの制御信号SAE2を出力し、センスアンプ活性化信号SAE0がHレベルの場合、検出結果保持回路34の出力信号を論理反転させて出力する。図5は、制御回路16の他の具体的構成例を制御回路16aとして示す図である。図5に示すように、検出結果保持回路33に代わる検出結果保持回路33aは、トライステートインバータ57と、インバータ58と、PチャネルMOSトランジスタ第1トランジスタ59と、NチャネルMOSトランジスタ第2トランジスタ60と、インバータ第2インバータ61と、を有する。検出結果保持回路34に代わる検出結果保持回路34aは、トライステートインバータ62、インバータ63と、PチャネルMOSトランジスタ第1トランジスタ64と、NチャネルMOSトランジスタ第2トランジスタ65と、インバータ第2インバータ66と、を有する。検出結果保持回路33aにおいて、トライステートインバータ57は、検出結果保持信号LEに基づいて出力状態が制御される。具体的には、トライステートインバータ57は、検出結果保持信号LEがLレベルの場合、出力をハイインピーダンス状態HiZにし、検出結果保持信号LEがHレベルの場合、インバータ41からの検出結果を論理反転して出力する。インバータ61はトライステートインバータ57の出力端子の電圧レベルを論理反転してセンスアンプ駆動回路35に対して出力する。トランジスタ60では、ソース及びドレインが低電位側電源端子VSSに接続され、ゲートがトライステートインバータ57とインバータ61との間のノードに接続される。したがって、検出結果保持信号LEがHレベルの場合にトライステートインバータ57から出力された信号は、トランジスタ60のゲート容量によって保持される。なお、トランジスタ60に代えて、電荷を蓄積可能な他の容量素子を用いることも可能である。トランジスタ59では、ソースが高電位側電源端子VDDに接続され、ドレインがトライステートインバータ57とインバータ61との間のノードに接続され、ゲートにリセット信号RSBが印加される。ここで、リセット信号RSBがLレベルの場合、トランジスタ59がオンするため、インバータ61はLレベルの信号を出力する。つまり、検出結果保持回路33aは、Lレベルのリセット信号RSBにより初期化される。このような回路構成により、検出結果保持回路33aは、検出結果保持信号LE及びリセット信号RSBが共にLレベルの場合にLレベルの信号を出力する。また、検出結果保持回路33aは、リセット信号RSBがHレベルの場合において、検出結果保持信号LEがHレベルの期間に電位検出回路31の検出結果を取り込み、検出結果保持信号LEの立下り後も検出結果を保持するとともに、出力する。検出結果保持回路34aにおいて、トライステートインバータ62は、検出結果保持信号LEに基づいて出力状態が制御される。具体的には、トライステートインバータ62は、検出結果保持信号LEがLレベルの場合、出力をハイインピーダンス状態HiZにし、検出結果保持信号LEがHレベルの場合、インバータ42からの検出結果を論理反転して出力する。インバータ66はトライステートインバータ62の出力端子の電圧レベルを論理反転してセンスアンプ駆動回路35に対して出力する。トランジスタ65では、ソース及びドレインが低電位側電源端子VSSに接続され、ゲートがトライステートインバータ62とインバータ66との間のノードに接続される。したがって、検出結果保持信号LEがHレベルの場合にトライステートインバータ62から出力された信号は、トランジスタ65のゲート容量によって保持される。なお、トランジスタ65に代えて、電荷を蓄積可能な他の容量素子を用いることも可能である。トランジスタ64では、ソースが高電位側電源端子VDDに接続され、ドレインがトライステートインバータ62とインバータ66との間のノードに接続され、ゲートにリセット信号RSBが印加される。ここで、リセット信号RSBがLレベルの場合、トランジスタ64がオンするため、インバータ66は、Lレベルの信号を出力する。つまり、検出結果保持回路34aは、Lレベルのリセット信号RSBにより初期化される。このような回路構成により、検出結果保持回路34aは、検出結果保持信号LE及びリセット信号RSBが共にLレベルの場合にLレベルの信号を出力する。また、検出結果保持回路34aは、リセット信号RSBがHレベルの場合において、検出結果保持信号LEがHレベルの期間に電位検出回路32の検出結果を取り込み、検出結果保持信号LEの立下り後も検出結果を保持するとともに、出力する。電位検出回路31,32、センスアンプ駆動回路35,36及び出力回路37については、図4に示す制御回路16と同様の回路構成であるため、その説明を省略する。図5に示す制御回路16aは、図4に示す制御回路16よりも少ないトランジスタ数で構成される。さらに、制御回路16aに設けられたトランジスタ60,65のゲート容量はデータ読み出しサイクルで充電されるため、当該トランジスタ60,65のゲートサイズは小さくてよい。このことから、半導体記憶装置1は、図4に示す制御回路16よりも図5に示す制御回路16aを備えたほうが、回路規模の増大を抑制することができる。タイミングチャート次に、本実施の形態にかかる半導体記憶装置1の動作について、図6を用いて説明する。図6は、本実施の形態にかかる半導体記憶装置1の動作を示すタイミングチャートである。半導体記憶装置1のデータ読み出し動作は、重み付け設定及びデータ読み出しの順に行われる。なお、重み付け設定とは、センスアンプ回路15を駆動する電流をオフセット電圧の大きさに基づいて決定する動作のことである。データ読み出しとは、データ読み出し対象として選択されたメモリセルに記憶されたデータを読み出す動作のことである。ここでは、ワード線WL0及びビット線対BLT0,BLB0に接続されているメモリセルに記憶されたデータが読み出される場合を例に説明する。最初に重み付け設定の動作について説明する。まず、プリチャージ信号PCはLレベルを示す時刻t0。したがって、ビット線対BLT0,BLB0~BLTn-1,BLBn-1は、プリチャージ回路12_0~12_n-1によってHレベル電源電圧VDDの電圧レベルにプリチャージされる。このとき、ワード線WL0~WLm-1は何れもLレベルを示しており、データ読み出し対象となるメモリセルは選択されていない。また、カラム選択信号YS[n-1:0]は何れもLレベルを示す時刻t0。そのため、カラムセレクタ13は、何れのビット線対BLT0,BLB0~BLTn-1,BLBn-1も選択していない。つまり、ビット線対BLT0,BLB0~BLTn-1,BLBn-1と、データ線対DLT,DLBと、は非導通の状態となっている。また、プリチャージ信号SPCはLレベルを示す時刻t0。したがって、データ線対DLT,DLBは、プリチャージ回路14によってHレベルにプリチャージされる。このとき、センスアンプ活性化信号SAE0がLレベルであるため、制御回路16は何れもLレベルの制御信号SAE1,SAE2を出力する。このように、センスアンプ活性化信号SAE0及び制御信号SAE1,SAE2が何れもLレベルであるため、センスアンプ回路15はデータ線対DLT,DLBの電位差の増幅を行わない。そのほか、リセット信号RSBがLレベル、検出結果保持信号LEがLレベルを示している。次に、プリチャージ信号PCがLレベルからHレベルに切り替わり、ワード線WL0がLレベルからHレベルに切り替わると時刻t1、選択されたメモリセルに記憶されたデータに応じてビット線BLT0とビット線BLB0との間に電位差が生じ始める。また、プリチャージ信号SPC、リセット信号RSB、センスアンプ活性化信号SAE0及び検出結果保持信号LEもLレベルからHレベルに切り替わる時刻t1。それにより、センスアンプ回路15は、活性化され、データ線対DLT,DLB間の電位差の増幅を開始する。ただし、カラム選択信号YS[n-1:0]はLレベルのままであるため、ビット線対BLT0,BLB0~BLTn-1,BLBn-1と、データ線対DLT,DLBと、は非導通の状態のままである。ここで、センスアンプ回路15によるデータ線対DLT,DLB間の電位差の増幅速度は、オフセット電圧Vosの大きさにより異なる。具体的には、オフセット電圧Vosが大きいほど、データ線対DLT,DLB間の電位差の増幅速度は速くなり、オフセット電圧Vosが小さいほど、データ線対DLT,DLB間の電位差の増幅速度は遅くなる。検出結果保持信号LEは、センスアンプ回路15がプリチャージ後のデータ線対DLT,DLB間の電位差を増幅し始めると同時に立ち上がり時刻t1、所定期間Tdly経過後に立ち下がる時刻t2。制御回路16は、検出結果保持信号LEの立ち下がり時点時刻t2のデータ線対DLT,DLBの電位が論理閾値電圧VT以上であるか否かを検出し、その検出結果を保持する。そして、制御回路16は、保持された検出結果に応じた制御信号SAE1,SAE2を出力する。具体的には、制御回路16は、検出結果保持信号LEの立ち下がり時点のデータ線対DLT,DLBの電位が論理閾値電圧VT以上である場合には、それぞれHレベルの制御信号SAE1,SAE2を出力する。一方、制御回路16は、検出結果保持信号LEの立ち下がり時点のデータ線DLT,DLBの電位が論理閾値電圧VTより低い場合には、それぞれLレベルの制御信号SAE1,SAE2を出力する。例えば、オフセット電圧Vosが許容範囲内である場合、即ち、オフセット電圧Vosの絶対値が許容電圧V1より小さい場合図6の|Vos|<V1参照、センスアンプ回路15によるデータ線対DLT,DLB間の電位差の増幅速度は比較的遅い。そのため、検出結果保持信号LEの立ち下がり時点時刻t2のデータ線対DLT,DLBの電位は何れも論理閾値電圧VT以上を示す。この場合、制御回路16は、何れもHレベルの制御信号SAE1,SAE2を出力する。一方、オフセット電圧Vosが許容範囲外である場合、即ち、オフセット電圧Vosの絶対値が許容電圧V1以上である場合図6の|Vos|≧V1参照、センスアンプ回路15によるデータ線対DLT,DLB間の電位差の増幅速度は比較的速い。そのため、検出結果保持信号LEの立ち下がり時点時刻t2では、データ線対DLT,DLBの電位のうちいずれか一方が論理閾値電圧VTより低くなる。この場合、制御回路16は、制御信号SAE1,SAE2のうち、論理閾値電圧VTより電位の低くなったデータ線に対応する制御信号をLレベルにし、他方の制御信号をHレベルにする。例えば、データ線対DLT,DLBのうちデータ線DLTの電位のみが論理閾値電圧VTより低くなった場合、制御回路16は、Lレベルの制御信号SAE1を出力し、Hレベルの制御信号SAE2を出力する。このようにして、制御信号SAE1,SAE2の電圧レベルが決定される。それにより、トランジスタMN23,MN24のオンオフの状態が決定され、センスアンプ回路15を駆動する電流が決定されることとなる。即ち、重み付け設定がなされる。次にデータ読み出しの動作について説明する。重み付け設定の動作が完了すると、まず、センスアンプ活性化信号SAE0がHレベルからLレベルに切り替わる時刻t3。それにより、センスアンプ回路15は非活性化される。また、プリチャージ信号SPCがHレベルからLレベルに切り替わる時刻t3。それにより、データ線対DLT,DLBは、プリチャージ回路14によってHレベルにプリチャージされる。データ線対DLT,DLBがHレベルにプリチャージされた後、カラム選択信号YS[0]がLレベルからHレベルに切り替わる時刻t4。それにより、カラムセレクタ13はビット線対BLT0,BLB0を選択し、ビット線対BLT0,BLB0とデータ線対DLT,DLBとをそれぞれ導通させる。その後、プリチャージ信号SPCがLレベルからHレベルに切り替わる。それにより、ビット線対BLT0,BLB0の電位がそれぞれデータ線対DLT,DLBに伝達される。その結果、データ線対DLT,DLBはそれぞれビット線対BLT0,BLB0の電位を示す。その後、センスアンプ活性化信号SAE0がLレベルからHレベルに切り替わる時刻t5。それにより、センスアンプ回路15は活性化される。このとき、制御回路16は、保持された検出結果に応じた制御信号SAE1,SAE2を出力する。具体的には、オフセット電圧Vosが許容範囲内である場合、制御回路16は、何れもHレベルの制御信号SAE1,SAE2を出力する。それにより、トランジスタMN23,MN24は何れもオンする。この場合、トランジスタMN21のソースと低電位側電源端子VSSとの間の抵抗値と、トランジスタMN22のソースと低電位側電源端子VSSとの間の抵抗値と、は同等程度となり、オフセット電圧の補正は行われない。このように、オフセット電圧Vosが許容範囲内である場合、オフセット電圧の補正は行われない。一方、オフセット電圧Vosが許容範囲外である場合、制御回路16は、制御信号SAE1,SAE2のうち、一方の制御信号をLレベルにし、他方の制御信号をHレベルにする。それにより、トランジスタMN23,MN24のいずれか一方がオフし、他方がオンする。例えば、重み付け設定においてデータ線対DLT,DLBのうちデータ線DLTの電位のみが論理閾値電圧VTより低かった場合、制御回路16は、Lレベルの制御信号SAE1を出力し、Hレベルの制御信号SAE2を出力する。それにより、トランジスタMN23がオフし、トランジスタMN24がオンする。この場合、トランジスタMN21のソースと低電位側電源端子VSSとの間の抵抗値は、トランジスタMN22のソースと低電位側電源端子VSSとの間の抵抗値よりも大きくなる。それにより、トランジスタMN21のソース-ドレイン間に流れる電流が減少するため、オフセット電圧の影響によるトランジスタMN22のソース-ドレイン間に流れる電流の減少は相殺される。その結果、実効的なオフセット電圧が抑制される。このように、オフセット電圧Vosが許容範囲外である場合、オフセット電圧の補正が行われる。センスアンプ回路15は、上記のオフセット電圧の補正がなされた状態で、データ線対DLT,DLB間の電位差を増幅する。そして、制御回路16は、データ線対DLT,DLBの電位に応じた論理値の出力データDOを出力する。図7A及び図7Bは、それぞれ、本発明を適用する前のオフセット電圧の分布と、本発明を適用した後のオフセット電圧の分布と、を示す図である。オフセット電圧Vosの絶対値が許容電圧V1以上である場合図7Aの斜線部分、当該オフセット電圧Vosは許容範囲内にまでシフトされる図7Bの斜線部分。図7Bの例では、オフセット電圧Vosは電圧V2だけシフトされている。このように、本発明では、オフセット電圧の大きなセンスアンプ回路に対してのみオフセット電圧の補正が行われる。なお、許容電圧V1は、所定期間Tdlyと、インバータ41,42の論理閾値電圧VTと、に基づいて決定される。例えば、所定期間Tdlyが長いほど許容電圧V1の値は小さくなり、所定期間Tdlyが短いほど許容電圧V1の値は大きくなる傾向にある。また、論理閾値電圧VTが大きいほど許容電圧V1の値は小さくなり、論理閾値電圧VTが小さいほど許容電圧V1の値は大きくなる傾向にある。論理閾値電圧VTは、電源電圧VDDと接地電圧VSSとの中間値VDDVSS/2以下が望ましい。より具体的には、電圧値0.4×VDDVSS程度が望ましい。また、オフセット電圧のシフト量電圧V2は、センスアンプ回路15を構成するトランジスタMN23~MN26のトランジスタサイズによって決定される。一般的に、SRAMの動作速度は、ワーストケースのセンスアンプ回路のオフセット電圧と、ワーストケースの読出しセル電流と、の組み合わせにより決定される。したがって、オフセット電圧の大きいセンスアンプ回路に対してオフセット電圧の補正を行うことにより、SRAMの動作速度を向上させることができる。このように、本実施の形態にかかる半導体記憶装置1は、プリチャージ後のデータ線対DLT,DLB間の電位差がセンスアンプ回路15によって増幅され始めてから所定期間Tdly経過後の当該データ線対DLT,DLBの電位に基づいて、当該センスアンプ回路を駆動する電流を制御する。それにより、本実施の形態にかかる半導体記憶装置1は、従来技術と異なり追加電源を用いる必要が無いため、設計制約を満たす設計を困難にさせることなくオフセット電圧を抑制することができる。なお、特許文献1に開示された技術の場合、オフセット電圧の補正はデータ読み出しとセットで行われるのではなく、LSI出荷前のテスト段階で行われるものと考えられる。この場合、一度オフセット電圧の補正が行われるとその後に補正できなくなるため、オフセット電圧が温度変化や経時変化した場合に対処できないという問題がある。一方、本願発明の場合、オフセット電圧の補正はデータ読み出しとセットで行われるため、このような問題は生じない。また、特許文献2に開示された技術の場合、追加の電源端子を設ける代わりに、追加の電源電圧を生成する回路を内部に備えることも考えられる。しかし、この場合、回路規模が増大するという問題がある。特に、特許文献2では、通常の電源電圧Vddと追加の電源電圧Vdd-Voffとの差が微差であり、高精度の追加の電源電圧を生成することが要求される。そのため、追加の電源電圧を生成する回路の回路規模は、高精度になるほど大きくなると考えられる。一方、本願発明の場合、追加の電源電圧を用いる必要が無いため、回路規模を増大させることなくオフセット電圧を抑制することができる。実施の形態2図8は、本発明の実施の形態2にかかる半導体記憶装置1aの一部を示す図である。本実施の形態にかかる半導体記憶装置1aは、実施の形態1にかかる半導体記憶装置1と比較して、センスアンプ回路15に代えて、センスアンプ回路15にトランジスタMN91を追加したセンスアンプ回路15aを備える。本実施の形態では、トランジスタMN91がNチャネルMOSトランジスタである場合を例に説明する。トランジスタMN91では、第1端子がノードN3に接続され、第2端子がノードN4に接続され、ゲート制御端子が高電位側電源端子VDDに接続される。つまり、トランジスタMN91は、ノードN3とノードN4との間に設けられた抵抗素子として機能している。半導体記憶装置1aのその他の回路構成については、半導体記憶装置1と同様であるため、その説明を省略する。実施の形態1では、トランジスタMN21のソースとトランジスタMN22のソースとが切り離されていた。一方、本実施の形態では、トランジスタMN21のソースとトランジスタMN22のソースとがトランジスタMN91を介して接続されている。それにより、センスアンプ回路15aの同相ノイズ耐性を向上させ、動作の安定性を向上させることができる。本実施の形態では、抵抗素子としてトランジスタMN91が設けられた場合を例に説明しているが、これに限られない。抵抗素子としてポリシリコン抵抗等の他の素子を用いても良い。実施の形態3図9は、本発明の実施の形態3にかかる半導体記憶装置1bを示すブロック図である。本実施の形態にかかる半導体記憶装置1bは、実施の形態2にかかる半導体記憶装置1aと比較して、センスアンプ回路15aに代えてセンスアンプ回路15bを備える。図10は、センスアンプ回路15b及びプリチャージ回路14の具体的構成例を示す図である。センスアンプ回路15bは、トランジスタMN21~MN24と、トランジスタMP24,MP25と、トランジスタMN91と、を備える。つまり、センスアンプ回路15bは、図8に示すセンスアンプ回路15aと比較して、トランジスタMN25,MN26を有さない。半導体記憶装置1bのその他の回路構成については、半導体記憶装置1aと同様であるため、その説明を省略する。センスアンプ回路15bは、制御信号SAE1,SAE2によって活性化されるか否かが制御される。具体的には、センスアンプ活性化信号SAE0がLレベルの場合、制御回路16は何れもLレベルの制御信号SAE1,SAE2を出力する。それにより、トランジスタMN23,MN24がオフするため、トランジスタMN21,MN22の各ソースと低電位側電源端子VSSとは非導通の状態となる。つまり、センスアンプ回路15は非活性化される。一方、センスアンプ活性化信号SAE0がHレベルの場合、制御回路16は制御信号SAE1,SAE2のうち少なくとも一方をHレベルにする。それにより、トランジスタMN21,MN22の各ソースと低電位側電源端子VSSとは導通する。つまり、センスアンプ回路15は活性化される。データ読み出しの動作において、オフセット電圧Vosが許容範囲内である場合、即ち、オフセット電圧Vosの絶対値が許容電圧V1より小さい場合、制御回路16は、何れもHレベルの制御信号SAE1,SAE2を出力する。それにより、トランジスタMN23,MN24は何れもオンする。この場合、トランジスタMN21のソースと低電位側電源端子VSSとの間の抵抗値と、トランジスタMN22のソースと低電位側電源端子VSSとの間の抵抗値と、は同等程度となり、オフセット電圧の補正は行われない。このように、オフセット電圧Vosが許容範囲内である場合、オフセット電圧の補正は行われない。一方、オフセット電圧Vosが許容範囲外である場合、即ち、オフセット電圧Vosの絶対値が許容電圧V1以上である場合、制御回路16は、制御信号SAE1,SAE2のうち、一方の制御信号をLレベルにし、他方の制御信号をHレベルにする。それにより、トランジスタMN23,MN24のいずれか一方がオフし、他方がオンする。例えば、重み付け設定においてデータ線対DLT,DLBのうちデータ線DLTの電位のみが論理閾値電圧VTより低かった場合、制御回路16は、Lレベルの制御信号SAE1を出力し、Hレベルの制御信号SAE2を出力する。それにより、トランジスタMN23がオフし、トランジスタMN24がオンする。この場合、トランジスタMN21のソースと低電位側電源端子VSSとの間の抵抗値は、主としてトランジスタMN91及びトランジスタMN24のオン抵抗の和である。一方、トランジスタMN22のソースと低電位側電源端子VSSとの間の抵抗値は、主としてトランジスタMN24のオン抵抗である。つまり、トランジスタMN21のソースと低電位側電源端子VSSとの間の抵抗値は、トランジスタMN22のソースと低電位側電源端子VSSとの間の抵抗値よりも大きくなる。それにより、トランジスタMN21のソース-ドレイン間に流れる電流が減少するため、オフセット電圧の影響によるトランジスタMN22のソース-ドレイン間に流れる電流の減少は相殺される。その結果、実効的なオフセット電圧が抑制される。このように、オフセット電圧Vosが許容範囲外である場合、オフセット電圧の補正が行われる。このように、本実施の形態にかかる半導体記憶装置1bは、トランジスタMN25,MN26を備える必要が無いため、さらに回路規模を抑制することができる。なお、本実施の形態では、トランジスタMN23,MN24の一方がオフする場合、当該トランジスタが完全にオフする場合を例に説明したが、これに限られない。トランジスタMN23,MN24の一方がオフする場合、当該トランジスタが完全にオフせずにわずかに電流が流れる状態に制御される構成に適宜変更可能である。それにより、オフセット電圧の補正前後でトランジスタMN21,MN22と低電位側電源端子VSSとの間の抵抗値が大きく変化することを防ぐことができる。実施の形態4図11は、本発明の実施の形態4にかかる半導体記憶装置1cの一部を示す図である。本実施の形態にかかる半導体記憶装置1cは、実施の形態3にかかる半導体記憶装置1bと比較して、センスアンプ回路15bに代えてセンスアンプ回路15cを備える。センスアンプ回路15cは、センスアンプ回路15bと比較して、トランジスタMN91に代えてポリシリコン抵抗Rsを備える。ポリシリコン抵抗Rsの一方の端子はノードN3に接続され、ポリシリコン抵抗Rsの他方の端子はノードN4に接続される。半導体記憶装置1cのその他の回路構成については、半導体記憶装置1bと同様であるため、その説明を省略する。このように、トランジスタMN91に代えてポリシリコン抵抗Rsを用いた場合でも、実施の形態3と同様の効果を奏することができる。なお、トランジスタMN23,MN24の一方がオフする場合、当該トランジスタが完全にオフせずにわずかに電流が流れる状態に制御される構成に適宜変更可能である。それにより、オフセット電圧の補正前後でトランジスタMN21,MN22と低電位側電源端子VSSとの間の抵抗値が大きく変化することを防ぐことができる。本実施の形態では、抵抗素子としてポリシリコン抵抗Rsが設けられた場合を例に説明したが、これに限られない。抵抗素子として他の素子を用いても良い。なお、図10に示すセンスアンプ回路15bのように抵抗素子としてトランジスタMN91を用いた場合と、図11に示すセンスアンプ回路15cのように抵抗素子としてポリシリコン抵抗Rsを用いた場合とでは、トランジスタMN91を用いた方が回路面積を小さく抑えることができる。しかしながら、トランジスタMN91の抵抗値を小さく抑えるためには、トランジスタのゲート幅が大きく設計される必要があり、回路規模の抑制に制限がある。そこで、図8に示すセンスアンプ回路15aのように、トランジスタMN23,MN24を備えることにより、トランジスタMN91のゲート幅を大きくすることなく回路規模を抑制することが可能である。図8に示すセンスアンプ回路15aにおいて、トランジスタMN21のソースと低電位側電源端子VSSとの間には、トランジスタMN23~MN26を介した4つの信号経路が存在する。また、トランジスタMN22のソースと低電位側電源端子VSSとの間には、トランジスタMN23~MN26を介した4つの信号経路が存在する。ここで、センスアンプ回路15aが活性化されている場合、即ち、センスアンプ活性化信号SAE0がHレベルの場合、トランジスタMN25,MN26は必ずオンする。このとき、トランジスタMN21のソースと低電位側電源端子VSSとは、トランジスタMN91を介さない信号経路を介して導通している。また、トランジスタMN22のソースと低電位側電源端子VSSとは、トランジスタMN91を介さない信号経路を介して導通している。それにより、図8に示すセンスアンプ回路15aは、オフセット電圧の補正前後でトランジスタMN21,MN22と低電位側電源端子VSSとの間の抵抗値が大きく変化することを防ぐことができる。言い換えると、トランジスタMN21,MN22のドレイン電流の比率を近付けることができる。この場合、トランジスタMN91の線形抵抗の値は大きくても良いため、トランジスタMN91のゲート幅を大きくすることなく回路規模を抑制することが可能である。以上のように、上記実施の形態1~4にかかる半導体記憶装置は、プリチャージ後のデータ線対DLT,DLB間の電位差がセンスアンプ回路によって増幅され始めてから所定期間経過後の当該データ線対DLT,DLBの電位に基づいて、当該センスアンプ回路を駆動する電流を制御する。それにより、上記実施の形態1~4にかかる半導体記憶装置は、従来技術と異なり追加電源を用いる必要が無いため、設計制約を満たす設計を困難にさせることなくオフセット電圧を抑制することができる。また、上記実施の形態1~4にかかる半導体記憶装置では、オフセット電圧の補正がデータ読み出しとセットで行われるため、オフセット電圧が温度変化や経時変化した場合にも対処することができる。また、上記実施の形態1~4にかかる半導体記憶装置は、追加の電源電圧を用いる必要がなく、追加の電源電圧を生成する回路を備える必要が無いため、回路規模を増大させることなくオフセット電圧を抑制することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、制御信号SAE1,SAE2がそれぞれHレベル又はLレベルの2値を示し、トランジスタMN21,MN22がそれぞれ完全にオン又は完全にオフに制御される場合を例に説明したが、これに限られない。制御信号SAE1,SAE2が任意の電圧レベルを示すアナログ信号であって、当該制御信号SAE1,SAE2の電圧レベルに応じてトランジスタMN21,MN22のドレイン電流が制御される構成に適宜変更可能である。また、制御回路は、図4及び図5に示す構成に限られず、同様の動作を実現可能な他の回路構成に適宜変更可能である。また、上記実施の形態では、プリチャージ回路14がデータ線対DLT,DLBをHレベルにプリチャージする場合を例に説明したが、これに限られない。プリチャージ回路14がデータ線対DLT,DLBをLレベルにプリチャージする構成に適宜変更可能である。この場合、制御回路16に設けられた電位検出回路31の論理閾値電圧VT等を変更する必要がある。"