電源とグランドとの間に配置されるpMOSトランジスタM1と、前記pMOSトランジスタとグランドとの間に配置されるnMOSトランジスタM2と、前記電源とグランドとの間に配置される第1トランジスタM3と、前記第1トランジスタM3とグランドとの間に配置される第2トランジスタM4と、前記第1、第2トランジスタM3、M4の間に配置される第3トランジスタM5bと、前記電源と前記第3トランジスタM5bのゲート端子との間に配置されて前記電源と前記第3トランジスタとの間の電圧を一定電圧にするための第1定電圧回路ZD1と、前記第3トランジスタのゲート端子とグランドとの間に配置されて前記電源から前記第1定電圧回路を通してグランドに流れる電流I2を制限する第1電流制限回路20aとを備える第1ゲート電圧保護回路40を備え、前記第3、第2トランジスタM5b、M4の間の第1共通接続端子30が前記nMOSトランジスタM2のゲート端子に接続され、前記第1、第3トランジスタM3、M5bの間の第2共通接続端子31が前記pMOSトランジスタM1のゲート端子に接続され、前記第1トランジスタM3がオンして前記第2トランジスタM4がオフしたとき、前記pMOSトランジスタM1がオフし、かつ前記nMOSトランジスタM2がオンし、前記第1トランジスタM3がオフして前記第2のトランジスタM4がオンしたとき、前記pMOSトランジスタM1がオンし、かつ前記nMOSトランジスタM2がオフし、前記pMOSトランジスタM1のゲート端子側から前記第3、第2トランジスタM5b、M4を通してグランドに流れる電流を前記第3トランジスタM5bがそのゲート端子と電源側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。前記第1トランジスタM3がオフして前記第2のトランジスタM4がオンしたとき、前記第3トランジスタM5bがオフすることにより、前記pMOSトランジスタM1のゲート端子側から前記第3、第2トランジスタM5b、M4を通してグランドに流れる電流を制限することを特徴とする請求項1に記載の出力ドライバー回路。前記第1トランジスタM3がオンからオフに変化し、かつ前記第2のトランジスタM4がオフからオンに変化する際には、前記第3トランジスタM5bが、前記pMOSトランジスタM1のゲート端子側から前記第3、第2のトランジスタM5b、M4を通してグランドに突入電流を流すことにより、前記pMOSトランジスタがオフからオンに変化し、さらに前記第1共通接続端子30の電位が低下して前記nMOSトランジスタM2がオンからオフに変化することを特徴とする請求項1または2に記載の出力ドライバー回路。前記第1トランジスタM3がオフからオンに変化し、かつ前記第2トランジスタM4がオンからオフに変化する際には、前記第3トランジスタM5bが、前記電源から前記第1、第3トランジスタM3、M5bを通して前記nMOSトランジスタM2のゲート端子側に突入電流を流すことにより、前記nMOSトランジスタM2がオフからオンに変化し、さらに前記第2共通接続端子31の電位が上昇して前記pMOSトランジスタM2がオンからオフに変化することを特徴とする請求項1ないし3のいずれか1つに記載の出力ドライバー回路。前記pMOSトランジスタM1のゲート端子とソース端子との間に配置されて、前記pMOSトランジスタM1のゲート端子とソース端子との間の電圧を一定電圧にする第3の定電圧回路ZD3を備えることを特徴とする請求項1に記載の出力ドライバー回路。前記第1定電圧回路ZD1と前記第1電流制限回路20aとの間に配置される第4トランジスタM5aを備え、前記第3、第4トランジスタM5a、M5bは互いのゲート端子が前記第4トランジスタM5aのグランド側端子に接続されて第1カレントミラー回路を構成し、前記第1トランジスタM3がオフして前記第2のトランジスタM4がオンしたとき、前記第3トランジスタM5bが前記第4トランジスタM5aとともに前記第1カレントミラー回路として作動して、前記pMOSトランジスタM1のゲート端子側から前記第3、第2トランジスタM5b、M4を通してグランドに流れる電流を制限することを特徴とする請求項5に記載の出力ドライバー回路。前記第3の定電圧回路ZD3は、前記pMOSトランジスタM1のゲート端子とソース端子との間の電圧を一定電圧に設定する第1ツェナーダイオードであり、前記第1ツェナーダイオードZD3により設定される前記pMOSトランジスタM1のゲート端子とソース端子との間の電圧は、前記第1定電圧回路ZD1により設定される前記電源と前記第3トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする請求項5または6に記載の出力ドライバー回路。電源とグランドとの間に配置されるpMOSトランジスタM1と、前記pMOSトランジスタとグランドとの間に配置されるnMOSトランジスタM2と、前記電源とグランドとの間に配置される第1トランジスタM3と、前記第1トランジスタM3とグランドとの間に配置される第2トランジスタM4と、前記第1、第2トランジスタM3、M4の間に配置される第5トランジスタM6bと、前記第5トランジスタのゲート端子とグランドとの間に配置されて前記第5トランジスタとグランドとの間の電圧を一定電圧にする第2定電圧回路ZD2と、前記電源と前記第5トランジスタのゲートとの間に配置されて前記電源から前記第2定電圧回路ZD2を通してグランドに流れる電流I1を制限する第2電流制限回路20bとを備える第2ゲート電圧保護回路41とを備え、前記第5、第2トランジスタM6b、M4の間の第1共通接続端子30が前記nMOSトランジスタM2のゲート端子に接続され、前記第1、第5トランジスタM3、M6bの間の第2共通接続端子31が前記pMOSトランジスタM1のゲート端子に接続され、前記第1トランジスタM3がオフして前記第2のトランジスタM4がオンしたとき、前記pMOSトランジスタM1がオンし、かつ前記nMOSトランジスタM2がオフし、前記第1トランジスタM3がオンして前記第2トランジスタM4がオフしたとき、前記pMOSトランジスタM1がオフし、かつ前記nMOSトランジスタM2がオンし、前記電源から前記第1、第5トランジスタM3、M6bを通して前記nMOSトランジスタM2のゲート端子側に流れる電流を前記第5トランジスタM6bがそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。前記第1のトランジスタM3がオンして前記第2のトランジスタM4がオフしたとき、前記第5トランジスタM6bがオフすることにより、前記電源から前記第1、第5トランジスタM3、M5bを通して前記nMOSトランジスタM2のゲート端子側に流れる電流を制限することを特徴とする請求項8に記載の出力ドライバー回路。前記第1トランジスタM3がオンからオフに変化し、かつ前記第2のトランジスタM4がオフからオンに変化する際には、前記第5トランジスタM6bが、前記pMOSトランジスタM1のゲート端子側から前記第5、第2のトランジスタM6b、M4を通してグランドに突入電流を流すことにより、前記pMOSトランジスタがオフからオンに変化し、さらに前記第1共通接続端子30の電位が低下して前記nMOSトランジスタM2がオンからオフに変化することを特徴とする請求項8または9に記載の出力ドライバー回路。前記第1トランジスタM3がオフからオンに変化し、かつ前記第2トランジスタM4がオンからオフに変化する際には、前記第5トランジスタM6bが、前記電源から前記第1、第5トランジスタM3、M6bを通して前記nMOSトランジスタM2のゲート端子側に突入電流を流すことにより、前記nMOSトランジスタM2がオフからオンに変化し、さらに前記第2共通接続端子31の電位が上昇して前記pMOSトランジスタM2がオンからオフに変化することを特徴とする請求項8ないし10のいずれか1つに記載の出力ドライバー回路。前記nMOSトランジスタM2のゲート端子とソース端子との間に配置されて、前記nMOSトランジスタM2のゲート端子とソース端子との間の電圧を一定電圧にする第4の定電圧回路ZD4を備えることを特徴とする請求項8に記載の出力ドライバー回路。前記第2電流制限回路20bと前記第2定電圧回路ZD2との間に配置される第6トランジスタM6aを備え、前記第6、第5トランジスタM6a、M6bは互いのゲート端子が前記第6トランジスタM6aの電源側端子に接続されて第2カレントミラー回路を構成し、前記第1トランジスタM3がオンして前記第2トランジスタM4がオフしたとき、前記第5トランジスタM6bが前記第6トランジスタM6aとともに前記第2カレントミラー回路として作動して、前記電源から前記第1、第5トランジスタM3、M6bを通して前記nMOSトランジスタM2のゲート端子側に流れる電流を制限することを特徴とする請求項12に記載の出力ドライバー回路。前記第4定電圧回路ZD4は、前記nMOSトランジスタM2のゲート端子とソース端子との間の電圧を一定電圧に設定する第2ツェナーダイオードであり、前記第2ツェナーダイオードZD4により設定される前記nMOSトランジスタM2のゲート端子とソース端子との間の電圧は、前記第2定電圧回路ZD2により設定される前記電源と前記第6トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする請求項11または12に記載の出力ドライバー回路。電源とグランドとの間に配置されるpMOSトランジスタM1と、前記pMOSトランジスタとグランドとの間に配置されるnMOSトランジスタM2と、前記電源とグランドとの間に配置される第1トランジスタM3と、前記第1トランジスタM3とグランドとの間に配置される第2トランジスタM4と、前記第1、第2トランジスタM3、M4の間に配置される第3トランジスタM5bと、前記電源と前記第3トランジスタのゲート端子との間に配置されて前記電源と前記第3トランジスタとの間の電圧を一定電圧にするための第1定電圧回路ZD1と、前記第3トランジスタのゲート端子とグランドとの間に配置されて前記電源から前記第1定電圧回路に流れる電流I2を制限する第1電流制限回路20aとを備える第1ゲート電圧保護回路40と、前記第3、第2トランジスタM5b、M4の間に配置される第5トランジスタM6bと、前記第5トランジスタのゲート端子とグランドとの間に配置されて前記第5トランジスタとグランドとの間の電圧を一定電圧にする第2定電圧回路ZD2と、前記電源と前記第5トランジスタのゲート端子との間に配置されて前記電源から前記第2定電圧回路ZD2を通してグランドに流れる電流I1を制限する第2電流制限回路20bとを備える第2ゲート電圧保護回路41とを備え、前記第5、第2トランジスタM6b、M4の間の第1共通接続端子30が前記nMOSトランジスタM2のゲート端子に接続され、前記第1、第3トランジスタM3、M5bの間の第2共通接続端子31が前記pMOSトランジスタM1のゲート端子に接続される出力ドライバー回路であって、前記第1トランジスタM3がオフして前記第2のトランジスタM4がオンしたとき、前記pMOSトランジスタM1がオンし、かつ前記nMOSトランジスタM2がオフし、前記pMOSトランジスタM1のゲート端子側から前記第3、第5、第2トランジスタM5b、M6b、M4を通してグランドに流れる電流を前記第3トランジスタM5bがそのゲート端子と電源側端子との間の電圧に応じて制限し、前記第1トランジスタM3がオンして前記第2トランジスタM4がオフしたとき、前記pMOSトランジスタM1がオフし、かつ前記nMOSトランジスタM2がオンし、前記電源から前記第1、第3、第5トランジスタM3、M5b、M6bを通して前記nMOSトランジスタM2のゲート端子側に流れる電流を前記第5トランジスタM6bがそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする出力ドライバー回路。前記第1トランジスタM3がオフして前記第2のトランジスタM4がオンしたとき、前記第3トランジスタM5bがオフすることにより、前記pMOSトランジスタM1のゲート端子側から前記第3、第5、第2トランジスタM5b、M6b、M4を通してグランドに流れる電流を制限し、前記第1のトランジスタM3がオンして前記第2のトランジスタM4がオフしたとき、前記第5トランジスタM6bがオフすることにより、前記電源から前記第1、第3、第5トランジスタM3、M5b、M6bを通して前記nMOSトランジスタM2のゲート端子側に流れる電流を制限することを特徴とする請求項15に記載の出力ドライバー回路。前記第1トランジスタM3がオンからオフに変化し、かつ前記第2のトランジスタM4がオフからオンに変化する際には、前記第3、第5トランジスタM5b、M6bが、前記pMOSトランジスタM1のゲート端子側から前記第3、第5、第2のトランジスタM5b、M6b、M4を通してグランドに突入電流を流すことにより、前記pMOSトランジスタがオフからオンに変化し、さらに前記第1共通接続端子30の電位が低下して前記nMOSトランジスタM2がオンからオフに変化することを特徴とする請求項15または16に記載の出力ドライバー回路。前記第1トランジスタM3がオフからオンに変化し、かつ前記第2トランジスタM4がオンからオフに変化する際には、前記第3、第5トランジスタM5b、M6bが、前記電源から前記第1、第3、第5トランジスタM3、M5b、M6bを通して前記nMOSトランジスタM2のゲート端子に突入電流を流すことにより、前記nMOSトランジスタM2がオフからオンに変化し、さらに前記第2共通接続端子31の電位が上昇して前記pMOSトランジスタM2がオンからオフに変化することを特徴とする請求項17に記載の出力ドライバー回路。前記電源と前記第1共通接続端子30との間に配置される第7トランジスタM7と、前記第2共通接続端子31とグランドとの間に配置される第8トランジスタM8と、電源電圧が閾値以上であるか否かを判定する電圧判定回路51とを備えており、前記電源電圧が閾値未満であると前記電圧判定回路が判定し、かつ前記第1、第2、第7、第8トランジスタM3、M4、M7、M8のゲート端子に入力される入力信号Vinに応じて、前記第1、第7トランジスタM3、M7がオンし、かつ前記第2、第8トランジスタM4、M8がオフしたときに、前記電源から前記第7トランジスタM7および前記第1共通接続端子30を通して前記nMOSトランジスタのゲート端子側に電流が流れて前記nMOSトランジスタM2がオンし、かつ前記第2共通接続端子31の電位の上昇に伴って前記pMOSトランジスタM1がオフし、前記電源電圧が閾値未満であると前記電圧判定回路が判定し、かつ前記入力信号Vinに応じて、前記第2、第8トランジスタM4、M8がオンし、前記第1、第7トランジスタM3、M7がオフしたときに、前記pMOSトランジスタのゲート端子側から前記第2共通接続端子31および前記第8トランジスタM8を通してグランドに電流が流れて前記pMOSトランジスタM1がオンし、かつ前記第1共通接続端子30の電位の低下に伴って前記nMOSトランジスタM2がオフすることを特徴とする請求項18に記載の出力ドライバー回路。前記電源電圧が閾値以上であると前記電圧判定回路が判定し、かつ前記入力信号Vinに応じて、前記第2トランジスタM4がオンし、前記第1、第7、第8トランジスタM3、M7、M8がオフしたときに、前記pMOSトランジスタM1がオンし、かつ前記nMOSトランジスタM2がオフし、前記pMOSトランジスタM1のゲート端子側から前記第3、第5、第2トランジスタM5b、M6b、M4を通してグランドに流れる電流を前記第3トランジスタM5bがそのゲート端子と電源側端子との間の電圧に応じて制限し、前記電源電圧が閾値以上であると前記電圧判定回路が判定し、かつ前記入力信号Vinに応じて、前記第1トランジスタM3がオンし、前記第2、第7、第8トランジスタM4、M7、M8がオフしたときに、前記pMOSトランジスタM1がオフし、かつ前記nMOSトランジスタM2がオンし、前記電源から前記第1、第3、第5トランジスタM3、M5b、M6bを通して前記nMOSトランジスタM2のゲート端子側に流れる電流を前記第6トランジスタM6bがそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする請求項19に記載の出力ドライバー回路。前記電圧判定回路51は、前記電源電圧が閾値以上であるときにハイレベル信号を出力し、前記電源電圧が閾値未満であるときにローレベル信号を出力するコンパレータ52を備えており、前記コンパレータの出力信号のレベルがハイレベルであるときにローレベル信号を出力し、前記コンパレータの出力信号のレベルがローレベルであるときにハイレベル信号を出力するNOTゲート54と、ハイレベル或いはローレベルの前記入力信号と前記NOTゲートの出力信号とに基づいてAND演算するANDゲート55と、前記入力信号と前記コンパレータの出力信号とに基づいてOR演算するORゲート50と、を備え、前記ANDゲート55の出力信号レベルがローレベルのとき、前記第8トランジスタM8が前記ANDゲートの出力信号に基づいてオフし、前記ANDゲートの出力信号レベルがハイレベルのとき、前記第8トランジスタM8が前記ANDゲートの出力信号に基づいてオンし、前記入力信号Vinのレベルがローレベルのとき、前記第1トランジスタM3が前記入力信号に基づいてオンし、前記第2トランジスタM4が前記入力信号に基づいてオフし、前記入力信号のレベルがハイレベルのとき、前記第1トランジスタM3が前記入力信号に基づいてオフし、前記第2トランジスタM4が前記入力信号に基づいてオンし、前記ORゲート50の出力信号のレベルがローレベルのときには、前記第7トランジスタM7が前記ORゲートの出力信号に基づいてオンし、前記ORゲートの出力信号のレベルがハイレベルのときには、前記第7トランジスタM7が前記ORゲートの出力信号に基づいてオフすることを特徴とする請求項19または20に記載の出力ドライバー回路。前記第7トランジスタM7と前記第1共通接続端子30との間に配置されて前記第7トランジスタM7から前記第1共通接続端子30に流れる電流を制限する第1の抵抗素子Rbを備えることを特徴とする請求項19ないし21のいずれか1つに記載の出力ドライバー回路。前記第2共通接続端子31と前記第8トランジスタM8との間に配置されて前記第2共通接続端子31から前記第8トランジスタM8に流れる電流を制限する第2抵抗素子Raを備えることを特徴とする請求項19ないし22のいずれか1つに記載の出力ドライバー回路。上述の特許文献1の出力ドライバー回路において、電源電圧が高い場合には、pMOSトランジスタ116nMOSトランジスタ117のゲート端子とソース端子との間以下、ゲート-ソース間と簡略化するに加わる電圧が、ゲート-ソース間の耐圧電圧を越えてしまう恐れがある。そこで、本発明者等は、図11に示すように、pMOSトランジスタM1nMOSトランジスタM2のゲート-ソース間に対して耐圧電圧を越える電圧が加わることを避けるためにゲート耐圧保護回路具体的には、ツェナーダイオードZD1、ZD2を出力ドライバー回路に適用することについて検討した。図11の出力ドライバー回路1Bは、レベルシフト回路10、pMOSトランジスタM1、M3、nMOSトランジスタM2、M4、ツェナーダイオードZD1、ZD2、および抵抗素子R1を備える。まず、入力信号Vinのレベルがハイレベルであるときには、nMOSトランジスタM4のゲート端子にハイレベルの入力信号が入力されて、nMOSトランジスタM4がオンする。pMOSトランジスタM3のゲート端子には、レベルシフト回路10を介してハイレベルの入力信号が入力されて、pMOSトランジスタM3がオフする。このため、pMOSトランジスタM1のゲート端子の電位がローレベルとなり、pMOSトランジスタM1がオンする。このとき、pMOSトランジスタM1のゲート-ソース間に加わる電圧がツェナーダイオードZD1によって一定値に制限される。これにより、pMOSトランジスタM1のゲート-ソース間に耐圧電圧を超える電圧が加わることを避けることができる。nMOSトランジスタM2のゲート端子の電位がローレベルとなり、nMOSトランジスタM2がオフする。したがって、pMOSトランジスタM1のドレイン端子とnMOSトランジスタM2のドレイン端子との間の共通接続端子から出力電圧Voutとして電源電圧が出力されることになる。その後、入力信号Vinのレベルがハイレベルからローレベルに変化すると、nMOSトランジスタM4のゲート端子にローレベルの入力信号が入力されて、nMOSトランジスタM4がオフする。pMOSトランジスタM3のゲート端子には、レベルシフト回路10を介してローレベルの入力信号が入力されて、pMOSトランジスタM3がオンする。このため、電源からpMOSトランジスタM3を通してpMOSトランジスタM1のゲート端子に電流が流れてpMOSトランジスタM1のゲート端子の電位が上昇してpMOSトランジスタM1がオフする。これに加えて、電源からpMOSトランジスタM3および抵抗素子R1を通してnMOSトランジスタM2のゲート端子に電流が流れる。このため、nMOSトランジスタM2のゲート端子の電位が上昇してnMOSトランジスタM2がオンする。したがって、pMOSトランジスタM1のドレイン端子とnMOSトランジスタM2のドレイン端子との間の共通接続端子から零ボルトの出力電圧Voutが出力されることになる。このとき、nMOSトランジスタM2のゲート-ソース間に加わる電圧がツェナーダイオードZD2によって一定値に制限される。これにより、nMOSトランジスタM2のゲート-ソース間に耐圧電圧を超える電圧が加わることを避けることができる。次に、入力信号Vinのレベルがローレベルからハイレベルに変化すると、nMOSトランジスタM4のゲート端子にハイレベルの入力信号が入力されて、nMOSトランジスタM4がオンする。pMOSトランジスタM3のゲート端子には、レベルシフト回路10を介してハイレベルの入力信号が入力されて、pMOSトランジスタM3がオフする。このため、pMOSトランジスタM1のゲート端子から抵抗素子R1、およびnMOSトランジスタM4を通してグランドに電流が流れる。これに伴い、pMOSトランジスタM1のゲート端子の電位が低下してpMOSトランジスタM1がオンする。nMOSトランジスタM2のゲート端子からnMOSトランジスタM4を通してグランドに電流が流れる。これに伴い、nMOSトランジスタM2のゲート端子の電位が低下してnMOSトランジスタM2がオフする。以上により、トランジスタM1、M2のゲート-ソース間に耐圧電圧を超える電圧が加わることを避けることができるものの、pMOSトランジスタM1がオンするときには、電源からツェナーダイオードZD1、抵抗素子R1およびnMOSトランジスタM4を通してグランドに漏れ電流が流れる。nMOSトランジスタM2がオンするときには、電源からpMOSトランジスタM3、抵抗素子R1およびツェナーダイオードZD2を通してグランドに漏れ電流が流れる。このように、ゲート耐圧保護回路によってトランジスタM1、M2のゲート-ソース間に加わる電圧を制限することにより、消費電流が増加することになる。そこで、抵抗素子R1の抵抗値を大きくすれば、抵抗素子R1を流れる漏れ電流を小さくすることができるものの、pMOSトランジスタM1のゲート端子から抵抗素子R1およびnMOSトランジスタM4を通してグランドに流れる電流を制限することになるので、pMOSトランジスタM1をオフからオンに変化するスイッチング速度が遅くなる。抵抗素子R1の抵抗値を大きくすると、電源からpMOSトランジスタM3、および抵抗素子R1を通してnMOSトランジスタM2のゲート端子に流れる電流が制限されるので、nMOSトランジスタM2をオフからオンに変化するスイッチング速度が遅くなる。本発明は上記点に鑑みて、ゲート耐圧保護回路によって生じる消費電流の増加を抑制することを主目的とし、スイッチング速度の低下を抑制することを副目的とする。上記目的を達成するため、請求項1に記載の発明では、第1、第2トランジスタM3、M4の間に配置される第3トランジスタM5bと、電源と第3トランジスタM5bのゲート端子との間に配置されて電源と第3トランジスタとの間の電圧を一定電圧にするための第1定電圧回路ZD1と、第3トランジスタのゲート端子とグランドとの間に配置されて電源から第1定電圧回路を通してグランドに流れる電流I2を制限する第1電流制限回路20aとを備える第1ゲート電圧保護回路40を備え、第3、第2トランジスタM5b、M4の間の第1共通接続端子30がnMOSトランジスタM2のゲート端子に接続され、第1、第3トランジスタM3、M5bの間の第2共通接続端子31がpMOSトランジスタM1のゲート端子に接続され、第1トランジスタM3がオンして第2トランジスタM4がオフしたとき、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンし、第1トランジスタM3がオフして第2のトランジスタM4がオンしたとき、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフし、pMOSトランジスタM1のゲート端子側から第3、第2トランジスタM5b、M4を通してグランドに流れる電流を第3トランジスタM5bがそのゲート端子と電源側端子との間の電圧に応じて制限することを特徴とする。請求項1に係る発明によれば、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフしたとき、第1定電圧回路ZD1により、pMOSトランジスタM1のゲート端子とソース端子との間の電圧を一定電圧に制限することができる。これにより、pMOSトランジスタM1のゲート端子とソース端子との間の耐圧電圧よりも高い電圧がpMOSトランジスタのゲート端子とソース端子との間に加わることを未然に避けることが可能になる。このとき、第1電流制限回路20aが電源から第1定電圧回路ZD1を通してグランドに流れる電流I2を制限する。これに加えて、第3トランジスタM5bがpMOSトランジスタM1のゲート端子側から第3、第2トランジスタM5b、M4を通してグランドに流れる電流を制限する。以上によれば、pMOSトランジスタM1のゲート端子とソース端子との間に加わる電圧を耐圧電圧以下に制限する際に、消費電流の増加を抑制することができる。ここで、第1電流制限回路としては、電源から第1定電圧回路を通してグランドに流れる電流I2を一定にする定電流電源20a:図5参照以外に、電源から第1定電圧回路を通してグランドに流れる電流I2を一定にする抵抗素子21b:図4参照をも用いることができる。さらに、第1定電圧回路としては、ツェナーダイオードZD1:図5参照以外に、複数のダイオードD1、D2、D3Dnを電源とグランドとの間に直列接続されてなる回路図3a参照、或いはゲート端子をドレイン端子に接続した複数のnMOSトランジスタT1、T2を電源とグランドとの間に直列接続されてなる回路図3d参照など各種の回路を用いることができる。請求項2に係る発明では、第1トランジスタM3がオフして第2のトランジスタM4がオンしたとき、第3トランジスタM5bがオフすることにより、pMOSトランジスタM1のゲート端子側から第3、第2トランジスタM5b、M4を通してグランドに流れる電流を制限することを特徴とする。請求項3に係る発明では、第1トランジスタM3がオンからオフに変化し、かつ第2のトランジスタM4がオフからオンに変化する際には、第3トランジスタM5bが、pMOSトランジスタM1のゲート端子側から第3、第2のトランジスタM5b、M4を通してグランドに突入電流を流すことにより、pMOSトランジスタがオフからオンに変化し、さらに第1共通接続端子30の電位が低下してnMOSトランジスタM2がオンからオフに変化することを特徴とする。請求項3に係る発明によれば、pMOSトランジスタのゲート端子から第3、第2のトランジスタM5b、M4を通してグランドに突入電流を流してpMOSトランジスタがオフからオンに変化するので、pMOSトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、第1共通接続端子30の電位の低下に伴ってnMOSトランジスタM2がオンからオフに変化するので、nMOSトランジスタM2がオンからオフに変化する速度を上げることができる。請求項4に係る発明では、第1トランジスタM3がオフからオンに変化し、かつ第2トランジスタM4がオンからオフに変化する際には、第3トランジスタM5bが、電源から第1、第3トランジスタM3、M5bを通してnMOSトランジスタM2のゲート端子側に突入電流を流すことにより、nMOSトランジスタM2がオフからオンに変化し、さらに第2共通接続端子31の電位が上昇してpMOSトランジスタM2がオンからオフに変化することを特徴とする。請求項4に係る発明によれば、電源から第1、第3トランジスタM3、M5bを通してnMOSトランジスタのゲート端子に突入電流を流してnMOSトランジスタがオフからオンに変化するので、nMOSトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、共通接続端子31の電位の上昇に伴ってpMOSトランジスタM2がオンからオフに変化するので、pMOSトランジスタM2がオンからオフに変化する速度を上げることができる。請求項5に係る発明では、pMOSトランジスタM1のゲート端子とソース端子との間に配置されて、pMOSトランジスタM1のゲート端子とソース端子との間の電圧を一定電圧にする第3の定電圧回路ZD3を備えることを特徴とする。請求項6に係る発明では、第1定電圧回路ZD1と第1電流制限回路20aとの間に配置される第4トランジスタM5aを備え、第3、第4トランジスタM5a、M5bは互いのゲート端子が第4トランジスタM5aのグランド側端子に接続されて第1カレントミラー回路を構成し、第1トランジスタM3がオフして第2のトランジスタM4がオンしたとき、第3トランジスタM5bが第4トランジスタM5aとともに第1カレントミラー回路として作動して、pMOSトランジスタM1のゲート端子側から第3、第2トランジスタM5b、M4を通してグランドに流れる電流を制限することを特徴とする。請求項6に記載の発明によれば、第3トランジスタM5bがpMOSトランジスタM1のゲート端子側から第3、第2トランジスタM5b、M4を通してグランドに流れる電流を制限するので、電流の消費の増加を抑えることができる。ここで、第3、第4トランジスタM5a、M5bとしては、電源側端子に対するゲート端子の電位を下げるほど、電源側端子とグランド側端子との間に流れる電流が増加するトランジスタである。例えば、第3、第4トランジスタとしては、pMOSトランジスタやPNP型トランジスタが用いられる。請求項7に係る発明では、第3の定電圧回路ZD3は、pMOSトランジスタM1のゲート端子とソース端子との間の電圧を一定電圧に設定する第1ツェナーダイオードであり、第1ツェナーダイオードZD3により設定されるpMOSトランジスタM1のゲート端子とソース端子との間の電圧は、第1定電圧回路ZD1により設定される電源と第3トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする。請求項7に記載の発明によれば、pMOSトランジスタM1のゲート端子とソース端子との間の電圧が第1ツェナーダイオードのツェナー電圧以上になるときに、第1ツェナーダイオードに電流が流れるので、消費電流の増加を抑制することができる。請求項8に係る発明では、第1、第2トランジスタM3、M4の間に配置される第5トランジスタM6bと、第5トランジスタのゲート端子とグランドとの間に配置されて第5トランジスタとグランドとの間の電圧を一定電圧にする第2定電圧回路ZD2と、電源と第5トランジスタのゲートとの間に配置されて電源から第2定電圧回路ZD2を通してグランドに流れる電流I1を制限する第2電流制限回路20bとを備える第2ゲート電圧保護回路41とを備え、第5、第2トランジスタM6b、M4の間の第1共通接続端子30がnMOSトランジスタM2のゲート端子に接続され、第1、第5トランジスタM3、M6bの間の第2共通接続端子31がpMOSトランジスタM1のゲート端子に接続され、第1トランジスタM3がオフして第2のトランジスタM4がオンしたとき、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフし、第1トランジスタM3がオンして第2トランジスタM4がオフしたとき、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンし、電源から第1、第5トランジスタM3、M6bを通してnMOSトランジスタM2のゲート端子側に流れる電流を第5トランジスタM6bがそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。請求項8に係る発明によれば、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンしたとき、第2定電圧回路ZD2により、nMOSトランジスタM1のゲート端子とソース端子との間の電圧を一定電圧に制限することができる。これにより、nMOSトランジスタM1のゲート端子とソース端子との間の耐圧電圧よりも高い電圧がnMOSトランジスタM1のゲート端子とソース端子との間に加わることを未然に避けることが可能になる。このとき、第2電流制限回路20bが電源から第2定電圧回路ZD2を通してグランドに流れる電流I1を制限する。これに加えて、電源から第1、第5トランジスタM3、M6bを通してnMOSトランジスタM2のゲート端子側に流れる電流を第5トランジスタM6bが制限する。以上のように、nMOSトランジスタM2のゲート-ソース間に加わる電圧を耐圧電圧以下に制限する際に、消費電流の増加を抑制することができる。ここで、第2電流制限回路としては、電源から第2定電圧回路ZD2を通してグランドに流れる電流I1を一定にする定電流電源20b:図6参照以外に、電源から第2定電圧回路ZD2を通してグランドに流れる電流I1を制限する抵抗素子21b:図4参照をも用いることができる。さらに、第2定電圧回路としては、ツェナーダイオードZD2:図6参照以外に、複数のダイオードD1、D2、D3Dnを電源とグランドとの間に直列接続されてなる回路図3a参照、或いは、ゲート端子をドレイン端子に接続した複数のnMOSトランジスタT1、T2を電源とグランドとの間に直列接続されてなる回路図3d参照など各種の回路を用いることができる。請求項9に係る発明では、第1のトランジスタM3がオンして第2のトランジスタM4がオフしたとき、第5トランジスタM6bがオフすることにより、電源から第1、第5トランジスタM3、M5bを通してnMOSトランジスタM2のゲート端子側に流れる電流を制限することを特徴とする。請求項10に係る発明では、第1トランジスタM3がオンからオフに変化し、かつ第2のトランジスタM4がオフからオンに変化する際には、第5トランジスタM6bが、pMOSトランジスタM1のゲート端子側から第5、第2のトランジスタM6b、M4を通してグランドに突入電流を流すことにより、pMOSトランジスタがオフからオンに変化し、さらに第1共通接続端子30の電位が低下してnMOSトランジスタM2がオンからオフに変化することを特徴とする。請求項10に係る発明によれば、pMOSトランジスタのゲート端子側から第5、第2のトランジスタM6b、M4を通してグランドに突入電流を流してpMOSトランジスタがオフからオンに変化するので、pMOSトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、第1共通接続端子30の電位の低下に伴ってnMOSトランジスタM2がオンからオフに変化するので、nMOSトランジスタM2がオンからオフに変化する速度を上げることができる。請求項11に係る発明では、第1トランジスタM3がオフからオンに変化し、かつ第2トランジスタM4がオンからオフに変化する際には、第5トランジスタM6bが、電源から第1、第5トランジスタM3、M6bを通してnMOSトランジスタM2のゲート端子側に突入電流を流すことにより、nMOSトランジスタM2がオフからオンに変化し、さらに第2共通接続端子31の電位が上昇してpMOSトランジスタM2がオンからオフに変化することを特徴とする。請求項11に係る発明によれば、電源から第1、第5トランジスタM3、M6bを通してnMOSトランジスタのゲート端子に突入電流を流してnMOSトランジスタがオフからオンに変化するので、nMOSトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、共通接続端子31の電位の上昇に伴ってpMOSトランジスタM2がオンからオフに変化するので、pMOSトランジスタM2がオンからオフに変化する速度を上げることができる。請求項12に係る発明では、nMOSトランジスタM2のゲート端子とソース端子との間に配置されて、nMOSトランジスタM2のゲート端子とソース端子との間の電圧を一定電圧にする第4の定電圧回路ZD4を備えることを特徴とする。請求項13に係る発明では、第2電流制限回路20bと第2定電圧回路ZD2との間に配置される第6トランジスタM6aを備え、第6、第5トランジスタM6a、M6bは互いのゲート端子が第6トランジスタM6aの電源側端子に接続されて第2カレントミラー回路を構成し、第1トランジスタM3がオンして第2トランジスタM4がオフしたとき、第5トランジスタM6bが第6トランジスタM6aとともに第2カレントミラー回路として作動して、電源から第1、第5トランジスタM3、M6bを通してnMOSトランジスタM2のゲート端子側に流れる電流を制限することを特徴とする。請求項13に記載の発明によれば、電源から第1、第5トランジスタM3、M6bを通してnMOSトランジスタM2のゲート端子側に流れる電流を制限するので、電流の消費の増加を抑えることができる。ここで、第6、第5トランジスタM6a、M6bとしては、グランド側端子に対するゲート端子の電位を上げるほど、電源側端子とグランド側端子との間に流れる電流が増加するトランジスタである。例えば、第5、第6トランジスタとしては、nMOSトランジスタやNPN型トランジスタが用いられる。請求項14に係る発明では、第4定電圧回路ZD4は、nMOSトランジスタM2のゲート端子とソース端子との間の電圧を一定電圧に設定する第2ツェナーダイオードであり、第2ツェナーダイオードZD4により設定されるnMOSトランジスタM2のゲート端子とソース端子との間の電圧は、第2定電圧回路ZD2により設定される電源と第6トランジスタとの間の電圧に比べて高い値に設置されていることを特徴とする。請求項14に記載の発明によれば、nMOSトランジスタM2のゲート端子とソース端子との間の電圧が第2ツェナーダイオードのツェナー電圧以上になるときに、第2ツェナーダイオードに電流が流れるので、消費電流の増加を抑制することができる。請求項15に係る発明では、第1、第2トランジスタM3、M4の間に配置される第3トランジスタM5bと、電源と第3トランジスタのゲート端子との間に配置されて電源と第3トランジスタとの間の電圧を一定電圧にするための第1定電圧回路ZD1と、第3トランジスタのゲート端子とグランドとの間に配置されて電源から第1定電圧回路に流れる電流I2を制限する第1電流制限回路20aとを備える第1ゲート電圧保護回路40と、第3、第2トランジスタM5b、M4の間に配置される第5トランジスタM6bと、第5トランジスタのゲート端子とグランドとの間に配置されて第5トランジスタとグランドとの間の電圧を一定電圧にする第2定電圧回路ZD2と、電源と第5トランジスタのゲート端子との間に配置されて電源から第2定電圧回路ZD2を通してグランドに流れる電流I1を制限する第2電流制限回路20bとを備える第2ゲート電圧保護回路41とを備え、第5、第2トランジスタM6b、M4の間の第1共通接続端子30がnMOSトランジスタM2のゲート端子に接続され、第1、第3トランジスタM3、M5bの間の第2共通接続端子31がpMOSトランジスタM1のゲート端子に接続される出力ドライバー回路であって、第1トランジスタM3がオフして第2のトランジスタM4がオンしたとき、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフし、pMOSトランジスタM1のゲート端子側から第3、第5、第2トランジスタM5b、M6b、M4を通してグランドに流れる電流を第3トランジスタM5bがそのゲート端子と電源側端子との間の電圧に応じて制限し、第1トランジスタM3がオンして第2トランジスタM4がオフしたとき、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンし、電源から第1、第3、第5トランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子側に流れる電流を第5トランジスタM6bがそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。請求項15に係る発明によれば、上述の請求項1に係る発明と実質的に同様の第1ゲート電圧保護回路40を備え、かつ上述の請求項8に係る発明と実質的に同様の第2ゲート電圧保護回路41を備える。このため、請求項1、8に係る発明の両方の効果が得られる。請求項16に係る発明では、第1トランジスタM3がオフして第2のトランジスタM4がオンしたとき、第3トランジスタM5bがオフすることにより、pMOSトランジスタM1のゲート端子側から第3、第5、第2トランジスタM5b、M6b、M4を通してグランドに流れる電流を制限し、第1のトランジスタM3がオンして第2のトランジスタM4がオフしたとき、第5トランジスタM6bがオフすることにより、電源から第1、第3、第5トランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子側に流れる電流を制限することを特徴とする。請求項17に係る発明では、第1トランジスタM3がオンからオフに変化し、かつ第2のトランジスタM4がオフからオンに変化する際には、第3、第5トランジスタM5b、M6bが、pMOSトランジスタM1のゲート端子側から第3、第5、第2のトランジスタM5b、M6b、M4を通してグランドに突入電流を流すことにより、pMOSトランジスタがオフからオンに変化し、さらに第1共通接続端子30の電位が低下してnMOSトランジスタM2がオンからオフに変化することを特徴とする。請求項17に係る発明によれば、pMOSトランジスタのゲート端子側から第3、第5、第2のトランジスタM5b、M6b、M4を通してグランドに突入電流を流してpMOSトランジスタがオフからオンに変化するので、pMOSトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、第3、第5トランジスタM5b、M6bとグランドとの間の第1共通接続端子30の電位の低下に伴ってnMOSトランジスタM2がオンからオフに変化するので、nMOSトランジスタM2がオンからオフに変化する速度を上げることができる。請求項18に係る発明では、第1トランジスタM3がオフからオンに変化し、かつ第2トランジスタM4がオンからオフに変化する際には、第3、第5トランジスタM5b、M6bが、電源から第1、第3、第5トランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子に突入電流を流すことにより、nMOSトランジスタM2がオフからオンに変化し、さらに第2共通接続端子31の電位が上昇してpMOSトランジスタM2がオンからオフに変化することを特徴とする。請求項18に係る発明によれば、電源から第1、第3、第5トランジスタM3、M5b、M6bを通してnMOSトランジスタのゲート端子に突入電流を流してnMOSトランジスタがオフからオンに変化するので、nMOSトランジスタがオフからオンに変化する速度を上げることができる。これに加えて、共通接続端子31の電位の上昇に伴ってpMOSトランジスタM2がオンからオフに変化するので、pMOSトランジスタM2がオンからオフに変化する速度を上げることができる。請求項19に係る発明では、電源電圧が閾値未満であると電圧判定回路が判定し、かつ第1、第2、第7、第8トランジスタM3、M4、M7、M8のゲート端子に入力される入力信号Vinに応じて、第1、第7トランジスタM3、M7がオンし、かつ第2、第8トランジスタM4、M8がオフしたときに、電源から第7トランジスタM7および第1共通接続端子30を通してnMOSトランジスタのゲート端子側に電流が流れてnMOSトランジスタM2がオンし、かつ第2共通接続端子31の電位の上昇に伴ってpMOSトランジスタM1がオフし、電源電圧が閾値未満であると電圧判定回路が判定し、かつ入力信号Vinに応じて、第2、第8トランジスタM4、M8がオンし、第1、第7トランジスタM3、M7がオフしたときに、pMOSトランジスタのゲート端子側から第2共通接続端子31および第8トランジスタM8を通してグランドに電流が流れてpMOSトランジスタM1がオンし、かつ第1共通接続端子30の電位の低下に伴ってnMOSトランジスタM2がオフすることを特徴とする。請求項19に係る発明によれば、電源電圧が閾値未満であると電圧判定回路が判定したときには、第7、第8トランジスタM7、M8の作動に応じて、nMOSトランジスタおよびpMOSトランジスタをそれぞれオン、オフすることができる。このため、電源電圧が低くても、nMOSトランジスタおよびpMOSトランジスタをそれぞれオン、オフすることができる。請求項20に係る発明では、電源電圧が閾値以上であると電圧判定回路が判定し、かつ入力信号Vinに応じて、第2トランジスタM4がオンし、第1、第7、第8トランジスタM3、M7、M8がオフしたときに、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフし、pMOSトランジスタM1のゲート端子側から第3、第5、第2トランジスタM5b、M6b、M4を通してグランドに流れる電流を第3トランジスタM5bがそのゲート端子と電源側端子との間の電圧に応じて制限し、電源電圧が閾値以上であると電圧判定回路が判定し、かつ入力信号Vinに応じて、第1トランジスタM3がオンし、第2、第7、第8トランジスタM4、M7、M8がオフしたときに、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンし、電源から第1、第3、第5トランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子側に流れる電流を第6トランジスタM6bがそのゲート端子とグランド側端子との間の電圧に応じて制限することを特徴とする。請求項21に係る発明では、電圧判定回路51は、電源電圧が閾値以上であるときにハイレベル信号を出力し、電源電圧が閾値未満であるときにローレベル信号を出力するコンパレータ52を備えており、コンパレータの出力信号のレベルがハイレベルであるときにローレベル信号を出力し、コンパレータの出力信号のレベルがローレベルであるときにハイレベル信号を出力するNOTゲート54と、ハイレベル或いはローレベルの入力信号とNOTゲートの出力信号とに基づいてAND演算するANDゲート55と、入力信号とコンパレータの出力信号とに基づいてOR演算するORゲート50と、を備え、ANDゲート55の出力信号レベルがローレベルのとき、第8トランジスタM8がANDゲートの出力信号に基づいてオフし、ANDゲートの出力信号レベルがハイレベルのとき、第8トランジスタM8がANDゲートの出力信号に基づいてオンし、入力信号Vinのレベルがローレベルのとき、第1トランジスタM3が入力信号に基づいてオンし、第2トランジスタM4が入力信号に基づいてオフし、入力信号のレベルがハイレベルのとき、第1トランジスタM3が入力信号に基づいてオフし、第2トランジスタM4が入力信号に基づいてオンし、ORゲート50の出力信号のレベルがローレベルのときには、第7トランジスタM7がORゲートの出力信号に基づいてオンし、ORゲートの出力信号のレベルがハイレベルのときには、第7トランジスタM7がORゲートの出力信号に基づいてオフすることを特徴とする。請求項22に係る発明では、第7トランジスタM7と第1共通接続端子30との間に配置されて第7トランジスタM7から第1共通接続端子30に流れる電流を制限する第1の抵抗素子Rbを備えることを特徴とする。請求項23に係る発明では、第2共通接続端子31と第8トランジスタM8との間に配置されて第2共通接続端子31から第8トランジスタM8に流れる電流を制限する第2抵抗素子Raを備えることを特徴とする。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。第1実施形態図1に本発明の出力ドライバー回路1をチャージポンプ回路2に適用した第1実施形態を示す。図1のチャージポンプ回路2は、ダイオードDA1、DA2、コンデンサC1、C2、および出力ドライバー回路1を備える。ダイオードDA1、DA2は、電源VSと出力端子CPoutとの間に直列接続されている。コンデンサC1は、出力ドライバー回路1の出力端子VoutとダイオードDA1、DA2の間の共通接続端子との間に配置されている。コンデンサC2は、ダイオードD2のカソード端子とグランドとの間に配置されている。出力ドライバー回路1は、レベルシフト回路10、pMOSトランジスタM1、M3、M5a、M5b、nMOSトランジスタM2、M4、M6a、M6b、ツェナーダイオードZD1、ZD2、および定電流電源20a、20bを備えている。pMOSトランジスタM1は、電源VSとグランドとの間に配置されている。nMOSトランジスタM2は、pMOSトランジスタM1とグランドとの間に配置されている。そして、pMOSトランジスタM1のドレイン端子とnMOSトランジスタM2のドレイン端子とが共通接続されて出力端子Voutを構成している。pMOSトランジスタM3は、電源VSとグランドとの間に配置されている。pMOSトランジスタM3は、レベルシフト回路10を通して入力される入力信号Vinに応じてオン、オフする。レベルシフト回路10は、pMOSトランジスタM3のゲート-ソース間に加わる電圧がpMOSトランジスタM3のゲート-ソース間の耐圧電圧を超えることを避けるために作動するものである。レベルシフト回路10の詳細は後述する。なお、本明細書において、pMOSトランジスタnMOSトランジスタにおけるゲート端子とソース端子の間を簡略化してゲート-ソース間とし、ドレイン端子とソース端子との間を簡略化してドレイン-ソース間とし、ソース端子とグランドとの間を簡略化してソース-グランド間としている。nMOSトランジスタM4は、pMOSトランジスタM3とグランドとの間に配置されている。nMOSトランジスタM4は、入力信号Vinに応じてオン、オフする。pMOSトランジスタM5aは、電源VSとグランドとの間に配置されている。ツェナーダイオードZD1は、電源VSとpMOSトランジスタM5aのソース端子との間に配置されている。定電流電源20aは、pMOSトランジスタM5aのドレイン端子とグランドとの間に配置されている。定電流電源20aは、電源VSからpMOSトランジスタM5aおよびツェナーダイオードZD1を通してグランドに一定の電流I2を流す。pMOSトランジスタM5bは、pMOSトランジスタM3のドレイン端子とnMOSトランジスタM4のドレイン端子との間に配置されている。pMOSトランジスタM5a、M5bのゲート端子は、pMOSトランジスタM5aのドレイン端子に接続されている。ここで、pMOSトランジスタM3、M5bの間の第2共通接続端子31がpMOSトランジスタM1のゲート端子に接続されている。本実施形態のpMOSトランジスタM5a、M5b、ツェナーダイオードZD1、および定電流電源20aは、pMOSトランジスタM1のゲート-ソース間に加わる電圧を制限する第1ゲート電圧保護回路40を構成している。nMOSトランジスタM6aは、電源VSとグランドとの間に配置されている。ツェナーダイオードZD2は、nMOSトランジスタM6aのソース端子とグランドの間に配置されている。定電流電源20bは、電源VSとnMOSトランジスタM6aのドレイン端子との間に配置されている。定電流電源20bは、電源VSからツェナーダイオードZD1およびnMOSトランジスタM6aを通してグランドに一定の電流I1を流す。nMOSトランジスタM6bは、pMOSトランジスタM5のドレイン端子とnMOSトランジスタM4のドレイン端子との間に配置されている。nMOSトランジスタM6a、M6bのゲート端子は、nMOSトランジスタM6aのドレイン端子に接続されている。ここで、nMOSトランジスタM4、M6bの間の第1共通接続端子30がnMOSトランジスタM2のゲート端子に接続されている。本実施形態のnMOSトランジスタM6a、M6b、ツェナーダイオードZD2、および定電流電源20bは、nMOSトランジスタM2のゲート-ソース間に加わる電圧を制限する第2ゲート電圧保護回路41を構成している。次に、本実施形態のレベルシフト回路10について説明する。図2は、レベルシフト回路10の回路構成を示す図である。レベルシフト回路10は、NOTゲート11、nMOSトランジスタ12、抵抗素子13a、13b、およびツェナーダイオードZDXを備えている。NOTゲート11は、入力信号VinをNOT演算してローレベル或いはハイレベルの出力信号を出力する。nMOSトランジスタ12は、電源VSとグランドとの間に配置されて、NOTゲート11の出力信号に応じてオン、オフする。抵抗素子13a、13bは、電源VSとnMOSトランジスタ12のドレイン端子との間に直列接続されている。ツェナーダイオードZDXは、抵抗素子13a、13bの間の共通接続端子と電源VSとの間に配置されている。抵抗素子13a、13bの間の共通接続端子は、pMOSトランジスタM3のゲート端子にレベルシフト回路10の出力信号を出力する出力端子14を構成する。本実施形態のレベルシフト回路10では、入力信号Vinの信号レベルがハイレベルのときに、NOTゲート11の出力信号の信号レベルは、ローレベルになる。このため、nMOSトランジスタ12がオフする。よって、出力端子14からpMOSトランジスタM3のゲート端子に対して電源電圧と同一の出力電圧が出力される。すなわち、ハイレベルの信号が出力端子14からpMOSトランジスタM3のゲート端子に対して出力されることになる。入力信号Vinの信号レベルがローレベルのときに、NOTゲート11の出力信号の信号レベルは、ハイレベルになる。このため、nMOSトランジスタ12がオンする。このため、電源VSからツェナーダイオードZDX、抵抗素子13b、およびnMOSトランジスタ12を通して電流が流れる。このとき、ローレベルの信号が出力端子14からpMOSトランジスタM3のゲート端子に対して出力されることになる。ここで、電源VSと出力端子14との間の電圧は、ツェナーダイオードZDXのツェナー電圧に制限される。ツェナーダイオードZDXのツェナー電圧は、pMOSトランジスタM3のゲート-ソース間の耐圧電圧よりも低い値に設定されている。このことにより、pMOSトランジスタM3のゲート-ソース間に加わる電圧をゲート-ソース間の耐圧電圧未満に制限することになる。次に、本実施形態のチャージポンプ回路2の作動について説明する。本実施形態では、電源電圧が出力ドライバー回路1を作動させるのに必要である最低動作電圧よりも高いものとする。最低動作電圧とは、トランジスタM1M2のスレッショルド電圧Vth1と、トランジスタM5bM6bのスレッショルド電圧Vth2と、定電流電源20a20bの作動開始に必要な動作電圧Vminとを足した最低動作電圧Vth1Vth2Vminのことである。まず、入力信号Vinがレベルシフト回路10を通してpMOSトランジスタM3のゲート端子に入力される。入力信号VinがnMOSトランジスタM4のゲート端子に入力される。定電流電源20aが電源VSからツェナーダイオードZD1およびpMOSトランジスタM5aを通してグランドに一定の電流I2を流す。定電流電源20bが電源VSからnMOSトランジスタM6aおよびツェナーダイオードZD2を通してグランドに一定の電流I1を流す。例えば、入力信号Vinの信号レベルがローレベルのときには、pMOSトランジスタM3がオンし、nMOSトランジスタM4がオフする。このとき、pMOSトランジスタM3のソース-ドレイン間の電圧は、ツェナーダイオードZD1のツェナー電圧よりも小さい。このため、pMOSトランジスタM5bのゲート-ソース間の電圧は、pMOSトランジスタM5aのゲート-ソース間の電圧に比べて大きい。よって、pMOSトランジスタM5a、M5bがカレントミラー回路として作動しなく、pMOSトランジスタM5bのオン抵抗がpMOSトランジスタM5aのオン抵抗に比べて小さな値になる。したがって、電源VSからpMOSトランジスタM3、M5bおよびnMOSトランジスタM6bを通してnMOSトランジスタM2のゲート端子に電流I3が流れる。これに伴い、nMOSトランジスタM2のゲート端子の電位は上昇する。このため、nMOSトランジスタM6a、M6bがカレントミラー回路として作動しなく、nMOSトランジスタM6bのゲート-ソース間の電圧小さくなる。よって、nMOSトランジスタM6bのオン抵抗が大きくなる。その後、nMOSトランジスタM6bがオフする。したがって、電源VSからトランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子に流す電流I3を制限することができる。これに加えて、上述の如く、電源VSからトランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子に電流I3が流れると、nMOSトランジスタM2のゲート端子の電位が上昇する。このため、nMOSトランジスタM2がオンする。また、上述の如く、nMOSトランジスタM2のゲート端子の電位が上昇すると、第2共通接続端子31の電位が上昇する。その後、pMOSトランジスタM1がオフする。このことにより、零ボルトの出力電圧Voutが出力される。ここで、nMOSトランジスタM6aのソース-グランド間の電圧は、ツェナーダイオードZD2によって一定になる。ツェナーダイオードZD2のツェナー電圧をVZ2とし、nMOSトランジスタM6aのスレッショルド電圧をVT6aとし、nMOSトランジスタM6bのスレッショルド電圧をVT6bとし、例えば、VT6a=VT6bとすると、nMOSトランジスタM2のゲート-ソース間の電圧は、VZ2となる。本実施形態では、nMOSトランジスタM2のゲート-ソース間の耐圧電圧は、VZ2よりも高い値に設定されている。このため、nMOSトランジスタM2のゲート-ソース間の電圧をnMOSトランジスタM2のゲート-ソース間の耐圧電圧よりも低い電圧に制限することができる。次に、入力信号Vinの信号レベルがローレベルからハイレベルに変化すると、nMOSトランジスタM4がオンする。このため、第1共通接続端子30の電位が低下する。このため、nMOSトランジスタM6bのゲート-ソース間の電圧が大きくなる。これにより、nMOSトランジスタM6bのオン抵抗が小さくなる。このことにより、pMOSトランジスタM5b、M6bのオン抵抗が小さな値になる。このため、pMOSトランジスタM1のゲート端子からトランジスタM5b、M6b、M4を通してグランドに突入電流が流れる。よって、pMOSトランジスタM1がオフからオンに変化する。これに加えて、MOSトランジスタM2のゲート端子の電位が低下して、nMOSトランジスタM2はオンからオフに変化する。その後、入力信号Vinの信号レベルがハイレベルになると、pMOSトランジスタM3がオフする。これに伴い、第2共通接続端子31の電位が低下する。このため、pMOSトランジスタM1がオフする。これに加えて、pMOSトランジスタM5bのゲート-ソース間の電圧が小さくなる。よって、pMOSトランジスタM5bのオン抵抗が大きくなる。このため、pMOSトランジスタM5bがオフする。このため、pMOSトランジスタM1のゲート端子からトランジスタM5b、M6b、M4を通してグランドに流れる電流を制限することになる。また、入力信号Vinの信号レベルがハイレベルになると、nMOSトランジスタM4がオンする。これに伴い、第1共通接続端子30の電位が低下する。これに伴い、nMOSトランジスタM2がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Voutが出力される。ここで、pMOSトランジスタM5aのソース-グランド間の電圧は、ツェナーダイオードZD1によって一定になる。ツェナーダイオードZD1のツェナー電圧をVZ1とし、pMOSトランジスタM5aのスレッショルド電圧をVT5aとし、pMOSトランジスタM5bのスレッショルド電圧をVT5bとし、例えば、VT5a=VT5bとすると、pMOSトランジスタM1のゲート-ソース間の電圧は、VZ1となる。本実施形態では、pMOSトランジスタM1のゲート-ソース間の耐圧電圧は、VZ1よりも高い値に設定されている。このため、pMOSトランジスタM1のゲート-ソース間の電圧をpMOSトランジスタM1のゲート-ソース間の耐圧電圧よりも低い電圧に制限することができる。次に、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、pMOSトランジスタM3がオフからオンに変化する。このため、第2共通接続端子31の電位が上昇する。これに伴い、pMOSトランジスタM5bのゲート-ソース間の電圧が上昇する。このため、pMOSトランジスタM5bのオン抵抗が小さくなる。このことにより、トランジスタM5b、M6bのオン抵抗がそれぞれ小さくなる。ここで、上述の如く、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、nMOSトランジスタM4がオンからオフに変化する。このため、電源VSからpMOSトランジスタM3からpMOSトランジスタM5bおよびnMOSトランジスタM6bを通してnMOSトランジスタM2のゲート端子に突入電流が流れる。これにより、nMOSトランジスタM2はオフからオンに変化する。その後、第1共通接続端子30および第2共通接続端子31の電位がそれぞれ上昇する。このため、pMOSトランジスタM1がオンからオフに変化する。このことにより、出力端子から零ボルトの出力電圧Voutが出力されることになる。このようにトランジスタM5b、M6bが変化することにより、入力信号Vinの信号レベルに応じて出力端子Voutから電源電圧ハイレベル信号、或いは零ボルトローレベル信号が出力される。ここで、出力端子Voutから零ボルトが出力されるときに、コンデンサC1のプラス端子とグランドとの間には、電源電圧が加わる。出力端子Voutから電源電圧と同一の電圧が出力されるときに、コンデンサC1のプラス端子とグランドとの間には電源電圧の二倍の電圧が加わる。このように入力信号Vinの信号レベルの変化に伴って変化するコンデンサC1のプラス端子とグランドとの間の電圧がダイオードDA2によって整流される。この整流された電圧がコンデンサC2によって平滑化される。この平滑化された電圧が出力電圧として出力端子CPoutから出力される。以上説明した本実施形態によれば、入力信号Vinの信号レベルがハイレベルで、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフしているときには、ツェナーダイオードZD1により、pMOSトランジスタM1のゲート-ソース端子との間に加わる電圧を、pMOSトランジスタM1のゲート-ソース端子間の耐圧電圧よりも低い値に制限する。このとき、pMOSトランジスタM5bがオフして、pMOSトランジスタM1のゲート端子からトランジスタM5b、M6b、M4を通してグランドに流れる電流I3を制限する。このため、消費電流としては、定電流電源20aにより電源VSからツェナーダイオードZD1およびpMOSトランジスタM5aを通してグランドに流れる一定の電流I2、および定電流電源20bにより電源VSからnMOSトランジスタM6aおよびツェナーダイオードZD2を通してグランドに流れる一定の電流I1を足した電流=I1I2となる。一方、入力信号Vinの信号レベルがローレベルで、pMOSトランジスタM2がオフし、かつnMOSトランジスタがオンしているときには、ツェナーダイオードZD2により、nMOSトランジスタM2のゲート-ソース間に加わる電圧を、nMOSトランジスタM2のゲート-ソース間の耐圧電圧よりも低い電圧に制限することができる。このとき、nMOSトランジスタM6bがオフして、電源VSからトランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子に流れる電流I4を制限する。このため、消費電流としては、定電流電源20aにより電源VSからツェナーダイオードZD1およびpMOSトランジスタM5aを通してグランドに流れる一定の電流I2、および定電流電源20bにより電源VSからnMOSトランジスタM6aおよびツェナーダイオードZD2を通してグランドに流れる一定の電流I1を足した電流=I1I2となる。以上のように、pMOSトランジスタM1或いはnMOSトランジスタM2のゲート-ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。本実施形態では、pMOSトランジスタM3がオフからオンに変化し、かつnMOSトランジスタM4がオンからオフに変化する際には、電源VSからトランジスタM3、M5b、M6bを通してnMOSトランジスタM2のゲート端子に突入電流を流してnMOSトランジスタM2がオフからオンに変化する。これに伴い、pMOSトランジスタM1のゲート端子の電位が上昇するので、pMOSトランジスタM1がオンからオフに変化する。したがって、nMOSトランジスタM2がオフからオンに変化する速度を上げることができるとともに、pMOSトランジスタM1がオンからオフに変化する速度を上げることができる。本実施形態では、pMOSトランジスタM3がオンからオフに変化し、かつnMOSトランジスタM4がオフからオンに変化する際には、pMOSトランジスタM1のゲート端子からトランジスタM5b、M6b、M4を通してグランドに突入電流を流してpMOSトランジスタM1がオフからオンに変化する。これに加えて、nMOSトランジスタM2のゲート端子の電位を低下するので、nMOSトランジスタM2がオンからオフに変化する。したがって、nMOSトランジスタM2がオンからオフに変化する速度を上げることができるとともに、pMOSトランジスタM1がオフからオンに変化する速度を上げることができる。上述の第1実施形態では、電源VSとpMOSトランジスタM5aのソース端子との間を一定電圧にするための第1の定電圧回路としてツェナーダイオードZD1を用いた例を示したが、これに代えて、次のように構成してもよい。1図3aに示すように、電源VSとpMOSトランジスタM5aのソース端子との間に第1の定電圧回路として、ダイオードD1、D2、D3、Dnを直列接続する。2図3bに示すように、電源VSとpMOSトランジスタM5aのソース端子との間に第1の定電圧回路として抵抗素子Rを接続する。この場合、定電流電源20aにより抵抗素子Rに流れる一定電流が流れる。このため、抵抗素子Rの両端子間に一定電圧が生じることになる。よって、電源VSとpMOSトランジスタM5aのソース端子との間を一定電圧にすることができる。3図3cに示すように、電源VSとpMOSトランジスタM5aのソース端子との間に第1の定電圧回路として、ダイオードD1、D2、D3、Dnと抵抗素子Rとを直列接続する。4図3dに示すように、電源VSとpMOSトランジスタM5aのソース端子との間に第1の定電圧回路としてnMOSトランジスタT1、T2を直列接続する。この場合、nMOSトランジスタT1、T2はそれぞれゲート端子をドレイン端子に接続することにより、nMOSトランジスタT1T2のドレイン端子およびソース端子の間の電圧を一定することができるので、電源VSとpMOSトランジスタM5aのソース端子との間を一定電圧にすることができる。この場合、nMOSトランジスタT1、T2に代えて、pMOSトランジスタ、PNP型トランジスタ、或いはNPN型トランジスタを用いてもよい。上述の第1実施形態では、nMOSトランジスタM6aのソース端子とグランドとの間を一定電圧にするための第2の定電圧回路として、ツェナーダイオードZD2を用いた例を示したが、これに代えて、上記1、2、3、4のいずれか1つを用いてもよい。ここで、第1の定電圧回路と第2の定電圧回路とを同一の回路構成にしてもよく、或いは互いに異なる回路構成にしてもよい。第2実施形態上述の第1実施形態では、電源VSからツェナーダイオードZD1を通してpMOSトランジスタM5aのドレイン端子およびソース端子の間に流れる電流を制限するために定電流電源20aを用いる例を示したが、これに代えて、本実施形態では、電源VSからツェナーダイオードZD1を通してpMOSトランジスタM5aのドレイン端子およびソース端子の間に流れる電流を制限するための抵抗素子を用いる例について説明する。図4に本実施形態のチャージポンプ回路2の出力ドライバー回路1の回路構成を示す。本実施形態の出力ドライバー回路1は、定電流電源20aに代えて抵抗素子21aを備える。抵抗素子21aは、電源VSからツェナーダイオードZD1、pMOSトランジスタM5aのドレイン-ソース間、および抵抗素子21aを通して流れる電流Iaを制限する。さらに、出力ドライバー回路1は、定電流電源20bに代えて抵抗素子21bを備える。抵抗素子21bは、電源VSから抵抗素子21b、pMOSトランジスタM6aのドレイン-ソース間、およびツェナーダイオードZD2を通して流れる電流Ibを制限する。第3実施形態本実施形態では、図1の回路構成から第2ゲート電圧保護回路41を削除したチャージポンプ回路2について説明する。図5に本実施形態のチャージポンプ回路2の回路構成を示す。図5のチャージポンプ回路2は、図1の回路構成から第2ゲート電圧保護回路41を削除しただけであるので、回路構成の説明を省略し、以下、本実施形態の作動の概略について説明する。まず、定電流電源20aが電源VSからツェナーダイオードZD1およびpMOSトランジスタM5aを通してグランドに一定の電流I1を流す。例えば、入力信号Vinの信号レベルがローレベルのときには、pMOSトランジスタM3がオンし、nMOSトランジスタM4がオフする。このとき、上述の第1実施形態と同様、pMOSトランジスタM5bのオン抵抗が小さい。このため、電源VSからpMOSトランジスタM3、M5bを通してnMOSトランジスタM2のゲート端子に突入電流が流れる。これに伴い、第1共通接続端子30の電位が上昇する。このため、nMOSトランジスタM2がオンする。このとき、第2共通接続端子31の電位が上昇する。このため、pMOSトランジスタM1がオフする。したがって、零ボルトの出力電圧Voutが出力される。次に、入力信号Vinの信号レベルがローレベルからハイレベルに変化すると、pMOSトランジスタM3がオンからオフに変化し、nMOSトランジスタM4がオフからオンに変化する。このとき、pMOSトランジスタM1のゲート端子からトランジスタM5b、M4を通してグランドに突入電流が流れる。よって、pMOSトランジスタM1がオフからオンに変化する。これに加えて、MOSトランジスタM2のゲート端子の電位が低下して、nMOSトランジスタM2はオンからオフに変化する。その後、入力信号Vinの信号レベルがハイレベルになると、pMOSトランジスタM3がオフする。これに伴い、第2共通接続端子31の電位が低下して、pMOSトランジスタM1がオフする。これに加えて、pMOSトランジスタM5bのゲート-ソース間の電圧が小さくなる。よって、pMOSトランジスタM5bのオン抵抗が大きくなる。このため、pMOSトランジスタM5bがオフする。また、上述の如く、入力信号Vinの信号レベルがハイレベルになると、nMOSトランジスタM4がオンする。これに伴い、第1共通接続端子30の電位が低下する。これに伴い、nMOSトランジスタM2がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Voutが出力される。このとき、上述の第1実施形態と同様、pMOSトランジスタM5aのソース-グランド間の電圧は、ツェナーダイオードZD1によって耐圧電圧よりも低い電圧に制限することができる。次に、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、pMOSトランジスタM3がオフからオンに変化する。このため、第2共通接続端子31の電位が上昇する。これに伴い、pMOSトランジスタM5bのゲート-ソース間の電圧が上昇する。このため、pMOSトランジスタM5bのオン抵抗が小さくなる。ここで、上述の如く、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、nMOSトランジスタM4がオンからオフに変化する。このため、電源VSからpMOSトランジスタM3からpMOSトランジスタM5bを通してnMOSトランジスタM2のゲート端子に突入電流が流れる。これにより、nMOSトランジスタM2はオフからオンに変化する。これに伴い、第1共通接続端子30および第2共通接続端子31の電位がそれぞれ上昇する。このため、pMOSトランジスタM1がオンからオフに変化する。以上説明した本実施形態によれば、入力信号Vinの信号レベルがハイレベルであるときには、ツェナーダイオードZD1により、pMOSトランジスタM1のゲート-ソース端子間の電圧を耐圧電圧よりも低い値に制限することができる。このとき、pMOSトランジスタM5bがオフして、pMOSトランジスタM1のゲート端子からトランジスタM5b、M6b、M4を通してグランドに流れる電流I3を制限する。このため、消費電流としては、定電流電源20aにより電源VSからツェナーダイオードZD1およびpMOSトランジスタM5aを通してグランドに流れる一定の電流I2となる。したがって、pMOSトランジスタM1のゲート-ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。本実施形態では、pMOSトランジスタM3がオフからオンに変化し、かつnMOSトランジスタM4がオンからオフに変化する際には、電源VSからトランジスタM3、M5bを通してnMOSトランジスタM2のゲート端子に突入電流を流してnMOSトランジスタM2がオフからオンに変化する。これに伴い、pMOSトランジスタM1のゲート端子の電位が上昇して、pMOSトランジスタM1がオンからオフに変化する。したがって、nMOSトランジスタM2がオフからオンに変化する速度を上げることができるとともに、pMOSトランジスタM1がオンからオフに変化する速度を上げることができる。本実施形態では、pMOSトランジスタM3がオンからオフに変化し、かつnMOSトランジスタM4がオフからオンに変化する際には、pMOSトランジスタM1のゲート端子からトランジスタM5b、M4を通してグランドに突入電流を流してpMOSトランジスタM1がオフからオンに変化する。これに加えて、nMOSトランジスタM2のゲート端子の電位を低下するので、nMOSトランジスタM2がオンからオフに変化する。したがって、nMOSトランジスタM2がオンからオフに変化する速度を上げることができるとともに、pMOSトランジスタM1がオフからオンに変化する速度を上げることができる。第4実施形態本実施形態では、図1の回路構成から第1ゲート電圧保護回路40を削除したチャージポンプ回路2について説明する。図6に本実施形態のチャージポンプ回路2の回路構成を示す。図6のチャージポンプ回路2は、図1の回路構成から第1ゲート電圧保護回路40を削除しただけであるので、回路構成の説明を省略し、以下、本実施形態の作動の概略について説明する。まず、定電流電源20bが電源VSからnMOSトランジスタM6aおよびツェナーダイオードZD2を通してグランドに一定電流I2を流す。例えば、入力信号Vinの信号レベルがローレベルであるときには、pMOSトランジスタM3がオンし、nMOSトランジスタM4がオフする。このため、nMOSトランジスタM2のゲート端子の電位が上昇して、nMOSトランジスタM2がオンする。このとき、nMOSトランジスタM6bのゲート-ソース間の電圧は小さくなる。よって、nMOSトランジスタM6bのオン抵抗が大きくなるので、nMOSトランジスタM6bがオフする。これに伴い、第2共通接続端子31の電位がそれぞれ上昇する。このため、pMOSトランジスタM1がオフする。このことにより、零ボルトの出力電圧Voutが出力される。ここで、上述の第1実施形態と同様に、nMOSトランジスタM2のゲート-ソース間の電圧は、ツェナーダイオードZD2によって、nMOSトランジスタM2のゲート-ソース間の耐圧電圧よりも低い電圧に制限される。次に、入力信号Vinの信号レベルがローレベルからハイレベルに変化すると、nMOSトランジスタM4がオンする。このため、第1共通接続端子30の電位が低下する。このため、nMOSトランジスタM6bのゲート-ソース間の電圧が大きくなる。これにより、nMOSトランジスタM6bのオン抵抗が小さくなる。したがって、pMOSトランジスタM1のゲート端子からトランジスタM6b、M4を通してグランドに突入電流が流れる。よって、pMOSトランジスタM1がオフからオンに変化する。これに加えて、MOSトランジスタM2のゲート端子の電位が低下して、nMOSトランジスタM2はオンからオフに変化する。その後、入力信号Vinの信号レベルがハイレベルになると、pMOSトランジスタM3がオフする。これに伴い、第2共通接続端子31の電位が低下するので、pMOSトランジスタM1がオフする。ここで、上述の如く、入力信号Vinの信号レベルがハイレベルになると、nMOSトランジスタM4がオンする。これに伴い、第1共通接続端子30の電位が低下する。このため、nMOSトランジスタM2がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Voutが出力される。次に、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、pMOSトランジスタM3がオフからオンに変化し、nMOSトランジスタM4がオンからオフに変化する。このため、電源VSからpMOSトランジスタM3からnMOSトランジスタM6bを通してnMOSトランジスタM2のゲート端子に突入電流が流れる。これにより、nMOSトランジスタM2はオフからオンに変化する。これに伴い、第1共通接続端子30および第2共通接続端子31の電位がそれぞれ上昇する。このため、pMOSトランジスタM1がオンからオフに変化する。このことにより、出力端子から零ボルトの出力電圧Voutが出力されることになる。以上説明した本実施形態によれば、入力信号Vinの信号レベルがローレベルで、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンしているときには、ツェナーダイオードZD2により、nMOSトランジスタM2のゲート-ソース間に加わる電圧を耐圧電圧よりも低い電圧に制限する。このとき、nMOSトランジスタM6bがオフして、電源VSからトランジスタM3、M6bを通してnMOSトランジスタM2のゲート端子に流れる電流を制限する。このため、消費電流としては、定電流電源20bにより電源VSからnMOSトランジスタM6aおよびツェナーダイオードZD2を通してグランドに流れる一定の電流I1になる。したがって、nMOSトランジスタM2のゲート-ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制することができる。本実施形態では、pMOSトランジスタM3がオフからオンに変化し、かつnMOSトランジスタM4がオンからオフに変化する際には、電源VSからトランジスタM3、M6bを通してnMOSトランジスタM2のゲート端子に突入電流を流してnMOSトランジスタM2がオフからオンに変化する。これに伴い、pMOSトランジスタM1のゲート端子の電位が上昇するので、pMOSトランジスタM1がオンからオフに変化する。したがって、nMOSトランジスタM2がオフからオンに変化する速度を上げることができるとともに、pMOSトランジスタM1がオンからオフに変化する速度を上げることができる。本実施形態では、pMOSトランジスタM3がオンからオフに変化し、かつnMOSトランジスタM4がオフからオンに変化する際には、pMOSトランジスタM1のゲート端子からトランジスタM6b、M4を通してグランドに突入電流を流してpMOSトランジスタM1がオフからオンに変化する。これに加えて、nMOSトランジスタM2のゲート端子の電位を低下するので、nMOSトランジスタM2がオンからオフに変化する。したがって、nMOSトランジスタM2がオンからオフに変化する速度を上げることができるとともに、pMOSトランジスタM1がオフからオンに変化する速度を上げることができる。第5実施形態上述の第1実施形態では、第1、第2ゲート電圧保護回路40、41において互いにゲート端子を共通接続する2つのトランジスタM5a、M5b、M6a、M6bを用いた例について説明したが、これに代えて、本実施形態では、第1、第2ゲート電圧保護回路4041において2つのトランジスタのうち一方のM5aM6aを削除して構成した例について説明する。図7に本実施形態のチャージポンプ回路2の出力ドライバー回路1の回路構成を示す。本実施形態の出力ドライバー回路1の第1ゲート電圧保護回路40にて図1のpMOSトランジスタM5aを廃止し、かつツェナーダイオードZD1のアノード端子がpMOSトランジスタM5bのゲート端子に接続されている。このため、ツェナーダイオードZD1が、pMOSトランジスタM5bのゲート端子と電源VSとの間を一定電圧に設定する。ここで、ツェナーダイオードZD1のツェナー電圧をVZ1とし、pMOSトランジスタM5bのスレッショルド電圧をVT5bとすると、pMOSトランジスタM1のゲート-ソース間の電圧は、VZ1-VT5bとなる。本実施形態では、pMOSトランジスタM1のゲート-ソース間の耐圧電圧は、VZ1-VT5bよりも高い値に設定されている。このため、上述の第1実施形態と同様、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフしたとき、pMOSトランジスタM1のゲート-ソース間の電圧をpMOSトランジスタM1のゲート-ソース間の耐圧電圧よりも低い電圧に制限することができる。本実施形態では、第2ゲート電圧保護回路41にて図1のnMOSトランジスタM6aを廃止し、かつツェナーダイオードZD2のカソード端子がnMOSトランジスタM6bのゲート端子に接続されている。このため、ツェナーダイオードZD2がnMOSトランジスタM6bのゲート端子とグランドとの間を一定電圧に設定する。ここで、ツェナーダイオードZD2のツェナー電圧をVZ2とし、nMOSトランジスタM6bのスレッショルド電圧をVT6bとすると、nMOSトランジスタM2のゲート-ソース間の電圧は、VZ2-VT6bとなる。本実施形態では、nMOSトランジスタM2のゲート-ソース間の耐圧電圧は、VZ2-VT6bよりも高い値に設定されている。このため、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンしたとき、上述の第1実施形態と同様、nMOSトランジスタM2のゲート-ソース間の電圧をnMOSトランジスタM2のゲート-ソース間の耐圧電圧よりも低い電圧に制限することができる。第6実施形態本実施形態では、図1において、pMOSトランジスタM1のゲート-ソース間にツェナーダイオードを追加し、かつnMOSトランジスタM2のゲート-ソース間にツェナーダイオードを追加する例について説明する。図8に本実施形態のチャージポンプ回路2の回路構成を示す。図8は、図1にツェナーダイオードZD3、ZD4を追加したものである。ツェナーダイオードZD3は、pMOSトランジスタM1のゲート-ソース間に配置されている。本実施形態のツェナーダイオードZD3のツェナー電圧VZ3は、ツェナーダイオードZD1のツェナー電圧VZ1よりも低い値に設定されている。ツェナーダイオードZD4は、nMOSトランジスタM2のゲート-ソース間に配置されている。本実施形態のツェナーダイオードZD4のツェナー電圧VZ4は、ツェナーダイオードZD2のツェナー電圧VZ2よりも低い値に設定されている。次に、本実施形態のチャージポンプ回路2の作動について説明する。例えば、入力信号Vinの信号レベルがローレベルのときには、pMOSトランジスタM3がオンし、nMOSトランジスタM4がオフする。このとき、上記第1実施形態と同様、pMOSトランジスタM5bのオン抵抗が小さな値になる。そして、電源VSからトランジスタM3、M5b、M6bおよびツェナーダイオードZD4を通してグランドに電流I3が流れる。ここで、nMOSトランジスタM6bがnMOSトランジスタM6aとともに、カレントミラー回路として作動して、電流I3を制限する。例えば、nMOSトランジスタM6bは、電流I3と電流I2とを1:1の比率で電流I3を流すことにより、電流I3を制限する。ここで、上述の如く、電源VSからトランジスタM3、M5b、M6bおよびツェナーダイオードZD4を通してグランドに電流I3が流れると、nMOSトランジスタM2のゲート端子の電位が上昇して、nMOSトランジスタM2がオンする。そして、nMOSトランジスタM2のゲート端子の電位の上昇に伴って、第2共通接続端子31の電位が上昇して、pMOSトランジスタM1がオフする。このことにより、零ボルトの出力電圧Voutが出力される。本実施形態では、nMOSトランジスタM2のゲート-ソース間の電圧は、ツェナーダイオードZD4のツェナー電圧VZ4<nMOSトランジスタM2のゲート-ソース間の耐圧電圧と同一値になる。このため、nMOSトランジスタM2のゲート-ソース間の電圧を耐圧電圧よりも低い電圧に制限することができる。次に、入力信号Vinの信号レベルがローレベルからハイレベルに変化すると、nMOSトランジスタM4がオンする。このため、第1共通接続端子30の電位が低下する。このため、nMOSトランジスタM6bのゲート-ソース間の電圧が大きくなる。したがって、nMOSトランジスタM6bのオン抵抗が小さくなる。すなわち、pMOSトランジスタM5bのオン抵抗とnMOSトランジスタM6bのオン抵抗とが小さくなる。したがって、電源VSからツェナーダイオードZD3を通してトランジスタM5b、M6b、M4を通してグランドに突入電流が流れる。よって、pMOSトランジスタM1のゲート端子の電位が低下して、pMOSトランジスタM1がオフからオンに変化する。これに加えて、MOSトランジスタM2のゲート端子の電位が低下して、nMOSトランジスタM2はオンからオフに変化する。その後、入力信号Vinの信号レベルがハイレベルになると、nMOSトランジスタM4がオンして、pMOSトランジスタM3がオフする。これに伴い、第2共通接続端子31の電位が低下する。このため、pMOSトランジスタM1がオフする。これに加えて、pMOSトランジスタM5bのゲート-ソース間の電圧が小さくなる。よって、pMOSトランジスタM5bのオン抵抗が大きくなる。このため、pMOSトランジスタM5bがpMOSトランジスタM5aとともに、カレントミラー回路として作動して、電流I4を制限する。電流I4は、電源VSからツェナーダイオードZD3、トランジスタM5b、M6b、M4を通してグランドに流れる電流である。例えば、nMOSトランジスタM6bは、電流I4と電流I1とを1:1の比率で電流I4を流すことにより、電流I4を制限する。また、上述の如く、入力信号Vinの信号レベルがハイレベルになると、nMOSトランジスタM4がオンする。これに伴い、第1共通接続端子30の電位が低下して、nMOSトランジスタM2がオフする。このことにより、出力端子から電源電圧と同一の出力電圧Voutが出力される。本実施形態では、pMOSトランジスタM1のゲート-ソース間の電圧は、ツェナーダイオードZD3のツェナー電圧VZ3<pMOSトランジスタM1のゲート-ソース間の耐圧電圧と同一値になる。このため、pMOSトランジスタM2のゲート-ソース間の電圧を耐圧電圧よりも低い電圧に制限することができる。次に、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、pMOSトランジスタM3がオフからオンに変化する。このため、第2共通接続端子31の電位が上昇する。これに伴い、pMOSトランジスタM5bのゲート-ソース間の電圧が上昇する。このため、pMOSトランジスタM5bのオン抵抗が小さくなる。このことにより、トランジスタM5b、M6bのオン抵抗がそれぞれ小さくなる。ここで、上述の如く、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、nMOSトランジスタM4がオンからオフに変化する。このため、電源VSからpMOSトランジスタM3を通してトランジスタM5b、M6bを通してツェナーダイオードZD4を通してグランドに突入電流が流れる。これに伴い、nMOSトランジスタM2のゲート端子の電位が上昇してnMOSトランジスタM2がオフからオンに変化する。そして、第1共通接続端子30および第2共通接続端子31の電位がそれぞれ上昇する。このため、pMOSトランジスタM1がオンからオフに変化する。以上説明した本実施形態によれば、入力信号Vinの信号レベルがハイレベルで、pMOSトランジスタM1がオンし、かつnMOSトランジスタM2がオフしているときには、ツェナーダイオードZD3により、pMOSトランジスタM1のゲート-ソース端子との間に加わる電圧を、pMOSトランジスタM1のゲート-ソース端子間の耐圧電圧よりも低い値に制限する。このとき、pMOSトランジスタM5bがpMOSトランジスタM5aとともにカレントミラー回路として作動して、電源VSからツェナーダイオードZD3およびトランジスタM5b、M6b、M4を通してグランドに流れる電流I3を制限する。入力信号Vinの信号レベルがローレベルで、pMOSトランジスタM1がオフし、かつnMOSトランジスタM2がオンしているときには、ツェナーダイオードZD4により、nMOSトランジスタM2のゲート-ソース間に加わる電圧を、nMOSトランジスタM2のゲート-ソース間の耐圧電圧よりも低い電圧に制限する。このとき、nMOSトランジスタM6bがpMOSトランジスタM6aとともにカレントミラー回路として作動して、電源VSからトランジスタM3、M5b、M6bおよびツェナーダイオードZD4を通してグランドに流れる電流I4を制限する。以上のように、pMOSトランジスタM1或いはnMOSトランジスタM2のゲート-ソース間の電圧を耐圧電圧よりも低い電圧に制限する際に、消費電流の増加を抑制する。なお、上述の第6実施形態では、ツェナーダイオードZD3のツェナー電圧VZ3を、ツェナーダイオードZD1のツェナー電圧VZ1よりも低い値に設定した例について説明したが、これに限らず、ツェナーダイオードZD3のツェナー電圧VZ3を、ツェナーダイオードZD1のツェナー電圧VZ1よりも高い値に設定してもよい。この場合、pMOSトランジスタM1のゲート-ソース間の電圧がツェナーダイオードZD3のツェナー電圧VZ3よりも高くなったときにだけ、ツェナーダイオードZD3に電流が流れるので、電流の消費を抑えることができる。ここで、ツェナーダイオードZD3のツェナー電圧VZ3を、ツェナーダイオードZD1のツェナー電圧VZ1よりも高い値に設定した場合には、入力信号Vinの信号レベルがハイレベルになると、pMOSトランジスタM5bがpMOSトランジスタM5aとともにカレントミラー回路として作動するのではなく、オフする。上述の第6実施形態では、ツェナーダイオードZD4のツェナー電圧VZ4を、ツェナーダイオードZD2のツェナー電圧VZ2よりも低い値に設定した例について説明したが、これに限らず、ツェナーダイオードZD4のツェナー電圧VZ4を、ツェナーダイオードZD2のツェナー電圧VZ2よりも高い値に設定してもよい。この場合、nMOSトランジスタM2のゲート-ソース間の電圧がツェナーダイオードZD4のツェナー電圧VZ4よりも高くなったときにだけ、ツェナーダイオードZD4に電流が流れるので、電流の消費を抑えることができる。ここで、ツェナーダイオードZD4のツェナー電圧VZ4を、ツェナーダイオードZD2のツェナー電圧VZ2よりも高い値に設定した場合には、入力信号Vinの信号レベルがローレベルになると、nMOSトランジスタM6bがnMOSトランジスタM6aとともにカレントミラー回路として作動するのではなく、オフする。第7実施形態上述の第1実施形態では、電源電圧が最低動作電圧よりも低いと、トランジスタM1、M2のスイッチング速度が低下する恐れがある。そこで、第7実施形態の出力ドライバー回路では、電源電圧が上述の最低動作電圧Vth1Vth2Vminよりも低いときに、トランジスタM1、M2のスイッチング速度の低下を抑制する。図9に本実施形態の出力ドライバー回路1Aの回路構成を示す。出力ドライバー回路1Aは、図1の出力ドライバー回路1に、レベルシフト回路10a、pMOSトランジスタM7、nMOSトランジスタM8、ORゲート50、電圧判定回路51、NOTゲート54、ANDゲート55、および抵抗素子Ra、Rbを備える。以下、本実施形態において図1の出力ドライバー回路1と相違点について説明する。レベルシフト回路10aは、図1のレベルシフト回路10と実質的に同様、ORゲート50の出力信号のレベルをプラス側にシフトしてpMOSトランジスタM7のゲート-ソース間に加わる電圧をゲート-ソース間の耐圧電圧よりも低い値に制限する。pMOSトランジスタM7は、電源VSと第1共通接続端子30との間に配置されている。抵抗素子Rbは、pMOSトランジスタM7と第1共通接続端子30との間に配置されている。nMOSトランジスタM8は、第2共通接続端子31とグランドとの間に配置されている。抵抗素子Raは、第2共通接続端子31とnMOSトランジスタM8との間に配置されている。電圧判定回路51は、電源電圧が低電圧か否かを判定するもので、コンパレータ52、バンドギャップ基準電圧発生回路53、および抵抗素子Rc、Rdを備える。バンドギャップ基準電圧発生回路53は、一定電圧をコンパレータ52の反転入力端子-に出力する。バンドギャップ基準電圧発生回路53の出力電圧は、後述するように、コンパレータ52において電源電圧が低電圧か否かを判定するための閾値として用いられる。抵抗素子Rc、Rdは、電源VSとグランドとの間に直列接続されて分圧回路を構成する。分圧回路は、抵抗素子Rc、Rdの間の共通接続端子56から抵抗素子Rc、Rdにより電源電圧を分圧した分圧電圧をコンパレータ52の非反転入力端子に出力する。コンパレータ52は、分圧電圧とバンドギャップ基準電圧発生回路53の出力電圧とを比較してハイレベル或いはローレベルの出力信号を出力する。ORゲート50は、入力信号Vinとコンパレータ52の出力信号とをOR演算してローレベル或いはハイレベルの信号を出力する。NOTゲート54は、コンパレータ52の出力信号をNOT演算してローレベル或いはハイレベルの信号を出力する。ANDゲート55は、入力信号VinとNOTゲート54の出力信号とをAND演算してローレベル或いはハイレベルの信号を出力する。次に、本実施形態の出力ドライバー回路1Aの作動について説明する。まず、分圧電圧がバンドギャップ基準電圧発生回路53の出力電圧よりも高いときに、電源電圧が高電圧であるとして、コンパレータ52がハイレベル信号を出力する。このとき、入力信号Vinの信号レベルがハイレベルのとき、ORゲート50は、ハイレベルの出力信号をレベルシフト回路10aを通してpMOSトランジスタM7に出力する。このため、pMOSトランジスタM7がオフする。コンパレータ52の出力信号がNOTゲート54に入力されると、NOTゲート54の出力信号のレベルは、ローレベルになる。このようなNOTゲート54の出力信号とハイレベルである入力信号VinとがANDゲート55に入力されると、ANDゲート55の出力信号のレベルはローレベルになる。このようなANDゲート55の出力信号によってnMOSトランジスタM8がオフする。一方、コンパレータ52がハイレベル信号を出力する場合において、入力信号Vinの信号レベルがローレベルのときには、ORゲート50は、ハイレベルの出力信号をレベルシフト回路10aを通してpMOSトランジスタM7に出力する。このため、pMOSトランジスタM7がオフする。これに加えて、ローレベルであるNOTゲート54の出力信号とローレベルである入力信号VinとがANDゲート55に入力されて、ANDゲート55の出力信号のレベルはローレベルになる。このため、ANDゲート55の出力信号によってnMOSトランジスタM8がオフする。このように、コンパレータ52がハイレベル信号を出力する場合には、入力信号Vinの信号レベルに関係なく、pMOSトランジスタM7、およびnMOSトランジスタM8がそれぞれオフする。そして、入力信号Vinがレベルシフト回路10を通してpMOSトランジスタM3のゲート端子に与えられる。これに加えて、入力信号VinがnMOSトランジスタM4のゲート端子に与えられる。このため、上述の第1実施形態と同様に、入力信号Vinに応じてpMOSトランジスタM3、およびnMOSトランジスタM4がオン、オフする。これにより、上述の第1実施形態と同様に、第1、第2ゲート電圧保護回路40、41、およびpMOSトランジスタM7、およびnMOSトランジスタM8が作動する。次に、電源電圧が低電圧であるときには、定電流電源20aが停止し、かつpMOSトランジスタM5がオフしている。この場合、分圧電圧がバンドギャップ基準電圧発生回路53の出力電圧よりも低くなり、コンパレータ52がローレベル信号を出力する。このため、NOTゲート54は、コンパレータ52の出力信号に基づいてハイレベル信号を出力する。入力信号Vinの信号レベルがハイレベルであるときには、ORゲート50は、ハイレベルの出力信号をレベルシフト回路10aを通してpMOSトランジスタM7に出力する。このため、pMOSトランジスタM7がオフする。ANDゲート55は、NOTゲート54の出力信号と入力信号Vinとに基づいてハイレベル信号を出力する。このため、nMOSトランジスタM8がオンする。これに加えて、pMOSトランジスタM3は、入力信号Vinに応じてオフする。このため、pMOSトランジスタM1のゲート端子から抵抗素子RbおよびnMOSトランジスタM8を通してグランドに電流が流れる。これにより、第2共通接続端子31の電位は低下するので、pMOSトランジスタM1がオフする。これに加えて、nMOSトランジスタM4は、入力信号Vinに応じてオンする。このため、第1共通接続端子30の電位は低下するので、nMOSトランジスタM2がオフする。したがって、出力端子Voutから零ボルトの出力電圧が出力される。次に、入力信号Vinの信号レベルがハイレベルからローレベルに変化すると、ORゲート50は、ローレベル信号をレベルシフト回路10aを通してpMOSトランジスタM7に出力する。これにより、pMOSトランジスタM7がオンする。ANDゲート55は、NOTゲート54の出力信号と入力信号Vinとに基づいてローレベル信号を出力する。このため、nMOSトランジスタM8がオフする。このとき、nMOSトランジスタM4は、入力信号Vinに応じてオフする。このため、電源VSからpMOSトランジスタM7および抵抗素子Rbを通してnMOSトランジスタM2のゲート端子側に電流が流れる。このため、第1共通接続端子30の電位が上昇する。これにより、nMOSトランジスタM2がオンする。これに加えて、pMOSトランジスタM3は、入力信号Vinに応じてオンする。このとき、電源電圧が低いため、定電流電源20aが停止し、かつpMOSトランジスタM5bがオフしているときには、電源VSからpMOSトランジスタM3を通してpMOSトランジスタM1に電流が流れる。このため、第2共通接続端子31の電位が上昇する。したがって、pMOSトランジスタM2がオフする。これにより、出力端子Voutから零ボルトの出力電圧が出力される。以上説明した本実施形態によれば、電源電圧が低電圧であるときには、ORゲート50、電圧判定回路51、NOTゲート54およびANDゲート55が入力信号Vinに応じてpMOSトランジスタM3、M7およびnMOSトランジスタM4、M8を制御して、第1、第2ゲート電圧保護回路40、41に関係なく、pMOSトランジスタM1およびnMOSトランジスタM2をオン、オフさせる。このため、pMOSトランジスタM1およびnMOSトランジスタM2のスイッチング速度の低下を抑制することができる。これに加えて、電源電圧が低電圧であっても出力抵抗が増加することを抑制することができる。本実施形態では、pMOSトランジスタM7がオンしているときには、電源VSからpMOSトランジスタM7、抵抗素子Rbを通して第1共通接続端子30側に電流が流れるものの、この電流は抵抗素子Rbにより制限されるので、電流が小さい。これに加えて、電源電圧が低いので、より一層、電流が小さくなる。したがって、消費電流の増加を抑えることができる。nMOSトランジスタM8がオンしているときには、第2共通接続端子31から抵抗素子Ra、およびpMOSトランジスタM7を通してグランド側に電流が流れるものの、この電流は抵抗素子Raにより制限されるので、電流が小さい。これに加えて、電源電圧が低いので、より一層、電流が小さくなる。したがって、消費電流の増加を抑えることができる。他の実施形態上述の第3実施形態では、互いにゲート端子を共通接続したpMOSトランジスタM5a、M5bを用いて第1ゲート電圧保護回路40図5参照を構成した例について説明したが、これに限らず、図7と同様、pMOSトランジスタM5aを廃止して、pMOSトランジスタM5bを用いて第1ゲート電圧保護回路40を構成してもよい。上述の第4実施形態では、互いにゲート端子を共通接続したnMOSトランジスタM6a、M6bを用いて第2ゲート電圧保護回路41図6参照を構成した例について説明したが、これに限らず、図7と同様、nMOSトランジスタM6aを廃止して、nMOSトランジスタM6bを用いて第2ゲート電圧保護回路41を構成してもよい。上述の第1、第2、第3、第5、第6実施形態では、第3、第4トランジスタとしては、pMOSトランジスタを用いた例について説明したが、これに限らず、電源側端子ソース端子に対するゲート端子の電位を下げるほど電源側端子とグランド側端子との間に流れる電流が増加するトランジスタならば、例えば、PNP型トランジスタを用いてもよい。上述の第1、第2、第4、第5、第6実施形態では、第5、第6トランジスタとしては、nMOSトランジスタを用いた例について説明したが、これに限らず、グランド側ソース端子に対するゲート端子の電位を上げるほど電源側端子とグランド側端子との間に流れる電流が増加するトランジスタならば、例えば、NPN型トランジスタを用いてもよい。上述の第1、第2実施形態では、出力ドライバー回路11Aをチャージポンプ回路2に適用した例について説明したが、これに限らず、チャージポンプ回路2以外の他の各種回路に出力ドライバー回路11Aを適用してもよい。例えば、図10のように、直流電源73の出力電圧に基づいて三相電動モータ60のステータコイル61に三相交流電流を出力するインバータ回路70に出力ドライバー回路11Aを適用してもよい。図10のインバータ回路70を構成するスイッチング素子SW1、SW2、SW3、SW6のゲート端子に制御信号を与えるための駆動回路として出力ドライバー回路11Aを用いる。なお、符号72は直流電源73のプラス電極が接続される正極母線、符号71は直流電源73のマイナス電極が接続される負極母線である。符号Db1、Db2、Db3、Db4、Db5、Db6はダイオードである。上述の第1、第2実施形態では、入力信号Vinの信号レベルがローレベルのとき、出力ドライバー回路1が零ボルトの出力電圧を出力し、入力信号Vinの信号レベルがハイレベルのとき、出力ドライバー回路1が電源電圧と同一の出力電圧を出力する例を示したが、入力信号Vinの信号レベルがハイレベルのとき、出力ドライバー回路1が零ボルトの出力電圧を出力し、入力信号Vinの信号レベルがローレベルのとき、出力ドライバー回路1が電源電圧と同一の出力電圧を出力するようにしてもよい。さらに、上述の第1~第7実施形態のうち組合せ可能な2つ以上の実施形態の構成を組み合わせて実施してもよい。