支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された素子分離領域と、前記絶縁層上に形成され、前記素子分離領域に囲まれた半導体層と、前記支持基板、前記絶縁層および前記半導体層を含むSOI構造を有する半導体基板の主面に形成された電界効果トランジスタであって、前記半導体基板の主面に沿う第1方向に延在するゲート電極と、前記ゲート電極の横の前記半導体層に形成されたソース領域およびドレイン領域とを有し、前記第1方向に直交する第2方向に複数並んで形成された第1導電型の前記電界効果トランジスタと、前記絶縁層を貫通して前記支持基板に達し、前記第1方向に延在する第1接続部材と、を有し、前記半導体層の前記第2方向の端部には前記ソース領域が形成され、前記半導体層の前記第2方向の端部の外側であって前記半導体層の近傍に前記第1接続部材が形成されていることを特徴とする半導体装置。前記第1接続部材の直下の前記支持基板の上面には拡散層が形成されており、前記電界効果トランジスタの下部の前記支持基板には前記拡散層が形成されていないことを特徴とする請求項1記載の半導体装置。前記拡散層は前記第1導電型と異なる第2導電型の不純物を含んでいることを特徴とする請求項2記載の半導体装置。前記電界効果トランジスタは前記第1方向に複数並んで配置されていることを特徴とする請求項1記載の半導体装置。前記半導体層の前記第1方向の端部の近傍には、前記絶縁層を貫通して前記支持基板に達し、前記第2方向に延在する第2接続部材が形成されていることを特徴とする請求項1記載の半導体装置。前記第1接続部材および前記第2接続部材は、平面視において前記半導体層を囲むように配置されていることを特徴とする請求項5記載の半導体装置。前記第1接続部材は前記第1方向に複数並んで配置されていることを特徴とする請求項1記載の半導体装置。前記第1接続部材と、前記第1接続部材の近傍のソース領域とは同じ電位を有していることを特徴とする請求項1記載の半導体装置。前記第1接続部材と、前記第1接続部材の近傍のソース領域とは電気的に接続されていることを特徴とする請求項1記載の半導体装置。前記第1接続部材は前記素子分離領域の開口部を通るように形成されていることを特徴とする請求項1記載の半導体装置。前記電界効果トランジスタは高周波回路においてスイッチングに用いられることを特徴とする請求項1記載の半導体装置。a支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される半導体基板を準備する工程と、b前記半導体基板の主面に前記半導体層を囲む素子分離領域を形成する工程と、c前記半導体層の上面に、前記半導体基板の主面に沿う第1方向に延在するゲート電極と、第1導電型を有するソース領域と、前記第1導電型を有するドレイン領域とを含む電界効果トランジスタを、前記第1方向に直交する第2方向に並べて複数形成する工程と、d前記電界効果トランジスタを含む前記半導体基板の主面を覆う第1絶縁膜を形成する工程と、e前記ゲート電極、前記ソース領域および前記ドレイン領域の上部を露出する第1コンタクトホールおよび前記素子分離領域の直下の前記支持基板の上面を露出する第2コンタクトホールを、それぞれ前記第1絶縁膜を貫通させて形成する工程と、f前記第1コンタクトホール内および前記第2コンタクトホール内に第3接続部材および前記第1方向に延在する第1接続部材をそれぞれ形成する工程と、を有し、前記半導体層の前記第2方向の端部に前記ソース領域を形成し、前記半導体層の前記第2方向の端部の外側であって前記半導体層の近傍に前記第1接続部材を形成することを特徴とする半導体装置の製造方法。b1前記b工程の後、前記c工程の前に、前記半導体基板の上方から前記支持基板の上面に不純物を打ち込むことにより、前記支持基板の上面に拡散層を形成する工程をさらに有し、前記拡散層を前記第1接続部材の直下に形成し、前記電界効果トランジスタの下部の前記支持基板には前記拡散層を形成しないことを特徴とする請求項12記載の半導体装置の製造方法。前記e工程は、e1前記第1コンタクトホールを形成する工程と、e2前記第2コンタクトホールを形成する工程と、を含むことを特徴とする請求項12記載の半導体装置の製造方法。e3前記e2工程の後であって前記f工程の前に、前記第2コンタクトホールの底部に露出する前記支持基板の上面に不純物を打ち込むことにより、前記支持基板の上面に拡散層を形成する工程をさらに有し、前記拡散層を前記第1接続部材の直下に形成し、前記電界効果トランジスタの下部の前記支持基板には前記拡散層を形成しないことを特徴とする請求項14記載の半導体装置の製造方法。前記c工程の後であって前記d工程の前に、c1前記電界効果トランジスタを含む前記半導体基板の主面を覆う第2絶縁膜を形成する工程と、c2前記素子分離領域の直上の前記第2絶縁膜を一部除去して開口部を形成する工程と、をさらに有し、前記e工程では、前記開口部の前記半導体基板の主面に沿う方向の直径よりも、同方向における直径が小さい前記第2コンタクトホールを前記開口部の内側を通るように形成することを特徴とする請求項12記載の半導体装置の製造方法。前記e工程では前記第2コンタクトホールを複数形成し、前記f工程では、前記半導体層の前記第1方向の端部の近傍に形成された前記第2コンタクトホール内に、前記絶縁層を貫通して前記支持基板に達し、前記第2方向に延在する第2接続部材を形成することを特徴とする請求項12記載の半導体装置の製造方法。g前記第1接続部材上および前記第3接続部材上に配線を形成し、前記配線を介して前記第1接続部材および前記第3接続部材を電気的に接続する工程をさらに有することを特徴とする請求項12記載の半導体装置の製造方法。携帯電話用のアンテナスイッチに用いられる高周波用の電界効果トランジスタであるMOSFETは、入力された信号がノイズの影響を受けずにそのまま出力されず、歪成分ノイズの混ざった信号が出力されやすい特性歪特性を有する。この歪成分は、入力された信号の波長の2倍または3倍の波長を有する高周波として発生しやすい。歪成分は本来の入力信号と関係ない周波数成分であり、このような余分な周波数成分が入力信号に混ざることで、正確に信号を出力することができない問題がある。また、基板全体が主にSiシリコンからなるバルクシリコンの半導体基板上に上記MOSFETを形成した場合、ゲート容量またはドレイン容量などの寄生容量がゲート電極またはドレイン領域と半導体基板との間に生じ、歪成分が発生しやすくなる歪特性が強まる問題がある。そこで本発明者は、高周波用MOSFETを形成する半導体基板について、歪成分が発生しにくい歪特性が弱い半導体基板として、GaAsガリウムヒ素からなる半導体基板またはSOSSiliconOnSapphire基板を用いる方法を検討した。高周波の信号のスイッチングに用いるMOSFETをGaAsガリウムヒ素からなる半導体基板以下単にGaAs基板というまたはSOS基板上に形成した場合、高周波用MOSFETの入力信号および出力信号においてスイッチングによるノイズの発生を抑えることができる。GaAs基板を使用した場合にノイズの発生を抑えることができるのは、GaAs基板は電子が流れやすく不純物が少ない高純度の半導体層を有するため、電子の移動速度が速く、ノイズが発生しにくいからである。従って、GaAs基板上に形成されたトランジスタHEMT:HighElectronMobilityTransistorはノイズの発生量が少ない特徴がある。また、SOS基板はサファイアからなる支持基板上にシリコン層を有する基板である。絶縁層であるサファイア層を有するSOS基板の上面のシリコン層上に高周波用MOSFETを形成した場合、高周波用MOSFETの入力信号および出力信号においてノイズの伝搬経路となる寄生容量がソースドレイン領域と基板との間に発生しにくいため、ノイズの発生量を低減できる特徴がある。しかし、これらの基板材料は何れも高価であるため、GaAs基板またはSOS基板を用いて半導体装置を製造しようとすると、半導体装置を用いた製品のコストが高くなる問題がある。また、SOS基板は絶縁層であるサファイア層上にシリコン層を形成した基板である。このSOS基板は、ウエルおよび基板間の寄生容量に起因する、入力信号の2倍の周波数を有する歪成分の発生を抑えることができるが、ウエルおよびソースドレイン間の寄生容量に起因する、入力信号の3倍の周波数を有する歪成分の発生を抑えることは難しい。これに対し、ゲート電極と半導体基板との間における寄生容量の発生を抑えることができる低コストな半導体基板としてSOI基板を使用する方法が考えられるが、SOI基板であっても、寄生容量に起因するノイズ歪成分が発生する歪特性を有している。例えばスイッチングなどを行うMOSFETに、外部で発生した高周波信号が伝わった場合、MOSFET内に歪成分ノイズが発生する問題がある。また、SOI層上に形成されたMOSFETのソース領域と、SOI層の下部のBOX膜埋め込み酸化膜を貫通して支持基板シリコン基板に接続されたコンタクトプラグとが、素子分離領域または層間絶縁膜などを介して隣接している場合、ソース領域とコンタクトプラグとに異なる電荷が印加されていれば、ソース領域とコンタクトプラグとの間に容量が発生する。ソース領域とコンタクトプラグとの間の容量が増大すると、ノイズ歪成分の発生が顕著になり、半導体装置の信頼性が低下する問題がある。本発明の目的は、半導体装置の信頼性を向上することにある。特に、半導体装置で処理する信号の信頼性を向上することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一実施の形態である半導体装置は、SOI基板上に形成された複数のMOSFETを有する半導体装置において、BOX膜を貫き支持基板に達するコンタクトプラグを形成することで、マットの周囲を、SOI基板の主面に沿う第1方向または第1方向に直交する第2方向に延在する複数のコンタクトプラグにより囲み、前記複数のコンタクトプラグをガードリングとして利用するものである。また、本発明の好ましい一実施の形態である半導体装置の製造方法は、支持基板上のBOX膜上に素子分離領域により囲まれた半導体層を形成した後、半導体層の上面に、半導体層の上面に沿う第1方向に延在するゲート電極を有するMOSFETを、第1方向に直交する第2方向に複数並べて形成し、前記複数のMOSFETを覆う層間絶縁膜を形成した後、層間絶縁膜およびBOX膜を貫通するコンタクトプラグを形成するものである。コンタクトプラグは第1方向に延在するものと第2方向に延在するものとを形成し、これらのコンタクトプラグを平面視において前記半導体層の周囲を囲むように配置する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。半導体装置の信頼性を向上することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。実施の形態1本発明の実施の形態1による電界効果トランジスタであるnチャネル型MOSFETの構造の一例を図1~図4を用いて説明する。図1はSOI基板上に形成された半導体チップを示す平面図である。図2は、図1に示すスイッチ部SW1を拡大して示す平面図である。図3は図2において破線で囲われた箇所を拡大して示す平面図である。図4は図3のA-A線における断面図である。本実施の形態の半導体チップCPの全体の模式的な平面図を図1に示す。図1では、図を分かりやすくするため、半導体チップCPの上部に形成された層間絶縁膜および配線などは示していない。半導体チップCPはSOI基板SBおよびSOI基板SB上に形成されたMOSFETおよび配線などを含むスイッチ部SW1~SW4、負バイアス回路BCおよびESDElectroStaticDischarge:静電気破壊保護ダイオードD1などにより構成されており、高周波の信号のスイッチングを行うスイッチング素子である。なお、スイッチングとは、直流交流変換回路やデジタル回路などにおいて、電気回路のオンオフを切り替える動作を言う。スイッチ部SW1~SW4は、それぞれスイッチング用の複数のMOSFETからなる。ここでは、一例として、スイッチ部SW1~SW4は何れもnチャネル型MOSFETを含んでいる場合を例示している。また、負バイアス回路BCはスイッチ部SW1~SW4に形成されたMOSFETを正しい動作点で使うための高周波回路であり、信号の周波数特性を向上させ、信号の歪みおよびノイズ雑音を低減する働きを有する。なお、スイッチ部SW1およびSW2は比較的高い周波数の信号をスイッチングし、スイッチ部SW3およびSW4は比較的低い周波数の信号をスイッチングする働きを有し、スイッチ部SW1およびSW3は受信した信号入力信号をスイッチングし、スイッチ部SW2およびSW4は送信する信号出力信号をスイッチングする働きを有する。また、ESD保護ダイオードD1は、半導体チップCPが静電気放電により誤作動または故障することを防ぐ働きを有する。図2は、図1で示した半導体チップCP上のスイッチ部SW1を拡大して示す平面図である。図2に示すように、スイッチ部SW1は、平面視においてマトリクス状に複数配置されたマットMT、素子分離領域1および複数のコンタクトプラグ接続部材CT2を有している。コンタクトプラグCT2は素子分離領域1を貫いており、半導体チップCPの平面において、素子分離領域1に形成された開口部図4参照を通るように形成されている。複数のマットMTはSOI基板の主面に沿う第1方向と、第1方向に直交する第2方向に複数並んで配置されている。マットMTは、SOI基板SBの上面に形成されたシリコン層半導体層4図4参照上に複数のMOSFETが形成された活性領域アクティブ領域である。コンタクトプラグCT2は第1方向および第2方向に隣り合うマットMT同士の間に形成されており、第2方向において隣り合うマットMT同士の間に形成されているコンタクトプラグCT2は第1方向に延在しており、第1方向において隣り合うマットMT同士の間に形成されているコンタクトプラグCT2は第2方向に延在している。第2方向において隣り合うマットMT同士の間にはコンタクトプラグCT2が第2方向に並んで2列形成されているが、第1方向において隣り合うマットMT同士の間にはコンタクトプラグCT2が1列のみ形成されている。なお、第2方向において隣り合うマットMT同士の間のコンタクトプラグCT2は1列のみでもよく、第1方向において隣り合うマットMT同士の間のコンタクトプラグCT2は2列形成されていてもよい。図3に示す平面図では、図2において破線で囲んだ領域を拡大して示している。図3に示すように、SOI基板SBの主面上に形成されたマットMTは、複数のnチャネル型MOSFETQnを含んでいる。各nチャネル型MOSFETQnは、第1方向に延在するゲート電極9と、ゲート電極9を挟むように形成されたソース領域4sおよびドレイン領域4dとを含む電界効果トランジスタであり、一つのマットMT内において、第1方向および第2方向に複数並んで形成されている。同一マットMT内において第2方向に隣り合うnチャネル型MOSFETQn同士はソース領域4sまたはドレイン領域4dのいずれかを互いに共有しており、ゲート電極9、ソース領域4sおよびドレイン領域4dはそれぞれ第1方向に延在し、ソース領域4sおよびドレイン領域4dは第2方向に延在するゲート電極配線9aの近傍で終端している。ゲート電極配線9aは各ゲート電極9に電位を供給する導電膜であり、マットMT内において第2方向に延在し、ゲート電極9と一体となっている。ゲート電極配線9aと同層に形成されたゲート電極9は第1方向の両端部においてゲート電極配線9aに接続されており、ゲート電極配線9aは第2方向の端部に接続部9bを有し、接続部9b上にはコンタクトプラグ接続部材CT3が形成されている。コンタクトプラグCT3はゲート電極9、ゲート電極配線9aおよび接続部9bよりも上層に形成された配線図示しないに接続されており、ゲート電極9はコンタクトプラグCT3、接続部9b、ゲート電極配線9aを介して前記配線と電気的に接続されている。ゲート電極9、ゲート電極配線9aおよび接続部9bは同層に形成された一体の層である。第2方向に延在するゲート電極配線9aは第1方向に並んでSOI基板SB上に複数形成されており、特定のゲート電極配線9aに対して第1方向に隣り合う一方のゲート電極配線9aとの間のSOI基板SBの上面にはゲート電極9、ソース領域4sおよびドレイン領域4dが形成されている。また、前記特定のゲート電極配線9aに対して第1方向に隣り合うもう一方のゲート電極配線9aとの間のSOI基板SBの上面には素子分離領域1が形成されており、ソース領域4sおよびドレイン領域4dは形成されていない。つまり、一つのマットMTは第1方向に隣り合う2列のゲート電極配線9aと、それらの間に形成された複数のnチャネル型MOSFETQnとにより構成されている。なお、ここではマットMT内の第2方向の端部にはドレイン領域4dではなくソース領域4sが配置されている。図3に示すように、平面視において矩形の形状を有する各マットMTの外側には、マットMTの4辺のそれぞれに沿って、コンタクトプラグCT2が形成されている。コンタクトプラグCT2はSOI基板SBの主面に対して垂直な方向に形成された接続部材である。つまり、第1方向および第2方向において、マットMTはコンタクトプラグCT2に挟まれるように形成されている。なお、図3では図を分かりやすくするために、コンタクトプラグCT2にハッチングを付している。マットMTの第1方向に延びる辺に隣接して形成されたコンタクトプラグCT2の第1方向の長さは、マットMTの第1方向に沿う辺とほぼ同じ長さとなっている。より詳細には、第1方向において、コンタクトプラグCT2の長さは、ソース領域4sの長さよりも長い。また、第1方向において、コンタクトプラグCT2は、ソース領域4sの端部よりも長くなるように配置されている。少なくとも、ソース領域4sに形成されているコンタクトプラグCT1よりも外側に延在するように配置されている。同様に、マットMTの第2方向に延びる辺に隣接して形成されたコンタクトプラグCT2の第2方向の長さは、マットMTの第2方向に沿う辺とほぼ同じ長さとなっている。より詳細には、第2方向において、コンタクトプラグCT2は、マットMTの両端のソース領域4sよりも外側に延在するように形成されている。つまり、矩形の形状を有する各マットMTの輪郭を構成する四辺の近傍には、各辺に沿う四つのコンタクトプラグCT2が形成されており、マットMTの周囲は四つのコンタクトプラグCT2により囲まれている。第1方向はゲート電極9の長手方向ゲート幅方向に沿う方向であるため、言い換えれば、マットMTの周囲には、ゲート電極9の長手方向に沿う方向に延在するコンタクトプラグCT2と、ゲート電極9の長手方向に直交する方向ゲート長方向に延在するコンタクトプラグCT2とが、マットMTを囲うように配置されていると言える。ただし、一つのマットMTを囲む四つのコンタクトプラグCT2は互いに接続されていないため、マットMTの周囲を環状のコンタクトプラグにより完全に囲っているわけではない。これは、マットMTの周囲を完全に囲うように連続する長いコンタクトプラグを形成しようとすると、当該コンタクトプラグを構成する金属に高い応力が発生する問題が生じるためであり、ここではコンタクトプラグCT2を複数に分けて形成することで、応力の発生を防いでいる。次に、図4に本実施の形態の半導体装置の断面図を示す。図4に示す断面図は図3のA-A線における断面であり、第2方向におけるマットの一方の端部からもう一方の端部にかけての断面を示しているが、図を分かりやすくするため、第2方向に並んでいる複数のnチャネル型MOSFETQnについては、第2方向の端部のnチャネル型MOSFETQnのみをそれぞれ一つずつ図4に示している。つまり、図4の左側には図3のマットMTの第2方向の一方の端部のnチャネル型MOSFETQnおよび当該nチャネル型MOSFETQnに隣接するコンタクトプラグCT2を示し、図4の右側には図3のマットMTの第2方向のもう一方の端部のnチャネル型MOSFETQnおよび当該nチャネル型MOSFETQnに隣接するコンタクトプラグCT2とを示している。図示はしていないが、図4に示す二つのnチャネル型MOSFETQnの間には、さらに複数のnチャネル型MOSFETが形成されている。なお、実際には図4に示すコンタクトプラグCT2の上の配線20よりもさらに上の領域に他の配線などが形成されているが、ここではその図示を省略し、詳しくは図17を用いて後述する。具体的には、図4に示すように、本実施の形態の半導体装置は支持基板2を有し、支持基板2上にはBOX膜埋め込み酸化膜3を介してシリコン層SOI層4が形成されている。シリコン層4はシリコン層4と同じ高さに形成された素子分離領域1により区切られている。シリコン層4が形成されている領域は、素子分離領域1によってその範囲を規定されたアクティブ領域であり、シリコン層4は素子分離領域1により囲まれている。素子分離領域1はシリコン層4一部除去してBOX膜3を露出するように形成された開口部に埋込まれた酸化シリコン膜などからなる絶縁体であり、素子分離領域1が形成された領域は不活性領域となっている。素子分離領域1は例えば2層の酸化シリコン膜により構成されている。なお、ここでは支持基板2、BOX膜3およびシリコン層4を含む基板をSOI基板SBと呼ぶ。第1方向および第2方向はシリコン層4の上面に沿う方向である。なお、本実施の形態の素子分離領域1は、STIShallowTrenchIsolation法により形成されたものである。シリコン層4の上部にはnチャネル型MOSFETQnが複数形成されている。シリコン層4上には酸化シリコン膜などからなるゲート絶縁膜8を介して例えば多結晶シリコン膜からなるゲート電極9が形成されており、ゲート電極9の側壁には例えば酸化シリコン膜および窒化シリコン膜の積層構造を有する絶縁体であるサイドウォール14が自己整合的に形成されている。ゲート電極9の直下のシリコン層4内にはp型の不純物例えばBホウ素が導入されたp型ウエル13が形成されており、p型ウエル13を挟むようにn型の不純物例えばPリンが導入されたソース領域4sおよびドレイン領域4dが形成されている。つまり、シリコン層4内には、ソース領域4s、ドレイン領域4dおよびp型ウエル13が形成され、ソース領域4sおよびドレイン領域4dの間にp型ウエル13が形成されている。シリコン層4の第2方向の端部には、ドレイン領域4dではなくソース領域4sが形成されている。つまり、マットMT図3参照の第2方向における端部のnチャネル型MOSFETQnは、マットMTの第2方向の端部に近い方の領域にソース領域4sを有している。ソース領域4sおよびドレイン領域4dはいずれも比較的高濃度のn型の不純物例えばPリンが注入された拡散層6と、拡散層6よりも低い濃度でn型の不純物例えばPリンが注入されたエクステンション領域7とを有している。エクステンション領域7は拡散層6とp型ウエル13との間であって、サイドウォール14の下部に配置されている。このように、nチャネル型MOSFETQnのソース領域4sおよびドレイン領域4dはゲート電極9の直下のチャネル領域となるp型ウエル13の近傍に低濃度のエクステンション領域7を有するLDDLightlyDopedDrain構造を有している。拡散層6およびゲート電極9のそれぞれの上面にはシリサイド層11が形成されている。シリサイド層11は、例えば、主にCoSi2コバルトシリサイドからなる。また、コバルトシリサイドに限らず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイドを用いても良い。シリサイド層11の上面、サイドウォール14の表面および素子分離領域1の上面を覆うように、絶縁膜エッチングストッパ膜5が形成されており、絶縁膜5上には絶縁膜5よりも膜厚が厚い層間絶縁膜15が形成されている。絶縁膜5および層間絶縁膜15からなる積層膜には、その上に形成されたシリサイド層11の上面を露出するコンタクトホール接続孔CH1が前記積層膜の上面から下面に貫通して形成されており、コンタクトホールCH1内には主にWタングステンからなるコンタクトプラグCT1が形成されている。コンタクトプラグCT1は柱状の形状を有する接続部材であり、図3に示すように、ソース領域4sおよびドレイン領域4d上において第1方向に並んで複数形成されている。また、マットMT図3参照内の第2方向端部のnチャネル型MOSFETQnの外側には、図4に示すように、層間絶縁膜15およびBOX膜3を貫通して支持基板2の上面に達するコンタクトホール接続孔CH2が形成され、コンタクトホールCH2内には主にWタングステンからなるコンタクトプラグCT2が形成されている。コンタクトプラグCT2が形成されている領域の近傍にはシリコン層4、素子分離領域1および絶縁膜5は形成されておらず、BOX膜3の上面に層間絶縁膜15が接して形成されている。つまり、コンタクトプラグCT2が形成されている領域の近傍のシリコン層4、素子分離領域1および絶縁膜5は除去され、シリコン層4、素子分離領域1および絶縁膜5を含む膜の開口部5aの内側を通るようにコンタクトプラグCT2が形成されている。開口部5aの側壁とコンタクトプラグCT2との間には層間絶縁膜15が形成されている。したがって、シリコン層4、素子分離領域1および絶縁膜5はコンタクトプラグCT2に接していない。なお、図4に示す構造ではシリコン層4を構成する拡散層6と、素子分離領域1との間の開口部5aにコンタクトプラグCT2を形成しているが、開口部は素子分離領域1を貫通するように形成されていてもよい。すなわち、素子分離領域1を貫通する開口部5aの内側を通るようにコンタクトプラグCT2が形成され、コンタクトプラグCT2とシリコン層4との間に素子分離領域1が形成されていても構わない。層間絶縁膜15上にはコンタクトプラグCT1と電気的に接続された金属膜のパターンである配線19が形成されている。配線19は、ソース領域4sおよびドレイン領域4dに所定の電位を供給するための金属配線である。図4に示すように、ソース領域4sおよびドレイン領域4dはシリコン層4の上面から下面にかけて形成されている。このため、nチャネル型MOSFETQnの下部のチャネル形成領域であって、ゲート電極9の下部の、ソース領域4sおよびドレイン領域4dに挟まれた領域のp型ウエル13では、nチャネル型MOSFETQnの動作時において空乏層がp型ウエル13の上面から下面にかけて広がる完全空乏型となる。完全空乏型のnチャネル型MOSFETQnでは、空乏層がp型ウエル13の下面にまで達しない部分空乏型のnチャネル型MOSFETに比べ、ゲート電極9またはソース領域4sおよびドレイン領域4dとp型ウエル13との間において効果的に寄生容量の発生を防ぐことができ、nチャネル型MOSFETQnの動作速度を向上させ、消費電力を低減させ、ノイズ歪成分の発生を低減することができる。なお、図2に示すように、コンタクトプラグCT2がスイッチ部SW1の第2方向の一方の端部の近傍からもう一方の端部の近傍まで連続して形成されずに断続的に形成されているのは、レジスト倒れとコンタクトプラグCT2における応力発生とを防ぐためである。スイッチ部SW1の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いパターンを形成する場合、そのパターンを形成する際に長く連続して延在するフォトレジスト膜をマスクとして形成する必要があるが、このような長い形状のフォトレジスト膜は倒壊する虞が高いため、形成したいパターンを断続的にすることでフォトレジスト膜の倒壊レジスト倒れを防ぐ必要がある。また、コンタクトプラグCT2はWタングステンなどの金属により構成されており、スイッチ部SW1の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いコンタクトプラグCT2を形成しようとすると、コンタクトプラグCT2を構成する金属に高い応力が発生するため、形成したいパターンを分割して複数に分けることで、応力の発生を防ぐ必要がある。本実施の形態ではコンタクトホールCH2を第1方向または第2方向に延在した溝状の形状とし、コンタクトプラグCT2を第1方向または第2方向に延在させた壁状の形状とすることでマットMTの周囲を囲み、コンタクトプラグCT2をガードリングとして機能させることにより、マットMT内の素子に外部の高周波信号が流れ、ノイズが発生することを防ぐことを可能としている。ガードリングとは、基板上に形成された素子などに外部からの電流が流れることを防ぎ、また、基板の電位を固定することなどを目的として、例えば素子の周囲に形成される低抵抗な領域を指す。ガードリングの形成方法としては、半導体基板の主面に不純物を注入することで形成した拡散層により構成する場合、または半導体基板上に環状の金属パターンとして形成する場合などが考えられる。ここでは、平面視において矩形の形状を有するマットMTの4辺に沿うように延在する4つのコンタクトプラグCT2をマットMTの各辺の近傍に配置することで、マットMTの四隅を除く周囲を囲み、マットMTの外部で発生した高周波信号電流がマットMT内のnチャネル型MOSFETQnに流れることを防いでいる。図4に示すように、コンタクトプラグCT2の下面は支持基板2の上面に接続されており、コンタクトプラグCT2は層間絶縁膜15上の金属パターンである配線20と電気的に接続されている。なお、図4には示していないが、図3に示すように、ゲート電極9と接続された接続部9bの上面にもシリサイド層11図示しないが形成されており、接続部9b上のシリサイド層11の上面はコンタクトプラグCT3と電気的に接続されている。したがって、コンタクトプラグCT3の下面と接続部9bとの間には絶縁膜5は形成されていない。図4において、支持基板2は主にSiシリコンからなる層に酸素などが導入された750Ωcm以上の高抵抗な半導体層であり、支持基板2上に形成されたSiO2酸化シリコンからなるBOX膜3およびBOX膜3上に形成された、主にSiシリコンを含むシリコン層4と共にSOI基板SBを構成している。なお、支持基板2が高抵抗な材料により形成されているのは、半導体チップCP図1参照内を流れる高周波信号電流が支持基板2から流れ出ていくことを防ぐためである。ソース領域4sおよびドレイン領域4dは、本実施の形態におけるnチャネル型MOSFETQnのソースおよびドレインとして機能する。ゲート絶縁膜8はSiO2酸化シリコンからなる絶縁膜であり、ゲート電極9はポリシリコンからなる膜であり、ゲート電極9は本実施の形態におけるnチャネル型MOSFETQnのゲートとして機能する。シリサイド層11は主にCoSi2コバルトシリサイドからなり、主にWタングステンからなるコンタクトプラグCT1との接触抵抗を低減する働きを有する。なお、上述したようにシリサイド層11はコバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。層間絶縁膜15は例えばSiO2酸化シリコンからなる絶縁膜である。絶縁膜5はSiN窒化シリコンからなり、コンタクトホールCH1の形成時に接続部9b図3参照の上面およびソース領域4sおよびドレイン領域4dの上面などが過剰にエッチングされることを防ぐ役割を有する。コンタクトプラグCT1と同様に、コンタクトプラグCT2はWタングステンからなり、配線19および配線20は、例えば、フォトレジスト膜を用いたパターニングにより形成されたAlアルミニウム配線である。なお、SOI基板SBの主面に対して垂直な方向では、BOX膜3は400nm程度、シリコン層4は65nm程度、層間絶縁膜15は750nm程度の厚さを有する。すなわち、SOI基板SBの主面に対して垂直な方向のコンタクトプラグCT1の長さは0.75μm程度であり、同方向のコンタクトプラグCT2の長さは1.2μm程度である。次に、本実施の形態の半導体装置の効果について説明する。本実施の形態の半導体装置は、図4に示すSOI基板SBを用いて高周波の信号のスイッチングに用いるnチャネル型MOSFETQnを有するものである。スイッチングとは、直流交流変換回路またはデジタル回路などにおいて、電気回路のオンオフを切り替えることであるが、スイッチングが行われる過渡状態において半導体チップ内に高周波が発生し、ノイズ歪成分が発生する場合がある。このノイズはスイッチングノイズと呼ばれており、特にトランジスタ同士がスイッチングを行うデジタル回路で発生しやすい。より高い周波数でスイッチングを行うほど、より速い応答速度や受動素子の小型化を実現することができるが、スイッチング速度を速くする程スイッチングノイズも大きくなるため、ノイズにより半導体素子が影響を受けないように、より堅固な対策を施す必要がある。スイッチングノイズの発生を抑える基本的な方法としては、回路上にコイルや抵抗、コンデンサなどを挿入することで、高周波成分を吸収する方法が考えられる。ゲート電極またはソースドレイン領域と半導体基板との間において寄生容量が発生することを防ぐことのできる低コストな半導体基板として、SOI基板がある。しかし、SOI基板上に形成したMOSFETには、高周波を入力した場合、入力信号および出力信号にノイズ歪成分が発生する歪特性があり、SOI基板上の半導体素子の外部で生じたノイズが当該半導体素子に流れると、半導体素子が正常に動作しなくなり、半導体装置で処理する信号の信頼性が低下する問題がある。特に、高周波用MOSFETを搭載する高周波スイッチなどの半導体装置は近年では適用製品が増加し、より多くの入出力先が必要となるため、さらなる高周波歪特性の改善、およびノイズによる影響の低減が求められている。そこで、本発明者は、図2~図4に示すように、nチャネル型MOSFETQnを複数含むマットMTの周囲を、BOX膜3を貫通するコンタクトプラグCT2により囲むことでコンタクトプラグCT2をガードリングとして使用し、マットMTの外部で生じた高周波信号がマットMT内のnチャネル型MOSFETQnに伝わり、ノイズ歪成分が生じることを防ぐことを可能としている。これにより、nチャネル型MOSFETQnがノイズによって正常に動作しなくなることを防ぎ、半導体装置で処理する信号の信頼性を向上させることができる。次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図5~図17は、本発明の一実施の形態である半導体装置、例えばnチャネル型MOSFETを有する半導体装置の製造工程中の断面図である。なお、図5~図17は、図3のA-A線での断面図と同じ位置における製造工程中の半導体装置の断面図である。まず、図5に示すように、SOI基板SBを用意する。SOI基板SBは、Siシリコンからなる高抵抗の支持基板2上に形成されたBOX膜3およびBOX膜3上に形成されたシリコン層4を有する半導体基板であり、支持基板2は主にSiシリコンからなる層に酸素などが導入された750Ωcm以上の高抵抗な層であり、シリコン層4は、1~10Ωcm程度の抵抗を有する単結晶シリコンなどからなる層である。SOI基板SBはSiシリコンからなる半導体基板の主面に高いエネルギーでO2酸素をイオン注入し、その後の熱処理でSiシリコンと結合させ、半導体基板の表面よりも少し深い位置に酸化膜BOX膜を形成するSIMOXSiliconImplantedOxide法で形成することができる。また、SOI基板SBは、表面に酸化膜を形成した半導体基板と、もう1枚のSiシリコンからなる半導体基板とを高熱および圧力によって接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。次に、図6に示すように、SOI基板SBを熱酸化してその表面に絶縁膜1aを形成した後、その上層にCVD法などにより、絶縁膜1bを堆積する。絶縁膜1aは酸化シリコンなどからなり、絶縁膜1bは窒化シリコン膜などからなる。続いて、フォトレジストパターン図示しないをエッチングマスクとして絶縁膜1b、絶縁膜1aおよびシリコン層4を順次ドライエッチングすることにより、素子分離形成予定領域のSOI基板SBに溝素子分離用の溝1cを形成する。溝1cは、素子分離用の溝であり、すなわち後述する素子分離領域1形成用の溝である。次に、図7に示すように、熱リン酸などを用いたウェットエッチングにより絶縁膜1bを除去した後、溝1cの内部側壁および底部を含むSOI基板SBの主面上に絶縁膜1dを形成する。それから、SOI基板SBの主面上すなわち絶縁膜1d上に、溝1c内を埋めるように、絶縁膜1eをCVD法などにより形成堆積する。絶縁膜1dは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜1dが酸窒化シリコン膜の場合には、絶縁膜1d形成工程以降の熱処理によって溝1cの側壁が酸化することによる体積膨張を防止でき、SOI基板SBに働く圧縮応力を低減できる効果がある。絶縁膜1eは、HDP-CVDHighDensityPlasmaCVD:高密度プラズマCVD法により成膜された酸化シリコン膜、またはO3-TEOS酸化膜などである。なお、O3-TEOS酸化膜とは、O3オゾンおよびTEOSTetraethoxysilane:テトラエトキシシラン、TetraEthylOrthoSilicateとも言うを原料ガスソースガスとして用いて熱CVD法により形成した酸化シリコン膜である。絶縁膜1eがHDP-CVD法により成膜された酸化シリコン膜の場合、絶縁膜1dは、絶縁膜1eを堆積する際のSOI基板SBへのダメージ防止の効果がある。その後、絶縁膜1eおよび絶縁膜1dをCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨して、溝1cの外部の絶縁膜1eを除去し、溝1cの内部に絶縁膜1dおよび1eを残すことにより、絶縁膜1dおよび1eからなる素子分離領域素子分離1を形成する。それから、SOI基板SBを例えば1150°C程度で熱処理することにより、溝1cに埋め込んだ絶縁膜1eを焼き締める。焼き締め前の状態では、O3-TEOS酸化膜よりもHDP-CVD法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜1eがO3-TEOS酸化膜の場合、焼き締めによる絶縁膜1eの収縮により、SOI基板SBに働く圧縮応力を低減できる効果がある。一方、絶縁膜1eがHDP-CVD法により成膜された酸化シリコン膜の場合には、絶縁膜1eがO3-TEOS酸化膜の場合に比べて、焼き締め時の絶縁膜1eの収縮が少ないため、素子分離領域1によってSOI基板SBに働く圧縮応力が大きくなる。このようにして、溝1c内に埋め込まれた絶縁膜1dおよび1eからなる素子分離領域1が形成される。本実施の形態では、素子分離領域1は、LOCOSLocalOxidizationofSilicon法ではなく、STI法により形成される。すなわち、本実施の形態の素子分離領域1は、好ましくは、SOI基板SBに形成された素子分離用の溝1c内に埋め込まれた絶縁体ここでは絶縁膜1dおよび1eからなる。前述したnチャネル型MOSFETQnすなわちnチャネル型MOSFETQnを構成するゲート絶縁膜8、ゲート電極9およびソース領域4sおよびドレイン領域4dは、素子分離領域1で規定された囲まれた活性領域に形成される。なお、本実施の形態では、素子分離領域1として絶縁膜1dおよび絶縁膜1eを示しているが、絶縁膜1dを省略して、絶縁膜1eのみで形成するようにしてもよい。次に、図8に示すように、シリコン層4の上面から下面にかけてp型ウエル13を形成する。p型ウエル13は、フォトレジスト膜図示しないをマスクとして、SOI基板SB上からSOI基板SBの主面に向かってBホウ素をイオン注入することにより形成する。これにより、p型の半導体領域であってnチャネル型MOSFETQnのチャネル形成領域となるp型ウエル13が形成される。次に、途中の工程の図示は省略するが、図9に示すように、周知の製造方法により、SOI基板SB上にnチャネル型MOSFETQnを形成した後、シリサイド層11を形成し、続いて支持基板2の上部に絶縁膜5を形成する。すなわち、まず、SOI基板SBの表面つまりp型ウエル13の表面上にゲート絶縁膜8を形成する。ゲート絶縁膜8は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。次に、SOI基板SB上すなわちゲート絶縁膜8上に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜を形成する。前記シリコン膜は、PリンまたはAsヒ素などのn型の不純物をイオン注入することなどにより、低抵抗のn型半導体膜ドープトポリシリコン膜とされている。また、前記シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後イオン注入後の熱処理により多結晶シリコン膜に変えることもできる。次に、前記シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、前記シリコン膜からなるゲート電極9を形成する。nチャネル型MOSFETのゲート電極となるゲート電極9はn型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜からなり、p型ウエル13上にゲート絶縁膜8を介して形成される。続いて、SOI基板SBの主面にPリンまたはAsヒ素などのn型の不純物をイオン注入することにより、ゲート電極9の下部の一部および素子分離領域が形成された領域を除くシリコン層4に、n-型の半導体領域である一対のエクステンション領域7を形成する。すなわち、p型ウエル13のゲート電極9の両側の領域に、エクステンション領域7を形成する。次に、ゲート電極9の側壁に、絶縁膜として、例えば酸化シリコン膜または窒化シリコン膜あるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール側壁絶縁膜14を形成する。サイドウォール14は、例えば、SOI基板SB上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることによって形成することができる。次に、一対の拡散層6を、例えば、p型ウエル13のゲート電極9およびサイドウォール14の両側の領域にPリンまたはAsヒ素などのn型の不純物をイオン注入することにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば1050°C程度のスパイクアニール処理にて行うこともできる。拡散層6は、エクステンション領域7よりも不純物濃度が高い。これにより、エクステンション領域7および拡散層6からなるソース領域4sおよびドレイン領域4dを、ゲート電極9の直下のp型ウエル13を挟むようにゲート電極9の横のシリコン層4内に形成する。なお、エクステンション領域7は、ゲート電極9に対して自己整合的に形成され、拡散層6は、ゲート電極9の側壁上に形成されたサイドウォール14に対して自己整合的に形成される。このようにして、p型ウエル13に、電界効果トランジスタとしてnチャネル型MOSFETQnが形成される。nチャネル型MOSFETQnは、nチャネル型の電界効果トランジスタとみなすことができる。次に、サリサイドSalicide:SelfAlignedSilicide技術により、nチャネル型MOSFETQnのゲート電極9および拡散層6のそれぞれの表面に、低抵抗のシリサイド層11を形成する。シリサイド層11を形成するには、まずゲート電極9上および拡散層6上を含むSOI基板SBの主面全面上に金属膜を、例えばスパッタリング法を用いて形成堆積する。すなわち、ゲート電極9上および拡散層6上を含むSOI基板SB上に、ゲート電極9を覆うように、金属膜が形成される。金属膜は、例えばCoコバルトを含む金属膜である。このようにして金属膜を形成した後、SOI基板SBに2回に分けて熱処理を施すことで金属膜とゲート電極9および拡散層6に含まれるSiシリコンとが反応し、ゲート電極9および拡散層6のそれぞれの上面にシリサイド層11を形成する。すなわち、シリサイド層11を形成する際の熱処理は2回に分けて行い、第1の熱処理1stアニール処理の温度を250°C~300°Cで行った後に、未反応の金属膜を除去し、第2の熱処理を500°C~600°C程度で行う。未反応の金属膜は、硫酸を用いたウェット洗浄、またはSPMSulfuricacidHydrogenPeroxideMixture:硫酸と過酸化水素水との混合液を用いたウェット洗浄などにより除去する。これにより、金属膜に含まれるCoコバルトとゲート電極9、ゲート電極配線9a図示しない、拡散層6に含まれるSiシリコンとの化合物であるCoSi2コバルトシリサイドからなるシリサイド層11がゲート電極9および拡散層6のそれぞれの上面に形成される。なお、シリサイド層11は、コバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。次に、前記ゲート電極9、ソース領域4sおよびドレイン領域4d、サイドウォール14およびシリサイド層11を含むSOI基板SBの主面全面を覆うように絶縁膜5を形成する。絶縁膜5は例えば窒化シリコン膜からなり、成膜温度基板温度450°C程度のプラズマCVD法などにより形成することができる。絶縁膜5はnチャネル型MOSFETQn上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。以上により、図9に示す構造を得ることができる。次に、図10に示すように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜5を一部除去して開口部5aを形成し、シリコン層4に形成された素子分離領域1の上面を露出させる。開口部5aは、第2方向に複数並ぶnチャネル型MOSFETQnの一番端のnチャネル型MOSFETQnの近傍の素子分離領域1に、第1方向に延在する形で形成する。また、図10には示していないが、第1方向のnチャネル型MOSFETQnの端部の近傍の素子分離領域1にも、第2方向に延在する開口部5aを形成する。なお、このとき絶縁膜5の開口部5aは、この後の工程で形成されるコンタクトホールCH2図13参照よりもSOI基板SBの主面に沿う方向に広い直径幅を有する。これは、コンタクトホールCH2をドライエッチングによって形成する際の位置ずれを考慮し、位置合わせのマージンを確保するためである。続いて、開口部5aから露出している領域の素子分離領域1を例えばウェットエッチング法を用いて選択的に除去し、開口部5aの下部の支持基板2の上面を露出させる。このエッチング工程により、シリコン層4の側壁が露出しなくてもよいが、ここでは図10に示すようにシリコン層4を構成する拡散層6の側面が露出しているものとする。次に、図11に示すように、絶縁膜5上に絶縁膜5よりも厚い層間絶縁膜15を形成する。層間絶縁膜15は例えば酸化シリコン膜などからなり、TEOSを用いて成膜温度450°C程度のプラズマCVD法などにより形成することができる。このとき、開口部5aの内側およびその下部の素子分離領域1が除去された領域にも層間絶縁膜15が埋込まれる。その後、層間絶縁膜15の表面をCMP法により研磨するなどして、層間絶縁膜15の上面を平坦化する。下地段差に起因して層間絶縁膜15の表面に凹凸形状が形成されていても、層間絶縁膜15の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、図12に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜15および絶縁膜5を貫通し、シリサイド層11の上面を露出するコンタクトホールCH1を複数形成する。このとき、図示していない領域では、ゲート電極9と同層のポリシリコン膜からなる接続部9b図3参照の上面のシリサイド層11の上面も露出され、接続部9b上にコンタクトホール図示しないが形成される。次に、図13に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜15およびBOX膜3を貫通し、支持基板2の上面を露出するコンタクトホールCH2を、開口部5a内を通るように形成する。このとき、層間絶縁膜15およびBOX膜3はいずれもSiO2酸化シリコンからなる膜なので、層間絶縁膜15およびBOX膜3を続けてエッチングする場合は、エッチングの条件を変更せずに一度のエッチングで層間絶縁膜15の上面からBOX膜3の下面を開口することができる。このエッチング工程では、コンタクトホールCH1の内側はフォトレジスト膜図示しないで覆われているため、コンタクトホールCH1の底部のシリサイド層11などがエッチングに晒されることはない。このとき、コンタクトホールCH2の直径は、開口部5aの直径より小さくする。これにより、コンタクトホールCH2を形成するエッチング工程において窒化シリコン膜などからなる絶縁膜5をエッチングすることを防ぎ、エッチングの条件を変更せずに一度のエッチングでコンタクトホールCH2を形成することを容易にしている。つまり、コンタクトホールCH2を形成する前に絶縁膜5を開口することで、コンタクトホールCH2を形成する際に絶縁膜5が除去されることはない。このため、コンタクトホールCH2を形成するために層間絶縁膜15の上面をエッチングし始めてから支持基板2の上面を露出させるまでの工程において、エッチングの種類を絶縁膜5を構成するSiNを除去するための選択比を有するものに変更する必要がなく、コンタクトホールCH2を形成する際のエッチング工程を簡略化することができる。また、コンタクトホールCH2の直径を開口部5aの直径より小さくすることで、コンタクトホールCH2内に形成するコンタクトプラグがシリコン層4に接触することを防いでいる。次に、図14に示すように、コンタクトホールCH1およびCH2内に、Wタングステンなどからなるコンタクトプラグ接続用導体部、埋め込みプラグ、埋め込み導体部CT1およびCT2をそれぞれ形成する。ソース領域4sおよびドレイン領域4dの直上のコンタクトホールCH1内にはコンタクトプラグCT1を形成し、素子分離領域1の開口部5a内を通るコンタクトホールCH2内にはコンタクトプラグCT2を形成する。コンタクトプラグCT1はシリサイド層11を介してソース領域4sおよびドレイン領域4dと電気的に接続されている。図14には第1方向に延在するコンタクトプラグCT2を図示しているが、図示していない領域では、第1方向におけるマットMT図3参照の端部の辺に沿うように、第2方向に延在するコンタクトプラグCT2が、マットMTの前記端部近傍の開口部5aを通るコンタクトホールCH2内に形成される。コンタクトプラグCT1およびCT2のそれぞれを形成するには、例えば、コンタクトホールCH1およびCH2の内部底部および側壁上を含む層間絶縁膜15上に、成膜温度基板温度450°C程度のプラズマCVD法によりバリア導体膜CTa例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜CTbをCVD法などによってバリア導体膜CTa上にコンタクトホールCH1およびCH2を埋めるように形成し、層間絶縁膜15上の不要な主導体膜CTbおよびバリア導体膜CTaをCMP法またはエッチバック法などによって除去することにより、主導体膜CTbおよびバリア導体膜CTaからなるコンタクトプラグCT1およびCT2を形成することができる。図示は省略するが、このとき、ゲート電極9と同層に形成された接続部9b図3参照上にもシリサイド層11を介してコンタクトプラグが形成される。次に、図15に示すように、コンタクトプラグCT1、CT2および層間絶縁膜15の上に、スパッタリング法を用いて例えばAlアルミニウムからなる金属膜を形成した後、フォトリソグラフィ法およびエッチング法を用いて前記金属膜をパターニングすることで、コンタクトプラグCT1およびCT2の上部に前記金属膜からなる配線19および20をそれぞれ形成する。配線19はコンタクトプラグCT1の上面に接し、配線20はコンタクトプラグCT2の上面に接している。次に、図16に示すように、配線19および20を覆うように、層間絶縁膜15上に層間絶縁膜16を形成する。層間絶縁膜16は例えば酸化シリコン膜などからなり、層間絶縁膜15と同様にCVD法などにより形成した絶縁膜の上面を、CMP法を用いて平坦化することで形成する。なお、層間絶縁膜16の上面は配線19および20の上面よりも高い領域に位置している。層間絶縁膜16は絶縁膜5および層間絶縁膜15からなる積層膜のように、絶縁膜を積層した構造を有していても構わない。次に、図17に示すように、層間絶縁膜16を貫通するコンタクトホールを形成した後、当該コンタクトホール内に、配線19の上面に接続される接続部材であるビアV1を形成する。続いて、ビアV1上に配線21を形成した後、配線21上および層間絶縁膜16上に酸化シリコン膜22および窒化シリコン膜23を順次積層し、層間絶縁膜16の上面および配線21を覆うことで本実施の形態の半導体装置が完成する。ビアV1はコンタクトプラグCT1と同様の工程で形成し、配線21は配線19および20と同様の工程で形成する。酸化シリコン膜22および窒化シリコン膜23は例えばCVD法で堆積して形成する。ここでは一部の配線19にのみ接続されたビアV1および配線21について説明したが、図示されていない他の領域には配線20など他の配線を引き出すビアV1および配線21が形成されている。上記の製造工程により形成された本実施の形態の半導体装置では、図3に示すように、nチャネル型MOSFETQnを複数含むマットMTの周囲をコンタクトプラグCT2により囲むことで、コンタクトプラグCT2をガードリングとして使用し、マットMTの外部で生じた高周波信号がマットMT内のnチャネル型MOSFETQnに伝わり、ノイズ歪成分が生じることを防ぐことを可能としている。これにより、nチャネル型MOSFETQnがノイズによって正常に動作しなくなることを防ぎ、半導体装置で処理する信号の信頼性を向上させることができる。以下に、本実施の形態の半導体装置の変形例について、図18~図21を用いて説明する。図18の平面図に示すように、本実施の形態の変形例では、コンタクトプラグCT2の直下の近傍の支持基板図19参照の上面の破線で示す領域内に不純物を注入している点で、図3、図4または図17などを用いて説明した半導体装置と異なる。図18は、図3と同じ位置における本実施の形態の半導体装置の変形例の平面図である。ここでは、支持基板図19参照の上面に形成された拡散層12の輪郭を破線で示している。図19に図18のB-B線における断面図を示す。図19に示すように、コンタクトプラグCT2と支持基板2とが接する領域の近傍の支持基板2の上面にはp型の不純物例えばBホウ素が導入され、支持基板2よりも低抵抗の拡散領域である拡散層12が形成されている。ただし、拡散層12はnチャネル型MOSFETQnの直下には形成されていない。シリコン層4の端部の拡散層6の直下に拡散層12が形成されることも考えられるが、少なくともゲート電極9の直下には形成されていない。図18および図19に示す変形例の半導体装置を形成する方法を、以下に図20および図21を用いて説明する。図20および図21は本実施の形態の半導体装置の変形例の製造工程を説明する断面図である。拡散層12を有する上記半導体装置を形成する方法の一つとしては、まず、図5~図8を用いて説明した工程を行った後に、不活性領域である素子分離領域1が形成された領域の直上が開口し、素子分離領域1の上面が露出しているフォトレジスト膜PR1を、素子分離領域1上およびシリコン層4p型ウエル13上にフォトリソグラフィ法を用いて形成する。その後、フォトレジスト膜PR1をマスクとしてSOI基板SB上から支持基板2の主面に向かってBホウ素を高いエネルギーでイオン注入する。このときイオン注入は、Bホウ素イオンを支持基板2の上面に注入するのに必要な高さのエネルギーで行う。これにより、図20に示すように、BOX膜3の下の支持基板2の上面に拡散層12を形成する。拡散層12は後の工程でコンタクトプラグCT2が形成される領域の近傍の支持基板2内に不純物を拡散させることで形成される。その後の工程は、図9~図15を用いて説明した工程を行うことで、図18および図19に示す変形例の構造を得ることができ、その後、図16および図17を用いて説明した工程を行うことで変形例の半導体装置が完成する。なお、Bホウ素イオンをドープして拡散層12を形成する際は、拡散層12の界面エネルギー準位を低く抑え、図19に示すコンタクトプラグCT2とオーミックにコンタクトが取れる程度の条件でイオン注入を行う。このように拡散層12を支持基板2の上面に形成することにより、コンタクトプラグCT2の下部の支持基板2の電位を制御することができ、半導体素子と支持基板2との間に寄生容量が発生することを防ぐことができる。寄生容量の発生を防ぐことでノイズの発生を抑えることが可能となるため、半導体装置で処理する信号の信頼性を向上することができる。また、拡散層12の形成方法としては、上述した方法の他に、コンタクトホールCH2を形成した後にイオン注入を行うことも考えられる。すなわち、図5~図13を用いて説明した工程を行うことで支持基板2の上面を露出するコンタクトホールCH2を形成した後に、図21に示すように、支持基板2上から支持基板2の主面に向かってBホウ素をイオン注入することで、コンタクトホールCH2の底部の近傍の支持基板2の上面に拡散層12を形成することができる。図21に示すフォトレジスト膜PR2はコンタクトホールCH2を形成するために用いたエッチングマスクであり、拡散層12を形成するためのイオン注入工程では、フォトレジスト膜PR2をマスクとして利用することで、コンタクトホールCH1の底部に不純物イオンが打ち込まれることを防ぐことができる。その後の製造工程は、図14~図15を用いて説明した工程を行うことで図19に示す構造を得ることができ、さらに図16および図17を用いて説明した工程を行うことで、本実施の形態の変形例の半導体装置が完成する。図20を用いて説明したように素子分離領域1の上部から不純物イオンを注入して拡散層12を形成する場合は、フォトレジスト膜PR1を形成する必要があるが、図21を用いて説明したようにコンタクトプラグCT2形成用のコンタクトホールCH2を形成した後に不純物イオンを注入する場合は、コンタクトホールCH2の形成に用いたフォトレジスト膜PR2をイオン注入のマスクに利用することが可能である。したがって、フォトレジスト膜PR1を形成する必要がないため、製造工程を簡略化することができる。実施の形態2本実施の形態では、マット内のソース領域と、当該ソース領域に隣接する接続部材であってBOX膜を貫通するコンタクトプラグとの間に容量が発生することを防ぐことができる半導体装置について説明する。図22は、本実施の形態の半導体装置の平面図であり、図2と同様に、第1方向および第2方向に複数並ぶマットMTを示している。第2方向において隣り合うマットMTの間には第1方向に延在するコンタクトプラグCT2が形成されているが、前記実施の形態1の半導体装置と異なり、第1方向において隣り合うマットMTの間にはコンタクトプラグが形成されていない。図23は、図22の破線で囲む領域を拡大した平面図であり、図3に示す構造とほぼ同様の構造を有しているが、各マットMTの第1方向の両端の辺の近傍に第2方向に延在するコンタクトプラグCT2図3参照が形成されていない点で、前記実施の形態1の半導体装置と異なる。すなわち、平面視において、各マットMTの第2方向の両端の辺の外側には、マットMT内のゲート電極9のゲート幅方向に沿うコンタクトプラグCT2が第1方向に延在して形成されているが、各マットMTの第1方向の両端の辺の外側にはコンタクトプラグが形成されていない。つまり、マットMTの端部のnチャネル型MOSFETQnのソース領域4sはコンタクトプラグCT2と近接しているが、マットMTの端部のドレイン領域4dの近傍にはコンタクトプラグCT2は配置されていない。図24は、図23のC-C線における断面図であり、図4と同様の位置の断面を示している。図24に示す構造は図4に示す構造と同様であり、マットMT図23参照の一番端のnチャネル型MOSFETQnはマットMTの第2方向の端に近い方にソース領域4sを有し、当該ソース領域4sはBOX膜3を貫通して支持基板2に接続されたコンタクトプラグCT2と隣接している。つまり、マットMT図23参照の端部のソース領域4sと、マットMTの第2方向の端の辺に沿うコンタクトプラグCT2との間にはドレイン領域もゲート電極も形成されていない。すなわち、活性領域アクティブ領域の第2方向の一番端にはドレイン領域4dではなくソース領域4sが形成されている。ただし、ここでは前記ソース領域4sと、前記ソース領域4sに隣接するコンタクトプラグCT2とは同一の電位が供給されている。したがって、各マットMTは第1方向に延在するゲート電極9を有し、平面視において矩形の形状を有するマットMTの平行な2辺であって、前記ゲート電極9の延在方向に沿う2辺のそれぞれの近傍にのみ、前記ゲート電極9に沿って延在するコンタクトプラグCT2が形成されている。なお、コンタクトプラグCT2の長さは、前記実施の形態1と同様である。すなわち、第1方向において、コンタクトプラグCT2の長さは、ソース領域4sの長さよりも長い。また、第1方向において、コンタクトプラグCT2は、ソース領域4sの端部よりも長くなるように配置されている。少なくとも、ソース領域4sに形成されているコンタクトプラグCT1よりも外側に延在するように配置されている。本実施の形態の半導体装置の特徴は、図23に示すように、マットMT内の端部のソース領域4sにはコンタクトプラグCT2が隣接しているが、ドレイン領域4dにはコンタクトプラグCT2が隣接していない点と、コンタクトプラグCT2および当該コンタクトプラグCT2に隣接するソース領域4sが同電位となっている点にある。ここでは、図24に示すソース領域4sに接続された配線19と、コンタクトプラグCT2に接続された配線20とを、図示していない領域で一体となっている配線とすることで、ソース領域4sおよびコンタクトプラグCT2を電気的に接続して同電位としている。本実施の形態の半導体装置の製造方法は前記実施の形態1において説明した方法と同様であるが、前述したように、各マットMT図3参照の第1方向の両端の辺の近傍には第2方向に延在するコンタクトプラグを形成しない。SOI基板表面のMOSFETに隣接させて、BOX膜を貫通するコンタクトプラグを形成した装置において、当該コンタクトプラグと、当該コンタクトプラグに近接する当該MOSFETのソース領域またはドレイン領域とが異なる電位を有する場合、それらの間に容量が発生し、前記容量がノイズの発生の原因となる。このような容量に起因してノイズが発生した場合、前記MOSFETなどの素子に流れる電流にノイズが混じるなどして半導体装置が正常に動作しなくなる虞があり、半導体装置で処理する信号の信頼性の低下に繋がる。本実施の形態では、マットMT図3参照の端部のソース領域4sと、当該ソース領域4sに隣接するコンタクトプラグCT2とを同電位とすることにより、ソース領域4sとコンタクトプラグCT2との間に容量が発生することを防いでいる。nチャネル型MOSFETQnのソース領域4sとコンタクトプラグCT2との間に発生する容量はノイズの発生の原因となるため、前記容量の発生を防ぐことでノイズの発生を防ぎ、半導体装置で処理する信号の信頼性を向上させることができる。本実施の形態の半導体装置はマットMTの2辺のみに沿ってコンタクトプラグCT2を形成しているが、このような構造であってもマットMTの外部に流れる高周波信号の影響によってマットMT内のMOSFETにノイズが発生することを防ぐ効果が得られる。したがって、本実施の形態ではコンタクトプラグCT2とソース領域4sとの間に容量が発生することを防ぎ、かつ、前記実施の形態1と同様にコンタクトプラグCT2をガードリングとして利用し、ノイズの発生を防いで半導体装置で処理する信号の信頼性を向上させることができる。ただし、この場合コンタクトプラグCT2はソース領域4sと同電位となるため、コンタクトプラグCT2およびドレイン領域4dが近接して配置されていると、コンタクトプラグCT2とドレイン領域4dとの間に容量が発生する虞がある。このため、本実施の形態の半導体装置では図3に示すように、ドレイン領域4dの近傍にコンタクトプラグCT2を配置されないようにするために、各マットMTの第1方向の両端の辺の近傍には第2方向に延在するコンタクトプラグを形成していない。これは、各マットMTの第1方向の両端にはドレイン領域4dもソース領域4sも存在しており、その近傍に第2方向に延在するコンタクトプラグを形成すると、当該コンタクトプラグとドレイン領域4dとが近接して形成され、当該コンタクトプラグとドレイン領域4d間に容量が発生してしまうためである。図3に示すように、マットMTの第2方向の両端にドレイン領域4dではなくソース領域4sを配置していれば、その近傍に第1方向に延在するコンタクトプラグCT2を形成した場合に、同電位のソース領域4sおよびコンタクトプラグCT2の間に容量が発生することを防ぐことができる。なお、本実施の形態でも、図18および図19を用いて説明したようにコンタクトプラグCT2の直下の支持基板2内に不純物を導入し、図25に示すように、拡散層12を形成することで、支持基板2の電位を制御し、支持基板2と半導体素子との間でのノイズの発生を防ぐことができる。図25は本実施の形態の半導体装置の平面図であり、図18と同様に、マットMTに隣接するコンタクトプラグCT2の下部の支持基板図示しないに拡散層12が形成されている構造を示している。ここでは拡散層12の輪郭を破線で示している。次に、本実施の形態の半導体装置の変形例として、1方向に延在するコンタクトプラグCT2を、マットMTの1辺の長さとほぼ同等の長さの1本の長い導体とするのではなく、複数のパターンに分割してマットMTの1辺に沿うよう断続的に並べて配置する場合について、図26を用いて説明する。図26は本実施の形態の半導体装置の平面図であり、複数のマットMTのそれぞれの平行な2辺に沿うように並部複数のコンタクトプラグCT4を示している。図26に示すコンタクトプラグCT4は、図18に示すコンタクトプラグCT2と同様にnチャネル型MOSFETQnのソース領域4sに隣接してBOX膜を貫通している導電体であるが、図18に示すコンタクトプラグCT2よりも各コンタクトプラグCT4の第1方向における長さは短く形成されている。つまり、本実施の形態のコンタクトプラグCT4は図18に示すコンタクトプラグCT2を複数に分割したものである。一つのコンタクトプラグCT4の延在方向第1方向における長さは例えば50μm程度であるものとする。図18に示すコンタクトプラグCT2のように、マットMTの1辺に沿って連続して延在するような長いパターンを形成する場合、そのパターンを形成する際に長く連続して延在するフォトレジスト膜をマスクとして形成する必要があるが、このような長い形状のフォトレジスト膜は倒壊する虞があるため、形成したいパターンを断続的に並べた細かいパターンとすることで、フォトレジスト膜の倒壊レジスト倒れを防ぐ必要がある。また、コンタクトプラグCT2はWタングステンなどの金属により構成されており、1方向に長い形状を有するコンタクトプラグCT2を形成しようとすると、コンタクトプラグCT2を構成する金属に高い応力が発生するため、形成したいパターンを分割して複数に分けることで、応力の発生を防ぐ必要がある。これに対し、本実施の形態の半導体装置では、図26に示すように、コンタクトプラグCT4の延在する長さを短くすることで、コンタクトプラグCT4を充填するコンタクトホールを形成する際に用いるレジストのレジスト倒れと、コンタクトプラグCT4における応力発生とを防ぐことができる。なお、コンタクトプラグCT4を形成した変形例においても、図18および図19を用いて説明した構造と同様に、コンタクトプラグCT4の直下の支持基板内に不純物を導入し、図27に示すように、拡散層12を形成することで、支持基板の電位を制御し、支持基板と半導体素子との間でのノイズの発生を防ぐことができる。図27は本実施の形態の半導体装置の変形例の平面図であり、拡散層12の輪郭を破線で示している。また、図示は省略するが、図26に示すようにコンタクトプラグを細分化して配置する構造は、前記実施の形態1の半導体装置に適用することも可能である。これにより、マットMTの周囲、すなわちマットMTの4辺の外側を、コンタクトプラグCT2よりも延在長が短い複数のコンタクトプラグCT4で囲むことで、コンタクトプラグ内の応力の発生およびレジスト倒れの発生を防ぐことができる。この場合、第1方向ゲート電極9が延在する方向において、コンタクトプラグCT4の口径は、コンタクトプラグCT2の口径よりは小さいが、コンタクトプラグCT1の口径よりも大きい。また、図26に示すマットMTの各辺に沿う4つのコンタクトプラグCT4のうち、最外の2つのコンタクトプラグCT4は、第1方向において、ソース領域4sの端部よりも外側に延在するように配置されており、また、少なくとも、ソース領域4sに形成されているコンタクトプラグCT1よりも外側に延在するように配置されている。また、図26ではマットMTの各辺に沿うコンタクトプラグCT4を4つ示したが、これに限られず、2つ以上の複数のコンタクトプラグCT4とすることもできる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態1、2はスイッチ部においてpチャネル型MOSFETを形成しても良く、nチャネル型MOSFETとpチャネル型MOSFETを混在させても良い。その場合、例えば図1に示す半導体チップCP上において、スイッチ部SW1およびスイッチ部SW3のそれぞれの全体のMOSFETをpチャネル型MOSFETとし、スイッチ部SW2およびスイッチ部SW4のそれぞれの全体のMOSFETをnチャネル型MOSFETとし、それぞれのスイッチ部内にpチャネル型MOSFETとnチャネル型MOSFETとが混在しない構造とすることが考えられる。