"高電圧ラインと低電圧ラインとの間において並列接続した複数の絶縁ゲート型トランジスタと、前記複数の絶縁ゲート型トランジスタ毎にそれぞれ設けられ、第1の端子が前記絶縁ゲート型トランジスタのゲート電極に接続されたゲート抵抗と、前記ゲート抵抗を介して前記絶縁ゲート型トランジスタのゲート電極にパルス状のゲート電圧を印加するための1つのゲート電圧印加手段と、を備え、前記複数の絶縁ゲート型トランジスタ毎に設けられた前記ゲート抵抗の第2の端子がゲート電圧印加ラインを介して前記ゲート電圧印加手段と接続されており、前記ゲート電圧印加ラインと前記高電圧ラインとの間の1箇所にコンデンサを接続したことを特徴とするスイッチング回路。前記絶縁ゲート型トランジスタはMOSFETであることを特徴とする請求項1に記載のスイッチング回路。大電力大電流を制御するスイッチング回路として、例えば、図3に示すような、直流電源100と、負荷110と、並列接続した複数のトランジスタ120,121,122,123にて構成されるスイッチング回路を用いる場合がある。各トランジスタ120,121,122,123のゲート電極は、それぞれ、ゲート抵抗130,131,132,133を介してゲート電圧印加回路パルス発生回路140と接続されている。パルス発生回路140から各トランジスタ120,121,122,123のゲート電極にオン電圧が印加されることで、各トランジスタ120,121,122,123がオンして、負荷110に電流が流れる負荷が駆動される。このように、並列接続した複数のトランジスタ120,121,122,123を用いることにより、1つのトランジスタを用いる場合に比べ、各トランジスタに流れる電流を低く抑えることができる。即ち、1つのトランジスタの電流容量が小さい場合にも、複数個、並列接続することにより、負荷に大きな電流を流すことができるのである。ところで、このような並列接続した複数のトランジスタを用いたスイッチング回路において、特許文献1の構成によりスイッチング損失の低減およびサージ電圧の抑制を図るためには、図3に示すように、トランジスタ120,121,122,123毎にゲート電極ドレイン電極間に可変容量素子150,151,152,153が接続されるため、部品点数が多くなってスイッチング回路全体の大型化を招くという問題があった。また、部品点数を少なくするために、例えば、4つのトランジスタ120,121,122,123のうちの1つのトランジスタに対してのみ、特許文献1のようにゲート電極ドレイン電極間に可変容量素子を接続した場合には、スイッチング回路の駆動時に素子間に電流アンバランスが生じて、過熱や過大なサージ電圧が発生してしまうという問題があった。本発明の目的は、大電流を制御可能なスイッチング回路において、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができるスイッチング回路を提供することにある。請求項1に記載の発明では、高電圧ラインと低電圧ラインとの間において並列接続した複数の絶縁ゲート型トランジスタと、前記複数の絶縁ゲート型トランジスタ毎にそれぞれ設けられ、第1の端子が前記絶縁ゲート型トランジスタのゲート電極に接続されたゲート抵抗と、前記ゲート抵抗を介して前記絶縁ゲート型トランジスタのゲート電極にパルス状のゲート電圧を印加するための1つのゲート電圧印加手段と、を備え、前記複数の絶縁ゲート型トランジスタ毎に設けられた前記ゲート抵抗の第2の端子がゲート電圧印加ラインを介して前記ゲート電圧印加手段と接続されており、前記ゲート電圧印加ラインと前記高電圧ラインとの間の1箇所にコンデンサを接続したことを要旨とする。請求項1に記載の発明によれば、高電圧ラインと低電圧ラインとの間に複数の絶縁ゲート型トランジスタが並列接続され、複数の絶縁ゲート型トランジスタ毎にゲート抵抗の第1の端子が絶縁ゲート型トランジスタのゲート電極に接続されている。また、複数の絶縁ゲート型トランジスタ毎に設けられたゲート抵抗の第2の端子がゲート電圧印加ラインを介してゲート電圧印加手段と接続されている。そして、ゲート電圧印加手段によりゲート抵抗を介して絶縁ゲート型トランジスタのゲート電極にパルス状のゲート電圧が印加される。これにより、大電流が制御可能となる。また、ゲート電圧印加ラインと高電圧ラインとの間の1箇所にコンデンサが接続され、このコンデンサにより、ゲート電圧の切り換え時における絶縁ゲート型トランジスタのゲート電極と高電圧ラインとの間の容量変化を抑制することができる。よって、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができる。請求項2に記載のように、請求項1に記載のスイッチング駆動回路において、前記絶縁ゲート型トランジスタをMOSFETにて構成することができる。本発明によれば、大電流を制御可能なスイッチング回路において、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができる。以下、本発明を具体化した一実施形態を図面に従って説明する。図1にスイッチング回路80の回路図を示す。スイッチング回路80は、4つのMOSFET30,31,32,33と、各MOSFET30,31,32,33のゲート電極に接続されたゲート抵抗50,51,52,53と、1つのパルス発生回路60と、1つのコンデンサ70を備えている。図1に示すように、直流電源10の負極端子は接地されている。直流電源10の正極端子は負荷20の一端に接続されている。負荷20の他端は、並列接続された複数の絶縁ゲート型トランジスタとしてのMOSFET30,31,32,33における各ドレイン端子に接続されている。並列接続されたMOSFET30,31,32,33における各ソース端子は接地されている。つまり、高電圧ラインL1と低電圧ラインL2との間において、4つのMOSFET30,31,32,33が並列接続されている。負荷20は本実施形態ではモータであり、大電流駆動される。本実施形態において、主電極は各MOSFET30,31,32,33のドレイン電極とソース電極である。また、MOSFET30,31,32,33はそれぞれ1チップの素子であり、基板に各チップMOSFET30,31,32,33が実装されている。さらに、MOSFET30,31,32,33が実装される基板に他の部品ゲート抵抗50,51,52,53、コンデンサ70、パルス発生回路60も搭載されている。ゲート抵抗50,51,52,53は、MOSFET30,31,32,33毎にそれぞれ設けられ、第1の端子がMOSFET30,31,32,33のゲート電極に接続されている。詳しくは、図1においては、MOSFET30のゲート電極には、ゲート抵抗50の第1の端子が接続されている。MOSFET31のゲート電極には、ゲート抵抗51の第1の端子が接続されている。MOSFET32のゲート電極には、ゲート抵抗52の第1の端子が接続されている。MOSFET33のゲート電極には、ゲート抵抗53の第1の端子が接続されている。ゲート電圧印加手段としてのパルス発生回路60は、ゲート抵抗50,51,52,53を介してMOSFET30,31,32,33のゲート電極にパルス状のゲート電圧を印加することができるようになっている。そのために、ゲート電圧印加ラインL3が設けられている。ゲート電圧印加ラインL3は、パルス発生回路60からMOSFET30,31,32,33毎のゲート抵抗50,51,52,53の第2の端子に分岐して接続されている。即ち、MOSFET30,31,32,33毎に設けられたゲート抵抗50,51,52,53の第2の端子がゲート電圧印加ラインL3を介してパルス発生回路60と接続されている。このゲート電圧印加ラインL3を介してMOSFET30,31,32,33のゲート電極にパルス状のゲート電圧を印加することによって、4つのMOSFET30,31,32,33が同期してオンオフする。詳しくは、各MOSFET30,31,32,33のオン状態とオフ状態とが切り換えられて、負荷20に電流を供給する。つまり、パルス発生回路60は、高電圧ラインL1と低電圧ラインL2との間において並列接続したMOSFET30,31,32,33の各ゲート電極に印加するゲート電圧を切り換えることによって、各MOSFETのドレインソース電極間を同期して導通状態と非導通状態との間で時間的に切り換える。さらに、ゲート電圧印加ラインL3と高電圧ラインL1との間に、1つのコンデンサ70が接続されている。詳しくは、図1においては、ゲート電圧印加ラインL3でのパルス発生回路60と分岐点P1との間の接続点αと、高電圧ラインL1におけるMOSFET30のドレイン電極直前の接続点βとの間に、1つのコンデンサ70が接続されている。コンデンサ70は、例えば、3nF程度の容量のものが使用される。上述したように、このコンデンサ70も、MOSFET30,31,32,33等が実装される基板に搭載されている。次に、スイッチング回路80の作用を説明する。MOSFET30,31,32,33がオフした状態において、パルス発生回路60により各MOSFETのゲート電極にオン電圧以上のHレベルのゲート電圧が印加されると、オフ状態のMOSFET30,31,32,33がオン状態に切り換わりターンオンし、負荷20に電流が供給される。一方、MOSFET30,31,32,33がオンした状態においては、パルス発生回路60から各MOSFETのゲート電極にLレベルのゲート電圧が印加されると、MOSFET30,31,32,33がオフ状態に切り換わりターンオフし、負荷20への電流の供給が遮断される。ここで、MOSFET30,31,32,33の動作について詳しく説明する。図2に、図1のスイッチング回路80における各MOSFET30,31,32,33のターンオフ時の電流波形と電圧波形を示す。図2において横軸に時間をとっている。電圧波形として、ターンオフ時のドレインソース間電位Vdsの時間変化を示すとともに、電流波形として、ターンオフ時のドレイン電流Idの時間的変化を示す。図1ではゲート電圧印加ラインL3と高電圧ラインL1との間に1つのコンデンサ70を接続しているが、比較例として、図1においてコンデンサ70が無い場合を想定している。図2において、破線で示される比較例ゲート電圧印加ラインL3と高電圧ラインL1との間にコンデンサ70を設けない場合のスイッチング回路のMOSFETのVds波形と、実線で示されるコンデンサ70を設けた本実施形態のスイッチング回路80のMOSFETのVds波形を比較する。MOSFETの動作は寄生容量Ciss、Crssの充放電により行われる。例えば、MOSFETがターンオフしようとする際、ドレインゲート間に加わる電圧は徐々に高くなる。具体的には、例えば、トランジスタオンの状態では、ドレイン電位Vd=0ボルト、ゲート電位Vg=15ボルト、ソース電位Vs=0ボルトであり、ターンオフ時には、ドレイン電位Vd=48ボルト、ゲート電位Vg=0ボルト、ソース電位Vs=0ボルトに切り換わる。ドレインゲート間の電位差は、トランジスタオンの状態では15ボルトであり、ターンオフ時には48ボルトとなる。比較例では、ドレインゲート間の寄生容量帰還容量Crssがドレインソース間電位Vdsの上昇に伴って大きく低下するMOSFETの特性。そのため、ターンオフした瞬間ドレインソース間電位Vdsが立ち上がる部分では、容量が小さいため瞬間的に電流が変化する。すると、di/dtが大きくなりサージ電圧が非常に大きくなってしまう。即ち、図2においてドレインソース間電位Vdsを示す波形のうち破線で示す比較例の場合、ターンオフ時の最大値と安定化後の値との差であるサージ電圧値ΔV1は大きな値となっている。これに対し、本実施形態のようにコンデンサ70をゲート電圧印加ラインL3と高電圧ラインL1との間に設けると、ドレインゲート間の寄生容量帰還容量Crssに対しコンデンサ70の容量分だけ加算される。これにより、ドレインソース間電位Vdsの上昇に伴うドレインゲート間の容量の変化低下を抑えることができる。そのため、サージ電圧を考慮してドレインソース間電位Vdsの上昇に伴う帰還容量Crssの最終値に応じたゲート抵抗値を選定する必要がなく、ドレインゲート間容量はドレインソース間電位Vdsの上昇に伴って変化低下が少なくなるので、ドレインソース間電位Vdsの立ち上がり時間を短くできる。また、ドレインソース間電位Vdsの立ち上がり際に発生するサージ電圧を抑制することができる。即ち、図2においてドレインソース間電位Vdsを示す波形のうち実線で示す本実施形態の場合、ターンオフ時の最大値と安定化後の値との差であるサージ電圧値ΔV2は、破線で示す比較例のサージ電圧値ΔV1よりも小さくすることができる。また、図2において本実施形態のドレインソース間電位Vdsの波形は、比較例の場合よりも傾きが下に凹む形状となる。損失スイッチング損失は、ドレインソース間電位Vdsとドレイン電流Idの積分値である。図2において実線で示すVds波形本実施形態は、破線で示すVds波形比較例に比べ、ターンオフ時に急峻に変化している。よって、比較例に比べて本実施形態では損失は少なくなる。このようにして、本実施形態ではゲート電圧印加ラインL3と高電圧ラインL1との間にコンデンサ70を設けることで、ドレインソース間電位Vdsの変化に伴うドレインゲート間の容量の変動が小さくなるドレインゲート間の寄生容量の変動による影響を受けにくくなる。その結果、スイッチング速度を、容量による影響を考慮することなく決定でき、スイッチング速度を遅くしすぎることがないので、スイッチング損失を低減できる。また、図3のスイッチング回路に対し、図1に示す本実施形態においては、1つだけコンデンサ70を接続している。つまり、ゲート電圧印加ラインL3とドレインライン高電圧ラインL1との間の1箇所にコンデンサ70を接続している。これにより、トランジスタ間チップ間のアンバランスを防止することができる。このようにして、図1の構成では図3の構成に比べて、搭載するコンデンサの数を減らすことができる。さらに、コンデンサの数が減ることによりコンデンサの実装面積を減らすことができる。その結果、小型化を図ることができるとともにコストダウンを図ることができる。以上のごとく本実施形態によれば、以下のような効果を得ることができる。スイッチング回路80の構成として、MOSFET30,31,32,33毎にゲート抵抗50,51,52,53の第1の端子がMOSFET30,31,32,33のゲート電極に接続されている。また、MOSFET30,31,32,33毎に設けられたゲート抵抗50,51,52,53の第2の端子がゲート電圧印加ラインL3を介してパルス発生回路60と接続されている。そして、パルス発生回路60により、ゲート抵抗50,51,52,53を介してMOSFET30,31,32,33のゲート電極にパルス状のゲート電圧が印加され、複数のMOSFET30,31,32,33が同期してオンオフされる。これにより、大電流が制御可能となる。また、ゲート電圧印加ラインL3と高電圧ラインL1との間の1箇所にコンデンサ70が接続され、このコンデンサ70により、ゲート電圧の切り換え時におけるMOSFET30,31,32,33のゲート電極と高電圧ラインL1との間の容量変化を抑制することができる。よって、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができる。実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。上記実施形態では、高電圧ラインL1と低電圧ラインL2との間に4つのMOSFET30,31,32,33を並列接続したが、その個数は限定されず、4つ以外の例えば2つや3つや5つ以上でもよく、要は、複数のMOSFETを並列接続すればよい。絶縁ゲート型トランジスタとしてMOSFET30,31,32,33を用いたが、絶縁ゲート型トランジスタとしてIGBTを用いてもよい。IGBTにおいて主電極はコレクタ電極とエミッタ電極である。"