"内部回路をテストするテスト回路に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチをセットすることにより、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号を前記ラッチから出力するテスト信号発生回路を備え、前記テスト信号発生回路が、前記ラッチが前記テストイネーブル信号を出力している場合、前記テストイネーブル信号を遅延させて、前記ラッチをリセットするリセット信号を生成するリセット信号生成回路と、前記ラッチが前記テストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、前記リセット信号生成回路による前記リセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路と、を有していることを特徴とする半導体装置。前記リセット信号生成回路は、前記テストイネーブル信号を予め設定された期間遅延させる遅延回路部と、前記遅延初期化回路から出力される前記遅延初期化信号に基づいて、前記遅延回路部の出力を初期化するスイッチ部と、を備えることを特徴とする請求項1に記載の半導体装置。前記遅延回路部は、前記予め設定された期間をかけて初期電圧から予め定められた閾値電圧に到達するように、出力信号に出力する出力電圧を変化させ、前記スイッチ部は、前記遅延初期化回路から出力される前記遅延初期化信号に基づいて、前記出力電圧を前記初期電圧に戻すことを特徴とする請求項2に記載の半導体装置。前記遅延初期化回路は、前記トグル信号と前記テストイネーブル信号とに基づいて生成したパルス信号を前記遅延初期化信号として出力することを特徴とする請求項3に記載の半導体装置。前記遅延初期化回路は、前記トグル信号と前記テストイネーブル信号との否定論理和演算により生成された信号と、当該否定論理和演算により生成された信号を予め設定された期間遅延させて論理反転させた信号との論理積演算によりパルス信号を生成し、生成した当該パルス信号を前記遅延初期化信号として出力することを特徴とする請求項4に記載の半導体装置。前記ラッチは、前記テストモードエントリ信号、又は前記遅延初期化信号によりセットされ、前記テスト回路に対してテストを終了させるテストモード解除信号、又は前記リセット信号によりリセットされることを特徴とする請求項5に記載の半導体装置。前記テスト信号発生回路は、テストを開始させる要求信号を予め設定された期間遅延させて論理反転させた信号と、前記テストを開始させる要求信号との論理積演算により生成したパルス信号を前記テストモードエントリ信号として出力するエントリ信号生成回路と、テストを終了させる要求信号を予め設定された期間遅延させて論理反転させた信号と、前記テストを終了させる要求信号との論理積演算により生成したパルス信号を前記テストモード解除信号として出力する解除信号生成回路と、を備えることを特徴とする請求項6に記載の半導体装置。ところで、上述のような半導体装置は、パワーオンリセット回路を備えている場合であっても、電源投入時の電源波形によっては、誤ってテストモードにエントリされることがある。そのため、上述のような半導体装置は、確実にテストモードを解除リセットするために、半導体装置の起動後にテストコマンドなどを用いてテストモードを解除リセットする必要がある。しかしながら、上述のような半導体装置は、テストコマンドを使用しない通常の使用において誤ってテストモードにエントリされると、テストモードを解除できずに正常に動作できない場合がある。例えば、上述のような半導体装置が、出力端子をLow-Zローインピーダンス状態にするテストモードを有しており、誤ってこのテストモードにエントリされてしまった場合を考える。この場合には、上述のような半導体装置は、ユーザーが意図しないテストモードを実行してしまい、正しくはHi-Z状態になる場合にも出力端子がLow-Z状態になるため、正常に動作できないことがある。このように、上述のような半導体装置では、誤ってテストモードにエントリされると、正常に動作させることが困難になるという問題がある。本発明は、内部回路をテストするテスト回路に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチをセットすることにより、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号を前記ラッチから出力するテスト信号発生回路を備え、前記テスト信号発生回路が、前記ラッチが前記テストイネーブル信号を出力している場合、前記テストイネーブル信号を遅延させて、前記ラッチをリセットするリセット信号を生成するリセット信号生成回路と、前記ラッチが前記テストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、前記リセット信号生成回路による前記リセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路と、を有していることを特徴とする半導体装置である。本発明によれば、半導体装置は、リセット信号生成回路が、ラッチがテストイネーブル信号を出力している場合に、テストイネーブル信号を遅延させて、ラッチをリセットするリセット信号を生成する。さらに、遅延初期化回路は、ラッチがテストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、リセット信号生成回路によるリセット信号を生成する動作を初期化する遅延初期化信号を出力する。これにより、半導体装置は、誤ってテストモードにエントリされたとしても、トグル信号が供給されない期間において、テストイネーブル信号を遅延させて生成されたリセット信号がラッチをリセットする。よって、半導体装置は、誤ってテストモードにエントリされたとしても、正常に動作することができる。以下、本発明の一実施形態による半導体装置100について図面を参照して説明する。図1は、本実施形態による半導体装置100を示す概略ブロック図である。半導体装置100は、例えば、外部から供給されるクロック信号に同期して動作するSDRAMSynchronousDynamicRandomAccessMemoryである場合の一例について説明する。図1において、半導体装置100は、コマンド入力回路81、コマンドデコーダ82、アドレス入力回路83、アドレスラッチ回路84、モードレジスタ85、カラム系制御回路86、ロウ系制御回路87、ロウデコーダ88、カラムデコーダ89、メモリセルアレイ90、センス回路91、データアンプ92、クロック入力回路93、DLL回路94、データ入出力回路110、テスト信号発生回路1、及びテスト回路2を備えている。また、半導体装置100は、外部端子半導体チップ上のパッドとして、クロック端子71a,71b、クロックイネーブル端子71c、コマンド端子72a~72d、アドレス端子73、及びデータ入出力端子74を備えている。その他、電源端子、データストローブ端子、リセット端子なども備えられているが、これらについては図示を省略してある。クロック端子71a,71bは、それぞれ外部クロック信号CK,CKNが供給される端子であり、供給された外部クロック信号CK,CKNは、クロック入力回路93に供給される。外部クロック信号CKNは、外部クロック信号CKの反転信号であり、外部クロック信号CK,CKNは互いに相補の信号である。クロック入力回路93は、外部クロック信号CK,CKNに基づいて単相の内部クロック信号PreCLKを生成し、これをDLL回路94に供給する。DLL回路94は、内部クロック信号PreCLKに基づいて、位相制御された内部クロックLCLKを生成し、データ入出力回路110に供給する。コマンド端子72a~72dは、それぞれチップセレクト信号CSN、ロウアドレスストローブ信号RASN、カラムアドレスストローブ信号CASN、及びライトイネーブル信号WENが供給される端子である。コマンド信号CMDは、これらのコマンド端子72a~72dに入力される信号の組合せにより構成される。このコマンド信号CMDは、コマンド入力回路81に入力される。コマンド入力回路81は、供給されたコマンド信号CMDをコマンドデコーダ82に出力する。コマンドデコーダ82は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。コマンドデコーダ82は、生成した内部コマンドICMDをカラム系制御回路86、ロウ系制御回路87及びモードレジスタ85に供給する。アドレス端子73は、アドレス信号ADDが供給される端子であり、アドレス入力回路83に接続されている。アドレス入力回路83は、アドレス端子73に供給されるアドレス信号ADDをアドレスラッチ回路84に出力する。アドレスラッチ回路84は、ラッチしたアドレス信号ADDのうち、ロウアドレスをロウ系制御回路87に供給し、カラムアドレスをカラム系制御回路86に供給する。また、モードレジスタセットにエントリされている場合には、アドレスラッチ回路84は、アドレス信号ADDをモードレジスタ85に供給し、これによってモードレジスタ85の内容が更新される。モードレジスタ85は、アドレス信号ADD及びコマンド信号CMDに基づいて生成された、例えば、後述する要求信号MRW41及び要求信号MRW42を出力する。ロウ系制御回路87は、アドレスラッチ回路84から供給されたロウアドレスをロウデコーダ88に供給する。ロウデコーダ88は、メモリセルアレイ90に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ90内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図1では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ビット線BLは、センス回路91内の対応するセンスアンプSAに接続されている。また、カラム系制御回路86は、アドレスラッチ回路84から供給されたカラムアドレスをカラムデコーダ89に供給する。カラムデコーダ89は、センス回路91に含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ89によって選択されたセンスアンプSAは、データアンプ92に接続される。データアンプ92は、リード動作時においてはセンスアンプSAによって増幅されたリードデータRDをさらに増幅し、リードライトバスRWBSを介して増幅したリードデータRDをデータ入出力回路110に供給する。一方、データアンプ92は、ライト動作時にリードライトバスRWBSを介してデータ入出力回路110から供給されるライトデータを増幅し、増幅したライトデータをセンスアンプSAに供給する。データ入出力端子74は、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路110に接続されている。ここで、入出力信号DQは、データ入出力端子74において入出力される信号である。なお、図1にはデータ入出力端子74を1つだけ示しているが、複数個設けても構わない。ここでは、データ入出力端子74が複数ビット幅の信号である入出力信号DQを入出力する例について説明する。クロックイネーブル端子71cは、クロックイネーブル信号CKEが供給される端子であり、供給されたクロックイネーブル信号CKEは、テスト回路2及びデータ入出力回路110に供給される。このクロックイネーブル信号CKEは、入出力信号DQに対してクロックが有効か無効かを決定する信号である。データ入出力回路110は、入出力信号DQを制御する回路であり、出力回路111と入力回路112とを備えている。出力回路111は、データアンプ92から供給されるリードデータRDをデータ入出力端子74に出力する、又はデータ入出力端子74をHi-Z状態ハイインピーダンス状態にする。なお、出力回路111は、CAトレーニングCATrainingのテストモードの際に、データ入出力端子74をLow-Z状態にする。CAトレーニングのテストモードについては、詳細に後述する。また、入力回路112は、外部からデータ入出力端子74を介して、メモリセルアレイ90に書き込むライトデータを取り込む。テスト信号発生回路1は、例えば、CAトレーニングのテストを開始する際に、モードレジスタ85から要求信号MRW41が供給される。テスト信号発生回路1は、モードレジスタ85から供給される要求信号MRW41に基づいて、テスト回路2の駆動を許可することを示すテストイネーブル信号TSTENをテスト回路2に出力する。また、テスト信号発生回路1は、例えば、CAトレーニングのテストを終了する際に、モードレジスタ85から要求信号MRW42が供給される。テスト信号発生回路1は、モードレジスタ85から供給される要求信号MRW42に基づいて、テストイネーブル信号TSTENの出力を停止する。ここで、テストイネーブル信号TSTENは、例えば、テスト回路2の駆動を許可する場合にLレベルロウレベルになり、テスト回路2の駆動を禁止する場合にHレベルハイレベルになる。また、要求信号MRW41及び要求信号MRW42は、Hレベルになった場合に有効な状態であり、Lレベルになった場合に無効な状態である。すなわち、テスト信号発生回路1は、例えば、要求信号MRW41がHレベルになった場合に、テストイネーブル信号TSTENをHレベルからLレベルに遷移させる。また、テスト信号発生回路1は、例えば、要求信号MRW42がHレベルになった場合に、テストイネーブル信号TSTENをLレベルからHレベルに遷移させる。また、テスト信号発生回路1は、テストイネーブル信号TSTENがLレベルであり、且つ、外部から入力されたチップセレクト信号CSNトグル信号が予め設定された期間第1の期間トグルされない場合に、テストイネーブル信号TSTENをLレベルからHレベルに遷移させる。なお、テスト信号発生回路1の詳細については、図2を参照して後述する。テスト回路2は、CAトレーニングのテストを行うためのテスト回路である。テスト回路2は、テスト信号発生回路1から出力されるテストイネーブル信号TSTENと外部から入力されたクロックイネーブル信号CKEとに基づいて、出力回路111の出力をHi-Z状態、又はLow-Z状態にする制御を行う。すなわち、テスト回路2は、テストイネーブル信号TSTENとクロックイネーブル信号CKEとに基づいて、信号ODISOutputDisable信号を生成し、生成した信号ODISを出力回路111に供給する。なお、テスト信号発生回路1の詳細については、図2を参照して後述する。次に、テスト信号発生回路1及びテスト回路2の詳細な構成について説明する。図2は、テスト信号発生回路1及びテスト回路2を示すブロック図である。この図において、テスト信号発生回路1は、ラッチ10、リセット信号生成回路30、遅延初期化回路40、エントリ信号生成回路50、及び解除信号生成回路60を備えている。エントリ信号生成回路50は、モードレジスタ85から供給されるテストを開始させる要求信号MRW41に基づいてパルス信号を生成し、生成したパルス信号をテストモードエントリ信号としてラッチ10に出力する。すなわち、エントリ信号生成回路50は、テストを開始させる要求信号MRW41を予め設定された期間第2の期間遅延させて論理反転させた信号と、要求信号MRW41との論理積演算によりパルス信号を生成し、生成したパルス信号をテストモードエントリ信号として出力する。エントリ信号生成回路50は、インバータ回路51~53,55及びNAND回路否定論理積演算回路54を備えている。インバータ回路51~53は、それぞれ入力端子に入力された信号を論理反転させた信号を出力する論理反転回路である。これらのインバータ回路51~53は、直列に接続されている。また、インバータ回路51~53は、それぞれ入力端子に入力された信号に対して、所定の遅延時間遅延して出力信号を出力する。ここで、インバータ回路51は、入力端子が要求信号MRW41の信号線に接続され、インバータ回路53は、出力端子がノードN1に接続されている。インバータ回路53は、要求信号MRW41が予め設定された期間第2の期間遅延されて論理反転された遅延信号を出力する。ここで、予め設定された期間の遅延は、インバータ回路51~53による合計の遅延量に対応する。NAND回路54は、否定論理積演算回路であり、一方の入力端子がノードN1に、他方の入力端子が要求信号MRW41の信号線に、それぞれ接続されている。インバータ回路55は、論理反転回路であり、出力端子がノードN2に接続されている。NAND回路54及びインバータ回路55は、NAND回路54の出力端子がインバータ回路55の入力端子に接続され、論理積演算回路として機能する。また、NAND回路54及びインバータ回路55は、インバータ回路53から出力された遅延信号と、要求信号MRW41との論理積演算によりパルス信号を生成し、生成したパルス信号をテストモードエントリ信号として出力する。ここで、インバータ回路55は、インバータ回路51~53によって生成された上述した予め設定された期間第2の期間の遅延に応じたパルス幅のパルス信号を出力する。なお、このパルス信号は、例えば、上述した予め設定された期間の遅延に応じたパルス幅の間、Hレベルにされる。解除信号生成回路60は、モードレジスタ85から供給されるテストを開始させる要求信号MRW42に基づいてパルス信号を生成し、生成したパルス信号をテストモード解除信号としてラッチ10に出力する。すなわち、解除信号生成回路60は、テストを終了させる要求信号MRW42を予め設定された期間第3の期間遅延させて論理反転させた信号と、要求信号MRW42との論理積演算によりパルス信号を生成し、生成したパルス信号をテストモード解除信号として出力する。解除信号生成回路60は、インバータ回路61~63,65及びNAND回路64を備えている。インバータ回路61~63は、それぞれ入力端子に入力された信号を論理反転させた信号を出力する論理反転回路である。これらのインバータ回路61~63は、直列に接続されている。また、インバータ回路61~63は、それぞれ入力端子に入力された信号に対して、所定の遅延時間遅延して出力信号を出力する。ここで、インバータ回路61は、入力端子が要求信号MRW42の信号線に接続され、インバータ回路63は、出力端子がノードN3に接続されている。インバータ回路63は、要求信号MRW42が予め設定された期間第3の期間遅延されて論理反転された遅延信号を出力する。ここで、予め設定された期間の遅延は、インバータ回路61~63による合計の遅延量に対応する。NAND回路64は、否定論理積演算回路であり、一方の入力端子がノードN3に、他方の入力端子が要求信号MRW42の信号線に、それぞれ接続されている。インバータ回路65は、論理反転回路であり、出力端子がノードN4に接続されている。NAND回路64及びインバータ回路65は、NAND回路64の出力端子がインバータ回路65の入力端子に接続され、論理積演算回路として機能する。また、NAND回路64及びインバータ回路65は、インバータ回路63から出力された遅延信号と、要求信号MRW42との論理積演算を行い、パルス信号をテストモード解除信号として生成する。ここで、インバータ回路65は、インバータ回路61~63によって生成された上述した予め設定された期間第3の期間の遅延に応じたパルス幅のパルス信号を出力する。なお、このパルス信号は、例えば、上述した予め設定された期間の遅延に応じたパルス幅の間、Hレベルにされる。ラッチ10は、エントリ信号生成回路50から出力されるテストモードエントリ信号、又は、後述する遅延初期化回路40から出力される遅延初期化信号DLYINITによりセットされる。また、ラッチ10は、解除信号生成回路60から出力されるテストモード解除信号、又は、後述するリセット信号生成回路30から出力されるリセット信号によりリセット解除される。ここで、ラッチ10において、セットとはテストイネーブル信号TSTENをLレベルにすることであり、リセット解除とは、テストイネーブル信号TSTENをHレベルにすることである。また、ラッチ10は、NOR回路否定論理和演算回路11,12を備えている。NOR回路11,12は、例えば、3入力の否定論理和演算回路であり、それぞれの出力端子が、互いの入力端子の1つに接続されているSRセットリセット:SetResetラッチとして機能する。また、NOR回路11は、3入力のうちの2つの入力端子が、ノードN2とノードN8とにそれぞれ接続され、出力端子がノードN5及びNOR回路12の入力端子に接続されている。NOR回路12は、3入力のうちの2つの入力端子が、ノードN4と後述するリセット信号生成回路30の出力信号線とにそれぞれ接続され、出力端子がNOR回路11の入力端子に接続されている。なお、NOR回路11は、テストイネーブル信号TSTENをテスト回路2に出力する。リセット信号生成回路30は、ラッチ10がテストイネーブル信号TSTENを出力している場合、テストイネーブル信号TSTENを遅延させて、ラッチ10をリセットするリセット信号TRSTを生成する。すなわち、リセット信号生成回路30は、テストイネーブル信号TSTENがLレベルである場合に、テストイネーブル信号TSTENを予め設定された期間第1の期間遅延させて論理反転させたリセット信号TRSTを生成する。リセット信号生成回路30は、生成したリセット信号TRSTをラッチ10に出力する。ここで、リセット信号TRSTは、Hレベルになった場合に、ラッチ10をリセットする。また、リセット信号生成回路30は、後述する遅延初期化回路40から出力される遅延初期化信号DLYINITに基づいて、リセット信号TRSTを生成する動作を初期化する。リセット信号生成回路30は、例えば、遅延初期化信号DLYINITがHレベルになった場合に、リセット信号TRSTを生成する動作を初期化する。すなわち、リセット信号生成回路30は、テストイネーブル信号TSTENがLレベルになった場合、且つ、予め設定された期間第1の期間、遅延初期化信号DLYINITがLレベルを維持した場合に、リセット信号TRSTをHレベルにする。リセット信号生成回路30は、Delay回路31と、インバータ回路32とを備えている。Delay回路31は、遅延初期化信号DLYINITによる遅延初期化機能を有する遅延回路である。Delay回路31は、テストイネーブル信号TSTENがLレベルである場合に、テストイネーブル信号TSTENを予め設定された期間第1の期間遅延させた信号を出力する。なお、Delay回路31の詳細については、図3を参照して後述する。インバータ回路32は、Delay回路31から出力された信号を論理反転し、リセット信号TRSTとして、ラッチ10のNOR回路12に出力する。遅延初期化回路40は、ラッチ10がテストイネーブル信号TSTENを出力している場合に、外部から供給されるトグル信号チップセレクト信号CSNに基づいて、リセット信号生成回路30によるリセット信号TRSTを生成する動作を初期化する遅延初期化信号DLYINITを出力する。すなわち、遅延初期化回路40は、テストイネーブル信号TSTENがLレベルである場合に、チップセレクト信号CSNに基づいて、遅延初期化信号DLYINITをHレベルにする。遅延初期化信号DLYINITは、ノードN8を介して、リセット信号生成回路30のDelay回路31に出力される。遅延初期化回路40は、インバータ回路42~44,46、NAND回路45、及びNOR回路41を備えている。NOR回路41は、2つの入力端子がそれぞれチップセレクト信号CSNの信号線と、ノードN5とに接続され、出力端子がノードN6に接続されている。NOR回路41は、コマンド端子72aから供給されたチップセレクト信号CSNと、テストイネーブル信号TSTENとを否定論理和演算した信号を出力する。インバータ回路42~44,46、及びNAND回路45は、上述したエントリ信号生成回路50及び解除信号生成回路60と同様の回路である。インバータ回路42~44は、直列に接続されており、インバータ回路42の入力端子がノードN6に接続され、インバータ回路44の出力端子がノードN7に接続されている。インバータ回路44は、NOR回路41の出力信号が予め設定された期間第4の期間遅延されて論理反転された遅延信号を出力する。ここで、予め設定された期間の遅延は、インバータ回路42~44による合計の遅延量に対応する。NAND回路45は、出力端子がインバータ回路46の入力端子に接続され、インバータ回路65は、出力端子がノードN8に接続されている。NAND回路45及びインバータ回路46は、インバータ回路44から出力された信号と、NOR回路41の出力信号との論理積演算を行い、パルス信号を遅延初期化信号DLYINITとして生成する。ここで、インバータ回路46は、インバータ回路42~44によって生成された上述した予め設定された期間第4の期間の遅延に応じたパルス幅のパルス信号を出力する。なお、このパルス信号は、チップセレクト信号CSNトグル信号のトグルによって、例えば、上述した予め設定された期間の遅延に応じたパルス幅の間、Hレベルにされる。すなわち、遅延初期化回路40は、チップセレクト信号CSNトグル信号とテストイネーブル信号TSTENとの否定論理和演算を行う。遅延初期化回路40は、この否定論理和演算により生成された信号と、否定論理和演算により生成された信号を予め設定された期間第4の期間遅延させて論理反転させた信号との論理積演算によりパルス信号を生成し、生成したパルス信号を遅延初期化信号として出力する。このように、テスト信号発生回路1は、内部回路をテストするテスト回路2に対してテストを開始させるテストモードエントリ信号が入力されると、テストモードエントリ信号により内部のラッチ10をセットする。テスト信号発生回路1は、テスト回路2に対し、テスト回路2の駆動を許可することを示すテストイネーブル信号TSTENをラッチ10から出力する。すなわち、テスト信号発生回路1は、内部回路をテストするテスト回路2に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチ10をセットすることにより、テスト回路2に対し、テスト回路2の駆動を許可するテストイネーブル信号をラッチ10から出力する。テスト回路2は、CAトレーニングテストを実行する際に活性化駆動される回路であり、テストイネーブル信号TSTENがLレベルである場合に、出力回路111の出力信号DoutをLow-Z状態に制御する。ここで、出力信号Doutは、入出力信号DQにおける出力信号である。テスト回路2は、例えば、テストイネーブル信号TSTENがLレベルになった場合CAトレーニングのテストモードの場合に、信号ODISをLレベルにする。また、テスト回路2は、テストイネーブル信号TSTENがHレベルになった場合通常動作の場合に、クロックイネーブル信号CKEの論理レベルに応じて、信号ODISをHレベル又はLレベルにする。この場合、テスト回路2は、例えば、クロックイネーブル信号CKEがLレベルになった場合に、信号ODISをHレベルにし、クロックイネーブル信号CKEがHレベルになった場合に、信号ODISをLレベルにする。なお、出力回路111は、信号ODISがHレベルになった場合に、出力信号DoutをHi-Z状態にし、信号ODISがLレベルになった場合に、出力信号DoutをLow-Z状態にする。また、テスト回路2は、インバータ回路21,23、及びNAND回路22を備えている。インバータ回路21は、入力端子がクロックイネーブル信号CKEの信号線に接続され、出力端子がNAND回路22の一方の入力端子に接続されている。NAND回路22は、他方の入力端子がテストイネーブル信号TSTENの信号線であるノードN5に接続され、出力端子がインバータ回路23の入力端子に接続されている。NAND回路22及びインバータ回路23は、論理積演算回路として機能し、インバータ回路23の出力が信号ODISとして出力回路111に供給される。次に、上述したDelay回路31の詳細な構成について説明する。図3は、本実施形態におけるDelay回路31の構成の一例を示すブロック図である。この図において、Delay回路31は、遅延回路部70、スイッチ部80、及びインバータ回路316を備えている。遅延回路部70は、テストイネーブル信号TSTENを予め設定された期間第1の期間遅延させる。遅延回路部70は、例えば、テストイネーブル信号TSTENを論理反転させて、予め設定された期間第1の期間遅延させる。遅延回路部70は、予め設定された期間第1の期間DLY1をかけて初期電圧から予め定められた閾値電圧スレッシュホールド電圧Vthに到達するように、出力信号に出力する出力電圧を変化させる。本実施形態では、遅延回路部70は、P型チャネル金属酸化膜半導体電界効果トランジスタPMOSトランジスタ312,313、及びN型チャネル金属酸化膜半導体電界効果トランジスタNMOSトランジスタ314を備えている。PMOSトランジスタ312は、ソース端子がノードN9に、ゲート端子がノードN5に、ドレイン端子がノードN10にそれぞれ接続されている。PMOSトランジスタ313は、ソース端子がノードN10に、ゲート端子がノードN5に、ドレイン端子がノードN11にそれぞれ接続されている。PMOSトランジスタ312及び313は、直列に接続されており、テストイネーブル信号TSTENがLレベルになった場合に、導通状態になる。また、PMOSトランジスタ312及び313は、テストイネーブル信号TSTENがHレベルになった場合に、非導通状態になる。なお、PMOSトランジスタ312及び313は、テストイネーブル信号TSTEN、及び遅延初期化信号DLYINITが共にLレベルになった場合に、ノードN11に電流を供給する。ここで、PMOSトランジスタ312及び313は、ノードN11に電流を供給する場合に、上述した予め設定された期間第1の期間の遅延を生成するように、トランジスタ定数であるゲート長チャネル長L及びゲート幅チャネル幅Wが設定されている。すなわち、PMOSトランジスタ312及び313は、上述した予め設定された期間第1の期間の遅延を生成するように、通常のトランジスタに比べて、ゲート長チャネル長Lを広く、ゲート幅チャネル幅Wを狭く定められている。これにより、PMOSトランジスタ312及び313は、テストイネーブル信号TSTENがLレベルになった場合に、ノードN11に供給する電流を制限する。そのため、ノードN11の電圧は、テストイネーブル信号TSTENがLレベルになった場合に、上述した予め設定された期間第1の期間かけて、インバータ回路316の閾値電圧スレッシュホールド電圧Vthに到達する。また、NMOSトランジスタ314は、ソース端子がグランド電源線に、ゲート端子がノードN5に、ドレイン端子がノードN11にそれぞれ接続されている。これにより、NMOSトランジスタ314は、テストイネーブル信号TSTENがLレベルになった場合に、非導通状態になり、テストイネーブル信号TSTENがHレベルになった場合に、導通状態になる。すなわち、NMOSトランジスタ314は、テストイネーブル信号TSTENがHレベルになった場合に、ノードN11の電圧をLレベルにする。スイッチ部80は、遅延初期化回路40から出力される遅延初期化信号DLYINITに基づいて、遅延回路部70の出力を初期化する。すなわち、スイッチ部80は、遅延初期化回路40から出力される遅延初期化信号DLYINITに基づいて、遅延回路部70の出力電圧を初期電圧グランド電源線の電位に戻す。ここで、遅延回路部70の出力を初期化するとは、遅延回路部70の出力をグランド電源線の電位にすることである。すなわち、スイッチ部80は、遅延初期化信号DLYINITがHレベルになった場合に、ノードN11の電圧をLレベルにする。また、スイッチ部80は、遅延初期化信号DLYINITがLレベルになった場合に、遅延回路部70のPMOSトランジスタ312及び313に駆動電圧電源線から電流を供給する。スイッチ部80は、PMOSトランジスタ311及びNMOSトランジスタ315を備えている。PMOSトランジスタ311は、ソース端子が駆動電圧電源線に、ゲート端子が遅延初期化信号DLYINITの信号線であるノードN8に、ドレイン端子がノードN9にそれぞれ接続されている。PMOSトランジスタ311は、遅延初期化信号DLYINITがLレベルになった場合に導通状態になり、遅延初期化信号DLYINITがHレベルになった場合に非導通状態になる。NMOSトランジスタ315は、ソース端子がグランド電源線に、ゲート端子が遅延初期化信号DLYINITの信号線であるノードN8に、ドレイン端子がノードN11にそれぞれ接続されている。NMOSトランジスタ315は、遅延初期化信号DLYINITがLレベルになった場合に非導通状態になり、遅延初期化信号DLYINITがHレベルになった場合に導通状態になる。これにより、NMOSトランジスタ315は、遅延初期化信号DLYINITがHレベルになった場合に、ノードN11の電圧をLレベルにし、遅延回路部70の出力を初期化する。インバータ回路316は、入力端子がノードN11に接続され、出力端子がインバータ回路31の入力端子に接続されている。インバータ回路316は、上述した閾値電圧スレッシュホールド電圧Vthに基づいて、遅延回路部70の出力信号を論理反転した信号をインバータ回路32に出力する。次に、本実施形態における半導体装置100の動作について説明する。ます、一例として、半導体装置100がCAトレーニングテストを実行する場合の動作の概要について説明する。図4は、本実施形態における半導体装置100のCAトレーニングテストの動作を示すタイムチャートである。この図において、縦軸は、上から順に、クロック信号CK、アドレス信号ADDの一部を示す信号CA、チップセレクト信号CSN、クロックイネーブル信号CKE、入出力信号DQの偶数ビット信号EvenDQ及び奇数ビット信号OddDQを示している。また、横軸は、時間tを示している。まず、CAトレーニングテストを実行する場合に、半導体装置100は、テストモードにエントリするコマンド信号CMDが外部から入力され、通常の動作モードからCAトレーニングのテストモードに遷移する。ここで、通常の動作モードとは、テストモードを使用しない通常の使用における動作モードのことである。時刻T1において、半導体装置100は、CAトレーニングのテストモードにエントリするコマンド信号CMDが外部から入力される。ここでは、信号CAにMRW41が入力され、チップセレクト信号CSNがLレベルにされる。これにより、モードレジスタ85のMRW41に対応する信号を更新され、モードレジスタ85は、CAトレーニングテストを開始させる要求信号MRW41をテスト信号発生回路1に供給する。テスト信号発生回路1は、要求信号MRW41に基づいて生成されたテストモードエントリ信号により、内部のラッチがセットされ、テストイネーブル信号TSTENをテスト回路2に出力する。これにより、テスト回路2は、信号ODISをLレベルにして、出力回路111の出力である入出力信号DQをLow-Z状態に制御する。次に、クロックイネーブル信号CKE及びチップセレクト信号CSNがLレベルに入力され、信号CAにデータが入力されると、半導体装置100は、入力されたデータに対応したデータをLow-Z状態において、入出力信号DQEvenDQ,OddDQに出力する。これにより、半導体装置100は、CAトレーニングテストが実行される。例えば、時刻T2及びT3において、信号CAにデータCAxR及びCAxRを入力された場合には、半導体装置100は、時刻T4において、データCAxR及びCAxRを入出力信号EvenDQ及びOddDQに出力する。また、例えば、時刻T5及びT6において、信号CAにデータCAyR及びCAyRを入力された場合には、半導体装置100は、時刻T7において、データCAyR及びCAyRを入出力信号EvenDQ及びOddDQに出力する。次に、CAトレーニングテストを終了する場合に、半導体装置100は、テストモードに解除するコマンド信号CMDが外部から入力され、CAトレーニングのテストモードから通常の動作モードに遷移する。時刻T8において、半導体装置100は、CAトレーニングのテストモードを解除するコマンド信号CMDが外部から入力される。ここでは、信号CAにMRW42が入力され、チップセレクト信号CSNがLレベルにされる。これにより、モードレジスタ85のMRW42に対応する信号を更新され、モードレジスタ85は、CAトレーニングテストを終了させる要求信号MRW42をテスト信号発生回路1に供給する。テスト信号発生回路1は、要求信号MRW42に基づいて生成されたテストモードエントリ信号により、内部のラッチがリセットされ、CAトレーニングのテストモードを解除する。これにより、半導体装置100は、時刻T9において、入出力信号EvenDQ及びOddDQをHi-Z状態ここではdontcareにする。次に、本実施形態におけるテスト信号発生回路1の動作について説明する。図5は、本実施形態におけるテスト信号発生回路1の電源投入時の動作を示すタイムチャートである。ここでは、電源投入時に、CAトレーニングのテストモードに誤ってエントリされてしまった場合の一例について説明する。この図において、縦軸は、上から順に、電源電圧Power、クロックイネーブル信号CKE、チップセレクト信号CSN、上述した信号CA、テストイネーブル信号TSTEN、遅延初期化信号DLYINIT、Delay回路31内のノードN11における信号、リセット信号TRST、信号ODIS、出力回路111の出力信号Doutを示している。また、横軸は、時間tを示している。半導体装置100に電源電圧Powerが供給され、CAトレーニングのテストモードに誤ってエントリされてしまった場合、半導体装置100は、内部のテストイネーブル信号TSTENがLレベルの状態となる。すなわち、この状態時刻T11において、テスト信号発生回路1のラッチ10は、テストイネーブル信号TSTENにLレベルを出力している。そのため、テスト回路2は、信号ODISにLレベルを出力し、出力回路111は、出力信号DoutをLow-Z状態にする。なお、時刻T11において、テスト信号発生回路1は、クロックイネーブル信号CKEにLレベルが、チップセレクト信号CSNにHレベルが入力されている。また、テストイネーブル信号TSTENをLレベルにあるため、リセット信号生成回路30のDelay回路31は、テストイネーブル信号TSTENの遅延した信号の生成を開始する。その結果、Delay回路31の遅延回路部70は、ノードN11の電圧を上昇させる。次に、時刻T11から上述した予め設定された期間第1の期間DLY1経過した時刻T12において、ノードN11の電圧がインバータ回路316のスレッシュホールド電圧Vthに到達し、リセット信号生成回路30は、リセット信号TRSTをLレベルからHレベルに遷移させる。そのため、時刻T12において、ラッチ10がリセットされ、テスト信号発生回路1は、テストイネーブル信号TSTENをLレベルからHレベルに遷移させる。そのため、テスト回路2は、信号ODISにLレベルからHレベルに遷移させ時刻T13、出力回路111は、出力信号DoutをHi-Z状態にする時刻T14。このように、半導体装置100では、誤ってエントリされたCAトレーニングのテストモードが自動的に解除され、テストモードから通常の動作モードに遷移する。すなわち、時刻T13以降において、半導体装置100は、通常の動作モードにより動作する。例えば、時刻T15において、クロックイネーブル信号CKEがLレベルからHレベルに遷移された場合、出力回路111は、通常の動作モードにおける動作として、出力信号DoutをHi-Z状態からLow-Z状態にする。図6は、本実施形態におけるテスト信号発生回路1のテストモード時の動作を示すタイムチャートである。ここでは、テストモードの一例として、CAトレーニングのテストモードにエントリする場合の一例について説明する。この図において、縦軸は、上から順に、電源電圧Power、クロックイネーブル信号CKE、チップセレクト信号CSN、上述した信号CA、要求信号MRW41、テストモードエントリ信号、テストイネーブル信号TSTEN、遅延初期化信号DLYINIT、Delay回路31内のノードN11における信号、リセット信号TRST、信号ODIS、出力回路111の出力信号Doutを示している。また、横軸は、時間tを示している。時刻T21において、半導体装置100は、CAトレーニングのテストモードにエントリするコマンド信号CMDが外部から入力される。なお、時刻T21において、テスト信号発生回路1は、クロックイネーブル信号CKEにHレベルが入力されている。ここでは、信号CAにMRW41が入力され、チップセレクト信号CSNがLレベルにされる。これにより、モードレジスタ85は、要求信号MRW41をテスト信号発生回路1に出力する。すなわち、モードレジスタ85は、要求信号MRW41をLレベルからHレベルに遷移させる。テスト信号発生回路1のエントリ信号生成回路50は、要求信号MRW41がLレベルからHレベルに遷移されるとパルス信号を生成し、生成したパルス信号をテストモードエントリ信号としてラッチ10に出力する。これにより、ラッチ10がセットされ、ラッチ10は、テストイネーブル信号TSTENをHレベルからLレベルに遷移させる。テスト回路2は、テストイネーブル信号TSTENがHレベルからLレベルに遷移することにより、信号ODISをLレベルに維持し、出力回路111は、出力信号DoutをLow-Z状態に維持する。また、テストイネーブル信号TSTENがLレベルになることにより、遅延初期化回路40は、遅延初期化信号DLYINITとしてパルス信号をノードN8に出力する。これにより、リセット信号生成回路30は、遅延動作が初期化されて遅延回路部70の出力を初期化する。すなわち、パルス信号により遅延初期化信号DLYINITがHレベルになると、Delay回路31のPMOSトランジスタ311が非導通状態になり、NMOSトランジスタ315が導通状態になる。これにより、遅延回路部70に電流の供給が停止され、NMOSトランジスタ315が、ノードN11の電荷をグランド電源線に放電し、遅延回路部70の出力を初期化する。すなわち、NMOSトランジスタ315が、ノードN11の電圧である遅延回路部70の出力電圧を初期電圧グランド電源線の電位に戻す。また、パルス信号により遅延初期化信号DLYINITがLレベルになると、Delay回路31のPMOSトランジスタ311が導通状態になり、NMOSトランジスタ315が非導通状態になる。これにより、遅延回路部70に電流が供給される。ここで、テストイネーブル信号TSTENがLレベルにあるため、遅延回路部70は、PMOSトランジスタ312,313が導通状態、NMOSトランジスタ314が非導通状態である。そのため、遅延回路部70の出力であるノードN11は、PMOSトランジスタ312,313によって電荷が充電され、電圧が上昇する。次に、時刻T22において、クロックイネーブル信号CKEがHレベルからLレベルに遷移される。この場合、半導体装置100は、CAトレーニングのテストモードの状態であるテストイネーブル信号TSTENがLレベルにあるため、出力回路111は、出力信号DoutをLow-Z状態に維持する。次に、時刻T23において、チップセレクト信号CSNがHレベルからLレベルに遷移されると、テスト信号発生回路1の遅延初期化回路40は、遅延初期化信号DLYINITとしてパルス信号をノードN8に出力する。リセット信号生成回路30は、遅延初期化信号DLYINITにより遅延動作が初期化されて、遅延回路部70の出力を初期化する。これにより、リセット信号生成回路30は、リセット信号TRSTをLレベルに維持するため、ラッチ10は、テストイネーブル信号TSTENをLレベルに維持する。なお、遅延初期化信号DLYINITは、ラッチ10をセットする信号としてラッチ10に供給されるため、ラッチ10は、遅延初期化信号DLYINITに基づいて、再セットされ、テストイネーブル信号TSTENをLレベルに維持する。次に、チップセレクト信号CSNがLレベルにある状態において、信号CAにデータCAxR及びCAxRが入力される。この場合、半導体装置100は、時刻T23から期間DLY2遅延した時刻T24において、データCAxR及びCAxRに対応するデータを出力回路111の出力信号Doutに出力する。なお、チップセレクト信号CSNは、信号CAにデータCAxR及びCAxRが入力された後に、LレベルからHレベルに遷移される。すなわち、ここでは、チップセレクト信号CSNはトグル信号である。同様に、時刻T25において、チップセレクト信号CSNがHレベルからLレベルに遷移されると、遅延初期化回路40は、再び遅延初期化信号DLYINITとしてパルス信号をノードN8に出力する。リセット信号生成回路30は、遅延初期化信号DLYINITにより遅延動作が初期化されて、遅延回路部70の出力を初期化する。これにより、リセット信号生成回路30は、リセット信号TRSTをLレベルに維持するため、ラッチ10は、テストイネーブル信号TSTENをLレベルに維持する。次に、予め設定された期間第1の期間DLY1、チップセレクト信号CSNがトグルされなかった場合に、時刻T26において、ノードN11の電圧がインバータ回路316のスレッシュホールド電圧Vthに到達する。これにより、リセット信号生成回路30は、リセット信号TRSTをLレベルからHレベルに遷移させて、ラッチ10をリセットする。テスト信号発生回路1は、テストイネーブル信号TSTENをLレベルからHレベルに遷移させる。すなわち、時刻T26において、半導体装置100は、CAトレーニングのテストモードが解除される。そのため、テスト回路2は、信号ODISにHレベルを出力し、出力回路111は、出力信号DoutをHi-Z状態にする。ここで、時刻T21から時刻T26の期間P1が、CAトレーニングのテストモードの期間となる。次に、エントリ信号生成回路50が、テストモードエントリ信号として、パルス信号を生成する動作について説明する。図7は、本実施形態におけるエントリ信号生成回路50の動作を示すタイムチャートである。この図において、縦軸は、上から順に、要求信号MRW41、ノードN1における信号、ノードN2における信号テストモードエントリ信号を示している。また、横軸は、時間tを示している。時刻T31において、要求信号MRW41がLレベルからHレベルに遷移されると、エントリ信号生成回路50のNAND回路54及びインバータ回路55は、要求信号MRW41とノードN1における信号とを論理積演算する。ここでは、インバータ回路55は、ノードN2における信号であるテストモードエントリ信号をLレベルからHレベルに遷移させる。インバータ回路51~53は、それぞれ入力端子に入力された信号に対して、所定の遅延時間遅延して出力信号を出力するため、時刻T32において、インバータ回路53は、要求信号MRW41を予め設定された期間第2の期間DLY3遅延されている論理反転された遅延信号を出力する。すなわち、インバータ回路53は、時刻T32において、ノードN1における信号をHレベルからLレベルに遷移させる。これにより、NAND回路54の出力が論理反転し、インバータ回路55は、ノードN2における信号であるテストモードエントリ信号をHレベルからLレベルに遷移させる。このように、エントリ信号生成回路50は、要求信号MRW41がLレベルからHレベルに遷移した場合に、予め設定された期間第2の期間DLY3のパルス幅を有するパルス信号を生成して、ノードN2にテストモードエントリ信号として出力する。なお、解除信号生成回路60及び遅延初期化回路40のインバータ回路42~44,46、及びNAND回路45は、エントリ信号生成回路50と同様の回路構成であり、エントリ信号生成回路50と同様の動作により、パルス信号を生成する。以上、説明したように、本実施形態における半導体装置100は、テスト信号発生回路1が、内部回路をテストするテスト回路2に対してテストを開始させるテストモードエントリ信号が入力されると、テストモードエントリ信号により内部のラッチ10をセットする。テスト信号発生回路1は、テスト回路2に対し、テスト回路2の駆動を許可するテストイネーブル信号TSTENをラッチ10から出力する。また、テスト信号発生回路1は、リセット信号生成回路30と、遅延初期化回路40とを有している。リセット信号生成回路30は、ラッチ10がテストイネーブル信号TSTENを出力している場合、テストイネーブル信号TSTENを遅延させて、ラッチ10をリセットするリセット信号TRSTを生成する。遅延初期化回路40は、ラッチ10がテストイネーブル信号TSTENを出力している場合に、外部から供給されるトグル信号チップセレクト信号CSNに基づいて、リセット信号生成回路30によるリセット信号TRSTを生成する動作を初期化する遅延初期化信号DLYINITを出力する。これにより、半導体装置100は、誤ってテストモードにエントリされたとしても、トグル信号が供給されない期間において、リセット信号生成回路30によってテストイネーブル信号TSTENを遅延させて生成されたリセット信号TRSTがラッチ10をリセット解除する。よって、半導体装置100は、誤ってテストモードにエントリされたとしても、テストモードが自動的にリセット解除されるので、正常に動作することができる。また、テストモードにおける動作では、予め設定された期間第1の期間DLY1以内に、チップセレクト信号CSNをトグルさせることにより、遅延初期化回路40が、リセット信号生成回路30によるリセット信号TRSTを生成する動作を初期化する。そのため、半導体装置100は、テストモードが自動的にリセット解除されるのを防止して、正常にテストモードの動作を実行することができる。また、本実施形態では、リセット信号生成回路30は、遅延回路部70と、スイッチ部80とを備えている。遅延回路部70は、テストイネーブル信号TSTENを予め設定された期間第1の期間DLY1遅延させ、スイッチ部80は、遅延初期化回路40から出力される遅延初期化信号DLYINITに基づいて、遅延回路部70の出力を初期化する。例えば、遅延回路部70は、予め設定された期間第1の期間DLY1をかけて初期電圧から予め定められた閾値電圧スレッシュホールド電圧Vthに到達するように、出力信号に出力する出力電圧を変化させる。スイッチ部80は、遅延初期化回路40から出力される遅延初期化信号DLYINITに基づいて、遅延回路部70の出力電圧を初期電圧に戻す。これにより、例えば、リセット信号生成回路30は、チップセレクト信号CSNが予め設定された期間第1の期間DLY1トグルされない場合に、テストモードを自動的にリセット解除する処理を適切に実行する。また、リセット信号生成回路30は、チップセレクト信号CSNが第1の期間DLY1以内にトグルされた場合に、テストモードを継続する処理を適切に実行する。すなわち、半導体装置100は、通常の動作においてテストモードを自動的にリセット解除する処理と、テストを実行するテスト動作において、テストモードを継続する処理を、簡易な構成により適切に実行することができる。また、本実施形態では、遅延初期化回路40は、チップセレクト信号CSNトグル信号とテストイネーブル信号TSTENとに基づいて生成したパルス信号を前記遅延初期化信号として出力する。すなわち、遅延初期化回路40は、チップセレクト信号CSNトグル信号とテストイネーブル信号TSTENとの否定論理和演算を行う。遅延初期化回路40は、この否定論理和演算により生成された信号と、否定論理和演算により生成された信号を予め設定された期間第4の期間遅延させて論理反転させた信号との論理積演算によりパルス信号を生成し、生成したパルス信号を遅延初期化信号DLYINITとして出力する。これにより、遅延初期化回路40は、テストイネーブル信号TSTENが出力されている場合Lレベルになった場合に、遅延初期化信号DLYINITを生成し、テストイネーブル信号TSTENが出力されていない場合Hレベルになった場合に遅延初期化信号DLYINITを生成しない。すなわち、半導体装置100は、テストモードにおいて遅延初期化回路40を活性化し、通常の動作において遅延初期化回路40を非活性化する。よって、半導体装置100は、通常の動作において必要のない遅延初期化回路40を非活性化することにより、消費電力を低減することができる。なお、本実施形態では、遅延初期化信号DLYINITが、ラッチ10をセットする信号として使用されている。この場合、半導体装置100は、通常の動作において遅延初期化回路40を非活性化することにより、誤ってテストモードにエントリされてしまう可能性を低減することができる。また、遅延初期化回路40は、遅延信号を利用することにより、簡易な構成によりパルス信号を生成することができる。また、本実施形態では、ラッチ10は、テストモードエントリ信号、又は遅延初期化信号DLYINITによりセットされ、テスト回路2に対してテストを終了させるテストモード解除信号、又はリセット信号TRSTによりリセットされる。遅延初期化信号DLYINITによりラッチ10がセットされるので、半導体装置100は、予め設定された期間第1の期間DLY1以内に、チップセレクト信号CSNをトグルさせることにより、確実にテストモードを維持することができる。また、テストモード解除信号によりラッチ10がリセットされるので、半導体装置100は、例えば、外部からのコマンド処理により、テストモードを解除することができる。また、本実施形態では、テスト信号発生回路1は、エントリ信号生成回路50と、解除信号生成回路60とを備えている。エントリ信号生成回路50は、テストを開始させる要求信号MRW41を予め設定された期間第2の期間遅延させて論理反転させた信号と、テストを開始させる要求信号MRW41との論理積演算を行う。そして、エントリ信号生成回路50は、この論理積演算により生成したパルス信号をテストモードエントリ信号として出力する。また、解除信号生成回路60は、テストを終了させる要求信号MRW42を予め設定された期間第3の期間遅延させて論理反転させた信号と、テストを終了させる要求信号MRW42との論理積演算を行う。そして、解除信号生成回路60は、この論理積演算により生成したパルス信号をテストモード解除信号として出力する。これにより、テスト信号発生回路1は、テストモードエントリ信号及びテストモード解除信号としてパルス信号を簡易な構成により生成することができる。なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。上記の実施形態において、テスト信号発生回路1は、CAトレーニングのテストモードにエントリする形態を説明したが、他のテストモードにエントリする形態でもよい。また、半導体装置100は、テストモードの数に応じて複数のテスト信号発生回路1を備える形態でもよい。また、上記の実施形態において、遅延初期化回路40、エントリ信号生成回路50、及び解除信号生成回路60は、3段の直列接続されたインバータ回路の遅延により、パルス信号を生成している形態を説明したが、これに限定されるものではない。ラッチ10のセット又はリセットに必要なパルス幅やインバータ回路の遅延量に応じて、直列接続するインバータ回路の段数を変更してもよい。また、上記の実施形態において、半導体装置100がSDRAMである形態について説明したが、他の半導体装置に適用する形態でもよい。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、テスト信号発生回路1を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、上記の実施形態において、トランジスタは、電界効果トランジスタFieldEffectTransistor;FETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有してもよい。更に、NMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタは、第2導電型のトランジスタの代表例である。"