"ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第1制御線に接続された少なくとも1つの第1トランジスタと、ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第2制御線に接続された少なくとも1つの第2トランジスタと、前記第1制御線を駆動する第1バッファと、前記第1制御線を介して入力される制御信号を受け、前記第2制御線を駆動する第2バッファと、前記第1制御線を複数個に分割しかつこれらの分割された第1制御線間を接続するように設けられた複数のトランスファゲートと、を備えたことを特徴とする半導体集積回路装置。前記複数のトランスファゲートは、ソースが前記分割された第1制御線の一つに接続され、ドレインが前記分割された第1制御線の他の一つに接続され、ゲートが前記入力電源線または接地電源線に接続されることを特徴とする半導体集積回路装置。ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第1制御線に接続された少なくとも1つの第1トランジスタと、ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第2制御線に接続された少なくとも1つの第2トランジスタと、前記第1制御線を駆動する第1バッファと、前記第1制御線を介して入力される制御信号を受け、前記第2制御線を駆動する第2バッファと、前記第1制御線を複数個に分割しかつこれらの分割された第1制御線間を接続するように設けられた複数の抵抗素子と、を備えたことを特徴とする半導体集積回路装置。前記第1制御線は、前記入力電源線および前記出力電源線に平行に配列されることを特徴とする請求項1乃至3のいずれかに記載の半導体集積回路装置。前記出力電源線は、前記第1制御線の横、前記第1制御線の下層、または前記第1制御線の上層の少なくともに一つに設けられ、前記第1制御線と寄生容量を形成することを特徴とする請求項1乃至4のいずれかに記載の半導体集積回路装置。本実施形態は、突入電流を抑制できるとともに、チップ面積の増大を抑制することのできる半導体集積回路装置を提供する。本実施形態の半導体集積回路装置は、ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第1制御線に接続された少なくとも1つの第1トランジスタと、ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第2制御線に接続された少なくとも1つの第2トランジスタと、前記第1制御線を駆動する第1バッファと、前記第1制御線を介して入力される制御信号を受け、前記第2制御線を駆動する第2バッファと、前記第1制御線を複数個に分割しかつこれらの分割された第1制御線間を接続するように設けられた複数のトランスファゲートと、を備えたことを特徴とする。以下に図面を参照して実施形態を説明する。第1実施形態第1実施形態による半導体集積回路装置を図1に示す。この第1実施形態の半導体集積回路装置は電源制御装置であり、半導体集積回路装置の外部に設けられた電源からの電源電圧は入力電源線としての電源線VDDを介して半導体集積回路装置に供給される。この半導体集積回路装置内には、内部の論理回路図示省略に電源電圧を供給するための仮想電源線VDDVが設けられている。出力電源線としての仮想電源線VDDVには、図示しない論理回路が接続されている。1.全体構成第1実施形態の半導体集積回路装置は、バッファB1~B3と、複数の電源スイッチ部U1と、複数の電源スイッチ部U2と、ドライブ回路13と、を備える。電源スイッチ部U1は、2個のpMOSトランジスタTP1、TP2と、トランスファゲート20と、を有する。複数の電源スイッチ部U1それぞれは、同様の構成を有する。複数の電源スイッチ部U1それぞれは、電源線VDDと仮想電源線VDDVとの間に設けられている。1.1電源スイッチ部U1について図1では、2個の電源スイッチ部U11、U12が設けられた場合を例に説明する。電源スイッチ部U11について、pMOSトランジスタTP11は、電流経路の一端が電源線VDDに接続され、他端が仮想電源線VDDVに接続され、ゲートが制御線PC1に接続される。pMOSトランジスタTP21は、電流経路の一端がトランジスタTP11の電流経路の一端と共通に電源線VDDに接続され、他端が仮想電源線VDDVの出力端に接続され、ゲートがバッファB3の出力端に接続される。トランスファゲート201は、ゲートが電源線VDDに接続されたnMOSトランジスタと、ゲートが接地線VSSに接続されたpMOSトランジスタとを備える。トランスファゲート201は、電流経路の一端が制御線PC1に接続され、他端がトランスファゲート202の電流経路の一端に接続される。同様に、電源スイッチ部U12について、pMOSトランジスタTP12は、電流経路の一端が電源線VDDに接続され、他端が仮想電源線VDDVに接続され、ゲートがトランスファゲート201の電流経路の他端に接続される。pMOSトランジスタTP22は、電流経路の一端がトランジスタTP12の電流経路の一端と共通に電源線VDDに接続され、他端が仮想電源線VDDVの出力端に接続され、ゲートがバッファB3の出力端に接続される。トランスファゲート202は、ゲートが電源線VDDに接続されたnMOSトランジスタと、ゲートが接地線VSSに接続されたpMOSトランジスタとを備える。トランスファゲート202は、電流経路の一端がトランスファゲート201の電流経路の他端に接続され、他端が電源スイッチ部U2に接続される。トランスファゲート201,202は、制御線PC1を複数に分割する機能を有する。図1に示すように、トランスファゲート201,202を構成するnMOSトランジスタのゲートが電源線VDDであり、pMOSトランジスタのゲートが接地線VSSであるため、トランスファゲート201,202は、常にオン状態となる。複数のトランスファゲート201,202を設けることで、抵抗成分を増大させて、十分なRC遅延を得ることができる。また、電源スイッチ部U1それぞれのpMOSトランジスタTP11、TP12のゲートには、第1制御信号が入力される。この第1制御信号に基づいて、pMOSトランジスタTP11、TP12のオン/オフが制御される。なお、本実施形態では、2個の電源スイッチ部U11、U12を設けた場合を用いて説明したが、この場合に限定されず、例えばより大きなRC遅延が必要な場合には、2個より多くの電源スイッチ部U1を設ける。また、2より多いn個の電源スイッチ部U11~U1nを設けるときには、これらの電源スイッチ部U11~U1nはなるべくバッファB1の近くに、連続して配置する。もし、電源スイッチ部U11~U1nをバッファB1から遠い位置に配置した場合は、トランスファゲート201~20nの先に存在する寄生キャパシタの容量が小さいため、遅延時間をあまり増やすことができない。1.2電源スイッチ部U2について電源スイッチ部U2は、電源スイッチ部U1と同様の構成を有する。電源スイッチ部U2のpMOSトランジスタTP13は、ゲートがトランスファゲート202の電源経路の他端に接続される。電源スイッチ部U2のpMOSトランジスタTP23は、ゲートがバッファB3の入力端に接続される。その他の接続関係は、電源スイッチ部U1と同様であり、詳細は省略する。なお、以下の説明においては、電源スイッチU11、U12を単にU1と表示し、pMOSトランジスタTP11、TP12、TP13を単にTP1と表示し、pMOSトランジスタTP21、TP22、TP23を単にTP2と表示する。1.3バッファB1乃至B3とドライブ回路13について制御線PC1はバッファB2の入力端に接続され、バッファB2の出力端は制御線PC2に接続されている。バッファB2は制御線PC1を介して供給される第1制御信号が閾値を超えることによって出力を反転させた第2制御信号を制御線PC2に出力するように構成され、従属接続されたpMOSトランジスタTP4、TP5およびnMOSトランジスタTN2と、インバータ22とを備えている。トランジスタTP2は、ゲートが制御線PC2に接続され、制御線PC2を介して供給される第2制御信号によって、ドレイン/ソース路の導通が制御されるように構成されている。第2制御信号を生成するバッファB2は、比較的急峻に第2制御信号を反転させて、トランジスタTP2を完全にオンにする必要がある。そこで各トランジスタTP2をオンさせるためのバッファB2の駆動力が不足する場合を防止するために、制御線PC2にバッファB3を追加している。第1制御信号の遷移の時定数、すなわち制御線PC1に接続された容量成分と抵抗成分とに基づく時定数は、制御線PC1に接続されたオン抵抗を大きくするほど大きな値にすることができる。しかし、トランジスタTP1のゲートのリーク電流によっては、比較的大きな抵抗値のオン抵抗が制御線PC1に接続されることで、第1の制御信号が基準電位まで低下せずに、トランジスタTP2がオンした後もトランジスタTP1が完全にオンしないことが考えられる。仮に、トランジスタTP1のゲートのリーク電流およびオン抵抗の影響によって、第1制御信号が基準電位に到達しない場合には、バッファB2に貫通電流が流れて、電力消費量が増大することも考えられる。そこで、本実施形態においては、トランジスタTP2のオン後に、トランジスタTP1を完全にオンさせるためのドライブ回路13が付加された構成となっている。ドライブ回路13はNMOSトランジスタTN3およびノア回路NOR1によって構成されている。ノア回路NOR1には制御線PC2から第2制御信号が与えられると共にインバータI1からの反転信号PEも与えられる。ノア回路NOR1は、第2制御信号と反転信号PEとのノア演算を行って、演算結果をトランジスタTN3のゲートに与える。トランジスタTN3は、ドレインが制御線PC1に接続され、ソースが接地電源線VSSに接続されており、ノア回路NOR1の出力がHレベルになることによって導通する。これにより、第1制御信号に対する駆動力を強化して、第1制御信号を完全にLレベルに遷移させるようになっている。また、トランジスタTP2のトランジスタサイズは、トランジスタTP1のトランジスタサイズよりも大きなサイズに設定されている。これにより、定常状態においてはトランジスタTP2によって仮想電源線VDDVに十分な電力が供給されると共に、仮想電源線VDDVへの電力供給の開始時には、トランジスタTP1によって突入電流を抑制しながら、徐々に電源電圧が立上るようになっている。制御線PC1に供給する第1制御信号はバッファB1から与えられる。バッファB1は、インバータI1、I2、pMOSトランジスタTP3および複数個のNMOSトランジスタTN1によって構成されている。インバータI1には、図示しない論理回路への電力供給を制御するための電力制御信号が供給される。インバータI1は電力制御信号を反転させた反転信号PEをインバータI2に出力し、インバータI2は反転信号PEを反転させて出力する。電源線VDDと基準電位点との間には、トランジスタTP3のドレイン/ソース路及び複数のトランジスタTN1の各ドレイン/ソース路が直列接続されている。複数のトランジスタTN1によってオン抵抗部VRが構成される。トランジスタTP3のドレインとトランジスタTN1のドレインとの接続点に制御線PC1が接続されるようになっている。トランジスタTP3および各トランジスタTN1のゲートには、インバータI2からの電力制御信号が印加される。次に、このように構成された実施の形態の動作について図2a、2bを参照して説明する。図2a、2bは横軸に時間をとり縦軸に電圧および電流をとって、第1実施形態の動作を説明するための波形図である。図2aにおいて、VDDは電源線VDDの電圧、VDDVは仮想電源線VDDVの電圧、PEは反転信号の電圧、PC1は第1制御信号の電圧、PC2は第2制御信号の電圧を示している。また、図2bのIVDDは、電源線VDDの電流、ITP1はトランジスタTP1のドレイン電流、ITP2はトランジスタTP2のドレイン電流を示している。いま、図1に示す第1実施形態の電力制御装置によって電力供給が制御される論理回路が待機状態であるものとする。この状態では、電力制御信号はローレベル以下、Lレベルというである。インバータI1からの反転信号PEはハイレベル以下、Hレベルというであり、インバータI2からの電力制御信号はLレベルである。インバータI2の出力はトランジスタTP3、TN1のゲートに供給され、トランジスタTP3はオンであり、トランジスタTN1はオフである。従って、制御線PC1に現れる第1制御信号および制御線PC2に現れる第2制御信号は、いずれもHレベルである。このため、トランジスタTP1、TP2がオフであり、各電源スイッチU1、U2は導通が遮断されて、電源線VDDからの電力は仮想電源線VDDVに供給されない。ここで、論理回路を活性化するために、電力制御信号がLレベルからHレベルに変化するものとする。図2aに示すように、反転信号PEは、時刻t0のタイミングでHレベルからLレベルに比較的急峻に変化する。これにより、バッファB1を構成するトランジスタTP3はオフ、トランジスタTN1はオンとなり、制御線PC1の第1制御信号はHレベルからLレベルに遷移する。第1制御信号は、制御線PC1に接続された容量成分と抵抗成分とに基づく時定数第1制御信号の遷移の時定数で変化する。制御線PC1に接続される容量成分としては、複数のトランジスタTP1のゲート容量がある。また、制御線PC1に接続される抵抗成分としては、トランスファゲート20のオン抵抗および複数トランジスタTN1により構成されるオン抵抗部VRのオン抵抗がある。即ち、第1制御信号は、複数のトランジスタTP1のゲート容量およびトランスファゲート20のオン抵抗および複数のトランジスタTN1のオン抵抗に基づいて定まる第1制御信号の遷移の時定数に従って、HレベルからLレベルに遷移する。図2aのt0-t1期間に示すように、第1制御信号がHレベルからLレベルを変化すると、トランジスタTP1が徐々にオンとなり、電源線VDDから仮想電源線VDDVに電流が流れ始め、仮想電源線VDDVの電圧が上昇を始める。本実施の形態においては、第1制御信号の遷移の時定数を適宜設定しており、第1制御信号のレベルは比較的ゆっくり変化する。第1制御信号はバッファB2を介して制御線PC2に供給される。バッファB2は、入力が閾値を超えることによって出力を反転させるので、時刻t1の段階ではHレベル出力を維持する。従って、この期間においてトランジスタTP2はオフである。仮想電源線VDDVの電圧が徐々に上昇し、時刻t1に到達すると、電源スイッチ部U1のゲート容量によって、制御線PC1の第1制御信号の電圧上昇が抑制され、第1制御信号のHレベルからLレベルへのレベル変化が抑制される。こうして、時刻t1からしばらくの所定期間においては、第1制御信号のレベルは殆ど変化せず、従って、制御線PC1に接続された各トランジスタTP1は完全なオン状態とならずに、少しだけ導通した状態を維持する。即ち、電源線VDDから仮想電源線VDDVに流れる電流は少なく、図2bのITP1及びIVDDに示すように、突入電流は十分に抑制される。仮想電源線VDDVの電圧は緩やかに上昇し、時刻t2の少し前の時刻において、仮想電源線VDDVの電圧は電源線VDDの電圧に近づいて電圧変化が著しく小さくなる。このタイミングで制御線PC1の第1制御信号のレベルが第1制御信号の遷移の時定数に応じて再び低下し始める。第1制御信号のレベルが十分に低下した略時刻t2に近いタイミングで、トランジスタTP1が略完全にオンとなる。また、第1制御信号のレベルが閾値を超えることで、バッファB2がオンとなって、時刻t2のタイミングで制御線PC2の第2制御信号がHレベルからLレベルに急峻に変化する。これにより、各トランジスタTP2がオンとなる。また、第2制御信号はノア回路NOR1にも与えられているので、時刻t0以降、反転信号PEはLレベルであり、第2制御信号がLレベルになることによって、ノア回路NOR1の出力がHレベルになる。これにより、トランジスタTN3がオンとなり、制御線PC1は接地電源線に接続されて、第1制御信号は、急峻に接地電位まで低下する。これにより、トランジスタTP1は強制的に完全なオン状態となる。すなわち、全てのトランジスタTP1、TP2が完全にオン状態となって、トランジスタTP1、TP2のドレイン/ソース路を介して電源線VDDから仮想電源線VDDVに電流が流れて、仮想電源線VDDVの電圧は電源線VDDの電圧に略一致する。なお、図2bに示すように、定常状態ではトランジスタTP2に流れる電流ITP2の方がトランジスタTP1に流れる電流ITP1よりも十分に大きい。[第1実施形態の効果]以上説明したように、本実施形態においては、各電源スイッチ部U1に対応して制御線PC1を分割するように複数のトランスファゲート20を設ける。その結果、抵抗成分を増大させて、十分なRC遅延を得ることができる。したがって、この複数のトランスファゲート20を設けることによって、仮想電源線VDDVの電圧上昇に伴って、第1制御信号のレベル変化を抑制するフィードバック制御が行われる。これにより、仮想電源線VDDVの電圧上昇中の比較的長い期間において、トランジスタTP1のゲート電位は中間電位に留まるので、トランジスタTP1のドレイン/ソース路に流れる電流が抑制され、仮想電源線VDDVに接続されている論理回路の電源立ち上げ時に生じる突入電流が抑制される。また、トランスファゲート20によって第1制御信号のレベル変化が抑制されるので、仮想電源線VDDVの立ち上がりからトランジスタTP2がオンとなるまでの十分な遅延時間が生成される。トランジスタTP2がオンすることによって仮想電源線VDDVの立ち上がりが完了するので、仮想電源線VDDVがゆっくりと立ち上がることになり突入電流が抑制される。また、トランジスタTP1のゲート電圧が、仮想電源線VDDVの電圧遷移が始まるトランジスタTP1の閾値付近の中間電圧に十分な時間留まることになるので、製造ばらつきで閾値が変動した場合でも、ばらつきに拘わらず同等のオン電流の状態が保持される。従って、本実施形態では、素子の製造ばらつきに拘わらず、設計通りの動作が可能となる。このように本実施形態においては、ゲート幅が異なる2種類のトランジスタを用い、ゲート幅が小さいトランジスタによって電源電圧を緩やかに立ち上げやすくするとともに、電源スイッチ部U1,U2の個数の設定によって、第1制御信号の遷移の時定数を適宜設定することで、仮想電源線の電源電圧変化が所望の速度となるように制御する。更に、制御線と仮想電源線との間に寄生容量を設けることで、第1制御信号をフィードバック制御してゲート幅が小さいトランジスタのゲートに中間電位を比較的長い時間供給し続けてドレイン電流の流れを抑制することで突入電流の発生を防止する。また、仮想電源線の電源電圧の立ち上がりが略終了すると、第1制御信号の立ち下がりが再開されて第2制御信号が反転し、ゲート幅が大きいトランジスタTP2がオンとなって、仮想電源線の電源電圧が電源線の電圧に到達する。従って、本実施形態においては、電源電圧の立ち上がりを検出する回路は不要であり、簡単な構成で、突入電流を抑制しながら、安定的に電源電圧の供給が可能である。さらに、本実施形態の半導体集積回路装置は、チップ面積の増大を抑制できる。以下、具体的に比較例と対比して説明する。比較例による半導体集積回路装置のレイアウトを図7に示す。この比較例の半導体集積回路装置は、電源スイッチ部200と、論理回路部250と、キャパシタ280とを備えている。電源スイッチ部200は、SWTRを有し、このSWTRのゲートとドレインとの間をキャパシタ280によって接続した構成となっている。なお、論理回路部は論理回路が設けられる領域である。この比較例においては、キャパシタの占有面積が大きく、チップ面積も増大する。これに対して、本実施形態による半導体集積回路装置のレイアウトを図8に示す。この図8から分かるように、本実施形態においては、キャパシタ280を設ける必要がないので、チップ面積が増大するのを抑制することができる。なお、図8において、電源スイッチ部210は、図1に示す電源スイッチ部U1、U2等から構成される。このように、本実施形態においては、キャパシタを設ける必要がないので、比較例に比べて論理回路部として使用可能な面積を増大させることができる。言い換えれば、論理回路部の面積が同一面積であれば、外形を縮小することができる。比較例においては、キャパシタを設けるために、その分だけ論理回路部を小さくする必要がある。しかし、論理回路部の内部には電源線VDDV、VSS等の電源線が縦横に配置される。このため、論理回路部を小さくすることは、キャパシタの配置に合わせて、論理回路部のキャパシタ側の端部における電源線を複雑な配線とする必要があり、設計に工夫を要する。例えば、1横に走る電源線の左側を、上からキャパシタの高さ図7における、キャパシタの上から下までの距離分までカットする。2カットした端面に縦方向に電源線を設ける。3端面にはキャパシタセルを配置する。4キャパシタに係る部分の縦方向の電源線をカットする。5スタンダードセルを配置する領域論理回路部を、同様にカットした部分を除いて設定する。これに対して、本実施形態においては、図8に示すように、単純なレイアウトとすることができ、回路設計も容易に行うことができる。変形例図1に示す第1実施形態においては、トランジスタTP1とトランジスタTP2とのゲート幅を相互に変えることで、電源立ち上げ時にゲート幅が小さいトランジスタTP1をオンにして緩やかに電圧を変化させ、電源電圧の立ち上がりの終了時にゲート幅が大きいトランジスタTP2をオンにして確実な電力供給を可能にした。しかし、トランジスタTP1とトランジスタTP2のゲート幅を同一にした場合でも、トランジスタTP1の個数よりもトランジスタTP2の個数を増やすことで、ゲート幅を変化させる第1実施形態の場合と同様の効果を得ることができる。また同様に、トランジスタTP1、TP2についても、ゲート幅を適宜設定することで、各1つずつのトランジスタTP1、TP2のみを設けることも可能である。第1実施形態および変形例においては、制御線PC1が複数個のトランスファゲート20によって分割されて接続されているので、制御線PC1がバッファB2に至るまでの抵抗成分が増大し、電源スイッチ部U1、U2のゲート容量があれば十分なRC遅延を得ることができる。制御線PC1を分割しているトランスファゲート20は、nMOSトランジスタとpMOSトランジスタが並列接続された構成を有しており、両方のトランジスタが常時オンしている。トランスファゲート20と、pMOSトランジスタTP1とを含む回路部分を図3に示し、そのレイアウトを図4に示す。図4に示すように、上部に太い電源線VDDが配置される。この電源線VDDと平行となるように、第1仮想電源線VDDV、制御線PC1、第2仮想電源線VDDV、および接地線VSSがこの順序で配置される。図4に示すレイアウトにおいては、仮想電源線は2本設けられているが、1本であってもよい。また、電源線VDDと第1仮想電源線VDDVとの間に、pMOSトランジスタTP1と、トランスファゲート20とが配置される。pMOSトランジスタTP1は、複数のゲート30を有しソース32またはドレイン34が共通となる構成となっている。トランジスタTP1の各ソース32は電源線VDDに接続され、ドレイン34は第1および第2仮想電源線VDDVに接続される。なお、図4において、×印は、コンタクトを示している。また、トランジスタTP1のゲートは制御線PC1に接続される。また、トランスファゲート20のnMOSトランジスタはゲートが電源線VDDに接続され、pMOSトランジスタのゲートは接地線VSSに接続される。トランスファゲート20のnMOSトランジスタのソースとpMOSトランジスタのドレインは共通に接続されて分割された制御線PC1の一つに接続され、トランスファゲート20のnMOSトランジスタのドレインとpMOSトランジスタのソースは共通に接続されて分割された制御線PC1の他の一つに接続される。したがって、分割された2つの制御線PC1はトランスファゲート20を介して接続される。なお、トランスファゲート20として、しきい値の低いnMOSトランジスタを使えばこれ単体でも信号を伝えられるので、必ずしもpMOSトランジスタをnMOSトランジスタに並列に設ける必要がない。また、nMOSトランジスタを省略してpMOSトランジスタのみであっても、電源スイッチ部U1のトランジスタTP1をオンすることができるのでnMOSトランジスタが無くてもよい。また、制御線PC1を分割する箇所は1箇所でも複数個所でもよく、分割数は所望の遅延時間の大小による。つまり大きな遅延時間を得ようとすれば分割箇所は多くなる。図5a乃至5fに、制御線PC1と仮想電源線VDDVのレイアウトの断面を示す。例えば、図5aは、図4に示す切断線A-Aで切断した断面を示す。すなわち、図5aは、基板100上に、制御線PC1が第1および第2仮想電源線VDDVに基板100に平行な方向に挟まれるように配置された構成を示す。このような配置とすることにより、制御線PC1には仮想電源線との間に寄生容量が生じる。なお、図5aにおいて、片側の仮想電源線VDDVを省略してもよい。図5bは、図5aにおいて、制御線PC1の下層に仮想電源線VDDVとなるメタル配線を設けた構成を示し、左右の仮想電源層VDDVに加えて下方にも容量を持たせている。図5cは左右の仮想電源線VDDVに加えて、制御線PC1の下層と上層に仮想電源線VDDVとなるメタル配線を置ける場合を示している。図5bと図5cから、下層のメタル配線がなく、制御線PC1の上層のみに仮想電源線を設けてもよいことがわかる。図5dは横方向には仮想電源線VDDVを設けないが、制御線PC1の下層に仮想電源線VDDVとなるメタル配線が設けられた構成を示す。図5dにおいて、制御線PC1と、仮想電源線の配置関係は逆であってもよい。図5eは制御線PC1の下層にメタル配線を設けないが、基板100にウェルまたは拡散層102が設けられ、このウェルまたは拡散層102がVDDV電位を持っており、このウェルまたは拡散層102に接続される仮想電源線VDDVを制御線PC1の横に設けた構成を示している。図5fは、制御線PC1の下層と上層に仮想電源線VDDVとなるメタル配線を設けた構成を示す。このように例えば、図5a乃至5fに示すように、制御線PC1と仮想電源線VDDVを配置することで、仮想電源線VDDVとの間に寄生容量を持たせることが可能となり、キャパシタが不要となる。第2実施形態第2実施形態の半導体集積回路装置を図6に示す。この第2実施形態の半導体集積回路装置は、図1に示す第1実施形態において、電源スイッチ部U11、U12のトランスファゲート201、202を抵抗素子241、242で置き換えた構成となっている。このような構成とすることにより、バッファB1からバッファB2に至るまでの抵抗成分を大きくすることが可能となり、電源スイッチ部のゲート容量があれば十分なRC遅延を得ることができる。なお、抵抗素子241、242は、拡散抵抗、ポリ抵抗、コンタクト抵抗、ビア抵抗やその他混載集積デバイスによる抵抗などで形成することができる。このような抵抗素子による制御線PC1の分割箇所は1箇所でも複数個所でもよく、分割数は所望の遅延時間の大小による。また、制御線PC1は第1実施形態において、図4乃至図5fで説明したと同様に、仮想電源線VDDVとの間に寄生容量を持つようにレイアウトされる。この第2実施形態も第1実施形態と同様に、突入電流を抑制できるとともに、チップ面積の増大を抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"