正入力端子と負入力端子とに供給される電圧の差分を増幅し差分電圧を出力する差動増幅部と、入力信号の電圧を検出し検出電圧を出力する入力電圧検出部と、第1電源電圧が供給される第1電源端子と出力端子との間に設けられ、前記出力端子から電流を吐き出す第1トランジスタと、第2電源電圧が供給される第2電源端子と前記出力端子との間に設けられ、前記出力端子から電流を吸い込む第2トランジスタとを有する出力部とを備え、前記第1トランジスタのゲートに前記差分電圧を供給し、前記第2トランジスタのゲートに前記検出電圧を供給する、ことを特徴とする増幅回路。前記入力電圧検出部は、第1制御入力端子と、第2制御入力端子と、前記第1制御入力端子とゲートが接続される第1のNチャネルトランジスタと、前記第2制御入力端子とゲートが接続される第2のNチャネルトランジスタと、前記第1のNチャネルトランジスタのソースと前記第2のNチャネルトランジスタのソースとの間に接続された抵抗と、前記第1のNチャネルトランジスタのソースに接続された第1の定電流源と、前記第2のNチャネルトランジスタのソースに接続された第2の定電流源と、前記第1のNチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第1電源電圧が供給される第1のPチャネルトランジスタと、前記第2のNチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第1電源電圧が供給される第2のPチャネルトランジスタと、前記第2のNチャネルトランジスタのドレインから出力される信号を反転して前記検出電圧を出力する反転回路と、を備えたことを特徴とする増幅回路。前記入力信号の振幅中心の電圧を振幅中心電圧としたとき、前記第1制御入力端子には前記振幅中心電圧が供給され、前記第2制御入力端子には、前記入力信号又は前記振幅中心電圧を基準として前記入力信号を分圧した電圧が供給される、ことを特徴とする請求項1又は2に記載の増幅回路。しかし、特許文献1に開示された技術では、回路構成が複雑であり、フィードバックバイアス回路自体で電流が消費されるため消費電流が大きいといった問題があった。以上の事情を考慮して、本発明は、簡易な構成で、歪を抑制しつつ消費電流を低減する増幅回路を提供することを解決課題とする。以上の課題を解決するために本発明に係る増幅回路は、正入力端子と負入力端子とに供給される電圧の差分を増幅し差分電圧を出力する差動増幅部と、入力信号の電圧を検出し検出電圧を出力する入力電圧検出部と、第1電源電圧が供給される第1電源端子と出力端子との間に設けられ、前記出力端子から電流を吐き出す第1トランジスタと、第2電源電圧が供給される第2電源端子と前記出力端子との間に設けられ、前記出力端子から電流を吸い込む第2トランジスタとを有する出力部とを備え、前記第1トランジスタのゲートに前記差分電圧を供給し、前記第2トランジスタのゲートに前記検出電圧を供給する。この発明によれば、第2トランジスタに流れる電流を入力信号の電圧に応じて可変することが可能となる。第1トランジスタがPチャネルトランジスタであり、第2トランジスタがNチャネルトランジスタである場合には、入力信号の電圧が振幅中心電圧から上昇すると、第2トランジスタが出力端子から吸い込む電流が増加する。このため、出力電圧の歪を抑制することができる。また、入力信号が無信号の場合には、第2トランジスタに流れる電流が減少するから、消費電流を低減することができる。しかも、AB級増幅と比較して回路構成を大幅に簡素化することができる。上述した増幅回路において、前記入力電圧検出部は、第1制御入力端子と、第2制御入力端子と、前記第1制御入力端子とゲートが接続される第1のNチャネルトランジスタと、前記第2制御入力端子とゲートが接続される第2のNチャネルトランジスタと、前記第1のNチャネルトランジスタのソースと前記第2のNチャネルトランジスタのソースとの間に接続された抵抗と、前記第1のNチャネルトランジスタのソースに接続された第1の定電流源と、前記第2のNチャネルトランジスタのソースに接続された第2の定電流源と、前記第1のNチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第1電源電圧が供給される第1のPチャネルトランジスタと、前記第2のNチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第1電源電圧が供給される第2のPチャネルトランジスタと、前記第2のNチャネルトランジスタのドレインから出力される信号を反転して前記検出電圧を出力する反転回路とを備えることが好ましい。この発明によれば、第1のNチャネルトランジスタのソースと第2のNチャネルトランジスタのソースとの間には抵抗が接続されるので、入力信号の振幅が大きくなっても第1のNチャネルトランジスタと第2のNチャネルトランジスタとを正常に動作させる範囲を拡大でき、さらにリニヤリティを向上させることができる。この結果、増幅回路の動作範囲を拡大し、性能を向上させることができる。上述した増幅回路において、前記入力信号の振幅中心の電圧を振幅中心電圧としたとき、前記第1制御入力端子には前記振幅中心電圧が供給され、前記第2制御入力端子には、前記入力信号又は前記振幅中心電圧を基準として前記入力信号を分圧した電圧が供給されることが好ましい。この場合には、入力電圧検出部は、振幅中心電圧を基準として入力信号の電圧を検出することができる。特に、第2制御入力端子に入力信号を分圧した電圧を供給すると、入力信号のダイナミックレンジをより拡大することができる。<1.実施形態>図1は、本発明の実施形態に係る信号処理装置Aのブロック図である。この信号処理装置Aは、入力信号Vinが入力される入力端子Tin、出力信号Voutが出力される出力端子Tout、及び増幅回路100を備える。この例において、入力信号Vinの振幅中心電圧は接地電圧である。増幅回路100は、正入力端子T1、負入力端子T2、第1制御入力端子T3、第2制御入力端子T4、第3制御入力端子T5、正電源電圧Vccが供給される第1電源端子T6、及び負電源電圧-Vccが供給される第2電源端子T7を備えるオペアンプである。入力端子Tinと負入力端子T2との間には入力抵抗R1が設けられており、出力端子Toutと負入力端子T2との間にはフィードバック抵抗R2が設けられている。また、出力端子Toutには負荷抵抗R3が接続されている。図2に増幅回路100の回路図を示す。増幅回路100は、差動増幅部10、入力電圧検出部20、及び出力部30を備える。なお、以下の説明においては、PチャネルのMOSトランジスタをPMOSと称し、NチャネルのMOSトランジスタをNMOSと称する。差動増幅部10は、正入力端子T1と負入力端子T2との間の電圧を増幅して得た差分電圧Vaを出力部30に出力する。差動増幅部10において、PMOS11のソースには正電源電圧Vccが供給され、そのドレインはNMOS13のドレインに接続される。PMOS12のソースには正電源電圧Vccが供給され、そのゲートとドレインとは短絡される。また、PMOS12のドレインはNMOS14のドレインに接続され、そのゲートはPMOS11のゲートと接続される。PMOS11及びPMOS12はアクティブ負荷として機能する。NMOS13のゲートは正入力端子T1を介して接地され、そのソースはノードN1に接続される。一方、NMOS14のゲートは負入力端子T2に接続され、そのソースはノードN1に接続される。NMOS13及びNMOS14は入力トランジスタとして機能する。また、NMOS15及びNMOS16はカレントミラー回路を構成する。NMOS15のソースには負電源電圧-Vccが供給され、そのドレインには第3制御入力端子T5を介して基準電流Irefが供給される。一方、NMOS16のソースには負電源電圧-Vccが供給され、そのドレインはノードN1に接続され、そのゲートはNMOS15のゲートに接続される。次に、入力電圧検出部20は、入力信号Vinの電圧に応じた検出電圧Vbを生成し、出力部30に供給する。入力電圧検出部20において、PMOS21のソースには正電源電圧Vccが供給され、そのドレインとゲートとは短絡されている。NMOS23のゲートは第1制御入力端子T3を介して接地されており、そのドレインはPMOS21のドレインと接続される。NMOS26のソースには負電源電圧-Vccが供給され、そのゲートはNMOS15のドレインと接続され、そのドレインはNMOS23のソースと接続される。一方、PMOS22のソースには正電源電圧Vccが供給され、そのドレインとゲートとは短絡されている。NMOS24のゲートには第2制御入力端子T4を介して入力信号Vinが供給され、そのドレインはPMOS22のドレインと接続される。NMOS27のソースには負電源電圧-Vccが供給され、そのゲートはNMOS26のゲートと接続され、そのドレインはNMOS24のソースと接続される。NMOS26及びNMOS27の各々は、ゲート電圧に応じた大きさ電流を吸い込む定電流源として機能する。さらに、NMOS23のドレインとNMOS24のドレインとの間には抵抗25が設けられている。NMOS23のゲートとNMOS24のゲートには、入力信号Vinが供給されるが、抵抗25を設けることによって、入力信号Vinのダイナミックレンジを拡大するとともにリニヤリティを向上することができる。PMOS28のソースには正電源電圧Vccが供給され、そのゲートはPMOS22のドレインが接続され、そのドレインはNMOS29のドレインに接続される。また、NMOS29のソースには負電源電圧-Vccが供給され、そのドレインとソースとは短絡される。PMOS28とNMOS29とは反転回路として機能し、NMOS29のドレインから検出電圧Vbが取り出される。このように入力電圧検出部20は、差動回路を構成しており、入力信号Vinの振幅中心電圧である接地電圧を基準として、入力信号Vinの電圧を検出している。次に、出力部30について説明する。PMOS31のソースには正電源電圧Vccが供給され、そのゲートには差分電圧Vaが供給される。PMOS31のドレインとソースの間には、抵抗34とコンデンサ35とが直列に接続されている。抵抗34とコンデンサ35によって高域周波数成分がフィードバックされる。これらは、増幅回路100の発振防止のために用いられる位相補償回路として機能する。NMOS32のソースには負電源電圧-Vccが供給され、そのゲートには検出電圧Vbが供給される。また、PMOS31のドレインとNMOS32のドレインとは出力端子Toutと接続されている。PMOS31は出力端子Toutから電流を吐き出すトランジスタとして機能する一方、NMOS32は出力端子Toutから電流を吸い込むトランジスタとして機能する。次に、増幅回路100の動作について図3を参照しつつ説明する。なお、この例では、NMOS15、NMOS16、NMOS26、NMOS27、NMOS29、NMOS32、及びPMOS31のトランジスタサイズを、5:5:5:1:5:10:40に設定し、PMOS22、PMOS28、NMOS24、及びNMOS23のトランジスタサイズを、1:5:1.81:9.06に設定し、NMOS15及びPMOS28のトランジスタサイズを、1:2に設定してある。また、抵抗R1、抵抗R2、及び抵抗R3の抵抗値を40kΩに設定してある。同図Aは電源電流Ixであり、増幅回路100で消費される電流の大きさを示す。また、同図Bの電流I1は、出力端子ToutからNMOS32のソースに向けて流れる電流を示しており、電流I2は、出力端子ToutからPMOS31のソースに向けて流れる電流を示している。電流I1が正の値となるのは出力端子Toutからの電流の吸い込みを意味し、電流I2が負の値となるのは出力端子Toutからの電流の吐き出しを意味する。また、同図Cに出力電圧Voutを示す。A級増幅では、出力電圧Voutが0Vであり入力が無信号であっても、大きなバイアス電流が流れる。これに対して本実施形態では、出力電圧Voutが0Vのとき、電流I1は25μAである一方、電流I2は-25μAとなる。したがって、無信号時に出力部30では25μAの電流を消費するが、A級増幅は勿論、AB級増幅と比較しても消費電流は少ない。さらに、出力電圧Voutが0Vから低下すると、本実施形態では電流I1が増加する。これは、検出電圧Vbに応じて電流I1を調整するからである。これによって、出力電圧Voutの歪を抑制することができる。本実施形態は、従来の回路やAB級増幅と比較すると、回路構成を大幅に簡素化することができる。<2.変形例>本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。1上述した実施形態の信号処理装置Aでは、入力信号Vinを第2制御入力端子T4に供給し、入力信号Vinの電圧を検出したが、本発明はこれに限定されるものではなく入力信号Vinを抵抗分割して第2制御入力端子T4に供給してもよいことは勿論である。図4に抵抗分割を用いた信号処理装置Bの構成を示す。この例では、入力信号Vinが抵抗R4と抵抗R5で分割されて第2制御入力端子T4に供給される。これによって、入力信号Vinのダイナミックレンジを拡大することができる。2上述した実施形態及び変形例では、第1電源端子T6に正電源電圧Vccを供給する一方、第2電源端子T7に負電源電圧-Vccを供給し、増幅回路100を正負電源で動作させたが、単一電源を供給してもよい。例えば、第1電源端子T6に第1電圧Vddを供給する一方、第2電源端子T7に第2電圧Veeを供給してもよい。この場合、入力信号Vinの振幅中心電圧、正入力端子T1に供給する電圧、及び第1制御入力端子T3に供給する電圧は、VddVee/2とすることが好ましい。3上述した実施形態及び変形例の増幅回路100において、NMOSの替わりにPMOSを用い、PMOSに替わりにNMOSを用いてもよい。この場合、第1電源端子T6に低電位電圧を供給する一方、第2電源端子T7に高電位電圧を供給すればよい。