"データを記憶する複数のメモリセルと、前記メモリセルを選択する複数のワード線と、前記メモリセルのデータを伝達する複数のビット線と、前記ビット線を介して前記メモリセルに格納されたデータを検出するセンスアンプと、複数の前記ビット線から1本のビット線を選択して前記センスアンプに接続する第1のマルチプレクサと、前記複数のワード線から1本のワード線を選択的に駆動するワード線ドライバとを備え、データ読出し動作において、前記第1のマルチプレクサが前記複数のビット線のうち第1のビット線を前記センスアンプに接続している間に前記ワード線ドライバは駆動するワード線を変更し、前記センスアンプは、前記第1のビット線に接続された複数の前記メモリセルのデータを連続的に出力することを特徴とする半導体記憶装置。前記第1のマルチプレクサおよび前記センスアンプはそれぞれ複数設けられており、前記センスアンプによって検出されたデータを該半導体記憶装置の外部へ読み出すデータ線と、前記複数のセンスアンプと前記データ線との間に接続され、前記複数のセンスアンプを順次選択し、選択されたセンスアンプからのデータを前記データ線に順次送信する第2のマルチプレクサとをさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。前記ビット線を介して前記メモリセルにデータを書き込むライトドライバと、複数の前記ビット線から1本のビット線を選択して前記ライトドライバに接続する第3のマルチプレクサとをさらに備え、データ書込み動作において、前記第3のマルチプレクサが前記複数のビット線のうち第1のビット線を前記ライトドライバに接続している間に前記ワード線ドライバは駆動するワード線を変更し、前記ライトドライバは、前記第1のビット線に接続された複数の前記メモリセルへデータを連続的に書き込むことを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記第3のマルチプレクサおよび前記ライトドライバはそれぞれ複数設けられており、前記複数のライトドライバと前記データ線との間に接続され、前記複数のライトドライバを順次選択し、前記データ線からのデータを選択されたライトドライバに順次送信する第4のマルチプレクサとをさらに備えたことを特徴とする請求項2または請求項3に記載の半導体記憶装置。前記センスアンプに対応して設けられており、該センスアンプで検出されたデータを一時的に格納するリードレジスタをさらに備えたことを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。前記ライトドライバに対応して設けられており、該ライトドライバへ送る書込みデータを一時的に格納するライトレジスタをさらに備えたことを特徴とする請求項3から請求項5のいずれかに記載の半導体記憶装置。前記複数のメモリセル、前記複数のワード線、前記複数のビット線、前記センスアンプ、前記第1のマルチプレクサ、前記ワード線ドライバ、前記ライトドライバおよび前記第3のマルチプレクサを含む複数のメモリバンクを備え、データ書込み動作において、駆動するワード線を変更に伴い、前記メモリバンクも変更することによって複数の前記メモリセルへデータを連続的に書き込むことを特徴とする請求項3から請求項6のいずれかに記載の半導体記憶装置。1本のワード線に対応するセンスアンプ数が制限されていても、連続して読み出しまたは書き込みできるデータ容量を大きくすることができる半導体記憶装置を提供する。本実施形態による半導体記憶装置は、データを記憶する複数のメモリセルと、メモリセルを選択する複数のワード線と、メモリセルのデータを伝達する複数のビット線と、ビット線を介してメモリセルに格納されたデータを検出するセンスアンプとを備える。第1のマルチプレクサは、複数のビット線から1本のビット線を選択してセンスアンプに接続する。ワード線ドライバは、複数のワード線から1本のワード線を選択的に駆動する。データ読出し動作において、第1のマルチプレクサが複数のビット線のうち第1のビット線をセンスアンプに接続している間に、ワード線ドライバは駆動するワード線を変更する。そして、センスアンプは、第1のビット線に接続された複数のメモリセルのデータを連続的に出力する。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従った磁気ランダムアクセスメモリ以下、MRAMのメモリセルアレイおよびその周辺回路のブロック図である。尚、本実施形態は、各センスアンプに対して複数のビット線が対応しているメモリであれば、MRAM以外の抵抗性素子を用いたメモリ例えば、PCRAM、RRAM等にも適用できる。本実施形態によるMRAMは、ビット線BLiiは整数と、ワード線WLiと、メモリセルMCと、センスアンプSAと、ライトドライバWDと、マルチプレクサMUX1~MUX4と、ロウデコーダRDと、カラムデコーダCDと、ビット線デコーダBLDと、データ線DQとを備えている。尚、図1に示す各構成要素の数は限定されず、図1に示す構成は多数設けられていてよい。ビット線BLiは、カラム方向に延伸している。ワード線WLiは、カラム方向に対して直交するロウ方向に延伸している。複数のメモリセルMCは、マトリクス状に二次元配置され、メモリセルアレイを構成している。各メモリセルMCはビット線BLiとワード線WLiとの交点に対応して配置されている。以下、ビット線およびワード線をそれぞれ便宜的にBLおよびWLと記載する。尚、メモリセルMCは、図2に示すように、ビット線BLとソース線SLとの間に接続されているが、図1においてソース線SLは省略されている。また、メモリセルMCは、隣接する2本のビット線対の間に接続されていてもよい。この場合、メモリセルMCは、ビット線対とワード線との交点に対応して設けられる。ビット線BLは、第1のマルチプレクサMUX1および第3のマルチプレクサMUX3に接続されている。第1のマルチプレクサMUX1は、センスアンプSAに接続されている。第3のマルチプレクサMUX3は、ライトドライバWDに接続されている。センスアンプSAは、第1のマルチプレクサMUX1と第2のマルチプレクサMUX2との間に接続されている。第2のマルチプレクサMUX2は、データ線DQを介してDQバッファDQBおよび入出力回路I/Oに接続されたパラレル-シリアル変換マルチプレクサである。ライトドライバWDは、第3のマルチプレクサMUX3と第4のマルチプレクサMUX4との間に接続されている。第4のマルチプレクサMUX4は、データ線DQを介してDQバッファDQBおよび入出力回路I/Oに接続されたシリアル-パラレル変換マルチプレクサである。パラレル-シリアル変換マルチプレクサは、同時に受け取ったデータをシリアルに連続して出力するようにデータ変換するマルチプレクサである。シリアル-パラレル変換マルチプレクサは、連続的に受け取ったデータをパラレルに同時に出力するようにデータ変換するマルチプレクサである。本実施形態では、センスアンプSAおよび第1のマルチプレクサMUX1は、4本のビット線BLごとに対応しており共有されている。第1のマルチプレクサMUX1は、ビット線デコーダBLDからのビット線選択信号S0、S1に従って4本のビット線BLのうち1本のビット線BLをセンスアンプSAに接続する。センスアンプSAは、第1のマルチプレクサMUX1によって接続されたビット線BLを介して、メモリセルMCに格納されたデータを検出する。尚、ビット線選択信号S0、S1は、例えば、それぞれデータ読出し時に上位ロウアドレスupperrowaddressに基づいて生成された1ビット信号計2ビット信号でよい。よって、S0S1は、L,L、L,H、H,L、H,Hのいずれかになることによって、4本のビット線BLのうち1本のビット線を特定することができる。ここで、Hは、論理ハイを意味し、Lは論理ロウを意味する。データ線DQおよび第2のマルチプレクサMUX2は、4つのセンスアンプSA0~SA3に対して共有されている。第2のマルチプレクサMUX2は、カラムデコーダCDからのドライバ選択信号S2、S3に従って4つのセンスアンプSA0~SA3のうち1つのセンスアンプをデータ線DQに接続する。データ線DQは、第2のマルチプレクサMUX2によって接続されたセンスアンプSAで検出されたデータをDQバッファへ出力する。DQバッファに一時的に保持されたデータは、入出力回路I/Oを介してメモリチップの外部へ読み出される。尚、ドライバ選択信号S2、S3は、それぞれセンスアンプSA0~SA3を順番に選択する1ビット信号計2ビット信号でよい。ドライバ選択信号S2、S3は、例えば、カラムアドレスに基づいて生成される。S2S3は、L,L、L,H、H,L、H,Hのいずれかになることによって、4つのセンスアンプSA0~SA3のうち1つのセンスアンプSAを特定することができる。一方、データ線DQおよび第4のマルチプレクサMUX4は、4つのライトドライバWD0~WD3に共有されている。第4のマルチプレクサMUX4は、ドライバ選択信号S2、S3に従って4つのライトドライバWD0~WD3のうち1つのライトドライバWDをデータ線DQに接続する。データ線DQはメモリチップの外部から入力された書込みデータを、第4のマルチプレクサMUX4によって接続されたライトドライバWDへDQバッファを介して伝達する。尚、この場合、ドライバ選択信号S2、S3は、ライトドライバWD0~WD3を順番に選択する2ビット信号でよい。ライトドライバWD0~WD3は、それぞれに対応する第3のマルチプレクサMUX3に接続されている、第3のマルチプレクサMUX3は、それぞれ4本のビット線BLに共有されている。第3のマルチプレクサMUX3は、ビット線デコーダBLDからのビット線選択信号S0、S1に従って4本のビット線BLのうち1本のビット線BLをライトドライバWDに接続する。ライトドライバWDは、第3のマルチプレクサMUX3によって接続されたビット線BLを介して、メモリセルMCにデータを書き込む。尚、この場合、ビット線選択信号S0、S1は、データ書込み時にカラムアドレスに基づいて生成された2ビット信号でよい。ビット線デコーダBLDは、データ読出しまたはデータ書込み時にビット線選択信号S0、S1を生成するように構成されている。カラムデコーダCDは、マルチプレクサMUX2またはMUX4に接続されるセンスアンプSAまたはライトドライバWDを選択するためにドライバ選択信号S2、S3を生成するように構成されている。ワード線ドライバとしてのロウデコーダRDは、ロウアドレス例えば、下位ロウアドレスlowerrowaddressに従って複数のワード線WLiのうちいずれか1本のワード線WLを選択的に駆動するように構成されている。データ読出し動作において、各第1のマルチプレクサMUX1は、それに対応する4本のビット線のうち第1のビット線BL0、BL4、BL8、BL12をセンスアンプSA0~SA4に接続する。つまり、複数の第1のマルチプレクサMUX1は、第1のビット線BL0、BL4、BL8、BL12をそれぞれセンスアンプSA0~SA4に接続する。その期間の間に、ロウデコーダRDは、例えば、ワード線WL0を選択的に駆動する。これにより、センスアンプSA0~SA3は、ビット線BL0、BL4、BL8、BL12とワード線WL0との交点に対応するメモリセルMCからのデータを検出することができる。そして、第2のマルチプレクサMUX2が、センスアンプSA0~SA3をデータ線DQに順に接続することによって、センスアンプSA0~SA3で検出されたデータが連続的に読み出される。次に、ロウデコーダRDが、例えば、ワード線WL1を選択的に駆動する。これにより、センスアンプSA0~SA3は、ビット線BL0、BL4、BL8、BL12とワード線WL1との交点に対応するメモリセルMCからのデータを検出することができる。そして、第2のマルチプレクサMUX2が、センスアンプSA0~SA3をデータ線DQに順に接続することによって、センスアンプSA0~SA3で検出されたデータが連続的に読み出される。同様に、ロウデコーダRDが、ワード線WL2、WL3を順次に選択的に駆動することによって、セルブロックCB0~CB3の全メモリセルのデータが全て連続的に読み出され得る。データ書込み動作においては、第4のマルチプレクサMUX4が、ライトドライバWD0~WD3をデータ線DQに順に接続することによって、外部からデータ線DQを介して入力された書込みデータを、ライトドライバWD0~WD3に連続的に伝達する。そして、各第3のマルチプレクサMUX3は、それに対応する4本のビット線BLのうち第1のビット線BL0、BL4、BL8、BL12をライトドライバWD0~WD3にそれぞれ接続する。つまり、複数の第3のマルチプレクサMUX3は、第1のビット線BL0、BL4、BL8、BL12をそれぞれライトドライバWD0~WD3に接続する。その期間の間に、ロウデコーダRDは、例えば、ワード線WL0を選択的に駆動する。これにより、ライトドライバWD0~WD3は、ビット線BL0、BL4、BL8、BL12とワード線WL0との交点に対応するメモリセルMCへデータを書き込むことができる。次に、第4のマルチプレクサMUX4が、再度、ライトドライバWD0~WD3をデータ線DQに順に接続することによって、外部からの書込みデータを、ライトドライバWD0~WD3に連続的に伝達する。ロウデコーダRDが、例えば、ワード線WL1を選択的に駆動する。これにより、ライトドライバWD0~WD3は、ビット線BL0、BL4、BL8、BL12とワード線WL1との交点に対応するメモリセルMCへデータを書き込む。同様に、ロウデコーダRDが、ワード線WL2、WL3を順に選択的に駆動することによって、セルブロックCB0~CB3の全メモリセルへデータを連続的に書き込むことができる。その後、本実施形態によるMRAMは、ビット線選択信号S0、S1を変更することによって、センスアンプSAまたはライトドライバWDに接続するビット線BLを変更し、同様の読出し動作または書込み動作を繰り返す。これにより、MRAMは、ビット線BLごとにバースト動作を実行し、全カラムのメモリセルMCのデータを読み出し、あるいは、全カラムのメモリセルMCへデータを書き込むことができる。尚、ドライバ選択信号S2、S3は、センスアンプSA0~SA3あるいはライトドライバWD0~WD3を任意の順番で選択してよい。よって、第2のマルチプレクサMUX2は、任意に設定された順番でセンスアンプSA0~SA3をデータ線DQに接続してよく、その順番でセンスアンプSA0~SA3は、データを出力してよい。第4のマルチプレクサMUX4は、任意に設定された順番でライトドライバWD0~WD3にデータ線DQを接続してよく、その順番でライトドライバWD0~WD3はデータを取り込んでよい。図2は、単一メモリセルの書込み動作を示す説明図である。各メモリセルMCは、それぞれ磁気トンネル接合素子MTJMagneticTunnelJunction素子10と、セルトランジスタ20とを含む。MTJ素子10およびセルトランジスタ20は、ビット線BLとソース線SLとの間に直列に接続されている。メモリセルMCにおいて、セルトランジスタ20がビット線BL側に配置され、MTJ素子10がソース線SL側に配置されている。セルトランジスタ20のゲートは、ワード線WLに接続されている。同一のビット線BLに接続された複数のメモリセルはメモリセルブロックCBを構成する。よって、メモリセルブロックCBは、各ビット線BLに対応する。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Fおよび記録層Pは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Fは、磁化の向きが固定されている層であり、記録層Pは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに電流を流すと、固定層Fの磁化の向きに対して記録層Pのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに電流を流すと、固定層Fと記録層Pとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電界の印加方向によって異なるデータを書き込むことができる。尚、本実施形態において、第1および第2のマルチプレクサMUX1、MUX2に接続されたビット線BLの数は、4本に限定されない。第2および第4のマルチプレクサMUX2、MUX4に接続されたセンスアンプSAの数およびライトドライバWDの数も、それぞれ4つに限定されない。各ワード線WLに接続されたメモリセルMC数は、16個16ビットであるが、これも限定しない。ビット線選択信号のビット数は、第1および第2のマルチプレクサMUX1、MUX2に対応するビット線BLの数によって変更する。例えば、第1および第2のマルチプレクサMUX1、MUX2に対応するビット線BLの数が8本の場合には、ビット線選択信号のビット数を3ビット例えば、S0、S1、S3とすればよい。同様に、ドライバ選択信号のビット数は、第2および第4のマルチプレクサMUX2、MUX4に対応するセンスアンプSAの数およびライトドライバWDの数によって変更する。例えば、第2および第4のマルチプレクサMUX2、MUX4に対応するセンスアンプSAの数またはライトドライバWDの数がそれぞれ8個の場合には、ドライバ選択信号のビット数を3ビット例えば、S4、S5、S6とすればよい。図3は、本実施形態によるMRAMの読出し動作の一例を示すタイミング図である。クロック信号CKに従って、ワード線WL0~WL2が順番に駆動されている。期間tRCは、1本のワード線WLに接続されたメモリセルMCのデータを読み出すサイクルタイムである。まず、ビット線選択信号S0、S1によって、ビット線BL0、BL4、BL8、BL12カラムブロックCB0~CB3が選択され、各第1のマルチプレクサMUX1は、ビット線BL0、BL4、BL8、BL12をそれぞれセンスアンプSA0~SA3に接続する。そして、ロウデコーダRDがワード線WL0を選択すると、センスアンプSA0A0~SA3は、それぞれビット線BL0、BL4、BL8、BL12とワード線WL0とに接続された4つのメモリセルMCのデータを検出する。その後、第2のマルチプレクサMUX2がセンスアンプSA0~SA3を順番にデータ線DQに接続し、センスアンプSA0~SA3で検出されたデータが順番にかつ連続的にデータ線DQに出力されるt1~t2。同様に、カラムブロックCB0~CB3の選択状態のもと、ロウデコーダRDは、ワード線WL1を選択する。この場合、センスアンプSA0A0~SA3は、それぞれビット線BL1、BL5、BL9、BL13とワード線WL1とに接続された4つのメモリセルMCのデータを検出する。第2のマルチプレクサMUX2がセンスアンプSA0~SA3を順番にデータ線DQに接続し、センスアンプSA0~SA3で検出されたデータが順番にかつ連続的にデータ線DQに出力されるt2~t3。その後、同様に、ワード線WL2、WL3を選択することによって、カラムブロックCB0~CB3内の全メモリセルMCのデータがバーストリードされる。尚、1本のデータ線DQまたは1つの第2のマルチプレクサMUX2に対応するセンスアンプSA数は、リードサイクル時間tRCにおいてバーストリードを実行できるように設定される。また、MRAMでは、電流に基づいてデータを検出する電流センス方式であるため、電圧センス方式であるDRAMと異なり、ワード線WLを切り替えるときに、ビット線BLのプリチャージを必要としない。このため、MRAMでは、ビット線BLを変更しながら読み出しを実行する場合のリードサイクル時間tRCと比べて、ワード線WLを変更しながら読み出しを実行する場合のリードサイクル時間tRCは増大しない。図4は、本実施形態によるMRAMの書込み動作の一例を示すタイミング図である。クロック信号CKに従って、書込みデータがデータ線DQから入力される。第4のマルチプレクサMUX4がライトドライバWD0~WD3を順番にデータ線DQに接続し、ライトドライバWD0~WD3へデータを順番にかつ連続的に伝達するt1~t2。ビット線選択信号S0、S1によって、ビット線BL0、BL4、BL8、BL12カラムブロックCB0~CB3が選択され、各第3のマルチプレクサMUX3は、ビット線BL0、BL4、BL8、BL12をそれぞれライトドライバWD0~WD3に接続する。そして、ロウデコーダRDがワード線WL0を選択すると、ライトドライバWD0~WD3は、それぞれビット線BL0、BL4、BL8、BL12とワード線WL0とに接続された4つのメモリセルMCへデータを書き込む。同様に、カラムブロックCB0~CB3の選択状態のもと、第4のマルチプレクサMUX4がライトドライバWD0~WD3を順番にデータ線DQに接続し、ライトドライバWD0~WD3へデータを順番にかつ連続的に伝達するt2~t3。ロウデコーダRDは、ワード線WL1を選択する。この場合、ライトドライバWD0~WD3は、それぞれビット線BL1、BL5、BL9、BL13とワード線WL1とに接続された4つのメモリセルMCへデータを書き込む。その後、同様に、ワード線WL2、WL3を選択することによって、カラムブロックCB0~CB3内の全メモリセルMCへデータがバーストライトされる。尚、1本のデータ線DQまたは1つの第4のマルチプレクサMUX4に対応するライトドライバWD数は、ライトサイクル時間tWCにおいてバーストライトを実行できるように設定される。本実施形態によるMRAMは、ビット線BLの選択を固定した状態のもと、駆動されるワード線WLの選択を連続的に変更することによって、選択ビット線BLに接続された複数のメモリセルMCから連続的にデータを読み出すことバーストリードができる。また、本実施形態によるMRAMは、ビット線BLの選択を固定した状態のもと、駆動されるワード線WLの選択を連続的に変更することによって、選択ビット線BLに接続された複数のメモリセルMCへ連続的にデータを書き込むことバーストライトができる。さらに、選択ビット線BLを変更して上記の読出し動作を実行する。これによって、本実施形態によるMRAMは、メモリセルアレイの全メモリセルのデータをビット線BLごとにバーストリードすることができる。また、選択ビット線BLを変更して上記の書込み動作を実行することによって、本実施形態によるMRAMは、メモリセルアレイの全メモリセルへデータをビット線BLごとにバーストライトすることができる。これにより、本実施形態は、1本のワード線WLに対応するセンスアンプSAの数が制限されていても、連続して読み出しまたは書き込むデータ容量ページサイズを大きくすることができる。第2の実施形態図5は、第2の実施形態に従ったMRAMのメモリセルアレイおよびその周辺回路のブロック図である。第2の実施形態は、本実施形態によるMRAMを、LPDDR2-NVMLowPowerDoubleDataRate2NonVolatileMemory等の高速インターフェース規格に適用した実施形態である。第2の実施形態では、同一のデータ線DQに対して第1の実施形態に従ったセル構成100と同一のセル構成が4個100a~100d接続されている。4個のセル構成100a~100dは、ワード線WLiを共有している。また、セル構成100a~100dは、ビット線選択信号S0、S1およびカラムアドレスS2~S5を共通に受け取る。尚、信号S6は、データ書込みにおいて用いられるメモリバンクMB0,MB10の選択信号である。4個のセル構成100a~100dは、それぞれメモリセルアレイMCA0~MCA3を含む。メモリセルアレイMCAは、同一のマルチプレクサMUX2、MUX4に接続された複数のセンスアンプSA、複数のライトドライバWD、複数のマルチプレクサMUX1、MUX3、複数のメモリセルMCを含む構成である。図5では、各マルチプレクサMUX2MUX4に対して1個のメモリセルアレイMCAが接続されている。メモリバンクMB0,MB10は、それぞれ複数のセル構成100a~100dを含む。互いに異なる複数のメモリバンクMB0,MB10は、データ線DQを共有しているが、ワード線WLおよびビット線BLを共有していない。読出し動作では、第2の実施形態によるMRAMは、セル構成100a~100dの順番にデータ線DQへ読出しデータを出力する。これによって、MRAMは、データをバーストリードすることができる。書込み動作では、或るメモリバンクMB0のセル構成100a~100dが順番にデータ線DQから書込みデータを受け取る。その後、信号S6によってメモリバンクをMB0からMB10へ変更し、メモリバンクMB10のセル構成100a~100dが順番にデータ線DQから書込みデータを受け取る。このようにして、MRAMは、データをバーストライトすることができる。代替的に、セル構成100a~100dメモリセルアレイMCA1~MCA13への書込みごとに、信号S6によってメモリバンクMB0,MB10を変更してもよい。例えば、或るメモリバンクMB0のセル構成100aにデータを書き込んだ後、他のメモリバンクMB10のセル構成100aにデータを書き込む。そして、或るメモリバンクMB0のセル構成100bにデータを書き込んだ後、他のメモリバンクMB10のセル構成100bにデータを書き込む。このようにして、MRAMは、データをバーストライトすることができる。書込み時にメモリバンクMB0,MB10を変更する理由は後述する。第2の実施形態では、メモリバンクMB当たりのワード線の本数は第1の実施形態のそれと変わらないが、メモリバンクMB当たりのビット線の本数は、64本BL0~BL63になる。セル構成100a~100dにおいて、マルチプレクサMUX1~MUX4、WD0~WD3、SA0~SA3は、それぞれ同一の構成を有する。尚、マルチプレクサMUX2、MUX4は、カラムデコーダCDから4ビットのカラムアドレスS2~S5を受け取る。カラムアドレスS2~S5のうち2ビットは、メモリバンクMB0、MB10内のセル構成100a~100dのうちデータ線DQに接続するセル構成を選択するために用いられる。カラムアドレスS2~S5のうち他の2ビットは、選択されたセル構成内においてデータ線DQに接続するセンスアンプまたはライトドライバを選択するために用いられる。これにより、セル構成100a~100dからのデータは、衝突することなくデータ線DQからシリアルに出力され得る。第2の実施形態では、例えば、セル構成100aがセンスアンプSA0~SA3からデータを連続的に読み出した後、セル構成100bがセンスアンプSA0~SA3からデータを連続的に読み出す。このとき、セル構成100aのデータおよびセル構成100bのデータは連続的に読み出され得る。同様に、セル構成100c、100dのデータも連続的にデータの読出しが可能である。つまり、第2の実施形態によるMRAMは、64ビットのデータをバーストリードすることができる。このとき、選択ワード線は同一のワード線WLでよい。書込み動作においても、同様に、第2の実施形態によるMRAMは、64ビットのデータをバーストライトすることができる。さらに、信号S6を変更することによってメモリバンクMB0、MB1を連続的に選択すれば、第2の実施形態によるMRAMは、128ビットのデータをバーストリードすることができる。信号S6を変更することによってメモリバンクMB0、MB10を連続的に選択すれば、第2の実施形態によるMRAMは、128ビットのデータをバーストライトすることができる。図6は、第2の実施形態によるMRAMの読出し動作の一例を示すタイミング図である。LPDDR2-NVMにおける読出し動作では、DRAMのような揮発性メモリに適用される規格と異なり、ビット線BLを選択するプリアクティブコマンドPAがある。従って、第2の実施形態では、MRAMがプリアクティブコマンドPAを受けるとt10、ビット線選択信号LPDDR2-NVMでは上位ロウアドレスS0、S1が決定され、センスアンプSA0~SA3に接続されるビット線BLがそれぞれ決定される。次に、ワード線WLを選択するアクティブコマンドA0を受け取るとt11、ワード線WLが選択される。例えば、ワード線WL0が選択される。選択ワード線WL0が活性化されt12、セル構成100a~100dのそれぞれにおいて、センスアンプSA0~SA3は、ビット線選択信号S0、S1によって決定されたビット線BLからそれぞれデータを検出するt12~t12a。また、カラムアドレスS2~S5によってセル構成100a~100dメモリセルアレイMCA0~MCA3のいずれかがリードコマンドRごとに選択され、データ線DQに接続される。例えば、ここでは、セル構成100aメモリセルアレイMCA0、100bメモリセルアレイMCA1、100cメモリセルアレイMCA2がこの順番に選択される。読出し動作を示すリードコマンドRを受け取るとt13、メモリセルアレイMCA0からのデータセンスアンプSA0~SA3の4ビットデータが、第2のマルチプレクサMUX2によってデータ線DQへ連続的に出力される。次にリードコマンドRを受け取るとt15、メモリセルアレイMCA1からのデータセンスアンプSA0~SA3の4ビットデータが、メモリセルアレイMCA1に対応する第2のマルチプレクサMUX2によってデータ線DQへ連続的に出力される。次にリードコマンドRを受け取るとt15a、メモリセルアレイMCA2からのデータセンスアンプSA0~SA3の4ビットデータが、メモリセルアレイMCA2に対応する第2のマルチプレクサMUX2によってデータ線DQへ連続的に出力される。ここでは、メモリセルアレイMCA0~MCA2が順番に選択され、メモリセルアレイMCA3は選択されない。最初のリードコマンドRを受け取ったt13の後、プリチャージコマンドを受けることなしに、続けてアクティブコマンドA1を受け取るt14。これにより、例えば、ワード線WL1が選択される。尚、このときには、メモリセルアレイMCA0~MCA2において、ワード線WL0に接続されたセルブロックCB0~CB3からのデータは、既にセンスアンプSA0~SA3に格納されているので、ワード線WL1が選択されても差し支えない。ワード線WL1が活性化されるとt15、各メモリセルアレイMCA0~MCA2のセンスアンプSA0~SA3は、プリアクティブコマンドPAで決定されたビット線BLからそれぞれデータを検出するt15~t15b。そして、読出し動作を示すリードコマンドRを受け取るとt16、メモリセルアレイMCA0~MCA2において検出されたデータは、第2のマルチプレクサMUX2によってデータ線DQへ連続的に出力されるt17。次にリードコマンドRを受け取るとt16a、メモリセルアレイMCA1からのデータセンスアンプSA0~SA3の4ビットデータが、メモリセルアレイMCA1に対応する第2のマルチプレクサMUX2によってデータ線DQへ連続的に出力される。次にリードコマンドRを受け取るとt16b、メモリセルアレイMCA2からのデータセンスアンプSA0~SA3の4ビットデータが、メモリセルアレイMCA2に対応する第2のマルチプレクサMUX2によってデータ線DQへ連続的に出力される。その後、アクティブコマンドAiと3つのリードコマンドRとを繰り返し受け取ることによって、MRAMは、メモリセルアレイMCA0~MCA2内のカラムブロックCBi内の全メモリセルMCのデータをバーストリードすることができる。言うまでもなく、アクティブコマンドAiと4つのリードコマンドRとを繰り返し受け取ることによって、MRAMは、メモリセルアレイMCA0~MCA3内のカラムブロックCBi内の全メモリセルMCのデータをバーストリードすることができる。さらに、次のプリアクティブコマンドPAに基づいて他のビット線BLを選択して上記の読出し動作を実行する。これを繰り返すことによって、本実施形態によるMRAMは、メモリセルアレイMCA0~MCA2の全メモリセルのデータをビット線BLごとにバーストリードすることができる。図7は、第2の実施形態によるMRAMの書込み動作の一例を示すタイミング図である。図7に示す具体例では、メモリバンクMB0のセル構成100a~100cにデータを書き込んだ後、メモリバンクMB10のセル構成100a~100cにデータを書き込む。以下、書込み時にメモリバンクMBを変更する理由を以下に説明する。書込み動作を示すライトコマンドWは、読出し動作における選択ワード線WLの駆動後に、MRAMに入力されるt13。よって、ライトコマンドWを受け取るまでMRAMは、読出し動作と同様に動作し、ライトコマンドWの受信後、書込み動作に移行する。このため、同一のメモリバンクMB0において連続してワード線WLを駆動すると、読出し動作における選択ワード線WLの駆動のタイミングと書込み動作における他の選択ワード線WLの駆動のタイミングとが重複する場合がある。この場合、同一メモリバンクMB0内において複数のワード線WLが同時に活性化され得るため、書込み動作を正確に実行できない。これに対処するために、第2の実施形態では、或るメモリバンクMB0のワード線WLを活性化させてデータを書き込んだ後、他のメモリバンクMB10のワード線WLを活性化させてデータを書き込む。データ線DQ、第2のマルチプレクサMUX2および第4のマルチプレクサMUX4は、複数のメモリセルアレイMCA0~MCA2に共通に接続されており、各メモリセルアレイMCA0~MCA2の第2のマルチプレクサMUX2および第4のマルチプレクサMUX4がデータを振り分ける。各メモリバンクMB0,MB10が受け取るバンク選択信号S6によって、いずれのメモリバンクMB0またはMB10が選択されたかが分かる。以下、ビット線選択信号S0、S1、ドライバ選択信号S2~S5、バンク選択信号S6として書込み動作をより詳細に説明する。LPDDR2-NVMにおける書込み動作でも、ビット線BLを選択するプリアクティブコマンドPAがある。MRAMがプリアクティブコマンドPA0を受けるとt10、ビット線選択信号S0、S1、および、バンク選択信号S6によってデータを書き込む第1のメモリバンクMB0とセンスアンプSA0~SA3またはライトドライバWD0~WD3に接続されるビット線BLとがそれぞれ選択される。ワード線WLを選択するアクティブコマンドA0を受け取るとt11、例えば、ワード線WL0が選択されるt12。この時点では、まだライトコマンドWを受け取っていないので、図6の読出し動作と同様に動作する。t13において、MRAMは、書込み動作を示すライトコマンドWを受け取る。この時点で、MRAMは、書込み動作を実行することを認識する。従って、MRAMは、データ線DQから入力される書込みデータを待ち、かつ、選択ワード線WL0を再度活性化させるt17。データ線DQから書込みデータを受け取るとt15、第4のマルチプレクサMUX4は、カラムアドレスS2~S5に従って選択されたライトドライバWD0~WD3へその書込みデータをパラレルに振り分ける。例えば、メモリセルアレイMCA0が選択されると、メモリセルアレイMCA0に対応するライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ビット線選択信号S0、S1によって選択されたビット線BL例えば、BL0、BL4、BL8、BL12と選択ワード線WL0とに接続されたメモリセルMCへ書込みデータを連続的に書き込む。次に、ライトコマンドWを受け取るとt15、例えば、メモリセルアレイMCA1が選択される。メモリセルアレイMCA1に対応するライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ビット線選択信号S0、S1によって選択されたビット線BL例えば、BL16、BL20、BL24、BL28と選択ワード線WL0とに接続されたメモリセルMCへ書込みデータを連続的に書き込む。次に、ライトコマンドWを受け取るとt16a、例えば、メモリセルアレイMCA2が選択される。メモリセルアレイMCA2に対応するライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ビット線選択信号S0、S1によって選択されたビット線BL例えば、BL32、BL36、BL40、BL44と選択ワード線WL0とに接続されたメモリセルMCへ書込みデータを連続的に書き込む。このようにして、アクティブコマンドAiと3つのライトコマンドWとを繰り返し受け取ることによって、MRAMは、メモリセルアレイMCA0~MCA2内のカラムブロックCBi内のメモリセルMCへデータをバーストライトすることができる。言うまでもなく、アクティブコマンドAiと4つのライトコマンドWとを繰り返し受け取ることによって、MRAMは、メモリセルアレイMCA0~MCA3内のカラムブロックCBi内のメモリセルMCへデータをバーストライトすることができる。MRAMがプリアクティブコマンドPA10を受けるとt12a、バンク選択信号S6によってデータを書き込む第2のメモリバンクMB10が選択される。それとともに、該第2のメモリバンクMB10において、センスアンプSA0~SA3またはライトドライバWD0~WD3に接続されるビット線BLとがそれぞれ決定される。アクティブコマンドA10を受け取ることによってt14、例えば、第2のメモリバンクMB10内のワード線WL10が選択されるt16。ここで、ワード線WL0およびワード線WL10はそれぞれ異なるメモリバンクMB0,MB10に属するため、ワード線WL0の活性化のタイミングとワード線WL10の活性化のタイミングは、重複しても構わない。t18において、MRAMは、アクティブコマンドA10に伴うライトコマンドWを受け取る。MRAMは、データ線DQから入力される書込みデータを待ち、かつ、選択ワード線WL10を再度活性化させるt20。データ線DQから書込みデータを受け取るとt19、第4のマルチプレクサMUX4はその書込みデータをライトドライバWD0~WD3にパラレルに振り分ける。ライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ビット線選択信号S0、S1によって決定されたビット線BLと選択ワード線WL10とに接続されたメモリセルMCへ書込みデータを書き込む。その後、2つのライトコマンドWを受け取ることによって、MRAMは、第2のメモリバンクMB10内のメモリセルアレイMCA1、MCA2へデータをバーストライトすることができる。このようにして、アクティブコマンドAiと3つのライトコマンドWとを繰り返し受け取ることによって、MRAMは、第2のメモリブロックMBにおいてもメモリセルアレイMCA0~MCA2内のカラムブロックCBi内のメモリセルMCへデータをバーストライトすることができる。尚、データ線DQを共有するメモリバンクMB0,MB10の個数は特に限定しない。プリアクティブコマンドPAi、アクティブコマンドAiおよびライトコマンドWを繰り返し受け取ることによって、MRAMは、互いに異なるメモリバンクMB0,MB10を交互あるいは順番に選択しながら、複数のメモリバンクMB0,MB10の全てのカラムブロックCBiへデータをバーストライトすることができる。さらに、プリアクティブコマンドPAを変更することによって他のビット線BLを選択して上記の書込み動作を実行する。これを繰り返すことによって、本実施形態によるMRAMは、メモリセルアレイMCA0~MCA3のメモリセルへデータをビット線BLごとにバーストライトすることができる。上記第2の実施形態は、読出し動作において、カラムアドレスS2~S5の切り替えにより複数のメモリセルアレイMCA0~MCA3からバーストリードが可能である。さらに、第2の実施形態は、同一メモリバンクMB内のワード線WLを連続的に駆動することによってバーストリードを実現している。しかし、第2の実施形態は、読出し動作において、図7を参照して説明した書込み動作と同様に、データ線DQを共有する複数のメモリバンクMB0,MB10を交互にあるいは順番に選択しながらデータを連続的に出力してもよい。この場合、駆動するワード線WLを変更する度に、データを読み出すメモリバンクMBを変更すればよい。第2の実施形態は、書込み動作において、カラムアドレスS2~S5の切り替えにより複数のメモリセルアレイMCA0~MCA3へバーストライトが可能である。また、第2の実施形態は、同一メモリバンクMB0MB10内のワード線WL0~WL3WL10~WL13を連続的に駆動することによってバーストライトを実現している。さらに、第2の実施形態は、読出し動作において、複数のメモリバンクMB0,MB10を交互にあるいは順番に連続的に選択しながらデータを連続的に書き込むことができる。第3の実施形態図8は、第3の実施形態に従ったMRAMのメモリセルアレイおよびその周辺回路のブロック図である。第3の実施形態は、センスアンプSAと第2のマルチプレクサMUX2との間に接続されたリードレジスタREG0R~REG3Rと、ライトドライバWDと第4のマルチプレクサMUX4との間に接続されたライトレジスタREG0W~REG3Wとを備えている。第3の実施形態のその他の構成は、第2の実施形態における対応する構成と同様でよい。リードレジスタREGiRは、各センスアンプSAiに対応して設けられており、センスアンプSAiで検出されたデータを一時的に保持する。従って、第2のマルチプレクサMUX2がセンスアンプSAiにおいて検出されたデータをデータ線DQへ伝達している間に、センスアンプSAiは、次のワード線WLに接続されたメモリセルMCのデータを検出可能である。リードレジスタREGiRが一旦データを保持することによってバーストリード動作をより確実にすることができる。また、センスアンプSAは、第2のマルチプレクサMUX2のデータ伝送中に次のデータを検出できるので、センスアンプSAiによるセンス動作のタイミングの自由度が大きくなる。ライトレジスタREGiWは、各ライトドライバWDiに対応して設けられており、ライトドライバWDiへ送る書込みデータを一時的に保持する。従って、ライトドライバWDiが、第3のマルチプレクサMUX3を介して書込みデータをメモリセルMCへ書き込んでいる間に、ライトレジスタREGiWは、次の書込みデータをデータ線DQから取り込むことができる。ライトレジスタREGiWが一旦データを保持することによってバーストライト動作をより確実にすることができる。また、ライトレジスタREGiWは、データ書込み中に次のデータを保持しているので、ライトドライバWDiによる書込み動作のタイミングの自由度が大きくなる。図9は、第3の実施形態によるMRAMの読出し動作の一例を示すタイミング図である。第3の実施形態の読出し動作は、図6に示す読出し動作にリードレジスタREGiRの動作を付加したものである。第3の実施形態もLPDDR2-NVMの規格に準拠する。例えば、アクティブコマンドA0を受け取るとt11、ワード線WL0が選択される。センスアンプSA0~SA3は、ビット線選択信号S0、S1によって決定されたビット線BLからそれぞれデータを検出するt12~t12a。そして、データの検出が終了するとt12a、各セル構成100a~100dにおいて、リードレジスタREG0R~REG3Rが活性化されt12a、リードレジスタREG0R~REG3Rは、それぞれセンスアンプSA0~SA3で検出されたデータを一時的に保持する。最初のリードコマンドRを受け取るとt13、例えば、メモリセルアレイMCA0のリードレジスタREG0R~REG3Rが、データを第2のマルチプレクサMUX2を介してデータ線DQへ連続的に出力するt16~t16a。次に、リードコマンドRを受け取るとt14a、例えば、メモリセルアレイMCA1のリードレジスタREG0R~REG3Rが、データを第2のマルチプレクサMUX2を介してデータ線DQへ連続的に出力するt16a~t16b。次に、リードコマンドRを受け取るとt15a、例えば、メモリセルアレイMCA2のリードレジスタREG0R~REG3Rが、データを第2のマルチプレクサMUX2を介してデータ線DQへ連続的に出力するt16b~t17。リードレジスタREG0R~REG3Rは、センスアンプSA0~SA3が次のデータを検出するまでに~t15b、保持されたデータを出力すればよい。逆に、センスアンプSA0~SA3は、リードレジスタREG0R~REG3Rが保持されたデータを出力するまでに~t15b、次のデータを検出すればよい。最初のリードコマンドRを受け取った後、プリチャージコマンドを受けることなしに、続けてアクティブコマンドA1を受け取るt14。このとき、例えば、ワード線WL1が選択される。ワード線WL1が活性化されるとt15、センスアンプSA0~SA3は、プリアクティブコマンドPAで決定されたビット線BLからそれぞれデータを検出するt15~t15b。そして、データの検出が終了するとt15b、リードレジスタREG0R~REG3Rが活性化されt15b、リードレジスタREG0R~REG3Rは、それぞれセンスアンプSA0~SA3で検出されたデータを一時的に保持する。リードコマンドRを受け取るとt16、t16a、t16b、メモリセルアレイMCA0~MCA2のそれぞれのリードレジスタREG0R~REG3Rは、データを第2のマルチプレクサMUX2を介してデータ線DQへ連続的に出力するt17~。このときも、リードレジスタREG0R~REG3Rは、センスアンプSA0~SA3が次のデータを検出するまでに、保持されたデータを出力すればよい。逆に、センスアンプSA0~SA3は、リードレジスタREG0R~REG3Rが保持されたデータを出力するまでに、次のデータを検出すればよい。その後、アクティブコマンドAiとリードコマンドRとを繰り返し受け取ることによって、MRAMは、カラムブロックCBi内の全メモリセルMCのデータをバーストリードすることができる。さらに、次のプリアクティブコマンドPAに基づいて他のビット線BLを選択して上記の読出し動作を実行する。これを繰り返すことによって、本実施形態によるMRAMは、メモリセルアレイの全メモリセルのデータをビット線BLごとにバーストリードすることができる。図10は、第3の実施形態によるMRAMの書込み動作の一例を示すタイミング図である。第3の実施形態の書込み動作は、図7に示す書込み動作にライトレジスタREGiWおよびREGjWの動作を付加したものである。ライトレジスタREGiWおよびREGjWは、互いに異なるメモリバンクMB0,MB10に設けられたレジスタである。第3の実施形態の書込み動作は、第2の実施形態におけるそれと同様に、或るメモリバンクMB0のワード線WLを活性化させてデータを書き込んだ後、他のメモリバンクMB10のワード線WLを活性化させてデータを書き込む。従って、駆動するワード線WLを変更する度に、データを一時的に保持するライトレジスタREGiWREGjWを変更すればよい。以下、上位ロウアドレスS0、S1、ドライバ選択信号S2~S5、バンク選択信号S6として書込み動作をより詳細に説明する。MRAMがプリアクティブコマンドPA0を受けるとt10、ビット線選択信号S0、S1、バンク選択信号S6によってデータを書き込む第1のメモリバンクMB0とセンスアンプSA0~SA3またはライトドライバWD0~WD3に接続されるビット線BLとがそれぞれ選択される。ワード線WLを選択するアクティブコマンドA0を受け取るとt11、例えば、ワード線WL0が選択されるt12。この時点では、まだライトコマンドWを受け取っていないので、図9の読出し動作と同様に動作する。t13において、書込み動作を示すライトコマンドWを受け取ると、MRAMは、書込み動作を実行することを認識する。従って、MRAMは、データ線DQから入力される書込みデータを待ち、かつ、選択ワード線WL0を活性化させるt17。データ線DQから書込みデータを受け取るとt15、第4のマルチプレクサMUX4は、カラムアドレスS2~S5に従って選択されたライトレジスタREG0W~REG3Wへその書込みデータをパラレルに振り分ける。例えば、メモリセルアレイMCA0が選択されると、メモリセルアレイMCA0に対応する第1のメモリバンクMB0のライトレジスタREG0W~REG3Wが活性化されt16a、ライトレジスタREG0W~REG3Wは、第4のマルチプレクサMUX4からの書込みデータを一時的に保持する。メモリセルアレイMCA0に対応するライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ライトレジスタREG0W~REG3Wに保持された書込みデータを、ビット線選択信号S0~S2によって選択されたビット線BL例えば、BL0、BL4、BL8、BL12と選択ワード線WL0とに接続されたメモリセルMCへ連続的に書き込む。次に、ライトコマンドWを受け取るとt15、例えば、メモリセルアレイMCA1が選択される。メモリセルアレイMCA1に対応するライトレジスタREG0W~REG3Wは、第4のマルチプレクサMUX4からの書込みデータを一時的に保持する。メモリセルアレイMCA1のライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ライトレジスタREG0W~REG3Wに保持された書込みデータを、ビット線選択信号S0~S2によって選択されたビット線BL例えば、BL16、BL20、BL24、BL28と選択ワード線WL0とに接続されたメモリセルMCへ連続的に書き込む。次に、ライトコマンドWを受け取るとt16a、例えば、メモリセルアレイMCA2が選択される。メモリセルアレイMCA2に対応するライトレジスタREG0W~REG3Wは、第4のマルチプレクサMUX4からの書込みデータを一時的に保持する。メモリセルアレイMCA2のライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ライトレジスタREG0W~REG3Wに保持された書込みデータを、ビット線選択信号S0~S2によって選択されたビット線BL例えば、BL32、BL36、BL40、BL44と選択ワード線WL0とに接続されたメモリセルMCへ連続的に書き込む。MRAMがプリアクティブコマンドPA10を受けるとt12a、バンク選択信号S6によってデータを書き込む第2のメモリバンクMB10が選択される。それとともに、該第2のメモリバンクMB10において、センスアンプSA0~SA3またはライトドライバWD0~WD3に接続されるビット線BLとがそれぞれ決定される。アクティブコマンドA10を受け取ることによってt14、例えば、ワード線WL10が選択されるt16。ここで、ワード線WL0およびワード線WL10はそれぞれ異なるメモリバンクMB0,MB10に属するため、ワード線WL0の活性化のタイミングとワード線WL10の活性化のタイミングは、重複しても構わない。t18において、アクティブコンタクトA10に伴うライトコマンドWを受け取ると、MRAMは、書込み動作を実行することを認識する。従って、MRAMは、データ線DQから入力される書込みデータを待ち、かつ、選択ワード線WL10を活性化させるt20。データ線DQから書込みデータを受け取るとt19、第4のマルチプレクサMUX4はその書込みデータを、カラムアドレスS2~S5に従って選択されたライトレジスタREG0W~REG3Wにパラレルに振り分ける。例えば、セル構成100aが選択されると、メモリセルアレイMCA0内のライトレジスタREG0W~REG3Wが活性化されt19a、ライトレジスタREG0W~REG3Wは、第4のマルチプレクサMUX4からの書込みデータを一時的に保持する。メモリセルアレイMCA0のライトドライバWD0~WD3は、第3のマルチプレクサMUX3を介して、ライトレジスタREG0W~REG3Wに保持された書込みデータを、ビット線選択信号S0、S1によって決定されたビット線BL例えば、BL0、BL4、BL8、BL12と選択ワード線WL1とに接続されたメモリセルMCへ書き込む。その後、2つのライトコマンドWを受け取ることによって、MRAMは、第2のメモリバンクMB10内のメモリセルアレイMCA1,MCA2へデータをバーストライトすることができる。このようにして、アクティブコマンドAiと3つのライトコマンドWとを繰り返し受け取ることによって、MRAMは、第2のメモリブロックMB10においてもメモリセルアレイMCA0~MCA2内のカラムブロックCBi内のメモリセルMCへデータをバーストライトすることができる。尚、データ線DQを共有するメモリバンクMB0、MB10の個数は特に限定しない。プリアクティブコマンドPAi、アクティブコマンドAiおよびライトコマンドWを繰り返し受け取ることによって、MRAMは、互いに異なるメモリバンクMB0、MB10を交互あるいは順番に選択しながら、複数のメモリバンクMB0,MB10の全てのカラムブロックCBiへデータをバーストライトすることができる。さらに、プリアクティブコマンドPAを変更することによって他のビット線BLを選択して上記の書込み動作を実行する。これを繰り返すことによって、本実施形態によるMRAMは、メモリセルアレイのメモリセルへデータをバーストライトすることができる。尚、上記第3の実施形態は、読出し動作において、同一メモリバンクMB0内のワード線WLを連続的に駆動することによってバーストリードを実現している。しかし、第2の実施形態は、読出し動作において、図10を参照して説明した書込み動作と同様に、データ線DQを共有する複数のメモリバンクMB0、MB10を交互にあるいは順番に選択しながらデータを連続的に出力してもよい。第3の実施形態によれば、リードレジスタREGiRおよびライトレジスタREGiWが一旦データを保持することによってバーストリード動作およびバーストライト動作をより確実にすることができる。センスアンプSAは、第2のマルチプレクサMUX2のデータ伝送中に次のデータを検出できるので、センスアンプSAiによるセンス動作のタイミングの自由度が大きくなる。また、ライトレジスタREGiWは、データ書込み中に次のデータを保持しているので、ライトドライバWDiによる書込み動作のタイミングの自由度が大きくなる。第3の実施形態は、LPDDR2-NVLの規格に準拠するので、さらに、第2の実施形態と同様の効果を得ることができる。"