各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報をアドレス単位で読み出して、2次元の画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画装置であって、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出す第1の読み出し部と、前記第1の読み出し部によって読み出された前記画像情報における1行分の第1のデータ列を、指定されたビット数だけシフトして第2のデータ列を生成するシフト演算部と、前記画像表示用メモリの書き込み開始位置にすでに記憶されている第3のデータ列を読み出す第2の読み出し部と、前記シフト演算部でシフトされた前記第2のデータ列と、前記第2の読み出し部で読み出された第3のデータ列とを用いて所定の演算を行って、第4のデータ列を生成する演算部と、前記演算部で生成された前記第4のデータ列を、前記画像表示用メモリの書き込み開始位置から前記アドレス単位で横方向に順次書き込んでいく書き込み部と、前記書き込み部による前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新部と、を備える描画装置。前記演算部は、前記第3のデータ列における前記第1のデータ列と重なる部分の値をゼロクリアすることにより、第5のデータ列を生成し、前記第2のデータ列と、前記第5のデータ列との論理和をとることにより得られるデータ列を、前記第4のデータ列として生成する、請求項1に記載の描画装置。前記演算部は、前記第2のデータ列と、前記第3のデータ列との論理和をとることにより得られるデータ列を、前記第4のデータ列として生成する、請求項1に記載の描画装置。前記演算部は、前記第2のデータ列と、前記第3のデータ列との排他的論理和をとることにより得られるデータ列を、前記第4のデータ列として生成する、請求項1に記載の描画装置。各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報をアドレス単位で読み出して、2次元の画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画方法であって、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出す第1の読み出し工程と、前記第1の読み出し工程において読み出された前記画像情報における1行分の第1のデータ列を、指定されたビット数だけシフトして第2のデータ列を生成するシフト演算工程と、前記画像表示用メモリの書き込み開始位置にすでに記憶されている第3のデータ列を読み出す第2の読み出し工程と、前記シフト演算工程でシフトされた前記第2のデータ列と、前記第2の読み出し工程で読み出された第3のデータ列とを用いて所定の演算を行って、第4のデータ列を生成する演算工程と、前記演算工程で生成された前記第4のデータ列を、前記画像表示用メモリの書き込み開始位置から前記アドレス単位で横方向に順次書き込んでいく書き込み工程と、前記書き込み工程における前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新工程と、を含む描画方法。フルドット液晶の表示画面において文字などの2次元画像を表示する際には、ROMReadOnlyMemoryから文字等のビットマップ画像がVRAMVideoRandomAccessMemoryに転送される。その転送は、アドレス単位例えば8ビット単位で行われる。このため、文字などの画像は、VRAM上に8ビット間隔でしか配置することができず、これにより、表示の自由度が制限されてしまうという不都合があった。また、シフト演算等を行って8ビット間隔の中間位置で文字などの画像を表示させようとすると、すでに表示されていた別の画像の一部が消失してしまうという不都合もあった。本発明は、上記実情に鑑みてなされたもので、フルドット液晶の表示画面の表示の自由度を向上させることができる描画装置及び描画方法を提供することを目的とする。上記目的を達成するために、この発明に係る描画装置は、各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報をアドレス単位で読み出して、2次元の画像表示用メモリの所定の領域に書き込むことにより、画像情報に基づく画像を表示する。この描画装置において、第1の読み出し部は、記憶媒体に記憶された画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出す。シフト演算部は、第1の読み出し部によって読み出された画像情報における1行分の第1のデータ列を指定されたビット数だけシフトして第2のデータ列を生成する。第2の読み出し部は、画像表示用メモリの書き込み開始位置にすでに記憶されている第3のデータ列を読み出す。演算部は、シフト演算部でシフトされた第2のデータ列と、第2の読み出し部から読み出された第3のデータ列とを用いて所定の演算を行って、第4のデータ列を生成する。書き込み部は、演算部で生成された第4のデータ列を、画像表示用メモリの書き込み開始位置からアドレス単位で横方向に順次書き込んでいく。書き込み位置更新部は、書き込み部による各行のデータ列の書き込みが完了する度に、画像表示用メモリにおける書き込み開始位置を、次の行の同じ列の位置に更新する。この発明によれば、記憶媒体から読み出した各行の画像データを指定されたビット数だけシフトさせて、すでに表示されていた周辺の画像と合成して表示することができるので、任意の位置で文字を表示させることができるうえ、すでに表示されていた周辺の画像の消失も防止することができる。この結果、フルドット液晶の表示画面の表示の自由度を向上させることができる。この発明の実施の形態について、図面を参照して詳細に説明する。この発明の実施の形態に係る描画装置について説明する。まず、図1を参照して、この実施の形態に係る描画装置100の構成について説明する。この描画装置100は、例えば、図示しない空気調和装置のリモートコントローラである。図1に示すように、描画装置100は、マイクロコンピュータ1、表示部2及びコンパニオンチップ3を備える。マイクロコンピュータ1は、CPU10、ROM11、RAMRandomAccessMemory12、DMAコントローラ13A、13B、13C、13D、13E、外部インターフェイスI/F14、VRAM15及び操作入力インターフェイスI/F16を備える。これらはバス17を介して互いにデータ送受信可能に接続されている。プロセッサとしてのCPU10は、描画装置100全体を統括制御する。また、CPU10は、描画装置リモートコントローラ100だけでなく、空気調和装置全体を統括制御するものであってもよい。また、CPU10は、複数の空気調和装置に跨る協調動作を行うものであってもよい。記憶媒体としてのROM11には、表示される複数の画像データが記憶されている。このような画像データには、文字や図形などの画像データが含まれている。図2Aには、このような画像の一例として、文字Dのビットマップ画像が示されている。このビットマップ画像は、16ビット×16ビットである。1バイトを8ビットとすると、ビットマップ画像は、合計32バイトのデータである。ここで、ビットマップ画像の最上行の左側8ビットをまとめてデータD1とし、最上行の右側8ビットをデータD2とする。また、次の行の左側8ビットをまとめてデータD3とし、その行の右側8ビットをデータD4とする。同様にして、各行の左側8ビットと右側8ビットとをそれぞれまとめていくと、ビットマップ画像の最下行の右側8ビットは、データD32となる。このビットマップ画像のデータは、ROM11に、図2Bのようにして記憶されている。図2Bに示すように、図2Aのビットマップ画像の最上行の左側8ビットのデータD1は、アドレスA1に格納されている。その次のアドレスA2には、データD2が格納されている。同様に、アドレスA3には、次の行の左側8ビットのデータD3が格納され、アドレスA4には、右側8ビットのデータD4が格納されている。そして、最後のアドレスA32には、最下行の右側8ビットのデータD32が格納されている。このように、ROM11には、表示されるべき文字等の画像の各行のデータ列が順番に連結された状態で、アドレス順に記憶されている。RAM12には、CPU10で用いられるデータ等が必要に応じて書き込まれる。DMAコントローラ13A、13B、13C、13D、13Eは、CPU10とは独立してデータ転送を行う。図3には、DMAコントローラ13Aの構成が示されている。図3に示すように、DMAコントローラ13Aは、制御部20、読み出し開始アドレスレジスタ21、書き込み開始アドレスレジスタ22及び転送回数レジスタ23を備えている。制御部20は、バス17を介して転送元から転送先にデータを転送する。読み出し開始アドレスレジスタ21には、転送元における読み出し開始アドレスが設定される。書き込み開始アドレスレジスタ22には、転送先における書き込み開始アドレスが設定される。転送回数レジスタ23には、DMA転送を行う回数が設定される。1回の転送につき転送されるデータサイズは1バイトであるため、例えば32バイトのデータを転送する際の転送回数は32回となる。制御部20は、読み出し開始アドレスレジスタ21に設定された読み出し開始アドレスからデータをアドレス単位1バイトで読み取っていく。制御部20は、読み取ったデータを、書き込み開始アドレスレジスタ21に設定された書き込み開始アドレスから順次書き込むことにより、転送元から転送先へデータをDMA転送する。DMA転送は、転送回数レジスタ23に格納された転送回数で終了する。DMAコントローラ13B、13C、13D、13Eの構成も、図3に示すDMAコントローラ13Aの構成と同じである。なお、以下では、読み出し開始アドレスレジスタ21、書き込み開始アドレスレジスタ22及び転送回数レジスタ23をまとめてレジスタ群とも呼ぶ。DMAコントローラ13A、13B、13C、13D、13Eは、3つの転送モードでのデータ転送が可能である。図4Aには、第1の転送モードが模式的に示されている。図4Aに示すように、第1の転送モードは、転送元のアドレス及び転送先のアドレスを両方1バイト書き込む度にシフトさせていく転送モードである。この第1の転送モードによれば、転送元のデータは転送先にそのままコピーされる。図4Bには、第2の転送モードが模式的に示されている。図4Bに示すように、第2の転送モードは、転送先のアドレスを固定する転送モードである。この第2の転送モードによれば、転送元のデータは、転送先の同じアドレス書き込み開始アドレスに上書きされる。図4Cには、第3の転送モードが模式的に示されている。図4Cに示すように、第3の転送モードは、転送元のアドレスを固定する転送モードである。この第3の転送モードによれば、読み出し開始アドレスに書き込まれた転送元のデータが、書き込み開始アドレスから、転送先の複数のアドレスに転送回数に応じたバイト数だけ書き込まれる。この実施の形態では、DMAコントローラ13Aが第2の転送モードで動作する。DMAコントローラ13Bは第3の転送モードで動作する。DMAコントローラ13C、13D、13Eは、第1の転送モードで動作する。外部I/F14は、外部の機器とのデータ送受信を行うための通信インターフェイスである。外部I/F14には、コンパニオンチップ3が接続されている。これにより、コンパニオンチップ3は、CPU10、ROM11、RAM12、DMAコントローラ13A、13B、13C、13D、13E、外部I/F14及びVRAM15とデータ送受信が可能である。VRAM15は、2次元の画像表示用メモリである。図5には、VRAM15のメモリマップが模式的に示されている。図5に示すように、VRAM15におけるアドレスの方向は、列方向横方向となっている。最小のアドレスは、VRAM15の左上端となっており、最大のアドレスは、右下端となっている。仮に、VRAM15の特定の位置Pを基準に、画像データ4を書き込もうとする場合には、特定の位置Pに対応するアドレスから画像データ4を書き込んでいくようになる。この際、画像データ4における次の行のデータ列を書き込む場合には、転送先のアドレスを、次の行の書き込み開始アドレスと同列のアドレスに更新するか、オフセットを加算する必要がある。操作入力インターフェイス16は、ユーザによって操作されるボタン等の操作入力部を有するマンマシンインターフェイスである。表示部2は、フルドット液晶の表示画面を有する。この表示画面のサイズは、例えば、縦が120乃至240ドットで、横が250乃至320ドットとなっている。VRAM15に、画像データが書き込まれると、この表示画面には、その画像データに基づく画像が表示される。図6には、表示部2に表示された画面の一例が示されている。なお、表示画面上には、タッチパネルが設けられていてもよい。図7には、コンパニオンチップ3の詳細な構成が示されている。図7に示すように、コンパニオンチップ3は、バッファ30と、シフト演算部31と、バッファ32と、制御部33と、バッファ34と、レジスタデータメモリRDM35、36とを備える。バッファ30は、例えば1バイトのデータ列第1のデータ列を保持可能なメモリである。シフト演算部31は、バッファ30に格納されたデータ列第1のデータ列を、CPU10により指定されたビット数だけシフトして、2バイトのデータ第2のデータ列として格納する。一方、バッファ32には、VRAM15の書き込み開始位置にすでに記憶されている2バイトのデータ列第3のデータ列が格納される。制御部33は、CPU10からの指示に従って、DMA転送を制御する。さらに、制御部33は、シフト演算部31でシフトされた2バイトのデータ列第2のデータ列と、バッファ32に読み出された2バイトのデータ列第3のデータ列とを用いて、所定の演算を行って、それらを合成したデータ列第4のデータ列を生成する。バッファ34には、制御部33で生成されたデータ列第4のデータ列が格納される。制御部33は、バッファ34に記憶されたデータ列をVRAM15に書き込む。レジスタデータメモリ35は、DMAコントローラ13Dの読み出し開始アドレスレジスタ21、書き込み開始アドレスレジスタ22及び転送回数レジスタ23に設定されるデータを記憶するメモリである。レジスタデータメモリ36は、DMAコントローラ13Bの読み出し開始アドレスレジスタ21、書き込み開始アドレスレジスタ22及び転送回数レジスタ23に設定されるデータを記憶するメモリである。コンパニオンチップ3の構成についてさらに詳細に説明する。バッファ30には、ROM11から1バイト分の画像データがDMA転送される。このDMA転送は、DMAコントローラ13Aによって実行される。このDMA転送に先立って、CPU10は、DMAコントローラ13Aのレジスタ群の設定を行う。この設定により、DMAコントローラ13Aの読み出し開始アドレスレジスタ21には、ROM11の画像データの先頭アドレスが設定される。また、書き込み開始アドレスレジスタ22には、コンパニオンチップ3のバッファ30のアドレスが設定される。また、転送回数レジスタ23には、画像情報全体のバイト数すなわち画像データ全体の転送に必要な転送回数が設定される。コンパニオンチップ3の制御部33は、DMAコントローラ13Aの制御部20に対して制御信号を出力する。制御部33が、DMA転送開始の制御信号を出力すると、DMAコントローラ13Aの制御部20は、ROM11からバッファ30へのDMA転送を開始する。一方、バッファ32には、VRAM15の書き込み開始アドレスから2バイト分の画像データがDMA転送される。このDMA転送は、DMAコントローラ13Dによって実行される。このDMA転送に先立って、DMAコントローラ13Dのレジスタ群の設定が行われる。この設定により、DMAコントローラ13Dの読み出し開始アドレスレジスタ21には、VRAM15の書き込み開始アドレスが設定される。また、書き込み開始アドレスレジスタ22には、バッファ32のアドレスが設定される。また、転送回数レジスタ23には、1行分のデータ列のバイト数にもう1バイト加算したバイト数ここでは2バイトが設定される。これらのレジスタ設定は、以下のようにして行われる。描画装置100では、DMAコントローラ13Dのレジスタ群への設定のためにDMAコントローラ13Eが設けられている。DMAコントローラ13Eにより、DMAコントローラ13Dのレジスタ群に設定されるデータは、コンパニオンチップ3のレジスタデータメモリ35から、DMAコントローラ13Dのレジスタ群へDMA転送される。まず、CPU10は、DMAコントローラ13Eのレジスタ設定を行う。DMAコントローラ13Eの読み出し開始アドレスレジスタ21には、コンパニオンチップ3のレジスタデータメモリ35のアドレスが設定される。また、書き込み開始アドレスレジスタ22には、DMAコントローラ13Dのレジスタ群のアドレスが設定される。また、転送回数レジスタ23には、レジスタ群のバイト数が設定される。CPU10は、コンパニオンチップ3の制御部33に対して、ROM11から読み出す画像情報における縦横のバイト数や、VRAM15へその画像を描画する位置VRAM15上の書き込み開始アドレスを出力する。制御部33は、VRAM15上の書き込み開始アドレスと、バッファ32のアドレスと、2バイトとを、レジスタデータメモリ35に設定する。制御部33は、DMAコントローラ13Eの制御部20にDMA転送開始の制御信号を出力する。すると、DMAコントローラ13Eの制御の下で、コンパニオンチップ3のレジスタデータメモリ35に含まれるデータが、DMAコントローラ13Dのレジスタ群にDMA転送される。この結果、上述のように、DMAコントローラ13Dの読み出し開始アドレスレジスタ21には、VRAM15の書き込み開始アドレスが設定される。また、書き込み開始アドレスレジスタ22には、コンパニオンチップ3のバッファ32のアドレスが設定される。また、転送回数レジスタ23にはバッファ32のバイト数2が設定される。図8Aに示すように、バッファ30に読み込まれたデータ列をデータ列B1とする。データ列B1がシフト演算部31でシフトされたデータ列を含む2バイトのデータ列をデータ列B2とする。また、バッファ32に読み込まれた2バイトのデータ列をデータ列B3とする。データ列B2、B3は、制御部33に入力される。制御部33は、まず、データ列B3におけるデータ列B1に対応する部分の値をゼロクリアしてデータ列B5を生成する。さらに、制御部33は、データ列B2と、データ列B5との論理和を、データ列B4として生成する。このデータ列B4は、バッファ34に出力される。バッファ34にDMA転送された1バイト分の画像データは、VRAM15へDMA転送される。このDMA転送は、DMAコントローラ13Bによって実行される。DMA転送に先立って、DMAコントローラ13Bのレジスタ群の設定が行われる。この設定により、DMAコントローラ13Bの読み出し開始アドレスレジスタ21には、コンパニオンチップ3のバッファ34のアドレスが設定される。また、書き込み開始アドレスレジスタ22には、VRAM15の書き込み開始アドレスが設定される。また、転送回数レジスタ23には、画像情報の各行のデータ列の長さに対応するバイト数にもう1バイト加算したバイト数例えば2が設定される。これらのレジスタ設定は、以下のようにして行われる。描画装置100では、DMAコントローラ13Bのレジスタ群への設定のためにDMAコントローラ13Cが設けられている。DMAコントローラ13Cにより、DMAコントローラ13Bのレジスタ群に設定されるデータは、コンパニオンチップ3のレジスタデータメモリ36から、DMAコントローラ13Bのレジスタ群へDMA転送される。まず、CPU10は、DMAコントローラ13Cのレジスタ設定を行う。DMAコントローラ13Cの読み出し開始アドレスレジスタ21には、コンパニオンチップ3のレジスタデータメモリ36のアドレスが設定され、書き込み開始アドレスレジスタ22には、DMAコントローラ13Bのレジスタ群のアドレスが設定され、転送回数レジスタ23には、レジスタ群のバイト数が設定される。続いて、CPU10は、コンパニオンチップ3の制御部33に対して、ROM11から読み出す画像データの縦横のバイト数や、VRAM15へその画像を描画する位置VRAM15上の書き込み開始アドレスを出力する。制御部33は、バッファ30のアドレスと、VRAM15上の書き込み開始アドレスと、1行のデータ列のバイト数に1バイト加算したバイト数転送回数を、レジスタデータメモリ36に設定する。制御部33は、DMAコントローラ13Cの制御部20にDMA転送開始の制御信号を出力する。すると、DMAコントローラ13Cの制御の下で、コンパニオンチップ3のレジスタデータメモリ36に含まれるデータが、DMAコントローラ13Bのレジスタ群にDMA転送される。この結果、上述のように、DMAコントローラ13Bの読み出し開始アドレスレジスタ21には、コンパニオンチップ3のバッファ34のアドレスが設定され、書き込み開始アドレスレジスタ22には、VRAM15の書き込み開始アドレスが設定され、転送回数レジスタ23には、画像情報の各行のデータ列のバイト数に1バイト加算したバイト数転送回数が設定される。コンパニオンチップ3の制御部33は、ROM11から読み出す画像データの1行のデータ列のバイト数に1バイト加算したバイト数に基づいて、DMAコントローラ13Bによる画像データの各行のデータ列のVRAM15への書き込みが完了したか否かを判定している。書き込みが完了したと判定された場合、制御部33は、レジスタデータメモリ36の書き込み開始アドレスに対応する領域に、次の行の書き込み開始アドレスと同じ列のアドレスを設定する。続いて、制御部33は、DMAコントローラ13Cに、DMA転送開始の制御信号を出力する。これを受けて、DMAコントローラ13Cは、レジスタデータメモリ36のデータを、DMAコントローラ13BにDMA転送する。この結果、DMAコントローラ13Bの書き込み開始アドレスレジスタ21に設定されたアドレスは、次の行で書き込み開始アドレスと同列のアドレスに更新される。次からのデータ転送において、バッファ34からVRAM15へのデータ転送は、更新された書き込み開始アドレスから再開される。次に、この実施の形態に係る描画装置100の動作について、図9のシーケンス図を参照して説明する。図9には、CPU10が、ある文字の画像を表示部2の表示画面の所定の位置に表示させる場合の処理シーケンスが示されている。ここでは、横の幅が8ビットの文字の画像データを表示部2の表示画面に表示させる場合について説明する。なお、図9において、A、B、C、D、Eは、それぞれ、DMAコントローラ13A、13B、13C、13D、13Eを指す。また、CCは、コンパニオンチップ3を指す。まず、CPU10は、DMAコントローラ13Aのレジスタ設定を行うステップS1。これにより、ROM11からコンパニオンチップ3のバッファ30へのDMA転送が可能な状態となる。続いて、CPU10は、DMAコントローラ13Cのレジスタ設定を行うステップS2。これにより、コンパニオンチップ3のレジスタデータメモリ36からDMAコントローラ13Bのレジスタ群へのDMA転送が可能な状態となる。続いて、CPU10は、DMAコントローラ13Eのレジスタ設定を行うステップS3。これにより、コンパニオンチップ3のレジスタデータメモリ35からDMAコントローラ13Dのレジスタ群へのDMA転送が可能な状態となる。続いて、CPU10は、コンパニオンチップ3の制御部33に、表示する画像データの縦横のバイト数や、VRAM15の書き込み開始アドレス左上のアドレス、画像データをシフトするシフト数などを含む描画命令を送信するステップS4。この描画命令を受けて、コンパニオンチップ3の制御部33は、レジスタデータメモリ36に、バッファ34のアドレスと、VRAM15の書き込みアドレスと、転送回数2バイトとを設定する。続いて、コンパニオンチップ3は、DMAコントローラ13EにDMA転送開始の制御信号を出力するステップS10。これにより、コンパニオンチップ3のレジスタデータメモリ35からDMAコントローラ13Dのレジスタ群へのDMA転送が行われるステップS11。これにより、VRAM15からバッファ32へのDMA転送が可能となる。続いて、コンパニオンチップ3は、DMAコントローラ13CにDMA転送開始の制御信号を出力するステップS12。これにより、コンパニオンチップ3のレジスタデータメモリ36からDMAコントローラ13Bのレジスタ群へのDMA転送が行われるステップS13。これにより、バッファ34からVRAM15へのDMA転送が可能となる。続いて、コンパニオンチップ3は、DMAコントローラ13AにDMA転送開始の制御信号を出力するステップS14。これにより、ROM11の画像データの先頭アドレスの1バイト分のデータが、コンパニオンチップ3のバッファ30に転送されるステップS15。この後、コンパニオンチップ3では、図8Aに示すように、シフト演算部31では、バッファ30に読み込まれたデータ列が格納され、CPU10によって指定されたシフト数だけシフトされる。続いて、コンパニオンチップ3は、DMAコントローラ13DにDMA転送開始の制御信号を出力するステップS16。これにより、VRAM15の書き込み開始アドレスからの2バイト分のデータが、コンパニオンチップ3のバッファ32に転送されるステップS17。シフト演算部31でシフトされたデータ列と、バッファ32に読み込まれたデータ列は、制御部33に入力され、図8Aに示すように、論理演算される。この論理演算により、両データ列の合成データ列が生成される。この合成データ列は、バッファ34に書き込まれる。続いて、コンパニオンチップ3の制御部33は、DMAコントローラ13CにDMA転送開始の制御信号を出力するステップS18。すると、バッファ34に書き込まれた2バイトのデータ列が、VRAM15の書き込み開始アドレスに転送されるステップS19。これらステップS10乃至S19の処理が1行目の書き込み処理である。制御部33は、この時点で、1行目の書き込みが終了したことを検出すると、上述した1行目の書き込み処理と同様に、2行目の書き込み処理を行うステップS20乃至ステップ29。さらに、2行目の書き込み処理と同様にして、3行目乃至8行目の書き込み処理が行われる。8行目の書き込みが完了すると、制御部31は、CPU10に完了通知の信号を出力するステップS30。これにより、図8Bに示すように、8ビット間隔ではない任意の位置に文字の画像データがVRAM15に書き込まれ、表示部2の表示画面に、その画像データに基づく画像文字Bが表示される。また、VRAM15の周辺の画像については、読み込んで文字Bと合成してから、VRAMに再び書き込んでいるので文字Bが表示されても、その両端においてすでに表示されていた画像が消失することはない。以上詳細に説明したように、この実施の形態によれば、ROM11から読み出した各行の画像データを任意のビット数だけシフトさせて表示することができる。このため、任意の位置で画像データに基づく画像を表示させることができる。また、VRAM15から読み込んだ画像データとの論理演算により、最終的な画像データを生成するので、すでに表示されていた周辺の画像も防止することができる。この結果、フルドット液晶の表示画面の表示の自由度を向上させることができる。なお、この実施の形態では、新たに表示する画像により、VRAM15にすでに保持されている画像が消失しないような処理を行う描画装置100について説明した。しかしながら、制御部33で実行される演算処理はこれには限られず、表示させる画像に様々な表示エフェクトをかけることが可能となる。例えば、図10Aに示すように、表示する画像データをシフトしたデータ列B2と、VRAM15から読み込んだデータ列B3との論理和をとることにより得られるデータ列B4を、バッファ34に出力するようにしてもよい。このようにして得られるデータ列B4により表示される画像は、図10Bに示すように、ROM11から読み込まれた画像に対して、VRAM15にすで保持されている画像が透過したような画像となる。また、図11Aに示すように、表示する画像データをシフトしたデータ列B2と、VRAM15から読み込んだデータ列B3との排他的論理和をとることにより得られるデータ列B4を、バッファ34に出力するようにしてもよい。このようにして得られるデータ列B4により表示される画像は、図11Bに示すように、VRAM15にすで保持されている画像と、ROM11から読み込まれた画像とが合成された画像の反転画像となる。制御部33では、設定により、上述した3つの表示エフェクトのうち、いずれかを選択できるようにするのが望ましい。この実施の形態では、画像データの横のサイズを1バイトとしたが、本発明は、2バイト以上のサイズを有する画像データにも適用することができる。なお、バッファ30への転送元をROM11とはせず、RAM12とするようにしてもよい。なお、上記各実施の形態に係る描画装置100は、空気調和装置のリモートコントローラであったが、照明装置や他の電気機器のリモートコントローラであってもよい。この発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、この発明の範囲を限定するものではない。すなわち、この発明の範囲、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。本出願は、2010年11月1日に出願された、日本国特許出願2010-245707号に基づく。本明細書中に日本国特許出願2010-245707号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。