"外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、前記外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。前記制御回路は、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになったことを示す場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項1に記載のリセット信号生成回路。前記制御回路は、前記外部リセット検出回路の検出結果と、期待値と、が一致することを検出する一致検出回路と、前記一致検出回路の検出結果に応じた前記リセット信号を生成するゲーティング回路と、を有する請求項1又は2に記載のリセット信号生成回路。前記外部リセット検出回路は、クロック入力端子に固定信号が供給され、前記外部リセット信号がアクティブになったことに同期して第1論理値の検出信号を出力する第1フリップフロップを有し、前記制御回路は、前記第1フリップフロップが第1論理値とは異なる第2論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項1~3のいずれか一項に記載のリセット信号生成回路。前記制御回路は、前記第1フリップフロップが第1論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項4に記載のリセット信号生成回路。前記外部リセット検出回路は、クロック入力端子に固定信号が供給され、前記外部リセット信号がアクティブになったことに同期して第2論理値の検出信号を出力する第2フリップフロップをさらに有し、前記制御回路は、第2フリップフロップが第1論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項4に記載のリセット信号生成回路。前記制御回路は、前記第1フリップフロップが第1論理値の検出信号を出力し、かつ、前記第2フリップフロップが第2論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項6に記載のリセット信号生成回路。前記外部リセット検出回路は、前記第1フリップフロップを複数有し、前記制御回路は、前記複数の第1フリップフロップのうち一つでも第2論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項4に記載のリセット信号生成回路。前記制御回路は、前記複数の第1フリップフロップが何れも第1論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項8に記載のリセット信号生成回路。前記外部リセット検出回路は、前記第1フリップフロップを複数有し、前記第2フリップフロップを複数有し、前記制御回路は、前記複数の第1フリップフロップのうち一つでも第2論理値の検出信号を出力する場合、又は、前記複数の第2フリップフロップのうち一つでも第1論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項6に記載のリセット信号生成回路。前記制御回路は、前記複数の第1フリップフロップが何れも第1論理値の検出信号を出力し、かつ、前記複数の第2フリップフロップが何れも第2論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項10に記載のリセット信号生成回路。前記リセット信号を生成する請求項1~11のいずれか一項に記載のリセット信号生成回路と、前記リセット信号により初期化が制御されるリセット対象回路と、を備えた半導体集積回路。前記リセット対象回路は、非同期リセット式のフリップフロップであることを特徴とする請求項12に記載の半導体集積回路。前記リセット対象回路は、ヒューズの切断状態を制御する制御回路であることを特徴とする請求項12に記載の半導体集積回路。外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、リセット信号をアクティブにすることにより、リセット対象回路の出力を後段回路に伝達するのを停止させる制御回路と、を備えたリセット信号生成回路。前記制御回路は、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになったことを示す場合、前記リセット信号をインアクティブにすることにより、前記リセット対象回路の出力をそのまま前記後段回路に伝達させることを特徴とする請求項15に記載のリセット信号生成回路。前記リセット信号を生成する請求項15又は16に記載のリセット信号生成回路と、前記リセット対象回路と、を備えた半導体集積回路。前記リセット対象回路は、同期リセット式のフリップフロップであることを特徴とする請求項17に記載の半導体集積回路。前記リセット対象回路は、ヒューズの切断状態を制御する制御回路であることを特徴とする請求項17に記載の半導体集積回路。しかし、図7及び図8に示す関連する技術では、電源投入後に内部クロックが立ち上がってから、リセット対象回路であるフリップフロップに当該内部クロックが供給されるまでの期間、フリップフロップの出力が不安定になるという問題があった。本発明にかかるリセット信号生成回路は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、前記外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。また、本発明にかかるリセット信号生成回路は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、リセット信号をアクティブにすることにより、リセット対象回路の出力の後段回路への伝達を停止させる制御回路と、を備える。上述のような回路構成により、電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることができる。それにより、リセット対象回路の出力が不安定になることを抑制することができる。本発明により、電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることが可能なリセット信号生成回路を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素動作ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。実施の形態1図1は、本発明の実施の形態1にかかるリセット信号生成回路101の構成例を示す図である。本実施の形態にかかるリセット信号生成回路101は、電源投入後から外部リセット信号がアクティブになるまでの期間にリセット信号をアクティブにすることができる。それにより、本実施の形態にかかるリセット信号生成回路101は、リセット対象回路の出力が不安定になることを抑制することができる。リセット対象回路とは、例えば、フリップフロップや、Fuseヒューズの切断状態を制御する制御回路等である。図1に示すリセット信号生成回路101は、リセット対象回路107とともに半導体集積回路100に設けられている。リセット信号生成回路101は、外部からのリセット信号以下、単に外部リセット信号と称すに基づいて内部にてリセット信号を生成する回路である。ここで外部リセット信号とは、リセット信号生成回路101の外部から供給されるリセット信号のことであり、半導体集積回路100の外部から供給されるものであるか、半導体集積回路100の内部にて生成されたものであるかを問わない。リセット信号生成回路101は、外部リセット検出回路102と、一致検出回路103と、期待値格納部104と、ゲーティング回路106と、を有する。本実施の形態では、ゲーティング回路として論理積回路が用いられた場合を例に説明するが、同様の機能を有する他の回路に適宜変更可能である。以下では、ゲーティング回路106を単にAND回路106と称して説明する。なお、一致検出回路103と、期待値格納部104と、AND回路106と、によって制御回路が構成される。外部リセット検出回路102は、外部リセット信号が最初にアクティブになったことを検出する回路である。本実施の形態では、外部リセット信号は、Lレベルの場合にアクティブになり、Hレベルの場合にインアクティブになる。これは、リセット信号生成回路101によって生成されるリセット信号についても同様である。つまり、リセット対象回路107は、リセット信号がLレベルの場合に初期化され、リセット信号がHレベルの場合にクロック信号の立ち上がりに同期してデータ信号を取り込み出力する。例えば、外部リセット検出回路102は、電源投入後、外部リセット信号が最初にアクティブになる前は、検出結果としてHレベルの検出信号を出力する。そして、外部リセット検出回路102は、電源投入後、外部リセット信号が最初にアクティブになったこと検出すると、検出結果としてLレベルの検出信号を出力する。なお、外部リセット検出回路102は、外部リセット信号が最初にアクティブになったことを検出した後は、電源がオフするまでは、Lレベルの検出信号を出力し続ける。期待値格納部104は、外部リセット検出回路102の検出結果の期待値を格納する部である。例えば、期待値格納部104は、期待値として0即ちLレベルを格納している。一致検出回路103は、外部リセット検出回路102の検出結果と、期待値格納部104に格納された期待値と、が一致することを検出する回路である。例えば、外部リセット検出回路102の検出結果と、期待値格納部104に格納された期待値と、が一致しない場合、一致検出回路103は、Lレベルの検出結果を出力する。一方、外部リセット検出回路102の検出結果と、期待値格納部104に格納された期待値と、が一致する場合、一致検出回路103は、Hレベルの検出結果を出力する。ゲーティング回路として機能するAND回路106は、外部リセット信号と、一致検出回路103の検出結果と、の論理積をリセット信号として出力する。AND回路106では、一方の入力端子Aに外部リセット信号が供給され、他方の入力端子Bに一致検出回路103の検出結果が供給され、出力端子からこれらの論理積がリセット信号として出力される。例えば、電源投入後、外部リセット信号が最初にアクティブになる前は、外部リセット検出回路102の検出結果Hレベルと、期待値格納部104に格納された期待値Lレベルと、が一致しないため、一致検出回路103は、Lレベルの検出結果を出力する。それにより、AND回路106は、外部リセット信号に関わらずリセット信号をアクティブLレベルにする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、外部リセット検出回路102の検出結果Lレベルと、期待値格納部104に格納された期待値Lレベルと、が一致するため、一致検出回路103は、Hレベルの検出結果を出力する。それにより、AND回路106は、外部リセット信号をそのままリセット信号として出力する。このリセット信号は、リセット対象回路107のリセット端子に供給される。続いて、図1に示すリセット信号生成回路101の動作について、図2のタイミングチャートを用いて説明する。図2は、図1に示すリセット信号生成回路101の動作を示すタイミングチャートである。まず、電源投入直後時刻t0では、外部リセット検出回路102は、外部リセット信号が最初にアクティブになったことを検出していないため、Hレベルの検出信号を出力する。このとき、一致検出回路103は、外部リセット検出回路102の検出結果Hレベルと、期待値格納部104に格納された期待値Lレベルと、が一致しないため、Lレベルの検出結果図2における106.Bを出力する。そのため、AND回路106は、外部リセット信号図2における106.Aに関わらずリセット信号図2における106.YをアクティブLレベルにしている。このように、本実施の形態にかかるリセット信号生成回路101は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、リセット対象回路107の出力が不安定になることを抑制している。その後、外部リセット信号が最初にアクティブになると時刻t1、外部リセット検出回路102は、Lレベルの検出信号を出力する。このとき、一致検出回路103は、外部リセット検出回路102の検出結果Lレベルと、期待値格納部104に格納された期待値Lレベルと、が一致するため、Hレベルの検出結果図2における106.Bを出力する。そのため、AND回路106は、外部リセット信号図2における106.Aをそのままリセット信号図2における106.Yとして出力する。ここでは、外部リセット信号がLレベルを示すため、リセット信号もLレベルアクティブ状態を示している。その後は、一致検出回路103は、電源がオフするまで、Hレベルの検出結果図2における106.Bを出力し続ける時刻t1以降。そのため、AND回路106は、外部リセット信号をそのままリセット信号として出力し続ける。即ち、外部リセット信号がHレベルを示せばリセット信号もHレベルを示し、外部リセット信号がLレベルを示せばリセット信号もLレベルを示す。このように、本実施の形態にかかるリセット信号生成回路101は、外部リセット信号が最初にアクティブになった後は、外部リセット信号に応じたリセット信号を生成する。それにより、リセット対象回路107は、通常通り、外部リセット信号によってその初期化が制御されることとなる。このように、本実施の形態にかかるリセット信号生成回路101は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路101は、リセット対象回路107の出力が不安定になることを抑制することができる。実施の形態2図3は、本発明の実施の形態2にかかるリセット信号生成回路201の構成例を示す図である。図3に示すリセット信号生成回路201は、図1に示すリセット信号生成回路101の具体的構成例を示す図である。図3に示すリセット信号生成回路201は、リセット対象回路であるフリップフロップ207とともに、半導体集積回路200に設けられている。リセット信号生成回路201は、フリップフロップ第1フリップフロップ202と、否定論理和回路以下、単にNOR回路と称す203と、AND回路206と、を有する。以下の説明では、特に断りがない限り、フリップフロップは、非同期リセット式のフリップフロップであるものとする。フリップフロップ202は、図1における外部リセット検出回路102に対応する。NOR回路203は、図1における一致検出回路103に対応する。AND回路206は、図1におけるAND回路106に対応する。また、フリップフロップ207は、図1におけるリセット対象回路107に対応する。なお、図3の例では、電源から供給される接地電圧レベルLレベルの信号がそのまま期待値として用いられているため、特に期待値格納部は設けられていない。本実施の形態では、各フリップフロップ202,207は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、1/2の確率でHレベルの信号を出力し、1/2の確率でLレベルの信号を出力するものとする。本実施の形態では、リセット信号生成回路201が、一つのフリップフロップ207に対してリセット信号を供給する場合を例に説明するが、これに限られない。リセット信号生成回路201は、一つのフリップフロップに限られず、複数のフリップフロップに対してリセット信号を供給することも可能である。外部リセット検出回路として機能するフリップフロップ202では、データ入力端子D及びクロック入力端子CにそれぞれLレベルに固定された信号固定信号が供給され、リセット入力端子Rに外部リセット信号が供給され、データ出力端子Qから検出信号が出力される。フリップフロップ202は、上記したように、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、1/2の確率でHレベル第2論理値の検出信号を出力し、1/2の確率でLレベル第1論理値の検出信号を出力する。そして、フリップフロップ202は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、Lレベルの検出信号を出力する。なお、フリップフロップ202は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではLレベルの検出信号を出力し続ける。一致検出回路として機能するNOR回路203は、電源から期待値として供給されるLレベルの信号と、フリップフロップ202の出力と、の否定論理和を出力する。例えば、フリップフロップ202がHレベルの検出信号を出力した場合、NOR回路203は、フリップフロップ202の出力値と期待値とが一致しないため、Lレベルの信号を出力する。一方、フリップフロップ202がLレベルの検出信号を出力した場合、NOR回路203は、フリップフロップ202の出力値と期待値とが一致するため、Hレベルの信号を出力する。ゲーティング回路として機能するAND回路206は、外部リセット信号と、NOR回路203の出力と、の論理積をリセット信号として出力する。例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ202が1/2の確率でHレベルの検出信号を出力する場合、NOR回路203は、フリップフロップ202の検出結果Hレベルと期待値Lレベルとの否定論理和であるLレベルの信号を出力する。それにより、AND回路206は、外部リセット信号に関わらずリセット信号をアクティブLレベルにする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、NOR回路203は、フリップフロップ202の検出結果Lレベルと期待値Lレベルとの否定論理和であるHレベルの信号を出力する。それにより、AND回路206は、外部リセット信号をそのままリセット信号として出力する。つまり、図2に示すリセット信号生成回路201は、図1に示すリセット信号生成回路101の場合と同様の動作を行う。このリセット信号は、リセット対象回路であるフリップフロップ207のリセット端子に供給される。なお、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ202が1/2の確率でLレベルの検出信号を出力する場合、NOR回路203は、フリップフロップ202の検出結果Lレベルと期待値Lレベルとの否定論理和であるHレベルの信号を出力する。それにより、AND回路206は、外部リセット信号をそのままリセット信号として出力する。この場合には、リセット対象回路であるフリップフロップ207の出力が不安定Hレベルになる可能性がある。ここで、フリップフロップ207の出力が不安定Hレベルになるのは、フリップフロップ202が1/2の確率でLレベルの検出信号を出力し、かつ、フリップフロップ207自身が1/2の確率でHレベルの信号を出力する場合である。したがって、フリップフロップ207の出力が不安定Hレベルになる確率は、1/2×1/2=1/4である。一方、本実施の形態にかかるリセット信号生成回路201が設けられていない場合、フリップフロップ207の出力が不安定Hレベルになる確率は、1/2である。このように、本実施の形態にかかるリセット信号生成回路201は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路201は、リセット対象回路であるフリップフロップ207の出力が不安定になることを抑制することができる。図3に示すリセット信号生成回路201のその他の動作については、図1に示すリセット信号生成回路101の場合と同様であるため、その説明を省略する。実施の形態3図4は、本発明の実施の形態3にかかるリセット信号生成回路301の構成例を示す図である。図4に示すリセット信号生成回路301では、外部リセット検出回路が複数のフリップフロップによって構成されている。以下、具体的に説明する。図4に示すリセット信号生成回路301は、リセット対象回路であるフリップフロップ314とともに、半導体集積回路300に設けられている。リセット信号生成回路301は、フリップフロップ302~306と、論理和回路以下、単にOR回路と称す307,308,310と、否定論理積回路以下、単にNAND回路と称す309,311と、NOR回路312と、AND回路313と、を有する。フリップフロップ302~306によって外部リセット検出回路が構成される。OR回路307,308,310、NAND回路309,311及びNOR回路312によって一致検出回路103が構成される。また、フリップフロップ314は、図1におけるリセット対象回路107に対応する。なお、図4の例では、電源から供給される接地電圧レベルLレベルの信号及び電源電圧レベルHレベルの信号がそのまま期待値として用いられているため、特に期待値格納部は設けられていない。本実施の形態では、各フリップフロップ302~306,314は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、1/2の確率でHレベルの信号を出力し、1/2の確率でLレベルの信号を出力するものとする。まず、外部リセット検出回路を構成するフリップフロップ302~306について説明する。フリップフロップ302では、データ入力端子D及びクロック入力端子CにそれぞれLレベルに固定された信号が供給され、リセット入力端子Rに外部リセット信号が供給され、データ出力端子Qから検出信号が出力される。フリップフロップ303では、データ入力端子D及びクロック入力端子CにそれぞれLレベルに固定された信号が供給され、リセット入力端子Rに外部リセット信号が供給され、データ出力端子Qから検出信号が出力される。フリップフロップ304では、データ入力端子D及びクロック入力端子CにそれぞれLレベルに固定された信号が供給され、セット入力端子Sに外部リセット信号が供給され、データ出力端子Qから検出信号が出力される。フリップフロップ305では、データ入力端子D及びクロック入力端子CにそれぞれLレベルに固定された信号が供給され、リセット入力端子Rに外部リセット信号が供給され、データ出力端子Qから検出信号が出力される。フリップフロップ306では、データ入力端子D及びクロック入力端子CにそれぞれLレベルに固定された信号が供給され、セット入力端子Sに外部リセット信号が供給され、データ出力端子Qから検出信号が出力される。各フリップフロップ302~306は、上記したように、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、1/2の確率でHレベルの検出信号を出力し、1/2の確率でLレベルの検出信号を出力する。そして、フリップフロップ第1フリップフロップ302,303,305は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、それぞれLレベルの検出信号を出力する。なお、フリップフロップ302,303,305は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではLレベルの検出信号を出力し続ける。一方、フリップフロップ第2フリップフロップ304,306は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、それぞれHレベルの検出信号を出力する。なお、フリップフロップ304,306は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではHレベルの検出信号を出力し続ける。続いて、一致検出回路を構成するOR回路307,308,310、NAND回路309,311及びNOR回路312について説明する。OR回路307は、電源から期待値として供給されるLレベルの信号と、フリップフロップ302の出力と、の論理和を出力する。OR回路308は、電源から期待値として供給されるLレベルの信号と、フリップフロップ303の出力と、の論理和を出力する。NAND回路309は、電源から期待値として供給されるHレベルの信号と、フリップフロップ304の出力と、の論理積を出力する。OR回路310は、電源から期待値として供給されるLレベルの信号と、フリップフロップ305の出力と、の論理和を出力する。NAND回路311は、電源から期待値として供給されるHレベルの信号と、フリップフロップ306の出力と、の論理積を出力する。そして、NOR回路312は、これらOR回路307,308,310及びNAND回路309,311のそれぞれの出力の否定論理和を一致検出回路の検出結果として出力する。例えば、フリップフロップ302,303,305のうち何れか一つでもHレベルの検出信号を出力した場合、又は、フリップフロップ304,306のうち何れか一つでもLレベルの検出信号を出力した場合、NOR回路312は、Lレベルの信号を出力する。一方、フリップフロップ302,303,305が何れもLレベルの検出信号を出力し、かつ、フリップフロップ304,306が何れもHレベルの検出信号を出力した場合、NOR回路312は、Hレベルの信号を出力する。ゲーティング回路として機能するAND回路313は、外部リセット信号と、NOR回路313の出力と、の論理積をリセット信号として出力する。例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ302,303,305の何れか一つでもHレベルの検出信号を出力した場合、又は、フリップフロップ304,306のうち何れか一つでもLレベルの検出信号を出力した場合、NOR回路312は、Lレベルの信号を出力する。それにより、AND回路313は、外部リセット信号に関わらずリセット信号をアクティブLレベルにする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、NOR回路312は、Hレベルの信号を出力する。それにより、AND回路313は、外部リセット信号をそのままリセット信号として出力する。つまり、図4に示すリセット信号生成回路301は、図1に示すリセット信号生成回路101の場合と同様の動作を行う。このリセット信号は、リセット対象回路であるフリップフロップ314のリセット端子に供給される。なお、電源投入後、外部リセット信号が最初にアクティブになる前において、各フリップフロップ302,303,305が1/2の確率でLレベルの検出信号を出力し、かつ、各フリップフロップ304,306が1/2の確率でHレベルの検出信号を出力する場合、NOR回路312は、Hレベルの信号を出力する。それにより、AND回路313は、外部リセット信号をそのままリセット信号として出力する。この場合には、リセット対象回路であるフリップフロップ314の出力が不安定Hレベルになる可能性がある。ここで、フリップフロップ314の出力が不安定Hレベルになるのは、各フリップフロップ302,303,305が1/2の確率でLレベルの検出信号を出力し、かつ、各フリップフロップ304,306が1/2の確率でHレベルの検出信号を出力し、かつ、フリップフロップ314自身が1/2の確率でHレベルの信号を出力する場合である。したがって、フリップフロップ314の出力が不安定Hレベルになる確率は、1/2^6=1/64である。このように、本実施の形態にかかるリセット信号生成回路301は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、さらに高い確率で、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路301は、リセット対象回路であるフリップフロップ314の出力が不安定になることをさらに抑制することができる。図4に示すリセット信号生成回路301のその他の動作については、図3に示すリセット信号生成回路201の場合と同様であるため、その説明を省略する。なお、本実施の形態では、外部リセット検出回路を構成するフリップフロップの数が5個である場合を例に説明したが、これに限られない。外部リセット検出回路を構成するフリップフロップの数は適宜変更可能である。例えば、外部リセット検出回路を構成するフリップフロップの数がNNは任意の自然数個である場合、リセット対象回路であるフリップフロップ314の出力が不安定になる確率は、1/2^N1である。つまり、外部リセット検出回路を構成するフリップフロップの数が多いほど、回路規模は増大するが、リセット対象回路であるフリップフロップ314の出力が不安定になる確率を低くすることができる。また、本実施の形態では、外部リセット信号が最初にアクティブになったことに同期してLレベルの検出信号を出力するフリップフロップの数が3個、及び、外部リセット信号が最初にアクティブになったことに同期してHレベルの検出信号を出力するフリップフロップの数が2個である場合を例に説明したが、これに限られない。外部リセット信号が最初にアクティブになったことに同期してLレベルの検出信号を出力するフリップフロップの数、及び、外部リセット信号が最初にアクティブになったことに同期してHレベルの検出信号を出力するフリップフロップの数は、適宜変更可能である。実施の形態4図5は、本発明の実施の形態4にかかるリセット信号生成回路401の構成例を示す図である。本実施の形態では、リセット入力端子を持たないリセット対象回路即ち、同期制御でのみ出力が確定する回路に対して本発明にかかるリセット信号生成回路が適用されている。以下、具体的に説明する。図5に示すリセット信号生成回路401は、リセット対象回路である同期リセット式のフリップフロップ414とともに、半導体集積回路400に設けられている。リセット信号生成回路401は、フリップフロップ402~406と、OR回路407,408,410と、NAND回路409,411と、NOR回路412と、AND回路413と、を有する。外部端子STBYBには、外部からのリセット信号即ち、外部リセット信号が供給される。なお、図5に示すリセット信号生成回路401の構成は、図4に示すリセット信号生成回路301と基本的には同じである。つまり、フリップフロップ402~406は、図4におけるフリップフロップ302~306に対応する。OR回路407,408,410は、図4におけるOR回路307,308,310に対応する。NAND回路409,411は、図4におけるNAND回路309,311に対応する。NOR回路412は、図4におけるNOR回路312に対応する。本実施の形態では、各フリップフロップ402~406は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、1/2の確率でHレベルの信号を出力し、1/2の確率でLレベルの信号を出力するものとする。また、同期リセット式のフリップフロップ414は、電源投入後、データ入力端子Dにデータが供給され、クロック入力端子Cに供給されるクロック信号が立ち上がるまでは、不安定な状態であるため、1/2の確率でHレベルの信号を出力し、1/2の確率でLレベルの信号を出力するものとする。なお、フリップフロップ414の出力は、電源投入直後は、Lレベルであること即ち、リセットされていることが期待されるものとする。AND回路413の一方の入力端子には、NOR回路412の出力が供給され、AND回路413の他方の入力端子には、外部リセット信号に代えてフリップフロップ414の出力が供給される。そして、AND回路413は、これらの論理積を出力する。つまり、AND回路413は、NOR回路412の出力結果に基づいて、フリップフロップ414の出力を後段回路不図示に伝達するか否かを制御する。例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ402,403,405の何れか一つでもHレベルの検出信号を出力した場合、又は、フリップフロップ404,406のうち何れか一つでもLレベルの検出信号を出力した場合、NOR回路412は、Lレベルの信号を出力する。それにより、AND回路413は、フリップフロップ414の出力に関わらずLレベルの信号を後段回路不図示に出力する。換言すると、AND回路413は、フリップフロップ414の出力を後段回路に伝達するのを停止させる。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、NOR回路412は、Hレベルの信号を出力する。それにより、AND回路413は、フリップフロップ414の出力をそのまま当該後段回路に出力する伝達させる。なお、電源投入後、外部リセット信号が最初にアクティブになる前において、各フリップフロップ402,403,405が1/2の確率でLレベルの検出信号を出力し、かつ、各フリップフロップ404,406が1/2の確率でHレベルの検出信号を出力する場合、NOR回路412は、Hレベルの信号を出力する。それにより、AND回路413は、フリップフロップ414の出力をそのまま後段回路に出力する伝達させる。この場合には、後段回路に供給される信号が不安定Hレベルになる可能性がある。ここで、後段回路に供給される信号が不安定Hレベルになるのは、各フリップフロップ402,403,405が1/2の確率でLレベルの検出信号を出力し、かつ、各フリップフロップ404,406が1/2の確率でHレベルの検出信号を出力し、かつ、フリップフロップ414自身が1/2の確率でHレベルの信号を出力する場合である。したがって、後段回路に供給される信号が不安定Hレベルになる確率は、1/2^6=1/64である。このように、本実施の形態にかかるリセット信号生成回路401は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、同期リセット式のフリップフロップ414の出力をLレベルに初期化している。つまり、本実施の形態にかかるリセット信号生成回路401は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、同期リセット式のフリップフロップ414に対するリセット信号をアクティブにしている。それにより、本実施の形態にかかるリセット信号生成回路301は、後段回路に供給される信号が不安定になることを抑制することができる。なお、外部リセット信号が最初にアクティブになるのは、例えば、フリップフロップ414にデータが供給され、かつ、当該フリップフロップ414に供給されるクロック信号が立ち上がった後であることが好ましい。それにより、フリップフロップ414の出力が不安定である期間、後段回路に供給される信号が不安定になることを抑制することができる。図5に示すリセット信号生成回路401のその他の構成及び動作については、図4に示すリセット信号生成回路301の場合と同様であるため、その説明を省略する。本願発明と従来技術との比較なお、特許文献2に開示されたラッチ回路では、電源立ち上げ時や変動時にリセット信号が発生しない場合でも、出力信号が一方のレベルに固定されやすいように、回路内部のトランジスタの駆動能力の比が予め調整される。そのため、このラッチ回路は、通常のスタンダードセルにより構成されることができず、専用のセルとして準備される必要がある。また、このラッチ回路では、出力信号が一方のレベルに固定されやすいため、裏を返せば、出力信号が他方のレベルに変化しにくい。そのため、このラッチ回路では、実動作時において、出力信号の立ち上がり時間と立ち下がり時間とが意図せずにずれてしまう可能性がある。さらに、このラッチ回路では、製造ばらつきの影響により、回路内部のトランジスタの駆動能力の比を意図した値に調整できない可能性がある。一方、本発明にかかるリセット信号生成回路では、回路内部のトランジスタの駆動能力の比は、従来技術のようには調整されない。そのため、本発明にかかるリセット信号生成回路は、専用のセルとして準備される必要はなく、通常のスタンダードセルにより構成されることが可能である。また、本発明にかかるリセット信号生成回路では、従来技術と異なり、フリップフロップの出力信号の立ち上がり時間と立ち下がり時間とが意図せずにずれてしまうこともない。さらに、本発明にかかるリセット信号生成回路では、従来技術と異なり、製造ばらつきの影響を気にする必要もない。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、リセット対象回路がフリップフロップである場合を例に説明したが、これに限られない。例えば、リセット対象回路は、Fuseヒューズの切断状態を制御する制御回路や、その他のOTPマクロを制御する制御回路であっても良い。図1に示す半導体集積回路100において、リセット対象回路107がFuseの切断状態を制御する制御回路である場合の具体例を、図6に示しておく。上記実施の形態で示される一致検出回路やゲーティング回路の構成は、同様の機能を有する他の回路構成に適宜変更可能であることは言うまでもない。"