"アクセストランジスタのプレーナソース領域を含む上部半導体層を含むセミコンダクターオンインシュレータSOI基板内に配置された深いトレンチと、前記深いトレンチ内に配置された導電性トレンチ充填領域と、前記上部半導体層の上面上に配置され前記プレーナソース領域の上面に接触するレイズドソース領域と、前記レイズドソース領域及び前記導電性トレンチ充填領域の上面に接触するレイズドストラップ領域とを備える半導体構造体。前記深いトレンチ内に配置され、前記プレーナソース領域の側壁及び前記導電性トレンチ充填領域の側壁に接触するノード誘電体を更に備える、請求項1に記載の構造体。前記導電性トレンチ充填領域が、前記プレーナソース領域に接触せず、前記ノード誘電体により前記プレーナソース領域から横方向に隔てられている、請求項2に記載の構造体。前記ノード誘電体が、前記深いトレンチの底面から前記SOI基板の埋め込み型絶縁層の上面よりも上まで垂直方向に延びている、請求項2に記載の構造体。前記レイズドソース領域及び前記レイズドストラップ領域が、ドープされた半導体材料で構成されている、請求項1に記載の構造体。前記レイズドソース領域が、前記ドープされた半導体材料の単結晶領域であり、そして前記レイズドストラップ領域が、前記ドープされた半導体材料の多結晶領域である、請求項5に記載の構造体。前記レイズドソース領域のプレーナ部分は第1の厚さを有し、そして前記レイズドストラップ領域のプレーナ部分は第2の厚さを有し、前記第1の厚さが前記第2の厚さよりも厚い、請求項5に記載の構造体。前記アクセストランジスタのプレーナドレイン領域上に配置されたレイズドドレイン領域を更に備え、前記レイズドドレイン領域のプレーナ部分は前記第1の厚さを有する、請求項7に記載の構造体。前記レイズドソース領域の上面及び前記レイズドストラップ領域の上面の上に配置されたソース側金属半導体合金部を更に備える、請求項5に記載の構造体。前記ソース側金属半導体合金部の一部が前記上部半導体層の上面よりも低い、請求項9に記載の構造体。前記導電性トレンチ充填領域の上部が、前記レイズドストラップ領域に接触するドープされた半導体材料で構成されている、請求項1に記載の構造体。前記アクセストランジスタのボディ部が、第1導電型のドーピングを有する半導体材料で構成され、前記プレーナソース領域、前記レイズドソース領域及び前記レイズドストラップ領域のそれぞれが前記第1導電型と反対導電型の第2導電型のドーピングを有する、請求項1に記載の構造体。誘電体材料の浅いトレンチ分離構造を更に備え、前記浅いトレンチ分離構造の外側側壁が前記ノード誘電体の一部及び前記導電性トレンチ充填領域の上部により前記プレーナソース領域から横方向に隔離されている、請求項2に記載の構造体。セミコンダクターオンインシュレータSOI基板に深いトレンチを形成するステップと、前記SOI基板の能動領域に接触しないように導電性トレンチ充填領域を前記深いトレンチ内に形成するステップと、前記能動領域の露出された表面及び前記導電性トレンチ充填領域の露出された表面上に選択的エピタキシャル成長により半導体材料を付着することにより、前記能動領域の露出された表面上にレイズドソース領域を直接形成し、そして前記導電性トレンチ充填領域の露出された表面上にレイズドストラップ領域を直接形成するステップとを含み、前記レイズドソース領域が前記レイズドストラップ領域に接触している半導体構造体の製造方法。前記深いトレンチの側壁にノード誘電体を形成するステップを更に含み、前記導電性トレンチ充填領域が前記ノード誘電体内に形成され、そして前記能動領域が、前記ノード誘電体により前記導電性トレンチ充填領域から横方向に隔てられている、請求項14に記載の方法。前記深いトレンチ内の前記導電性トレンチ充填領域及び前記ノード誘電体を窪ませるステップを更に含み、前記窪ませるステップの後に、前記ノード誘電体の上面及び前記導電性トレンチ充填領域の上面が、埋め込み型絶縁層の上面よりも上に配置される、請求項15に記載の方法。浅いトレンチ分離構造を形成するステップを更に含み、前記導電性トレンチ充填領域の上面が、前記浅いトレンチ分離構造の下になく、そして前記導電性トレンチ充填領域の前記露出された表面である、請求項14に記載の方法。前記能動領域にゲート誘電体及びゲート導体を含むゲートスタックを形成するステップと、前記ゲートスタックをマスクとして使用して前記能動領域にドーパントを注入することにより前記能動領域にプレーナソース領域を形成するステップを更に含む、請求項14に記載の方法。前記レイズドソース領域が、前記選択的エピタキシャル成長の間に単結晶のドープされた半導体領域として付着され、そして前記レイズドストラップ領域が、前記選択的エピタキシャル成長の間に多結晶のドープされた半導体領域として形成される、請求項18に記載の方法。前記レイズドソース領域が、前記選択的エピタキシャル成長の間に単結晶のドープされない半導体領域として付着され、前記レイズドストラップ領域が、前記選択的エピタキシャル成長の間に多結晶のドープされない半導体領域として付着され、そして前記プレーナソース領域が、前記選択的エピタキシャル成長の後に形成される、請求項18に記載の方法。深いトレンチキャパシタを使用する通常のeDRAMセルは、浅いトレンチ分離構造の一部分の下側に埋め込まれた導電性埋め込み型ストラップを介して、深いトレンチキャパシタとアクセストランジスタのソースとの間の導電性接続を行う。ETSOI基板の場合には、ETSOI層の制限された厚さのために、独特の課題を伴う。ETSOI層は、浅いトレンチ分離構造の一部分の下側に埋め込み型ストラップを信頼性良く製造するにはあまりにも薄すぎる。ETSOI層の厚さは、埋め込み型ストラップとアクセストランジスタのソースとの間の接続をさせるための垂直方向の距離を制限する。更に、埋め込み型ストラップの底面に対応する窪みの深さ又は埋め込み型ストラップの上面に対応する窪みの深さにわずかな変動があっても、ソース及び深いトレンチの内側ノードの間の導電路の抵抗を著しく変動する。それにもかかわらず、アクセストランジスタのソースと深いトレンチの内側ノードとの間の制御されそして制限された抵抗は、eDRAMセルから高い性能を引き出すために必要である。ノード誘電体及び深いトレンチを充填する導電性トレンチ充填領域充填材料は、セミコンダクターオンインシュレータSOI層の上面とほぼ同一面となる深さまで窪まされる。浅いトレンチ分離部分は深いトレンチの上側部分の一方の側に形成され、一方深いトレンチの上側部分の他方の側は、導電性充填領域の半導体材料の露出表面を与える。アクセストランジスタは、ノード誘電体の外側側壁に横方向に接触する能動領域に形成される。選択的なエピタキシャル成長プロセスが、レイズドソース領域及びレイズドストラップ領域を付着するために行われる。即ち、レイズド領域とは半導体材料が付着される領域である。レイズドソース領域は、SOI層内のプレーナソース領域上に直接形成され、そしてレイズドストラップ領域は、導電性充填領域上に直接形成される。レイズドストラップ領域は、プレーナソース領域及び導電性充填領域の間の導電路を与えるためにレイズドソース領域に接触する。本発明の1つの態様に従うと、アクセストランジスタのプレーナソース領域を含む上部半導体層を含むセミコンダクターオンインシュレータSOI基板内に配置された深いトレンチと、深いトレンチ内に配置されノード誘電体の内壁に接触する導電性トレンチ充填領域と、上部半導体層の上面上に配置されプレーナソース領域の上面に接触するレイズドソース領域と、レイズドソース領域及び導電性トレンチ充填領域の上面に接触するレイズドストラップ領域とを備える半導体構造体が提供される。本発明の他の態様に従うと、セミコンダクターオンインシュレータSOI基板に深いトレンチを形成するステップと、SOI基板の上部半導体層の能動領域に接触しないように導電性トレンチ充填領域を深いトレンチ内に形成するステップと、能動領域の露出された表面及び導電性トレンチ充填領域の露出された表面上に選択的エピタキシャル成長により半導体材料を付着することにより、能動領域の露出された表面上にレイズドソース領域を直接形成し、そして導電性トレンチ充填領域の露出された表面上にレイズドストラップ領域を直接形成するステップとを含み、レイズドソース領域がレイズドストラップ領域に接触している方法が提供される。上述のように、本発明は、非常に薄いセミコンダクターオンインシュレータSOI基板のための埋め込み型ダイナミックランダムアクセスメモリeDRAM及びこれを製造する方法に関するものであり、以下これについて図面を参照して詳細に説明する。同じ素子については同じ参照番号で説明することに注目されたい。本明細書でいう深いトレンチとは、セミコンダクターオンインシュレータSOI基板の上部半導体層の上面から埋め込み型絶縁層の底面の下までの深さまで延びるトレンチを指す。図1を参照すると、本発明の第1実施例に従う第1の例示的な半導体構造体は、セミコンダクターオンインシュレータSOI基板8,パッド層40及び第1マスク層17を含む。第1の例示的は半導体構造体は、埋め込み型ダイナミックランダムアクセスメモリeDRAMセルが後に形成されるeDRAM領域Eと少なくとも他の半導体デバイスが後に形成される論理領域Lを有する。SOI基板8は、ハンドル基板10,埋め込み型絶縁層20及び上部半導体層30を含む。ハンドル基板10は、例えばシリコンのような半導体材料からなる。代表的には、ハンドル基板10は、単結晶半導体材料からなる。ハンドル基板10は、不純物をドープされなくともよく、又はP型ドーピング若しくはn型ドーピングを有することができる。もしもハンドル基板が、ドープされた半導体材料を含むならば、ハンドル基板10は、1.0×1013/cm3から3.0×1017/cm3のドーパント濃度にドープされることができる。埋め込み型絶縁層20は、例えば酸化シリコンまたは窒化シリコンあるいはその両方のような誘電体材料からなる。例えば1つの実施例において、埋め込み型絶縁層20は、熱酸化シリコンとされ得る。埋め込み型絶縁層20の厚さは、5nmから1000nmであり、代表的には、100nmから200nmである。埋め込み型絶縁層は、例えば酸化シリコン及び窒化シリコンのような複数の誘電体層からなることができる。上部半導体層30は、半導体材料からなる。上部半導体層30の厚さは、2nmから100nmであり、代表的には5nmから20nmであるが、これよりも厚い厚さ又は薄い厚さも又使用されることができる。もしも上部半導体層30が、100nmよりも薄い厚さを有するならば、このSOI基板は、非常に薄いセミコンダクターオンインシュレータ層と呼ばれる。1つの実施例において、上部半導体層30は、単結晶半導体材料からなる。上部半導体層30の半導体材料は、シリコン、ゲルマニウム、シリコン-ゲルマニウム合金、シリコン炭素合金、シリコン-ゲルマニウム-炭素合金、砒化ガリウム、砒化インジウム、燐化インジウム、III-V族化合物半導体材料、II-VI族化合物半導体材料、有機半導体材料及び他の化合物半導体材料からなる群から選択することができるが、これに限定されない。上部半導体層30は、水平面、即ち埋め込み型絶縁層20及び上部半導体層30の間の界面に平行な面内に生来ビルトイン型の二軸応力を有する。上部半導体層30のうちeDRAM領域E内の部分の導電型を第1導電型と呼び、これはp型でもよく又はn型でもよい。上部半導体層30のうち論理領域L内の部分は、第1導電型でドーピングされている小部分または第1導電型と反対導電型である第2導電型でドーピングされている小部分あるいはその両方を含むことができる。例えば、もしも第1導電型がp型であるならば、第2導電型はn型であり、そしてこれの逆も可能である。パッド層40は、例えば化学蒸着CVDを使用するブランケット付着により上部半導体層30上に直接形成される。1つの実施例において、パッド層40は、例えば誘電性窒化物又は誘電性酸化物のような誘電性材料からなる。パッド層40は、複数の誘電体層、又は少なくとも1つの誘電体層及びシリコン若しくはシリコン含有合金の少なくとも1つの半導体層からなる積層体とすることができる。例えば1つの実施例において、パッド層40は窒化シリコン層である。他の実施例において、パッド層40は、上部半導体層30上に直接形成された薄いシリコン酸化物層、この薄いシリコン酸化物層上の厚い窒化シリコン層及びこの窒化シリコン層上の厚い酸化シリコン層の積層体からなる。パッド層40の厚さは、40nmから1000nmであり、代表的には50nmから150nmである。1つの実施例において、パッド層40は、化学蒸着CVDにより上部半導体層30の上に直接形成されることができる。第1マスク層17がパッド層40の上に付着され、そして第1マスク層17に開口を形成するようにリソグラフィックにパターン化され、そして以下この開口のことをeDRA領域Eの深いトレンチ開口DTOと呼ぶ。図2を参照すると、深いトレンチを形成するために、第1マスク層のパターンは、パッド層40,上部半導体層30,埋め込み型絶縁層20及びハンドル基板10にまで転写される。説明の便宜上、1対の深いトレンチだけが示されているが、本発明は、eDRAM領域E内に任意の数の深いトレンチを有する他の構造に適用されることができる。1つの実施例において、マスク層17は、フォトレジスト層ソフトマスク層である。他の実施例において、マスク層17は、ハードマスク例えばシリコン酸化物である。具体的に説明すると、第1マスク層17の深いトレンチ開口DTOを含むパターンは、例えば反応性イオンエッチングRIEのような従来知られている方法により深いトレンチを形成するために、パッド層40,上部半導体層30,埋め込み型絶縁層20及びハンドル基板10の上部にまで転写される。SOI基板8の上面から深いトレンチの底面まで測定した深いトレンチの深さは、0.8mmから20μmであり、代表的には、2μmから8μmである。パッド層40の一部分は、深いトレンチの形成の間に消費され、又は深いトレンチの形成後に除去され得る。少なくとも1つの埋め込み型プレート6が、深いトレンチの側壁の外側に形成される。もしも第1ハンドル基板10がソープされた半導体材料を含むならば、ドーパントの導電型は、ハンドル基板10の残りの部分のドーパントの導電型と同じか若しくは反対である。埋め込み型プレート6は、深いトレンチ内からハンドル基板10内にドーパントを拡散することにより形成されることができる。少なくとも1つの埋め込み型プレート6は、例えばアルセノシリケートガラスASG,arsenosilicateglassのようなドーパント含有材料層を付着し、そしてドーパントをハンドル基板10の部分に外方拡散して、埋め込み型絶縁層20の底面の下で深いトレンチの側壁に直接衝突させることによりハンドル基板10内に形成されることができる。ドーパント含有材料は次いで除去される。少なくとも1つの埋め込み型プレート6は、イオン注入、気相ドーピング、プラズマドーピング、プラズマイオン注入、インフュージョンドーピング、液相ドーピングを含む他の代替方法により形成されることができるがこれに限定されない。少なくとも1つの埋め込み型プレート6は複数個の埋め込み型プレートであり得る。各埋め込み型プレート6は、単一の深いトレンチの周りに形成されることができ、又は1対の深いトレンチの周りに形成されることができる。代わりに、少なくともハンドル基板10の一部分がSOI基板の製造の間にドープされることができる。例えば、ハンドル基板10が埋め込み型絶縁層20を介して上部半導体層30に接着される前に、ドープされた層がハンドル基板10に例えばドープされたエピタキシャル成長により形成されることができる。ノード誘電体50は、各深いトレンチの側壁に直接形成される。ノード誘電体50は、酸化シリコン、窒化シリコン、酸窒化シリコン、高-k材料又はこれらの材料の組み合わせで形成されることができる。高-k材料の例は、ハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムシリコン酸窒化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ジルコニウムシリコン酸窒化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸鉛並びにこれらの材料の組み合わせのような金属酸化物を含むがこれに限定されない。ノード誘電体50の形成を形成するために、このノード誘電体の材料に依存して、熱酸化、化学的酸化、熱窒化、原子層付着ALD、化学蒸着CVD,低圧化学蒸着LPCVD,及び他の任意の適切な方法を使用することができる。1つの実施例においては、ノード誘電体50は、熱窒化の後にLPCVD及び熱酸化を行うことにより形成される酸窒化物からなる。続いて、導電性トレンチ充填材料が、例えば低圧化学蒸着LPCVDにより付着される。導電性トレンチ充填材料は、例えばドープされたポリシリコンである。これに代わる導電性トレンチ充填材料は、ゲルマニウム、シリコンゲルマニウム合金、金属例えばタングステン、導電性金属化合物材料例えばチタン窒化物及び導電性炭素であるが、これに限定されない。これらの導電性材料の任意の適切な組み合わせも又使用することが可能である。深いトレンチのうち埋め込み型絶縁層20の上面よりも上にある部分がドープされた半導体材料となるように、各深いトレンチは、ドープされた半導体材料又は金属材料及びドープされた半導体材料の組み合わせで充填される。かくして、埋め込み型絶縁層20の上面よりも上の導電性トレンチ充填材料の少なくとも上部は、例えばドープされたポリシリコン、ドープされたゲルマニウム、ドープされたシリコンゲルマニウム合金、ドープされたシリコン炭素合金、ドープされたシリコンゲルマニウム炭素合金、ドープされたIII-V族化合物半導体、ドープされたII-IV族化合物半導体又はこれらの組み合わせのようなドープされた半導体材料である。1つの実施例においては、導電性トレンチ充填材料全体がドープされた半導体材料である。パッド層40よりも上にある導電性トレンチ充填材料の部分は、化学機械研磨CMP、ドライエッチング又はウェットエッチングあるいはこれらの組み合わせを使用する平坦化処理により除去される。例えば、トレンチ充填材料は、パッド層40を停止層として使用して化学機械研磨CMPにより平坦化されることができる。各トレンチ内の導電性トレンチ充填材料の部分は、導電性トレンチ充填領域60を構成する。各導電性トレンチ充填領域60は、例えば窪みエッチングにより、パッド層40の上面から窪みの深さγまで窪まされる。窪みエッチングは、パッド層40に対して導電性トレンチ充填材料を選択的に除去する反応性イオンエッチングにより行われることができる。窪みの深さγは、上部半導体層30とパッド層40との界面と一致する、即ち窪み処理ステップの制御性により一致する。導電性トレンチ充填領域60の窪みの深さγより上のノード誘電体50の部分は、この時点で例えばウェットエッチングにより除去される。導電性トレンチ充填領域60のドープされた半導体材料の導電型は、第2導電型である。eDRAM領域E内の上部半導体層30の部分は、この時点では第2導電型の反対導電型である第1導電型である。1つの実施例において、第2導電型は埋め込み型プレート6の導電型と同じである。他の実施例において、第2導電型は、埋め込み型プレートの導電型と反対の導電型である。導電性トレンチ充填領域60に窪みを形成した後に、各ノード誘電体50は、対応する深いトレンチの底面から埋め込み型絶縁層20の上面の上まで、即ち埋め込み型絶縁層20及び上部半導体層30の界面の上まで延びている。かくして、窪み形成ステップの後では、各深いトレンチ内のノード誘電体50の上面及び導電性トレンチ充填領域60の上面は、埋め込み型絶縁層20の上面よりも上に配置される。図3を参照すると、第2マスク層27が、パッド層40及び導電性トレンチ充填領域60の上に付着される。第2マスク層27は、ソフトマスク層例えばフォトレジスト又はハードマスク層例えばシリコン酸化物であり得る。少なくとも1つの第1開口O1及び少なくとも1つの第2開口O2が、リソグラフ方法により第2マスク層27に形成される。具体的にいうと、第2マスク層27は、eDRAM領域Eの深いトレンチのそれぞれの対の上に第1開口O1を形成するように、又は深いトレンチが互いに隔離されていて隣接するトレンチ同士が対を形成しない場合にはそれぞれの深いトレンチの上に第1開口O1を形成するように、リソグラフィックにパターン化される。第1開口O1を規定する第2マスク層27の垂直壁は、導電性トレンチ充填領域60の中間部に位置する。更に、第2マスク層27のパターンは、深いトレンチの領域の外側に配置された少なくとも1つの第2開口O2を含む。第2開口O2のそれぞれは、eDRAM領域E及び論理領域Lの間の境界に、又は論理領域L内に配置されることができる。図4を参照すると、少なくとも1つの第1開口O1及び少なくとも1つの第2開口O2のパターンが、例えば少なくとも異方性エッチングにより上部半導体層30及び導電性トレンチ充填領域60に転写され、即ち、延長される。少なくとも1つに異方性エッチング処理は、パッド層40の露出された部分を除去する第1異方性エッチング処理を含む。1つの実施例において、第1エッチング処理は、導電性トレンチ充填領域60に対して選択的である。少なくとも1つの異方性エッチング処理は、第1異方性エッチング処理の後に行われ、少なくとも1つの第1開口O1及び少なくとも1つの第2開口O2内にある上部半導体層30の露出部分及び導電性トレンチ充填領域60の露出部分をエッチングするために使用される第2異方性エッチング処理を含むことができる。上部半導体層30の除去された部分及び導電性トレンチ充填領域60の除去された部分の間にあるノード誘電体50の部分は、第2異方性エッチング処理の間に除去されることができ、又は続いて行われるドライエッチング若しくはウェットエッチングの間に除去されることができる。第2エッチング処理は、埋め込み型絶縁層20の上面を検出したときに終了されることができるが、この時オーバーエッチングがなされてもよく又はなされなくてもよい。これにより空洞がSOI基板8の上部に形成され、この空洞のことを本明細書では浅いトレンチと呼び、これは埋め込み型絶縁層20の底面の下まで延びないトレンチである。浅いトレンチは、埋め込み型絶縁層20の上面の露出された部分よりも深く延びる部分を含むことができる。次いで、第2マスク層27が、パッド層40に対して選択的に除去されることができる。例えばシリコン酸化物のような誘電体材料が浅いトレンチのそれぞれ内に付着され、そして種々な最初の浅いトレンチ分離構造を形成するために平坦化され、この種々な最初の浅いトレンチ分離構造は、図3の少なくとも1つの第1開口O1の領域に対応する少なくとも1つの第1の最初の浅いトレンチ構造100A’及び図3の少なくとも1つの第2開口O2の領域に対応する少なくとも1つの第2の最初の浅いトレンチ分離構造100B’を含む。平坦化の後、少なくとも1つの第1の最初の浅いトレンチ分離構造100A’の上面及び少なくとも1つの第2の最初の浅いトレンチ分離構造100B’の上面は、パッド層40の上面と同一面になる。図5を参照すると、最初の浅いトレンチ分離構造100A’及び100B’は、導電性トレンチ充填領域60の上面が露出されるような深さまで窪まされる。パッド層40が、上部半導体層30,導電性トレンチ充填領域60及び浅いトレンチ分離構造100A’,100B’に対して選択的に除去される。パッド層40は、例えばウェットエッチングにより除去されることができる。もしもパッド層40がシリコン窒化物からなるならば、ウェットエッチングは加熱燐酸を使用することができる。第1の最初の浅いトレンチ分離構造100A’の残りの部分のそれぞれを本明細書では第1の浅いトレンチ分離構造100Aと呼ぶ。第2の最初の浅いトレンチ分離構造100B’の残りの部分のそれぞれを本明細書では第2の浅いトレンチ分離構造100Bと呼ぶ。導電性トレンチ充填領域60の上面、第1の浅いトレンチ分離構造100Aの上面及び第2の浅いトレンチ分離構造100Bの上面は、互いに同一面にあり、即ち、種々な表面を形成するために使用される種々な処理の制限内で同一面にある。窪みを付けるエッチングの後に、導電性トレンチ充填領域60の上面が露出されるので、第1の浅いトレンチ分離構造100Aの横方向の寸法は、深いトレンチ領域全体の横方向の寸法よりも小さい。従って、導電性トレンチ充填領域60の上面は、この領域60の上部に配置される第1の浅いトレンチ分離構造100Aの下にはならない。導電性トレンチ充填領域60の上面は、このステップで露出される。上部半導体層30の残りの部分は、能動領域、即ち半導体デバイスが形成される半導体領域を構成する。続いて、トランジスタが能動領域に形成される。例えば、トランジスタは、eDRAM領域Eに配置される少なくとも1つの第1トランジスタT1及び論理領域Lに配置される少なくとも1つの第2トランジスタを含む。少なくとも1つの第1トランジスタT1のそれぞれは、外側電極としての埋め込み型プレート6,ノード誘電体50及び内側電極としての導電性トレンチ充填領域60を含むキャパシタCに対するアクセストランジスタである。能動領域は導電性トレンチ充填領域60のどれとも接触しない。eDRAM領域E内の能動領域のそれぞれは、ノード誘電体50により隣接する導電性トレンチ充填領域60から横方向に隔離されている。ゲートスタックゲート積層体が、この分野で知られている方法を使用して能動領域の上に形成される。例えば、少なくとも1つの第1ゲートスタックがeDRAM領域Eの能動領域上に形成され、そして少なくとも1つの第2ゲートスタックが論理領域Lの能動領域上に形成される。第1ゲートスタックのそれぞれは、第1ゲート誘電体32,第1ゲート導体34及び任意選択的に第1誘電体ゲートキャップ38を含む。第1誘電体ゲートスペーサ36が、第1ゲートスタックのそれぞれの側壁に代表的に形成される。第2ゲートスタックのそれぞれは、第2ゲート誘電体42,第2ゲート導体44及び任意選択的に第2誘電体ゲートキャップ48を含む。第2誘電体ゲートスペーサ46が第2ゲートスタックのそれぞれの側壁上に代表的に形成される。第1の浅いトレンチ分離構造100Aの上の第1ゲートスタック32,34の各部分を受動ゲートスタックと呼び、そして能動領域の上の第1ゲートスタック32,34の各部分を能動ゲートスタックと呼ぶ。ゲートスタック構造は、交互に形成された能動ゲートスタック及び受動ゲートスタックを複数個含み、ここで能動ゲートスタックは能動領域上に形成されそして受動ゲートスタックは第1の浅いトレンチ分離領域上に形成されている。このステップの時点で、eDRAM領域E内の能動領域は、第1導電型のドーピングを有する。続いて、第2導電型のドーパントが、第1プレーナソース領域33及び第1プレーナドレイン領域37を形成するために、例えば通常のイオン注入又はプラズマドーピングを使用してeDRAM領域E内の上部半導体層30の露出された部分に導入される。第1ゲートスタック32,34はこの通常のイオン注入又はプラズマドーピングの間マスクとして使用される。追加の注入マスクが、論理領域Lの能動領域の部分をイオンの注入から保護するために使用されることができる。これら通常のイオン注入及びプラズマドーピングのことをまとめてイオン注入と呼ぶ。この代わりに、この時点でのステップにおけるソース領域33及びドレイン領域37の形成を省略することができ、その理由は、これらソース領域及びドレイン領域は、後続のレイズドソース/ドレインRSDプロセスにおいて、ドープされたRSDを形成しそしてRSD内のドーパントを半導体層30に外方拡散することにより形成されることができるからである。eDRAM領域Eの第1ゲートスタック32,34の下側の上部半導体層30の部分は、少なくとも1つの第1トランジスタT1の第1ボディ領域35を構成する。第1ボディ領域35は第1導電型のドーピングを有し、そして第1プレーナソース領域33及び第1プレーナドレイン領域37は第2導電型のドーピングを有する。第1プレーナソース領域33及び第1プレーナドレイン領域37は、埋め込み型絶縁層20の上面とSOI基板8の上面との間でeDRAM領域Eの能動領域内に配置される。第1トランジスタT1のそれぞれは、第1ゲート誘電体32,第1ゲート電極34,第1ボディ領域35,第1プレーナソース領域33及び第1プレーナドレイン領域37を含む。ノード誘電体50のそれぞれは、深いトレンチに配置され、そしてプレーナソース領域33の側壁に接触する。導電性充填領域60のそれぞれは、第1プレーナソース領域33に接触せず、そして最も近く隣接している第1プレーナソース領域33からノード誘電体50により横方法に隔てられている。第1の浅いトレンチ分離構造100Aの外側側壁は、ノード誘電体50の一部分及び導電性トレンチ充填領域60の上部により、最も近く隣接している第1プレーナソース領域33から横方向に隔てられている。追加のドーパントが、第2プレーナソース領域43及び第2プレーナドレイン領域47を形成するために、論理領域Lの上部半導体層30の露出された部分にイオン注入により導入されることができる。第2ゲートスタック42,44は、イオン注入の間のマスクとして使用される。追加の注入マスクが、eDRAM領域Eまたは論理領域Lの他の能動領域あるいはその両方をイオンの注入から保護するために使用される。論理領域Lの第2ゲートスタック42,44の下側の半導体層30の部分は、少なくとも1つの第2トランジスタT2の第2ボディ領域45を構成する。第2トランジスタT2のそれぞれ内の第2ボディ領域45は、第2プレーナソース領域43及び第2プレーナドレイン領域47と反対導電型のドーピングを有する。相補金属-酸化物-半導体CMOSデバイスを実現するために論理領域Lはp型トランジスタ及びn型トランジスタを含むことができる。図6を参照すると、種々なレイズドソース領域、種々なレイズドストラップ領域及び種々なレイズドドレイン領域が、半導体材料を選択的にエピタキシャル付着することにより形成される。具体的にいうと、半導体材料が、能動領域の露出された表面及び導電性トレンチ充填領域の露出された表面上に選択的にエピタキシャル付着することにより付着される。この選択的なエピタキシャル付着の間、半導体材料は、半導体表面上にのみ付着され、例えば第1及び第2誘電体ゲートキャップ38,48、第1及び第2誘電体ゲートスペーサ38,48並びに第1及び第2の浅いトレンチ分離構造100A,100Bの表面のような誘電体表面上には付着されない。第1のレイズドソース領域53は、第1プレーナソース領域33の露出された表面のそれぞれの上に直接形成される。第1のレイズドドレイン領域57は、第1プレーナドレイン領域37の露出された表面のそれぞれの上に直接形成される。レイズドストラップ領域51は、導電性トレンチ充填領域60の露出された表面のそれぞれの上に直接形成される。付着された半導体材料の横方向の成長に基づいて、第1のレイズドドレイン領域57のそれぞれはこれに隣接するレイズドストラップ領域51に横方向に接触し、これによりプレーナソース領域33から導電性トレンチ充填領域60に至る導電性通路を与える。第2のレイズドソース領域63は、第2プレーナソース領域43の露出された表面のそれぞれの上に直接形成される。第2のレイズドドレイン領域67は、第2プレーナドレイン領域47の露出された表面のそれぞれの上に直接形成される。第1のレイズド、ソース領域53,第1のレイズドドレイン領域57,レイズドストラップ領域51,第2のレイズドソース領域63及び第2のレイズドドレイン領域67は、SOI基板8上に形成される。第1プレーナソース領域33,第1プレーナドレイン領域37,第2プレーナソース領域43及び第2プレーナドレイン領域47が単結晶であり、そして選択的エピタキシャル付着が下側の半導体材料及び付着される半導体材料部分の間のエピタキシャル整列を保持するので、第1のレイズドソース領域53,第1のレイズドドレイン領域57,第2のレイズドソース領域63及び第2のレイズドドレイン領域67は単結晶である。導電性トレンチ充填領域60が多結晶であるので、レイズドストラップ51も又多結晶である。単結晶半導体材料の成長速度が、温度、圧力及び反応物供給等の付着条件が同じであるならば多結晶半導体材料の成長速度よりも大きいので、第1のレイズドソース領域53,第1のレイズドドレイン領域57,第2のレイズドソース領域63及び第2のレイズドドレイン領域67の厚さは、レイズドストラップ領域51の厚さよりも厚い。1つの実施例において、第1のレイズドソース領域53,第1のレイズドドレイン領域57,第2のレイズドソース領域63及び第2のレイズドドレイン領域67のそれぞれは、ほぼ同じ厚さを有し、これはレイズドストラップ領域51の厚さよりも厚い。1つの実施例において、第1のレイズドソース領域53,第1のレイズドドレイン領域57,第2のレイズドソース領域63及び第2のレイズドドレイン領域67は、選択的エピタキシャル成長の間に単結晶のドープされた半導体領域として付着され、そしてレイズドストラップ領域51は、選択的エピタキシャル成長の間に多結晶半導体領域として付着される。他の実施例において、薄い誘電体層図示せずがマスク層として使用されることができ、そして選択的エピタキシャル成長が、eDRAM領域E内だけのドープされた半導体材料の付着を行わせるために使用され得る。代わりに、マスク層が、eDRAM領域E並びに第1プレーナソース及びドレイン領域33,37と同じ導電型の第2プレーナソース及びドレイン領域43,47を有する少なくとも1つのトランジスタT2内へのドープされた半導体材料の付着を行わせるために使用され得る。更に他の実施例において、第1のレイズドソース領域53,第1のレイズドドレイン領域57,第2のレイズドソース領域63及び第2のレイズドドレイン領域67は、選択的エピタキシャル成長の間に単結晶のドープされない半導体領域として付着され、そしてレイズドストラップ領域51は、選択的エピタキシャル成長の間に多結晶のドープされない半導体領域として付着される。次いで、第1のレイズドソース領域53,第1のレイズドドレイン領域57及びレイズドストラップ領域51は、第2導電型のドーパントを注入される。次いで、第2のレイズドソース領域63及び第2のレイズドドレイン領域67は、下側の第2プレーナソース及びドレイン領域43,47と一致する導電型のドーパントを注入される。1つの実施例において、プレーナソース領域33,43及びプレーナドレイン領域37,47は、埋め込み型絶縁層20の上面からSOI基板8の上面にまで延びる。この場合、少なくとも1つの第1トランジスタT1及び少なくとも1つの第2トランジスタT2は、完全に空乏化されたトランジスタである。第1トランジスタT1のそれぞれにおいて、第1プレーナソース領域33及び第1のレイズドソース領域53は第1トランジスタT1のソース領域を集合的に構成し、そして第1プレーナドレイン領域37及び第1のレイズドドレイン領域57は第1トランジスタT1のドレイン領域を集合的に構成する。第2トランジスタT2において、第2のプレーナソース領域43及び第2のレイズドソース領域63は第2トランジスタT2のソース領域を集合的に構成し、そして第2のプレーナドレイン領域47及び第2のレイズドドレイン領域67は第2トランジスタT2のドレイン領域を集合的に構成する。図7を参照すると、種々な金属半導体合金部が露出された半導体表面上に形成される。第1及び第2の誘電体ゲートキャップ38,48は、金属半導体合金部が第1及び第2ゲート導体34,44上に形成されるように、この種々な金属半導体合金部の形成前に除去される。種々な金属半導体合金部は、金属層図示せずを付着して、そしてこの金属層と下側の半導体材料部との反応を生じさせることにより形成されることができる。半導体基板がシリコンの場合には、金属半導体合金はシリサイドである。金属層は、シリコンと反応して金属シリサイドを形成する金属である。例えば、金属は、Ti,Co,Ni,Ta,W,Pt,Pd又はこれらの合金である。金属層の代表的な厚さは、10nmから50nm、更に具体的には5nmから20nmである。このような金属層は、原子層付着ALD,化学蒸着CVD及び物理蒸着PVDを含む任意の適切な付着技術により容易に付着されることができるがこれに限定されない。金属層は単独で付着されることができ、又はTiN若しくはTaNを含む金属窒化物キャップ層図示せずと共に付着されることができ、そして5nmから50nm、好ましくは10nmから20nmの厚さを有する。金属層または金属窒化物キャップ層あるいはその両方の付着の後、全体の構造は、付着された金属層が露出されたシリコンと反応して比較的低接触抵抗の金属シリサイドを形成するための予定の高温でアニールされる。アニール処理は、連続加熱方式又は種々な傾斜及びソーク加熱サイクルを使用することにより、例えば100°Cから600°Cまで、代表的には300°Cから500°C、更に代表的には300°Cから450°Cまでの比較的低温で、例えばHe,Ar,N2のような不活性ガス又はフォーミングガス中で行われる。反応しなかった金属または金属窒化物あるいはその両方は、金属シリサイドの形成後に除去される。例えばCo,Ti若しくはNiのような金属の場合、例えばCoSI2,TiSi2若しくはNiSiのような低抵抗の金属シリサイドを形成するために、第2アニールステップが行われることができる。第1ソース金属半導体合金部73は、互いに隣接する一対、即ち第1のレイズドソース領域53及びレイズドストラップ領域51の上面上に形成される。第1ドレイン側金属半導体合金部77は、第1のレイズドドレイン領域57のそれぞれの上面上に形成される。第2ソース側金属半導体合金部83は、第2のレイズドソース領域63のそれぞれの上面上に形成される。第2ドレイン側金属半導体合金部87は、第2のレイズドドレイン領域67のそれぞれの上面上に形成される。第1ゲート側金属半導体合金部74は、第1ゲート導体34のそれぞれの上に形成され、そして第2ゲート側金属半導体合金部84は、第2ゲート導体44のそれぞれの上に形成される。図8及び図9を参照すると、中間工程MOLの誘電体層90が、種々な金属半導体合金部73,77,74,83,87,84上に付着される。中間工程の誘電体層90は、例えばCVDによる酸化物で構成されることができる。CVDによる酸化物は、ドープされていないシリケートガラスUSG、ボロシリケートガラスBSG,フォスフォシリケートガラスPSG,フルオロシリケートガラスFSG,ボロフォスフォシリケートガラスBPSG若しくはこれらの組み合わせである。MOL誘電体層90の厚さは、200nmから500nmとすることができる。代表的には、MOL誘電体層90は、例えば化学機械研磨CMPにより平坦化される。種々なコンタクトビアホールが、MOL誘電体層90に形成され、そして種々なコンタクトビア構造を形成するように金属で充填される。具体的に説明すると、ビット線コンタクトビア構造97は、第1ドレイン側金属半導体合金部77のそれぞれに接触するように形成されることができる。ワード線コンタクトビア構造94は、第1ゲート側金属半導体合金部74のそれぞれに接触するように形成されることができる。第1ソース側金属半導体合金部73は、導電性ビアによりコンタクトされる必要はなく、その理由は、DRAMセルは、アクセストランジスタ及びキャパシタの間の外部接続を必要としないからである。ソース側コンタクトビア構造93は、第2ソース側金属半導体合金部83のそれぞれに接触するように形成されることができる。ドレイン側コンタクトビア構造96は、第2ドレイン側金属半導体合金部87のそれぞれに接触するように形成されることができる。ゲート側コンタクトビア構造95は、第2ゲート側金属半導体合金部84のそれぞれに接触するように形成されることができる。種々な金属半導体合金部73,77,74,83,87,84の形成後の第1のレイズドソース領域53,第1のレイズドドレイン領域57、第2のレイズドソース領域63及び第2のレイズドドレイン領域67のプレーな部分の厚さを、即ち一様な厚さを有する部分を、第1の厚さt1と呼ぶ。レイズドストラップ領域51のプレーな部分の厚さを第2の厚さt2と呼ぶ。第1の厚さt1は、第2の厚さt2よりも厚い。例えば、第1の厚さt1は、3nmから60nmであり、そして第2の厚さt2は、1.5nmから30nmである。代表的には、第2の厚さt2は、第1の厚さt1の25から75である。図10を参照すると、本発明の第2実施例に従う第2の例示的な半導体構造体が、図4の第1の例示的な半導体構造体から形成される。具体的に説明すると、第1及び第2の最初の浅いトレンチ分離構造100A’,100B’は、第1実施例と同じ方法を使用して第1及び第2の浅いトレンチ分離構造100A,100Bを形成するように窪まされる。次いで、パッド層40が除去される。第1及び第2ゲートスタック32,34,38,42,44,48並びに第1及び第2誘電体ゲートスペーサ36,46が、第1実施例と同じ方法で形成される。次いで、ドープされていない半導体材料の選択的エピタキシャル付着が行われる。この選択的エピタキシャル付着の間、ドープされていない半導体材料は半導体表面のみに付着され、例えば第1及び第2誘電体ゲートキャップ38,48、第1及び第2誘電体ゲートスペーサ36,46並びに第1及び第2の浅いトレンチ分離構造100A,100Bの表面のような誘電体表面上には付着されない。第1のドープされていないレイズドソース領域53‘が、第1のプレーナソース領域33の露出された表面のそれぞれの上に直接形成される。第1のドープされていないレイズドドレイン領域57’が、第1プレーナドレイン領域37の露出された表面のそれぞれの上に直接形成される。ドープされていないレイズドストラップ領域51‘が、導電性トレンチ充填領域60の露出された表面のそれぞれの上に直接形成される。付着された半導体材料の横方向の成長に基づいて、第1のレイズドソース領域53’のそれぞれは、これに隣接するレイズドストラップ領域51‘に横方向に接触し、これによりプレーナソース領域33及び導電性トレンチ充填領域60の上にこれらを接続する半導体材料を与える。第2のドープされていないソース領域63’が、第2プレーなプレーナソース領域43の露出された表面のそれぞれの上に直接形成される。第2のドープされていないレイズドドレイン領域67‘が、第2プレーナドレイン領域47の露出された表面のそれぞれの上に直接形成される。第1のドープされていないレイズドソース領域53’、第1のドープされていないレイズドドレイン領域57‘、ドープされていないレイズドストラップ領域51’、第2のドープされていないレイズドソース領域63‘及び第2のドープされていないレイズドドレイン領域67’は、SOI基板8の上に形成される。第1プレーナソース領域33,第1プレーナドレイン領域37,第2プレーナソース領域43及び第2プレーナドレイン領域47が単結晶であり、そして選択的エピタキシャル成長が、下側の半導体材料と付着される半導体材料部分との間のエピタキシャル整列を保持するので、第1のドープされていないレイズドソース領域53‘、第1のドープされていないレイズドドレイン領域57’、第2のドープされていないレイズドソース領域63‘及び第2のドープされていないレイズドドレイン領域67’は単結晶である。導電性トレンチ充填領域60が多結晶であるので、ドープされていないレイズドストラップ領域51‘も又多結晶である。更に、単結晶半導体材料の成長速度は、温度、圧力及び反応物供給等の付着条件が同じである場合に多結晶半導体材料の成長速度よりも早いので、第1のドープされていないレイズドソース領域53‘、第1のドープされていないレイズドドレイン領域57’、第2のドープされていないレイズドソース領域63‘及び第2のドープされていないレイズドドレイン領域67’の厚さは、ドープされていないレイズドストラップ領域51’の厚さよりも厚い。1つの実施例において、第1のドープされていないレイズドソース領域53‘、第1のドープされていないレイズドドレイン領域57’、第2のドープされていないレイズドソース領域63‘及び第2のドープされていないレイズドドレイン領域67’のそれぞれは、ほぼ同じ厚さを有し、これは、ドープされていないレイズドストラップ領域51‘の厚さよりも厚い。ドーパントが、少なくとも第1及び第2ゲートスタック32,34,38,42,44,48を注入マスクとして使用するイオン注入を行うことにより、第1のドープされていないレイズドソース領域53‘、第1のドープされていないレイズドドレイン領域57’、第2のドープされていないレイズドソース領域63‘、第2のドープされていないレイズドドレイン領域67’及びドープされていないレイズドストラップ領域51‘に導入される。追加のマスク層が、イオン注入毎にイオン注入の領域を限定するために任意選択的に使用されることができる。例えば、第1マスク層が、n型ドーパントの注入の間、n型トランジスタの領域を露出し、一方p型トランジスタの領域を遮断するために使用されることができる。次いで、p型ドーパントの注入の間、第2マスク層が、p型トランジスタの領域を露出し、一方n型トランジスタの領域を遮断するために使用されることができる。第1のレイズドストラップ領域53‘、第1のドープされていないレイズド。ドレイン領域57’、ドープされていないレイズドストラップ領域51‘、上部半導体層30のうち第1のドープされていないレイズドソース領域53’の下にある部分、上部半導体層30のうち第1のドープされていないレイズドドレイン領域57‘の下にある部分が、第2導電型のドーパントを注入される。第2のドープされていないレイズドソース領域63’、第2のドープされていないレイズドドレイン領域67‘、上部半導体層30のうち第2のドープされていないレイズドソース領域63’の下にある部分、及び上部半導体層30のうち第2のドープされていないレイズドドレイン領域67‘の下にある部分が、適切な導電型のドーパントを注入される。この結果生じる構造は、図6に示す第1実施例に従う構造と同じである。図11を参照すると、本発明の第3実施例に従う第3の例示的な半導体構造体が、図2に示されている窪みの深さγをパッド層40の厚さよりも浅くすることにより第1の実施例の半導体構造体から形成されることができる。この場合、レイズドストラップ領域51と下側の導電性トレンチ充填領域60との間の界面は、この界面が第1のレイズドソース領域53と下側の第1プレーナソース領域33との界面よりも高いレベルとなるように垂直方向にずれている。この場合、ノード誘電体50は、深いトレンチの底面からレイズドストラップ領域51と導電性トレンチ充填領域60との界面まで延びる。図12を参照すると、本発明の第4実施例に従う第4の例示的な半導体構造体が、図2に示されている窪みの深さγをパッド層40の厚さよりも厚くすることにより第1の実施例の半導体構造体から形成されることができる。この場合、レイズドストラップ領域51と下側の導電性トレンチ充填領域60との間の界面は、この界面が第1のレイズドソース領域53と下側の第1プレーナソース領域33との界面よりも低いレベルとなるように垂直方向にずれている。この場合、ノード誘電体50は、深いトレンチの底面からレイズドストラップ領域51と導電性トレンチ充填領域60との界面まで延びる。ソース側金属半導体合金部73の下部即ち、点線よりも下の部分は、第1プレーナソース領域33,第1ボディ領域35及び第1プレーナドレイン領域37を含む上部半導体層の上面よりも下になる。本発明を特定な実施例について説明したが、上述の説明から種々な変更及び修正が可能であることが当業者にとって明らかであろう。従って、本発明は、本発明の精神から逸脱することなく種々な変更及び修正を含むことが明らかである。"