"2進数の最上位ビット側又は最下位ビット側から1又は複数のビットを順次抽出する抽出回路と、X進法によるX進加算値Xは3以上の整数を格納するレジスタと、前記抽出された1又は複数のビットの値に応じて、順次所定数倍されていくX進数を前記X進加算値に加算した値により、前記レジスタに格納される前記X進加算値を更新する更新回路とを含むことを特徴とする演算回路。前記抽出された1又は複数のビットの値に応じて、前記順次所定数倍されていくX進数と0とを含む複数のX進数から1つの数を選択する選択回路を更に含み、前記更新回路は、前記選択された1つの数と前記X進加算値とを加算することにより、前記レジスタに格納される前記X進加算値を更新することを特徴とする請求項1記載の演算回路。前記所定数倍されていくX進数を格納するレジスタと、前記レジスタの出力を前記所定数倍して前記レジスタに入力する倍数生成回路とを更に含むことを特徴とする請求項1又は2記載の演算回路。前記抽出回路は、前記2進数を格納するレジスタと、前記レジスタに格納される前記2進数を左又は右にシフトするシフト回路と、前記レジスタの格納値の最上位ビット側又は最下位ビット側から1又は複数のビットを読み出す信号線とを更に含むことを特徴とする請求項1乃至3何れか一項記載の演算回路。前記所定数倍されていくX進数の初期値は2のi乗iは2以上の整数であることを特徴とする請求項1乃至4何れか一項記載の演算回路。前記1又は複数のビットは複数のビットであり、前記選択回路は、前記抽出された複数のビットの値に応じてboothアルゴリズムに基づいて前記複数のX進数から1つの数を選択することを特徴とする請求項2乃至5何れか一項記載の演算回路。前記抽出された複数のビットは3ビットであり、前記複数のX進数は、0、前記所定数倍されていくX進数、前記所定数倍されていくX進数の2倍の数、前記所定数倍されていくX進数の-2倍の数、及び前記所定数倍されていくX進数の-1倍の数であることを特徴とする請求項6記載の演算回路。2進数の最上位ビット側又は最下位ビット側から1又は複数のビットを順次抽出し、前記抽出された1又は複数のビットの値に応じて、順次所定数倍されていくX進数を前記X進加算値に加算した値により、前記X進加算値を更新する各段階を含むことを特徴とする2進数の変換方法。前記抽出された1又は複数のビットの値に応じて、前記順次所定数倍されていくX進数と0とを含む複数のX進数から1つの数を選択する段階を更に含み、前記更新する段階は、前記選択された1つの数と前記X進加算値とを加算することにより、前記X進加算値を更新することを特徴とする請求項8記載の2進数の変換方法。前記1又は複数のビットは複数のビットであり、前記選択する段階は、前記抽出された複数のビットの値に応じてboothアルゴリズムに基づいて前記複数のX進数から1つの数を選択することを特徴とする請求項9記載の2進数の変換方法。以上を鑑みると、変換対象の2進数の複数のビットを順次X進数に変換していく処理においてクリティカルパスの遅延が小さい演算回路が望まれる。演算回路は、2進数の最上位ビット側又は最下位ビット側から1又は複数のビットを順次抽出する抽出回路と、X進加算値Xは3以上の整数を格納するレジスタと、前記抽出された1又は複数のビットの値に応じて、順次所定数倍されていくX進数を前記X進加算値に加算した値により、前記レジスタに格納される前記X進加算値を更新する更新回路とを含むことを特徴とする。2進数の変換方法は、2進数の最上位ビット側又は最下位ビット側から1又は複数のビットを順次抽出し、前記抽出された1又は複数のビットの値に応じて、順次所定数倍されていくX進数を前記X進加算値に加算した値により、前記X進加算値を更新する各段階を含むことを特徴とする。本願開示の少なくとも1つの実施例によれば、変換対象の2進数の複数のビットを順次X進数に変換していく処理においてクリティカルパスの遅延が小さい演算回路が提供される。以下に、本発明の実施例を添付の図面を用いて詳細に説明する。図1は、コンピュータシステムの構成の一例を示す図である。図1に示すコンピュータシステムは、演算処理装置としてのプロセッサ10及び主記憶としてのメモリ11を含む。プロセッサ10は、2次キャッシュ部12、1次キャッシュ部13、制御部14、及び演算部15を含む。1次キャッシュ部13は、命令キャッシュ13A及びデータキャッシュ13Bを含む。演算部15は、レジスタ16、演算制御部17、及び演算器18を含む。演算器18には変換回路19が含まれる。なお図2及び以降の同様の図において、各ボックスで示される各機能ブロックと他の機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各機能ブロックは、他のブロックと物理的にある程度分離された1つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の1つの機能を示したものであってもよい。各機能ブロックは、他のブロックと論理的にある程度分離された1つのモジュールであってもよいし、或いは他のブロックと論理的に一体となったモジュール中の1つの機能を示したものであってもよい。プロセッサ10では、1次キャッシュ部13及び2次キャッシュ部12を設けることにより、キャッシュメモリを多階層化した構成となっている。具体的には、1次キャッシュ部13と主記憶メモリ11との間に、主記憶よりは高速にアクセスできる2次キャッシュ部12を設けている。これにより、1次キャッシュ部13においてキャッシュミスが発生した場合に、主記憶にアクセスが必要になる頻度を低くして、キャッシュミスペナルティーを軽減することができる。制御部14は、命令フェッチアドレスと命令フェッチリクエストとを1次命令キャッシュ40に発行し、この命令フェッチアドレスから命令をフェッチする。制御部14は、フェッチした命令をデコードし、デコード結果に従い演算部15を制御して、フェッチされた命令を実行する。演算制御部17は、制御部14の制御下で動作し、演算対象のレジスタ16からのデータを演算器18に供給したり、演算結果のデータを指定されたレジスタ16に格納したりする。また演算制御部17は、演算器18が実行する加減乗除算等の演算のタイプを指定する。更に演算制御部17は、アクセス先のアドレスを指定し、1次キャッシュ部13の当該アドレスに対してロード命令やストア命令を実行する。ロード命令により、指定アドレスから読み出されたデータは、指定されたレジスタ16に格納される。またストア命令により、指定されたレジスタ16のデータが、指定されたアドレスに書き込まれる。演算器18に含まれる変換回路19は、2進数をX進数Xは3以上の整数に変換する回路であってよい。前述のように、人間は10進数を使用するので、通常は10進数と2進数との変換の必要性が高い。そこで以下の説明では、2進数から10進数への変換を例にとり変換回路19の構成及び動作について説明をする。しかしながら以下の説明において、変換先の表記が10進数であることを特定する条件は、変換後のデータが10進数であるという前提のみである。従って、変換後のデータがX進数であると考えれば、以下に説明する変換回路19の構成及び動作は、2進数からX進数への変換一般に対して適用することができる。なおX進数の表記方法は如何なる方法であってもよい。例えば10進数の場合、BCDBinaryCodedDecimal:2進化10進法表記を用いてもよいし、或いは別の表記を用いてもよい。図2は、本願開示の変換回路19の構成及び動作を理解するための基礎として、加算回路の経路において加算結果を2倍した値を求める倍数生成回路が含まれる構成の一例を示す図である。図2に示す変換回路においては、2セットの同一の構成の変換器が設けられ、それぞれが変換対象2進数全体の半分にあたる上位ビット側図2左側と2進数全体の半分にあたる下位ビット側図2右側とが、並列に変換される。図2に示す変換回路は、データレジスタDR020-1、バイナリデータレジスタBR021-1、ビットシフト回路22-1、倍数生成回路23-1、選択回路24-1、及び加算回路ADD025-1を含む。これらの回路及びレジスタは、変換対象2進数の第0ビット~第i-1ビットの下位iビットを10進数に変換する。変換回路は更に、データレジスタDR120-2、バイナリデータレジスタBR121-2、ビットシフト回路22-2、倍数生成回路23-2、選択回路24-2、及び加算回路ADD125-2を含む。これらの回路及びレジスタは、変換対象2進数の第iビット~第63ビットの上位63-i-1ビットを10進数に変換する。下位iビットを10進数に変換する図2右側の変換器を例にとると、バイナリデータレジスタ21-1に格納される変換対象2進数の最上位ビット第i-1ビットが、選択回路24-1に選択信号として供給される。選択回路24-1には選択対象の入力データとして10進数の0と1=20とが入力される。選択回路24-1は、選択信号が0のとき0を選択して出力し、選択信号が1のとき1を選択して出力する。加算回路25-1は、データレジスタ20-1に格納されている10進数を倍数生成回路23-1により2倍して得られる10進数と、選択回路24-1の出力である0又は1=20の10進数とを加算する。なおデータレジスタ20-1に格納される10進数としては、初期状態では0が格納されている。加算回路25-1の加算結果である10進数は、データレジスタ20-1に格納される。上記の動作を実行後、バイナリデータレジスタ21-1に格納される変換対象2進数が、ビットシフト回路22-1により左に1ビットシフトされる。この際、左シフト前に最も左にあったビット最上位ビットである第i-1ビットは捨てられる。このように変換対象2進数が左に1ビットシフトされた後、その最上位ビットが選択回路24-1に選択信号として供給され、上記と同様の動作が繰り返される。この動作を変換対象2進数の全てのビットに対して実行することで、変換対象2進数が10進数に変換され、その変換結果がデータレジスタ20-1に格納データとして得られることになる。上位63-i-1ビットを10進数に変換する図面左側の変換器についても同様である。但し、第iビットから最上位ビットまでの上側のビットに対して2進数から10進数への変換を行なっているので、選択回路24-2への2つの入力は0及び2iとなっている。前述のように、一般に加算回路は段数が多く、加算回路を含む経路が演算処理のクリティカルパス動作周波数に影響を与える最も遅延が大きいパスとなる。図2に示す変換回路では、加算回路の経路において、加算結果を2倍した値を求める倍数生成回路23-1及び23-2が含まれるため、クリティカルパスの遅延が大きくなるという問題がある。図3は、図2の変換回路の各変換器において2ビット単位での並列処理1サイクルで2ビットを纏めて処理する並列処理を行なうように変形した構成の一例を示す図である。図3において、図2と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図3の変換回路においては、図2の選択回路24-1及び24-2の代りに選択回路24-1A及び24-2Aが設けられる。また図2の倍数生成回路23-1の代りに倍数生成回路23-1A及び23-1Bが設けられ、更に倍数生成回路23-2の代りに倍数生成回路23-2A及び23-2Bが設けられる。下位iビットを10進数に変換する図面右側の変換器を例にとると、選択回路24-1Aは、10進数である0、1=20、2=2×20、及び3=3×20を選択対象の入力として受け取る。またバイナリデータレジスタ21-1に格納される変換対象2進数の最上位側の2ビット第i-1ビット、第i―2ビットが、選択回路24-1Aに2ビットの選択信号として供給される。選択回路24-1Aは、2ビットの選択信号の値に応じて、対応する10進数の値0、1、2、及び3の何れか1つを選択して出力する。加算回路25-1は、データレジスタ20-1に格納されている10進数を倍数生成回路23-1A及び23-1Bにより4倍して得られる10進数と、選択回路24-1Aの出力である0、1、2、及び3の何れか1つの10進数とを加算する。加算回路25-1の加算結果である10進数は、データレジスタ20-1に格納される。上記の動作を実行後、バイナリデータレジスタ21-1に格納される変換対象2進数が、ビットシフト回路22-1により左に2ビットシフトされる。このように変換対象2進数が左に2ビットシフトされた後、その最上位側の2ビットが選択回路24-1Aに選択信号として供給され、上記と同様の動作が繰り返される。この動作を変換対象2進数の全てのビットに対して実行することで、変換対象2進数が10進数に変換され、その変換結果がデータレジスタ20-1に格納データとして得られることになる。上位63-i-1ビットを10進数に変換する図面左側の変換器についても同様である。但し、第iビットから最上位ビットまでの上側のビットに対して2進数から10進数への変換を行なっているので、選択回路24-2Aへの2つの入力は0、2i、2×2i、及び3×2iとなっている。図3に示す変換回路では、加算回路の経路において、加算結果を2倍した値を求める倍数生成回路がそれぞれ2つ含まれる倍数生成回路23-1A及び23-1B,倍数生成回路23-2A及び23-2B。従って、図2に示す変換回路に比較して、更にクリティカルパスの遅延が大きくなるという問題がある。以下に、クリティカルパスの遅延が小さい変換回路について説明する。図4は、変換対象2進数を10進数に変換する変換回路の構成の一例を示す図である。図4に示す変換回路は、データレジスタDR30、バイナリデータレジスタBR31、倍数生成回路32、ビットシフト回路33、選択回路34、加算回路ADD35、及びアキュムレータレジスタAR36を含む。図4において、バイナリデータレジスタ31は64ビット幅である例を示すが、ビット幅はこの例に限定されるものではない。バイナリデータレジスタ31と、ビットシフト回路33と、バイナリデータレジスタ31から選択回路34へと延びる信号線とが、抽出回路に相当する。バイナリデータレジスタ31は、変換対象の2進数を格納する。ビットシフト回路33は、バイナリデータレジスタ31に格納される2進数を左又は右この例では右にシフトする。バイナリデータレジスタ31から選択回路34へと延びる信号線は、バイナリデータレジスタ31の格納値の最上位ビット側又は最下位ビット側この例では最下位ビット側から1又は複数のビットこの例では1ビットを読み出す。この構成により、抽出回路は、バイナリデータレジスタ31に格納される2進数の最上位ビット側又は最下位ビット側この例では最下位ビット側から1又は複数のビットこの例では1ビットを毎回のシフト後に順次抽出する。データレジスタ30は、順次所定数倍されていく10進数を格納する。倍数生成回路32は、データレジスタ30の出力を所定数倍この例では2倍してデータレジスタ30に入力する。選択回路34は、抽出回路により抽出された1又は複数のビットこの例では1ビットの値に応じて、データレジスタ30からの順次所定数倍されていく10進数と0とを含む複数の10進数から1つの数を選択する。この例では、選択回路34には2つの入力として0と上記の所定数倍されていく10進数とが入力される。選択回路34は、抽出回路により抽出された1ビットの値に応じて、0と所定数倍されていく10進数との何れか一方を選択し、選択された値を出力する。加算回路35とアキュムレータレジスタ36とが、更新回路に相当する。アキュムレータレジスタ36は、10進加算値を格納する。アキュムレータレジスタ36が格納する10進加算値は初期状態で0である。加算回路35は、選択回路34により選択された1つの数とアキュムレータレジスタ36からの10進加算値とを加算することにより、アキュムレータレジスタ36に格納される10進加算値を更新する。即ち、加算回路35は、加算結果である10進加算値をアキュムレータレジスタ36に書き込む。このようにして更新回路は、抽出された1又は複数のビットこの例では1ビットの値に応じて、順次所定数倍されていく10進数を10進加算値に加算した値により、アキュムレータレジスタ36に格納される10進加算値を更新する。具体的には、抽出された1ビットが1である場合には順次2倍されていく10進数を10進加算値に加算し、抽出された1ビットが0である場合には0を10進加算値に加算する。あるサイクルにおいて加算回路35による加算演算が実行されている間に、倍数生成回路32によりデータレジスタ30の10進数を2倍する演算を実行することができる。そして、あるサイクルにおけるアキュムレータレジスタ36の更新とともに、ビットシフト回路33によるビットシフトにより、バイナリデータレジスタ31の2進数が次のサイクルに備えて更新される。また同時に、倍数生成回路32の出力により、データレジスタ30の10進数が次のサイクルに備えて更新される。各サイクルにおいて選択回路34が出力する10進数は、バイナリデータレジスタ31に格納される2進数の着目ビット抽出ビットを10進数に変換した値に対応する。このようにして、バイナリデータレジスタ31に格納される変換対象の2進数を、その最下位ビット側から1ビットずつ順次10進数に変換して、アキュムレータレジスタ36に格納される10進加算値に足し込んでいく。その結果、バイナリデータレジスタ31の2進数の全てのビットが抽出されて所定の演算が完了した後には、この2進数を10進数に変換した値が、アキュムレータレジスタ36に得られることになる。図4に示す変換回路においては、データレジスタ30の出力又はバイナリレジスタ31の出力からアキュムレータレジスタ36の入力に至る加算回路35を含む経路において、加算結果を2倍した値を求める倍数生成回路が含まれない。データレジスタ30の入力側に倍数生成回路32が設けられているが、あるサイクルにおいて加算回路35による加算演算が実行されている間に、この倍数生成回路32による2倍演算を実行することができる。これにより、倍数生成回路32の演算時間を、加算回路35の演算時間の中に隠すことが可能となる。従って、図4に示す変換回路は、加算回路35を含むクリティカルパスにおいて遅延の小さい変換回路となる。なおデータレジスタ30の出力からアキュムレータレジスタ36の入力までのクリティカルパスにおいて、加算回路35に加え選択回路34が設けられている。しかしながら選択回路34の入出力間の論理ゲートの段数は、倍数生成回路の入出力間の論理ゲートの段数に比較して十分に少なく、選択回路34の存在は大きな遅延の原因とはならない。図5は、図4の変換回路を2セット用いて2ビットの並列処理を可能にした変換回路の構成の一例を示す図である。図5において、図4と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。変換回路は、データレジスタDR030-1、バイナリデータレジスタBR031-1、倍数生成回路32-1、ビットシフト回路33-1、選択回路34-1、加算回路ADD035-1、及びアキュムレータレジスタAR036-1を含む。これらの回路及びレジスタは、変換対象2進数の第0ビット~第i-1ビットの下位iビットを10進数に変換する。変換回路は更に、データレジスタDR130-2、バイナリデータレジスタBR131-2、倍数生成回路32-2、ビットシフト回路33-2、選択回路34-2、加算回路ADD135-2、及びアキュムレータレジスタAR136-2を含む。これらの回路及びレジスタは、変換対象2進数の第iビット~第63ビットの上位63-i-1ビットを10進数に変換する。図5に示す各回路及びレジスタの機能及び動作は、図4に示す対応する名称の各回路及びレジスタの機能及び動作と同様である。但し、上位63-i-1ビットを変換する変換器においては、第iビットから最上位ビットまでの上側のビットに対して2進数から10進数への変換を行なっているので、データレジスタ30-2の初期値は2iとなる。即ち、所定数倍されていく10進数の初期値は、2のi乗iは2以上の整数である。図5に示す変換回路においては、変換対象の2進数を上位ビット側と下位ビット側との2つに分割し、それぞれについて図4の変換回路による変換処理を並列に実行する。これにより、変換回路を2セット用いた2ビットの並列処理が実現できる。図6は、図4の変換回路において2ビット単位での並列処理1サイクルで2ビットを纏めて処理する並列処理を行なうように変形した構成の一例を示す図である。図6において、図4と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図6の変換回路においては、図4の選択回路34の代りに選択回路34Aが設けられる。また図4の倍数生成回路32の代りに倍数生成回路32A及び32Bが設けられ、更にBoothデコード回路40が新たに設けられる。データレジスタ30は、順次所定数倍されていく10進数を格納する。倍数生成回路32A及び32Bは、各々が2倍化の演算を実行する回路であり、データレジスタ30の出力を所定数倍この例では4倍=2倍×2倍してデータレジスタ30に入力する。バイナリデータレジスタ31に格納される変換対象2進数の最下位側の3ビットが、Boothデコード回路40に供給される。Boothデコード回路40は、供給された3ビットの値に応じて、選択回路34Aに3ビットの選択信号を供給する。選択回路34Aは、抽出回路により抽出された1又は複数のビットこの例では3ビットの値に応じて、順次所定数倍されていく10進数と0とを含む複数の10進数この例では5個の10進数から1つの数を選択する。より具体的には、選択回路34Aは、Boothデコード回路40からの3ビットの値抽出回路により抽出された3ビットの値に応じた値に応じて、5つの10進数の何れか1つを選択し、選択された値を出力する。選択回路34Aは、10進数である0、所定数倍されていく10進数、所定数倍されていく10進数の2倍の数、所定数倍されていく10進数の-2倍の数、及び所定数倍されていく10進数の-1倍の数を選択対象の入力として受け取る。演算器x241が、データレジスタ30から供給される所定数倍されていく10進数の2倍の値を計算する。演算器x-242が、データレジスタ30から供給される所定数倍されていく10進数の-2倍の値を計算する。演算器x-143が、データレジスタ30から供給される所定数倍されていく10進数の-1倍の値を計算する。選択回路34Aは、抽出された複数のビットの値に応じて、boothアルゴリズムに基づいて複数の10進数から1つの数を選択する。図7は、Boothアルゴリズムを説明するための図である。Boothアルゴリズムは、乗算の高速化手法として知られている。2進数の乗算において、1ビットずつ乗数を処理していく場合は、被乗数の1倍を中間結果に足し込んで、中間結果を1ビットシフトしていくことが行なわれる。高速化のために乗数を2ビットずつ処理する場合には、中間結果に足し込む被乗数を4通り用意する。具体的には、2ビットの乗数00、01、10、及び11に対応して、被乗数の0倍、1倍、2倍、及び3倍を、それぞれ足し込むことになる。0倍数、1倍数、及び2倍数を計算するのは容易だが、3倍数を計算する回路は複雑になることが問題となる。Boothアルゴリズムは、3倍数を直接計算することなく3倍数の中間結果への足し込みを可能にするアルゴリズムである。Boothアルゴリズムでは、3倍数の計算に際して、3倍数=4倍数-1倍数であることを利用している。即ち、3倍数を足し込むためには、乗数のあるビットで-1倍数を足しこみ、乗数の次の2ビットで1倍数を足しこめばよい。なぜなら、乗数の次の2ビットの1倍数は、直前の2ビットから見ると4倍数だからである。このようにして、-1倍数と4倍数とを足し込むことにより、3倍数を足し込むのと同等の計算が可能となる。ただし、次の2ビットに対しては、前の2ビットのための倍数のほかに、そのビット自身で足し込むべき倍数も存在する。そこで、前の2ビットのための倍数が必要かどうかの判断は自身のビットの1ビット下位のビットを見て、そのビットが1であれば前の2ビットのための倍数が必要であると判断する。このため、前のビットにおいて2倍数を足し込む場合も、2倍数=4倍数-2倍数として計算する。このようにして、1ビット下位のビットと自身の2ビットとの合計3ビットを参照することで、前の2ビットのための倍数と自身のビットのための倍数の両方を考慮した倍数を選び、中間結果に足し込んでいくこととなる。参照する3ビットのビット列と選択する倍数の組み合わせとの関係は3倍数により固定的に決まるので、この関係をテーブルとして用意しておき、テーブル参照により3ビット入力に対する倍数の組み合わせを求めればよい。上記のBoothアルゴリズムを2進から10進への変換に適用することができる。図7aにおいて、2進数50は、変換対象の2進数である。2進数50の最下位2ビット11に着目する場合には、ダミービットとして0を付け足した3ビット値51を、図7bに示す変換テーブル57において探し、-1倍数x-1を足し込む動作が実行される。2進数50の次の2ビット00に着目する場合には、その下の1ビット1を付け足した3ビット値52を、変換テーブル57において探し、1倍数x1を足し込む動作が実行される。以上の動作により、最下位2ビットに対して-1倍数を足しこみ、次の2ビットで1倍数を足し込む。ここで当該次の2ビットの1倍数は、直前の2ビットから見ると4倍数であるので、結果として-1倍数と4倍数とを足し込むことになり、3倍数を足し込むのと同等の結果が得られる。2進数50の次の2ビット10に着目する場合には、その下の1ビット0を付け足した3ビット値53を、変換テーブル57において探し、-2倍数x-2を足し込む動作が実行される。次の2ビット00に着目する場合には、その下の1ビット1を付け足した3ビット値54を、変換テーブル57において探し、1倍数x1を足し込む動作が実行される。以上の動作により、まず-2倍数を足しこみ、次に1倍数を足し込む。ここで当該1倍数は、直前の2ビットから見ると4倍数であるので、結果として-2倍数と4倍数とを足し込むことになり、2倍数を足し込むのと同等の結果が得られる。2進数50の次の2ビット01に着目する場合には、その下の1ビット0を付け足した3ビット値55を、変換テーブル57において探し、1倍数x1を足し込む動作が実行される。次の2ビット00に着目する場合には、その下の1ビット0を付け足した3ビット値56を、変換テーブル57において探し、0倍数x0を足し込む動作が実行される。以上の動作により、まず1倍数を足しこみ、次に0倍数を足し込み、結果として1倍数を足し込むことになる。図6に示すBoothデコード回路40は、バイナリデータレジスタ31から抽出された3ビットの値に応じて、図7bに示す変換テーブル57を参照して倍数を特定し、この特定した倍数を選択するための3ビットの選択信号を出力すればよい。選択回路34Aがこの選択信号に応じて選択動作を実行することで、バイナリデータレジスタ31の2進数を2ビット毎に変換する各サイクルにおいて、10進加算値に足し込むための適切な倍数を選択することができる。なお前述のようにBoothアルゴリズムでは、2進数の最下位2ビットに着目する場合には、ダミービットとして0を付け足す。これに対応して、バイナリデータレジスタ31の最下位ビットは第-1ビット目を示すビット位置となっている。図8は、図6の変換回路を2セット用いて4ビットの並列処理を可能にした変換回路の構成の一例を示す図である。図8において、図6と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。下位ビット側の変換回路は、データレジスタDR030-1、バイナリデータレジスタBR031-1、倍数生成回路32-1A及び32-1B、ビットシフト回路33-1、及び選択回路34-1Aを含む。下位ビット側の変換回路は更に、加算回路ADD035-1、アキュムレータレジスタAR036-1、Boothデコード回路40-1、及び演算器41-1乃至43-1を含む。これらの回路及びレジスタは、変換対象2進数の第0ビット~第i-1ビットの下位iビットを10進数に変換する。上位ビット側の変換回路は更に、データレジスタDR130-2、バイナリデータレジスタBR131-2、倍数生成回路32-2A及び32-2B、ビットシフト回路33-2、及び選択回路34-2Aを含む。上位ビット側の変換回路は更に、加算回路ADD135-2、アキュムレータレジスタAR136-2、Boothデコード回路40-2、及び演算器41-2乃至43-2を含む。これらの回路及びレジスタは、変換対象2進数の第iビット~第63ビットの上位63-i-1ビットを10進数に変換する。図8に示す各回路及びレジスタの機能及び動作は、図6に示す対応する名称の各回路及びレジスタの機能及び動作と同様である。但し、上位63-i-1ビットを変換する変換器においては、第iビットから最上位ビットまでの上側のビットに対して2進数から10進数への変換を行なっているので、データレジスタ30-2の初期値は2iとなる。即ち、所定数倍されていく10進数の初期値は、2のi乗iは2以上の整数である。図8に示す変換回路においては、変換対象の2進数を上位ビット側と下位ビット側との2つに分割し、それぞれについて図6の変換回路による変換処理を並列に実行する。これにより、2ビット単位での並列処理1サイクルで2ビットを纏めて処理する並列処理を2セット用いて計4ビットの並列処理が実現できる。図9は、図4に示す変換回路の変形例の構成の一例を示す図である。図9において、図4と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図9においては、図4の倍数生成回路32の代りに1/2倍数生成回路62が設けられ、更に図4のビットシフト回路33の代りにビットシフト回路63が設けられる。ビットシフト回路63は、バイナリデータレジスタ31に格納される2進数を左又は右この例では左にシフトする。バイナリデータレジスタ31から選択回路34へと延びる信号線は、バイナリデータレジスタ31の格納値の最上位ビット側又は最下位ビット側この例では最上位ビット側から1又は複数のビットこの例では1ビットを読み出す。この構成により、抽出回路は、バイナリデータレジスタ31に格納される2進数の最上位ビット側又は最下位ビット側この例では最上位ビット側から1又は複数のビットこの例では1ビットを順次抽出する。データレジスタ30は、順次所定数倍されていく10進数を格納する。変換対象の2進数を格納するバイナリデータレジスタ31のビット幅が64ビットであるとき、データレジスタ30に格納される10進数の初期値は263であってよい。1/2倍数生成回路62は、データレジスタ30の出力を所定数倍この例では1/2倍してデータレジスタ30に入力する。選択回路34は、抽出回路により抽出された1又は複数のビットこの例では1ビットの値に応じて、0とデータレジスタ30からの所定数倍されていく10進数との何れか一方を選択し、選択された値を出力する。各サイクルにおいて選択回路34が出力する10進数は、バイナリデータレジスタ31に格納される2進数の着目ビット抽出ビットを10進数に変換した値に対応する。このようにして、バイナリデータレジスタ31に格納される変換対象の2進数を、その最上位ビット側から1ビットずつ順次10進数に変換して、アキュムレータレジスタ36に格納される10進加算値に足し込んでいく。その結果、バイナリデータレジスタ31の2進数の全てのビットが抽出されて所定の演算が完了した後には、この2進数を10進数に変換した値が、アキュムレータレジスタ36に得られることになる。図10は、図4に示す変換回路の変形例の構成の一例を示す図である。図10において、図4と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図10においては、選択回路34と加算回路35との間にパイプラインレジスタ64が設けられる。図4の構成では、クリティカルパスは、データレジスタ30の出力から選択回路34及び加算回路35を介してアキュムレータレジスタ36への入力に至る経路である。図4の構成では、選択回路34と加算回路35の間にパイプラインレジスタ64を挿入し、選択回路34のパスと選択回路34のパスとをタイミング的に互いに分離する。この場合、パイプラインレジスタ64に選択回路34からのデータを取り込ませるために1サイクルかかる。しかしながら、加算結果を格納するアキュムレータレジスタ36と加算回路35への入力データを格納するパイプラインレジスタ64とは同時に更新することが可能である。従って、2サイクル目以降は、パイプラインレジスタ64の更新のためのレイテンシは隠ぺいすることができる。この結果、1サイクルの演算レイテンシの増加と引き換えに、クリティカルパスの改善が可能となる。図11は、図4に示す変換回路の変形例の構成の一例を示す図である。図11において、図4と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図11においては、選択回路34の代りに、AND回路65が設けられる。このAND回路65は、データレジスタ30からのデータの各ビット毎に設けられる。AND回路65は、バイナリデータレジスタ31から抽出されたビットの値が1の場合に、データレジスタ30から供給される順次所定数倍されていく10進数を加算回路35に供給する。AND回路65は更に、バイナリデータレジスタ31から抽出されたビットの値が0の場合に、データ値0を加算回路35に供給する。図4の変換回路と同様に、加算回路35とアキュムレータレジスタ36とが、更新回路に相当する。更新回路は、抽出された1又は複数のビットこの例では1ビットの値が所定の値この例では1である場合に、順次所定数倍されていく10進数を10進加算値に加算した値により、アキュムレータレジスタ36に格納される10進加算値を更新する。具体的には、抽出された1ビットが1である場合には順次2倍されていく10進数を10進加算値に加算し、抽出された1ビットが0である場合には0を10進加算値に加算する。このように選択回路34の代りにAND回路65を用いても、選択回路34を用いた場合と同様の動作が可能である。図12は、図4に示す変換回路の変形例の構成の一例を示す図である。図12において、図4と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図12においては、選択回路34を用いる代りに、バイナリデータレジスタ31から抽出された1ビットをイネーブル信号としてアキュムレータレジスタ36Aに供給している。図4の変換回路と同様に、加算回路35とアキュムレータレジスタ36Aとが、更新回路に相当する。更新回路は、抽出された1又は複数のビットこの例では1ビットの値が所定の値この例では1である場合に、順次所定数倍されていく10進数を10進加算値に加算した値により、アキュムレータレジスタ36に格納される10進加算値を更新する。具体的には、抽出された1ビットが1である場合には、この1をイネーブル信号として受け取るアキュムレータレジスタ36Aの書き込み動作が実行され、順次2倍されていく10進数を10進加算値に加算した値がアキュムレータレジスタ36Aに格納される。抽出された1ビットが0である場合には、この0をイネーブル信号として受け取るアキュムレータレジスタ36Aの書き込み動作が実行されずにディセーブルされるため、順次2倍されていく10進数を10進加算値に加算した値がアキュムレータレジスタ36Aに格納されない。このように選択回路34の代りにアキュムレータレジスタ36Aのイネーブル信号を用いても、選択回路34を用いた場合と同様の動作が可能である。図13は、図6に示す変換回路の変形例の構成の一例を示す図である。図13において、図6と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図13においては、選択回路34Aを用いる代りに選択回路34Bを用いるとともに、Boothデコード回路40からの出力信号をイネーブル信号としてアキュムレータレジスタ36Bに供給している。図6に示す構成において、Boothデコード回路40が0倍値即ち0を選択する信号を選択回路34Aに供給する場合、選択回路34Aは0を選択するので、アキュムレータレジスタ36の値は同一の値で更新されることになる。このことを鑑みると、選択回路34Aが0を選択する場合にアキュムレータレジスタ36の書き込み動作が実行されないように構成すれば、図6に示す変換回路と同じ動作が実現できる。図13に示す変換回路では、Boothデコード回路40が0倍値即ち0を選択する信号を出力する場合、この信号に応答してアキュムレータレジスタ36Bの書き込み動作が実行されないようにしている。また選択回路34Bにおいて0選択は不要となるため、選択回路34Bの入力は、図6に示す5つの10進数値から0を除いた4つの10進数値とされている。図14は、図4の変換回路を4セット用いて4ビットの並列処理を可能にした変換回路の構成の一例を示す図である。図14において、図4と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。変換回路は、データレジスタDR030-1、バイナリデータレジスタBR031-1、倍数生成回路32-1、ビットシフト回路33-1、選択回路34-1、加算回路ADD035-1、及びアキュムレータレジスタAR036-1を含む。これらの回路及びレジスタは、変換対象2進数の第0ビット~第i-1ビットの下位iビットを10進数に変換する。変換回路は更に、データレジスタDR130-2、バイナリデータレジスタBR131-2、倍数生成回路32-2、ビットシフト回路33-2、選択回路34-2、加算回路ADD135-2、及びアキュムレータレジスタAR136-2を含む。これらの回路及びレジスタは、変換対象2進数の第iビット~第j-1ビットを10進数に変換する。変換回路は更に、データレジスタDR230-3、バイナリデータレジスタBR231-3、倍数生成回路32-3、ビットシフト回路33-3、選択回路34-3、加算回路ADD235-3、及びアキュムレータレジスタAR236-3を含む。これらの回路及びレジスタは、変換対象2進数の第jビット~第k-1ビットを10進数に変換する。変換回路は更に、データレジスタDR330-4、バイナリデータレジスタBR331-4、倍数生成回路32-4、ビットシフト回路33-4、選択回路34-4、加算回路ADD335-4、及びアキュムレータレジスタAR336-4を含む。これらの回路及びレジスタは、変換対象2進数の第kビット~第63ビットの上位63-k-1ビットを10進数に変換する。図14に示す各回路及びレジスタの機能及び動作は、図4及び図5に示す対応する名称の各回路及びレジスタの機能及び動作と同様である。但し、データレジスタ30-1乃至30-4の初期値はそれぞれ適切な値に設定される。即ち、所定数倍されていく10進数の初期値は、それぞれ対応するビット位置に応じた2の冪乗の数となる。図14に示す変換回路においては、変換対象の2進数を4つに分割し、それぞれについて図4の変換回路による変換処理を並列に実行する。これにより、変換回路を4セット用いた4ビットの並列処理が実現できる。図15は、図6の変換回路を4セット用いて8ビットの並列処理を可能にした変換回路の構成の一例を示す図である。図15において、図6と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。変換回路は、データレジスタDR030-1、バイナリデータレジスタBR031-1、倍数生成回路32-1A及び32-1B、ビットシフト回路33-1、及び選択回路34-1Aを含む。変換回路は更に、加算回路ADD035-1、アキュムレータレジスタAR036-1、Boothデコード回路40-1、及び演算器41-1乃至43-1を含む。これらの回路及びレジスタは、変換対象2進数の第0ビット~第i-1ビットの下位iビットを10進数に変換する。変換回路は更に、データレジスタDR130-2、バイナリデータレジスタBR131-2、倍数生成回路32-2A及び32-2B、ビットシフト回路33-2、及び選択回路34-2Aを含む。変換回路は更に、加算回路ADD135-2、アキュムレータレジスタAR136-2、Boothデコード回路40-2、及び演算器41-2乃至43-2を含む。これらの回路及びレジスタは、変換対象2進数の第iビット~第j-1ビットを10進数に変換する。変換回路は更に、データレジスタDR230-3、バイナリデータレジスタBR231-3、倍数生成回路32-3A及び32-3B、ビットシフト回路33-3、及び選択回路34-3Aを含む。変換回路は更に、加算回路ADD235-3、アキュムレータレジスタAR236-3、Boothデコード回路40-3、及び演算器41-3乃至43-3を含む。これらの回路及びレジスタは、変換対象2進数の第jビット~第k-1ビットを10進数に変換する。変換回路は更に、データレジスタDR330-4、バイナリデータレジスタBR331-4、倍数生成回路32-4A及び32-4B、ビットシフト回路33-4、及び選択回路34-4Aを含む。変換回路は更に、加算回路ADD335-4、アキュムレータレジスタAR336-4、Boothデコード回路40-4、及び演算器41-4乃至43-4を含む。これらの回路及びレジスタは、変換対象2進数の第kビット~第63ビットの上位63-k-1ビットを10進数に変換する。図15に示す各回路及びレジスタの機能及び動作は、図6及び図8に示す対応する名称の各回路及びレジスタの機能及び動作と同様である。但し、データレジスタ30-1乃至30-4の初期値はそれぞれ適切な値に設定される。即ち、所定数倍されていく10進数の初期値は、それぞれ対応するビット位置に応じた2の冪乗の数となる。図15に示す変換回路においては、変換対象の2進数を4つに分割し、それぞれについて図6の変換回路による変換処理を並列に実行する。これにより、変換回路を4セット用いた8ビットの並列処理が実現できる。以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。"