"絶縁層と、前記絶縁層内に並設された第1チップ及び第2チップと、前記絶縁層上に配設された第1配線層とを含み、前記第1チップは、第1貫通ビアを有し、前記第1配線層は、前記第1貫通ビアと前記第2チップとを電気的に接続する第1配線部を有することを特徴とする半導体装置。前記絶縁層内に、前記第1チップ及び前記第2チップに並設された第3チップを含み、前記第1チップは、第2貫通ビアを有し、前記第1配線層は、前記第2貫通ビアと前記第3チップとを電気的に接続する第2配線部を有することを特徴とする請求項1に記載の半導体装置。前記絶縁層内に、前記第1チップ及び前記第2チップに並設された第4チップを含み、前記第4チップは、前記第1貫通ビアと異なる径の第4貫通ビアを有することを特徴とする請求項1又は2に記載の半導体装置。電子素子を含み、前記絶縁層は、前記電子素子の上方に配設されることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記絶縁層内に配設されたダミーチップを含むことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記絶縁層内に、前記第1チップに並設された第5チップを含み、前記第5チップは、前記第2チップの上方に配設されることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。支持体上に、貫通ビアを有する第1チップを配設する工程と、前記支持体上に、前記第1チップに並べて第2チップを配設する工程と、前記支持体上に絶縁層を形成し、前記第1チップ及び前記第2チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記貫通ビアと前記第2チップとを電気的に接続する配線部を有する配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。支持体上に第1チップ及び第2チップを並設する工程と、前記支持体上に絶縁層を形成し、前記第1チップ及び前記第2チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記第2チップに電気的に接続される配線部を有する配線層を形成する工程と、前記配線層及び前記第1チップを貫通し、前記配線部に電気的に接続される貫通ビアを形成する工程とを含むことを特徴とする半導体装置の製造方法。絶縁層と、前記絶縁層内に並設された第1チップ及び第2チップと、前記絶縁層上に配設された配線層とを含み、前記第1チップが、貫通ビアを有し、前記配線層が、前記貫通ビアと前記第2チップとを電気的に接続する配線部を有する半導体装置と、前記半導体装置の前記配線層側に配設され、前記第2チップと前記配線層を用いて電気的に接続された電子素子とを含むことを特徴とする電子装置。上記のようなMCPを、半導体チップ、半導体チップを内蔵する部品、基板といった電子素子上に積層する場合には、例えば、そのMCPの半導体チップが設けられる絶縁層の部分にそれを貫通する貫通ビアが形成される。絶縁層上には、絶縁層内の半導体チップと貫通ビアを電気的に接続する配線層が設けられ、積層されるMCPと電子素子が貫通ビアを用いて電気的に接続される。しかし、このようなMCPの絶縁層の部分に対する貫通ビアの形成は、絶縁層に用いられている材料や絶縁層の厚み等によって所望の径や配置の貫通ビアを精度良く形成することができない等、必ずしも容易でない場合があった。本発明の一観点によれば、絶縁層と、前記絶縁層内に並設された第1チップ及び第2チップと、前記絶縁層上に配設された配線層とを含み、前記第1チップは、貫通ビアを有し、前記配線層は、前記貫通ビアと前記第2チップとを電気的に接続する配線部を有する半導体装置が提供される。更に、このような半導体装置を電子素子に実装した電子装置が提供される。また、本発明の一観点によれば、支持体上に、貫通ビアを有する第1チップを配設する工程と、前記支持体上に、前記第1チップに並べて第2チップを配設する工程と、前記支持体上に絶縁層を形成し、前記第1チップ及び前記第2チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記貫通ビアと前記第2チップとを電気的に接続する配線部を有する配線層を形成する工程とを含む半導体装置の製造方法が提供される。更に、本発明の一観点によれば、支持体上に第1チップ及び第2チップを並設する工程と、前記支持体上に絶縁層を形成し、前記第1チップ及び前記第2チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記第2チップに電気的に接続される配線部を有する配線層を形成する工程と、前記配線層及び前記第1チップを貫通し、前記配線部に電気的に接続される貫通ビアを形成する工程とを含む半導体装置の製造方法が提供される。開示の技術によれば、絶縁層内に設けられるチップの1つに貫通ビアが設けられる。貫通ビアを設けたチップを用いることで、絶縁層の部分に形成される貫通ビアに比べて高精度に形成された貫通ビアを備える高性能な半導体装置が実現可能になる。まず、第1の実施の形態について説明する。図1は第1の実施の形態に係る半導体装置の一例を示す図である。図1には、第1の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。図1に示す半導体装置MCP10は、半導体チップ11及び半導体チップ12、並びにビアターミナルチップ13を備えている。ビアターミナルチップ13は、複数の貫通ビア13aを有している。半導体チップ11、半導体チップ12及びビアターミナルチップ13は、樹脂層絶縁層14内に設けられている。樹脂層14には、例えば、エポキシ樹脂が用いられる。尚、樹脂層14には、エポキシ樹脂のほか、フェノール樹脂、メラミン樹脂、尿素樹脂、不飽和ポリエステル樹脂、アルキド樹脂、ポリウレタン樹脂、ポリイミド樹脂等の材料が用いられてもよい。また、樹脂層14には、シリカ等の非導電性のフィラーが含まれてもよい。半導体チップ11及び半導体チップ12は、各々の回路面電極パッド配設面11a及び回路面電極パッド配設面12aの向きを揃えて、ビアターミナルチップ13と共に、樹脂層14内に設けられている。半導体チップ11、半導体チップ12及びビアターミナルチップ13は、回路面11a及び回路面12a、並びに貫通ビア13aの一端が樹脂層14の一方の面表面14aから露出するように、樹脂層14内に設けられている。樹脂層14の表面14aには、配線層15が設けられている。配線層15は、半導体チップ11回路面11aと、ビアターミナルチップ13の貫通ビア13aのうち少なくとも1つを電気的に接続する配線部15aを含む。更に、配線層15は、半導体チップ12回路面12aと、ビアターミナルチップ13の貫通ビア13aのうち少なくとも1つを電気的に接続する配線部15bを含む。配線部15a及び配線部15bは、酸化シリコンやポリイミド等を用いた絶縁部15cで覆われている。配線部15a及び配線部15bは、各々の一部が絶縁部15cから露出し、その露出部分には、半導体装置10の外部接続端子として、配線部15a及び配線部15bに電気的に接続されたバンプ16が設けられている。尚、バンプ16には、ボール若しくはポスト又はそれらを組み合わせたもの等、様々な形態を採用し得る。MCP10において、ビアターミナルチップ13は、例えば、その本体部13bにシリコンSiを用い、Si貫通ビアThroughSiliconVia;TSV形成技術によって貫通ビア13aを形成したものを用いることができる。貫通ビア13aには、銅Cu等の金属材料を用いることができる。尚、本体部13bには、Siに限らず、他の半導体、化合物半導体、酸化物、化合物、樹脂等、様々な材料を用いることが可能である。また、貫通ビア13aは、TSV形成技術に限らず、例えば、貫通ビアを含むインターポーザ中継基板の形成に用いられるような様々な形成技術を用いることが可能である。MCP10は、ビアターミナルチップ13の貫通ビア13aを利用して電子素子上に積層して実装することができる。図2は第1の実施の形態に係る半導体装置の一例を示す図である。図2Aは第1の実施の形態に係る半導体装置の第1構成例の要部断面模式図、図2Bは第1の実施の形態に係る半導体装置の第2構成例の要部断面模式図である。図2Aには、MCP10を半導体チップ電子素子21上に実装した半導体装置20aを例示している。半導体チップ21の回路面電極パッド配設面21a上には、半導体チップ21に電気的に接続された配線部22dを含む配線層22が設けられている。配線部22dは、酸化シリコンやポリイミド等を用いた絶縁部22cで覆われている。この配線層22の配線部22dに、バンプ23を介して、MCP10の貫通ビア13aが電気的に接続されている。半導体チップ21上の配線層22と、MCP10との間には、アンダーフィル樹脂等の接着層24が充填されている。また、図2Bには、貫通ビア13aが、バンプを介さずに配線層22に電気的に接続された半導体装置20bを例示している。このように、半導体装置20a及び半導体装置20bでは、半導体チップ21とMCP10とが積層される。そして、半導体チップ21と、MCP10の半導体チップ11及び半導体チップ12とが、ビアターミナルチップ13の貫通ビア13aを用いて電気的に接続される。尚、図1及び図2には、MCP10内に2つの半導体チップ11及び半導体チップ12、並びに1つのビアターミナルチップ13を設けた例を示したが、MCP10には、3つ以上の半導体チップ、2つ以上のビアターミナルチップが含まれていてもよい。図3は第1の実施の形態に係る半導体装置の一例を示す図である。図3には、第1の実施の形態に係る半導体装置の別例の要部斜視図を模式的に図示している。図3には、半導体チップ11及び半導体チップ12のほか、半導体チップ17及び半導体チップ18、更に、複数のビアターミナルチップ13を含むMCP10を例示している。このようなMCP10が半導体チップ21上に実装され、例えば半導体装置20aが構成されている。尚、図3では、便宜上、上記の樹脂層14、配線層15の絶縁部15c及び配線部15a,15bの一部、バンプ16、接着層24の図示を省略している。このように、図3に示す半導体装置20aでは、樹脂層14内に半導体チップ11、半導体チップ12、半導体チップ17及び半導体チップ18の4つの半導体チップが設けられ、それらの各間隙又は周囲に、複数のビアターミナルチップ13が設けられている。ビアターミナルチップ13には、信号用ビアターミナルチップ13Aのほか、信号用ビアターミナルチップ13Aの貫通ビア13Aaよりも大きな径の貫通ビア13Baを有する電源用ビアターミナルチップ13Bを設けることができる。尚、この図3には、MCP10の貫通ビア13aが半導体チップ21上の配線層22にバンプ23を介して電気的に接続される半導体装置20a図2Aの構成例を示した。このほか、貫通ビア13aがバンプ23を介さずに配線層22に電気的に接続される半導体装置20b図2Bも、同様の構成とすることができる。また、ここでは、半導体チップ21上にMCP10が実装された半導体装置20a及び半導体装置20bについて述べた。このほか、MCP10は、上記のような半導体チップ21に限らず、半導体チップを内蔵するパッケージ部品や基板部品、他のMCP等の電子素子にも同様に実装可能である。また、上記のような半導体装置20a及び半導体装置20bを、更に別の電子素子上に積層して実装することも可能である。以上述べたように、MCP10では、樹脂層14内に、貫通ビア13a13Aa,13Baを有するビアターミナルチップ13を設ける。MCP10では、樹脂層14自体に貫通ビアを形成したり、半導体チップ11や半導体チップ12自体に貫通ビアTSVを形成したりすることを要しない。ここで、比較のため、上記のようなビアターミナルチップ13を用いない、別形態の半導体装置について述べる。図4は別形態の半導体装置の一例を示す図である。図4Aは別形態の半導体装置の要部断面模式図、図4Bは別形態の半導体装置の斜視模式図である。図4A,Bに示す半導体装置120は、エポキシ樹脂等を用いた樹脂層114内に、複数の半導体チップ、ここでは一例として2つの半導体チップ111及び半導体チップ112が設けられたMCP110を有している。このMCP110には、その樹脂層114に、樹脂層114を貫通する複数の貫通ビア樹脂貫通ビア113aが設けられている。樹脂貫通ビア113aは、樹脂層114上に設けられる配線層115の、絶縁部115c内の配線部115dによって、半導体チップ111及び半導体チップ112に電気的に接続されている。配線部115dには、バンプ116が設けられている。このようなMCP110が、電子素子121上に接着層124を介して積層され、例えばバンプ123によって電子素子121に電気的に接続されて、半導体装置120が構成されている。尚、図4Bでは、便宜上、図4Aに示した樹脂層114、配線層115の絶縁部115c及び配線部115dの一部、バンプ116、接着層124の図示を省略している。半導体装置120では、上記のビアターミナルチップ13は用いられず、樹脂層114内に樹脂貫通ビア113aが形成される。樹脂貫通ビア113aの形成方法としては、例えば、次のような方法がある。ここで、樹脂貫通ビア113aの形成方法の一例を、図5を参照して説明する。まず、支持体200上の所定領域に半導体チップ111及び半導体チップ112を配置し図5A、その支持体200上に樹脂層114を形成して、半導体チップ111及び半導体チップ112を樹脂層114内に埋め込む図5B。樹脂層114は、加熱や光の照射によって硬化される。このように樹脂層114内に半導体チップ111及び半導体チップ112が埋め込まれた状態で、その樹脂層114に対し、樹脂貫通ビア113aの形成が行われる図5C。樹脂貫通ビア113aは、樹脂層114の孔開け加工後、その孔に導電材料を充填することで形成される。尚、樹脂貫通ビア113aの形成は、樹脂層114から支持体200を分離する前又は分離した後に行うことが可能であり、また、樹脂層114から支持体200を分離して更に配線層115を形成した後に行うことも可能である。樹脂層114の孔開け加工には、レーザ加工技術やエッチング技術が用いられ得る。しかし、これらの技術では、樹脂層114の孔開け加工が困難な場合がある。例えば、レーザを用いる方法では、樹脂層114の材料が比較的熱に弱い場合、レーザ照射時に発生する熱により、樹脂層114の劣化や変形が起こり得る。それにより、樹脂層114の所定の位置に所定の径の孔を形成することができず、高精度に所望の配置密度で樹脂貫通ビア113aを形成することができない恐れがある。また、樹脂層114に対しては反応性イオンエッチングReactiveIonEtching;RIEを行うことが難しく、特に樹脂層114にフィラーが含まれているような場合にはRIEが難しくなる。エッチング技術でも、樹脂層114に対しては、所定の位置に所定の径の孔を形成することができず、高精度に所望の配置密度で樹脂貫通ビア113aを形成することができない恐れがある。このほか、樹脂層114が比較的厚い場合には、形成する樹脂貫通ビア113aのアスペクト比が高くなるため、高精度な樹脂貫通ビア113aの形成が難しかったり、信頼性の高い樹脂貫通ビア113aの形成が難しかったりする場合がある。また、孔開け加工に用いる手法や、樹脂層114に用いる材料によっては、小さな径の孔や樹脂貫通ビア113aの形成が難しかったり、1層の樹脂層114に異なる径の孔や樹脂貫通ビア113aの形成が難しかったりする場合がある。更に、1層の樹脂層114に異なる径の孔を形成しても、それら径の異なる孔への導電材料の充填を良好に行うことができない場合がある。或いは、このような点を回避して高精度な孔開けや樹脂貫通ビア113aの形成を行うために、プロセスの工数やコストが増加してしまう場合がある。形成される複数の樹脂貫通ビア113aの精度低下は、図4のような半導体装置120を形成するうえで、電子素子121との接続不良を招く等の問題を生じさせる可能性がある。これに対し、上記のMCP10では、半導体チップ11,12,17,18と共に樹脂層14内に設けられるビアターミナルチップ13に貫通ビア13a13Aa,13Baが設けられる。即ち、詳細は後述するが、貫通ビア13aが形成された、又は形成されるビアターミナルチップ13を、半導体チップ11,12,17,18と共に支持体上に配置し、それらを樹脂層14内に埋め込み、その後、支持体を分離する等してMCP10を得る。このように、MCP10では、樹脂層14に樹脂貫通ビアを形成せず、貫通ビア13aが設けられるビアターミナルチップ13を樹脂層14内に設けることで、上記のような樹脂層114の孔開け加工時等に生じ得る事態を回避することが可能になる。例えば、ビアターミナルチップ13の本体部13bにSiを用い、TSV形成技術を用いて貫通ビア13aを形成する場合には、良好な形状の孔及び貫通ビア13aを、所定の位置に所定の径で高精度に形成することができる。更に、上記の図5のようにして樹脂貫通ビア113aを形成する場合に比べて、より低コストで貫通ビア13aを形成することができる。また、MCP10では、貫通ビア13aが設けられるビアターミナルチップ13が、半導体チップ11,12,17,18とは別のプロセスで用意され、半導体チップ11,12,17,18と共に樹脂層14内に埋め込まれる。そのため、ビアターミナルチップ13は、所定の半導体チップ間や所定の半導体チップの周囲等、樹脂層14内の適切な任意の位置に配置することができる。貫通ビア13aと半導体チップ11,12,17,18との電気的接続は、配線層15により行う。上下方向の電気的接続を行うためには、半導体チップの内部にTSVを設ける方法も考えられる。しかし、TSVを内部に設けることで半導体チップの電気的特性が損なわれる恐れが生じたり、TSVを設けるために半導体チップ自体を新たに設計する必要性が生じたりする。これに対し、ビアターミナルチップ13を設ける手法では、用いる半導体チップをMCP10用に別途設計することを要せず、用いる半導体チップの電気的特性への影響も抑えられる。ビアターミナルチップ13を用いることで、市場や顧客のニーズに応じたシステムMCP10を、SOCSystemOnChipのような形態に比べ、短期間に且つ低コストで、迅速に実現することが可能になる。また、ビアターミナルチップ13を複数設ける場合には、各ビアターミナルチップ13に設ける貫通ビア13aの径を、それぞれ設定することができる。そのため、ビアターミナルチップ13として、上記の信号用ビアターミナルチップ13Aと電源用ビアターミナルチップ13Bのように、貫通ビア13a13Aa,13Baの径が異なるものを、1層の樹脂層14内に設けることができる。このように、ビアターミナルチップ13を用いることで、樹脂貫通ビア113aを形成する際には困難であった、異なる径の貫通ビア13aを、1層の樹脂層14内に容易に設けることができる。また、MCP10のように、樹脂層14内にビアターミナルチップ13を設ける場合には、その分、MCP10に含まれる樹脂の量を減少させることが可能になる。ここで、例えば、上記の図5A,Bのように、支持体200上に半導体チップ111及び半導体チップ112を配置し、それらを樹脂層114に埋め込み、樹脂層114を硬化した場合を想定する。この場合、樹脂層114には、樹脂の硬化収縮に伴う応力が発生し、樹脂層114から支持体200を分離した時に、図6のように、半導体チップ111及び半導体チップ112が埋め込まれた樹脂層114樹脂基板に反り等の変形が生じ得る。樹脂基板の片面側に半導体チップ111及び半導体チップ112が埋め込まれている場合は、その厚み方向に非対称の配置であるために、硬化後室温に戻して上記支持体200を分離したときに、反り等の変形が生じ易くなる。例えば、熱硬化樹脂は、硬化により0.数~数の熱収縮を生じるが、樹脂基板の熱収縮は、基板サイズが小さくなる、基板厚さが変化する、チップ間距離が狭まる等の事態を招き得る。樹脂基板にこのような事態が生じると、その後、樹脂層114上に配線層115を形成する際、高精度に配線部115dを形成したり電気的に接続したりすることができないことが起こり得る。樹脂基板の変形は、この配線層115の形成時や、更にその後のMCP110の実装リフロー時に加えられる熱によっても起こり得る。尚、このような樹脂基板の変形を抑えるために、樹脂層114のガラス転位点Tgを上げる、高温弾性率を上げる等の方法も考えられるが、これらの方法だけでは高精度な配線層を形成するうえで必ずしも充分ではない。また、半導体チップの側面にヤング率の大きく異なる樹脂材料を用いることで、上記のような反り等の変形を抑える方法も考えられている。しかし、ヤング率が大きく異なる樹脂材料は、熱膨張係数CTEも大きく異なってくる。例えば、ヤング率が100MPaと14GPaという140倍異なる樹脂材料では、熱膨張係数が10ppm/°Cと125ppm/°Cと12倍以上も異なってくる。仮に、樹脂基板の厚さが800μmで、200°Cの温度変化が生じた場合には、両樹脂材料の厚さには18.4μmもの差が生じることになる。製造工程における200°C程度の温度変化は充分生じる可能性があるため、樹脂基板内にこのようにヤング率の大きく異なる樹脂材料を含めることは得策とは言えない。一方、上記のMCP10では、樹脂層14内にビアターミナルチップ13を設けることで、それを設けない場合に比べて、また、樹脂層14自体に貫通ビアを形成する場合に比べて、MCP10内の樹脂量を減らすことができる。そのため、MCP10或いはMCP10を用いた半導体装置の製造過程で樹脂層14の硬化収縮による反り等の変形が生じるのを抑えることができる。次に、第2の実施の形態について説明する。図7は第2の実施の形態に係る半導体装置の一例を示す図である。図7には、第2の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。図7に示す半導体装置MCP30は、樹脂層14内に設けられた半導体チップ11及び半導体チップ31を有している。この第2の実施の形態に係るMCP30では、一方の半導体チップ31に複数の貫通ビア31aここでは2つの貫通ビア31aを図示が設けられ、上記のようなビアターミナルチップ13を設けていない点で、第1の実施の形態に係るMCP10と相違する。貫通ビア31aは、TSV形成技術により、半導体チップ31に形成することができる。半導体チップ31は、それに並設される半導体チップ11側の端部に、貫通ビア31aの形成用の領域ビアターミナル領域30aを有している。半導体チップ31は、上記第1の実施の形態で述べた半導体チップ12に相当する機能を有している。半導体チップ31は、ビアターミナル領域30aと共に、上記の半導体チップ12に相当する機能を有する領域チップ機能領域30bを有している。半導体チップ11及び半導体チップ31は、各々の回路面11a及び回路面31bの向きを揃えて樹脂層14内に設けられている。半導体チップ11及び半導体チップ31は、回路面11a及び回路面31bが樹脂層14の表面14aから露出するように、樹脂層14内に設けられている。樹脂層14上には、配線部15a及び配線部15b、並びにそれらを覆う絶縁部15cを含む配線層15が設けられている。配線部15aは、半導体チップ11と、半導体チップ31のビアターミナル領域30aに設けられた貫通ビア31aのうち少なくとも1つを電気的に接続する。配線部15bは、半導体チップ31のチップ機能領域30bと、ビアターミナル領域30aに設けられた貫通ビア31aのうち少なくとも1つを電気的に接続する。配線部15a及び配線部15bには、バンプ16が設けられている。このようにMCP30では、樹脂層14内に設けられる半導体チップ31にビアターミナル領域30aが設けられ、そのビアターミナル領域30aに複数の貫通ビア31aが設けられる。そして、半導体チップ11は、配線部15aを介して、ビアターミナル領域30aの貫通ビア31aに電気的に接続され、半導体チップ31は、そのチップ機能領域30bが、配線部15bを介して、ビアターミナル領域30aの貫通ビア31aに電気的に接続される。このようなMCP30によっても、上記図5で述べたような樹脂層114の孔開け加工時等に生じ得る事態を回避し、良好な形状の貫通ビア31aを、所定の位置に所定の径で高精度に形成することができる。また、ここでは、半導体チップ11と、貫通ビア31aを有する半導体チップ31の、2つを例示したが、この半導体チップ31の貫通ビア31aとは異なる径の貫通ビアをビアターミナル領域に設けた半導体チップを、樹脂層14内に設けることもできる。例えば、電源用のように、より大きな径の貫通ビアをそのビアターミナル領域に設けた半導体チップを、半導体チップ11及び半導体チップ31と共に樹脂層14内に設けたMCPとすることも可能である。また、MCP30では、半導体チップ31に、貫通ビア31aが形成されるビアターミナル領域30aを設けることで、それを設けない場合に比べて、また、樹脂層14自体に貫通ビアを形成する場合に比べて、MCP30内の樹脂量を減らすことができる。そのため、MCP30或いはMCP30を用いた半導体装置の製造過程で樹脂層14の硬化収縮による反り等の変形を抑えることができる。MCP30は、ビアターミナル領域30aの貫通ビア31aを利用して電子素子上に積層して実装することができる。図8は第2の実施の形態に係る半導体装置の一例を示す図である。図8Aは第2の実施の形態に係る半導体装置の第1構成例の要部断面模式図、図8Bは第2の実施の形態に係る半導体装置の第2構成例の要部断面模式図である。図8Aには、MCP30を半導体チップ21上に実装した半導体装置20cを例示している。半導体チップ21の回路面21a上には、半導体チップ21に電気的に接続された配線部22dを含む配線層22が設けられている。この配線層22の配線部22dに、バンプ23を介して、MCP30の半導体チップ31のビアターミナル領域30aに設けられた貫通ビア31aが、電気的に接続されている。半導体チップ21上の配線層22と、MCP30との間には、接着層24が充填されている。また、図8Bには、貫通ビア31aが、バンプを介さずに配線層22に電気的に接続された半導体装置20dを例示している。このように、半導体装置20c及び半導体装置20dでは、半導体チップ21とMCP30とが積層される。そして、半導体チップ21と、MCP30の半導体チップ11及び半導体チップ31のチップ機能領域30bとが、ビアターミナル領域30aの貫通ビア31aを用いて電気的に接続される。尚、MCP30には、3つ以上の半導体チップが含まれていてもよい。また、MCP30は、上記のような半導体チップ21のほか、半導体チップを内蔵するパッケージ部品や基板部品、他のMCP等の電子素子にも同様に実装可能である。また、上記のような半導体装置20c及び半導体装置20dを、更に別の電子素子上に積層して実装することも可能である。以上、MCP10及びそれを用いた半導体装置20a及び半導体装置20b第1の実施の形態、並びに、MCP30及びそれを用いた半導体装置20c及び半導体装置20d第2の実施の形態について説明した。続いて、上記のようなMCP及びそれを用いた半導体装置の形成方法の例を、第3の実施の形態及び第4の実施の形態として、詳細に説明する。まず、第3の実施の形態について説明する。はじめに、第3の実施の形態に係るビアターミナルチップの形成方法について述べる。図9は第3の実施の形態に係るビアターミナルチップの形成方法の一例を説明する図である。図9A~Eは第3の実施の形態に係るビアターミナルチップの各形成工程の要部断面模式図である。図9Aに示すように、Siのウエハ40の表面に、貫通ビアを形成する領域に開口部41aを有するレジストパターン41を形成する。レジストパターン41の膜厚は、例えば10μmとされる。開口部41aの径開口径は、例えば20μmとされる。次いで、図9Bに示すように、レジストパターン41をマスクにしてウエハ40のエッチングを行い、貫通ビアを形成するビアホール42を形成する。ビアホール42は、その径を20μmとし、深さを200μmとすることができる。ビアホール42は、ドライエッチングにより形成することができる。ウエハ40のドライエッチングには、六フッ化硫黄SF6と八フッ化ブテンC4F8の混合ガスを用いることができる。その場合、ドライエッチングは、ガス圧0.1Torr、投入電力500Wの条件で行うことができる。ウエハ40のエッチングレートは、例えば20μm/minに設定される。エッチングの終点は、エッチング時間でコントロールすることができる。ビアホール42の形成後、レジストパターン41は除去される。次いで、ウエハ40の表面にライナー層及びシード層を形成する。ライナー層にはチタンTiを用いることができ、シード層にはCuを用いることができる。ライナー層及びシード層は、物理スパッタ法を用いて形成することができる。例えば、ライナー層を膜厚20nmで形成し、シード層を膜厚100nmで形成する。ライナー層及びシード層の形成に続き、めっき層を形成する。めっき層は、Cuを電解めっき法により堆積して形成することができる。電解めっきには、所望のレジストパターンを形成してその開口部にめっきを行うセミアディティブ法を用いることができる。電解めっきは、例えば膜厚10μmで行うことができ、このとき、径20μm、深さ200μmのビアホール42は、充分めっき層で満たされるようになる。その後、CMPChemicalMechanicalPolishing等でウエハ40上面の余分なライナー層、シード層及びめっき層を除去する。その後、TEOSTetraEthoxySilane等を用いて膜厚2μmの絶縁膜を形成し、バンプホールの開口パターニングを行い、バンプを形成するようにしてもよい。このようにして、図9Cに示すような、ビア43が形成されたウエハ40を得る。次いで、図9Dに示すように、ウエハ40のバックグラインディングを行う。このバックグラインディングにより、ウエハ40を例えば厚さ200μm程度まで薄くし、ウエハ40の裏面からビア43を露出させる。これにより、ウエハ40を貫通するビア貫通ビア43が形成される。Siのウエハ40への貫通ビア43TSVの形成は、所定の位置に所定の径で、高精度に行うことができる。次いで、図9Eに示すように、ウエハ40のダイシングを行い、貫通ビア43を含むビアターミナルチップ44に個片化し、個々のビアターミナルチップ44を得る。尚、ビアターミナルチップ44の形成方法は、上記の例に限定されるものではない。上記のビアホール42貫通ビア43の径、深さの値は、上記の例に限定されるものではない。上記の例では、Siのウエハ40を用いてビアターミナルチップ44を形成するようにしたが、他の半導体ウエハや化合物半導体ウエハ、酸化物、化合物、樹脂等の基板を用いることもできる。上記の例では、Cuを主体とする貫通ビア43を例示したが、ビアホール42を埋め込む材料はCuには限定されない。埋め込み方法もめっき法には限定されない。続いて、第3の実施の形態に係るMCP及びMCPを用いた半導体装置の形成方法について述べる。図10~図12は第3の実施の形態に係るMCP及びMCPを用いた半導体装置の形成方法の一例を説明する図である。図10A~Cは第3の実施の形態に係る疑似ウエハ形成工程の要部断面模式図、図11A~Cは第3の実施の形態に係る疑似ウエハ積層工程の要部断面模式図、図12A,Bは第3の実施の形態に係る再配線工程の要部断面模式図である。尚、図10~図12では、1つのビアターミナルチップ44と、それを挟む一対の半導体チップ51及び半導体チップ52いずれも一部を図示とが配置される領域に着目して、半導体装置の形成方法の一例を説明する。上記のようなビアターミナルチップ44とは別のプロセスで、半導体チップ51及び半導体チップ52が用意される。半導体チップ51及び半導体チップ52は、バックグラインディングにより、ビアターミナルチップ44と同等の厚さ、上記の例では200μm程度まで、薄くされる。半導体チップ51及び半導体チップ52には、例えば、平面サイズが3mm×5mmのものを用いることができる。予め用意された半導体チップ51及び半導体チップ52を、図10Aに示したように、支持基板70a上に接着層70bが設けられた支持体70上の、所定の位置に、それぞれ配置仮接着する。支持基板70aには、ガラス基板を用いることができる。接着層70bには、熱可塑性の樹脂を用いることができる。そして、配置した半導体チップ51と半導体チップ52の間に、それぞれから1mmの間隙を設けてビアターミナルチップ44を配置仮接着する。ビアターミナルチップ44には、例えば、平面サイズが3mm×1mmのものを用いることができる。半導体チップ51及び半導体チップ52、ビアターミナルチップ44の配置には、ダイボンダーを用いることができる。支持体70上に半導体チップ51及び半導体チップ52並びにビアターミナルチップ44を配置した後は、図10Bに示すように、これらを樹脂層53で埋め込み、封止する。樹脂層53は、例えば、支持体70の周りに型枠を設け、その型枠内に、エポキシ樹脂等の樹脂を流し込むことにより形成される。流し込んだ樹脂は、例えば、スキージ等で余分な樹脂が除去され、平坦化される。そして、流し込んだ樹脂を、その硬化温度に加熱し、硬化させる。尚、樹脂層53は、スピンコート法やスプレー法を用いて形成してもよい。樹脂層53の材料には、エポキシ樹脂のほか、フェノール樹脂、メラミン樹脂、尿素樹脂、不飽和ポリエステル樹脂、アルキド樹脂、ポリウレタン樹脂、ポリイミド樹脂等の熱硬化型樹脂を主成分とする樹脂を用いることができる。樹脂層53には、シリカ等の非導電性フィラーが含まれていてもよい。型枠の、樹脂を流し込む空間は、型枠内に樹脂の未充填領域が形成されるのを抑えるために、断面台形状としてもよい。硬化後に得られる樹脂層53には、その硬化収縮により、約2μmのリセスが生じ得る。樹脂層53の形成後は、バックグラインディングを行ってリセス部分を取り除き、図10Cに示すように、樹脂層53の表面を平坦化する。更に、この樹脂層53のバックグラインディングにより、図10Cに示したように、ビアターミナルチップ44の貫通ビア43を樹脂層53から露出させる。バックグラインディング量は、例えば5μmとされる。これにより、支持体70上で樹脂層53に埋め込まれた半導体チップ51及び半導体チップ52並びにビアターミナルチップ44を含む疑似ウエハ樹脂モールド基板、チップ内蔵基板54を得る。また、このような疑似ウエハ54とは別のプロセスにより、図11Aに示すような、半導体チップ61が搭載され配線層再配線層62が形成されたウエハデバイスウエハ60が用意される。半導体チップ61上の配線層62は、絶縁部62c内に配線部62dを含み、配線部62dは、半導体チップ61に電気的に接続される。このようなデバイスウエハ60上に、上記のようにして得た疑似ウエハ54を積層する。疑似ウエハ54には、樹脂層53の平坦化後、その樹脂層53から露出するビアターミナルチップ44の貫通ビア43上にバンプ63が形成される。疑似ウエハ54は、デバイスウエハ60上に積層され、その後リフローが施され、それにより、疑似ウエハ54の貫通ビア43と、デバイスウエハ60の配線部62dとが、バンプ63を介して、電気的に接続される。積層後の疑似ウエハ54とデバイスウエハ60の間には、図11Bに示すように、アンダーフィル樹脂等の接着層64が充填される。尚、接着層64は、疑似ウエハ54とデバイスウエハ60の、バンプ63を介した電気的接続の後に、両ウエハ間の間隙に充填することができる。このほか、予めバンプ63を形成した疑似ウエハ54を、予め接着層64を設けたデバイスウエハ60上に積層してもよい。その際は、疑似ウエハ54側のバンプ63を、半導体チップ61側の接着層64を貫通させて配線部62dに接触させ、両者を電気的に接続させる。上記のようにして疑似ウエハ54をデバイスウエハ60上に積層して実装した後は、図11Cに示すように、疑似ウエハ54とデバイスウエハ60の積層体から支持体70を分離するデボンド。このデボンドは、接着層70bに熱可塑性樹脂を用いている場合であれば、その軟化温度以上に加熱してスライドオフすることで、疑似ウエハ54とデバイスウエハ60の積層体と、支持体70とを分離するスライドオフ法。スライドオフ後の疑似ウエハ54の反りは、例えば、直径200mmサイズの疑似ウエハ54の場合で10μm程度であり、以後のウエハプロセス例えば後述の再配線層形成プロセスを精度良く実施するのに足る値に抑えられる。疑似ウエハ54では、樹脂層53内に、半導体チップ51及び半導体チップ52に加え、ビアターミナルチップ44が内蔵されていることで、疑似ウエハ54内の樹脂量が抑えられ、このような反りの抑制効果が得られる。支持体70の分離後は、図12Aに示すように、絶縁膜及び導電膜の形成、フォトリソグラフィ技術を用いたパターニングにより、絶縁部55c内に配線部55a及び配線部55bを設けた配線層再配線層55を形成する。配線層55は、ウエハレベルのプロセスにより形成される。配線部55aは、半導体チップ51と、ビアターミナルチップ44の所定の貫通ビア43とを電気的に接続するパターンとして形成される。配線部55bは、半導体チップ52と、ビアターミナルチップ44の所定の貫通ビア43とを電気的に接続するパターンとして形成される。次いで、図12Bに示すように、配線層55の配線部55a及び配線部55bの一部が絶縁部55cから露出するようにバンプホールが形成され、そこにバンプ56が設けられる。これにより、半導体チップ51及び半導体チップ52並びにビアターミナルチップ44を内蔵する樹脂層53とその上に設けられた配線層55及びバンプ56を有するMCP50aが、デバイスウエハ60上に積層された構造体が得られる。このようにして配線層55及びバンプ56の形成まで行ったウエハレベルの構造体は、所定の位置でダイシングされ、個々の半導体装置に個片化される。以上のようにして形成される半導体装置について、配線層55内の配線部55a及び配線部55bの変形、断線等は認められず、良好な電気的接続が実現されることを確認した。尚、この第3の実施の形態では、疑似ウエハ54を、搬送時やデバイスウエハ60への実装時といった形成プロセスの間の破損等を抑えて取り扱うために、支持体70支持基板70aにガラス基板を用いることを例示した。このほか、形成プロセスの間、疑似ウエハ54を一定の強度に保つことができるものであれば、樹脂製基板等、支持体70に用いる材料は特に限定されない。また、疑似ウエハ54自体に、形成プロセスで取り扱ううえで一定の強度が確保されている場合には、疑似ウエハ54の形成後、デバイスウエハ60への実装前に、スライドオフ法等で支持体70を疑似ウエハ54から分離しても構わない。また、ここでは疑似ウエハ54とデバイスウエハ60を積層し実装する形態所謂WafertoWaferの実装形態を例示した。このほか、疑似ウエハ54図10Cのデバイスウエハ60への実装前に、まず疑似ウエハ54上に配線層55及びバンプ56を形成し、それをダイシングによりチップに個片化する。そして、個片化したチップをデバイスウエハ60上の所定の位置に積層し実装する。このような形態所謂ChiptoWaferの実装形態を採用することもできる。また、MCP50aの樹脂層53内には、半導体チップ51及び半導体チップ52以外の半導体チップ、或いは、ビアターミナルチップ44以外のビアターミナルチップを配置してもよい。ビアターミナルチップ44以外のビアターミナルチップには、例えば、ビアターミナルチップ44の貫通ビア43とは異なる径の貫通ビアを有するものを用いてもよい。このような異径の貫通ビアも、上記図9のような方法を用いて形成することができる。次に、第4の実施の形態について説明する。はじめに、第4の実施の形態に係るビアターミナルチップの形成方法について述べる。図13は第4の実施の形態に係るビアターミナルチップの形成方法の一例を説明する図である。図13A~Eは第4の実施の形態に係るビアターミナルチップの各形成工程の要部断面模式図である。図13Aに示すように、Siのウエハ40の表面に、開口部41aを有するレジストパターン41を形成する。レジストパターン41の膜厚は、例えば10μmとされ、開口部41aの径は、例えば20μmとされる。次いで、図13Bに示すように、レジストパターン41をマスクにしてウエハ40のエッチングを行い、例えば径が20μm、深さ200μmのビアホール42を形成する。ビアホール42は、ドライエッチングにより形成することができる。ウエハ40のドライエッチングは、例えば、SF6とC4F8の混合ガスを用い、ガス圧0.1Torr、投入電力500Wの条件で行うことができる。ウエハ40のエッチングレートは、例えば20μm/minに設定され、エッチングの終点は、例えばエッチング時間でコントロールされる。ビアホール42の形成後、レジストパターン41は除去される。次いで、図13Cに示すように、ビアホール42内に樹脂45を充填する。樹脂45には、エポキシ樹脂、フェノール樹脂等、後の工程で除去可能なものを用いる。次いで、図13Dに示すように、ウエハ40のバックグラインディングを行い、ウエハ40を例えば厚さ200μm程度まで薄くし、ウエハ40の裏面からビアホール42の樹脂45を露出させる。次いで、図13Eに示すように、ウエハ40のダイシングを行い、樹脂45を含むビアターミナルチップ46に個片化し、個々のビアターミナルチップ46を得る。続いて、第4の実施の形態に係るMCP及びMCPを用いた半導体装置の形成方法について述べる。図14~図16は第4の実施の形態に係るMCP及びMCPを用いた半導体装置の形成方法の一例を説明する図である。図14A~Cは第4の実施の形態に係る疑似ウエハ形成工程の要部断面模式図、図15A,Bは第4の実施の形態に係る疑似ウエハ積層工程の要部断面模式図、図16A,Bは第4の実施の形態に係る再配線工程の要部断面模式図である。尚、図14~図16では、1つのビアターミナルチップ46と、それを挟む一対の半導体チップ51及び半導体チップ52いずれも一部を図示とが配置される領域に着目して、半導体装置の形成方法の一例を説明する。上記のようなビアターミナルチップ46とは別のプロセスで、半導体チップ51及び半導体チップ52が用意される。半導体チップ51及び半導体チップ52は、バックグラインディングにより、ビアターミナルチップ46と同等の厚さに薄くされる。半導体チップ51及び半導体チップ52には、例えば、平面サイズが3mm×5mmのものを用いることができる。予め用意された半導体チップ51及び半導体チップ52を、図14Aに示したように、ガラス基板等の支持基板70a上に熱可塑性樹脂等の接着層70bが設けられた支持体70上の、所定の位置に、それぞれ配置仮接着する。そして、配置した半導体チップ51と半導体チップ52の間に、それぞれから1mmの間隙を設けてビアターミナルチップ46を配置仮接着する。ビアターミナルチップ46には、例えば、平面サイズが3mm×1mmのものを用いることができる。半導体チップ51及び半導体チップ52、ビアターミナルチップ46の配置には、ダイボンダーを用いることができる。支持体70上に半導体チップ51及び半導体チップ52並びにビアターミナルチップ46を配置した後は、図14Bに示すように、これらをエポキシ樹脂等の樹脂層53に埋め込む。樹脂層53は、例えば、支持体70の周りに型枠を設け、その型枠内に、樹脂を流し込むことにより形成することができる。流し込んだ樹脂は、例えば、スキージ等で平坦化される。そして、流し込んだ樹脂を加熱により硬化させる。樹脂層53の形成後は、バックグラインディングを行い、図14Cに示すように、樹脂層53の表面を平坦化すると共に、ビアターミナルチップ46の樹脂45を露出させる。バックグラインディング量は、例えば、5μmとされる。これにより、支持体70上で樹脂層53に埋め込まれた半導体チップ51及び半導体チップ52並びにビアターミナルチップ46を含む疑似ウエハ樹脂モールド基板、チップ内蔵基板57を得る。また、上記のような疑似ウエハ57とは別のプロセスにより、図15Aに示すような、半導体チップ61が搭載され配線層再配線層62が形成されたデバイスウエハ60が用意される。半導体チップ61上の配線層62は、絶縁部62c内に配線部62dを含み、配線部62dは、半導体チップ61に電気的に接続される。このようなデバイスウエハ60上に予め接着層64を設けておき、その接着層64に、上記のようにして得た疑似ウエハ57を積層接着する。疑似ウエハ57をデバイスウエハ60上に積層した後は、図15Bに示すように、疑似ウエハ57とデバイスウエハ60の積層体から、支持体70をスライドオフ法により分離する。スライドオフ後の疑似ウエハ57の反りは、例えば、直径200mmサイズの疑似ウエハ57の場合で10μm程度であり、以後のウエハプロセス例えば後述の再配線層形成プロセスを精度良く実施するのに足る値に抑えられる。支持体70の分離後は、図16Aに示すように、絶縁膜及び導電膜の形成、フォトリソグラフィ技術を用いたパターニングにより、絶縁部55c内に配線部55a及び配線部55bを設けた配線層再配線層55を形成する。配線部55aは、半導体チップ51と電気的に接続されたパターンを含み、配線部55bは、半導体チップ52と電気的に接続されたパターンを含む。尚、配線部55a及び配線部55bは、この時点で完成するように形成してもよいが、後述する貫通ビア43が形成される時点で貫通ビア43と共に完成されるように、途中まで形成しておくようにすることもできる。図16Aには、配線部55a及び配線部55bの形成を途中で止めている場合を例示している。図16Aのようにして配線層55一部を形成した後、絶縁部55cの一部、ビアターミナルチップ46のビアホール42内の樹脂45、及びその下の接着層64等の一部を、ドライエッチングにより除去する。例えば、ビアホール42に対応する部分の絶縁部55cをRIEにより除去し、ビアホール42内の樹脂45を酸素O2プラズマアッシングにより除去する。この樹脂45の除去に続き、ビアホール42の底部に露出する接着層64等を、半導体チップ61上の配線層62の配線部62d表面までエッチングし、開口する。接着層64の開口は、酸素系プラズマを用いたRIEで行うことができる。次いで、開口後の表面に、例えば、膜厚20nmのTiのライナー層、及び膜厚100nmのCuのシード層を形成する。ライナー層及びシード層は、物理スパッタ法を用いて形成することができる。ライナー層及びシード層の形成に続き、例えば、セミアディティブ法による電解めっきにより膜厚10μmでCuを堆積し、めっき層を形成する。これにより、図16Bに示すような、半導体チップ61の配線部62dに達する貫通ビア43が設けられたビアターミナルチップ46が形成される。このCuの電解めっき時には、レジストマスクを用い、配線層55の配線部55a及び配線部55bの残りの部分にも同時にCuを堆積する。これにより、貫通ビア43と共に、配線層55の配線部55a及び配線部55bが完成する。不要なライナー層及びシード層は除去される。次いで、図16Bに示したように、配線層55の配線部55a及び配線部55bの一部が絶縁部55cから露出するようにバンプホールが形成され、そこにバンプ56が設けられる。これにより、半導体チップ51及び半導体チップ52並びにビアターミナルチップ46を内蔵する樹脂層53とその上に設けられた配線層55及びバンプ56を有するMCP50bが、デバイスウエハ60上に積層された構造体が得られる。このようにして貫通ビア43、配線層55及びバンプ56の形成まで行ったウエハレベルの構造体は、所定の位置でダイシングされ、個々の半導体装置に個片化される。以上のようにして形成される半導体装置について、配線層55内の配線部55a及び配線部55bの変形、断線等は認められず、良好な電気的接続が実現されることを確認した。尚、図16Aのように配線層55一部を形成する前に、ビアターミナルチップ46の樹脂45の除去及びその下の接着層64の開口を行い、貫通ビア43を形成してもよい。そして、このようにして貫通ビア43を設けたビアターミナルチップ46の形成後、配線層55を形成し、バンプ56を形成する。このような手順を採用する場合には、樹脂45を除去する際、樹脂45と共に樹脂層53も露出する状態で酸素プラズマアッシングを行うと樹脂層53もエッチングされ得るため、樹脂層53をマスキングしておくことが望ましい。また、上記第3の実施の形態同様、この第4の実施の形態においても、支持体70支持基板70aには、ガラス基板に限らず、形成プロセスの間、疑似ウエハ57を一定の強度に保つことができるものであれば、様々な材料のものを用いることができる。また、疑似ウエハ57自体に、一定の強度が確保されている場合には、疑似ウエハ57の形成後、デバイスウエハ60への積層前に、支持体70を疑似ウエハ57から分離しても構わない。また、ここでは疑似ウエハ57とデバイスウエハ60を積層する形態WafertoWaferを例示した。このほか、疑似ウエハ57図14Cのデバイスウエハ60への積層前に、まずその疑似ウエハ57に対して貫通ビア43、配線層55及びバンプ56の形成を行い、それをダイシングによりチップに個片化する。そして、個片化したチップをデバイスウエハ60上の所定の位置に実装する。このような形態ChiptoWaferを採用することもできる。また、MCP50bの樹脂層53内には、半導体チップ51及び半導体チップ52以外の半導体チップ、或いは、ビアターミナルチップ46以外のビアターミナルチップを配置してもよい。ビアターミナルチップ46以外のビアターミナルチップには、例えば、ビアターミナルチップ46の貫通ビア43とは異なる径の貫通ビアを有するものを用いてもよい。このような異径の貫通ビアビアホールも、上記図13のような方法を用いて形成することができる。以下、更に別の形態のMCPを、第5の実施の形態及び第6の実施の形態として説明する。まず、第5の実施の形態について説明する。図17は第5の実施の形態に係る半導体装置の平面レイアウトを説明する図である。図17Aには、複数の半導体装置MCPが形成される疑似ウエハ80の一例を図示している。疑似ウエハ80は、貫通ビアを有するビアターミナルチップ83とそれに電気的に接続された一対の半導体チップ81及び半導体チップ82と2組含むレイアウト領域88図中点線枠が、縦横に複数整列配置された平面レイアウトを有している。レイアウト領域88の各ビアターミナルチップ83は、一対の半導体チップ81と半導体チップ82の間に配置されている。半導体チップ81及び半導体チップ82並びにビアターミナルチップ83は、樹脂層84内に設けられている。樹脂層84上には、配線部85a及び配線部85bを含む配線層再配線層が設けられ、半導体チップ81は配線部85aで、半導体チップ82は配線部85bで、それぞれビアターミナルチップ83の貫通ビアと電気的に接続されている。図17Aのような平面レイアウトでは、あるレイアウト領域88の半導体チップ81と、そのレイアウト領域88に隣接する別のレイアウト領域88の半導体チップ81や半導体チップ82との間には、ビアターミナルチップ83が配置されない領域ができる。同様に、あるレイアウト領域88の半導体チップ82と、そのレイアウト領域88に隣接する別のレイアウト領域88の半導体チップ82や半導体チップ81との間には、ビアターミナルチップ83が配置されない領域ができる。そのため、所定の半導体チップ間の、ビアターミナルチップ83が配置された領域と、配置されない領域とでは、樹脂層84の樹脂の量が異なってくる。この場合、疑似ウエハ80には、その形成時に、所定の半導体チップ間で樹脂の応力差、硬化収縮差が生じて疑似ウエハ80に歪みが生じ、反り等の変形が発生する可能性がある。一方、図17Bの平面レイアウトでは、所定の半導体チップ間の、ビアターミナルチップ83が配置されない領域に、それぞれダミーチップ86を配置する。ダミーチップ86には、例えば、ビアターミナルチップ83と同サイズのものが用いられる。この図17Bのようにビアターミナルチップ83と共にダミーチップ86を配置することで、所定の半導体チップ間に存在する樹脂量の均一化が図られるようになる。それにより、所定の半導体チップ間における樹脂の硬化収縮差を抑え、疑似ウエハ80の形成時の歪み、反り等の変形を抑えることが可能になる。例えば、疑似ウエハ80において、隣接する半導体チップ81と半導体チップ82、隣接する半導体チップ81同士、隣接する半導体チップ82同士が、それぞれ間隔5mmで配置されるものとする。そして、各レイアウト領域88の一対の半導体チップ81と半導体チップ82の間に、幅3mmのビアターミナルチップ83が配置されるものとする。このとき、図17Aのようにダミーチップ86を配置しない場合には、樹脂の硬化収縮率を5とすると、隣接レイアウト領域88における半導体チップ間の5mmの領域には、平面方向に250μmの硬化収縮が生じることになる。一方、図17Bのようにダミーチップ86を配置した場合には、隣接レイアウト領域88における半導体チップ間の平面方向の硬化収縮は100μmとなる。ダミーチップ86を配置しない場合と配置する場合とでは、硬化収縮量に2.5倍の差が生じる。ダミーチップ86を配置しない場合、所定の半導体チップ間に硬化収縮量150μm分の歪みが生じることで、疑似ウエハ80は変形し、クラックが生じることも起こり得る。図17Bのようにダミーチップ86を配置することで、疑似ウエハ80面内の硬化収縮の均一化が図られ、その歪み、変形が効果的に抑えられるようになる。尚、ダミーチップ86は、例えば、疑似ウエハ80から複数のMCPをダイシングにより切り出す際のダイシング領域上に配置することができる。また、切り出される個々のMCP内の半導体チップ間にダミーチップ86を配置することも可能である。ダミーチップ86は、上記第1及び第2の実施の形態に係るMCP10及びMCP30を形成する疑似ウエハ、並びに上記第3及び第4の実施の形態に係る疑似ウエハ54及び疑似ウエハ57に適用可能である。次に、第6の実施の形態について説明する。図18は第6の実施の形態に係る半導体装置の一例を示す図である。図18には、第6の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。図18に示す半導体装置MCP90は、貫通ビア13aを設けたビアターミナルチップ13を挟んで、半導体チップ積層体91及び半導体チップ積層体92が配置され、これらが樹脂層14で埋め込まれた構造を有している。MCP90は、このような点で、上記第1の実施の形態に係るMCP10と相違する。その他の構成は、上記MCP10と同様とされる。半導体チップ積層体91は、複数の半導体チップ、ここでは一例として2つの半導体チップ91a及び半導体チップ91bを積層した構造を有している。半導体チップ91aと半導体チップ91bは、バンプ93及び上側の半導体チップ91bに設けられたTSV91baによって電気的に接続されている。TSV91baは、配線層15の配線部15aを介して、ビアターミナルチップ13の貫通ビア13aに電気的に接続されている。半導体チップ積層体92も同様に、複数の半導体チップ、ここでは一例として2つの半導体チップ92a及び半導体チップ92bを積層した構造を有している。半導体チップ92aと半導体チップ92bは、バンプ93及び上側の半導体チップ92bに設けられたTSV92baによって電気的に接続されている。TSV92baは、配線層15の配線部15bを介して、ビアターミナルチップ13の貫通ビア13aに電気的に接続されている。MCP90は、上記図2及び図3の例に従い、半導体チップ等の電子素子上に積層して実装することが可能である。また、上記第3の実施の形態及び第4の実施の形態で述べたような方法の例に従い、MCP90を用いた半導体装置を形成することが可能である。また、MCP90を形成する疑似ウエハに上記第4の実施の形態で述べたようなダミーチップ86を適用することもできる。上記のように半導体チップ積層体91及び半導体チップ積層体92を用いることで、一層高集積化されたMCP90が実現可能になる。尚、以上の説明において、樹脂層内に設けるビアターミナルチップと半導体チップ又は半導体チップ積層体とは、必ずしも同じ又は同程度の厚さとなっていることを要しない。樹脂層からビアターミナルチップが露出し、半導体チップ又は半導体チップ積層体がその樹脂層に露出せずに埋め込まれている形態とすることも可能である。また、以上述べたようなMCPを含む半導体装置は、回路基板等の電子素子上に実装し、電子装置を形成することも可能である。図19は電子装置の一例を示す図である。図19には、電子装置の一例の要部断面を模式的に図示している。図19に示す電子装置300は、電子素子310、及び電子素子310上に実装された半導体装置、ここでは一例として上記第1の実施の形態で述べた半導体装置20aを備える。電子素子310としては、回路基板のほか、半導体チップを内蔵するパッケージ部品や基板部品、他のMCP等が適用可能である。半導体装置20aは、外部接続端子として設けたバンプ16を介して、電子素子310に設けた所定の接続パッド320に電気的に接続される。高精度に形成された貫通ビア13aを設けたビアターミナルチップ13を備え、反り等の変形が抑えられた高性能、高品質のMCP10を含む半導体装置20aが、電子素子310上に実装されて、高性能、高品質な電子装置300が実現されるようになる。尚、ここでは半導体装置20aを用いた電子装置300を例示したが、上記第1~第6の実施の形態で述べたようなMCPやそれらのMCPを用いた半導体装置でも同様に、電子素子310上に実装し、電子装置を実現することが可能である。以上説明した実施の形態に関し、更に以下の付記を開示する。付記1絶縁層と、前記絶縁層内に並設された第1チップ及び第2チップと、前記絶縁層上に配設された第1配線層とを含み、前記第1チップは、第1貫通ビアを有し、前記第1配線層は、前記第1貫通ビアと前記第2チップとを電気的に接続する第1配線部を有することを特徴とする半導体装置。付記2前記絶縁層内に、前記第1チップ及び前記第2チップに並設された第3チップを含み、前記第1チップは、第2貫通ビアを有し、前記第1配線層は、前記第2貫通ビアと前記第3チップとを電気的に接続する第2配線部を有することを特徴とする付記1に記載の半導体装置。付記3前記絶縁層内に、前記第1チップ及び前記第2チップに並設された第4チップを含み、前記第4チップは、前記第1貫通ビアと異なる径の第4貫通ビアを有することを特徴とする付記1又は2に記載の半導体装置。付記4電子素子を含み、前記絶縁層は、前記電子素子の上方に配設されることを特徴とする付記1乃至3のいずれかに記載の半導体装置。付記5前記電子素子と前記絶縁層との間に配設された第2配線層を含み、前記第2配線層は、前記第1貫通ビアと前記電子素子とを電気的に接続する第3配線部を有することを特徴とする付記4に記載の半導体装置。付記6前記絶縁層内に配設されたダミーチップを含むことを特徴とする付記1乃至5のいずれかに記載の半導体装置。付記7前記絶縁層内に、前記第1チップに並設された第5チップを含み、前記第5チップは、前記第2チップの上方に配設されることを特徴とする付記1乃至6のいずれかに記載の半導体装置。付記8前記第5チップは、第5貫通ビアを有し、前記第2チップと前記第5チップとは、前記第5貫通ビアを用いて電気的に接続されていることを特徴とする付記7に記載の半導体装置。付記9前記第1チップは、前記第1配線層に電気的に接続される導電部として、前記第1貫通ビアのみ、又は前記第1貫通ビアを含む貫通ビア群のみを有することを特徴とする付記1乃至8のいずれかに記載の半導体装置。付記10支持体上に、貫通ビアを有する第1チップを配設する工程と、前記支持体上に、前記第1チップに並べて第2チップを配設する工程と、前記支持体上に絶縁層を形成し、前記第1チップ及び前記第2チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記貫通ビアと前記第2チップとを電気的に接続する配線部を有する配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。付記11前記支持体を除去する工程前に、前記第1チップ及び前記第2チップを含む前記絶縁層を、電子素子の上方に配設する工程と、前記貫通ビアと前記電子素子を電気的に接続する工程とを含むことを特徴とする付記10に記載の半導体装置の製造方法。付記12支持体上に第1チップ及び第2チップを並設する工程と、前記支持体上に絶縁層を形成し、前記第1チップ及び前記第2チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記第2チップに電気的に接続される配線部を有する配線層を形成する工程と、前記配線層及び前記第1チップを貫通し、前記配線部に電気的に接続される貫通ビアを形成する工程とを含むことを特徴とする半導体装置の製造方法。付記13前記支持体を除去する工程前に、前記第1チップ及び前記第2チップを含む前記絶縁層を、電子素子の上方に配設する工程を含み、前記貫通ビアを形成する工程では、前記貫通ビアとして、前記電子素子に電気的に接続される貫通ビアを形成することを特徴とする付記12に記載の半導体装置の製造方法。付記14絶縁層と、前記絶縁層内に並設された第1チップ及び第2チップと、前記絶縁層上に配設された配線層とを含み、前記第1チップが、貫通ビアを有し、前記配線層が、前記貫通ビアと前記第2チップとを電気的に接続する配線部を有する半導体装置と、前記半導体装置の前記配線層側に配設され、前記第2チップと前記配線層を用いて電気的に接続された電子素子とを含むことを特徴とする電子装置。"