"入力信号を検知して前記入力信号と同相の第1出力信号を出力する第1入力回路と、第1ストローブ信号を検知して第2出力信号を出力する第2入力回路と、前記第1ストローブ信号を反転した第2ストローブ信号を検知して第3出力信号を出力する第3入力回路と、第1ラッチ回路及び第2ラッチ回路を含み、前記第1出力信号、前記第2出力信号及び前記第3出力信号に基づき、前記第1ラッチ回路又は前記第2ラッチ回路のいずれか一方に前記第1出力信号をラッチさせ、他方への前記第1出力信号の入力を許容するように構成されたデータラッチ回路とを備えたことを特徴とする入力回路。前記データラッチ回路は、前記第1出力信号、前記第2出力信号、及び前記第3出力信号を入力端子に供給され前記第1ラッチ回路に出力信号を供給する第1インバータ回路と、前記第1出力信号、前記第2出力信号、及び前記第3出力信号を入力端子に供給され前記第2ラッチ回路に出力信号を供給する第2インバータ回路とを更に備えたことを特徴とする請求項1記載の入力回路。前記第1インバータ回路、及び前記第2インバータ回路は、第1PMOSトランジスタ、第2PMOSトランジスタ、第1NMOSトランジスタ、及び第2NMOSトランジスタを直列接続して構成され、前記第1インバータ回路及び前記第2インバータ回路のいずれか一方は、前記第1PMOSトランジスタ及び前記第4のトランジスタのゲートに前記第1入力信号を供給される一方、前記第2PMOSトランジスタに前記第3出力信号を供給され、前記第1NMOSトランジスタに前記第2出力信号を供給さるように構成され、前記第1インバータ回路及び前記第2インバータ回路の他方は、前記第1PMOSトランジスタ及び前記第4のトランジスタのゲートに前記第1入力信号を供給される一方、前記第2PMOSトランジスタに前記第2出力信号を供給され、前記第1NMOSトランジスタに前記第3出力信号を供給されるように構成されたことを特徴とする請求項2記載の入力回路。前記第2出力信号は前記第1ストローブ信号と逆相の信号であり、前記第3出力信号は前記第2ストローブ信号と逆相の信号であることを特徴とする請求項1乃至4記載の入力回路。第1ラッチ回路又は前記第2ラッチ回路は、第3PMOSトランジスタ、第4PMOSトランジスタ、第3NMOSトランジスタ、及び第4NMOSトランジスタを直列接続して構成され、前記第3PMOSトランジスタ及び前記第4NMOSトランジスタのゲートは、データノードとして機能し、前記第4PMOSトランジスタ及び前記第3NMOSトランジスタは、前記第2出力信号及び前記第3出力信号に基づいて導通制御されることを特徴とする請求項1乃至4記載の入力回路。この発明は、入力信号を的確なタイミングで取り込むことを可能にした入力回路を提供することを目的とする。以下に説明する実施の形態の入力回路は、第1乃至第3入力回路を備える。第1入力回路は、入力信号を検知して前記入力信号と同相の第1出力信号を出力する。第2入力回路は、第1ストローブ信号を検知して第2出力信号を出力する。第3入力回路は、第1ストローブ信号を反転した第2ストローブ信号を検知して第3出力信号を出力する。データラッチ回路は、第1ラッチ回路及び第2ラッチ回路を含み、第1出力信号、第2出力信号及び第3出力信号に基づき、第1ラッチ回路又は第2ラッチ回路のいずれか一方に第1出力信号をラッチさせ、他方への第1出力信号の入力を許容する。次に、本発明の実施の形態を図面に基づいて説明する。[第1の実施の形態]最初に、第1の実施の形態を図1を参照して説明する。図1は、第1の実施の形態に係る入力回路100の全体構成を示す回路図である。本実施の形態の入力回路100は、第1差動増幅回路10、第2差動増幅回路20、第3差動増幅回路30、及びデータラッチ回路70を備えている。この入力回路100は、ストローブ信号DQS、又はこのストローブ信号DQSを反転させたストローブ信号BDQSの論理変化タイミングに従って入力信号IOを取り込むように構成されている。構成の詳細を以下に説明する。この第1差動増幅回路10は、入力信号IOと、参照電圧参照信号VREFとを差動増幅して差動増幅信号a、及び信号Dinを出力する回路である。第1差動増幅回路10はPMOSトランジスタQP1、QP2と、NMOSトランジスタQN1、QN2、QN3と、インバータ回路群40とを備えている。信号の論理を簡略化して表す為、図1ではインバータ回路群40を3段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、NANDゲートやNORゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。PMOSトランジスタQP1、QP2は、そのソースを電源電圧端子に接続されている。PMOSトランジスタQP1はダイオード接続され、さらにそのゲートはPMOSトランジスタQP2のゲートに接続されている。NMOSトランジスタQN1、QN2のドレインは、それぞれPMOSトランジスタQP1,QP2のドレインに接続されている。また、NMOSトランジスタQN1、QN2のゲートは、それぞれ参照電圧VREF、及び入力信号IOを供給されている。NMOSトランジスタQN3は、NMOSトランジスタQN1及びQN2のソースと接地端子との間に接続されており、そのゲートにはバイアス電圧Vbiasを与えられている。第1差動増幅回路10は、バイアス電圧Vbiasを与えられることにより動作可能な状態となり、入力信号IOと参照電圧VREFを差動増幅して差動増幅信号aを出力する。差動増幅信号aは、インバータ回路40に入力される。インバータ回路40は、この信号aの波形を整形して、入力信号IOと同相の信号Dinを出力する。ここで、同相とは入力信号IOと同相の信号Dinの位相がほぼ同じであることを意味する。一方、第2差動増幅回路20は、第1差動増幅回路10と略同一の構造を有しており、ストローブ信号DQSと、参照電圧参照信号VREFとを差動増幅して差動増幅信号c、更に信号/DQSiを出力する。具体的に第2差動増幅回路20はPMOSトランジスタQP3、QP4と、NMOSトランジスタQN4、QN5、QN6と、インバータ回路群50とを備えている。信号の論理を簡略化して表す為、図1ではインバータ回路群50を4段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、NANDゲートやNORゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。PMOSトランジスタQP3、QP4は、そのソースを電源電圧端子に接続されている。PMOSトランジスタQP3はダイオード接続され、さらにそのゲートはPMOSトランジスタQP4のゲートに接続されている。NMOSトランジスタQN4、QN5のドレインは、それぞれPMOSトランジスタQP4,QP5のドレインに接続されている。また、NMOSトランジスタQN4、QN5のゲートは、それぞれ参照電圧VREF、及びストローブ信号DQSを供給されている。NMOSトランジスタQN6は、NMOSトランジスタQN4及びQN5のソースと接地端子との間に接続されており、そのゲートにはバイアス電圧Vbiasを与えられている。第2差動増幅回路20は、バイアス電圧Vbiasを与えられることにより動作可能な状態となり、ストローブ信号DQSと参照電圧VREFを差動増幅して差動増幅信号cを出力する。差動増幅信号cは、インバータ回路50に入力される。インター場回路50は、信号cの波形を整形し、ストローブ信号DQSと逆相の信号/DQSiを出力する。また、第3差動増幅回路30も、第1差動増幅回路10と略同一の構造を有しており、ストローブ信号BDQSと、参照電圧参照信号VREFとを差動増幅して差動増幅信号d、及び信号/BDQSiを出力する。具体的に第3差動増幅回路30はPMOSトランジスタQP5、QP6と、NMOSトランジスタQN7、QN8、QN9と、インバータ回路群60とを備えている。信号の論理を簡略化して表す為、図1ではインバータ回路群60を4段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、NANDゲートやNORゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。PMOSトランジスタQP5、QP6は、そのソースを電源電圧端子に接続されている。PMOSトランジスタQP5はダイオード接続され、さらにそのゲートはPMOSトランジスタQP6のゲートに接続されている。NMOSトランジスタQN7、QN8のドレインは、それぞれPMOSトランジスタQP5,QP6のドレインに接続されている。また、NMOSトランジスタQN7、QN8のゲートは、それぞれ参照電圧VREF、及びストローブ信号BDQSを供給されている。NMOSトランジスタQN9は、NMOSトランジスタQN7及びQN8のソースと接地端子との間に接続されており、そのゲートにはバイアス電圧Vbiasを与えられている。第3差動増幅回路30は、バイアス電圧Vbiasを与えられることにより動作可能な状態となり、ストローブ信号BDQSと参照電圧VREFを差動増幅して差動増幅信号dを出力する。差動増幅信号dは、インバータ回路60に入力される。インバータ回路60は、信号dの波形を整形し、ストローブ信号BDQSと逆相の信号/BDQSiを出力される。データラッチ回路70は、インバータINV1,INV2、第1ラッチ回路L1、及び第2ラッチ回路L2を備えている。インバータINV1は、PMOSトランジスタQP7、QP8、NMOSトランジスタQN10、QN11を電源電圧端子と接地電圧端子との間に直列接続して構成されている。また、インバータINV2は、PMOSトランジスタQP9、QP10、NMOSトランジスタQN12、QN13を電源電圧端子と接地電圧端子との間に直列接続して構成されている。インバータINV1では、PMOSトランジスタQP7とNMOSトランジスタQN11のゲートに信号Dinが入力される。また、PMOSトランジスタQP8、NMOSトランジスタQN10には、それぞれ前述の信号/BDQSi、/DQSiが入力される。インバータINV2では、PMOSトランジスタQP9とNMOSトランジスタQN13のゲートに信号Dinが入力される。この点、インバータINV1と同様である。ただし、このインバータINV2では、MOSトランジスタQP10のゲートに信号/DQSiが入力され、NMOSトランジスタQN12のゲートに信号/BDQSiが入力される。この点、インバータINV1とは異なっている逆である。ラッチ回路L1は、インバータINV3とINV4を交差接続して形成され、インバータINV3の入力端子は、インバータINV1の出力端子に接続されている。ラッチ回路L2も、同様にインバータINV5とINV6を交差接続して構成され、インバータINV5の入力端子は、インバータINV2の出力端子に接続されている。図2を参照して、第1差動増幅回路10の動作を説明する。第1差動増幅回路10は、前述のように、参照電圧VREFと入力信号IOを差動増幅して差動増幅信号aを出力する。参照電圧VREFは、入力信号IOの振幅の半分程度の電圧値に固定される電圧である。図2に示すように、入力信号IOがH電源電圧VccからL接地電圧Vssに向けて立ち下がり、参照電圧VREF以下となると、差動増幅信号aはLからHに立ち下がる。逆に、入力信号IOがLからHに向けて立ち上がり、参照電圧VREFよりも大きくなると、差動増幅信号aはHからLに立ち下がる。このとき、参照電圧VREFが電源電圧Vccの1/2の値から変動すると、図2に示すように、入力信号IOがLからHに立ち上がるときと、HからLに立ち下がるときとで、差動増幅信号aの立ち上がりと立ち下がりスルーレートが異なってしまうことが起こり得る。このスルーレートの差は、波形整形されたDinの立ち上がり、立ち下がりの位相差となって現れる。図2は、入力信号IOがLからHに立ち上がるときに比べ、HからLに立ち下がるときの方が差動増幅信号aのスルーレートが寝ている場合を示している。次に、図3を参照して、第2差動増幅回路20、第3差動増幅回路30の動作を説明する。第2差動増幅回路20は、参照電圧VREFとストローブ信号DQSを差動増幅して差動増幅信号cを出力する。差動増幅信号cは、インバータ回路群50に入力されて、ストローブ信号DQSと逆相の信号/DQSiとなる。第3差動増幅回路30は、参照電圧VREFとストローブ信号BDQSを差動増幅して差動増幅信号dを出力する。差動増幅信号dは、インバータ回路群60に入力されて、ストローブ信号BDQSと逆相の信号/BDQSiとなる。この第2差動増幅回路20、第3差動増幅回路30においても、ストローブ信号DQSBDQSが立ち上がるときと立ち下がるときとで、信号cdの立ち上がり方、立ち下がり方スルーレートが異なり、波形整形された信号/DQSi、/BDQSiの位相に差が出てくる。図3は、ストローブ信号DQS、BDQSが立ち下がるときの方が、立ち上がる場合に比べ、信号c、dのスルーレートが寝ている場合を示している。このように、信号Din、/DQSi、/BDQSiは、いずれも、入力信号IO、ストローブ信号DQS、BDQSが立ち上がるときと立ち下がるときとで、位相が異なる。差動増幅回路10,20、30で用いられるトランジスタの特性が悪いと、このスルーレートの差は更に悪化してしまう。スルーレートが悪化すると、入力信号IOをラッチするタイミングに関するマージンがタイミングマージンが小さくなってしまい、場合によっては誤ったデータの取り込みが生じ得る。しかし、本実施の形態では、データラッチ回路70が次のように動作するため、このスルーレートの差に基づく影響を抑制し、タイミングマージンを大きくすることができる。ここで、データラッチ回路70の動作を説明する。図4A、図4Bを参照して、データラッチ回路70に含まれるインバータINV1、INV2の動作を説明する。以下、12の2つの場合に分けて動作を説明する。1ストローブ信号DQSがLからHに切り替わり、ストローブ信号BDQSがHからLに切り替わるタイミングにおける動作まず、図3abのように、ストローブ信号DQSがLからHに切り替わり、ストローブ信号BDQSがHからLに切り替わるタイミングにおけるインバータINV1の動作を、図4Aを参照して説明する。このタイミングにおいて、図2bに示すように入力信号IO及び信号DinがLからHに切り替わると、インバータINV1のトランジスタQN11が非導通状態から導通状態に切り替わり、インバータINV1の出力端子O1の電位はHからLに切り替わる。このとき、信号Dinは、NMOSトランジスタQN11に入力されると共にPMOSトランジスタQP7にも入力され、これによりPMOSトランジスタQP7は導通状態から非導通状態に切り替わる。もしPMOSトランジスタQP8が導通状態であったとしても、出力端子O1をHに充電している状態が解除されるだけで、出力端子O1の状態を反転させたりHを強制保持させたりすることはない。PMOSトランジスタQP8が入力信号Dinの変化よりも先に非導通状態になったとしても、その時点で出力端子O1をHに充電している状態が解除されるだけである。その後、信号/DQSiは、逆にHからLに切り替わり図3a、これにより、NMOSトランジスタQN10は非導通状態に切り替わり、インバータINV1は非動作状態遮断状態になると共に、ラッチ回路L1によって入力信号IOは、そのままLに保持される。つまり、入力信号IOがHに立ち上がった時は、入力信号IOと同位相であるストローブ信号DQSの立ち上がりによってデータラッチが行われる。上述のように、PMOSトランジスタQP8のゲートに入力される信号/BDQSi、ひいてはその元の信号である入力信号IOと逆位相の信号BDQSiの立ち下がりは入力信号IOのデータのラッチタイミングに寄与しない。次に、ストローブ信号DQSがLからHに切り替わるとともに、ストローブ信号BDQSがHからLに切り替わるタイミングにおけるインバータINV2の動作を図4Bを参照して説明する。このタイミングにおいて、入力信号IO及び信号DinがLからHに切り替わると、インバータINV2のトランジスタQN13が非導通状態から導通状態に切り替わり、PMOSトランジスタQP9が導通状態から非導通状態に切り替わる。また、信号/BDQSiも、信号Dinと同様にLからHに切り替わり、これにより、NMOSトランジスタQN12は導通状態に切り替わる。更に信号/DQSiはHからLに切り替わり、PMOSトランジスタQP10は導通状態となる。これによりインバータINV2は信号Dinの論理変化後も動作状態を継続する。換言すれば、インバータINV2は遮断状態にならず、入力信号IOは、その後も入力を許容され、入力信号IOの論理変化はラッチ回路L2にはラッチされない。このように、図1に示すデータラッチ回路70においては、入力信号IO及び信号DinがLからHに切り替わる場合に、入力信号IOは、ストローブ信号DQSに基づく信号/DQSiに基づいてラッチ回路L1にのみラッチされ、ラッチ回路L2においては、入力信号IOはラッチされない。2ストローブ信号DQSがHからLに切り替わるとともに、ストローブ信号BDQSがLからHに切り替わるタイミングにおける動作次に、図3cdに示すように、ストローブ信号DQSがHからLに切り替わるとともに、ストローブ信号BDQSがLからHに切り替わるタイミングにおけるインバータINV1の動作を、図4Cを参照して説明する。このタイミングにおいて、入力信号IO及び信号DinがHからLに切り替わると、インバータINV1のトランジスタQP7が非導通状態から導通状態に切り替わり、NMOSトランジスタQN11が導通状態から非導通状態に切り替わる。信号/BDQSiもHからLに切り替わり、これにより、PMOSトランジスタQP8は導通状態に切り替わる。更に信号/DQSiはLからHに切り替わり、NMOSトランジスタQN10は導通状態となる。これによりインバータINV1は信号Dinの論理変化後も動作状態を継続する。換言すれば、インバータINV1は遮断状態にならず、入力信号IOは、その後も入力を許容され、入力信号IOの論理変化はラッチ回路L1にはラッチされない。次に、図3cdに示すようにストローブ信号DQSがHからLに切り替わるとともに、ストローブ信号BDQSがLからHに切り替わるタイミングにおけるインバータINV2の動作を図4Dを参照して説明する。このタイミングにおいて、入力信号IO及び信号DinがHからLに切り替わると、インバータINV2のトランジスタQP9が非導通状態から導通状態に切り替わる。一方、信号/DQSiは、逆にLからHに切り替わり図3c、これにより、PMOSトランジスタQP10は非導通状態に切り替わり、インバータINV2は非動作状態遮断状態になる。従って、入力信号IOの上述の論理変化は、ラッチ回路L2にラッチされる。このとき、入力信号Dinは、PMOSトランジスタQP9に入力されると共にNMOSトランジスタQN13にも入力され、これによりNMOSトランジスタQN13は導通状態から非導通状態となる。もしNMOSトランジスタQN12が導通状態であったとしても、出力端子O1をLに放電している状態が解除されるだけで、出力端子O1の状態を反転させたりLを強制保持させたりすることはない。NMOSトランジスタQN12が入力信号Dinの変化よりも先に非導通状態になったとしても、その時点で出力端子をLに放電している状態を解除するだけである。つまり、入力信号IOがLに立ち下がった時は、入力信号IOと同位相であるストローブ信号DQSの立ち下がりによってデータラッチが行われる。このように、NMOSトランジスタQN12のゲートに入力される信号/BDQSi、ひいてはその元の信号である入力信号IOと逆位相の信号BDQSiの立ち上がりは入力信号IOのデータをラッチタイミングに寄与しない。ここでは図4A~Dを使って、ストローブ信号DQSと同相の入力信号IOのデータが、ストローブ信号DQSと逆相のストローブ信号BDQSに関係なく、ストローブ信号DQSのみによってラッチされるメカニズムについて説明した。回路動作が対称なので動作説明は省略するが、同様の動作により、ストローブ信号BDQSと同相の入力信号IOのデータが、ストローブ信号DQSに関係なく、ストローブ信号BDQSのみによってラッチされることになる。従って、この第1の実施の形態では、ストローブ信号DQSがLからHに遷移するエッジにおいて、LからHへ論理変化する入力信号IOについては、スルーレートが立った信号aから作られる位相の早い信号Dinを、同様にスルーレートの立った信号cから作られる位相の早い/DQSiに基づいてラッチ回路L1においてラッチ動作を実行する。一方、HからLへ論理変化する入力信号IOについては、スルーレートが寝た信号aから作られる位相の遅い信号Dinを、同様にスルーレートの寝た信号dから作られる位相の遅い信号/BDQSiに基づいてラッチ回路L11においてラッチ動作を実行する。DQSがHからLに遷移するエッジでも、今度はラッチ回路L2において、同様に位相の早いDinは位相の早い信号で、位相の遅いDinは位相の遅い信号でラッチされ、ラッチ回路L1と同様、自己整合的な動作となる。このように、スルーレートが変動しても、入力信号を正確なタイミングでラッチ回路に取り込むことができる。この第1の実施の形態の効果を、図8の比較例を参照しつつ説明する。図8において、図1と同一の構成要素については同一の符号を付している。この図8の比較例では、差動増幅回路20’は、ストローブ信号DQSと、その相補信号であるストローブ信号BDQSとを差動増幅し、その差動増幅信号bを出力するように構成されている。インバータ回路群50’は、この差動増幅信号bに基づき、ストローブ信号DQSと同相の信号DQSiと、逆相の信号/DQSiとを生成する。信号の論理を簡略化して表す為、図1ではインバータ回路群50’を4段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、NANDゲートやNORゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。データラッチ回路70は、この信号DQSi、/DQSiによりインバータINV1、INV2を制御される。この構成によれば、ストローブ信号DQSとBDQSのクロスポイントが検出されることにより信号bの論理が変化する。この場合、ストローブ信号と参照電圧VREFとを差動増幅する方式に比べ、単位時間あたりの入力の電位差が大きくなる為、信号bのスルーレートを立たせることができ、結果として信号DQSi、/DQSiの位相が早くなる図9。しかし、入力信号IOに関しては、入力信号IOと参照電圧VREFとを差動増幅して差増増幅信号a、信号Dinを出力する方式シングルエンド方式が採用されている。入力信号IOについても相補信号/IOを生成し、クロスポイントを検出する方式ディファレンシャル方式を採用することは、半導体記憶装置における入力データのピン数を増加させ、回路面積の増加に繋がるため、あまり現実的ではない。上記のように、入力信号IOに関してはシングルエンド方式を採用する一方で、ストローブ信号はストローブ信号DQS、BDQSの相補信号を採用すると、前述のように内部信号に大きな差が生じ、正確なデータラッチが困難になるという問題がある。これに対し、本実施の形態によれば、入力信号IOに関しては、入力信号IOと参照電圧VRERとを差動増幅して論理変化を検出するシングルエンド方式により入力される一方で、ストローブ信号DQS、BDQSに関しても、同様に参照電圧VREFと差動増幅する方式が採用される。データラッチ回路70が上記のように構成されることにより、スルーレートや位相差が自己整合的に調整され、従って正確に入力信号をラッチすることができる。[第2の実施の形態]次に、第2の実施の形態を図5を参照して説明する。この図5に示す第2の実施の形態は、インバータINV1、INV2への信号の位相が、第1の実施の形態とは反転しており且つ接続も入れ替わっている。すなわち、インバータINV1においては、PMOSトランジスタQP8のゲートに信号DQSiが入力され、NMOSトランジスタQN10のゲートに信号BDQSiが入力される。インバータINV2においては、PMOSトランジスタQP10のゲートに信号BDQSiが入力され、NMOSトランジスタQN12のゲートに信号DQSiが入力される。入力信号Dinの位相も第1の実施の形態とは反転しており、入力信号/DinがトランジスタQP7QN11QP9QN13のゲートに入力される。この第2の実施の形態の動作を図6A~図6Dに示す。この第2の実施の形態では、ストローブ信号DQSがLからHに上がるエッジにおいて、入力信号IOがLからHに切り替わる場合、つまり回路内部的には信号DinがHからLに切り替わる場合に、信号/DQSiがLからHになることにより、ラッチ回路L1でデータがラッチされる。一方、入力信号IOがHからLに切り替わる場合、つまり回路内部的には信号/DinがLからHに切り替わる場合には、信号BDQSiがHからLになることにより、ラッチ回路L1でデータがラッチされる。一方、ストローブ信号DQSがHからLに立ち下がるエッジにおいて、入力信号IOがHからLに切り替わる場合、つまり回路内部的には信号/DinがLからHに切り替わる場合に、信号DQSiがHからLになることにより、ラッチ回路L2でデータがラッチされる。一方、入力信号IOがLからHに切り替わる場合、つまり回路内部的には信号/DinがHからLに切り替わる場合には、信号BDQSiがLからHになることにより、ラッチ回路L2でデータがラッチされる。基本的な動作は第1の実施の形態と同様であるので、詳細な説明は省略する。この実施の形態によれば、第1の実施の形態と同様の効果を奏することができる。図7は、第1の実施の形態の入力回路を示す回路図である。一般的に入力信号Dinをラッチする回路はPMOSトランジスタQP8、NMOSトランジスタQN10よりもPMOSトランジスタQP12、NMOSトランジスタQN14の方が支配的になることが多く、回路的には信号/BDQS、/DQSは入力信号Dinに比べラッチ回路の遅延分であるインバータ2段分遅いタイミングで作られることが多い。図7ではPMOSトランジスタQP8とNMOSトランジスタQN14、NMOSトランジスタQN10とPMOSトランジスタQP12のゲートが同一ノードで書かれているが、ほぼ同じ位相であれば同一ノードでなくても良い。例えばNMOSトランジスタQN14PMOSトランジスタQP12のゲート入力はトランジスタPMOSトランジスタQP8NMOSトランジスタQN10よりインバータ1~2段分遅い信号になっていても構わない。なお図7では、ラッチ回路L1のみを図示しているが、ラッチ回路L2も同様の構成とすることができる。この実施の形態のラッチ回路L1のインバータINV2は、電源電圧端子と接地電圧端子との間に直列接続されたPMOSトランジスタQP11、QP12、NMOSトランジスタQN14、QN15を備えている。PMOSトランジスタQP11、NMOSトランジスタQN15のゲートには、インバータINV3の出力端子が接続され、これらのゲートはラッチ回路L1のデータノードとして機能している。また、PMOSトランジスタQP12、NMOSトランジスタQN14Nのゲートには、それぞれ信号/DQSi、/BDQSiが入力されている。これにより、ラッチ回路L1は、データをラッチすべきタイミングにおいてのみ動作可能な状態となる。この第3の実施の形態によれば、ラッチ回路L1、L2でのラッチ動作を適切なタイミングで実行することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、第1乃至第3の入力回路を差動増幅回路により構成したが、これをインバータで置き換えてもよい。入力回路がインバータの場合は、参照信号ではなく回路自身のしきい値によって、入力信号に対する出力信号が決定される。"