"読み出し及び書き込みをパラレルに行う第1の単位のメモリセルを有するメモリセルアレイと、nnは、2以上の自然数個のセンスアンプと、前記n個のセンスアンプに対応するn個の検知回路と、前記メモリセルアレイから読み出される前記第1の単位のデータをzzは、自然数個の第2の単位のデータに分け、各第2の単位のデータについて前記書き込みが完了していないフェイルビットを累積するアキュムレータと、前記書き込み後に前記フェイルビットを検知する動作を制御する制御回路とを具備し、前記制御回路は、各第2の単位のデータについて、そのうちの第3の単位のデータを前記n個のセンスアンプのうちの1つに記憶させ、前記n個のセンスアンプのうちの1つから、各第2の単位のデータを1ビットずつ、合計zビットずつパラレルに読み出し、前記n個の検知回路のうちの1つを用いて前記zビットから前記フェイルビットを検知し、前記zビットを前記アキュムレータに転送することにより、各第2の単位のデータについて前記フェイルビットを累積する不揮発性半導体メモリ。前記zビットをシリアルデータに変換するシリアル変換回路をさらに具備し、前記zビットは、前記シリアルデータに変換された後に前記アキュムレータに転送され、前記シリアルデータを前記アキュムレータに転送している最中に、前記n個のセンスアンプのうちの1つから前記zビットを読み出し、前記zビットから前記フェイルビットを検知する次の動作が行われる請求項1に記載の不揮発性半導体メモリ。前記n個のセンスアンプの全てからデータを読み出した後、前記フェイルビットが所定値以上の第2の単位のデータについては、前記書き込みの未完了と判断し、前記フェイルビットが所定値よりも少ない第2の単位のデータについては、前記書き込みの完了と判断する請求項1又は2に記載の不揮発性半導体メモリ。前記フェイルビットが所定値以上になった第2の単位のデータについては、その後、前記フェイルビットの累積を行わない請求項1乃至3のいずれか1項に記載の不揮発性半導体メモリ。前記第3の単位は、偶数バイト及び奇数バイトを備える2バイトであり、前記n個のセンスアンプのうちの1つからは、16回の読み出しが繰り返して行われる請求項1乃至4のいずれか1項に記載の不揮発性半導体メモリ。読み出し及び書き込みをパラレルに行う第1の単位のメモリセルを有するメモリセルアレイと、nnは、2以上の自然数個のセンスアンプと、前記n個のセンスアンプに対応するn個の検知回路と、前記メモリセルアレイから読み出される前記第1の単位のデータをzzは、自然数個の第2の単位のデータに分け、各第2の単位のデータについて前記書き込みが完了していないフェイルバイトを累積するアキュムレータと、前記書き込み後に前記フェイルバイトを検知する動作を制御する制御回路とを具備し、前記制御回路は、各第2の単位のデータについて、そのうちの第3の単位のデータを前記n個のセンスアンプのうちの1つに記憶させ、前記n個のセンスアンプのうちの1つから、各第2の単位のデータのうちの1バイトをワイヤードオア接続することにより1ビットずつ、合計zビットずつパラレルに読み出し、前記n個の検知回路のうちの1つを用いて前記zビットから前記フェイルバイトを検知し、前記zビットを前記アキュムレータに転送することにより、各第2の単位のデータについて前記フェイルバイトを累積する不揮発性半導体メモリ。実施形態は、フェイルビット数を高速に検知する技術を提案する。実施形態によれば、不揮発性半導体メモリは、読み出し及び書き込みをパラレルに行う第1の単位のメモリセルを有するメモリセルアレイと、nnは、2以上の自然数個のセンスアンプと、前記n個のセンスアンプに対応するn個の検知回路と、前記メモリセルアレイから読み出される前記第1の単位のデータをzzは、自然数個の第2の単位のデータに分け、各第2の単位のデータについて前記書き込みが完了していないフェイルビットを累積するアキュムレータと、前記書き込み後に前記フェイルビットを検知する動作を制御する制御回路とを備え、前記制御回路は、各第2の単位のデータについて、そのうちの第3の単位のデータを前記n個のセンスアンプのうちの1つに記憶させ、前記n個のセンスアンプのうちの1つから、各第2の単位のデータを1ビットずつ、合計zビットずつパラレルに読み出し、前記n個の検知回路のうちの1つを用いて前記zビットから前記フェイルビットを検知し、前記zビットを前記アキュムレータに転送することにより、各第2の単位のデータについて前記フェイルビットを累積する。以下、図面を参照しながら実施形態を説明する。図1は、実施形態の不揮発性半導体メモリの基本構成を示している。メモリセルアレイMAに対する書き込み動作は、制御回路10により制御される。書き込み動作は、第1の単位で行なわれる。即ち、書き込み及びベリファイベリファイリードは、第1の単位の複数ビットに対してパラレルに行なわれる。第1の単位は、例えば、NANDフラッシュメモリの場合、ページである。1ページは、例えば、8キロバイトである。第1の単位は、複数の第2の単位を備える。第2の単位は、第1の単位よりも小さく、エラー訂正を行う単位となる。例えば、第2の単位内のフェイルビット数が所定値よりも少ないときは、ECCErrorcorrectingcodeによりエラー訂正可能であるため、書き込み動作を終了することができる。ここでは、第2の単位をセグメントと称することにする。1セグメントは、例えば、512バイトである。書き込み後のベリファイにおいて、メモリセルアレイMAからパラレルに読み出された第1の単位は、第2の単位ごとに、ローカルカラムデコーダLCD0,LCD1,LCD3,LCD4,...LCDn-2,LCDn-1内のセンスアンプSA0,SA1,SA2,SA3,...SAn-2,SAn-1に一時的に記憶される。また、第2の単位は、第3の単位×nnは、2以上の自然数に等しく、センスアンプSA0,SA1,SA2,SA3,...SAn-2,SAn-1の各々には、第2の単位の一部を構成する第3の単位が記憶される。例えば、第2の単位が512バイトのとき、第3の単位は、2バイトであり、nは、256である。ここで、図2を参照しつつ、センスアンプSA0,SA1,SA2,SA3,...SAn-2,SAn-1に記憶される第2の単位の例について説明する。この例では、第1の単位1ページを8キロバイトとし、第2の単位1セグメントを512バイトとし、第3の単位を2バイトとする。この時、1ページ内のセグメント数は、16個であり、1つのセンスアンプSAii=0~n-1は、32バイト=第3の単位×セグメント数となる。アドレスアサインの例としては、セグメントSeg0は、カラムアドレスC0~C511、セグメントSeg1は、カラムアドレスC512~C1023、...セグメントSeg15は、カラムアドレスC7861~C8191である。但し、1つのカラムアドレスCjj=0~8191は、第4の単位、本例では、1バイト8ビットを備えるものとする。このような例としては、1ページ内に1つのカラムアドレスにより選択されるメモリセルが8個存在するメモリ2値又は多値を問わないを挙げることができる。セグメントSeg0を例にとると、カラムアドレスC0のデータ1バイトは、偶数バイトEvenbyteとして、センスアンプSA0に記憶され、カラムアドレスC1のデータ1バイトは、奇数バイトOddbyteとして、センスアンプSA0に記憶される。また、カラムアドレスC2のデータ1バイトは、偶数バイトとして、センスアンプSA1に記憶され、カラムアドレスC3のデータ1バイトは、奇数バイトとして、センスアンプSA1に記憶される。同様に、カラムアドレスC510のデータ1バイトは、偶数バイトとして、センスアンプSAn-1に記憶され、カラムアドレスC511のデータ1バイトは、奇数バイトとして、センスアンプSAn-1に記憶される。センスアンプSA0,SA1,...SAn-1に記憶されたカラムアドレスC0~C511のデータ512バイトは、ティアーTier0とし、センスアンプSA0、SA1,...SAn-1に記憶されたカラムアドレスC512~C1023のデータ512バイトは、ティアーTier1とする。同様に、センスアンプSA0,SA1,...SAn-1に記憶されたカラムアドレスC7681~C8191のデータ512バイトは、ティアーTier15とする。次に、センスアンプSA0,SA1,...SAn-1からシリアル変換回路11にデータを転送する技術について説明する。例えば、図3乃至図5に示すように、1つのセンスアンプSAii=0~n-1からは、第3の単位本例では、2バイトのデータDBUS<15:0>がパラレルに読み出される。検知回路DTCT0,DTCT1,...DTCTn-1は、センスアンプSA0,SA1,...SAn-1に対応する。活性化信号E0,E1,...En-1は、検知回路DTCT0,DTCT1,...DTCTn-1を活性化させる信号である。例えば、活性化信号E0がH、その他の活性化信号E1,...En-1がLのとき、検知回路DTCT0が活性化され、センスアンプSA0からの第3の単位のデータDBUS<15:0>が、第3の単位のデータFBUS<15:0>として、シリアル変換回路11に転送される。同様に、活性化信号E1がH、その他の活性化信号E0,E2,...En-1がLのとき、検知回路DTCT1が活性化され、センスアンプSA1からの第3の単位のデータDBUS<15:0>が、第3の単位のデータFBUS<15:0>として、シリアル変換回路11に転送される。1つの検知回路DTCTii=0~n-1は、図4に示すように、例えば、複数のNチャネルMOSトランジスタから構成されるデータ反転回路である。Eiは、検知回路DTCTiの活性化信号であり、φpreは、検知回路DTCTiによるフェイルビットの検知動作前に、FBUS<15:0>をH例えば、電源電位Vddにプリチャージしておくための制御信号である。書き込みが完了しているビットに関しては、センスアンプSAiに記憶されるデータがHであり、書き込みが完了していないフェイルビットに関しては、センスアンプSAiに記憶されるデータがLであると仮定すると、データDBUS<15:0>のうち書き込みが完了しているビットは、Hであり、書き込みが完了していないフェイルビットは、Lである。従って、検知回路DTCTiから出力されるデータFBUS<15:0>のうち書き込みが完了しているビットは、Lであり、書き込みが完了していないフェイルビットは、Hである。シリアル変換回路11は、パラレルデータFBUS<15:0>をシリアルデータに変換する。また、アキュムレータ12は、フェイルビットカウンタを含む。フェイルビットカウンタは、セグメントSeg0~Seg15内のフェイルビット数をカウントする。次に、センスアンプSAiからのデータ読み出し技術を説明する。センスアンプSAiからのデータDBUS<15:0>の読み出し技術としては、以下の第1及び第2の例がある。第1の例は、図6に示すように、1つのセンスアンプSA0から1回で読み出される第3の単位本例では、2バイトのデータを、同一の第2の単位セグメント内に含まれる第3の単位例えば、カラムアドレスC0,C1とする技術である。この技術によれば、例えば、セグメントSeg0のフェイルビット数の検知を行なった後に、セグメントSeg1のフェイルビット数の検知を行なう、といった具合に、セグメントSeg0~Seg15に対して、1つずつ、順番に、フェイルビット数の検知を行なうことが可能である。例えば、図7に示すように、1回目の検知では、セグメントSeg0内のカラムアドレスC0,C1のデータセンスアンプSA0内の第3の単位のデータを読み出し、検知回路DTCT0によりカラムアドレスC0,C1内のフェイルビットを検知する。2回目の検知では、セグメントSeg0内のカラムアドレスC2,C3のデータセンスアンプSA1内の第3の単位のデータを読み出し、検知回路DTCT1によりカラムアドレスC2,C3内のフェイルビットを検知する。この動作を、n本例では、n=256個のセンスアンプSA0~SAn-1を1個ずつ選択することによりn回n回の検知行なうと、セグメントSeg0内のカラムアドレスC0~C511のデータについてフェイルビットの検知を行なうことができる。セグメントSeg1~Seg15についても、同様にして、n個のセンスアンプSA0~SAn-1を1個ずつ選択するn回の検知を行なうことにより、フェイルビットの検知を行なうことができる。従って、第1の単位例えば、ページ内の全てのセグメントSeg0~Seg15についてのフェイルビットの検知は、セグメント数本例では、16個×n本例では、256回の検知動作の繰り返し、即ち、4096回の検知動作の繰り返しにより行なうことができる。各検知動作において検知されたフェイルビットは、例えば、図8に示すように、シリアル変換回路11に入力される。ここでは、セグメントSeg0内のカラムアドレスC0,C1のデータC0<7:0>,C1<7:0>が、FBUS<15:0>として、シリアル変換回路11に入力される例を説明する。図9は、シリアル変換回路の例を示している。まず、カラムアドレスC0,C1のデータFBUS<15:0>=C0<7:0>,C1<7:0>は、ラッチ回路LATに入力される。ラッチ信号φLATがHになると、カラムアドレスC0,C1のデータFBUS<15:0>=C0<7:0>,C1<7:0>は、ラッチ回路LATにラッチされる。この後、セレクタSELにより、ラッチ回路LATにラッチされたデータFBLAT<15:0>を順次選択し、加算器ADDにより、フェイルビット数を加算する。同様の動作をセグメントSeg0ティアーTier0内のカラムアドレスC2,C3,...C510,C511について行う。そして、セグメントSeg0内に存在するフェイルビット数の合計を、SUM<4:0>として、アキュムレータ12内のフェイルビットカウンタFBCに転送する。制御回路10は、アキュムレータ12内のフェイルビットカウンタFBCの値を参酌することにより、書き込み動作書き込み及びベリファイを終了するか、又は、繰り返すか、を判断する。尚、この例では、16個のセグメントSeg0~Seg15ティアーTier0~Tier15に対して、1つずつ、順番に、フェイルビットの検知を行っているが、図10に示すように、n個のセンスアンプSA0~SAn-1に対して、1つずつ、順番に、フェイルビットの検知を行ってもよい。この読み出し技術の問題点は、リダンダンシイ置き換え技術との相性が悪いことにある。例えば、DBUS<0>が不良である場合を考える。この不良とは、例えば、図4の検知回路DTCTi内のDBUS<0>に接続されるトランジスタが不良である、などの物理的不良を意味する。この時、リダンダンシイ置き換え技術により、不良となるカラムをリダンダンシイカラムに置き換える必要がある。しかし、DBUS<0>は、例えば、図6のセンスアンプSA0の構成から明らかなように、16個のカラムアドレスC0,C512,...C7681のデータC0<0>,C512<0>,...C7681<0>のフェイルビットを検知するために用いられる。従って、これらカラムアドレスC0,C512,...C7681の全てをリダンダンシイカラムアドレスに置き換えなければならない。現実的には、これらカラムドレスC0,C512,...C7681の置き換えを制御するのは困難なため、センスアンプSA0内に含まれるカラムアドレスC0,C1,C512,C513,...C7681、C7682を、センスアンプ単位で、リダンダンシイカラムアドレスに置き換える制御を行っている。このように、読み出し技術の第1の例では、センスアンプ単位32バイト、即ち、本例では、32カラムアドレス単位で、リダンダンシイ置き換えを行う必要があるため、リダンダンシイ置き換え効率が悪い。そこで、以下に説明する第2の例では、リダンダンシイ置き換え効率を改善するセンスアンプSAiからのデータDBUS<15:0>の読み出し技術を提案する。また、この読み出し技術を採用することにより、後段に配置されるシリアル変換回路11及びアキュムレータ12の構成についても変更する必要があるため、それについても説明する。第2の例は、図11に示すように、1つのセンスアンプSA0から1回で読み出される第3の単位本例では、2バイトのデータを、異なる複数の第2の単位本例では、16個のセグメント内の各1ビット合計2バイトとする技術である。この技術によれば、第一に、リダンダンシイ置き換え効率が向上する。例えば、上述の第1例と同様に、DBUS<0>が不良である場合を考える。この時、リダンダンシイ置き換え技術により、DBUS<0>を使用する1つのセグメントSeg0内の2個のカラムアドレスC0,C2をリダンダンシイカラムアドレスに置き換えればよい。このように、例えば、1つのセンスアンプSAiからDBUS<0>が読み出せなくなるという不良に対して、第1の例では、センスアンプ32カラムアドレス単位で、リダンダンシイ置き換えを行う必要があるのに対し、第2例では、2カラムアドレスのみを置き換えればよい。このため、第2の例によれば、リダンダンシイ置き換え効率が非常に良くなる。また、この技術によれば、全てのセグメントSeg0~Seg15に対して、パラレルに、フェイルビット数の検知を行うことが可能である。例えば、図12に示すように、1回目の検知では、セグメントSeg0内のカラムアドレスC0の1ビットC0<0>、セグメントSeg1内のカラムアドレスC512の1ビットC512<0>、...セグメントSeg15内のカラムアドレスC7680の1ビットC7680<0>を備えるデータセンスアンプSA0内の第3の単位のデータを読み出し、検知回路DTCT0により、これらデータC0<0>,C512<0>,...C7680<0>に対してフェイルビットの検知を行う。また、図13に示すように、2回目の検知では、セグメントSeg0内のカラムアドレスC0の1ビットC0<1>、セグメントSeg1内のカラムアドレスC512の1ビットC512<1>、...セグメントSeg15内のカラムアドレスC7680の1ビットC7680<1>を備えるデータセンスアンプSA0内の第3の単位のデータを読み出し、検知回路DTCT0により、これらデータC0<1>,C512<1>,...C7680<1>に対してフェイルビットの検知を行う。この動作を、1つのセンスアンプSA0内の全てのカラムアドレスのデータについて行う。1つのセンスアンプSA0内の全てのカラムアドレスのデータについてフェイルビットの検知を行うには、本例の場合、16回の検知動作を繰り返す必要がある。即ち、図14に示すように、16回目の検知では、セグメントSeg0内のカラムアドレスC1の1ビットC1<7>、セグメントSeg1内のカラムアドレスC513の1ビットC513<7>、...セグメントSeg15内のカラムアドレスC7681の1ビットC7681<7>を備えるデータセンスアンプSA0内の第3の単位のデータを読み出し、検知回路DTCT0により、これらデータC1<7>,C513<7>,...C7681<7>に対してフェイルビットの検知を行う。そして、例えば、図15に示すように、この動作を、n本例では、n=256個のセンスアンプSA0~SAn-1を1個ずつ選択することによりn回n回の検知行なうと、全てのセグメントSeg0~Seg15に対して、パラレルに、フェイルビット数の検知を行うことができる。各検知動作において検知されたフェイルビットは、例えば、図16に示すように、シリアル変換回路11に入力される。ここでは、セグメントSeg0~Seg15内のカラムアドレスC0,C512,...C7680のデータC0<0>,C512<0>,...C7680<0>が、FBUS<15:0>として、シリアル変換回路11に入力される例を説明する。ここで、図11に示すセンスアンプの構成、及び、図12~図16に示すデータの読み出し技術を採用するとき、シリアル変換回路及びアキュムレータの構成によってフェイルビットの検知効率が大きく変わるため、これについて説明する。まず、比較例として、図9のシリアル変換回路を用いる場合を説明する。図17は、図9のシリアル変換回路を用いたときの動作の概要を示している。読み出し動作の第2の例を採用したことに伴い、シリアル変換回路における動作も以下のように変更する必要がある。まず、上述の1回目の検知動作の後、データFBUS<15:0>=C0<0>,C512<0>,...C7680<0>は、ラッチ回路LATに入力される。ラッチ信号φLATがHになると、データFBUS<15:0>=C0<0>,C512<0>,...C7680<0>は、ラッチ回路LATにラッチされる。また、セレクタSELは、ラッチ回路LATにラッチされたデータのうちFBLAT<0>のみを選択し、加算器ADDは、フェイルビット数を加算する。この後、ラッチ回路LATは、リセットされる。即ち、FBLAT<0>のみが有効データとなり、それ以外のFBLAT<15:1>は、無効データとなる。上述の2回目の検知動作の後、データFBUS<15:0>=C0<1>,C512<1>,...C7680<1>は、ラッチ回路LATに入力される。ラッチ信号φLATがHになると、データFBUS<15:0>=C0<1>,C512<1>,...C7680<1>は、ラッチ回路LATにラッチされる。また、セレクタSELは、ラッチ回路LATにラッチされたデータのうちFBLAT<1>のみを選択し、加算器ADDは、フェイルビット数を加算する。この後、ラッチ回路LATは、リセットされる。即ち、FBLAT<1>のみが有効データとなり、それ以外のFBLAT<15:2>及びFBLAT<0>は、無効データとなる。同様の動作を16回繰り返し、1つのセンスアンプSA0内のカラムアドレスC0,C1のデータC0<7:0>,C1<7:0>について、フェイルビット数の加算を行う。さらに、以上の動作をnn=256個のセンスアンプSA0~SAn-1について行うことにより、セグメントSeg0内のフェイルビット数を検知する。そして、セグメントSeg0内のフェイルビット数を、SUM<4:0>として、アキュムレータ12内のフェイルビットカウンタFBCに転送する。また、この転送後、加算器ADDをリセットする。この後、以上の動作と全く同じ動作を15回繰り返す。即ち、残りのセグメントSeg1~Seg15について、フェイルビット数の検知を行う。これは、図11の1つのセンスアンプの構成に起因し、各検知動作でその1つのセンスアンプから読み出されるFBUS<15:0>のうち、1ビットのみが有効となり、残りの15ビットが無効になることに起因する。以上の動作をフローチャートに表したものが図18である。まず、x、y及びzを初期値=0に設定するステップST1~ST3。xは、1つのセンスアンプ内で行うフェイルビットの検知回数に相当する。1つのセンスアンプが32バイトを有し、1回の検知動作で2バイトのデータをその1つのセンスアンプから読み出すときは、1つのセンスアンプ内の全てのデータを読み出すためには、16回の検知動作の繰り返しが必要になる。この時、x=0~15の範囲で変化する。yは、センスアンプ数に相当する。1ページが8キロバイト、1セグメントが512バイト、1ページ内のセグメント数が16個、1つのセンスアンプ内に1つのセグメントの2バイトを記憶させるときは、256個のセンスアンプが必要になる。この時、y=0~255の範囲で変化する。zは、セグメント数に相当する。本例では、1回の検知動作で1つのセンスアンプから読み出されるFBUS<15:0>のうち、1ビットのみが有効となり、残りの15ビットが無効になる。このため、1つのセンスアンプから16個のセグメントの各々の2バイトを読み出すためには、同じ動作を16回繰り返す必要がある。この時、z=0~15の範囲で変化する。x、y及びzを初期値に設定した後、まず、センスアンプSA0を選択し、このセンスアンプSA0についてフェイルビットの検知動作を行うステップST4~ST5。但し、この検知動作は、FBUS<0>DBUS<0>のみ、即ち、セグメントSeg0ティアーTier0のみを対象とする。具体的には、センスアンプSA0から読み出されたDBUS<15:0>のうちDBUS<0>のみを図17の加算器ADDに転送し、セグメントSeg0ティアーTier0内のフェイルビットの合計数をカウントする。また、フェイルビット数が所定値以上になるまで、センスアンプSA0からのデータ読み出しを、最大16回x=0~15繰り返すステップST7~ST8。センスアンプSA0からのデータ読み出しを最大16回繰り返しても、フェイルビット数が所定値以上にならないときは、次のセンスアンプSA1について、上記と同じ動作を行う。そして、フェイルビット数が所定値以上になるまで、選択されるセンスアンプをSA1、SA2、...という具合に、順次シフトさせ、この動作をSA255に達するまで最大256回y=0~255繰り返すステップST9~ST10。以上の動作の途中で、フェイルビット数が所定値以上となったときは、書き込み未完了として、例えば、フラグFLAGをLのままとし、次のセグメントSeg1ティアーTier1に対するフェイルビットの検知動作に移るステップST11。また、全てのセンスアンプSA0~SA255からセグメントSeg0ティアーTier0に関する全てのデータFBUS<0>を読み出しても、フェイルビット数が所定値よりも少ないときは、エラー訂正回路によりエラービットの訂正が可能であるため、書き込み完了として、例えば、フラグFLAGをHに変更し、次のセグメントSeg1ティアーTier1に対するフェイルビットの検知動作に移るステップST12。本例では、セグメント数を16個Seg0~Seg15としているため、上記と同じ動作を16回z=0~15繰り返すステップST13~ST14。尚、図18のステップST6において、1つ又はそれ以上のセグメントのフェイルビットが所定値以上になったときに、セグメントビットスキャン図18のフローを終了することで、それ以降のセグメントのフェイルビット検知を省略することも可能である。以上の比較例での問題点は、各検知動作で1つのセンスアンプから読み出されるFBUS<15:0>のうち、1ビットのみが有効となり、残りの15ビットが無効になることにある。このため、図18のフローチャートを例にとると、zを0~15の範囲で変化させるステップST13~ST14が必要になり、フェイルビットの検知効率が低下し、フェイルビット数を高速に検知することが難しくなる。そこで、以下の例では、各検知動作で1つのセンスアンプから読み出されるFBUS<15:0>の全てを有効とし、全てのセグメントSeg0~Seg15ティアーTier0~Tier15のフェイルビット数をパラレルに蓄積していくためのシリアル変換回路及びアキュムレータの構成、並びに、フェイルビットの合計数のカウント方法について説明する。図12~図15に示す各検知動作において検知されたフェイルビットは、例えば、図19に示すように、シリアル変換回路11に入力される。ここでは、セグメントSeg0~Seg15内のカラムアドレスC0,C512,...C7680のデータC0<0>,C512<0>,...C7680<0>が、FBUS<15:0>として、シリアル変換回路11に入力される例を説明する。シリアル変換回路11からアキュムレータ12には、QQは自然数ビットのデータバスを介してデータ転送が行われる。データバスのビット数は、本例では、1ビット最小から16ビット最大の範囲内望ましくは、1、2、4、8、16ビットのうちの1つで設定可能である。データバスのビット数が少ないと、配線面積に関しては有利であるが、データの高速転送には不利である。逆に、データバスのビット数が多いと、データの高速転送には有利であるが、配線面積に関しては不利である。図20は、シリアル変換回路及びアキュムレータの例を示している。本例では、シリアル変換回路11及びアキュムレータ12は、2ビットのデータバスSR<0>,SR<1>により互いに接続される。FBLAT<7:0>は、データバスSR<0>を介して、アキュムレータ12内のフェイルビットカウンタFBC7~FBC0に転送され、FBLAT<15:8>は、データバスSR<1>を介して、アキュムレータ12内のフェイルビットカウンタFBC15~FBC8に転送される。シリアル変換回路11内のセレクタSEL1は、セレクト信号CSRにより、FBLAT<7:0>のうちの1ビット及びFBLAT<15:8>のうちの1ビットを選択する。また、アキュムレータ12内のセレクタSEL2は、セレクト信号CSRにより、FBC7~FBC0のうちの1つ及びFBC15~FBC8のうちの1つを選択する。図21は、図20のシステムの動作を示す波形図である。同図では、FBUS<7:0>のみについて示す。FBUS<15:8>については、FBUS<7:0>と同じであるため、ここでの説明は省略する。また、CLKは、システム全体の動作を制御するシステムクロックである。FBUS<7:0>、FBLAT<7:0>及びSR<0>は、図20のFBUS<7:0>、FBLAT<7:0>及びSR<0>に相当する。活性化信号Ei及びプリチャージ信号φpreは、図4に示すセンスアンプSAiの活性化信号Ei及びFBUS<15:0>のプリチャージ信号φpreに相当する。φLAT及びCSRは、図20に示すラッチ信号φLAT及びセレクト信号CSRに相当する。1stフェイルビット検知まず、1回目の検知動作1stフェイルビット検知では、プリチャージ信号φpreが一時的にHとなり、FBUS<15:0>がHにプリチャージされる。この後、検知回路DTCTiの活性化信号EiがHになり、フェイルビット検知が実行される。即ち、センスアンプSAiから読み出されたDBUS<15:0>=C0<0>,C512<0>,...C7680<0>のフェイルビット検知が行われ、かつ、その結果がFBUS<15:0>に出力される。1stフェイルビット転送及び2ndフェイルビット検知次に、1回目のフェイルビット転送1stフェイルビット転送では、ラッチ信号φLATがHになり、データFBUS<15:0>=C0<0>,C512<0>,...C7680<0>は、ラッチ回路LATにラッチされる。また、セレクタSEL1は、セレクト信号CSRに同期して、FBLAT<7:0>のうちの1つを、順次、選択し、セレクタSEL2は、セレクト信号CSRに同期して、FBC7~FBC0のうちの1つを、順次、選択する。例えば、最初に、FBLAT<0>及びFBC0が選択され、FBLAT<0>=C0<0>がデータバスSR<0>を介して、フェイルビットカウンタFBC0に転送される。フェイルビットカウンタFBC0は、セグメントSeg0ティアーTier0内のフェイルビットの合計数をカウントする。次に、FBLAT<1>及びFBC1が選択され、FBLAT<1>=C512<0>がデータバスSR<0>を介して、フェイルビットカウンタFBC1に転送される。フェイルビットカウンタFBC1は、セグメントSeg1ティアーTier1内のフェイルビットの合計数をカウントする。同様の動作をFBLAT<2>からFBLAT<7>まで行う。尚、FBLAT<15:8>についても、FBLAT<7:0>における転送動作と同じ動作により、フェイルビットカウンタFBC15~FBC8に転送される。以上の1回目のフェイルビット転送にパラレルに2回目の検知動作2ndフェイルビット検知が行われる。2回目の検知動作では、プリチャージ信号φpreが一時的にHとなり、FBUS<15:0>がHにプリチャージされる。この後、検知回路DTCTiの活性化信号EiがHになり、フェイルビット検知が実行される。即ち、センスアンプSAiから読み出されたDBUS<15:0>=C0<1>,C512<1>,...C7680<1>のフェイルビット検知が行われ、かつ、その結果がFBUS<15:0>に出力される。2ndフェイルビット転送及び3rdフェイルビット検知次に、2回目のフェイルビット転送2ndフェイルビット転送では、ラッチ信号φLATがHになり、データFBUS<15:0>=C0<1>,C512<1>,...C7680<1>は、ラッチ回路LATにラッチされる。また、セレクタSEL1は、セレクト信号CSRに同期して、FBLAT<7:0>のうちの1つを、順次、選択し、セレクタSEL2は、セレクト信号CSRに同期して、FBC7~FBC0のうちの1つを、順次、選択する。例えば、最初に、FBLAT<0>及びFBC0が選択され、FBLAT<0>=C0<1>がデータバスSR<0>を介して、フェイルビットカウンタFBC0に転送される。フェイルビットカウンタFBC0は、セグメントSeg0ティアーTier0内のフェイルビットの合計数をカウントする。次に、FBLAT<1>及びFBC1が選択され、FBLAT<1>=C512<1>がデータバスSR<0>を介して、フェイルビットカウンタFBC1に転送される。フェイルビットカウンタFBC1は、セグメントSeg1ティアーTier1内のフェイルビットの合計数をカウントする。同様の動作をFBLAT<2>からFBLAT<7>まで行う。尚、FBLAT<15:8>についても、FBLAT<7:0>における転送動作と同じ動作により、フェイルビットカウンタFBC15~FBC8に転送される。以上の2回目のフェイルビット転送にパラレルに3回目の検知動作3rdフェイルビット検知が行われる。3回目の検知動作では、プリチャージ信号φpreが一時的にHとなり、FBUS<15:0>がHにプリチャージされる。この後、検知回路DTCTiの活性化信号EiがHになり、フェイルビット検知が実行される。即ち、センスアンプSAiから読み出されたDBUS<15:0>=C0<2>,C512<2>,...C7680<2>のフェイルビット検知が行われ、かつ、その結果がFBUS<15:0>に出力される。以上の図20及び図21の例によれば、シリアル変換回路11及びアキュムレータ12は、2ビットのデータバスSR<0>,SR<1>により互いに接続され、かつ、FBUS<7:0>の検知動作/転送動作と、FBUS<15:8>の検知動作/転送動作とが、いわゆるパイプライン動作により、パラレルに実行される。従って、フェイルビット検知を高速に行うことができる。以上の動作をフローチャートに表したものが図22である。まず、x及びyを初期値=0に設定するステップST1~ST2。xは、1つのセンスアンプ内で行うフェイルビットの検知回数に相当する。1つのセンスアンプが32バイトを有し、1回の検知動作で2バイトのデータをその1つのセンスアンプから読み出すときは、1つのセンスアンプ内の全てのデータを読み出すためには、16回の検知動作の繰り返しが必要になる。この時、x=0~15の範囲で変化する。yは、センスアンプ数に相当する。1ページが8キロバイト、1セグメントが512バイト、1ページ内のセグメント数が16個、1つのセンスアンプ内に1つのセグメントの2バイトを記憶させるときは、256個のセンスアンプが必要になる。この時、y=0~255の範囲で変化する。x及びyを初期値に設定した後、まず、センスアンプSA0を選択し、このセンスアンプSA0についてフェイルビットの検知動作を行うステップST3~ST4。この検知動作は、FBUS<15:0>の全て、即ち、セグメントSeg15~Seg0ティアーTier15~Tier0の全てを対象とする。具体的には、センスアンプSA0から読み出されたDBUS<15:0>の全てを、図20に示すように、シリアル変換回路11を介して、アキュムレータ12内のフェイルビットカウンタFBC15~FBC0に転送する。フェイルビットカウンタFBC15~FBC0は、セグメントSeg15~Seg0ティアーTier15~Tier0内のフェイルビットの合計数をカウントする。フェイルビット数が所定値以上になったセグメントに関しては、例えば、フェイルビット数の加算を終了し、フェイルビット数が所定値よりも少ないセグメントに関しては、フェイルビット数の加算を継続するステップST5~ST6。また、全てのセグメントSeg15~Seg0ティアーTier15~Tier0について、フェイルビット数が所定値以上になるまで、センスアンプSA0からのデータ読み出しを、最大16回x=0~15繰り返すステップST7~ST8。センスアンプSA0からのデータ読み出しを最大16回繰り返しても、全てのセグメントSeg15~Seg0ティアーTier15~Tier0について、フェイルビット数が所定値以上にならないときは、次のセンスアンプSA1について、上記と同じ動作を行う。そして、フェイルビット数が所定値以上になるまで、選択されるセンスアンプをSA1、SA2、...という具合に、順次シフトさせ、この動作をSA255に達するまで最大256回y=0~255繰り返すステップST9~ST10。以上の動作の途中で、全てのセグメントSeg15~Seg0ティアーTier15~Tier0について、フェイルビット数が所定値以上となったときは、書き込み未完了として、例えば、全てのフラグFLAGをLのままとし、書き込み動作を継続するステップST11。また、全てのセンスアンプSA0~SA255から全てのデータを読み出しても、全てのセグメントSeg15~Seg0ティアーTier15~Tier0について、フェイルビット数が所定値以上にならないときは、フェイルビット数が所定値以上になったセグメントに関しては、書き込み未完了FLAG=Lとし、フェイルビット数が所定値よりも少ないセグメントに関しては、書き込み完了FLAG=HとするステップST12。尚、フラグFLAGは、書き込み完了/未完了を示すもので、初期状態では、全てのセグメントのフラグFLAGが、例えば、L書き込み未完了となっており、書き込みが完了したセグメントに対してのみ、フラグFLAGがHになる。また、図22のステップST6において、フェイルビット数が所定値以上のセグメントが1つ又はそれ以上になったときに、セグメントビットスキャン図22のフローを終了し、それ以降のセグメントのフェイルビット検知を省略することも可能である。本例では、各検知動作で1つのセンスアンプから読み出されるFBUS<15:0>の全てを有効とし、全てのセグメントSeg0~Seg15ティアーTier0~Tier15のフェイルビット数をパラレルに蓄積していくため、図18に示すようなセグメント数Seg0~Seg15に相当する同じ動作の繰り返しz=0~15が必要なくなる。従って、フェイルビットを高速に検知することが可能になる。次に、図11に示す構成を持つセンスアンプを採用したときのフェイルビット検知の変形例について説明する。図23及び図24は、バイト検知動作を示している。いままで述べてきた実施例では、1つのセグメントに対し、1ビット毎に、そのビットが書き込み完了パス状態であるか、又は、書き込み未完了フェイルであるか、を検知し、フェイルビット数の合計をカウントして、そのセグメントに対する書き込み動作を継続するか、又は、終了するか、を決定した。これに対し、本例では、1つのセグメントに対し、1バイト8ビット毎に、そのバイト内の全ビットが書き込み完了パス状態であるか、又は、書き込み未完了フェイルであるか、を検知し、フェイルビット数の合計をカウントして、そのセグメントに対する書き込み動作を継続するか、又は、終了するか、を決定する。まず、図23に示すように、1回目の検知では、センスアンプSA0内の偶数バイトEvenbiteを読み出す。即ち、セグメントSeg0内のカラムアドレスC0の1バイトC0<7:0>、セグメントSeg1内のカラムアドレスC512の1バイトC512<7:0>、...セグメントSeg15内のカラムアドレスC7680の1バイトC7680<7:0>を読み出し、検知回路DTCT0により、これらデータC0<7:0>,C512<7:0>,...C7680<7:0>に対して、バイト単位でのフェイルビット検知を行う。この時、センスアンプSA0は、偶数バイトEvenbiteが同時にDBUS<15:0>に読み出されるように、各ビットの読み出しを制御する。また、この時、奇数バイトOddbiteは、DBUS<15:0>に読み出されない。1つのセグメント内の偶数バイトEvenbiteは、ワイヤードオア接続され、1つのDBUSに共通接続されるため、その1バイトのうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUSは、書き込み未完了を示す値Lになる。例えば、セグメントSeg0内の偶数バイトC0<7:0>のうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUS<0>は、書き込み未完了を示す値Lになる。これに対し、セグメントSeg0内の偶数バイトC0<7:0>の全てが書き込み完了パス=Hであると、DBUS<0>は、書き込み完了を示す値Hになる。また、セグメントSeg1内の偶数バイトC512<7:0>のうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUS<1>は、書き込み未完了を示す値Lになる。これに対し、セグメントSeg1内の偶数バイトC512<7:0>の全てが書き込み完了パス=Hであると、DBUS<1>は、書き込み完了を示す値Hになる。さらに、セグメントSeg15内の偶数バイトC7680<7:0>のうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUS<15>は、書き込み未完了を示す値Lになる。これに対し、セグメントSeg15内の偶数バイトC7680<7:0>の全てが書き込み完了パス=Hであると、DBUS<15>は、書き込み完了を示す値Hになる。DBUS<15:0>は、例えば、図4の検知回路DTCTiを経由すると、FBUS<15:0>になる。例えば、C0<7:0>がフェイルバイトであると仮定すると、FBUS<0>は、Hになる。同様に、C512<7:0>がフェイルバイトであると仮定すると、FBUS<1>は、Hになり、C7680<7:0>がフェイルバイトであると仮定すると、FBUS<15>は、Hになる。FBUS<15:0>は、例えば、図20のシリアル変換回路11を介して、図20のアキュムレータ12内のフェイルビットカウンタFBC15~FBC0に転送される。即ち、16個のセグメントSeg15~Seg0のフェイルバイト数は、フェイルビットカウンタFBC15~FBC0に蓄積される。次に、図24に示すように、2回目の検知では、センスアンプSA0内の奇数バイトOddbiteを読み出す。即ち、セグメントSeg0内のカラムアドレスC1の1バイトC1<7:0>、セグメントSeg1内のカラムアドレスC513の1バイトC513<7:0>、...セグメントSeg15内のカラムアドレスC7681の1バイトC7681<7:0>を読み出し、検知回路DTCT0により、これらデータC1<7:0>,C513<7:0>,...C7681<7:0>に対して、バイト単位でのフェイルビット検知を行う。この時、センスアンプSA0は、奇数バイトOddbiteが同時にDBUS<15:0>に読み出されるように、各ビットの読み出しを制御する。また、この時、偶数バイトEvenbiteは、DBUS<15:0>に読み出されない。1つのセグメント内の奇数バイトOddbiteは、ワイヤードオア接続され、1つのDBUSに共通接続されるため、その1バイトのうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUSは、書き込み未完了を示す値Lになる。例えば、セグメントSeg0内の偶数バイトC1<7:0>のうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUS<0>は、書き込み未完了を示す値Lになる。これに対し、セグメントSeg0内の偶数バイトC1<7:0>の全てが書き込み完了パス=Hであると、DBUS<0>は、書き込み完了を示す値Hになる。また、セグメントSeg1内の偶数バイトC513<7:0>のうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUS<1>は、書き込み未完了を示す値Lになる。これに対し、セグメントSeg1内の偶数バイトC513<7:0>の全てが書き込み完了パス=Hであると、DBUS<1>は、書き込み完了を示す値Hになる。さらに、セグメントSeg15内の偶数バイトC7681<7:0>のうちの少なくとも1ビットが書き込み未完了フェイル=Lであると、DBUS<15>は、書き込み未完了を示す値Lになる。これに対し、セグメントSeg15内の偶数バイトC7681<7:0>の全てが書き込み完了パス=Hであると、DBUS<15>は、書き込み完了を示す値Hになる。DBUS<15:0>は、例えば、図4の検知回路DTCTiを経由すると、FBUS<15:0>になる。例えば、C1<7:0>がフェイルバイトであると仮定すると、FBUS<0>は、Hになる。同様に、C513<7:0>がフェイルバイトであると仮定すると、FBUS<1>は、Hになり、C7681<7:0>がフェイルバイトであると仮定すると、FBUS<15>は、Hになる。FBUS<15:0>は、例えば、図20のシリアル変換回路11を介して、図20のアキュムレータ12内のフェイルビットカウンタFBC15~FBC0に転送される。即ち、16個のセグメントSeg15~Seg0のフェイルバイト数は、フェイルビットカウンタFBC15~FBC0に蓄積される。そして、この動作を、n本例では、n=256個のセンスアンプSA0~SAn-1を1個ずつ選択することによりn回n回の検知行なうと、全てのセグメントSeg0~Seg15に対して、パラレルに、フェイルバイト数の検知を行うことができる。本例のバイト検知によれば、センスアンプ数を256個とすると、1つのセンスアンプに対して2回の検知動作が必要になるため、合計、512回の検知動作を繰り返せばよい。これに対し、図12~図14のビット検知動作では、1つのセンスアンプに対して16回の検知動作が必要であるため、センスアンプ数を256個とすると、合計、4096回の検知動作を繰り返す必要がある。このように、バイト検知動作によれば、検知回数を減らすことができるため、書き込み動作の高速化には有効である。尚、図15の例では、1個のセンスアンプSA0内の全てのデータを読み出した後に、次のセンスアンプSA1内の全てのデータを読み出す、といった具合に、センスアンプSA0~SAn-1を、1つずつ、順番に、選択するが、図25に示すように、1個のセンスアンプSA0から1回データを読み出した後に、次のセンスアンプSA1から1回データを読み出す、といった具合に、センスアンプSA0~SAn-1を、1つずつ、順番に、選択してもよい。次に、実施形態に係わる不揮発性半導体メモリの適用例について説明する。図26は、NANDフラッシュメモリの全体構成を示している。NANDフラッシュメモリ21は、汎用メモリであっても、混載メモリ内の一部であっても、どちらでも構わない。また、1つのメモリセルに2値1ビットを記憶させる2値型でも、1つのメモリセルに3値以上を記憶させる多値型であっても、どちらでもよい。メモリセルアレイ22は、例えば、複数のNANDブロックBK0,...BKjを備え、各NANDブロックは、直列接続される複数のメモリセルから構成されるNAND列と、その両端に1つずつ接続される2つのセレクトトランジスタとを有する。ワード線WLは、第1方向に延び、ビット線BLは、第2方向に延びる。1本のワード線WLに接続される複数のメモリセルは、例えば、1ページを構成する。1つのNANDブロックは、複数ページを含む。読み出し/書き込みは、例えば、ページ単位で行われ、消去は、例えば、NANDブロック単位で行われる。ワード線セレクトゲート線ドライバ23は、読み出し/書き込み/消去時に、ワード線及びセレクトゲート線の電位を制御する。セレクトゲート線は、セレクトトランジスタのゲート電極に接続される導電線のことである。データラッチ24は、読み出し/書き込み時に、データを一時的にラッチする。ローカルカラムデコーダLCD25は、例えば、図1のローカルカラムデコーダLCD0~LCDn-1に相当する。ローカルカラムデコーダ25は、センスアンプ及びフェイルビット検知回路を含む。本例では、アドレス信号のうちロウアドレス信号は、アドレスバッファ26を経由して、ワード線セレクトゲート線ドライバ23に入力される。また、アドレス信号のうちカラムアドレス信号は、アドレスバッファ26及びメインカラムデコーダMCD27を経由して、ローカルカラムデコーダ25に入力される。即ち、カラムアドレス信号をデコードするに当たって、メインカラムデコーダ27及びローカルカラムデコーダ25を用いる2段構成を採用する。シリアル変換回路11及びアキュムレータ12は、例えば、図20のシリアル変換回路11及びアキュムレータ12に相当する。データ入出力バッファ28は、NANDフラッシュメモリ21に対するデータ入出力のインターフェイスとなる。コマンドインターフェイス回路29は、NANDフラッシュメモリ21に入力されるデータがコマンドを表しているか否かを判断し、そのデータがコマンドを表しているときは、制御信号に基づき、ステートマシン30に、NANDフラッシュメモリ21が行うべき動作を指示する。ウェルソース線電位制御回路31は、読み出し/書き込み/消去時に、ウェル及びソース線の電位を制御する。電位生成回路32は、NANDフラッシュメモリ21の動作に必要な電位を生成する。例えば、電位生成回路32は、読み出し/書き込み/消去時に、ワード線セレクトゲート線ドライバ23及びウェルソース線電位制御回路31に所定の電位を転送する。制御回路10は、図1の制御回路10に相当する。制御回路10は、NANDフラッシュメモリ21の動作の全体を制御する。図27は、図26のメインカラムデコーダ27の構成例を示している。本例は、例えば、図22のフローチャートにおいて、フェイルビットスキャン中に、フェイルビット数が所定値以上になったセグメントに対してフェイルビットの加算を終了することにより、フェイルビットスキャン時間を短縮するための回路例に関する。制御回路10は、アキュムレータ12に蓄積されたセグメント毎のフェイルビット数に基づいて、フェイルビットスキャン中に、フェイルビット数が所定値以上になったセグメントに対しては、そのアドレスをラッチするように、メインカラムデコーダ27内にフェイルセグメントアドレスラッチ回路34に指示を出す。フェイルセグメントアドレスラッチ回路34は、この指示に基づき、フェイルビット数が所定値以上になったセグメントのアドレスをラッチする。そして、その後、そのフェイルセグメントに対するフェイルビットの加算を禁止する非選択信号を、カラムアドレス駆動回路35に出力する。従って、フェイルビットスキャン中に、フェイルビット数が所定値以上になったセグメントに対してのみ、フェイルビットの加算を終了することができる。また、書き込みが完了したセグメントのフラグFLAGは、例えば、Hであり、書き込みが未完了であるセグメントのフラグFLAGは、例えば、Lである。フラグ検知回路33は、セグメント毎に、このフラグFLAGの値L/Hを検知し、書き込みが完了したセグメントに対しては、その後、フェイルビットスキャン例えば、図22のフローチャートを実行しないように、書き込みが完了したセグメントを非選択とする非選択信号を、カラムアドレス駆動回路35に出力する。従って、書き込みが完了したセグメントに対しては、フェイルビットスキャンを禁止し、書き込みが未完了であるセグメントに対してのみ、フェイルビットスキャンを実行することができる。尚、制御回路10は、例えば、1ページ分の書き込み動作が終了した後に、アキュムレータ12及びメインカラムデコーダ27に対して、それらをリセットするためのリセット信号を出力する。4.むすび実施形態によれば、フェイルビット数を高速に検知することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"