"キャパシタを備える半導体装置の製造方法であって、前記キャパシタの形成方法が、半導体基板上に、窒化チタン膜からなる下部電極を形成する工程と、前記下部電極上に酸化ジルコニウム膜からなる誘電体膜を形成する工程と、前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程とを備え、前記誘電体膜を形成する工程は、前記誘電体膜の少なくとも最上層に形成される膜を、原子層堆積ALD法で成膜する工程を含み、前記誘電体膜を形成する工程と、前記上部電極を形成する工程との間であって、前記誘電体膜の最上層に成膜された膜上に、該膜の前記ALD法の成膜温度を70°C以上超える温度を付加することなく、第一の保護膜を成膜する工程をさらに有する半導体装置の製造方法。前記誘電体膜の少なくとも最上層に形成される膜を原子層堆積ALD法で成膜する工程と、該成膜された膜上に前記第一の保護膜を成膜する工程と、の間に前記ALD法で成膜された該膜の前記ALD法の成膜温度を70°C以上超える温度の熱処理工程がない請求項1に記載の半導体装置の製造方法。前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に前記第一の保護膜を成膜する工程まで、プロセス温度が300°C以下に保持される請求項1又は2に記載の半導体装置の製造方法。前記誘電体膜の成膜を、成膜温度210°C~280°CのALD法で実施する請求項1ないし3のいずれか1項に記載の半導体装置の製造方法。前記第一の保護膜の成膜を、成膜温度210°C~280°CのALD法で実施する請求項4に記載の半導体装置の製造方法。前記第一の保護膜は、第一の非晶質酸化チタン膜からなり、膜厚が0.4~5.0nmの範囲である請求項1ないし5のいずれか1項に記載の半導体装置の製造方法。前記誘電体膜は、酸化ジルコニウムの単層膜からなり、膜厚が5.0~7.0nmの範囲である請求項1ないし6のいずれか1項に記載の半導体装置の製造方法。前記誘電体膜は、前記第一の保護膜を成膜した段階では微結晶状態であり、380°C以上の温度で熱処理を施すことにより2次的な結晶粒成長した多結晶状態に変換する工程を有する請求項1ないし7のいずれか1項に記載の半導体装置の製造方法。前記上部電極は、多結晶窒化チタン膜からなり、成膜温度が380°C~600°CのCVD法で形成され、該上部電極を形成する工程が、前記誘電体膜を微結晶状態から多結晶状態に変換する工程の熱処理を兼ねる請求項8に記載の半導体装置の製造方法。前記下部電極を形成する工程の後、前記誘電体膜を形成する工程の前に、前記下部電極上に第二の保護膜を形成する工程をさらに有する請求項1ないし9のいずれか1項に記載の半導体装置の製造方法。前記第二の保護膜は、酸化チタン膜からなり、膜厚が0.4~2.0nmの範囲である請求項10に記載の半導体装置の製造方法。前記第二の保護膜は、成膜温度210°C~280°CのALD法で形成される請求項11又は12に記載の半導体装置の製造方法。前記誘電体膜を形成する工程は、ALD法により酸化ジルコニウムからなる第一の誘電体膜を形成する工程の後、前記第一の誘電体膜を熱処理して緻密化された第一の誘電体膜に変換する工程と、前記緻密化された第一の誘電体膜上にALD法により第二の誘電体膜を形成する工程と、を含む請求項1ないし12のいずれか1項に記載の半導体装置の製造方法。前記第二の誘電体膜の膜厚は1nm~1.5nmの範囲であり、前記第二の誘電体膜と前記第一の誘電体膜との合計膜厚が5nm~7nmの範囲である請求項13に記載の半導体装置の製造方法。前記第二の誘電体膜は、前記第一の誘電体膜と同一、若しくは異種の誘電体膜である請求項13又は14記載の半導体装置の製造方法。前記第一の誘電体膜の緻密化のための熱処理工程は、350~380°Cの酸化性雰囲気での熱処理を含む請求項13ないし15のいずれか1項に記載の半導体装置の製造方法。前記第二の誘電体膜の形成から、該第二の誘電体膜表面に第一の保護膜を成膜する工程まで、プロセス温度が300°C以下に保持される請求項13ないし16のいずれか1項に記載の半導体装置の製造方法。前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の保護膜を成膜する工程まで、同一の装置内で連続して行う請求項1ないし17のいずれか1項に記載の半導体装置の製造方法。誘電体膜の形成工程は、SiO2等価換算膜厚EOTが0.9nm以下となるように誘電体膜を形成する工程である請求項1ないし18のいずれか1項に記載の半導体装置の製造方法。前記下部電極は立体構造に形成される請求項1ないし19のいずれか1項に記載の半導体装置の製造方法。半導体基板と、前記半導体基板に接続される下部電極と、前記下部電極に接して前記下部電極を覆う誘電体膜と、前記誘電体膜に接して前記誘電体膜を覆う上部電極とを有するキャパシタを含む半導体装置であって、前記誘電体膜と上部電極との間に、前記誘電体膜に接する酸化チタン膜を含む第一の保護膜を有し、前記上部電極は前記第一の保護膜に接する多結晶窒化チタン膜を含む半導体装置。前記誘電体膜は、多結晶酸化ジルコニウム膜からなる請求項21に記載の半導体装置。前記多結晶酸化ジルコニウム膜の膜厚は、5nm以上7nm以下である請求項22に記載の半導体装置。前記誘電体膜と下部電極との間に、酸化チタン膜からなる第二の保護膜を含む請求項21ないし23のいずれか1項に記載の半導体装置。前記酸化チタン膜からなる第二の保護膜の膜厚が、0.4nm以上2nm以下である請求項24に記載の半導体装置。前記第二の保護膜は、膜厚が1nm未満の非晶質酸化チタン膜を含む請求項25に記載の半導体装置。前記第二の保護膜は、膜厚が1nm~2nmの多結晶酸化チタン膜を含む請求項25に記載の半導体装置。誘電体膜のSiO2等価換算膜厚EOTが0.9nm以下である請求項21ないし27のいずれか1項に記載の半導体装置。前記第一の保護膜となる酸化チタン膜の膜厚は、0.4nm~5nmである請求項21ないし28のいずれか1項にに記載の半導体装置。前記第一の保護膜となる酸化チタン膜は、膜厚が1nm~2nmの多結晶酸化チタン膜である請求項29に記載の半導体装置。前記第一の保護膜となる酸化チタン膜は、膜厚が0.4nm以上1nm未満の非晶質酸化チタン膜である請求項29に記載の半導体装置。前記下部電極は立体構造である請求項21ないし31のいずれか1項に記載の半導体装置。前記上部電極は、前記多結晶窒化チタン膜上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極が設けられている請求項32に記載の半導体装置。前記キャパシタに±1Vの範囲の電圧を印加したときのリーク電流が、1E-7A/cm2以下である請求項21ないし33のいずれか1項に記載の半導体装置。上記特許文献1の図8に第1実施例として記載された平坦キャパシタは、TiN膜からなる第1電極層83a及び非晶質導電層のTiSiN膜からなる第2電極層83bを有する下部電極層83と、SiN膜からなる第1の誘電体層84a、STO膜からなる第2の誘電体層84b及びSiN膜からなる第3の誘電体層84cを有する誘電体層84と、非晶質導電層のTiSiN膜からなる第3電極層85a及びTiN膜からなる第4電極層85bを有する上部電極85を備える構成となっている。上記構成において、第2電極層83b及び第3電極層85aとなる非晶質導電体のTiSiNは、スパッタ法、あるいは熱CVDChemicalVaporDeposition法で堆積しても良いとされている。熱CVD法の場合には、原料としてTiCl4、NH3、SiH4を用い、堆積温度は約520°Cで良いとされている。しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱CVD法では3種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。さらに、特許文献1では高誘電体膜となるSTO膜の上下にシリコン窒化膜を形成しており、その膜厚は各々2nmで良いとされている。SiN膜は非晶質であることで表面の平坦性を維持することができ、SiN膜/STO膜/SiN膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。しかし、SiN膜の誘電率はシリコン酸化膜の誘電率の高々2倍であり、容量絶縁膜全体としては高誘電率のSTO膜を用いる効果は皆無に近い結果となる。すなわち、特許文献1に記載されている、厚さ2nmのSiN膜/厚さ4nmのSTO膜/厚さ2nmのSiN膜からなる容量絶縁膜では、SiN膜の誘電率が8、STO膜の誘電率が100であることを考慮するとEOTEquivalentOxideThickness:SiOの誘電率4で等価換算した膜厚は、1nm0.16nm1nmで2.16nmとなる。STO膜が単層膜であればEOTは0.16nmとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が4nmのSiN膜が積層された途端にEOTは13.5倍に厚くなってしまい、容量は1桁以上小さな値となってしまう。このようなキャパシタ構造では、リーク電流の抑制及び信頼性の確保は可能と推定されるが、大きな容量を得ることはできず、EOTで0.9nmより小さい値が要求されるF値が40nm以下の高集積記憶装置への適用は困難となる問題がある。また、上記特許文献1の図12に第2実施例として記載された平坦キャパシタは、上記第1実施例の構成に対して、第1の誘電体層84aSiNと第3の誘電体層84cSiNを有していない点のみが異なっている。すなわち、第2の誘電体84bSTOが、非晶質導電体のTiSiNからなる第3の電極層85aに接触している構成となっている。この構成では、高誘電体膜であるSTO膜のみで誘電体膜84を構成しているので、EOTは小さくなり、大きな容量を得ることができる。しかし、上述のように、非晶質導電体のTiSiNをCVD法で形成する温度は520°Cとされており、段落[0036に記載されているように、STO膜の結晶化アニール温度400~600°Cに該当している。すなわち、第3の電極層85aが成膜される直前の予備加熱ステップにおいてSTO膜は結晶化しており、結晶化したSTO上に第3の電極層85aが形成されることを意味している。このことは、段落[0038]に、STO膜の表面モフォロジーが悪化する場合があり、と記載されているようにリーク電流が増大する問題がある。第1実施例ではSTOの表面モフォロジーが悪化してもその上に誘電体膜のSINが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第2実施例では、表面モフォロジーが悪化したSTO膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。一方、特許文献2で説明したZAZ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。しかし、DRAMキャパシタのリーク電流密度の許容を1Vのバイアス下で1E-7A/cm2とすると、ZAZ構造のキャパシタのEOTは0.9nmが限界であった。前記のように、最小加工寸法F値が40nm以下に縮小されるDRAMにおいては、EOTを0.9nmより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。ZAZ構造でEOTを小さくしにくい理由は、比誘電率の低いε=8.9酸化アルミニウムAl2O3を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、EOTは小さくできるものの、リーク電流が大きく、実用化は困難であった。上記問題に鑑み、本発明は、立体構造キャパシタを備えた半導体装置であって、上下部電極に金属若しくは金属化合物を用いるMIM構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置、及びその製造方法を提供する。すなわち、本発明の一実施形態によれば、キャパシタを備える半導体装置の製造方法であって、前記キャパシタの形成方法が、半導体基板上に、窒化チタン膜からなる下部電極を形成する工程と、前記下部電極上に酸化ジルコニウム膜からなる誘電体膜を形成する工程と、前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程とを備え、前記誘電体膜を形成する工程は、前記誘電体膜の少なくとも最上層に形成される膜を、原子層堆積ALD法で成膜する工程を含み、前記誘電体膜を形成する工程と、前記上部電極を形成する工程との間であって、前記誘電体膜の最上層に成膜された膜上に、該膜の前記ALD法の成膜温度を70°C以上超える温度を付加することなく、第一の保護膜を成膜する工程をさらに有する半導体装置の製造方法、が提供される。また、本発明の別の実施形態によれば、誘電体膜と下部電極との間に第二の保護膜を有していても良い。さらに本発明のもう一つの実施形態によれば、半導体基板上に、前記半導体基板に接続される下部電極と、前記下部電極に接して前記下部電極を覆う誘電体膜と、前記誘電体膜に接して前記誘電体膜を覆う上部電極とを有するキャパシタを含む半導体記憶装置であって、前記誘電体膜と上部電極との間に、前記誘電体膜に接する酸化チタン膜を含む第一の保護膜を有し、前記上部電極は前記第一の保護膜に接する多結晶窒化チタン膜を含む半導体装置が提供される。本発明によれば、最上層の誘電体膜を少なくともALD法で成膜し、該誘電体膜に対してクラック等のダメージを与えることなく、該誘電体膜上に保護膜を形成しているので、保護膜形成後、保護膜上に形成する上部電極の成膜熱処理が付加されても、誘電体膜にクラック等のダメージが発生することを回避してリーク電流特性に優れたキャパシタを形成することができる。キャパシタの誘電体膜としては、立体構造への適用性、成膜の容易性、高誘電率化の観点で酸化ジルコニウムZrO2:以下ZrOと記す膜が有望である。しかし、背景技術で説明したように、ZrO単層膜ではリーク電流の抑制において問題がある。以下に、本発明者らが行った、ZrO単層膜におけるリーク電流特性の検討結果の一例について図1から図5を用いて説明する。実験例1図1は、シリコン単結晶半導体基板101上に、窒化チタン膜以下、TiN膜と記すからなる下部電極102と、同じくTiN膜からなる上部電極104と、上下部電極に挟まれたZrO膜からなる誘電体膜103を有する平坦キャパシタの構造を示している。TiN膜からなる下部電極102は、立体構造への適用を考慮して、四塩化チタンTiCl4とアンモニアNH3を反応ガスとするCVDChemicalVaporDeposition法により形成した。堆積温度は450°C、膜厚は10nmとした。以下、CVD法により形成したTiN膜をCVD-TiN膜と記す。CVD-TiN膜は多結晶状態の導体となっている。また、誘電体膜103となるZrO膜は、有機金属錯体であるTEMAZテトラキスエチルメチルアミノジルコニウム:Zr[NCH3CH2CH3]4をZrプリカーサとし、オゾンO3を反応ガスとするALDAtomicLayerDeposition法で形成した。成膜温度は250°C、膜厚は6nmとした。誘電体膜103は、半導体基板が設置された反応室にZrプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。TiN膜からなる上部電極104については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ZrO膜上面に平板マスクをセットし、その上からスパッタ法によりTiN膜以下PVD-TiN膜と記すを堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は10nmとした。図2の符号Bで示される特性は、上記構成のキャパシタにおいて、上部電極104に-3Vから3Vの電圧を印加した場合のリーク電流特性を示している。指標となる1E-7A/cm2レベルの電流密度となる印加電圧が2.3V、-2.2Vとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に1V以上であることを考慮すると、上記構成のキャパシタは充分マージンのある良好なリーク電流特性を示している。一方、図2に示した符号Aの特性は、上部電極として、PVD-TiN膜に代えて、下部電極と同じCVD-TiN膜を用いた場合の結果を示している。図から明らかなように、上部電極にCVD-TiN膜を用いた場合のリーク電流は、PVD-TiN膜の場合に比べて7桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。立体構造のキャパシタに適用するためには、前述のように、上部電極も下部電極と同様に、段差被覆性の良好なCVD法を用いて形成する必要がある。しかし、符号Aに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。本発明者らは、上記の上部電極形成法の違い、すなわちスパッタ法とCVD法の各々の条件の内、どの条件が誘電体膜となるZrO膜のリーク電流を激変させる原因となっているか種々検討した。その結果、リーク電流を激変させる主たる原因が成膜温度にあると推定した。つまり、スパッタ法では室温で形成しており、CVD法では450°Cで形成していることに主たる原因があると考えた。また、図3は、検討結果の一例として、図1に示したキャパシタ構造で、ZrO膜の膜厚を4nm符号C、6nm符号D、8nm符号Eと変化させ、上部電極として堆積温度450°CのCVD-TiN膜を用いた場合のリーク電流特性の比較を示した。通常、酸化シリコン膜や窒化シリコン膜、あるいは酸化アルミニウム膜などのように非晶質の誘電体膜では、膜厚が厚くなるほど膜中の電界強度が弱くなり、リーク電流は低減する。しかし、図3に示したZrO膜の場合は、その傾向を示しておらず、膜厚の薄い4nm符号Cで最もリーク電流が少なく、膜厚が6nm符号D、8nm符号Eと厚くなるほどリーク電流が増大する傾向を示している。図3の結果は、ZrO膜の結晶化過程との関連を強く示唆していると考えられた。そこで、本発明者らは、透過電子顕微鏡像の観察やX線回折ピーク強度の測定を実施し、以下の知見を得た。ZrO膜は250°Cで成膜した直後の段階では微結晶状態であるが、CVD-TiN膜を形成した段階では多結晶状態となっている。微結晶状態のZrO膜を成膜温度より高い温度で熱処理すると2次的な結晶粒成長が生じる。2次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。ここで、2次的な結晶粒成長とは、成膜中に形成される結晶の成長を1次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。図4に、観察された透過電子顕微鏡像を模式的に示した結晶粒状態のイメージを示した。aはZrO膜の膜厚が4nm、bは6nm、cは8nmの場合で、各々、CVD-TiN膜の堆積温度となる450°Cで熱処理した後のイメージである。いずれの場合も明確な結晶粒界が観察されている。膜厚4nmaでは結晶粒の成長は認められるが、小さい結晶粒105aの集合からなる多結晶状態である。膜厚6nmのbでは相対的に大きな結晶粒105bが生じ、小さな結晶粒105aとが混在する多結晶状態となる。膜厚8nmのcでは、小さな結晶粒は消滅し、結晶粒105bよりもさらに大きな結晶粒105cの集合となり、明確な粒界105d太線を有する多結晶状態となる。cの多結晶状態では結晶化の進展に伴う原子の再配置及び膜中不純物の揮発により体積収縮を生じ、太線で示した結晶粒界にはクラックが発生していると考えられる。なお、微結晶状態とは、X線回折では結晶起因の小さなピークが観察されるが、透過電子顕微鏡像では明確な結晶粒界が観察されない状態であり、図4の各図に示した透過電子顕微鏡像で明確な結晶粒が観察される状態とは異なる状態である。図5は、上記上部電極形成時に発生するクラックがリーク電流の増大をもたらす理由を説明するための模式図である。図5aは、TiN膜からなる下部電極102上にALD法により誘電体膜103として微結晶ZrO膜103-aを形成した後、上部電極として室温形成のPVD-TiN膜106を形成した構成である。この場合、微結晶ZrO膜103-aには成膜温度以上の熱処理が加わらないので2次的な結晶粒成長は起こらず、クラックは発生しない。その結果、リーク電流は図2の符号Bの特性となる。図5bは、図5aの構成において、微結晶ZrO膜103-aに、意図的に450°C程度の熱処理を加えて2次的な結晶粒成長を促し、クラック107が発生している多結晶ZrO膜103-cからなる誘電体膜に変化させた状態で、上部電極として室温形成のPVD-TiN膜106を形成した構成である。PVD-TiN膜106は段差被覆性が悪いためクラック107内部へは膜が形成されない。したがって、この場合もリーク電流は図2の符号Bの特性とほぼ同等の特性となる。図5cは、TiN膜からなる下部電極102上にALD法により誘電体膜として微結晶ZrO膜103-aを形成した後、誘電体膜の上に上部電極として450°Cで堆積するCVD-TiN膜108を形成した構成である。この場合も微結晶ZrO膜103-aは多結晶ZrO膜103-cに変換され、この2次的な結晶粒成長によるクラック107が発生する。さらにCVD-TiN膜108は立体構造電極の形成に適用し得る良好な段差被覆性を有しているためクラック107内部へもCVD-TiN膜108が入り込んで形成される。したがって、この場合のリーク電流は図2の符号Aのように劣化した特性となる。TiN膜に限らず、CVD成膜装置においては、成膜装置に基板をセットしても、すぐには所定の温度に安定しないため、成膜が開始されるまでの間、所定の温度で安定するまで一定時間予備加熱状態となる。したがって、この予備加熱状態において微結晶ZrO膜103-aが熱処理され、結晶粒が成長することによってクラックが発生する。クラックが発生した後、連続してCVD-TiN膜108の成膜が開始されるので、段差被覆性の良好なCVD法では、クラック内部がCVD-TiN膜108で充填されてしまう。その結果、クラック107の底部では、上部電極となるCVD-TiN膜108と下部電極102とは極めて薄い誘電体膜を介して対向することとなり、リーク電流が増大する結果となる。極端な場合には短絡状態となる。また、ZrO膜の膜厚が薄く2次的な結晶粒成長が遅れる場合であっても局所的にクラックが発生しており、リーク電流を増加させる原因となっていると考えられる。また、明確なクラック発生に至らなくても、2次的な結晶粒成長に伴う表面原子移動により、表面の凹凸が増大して相対的に膜厚の薄い部分が生じるとリーク電流の増加をもたらすこととなる。図2に示したようなリーク電流特性が7桁も変化する劇的な劣化は、クラック発生に起因しているものと推察される。以上、説明したように、図2において、上部電極にPVD-TiN膜を用いた場合にはリーク電流が少なく、熱処理を伴うCVD-TiN膜を用いた場合にリーク電流が増大する原因は、CVD-TiN膜を成膜する直前の450°Cの予備加熱状態において、ZrO膜が多結晶となって粒界にクラックが発生し、そのクラック内部へ段差被覆性の良いCVD-TiN膜が成膜されてしまうことにあると推定される。PVD-TiN膜を上部電極とすればクラックの影響を回避できるが、段差被覆性が悪く立体構造には適用できない。上記のように、ZrO膜の2次的な結晶粒成長に伴うクラック発生を防止するためには、ZrO膜の2次的な結晶粒成長を伴わない温度でZrO膜表面を保護膜で被覆し、その後上部電極としてのCVD-TiN膜を形成すれば良いと考えた。そこで、本発明者らは、保護膜として種々の材料を検討した結果、酸化チタンTiOx:xは2以下の正の実数。以下TiO膜と記す膜が有望であることを見出した。以下、誘電体膜となるZrO膜の上に保護膜となるTiO膜が形成され、さらにその上に上部電極となるCVD-TiN膜が形成された本発明の実施形態に係るキャパシタ構造について説明する。実験例2図6は、シリコン単結晶半導体基板101上に、CVD-TiN膜からなる下部電極102と、多結晶ZrO膜113-cからなる誘電体膜113と、TiO膜116-cからなる第一の保護膜116と、CVD-TiN膜からなる上部電極117を備えたキャパシタ構造を示している。なお、本実験例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。以下、図6に示したキャパシタの製造方法について図7を参照して説明する。まず、半導体基板101上に、下部電極102となるCVD-TiN膜は、立体構造への適用を考慮して、上記実験例1と同様にTiCl4とNH3を反応ガスとするCVD法により形成した。成膜温度は380°C~600°Cとすることができ、好ましい温度として本実験例では450°Cとした。厚さは、10nmとした。このTiN膜は成膜段階で多結晶となっている図7a。次に、誘電体膜113となるZrO膜を、上記実験例1と同様に、TEMAZとオゾンを用いた250°CのALD法により、厚さ6nmで形成した。ALD法で成膜した段階のZrO膜113-aは微結晶状態となっている図7a。ZrプリカーサとしてTEMAZを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、H2O水蒸気を用いても良い。さらに成膜温度は210°C~280°Cの範囲であることが好ましい。210°Cより低い場合は反応が進まなくなり、280°Cより高くなると気相中でのZrプリカーサの分解反応が生じ、ALD成膜が困難となる。次に、第一の保護膜116となるTiO膜を形成した。TTIPチタンテトライソプロポキシド:TiOCHMe24をTiプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ1nmで形成した図7b。ALD法による具体的成膜ステップは、1半導体基板が設置された反応室にTiプリカーサを導入して誘電体113となる微結晶ZrO膜113-aの表面に原子層レベルでTiプリカーサ吸着させるステップと、2気相に残留するTiプリカーサを窒素パージするステップと、3オゾンを導入して吸着しているTiプリカーサを酸化するステップと、4気相に残留するオゾンを窒素パージするステップとした。上記4つのステップからなる基本シーケンスを1nmの膜厚となるまで繰り返すことにより成膜した。ALD法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ALD法で成膜した段階のTiO膜は非晶質状態第一の非晶質TiO膜116-aとなっている。ここではTiプリカーサとしてTTIPを用いたが、これに限定されるものではない。TTIPと同じ成膜条件が適用できるTiMCTAメチルシクロペンタジエニルトリスジメチルアミノチタン:MeCpTiNMe23を用いることもできる。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、H2Oなどを用いても良い。さらに成膜温度は250°Cとしたが、210°C~280°Cの範囲であれば好ましい。210°Cより低い場合は反応が進まなくなり、280°Cより高くなると気相中でのTiプリカーサの分解反応が生じ、ALD成膜が困難となる。次に、上部電極117となるCVD-TiN膜を形成した。CVD-上記下部電極102と同様に、立体構造への適用を考慮して380°C~600°C、好ましくは450°CのCVD法により、厚さ10nmで形成した。最初に半導体基板101をCVD成膜装置にセットし、温度が安定するまで放置する。この温度安定化ステップにおいて、微結晶状態のZrO膜113-aおよび非晶質状態のTiO膜116-aは450°Cで熱処理され、微結晶状態のZrO膜113-aは多結晶状態のZrO膜113-cに変化し、非晶質状態のTiO膜116-aは多結晶状態のTiO膜116-cに変化する。温度が安定した段階で上部電極117となる厚さ10nmのCVD-TiN膜を形成する。CVD-TiN膜は成膜段階で多結晶となっている図7d。なお、第一の保護膜として形成したTiO膜は、成膜した段階では膜厚によらず非晶質状態であるが、熱処理により多結晶状態に変化する段階では膜厚依存性を有する。後で詳しく説明するように、厚さが1nm未満のTiO膜を熱処理しても多結晶にはならず非晶質状態が維持される。一方、厚さが1nm以上のTiO膜は熱処理すると非晶質状態から多結晶状態へと変化する。多結晶状態のTiO膜は導体として振舞う特性を有している。本実験例では第一の保護膜116を1nmで形成しているので、熱処理される上部電極形成後には多結晶TiO膜116-cに変化している。さらに、上部電極117を形成した後、面積が既知のマスク材料不図示を上部電極117上に形成し、マスク材料をマスクとして上部電極117をエッチング除去し、図6に示すキャパシタ構造を形成した。なお、このエッチングによりマスクのない部分に露出するTiO膜116もエッチングされる。本実験例においては、上部電極117を450°Cで形成しているので、既に形成されている誘電体膜113は微結晶ZrO膜113-aから多結晶ZrO膜113-cに変換され、第一の非晶質TiO膜116-aは第一の保護膜116としての多結晶TiO膜116-cに変換されている。その結果、本実験例のキャパシタは、多結晶TiNからなる下部電極102と、多結晶ZrO膜113-cからなる誘電体膜113と、多結晶TiO膜116-cからなる第一の保護膜116と、多結晶TiN膜からなる上部電極117を有している。すなわち、半導体基板101に接続される下部電極102と、下部電極102に接して下部電極102を覆う誘電体膜113と、誘電体膜113に接して誘電体膜113上に形成された第一の保護膜116と、第一の保護膜116に接して第一の保護膜116上に形成された上部電極117を有している。なお、本実験例における厚さ1nmの第一の保護膜116は多結晶TiO膜に変化して導体として振舞うことから、保護膜として機能すると共に上部電極の一部としても機能する。図8は、図6に示したキャパシタのリーク電流特性を示している。横軸は、上部電極117に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Dで示される特性は、第一の保護膜がないキャパシタの例として図3の符号Dで示したZrO膜厚6nmの場合のリーク電流特性である。これに対して符号Fは、厚さ1nmのTiO膜からなる第一の保護膜116を有する本実験例のリーク電流特性を示している。1Vの印加電圧における両者のリーク電流を比較すると、第一の保護膜116がない場合符号Dには2E-2A/cm2であり、第一の保護膜116がある場合符号Fには7E-8A/cm2となっている。図8の特性比較から明らかなように、厚さ1nmのTiO膜からなる第一の保護膜116を有するキャパシタでは、第一の保護膜116がない場合符号Dに比べて5桁もリーク電流は低減されており、劇的な改善が見られている。符号Fの特性を示すキャパシタではEOTで0.70nmの値が得られた。なお、EOTは、容量-電圧特性から得られる容量値Cを基に、比誘電率εrに酸化シリコンの3.85を用い、EOT=εo×εr×S/Cの式から求めた。εoは真空の誘電率、Sは上部電極の面積である。上記の結果は、450°Cの温度で上部電極117が成膜される工程において、第一の保護膜116が誘電体膜113となる微結晶ZrO膜113-aの結晶化におけるクラックの発生を有効に防止する保護膜の役割を果たしていることを示唆している。この示唆をさらに検証するために、第一の保護膜116を形成する前に、微結晶ZrO膜113-aからなる誘電体膜に熱処理が加わるとリーク電流特性がどのように変化するか調べた。すなわち、図7に示したキャパシタの形成方法と同様に、温度250°CのALD法により、誘電体膜113として厚さを6nmとする微結晶ZrO膜113-aを下部電極102上に成膜した後、窒素雰囲気中で、400°C、10分の熱処理を施した。誘電体膜113はこの熱処理時点で多結晶ZrO膜113-cとなっている。その後、250°CのALD法により、厚さを1nmとする第一の非晶質TiO膜116-aを熱処理された誘電体膜113上に形成した。さらに、450°CのCVD法により、厚さを10nmとする多結晶TiNからなる上部電極117を形成し、図6と同様に電極パターンを形成してキャパシタを構成した。このキャパシタのリーク電流特性を図9の符号Gに示した。同図の符号Fは、図8の符号Fと同じである。図9から明らかなように、第一の非晶質TiO膜116-aを形成する前に、誘電体膜113となる微結晶ZrO膜113-aに熱処理が加わると、リーク電流が増大している。ここでは誘電体膜113の熱処理を400°Cで行っているので、図8の符号Dに示された450°Cで熱処理した場合に比べるとリーク電流の増加量は少なくなっている。しかし、1Vの印加電圧で1E-5A/cm2のレベルであり、半導体記憶装置に使用可能な1E-7A/cm2以下のレベルを維持することはできない。450°Cで熱処理した場合には図8の符号Dのレベルまでリーク電流は増大していたものと推察される。ここでは、400°Cで熱処理した場合の結果を示したが、350°Cでもリーク電流の増大が確認されている。しかし、300°Cで熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のALD法の成膜温度250°Cに対して、50°C高い300°Cでは、2次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、誘電体膜のALD法の成膜温度より70°Cを超える高い温度が付加されなければ、実用上問題がないことが分かった。また、上記微結晶ZrO膜113-aからなる誘電体膜の成膜工程と第一の非晶質TiO膜116-aからなる第一の保護膜の成膜工程との間には、誘電体膜のALD法の成膜温度より70°Cを超える高い温度が付加される工程がないことが必要である。上記のように、第一の保護膜116を形成する前に、微結晶ZrO膜113-aをその成膜温度より70°Cを超える温度で熱処理してしまうと、その後に第一の保護膜116を形成しても、保護膜としての効果は得られないことが明らかである。つまり、図5の模式図に示したように、熱処理によって誘電体膜113にクラックが発生してしまった後に保護膜となる材料を形成してもリーク電流の増大を防止することはできない。つまり、実用できるキャパシタは得られない。したがって、リーク電流の増大を防止するためには、誘電体膜113となる微結晶ZrO膜113-aの2次的な結晶粒成長が少ない温度、好ましくは2次的な結晶粒成長がほとんど生じない温度で、第一の保護膜となる第一の非晶質TiO膜116-aを、微結晶ZrO膜113-a表面を覆うように形成してしまうことが肝要である。誘電体113となる微結晶ZrO膜113-aの成膜温度と第一の保護膜116となる第一の非晶質TiO膜116-aの成膜温度が同じかあるいは第一の非晶質TiO膜116-aの成膜温度の方が低ければ、2次的な結晶粒成長は生じない。第一の保護膜116を形成することによりリーク電流の増大を防止できる理由は以下のように考えられる。誘電体膜113となる微結晶ZrO膜113-aの2次的な結晶粒成長が少ない温度、好ましくは2次的な結晶粒成長がほとんど生じない温度で、第一の保護膜116となる第一の非晶質TiO膜116-aを形成することにより、微結晶ZrO膜113-a表面の平坦性を維持したまま、第一の非晶質TiO膜116-aが成膜される。微結晶ZrO膜113-a表面に形成された第一の非晶質TiO膜116-aは、微結晶ZrO膜113-aの表面を構成する分子若しくは原子を固定化する。そのため、通常、微結晶ZrO膜113-aの2次的な結晶粒成長によりクラックが生じる熱処理が加わっても、表面を構成する分子若しくは原子は移動することができず表面形状の変化をもたらさない。その結果、多結晶化した誘電体膜113表面の平坦性が維持される。したがって、第一の非晶質TiO膜116-aが形成された後、微結晶ZrO膜113-aの2次的な結晶粒成長が生じる熱処理が加わった場合、誘電体膜113の内部には、膜中応力を緩和するように2次的な結晶粒成長は生じるが、表面では平坦性が維持され、クラックが発生することはない。クラックの発生を回避できるので、クラック内部に上部電極が形成されてリーク電流が増大する現象が発生しない。上述のように、本実験例では、誘電体膜をALD法で形成した後、成膜された誘電体膜に、誘電体膜のALD法の成膜温度より70°Cを超える高い温度が付加される熱処理を施すことなく、第一の保護膜を誘電体膜のALD法の成膜温度より70°Cを超えない温度のALD法で形成し、誘電体膜表面を被覆してしまうことが必要である。次に、図6に示した構造において、誘電体膜113となるZrO膜の膜厚を変化させた場合のリーク電流特性について、図10を用いて説明する。符号HはZrO膜厚が7nm、符号Fは6nm、符号Iは5.5nm、符号Jは5nm、符号Kは4.5nmの場合の結果を示している。なお、符号Cは、図2に示した符号Cと同じであり、ZrO膜厚が4nmで、すなわち第一の保護膜116となる第一の非晶質TiO膜116-aがない場合の結果である。図10から明らかなように、ZrO膜厚が4.5nmの符号Kでは、第一の保護膜116となるTiO膜がない場合のZrO膜厚4nmと同等のリーク電流特性を示している。すなわち、ZrO膜の膜厚が4.5nm以下の領域では、第一の保護膜116を形成しも、保護膜としての効果は得られないことがわかる。一方、5nm以上の領域では膜厚の増加にしたがって、単調にリーク電流は減少しており、第一の保護膜116がリーク電流の増大を抑制する保護膜として機能していることがわかる。第一の保護膜116がない場合には、ZrO膜にクラックが発生することによってZrO膜厚が厚くなるほどリーク電流が増大していた図2の結果とは全く逆の傾向を示している。この結果は、第一の保護膜116が誘電体膜113のクラック発生を防止するのに有効な保護膜として機能していることを示している。一方、図10に示した各サンプルのEOTは、ZrO膜厚5nmで0.52nm、ZrO膜厚5.5nmで0.63nm、ZrO膜厚6nmで0.70nm、ZrO膜厚7nmで0.83nmの値を示した。ZrO膜厚を8nmとさらに厚くすると、リーク電流はさらに下がる傾向を示すが、EOTは0.95nmとなってしまい、本発明において目標とするEOTが0.90nm以下の値を確保することができない。したがって、本発明の目標に適切なZrO膜の膜厚範囲は、誘電体膜のリーク電流改善の観点から5nm以上であることが好ましく、EOT確保の観点から7nm以下であることが好ましい。なお、本実験例では、膜厚が5nm及び5.5nmの場合には、半導体装置として実用的な指標となる1Vのバイアス下で1E-7A/cm2以下を満足できていないが、後述する実験例に示すように、連続成膜法の適用、下部電極に接する第二の保護膜としてのTiO膜の適用、更なる誘電体膜の緻密化などにより、これらの膜厚でも1E-7A/cm2以下を満足することが可能となる。次に、第一の保護膜116として用いるTiO膜の膜厚がリーク電流特性に及ぼす影響について図11を用いて説明する。図11は、図6に示した構造のキャパシタにおいて、第一の保護膜116として用いるTiO膜の膜厚を変化させた場合のリーク電流特性の比較を示している。他の構成は図6と同じである。符号OはTiO膜の膜厚が0nm、符号Nは8nm、符号Mは5nm、符号Fは1nm、符号Lは2nmの場合の結果を示している。これらの結果から以下のことが明らかである。TiO膜を形成しない0nm符号Oの場合、最もリーク電流が大きい。TiO膜を8nm符号Nとした場合も極めてリーク電流は大きい。TiO膜を5nm符号M及びそれ以下符号F及びLとした場合、リーク電流に大きな改善が見られる。特に正電圧印加の場合に顕著な効果がある。中でも、TiO膜を1~2nm符号F及びLとした場合には、負電圧印加の場合にも顕著な効果がある。上記の結果から、第一の保護膜となるTiO膜を厚く形成し過ぎてもリーク電流の低減効果はなく、リーク電流を低減しうる第一の保護膜の膜厚には最適範囲が存在することがわかった。さらに詳細な検討を行なった結果、誘電体膜113のクラック発生を抑制してリーク電流を低減するために好ましい第一の保護膜の膜厚範囲は、0.4~5.0nmであり、0.4~2.0nmであれば好ましく、0.4~1.0nmであればより好ましい範囲となる。0.4nmより薄い場合は誘電体膜のクラック発生を防止する効果がなくなる。また、5.0nmより厚くなると上部電極形成時の熱処理によって第一の保護膜自体にクラックが発生し始め、保護膜としての機能を消失する。第一の保護膜にクラックが発生すると同時にその下に位置する誘電体膜にもクラックが発生すると推察される。図12は、誘電体膜113となるZrO膜と第一の保護膜116となるTiO膜の合計膜厚に対するEOTの関係を示した結果の図である。いずれのデータも、上部電極117としてCVD-TiN膜を形成する際の450°Cの熱処理が加えられているものである。図12には、ZrO膜の単層膜からなる物理膜厚4~6nmの範囲と、厚さ6nmのZrO膜上に厚さ0~8nmのTiO膜を形成した積層膜からなる物理膜厚6~14nmの範囲とが一つの横軸に合体して示されている。図中に示すように、物理膜厚4~6nmの範囲はTiN/ZrO/TiN構造であり、物理膜厚が6nmより厚く14nmまでの範囲はTiN/TiO/ZrO/TiN構造である。TiN/TiO/ZrO/TiN構造は、第一の保護膜となるTiO膜と誘電体となるZrO膜が組み合わされていることからTZ構造と略称する。物理膜厚が4nm未満ZrO単層膜の膜厚では、直接トンネル電流が大きくなり、容量が測定できなかった。したがって、EOTは示されていない。物理膜厚が4~6nmの範囲ではZrO膜厚の増大に伴ってEOTも直線的に増大している。例えば、膜厚4nmではEOTが0.48nmを示し、膜厚6nmではEOTが0.69nmを示している。その直線の傾きから求められる比誘電率は約38であった。物理膜厚が4~6nmの範囲では、上記のようにEOTの小さな値が得られるものの、図11の符号Oに示したように、ZrO膜単層ではリーク電流が著しく大きく、半導体装置に使用可能な状態にはない。厚さ6nmのZrO膜の上にTiO膜を積層した場合、TiO膜の膜厚が1nm未満物理膜厚6~7nm未満の範囲では、TiO膜の膜厚増加に伴ってEOTが0.85nm程度まで増加するが、TiO膜の膜厚が1nm物理膜厚7nmになるとEOTは急激に減少し、TiO膜の膜厚が5nm物理膜厚11nmの範囲までほぼ一定となり、EOTが約0.7nmの値を示した。これは、TiO膜厚が1nm未満では450°Cの熱処理を受けてさえもTiO膜が依然として非晶質状態を保持しており、誘電体膜として振る舞う結果EOTの増加となって現れていると考えられる。一方、TiO膜厚が1~5nmの範囲物理膜厚7~11nmでは、TiO膜が非晶質状態から多結晶状態に変化し、結晶化に伴う酸素欠損等により、導体すなわち電極として振る舞うためにEOTに変化が現れないと考えられる。このように、TiO膜厚が1~5nmの範囲は、0.7nmの小さなEOT大きな容量が安定して得られると共に、図11に示したリーク電流も使用可能状態にあることから、本発明の半導体記憶装置におけるTiO膜、すなわち第一の保護膜に適用し得る膜厚範囲といえる。また、TiO膜厚が1未満の領域ではTiO膜の膜厚増加に応じてEOTが増加する変化を示しているが0.9nm以下の範囲であり問題とならない。さらに、リーク電流低減の観点では0.4nm以上とすることにより、その効果が発現することを確認している。したがって、目標EOTを維持しつつ、誘電体膜113のリーク電流低減に効果を有する第一の保護膜の膜厚範囲は0.4~5.0nmである。さらに、TiO膜厚が5nmを超えると再びEOTの増加傾向が現れる。この領域では、容量の印加電圧依存性が大きくなることから導体として振る舞うTiO膜が一部空乏化している為であると考えられる。TiO膜厚が5nmを超える膜厚範囲ではEOTの増大とリーク電流の増大を伴うため、半導体記憶装置に使用可能な状態にはない。また、上記の通り、TiO膜厚自体にクラックが発生し、保護膜としての効果もなくなる。上記のように、TiO膜からなる第一の保護膜の膜厚が1.0~5.0nmの範囲では、熱処理によって多結晶化し導体としての振る舞いが発現する。本実験例では上部電極117となるTiN膜形成時の熱処理で結晶化させる方法について述べたが、より積極的に結晶化を促進する手段として、第一の保護膜116を形成した後、上部電極117を形成する前に、還元性雰囲気で熱処理する方法も有効である図7c参照。例えば、還元性雰囲気としてアンモニアNH3を用いれば、380°C~460°Cの温度範囲で2~20分の熱処理を行うことにより、第一の非晶質TiO膜116-a中に含有されている有機不純物の還元離脱及びTiO膜中の酸素欠損の導入低酸化状態TiOx:xは2未満の正の実数への移行、あるいは窒素不純物の導入を行うことができ、結果的に結晶化を促進することができる。したがって、上部電極117となるTiN膜を形成する前に、アンモニアや水素雰囲気で熱処理して、誘電体113となる微結晶ZrO膜113-aと第一の保護膜116となる第一の非晶質TiO膜116-aを予め多結晶状態113-c,116-cに変換しておくことも有効である。なお、上部電極117となるTiN膜の形成には、原料ガスとしてTiCl4及びNH3を用いるので、TiN膜のCVD成膜装置内に半導体基板を設置した後、TiN膜を形成する直前に前処理としてNH3雰囲気での熱処理を行う方法を実施することもできる。この場合には、TiN膜CVD成膜装置内で還元性雰囲気の熱処理を実施できるので工程を簡略化できる。なお、本実験例では、EOT低減の観点から誘電体膜としてZrO膜を用いる場合について説明したが、成膜段階では結晶粒が小さく、透過型電子顕微鏡下に粒界が確認できない微結晶状態であって、上部電極としてCVD-TiN膜の成膜過程で2次的な結晶粒成長し、同様にクラックが発生する問題のある他の誘電体膜に対しても、第一の保護膜を適用し、リーク電流特性の改善が可能となる。実験例3実験例2で説明したように、ZrO膜を誘電体とするキャパシタにおいて、上部電極117となるCVD-TiN膜は380°C~600°Cの温度範囲で成膜される。この場合、ZrO膜の2次的な結晶粒成長に伴うクラックの発生を回避するためには、上部電極117を成膜する前に微結晶ZrO膜113-aからなる誘電体膜表面を第一の非晶質TiO膜116-aからなる第一の保護膜116で覆った状態としておくことが必要である。本実験例では、さらにリーク電流特性を改良するため、上記の構成に加えて、下部電極となるTiN膜と誘電体となるZrO膜の間にも第二の保護膜となるTiO膜を形成するキャパシタの特性について、図13から図15を用いて説明する。なお、本実験例のキャパシタでは、上部電極117となるTiN膜/第一の保護膜116となるTiO膜/誘電体膜115となる多結晶ZrO膜/第二の保護膜114となるTiO膜/下部電極102となるTiN膜の積層構造となる。この、TiN膜/TiO膜/ZrO膜/TiO膜/TiN膜構造においては、第一の保護膜となるTiO膜と誘電体膜となるZrO膜と第二の保護膜となるTiO膜が組み合わされているのでTZT構造と略称する。図13は、本実験例のキャパシタ構造を示している。シリコン単結晶半導体基板101上に、CVD-TiN膜からなる下部電極102と、TiO膜からなる第二の保護膜114と、多結晶ZrO膜からなる誘電体膜115と、TiO膜からなる第一の保護膜116と、CVD-TiN膜からなる上部電極117を備えたキャパシタ構造を示している。なお、本実験例のキャパシタでは、第二の保護膜114となるTiO膜は、後述するように、熱処理後において第一の保護膜116と同様に、厚さが1.0nm未満では非晶質であり、厚さが1nm以上では多結晶となるので、図13には結晶性の区別を記載していない。以下、図13に示したキャパシタの製造方法について説明する。まず、半導体基板101上に、下部電極102となるCVD-TiN膜を形成した。立体構造への適用を考慮して、実験例1と同様にTiCl4とNH3を反応ガスとするCVD法により形成した。成膜温度は380°C~600°Cとすることができ、好ましい温度として本実験例では450°Cとした。厚さは、10nmとした。このTiN膜は成膜段階で多結晶となっている。次に、第二の保護膜114となるTiO膜を形成した。TTIPチタンテトライソプロポキシド:TiOCHMe24をTiのプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ0.5nmで形成した。ALD法による具体的成膜ステップは、1半導体基板が設置された反応室にTiプリカーサを導入して下部電極102の表面に原子層レベルで吸着させるステップと、2気相に残留するTiプリカーサを窒素パージするステップと、3オゾンを導入して吸着しているTiプリカーサを酸化するステップと、4気相に残留するオゾンを窒素パージするステップとした。上記4つのステップからなる基本シーケンスを0.5nmの膜厚となるまで5回繰り返すことにより成膜した。ALD法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ALD法で成膜した段階のTiO膜は非晶質状態となっている。ここではTiプリカーサとしてTTIPを用いたが、これに限定されるものではない。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、H2Oなどを用いても良い。さらに成膜温度は250°Cとしたが、210°C~280°Cの範囲であれば好ましい。210°Cより低い場合は反応が進まなくなり、280°Cより高くなると気相中でのTiプリカーサの分解反応が生じ、ALD成膜が困難となる。本実験例では第二の保護膜114となるTiO膜の膜厚を0.5nmとしたが、0.4nm以上2nm以下の範囲であれば好ましい。0.4nmより薄くなるとリーク電流低減効果を示さなくなり、2nmを超えるとリーク電流低減効果が飽和する。次に、誘電体膜115となるZrO膜を、実験例1に記載したように、TEMAZとオゾンを用いた250°CのALD法により、厚さ6nmで形成した。ALD法で成膜した段階のZrO膜は微結晶状態となっている。ZrプリカーサとしてTEMAZを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、H2Oを用いても良い。さらに成膜温度は210°C~280°Cの範囲であることが好ましい。210°Cより低い場合は反応が進まなくなり、280°Cより高くなると気相中での分解反応が生じ、ALD成膜が困難となる。次に、第一の保護膜116となるTiO膜を形成した。第二の保護膜と同じ条件で厚さが1nmとなるように形成した。このTiO膜も形成段階では非晶質状態である。ここではTiプリカーサとしてTTIPを用いたが、これに限定されるものではない。TiMCTAメチルシクロペンタジエニルトリスジメチルアミノチタン:MeCpTiNMe23を、TTIPを用いる場合と同じ条件で用いることができる。TiMCTAは窒素を含有しているので、成膜段階でTiO膜中に窒素を含有させることができる。これにより、後の熱処理で結晶化を促進できる利点がある。なお、本実験例では、TiO膜の成膜とZrO膜の成膜とは異なる装置で実施した。次に、上部電極117となるCVD-TiN膜を形成した。上部電極117となるCVD-TiN膜は、下部電極102と同様に、立体構造への適用を考慮して380°C~600°C、好ましくは450°CのCVD法により、厚さ10nmで形成した。このCVD-TiN膜は成膜段階で多結晶となっている。その後、実験例2と同様に、上部電極を加工してキャパシタを形成した。図14は、上記のキャパシタにおけるリーク電流特性を示している。なお、図14には第二の保護膜114となるTiO膜の膜厚を変化させて形成したキャパシタの特性を併せて示している。すなわち、図中、符号Pは膜厚0.5nm、符号Qは1nm、符号Rは2nmの場合を示している。なお、符号Fは図8、9、10に示した、第二の保護膜114がない場合の特性である。図から明らかなように、第二の保護膜114は低電界領域±2Vの範囲におけるリーク電流を低減する効果のあることがわかる。1Vの印加電圧で比較すると、第二の保護膜114がない符号Fでは8E-8A/cm2、膜厚0.5nmの符号Pでは3E-8A/cm2、膜厚1nmの符号Qでは9E-9A/cm2、膜厚2nmの符号Rでは8E-9A/cm2、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。しかし、膜厚2nm符号Rではリーク電流低減効果が飽和する傾向を示しており、これより膜厚を増加させてもリーク電流低減の効果は得られない。一方、-1Vの印加電圧で比較すると、符号Fでは2E-7A/cm2、符号Pでも2E-7A/cm2、符号Qでは6E-8A/cm2、符号Rでは3E-8A/cm2、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。図には示していないが、第二の保護膜114の膜厚を0.3nmまで薄くすると、±1Vの範囲では第二の保護膜114を形成しない場合符号Fと同等の値となる。したがって、0.3nm以下に膜厚を薄くするとリーク電流低減の効果は得られない。一方、2.0nmを超えてもリーク電流低減効果は飽和する。上記の結果より、誘電体膜115のリーク電流の低減に効果のある第二の保護膜114としてのTiO膜の膜厚は0.4~2.0nmの範囲となる。また、上記各々のキャパシタにおけるEOTは、第二の保護膜114を形成しない符号Fで0.70nm、膜厚0.5nm符号Pで0.74nm、膜厚1.0nm符号Qで0.82nm、膜厚2.0nm符号Rで0.83nmとなっている。したがって、第二の保護膜114となるTiO膜の膜厚が0~1.0nm未満の範囲ではTiO膜の膜厚増加にしたがってEOTは単調に増加し、1.0~2.0nmの範囲ではEOTが飽和する傾向を示している。すなわち、熱処理の前後における第二の保護膜114のリーク電流およびEOTに対する寄与は第一の保護膜116と同様の変化を示している。すなわち、第二の保護膜114の膜厚が0~1.0nm未満の範囲では誘電体として振る舞い、1.0~2.0nmの範囲では導体としての振る舞いを示している。したがって、第二の保護膜114の膜厚が1.0nm未満の範囲では、上部電極117を形成する熱処理において、誘電体膜115となるZrO膜と第一の保護膜116となるTiO膜膜厚1nm以上の場合とが多結晶状態に変換され、第二の保護膜114は結晶化しない。一方、第二の保護膜114の膜厚が1nm以上の範囲では、上部電極117を形成する熱処理において、第二の保護膜114となるTiO膜と、誘電体膜115となるZrO膜と、第一の保護膜116となるTiO膜膜厚1nm以上の場合とが多結晶状態に変換される。なお、第一の保護膜116は、膜厚が1nm未満の場合は非晶質の状態が維持される。本実験例のキャパシタは、半導体基板101に接続される下部電極102と、下部電極102に接して下部電極102を覆うように設けられた第二の保護膜114と、第二の保護膜114に接して第二の保護膜114を覆うように設けられた誘電体膜115と、誘電体膜115に接して誘電体膜115を覆うように設けられた第一の保護膜116と、第一の保護膜116に接して第一の保護膜116を覆うように設けられた上部電極117と、で構成されている。図15は、本実験例における第一の保護膜116の効果を説明するための図である。第二の保護膜114となるTiO膜の膜厚を0.5nmとするキャパシタを作成し、第一の保護膜116となるTiO膜を形成する前に、400°Cの窒素雰囲気で10分間熱処理した場合のリーク電流特性を示している。その結果を符号Sに示している。符号Pは図14に示した符号Pと同じであり、第一の保護膜116となるTiO膜を形成した後、上部電極117の形成時に熱処理した結果である。図から明らかなように、第一の保護膜116となるTiO膜を形成する前に熱処理した符号Sでは、符号Pに比べてリーク電流が増大しており、誘電体膜115となるZrO膜にクラックが発生していることを示唆している。なお、図15には、400°Cで熱処理した場合の結果を示したが、本実験例においても実験例2と同様に350°Cでもリーク電流の増大が確認されている。しかし、300°Cで熱処理した場合にはリーク電流の変化は認められなかった。したがって、本実施例のキャパシタの構成でも、誘電体膜となる微結晶ZrO膜を形成した後、第一の保護膜となるTiO膜の形成が終了するまでプロセス温度を微結晶ZrO膜のALD法での成膜温度を70°C以上超えない温度に維持することが必要である。好ましくは300°C以下に保持することが重要である。実験例4前述の実験例3までは、保護膜となるTiO膜と誘電体膜となるZrO膜の成膜は各々別の装置を用いて行っている。本実験例では、図13に示したキャパシタの構成において、第二の保護膜114となるTiO膜と、誘電体膜115となるZrO膜と、第一の保護膜116となるTiO膜をALD法で形成するにあたり、同一装置内で連続成膜するキャパシタの製造方法とその特性について説明する。実験例2及び3に記載したように、まず、半導体基板101をTiN膜形成装置内にセットし、半導体基板101上に、下部電極102となるCVD-TiN膜を形成した。実験例1に記載したように立体構造への適用を考慮して、TiCl4とNH3を反応ガスとするCVD法により形成した。成膜温度は380°C~600°Cとすることができ、好ましい温度として本実施例では450°Cとした。厚さは、10nmとした。このTiN膜は成膜段階で多結晶となっている。TiN膜の形成後、TiN膜形成装置から取り出した。次に、ALD成膜装置内に半導体基板101をセットし、図16に示した処理ステップに基づき、第二の保護膜114となるTiO膜、誘電体膜115となるZrO膜、第一の保護膜116となるTiO膜を連続して積層形成した。成膜温度は250°Cとした。最初に、第二の保護膜114となるTiO膜を下部電極102上に形成した。TTIPチタンテトライソプロポキシド:TiOCHMe24をTiのプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ0.5nmで形成した。ALD法による具体的成膜ステップは、成膜開始状態にした後、1半導体基板が設置された反応室にTiプリカーサを供給して下部電極102の表面に原子層で吸着させるステップと、2気相中に残留している未吸着のTiプリカーサを窒素パージするステップと、3オゾンを供給して吸着しているTiプリカーサを酸化してTiO膜を形成するステップと、4気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記1~4のステップからなる基本シーケンスを0.5nmの膜厚となるまで所定数のサイクルを繰り返すことにより成膜した。ALD法で成膜した段階のTiO膜は非晶質状態となっている。所定数のサイクルを繰り返して厚さ0.5nmの第二の保護膜114となるTiO膜を形成した後、同一のALD成膜装置内に保持したまま、連続して誘電体膜115となるZrO膜を形成した。TEMAZテトラキスエチルメチルアミノジルコニウム:Zr[NCH3CH2CH3]4をZrのプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ6nmで形成した。ALD法による具体的成膜ステップは、5反応室にZrプリカーサを供給して第一の誘電体膜114となるTiO膜表面に原子層で吸着させるステップと、6気相中に残留している未吸着のZrプリカーサを窒素パージするステップと、7オゾンを供給して吸着しているZrプリカーサを酸化してZrO膜を形成するステップと、8気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記5~8のステップからなる基本シーケンスを6nmの膜厚となるまで所定数のサイクルを繰り返すことによりZrO膜を成膜した。ALD法で成膜した段階のZrO膜は微結晶状態となっている。所定数のサイクルを繰り返して厚さ6nmの誘電体膜115となるZrO膜を形成した後、同一のALD成膜装置内に保持したまま、連続して第一の保護膜116となるTiO膜を形成した。Tiプリカーサとして、第二の保護膜114となるTiO膜の形成に用いたTTIPを用いることもできるが、ここではTiMCTAメチルシクロペンタジエニルトリスジメチルアミノチタン:MeCpTiNMe23を用いた。反応ガスとしてオゾンを用い、温度250°CのALD法により、厚さ1nmで形成した。ALD法による具体的成膜ステップは、9反応室にTiプリカーサを供給して誘電体膜115となるZrO膜表面に原子層で吸着させるステップと、10気相中に残留している未吸着のTiプリカーサを窒素パージするステップと、11オゾンを供給して吸着しているTiプリカーサを酸化してTiO膜を形成するステップと、12気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記9~12のステップからなる基本シーケンスを1nmの膜厚となるまで所定数のサイクルを繰り返すことにより第一の保護膜116となるTiO膜を成膜した。ALD法で成膜した段階の第一の保護膜116となるTiO膜は非晶質状態となっている。第一の保護膜116となるTiO膜の形成が完了した時点で成膜は終了し、ALD成膜装置から半導体基板を取り出す。次に、半導体基板をTiN成膜装置にセットし、上部電極117となるTiN膜を形成した。上部電極117となるTiN膜は、下部電極102と同様に、立体構造への適用を考慮してTiCl4とNH3を反応ガスとするCVD法により形成した。成膜温度は380°C~600°Cとすることができ、好ましい温度として本実験例では450°Cとした。厚さは10nmとした。このTiN膜は成膜段階で多結晶となっている。その後、実験例2と同様に、上部電極を加工してキャパシタを形成した。図17の符号Tは、図16に示したステップに基き、第二の保護膜114となるTiO膜厚さ0.5nm、誘電体膜115となるZrO膜6nm、第一の保護膜116となるTiO膜1nmを連続して積層形成した上記キャパシタのリーク電流特性を示している。上部電極117を形成した段階で、誘電体膜115となるZrO膜と、第一の保護膜116となるTiO膜は多結晶状態となっている。なお、同図の符号Pは、別々の装置で上記3種類の膜を積層した場合の結果で、図14、15に示した符号Pと同じである。図17の結果から明らかなように、同一のALD成膜装置内で上記3種類の膜を連続して形成したキャパシタでは、別々の装置で形成した場合に比べて、印加電圧が±2Vの範囲におけるリーク電流が減少しており、特に負バイアス側での改善効果が大きくなっている。この結果、指標となる1E-7A/cm2レベルとなる印加電圧は、正バイアス側で1.4Vから1.8Vまで拡大し、負バイアス側で-0.9Vから-1.5Vまで拡大しており、指標となる±1Vに対して大きくマージンが拡大している。本実験例におけるEOTは0.73nmとなっており、実験例3で述べた同じ物理膜厚構成のキャパシタで得られたEOT0.74nmと同等の値が得られている。すなわち、本実験例のように、第二の保護膜114となるTiO膜厚さ0.5nm、誘電体膜115となるZrO膜6nm、第一の保護膜116となるTiO膜1nmを連続して積層形成したキャパシタでは、EOTを維持したまま、誘電体膜115のリーク電流を低減できる効果がある。本実験例の連続成膜方式でリーク電流特性が改善される理由は明白ではないが、定性的には以下のように考えられる。図17の結果は、連続成膜による改善効果が正バイアス側でも現れているが、負バイアス側でより顕著に生じている。すなわち、上部電極に負バイアスが印加された場合の特性改善が著しい。上部電極に負バイアスを印加する状態は、上部電極側から電子が注入される状態を意味する。したがって、上部電極と誘電体との間で形成される電位障壁を下げるような因子が界面に存在するとリーク電流は増加することとなる。実験例3では、誘電体膜115となるZrO膜を形成した後、別のALD成膜装置で第一の保護膜116となるTiO膜を形成するために、装置間を搬送する工程が必要となる。この搬送工程において、環境に存在する有機物等が半導体基板表面、すなわちZrO膜表面に付着すると、その上に第一の保護膜116となるTiO膜が形成されることになる。その結果、界面に残存する有機物が電位障壁を下げるような因子になり得ると推察される。本実験例では一つのALD成膜装置で連続成膜しており、搬送工程を要しないので、有機物等の付着物がなく、リーク電流は低減されている。また、本実験例では負バイアスの場合により顕著な改善効果が見られることから、少なくとも、誘電体膜115を形成する工程と第一の保護膜116を形成する工程を連続成膜することが好ましい。本実験例の場合も、一つのALD成膜装置内で連続成膜し、成膜温度を全て250°Cとしている。したがって、誘電体膜115となるZrO膜の成膜と第一の保護膜116となるTiO膜の成膜との間には誘電体膜のALD法による成膜温度を70°C以上超える熱処理は含まれていない。なお、本実験例では、TiプリカーサにTTIPあるいはTiMCTAを用い、ZrプリカーサにTEMAZを用いている。これらのプリカーサを用いることにより同じ温度で成膜が可能となる。したがって、装置の温度変更を伴うことなく、TiO膜、ZrO膜、TiO膜を連続成膜でき、生産効率の低下を回避できる利点がある。同一温度で成膜可能なプリカーサであれば、上記プリカーサに限るものではない。実験例5本実験例では、誘電体膜の形成方法として、ZrO膜を2ステップに分けて形成したキャパシタの特性について、図18及び図19を用いて説明する。第1の微結晶ZrO膜を形成して、熱処理を施し、多結晶化させた後、その上に第2の微結晶ZrO膜を形成した状態で、第一の保護膜となる非晶質TiO膜を積層形成し、上部電極形成時の熱処理で第2の微結晶ZrO膜及び第一の保護膜となる非晶質TiO膜膜厚1nm以上の場合を多結晶に変換する方法を用いる。図18aは本実験例のキャパシタの構造を示している。シリコン単結晶半導体基板101上に、CVD-TiN膜からなる下部電極102と、厚さ0.5nmの非晶質TiO膜からなる第二の保護膜114と、厚さ5nmの多結晶ZrO膜からなる第一の誘電体膜115と、厚さ1nmの多結晶ZrO膜からなる第二の誘電体膜119と、第二の誘電体膜119の上に形成され厚さ1nmの多結晶TiO膜からなる第一の保護膜116と、第一の保護膜116の上に形成されたCVD-TiN膜からなる上部電極117を備えたキャパシタ構造を示している。本実験例のキャパシタは、誘電体膜が、第一の誘電体膜115と、第二の誘電体膜119の2層膜で構成されている点が、実験例3及び4と異なっている。第二の誘電体膜119には、第一の誘電体膜115と同じ材料であるZrO膜を用いることができる。また、酸化ハフニウム膜や酸化タンタル膜のような第一の誘電体膜115と異なる材料を用いることもできる。同じ材料であるZrO膜で構成した場合には、第一の誘電体膜115と第二の誘電体膜119は一体化した構成となるので、図13に示した実験例3と構成上同じとなる。以下、図18aに示したキャパシタの形成方法について、図18bを用いて説明する。1下部電極形成ステップ実験例4で説明したように、まず、半導体基板101をTiN膜形成装置内にセットし、半導体基板101上に、下部電極102となるCVD-TiN膜を形成した。立体構造への適用を考慮して、TiCl4とNH3を反応ガスとするCVD法により形成した。成膜温度は450°Cとした。厚さは、10nmとした。このTiN膜は成膜段階で多結晶となっている。TiN膜の形成後、TiN膜形成装置から取り出した。2第二の保護膜となるTiO膜形成ステップ次に、ALD成膜装置内に半導体基板101をセットし、図16に示した処理ステップに基き、第二の保護膜114となるTiO膜を形成した。TTIPチタンテトライソプロポキシド:TiOCHMe24をTiのプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ0.5nmで形成した。ALD法で成膜した段階のTiO膜は非晶質状態となっている。3第一の誘電体膜となるZrO膜形成ステップ第二の保護膜114を形成した後、同一のALD成膜装置内に保持したまま、連続して第一の誘電体膜115となるZrO膜を形成した。TEMAZテトラキスエチルメチルアミノジルコニウム:Zr[NCH3CH2CH3]4をZrのプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ5nmで形成した。ALD法で成膜した段階のZrO膜は微結晶状態となっている。4熱処理ステップ第一の誘電体膜115を形成した後、同一のALD成膜装置内に保持したまま、温度を380°Cまで昇温し、酸素雰囲気で10分間熱処理した。その後、温度を450°Cまで昇温し、窒素雰囲気で10分間、さらに熱処理した。この段階で、第一の誘電体膜115となるZrO膜は多結晶化し、図5に示したようにクラックが発生している。第二の保護膜114となるTiO膜は非晶質状態が維持される。5第二の誘電体膜となるZrO膜形成ステップ上記熱処理を行った後、温度を250°Cまで降温し、クラックが発生している第一の誘電体膜表面に第二の誘電体膜119となるZrO膜を形成した。TEMAZをZrのプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ1nmで形成した。ALD法で成膜した段階のZrO膜は微結晶状態となっている。6第一の保護膜となる第一の非晶質TiO膜形成ステップ第二の誘電体膜119となる微結晶ZrO膜を形成した後、同一のALD成膜装置内に保持したまま、連続して第一の保護膜116となるTiO膜を形成した。Tiプリカーサには、TiMCTAメチルシクロペンタジエニルトリスジメチルアミノチタン:MeCpTiNMe23を用いた。反応ガスとしてオゾンを用い、温度250°CのALD法により、厚さ1nmで形成した。ALD法で成膜した段階のTiO膜は非晶質状態となっている。7上部電極形成ステップ第一の保護膜116となる第一の非晶質TiO膜を成膜した後、半導体基板101をALD成膜装置から取り出し、TiN膜形成装置内にセットした。続いて、第一の保護膜116となるTiO膜表面に、上部電極117となるCVD-TiN膜を形成した。立体構造への適用を考慮して、TiCl4とNH3を反応ガスとするCVD法により形成した。成膜温度は450°Cとした。厚さは、10nmとした。このTiN膜は成膜段階で多結晶となっている。また、この段階で第二の誘電体膜となる第二の微結晶ZrO膜と第一の保護膜となる第一の非晶質TiO膜は多結晶化されている。その後、実験例2に記載したように上部電極を上部電極パターンに加工してキャパシタを形成した。図19の符合Uは、上記方法により形成したキャパシタのリーク電流特性を示している。なお、同図の符号Tは、図17に示した符号Tと同じである。上記のように、第一の誘電体膜115となる第1の微結晶ZrO膜を形成して、熱処理を施し、多結晶化させた後、その上に第二の誘電体膜119となる第2の微結晶ZrO膜を形成した状態で、第一の保護膜116となる第一の非晶質TiO膜を積層形成し、上部電極117形成時の熱処理で第二の誘電体膜及び第一の保護膜を多結晶に変換する方法を用いたキャパシタでは、符号Tと同等の極めてリーク電流の少ない特性が得られている。本実験例では第一の誘電体膜115となる第1のZrO膜を形成した後、380°Cの酸素雰囲気で10分の熱処理に加え、450°Cの窒素雰囲気で10分の熱処理を行っている。図には示していないが、450°Cの窒素雰囲気で10分の熱処理だけを行った場合も同等の結果が得られている。図15に一例を示したように、TZT構造であっても、第一の保護膜116を形成する前に400°Cの窒素雰囲気で10分間熱処理を施すとリーク電流が増大している。しかし、本実験例のように、第一の誘電体膜115となる第1の微結晶ZrO膜を熱処理して多結晶化させた後、第二の誘電体膜119となる第2の微結晶ZrO膜を形成することによりリーク電流の増大を回避できることを示している。本実験例では、第1の微結晶ZrO膜の膜厚を5nm、第2の微結晶ZrO膜の膜厚を1nmとしている。膜厚が6nmの単層膜からなるZrO膜に450°Cの熱処理が加わった後、上部電極が形成されると図3に示したように、著しくリーク電流は増大する。そして、リーク電流が増大する原因を図4に示した2次的な結晶粒成長に伴うクラックの発生によるものと推定した。本実験例では、第1の微結晶ZrO膜を形成した後、450°Cの熱処理を施すことにより、第一の誘電体膜となる多結晶ZrO膜にクラックを発生させているが、その後、第2の微結晶ZrO膜を形成することにより、第2の微結晶ZrO膜が第一の誘電体膜であるZrO膜に生じているクラックを埋設してクラックを消滅させる。また、第2の微結晶ZrO膜と第一の保護膜116となる第一の非晶質TiO膜を連続して形成した後、上部電極117を450°Cで形成している。したがって、第一の非晶質TiO膜は第2の微結晶ZrO膜に対して保護膜として機能し、上部電極117を450°Cで形成した段階で、第二の誘電体膜119となる多結晶ZrO膜に新たなクラックが発生することを抑止する効果を有している。次に、本実験例のキャパシタで得られるEOTについて説明する。本実験例のキャパシタでは、第一の誘電体膜115となる第1の微結晶ZrO膜を形成した後、380°Cの酸素雰囲気で10分間の熱処理に加え、450°Cの窒素雰囲気で10分間の熱処理を行っている。このキャパシタはEOT0.67nmであった。また、図には示していないが、450°Cの窒素雰囲気で10分間の熱処理だけを行ったサンプルは、リーク電流が符号Uと同等で、EOTは0.71nmであった。一方、第1の微結晶ZrO膜形成と第2の微結晶ZrO膜形成の間に熱処理を施さないで形成したサンプルのEOTは0.74nmであった。さらに、図19の符号Tで示したZrO膜が6nm単層で構成されるキャパシタはEOT0.73nmであった実験例4。すなわち、ZrO膜に対しては、上部電極形成時の熱処理が加わる前に予め熱処理を加える方が、EOTの薄膜化の観点で得策である。特に、酸化性雰囲気での熱処理がより効果的である。酸化性雰囲気での熱処理では、ZrO膜中に含有される不純物の脱離効果を促進させ誘電率が向上するものと考えられる。ただし、酸化性雰囲気での熱処理は、温度が高すぎると酸化剤の拡散によって下部電極を酸化させる問題が生じるので、熱処理温度は350°C~380°Cの範囲とすることが望ましい。350°Cより低い温度では上記の熱処理効果が得られなくなる。上記のように、第一の誘電体膜115となる膜厚が5nmの第1の微結晶ZrO膜を形成した後、一旦熱処理を施す。これにより、第1の微結晶ZrO膜は多結晶化しクラックが発生するものの、クラック以外の部分では緻密化され、誘電率が向上する。この状態の第一の誘電体膜表面に第二の誘電体膜119となる膜厚が1nmの第2の微結晶ZrO膜を形成することにより、第2の微結晶ZrO膜が第一の誘電体膜115である多結晶ZrO膜に生じているクラックを埋設して消滅させる。第二の誘電体膜119となる第2の微結晶ZrO膜と第一の保護膜116となる第一の非晶質TiO膜が連続して形成された後、上部電極117が450°Cで形成される。したがって、第一の保護膜116となる第一の非晶質TiO膜は、第二の誘電体119となる第2の微結晶ZrO膜に対して保護膜として機能し、上部電極117を450°Cで形成した段階で、第二の誘電体膜119である多結晶ZrO膜に新たなクラックが発生することを抑止することができる。その結果、本実験例の方法によれば、低リーク電流レベルを維持すると共に、EOTを低減させる効果を有する。また、後述するように、本実験例の方法では、上部電極117となるTiN膜を形成した後、誘電体膜113に加わる比較的長時間の熱処理におけるリーク電流特性の劣化を抑制できる効果もある。本実験例では、第一の誘電体膜115となる第1の微結晶ZrO膜の膜厚を5nm、第二の誘電体膜119となる第2の微結晶ZrO膜の膜厚は1nmとしたが、これに限るものではない。ZrO膜の緻密化を図るためには第1の微結晶ZrO膜の膜厚を厚くして、第2の微結晶ZrO膜の膜厚を薄くすることが望ましい。しかし、第2の微結晶ZrO膜が第一の誘電体膜である多結晶ZrO膜に生じているクラックを埋設して消滅させるためには、少なくとも1nmは必要である。また、前述のように、EOTを0.9nm以下に維持するためには、全体のZrO膜厚を7nm以下とすることが望ましい。したがって、本実験例のキャパシタにおいては、第一の保護膜116の膜厚を0.4~5.0nmとした上で、第二の保護膜114となるTiO膜の膜厚を0.4~2.0nm、第二の誘電体膜119となるZrO膜の膜厚を1.0~1.5nmとして、全体のZrO膜厚が5~7nmの範囲となるように第一の誘電体膜115となるZrO膜の膜厚を選択すればよい。本実験例では、半導体基板上にTiN膜からなる下部電極を形成する工程と、前記下部電極の表面に第二の保護膜となる第二のTiO膜を形成する工程と、第二のTiO膜表面に第一の微結晶ZrO膜を形成する工程と、熱処理して、少なくとも前記第一の微結晶ZrO膜を多結晶ZrO膜からなる第一の誘電体膜に変換する工程と、前記第一の誘電体膜表面に微結晶状態の第二の誘電体膜を形成する工程と、前記微結晶状態の第二の誘電体膜の表面に、該第二の誘電体膜の2次的な結晶粒成長を伴わない温度で第一の保護膜となる第一の非晶質TiO膜を形成する工程と、前記第一の非晶質TiO膜を形成した後、熱処理によって少なくとも前記第二の誘電体膜を多結晶の第二の誘電体膜に変換する工程と、前記第一の保護膜表面にTiN膜からなる上部電極を形成する工程と、を含んで構成されている。本実験例においても、第二の保護膜から第一の保護膜となる第一の非晶質TiO膜の成膜工程までを同一のALD成膜装置内で実施しているが、各膜種を別の成膜装置で成膜しても良い。実験例6本実験例では、実験例5の方法を用いて形成したキャパシタについて、ポストアニールPAを施した結果について、図20を用いて説明する。前述のように、半導体記憶装置の集積度向上に伴い、個々のメモリセルが縮小されてくると、キャパシタを立体的に製造する必要が生ずる。この場合には立体構造に特有の工程が必要となる。例えば、実験例2~5までに述べた上部電極117の上に、さらに第二の上部電極を形成する工程である。この工程では、例えば、最大500°Cで6時間程度の熱負荷が発生する場合がある。この場合、前述の実験例2~5で形成したキャパシタに、さらに上記熱処理が施されることとなる。したがって、第二の上部電極を必要とする立体構造のキャパシタでは上記熱処理に対する耐性を有することが求められる。図20の符号Uは図19の符号Uと同じでありPAがない場合である。符号Xは、450°Cの窒素雰囲気で6時間の熱処理を行った場合の結果である。符号Yは、500°Cの窒素雰囲気で6時間の熱処理を行った場合の結果である。なお、各々のサンプルについて、窒素雰囲気での熱処理に加えて、450°Cの水素雰囲気で2時間の熱処理を追加したサンプルについても評価したが、図20の結果と差がなく、窒素雰囲気の熱処理が特性変動を支配していることがわかっている。図20から明らかなように、450°Cで熱処理した符号Xでは低電界でのリーク電流がわずかに増加しているものの、±1Vの範囲では大きな変化は見られない。このサンプルのEOTは0.68nmであり、符号UのEOT0.67nmと大差はない。したがって、450°CのPAに対しては充分耐性がある。図には示していないが、この耐性は、実験例4に示した単層ZrO膜のキャパシタにおいても示されており、TZT構造は450°CのPAに対して耐性を有している。一方、500°Cで熱処理した符号Yは、PAを行っていない符号Uに比べて明らかにリーク電流の増加が見られている。しかし、この場合であっても、±1Vにおけるリーク電流は1E-7A/cm2以下であり、充分使用に耐えられるレベルにある。なお、このサンプルのEOTは0.75nmであった。実験例5では、第一の誘電体膜115となる第1の微結晶ZrO膜に対して450°Cを最高温度とする熱処理しか行っていないので、450°CのPAに対してはZrO膜の緻密性が充分であるが、500°CのPAに対しては緻密性が不十分になっていると推察される。したがって、第1の微結晶ZrO膜に対して予め500°Cの熱処理を加えておけば緻密性がさらに向上し、500°CのPAに対してもリーク電流の増加を抑制する充分な耐性を示すものと推察される。上記のように、第一の誘電体膜115となる第1の微結晶ZrO膜を形成した後、第1の微結晶ZrO膜に対して予め熱処理を施して多結晶化し、その後、多結晶ZrO膜の表面に第二の誘電体膜119となる第2の微結晶ZrO膜と第一の保護膜116となる第一の非晶質TiO膜を連続して形成し、さらに第一の上部電極117となるTiN膜を450°Cで形成する方法を用いることにより、低リーク電流レベルを維持すると共にEOTを低減させる効果に加えて、PAに対しても充分な耐性を有する効果がある。PA耐性を有するキャパシタは、一般的に信頼性にも優れており、実験例5の方法により形成したキャパシタは高信頼性が要求される半導体記憶装置の構成要素として寄与することができる。なお、本実験例では、実験例5のTZT構造第一の保護膜116の非晶質又は多結晶TiO膜/第二の誘電体膜119の多結晶ZrO膜/第一の誘電体膜115の多結晶ZrO膜/第二の保護膜114の非晶質又は多結晶TiO膜にPAを施した例を示したが、その他の実験例2~4に示した構造においても同様に、第一の保護膜116を設けていることでPA耐性が得られるものである。図21は、上述の各実験例で得られた種々のキャパシタにおける、EOTと1Vにおけるリーク電流との関係について比較したものである。■は第一の保護膜となるTiO膜がない場合の単層ZrO膜からなる誘電体膜を備えたキャパシタ実験例1である。●は第一の保護膜となるTiO膜と、単層ZrO膜からなる誘電体膜を備えたTZ構造のキャパシタ実験例2である。また、◇は第一の保護膜となるTiO膜と、第一若しくは、第一と第二の誘電体膜となるZrO膜と、第二の保護膜となるTiO膜からなるTZT構造のキャパシタ実験例3~5である。さらに、◎は、TZT構造において500°Cの窒素雰囲気で6時間のPAを施した結果実験例6を示す。図21から明らかなように、第一の保護膜となるTiO膜がないキャパシタでは、EOTは許容レベルにあるが、リーク電流は極めて大きく半導体記憶装置として使用できる状態にはないことが明らかである。一方、ZrO膜のクラック発生を防止する保護膜となるTiO膜を備えたTZ構造及びTZT構造では、少なくとも第一の保護膜となるTiO膜を有することにより0.9nm以下のEOTを維持しつつ、リーク電流を1Vにおいて1E-7A/cm2以下まで低減できる効果のあることが明らかである。実施例1~4本実施例では、実験例6誘電体膜及び第一の保護膜の積層構造は実験例2~5に記載したキャパシタ構造を立体構造に適用した半導体記憶装置について図22~24を用いて説明する。初めに、半導体記憶装置となるDRAMの全体構成の概略について図22の断面模式図を用いて説明する。p型シリコン基板201にnウエル202が形成され、その内部に第一のpウエル203が形成されている。また、nウエル202以外の領域に第二のpウエル204が形成され、素子分離領域205で第一のpウエル203と分離されている。第一のpウエル203は複数のメモリセルが配置されるメモリセル領域を、第二のpウエル204は周辺回路領域を各々便宜的に示している。第一のpウエル203には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ206及び207が形成されている。トランジスタ206は、ドレイン208、ソース209とゲート絶縁膜210を介してゲート電極211で構成されている。ゲート電極211は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ207は、ソース209を共通としドレイン212、ゲート絶縁膜210を介してゲート電極211で各々構成されている。トランジスタは第一の層間絶縁膜213で被覆されている。ソース209に接続するように第一の層間絶縁膜213の所定の領域に設けられたコンタクト孔を多結晶シリコン214で充填している。多結晶シリコン214の表面には、金属シリサイド215が設けられている。金属シリサイド215に接続するように窒化タングステン及びタングステンからなるビット線216が設けられている。ビット線216は第二の層間絶縁膜219で被覆されている。トランジスタのドレイン208及び212に接続するように第一の層間絶縁膜213及び第二の層間絶縁膜219の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ220が形成されている。シリコンプラグ220の上部には金属からなる導体プラグ221が設けられている。導体プラグ221に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜222a、第四の層間絶縁膜222bが第二の層間絶縁膜219上に積層して設けられる。第四の層間絶縁膜222bを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極223を形成した後、メモリセル領域の第四の層間絶縁膜222bは除去されている。誘電体膜224が下部電極223の内壁及び第四の層間絶縁膜222bを除去して露出した外壁を覆うように設けられ、さらに上部電極225がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極223の上端部側面の一部には、支持膜222cが設けられている。支持膜222cは隣接する複数の下部電極の一部を接続するように設けれており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜222cの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜224及び上部電極225が設けられている。図22には301と302の二つのキャパシタが示されている。下部電極223には段差被覆性に優れたCVD法で形成する窒化チタンTiN膜を用いる。キャパシタは、第五の層間絶縁膜226で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜224及び上部電極225の詳細な構成については後述する製造工程で説明する。一方、第二のpウエル204には周辺回路を構成するトランジスタがソース209、ドレイン212、ゲート絶縁膜210、ゲート電極211からなって設けられている。ドレイン212に接続するように、第一の層間絶縁膜213の所定の領域に設けられたコンタクト孔を金属シリサイド216及びタングステン217で充填している。タングステン217に接続するように、窒化タングステン及びタングステンからなる第一の配線層218が設けられている。該第一の配線層218の一部は、第二の層間絶縁膜219、第三の層間絶縁膜222a、第四の層間絶縁膜222b及び第五の層間絶縁膜226を貫通して設けられる金属ビアプラグ227を介してアルミニウム又は銅からなる第二の配線層230に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極225は、一部の領域で周辺回路領域に引き出し配線228として引き出され、第五の層間絶縁膜226の所定の領域に形成された金属プラグ229を介して、アルミニウム又は銅からなる第二の配線層230に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、DRAMを構成している。図23は、図22の断面模式図において、X-Xで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図23のY-Yで示した線分領域は、図22のX-X線分領域に相当している。個々の下部電極223の外側の全領域を覆う支持膜222cには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口231が設けられている。個々の下部電極223は、その外周の一部がいずれかの開口231に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦/横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦/横比アスペクト比が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図23ではキャパシタ301と302が対向する間の領域を中心にして6つの下部電極に跨るように開口231が設けられている例を示している。したがって、図22においても、図23に対応してキャパシタ301の上部、302の上部、及び301と302の間の上部には支持膜が設けられていない構成となっている。このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。以下、上記半導体記憶装置となるDRAMの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図24に、図22に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板201上のトランジスタや第一の層間絶縁膜等は省略している。まず、図24-1に示すように、単結晶シリコンからなる半導体基板201上に第二の層間絶縁膜219を形成した工程a。その後、所定の位置にコンタクトホールを開口後、バリヤメタル221a及びメタル221bを全面に形成した。次に、CMP法を用いて第二の層間絶縁膜上に形成されているバリヤメタル221a及びメタル221bを除去して、導体プラグ221を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜222a、酸化シリコン膜からなる第四の層間絶縁膜222b及び窒化シリコン膜からなる支持膜222cを全面に積層形成した。次に、工程bに示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜222c、第四の層間絶縁膜222b及び第三の層間絶縁膜222aにシリンダホール232を形成した。シリンダホールは平面視で直径60nmの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も60nmとなるように形成した。これによりシリンダホール底面には導体プラグ221の上面が露出する。次に、工程cに示すように、シリンダホール232の内面を含む全面に、キャパシタの下部電極材料となるTiN膜223aを形成した。TiN膜は、TiCl4とNH3を原料ガスとするCVD法により、形成温度380°C~650°Cの範囲で形成することができる。本実施例では450°Cで形成した。膜厚は10nmとした。なお、TiN膜は、上記原料ガスを用いてALD法により形成することもできる。TiN膜223aを形成することにより、新たなシリンダホール232aが形成される。次に、工程dに示すように、シリンダホール232aを埋設するように、シリコン酸化膜などの保護膜234を全面に形成した。その後、CMP法により支持膜222cの上面に形成されている保護膜234及びTiN膜223aを除去して下部電極223を形成した。次に、図24-2に示すように、支持膜222cに開口231を形成した工程e。図23の平面図に示したように、開口231のパターンは、下部電極の内側に残存している保護膜234の一部と、下部電極223の一部と、第四の層間絶縁膜222bの一部とに跨るように形成する。したがって、開口231を形成するドライエッチングでは、第四の層間絶縁膜222b上に形成されている支持膜222cの他、保護膜234及び下部電極223も上端の一部が除去される。次に、工程fに示すように、開口231内に露出した第四の層間絶縁膜222bを除去した。例えば、フッ化水素酸溶液HF液を用いてエッチングすると、支持膜222cは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜222b及び保護膜234は全て除去される。溶液エッチングなので開口231の直下のみならず、支持膜222cの下に位置する酸化シリコン膜も除去される。これにより、下部電極223と下部電極223を支持する支持膜222cが中空状態で残存し、下部電極223表面が露出している。このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜222aはエッチングストッパーとして機能し、第二の層間絶縁膜219がエッチングされるのを防止している。次に、工程gに示すように、誘電体膜224及び第一の保護膜225aとなるTiO膜を形成した。第一の保護膜225a及び誘電体膜224は、実験例2に記載したTZ構造、若しくは実験例3~5に記載したTZT構造として、ALD法を用いて形成することができる。これらTZ構造及びTZT構造は、各パラメータを所望の特性が得られるように最適化される。ALD法で形成する膜は段差被覆性に優れているので、誘電体膜224及び第一の保護膜225aは中空状態で露出している下部電極表面のいずれの部位にも形成される。次に、工程hに示すように、第一の上部電極225bとなるTiN膜を形成した。下部電極の場合と同様に、TiCl4とNH3を原料ガスとするCVD法により、温度450°Cで形成した。膜厚は10nmとした。CVD法で形成するTiN膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の保護膜225a表面のいずれの部位にも形成することができる。第一の上部電極225bは、450°Cで形成しているが、誘電体膜224は第一の保護膜225aとなるTiO膜で保護された状態で熱処理を受けるので、前述の実験例で説明したように、誘電体膜224にクラックが発生してリーク電流が増大する問題を回避することができる。次に、図24-3に示すように、第二の上部電極225cとなるボロンドープシリコンゲルマニウム膜B-SiGe膜を形成した工程i。工程hの第一の上部電極225bを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをPVD法で形成すると、PVD法は段差被覆性が悪いために空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、B-SiGe膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。B-SiGe膜は、ゲルマンGeH4とモノシランSiH4と三塩化ホウ素BCl3を原料ガスとするCVD法により形成することができる。この方法により形成するB-SiGe膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このCVD法では形成温度として420~500°Cを必要とし、生産性を考慮してバッチ方式で形成する場合には6時間程度の熱処理がキャパシタに加えられることとなる。実験例6で説明したPAは、この工程における熱処理を想定したものである。第二の上部電極225cとなるB-SiGe膜を形成する工程において、最大500°Cの熱処理が加わったとしても、実験例2~5で述べた方法を採用することにより、EOTを確保しつつ低リーク電流のキャパシタを提供することができる。第二の上部電極225cとなるB-SiGe膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極225dとなるタングステン膜W膜を形成した。W膜は、温度が25~300°CのPVD法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図22に示したように、第五の層間絶縁膜226の形成工程及びその後の工程を実施してDRAMからなる半導体記憶装置を製造する。上記のように、全体構成となる図22に示した上部電極225は、詳細構成となる図24-3に示したように、第一の上部電極225bとなる多結晶TiN膜と、第二の上部電極となるB-SiGe膜と、第三の上部電極225dとなるW膜で構成される。なお、本実施例で説明したDRAMは、超高密度の最先端DRAMを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜222cを必要としないキャパシタを用いる場合には、上記のB-SiGeの形成工程は不要となり500°CのPAの影響は軽減される。なお、TZT構造のキャパシタを用いる場合、第二の保護膜をALD法で形成できる膜厚には制限が生じる。段落0092で説明したように、ALD法で形成した第二保護膜となるTiO膜は厚さが1nm未満では非晶質状態を維持するが、1nm以上では多結晶化して導体に変化する。図24fの下部電極223を形成した後、厚さ1nm以上の第二の保護膜となるTiO膜を全面に形成すると、上部電極225bを形成した段階で第二の保護膜が導体に変化して隣接する下部電極223同士が短絡した状態となってしまい、半導体記憶装置として機能しなくなってしまう。したがって、短絡を回避するためにはALD法で形成する第二の保護膜の膜厚は1nm未満とする必要がある。この場合には、下部電極223を構成するTiN膜の表面を酸化する方法とALD法を併用する方法を用いて1nm以上のTiO膜を形成する。酸化法では下部電極となるTiN膜以外は酸化されないので、隣接下部電極間にはTiO膜が形成されない。したがって、例えば第二の保護膜の膜厚を1.5nmに形成する場合には、最初に酸化法を用いて下部電極TiN表面にのみ厚さ0.6nmのTiO膜を形成し、その後AlD法により0.9nmのTiO膜を形成する。これにより、TiN下部電極上のは厚さ1.5nmのTiO膜が形成され、下部電極間の絶縁膜上には0.9nmのTiO膜しか形成されないので、結晶化を回避して下部電極間の短絡を防止することができる。以上説明したように、本発明によれば、誘電体膜となるZrO膜の表面を第一の保護膜となるTiO膜で保護した状態で、450°Cの熱処理を伴う上部電極を形成することにより、ZrO膜にクラックが発生することを回避して、EOTを確保しつつ低リーク電流のキャパシタを提供できる効果がある。"