第1方向にそれぞれ延在する複数の第1導電層と、前記第1方向と非平行な第2方向にそれぞれ延在し、前記第1方向と直交する第3方向に前記第1導電層と離間して設けられた複数の第2導電層と、前記複数の第1導電層と、前記複数の第2導電層と、のそれぞれの間に設けられ、半導体層を含む整流素子と、前記第3方向に前記整流素子と積層された可変抵抗素子と、を有するメモリセルと、を含む不揮発性記憶装置の製造方法であって、600°Cを超える温度で形成する非晶質半導体膜を含む整流素子材料膜を形成する成膜工程と、前記整流素子材料膜の上に金属材料膜を形成する金属材料膜形成工程と、前記金属材料膜の上に窒化金属膜を形成する窒化金属膜形成工程と、前記窒化金属膜の上に、n形またはp形のシリコン含有膜を含み前記可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程と、前記整流素子材料膜を加熱するとともに、前記金属材料膜の少なくとも一部をシリサイド膜にする加熱を行う加熱工程と、前記加熱工程の後に前記整流素子材料膜と前記メモリ膜とを一括してパターニングして前記半導体層を含む前記整流素子を形成するパターニング工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法。第1方向にそれぞれ延在する複数の第1導電層と、前記第1方向と非平行な第2方向にそれぞれ延在し、前記第1方向と直交する第3方向に前記第1導電層と離間して設けられた複数の第2導電層と、前記複数の第1導電層と、前記複数の第2導電層と、のそれぞれの間に設けられ、半導体層を含む整流素子と、前記第3方向に前記整流素子と積層された可変抵抗素子と、を有するメモリセルと、を含む不揮発性記憶装置の製造方法であって、非晶質半導体膜を含む整流素子材料膜を形成する成膜工程と、前記整流素子材料膜を加熱する加熱工程と、前記加熱工程の後に前記整流素子材料膜をパターニングして前記半導体層を含む前記整流素子を形成するパターニング工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法。前記成膜工程と、前記加熱工程と、のあいだに、前記可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程をさらに備え、前記パターニング工程は、前記整流素子材料膜と前記メモリ膜とを一括してパターニングすることを含むことを特徴とする請求項2記載の不揮発性記憶装置の製造方法。前記加熱工程と、前記パターニング工程と、のあいだに、前記可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程をさらに備え、前記パターニング工程は、前記整流素子材料膜と前記メモリ膜とを一括してパターニングすることを含むことを特徴とする請求項2記載の不揮発性記憶装置の製造方法。前記成膜工程の前に、前記可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程をさらに備え、前記パターニング工程は、前記整流素子材料膜と前記メモリ膜とを一括してパターニングすることを含むことを特徴とする請求項2記載の不揮発性記憶装置の製造方法。前記メモリ膜形成工程は、n形またはp形のシリコン含有膜を形成する工程を含むことを特徴とする請求項3~5のいずれか1つに記載の不揮発性記憶装置の製造方法。前記成膜工程と、前記メモリ膜形成工程と、のあいだに、金属材料膜を形成する金属材料膜形成工程をさらに備え、前記加熱工程は、前記金属材料膜の少なくとも一部をシリサイド膜にすることを含むこと特徴とする請求項3~6のいずれか1つに記載の不揮発性記憶装置の製造方法。前記金属材料膜形成工程の後、窒化金属膜を形成する窒化金属膜形成工程をさらに備えたことを特徴とする請求項7記載の不揮発性記憶装置の製造方法。前記成膜工程は、600°Cを超える温度で前記非晶質半導体膜を形成する工程を含むことを特徴とする請求項2~8のいずれか1つに記載の不揮発性記憶装置の製造方法。前記成膜工程は、ゲルマニウムを含む非晶質半導体膜を形成する工程を含むことを特徴とする請求項2~9のいずれか1つに記載の不揮発性記憶装置の製造方法。本発明の実施形態は、メモリセルに含まれる整流素子の特性を向上した不揮発性記憶装置の製造方法を提供する。実施形態に係る不揮発性記憶装置の製造方法は、第1方向にそれぞれ延在する複数の第1導電層と、第1方向と非平行な第2方向にそれぞれ延在し、第1方向と直交する第3方向に第1導電層と離間して設けられた複数の第2導電層と、複数の第1導電層と、複数の第2導電層と、のそれぞれの間に設けられ、多結晶半導体を含む整流素子と、第3方向に整流素子と積層された可変抵抗素子と、を有するメモリセルと、を含む不揮発性記憶装置の製造方法である。この不揮発性記憶装置の製造方法は、非晶質半導体膜を含み、整流素子となる整流素子材料膜を形成する成膜工程と、整流素子材料膜を加熱する加熱工程と、加熱工程によって加熱された整流素子材料膜をパターニングして半導体層を含む整流素子を形成するパターニング工程と、を備える。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、実施形態に係る不揮発性記憶装置を例示する図である。図1aは、実施形態に係る不揮発性記憶装置の模式的斜視図である。図1bは、実施形態に係る不揮発性記憶装置の回路図である。実施形態では、互いに直交するX軸、Y軸及びZ軸による座標系を用いる。X軸に沿った方向は第1方向である。Y軸に沿った方向は、第1方向と非平行な第2方向の一例である。Z軸に沿った方向は第3方向である。また、複数の第1導電層WL11、WL12、...を総称して第1導電層WL、複数の第2導電層BL11、BL12、...を総称して第2導電層BL、複数のメモリセルMC11、MC12、...を総称してメモリセルMCということにする。図1aに表したように、不揮発性記憶装置110は、X軸方向にそれぞれ延在する複数の第1導電層WLと、Y軸方向にそれぞれ延在する複数の第2導電層BLと、複数の第1導電層WLと、複数の第2導電層BLと、のそれぞれの間に設けられたメモリセルMCと、を含む。第1導電層WLは、例えばワード線である。第2導電層BLは、例えばビット線である。不揮発性記憶装置110は、同一層の第1導電層WLと、同一層の第2導電層BLと、これらの間に設けられるメモリセルMCと、を含む単位メモリ層MUを少なくとも有する。図1aに表した不揮発性記憶装置110では、一例として、3層の第1導電層WL及び2層の第2導電層BLが、互いに離間して交互に配置された積層構造を有している。これにより、不揮発性記憶装置110では、Z軸方向に4層の単位メモリ層MU1~MU4が積層された構造になる。なお、本願明細書において、積層は、互いに接触して重ねられる場合の他に、間に別の要素が挟まれて重ねられる場合も含む。図1aでは、説明の便宜上、各層それぞれ3本の第1導電層WL及び第2導電層BLが設けられた例を示している。第1層目の第1導電層WLは、第1導電層WL11、WL12及びWL13である。第2層目の第1導電層WLは、第1導電層WL21、WL22及びWL23である。第3層目の第1導電層WLは、第1導電層WL31、WL32及びWL33である。また、第1層目の第2導電層BLは、第2導電層BL11、BL12及びBL13である。第2層目の第2導電層BLは、第2導電層BL21、BL22及びBL23である。第1層目の単位メモリ層MU1は、第1層目の第1導電層WL11、WL12及びWL13と、第1層目の第2導電層BL11、BL12及びBL13と、の間にそれぞれ設けられたメモリセルMCによって構成される。第2層目の単位メモリ層MU2は、第1層目の第2導電層BL11、BL12及びBL13と、第2層目の第1導電層WL21、WL22及びWL23と、の間にそれぞれ設けられたメモリセルMCによって構成される。第3層目の単位メモリ層MU3は、第2層目の第1導電層WL21、WL22及びWL23と、第2層目の第2導電層BL21、BL22及びBL23と、の間にそれぞれ設けられたメモリセルMCによって構成される。第4層目の単位メモリ層MU4は、第2層目の第2導電層BL21、BL22及びBL23と、第3層目の第1導電層WL31、WL32及びWL33と、の間にそれぞれ設けられたメモリセルMCによって構成される。すなわち、各層の単位メモリ層MUの間の第1導電層WL及び第2導電層BLは、互いに共用される。例えば、第1層目の第2導電層BL11、BL12及びBL13は、第1層目の単位メモリ層MU1と、第2層目の単位メモリ層MU2とで共用される。また、第2層目の第1導電層WL21、WL22及びWL23は、第2層目の単位メモリ層MU2と、第3層目の単位メモリ層MU3とで共用される。また、第2層目の第2導電層BL21、BL22及びBL23は、第3層目の単位メモリ層MU3と、第4層目の単位メモリ層MU4とで共用される。図1bは、第1層目の単位メモリ層MU1についての回路図を示している。第1導電層WLWL11~WL13と、各第2導電層BLBL11~BL13と、のそれぞれの間には、メモリセルMCMC11、MC12、MC13、MC21、MC22、MC23、MC31、MC32及びMC33が接続される。メモリセルMCは、半導体層20sを含む整流素子20と、整流素子20と積層された可変抵抗素子30と、を有する。整流素子20と可変抵抗素子30とは、第1導電層WL及び第2導電層BLとの間に直列に接続される。実施形態では、整流素子20に含まれる半導体層20sの半導体として、シリコンを用いる場合を例とする。第1層目以外の層の単位メモリ層MU2~MU4も上記と同様な構成である。ただし、整流素子20と可変抵抗素子30との直列の接続順は、全ての単位メモリ層MUで同じであっても、単位メモリ層MUごとに異なっていてもよい。また、複数層の単位メモリ層MU1~MU4において、Z軸方向に隣り合う単位メモリ層MUMU1及びMU2、MU2及びMU3、MU3及びMU4で整流素子20と可変抵抗素子30との直列の接続順が同じでも、異なっていてもよい。実施形態に係る不揮発性記憶装置110では、1つの単位メモリ層MU内において、複数のメモリセルMCのうちのすくなくとも2つの互いに隣り合うメモリセルMCは、同方位の結晶を含む半導体層20sを含む。すなわち、複数のメモリセルMCは、互いに隣り合う2つのメモリセルMCを含んでおり、これら2つのメモリセルMCのそれぞれの整流素子20における半導体層例えば、多結晶シリコンを含む層20sは、同方位の結晶を含む。図2は、隣り合う2つのメモリセルを例示した模式的斜視図である。図2では、複数のメモリセルMCのうち、互いに隣り合う2つのメモリセルMCa及びMCbを例示している。一例として、メモリセルMCa及びMCbは、互いにX軸方向に沿って隣り合っている。メモリセルMCは、Z軸に沿った第1導電層WLから第2導電層BLに向かう方向に順に積層された、例えば第1金属層71、整流素子20、第2金属層72、可変抵抗素子30及び第3金属層73を含む。第1金属層71は、第1導電層WLと、整流素子20と、のあいだに設けられる、例えばバリアメタル層である。第1金属層71には、例えば窒化チタンTiNが用いられる。第3金属層73は、第2導電層BLと、可変抵抗素子30と、のあいだに設けられる、例えばバリアメタル層である。第3金属層73には、例えばTiNが用いられる。第2金属層72は、例えばTiNを含む。第2金属層72の整流素子20側は、シリサイド膜例えば、TiSi2を含む。第2金属層72の全体が、シリサイド膜になっている場合もある。図2に例示した整流素子20は、n形半導体層21、p形半導体層23、及びこれらの間に形成された真性半導体層22を含むPINp形半導体-真性半導体-n形半導体ダイオードである。なお、整流素子20には、PINダイオードのほか、NIPn形半導体-真性半導体-p形半導体ダイオード、PNp形半導体-n形半導体ダイオード、PIMp形半導体-真性半導体-金属素子、NIMn形半導体-真性半導体-金属素子、ツェナーダイオード、ショットキーダイオード、PNPp形半導体-n形半導体-p形半導体タイプのバイポーラトランジスタ、NPNn形半導体-p形半導体-n形半導体タイプのバイポーラトランジスタ、PIPp形半導体-絶縁体-p形半導体素子、PINp形半導体-絶縁体-n形半導体素子、NINn形半導体-絶縁体-n形半導体素子、PIMp形半導体-絶縁体-金属素子、NIMn形半導体-絶縁体-金属素子など、整流機能を持った各種の素子を適用することができる。半導体層20sに含まれる半導体は、n形半導体、p形半導体及び真性半導体の少なくともいずれかである。可変抵抗素子30は、可変抵抗層32を含む。可変抵抗層32には、印加される電圧によって、高抵抗状態と、低抵抗状態と、のあいだを遷移する材料が用いられる。可変抵抗素子30には、可変抵抗層32と第2金属層72との間に高濃度層31が設けられていてもよい。高濃度層31の不純物濃度は、整流素子20のn形半導体層21及びp形半導体層23の少なくとも一方の不純物濃度と同程度である。高濃度層31の不純物濃度は、例えば、1×1020cm-3以上1×1022cm-3以下である。メモリセルMCa及びMCbでは、それぞれの整流素子20の半導体層20s例えば、n形半導体層21、真性半導体層22及びp形半導体層23の少なくともいずれかに、同方位の結晶CRが含まれている。例えば、メモリセルMCa及びMCbの整流素子20の半導体層20sに多結晶シリコンが含まれる場合、多結晶シリコンの結晶CRは、シリコンの同じ結晶粒GRから形成される部分を有する。メモリセルMCa及びMCbは、製造途中において、シリコンの同じ結晶粒GRを分割することによって分離形成されている。したがって、メモリセルMCa及びMCbの整流素子20における半導体層20sには、それぞれ同方位の結晶CRが含まれることになる。結晶CRの方位は、X線回折法、ECPElectronChannelingPattern法、EBSDElectronBackScatterDiffractionPatterns法などによって測定することができる。実施形態に係る不揮発性記憶装置110について、複数のメモリセルMCの各整流素子20に含まれる結晶CRの方位を測定した場合、同方位の結晶CRを有する隣り合ったメモリセルMCa及びMCbの組が、少なくとも1つ含まれる。一つの結晶粒GRの分割によって3つ以上のメモリセルMCの整流素子20が形成される場合には、この分割によって3つ以上のメモリセルMCの整流素子20に、同方位の結晶CRが含まれることになる。また、1層の単位メモリ層に含まれる複数のメモリセルMCのなかには、第1の方位の結晶CRを有する整流素子20を含む複数のメモリセルMCの群と、第1の方位とは異なる第2の方位の結晶CRを有する整流素子20を含む複数のメモリセルMCの群と、を含む場合もある。また、整流素子20が一つの結晶粒GRから形成される場合には、1つの整流素子20の全体がシリコンの単結晶から形成されることもある。このように、同方位の結晶CRを含む整流素子20によるメモリセルMCが設けられることで、整流特性のばらつきが小さくなる。また、各整流素子20の半導体層20sにおいては、結晶粒が小さいものが少ない。すなわち、結晶粒は、全体的に大きくなる。このため、整流特性が向上する。次に、実施形態に係る不揮発性記憶装置110について、参考例と比較して説明する。図3は、参考例に係る不揮発性記憶装置を例示する模式的断面図である。図3では、参考例に係る不揮発性記憶装置190のX軸方向に隣接する4つのメモリセルMCa、MCb、MCc及びMCdを表している。各メモリセルMCには、整流素子25と、可変抵抗素子30と、が含まれる。整流素子25は、第1金属層71と、第3金属層73と、第1金属層71と第3金属層73との間に設けられる。可変抵抗素子30は、高濃度層31と、第3金属層73と、高濃度層31と第3金属層73との間に設けられた可変抵抗層32と、を含む。不揮発性記憶装置190では、各メモリセルMCa、MCb、MCc及びMCdの整流素子25に含まれる多結晶シリコンの結晶CR1、CR2、CR3及びCR4の方位がそれぞれ異なっている。参考例に係る不揮発性記憶装置190では、個々のメモリセルMCa、MCb、MCc及びMCdに分割したのちに整流素子25の非晶質シリコンを結晶化している。このため、各メモリセルMCa、MCb、MCc及びMCdの整流素子25について、それぞれ別個の核を中心に結晶化が進む。それぞれ別個の核から成長した結晶CR1、CR2、CR3及びCR4の方位が同方位になる確率は非常に低い。これにより、各メモリセルMCa、MCb、MCc及びMCdの整流素子25に含まれる多結晶シリコンの結晶CR1、CR2、CR3及びCR4の方位は、それぞれ異なった方向になる。また、それぞれ別個の核を中心に結晶成長が進むため、各メモリセルMCa、MCb、MCc及びMCdの整流素子25に含まれる多結晶シリコンの結晶CR1、CR2、CR3及びCR4の径粒径が全体的に小さくなる。図4は、整流素子の特性を例示する図である。図4aは、Z軸方向からみた外形が250ナノメートルnm角の整流素子の特性を例示している。図4bは、Z軸方向からみた外形が43nm角の整流素子の特性を例示している。図4bに例示された特性は、図3に表した参考例に係る不揮発性記憶装置190のメモリセルMCに設けられた整流素子25の特性である。図4a及び図4bにおいて、横軸は電圧、縦軸は電流を表している。図4a及び図4bに表したように、Z軸方向からみた整流素子の外形が相対的に大きいと、整流素子の整流特性が安定する。図4bに表した参考例に係る不揮発性記憶装置190のメモリセルMCに設けられた整流素子25では、非晶質シリコンを結晶化する際に、各メモリセルMCの整流素子20で結晶CR1、CR2、CR3及びCR4の面方位が不揃いになる。また、整流素子20の体積が減少すると、整流素子20内に含まれる結晶核の存在確率が低下し、結晶化が不十分になり、電流値が小さいものが出現する。このため、各整流素子20の整流特性にばらつきが発生する。シリコンなどを用いた整流素子20の場合、各メモリセルMCの結晶粒がそれぞれ独立して形成されるため、結晶方位の一貫性がない。このため、参考例に係る不揮発性記憶装置190では、隣り合う2つのメモリセルMCにおいて整流素子20の結晶の面方位が同じになることはないに等しい。メモリセルMCごとに整流素子20の結晶方位がばらつくことで、不揮発性記憶装置190では、各メモリセルMCの整流素子20の特性に大きなばらつきが生じる。例えば、Z軸方向にみた整流素子20の外形が50nm以下程度のサイズまで微細化されると、整流素子20の領域内に結晶化を起こす核が存在しないこともある。これにより、整流素子20の非結晶化によって整流特性の劣化が発生しうる。また、結晶化されても、微細な結晶を持つ整流素子20になり、各メモリセルMCでの電流値のばらつきが増加する。この現象は結晶粒界GrainBoundaryや結晶欠陥の数のばらつきが原因の一つである。図5は、実施形態に係る不揮発性記憶装置のメモリセルを例示する模式的断面図である。図5aは、積層体の加工前の状態を例示している。図5bは、積層体の加工語の状態を例示している。図5aに表したように、積層体STは、第1導電層WLになる膜から第2導電層BLになる膜に向けて順に積層された、第1金属層材料膜71A、整流素子材料膜20A、第2金属層材料膜72A、高濃度半導体膜31A、可変抵抗材料膜32A及び第3金属層材料膜73Aを含んでいる。整流素子材料膜20Aには、非晶質シリコン膜が含まれる。整流素子材料膜20Aは、積層体STを加工する前に加熱によって結晶化される。すなわち、整流素子材料膜20Aには、非晶質シリコン膜に含まれる半導体例えば、シリコンの多結晶粒GRが形成される。図5bに表したように、積層体STの一部をZ軸方向に沿って除去するパターニングによって、個々のメモリセルMCa、MCb及びMCcに分割される。積層体STを分割する際、予め整流素子材料膜20Aに形成されていた結晶粒GRを分割されることになる。分割された結晶粒GRは、結晶CRとして個々のメモリセルMCa、MCb及びMCcの整流素子20に含まれる。同じ結晶粒GRに属する結晶CRは同方位である。したがって、メモリセルMCa、MCb及びMCcの整流素子20に含まれる結晶CRは、同じ面方位を有することになる。図6は、半導体材料膜の結晶粒を例示する断面図である。図6では、結晶化したあとの半導体材料膜のTEMTransmissionelectronmicroscopy像を表している。非晶質シリコン膜を例えばRTARapidThermalAnnealingすることで、整流素子材料膜20Aの広範囲にわたる結晶粒GRが形成される。図7~図10は、積層体を加工したあとの状態を例示する断面図である。図7~図9では、積層体を加工して個々のメモリセルに分けられたあとのTEM像を表している。図10では、メモリセルの暗視野像を表している。図7に表したように、積層体の一部を除去して個々のメモリセルMCa、MCb及びMCcを形成すると、それぞれの整流素子20には同じ結晶粒GRから分割された結晶CRが残ることになる。TEM像では、各メモリセルMCa、MCb及びMCcの結晶CRが縞模様で現れる。同じ結晶粒GRから形成された隣り合う結晶CRでは、それぞれの縞模様が同一の延長線上に現れることになる。図8に表したように、隣り合う2つのメモリセルMCa及びMCbにおいて、それぞれの整流素子20に含まれる結晶CRは、同じ結晶粒GRから分割されたものである。また、図9に表した例では、所定の方向に並ぶ4つのメモリセルMCa、MCb、MCc及びMCdのうち、3つのメモリセルMCa、MCb及びMCcに同じ結晶粒GRから分割された結晶CRが含まれている。このように、少なくとも2つのメモリセルMCにおいて、同じ結晶粒GRに属する結晶CRが含まれる場合には、積層体STを加工する前に加熱によって結晶化し、そのあとで分割して個々のメモリセルMCを形成していることが分かる。また、図10に表したように、メモリセルMCにおける結晶CRの連続性結晶方位などは、暗視野像によっても確認される。図10に表した例では、隣り合う3つのメモリセルMCにおいて、それぞれの縞模様が同一の延長線上になっている様子が分かる。このように、隣り合うメモリセルの整流素子20に含まれる結晶CRで、縞模様が同一の延長線上に現れていることによって、同じ結晶粒GRから形成された結晶CRであることが分かる。すなわち、このような縞模様を確認することにより、隣り合うメモリセルの整流素子20に、同方位の結晶CRが含まれていることが分かる。図11、実施形態に係る不揮発性記憶装置で適用される整流素子の特性を例示する図である。図11では、整流素子の順方向電流と標準偏差との関係を散布図として表している。図11に示す横軸は順方向電流、縦軸は標準偏差である。横軸には、基準電流refが示されている。図11には、実施形態に係る不揮発性記憶装置110で適用される整流素子の特性と、参考例に係る不揮発性記憶装置190で適用される整流素子の特性と、が例示されている。実施形態に係る不揮発性記憶装置110で適用される整流素子では、同方位の結晶CRを含むものが多いため、参考例に係る不揮発性記憶装置190で適用される整流素子に比べて、順方向電流のばらつきが小さくなっている。すなわち、実施形態に係る不揮発性記憶装置110では、参考例に係る不揮発性記憶装置190に比べて、基準電流refを超えた順方向電流を流すことができる整流素子の整流特性を、より均一にすることができる。このようなメリットは、メモリセルMCのハーフピッチが例えば30nmよりも小さくなるような微細なセルアレイほど顕著に表れる。したがって、メモリセルMCの微細化を進めるうえで有効である。第2の実施形態第2の実施形態は、不揮発性記憶装置の製造方法の例である。図12は、実施形態に係る不揮発性記憶装置の製造方法の流れを例示するフローチャートである。図12に表したように、実施形態に係る不揮発性記憶装置の製造方法は、成膜工程ステップS101と、加熱工程ステップS102と、パターニング工程ステップS103と、を含む。成膜工程ステップS101では、非晶質シリコン膜を含み、整流素子20となる整流素子材料膜20Aを形成する。加熱工程ステップS102では、整流素子材料膜20Aを加熱して多結晶シリコン膜に含まれた半導体による結晶粒を形成する。パターニング工程ステップS103では、整流素子材料膜20Aをパターニングして半導体層20sを含む整流素子20を形成する。図13及び図14は、不揮発性記憶装置の製造方法の第1の具体例を説明する模式的断面図である。図13a~図13dは、各製造工程での状態をX軸方向にみた模式的断面図として表している。図14a~図14dは、図13a~図13dのA-A線断面を例示する模式的断面図として表している。まず、図13a及び図14aに表したように、基板5の主面上に、第1導電層材料膜10A、整流素子材料膜20A、及びメモリ膜30Aを、下からこの順番で積層し積層体ST1を形成する。第1導電層材料膜10Aには、例えばタングステンWが用いられる。整流素子材料膜20Aには、例えばp形半導体材料及びn形半導体材料が含まれる。成膜された整流素子材料膜20Aには、非晶質半導体が含まれる。具体例では、非晶質半導体として、非晶質シリコンを例とする。メモリ膜30Aには、金属酸化物や有機物等が用いられる。メモリ膜30Aには、相対的にn形不純物濃度またはp形不純物濃度の高い高濃度半導体材料膜図2に示す高濃度層31になる膜が含まれていても良い。これらの膜の形成方法としては、スパッタリング法、CVDChemicalVaporDeposition法等の種々の成膜方法が挙げられる。整流素子材料膜20Aの形成は、非晶質シリコンを形成するため、例えば400°C以上、530°C以下の温度で行われる。なお、整流素子材料膜20Aの形成時に、一時的に600°Cを超える温度で成膜を行うようにしてもよい。これにより、非晶質シリコン膜の一部にシリコンの微結晶が形成され、のちの工程で行う結晶化を促進させることができる。例えば、整流素子材料膜20Aの形成において、PINダイオードからなる整流素子20のI層Intrinsic層に相当する部分を成膜する際、一時的に600°Cを超える温度で成膜を行う。これにより、その後の工程で非晶質シリコン膜を多結晶シリコン膜にする際、I層に相当する部分を中心として結晶化が進み、安定した特性の整流素子20を形成することができるようになる。同様に、非晶質シリコン膜の結晶化を促進させる方法として、上記のような整流素子材料膜20Aの形成時に一時的に600°Cを超える温度で成膜を行う工程に加え、成膜時に結晶核になる材料を添加する工程を行うようにしてもよい。例えば、非晶質シリコン膜の形成時に、ゲルマニウムGe等を約30以下の比率で添加する。これにより、後の工程で非晶質シリコン膜を結晶化させる際に、Ge等が結晶核となって結晶化を促進させることができる。なお、非晶質シリコン膜を完全に結晶化させて成膜すると、表面のモフォロジー荒れが起こり、およそ100nm厚の成膜で10~20に及ぶ凹凸が発生することもある。このような凹凸は、デバイス性能のばらつきの要因になる。この場合、各メモリセルを同じ電圧で動作させることが困難になる。特に、クロスポイント型の不揮発性記憶装置の場合、選択セル、半選択セル、非選択セルを、整流素子を用いて選択することから、特性がばらつくと、的確な選択が困難になる。このような理由から、非晶質シリコン膜に結晶核を持たせる製造方法が有利となる。積層体ST1を形成するにあたり、第1導電層材料膜10Aと、整流素子材料膜20Aと、のあいだに、窒化チタンTiN等の金属材料膜図2に示す第1金属層71になる膜を形成しておく。また、メモリ膜30Aの上には、TiN等の金属材料膜図2に示す第3金属層73になる膜を形成しておく。また、整流素子材料膜20Aと、メモリ膜30Aと、のあいだには、シリサイド膜形成用の金属材料膜図2に示す第2金属層72になる膜を形成しておく。シリサイド膜形成用の金属材料膜には、例えば3d族以上の原子を用いた単層または組成が変化した複数層の膜が用いられる。シリサイド膜形成用の金属材料膜の膜厚は、例えば、1nm以上、3nm以下である。このような膜厚にすることで、シリサイド化する際に整流素子20の半導体層シリコン内部への金属成分のスパイキングまたは、パイピングや、極度のアグロメレーション凝集の発生を抑制することができる。さらに、シリサイド膜形成用の金属材料膜と、メモリ膜30Aと、のあいだに、窒化金属膜例えば、TiN、WNを設けてもよい。窒化金属膜の膜厚は、3nm以上が望ましい。このような膜厚にすることで、シリサイド膜形成用の金属材料膜を薄膜化例えば、1nm以上、3nm以下にした際に、その金属材料膜を補強する役目を果たすことができる。しかも、シリサイド化する際に、金属材料膜の金属成分が整流素子20の半導体層シリコンへ移動し難くなり、整流素子20の半導体層内部への金属成分のパイピングや、極度のアグロメレーションの発生の抑制効果をさらに高めることができる。上記のように、非晶質シリコン膜の結晶化を促進させることができることから、シリサイド膜を設ける際、金属材料膜の膜厚を薄くすることができる。これにより、形成されるメモリセルMCの厚さを抑制して、メモリセルMCのアスペクト比例えば、X軸方向に沿った幅に対するZ軸方向に沿った高さの比を低くすることができる。次に、整流素子材料膜20Aに対して加熱処理を施す。加熱処理は、膜内に結晶粒GRを形成することができる温度でのアニール例えば、RTAである。アニールの温度は、例えば725°C以上、800°C以下である。この加熱処理によって、整流素子材料膜20Aに含まれる非晶質シリコンにおいて、シリコンの結晶化が進行し、例えば多結晶シリコンが生成される。図5aに表したように、整流素子材料膜20Aには、シリコンの結晶粒GRが膜内に拡がるように形成される。なお、整流素子材料膜20Aと、メモリ膜30Aと、のあいだに、シリサイド膜形成用の金属材料膜を形成した場合、この金属材料膜を形成した後に整流素子材料膜20Aの結晶化のためのアニールを行うと、金属材料膜はシリサイド化され、シリサイド膜になる。また、高濃度半導体材料膜を形成している場合には、このアニールによって結晶化される。一度のアニールによって、整流素子材料膜20Aの結晶化、金属材料膜のシリサイド化及び高濃度半導体材料膜の結晶化を行うことができる。次に、図13b及び図14bに表したように、上記の積層体ST1の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ST1に対してX軸方向に延在する帯状の形状が得られるようエッチング加工を行う。エッチングは、基板5と第1導電層材料膜10Aとの界面深さまで行う。このエッチングによって、第1導電層材料膜10Aは、X軸方向に延在する帯状の第1導電層WLになる。その後、フォトリソグラフィ技術及びエッチング技術により、X軸方向に延在する帯状の整流素子材料膜20A及びメモリ膜30Aを、分割するエッチング加工を行う。エッチングは、第1導電層WLと整流素子材料膜20Aとの界面深さまで行う。このエッチングによって、第1導電層WLの上に、ピラー状のメモリセルMC整流素子20及び可変抵抗素子30の積層構造が形成される。エッチングを行った後は、エッチングにより生じた空間に層間絶縁膜60を埋め込み、例えばCMPChemicalMechanicalPolishingにより層間絶縁膜60の上面を平坦化する。層間絶縁膜60の上面には、可変抵抗素子30の上面が露出する。次に、図13c及び図14cに表したように、層間絶縁膜60の上に、第2導電層材料膜40A、整流素子材料膜20A、及びメモリ膜30Aを、下からこの順番で積層し積層体ST2を形成する。第2導電層材料膜40Aには、例えばWが用いられる。積層体ST2は、積層体ST1と同じ構成であるが、積層順が逆になっている。なお、積層体ST2は、積層体ST1の構成と同じ積層順であってもよい。また、整流素子材料膜20Aの形成は、先と同様に、一時的に600°Cを超える温度で行ったり、Ge等を添加して行ってもよい。次に、整流素子材料膜20Aに対して加熱処理を施す。加熱処理は、先と同様、膜内に結晶粒GRを形成することができる温度でのアニール例えば、RTAである。アニールの温度は、例えば725°C以上、800°C以下である。この加熱処理によって、整流素子材料膜20Aに含まれる非晶質シリコンにおいて、結晶化が進行し、例えば多結晶シリコンが生成される。図5aに表したように、整流素子材料膜20Aには、結晶粒GRが膜内に拡がるように形成される。次に、図13d及び図14dに表したように、上記の積層体ST2の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ST2に対してY軸方向に延在する帯状の形状が得られるようエッチング加工を行う。エッチングは、層間絶縁膜60と第2導電層材料膜40Aとの界面深さまで行う。このエッチングによって、第2導電層材料膜40Aは、Y軸方向に延在する帯状の第2導電層BLになる。第2導電層BLの上のメモリ膜30Aは、Y軸方向に延在する帯状メモリ膜30Bになる。帯状メモリ膜30Bの上の整流素子材料膜20Aは、Y軸方向に延在する帯状整流素子材料膜20Bになる。その後、フォトリソグラフィ技術及びエッチング技術により、Y軸方向に延在する帯状の帯状メモリ膜30B及び帯状整流素子材料膜20Bを、分割するエッチング加工を行う。エッチングは、第2導電層BLと帯状メモリ膜30Bとの界面深さまで行う。このエッチングによって、第2導電層BLの上に、ピラー状のメモリセルMC可変抵抗素子30及び整流素子20の積層構造が形成される。エッチングを行った後は、エッチングにより生じた空間に層間絶縁膜60を埋め込み、例えばCMPにより層間絶縁膜60の上面を平坦化する。そして、層間絶縁膜60の上面に露出した整流素子20の上に、X軸方向に延在する第1導電層WLを形成する。ここまでの工程により、Z軸方向に2層のメモリセルMCが形成される。同様な処理を繰り返すことで3層以上のメモリセルMCを形成することができる。また、1層のメモリセルMCだけ形成する場合には、図13d及び図14dに表した第2導電層BLよりも上の層を形成しないようにすればよい。以上の工程により、積層体ST1及びST2をそれぞれエッチング加工してメモリセルMCを形成する前に、整流素子材料膜20Aを結晶化して膜内に拡がる結晶粒GRを形成するため、隣り合うメモリセルMCの整流素子20に、同方位の結晶CRが含まれる不揮発性記憶装置を製造することができる。図15~図18は、不揮発性記憶装置の製造方法の第2の具体例を説明する模式的断面図である。図15a~図15cは、各製造工程での状態をX軸方向にみた模式的断面図として表している。図16a~図16cは、図15a~図15cのB-B線断面を例示する模式的断面図である。図17a~図17bは、図15a~図15cに続く各製造工程での状態をX軸方向にみた模式的断面図として表している。図18a~図18bは、図17a~図17bのC-C線断面を例示する模式的断面図である。まず、図15a及び図16aに表したように、基板5の主面上に、第1導電層材料膜10A、整流素子材料膜20A、及びメモリ膜30Aを、下からこの順番で積層し積層体ST1を形成する。第1導電層材料膜10Aには、例えばWが用いられる。整流素子材料膜20Aには、半導体膜例えば、p形半導体材料及びn形半導体材料の膜が含まれる。整流素子材料膜20Aの半導体膜には、非晶質シリコンが含まれる。メモリ膜30Aには、金属酸化物や有機物等が用いられる。これらの膜の形成方法としては、スパッタリング法、CVD法等の種々の成膜方法が挙げられる。また、先と同様に、整流素子材料膜20Aの形成時に、一時的に600°Cを超える温度で行ったり、Ge等を添加して行ってもよい。また、整流素子材料膜20Aと、メモリ膜30Aと、のあいだには、シリサイド膜形成用の金属材料膜を形成してもよい。また、メモリ膜30Aは、相対的にn形不純物濃度またはp形不純物濃度の高い高濃度半導体材料膜を含んでいてもよい。次に、整流素子材料膜20Aに対して加熱処理を施す。加熱処理は、膜内に結晶粒GRを形成することができる温度でのアニール例えば、RTAである。アニールの温度は、例えば725°C以上、800°C以下である。この加熱処理によって、整流素子材料膜20Aに含まれる非晶質シリコンにおいて、結晶化が進行し、例えば多結晶シリコンが生成される。図5aに表したように、整流素子材料膜20Aには、結晶粒GRが膜内に拡がるように形成される。なお、整流素子材料膜20Aと、メモリ膜30Aと、のあいだに、シリサイド膜形成用の金属材料膜を形成した場合、この金属材料膜を形成した後に整流素子材料膜20Aの結晶化のためのアニールを行うと、金属材料膜はシリサイド化され、シリサイド膜になる。また、高濃度半導体材料膜を形成している場合には、このアニールによって結晶化される。次に、図15b及び図16bに表したように、上記の積層体ST1の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ST1に対してX軸方向に延在する帯状の形状が得られるようエッチング加工を行う。エッチングは、基板5と第1導電層材料膜10Aとの界面深さまで行う。このエッチングによって、第1導電層材料膜10Aは、X軸方向に延在する帯状の第1導電層WLになる。整流素子材料膜20Aは、X軸方向に延在する帯状整流素子材料膜20Bになる。メモリ膜30Aは、X軸方向に延在する帯状メモリ膜30Bになる。次に、図15c及び図16cに表したように、先のエッチングにより生じた空間に層間絶縁膜60を埋め込み、例えばCMPにより層間絶縁膜60の上面を平坦化する。層間絶縁膜60の上面には、帯状メモリ膜30Bの上面が露出する。次に、層間絶縁膜60の上に、第2導電層材料膜40A、整流素子材料膜20A、及びメモリ膜30Aを、下からこの順番で積層し積層体ST2を形成する。第2導電層材料膜40Aには、例えばWが用いられる。積層体ST2は、積層体ST1と同じ構成であるが、積層順が逆になっている。なお、積層体ST2は、積層体ST1の構成と同じ積層順であってもよい。また、整流素子材料膜20Aの形成は、先と同様に、一時的に600°Cを超える温度で行ったり、Ge等を添加して行ってもよい。次に、整流素子材料膜20Aに対して加熱処理を施す。加熱処理は、先と同様、膜内に結晶粒GRを形成することができる温度でのアニール例えば、RTAである。アニールの温度は、例えば725°C以上、800°C以下である。この加熱処理によって、整流素子材料膜20Aに含まれる非晶質シリコンにおいて、結晶化が進行し、例えば多結晶シリコンが生成される。図5aに表したように、整流素子材料膜20Aには、結晶粒GRが膜内に拡がるように形成される。次に、図17a及び図18aに表したように、上記の積層体ST2の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ST2に対してY軸方向に延在する帯状のエッチング加工を行う。エッチングは、1層目の第1導電層WLと帯状第1導電層材料膜10Bとの界面深さまで行う。このエッチングによって、第2導電層材料膜40Aは、Y軸方向に延在する帯状の第2導電層BLになる。第2導電層BLの上のメモリ膜30Aは、Y軸方向に延在する帯状メモリ膜30Bになる。また、整流素子材料膜20Aは、Y軸方向に延在する帯状整流素子材料膜20Bになる。また、このエッチングによって、第2導電層BLの下の帯状メモリ膜30Bは、ピラー状の可変抵抗素子30になる。さらに、帯状整流素子材料膜20Bは、ピラー状の整流素子20になる。すなわち、第2導電層BLの下には、1層目のメモリセルMCが形成される。その後、図17b及び図18bに表したように、フォトリソグラフィ技術及びエッチング技術により、Y軸方向に延在する帯状のメモリ膜30A及び整流素子材料膜20Aを、分割するエッチング加工を行う。エッチングは、第2導電層BLと帯状メモリ膜30Bとの界面深さまで行う。このエッチングによって、第2導電層BLの上に、ピラー状のメモリセルMC可変抵抗素子30及び整流素子20の積層構造が形成される。エッチングを行った後は、エッチングにより生じた空間に層間絶縁膜60を埋め込み、例えばCMPにより層間絶縁膜60の上面を平坦化する。そして、層間絶縁膜60の上面に露出した整流素子20の上に、X軸方向に延在する第1導電層WLを形成する。ここまでの工程により、Z軸方向に2層のメモリセルMCが形成される。同様な処理を繰り返すことで3層以上のメモリセルMCを形成することができる。以上の工程により、積層体ST1及びST2をそれぞれエッチング加工してメモリセルMCを形成する前に、整流素子材料膜20Aを結晶化して膜内に拡がる結晶粒GRを形成するため、隣り合うメモリセルMCの整流素子20に、同方位の結晶CRが含まれる不揮発性記憶装置を製造することができる。また、第2の具体例では、積層体ST2をY軸方向に帯状にエッチングする際、第2導電層材料膜40Aよりも下層の帯状メモリ膜30B及び帯状整流素子材料膜20Bも一括してエッチングし、1層目のメモリセルMCを形成している。これにより、積層体ST1及びST2をそれぞれエッチングしてメモリセルMCを形成する場合に比べて、エッチング工程を削減することができる。ここで、整流素子20、可変抵抗素子30に用いられる具体的な材料の一例を示す。なお、以下の表記において、例えば、WSixのxは、W原子1モルmolに対する任意の組成比を表している。<整流素子>整流素子20としてダイオードを用いる場合、p形半導体層及びn形半導体層には、例えば、Si、SiGe、SiC、Ge、C、GaAsなどのIII-V族半導体、ZnSe等のII-VI族半導体、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される材料が用いられる。p形半導体層陽極層は、p形のSi、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO、SnO2のうちの一つまたは複数個の組み合わせであるのが好ましい。n形半導体層陰極層は、n形のSi、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つまたは複数個の組み合わせであるのが好ましい。<シリサイド膜>整流素子20と、可変抵抗素子30と、のあいだのシリサイド膜を形成するための金属材料は、例えば、Ti、Rh、Pd、Ag、Cd、In、Sn、La、Hf、Ta、W、Re、Os、Ir、Pt、Auのうちの一つまたは2つ以上の組み合わせである。<その他の構成の材料>整流素子20に必要に応じて使われる絶縁層、アモルファス層、可変抵抗素子30に使われる材料は、例えば、以下に列挙したもののなかから選択される。1酸化物1-1SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO1-2AB2O4ただし、A及びBは、同じ元素または異なる元素で、かつ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つまたは複数個の組み合わせである。例えば、Fe3O4、FeAl2O4、Mn1xAl2-xO4y、Co1xAl2-xO4y、MnOxである。1-3ABO3ただし、A及びBは、同じ元素または異なる元素で、かつ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つまたは複数個の組み合わせで構成される。例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3である。2酸窒化物SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiONなどのうちの一つまたは複数個の組み合わせである。また、可変抵抗素子30には、例えば、2元系または3元系の金属酸化物や有機物単層膜やナノチューブを含む。が用いられる。例えば、カーボンであれば単層膜や、ナノチューブ、グラフェンやフラーレンのような2次元構造を含む。金属酸化物は、上述した1酸化物、及び2酸窒化物を含む。次に、整流素子材料膜を加熱するタイミングについて説明する。図19~図22は、加熱処理のタイミングの具体例を説明するフローチャートである。図19は、加熱処理のタイミングその1を例示するフローチャートである。先ず、整流素子材料膜20Aを形成する成膜処理を行うステップS111。整流素子材料膜20Aには、非晶質シリコン膜が含まれる。次に、金属膜の形成を行うステップS112。金属膜は、シリサイド膜を形成するための金属材料膜第2金属材料膜72Aである。次に、加熱処理を行うステップS113。加熱処理は、例えば725°C以上、800°C以下のRTAである。このアニールによって、非晶質シリコン膜の結晶化が進むとともに、金属材料膜のシリサイド化が行われる。次に、メモリ膜30Aの形成を行うステップS114。次に、パターニングを行うステップS115。パターニングでは、積層体STのパターニングによって、メモリセルMCが形成される。複数層のメモリセルMCを形成する場合には、ステップS111~ステップS115の処理を繰り返す。その後、アニール処理を行うステップS116。アニール処理では、例えば結晶化と同じ725°C以上、800°C以下のRTAを行う。これにより、半導体層内の結晶欠陥が修復される。図20は、加熱処理のタイミングその2を例示するフローチャートである。先ず、整流素子材料膜20Aを形成する成膜処理を行うステップS211。整流素子材料膜20Aには、非晶質シリコンが含まれる。次に、金属膜の形成を行うステップS212。金属膜は、シリサイド膜を形成するための金属材料膜第2金属材料膜72Aである。次に、高濃度膜の形成を行うステップS213。高濃度膜は、高濃度層31になる膜であり、例えば非晶質シリコンを含む。次に、加熱処理を行うステップS214。加熱処理は、例えば725°C以上、800°C以下のRTAである。このアニールによって、非晶質シリコン膜の結晶化が進むとともに、金属材料膜のシリサイド化が行われる。また、このアニールによって、高濃度膜も結晶化される。次に、メモリ膜30Aの形成を行うステップS215。次に、パターニングを行うステップS216。パターニングでは、積層体STのパターニングによって、メモリセルMCが形成される。複数層のメモリセルMCを形成する場合には、ステップS211~ステップS216の処理を繰り返す。その後、アニール処理を行うステップS217。アニール処理では、例えば結晶化と同じ725°C以上、800°C以下のRTAを行う。これにより、半導体層内の結晶欠陥が修復される。図21は、加熱処理のタイミングその3を例示するフローチャートである。先ず、整流素子材料膜20Aを形成する成膜処理を行うステップS311。整流素子材料膜20Aには、非晶質シリコン膜が含まれる。次に、金属膜の形成を行うステップS312。金属膜は、シリサイド膜を形成するための金属材料膜第2金属材料膜72Aである。次に、高濃度膜の形成を行うステップS313。高濃度膜は、高濃度層31になる膜であり、例えば非晶質シリコンを含む。次に、メモリ膜30Aの形成を行うステップS314。次に、加熱処理を行うステップS315。加熱処理は、例えば725°C以上、800°C以下のRTAである。このアニールによって、非晶質シリコン膜の結晶化が進むとともに、金属材料膜のシリサイド化が行われる。また、このアニールによって、高濃度半導体材料膜も結晶化される。次に、パターニングを行うステップS316。パターニングでは、積層体STのパターニングによって、メモリセルMCが形成される。複数層のメモリセルMCを形成する場合には、ステップS311~ステップS316の処理を繰り返す。その後、アニール処理を行うステップS317。アニール処理では、例えば結晶化と同じ725°C以上、800°C以下のRTAを行う。これにより、半導体層内の結晶欠陥が修復される。図22は、加熱処理のタイミングその4を例示するフローチャートである。先ず、整流素子材料膜20Aを形成する成膜処理を行うステップS411。整流素子材料膜20Aには、非晶質シリコン膜が含まれる。次に、加熱処理を行うステップS412。加熱処理は、例えば725°C以上、800°C以下のRTAである。このアニールによって、非晶質シリコン膜が結晶化が進行する。次に、金属膜の形成を行うステップS413。金属膜は、シリサイド膜を形成するための金属材料膜第2金属材料膜72Aである。次に、高濃度膜の形成及び結晶化を行うステップS414。高濃度膜は、高濃度層31になる膜であり、例えば非晶質シリコンを含む。このステップS414では、高濃度膜の形成を行った後、アニールを行って非晶質シリコンを結晶化させる。次に、メモリ膜30Aの形成を行うステップS415。次に、パターニングを行うステップS416。パターニングでは、積層体STのパターニングによって、メモリセルMCが形成される。複数層のメモリセルMCを形成する場合には、ステップS411~ステップS416の処理を繰り返す。その後、アニール処理を行うステップS417。アニール処理では、例えば結晶化と同じ725°C以上、800°C以下のRTAを行う。これにより、半導体層内の結晶欠陥が修復される。上記いずれの加熱処理のタイミングでも、積層体STのパターニングよりも前に整流素子材料膜20Aを加熱し、結晶化を行っている。このため、積層体STをパターニングする前には整流素子材料膜20Aの膜内に結晶粒GRが拡がるように形成される。この状態で積層体STをパターニングすれば、隣り合う2つのメモリセルMCのそれぞれの整流素子20の半導体層には、同方位の結晶が含まれることになる。なお、上記説明した加熱処理のそれぞれのタイミングにおいて、非晶質シリコン膜を含む整流素子材料膜20Aを形成する際、一時的に600°Cを超える温度で成膜を行い、非晶質シリコン膜の一部にシリコンの微結晶を形成し、その後に行う加熱処理で結晶化を促進させるようにしてもよい。また、成膜時に、Ge等の結晶核になる材料を添加してもよい。これにより、加熱処理を行う際、非晶質シリコン膜の結晶化を促進させることができる。また、図19~図22に表したタイミングにおいては、いずれも整流素子材料膜20Aの形成、金属膜の形成及びメモリ膜の形成の順に行っているが、この逆順、すなわちメモリ膜、金属膜の形成及び非晶質シリコン膜の形成の順に行ってもよい。すなわち、単位メモリ層MUにおける整流素子20と可変抵抗素子30との積層順によって、非晶質シリコン膜、金属膜及びメモリ膜の積層順が変更される。以上説明したように、実施形態に係る不揮発性記憶装置及びその製造方法によれば、メモリセルに含まれる整流素子の特性を向上させることができる。なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。