クロック信号に従って動作するCPUと、不揮発性メモリを含む複数のメモリブロックと、前記複数のメモリブロックに接続された内部電圧発生回路と、前記複数のメモリブロックに接続された入出力回路と、前記内部電圧発生回路、前記入出力回路、および前記複数のメモリブロックの各々に対応して設けられ、電源との接続をON/OFFするスイッチと、前記スイッチのON/OFFを制御するデータセットを格納する電源制御データレジスタと、前記電源制御データレジスタにデータセットを設定する電源制御データ管理回路と、前記電源制御データ管理回路は、前記CPUへ入力されるクロック信号がOFFとなると、前記内部電圧発生回路に接続されたスイッチをONにし、前記複数のメモリブロックに接続されたスイッチをOFFにする第1のデータセットを生成して前記電源制御データレジスタに設定することを特徴とする情報処理装置。前記CPUから最後に前記メモリブロックのいずれかにアクセスが要求されたときに前記電源制御データレジスタが設定する第2のデータセットを格納する電源制御データ履歴レジスタを更に有し、前記電源制御データ管理回路は、前記CPUコアへ入力されるクロック信号がOFFとなったことに基づいて前記電源制御データレジスタに前記第1のデータセットを設定した後に、前記CPUへ入力されるクロック信号がONとなると、前記電源制御データ履歴レジスタに記憶された第2のデータセットを前記電源制御データレジスタに設定することを特徴とする請求項1に記載の情報処理装置。前記第2のデータセットは、前記電源制御データ管理回路が前記CPUからのアクセス対象アドレスを取得した場合に、複数のメモリブロックの内、アクセス対象アドレスのメモリが含まれるメモリブロックに接続された前記スイッチをONにして他の少なくとも1つのメモリブロックに接続された前記スイッチをOFFにするデータセットであって、前記電源制御データレジスタおよび前記電源制御データ履歴レジスタに設定されることを特徴とする請求項2に記載の情報処理装置。前記電源制御データ管理回路は、前記CPUへ入力されるクロック信号がOFFとなった後に所定の時間が経過すると、前記内部電圧発生回路に接続されたスイッチと前記複数のメモリブロックに接続されたスイッチをOFFにする第3のデータセットを生成し、前記電源制御データレジスタに設定することを特徴とする請求項1乃至3のいずれか1項に記載の情報処理装置。前記電源制御データ管理回路は、前記CPUへ入力されるクロック信号がOFFとなった後に所定の時間が経過したことに応じて、前記内部電圧発生回路に接続されたスイッチと前記複数のメモリブロックに接続されたスイッチをOFFにする第3のデータセットを前記電源制御データレジスタに設定した後に、前記CPUへ入力されるクロック信号がONとなると、前記内部電圧発生回路に接続されたスイッチをONにする第4のデータセットを生成して前記電源制御データレジスタに設定することを特徴とする請求項4に記載の情報処理装置。前記第2のデータセットは、前記電源制御データ管理回路が前記CPUからのアクセス対象アドレスを取得した場合に、複数のメモリブロックの内、アクセス対象アドレスのメモリが含まれるメモリブロックに接続された前記スイッチと、前回アクセスされたメモリブロックに接続された前記スイッチをONにして他のメモリブロックに接続された前記スイッチをOFFにするデータセットであって、前記電源制御データレジスタおよび前記電源制御データ履歴レジスタに設定されることを特徴とする請求項2乃至5のいずれか1項に記載の情報処理装置。前記第2のデータセットは、前記電源制御データ管理回路が前記CPUからのアクセス対象アドレスを取得した場合に、複数のメモリブロックの内、アクセス対象アドレスのメモリが含まれるメモリブロックに接続された前記スイッチと、最後にアクセスされてから所定の時間経過前のメモリブロックに接続された前記スイッチをONにして他のメモリブロックに接続された前記スイッチをOFFにするデータセットであって、前記電源制御データレジスタおよび前記電源制御データ履歴レジスタに設定されることを特徴とする請求項2乃至5のいずれか1項に記載の情報処理装置。前記CPUからアクセスされる頻度が高いメモリブロックに接続された前記スイッチをONにして他の少なくとも1つのメモリブロックに接続された前記スイッチをOFFにする第5のデータセット格納する電源制御データ履歴レジスタを更に有し、前記電源制御データ管理回路は、前記CPUコアへ入力されるクロック信号がOFFとなったことに基づいて前記電源制御データレジスタに第1のデータセットを設定した後に、前記CPUへ入力されるクロック信号がONとなると、前記電源制御データ履歴レジスタに記憶された前記第5のデータセットを前記電源制御データレジスタに設定することを特徴とする請求項1に記載の情報処理装置。前記第1のデータセットは、前記内部電圧発生回路に接続されたスイッチをONにし、前記複数のメモリブロックに接続されたスイッチをOFFにするとともに、前記入出力回路に接続されたスイッチをONにすることを特徴とする請求項1に記載の情報処理装置。しかしながら、プロセッサがメモリアレイへのアクセスするときに、実際にアクセス対象のメモリがアクセス可能となるまでに次のような工程が必要となる。アクセス対象となるメモリアレイに対して電力供給がされているかどうかを確認する工程、電力供給がされていなければそのメモリアレイに対して電力を供給し、他のメモリアレイに対する電力供給を遮断する工程、電力を供給した不揮発性メモリの安定化を待つ工程が必要となる。不揮発性メモリに電力を供給してから不揮発性メモリが安定化してアクセス可能となるまでには時間がかかる。特に、不揮発性メモリに含まれる電圧発生回路の安定化には数10~数100μsの時間がかかる。そこで、メモリを低消費電力化しながらも、高速なアクセスを可能とすることが望まれていた。上記目的を達成するために、本発明の実施形態による情報処理装置は、クロック信号に従って動作するCPUと、不揮発性メモリを含む複数のメモリブロックと、前記複数のメモリブロックに接続された内部電圧発生回路と、前記複数のメモリブロックに接続された入出力回路と、前記内部電圧発生回路、前記入出力回路、および前記複数のメモリブロックの各々に対応して設けられ、電源との接続をON/OFFするスイッチと、前記スイッチのON/OFFを制御するデータセットを格納する電源制御データレジスタと、前記電源制御データレジスタにデータセットを設定する電源制御データ管理回路と、前記電源制御データ管理回路は、前記CPUへ入力されるクロック信号がOFFとなると、前記内部電圧発生回路に接続されたスイッチをONにし、前記複数のメモリブロックに接続されたスイッチをOFFにする第1のデータセットを生成して前記電源制御データレジスタに設定することを特徴としている。第1の実施形態以下、本発明の実施形態について図面を参照して説明する。図1は本実施形態に係る情報処理装置のブロック図である。本実施形態に係る情報処理装置は、例えば、PCや携帯電話など情報機器のプロセッサである。情報処理装置1は、キャッシュ10、メモリ電源電圧20、キャッシュメモリ電源制御回路30、キャッシュメモリ制御回路40、CPU50、CPU電源制御回路60を有する。ここでのキャッシュ10は、不揮発性メモリによって構成する。不揮発性メモリとしては、不揮発性を有するメモリであれば良く、例えば、MRAMMegnetoresistiveRandomAccessMemory、PRAMPhasechangeRAM、ReRAMResistanceRandomAccessMemory、FeRAMFerroelectricRandomAccessMemory、イオン伝導性を利用したRAMなどを用いることができる。メモリ電源電圧20は、キャッシュ10に電力を供給する。CPU50は、CPUコアクロック信号にもとづいてキャッシュ10に格納されているデータを用いた演算を行う。CPUコア電源制御回路60は、CPU50の状態を判断し、CPU50の状態に応じた制御スリープ制御、ウェイクアップ制御などを行うためのステート情報信号をCPU50に入力する。キャッシュメモリ制御回路40は、CPU50の演算に従って、キャッシュ10へのアクセスデータの読み込み書き込みを制御する。キャッシュメモリ電源制御回路30は、キャッシュメモリ制御回路40の制御に従い、キャッシュメモリ制御回路40がアクセスする対象となるキャッシュ10のメモリブロックを判定し、キャッシュのメモリブロック毎に電力供給を制御する。キャッシュメモリ電源制御回路30の詳細な動作については、後述する。キャッシュ10は、複数のメモリブロック11、入出力回路12、内部電圧発生回路13を有する。図1では、4つのメモリブロックがある場合を例とし、各メモリブロックをメモリブロックA~メモリブロックDと表記する。各メモリブロック11は、1つまたは複数のメモリアレイに対応していても良いし、メモリアレイを更に細分化したメモリ領域に対応していても良い。入出力回路12は、キャッシュメモリ制御回路40の制御に応じて、メモリブロック11の指定されたアドレスからデータを読み出したり、メモリブロック11へデータを書き出したりする。メモリブロック11は、対応する内部電圧発生回路13に接続されている。内部電圧発生回路13は、図示しないポンプ回路を有し、書き込み時の高電圧としてのプログラム電圧や読み出し電圧などをキャッシュメモリ制御回路40の制御に従ってメモリブロック11へ供給する。メモリ電源電圧20とキャッシュ10の各構成要素は、キャッシュメモリ電源制御回路30のスイッチ32を介して接続されている。各スイッチ32は、例えば図2に示すように、電源制御データレジスタ31に格納されたデータに基づいて、メモリ電源電圧20とキャッシュ10の各構成要素メモリブロック11、入出力回路12、電圧発生回路13との接続をオン/オフする。電源制御データレジスタ31は、キャッシュ10のメモリブロック11、入出力回路12、電圧発生回路13への電源供給をオン/オフする各スイッチ32を制御するためのデータを電源制御データ管理回路33から取得し、そのデータを格納する。図2に示すように、メモリブロック11のそれぞれA~Dは、異なるスイッチ32によってメモリ電源電圧20との接続が制御される。このため、メモリブロック11毎に電力供給を行うか停止するかを制御することができる。さらに、メモリブロック11の電力供給を制御するスイッチとは異なるスイッチを用いて入出力回路12とメモリ電源電圧20との接続や内部電圧発生回路13とメモリ電源電圧20との接続が制御される。これによって、メモリブロック11とは独立して入出力回路12、内部電圧発生回路13への電力供給を制御することができる。図3は、情報処理装置1によるメモリブロック11の電源供給制御の様子を示す図である。本実施形態に係る情報処理装置1は、メモリブロックA~Dのいずれかにアクセスが発生することをアクセスエリア管理部30が判定すると、当該メモリブロックに対する電力供給を開始し、次のメモリブロックへのアクセスが発生するまで、そのメモリブロックに対する電力供給を維持する。例えば、図3では、メモリブロックAにアクセスが発生すると、状態2のようにメモリブロックAへ電力が供給される。なお、図3では、電力が供給されるメモリブロックを網掛けして表現している。そして、メモリブロックAへのアクセスが完了した後も状態3のようにメモリブロックAへの電力供給を継続する。その後、メモリブロックDへのアクセスが発生すると、状態4のようにメモリブロックAへの電力供給を停止し、メモリブロックDへの電力供給を開始する。また、本実施形態に係る情報処理装置1は、CPU電源制御回路60がCPU50の処理が完了したことを判断し、CPUコアクロック信号をオフにするための信号ステート信号を出力した場合に、キャッシュメモリ電源制御回路30にもそのステート信号が入力され、キャッシュメモリ電源制御回路30は、全てのメモリブロック11への電力供給を停止するよう電源制御データレジスタ31のデータを制御する。例えば、図3の状態5のように、メモリブロックDへのアクセスが完了して一定時間経過前まではメモリブロックDへの電力供給が継続される。その後、メモリブロックDへのアクセスが完了してから一定時間が経過したことをCPU電源制御回路60が判断すると、CPU50に対してステート信号を出力し、CPUコアクロック信号をオフにしてCPU50を待機モードにするとともに、状態6のように全てのメモリブロック11への電力供給を停止する。そして、CPU50に入力されるCPUコアクロック信号が起動状態になりCPU50が動作モードとなると、状態7のように、前回アクセスしたメモリブロックDへの電力供給を開始する。そして、CPU50が動作モードとなったことに基づいて前回アクセスしたメモリブロックへの電力供給を開始した後に、電源制御データ管理回路33にてCPU50から指示されたアクセス対象のアドレスがどのメモリブロックに属するのか判定し、アクセス対象のアドレスが属するメモリブロックへの電力供給を開始する。このとき、CPU50が動作モードとなったことに基づいて電力供給を開始したメモリブロックと、電源制御データ管理回路33にて判定されたメモリブロックとが同じであると、電源制御データ管理回路33にてメモリブロック判定後に、当該メモリブロックへの電力供給を開始する工程を行わなくて良い。そのため、CPU50が動作モードとなった後に、メモリブロックへアクセスするまでの処理時間を短くできる可能性がある。不揮発性メモリを備えた情報処理装置1は、演算処理が行われていない時間が1msec以下の短時間であってもメモリブロックへの電源を遮断することによって、超低消費電力な情報処理を実現することができる。そのため、ユーザが1つのアプリケーションを継続的に使用している場合であっても、演算処理が行われていないと判断されて、CPU50を待機モードにする全てのメモリブロックへの電源遮断する状態と動作モードに復帰するいずれかメモリブロックへの電源を供給する状態を繰り返すことが想定される。このように全メモリブロックへの電源遮断の前後で同じアプリケーションが使用されている状況では、CPU50からアクセスが要求されるメモリブロックが変化しないことが多いと考えられる。そのため、CPU50が待機モードとなった後に、動作モードに復帰した場合、最後にアクセスされたメモリブロックに対して電力供給を開始することは有効である。また、CPU50が動作モードに復帰したときに電力供給が開始される最後にアクセスされたメモリブロックと、電源制御データ管理回路33にて判定されるCPU50から要求されたアクセス先のアドレスが含まれるメモリブロックが異なった場合には、電源制御データ管理回路33によって判定されたメモリブロックへの電力供給を開始する。このような場合であっても、本実施形態を適用しない場合CPU50が動作モードに復帰したときに最後にアクセスされたメモリブロックに電力を供給しない場合と同等の時間でメモリブロックへのアクセスを開始することができる。次に、図4および図5を用いて、図3に示したようなメモリブロックへの電力供給制御を行うための情報処理装置1の処理について説明する。図4は、上述の機能を実現するための電源制御データ管理回路33の構成を示すブロック図である。本実施形態に係る電源制御データ管理回路33は、アクセスエリア判定回路331、電源制御データ履歴レジスタ332、セレクタ333を有する。アクセスエリア判定回路331は、CPU50がキャッシュメモリ制御回路40を介してキャッシュ10へアクセスする際のアドレスを受け取り、キャッシュメモリ電源制御回路30内の各スイッチ32を制御するためのデータセットを電源制御データレジスタ31へ設定することができる。電源制御データ履歴レジスタ332は、アクセスエリア判定回路331にて生成されたデータセットを記憶する。セレクタ333は、CPU電源制御回路60から出力される信号に基づき、アクセスエリア判定回路331から出力されるデータと電源制御データ履歴レジスタ332から出力されるデータのいずれかを選択し、選択したデータを電源制御データレジスタ31へ格納する。図5は、上述のメモリブロックの電力供給制御を実現する場合の情報処理装置1の状態遷移を示す図である。情報処理装置1の状態には、アクセス処理状態、アクセス後処理状態、スタンバイ処理状態、アクティブ処理状態、スリープ処理状態、ウェイクアップ処理状態がある。図5のアクセス処理状態は、CPU50からキャッシュ10への書き込みまたは読み出しアクセスが発生した場合の処理状態である。図6にアクセス処理状態のときのアクセスエリア判定回路331の動作を示す。アクセス処理状態のとき、アクセスエリア判定回路331は、まずキャッシュメモリ制御回路40から、CPU50によって指定されるアクセス対象のキャッシュのアドレスを取得するS11。そして、アクセスエリア判定回路331は、そのアドレスが属するメモリブロックアクセス対象のメモリブロックと称するを判定するS12。このアクセス対象のメモリブロックに電力が供給されていなければS13のNo、アクセス対象のメモリブロックの電力供給を開始し、他のメモリブロックへの電力供給を停止するように設定するデータセットを生成しS14、生成したデータセットを電源制御データレジスタ31と電源制御データ履歴レジスタ332に設定するS15、S16。これによって、アクセス対象のメモリブロックへの電力供給が開始され、CPU50からメモリブロック11へのアクセスが開始される。すなわち、デコーダドライバによって信号がデコードされて、アクセス対象ビットへのアクセスが実施される。なお、ステップS13で、アクセス対象のメモリブロックに電力が供給されている場合S13のYes、電源制御データレジスタ31に記憶されたデータセットの変更を行わない。そのため、直ちにCPU50からメモリブロック11へのアクセスが開始される。アクセス処理状態の場合に、CPU50が指定するアクセス対象のアドレスへのアクセスが完了すると、アクセス後処理状態へ移行する。アクセス後処理の状態では、CPU50が演算処理を行う。そして、CPU50にて実行される演算処理が終了すると、CPU電源制御回路60がそれを判断し、CPU50に対してCPUコアクロック信号をOFFにするためのステート情報信号を出力し、CPUコアクロック信号がOFFとなる。アクセス後処理状態のときにCPU50からキャッシュ10へのアクセス要求が発生した場合には、アクセス処理状態に移行する。アクセス後処理状態において、CPUコアクロック信号がOFFとなってから図示しないタイマを用いて一定時間t1が経過したことを判断した場合には、スタンバイ処理状態へ移行する。図7に、スタンバイ処理状態のときのアクセスエリア判定回路331の動作を示す。CPUコアクロック信号がOFFとなってから一定時間が経過すると、アクセスエリア判定回路331は、キャッシュ10の構成要素の内、内部電圧発生回路13と入出力回路12以外の構成要素メモリブロック11などに対する電力供給を停止するように設定するデータセットを生成しS21、生成したデータセットを電源制御データレジスタ31に設定するS22。この電源制御データレジスタ31に設定されたデータセットに基づいてスイッチ32のON/OFFが切り換えられる。そのため、スタンバイ処理状態では、キャッシュ10内の内部電圧発生回路13と入出力回路12には電力が供給され、それ以外の回路には電力供給が停止された状態となる。スタンバイ処理状態において、CPU電源制御回路60のステート情報信号に従って、CPUコアクロック信号がONになった場合、アクティブ処理状態に移行する。図8にアクティブ処理状態のときの電源制御データ管理回路33の動作を示す。電源制御データ管理回路33は、CPUコアクロック信号がONになったことを示すステート信号を受け取ると、セレクタ333によって電源制御データ履歴レジスタ332に記憶されているデータセットを取得しS31、そのデータセットを電源制御データレジスタ31に設定するS32。電源制御データ履歴レジスタ332に記憶されているデータセットは、アクセス処理状態のときに設定されたデータセット図7のステップS16参照である。つまり、CPUコアクロック信号がOFFになった後にONされると、最後にアクセスされたメモリブロックに電力を供給するデータセットを電源制御データレジスタ31に設定することができる。アクティブ処理状態において、CPU50からキャッシュ10へのアクセスが発生すると、アクセス処理状態に移行する。この場合、電源制御データ管理回路33にて図6のステップS14が完了する前までに、アクティブ処理状態において電源制御データレジスタに設定したデータセットに基づいてメモリブロック11の電源制御が行われている。一方、スタンバイ処理状態において、一定時間t2が経過した場合、スリープ処理状態に移行する。つまり、CPUコアクロック信号がOFFとなってからt1t2時間が経過すると、スリープ処理状態となる。図9に、スリープ処理状態のときの電源制御データ管理回路33の動作を示す。CPUコアクロック信号がOFFとなってからt1t2時間が経過すると、電源制御データ管理回路33は、キャッシュ10の全ての構成要素への電力供給を停止するためのデータセットを生成しS41、このデータセットを電源制御データレジスタ31に設定する。これによって、スタンバイ処理状態では入出力回路12と内部電圧発生回路13に対して電力が供給されているが、スリープ処理状態では入出力回路12と内部電圧発生回路13に対する電力供給も停止される。内部電圧発生回路13は、電力が供給されてから回路の安定化までに数十~数百μs程度の時間を要する。そのため、内部電圧発生回路13の電源を遮断すると、次にアクセスが発生したときのアクセスまでの処理時間が長くなる。そこで、上述のように、スタンバイ処理状態においては、内部電圧発生回路13への電力供給を継続することにより、頻繁に内部電圧発生回路13への電源が遮断されることを防ぐことが出来る。また、入出力回路12に電源が供給されていると、アクセス先のメモリブロック11への電源供給が開始されていなくても、キャッシュメモリ制御回路40から入出力回路12へアクセス先のアドレスをラッチしておくことができる。そのため、入出力回路12の電源を遮断しないことによって、キャッシュ10へのアクセスを早めることができる。一方、CPUコアクロック信号がOFFとなってからt1t2時間が経過すると、キャッシュ10へのアクセスがしばらく発生しないと考えられるため、入出力回路12と内部電圧発生回路13への電力供給も停止することによって、消費電力をより一層削減することができる。なお、本実施形態では、スタンバイ処理状態において、入出力回路12と内部電圧発生回路13への電源供給を遮断しないとしたが、メモリブロック11と入出力回路12への電源供給は遮断し、内部電圧発生回路13への電源供給は遮断しないよう制御しても良い。スリープ処理状態において、CPU電源制御回路60のステート情報信号に従って、CPUコアクロック信号がONになった場合、ウェイクアップ処理状態に移行する。図10に、ウェイクアップ処理状態のときの電源制御データ管理回路33の動作を示す。キャッシュ10の全ての構成要素への電力供給が停止されている状態で、CPUコアクロック信号がONとなると、アクセスエリア判定回路331は、まず、入出力回路12および内部電圧発生回路13への電力を供給するためのデータセットを生成しS51、作成したデータセットを電源制御データレジスタ32に設定するS52。前述のように、内部電圧発生回路13は回路の安定に時間がかかるため、最初に内部電圧発生回路13への電力供給を開始することによって、アクセス可能となるまでの時間をできるだけ短くする。そして、CPUコアクロック信号がONされるまでのスリープ時間が一定時間t3以上であるか否かを判断し、スリープ時間がt3よりも短ければS53のNo、電源制御データ履歴レジスタ32に記憶されているデータセットを取得しS54、そのデータセットを電源制御データレジスタ31に設定するS55。CPUコアクロック信号がONされるまでのスリープ時間がt3以上である場合には、前回のアクセス処理状態の時とは異なるアプリケーションが実行されている場合等、最後にアクセスされたメモリブロックとは異なるメモリブロックにアクセスが発生する可能性が高いと考えられるため、ステップS54、ステップS55の処理は行わない。ウェイクアップ処理状態において、CPU50からキャッシュ10へのアクセスが発生すると、アクセス処理状態に移行する。以上のように、最後にアクセスしたメモリブロックへの電源供給を行い、他のメモリブロックへの電源供給を停止するようなデータセットを電源制御データ履歴レジスタ332に格納しておき、CPUコアクロック信号がOFFになった後に再度ONになった場合、電源制御データ履歴レジスタ332に格納されたデータセットを電源制御データレジスタ31に格納することによって、CPUコアクロック信号ON後にCPU50からキャッシュ10へのアクセス開始に必要な時間平均的な時間を短くすることが可能となる。第2の実施形態図11は、本実施形態に係る情報処理装置によるメモリブロック11の電源供給制御の様子を示す図である。第1の実施形態に係る情報処理装置では、キャッシュ10に含まれるメモリブロックの内、コア50からアクセスが要求されたアドレスを含むメモリブロックに対して電源を供給し、他のメモリブロックに対する電源は遮断する。それに対して、本実施形態に係る情報処理装置では、コア50からキャッシュ10へのアクセスが要求されたとき、アクセス要求で指定されたアドレスを含むメモリブロックと、1~n回前のアクセス要求で指定されたアドレスを含むメモリブロックとに対する電源を供給する。図11は、n=1である場合、すなわち、コア50から今回アクセスが要求されたアドレスを含むメモリブロックと、前回アクセスが要求されたアドレスを含むメモリブロックに対する電源を供給する様子を示す図である。例えば、図11では、メモリブロックAにアクセスが発生すると、状態2のようにメモリブロックAと、前回アクセスが発生したメモリブロックCへ電力が供給される。そして、次にメモリブロックDにアクセスが発生すると、状態4のように、メモリブロックDと、前回アクセスが発生したメモリブロックAへ電力が供給される。また、状態7のように、CPUコアクロック信号がOFFとなって全メモリブロックへの電源が遮断された後にCPUコアクロック信号がONとなった場合には、CPUコアクロック信号がOFFとなる前に電源を供給していたメモリブロックへ電源を供給する。図11に示すようなメモリブロックへの電力供給制御を行うためには、電源制御データ管理回路を図12のように構成する。なお、電源制御データ管理回路以外のブロックは図1と同様であるため、説明を省略する。第2の実施形態に係る情報処理装置の電源制御データ管理回路33aは、アクセスエリア判定回路331、電源制御データ履歴レジスタ332、セレクタ333の他に、判定データ履歴レジスタ334を含む。判定データ履歴レジスタ334は、1~n回前にアクセスされたメモリブロックを記憶する。判定データ履歴レジスタ334へ格納されるデータの形式は限定されず、1~n回前にアクセスされたメモリブロックが判別できるデータであれば良い。図13は、アクセス処理状態における電源制御データ管理回路33aの処理を示すフローチャートである。図13では、図6と同じステップは同じ記号を付し、詳細な説明を省略する。アクセスエリア判定回路331がアクセス対象アドレスの含まれるメモリブロックを判定し、そのメモリブロックの電源が遮断されている場合S13のNo、アクセスエリア判定回路331は、判定データ履歴レジスタに格納されているデータを取得するS201。そして、アクセスエリア判定回路331は、ステップS12にて判定されたアクセス対象のメモリブロックと、ステップS201で取得した1~n回前にアクセスされたメモリブロックのデータを使用して、アクセス対象のメモリブロックおよび1~n回前にアクセスされたメモリブロックに対して電源を供給し、他のメモリブロックへの電源を遮断するためのデータセットを生成するS202。生成されたデータセットは、電源制御データレジスタ31、電源制御データ履歴レジスタ332にセットされるS15、S16。そして、アクセスエリア判定回路331は、ステップS12にて判定されたメモリブロックを1回前にアクセスされたメモリブロックとなるように、判定データ履歴レジスタ334のデータを更新するS203。本実施形態に係る情報処理装置の、スタンバイ処理状態、アクティブ処理状態、スリープ処理状態、ウェイクアップ処理状態の処理は第1の実施形態にて説明した処理と同様である。このような処理によって、図11に示すようなメモリブロックへの電力供給制御を行うことができる。このような電力供給制御によると、第1の実施形態と比較して消費電力削減効果は下がるが、CPU50からアクセスが発生した場合にアクセス対象のメモリブロックの電源供給が既に行われている可能性が高くなり、平均的な処理動作速度が速くなる。第3の実施形態図14は、本実施形態に係る情報処理装置によるメモリブロック11の電源供給制御の様子を示す図である。第1の実施形態に係る情報処理装置では、最後にアクセスされた時刻からの経過時間が所定の時間以内のメモリブロックに対する電源を供給し、他のメモリブロックに対する電源供給は遮断する。例えば、図14では、状態2のようにメモリブロックAとCに対して電源が供給されている状態で、メモリブロックCに対して最後にアクセスされた時刻から所定の時間が経過すると、状態3のようにメモリブロックCに対する電源供給を遮断し、メモリブロックAに対して電源供給を継続する。図14に示すようなメモリブロックへの電力供給制御を行うためには、電源制御データ管理回路を図15のように構成する。なお、電源制御データ管理回路以外のブロックは図1と同様であるため、説明を省略する。本実施形態に係る電源制御データ管理回路33bは、第2の実施形態にて説明した電源制御データ管理回路33aにて説明した構成要件に加えて、計時回路335を有する。電源制御データ管理回路33bの判定データ履歴レジスタ334は、例えばキャッシュ10に含まれる各メモリブロックに対応して1ビットのフラグを設ける。判定データ履歴レジスタ334のフラグの初期値は、0とする。図16は、電源制御データ管理回路33bの処理を示すフローチャートである。図16では、図13と同じステップは同じ記号を付し、詳細な説明を省略する。アクセスエリア判定回路331は、アクセス対象のメモリブロックを判定し、アクセス対象のメモリブロックと判定データ履歴レジスタ334にてフラグが1に設定されているメモリブロックを示すデータを取得するS301。そして、アクセス対象のメモリブロックと、判定データ履歴レジスタ334にてフラグが1に設定されているメモリブロックに電源を供給し、他のメモリブロックへの電源供給を遮断するようなデータセットを生成するS202。生成されたデータセットは、電源制御データレジスタ31、電源制御データ履歴レジスタ332にセットされるS15、S16。そして、ステップS12にて判定されたメモリブロックに対応する判定データ履歴レジスタ334のフラグを1に変更するS302。計時回路335は、判定データ履歴レジスタ334の各フラグが1に変更された時刻から所定の時間が経過すると、当該フラグを0に変更する。このような処理によって、メモリブロック毎に最後にアクセスされてからの経過時間を管理し、最後にアクセスされてから経過時間の短いメモリブロックに対して電源を供給することができる。第4の実施形態CPUコアクロック信号がOFF後にONされた場合に電源を供給するメモリブロックは、アクセス頻度が高いメモリブロックであっても良い。図17は、本実施形態に係る情報処理装置の電源制御データ管理回路33cの構成を示すブロック図である。電源制御データ管理回路33c以外のブロックは図1と同様である。電源制御データ管理回路33cは、アクセスエリア判定回路331、電源制御データ履歴レジスタ332、セレクタ333、頻度管理回路336を有する。電源制御データ管理回路33cの電源制御データ履歴レジスタ332は、例えばキャッシュ10に含まれる各構成要件メモリブロック11、入出力回路12、内部電圧発生回路13に対応して1ビットのフラグを設ける。電源制御データ履歴レジスタ332のフラグの初期値は、0とする。頻度管理回路336は、アクセスエリア判定回路331によって、アクセス先のメモリブロックが判定される度に、メモリブロックのアクセス頻度を表すデータを更新する。アクセス頻度は、所定の時間内で各メモリブロックにアクセスされた回数であっても良いし、所定のアクセス回数の内、各メモリブロックにアクセスされた回数であっても良い。このように、頻度管理回路336によってアクセス頻度が高いと判断されたメモリブロックに対応する電源制御データ履歴レジスタ332のフラグを1にすることによって、CPUコアクロック信号がOFF後にONされた場合に、電源制御データ履歴レジスタ332のデータに基づいてアクセス頻度の高いメモリブロックに電源供給をいち早く行うことができる。第5の実施形態キャッシュ10にデータを書き込む際、所定のアプリケーションで必要とされるデータを同じメモリブロック11に書き込んでも良い。そして、図18に示すように、アプリケーションとデータが書き込まれるメモリブロックとの対応関係を示すデータを格納する対応データレジスタ337を設けておくことで、CPU50からアクセス要求が発生したときに、CPU50で実行されているアプリケーションに応じたメモリブロック11に対して電源を供給することができる。このような実施形態の構成をとることで、メモリを低消費電力化しながらも、高速なアクセスを可能とする情報処理装置を提供することができる。なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。例えば、上述の実施形態では、CPU内のキャッシュのメモリブロックおよび電圧発生回路の電源制御が行われるとして説明したが、CPUおよび不揮発性メモリから成るメインメモリを有する情報処理装置を構成し、CPU外に設けられたメインメモリのメモリブロックおよび電圧発生回路の電源制御を行っても良い。メインメモリの電源制御であっても、キャッシュの電源制御と同様の処理によって実現することができる。また、例えば、第1~第5の実施形態を2つ以上組み合わせても良い。