所定の一定電圧を生成して出力する定電圧発生回路と、第1外部電源電圧と接地電位である第2外部電源電圧間の電位差に比例する比例電圧と前記一定電圧とを比較し、その比較結果を出力するコンパレータと、前記比較結果に基づき、前記第1外部電源電圧が予め設定したしきい値よりも低いとき前記第1外部電源電圧をPチャネルトランジスタの基板へ供給し、前記第1外部電源電圧が前記しきい値以上であるとき前記第1外部電源電圧よりも高い基板電圧を前記Pチャネルトランジスタの基板へ供給するPch基板電位設定回路と、前記比較結果に基づき、前記第1外部電源電圧が予め設定したしきい値よりも低いとき前記第2外部電源電圧をNチャネルトランジスタの基板へ供給し、前記第2外部電源電圧が前記しきい値以上であるとき前記第2外部電源電圧よりも低い基板電圧を前記Nチャネルトランジスタの基板へ供給するNch基板電位設定回路と、を有する電源電圧判定回路。前記Pch基板電位設定回路は、前記第1外部電源電圧が予め設定した第1しきい値よりも低いとき前記第1外部電源電圧をPチャネルトランジスタの基板へ供給し、前記第1外部電源電圧が前記第1しきい値から予め設定した第2しきい値の範囲にあるとき前記第1外部電源電圧よりも高い第1基板電圧を前記Pチャネルトランジスタの基板へ供給し、前記第1外部電源電圧が前記第2しきい値以上であるとき前記第1基板電圧よりもさらに高い第2基板電圧を前記Pチャネルトランジスタの基板へ供給し、前記Nch基板電位設定回路は、前記第1外部電源電圧が予め設定した第1しきい値よりも低いとき前記第2外部電源電圧をNチャネルトランジスタの基板へ供給し、前記第1外部電源電圧が前記第1しきい値から予め設定した第2しきい値の範囲にあるとき前記第2外部電源電圧よりも低い第3基板電圧を前記Nチャネルトランジスタの基板へ供給し、前記第1外部電源電圧が前記第2しきい値以上であるとき前記第3基板電圧よりもさらに低い第4基板電圧を前記Nチャネルトランジスタの基板へ供給する請求項1記載の電源電圧判定回路。前記Pch基板電位設定回路は、前記第1外部電源電圧よりも高い基板電圧の生成に用いる基準電圧を生成する基準電圧発生回路と、前記基板電圧を生成するVNW発生回路と、前記VNW発生回路の出力電圧を前記基板電圧または前記第1外部電源電圧に切り替えるための論理回路とを有する請求項1または2記載の電源電圧判定回路。前記Nch基板電位設定回路は、前記第2外部電源電圧よりも低い基板電圧の生成に用いる基準電圧を生成する基準電圧発生回路と、前記基板電圧を生成するVPW発生回路と、前記VPW発生回路の出力電圧を前記基板電圧または前記第2外部電源電圧に切り替えるための論理回路とを有する請求項1から3のいずれか1項記載の電源電圧判定回路。請求項1から4のいずれか1項記載の電源電圧判定回路を備えた半導体記憶装置。上記DDR3SDRAMの消費電力の低減には、例えば外部電源電圧よりも低い内部電源電圧を生成する内部電圧発生回路を設け、周辺回路メモリセルアレイを除く、該メモリセルアレイに対するデータの書き込み/読み出しを制御する回路等へ該内部電源電圧を供給することで実現してきた。なお、内部電圧発生回路を備える構成では、周辺回路が外部電源電圧よりも低い内部電源電圧で動作するため、メモリセルアレイから読み出したデータの電圧を外部電源電圧へ変換するレベルシフト回路が必要であり図9参照、該レベルシフト回路によってDRAMからのデータ読み出し時に該データの出力遅延が発生する。また、レベルシフト回路では、回路特性上、データがHからLへ切り換わるときとLからHへ切り換わるときの遅延量に差があり、さらにデータの出力遅延量は外部電源電圧の値にも依存して変動する。そのため、内部電圧発生回路を備える構成では、レベルシフト回路の存在により、メモリセルアレイから読み出したデータの出力遅延が免れない。図9は、メモリセルアレイから読み出したデータを出力する出力回路に供給される外部電源電圧が1.5Vであり、内部電源電圧VPERIが1.0Vである場合の構成例を示している。そこで、近年では、消費電力をさらに低減するために、上記内部電圧発生回路を備える構成に代えて、より低い外部電源電圧で動作するDDR3SDRAMの開発も検討されている。例えば、DDR3では外部電源電圧の規格が1.5V±0.075Vであるが、外部電源電圧が1.35V±0.075Vで動作するDDR3L、あるいは外部電源電圧が1.25V±0.025Vで動作するDDR3Uがある。但し、電源電圧が1.5V±0.075Vであることを前提に設計されたDDR3SDRAMに1.35Vや1.25Vを供給すると、周知のセンスアンプによるセンス速度が低下し、tRCDRAStoCASDelayTime等がDDR3の規格を満たさなくなる。外部電源電圧が1.35Vや1.25VでもDDR3の規格を満たすように、DDR3LやDDR3Uに応じて設計を変更することも可能であるが、それではDDR3LSDRAMやDDR3USDRAMのコストが上昇してしまう。例えば、図10に示すように、外部電源電圧VDDが1.5V±0.075Vであり、512bitのメモリセルが接続されたビット線BLTをセンスアンプで駆動する構成において、センス速度がRASアクセス仕様を満たすように設計した場合、外部電源電圧を1.35Vや1.25Vに低下させると、センスアンプによるビット線BLTの駆動力が低下してRASアクセス仕様をオーバーしてしまう。外部電源電圧が1.35Vや1.25VでもRASアクセス仕様を満たすようにするには、例えばセンスアンプの負荷を軽減する、すなわちビット線BLTに接続されるメモリセル数を低減すればよい例えば512bitから256bitへ変更する。しかしながら、その場合は元のビット数を変えないようにセンスアンプの数を増やす例えば2倍にする必要があるため、回路面積チップサイズが増大してDDR3LSDRAMやDDR3USDRAMのコストが上昇してしまう。これを避けるためのDDR3LやDDR3Uの周辺回路高速化策としてSDRAMに外部電源電圧として1.5Vを供給すると、DDR3LやDDR3Uでは内部の各トランジスタMOSFET:MetalOxideSemiconductorFieldEffectTransistorのしきい値電圧が、1.35Vや1.25Vの外部電源電圧に合わせて低く設定されているため、各MOSFETのサブスレッショルドリーク電流やスイッチング動作時に流れる電流が増大してSDRAMの消費電流が増大してしまう。したがって、DDR3、DDR3L、DDR3Uの設計を共通化しつつ、DDR3の規格を満たすようにするには、チップサイズが増大することによるコストの上昇、または外部電源電圧として1.5Vを供給したときの消費電流の増大、の少なくともいずれか一方は免れることができない。本発明の電源電圧判定回路は、所定の一定電圧を生成して出力する定電圧発生回路と、第1外部電源電圧と接地電位である第2外部電源電圧間の電位差に比例する比例電圧と前記一定電圧とを比較し、その比較結果を出力するコンパレータと、前記比較結果に基づき、前記第1外部電源電圧が予め設定したしきい値よりも低いとき前記第1外部電源電圧をPチャネルトランジスタの基板へ供給し、前記第1外部電源電圧が前記しきい値以上であるとき前記第1外部電源電圧よりも高い基板電圧を前記Pチャネルトランジスタの基板へ供給するPch基板電位設定回路と、前記比較結果に基づき、前記第1外部電源電圧が予め設定したしきい値よりも低いとき前記第2外部電源電圧をNチャネルトランジスタの基板へ供給し、前記第2外部電源電圧が前記しきい値以上であるとき前記第2外部電源電圧よりも低い基板電圧を前記Nチャネルトランジスタの基板へ供給するNch基板電位設定回路と、を有する。上記のような構成の電源電圧判定回路では、第1外部電源電圧としてしきい値以上の電圧が供給されると、Pチャネルトランジスタの基板が第1外部電源電圧よりも高い電位に設定され、Nチャネルトランジスタの基板が第2外部電源電圧よりも低い電位に設定される。そのため、各Pチャネルトランジスタ及びNチャネルトランジスタの実効的なしきい値電圧が、それまでよりも高い電圧に設定される。したがって、各Pチャネルトランジスタ及びNチャネルトランジスタのサブスレッショルドリーク電流が低減し、各Pチャネルトランジスタ及びNチャネルトランジスタのスイッチング動作時に流れる電流も低減する。本発明によれば、外部電源電圧の規格が異なるSDRAMの設計を共通化しつつ、該SDRAMの消費電流の増大を抑制できる。次に本発明について図面を用いて説明する。本発明では、DDR3LやDDR3Uに対応して設計されたSDRAMに外部電源電圧として1.5Vを供給する際に増大する消費電流を抑制するための電源電圧判定回路について提案する。第1の実施の形態第1の実施の形態では、外部電源電圧VDDが1.35V±0.075VであるDDR3Lに対応して設計されたSDRAMに、外部電源電圧として1.5V±0.075Vを供給することで増大する消費電流を抑制できる電源電圧判定回路について説明する。図1は第1の実施の形態の電源電圧判定回路の一構成例を示す回路図である。図1に示すように、第1の実施の形態の電源電圧判定回路は、定電圧発生回路1、コンパレータ2、Pch基板電位設定回路3及びNch基板電位設定回路4を備える。定電圧発生回路1は、所定の一定電圧VFを生成して出力する。コンパレータ2は、第1外部電源電圧VDDと第2外部電源電圧VSS接地電位間の電位差に比例する比例電圧と上記一定電圧VFとを比較し、その比較結果INを出力する。比例電圧は、例えば第1外部電源電圧VDDと第2外部電源電圧VSS間に直列に挿入された2つの抵抗器を用いて生成すればよい。Pch基板電位設定回路3は、Pch基板を所定の電位に設定する電源回路であり、コンパレータ2の出力レベルがLのとき、第1外部電源電圧VDDを出力し、コンパレータ2の出力がHのとき、第1外部電源電圧VDDよりも高い基板電圧VNWを出力する。Nch基板電位設定回路4は、Nch基板を所定の電位に設定する電源回路であり、コンパレータ2の出力がLのとき、第2外部電源電圧VSSを出力し、コンパレータ2の出力がHのとき、第2外部電源電圧VSSよりも低い基板電圧負電圧VPWを出力する。ここで、Pch基板は、SDRAMが備える各PチャネルMOSFETの基板Pウェル領域を指し、Nch基板は、半導体記憶装置が備える各NチャネルMOSFETの基板Nウェル領域を指す。本実施形態の電源電圧判定回路は、第1外部電源電圧VDDが1.35V±0.075VであるDDR3Lに対応して設計されたSDRAMに、DDR3の規格である1.5V±0.075Vが外部電源電圧VDDとして供給された場合に対応するため、図2に示すように、それらの中心電圧VDD=1.425Vをしきい値に用いてPch基板電位設定回路3及びNch基板電位設定回路4の出力電圧を切り替える。具体的には、1第1外部電源電圧VDDが1.425Vよりも低いとき、Pch基板電位設定回路3から第1外部電源電圧VDDを出力させ、Nch基板電位設定回路4から第2外部電源電圧VSSを出力させる。2また、第1外部電源電圧VDDが1.425V以上であるとき、Pch基板電位設定回路3から第1外部電源電圧VDDよりも高い基板電圧VNWを出力させ、Nch基板電位設定回路4から第2外部電源電圧VSSよりも低い基板電圧負電圧VPWを出力させる。これらの動作をまとめて示したのが、図3aに示す表、並びに図3bに示すグラフである。以上のように動作させるには、コンパレータ2が備える上記比例電圧を生成するための2つの抵抗器の総抵抗値をR0とした場合、例えば定電圧発生回路1からVFとして1Vを出力させ、第1外部電源電圧VDDに接続する一方の抵抗器の値を0.3R0に設定し、第2外部電源電圧VSSに接続する他方の抵抗器の値を0.7R0に設定すればよい。このように、第1外部電源電圧VDDが1.425V以上であるとき、すなわち第1外部電源電圧VDDとして1.5Vが供給されたとき、本実施形態の電源電圧判定回路によってPch基板を第1外部電源電圧VDDよりも高い電位に設定し、Nch基板を第2外部電源電圧VSSよりも低い電位に設定することで、SDRAMが備える各PチャネルMOSFET及びNチャネルMOSFETの実効的なしきい値電圧が、それまでよりも高い電圧に設定される。したがって、外部電源電圧VDDが1.35VであるDDR3Lに対応して設計されたSDRAMに外部電源電圧として1.5Vを供給しても、各MOSFETのサブスレッショルドリーク電流が低減し、各MOSFETのスイッチング動作時に流れる電流も低減するため、SDRAMの消費電流の増大が抑制される。また、SDRAMに本実施形態の電源電圧判定回路を備えることで、DDR3とDDR3Lの規格を満たすSDRAMを、共通の設計で実現できる。よって、DDR3及びDDR3Lの設計を共通化しつつ、該SDRAMの消費電流の増大を抑制できる。さらに、本実施形態によれば、周辺回路が外部電源電圧VDDで動作するため、上記レベルシフト回路が不要であり、該レベルシフト回路によるデータ出力遅延も発生しない。第2の実施の形態第2の実施の形態では、外部電源電圧VDDが1.25V±0.025VであるDDR3Uに対応して設計されたSDRAMに、外部電源電圧として1.35V±0.075Vまたは1.5V±0.075Vを供給することで増大する消費電流を抑制できる電源電圧判定回路について説明する。図4は第2の実施の形態の電源電圧判定回路の一構成例を示す回路図である。図4に示すように、第2の実施の形態の電源電圧判定回路は、定電圧発生回路5、第1コンパレータ61、第2コンパレータ62、Pch基板電位設定回路7及びNch基板電位設定回路8を備える。定電圧発生回路5は、第1の実施の形態と同様に、所定の一定電圧VFを生成して出力する。第1コンパレータ61は、第1外部電源電圧VDDと第2外部電源電圧VSS間の電位差に比例する比例電圧と上記一定電圧VFとを比較し、その比較結果IN1を出力する。比例電圧は、例えば第1外部電源電圧VDDと第2外部電源電圧VSS間に直列に挿入された2つの抵抗器を用いて生成すればよい。第2コンパレータ62は、第1外部電源電圧VDDと第2外部電源電圧VSS間の電位差に比例する比例電圧と上記一定電圧VFとを比較し、その比較結果IN2を出力する。比例電圧は、例えば第1外部電源電圧VDDと第2外部電源電圧VSS間に直列に挿入された2つの抵抗器を用いて生成すればよい。Pch基板電位設定回路7は、Pch基板を所定の電位に設定する電源回路であり、第1コンパレータ61の出力がLであり、第2コンパレータ62の出力がLであるとき第1外部電源電圧VDDを出力し、第1コンパレータ61の出力がHであり、第2コンパレータ62の出力がLであるとき第1外部電源電圧VDDよりも高い基板電圧VNW1を出力し、第1コンパレータ61の出力がHであり、第2コンパレータ62の出力がHであるとき基板電圧VNW1よりもさらに高い基板電圧VNW2を出力する。Nch基板電位設定回路8は、Nch基板を所定の電位に設定する電源回路であり、第1コンパレータ61の出力がLであり、第2コンパレータ62の出力がLであるとき第2外部電源電圧VSSを出力し、第1コンパレータ61の出力がHであり、第2コンパレータ62の出力がLであるとき第2外部電源電圧VSSよりも低い基板電圧負電圧VPW1を出力し、第1コンパレータ61の出力がHであり、第2コンパレータ62の出力レベルがHであるとき基板電圧VPW1よりもさらに低い基板電圧VPW2を出力する。本実施形態の電源電圧判定回路は、第1外部電源電圧VDDが1.25V±0.025VであるDDR3Uに対応して設計されたSDRAMに、DDR3Lの規格である1.35V±0.075Vが外部電源電圧VDDとして供給された場合、並びにDDR3の規格である1.5V±0.075Vが外部電源電圧VDDとして供給された場合に対応するため、図5に示すようにDDR3UとDDR3Lの規格の中心電圧VDD=1.275Vを第1しきい値とし、DDR3LとDDR3の規格の中心電圧VDD=1.425Vを第2しきい値に用いてPch基板電位設定回路及びNch基板電位設定回路の出力電圧を切り替える。具体的には、1第1外部電源電圧VDDが1.275Vよりも低いとき、Pch基板電位設定回路7から第1外部電源電圧VDDを出力させ、Nch基板電位設定回路8から第2外部電源電圧VSSを出力させる。2また、第1外部電源電圧VDDが1.275V~1.425Vであるとき、Pch基板電位設定回路7から第1外部電源電圧VDDよりも高い基板電圧VNW1を出力させ、Nch基板電位設定回路8から第2外部電源電圧VSSよりも低い基板電圧負電圧VPW1を出力させる。3さらに、第1外部電源電圧VDDが1.425V以上であるとき、Pch基板電位設定回路7から基板電圧VNW1よりもさらに高い基板電圧VNW2を出力させ、Nch基板電位設定回路8から基板電圧VPW1よりもさらに低い基板電圧負電圧VPW2を出力させる。これらの動作をまとめて示したのが、図6aに示す表、並びに図6bに示すグラフである。以上のように動作させるには、第1コンパレータ61が備える上記比例電圧を生成するための2つの抵抗器の総抵抗値をR0とした場合、例えば定電圧発生回路5からVFとして1Vを出力させ、第1外部電源電圧VDDに接続する一方の抵抗器の値を0.22R0に設定し、第2外部電源電圧VSSに接続する他方の抵抗器の値を0.78R0に設定すればよい。同様に、第2コンパレータ62が備える上記比例電圧を生成するための2つの抵抗器の総抵抗値をR0とした場合、例えば定電圧発生回路5からVFとして1Vを出力させ、第1外部電源電圧VDDに接続する一方の抵抗器の値を0.3R0に設定し、第2外部電源電圧VSSに接続する他方の抵抗器の値を0.7R0に設定すればよい。第2の実施の形態においても、第1の実施の形態と同様に、外部電源電圧VDDが1.25VであるDDR3Uに対応して設計されたSDRAMに外部電源電圧として、1.35Vまたは1.5Vを供給しても、各MOSFETのサブスレッショルドリーク電流が低減し、各MOSFETのスイッチング動作時に流れる電流も低減するため、SDRAMの消費電流の増大が抑制される。また、SDRAMに本実施形態の電源電圧判定回路を備えることで、DDR3、DDR3L及びDDR3Uの規格を満たすSDRAMを、共通の設計で実現できる。よって、DDR3、DDR3L及びDDR3Uの設計を共通化しつつSDRAMの消費電流の増大が抑制できる。さらに、第1の実施の形態と同様に、上記レベルシフト回路が不要であり、該レベルシフト回路によるデータ出力の遅延も発生しない。次に、図4に示したPch基板電位設定回路7及びNch基板電位設定回路8の構成例について図7及び8を用いて説明する。図7は図4に示したPch基板電位設定回路の一構成例を示す回路図であり、図8は図4に示したNch基板電位設定回路の一構成例を示す回路図である。図7に示すように、Pch基板電位設定回路7は、基板電圧VNW1の生成に用いる第1基準電圧及びPch基板電位VNW2の生成に用いる第2基準電圧を生成する基準電圧発生回路71と、基板電圧VNW1及びVNW2を生成するVNW発生回路72と、図4に示した第1コンパレータ61及び第2コンパレータ62の出力レベルに応じてON/OFFする第1スイッチ73及び第2スイッチ74と、Pch基板電位設定回路7の出力電圧を基板電圧VNW1、基板電圧VNW2または第1外部電源電圧VDDに切り替えるための論理回路75とを有する。基準電圧発生回路71は、例えば、図7に示すように第1外部電源電圧VDDと第2外部電源電圧VSS間に直列に接続された複数のダイオード及び定電流源で実現できる。ダイオードはMOSFETのドレインまたはソースとゲートを接続することで実現できる。定電流源は周知のどのような回路を用いてもよい。第1スイッチ73は、第1コンパレータ61の出力レベルがHのときにオンし、基準電圧発生回路71で生成された第1基準電圧を出力する。第2スイッチ74は、第2コンパレータ62の出力レベルがHのときにオンし、基準電圧発生回路71で生成された第2基準電圧を出力する。VNW発生回路72は、差動増幅器721、オシレータポンプ回路722、分圧回路723、第3スイッチ724及び第4スイッチ725を備えている。基準電圧発生回路71で生成された第1基準電圧または第2基準電圧は差動増幅器721の正入力端子に供給される。差動増幅器721は、正入力端子と負-入力端子間の電位差を増幅して出力する。オシレータポンプ回路722は、例えば周知のチャージポンプ等を用いた昇圧回路であり、差動増幅器721の出力電圧に基づいて第1外部電源電圧VDDよりも高い基板電圧VNW1またはVNW2を生成して出力する。分圧回路723は、例えば、オシレータポンプ回路722から出力された基板電圧VNWと第2外部電源電圧VSS間に直列に接続された複数のダイオード及び定電流源で実現できる。ダイオードはMOSFETのドレインまたはソースとゲートを接続することで実現できる。定電流源は周知のどのような回路を用いてもよい。オシレータポンプ回路722で生成された基板電圧VNW1またはVNW2は、第3スイッチ724を介して分圧回路723に供給され、分圧回路723で分圧されて差動増幅器721の負入力端子に供給される。このような構成では、第3スイッチ724がONのとき、差動増幅器721、オシレータポンプ回路722及び分圧回路723によって負帰還ループが形成されるため、オシレータポンプ回路722からは基板電圧VNW1またはVNW2が安定して出力される。一方、第3スイッチ724がOFFされ、第4スイッチ725がONされると、負帰還ループが切断され、VNW発生回路72からは、第4スイッチ725を介して第1外部電源電圧VDDが出力される。論理回路75は、第1コンパレータ61及び第2コンパレータ62の出力IN1、IN2が入力される論理和回路751とインバータ752と備え、図6aに示したIN1及びIN2のレベルの組み合わせに応じてVNW発生回路72から第1外部電源電圧VDD、基板電圧VNW1またはVNW2が出力されるように、第1スイッチ73、第2スイッチ74、第3スイッチ724及び第4スイッチ725のON/OFFを制御する。図8に示すように、Nch基板電位設定回路8は、基板電圧VPW1の生成に用いる第3基準電圧及び基板電圧VPW2の生成に用いる第4基準電圧を生成する基準電圧発生回路81と、基板電圧VPW1及びVPW2を生成するVPW発生回路82と、図4に示した第1コンパレータ61及び第2コンパレータ62の出力レベルに応じてON/OFFする第5スイッチ83及び第6スイッチ84と、Nch基板電位設定回路8の出力電圧を基板電圧VPW1、基板電圧VPW2または第2外部電源電圧VSSに切り替えるための論理回路85とを有する。基準電圧発生回路81は、例えば所定の一定電圧を出力する定電圧回路811、直列に接続された複数の抵抗器及び定電流源で実現できる。定電圧回路811及び定電流源は周知のどのような回路を用いてもよい。第5スイッチ83は、第1コンパレータ61の出力レベルがHのときにONし、基準電圧発生回路81で生成された第3基準電圧を出力する。第6スイッチ84は、第2コンパレータ62の出力レベルがHのときにオンし、基準電圧発生回路81で生成された第4基準電圧を出力する。VPW発生回路82は、カレントミラー回路821、インバータ822、オシレータポンプ回路823、第7スイッチ824及び第8スイッチ825を備えている。第2基準電圧発生回路82で生成された第3基準電圧または第4基準電圧は、カレントミラー回路821へ入力される。オシレータポンプ回路823は、例えば周知のチャージポンプ等を用いた昇圧回路であり、インバータ822を介したカレントミラー回路821の出力電圧に基づいて第2外部電源電圧VSSよりも低い基板電圧VPW1またはVPW2を生成して出力する。オシレータポンプ回路823で生成された基板電圧VPW1またはVPW2は、第7スイッチ824を介してカレントミラー回路821へ帰還される。図8に示すような構成でも、カレントミラー回路821が図7に示した差動増幅器721と同様に動作するため、第7スイッチ824がONのとき、カレントミラー回路821、インバータ822及びオシレータポンプ回路823によって負帰還ループが形成されるため、オシレータポンプ回路823からは基板電圧VPW1またはVPW2が安定して出力される。一方、第7スイッチ824がOFFされ、第8スイッチ825がONされると、負帰還ループが切断され、VPW発生回路82からは、第8スイッチ825を介して第2外部電源電圧VSSが出力される。論理回路85は、第1コンパレータ61及び第2コンパレータ62の出力IN1、IN2が入力される論理和回路851とインバータ852と備え、図6aに示したIN1及びIN2のレベルの組み合わせに応じてVPW発生回路82から第2外部電源電圧VSS、基板電圧VPW1またはVPW2が出力されるように、第5スイッチ83、第6スイッチ84、第7スイッチ824及び第8スイッチ825のON/OFFを制御する。なお、図7に示したPch基板電位設定回路7は、第1スイッチ73を常時OFFさせ、第2スイッチ74を常時ONさせ、図1に示したコンパレータ2の出力INを論理回路75が備えるインバータ752へ供給すれば、図1に示した第1の実施の形態のPch基板電位設定回路3として用いることも可能である。また、図8に示したNch基板電位設定回路8は、第5スイッチ83を常時OFFさせ、第6スイッチ84を常時ONさせ、図1に示したコンパレータ2の出力INを論理回路85が備えるインバータ852へ供給すれば、図1に示した第1の実施の形態のNch基板電位設定回路4として用いることも可能である。