"下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたMRAM素子と、前記MRAM素子と同一層に形成されたTEG要素と、前記TEG要素に接続している第1テスト用パッド及び第2テスト用パッドと、を備え、前記TEG要素は、前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第1テスト用パッドに接続しているテスト用下層強誘電体層と、前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第2テスト用パッドに接続しているテスト用上層強誘電体層と、を有する半導体装置。請求項1に記載の半導体装置において、前記TEG要素の平面形状は、前記MRAM素子の平面形状と同一である半導体装置。請求項2に記載の半導体装置において、一組の前記第1テスト用パッド及び前記第2テスト用パッドの間に、複数の前記TEG要素が接続されている半導体装置。請求項3に記載の半導体装置において、複数の前記MRAM素子を有しており、前記複数のTEG要素は、前記複数のMRAM素子と同一のレイアウトを有している半導体装置。請求項3又は4に記載の半導体装置において、前記複数のTEG要素は接続用配線により前記第1テスト用パッド及び前記第2テスト用パッドに接続しており、前記接続用配線は、前記下層強誘電体層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、前記テスト用下層強誘電体層に接続している第1接続用配線層と、前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、前記テスト用上層強誘電体層に接続している第2接続用配線層と、前記トンネル絶縁膜と同一層に位置していて前記トンネル絶縁膜と同一材料により形成されている配線層間絶縁膜と、を有している半導体装置。請求項5に記載の半導体装置において、前記MRAM素子は、前記下層強誘電体層の下に、導電層を有しており、前記第1テスト用パッドは、前記導電層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、前記第2テスト用パッドは、前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、前記複数のテスト要素の外周長の和は、前記第2テスト用パッド及び前記接続用配線の外周長の和よりも大きい半導体装置。請求項5又は6に記載の半導体装置において、前記複数のTEG要素の少なくとも一部は、前記接続用配線により互いに直列に接続されている半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記TEG要素の平面積は、前記第1テスト用パッド及び前記第2テスト用パッドの平面積よりも小さい半導体装置。下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたMRAM素子、前記MRAM素子と同一層に形成されたTEG要素、並びに、前記TEG要素に接続している第1テスト用パッド及び第2テスト用パッドを形成する素子形成工程と、前記第1テスト用パッドに第1プローブ端子を接触させるとともに前記第2テスト用パッドに第2プローブ端子を接触させ、前記第1テスト用パッドと前記第2テスト用パッドの間の導通の有無を検査する検査工程と、を備え、前記TEG要素は、前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第1テスト用パッドに接続しているテスト用下層強誘電体層と、前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第2テスト用パッドに接続しているテスト用上層強誘電体層と、を有する半導体装置の製造方法。請求項9に記載の半導体装置の製造方法において、前記第2プローブ端子は、接触部の平面積がプローブ軸の断面積よりも大きい半導体装置の製造方法。請求項9又は10に記載の半導体装置の製造方法において、前記検査工程の後に、前記MRAM素子上に少なくとも一つの配線層を形成する工程を有する半導体装置の製造方法。請求項9~11のいずれか一項に記載の半導体装置の製造方法において、前記素子形成工程は、第1強誘電体層、絶縁膜、及び第2強誘電体層をこの順に積層する工程と、前記絶縁膜及び前記第2強誘電体層を選択的に除去することにより、前記MRAM素子、前記TEG要素、前記第1テスト用パッド、及び前記第2テスト用パッドを形成する工程と、を有し、前記検査工程において、前記第1テスト用パッドと前記第2テスト用パッドの間に導通があると判断された場合、前記検査工程の後に、前記除去を再度行う半導体装置の製造方法。請求項9~12のいずれか一項に記載の半導体装置の製造方法において、前記TEG要素の平面形状は、前記MRAM素子の平面形状と同一である半導体装置の製造方法。請求項13に記載の半導体装置の製造方法において、一組の前記第1テスト用パッド及び前記第2テスト用パッドの間に、複数の前記TEG要素が接続されている半導体装置の製造方法。請求項14に記載の半導体装置の製造方法において、複数の前記MRAM素子を有しており、前記複数のTEG要素は、前記複数のMRAM素子と同一のレイアウトを有している半導体装置の製造方法。請求項14又は15に記載の半導体装置の製造方法において、前記複数のTEG要素は接続用配線により前記第1テスト用パッド及び前記第2テスト用パッドに接続しており、前記接続用配線は、前記下層強誘電体層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、前記テスト用下層強誘電体層に接続している第1接続用配線層と、前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、前記テスト用上層強誘電体層に接続している第2接続用配線層と、前記トンネル絶縁膜と同一層に位置していて前記トンネル絶縁膜と同一材料により形成されている配線層間絶縁膜と、を有している半導体装置の製造方法。請求項16に記載の半導体装置において、前記第1テスト用パッドは、前記下層強誘電体層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、前記第2テスト用パッドは、前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、前記複数のテスト要素の外周長の和は、前記第1テスト用パッド、前記第2テスト用パッド、及び前記接続用配線の外周長の和よりも大きい半導体装置の製造方法。請求項16又は17に記載の半導体装置の製造方法において、前記複数のTEG要素の少なくとも一部は、前記接続用配線により互いに直列に接続されている半導体装置の製造方法。請求項9~18のいずれか一項に記載の半導体装置の製造方法において、前記TEG要素の平面積は、前記第1テスト用パッド及び前記第2テスト用パッドの平面積よりも小さい半導体装置の製造方法。本発明者が検討した結果、MRAMを構成する2つの強磁性体層が、トンネル絶縁膜の端部を介してショートする原因の一つに、以下の現象があることが分かった。MRAM素子を形成するためには、下側の強誘電体層、トンネル絶縁膜、及び上側の強誘電体層の積層構造をパターニングする必要がある。このパターニングの際、下側の強誘電体層からの副生成物がトンネル絶縁膜の側壁に付着し、この付着物がMRAMを構成する2つの強磁性体層をショートさせる。そして本発明者は、この問題を解決するためには、下側の強誘電体層、トンネル絶縁膜、及び上側の強誘電体層の積層構造をパターニングした後に、2つの強磁性体層がショートしているか否かを検査する技術を確立する必要がある、と考えた。本発明によれば、下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたMRAM素子と、前記MRAM素子と同一層に形成されたTEG要素と、前記TEG要素に接続している第1テスト用パッド及び第2テスト用パッドと、を備え、前記TEG要素は、前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第1テスト用パッドに接続しているテスト用下層強誘電体層と、前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第2テスト用パッドに接続しているテスト用上層強誘電体層と、を有する半導体装置が提供される。本発明によれば、下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたMRAM素子、前記MRAM素子と同一層に形成されたTEG要素、並びに、前記TEG要素に接続している第1テスト用パッド及び第2テスト用パッドを形成する素子形成工程と、前記第1テスト用パッドに第1プローブ端子を接触させるとともに前記第2テスト用パッドに第2プローブ端子を接触させ、前記第1テスト用パッドと前記第2テスト用パッドの間の導通の有無を検査する検査工程と、を備え、前記TEG要素は、前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第1テスト用パッドに接続しているテスト用下層強誘電体層と、前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第2テスト用パッドに接続しているテスト用上層強誘電体層と、を有する半導体装置の製造方法が提供される。本発明によれば、第1テスト用パッドと第2テスト用パッドの間の導通の有無を検査することにより、テスト用下層強誘電体層とテスト用上層強誘電体層がショートしているか否かを判断することができる。テスト用下層強誘電体層とテスト用上層強誘電体層がショートしている場合、MRAM素子の下層強誘電体層と上層強誘電体層もショートしている可能性が高い。従って、第1テスト用パッドと第2テスト用パッドの間の導通の有無を検査することにより、下層強誘電体層と上層強誘電体層がショートしているか否かを検査することができる。本発明によれば、下層強誘電体層と上層強誘電体層がショートしているか否かを検査することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、MRAM素子40及びTEG素子100を有している。TEG素子100は、TEG要素110図2に図示、第1テスト用パッド120図2に図示、及び第2テスト用パッド130図2に図示を備えている。MRAM素子40は、下層強誘電体層42、トンネル絶縁膜44、及び上層強誘電体層46をこの順に積層させた積層構造を有している。TEG要素110は、MRAM素子40と同一層に形成されている。第1テスト用パッド120及び第2テスト用パッド130は、TEG要素110に接続している。TEG要素110は、テスト用下層強誘電体層112、テスト用トンネル絶縁膜114、及びテスト用上層強誘電体層116を有している。テスト用下層強誘電体層112は、下層強誘電体層42と同一層に位置し、下層強誘電体層42と同一材料により形成されており、第1テスト用パッド120に接続している。テスト用トンネル絶縁膜114は、トンネル絶縁膜44と同一層に位置し、トンネル絶縁膜44と同一材料により形成されている。テスト用上層強誘電体層116は、上層強誘電体層46と同一層に位置し、上層強誘電体層46と同一材料により形成されており、第2テスト用パッド130に接続している。以下、詳細に説明する。この半導体装置は、基板10を用いて形成されている。基板10は、例えばシリコン基板などの半導体基板である。半導体装置はチップ領域12及びスクライブ領域14を有している。MRAM素子40はチップ領域12に形成されており、TEG素子100はスクライブ領域14に形成されている。チップ領域12の基板10には、トランジスタ30が形成されている。トランジスタ30が形成されている素子形成領域は、素子分離膜20によって他の領域から分離されている。トランジスタ30は、MRAM素子40への書き込み及び消去を制御しており、MRAM素子40の非磁性導電層41を介して下層強誘電体層42に接続している。本実施形態において、MRAM素子40は、例えば磁壁移動方式で書込及び消去を行う素子である。ただし、MRAM素子40は、スピン注入方式で書込及び消去を行う素子であってもよいし、磁気書込型の素子であってもよい。いずれのタイプのMRAM素子にも、下層強誘電体層42、トンネル絶縁膜44、及び上層強誘電体層46の積層構造が含まれているため、本実施形態に係る技術を適用することができる。トランジスタ30の上には、多層配線層200が形成されている。本図に示す例では、最下層の絶縁膜210にコンタクトが埋め込まれており、その上の絶縁膜220に埋め込まれた導体パターンを介して、MRAM素子40に接続している。MRAM素子40は、絶縁膜230及び絶縁膜240に埋め込まれている。下層強誘電体層42、トンネル絶縁膜44、及び上層強誘電体層46の積層体は、絶縁膜240に覆われている。そして絶縁膜240の上には、配線層250,260,270,280が形成されている。各配線層には、配線が形成されている。すなわちMRAM素子40及びTEG素子100の上には、回路を形成するためのローカル配線層の少なくとも一部の層、並びに電源ライン及びグラウンドラインを引き回すためのグローバル配線層が形成されている。なお、TEG素子100は、非磁性導電層102を有している。非磁性導電層102は、非磁性導電層41と同一層に位置しており、非磁性導電層41と同一材料により形成されている。またMRAM素子40とは異なり、トランジスタやダミートランジスタには接続していない。図2は、TEG素子100の構成を示す平面図である。図3は、図2のA-A ́断面図である。TEG素子100は、複数のTEG要素110、第1テスト用パッド120、第2テスト用パッド130、及び接続用配線140を有している。TEG要素110は、MRAM素子40の平面形状と同一の平面形状を有しており、テスト用下層強誘電体層112、テスト用トンネル絶縁膜114、及びテスト用上層強誘電体層116を積層した積層構造を有している。またTEG要素110は、非磁性導電層102を有している。非磁性導電層102は、非磁性導電層41と同一層に位置しており、非磁性導電層41と同一材料により形成されている。第1テスト用パッド120は、非磁性導電層102を有しているが、少なくともテスト用上層強誘電体層116は有していない。後述する測定原理上は、非磁性導電層102は、テスト用下層強誘電体層112及びテスト用トンネル絶縁膜114を有していても良い。ただし後述する製造プロセスを考慮すると、第1テスト用パッド120は、非磁性導電層102により形成されているのが好ましい。第2テスト用パッド130は、非磁性導電層102、テスト用下層強誘電体層112、テスト用トンネル絶縁膜114及びテスト用上層強誘電体層116を積層した積層構造を有している。そして第2テスト用パッド130とTEG要素110は、接続用配線140により接続されている。接続用配線140は、非磁性導電層102、テスト用下層強誘電体層112、テスト用トンネル絶縁膜114、及びテスト用上層強誘電体層116を積層した積層構造を有している。すなわちTEG要素110、第2テスト用パッド130、及び接続用配線140は、一体的に形成されており、テスト用上層強誘電体層116によって互いに導通している。ただしテスト用上層強誘電体層116とテスト用下層強誘電体層112は、テスト用トンネル絶縁膜114を介しているため、導通していない。また第1テスト用パッド120は、TEG要素110、第2テスト用パッド130、及び接続用配線140の非磁性導電層102と一体的に形成されている。また複数のTEG要素110の一部は、一組の第1テスト用パッド120と第2テスト用パッド130の間で直列に接続されている。これらTEG要素110は、接続用配線140により互いに接続されている。そして互いに直列に接続されている複数のTEG要素110からなるTEG要素群が、第1テスト用パッド120と第2テスト用パッド130の間で複数並列に接続されている。そして平面視で、TEG要素110は、隣のTEG要素郡を構成するTEG要素110に対して、互い違いに配置されている。すなわち複数のTEG要素110は平面視で千鳥状に配置されている。このTEG要素110のレイアウトは、後述するMRAM素子40のレイアウトと同一である。またMRAM素子40は微細化されている。このため、TEG要素110は、第1テスト用パッド120及び第2テスト用パッド130よりも平面積が小さくなっている。ただし、TEG素子100は複数のTEG要素110を有している。このため、TEG要素110の外周長の和L1は、第2テスト用パッド130及び接続用配線140の外周長の和L2以上になっている。なお、L1は、L2の1.5倍以上であるのが好ましい。図4は、MRAM素子40の平面レイアウトを示す図である。上記したように、MRAM素子40は、TEG要素110と同一の平面形状を有している。またMRAM素子40は、TEG要素110と同一の平面レイアウトを有しており、また具体的には、MRAM素子40は千鳥状に配置されている。図5は、図1に示した半導体装置の製造方法を示すフローチャートである。図6は、図5のステップS10を説明するための断面図である。図7は、図5のステップS20を説明するための断面図である。図8は、図5のステップS60を説明するための平面図である。まず、MRAM素子40及びTEG素子100まで形成するステップS10。詳細には、図6aに示すように、基板10に素子分離膜20及びトランジスタ30を形成する。次いで、素子分離膜20及びトランジスタ30上に、絶縁膜210、コンタクト、絶縁膜220、及び導電パターンを形成する。次いで、絶縁膜230、非磁性導電層41、及び非磁性導電層102を形成する。非磁性導電層41及び非磁性導電層102は同一の工程で形成されており、絶縁膜230に埋め込まれている。次いで、絶縁膜230上に、第1強誘電体層402、絶縁膜404、及び第2強誘電体層406を形成する。次いで、図6bに示すように、第2強誘電体層406上にマスクパターン図示せずを形成する。次いで、このマスクパターンをマスクとして、第1強誘電体層402、絶縁膜404、及び第2強誘電体層406を選択的に除去する。この除去工程には、例えばイオンを用いた物理的なスパッタリングにより行われる。これにより、MRAM素子40の下層強誘電体層42、トンネル絶縁膜44、及び上層強誘電体層46、並びにTEG素子100のテスト用下層強誘電体層112、テスト用トンネル絶縁膜114、及びテスト用上層強誘電体層116が同一工程で形成される。図5に戻る。次いで、TEG素子100の第1テスト用パッド120と第2テスト用パッド130の間が導通しているか否かを検査するステップS20。具体的には、図7に示すように、第1テスト用パッド120に第1プローブ端子310を接触させるとともに、第2テスト用パッド130に第2プローブ端子320を接触させる。そしてこれらの間のリーク電流を測定する。そしてリーク電流が基準値以上である場合、第1強誘電体層402を選択的に除去するときの副生成物がテスト用トンネル絶縁膜114の側壁に付着し、この付着物がテスト用下層強誘電体層112とテスト用上層強誘電体層116とをショートさせている、と判断する。ここで、第2プローブ端子320の接触部324の下面は平坦になっており、その平面積は、プローブ軸322の断面積よりも大きい。このため、第2プローブ端子320を第2テスト用パッド130に接触させたときに、第2プローブ端子320の接触部324が第2テスト用パッド130に突き刺さって第2テスト用パッド130のテスト用下層強誘電体層112と導通することを防止できる。図5に戻る。そして、テスト用下層強誘電体層112とテスト用上層強誘電体層116とがショートしていると判断するステップS30:Yesと、テスト用下層強誘電体層112の除去処理を再度行い、テスト用トンネル絶縁膜114の側壁の付着物を除去するステップS40。そして、再度、TEG素子100を用いた検査を行うステップS20。一方、テスト用下層強誘電体層112とテスト用上層強誘電体層116とがショートしていると判断するステップS30:Noと、多層配線層200の残りの層上層配線層を形成するステップS50。そして、所定の検査を経た後、ダイシングブレード50を用いてチップ領域12を相互に分離するステップS60。これにより、半導体チップが個片化される。具体的には、図8に示すように、ダイシングブレード50をスクライブ領域14に沿って移動させる。これにより、スクライブ領域14の一部が除去される。このとき、ダイシングブレード50がTEG素子100上を通る可能性もあるが、TEG素子100の少なくとも一部は個片化された後の半導体チップに残る。次に、本実施形態の作用及び効果について説明する。本実施形態によれば、TEG素子100の第1テスト用パッド120と第2テスト用パッド130の間の導通の有無を確認することにより、TEG要素110のテスト用下層強誘電体層112とテスト用上層強誘電体層116がショートしているか否かを判断することができる。テスト用下層強誘電体層112とテスト用上層強誘電体層116がショートしている場合、MRAM素子40の下層強誘電体層42と上層強誘電体層46もショートしている可能性が高い。従って、第1テスト用パッド120と第2テスト用パッド130の間の導通の有無を検査することにより、下層強誘電体層42と上層強誘電体層46がショートしているか否かを検査することができる。本実施形態では、MRAM素子40及びTEG素子100は、DRAMのメモリ素子と同様に、トランジスタ30のすぐ上の配線層を用いて形成されており、MRAM素子40及びTEG素子100の上に、回路を形成するためのローカル配線層、及び電源ラインを引き回すためのグローバル配線層が形成されている。このような場合、MRAM素子40は微細化され、下層強誘電体層42と上層強誘電体層46がショートする可能性が大きくなる。このため、TEG素子100を用いた検査の効果が大きくなる。また、本実施形態では、TEG要素110の平面形状は、MRAM素子40の平面形状と同一である。従って、TEG素子100を用いた検査の精度が高くなる。本実施形態のように、複数のTEG要素110の平面レイアウトがMRAM素子40のレイアウトと同一である場合、TEG素子100を用いた検査の精度が特に高くなる。なおこの場合、本実施形態のように、少なくとも一部のTEG要素110を互いに直列に接続して要素群を形成し、これら要素群を互いに並列に接続すると、接続用配線140の長さを短くすることができる。また、一組の第1テスト用パッド120と第2テスト用パッド130の間に、複数のTEG要素110が接続されている。このため、TEG要素110の外周長の和が大きくなる。このため、いずれかのMRAM素子40において下層強誘電体層42と上層強誘電体層46がショートしていた場合、テスト用下層強誘電体層112とテスト用上層強誘電体層116がショートする確率を高くすることができる。従って、TEG素子100を用いた検査の精度が高くなる。また本実施形態では、複数のTEG要素110を、接続用配線140を用いて第1テスト用パッド120及び第2テスト用パッド130に接続している。接続用配線140、第1テスト用パッド120、及び第2テスト用パッド130のうち、接続用配線140及び第2テスト用パッド130はTEG要素110と同一の積層構造を有している。このため、接続用配線140及び第2テスト用パッド130が存在することにより、TEG素子100を用いた検査の精度が低下する恐れがある。これに対して本実施形態では、TEG要素110の外周長の和L1を、第2テスト用パッド130及び接続用配線140の外周長の和L2以上にしている。このため、接続用配線140及び第2テスト用パッド130が存在していても、TEG素子100の検査精度が低下することを抑制できる。この効果は、L1がL2の1.5倍以上であるとき、特に大きくなる。また、第2プローブ端子320の接触部324の下面は平坦になっており、その平面積は、プローブ軸322の断面積よりも大きい。このため、第2プローブ端子320の接触部324が第2テスト用パッド130に突き刺さって第2テスト用パッド130のテスト用下層強誘電体層112と導通することを防止できる。第2の実施形態第2の実施形態に係る半導体装置の製造方法は、第2プローブ端子320のプローブ軸322が接触部324よりも剛性の低い材料により形成されている点を除いて、第1の実施形態に係る半導体装置の製造方法と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、第2プローブ端子320のプローブ軸322が接触部324よりも剛性の低い材料により形成されているため、第2プローブ端子320を第2テスト用パッド130に接触させたときに、第2プローブ端子320を構成しているテスト用トンネル絶縁膜114が破壊されてテスト用下層強誘電体層112とテスト用上層強誘電体層116がショートすることを抑制できる。第3の実施形態図9は、第3の実施形態に係る半導体装置の製造方法を示す断面図であり、第1の実施形態における図7に対応している。本実施形態に係る半導体装置の製造方法は、第1プローブ端子310が第2プローブ端子320と同様の構成を有している点を除いて、第1又は第2の実施形態と同様である。本実施形態によっても、第1の実施形態又は第2の実施形態と同様の効果を得ることができる。第4の実施形態図10は、第4の実施形態に係るTEG素子100の構成を示す平面図であり、第1の実施形態における図2に対応している。図11は、図10のA-A ́断面図である。本実施形態に係るTEG素子100は、互いに直列に接続しているTEG要素110からなる各要素群において、最も第1テスト用パッド120の近くに位置しているTEG要素110と第1テスト用パッド120とを接続する接続用配線140が、テスト用上層強誘電体層116、テスト用トンネル絶縁膜114、及びテスト用下層強誘電体層112を有していない点を除いて、第1の実施形態と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、接続用配線140のうちTEG要素110と同様の積層構造を有している部分を短くすることができるため、TEG素子100による検査の精度を高くすることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばTEG素子100の構成は、上記した実施形態に限定されない。"