"直流入力電圧の入力端子と、前記直流入力電圧を変換した直流出力電圧の出力端子との間に介挿されるインダクタと、前記インダクタに接続されるキャパシタと、前記直流入力電圧を前記インダクタに印加するか否かを切り替えるスイッチと、を有するDC-DC変換器を制御するDC-DC変換器制御装置において、前記直流出力電圧と基準電圧との差電圧信号を生成する減算器と、前記差電圧信号の正負の判定結果を示す判定信号を生成する比較器と、前記判定信号を所定の遅延時間分遅延させる遅延部と、を備え、前記スイッチは、前記遅延部で遅延させた前記判定信号に基づいてオン/オフ制御され、前記所定の遅延時間は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン/オフする周波数と、により決定されることを特徴とするDC-DC変換器制御装置。前記キャパシタまたは前記インダクタを流れる電流を検出する電流検出部を備え、前記比較器は、前記電流検出部で検出された電流に応じた信号に基づいて、前記判定信号を生成することを特徴とする請求項1に記載のDC-DC変換器制御装置。前記電流検出部は、前記インダクタを流れる電流を検出するものであり、前記電流検出部で検出した信号に含まれる直流信号成分を除去するハイパスフィルタを備え、前記比較器は、前記ハイパスフィルタを通過した信号に基づいて、前記判定信号を生成することを特徴とする請求項2に記載のDC-DC変換器制御装置。前記電流検出部は、一端側が前記出力端子に接続された前記キャパシタを流れる電流を検出するものであり、前記電流検出部は、前記直流出力電圧を微分することにより、前記キャパシタを流れる電流を検出することを特徴とする請求項2に記載のDC-DC変換器制御装置。前記遅延部は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン/オフする周波数と、を用いて、以下の1式により計算される前記所定の遅延時間td分、前記判定信号を遅延させることを特徴とする請求項1乃至4のいずれかに記載のDC-DC変換器制御装置。前記直流入力電圧と、前記基準電圧と、前記スイッチをオン/オフする周波数と、の組合せを入力パラメータとして、対応する前記所定の遅延時間を出力する遅延時間選択テーブルを備え、前記遅延部は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン/オフする周波数と、の組合せを入力パラメータとして、前記遅延時間選択テーブルから、対応する前記所定の遅延時間を選択して、該選択した遅延時間分、前記判定信号を遅延させることを特徴とする請求項1乃至5のいずれかに記載のDC-DC変換器制御装置。前記遅延部は、縦続接続された複数の第1遅延素子の遅延時間をクロック信号に同期させて調整するDLLDelayLockedLoop回路と、前記複数の第1遅延素子の遅延時間に同期して遅延時間が調整される、縦続接続された複数の第2遅延素子を有する遅延回路と、前記複数の第2遅延素子のそれぞれを前記遅延回路の遅延時間決定のために用いるか否かを切り替える切替回路と、前記直流入力電圧および前記基準電圧に基づいて、前記遅延回路の遅延時間を設定する遅延時間生成部と、前記遅延時間生成部で生成された遅延時間に基づいて、前記切替回路を切替制御するための切替制御信号を生成する切替制御部と、を有することを特徴とする請求項1乃至6のいずれかに記載のDC-DC変換器制御装置。前記直流出力電圧は、前記直流入力電圧よりも低い電圧レベルであることを特徴とする請求項1乃至7のいずれかに記載のDC-DC変換器制御装置。直流入力電圧を直流出力電圧に変換する直流電圧変換部を備え、前記直流電圧変換部は、前記直流入力電圧の入力端子と前記直流出力電圧の出力端子との間に介挿されるインダクタと、前記インダクタに接続されるキャパシタと、前記直流入力電圧を前記インダクタに印加するか否かを切り替えるスイッチと、を有するDC-DC変換器において、前記直流出力電圧と基準電圧との差電圧信号を生成する減算器と、前記差電圧信号の正負の判定結果を示す判定信号を生成する比較器と、前記判定信号を所定の遅延時間分遅延させる遅延部と、を備え、前記スイッチは、前記遅延部で遅延させた前記判定信号に基づいてオン/オフ制御され、前記所定の遅延時間は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン/オフする周波数と、により決定されることを特徴とするDC-DC変換器。本発明の実施形態は、インダクタンス値が未知であっても、高速かつ安定にスイッチをオン/オフ制御可能なDC-DC変換器制御装置およびDC-DC変換器を提供するものである。本実施形態の一態様は、直流入力電圧の入力端子と、前記直流入力電圧を変換した直流出力電圧の出力端子との間に介挿されるインダクタと、前記インダクタに接続されるキャパシタと、前記直流入力電圧を前記インダクタに印加するか否かを切り替えるスイッチと、を有するDC-DC変換器を制御するDC-DC変換器制御装置に関する。この制御装置は、前記直流出力電圧と基準電圧との差電圧信号を生成する減算器と、前記差電圧信号の正負の判定結果を示す判定信号を生成する比較器と、前記判定信号を所定の遅延時間分遅延させる遅延部と、を備える。前記スイッチは、前記遅延部で遅延させた前記判定信号に基づいてオン/オフ制御される。前記所定の遅延時間は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン/オフする周波数と、により決定される。以下、図面を参照しながら、本発明の実施形態を説明する。第1の実施形態図1は第1の実施形態によるDC-DC変換器1の概略的な回路図である。図1のDC-DC変換器1は、直流入力電圧Vinを直流出力電圧Voutに降圧するパワー段2直流電圧変換部と、パワー段2を制御する制御回路3とを備えている。パワー段2は、ハイサイドスイッチSWHと、ローサイドスイッチSWLと、インダクタLと、平滑容量Cと、この平滑容量Cの寄生抵抗ESRとを有する。制御回路3は、DC-DC変換器制御装置に対応する。パワー段2の入力端子INには電圧源10が接続され、パワー段2の出力端子OUTには負荷4が接続されている。ハイサイドスイッチSWHとインダクタLは、電圧源10と負荷4との間に直列接続されている。パワー段2の出力端子OUTと接地端子との間には、平滑容量Cと寄生抵抗ESRが直列接続されている。ローサイドスイッチSWLの一端はハイサイドスイッチSWHとインダクタLとの接続経路に接続され、ローサイドスイッチSWLの他端は接地端子に接続されている。制御回路3は、直流出力電圧Voutと基準電圧Vrefとの差電圧を生成する減算器5と、差電圧の正負を判定して判定信号を出力する比較器6と、判定信号を所定の遅延時間分遅延させる遅延部7と、遅延部7で遅延させた判定信号を反転させるインバータ8とを有する。インバータ8から出力されるスイッチ制御信号は、ハイサイドスイッチSWHとローサイドスイッチSWLのオン/オフの切替に用いられる。ハイサイドスイッチSWHとローサイドスイッチSWLは交互にオン/オフする。遅延部7の遅延時間は、後述するように、直流入力電圧Vinと、基準電圧Vrefと、ハイサイドスイッチSWHおよびローサイドスイッチSWLをオン/オフする周波数スイッチング周波数とによって決定される。仮に、基準電圧Vrefが直流出力電圧Voutより高い場合、減算器5から出力される差電圧は負になり、比較器6から出力される判定信号は、負を示すハイレベルになる。これにより、ハイサイドスイッチSWHがオン閉路して、ローサイドスイッチSWLがオフ開路し、直流出力電圧Voutを増大させるような制御が行われる。逆に、基準電圧Vrefよりも直流出力電圧Voutが高い場合、減算器5から出力される差電圧は正になり、比較器6から出力される判定信号は正を示すローレベルになり、ハイサイドスイッチSWHはオフして、ローサイドスイッチSWLがオンし、直流出力電圧Voutを減少させるような制御が行われる。ここで、負荷4に供給される電流Iloadが略一定、すなわち電流Iloadがリップル分のある直流成分のみであると仮定する。このとき、キャパシタ電流Icは、インダクタL電流ILのリップル分に等しい。また、平滑容量Cには寄生抵抗ESRが存在し、その抵抗値をESRとする。平滑容量Cとして電解コンデンサを用いる場合は、スイッチング周波数fswにおいて、平滑容量Cのインピーダンスは寄生抵抗ESRによるものが支配的であることが多い。すなわち、以下の2式が成り立つ。このとき、直流出力電圧Voutのリップル分は、インダクタ電流ILと寄生抵抗ESRから計算することができる。図2は直流出力電圧Voutのリップル分の電圧波形を示す図である。図2の横軸は時間、縦軸は電圧を表している。直流出力電圧Voutのリップル分は、スイッチング周波数fswに応じた周期を持っており、1周期は図示のように、4つの区間a,b,c,dに分けられる。区間aは、Vout<Vrefであり、比較器6から出力される判定信号はハイレベルで、ハイサイドスイッチSWHはオンし、ローサイドスイッチSWLはオフする。この区間では、直流出力電圧Voutは線形に増加する。Vout=Vrefになった時点で、比較器6から出力される判定信号はハイレベルからローレベルに変化するが、比較器6から出力される判定信号と、インバータ8から出力されるスイッチ制御信号との間には、遅延部7による遅延時間分のずれがあるため、区間bはハイサイドスイッチSWHがオンで、ローサイドスイッチSWLがオフの状態が継続する。区間aから区間bに切り替わってから遅延時間tdが経過した後に、ハイサイドスイッチSWHはオフで、ローサイドスイッチSWLはオンになり、区間cに入る。区間cでは直流出力電圧Voutは線形に減少する。その後、再びVout=Vrefになると、比較器6から出力される判定信号はハイレベルになるが、遅延部7による遅延時間分のずれがあるため、ハイサイドスイッチSWHはオフで、ローサイドスイッチSWLはオンの状態を継続し、直流出力電圧Voutは低下し続ける。これが区間dであり、時間tdの間、継続する。直流出力電圧Voutの最大値と基準電圧Vrefとの差電圧をV1、基準電圧Vrefと直流出力電圧Voutの最小値との差電圧をV2、区間aの長さをt1、区間cの長さをt2とすると、以下の3~6式が成り立つ。これら3~6式より、t1とt2を求めると、以下の7式と8式が得られる。図2に示すように、1周期はt1tdt2tdであることから、スイッチング周波数fswは、以下の9式で表される。9式より、直流入力電圧Vinと直流出力電圧Voutがわかれば、所望のスイッチング周波数fswにするための遅延時間tdを一意に決定できることがわかる。また、DC-DC変換器1では、直流出力電圧Voutが基準電圧Vrefに一致するように制御されるため、上記9式のVoutの代わりにVrefを用いてもよい。図1は、9式のVoutをVrefに置き換えた式を実現する回路である。図1の制御回路3内の遅延部7には、入力信号として、比較器6からVin-Vrefに応じた判定信号と、直流入力信号Vinと、基準電圧Vrefとが入力される。また、場合によっては、スイッチング周波数fswも遅延部7に入力される場合がある。このスイッチング周波数fswは、外部から入力せずに、所望値を予め遅延部7に設定しておいてもよい。遅延部7は、これらの入力信号に基づいて、上述した9式に基づいて、遅延時間tdを取得して、比較器6からの判定信号をその遅延時間td分だけ遅延させて出力する。この遅延部7を設けることで、図2の区間bと区間dにおいて、ハイサイドスイッチSWHとローサイドスイッチSWLが切り替わるタイミングを遅延時間tdだけずらすことができ、直流出力電圧Voutに、図2のようなリップル分を重畳できる。図1の遅延部7に外部から所望のスイッチング周波数fswを入力する場合、遅延部7は、外部から設定したスイッチング周波数fswと、直流入力電圧Vinと、直流出力電圧Voutあるいは基準電圧Vrefとをパラメータとして、上述した9式により、遅延時間tdを求める。あるいは、後述するように、スイッチング周波数fswと、直流入力電圧Vinと、直流出力電圧Voutを入力パラメータとして、対応する遅延時間tdを取得可能なテーブルを予め用意しておき、入力パラメータが与えられると、このテーブルを検索して、対応する遅延時間tdを取得するようにしてもよい。このように、第1の実施形態では、直流出力電圧Voutと基準電圧Vrefとの差電圧に応じた正負の判定信号を所定の遅延時間td分だけ遅延させたスイッチング制御信号により、ハイサイドスイッチSWHとローサイドスイッチSWLを交互にオン/オフするため、インダクタLのインダクタンス値Lが未知であっても、遅延時間tdにより、スイッチング周波数fswを高速かつ精度よく制御することができる。第2の実施形態第2の実施形態は、平滑容量Cの寄生抵抗ESRが小さい場合を念頭に置いたものである。図3は第2の実施形態によるDC-DC変換器1の概略的な回路図である。図3では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。平滑容量Cとして、セラミックキャパシタ等の寄生抵抗ESRが小さいキャパシタを用いる場合、上述した2式は成り立たないことが多く、出力電圧を観測しただけでは、図2に示すようなリップル波形は観察されない。このため、図3のDC-DC変換器1は、平滑容量Cを流れるキャパシタ電流を検出するキャパシタ電流検出部11と、減算器5から出力された差電圧に利得を乗算する増幅器12と、増幅器12の出力信号とキャパシタ電流検出部11の出力信号とを加算する加算器13と、を備えている。加算器13で加算された信号Sは、以下の10式で表される。S=αVout-VrefIc...10この10式において、αVout-Vref<<Icとなるように利得を設定すれば、比較器6の入力信号の波形は図2と相似であることから、図2の区間a,b,c,dにて求めた上記9式がそのまま成立する。すなわち、第2の実施形態においても、第1の実施形態と同様に、所望のスイッチング周波数fswを遅延時間tdで決定できる。上述した10式において、キャパシタ電流Icは、αVout-Vrefよりも位相が90°早く、αVout-Vrefの成分は遅延時間を大きくする方向に作用する。したがって、αVout-Vrefの成分が大きいと、遅延時間が大きくなってしまい、スイッチング周波数fswが下がってしまう。したがって、αVout-Vref<<Icの関係を満たすことが重要である。この関係が満たされれば、上述した9式が適用され、遅延時間tdを調整することで、所望のスイッチング周波数fswに設定可能となる。このように、第2の実施形態では、平滑容量Cとして寄生抵抗ESRが小さいキャパシタを用いた場合に、平滑容量Cを流れる電流を測定するとともに、減算器5から出力された差電圧の利得を調整することにより、第1の実施形態と同様に、所望のスイッチング周波数fswを遅延時間tdにより高速かつ高精度に設定できる。第3の実施形態第3の実施形態は、第2の実施形態と異なり、インダクタ電流を測定するものである。図4は第3の実施形態によるDC-DC変換器1の概略的な回路図である。図4では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。負荷電流が一定であるとすると、インダクタLを流れるインダクタ電流のリップル分がキャパシタ電流に等しい。インダクタ電流には、直流成分が含まれているため、インダクタ電流から直流成分を除去することで、キャパシタ電流と同様の電流波形を抽出できる。そこで、図4は、インダクタ電流を検出するインダクタ電流検出部14と、検出されたインダクタ電流から直流成分を除去するハイパスフィルタHPF15と、を備えている。この他、図4のDC-DC変換器は、図3と同様に、減算器5から出力された差電圧に利得を乗算する増幅器12と、増幅器12の出力信号とハイパスフィルタ15の出力信号とを加算する加算器13と、を備えている。加算器13は、ハイパスフィルタ15を通過したインダクタ電流のリップル分の信号と、増幅器12で利得調整した差電圧αVeとを加算する。加算器13で加算された信号Sは、上述した10式と同様の式で表され、ハイパスフィルタ15を通過したインダクタ電流のリップル分の信号が、増幅器12で利得調整した差電圧αVeよりも非常に大きくなるように利得αを設定することで、第1の実施形態と同様に、所望のスイッチング周波数fswを遅延時間tdで設定可能となる。なお、インダクタ電流検出部14として、トランスを用いる場合は直流成分が含まれなくなるため、ハイパスフィルタ15は不要となる。このように、ハイパスフィルタ15は必ずしも必須ではない。このように、第3の実施形態では、インダクタ電流の検出結果を遅延部7で遅延させてスイッチング制御信号を生成するため、第2の実施形態と同様に、所望のスイッチング周波数fswを遅延時間tdにより高速かつ高精度に設定できる。第4の実施形態第4の実施形態は、上述した第2の実施形態の具体例である。図5は第4の実施形態によるDC-DC変換器1の回路図である。図5の回路は図3に示した各構成部分の内部構成をより詳細に示している。図5において、キャパシタ電流検出部11は、キャパシタC1と、抵抗R1と、オペアンプOP1とを含む微分器である。キャパシタC1は、DC-DC変換器1の出力端子OUTとオペアンプOP1の仮想接地点との間に接続されている。キャパシタC1の容量は平滑容量Cの1/Nであり、平滑容量Cを流れる電流Icの1/NがキャパシタC1に流れる。この電流Ic/Nが抵抗R1に流れ込むことから、キャパシタ電流検出部11の出力電圧Vcs1は、以下の11式で表される。Vcs1=Vref-R1Ic/N...11上記11式は、直流出力電圧Vout=Vrefとしている。この11式からわかるように、キャパシタ電流検出部11の出力電圧Vcs1は、平滑容量Cを流れる電流Icに依存する。図5において、減算器5および増幅器12は、抵抗値αR2を有する抵抗21と、抵抗値R2を有する抵抗22と、オペアンプOP2とを含む反転増幅器である。抵抗22は、DC-DC変換器1の出力端子OUTとオペアンプOP2の反転入力端子との間に介挿され、抵抗21は、オペアンプOP2の反転入力端子とオペアンプOP2の出力端子との間に介挿されている。オペアンプOP2の正転入力端子には基準電圧Vrefが入力されている。オペアンプOP2の出力電圧Vg1は、以下の12式で表される。Vg1=Vref-αVout-Vref...12加算器13は、抵抗23~25と、オペアンプOP3とを有する。抵抗23は、オペアンプOP3の反転入力端子とオペアンプOP1の出力端子との間に介挿されている。抵抗24は、オペアンプOP3の反転入力端子とオペアンプOP2の出力端子との間に介挿されている。抵抗25は、オペアンプOP3の非反転入力端子とオペアンプOP3の出力端子との間に介挿されている。加算器13の出力電圧Sは、以下の13式で表される。S=VrefαVout-VrefIc...13比較器6は、加算器13の出力電圧Sと基準電圧Vrefとを比較して、判定信号を出力する。上述したように、αVout-Vref<<Icであれば、判定信号はIcに依存することになる。このように、第4の実施形態による図5の回路によれば、比較的簡易な回路で、第2の実施形態と同様の効果が得られる。第5の実施形態第5の実施形態は、上述した第1~第4の実施形態に適用可能な遅延部7の具体例である。図6は第5の実施形態による遅延部7の概略構成を示すブロック図である。図6の遅延部7は、DC-DC変換器1の直流入力電圧Vinをデジタル値に変換する第1A/D変換器ADC131と、基準電圧Vrefをデジタル値に変換する第2A/D変換器ADC232と、遅延時間生成部33と、制御電圧生成部34と、複数の遅延素子DS1が縦続接続された遅延素子群36とを有する。遅延時間生成部33は、直流入力電圧Vinおよび基準電圧Vrefとを入力パラメータとして、対応する遅延時間tdを出力する。場合によっては、遅延時間生成部33は、直流入力電圧Vinおよび基準電圧Vrefに加えて、希望するスイッチング周波数fswを入力パラメータとして、対応する遅延時間tdを出力してもよい。制御電圧生成部34は、遅延時間tdに基づいて、遅延素子群36を構成する各遅延素子DS1の遅延時間を制御するための制御電圧Vcontを生成する。所望のスイッチング周波数fswを得るために設定すべき遅延時間tdは、上述した9式で、Vout=Vrefとすると、以下の10式で表される。遅延時間生成部33は、直流入力電圧Vinおよび基準電圧Vrefとを入力パラメータとして、所望のスイッチング周波数fswを得るための遅延時間tdを上述した10式に基づいて生成する。遅延時間生成部33は、新たな入力パラメータが与えられるたびに10式の計算を行って遅延時間tdを生成してもよいが、処理の効率化のためには、複数種類の入力パラメータと、対応する遅延時間tdとの関係を示すテーブルを予め用意しておく方が処理の迅速化と消費電力の低減のために望ましい。また、スイッチング周波数fswも入力パラメータとして外部から与えてもよい。この場合、直流入力電圧Vin、基準電圧Vrefおよびスイッチング周波数fswの3つを入力パラメータとして、対応する遅延時間tdを取得するためのテーブルを予め用意しておけばよい。遅延時間生成部33で生成された遅延時間tdはデジタル値であるため、制御電圧生成部34は、遅延時間tdをアナログの制御電圧Vcontに変換して、各遅延素子DS1のバイアス電圧を制御する。制御電圧生成部34は、遅延時間tdに応じた制御電圧Vcontを迅速に取得できるよう、遅延時間tdを入力パラメータとして制御電圧Vcontを取得するためにテーブルを予め用意しておくのが望ましい。図7は遅延素子DS1の詳細構成の一例を示す回路図である。図7の遅延素子DS1は、電源電圧Vddと接地電圧との間に縦続接続された3つのトランジスタM1,M2,M3を有する。トランジスタM1,M2はインバータ8を構成し、トランジスタM3により、出力信号の立ち下がり時の時定数を調整する。このとき、トランジスタM3は線形領域で動作し、ゲート電圧に印加された電圧Vcontにより等価出力抵抗が変化する可変抵抗素子として機能する。このように、第5の実施形態では、外部から与えられた直流入力電圧Vinと基準電圧Vrefを入力パラメータとして、所望のスイッチング周波数fswを得るための遅延時間tdを遅延時間生成部33にて生成して、その遅延時間tdに基づいて遅延素子DS1の遅延時間を調整するため、所望のスイッチング周波数fswに精度よく合わせ込むことができる。第6の実施形態第6の実施形態は、上述した第1~第4の実施形態に適用可能な遅延部7の他の具体例であり、遅延部7における遅延時間を第5の実施形態よりも正確に制御することを目的としたものである。図8は第6の実施形態による遅延部7の概略的な回路図である。図8の遅延部7は、DLLDelayLockLoop回路41と、DC-DC変換器1の直流入力電圧Vinをデジタル値に変換する第1A/D変換器31と、基準電圧Vrefをデジタル値に変換する第2A/D変換器32と、遅延時間生成部33と、温度計コード生成部42と、複数の遅延素子DS1[0:n-1]が縦続接続された遅延素子群44とを有する。複数の遅延素子群44を構成する各遅延素子DS1には、バイパス経路が設けられており、かつバイパス経路と遅延素子DS1の遅延経路のいずれかを選択するスイッチSWB[0:n-1]が設けられている。また、各遅延素子DS1の段間にはスイッチSW[0:n-1]が接続されている。これらスイッチSWB,SWの選択は、温度計コード生成部42により行われる。DLL回路41は、外部から入力されるクロック信号CKの1周期と、DLL回路41内の複数の遅延素子43の伝搬遅延時間の総計時間とが等しくなるように、各遅延素子43に与える制御電圧Vcontを制御する。温度計コード生成部42は、遅延時間生成部33で生成されたデジタル値からなる遅延時間tdを、nビットの温度計コードD[n1...0]に変換する。温度計コードの各ビットは、遅延素子群44の内部のそれぞれ別個の遅延素子DS1を制御するためのものである。例えば、iビット目の温度計コードD[i]が1であれば、対応するi番目の遅延素子DS1のスイッチSW[i]がオンして、SWB[i]がオフする。これにより、温度計コードの各ビット値により、各遅延素子DS1を通過させるか否かを各遅延素子DS1ごとに設定できる。遅延素子群44の内部の各遅延素子DS1の遅延時間は、DLL回路41により、クロック信号CKの精度と同程度に制御され、かつ、各遅延素子DS1で遅延させるか否かを各遅延素子DS1ごとに制御できるため、遅延時間の設定をより細かく、かつより高精度に設定できる。第7の実施形態第6の実施形態は、所望のスイッチング周波数fswを予め遅延時間生成部33に設定しておく例を示したが、以下に説明する第7の実施形態は、外部から任意のスイッチング周波数fswを設定できるようにしたものである。図9は第7の実施形態による遅延部7の概略的な回路図である。図9では、図8と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図9の遅延部7は、図8の遅延部7の構成に加えて、外部からネットワークを介してデジタル値からなる基準電圧Vrefとスイッチング周波数fswを設定するための通信インタフェース部45を有する。すなわち、図9では、所望の基準電圧Vrefとスイッチング周波数fswをデジタル通信によって受信する。これにより、第7の実施形態によれば、負荷4の大きさに応じて、スイッチング周波数fswを動的に調整可能となり、直流出力電圧Voutのリップルと変換効率のトレードオフの両立を図ることができる。上述した第1~第7の実施形態では、直流入力電圧Vinを降圧して直流出力電圧Voutを生成する降圧型のDC-DC変換器1を説明したが、本発明は昇圧型のDC-DC変換器1にも適用可能である。また、各実施形態では、ハイサイドスイッチSWHとローサイドスイッチSWLを交互にオン/オフする例を説明したが、必ずしも交互にオン/オフさせる必要はなく、両スイッチともオフになる期間を設けてもよい。また、一つのスイッチのみ設けてもよい。上述した各実施形態において、パワー段2と制御回路3を統合して一つの半導体チップで構成してもよいし、例えば制御回路3を半導体チップで構成して、パワー段2のスイッチSWH,SHL、インダクタL、および平滑容量Cの少なくとも一部を外付け部品として半導体チップに接続してもよい。本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。"