薄膜トランジスタを備えた半導体装置の製造方法であって、A1基板上に前記薄膜トランジスタのゲート電極を形成する工程と、B1前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、C1前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、D1前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、E1前記保護層に第1及び第2のコンタクトホールを形成する工程と、F1前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記ソース電極は、前記第1のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第2のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成される、半導体装置の製造方法。前記保護層を形成する工程D1は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項1に記載の半導体装置の製造方法。前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項2に記載の半導体装置の製造方法。前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項3に記載の半導体装置の製造方法。前記焼成工程における焼成温度が200~450°Cである、請求項4に記載の半導体装置の製造方法。さらに、前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成する工程と、前記層間絶縁層に第3のコンタクトホールを形成する工程と、前記層間絶縁層の上に、前記第3のコンタクトホールを介して前記ドレイン電極と接続するように透明電極を形成する工程と、を含む、請求項1から5のいずれかに記載の半導体装置の製造方法。さらに、前記ソース電極及び前記ドレイン電極を覆うように第2保護層を形成する工程と、前記第2保護層の上に前記層間絶縁層を形成する工程と、前記第2保護層および前記層間絶縁層に第3のコンタクトホールを形成する工程と、前記層間絶縁層の上に、前記第3のコンタクトホールを介して前記ドレイン電極と接続するように、透明電極を形成する工程と、を含む、請求項1から5のいずれかに記載の半導体装置の製造方法。前記工程F1の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第1および第2のコンタクトホールの中に第2透明電極を形成する工程を含み、前記ソース電極および前記ドレイン電極が、それぞれ前記第1および第2のコンタクトホールの中の前記第2透明電極を介して前記酸化物半導体層と電気的に接続している、請求項6または7に記載の半導体装置の製造方法。さらに、前記ドレイン電極と直接接するように透明電極を形成する工程を含む、請求項1から5のいずれかに記載の半導体装置の製造方法。前記工程F1の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第1および第2のコンタクトホールの中に透明電極を形成する工程を含み、前記ソース電極および前記ドレイン電極が、それぞれ前記第1および第2のコンタクトホールの中の前記透明電極を介して前記酸化物半導体層と電気的に接続している、請求項1から5のいずれかに記載の半導体装置の製造方法。薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むCs部と、上層配線および下層配線との接続部を含む端子部とを備えた表示装置の製造方法であって、A2基板上に前記薄膜トランジスタのゲート電極、ゲート絶縁層、および酸化物半導体層と、前記Cs部の前記補助容量と、前記端子部の前記下層配線とを形成する工程と、B2前記酸化物半導体層、前記補助容量、および前記下層配線を覆うように、スピンオングラス法によって保護層を形成する工程と、C2前記保護層の上に、前記薄膜トランジスタのソース電極及びドレイン電極、ならびに前記端子部の前記上層配線を形成する工程と、D2前記トランジスタ部における前記保護層に第1および第2のコンタクトホールを形成し、前記補助容量の上の前記保護層に第3のコンタクトホールを形成し、前記端子部の前記下層配線の少なくとも一部の上の前記保護層を除去する工程と、E2前記第1、第2、第3のコンタクトホールの上、および前記端子部の中に透明電極を形成する工程と、を含み、前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Cs部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続される、表示装置の製造方法。前記保護層を形成する工程B2は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項11に記載の表示装置の製造方法。前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項12に記載の表示装置の製造方法。前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項13に記載の表示装置の製造方法。前記焼成工程における焼成温度が200~450°Cである、請求項14に記載の表示装置の製造方法。前記工程C2とD2との間に、前記ソース電極、前記ドレイン電極、および前記上層配線を覆うように層間絶縁層を形成する工程と、前記層間絶縁層の上に第2の保護層を形成する工程と、前記第2の保護層に複数のコンタクトホールを形成する工程と、を含み、前記工程D2では、前記複数のコンタクトホールの下の前記層間絶縁層および前記保護層が除去されて、前記第1、第2、および第3のコンタクトホールが形成される、請求項11から15のいずれかに記載の表示装置の製造方法。前記工程E2において、前記透明電極が、前記薄膜トランジスタの前記ソース電極および前記ドレイン電極と、前記補助容量の前記対向電極と、前記端子部の前記下層配線および前記上層配線とに、直接接するように形成される、請求項11から15のいずれかに記載の表示装置の製造方法。前記工程C2が、前記工程D2およびE2の後に実施されて、前記ソース電極、前記ドレイン電極、および前記端子部の前記上層配線が、前記透明電極の上に形成される、請求項11から15のいずれかに記載の表示装置の製造方法。薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上にスピンオングラス法によって形成された保護層と、前記保護層の上に配置された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記保護層には、第1のコンタクトホール及び第2のコンタクトホールが形成されており、前記第1のコンタクトホールを介して前記ソース電極が前記酸化物半導体層に電気的に接続され、前記第2のコンタクトホールを介して前記ドレイン電極が前記酸化物半導体層に電気的に接続されている、半導体装置。前記保護層は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布し、塗布した前記スピンオングラス材料を焼成して得られた層である、請求項19に記載の半導体装置。前記保護層は、前記スピンオングラス材料が脱水重合反応して得られた酸化シリコン膜である、請求項20に記載の半導体装置。前記保護層は、200~450°Cの焼成温度で焼成されて得られた層である、請求項21に記載の半導体装置。請求項19から22のいずれかに記載の半導体装置を含む表示装置。前記薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むCs部と、上層配線および下層配線との接続部を含む端子部とを備え、前記補助容量の上の前記保護層には第3のコンタクトホールが形成されており、前記第1、第2、第3のコンタクトホールの上、および前記端子部の中に透明電極が形成されており、前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Cs部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続されている、請求項23に記載の表示装置。しかしながら、酸化物半導体TFTでは、TFTの製造プロセス中、例えば熱処理工程等において、酸素欠陥によってキャリア電子が生じ、抵抗が低くなるおそれがある。また、ソースドレイン電極のエッチング工程やその上部の絶縁層の形成工程において、下方にある酸化物半導体膜が、還元作用等のダメージを受けるという問題がある。近年、酸化物半導体の材料としてIGZOInGaZnOXが脚光を浴びている。本願発明者が検討した結果、IGZO等の酸化物半導体に用いる場合、酸化物半導体層の上にソースドレイン電極となる金属層を積層する場合に、プラズマCVD処理等によりチャネル層がダメージを受け、TFTの特性が劣化することがわかった。また、金属層の整形時におけるフォトリソグラフィ処理によるダメージによって、また、チャネル層上部の絶縁層等のアニール処理時のダメージによっても、TFTの組成変化、TFTの特性劣化が生じることがわかった。TFTの特性劣化は、ダメージによってチャネル層に酸素欠損過多が発生し、リーク電流が増加することなどが原因と考えられる。それにより、TFTのオン-オフ電流比が所定の値から外れて所望の特性が得られなくなると考えられる。特許文献2の半導体装置では、TFTを保護するために2層の絶縁層を形成することが記載されている。しかし、この絶縁層はソースドレイン電極の上に形成されているため、ソースドレイン電極形成時のドライエッチング処理によりチャネル部が受けるダメージ、ウェットエッチング処理によりチャネル部に残渣が残ることから生じるダメージ等を、この絶縁層によって防止することはできない。特許文献3の半導体装置の製造工程では、ゲート絶縁層の上にソースドレイン電極を形成した後、チャネル層が形成され、その後、チャネル層を酸化させるために、チャネル層の上にのみSAM層が形成される。SAM層が形成されたチャネル層およびソースドレイン電極の上には、活性層が形成される。しかし、この文献には、チャネル層形成後に、上述したようなダメージからチャネル層を保護するための特別な手法は記載されていない。特許文献4のスタガ型の半導体装置では、プラスチック基板の上にソース電極及びドレイン電極が形成されており、ソース電極及びドレイン電極の間にチャネル層が形成されている。チャネル層の上には、ゲート絶縁膜、ゲート電極がこの順に形成され、さらに、TFTを覆うように保護膜が形成されている。この保護膜は、チャネル層の上にゲート絶縁層及びゲート電極を形成した後に成膜される。この保護膜は、ゲート絶縁層及びゲート電極の形成時にチャネル層が受けるダメージを低減させるものではない。本発明は、上記に鑑みてなされたものであり、酸化物半導体TFTの製造時に発生するチャネル層へのダメージを低減して、TFT特性の優れた半導体装置を製造効率よく製造することを目的とする。また本発明は、そのような半導体装置をTFT基板として備えた表示装置を、高性能かつ製造効率よく製造することを目的とする。本発明による半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、A1基板上に前記薄膜トランジスタのゲート電極を形成する工程と、B1前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、C1前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、D1前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、E1前記保護層に第1及び第2のコンタクトホールを形成する工程と、F1前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記ソース電極は、前記第1のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第2のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成される。ある実施形態では、前記保護層を形成する工程D1は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む。ある実施形態では、前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる。ある実施形態では、前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む。ある実施形態では、前記焼成工程における焼成温度が200~450°Cである。ある実施形態は、さらに、前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成する工程と、前記層間絶縁層に第3のコンタクトホールを形成する工程と、前記層間絶縁層の上に、前記第3のコンタクトホールを介して前記ドレイン電極と接続するように透明電極を形成する工程と、を含む。ある実施形態は、さらに、前記ソース電極及び前記ドレイン電極を覆うように第2保護層を形成する工程と、前記第2保護層の上に前記層間絶縁層を形成する工程と、前記第2保護層および前記層間絶縁層に第3のコンタクトホールを形成する工程と、前記層間絶縁層の上に、前記第3のコンタクトホールを介して前記ドレイン電極と接続するように、透明電極を形成する工程と、を含む。ある実施形態は、前記工程F1の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第1および第2のコンタクトホールの中に第2透明電極を形成する工程を含み、前記ソース電極および前記ドレイン電極が、それぞれ前記第1および第2のコンタクトホールの中の前記第2透明電極を介して前記酸化物半導体層と電気的に接続している。ある実施形態は、さらに、前記ドレイン電極と直接接するように透明電極を形成する工程を含む。ある実施形態は、前記工程F1の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第1および第2のコンタクトホールの中に透明電極を形成する工程を含み、前記ソース電極および前記ドレイン電極が、それぞれ前記第1および第2のコンタクトホールの中の前記透明電極を介して前記酸化物半導体層と電気的に接続している。本発明による表示装置の製造方法は、薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むCs部と、上層配線および下層配線との接続部を含む端子部とを備えた表示装置の製造方法であって、A2基板上に前記薄膜トランジスタのゲート電極、ゲート絶縁層、および酸化物半導体層と、前記Cs部の前記補助容量と、前記端子部の前記下層配線とを形成する工程と、B2前記酸化物半導体層、前記補助容量、および前記下層配線を覆うように、スピンオングラス法によって保護層を形成する工程と、C2前記保護層の上に、前記薄膜トランジスタのソース電極及びドレイン電極、ならびに前記端子部の前記上層配線を形成する工程と、D2前記トランジスタ部における前記保護層に第1および第2のコンタクトホールを形成し、前記補助容量の上の前記保護層に第3のコンタクトホールを形成し、前記端子部の前記下層配線の少なくとも一部の上の前記保護層を除去する工程と、E2前記第1、第2、第3のコンタクトホールの上、および前記端子部の中に透明電極を形成する工程と、を含み、前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Cs部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続される。ある実施形態では、前記保護層を形成する工程B2は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む。ある実施形態では、前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる。ある実施形態では、前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む。前記焼成工程における焼成温度が200~450°Cである。ある実施形態は、前記工程C2とD2との間に、前記ソース電極、前記ドレイン電極、および前記上層配線を覆うように層間絶縁層を形成する工程と、前記層間絶縁層の上に第2の保護層を形成する工程と、前記第2の保護層に複数のコンタクトホールを形成する工程と、を含み、前記工程D2では、前記複数のコンタクトホールの下の前記層間絶縁層および前記保護層が除去されて、前記第1、第2、および第3のコンタクトホールが形成される。ある実施形態では、前記工程E2において、前記透明電極が、前記薄膜トランジスタの前記ソース電極および前記ドレイン電極と、前記補助容量の前記対向電極と、前記端子部の前記下層配線および前記上層配線とに、直接接するように形成される。ある実施形態では、前記工程C2が、前記工程D2およびE2の後に実施されて、前記ソース電極、前記ドレイン電極、および前記端子部の前記上層配線が、前記透明電極の上に形成される。本発明による半導体装置は、薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上にスピンオングラス法によって形成された保護層と、前記保護層の上に配置された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記保護層には、第1のコンタクトホール及び第2のコンタクトホールが形成されており、前記第1のコンタクトホールを介して前記ソース電極が前記酸化物半導体層に電気的に接続され、前記第2のコンタクトホールを介して前記ドレイン電極が前記酸化物半導体層に電気的に接続されている。ある実施形態では、前記保護層は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布し、塗布した前記スピンオングラス材料を焼成して得られた層である。ある実施形態では、前記保護層は、前記スピンオングラス材料が脱水重合反応して得られた酸化シリコン膜である。ある実施形態では、前記保護層は、200~450°Cの焼成温度で焼成されて得られた層である。本発明による表示装置は、上記の半導体装置を含む表示装置である。ある実施形態は、前記薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むCs部と、上層配線および下層配線との接続部を含む端子部とを備え、前記補助容量の上の前記保護層には第3のコンタクトホールが形成されており、前記第1、第2、第3のコンタクトホールの上、および前記端子部の中に透明電極が形成されており、前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Cs部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続されている。本発明によれば、酸化物半導体層の上にスピンオングラス法によって保護層が形成されているため、ソースドレイン電極等の上層の成膜時のスパッタ、エッチング、アニール処理等から酸化物半導体層が受けるダメージを防止、軽減することができる。これにより、酸化物半導体TFTを有する半導体装置および表示装置の特性劣化が防止され、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。また、本発明によれば、酸化物半導体層に接するようにスピンオングラス材料による保護層が形成されているため、製造時にスピンオングラス材料から酸化物半導体層にH2Oまたは-OH基が拡散されるため、酸化物半導体の欠陥が修復される。これにより、酸化物半導体TFTを有する半導体装置および表示装置の特性劣化が防止され、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。また、本発明によれば、酸化物半導体層上にスピンオングラス材料層が形成され、ソース電極およびドレイン電極とが、コンタクトホールを介して酸化物半導体層に接続される構成を採ることができるので、ソース電極およびドレイン電極の形成時にエッチング処理によりチャネル層が受けるダメージ、または酸化物半導体層の形成以降に発生し得るCVD処理に起因するプラズマダメージを防止することができる。また、本発明によれば、高品質な酸化物半導体TFTの形成時に、同時に表示装置の補助容量または端子部が形成される。よって、高品質かつ信頼性の高い表示装置を、製造効率よく提供することが可能となる。以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明の半導体装置は、酸化物半導体TFTが形成されたTFT基板であり、各種表示装置や電子機器などのTFT基板を広く含むものとする。ただし、本実施形態の説明においては、半導体装置を、酸化物半導体TFTをスイッチング素子として備えた表示装置のTFT基板として説明する。実施形態1図1は、本発明の実施形態1による半導体装置100TFT基板100と呼ぶこともあるの構成を模式的に表した断面図である。半導体装置100は薄膜トランジスタ10を備えており、薄膜トランジスタ10は、ガラス基板等の基板101の上に形成されたゲート電極102と、ゲート電極102の上に形成されたゲート絶縁層103単に絶縁層103と呼ぶこともあると、ゲート絶縁層103の上に形成された酸化物半導体層104と、ゲート絶縁層103の上に酸化物半導体層104を覆うように設けられた保護層SOG層107と、保護層107の上に形成されたソース電極105及びドレイン電極106と、ソース電極105及びドレイン電極106の上に形成された層間絶縁層108単に絶縁層108と呼ぶこともあると、層間絶縁層108の上に形成された透明電極109と、を備えている。保護層107には、コンタクトホール第1のコンタクトホール131およびコンタクトホール第2のコンタクトホール132が形成されている。ソース電極105はコンタクトホール131の底で酸化物半導体層104に接しており、ドレイン電極106はコンタクトホール132の底で酸化物半導体層104に接している。つまり、ソース電極105およびドレイン電極106は、それぞれコンタクトホール131および132を介して酸化物半導体層104と電気的に接続されている。透明電極109は、画素電極として機能し得るため、透明電極109を画素電極109と呼ぶこともある。透明電極109の下の層間絶縁層108にはコンタクトホール第3のコンタクトホール133が形成されている。透明電極109は、コンタクトホール133の底でドレイン電極106と接している。保護層107は、例えばシラノールSiOH4を含むスピンオングラスSOG材料をスピンコート法によって塗布し、塗布したスピンオングラス材料を焼成することSOG法により、脱水重合反応させて得られた酸化シリコン膜である。スピンオングラス材料には、シラノールの他、アルコキシシラン、有機シロキサン樹脂等を含む材料を用いることができる。ソース電極105は、例えばチタンTiからなる下層ソース電極105bの上に、例えば銅Cuからなる上層ソース電極105aが形成された2層構造を有する。ドレイン電極106も、例えばチタンからなる下層ドレイン電極106bの上に、例えば銅からなる上層ドレイン電極106aが形成された2層構造を有する。透明電極109は、コンタクトホール133を介して上層ドレイン電極106aに接続されている。ゲート電極102も、例えばチタンからなる下層ゲート電極の上に、例えば銅からなる上層ゲート電極が形成された2層構造を有し得る。ゲート電極102を、Ti/Alアルミニウム/Ti等の3層構成としてもよい。図2は、本発明の実施形態による液晶表示装置1000の構成を模式的に示す斜視図である。本実施形態では、液晶表示装置1000が、そのTFT基板として上述の半導体装置100を備えている。液晶表示装置1000は、半導体装置100の代わりに、後に説明する実施形態2~12の半導体装置をTFT基板として備えていてもよい。図2に示すように、液晶表示装置1000は、液晶層を挟んで互いに対向する半導体装置TFT基板100および対向基板200と、TFT基板100および対向基板200のそれぞれの外側に配置された偏光板210および220と、表示用の光をTFT基板100に向けて出射するバックライトユニット230とを備えている。TFT基板100には、複数の走査線ゲートバスラインを駆動する走査線駆動回路240、および複数の信号線データバスラインを駆動する信号線駆動回路250が配置されている。走査線駆動回路240及び信号線駆動回路250は、TFT基板100の内部または外部に配置された制御回路260に接続されている。制御回路260による制御に応じて、走査線駆動回路240からTFTのオン-オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路250から表示信号画素電極109への印加電圧が、複数の信号線に供給される。対向基板200は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、3原色表示の場合、それぞれが画素に対応して配置されたR赤フィルタ、G緑フィルタ、及びB青フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極109を覆うように形成されている。共通電極と各画素電極109との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。図3は、TFT基板100の構成を模式的に示す平面図であり、図4は、TFT基板100の表示領域DAの構成を模式的に示す平面図である。図3に示すように、TFT基板100は、表示部DAと表示部の外側に位置する周辺部FAを有する。周辺部FAには、走査線駆動回路240、信号線駆動回路250、電圧供給回路等の電気素子25がCOGChiponGlass方式で配置されている。また、周辺部FAの外端部付近にはFPCFlexiblePrintedCircuits等の外部素子を取り付けるための端子部30が配置されている。表示部DAには、図4に示すように、複数の画素50がマトリックス状に配置されており、複数の走査線160と複数の信号線152とが互いに直交するように配置されている。複数の走査線160と複数の信号線152との交点それぞれの付近には、能動素子である薄膜トランジスタTFT10が画素50毎に形成されている。各画素50には、TFT10のドレイン電極106に電気的に接続された、例えばITOIndiumTinOxideからなる画素電極109が配置されている。また、隣り合う2つの走査線160の間には補助容量線Csラインとも呼ぶ162が走査線160と平行に延びている。各画素10内には補助容量Csが形成されており、補助容量線162の一部が補助容量の補助容量電極下部電極となっている。また、走査線160の一部がゲート電極102となっている。ゲート電極102、走査線160、補助容量電極、および補助容量電極は、同一の材料によって、同一の工程で形成される。図示してはいないが、表示領域DAと周辺領域FAとの境界には複数の接続配線が形成されている。各信号線152は、それに対応して形成された接続部を介して接続配線に電気的に接続されている。接続部によって、上層配線である信号線152が下層配線である接続配線に接続される。また、TFT10のドレイン電極106は補助容量の上部電極である補助容量対向電極に接続されており、補助容量対向電極は層間絶縁層108に形成されたコンタクトホールを介して画素電極109に接続されている。また、周辺領域FA側には他の接続部が配置されている。周辺領域FAの接続部において接続配線は周辺領域FAの上層配線に接続され、上層配線は電気素子25に接続される。また、下層配線である走査線160は、接続部によって周辺領域FAの上層配線に接続された後、電気素子25に接続される。電気素子25と端子部30とは複数の配線によって接続されている。次に、図5を参照しながらTFT基板100の製造方法を説明する。図5a~gは、TFT基板100の製造工程を示す模式的な断面図である。工程A1:まず、基板101の上にスパッタ法などにより、Ti層およびCu層をこの順に積層する。Ti層の厚さは30~150nmであり、Cu層の厚さは200~500nmである。次に、積層した2層を公知のフォトリソグラフィ法およびウェットエッチング法を用いてパターニングして第1マスク工程、図5aに示すゲート電極102を得る。このとき、図示しない走査線160および補助容量電極も同時に形成される。その後、残ったレジストの剥離および基板の洗浄が行われる。工程B1:次に、基板101の上に、ゲート電極102を覆うようにゲート絶縁層103を形成する。ゲート絶縁層103は、CVD法によって厚さ100~500nmに積層された窒化シリコンSiNx膜と、CVD法によってその上に厚さ10~200nmに積層された酸化シリコンSiO2膜の2層構成を有する。ゲート絶縁層103は、窒化シリコンまたは酸化シリコンの単層膜であってもよい。工程C1:次に、ゲート絶縁層103の上に酸化物半導体を積層する。酸化物半導体は、スパッタ法を用いて、例えばIn-Ga-Zn-O系半導体IGZOを厚さ10~100nm積層して形成される。その後、積層した酸化物半導体を、フォトリソグラフィ法、ウェットエッチング法でパターニングして第2マスク工程、図5bに示すように、薄膜トランジスタ10のチャネル層となる酸化物半導体層104を得る。その後、残ったレジストの剥離および基板の洗浄が行われる。酸化物半導体には、IGZOの代わりに他の種類の酸化物半導体膜を用いてもよい。工程D1:次に、図5cに示すように、ゲート絶縁層103の上に、酸化物半導体層104を覆うように、スピンコート法によってSOG材料を塗布し、塗布したSOG材料を焼成する。スピンコート法の代わりにスリットコーターを用いた塗布方法を採用してもよい。焼成温度は200~450度であることが好ましい。本実施形態では350度で焼成がなされる。これにより、SOG材料の脱水重合反応がなされ、厚さ100~3000nmの酸化シリコンの保護層107が形成されるSOG法による保護層107の形成。SOG材料には、例えば、シラノール、アルコキシシラン、または有機シロキサン樹脂をベース材料として含む材料が用いられる。このとき、SOG材料の焼成により発生するH2Oまたは-OH基が、酸化物半導体層の上面および側面から酸化物半導体内に拡散するため、酸化物半導体の欠陥が均一に修復される。また、SOG材料がスピンコート法によって塗布されるので、スパッタ法、フォトリソグラフィ法、エッチング法等の使用により発生し得る酸化物半導体層へのダメージを防止することができる。また、保護層107によって、この後の層形成に用いられるスパッタ処理、フォトリソグラフィ処理、エッチング処理、加熱処理等から酸化物半導体層が受けるダメージを防止軽減することができる。さらに、SOG材料の焼成時に、酸化物半導体層をアニールすることができるので、別途アニール工程を追加する必要がなく、製造効率を向上させることができる。工程E1:次に、図5dに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、保護層107にコンタクトホール131および132を形成する第3マスク工程。工程F1:次に、スパッタ法により、保護層107の上に、コンタクトホール131および132を埋めるように、Ti及びCuをこの順番に積層する。Ti層の厚さは20~150nmであり、Cu層の厚さは100~600nmである。次に、フォトリソグラフィ法およびウェットエッチング法によって、Cu/Tiの2層をパターニングして、図5eに示すように、ソース電極105およびドレイン電極106を得る第4マスク工程。その後、残ったレジストの除去、および基板洗浄がなされる。ソース電極105は、Tiの下層ソース電極105bおよびCuの上層ソース電極105aからなり、ドレイン電極106は、Tiの下層ソース電極106bおよびCuの上層ソース電極106aからなる。ここで、上層ソース電極105aは下層ソース電極105bよりも幅が狭くなるように、上層ドレイン電極106aは下層ドレイン電極106bよりも幅が狭くなるように、それぞれ形成される。ソース電極105およびドレイン電極106は、それぞれコンタクトホール131および132の底で酸化物半導体層に電気的に接続される。この工程では、信号線152も同時に形成される。工程G1:次に、図5fに示すように、ソース電極105およびドレイン電極106を覆うように、保護層107の上に感光性材料による層間絶縁層108を、例えばスピンコーター、スリットコーターを用いたSOG法により形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層108をパターニングして第5マスク工程、層間絶縁層108の中にコンタクトホール第3のコンタクトホール133を形成する。工程H1:次に、層間絶縁層108の上に、例えばスパッタ法により透明導電材料を堆積する。このとき、透明導電材料はコンタクトホール133内でドレイン電極106に接するように堆積される。透明導電材料としては、例えばITO厚さ:50~200nmを用いる。次いで、公知のフォトリソグラフィ法によって、透明電極層のパターニングを行う第6マスク工程。これにより、図5gに示すように、透明電極画素50内の画素電極109が形成される。次に、図6を参照しながら、液晶表示装置1000の対向基板の製造方法を説明する。図6a~cは、図2に示した液晶表示装置1000の対向基板200の製造工程を模式的に示す断面図である。まず、ガラス基板等の基板201の上に、フォトリソグラフィ法により、図6aに示すように、ブラックマトリクスBM202およびカラーフィルタ203を形成する。ブラックマトリクス202は、画素50の境界を覆うように格子状に形成され、ブラックマトリクス202で囲まれた領域に、各画素を覆うように、赤、緑、または青のカラーフィルタ203が形成される。次に、図6bに示すように、ブラックマトリクス202およびカラーフィルタ203の上に対向電極204を形成する。対向電極は、スパッタ法によってITOを50~200nmの厚さに堆積した後、それをフォトリソグラフィ法およびウェットエッチング法によってパターニングして得られる。次に、対向電極204の上に感光性材料を塗布し、それをフォトリソグラフィ法によってパターニングして、ブラックマトリクス202の上部に、図6cに示すような形状のフォトスペーサ205を形成する。その後、上述のように形成されたTFT基板100と対向基板200とが液晶層を挟んで張り合わされて、液晶表示装置1000が完成する。貼り合せの前には、TFT基板100および対向基板200それぞれの電極側液晶層側の面上に配向膜が形成される。配向膜は、ポリイミドを印刷法により成膜して得られる。また、貼り合せの前には、一方の基板の周辺領域に印刷法によってシール材が形成され、シール材で囲まれた領域に液晶が滴下される。なお、通常は、複数の液晶表示装置1000に対応する複数のTFT基板100および複数の対向基板200が、それぞれ大板TFT基板および大板対向基板として形成され、それらを貼り合せた後、ダイシングにより分離して、複数の液晶表示装置100が得られる。本実施形態によれば、酸化物半導体層104の上にスピンオングラス法によって保護層107が形成されるため、上層の成膜時のスパッタ、エッチング、アニール処理等から酸化物半導体層が受けるダメージを防止、軽減することができる。また、本実施形態によれば、保護層107の形成時にSOG材料から酸化物半導体層にH2Oまたは-OH基が拡散されるため、酸化物半導体の欠陥が修復される。また、本実施形態によれば、保護層107の焼成によって酸化物半導体をアニールすることができるので、製造工程が簡略化される。次に、本発明による他の実施形態実施形態2~13を説明する。これらの実施形態によっても、基本的には本実施形態から得られる効果と同様の効果を得ることができる。実施形態2次に、図7および図8を参照しながら、本発明の実施形態2による半導体装置100bを説明する。図7は、半導体装置100bの構成を模式的に示す断面図である。以下に説明する以外の半導体装置100bの基本的構成は、実施形態1の半導体装置100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100bは、基板101の上に形成された、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、保護層第2保護層110、層間絶縁層108、および透明電極109を備えている。図1に示した半導体装置100とは異なり、酸化物半導体層104の上には、ソース電極105およびドレイン電極106を覆うように、保護層110が設けられ、保護層110の上に層間絶縁層108が形成されている。コンタクトホール133は、層間絶縁層108および保護層110を貫通してドレイン電極106に届くように形成されている。次に、図8を参照しながら半導体装置100bの製造方法を説明する。図8a~gは、半導体装置100bの製造工程を示す模式的な断面図である。まず、図8a~eに示すように、図5を参照して説明した工程A1~F1と同様の工程が実施され、基板101の上に、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、およびドレイン電極106が形成される。次に、ソース電極105およびドレイン電極106を覆うように、保護層107の上に、CVD法により酸化物層を積層して、保護層第2保護層110を形成する。保護層110の厚さは、50~300nmである。保護層110の材料には、二酸化シリコンSiO2が用いられる。二酸化シリコンの代わりに、窒化シリコンSiNxを用いることも可能であり、また、保護層110に、二酸化シリコン層と窒化シリコン層の積層構造を適用することも可能である。次に、保護層110の上に層間絶縁層108を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層108および保護層110をパターニングして第5マスク工程、図8fに示すように、層間絶縁層108および保護層110の中にコンタクトホール133を形成する。その後、上述の工程H1と同様の方法によって、図8gに示すように、透明電極109が形成される。透明電極109はコンタクトホール133を介してドレイン電極106に電気的に接続されている。実施形態3次に、図9および図10を参照しながら、本発明の実施形態3による半導体装置100cを説明する。図9は、半導体装置100cの構成を模式的に示す断面図である。以下に説明する以外の半導体装置100cの基本的構成は、実施形態1の半導体装置100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100cは、基板101の上に形成された、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、透明電極第2透明電極111、層間絶縁層108、および透明電極109を備えている。図1に示した半導体装置100とは異なり、ソース電極105およびドレイン電極106は、コンタクトホール131および132を覆うことなく、それぞれコンタクトホール131および132から若干離れた位置に形成されている。コンタクトホール131および132の上およびその周囲の保護層107の上には、互いに分離した2つの透明電極111が形成されている。一方の透明電極111は、コンタクトホール131を埋め、ソース電極105の一部の上まで延びている。これにより、ソース電極105と酸化物半導体層104とが、透明電極111を介して電気的に接続される。他方の透明電極111は、コンタクトホール132を埋め、ドレイン電極106の一部の上まで延びている。これにより、ドレイン電極106と酸化物半導体層104とが、透明電極111を介して電気的に接続される。次に、図10を参照しながら半導体装置100cの製造方法を説明する。図10a~gは、半導体装置100cの製造工程を示す模式的な断面図である。まず、図10a~dに示すように、図5を参照して説明した工程A1~E1と同様の工程が実施され、基板101の上に、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、並びにコンタクトホール131および132が形成される。次に、工程F1と同様、スパッタ法により、保護層107の上に、Ti及びCuをこの順番に積層し、これらをフォトリソグラフィ法およびウェットエッチング法によってパターニングして、ソース電極105およびドレイン電極106を得る第4マスク工程。ただし、図10eに示すように、ソース電極105およびドレイン電極106はコンタクトホール131および132を覆う位置には形成されず、両コンタクトホールから離れた位置に形成される。次に、スパッタ法によって、ITOを厚さ50~200nmに堆積する。その後ITOを、フォトリソグラフィ法およびウェットエッチング法を用いて、コンタクトホール131および132近辺にのみ残すようにパターニングして第5マスク工程、互いに分離した2つの透明電極111を得る。その後、工程G1と同様の工程を実施して、図10fに示すように、コンタクトホール133を有する層間絶縁層108を形成する第6マスク工程。次に、工程H1と同様の工程を実施して第7マスク工程、図10gに示すように、透明電極109が形成される。実施形態4次に、図11および図12を参照しながら、本発明の実施形態4による半導体装置100dを説明する。図11は、半導体装置100dの構成を模式的に示す断面図である。以下に説明する以外の半導体装置100dの基本的構成は、実施形態3の半導体装置100cと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100dは、基板101の上に形成された、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、透明電極111、保護層第2保護層110、層間絶縁層108、および透明電極109を備えている。実施形態3の半導体装置100cとは異なり、酸化物半導体層104の上には、ソース電極105、ドレイン電極106、および透明電極111を覆うように、保護層110が設けられており、保護層110の上に層間絶縁層108が形成されている。コンタクトホール133は、層間絶縁層108および保護層110を貫通してドレイン電極106に届くように形成されている。次に、図12を参照しながら半導体装置100dの製造方法を説明する。図12a~gは、半導体装置100dの製造工程を示す模式的な断面図である。まず、図12a~eに示すように、図10a~eと同様の工程が実施され、基板101の上に、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、および透明電極111が形成される。次に、ソース電極105、ドレイン電極106、および透明電極111を覆うように、保護層107の上に、CVD法により酸化物層を積層して、保護層第2保護層110を形成する。次に、保護層110の上に層間絶縁層108を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層108および保護層110をパターニングして第6マスク工程、図12fに示すように、層間絶縁層108および保護層110の中にコンタクトホール133を形成する。その後、上述の工程H1と同様の方法によって、図12gに示すように、透明電極109が形成される。透明電極109はコンタクトホール133を介してドレイン電極106に電気的に接続されている。実施形態5次に、図13および図14を参照しながら、本発明の実施形態5による半導体装置100eを説明する。図13は、半導体装置100eの構成を模式的に示す断面図である。以下に説明する以外の半導体装置100eの基本的構成は、実施形態1の半導体装置100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100eは、基板101の上に形成された、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、および透明電極109を備えている。図1に示した半導体装置100とは異なり、層間絶縁層108は形成されておらず、透明電極109は、ドレイン電極106および保護層107と直接接するように形成されている。次に、図14を参照しながら半導体装置100eの製造方法を説明する。図14a~fは、半導体装置100eの製造工程を示す模式的な断面図である。図14a~eに示すように、図5を参照しながら説明した工程A1~F1と同様の工程が実施され、基板101の上に、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、コンタクトホール131および132、ソース電極105、並びにドレイン電極106が形成される。次に、層間絶縁層108を形成することなく、工程H1と同様の工程を実施して第5マスク工程、図14fに示すように、ドレイン電極106に直接接する透明電極109が、保護層107の上に形成される。実施形態6次に、図15および図16を参照しながら、本発明の実施形態6による半導体装置100fを説明する。図15は、半導体装置100fの構成を模式的に示す断面図である。以下に説明する以外の半導体装置100fの基本的構成は、実施形態3の半導体装置100cと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100fは、基板101の上に形成された、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、および透明電極109を備えている。実施形態3の半導体装置100cとは異なり、層間絶縁層108は形成されておらず、透明電極109は、ドレイン電極106および保護層107と直接接するように形成されている。また、透明電極111は、透明電極109と同じ工程で、同じ材料によって形成される。次に、図16を参照しながら半導体装置100fの製造方法を説明する。図16a~eは、半導体装置100fの製造工程を示す模式的な断面図である。図16a~dに示すように、図10a~dと同じ工程が実施され、基板101の上に、ゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、並びにコンタクトホール131および132が形成される。次に、層間絶縁層108を形成することなく、図10eと同様の工程を実施して第5および第6マスク工程、図16eに示すように、ソース電極105、ドレイン電極106、および透明電極111が形成される。この工程では、透明電極111と同時に透明電極109が、ドレイン電極106に直接接するように形成される。実施形態7次に、図17および図18を参照しながら、本発明の実施形態7による半導体装置100gを説明する。半導体装置100gは、液晶表示装置1000のTFT基板として得る半導体装置である。半導体装置100gは、TFT10を含むTFT部60と、画素電極109および補助容量を含むCs部70と、端子部30とを備えている。図17は、半導体装置100gのTFT部60、Cs部70、端子部30の構成を模式的に示す断面図である。以下に説明する以外の半導体装置100gの基本的構成は、実施形態1の半導体装置100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100gのTFT部60は、基板101の上に形成されたゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、保護層110、層間絶縁層108、および透明電極109を備えている。保護層107には、コンタクトホール131および132が形成されている。コンタクトホール131およびソース電極105の一部の上の層間絶縁層108および保護層110には、コンタクトホール135が形成されている。コンタクトホール132およびドレイン電極106の一部の上の層間絶縁層108および保護層110には他のコンタクトホール136が形成されている。透明電極109は、層間絶縁層108の上、コンタクトホール135および136の側面、ソース電極105の一部、およびドレイン電極106の一部を覆い、且つコンタクトホール131および132を埋めるように形成されている。透明電極109の一部によって、コンタクトホール131を介して、ソース電極105とTFT部60の酸化物半導体層104とが電気的に接続され、透明電極109の他の一部によって、コンタクトホール132を介して、ドレイン電極106と酸化物半導体層104とが電気的に接続されている。半導体装置100gのCs部70は、基板101の上に形成された補助容量電極Cs電極102b、ゲート絶縁層103、酸化物半導体層104b、保護層107、保護層110、層間絶縁層108、および透明電極画素電極109を備えている。ゲート絶縁層103は、補助容量電極102bを覆うように基板101の上に形成されている。酸化物半導体層104bは、ゲート絶縁層103を挟んで補助容量電極102bの上部に形成されている。酸化物半導体層104bは、補助容量対向電極として機能し、補助容量電極102bと補助容量対向電極と、両電極に挟まれたゲート絶縁層103によって、補助容量が形成される。保護層107には、コンタクトホール第3のコンタクトホール134が形成されている。コンタクトホール134の上の層間絶縁層108および保護層110には、コンタクトホール137が形成されている。透明電極109は、層間絶縁層108の上、コンタクトホール137の側面、およびコンタクトホール134の底部を覆うように形成されている。コンタクトホール134の底部において、透明電極109は酸化物半導体層104bに接続されている。半導体装置100gの端子部30は、基板101の上に形成された下層配線102c、ゲート絶縁層103、保護層107、上層配線117、保護層110、層間絶縁層108、および透明電極109を備えている。ゲート絶縁層103および保護層107は、下層配線102cの一部の上にのみ形成されている。保護層110および層間絶縁層108は、上層配線117の一部の上にのみ形成されている。ゲート絶縁層103および保護層107に覆われていない部分の下層配線102c、ゲート絶縁層103および保護層107の側面、保護層110および層間絶縁層108に覆われていない部分の上層配線117、保護層110および層間絶縁層108の側面、並びに、層間絶縁層108の上面は、透明電極109で覆われている。透明電極109によって、上層配線117と下層配線102cとが電気的に接続されている。次に、図18を参照しながら半導体装置100gの製造方法を説明する。図18a~gは、半導体装置100gの製造工程を示す模式的な断面図である。工程A2:まず、基板101の上にスパッタ法などにより、Ti層およびCu層をこの順に積層する。Ti層の厚さは30~150nmであり、Cu層の厚さは200~500nmである。次に、積層した2層を公知のフォトリソグラフィ法およびウェットエッチング法を用いてパターニングして第1マスク工程、図18aに示すように、ゲート電極102、補助容量電極102b、および下層配線102cを得る。このとき、図示しない走査線160および補助容量線も同時に形成される。その後、残ったレジストの剥離および基板の洗浄が行われる。工程B2-1:次に、基板101の上に、ゲート電極102、補助容量電極102b、および下層配線102cを覆うように、ゲート絶縁層103を形成する。ゲート絶縁層103は、CVD法によって厚さ100~500nmに積層された窒化シリコンSiNx膜と、CVD法によってその上に厚さ10~200nmに積層された酸化シリコンSiO2膜の2層構成を有する。ゲート絶縁層103は、窒化シリコンまたは酸化シリコンの単層膜であってもよい。工程B2-2:次に、ゲート絶縁層103の上に酸化物半導体を積層する。酸化物半導体は、スパッタ法を用いて、例えばIGZOを厚さ10~100nm積層して形成される。その後、積層した酸化物半導体を、フォトリソグラフィ法、ウェットエッチング法でパターニングして第2マスク工程、図18bに示すように、TFTのチャネル層である酸化物半導体層104、およびCs部70の補助容量電極102bを得る。その後、残ったレジストの剥離および基板の洗浄が行われる。酸化物半導体には、IGZOの代わりに他の種類の酸化物半導体膜を用いてもよい。工程B2-3:次に、図18cに示すように、ゲート絶縁層103の上に、酸化物半導体層104および補助容量電極102bを覆うように、スピンコート法によってSOG材料を塗布し、塗布したSOG材料を焼成する。焼成温度は200~450度である。本実施形態では350度で焼成がなされる。これにより、SOG材料の脱水重合反応がなされ、厚さ100~3000nmの酸化シリコンの保護層107が形成されるSOG法による保護層107の形成。工程C2:次に、スパッタ法により、保護層107の上に、Ti及びCuをこの順番に積層する。Ti層の厚さは20~150nmであり、Cu層の厚さは100~600nmである。次に、フォトリソグラフィ法およびウェットエッチング法によって、Cu/Tiの2層をパターニングして、図18dに示すように、ソース電極105、ドレイン電極106、および端子部30の上層配線117を得る第3マスク工程。その後、残ったレジストの除去、および基板洗浄がなされる。ソース電極105、ドレイン電極106、上層配線のそれぞれにおいて、上層であるCu層は下層であるTi層よりも幅が狭くなるように形成される。この工程では、図4に示した信号線152も同時に形成される。工程D2-1:次に、ソース電極105、ドレイン電極106、および上層配線117を覆うように、保護層107の上に、CVD法により酸化物層を積層して、保護層第2保護層110を形成する。保護層110の厚さは、50~300nmである。次に、保護層110の上に、感光性材料による層間絶縁層108を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層108をパターニングして第4マスク工程、図18eに示すように、層間絶縁層108の中にコンタクトホール135~137を形成する。このとき、端子部30における、下層配線102cの上、および上層配線117の一部の上の層間絶縁層108も除去される。工程D2-2:次に、図18fに示すように、層間絶縁層108をマスクとしてドライエッチング法を施し、コンタクトホール135~137の底の保護層110および107にコンタクトホール131、132、および134を形成する。コンタクトホール131および132の底では、酸化物半導体層104が露出し、コンタクトホール134の底では、酸化物半導体層104bが露出している。このとき、端子部30における、下層配線102cの上のゲート絶縁層103、保護層107、および保護層110、並びに上層配線117の一部の上の保護層110も除去される。工程E2:次に、層間絶縁層108の上に、例えばスパッタ法により透明導電材料を厚さ50~200nmに堆積する。透明導電材料には、例えばITOを用いる。このとき、透明導電材料はコンタクトホール135~137の側面、コンタクトホール131、132、および134の側面および底面、並びに端子部30の露出面にも堆積される。次いで、公知のフォトリソグラフィ法によって、透明電極層のパターニングを行う第5マスク工程。これにより、図18gに示すように、透明電極109が形成される。コンタクトホール131および135内の透明電極109によって、ソース電極105と酸化物半導体層104とが電気的に接続される。コンタクトホール132および136内の透明電極109によって、ドレイン電極106と酸化物半導体層104とが電気的に接続される。コンタクトホール134の底において、Cs部70の透明電極109が酸化物半導体層104bに電気的に接続される。端子部30においては、透明電極109によって、上層配線117と下層配線102cが電気的に接続される。本実施形態によれば、実施形態1において説明した保護層107による効果が得られるとともに、5つのマスク工程によってTFT部60、Cs部70、および端子部30を含む表示装置のTFT基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。なお、TFT基板に、上層配線117と下層配線102cとを接続する接続部が設けられる場合は、その接続部の構造、および製造方法も端子部30と同様のものとすることができる。そのような接続部を有するTFT基板または半導体装置も、本実施形態および後述する実施形態に含まれる。実施形態8次に、図19および図20を参照しながら、本発明の実施形態8による半導体装置100hを説明する。図19は、半導体装置100hの構成を模式的に示す断面図である。以下に説明する以外の半導体装置100hの基本的構成は、実施形態7の半導体装置100gと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100hのTFT部60は、基板101の上に形成されたゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、保護層110、層間絶縁層108、および透明電極109を備えている。実施形態7と異なり、ゲート絶縁層103は、ほぼゲート電極102と酸化物半導体層104との間にのみ形成されている。Cs部70は、基板101の上に形成された補助容量電極102b、ゲート絶縁層103、酸化物半導体層104b、保護層107、保護層110、層間絶縁層108、および透明電極109を備えている。ゲート絶縁層103は、ほぼ補助容量電極102bと酸化物半導体層104bとの間にのみ形成されている。端子部30は、基板101の上に形成された下層配線102c、ゲート絶縁層103、保護層107、上層配線117、保護層110、層間絶縁層108、および透明電極109を備えている。ゲート絶縁層103は、ほぼ下層配線102cの一部の上にのみ形成されている。次に、図20を参照しながら半導体装置100hの製造方法を説明する。図20a~hは、半導体装置100hの製造工程を示す模式的な断面図である。まず、基板101の上にスパッタ法などにより、Ti層およびCu層をこの順に積層して、2層構成の金属層122を得る。Ti層の厚さは30~150nmであり、Cu層の厚さは200~500nmである。さらに、金属層122の上に、ゲート絶縁層103および酸化物半導体層104を、実施形態7と同様の方法によって積層する。次に、酸化物半導体層104の上に、例えば感光性のレジストを塗布し、塗布したレジストを選択的に除去して、図20aに示すように、TFT部60およびCs部70にレジスト112を、端子部30にレジスト113を形成する。レジスト113は、ハーフトーン露光またはグレイトーン露光によってレジスト112よりも薄く形成されている。次に、レジスト112および113をマスクとして、ゲート絶縁層103および酸化物半導体層104にウェットエッチングを施して、図20bに示す積層構造を得る。ここで、TFT部60およびCs部70には、金属層122の上に、ゲート絶縁層103、酸化物半導体層104、およびレジスト112が島状に残され、端子部30には、ゲート絶縁層103および酸化物半導体層104が島状に残される。次に、さらにドライエッチングを施して金属層122をパターニングし、その後レジスト112を除去する。その結果、図20cに示すように、TFT部60には、ゲート電極102、ゲート絶縁層103、および酸化物半導体層104の島状構造が形成され、Cs部70には、補助容量電極102b、ゲート絶縁層103、および酸化物半導体層104bの島状構造が形成され、端子部30には、下層配線102cおよびゲート絶縁層103の島状構造が形成される。次に、図20d~hに示すように、実施形態7において図18c~hに示したものと同様の方法を施して、半導体装置100hが完成する。ここでも、実施形態7と同様、コンタクトホール131および135内の透明電極109によって、ソース電極105と酸化物半導体層104とが電気的に接続され、コンタクトホール132および136内の透明電極109によって、ドレイン電極106と酸化物半導体層104とが電気的に接続される。また、コンタクトホール134の底において、Cs部70の透明電極109が酸化物半導体層104bに電気的に接続される、端子部30においては、透明電極109によって、上層配線117と下層配線102cが電気的に接続される。本実施形態によれば、実施形態1において説明した保護層107による効果が得られるとともに、4つのマスク工程によってTFT部60、Cs部70、および端子部30を含む表示装置のTFT基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。実施形態9次に、図21および図22を参照しながら、本発明の実施形態9による半導体装置100iを説明する。図21は、半導体装置100iの構成を模式的に示す断面図である。半導体装置100iの基本的構成は、保護層110および層間絶縁層108が形成されないことを除き、実施形態7の半導体装置100gと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100iのTFT部60は、基板101の上に形成されたゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、および透明電極109を備えている。Cs部70は、基板101の上に形成された補助容量電極102b、ゲート絶縁層103、酸化物半導体層104b、保護層107、および透明電極109を備えている。端子部30は、基板101の上に形成された下層配線102c、ゲート絶縁層103、保護層107、上層配線117、および透明電極109を備えている。次に、図22を参照しながら半導体装置100iの製造方法を説明する。図22a~fは、半導体装置100iの製造工程を示す模式的な断面図である。まず、図22a~dに示すように、図18a~dに示したものと同じ方法によって、基板101の上に、ゲート電極102、補助容量電極102b、下層配線102c、ゲート絶縁層103、酸化物半導体層104および104b、保護層107、ソース電極105、ドレイン電極106、上層配線117、並びに透明電極109が形成される。次に、図22eに示すように、フォトリソグラフィ法およびエッチング法を施して、保護層107にコンタクトホール131、132、および134を形成する。コンタクトホール131および132の底では酸化物半導体層104が露出し、コンタクトホール134の底では酸化物半導体層104bが露出する。このとき、端子部30における、下層配線102cの一部の上のゲート絶縁層103および保護層107が除去される。次に、保護層107の上に、ソース電極105、ドレイン電極106、および上層配線117を覆うように、例えばスパッタ法によりITOを厚さ50~200nmに堆積する。このとき、ITOはコンタクトホール131、132、および134の側面および底面、並びに端子部30の露出面にも堆積される。次いで、フォトリソグラフィ法によって、透明電極層のパターニングを行う。これにより、図22fに示すように、透明電極109が形成される。コンタクトホール131内の透明電極109によって、ソース電極105と酸化物半導体層104とが電気的に接続され、コンタクトホール132内の透明電極109によって、ドレイン電極106と酸化物半導体層104とが電気的に接続される。また、コンタクトホール134の底において、Cs部70の透明電極109が酸化物半導体層104bに電気的に接続される、端子部30においては、透明電極109によって、上層配線117と下層配線102cが電気的に接続される。本実施形態によれば、実施形態1において説明した保護層107による効果が得られるとともに、5つのマスク工程によってTFT部60、Cs部70、および端子部30を含む表示装置のTFT基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。実施形態10次に、図23および図24を参照しながら、本発明の実施形態10による半導体装置100jを説明する。図23は、半導体装置100jの構成を模式的に示す断面図である。半導体装置100jの基本的構成は、保護層110および層間絶縁層108が形成されないことを除き、実施形態8の半導体装置100hと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100jのTFT部60は、基板101の上に形成されたゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、ソース電極105、ドレイン電極106、および透明電極109を備えている。Cs部70は、基板101の上に形成された補助容量電極102b、ゲート絶縁層103、酸化物半導体層104b、保護層107、および透明電極109を備えている。端子部30は、基板101の上に形成された下層配線102c、ゲート絶縁層103、保護層107、上層配線117、および透明電極109を備えている。次に、図24を参照しながら半導体装置100jの製造方法を説明する。図24a~gは、半導体装置100jの製造工程を示す模式的な断面図である。まず、図24a~eに示すように、図20a~eに示したものと同じ方法によって、基板101の上に、ゲート電極102、補助容量電極102b、下層配線102c、ゲート絶縁層103、酸化物半導体層104および104b、保護層107、ソース電極105、ドレイン電極106、上層配線117、並びに透明電極109が形成される。次に、図24fに示すように、フォトリソグラフィ法およびエッチング法を施して、保護層107にコンタクトホール131、132、および134を形成する。コンタクトホール131および132の底では酸化物半導体層104が露出し、コンタクトホール134の底では酸化物半導体層104bが露出する。このとき、端子部30における、下層配線102cの一部の上のゲート絶縁層103および保護層107が除去される。次に、保護層107の上に、ソース電極105、ドレイン電極106、および上層配線117を覆うように、例えばスパッタ法によりITOを厚さ50~200nmに堆積する。このとき、ITOは、コンタクトホール131、132、および134の側面および底面、並びに端子部30の露出面にも堆積される。次いで、フォトリソグラフィ法によって、透明電極層のパターニングを行う。これにより、図24gに示すように、透明電極109が形成される。コンタクトホール131内の透明電極109によって、ソース電極105と酸化物半導体層104とが電気的に接続され、コンタクトホール132内の透明電極109によって、ドレイン電極106と酸化物半導体層104とが電気的に接続される。また、コンタクトホール134の底において、Cs部70の透明電極109が酸化物半導体層104bに電気的に接続される、端子部30においては、透明電極109によって、上層配線117と下層配線102cが電気的に接続される。本実施形態によれば、実施形態1において説明した保護層107による効果が得られるとともに、4つのマスク工程によってTFT部60、Cs部70、および端子部30を含む表示装置のTFT基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。実施形態11次に、図25~27を参照しながら、本発明の実施形態11による半導体装置100kを説明する。図25は、半導体装置100kの構成を模式的に示す断面図である。以下に説明する以外の半導体装置100kの構成は、実施形態8の半導体装置100hと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。半導体装置100kのTFT部60は、基板101の上に形成されたゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107、保護層110、透明電極109、ソース電極105、ドレイン電極106、およびレジスト112を備えている。実施形態8と異なり、ソース電極105およびドレイン電極106は、透明電極109の上に形成され、レジスト112に覆われている。透明電極109は、保護層107および110に形成されたコンタクトホール131および132を埋めている。Cs部70は、基板101の上に形成された補助容量電極102b、ゲート絶縁層103、酸化物半導体層104b、保護層107、保護層110、および透明電極109を備えている。透明電極109の下に層間絶縁層108は形成されていない。端子部30は、基板101の上に形成された下層配線102c、ゲート絶縁層103、保護層107、保護層110、上層配線117、透明電極109、およびレジスト112を備えている。透明電極109の一部は保護層110の上に形成され、他の一部は保護層107の上に形成されている。上層配線117は透明電極109の上に形成され、レジスト112に覆われている。次に、図26および図27を参照しながら半導体装置100kの製造方法を説明する。図26a~gおよび図27h~mは、半導体装置100kの製造工程を示す模式的な断面図である。まず、図26a~cに示すように、図20a~cと同じ方法により、TFT部60の基板101の上に、ゲート電極102、ゲート絶縁層103、および酸化物半導体層104の積層構造を、Cs部70の基板101の上に、補助容量電極102b、ゲート絶縁層103、および酸化物半導体層104bの積層構造を、端子部30の基板101の上に、下層配線102cおよびゲート絶縁層103の積層構造を形成する第1マスク工程。次に、上述した3つの積層構造を覆うように、基板101の上に、スピンコート法によってSOG材料を塗布し、塗布したSOG材料を焼成する。焼成温度は200~450度である。本実施形態では350度で焼成がなされる。これにより、SOG材料の脱水重合反応がなされ、厚さ100~3000nmの酸化シリコンの保護層107が形成されるSOG法による保護層107の形成。次に、保護層107の上に、CVD法により酸化物層を積層して、保護層110を形成する。保護層110の厚さは50~300nmである。これにより、図26dに示す積層構造が得られる。次に、保護層110の上に塗布した感光性のレジストを選択的に除去して、図26eに示すように、コンタクトホール135、136、および137を有するレジスト112を形成する。端子部30の上部のレジストは除去されている。次に、レジスト112をマスクとして、ドライエッチング法を用いて保護層110および107をパターニングして第2マスク工程、図26fに示すように、コンタクトホール131、132、および134を形成する。このとき、端子部30における、下層配線102cの上、および上層配線117の一部の上の保護層110および107も除去される。その後、図26gに示すように、残ったレジスト112を除去する。ここで、コンタクトホール131および132の底では、酸化物半導体層104が露出し、コンタクトホール134の底では、酸化物半導体層104bが露出している。端子部30においては、下層配線102cが露出している。次に、スパッタ法により、図27hに示すように、例えばITOの透明電極109を50~200nm堆積し、さらに例えばCuによる金属層124を100~600nm堆積する。ここで、コンタクトホール131、132、および134は、透明電極109によって、または透明電極109と金属層124によって埋められる。次に、図27iに示すように、金属層124の上に、選択的にレジスト112および113が形成される。レジスト113はハーフトーン露光またはグレイトーン露光によって、レジスト112よりも薄く形成される第3マスク工程。続いて、ウェットエッチングを施して、図27jに示すように、金属層124および透明電極109の一部を除去する。次に、アッシング処理によって部分的にレジスト112を後退させ、図27kに示すように、除去すべき金属層124の上のレジスト112を除去する。次に、ウェットエッチングによって、露出した金属層124を除去する。これにより、図27lに示すように、ソース電極105、ドレイン電極106、および上層配線117が形成される。ここで、透明電極109は除去されることなく残される。次に、残されたレジスト112を、剥離することなく、溶剤雰囲気中に曝し、加熱して、リフローさせる。これにより、図27mに示すように、ソース電極105、ドレイン電極106、および上層配線117が露出することなく、レジスト112に覆われる。なお、この工程は必ず必要なものではなく、ソース電極105、ドレイン電極106、および上層配線117から対向電極へのリーク電流が問題にならないような場合には、レジスト112をリフローすることなく、除去してよい。上述のようにして半導体装置100kが完成する。ここで、コンタクトホール131内の透明電極109によって、ソース電極105と酸化物半導体層104とが電気的に接続され、コンタクトホール132内の透明電極109によって、ドレイン電極106と酸化物半導体層104とが電気的に接続される。また、コンタクトホール134の底において、Cs部70の透明電極109が酸化物半導体層104bに電気的に接続される。端子部30においては、透明電極109によって、上層配線117と下層配線102cが電気的に接続される。本実施形態によれば、実施形態1において説明した保護層107による効果が得られるとともに、3つのマスク工程によってTFT部60、Cs部70、および端子部30を含む表示装置のTFT基板を形成することができるので、さらに表示装置の製造効率の向上、およびコストの低減を図ることができる。実施形態12次に、本発明の実施形態12による半導体装置を説明する。実施形態12の半導体装置は、図25に示した実施形態11の半導体装置100kから保護層110を除いた構成を有している。その他の構成は半導体装置100kと同じであるので、図示による説明は省略する。また、実施形態12の半導体装置の製造方法は、半導体装置100kの製造方法から図26dに示した保護層110の製造工程を除いたものと同じであるので、図示による説明を省略する。本実施形態によっても、実施形態1において説明した保護層107による効果が得られるとともに、3つのマスク工程によってTFT部60、Cs部70、および端子部30を含む表示装置のTFT基板を形成することができるので、さらに表示装置の製造効率の向上、およびコストの低減を図ることができる。実施形態13次に、本発明の実施形態13による有機EL表示装置1002を説明する。図28は、有機EL表示装置1002単に表示装置1002とも呼ぶの構成を模式的に示す断面図である。図に示すように、表示装置1002は、TFT基板140と、TFT基板140の上に設けられたホール輸送層144と、ホール輸送層144の上に設けられた発光層146と、発光層146の上に設けられた対向電極148を備えている。ホール輸送層144と発光層146は有機EL層を構成する。有機EL層は絶縁性突起147によって区分されており、区分された有機EL層が1つの画素の有機EL層となる。TFT基板140は、実施形態1から12の半導体装置と基本的に同じ構成を有し得る。TFT基板140は基板101の上に形成されたTFT10を有している。TFT基板140は、Cs部70、端子部30等を備えていてもよい。図28に示すTFT基板140の一例においては、TFT10は基板101の上に形成されたゲート電極102、ゲート絶縁層103、酸化物半導体層104、保護層107ここでは図示を省略している、ソース電極105、およびドレイン電極106を備えている。さらに、TFT基板140は、TFT10を覆って積層された層間絶縁層108および層間絶縁層108の上に形成された画素電極109を有している。画素電極109は、層間絶縁層108に形成されたコンタクトホール内でドレイン電極106に接続されている。TFT基板140の平面構成は、図3及び4に示したものと基本的に同じであるので、同じ構成要素には同じ参照番号を付け、その説明を省略する。なお、TFT基板140として、補助容量162を有しない形態を用いてもよい。画素電極109および対向電極148によって有機EL層に電圧が印加されると、ホール輸送層144を介して画素電極109から発生したホールが発光層146に送られる。また同時に、発光層146には対向電極148から発生した電子が移動し、そのようなホールと電子が再結合されることにより発光層146内で発光が起こる。発光層146での発光を、アクティブマトリクス基板であるTFT基板140を用いて画素毎に制御することにより、所望の表示がなされる。ホール輸送層144、発光層146、および対向電極148の材料、ならびにこれらの層構造には、公知の材料および構造を用いてよい。ホール輸送層144と発光層146との間に、ホール注入効率を上げるために、ホール注入層を設けることもあり得る。光の出射光率を上げるとともに、有機EL層への高い電子注入効率を達成するため、対向電極148には、透過率が高く、且つ仕事関数の小さな材料を用いることが好ましい。本実施形態の有機EL表示装置1002は、そのTFT基板に実施形態1~12で説明した半導体装置を用いているため、実施形態1~12で説明したものと同様の効果を得ることができる。本実施形態によれば、高性能な表示を行うことができる有機EL表示装置1002を製造効率よく提供することが可能となる。本発明による半導体装置および表示装置の製造方法においては、酸化物半導体層の上にスピンオングラス法によって保護層が形成されるため、ソースドレイン電極等の上層の成膜時に酸化物半導体層が受けるダメージが防止、軽減される。よって、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。また、本発明による半導体装置および表示装置では、酸化物半導体層に接するようにスピンオングラス材料による保護層が配置されているため、製造時に発生する酸化物半導体層へのダメージが防止される。よって、高品質かつ信頼性の高い半導体装置および表示装置が得られる。また、本発明の製造方法によれば、スピンオングラス材料から酸化物半導体層にH2Oまたは-OH基が拡散されるため、酸化物半導体の欠陥が修復される。よって、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。また、本発明によれば、高品質な酸化物半導体TFT、補助容量、および端子部を有する表示装置を、製造効率よく提供することが可能となる。