プロセッサを備えた電子システム装置において、プロセッサが管理するキャッシュメモリと主記憶メモリのソフトエラーを検出する手段と、該ソフトエラーの発生を監視する手段と、該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録する手段と、該記録したソフトエラー発生数と総稼動時間からソフトエラー率を計算する手段と、ソフトエラー率のしきい値とキャッシュメモリの制御方法を切替える情報を対応させて格納する手段と、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、キャッシュモード切替え指示を出力する手段とを設けたことを特徴とするソフトエラー耐性調整機能を備えた電子システム装置。前記格納手段が、ソフトエラー率のしきい値とキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報を対応させて格納し、前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報に基づいて、キャッシュモード切替え指示を出力する、ことを特徴とする請求項1に記載のソフトエラー耐性調整機能を備えた電子システム装置。前記格納手段が、ソフトエラー率のしきい値と、主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報とを対応させて格納し、前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応した主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報に基づいて、主記憶メモリアクセス切替え指示を出力する、ことを特徴とする請求項1に記載のソフトエラー耐性調整機能を備えた電子システム装置。複数のプロセッサを搭載し、それらプロセッサ間でプログラムとデータを格納する主記憶メモリを共通で利用する電子システム装置において、全てのプロセッサもしくは一部のプロセッサでキャッシュメモリと主記憶メモリのソフトエラーを検出する手段と、該ソフトエラーの発生を監視する手段と、該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録する手段と、該記録したソフトエラー発生数と総稼動時間からソフトエラー率を計算する手段と、ソフトエラー率のしきい値と全てのプロセッサのキャッシュメモリの制御方法を切替える情報を対応させて格納する手段と、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、全てのプロセッサのキャッシュモード切替え指示を出力する手段とを設けたことを特徴とするソフトエラー耐性調整機能を備えた電子システム装置。前記格納手段が、ソフトエラー率のしきい値とキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報を対応させて格納し、前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報に基づいて、キャッシュモード切替え指示を出力する、ことを特徴とする請求項4に記載のソフトエラー耐性調整機能を備えた電子システム装置。前記格納手段が、ソフトエラー率のしきい値と、主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報とを対応させて格納し、前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応した主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報に基づいて、主記憶メモリアクセス切替え指示を出力する、ことを特徴とする請求項4に記載のソフトエラー耐性調整機能を備えた電子システム装置。電子システム装置に備えられたプロセッサにおいて、キャッシュメモリと主記憶メモリのソフトエラーを検出するステップと、該ソフトエラーの発生を監視するステップと、該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録するステップと、該記録したソフトエラー発生数と総稼動時間からソフトエラー率を計算するステップと、計算された前記ソフトエラー率と前回のソフトエラー率とにより、予め記憶装置に記憶されたソフトエラー率のしきい値とキャッシュメモリの制御方法を切替える情報を対応させたデータテーブルを検索して、前記ソフトエラー率と前回のソフトエラー率が前記記憶されたいずれかのしきい値を跨いで変化する場合に、該当しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、キャッシュモード切替え指示を出力するステップとを有することを特徴とするソフトエラー耐性調整方法。前記キャッシュモード切替え指示を出力するステップが、計算された前記ソフトエラー率と前回のソフトエラー率とにより、予め記憶装置に記憶されたソフトエラー率のしきい値とキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報を対応させたデータテーブルを検索して、前記ソフトエラー率と前回のソフトエラー率が前記記憶されたいずれかのしきい値を跨いで変化する場合に、該当しきい値に対応したキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報に基づいて、キャッシュモード切替え指示を出力することを特徴とする請求項7に記載のソフトエラー耐性調整方法。前記キャッシュモード切替え指示を出力するステップが、計算された前記ソフトエラー率と前回のソフトエラー率とにより、予め記憶装置に記憶されたソフトエラー率のしきい値と主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報を対応させたデータテーブルを検索して、前記ソフトエラー率と前回のソフトエラー率が前記記憶されたいずれかのしきい値を跨いで変化する場合に、該当しきい値に対応した主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報に基づいて、主記憶メモリアクセス切替え指示を出力する、ことを特徴とする請求項7に記載のソフトエラー耐性調整方法。半導体デバイスの微細化高集積化に伴い、環境放射線α線、中性子線等によるソフトエラーの影響が拡大するとともに、プロセッサ内キャッシュ容量の増大により、プロセッサを使用する電子システム装置のソフトエラーが問題となりつつある。しかし、ソフトエラーの主要因である中性子線を遮蔽することは難しく、その対策は困難である。通常、通信機器等に搭載されているプロセッサが環境放射線により、キャッシュデータが書き換えられた場合、そのエラーを検出し、ハードウエアもしくはOSレベルでシステム停止処理を行う。通信装置等、装置停止が及ぼす影響が大きなシステムでは、システムの動作を停止せずに復旧することが重要である。また、プラント制御機器、遠隔地に設置される機器などにおいても、長期間使い続けるための信頼性が重要である。従来より実施されている誤り検出訂正技術は、主記憶、二次記憶の領域のデータが主な対象であり、キャッシュメモリは高速で動作させることが主目的であるため、誤り訂正技術を実施することは難しい。中性子線量は、機器の設置場所、時期によって高低に変動があることが知られており、太陽黒点の活動などの自然現象に左右されることから、例えば、中性子線量が高い場所に設置した装置等、ソフトエラー率が高い場合でも、中性子線量の高低に応じてキャッシュメモリなどのメモリ制御方法を切替えて、出来るだけ装置動作を継続することが求められる。本発明の目的は、電子システム装置の設置環境、設置場所の影響でソフトエラー率が上昇する場合でも、システムの安定的な稼動を実現し、高信頼化を図ることである。上記課題を解決するために本発明では、プロセッサを備えた電子システム装置において、プロセッサが管理するキャッシュメモリと主記憶メモリのソフトエラーを検出する手段と、該ソフトエラーの発生を監視する手段と、該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録する手段と、該記録したソフトエラー発生数と総稼動時間からソフトエラー率を計算する手段と、ソフトエラー率のしきい値とキャッシュメモリの制御方法を切替える情報を対応させて格納する手段と、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、キャッシュモード切替え指示を出力する手段とを設けて、ソフトエラー耐性調整機能を備えた。本発明によれば、電子システム装置の設置環境、設置場所の影響でソフトエラー率が上昇する場合でも、システムの安定的な稼動を実現し、高信頼化を図ることができる。本発明に係る電子システムのソフトエラー耐性調整回路、および装置の実施例を、図面を用いて説明する。図1は、本発明のソフトエラー耐性調整回路を設けた電子システム装置の構成を示す。図1は、電子システム装置の各種機能の制御や各種計算を行うプロセッサコア2と、プロセッサコア2で実行するプログラムおよびデータを一時的に格納するL1キャッシュ3と、上記プログラムとデータを階層化して一時的に格納するL2キャッシュ4と、上記プログラムとデータをさらに階層化して格納するための主記憶メモリ5と、上記プログラムとデータを定常的に格納するハードディスク7と、このハードディスク7のリードライト制御を行うハードディスクコントローラ6と、プロセッサコア2やL1キャッシュ3、L2キャッシュ4、ハードディスクコントローラ6との間の上記プログラムとデータの転送を行うバス8とを備えたプロセッサノード1において、プロセッサコア2からソフトエラー情報を取得し、ソフトエラー率を計算するソフトエラー監視部11と、上記ソフトエラー監視部11で取得、計算した結果を格納するエラー記録部13と、上記ソフトエラー監視部11での情報をもとにプロセッサコア2によって制御されるキャッシュアクセス方法を選択する設定切替部12と、上記キャッシュアクセス方法とソフトエラー監視部11から得られる情報との対応関係を格納する設定テーブル14とをさらに備えた構成を示す。また、プロセッサノード1は、プロセッサノード1の外部とのデータ通信を行うための外部IFコントローラ9と、他のプロセッサノードとネットワーク接続するためのネットワークインターフェイス10とを持つ。なお、本発明では、L1キャッシュ3、L2キャッシュ4、主記憶メモリ5、ハードディスク7のプログラムおよびデータを格納する記憶階層構成を限定するものではなく、キャッシュの階層が増減しても構わない。また、図1の実施例では、L1キャッシュ3とL2キャッシュ4とハードディスクコントローラ6とが、バス8で接続されているが、バス接続に限定するものではない。プロセッサコアと、プログラム、データを記憶するメモリが存在する所謂一般的なコンピュータの構成でも良い。また、ソフトエラー監視部11によるソフトエラー情報を取得する部位は、上述したプロセッサコア2だけでなく、L1キャッシュ3や、図1には記載していないが、L2キャッシュ4、主記憶メモリ5から取得しても構わない。設定切替部12で設定するキャッシュアクセス方法の切替えの実施例としては、ライトスルーwritethrough方式とライトバックwriteback方式の選択がある。図6にメモリ階層とキャッシュアクセス方法の特性と動作を示す。ライトスルー方式とは、プロセッサが記憶装置にデータを書き込むと同時に、キャッシュにも同様の内容を書き込む方式である。この方法は、キャッシュと主記憶メモリとの間でのデータが常に一致する。ただし、主記憶メモリよりもキャッシュのアクセス速度が高速であるという特性を活かすことができないため、プロセッサコアの待ち時間が大きくなり、処理速度が遅くなる可能性がある。ライトバック方式とは、プロセッサが主記憶メモリにデータを書き込む際、いったんキャッシュにデータを書き込み、プロセッサでの処理の空き時間にキャッシュから主記憶メモリに書き込む方式である。キャッシュと主記憶メモリに同時にデータの書き込みを行うライトスルー方式に比べて、キャッシュが主記憶メモリよりもアクセス速度が高速であるという特性を活かすことで、処理速度を高速化可能となる。ただし、キャッシュと主記憶メモリとの間でデータが必ずしも整合するとは限らない。そのため、最新データがキャッシュにしか存在しない時間が存在し、その期間にキャッシュの情報が環境放射線等のソフトエラー要因により反転するとシステムの動作が停止することになる。通常、キャッシュは、動作周波数を高速にする必要があるため、データの誤り訂正機構を入れ込むことが困難である。なお、このキャッシュアクセス方式によるキャッシュ内滞在時間の流れについては、図8を用いて後述する。以上の構成により、性能を重視してライトバック方式で動作させていた電子システム装置に対し、図1に示すソフトエラー監視部11でのエラー率悪化の検出により、自動的にライトスルー方式に変更することで、人手による設定変更手続きを必要とせず、ソフトエラー率を低減した設定での動作に切り替えることができる。同様にして、ソフトエラー監視部11におけるソフトエラー率の検出の結果、所定の期間の間、ソフトエラー率が所定の水準まで良好な状態であったため、ライトスルー方式で運用していたキャッシュアクセス方式をライトバック方式に切り替えることが可能である。上述した方法は、メモリ階層のアクセス制御方法であるが、キャッシュのデータ格納管理の制御方法を切り替える方法もある。例えば、ダイレクトマップ方式では、アドレスにより一意に配置が決まるため、同一ラインキャッシュ内の格納単位にアドレス差が大きい異なるデータが転送されると必ずラインの入れ替えが発生する。つまりラインの入れ替えが頻発しスループットが落ちるキャッシュスラッシングが発生するが、キャッシュ内のデータ更新回数が多く、キャッシュ滞在時間が短いことになる。また、セットアソシアティブ方式は、キャッシュを複数のブロックに分割することで、下位アドレスが同じ複数のメモリ領域に対してキャッシュがヒットするようにする技術で、セット数が多いほど効率が上がるが、データの更新頻度主記憶メモリへの転送が少なくなり、キャッシュ内の滞在時間が長くなる可能性がある。上記方式により、性能を重視してセットアソシアティブ方式で動作させていた電子システム装置に対し、ソフトエラー監視部11でのエラー率悪化の検出により、自動的にデータのキャッシュ滞在時間の短いダイレクトマップ方式に変更することで、人手による設定変更手続きを必要とせず、ソフトエラー率を低減した設定での動作に切り替えることができる。ただし、本方式では、ソフトエラー率を低減する効果は実行アプリケーションに対する依存度が高い。例えば、技術計算プログラムのようにメモリのアクセス領域が局所的になる場合、キャッシュのデータ格納管理の制御方法の切替えによるソフトエラー率の差は小さくなる可能性があるが、金融システム等のトランザクション処理の場合、そのアクセス領域は局所的ではなく広範囲であるため、ソフトエラー率を低減する効果が大きいことが予測される。本発明によれば、実行プログラムの動作に関わらず、ソフトエラー率をリアルタイムで監視し、エラー率の少ないキャッシュのデータ格納管理の制御方法を自動的に選択することが可能である。また、キャッシュアクセス方法ではなく、メモリデバイスをプロセッサコア2により強制的に変更する方法もある。例えば、SRAMとDRAMを搭載する電子システム装置においては、SRAMのアクセス速度が高く処理性能を上げることができるが、環境放射線等に起因するソフトエラーに対する耐性は、SRAMに比べDRAMの方が高いため、例えば、ソフトエラー監視部11の検出結果より、ソフトエラー率が高い場合には、データの記録をDRAM中心に行い、ソフトエラー率が低い場合にはSRAMを主に使用してデータの記録を行うように、データの格納場所をプロセッサコア2において最適配置することで電子システム装置全体としてのソフトエラー率を削減することが可能である。ただし、上述した方法は一例であり、当該電子システム装置およびプロセッサコアに応じた方法を適用するものとし、選択されるべき方法は問わない。図2および図3は、図1に示す構成において、ソフトエラー監視部11と、設定切替部12と、エラー記録部13と、設定テーブル14による動作の流れを説明するフローチャートを示す。また、図4にソフトエラー監視部11と、エラー記録部13の機能ブロック図を示す。図2に示すフローチャートの処理は、プロセッサノード1に実装された電子システム装置が起動するのに同期して、または所定の開始コマンドによって開始される。ステップS21は、ソフトエラー監視部11でプロセッサコア2もしくはL1キャッシュ3からのソフトエラー発生状況を、図4に示すエラーイベントリード部41で監視する。および、プロセッサコア2より発せられる所定時間間隔ごとの設定見直し指示を監視する。プロセッサコア2、L1キャッシュ3、およびソフトエラー監視部11で実行されるソフトエラーの検出方法は、既存の誤り検出技術を使用することで良い。アドレス空間上のデータが破損していることを検知する方法は本発明では特定はしない。また、例えば中性子線などにより複数ビットのデータに反転が生じた場合を検知した場合には、それは発生時刻に1回のエラーが生じたとカウントするように、エラー発生情報を作成する。なお、ハードウエアの異常に起因するエラーは永続的に固定するなどの特徴より、ソフトエラーとは分離して、本発明の適用対象外となる。ステップS22において、エラー発生情報、または設定見直し指示情報を取得する。エラー発生情報は、ソフトエラーイベントの発生を通知するのみである。設定見直し指示情報は、ソフトエラー率を計算する場合の評価期間を、総稼動時間とするか、または前回の設定見直し指示からの経過期間とするかの情報を含む。ステップS23は、エラー発生情報、または設定見直し指示情報を取得後、エラーイベントリード部41は、エラー発生時間、または設定見直し指示時間を記録するため、エラー記録部13内にあるエラー発生時間格納レジスタ46に、ソフトエラー監視部11が持つタイマ42の情報を書き込むためのイネーブル信号を出力する。また、同時に総稼働時間レジスタ45に積算部50により計算される稼働時間を格納するためのイネーブル信号を出力する。また、イベント制御部43は、エラー発生情報を受け付けた場合のみに、イネーブル信号をエラー数カウンタ51へ発行して、エラー数をカウントし、保持する。また、イベント制御部43は、前回のエラー発生時間データ、または前回の設定見直し指示時間データの格納を前回のエラー発生時間データ格納レジスタ47へ指示する。ステップS24では、イベント制御部43は、ソフトエラー発生情報、または設定見直し指示情報を取得後、エラー率演算部44にソフトエラー率計算指示を送出する。エラー率演算部44では、エラー発生時間格納レジスタ46と、前回のエラー発生時間データ格納レジスタ47と、総稼働時間レジスタ45と、エラー数カウンタ51とを読み込み、ソフトエラー率と平均エラー発生間隔MTTF:meantimetofailureを計算する。エラー率の計算式の一例としては、以下の式がある。数1λ=r/T数2MTTF=T/rここで、T総稼働時間、r:エラー数、λ:エラー率である。また、エラー率演算部44は、設定見直し指示情報の指示に従って、前回のエラー数カウンタ値を記録していて、前回と今回の設定見直し指示時間の間の時間間隔におけるソフトエラー率の計算も行うことができる。次に、ステップS25において、前記算出したエラー率と、図5に示す予め登録されている設定テーブルのエラー率のしきい値502とを比較する。設定テーブルに格納されたしきい値は、各しきい値をエラー率の値が超えた場合に、キャッシュアクセス方法、キャッシュのデータ格納管理の制御方法、メモリデバイスの選択方法などを変更するためのプロセッサコア2のレジスタ名称501と、実際に設定する値503とを対応付けて構成される。例えば、しきい値が0の行は、電子システム装置が起動して、当初はエラー率が0の場合のレジスタ名称501:Reg1、Reg5の初期設定値を、X0、XFと格納している。さらに、エラー率が計算されて、しきい値0.4を超えて、0.41となった場合には、しきい値0.4の行の各レジスタに設定する値を使用して、プロセッサコア2の設定が変更される。同様にして、さらにエラー率が計算されて、しきい値0.5を超えて、0.54となった場合には、しきい値0.5の行の各レジスタに設定する値を使用して、プロセッサコア2の設定が変更される。また、さらにエラー率が計算されて、しきい値0.5を下回って、計算結果がしきい値0.4と0.5の間に達した場合は、小さい値のしきい値0.4の行の各レジスタに設定する値を使用して、プロセッサコア2の設定が変更される。各しきい値に対応したレジスタ設定値によって、キャッシュアクセス方法、キャッシュのデータ格納管理の制御方法、メモリデバイスの選択方法、その他の制御方法のいずれか1つ、または複数の方法の方式を切替えることができる。なお、図5の例では、レジスタ名称501をReg1、Reg5としているが、プロセッサコア内の設定レジスタに応じたレジスタ設定値を格納するもので、図5の例に限定するものではない。また、各レジスタの初期設定値はしきい値が0の行の設定値である必要はなく、任意の設定値の組に指定可能である。ステップS25の設定テーブルの各しきい値と、ソフトエラー率の計算結果とを比較した結果が、前回の計算結果から今回の計算結果への変化がいずれかのしきい値を跨ぐものであれば、プロセッサコア2の制御方法の設定変更が要と判定してステップS27へ続き、前回の計算結果から今回の計算結果への変化がいずれのしきい値も跨がないものであれば、設定変更は否と判定してステップS28へ続く。図2に示すステップS26ステップS27では、設定変更リクエストを発行する処理を実行する。図3に設定変更リクエストの発行処理のフローチャートを示す。ステップS31では、ステップS26で前回のエラー率の計算結果から今回のエラー率の計算結果への変化がいずれかのしきい値を跨ぐと判定されているので、該当しきい値か、またはそれより小さい値のしきい値に対応する設定テーブルのレジスタ設定値を検索する。ステップS32において、設定テーブルのレジスタ設定値を読み出して、ステップS33において、プロセッサコア2の各レジスタを、読み出したレジスタ設定値で設定変更する指示を発行する。ステップS28では、ソフトエラー監視部11で引き続きソフトエラー発生状況、および設定見直し指示の監視を継続することを終了させる指示、または電子システム装置の停止が無い限りは、継続としてステップS21の処理へ移る。図7は、本発明によるプロセッサノード1のハードウエア設定を管理するBIOS画面71の実施形態例を示す。ここでは、キャッシュアクセス方法の設定状態、エラー検出機構の使用未使用設定等を設定、表示する画面の例を示す。なお、BIOSとは、BasicInputOutputSystemの略称で、プロセッサの初期動作設定や、ハードディスク、キーボード等の周辺機器を制御するプログラムで、基本的な入出力手段をOSに提供するためのものである。図8は、階層化したメモリ構成を縦軸に、時間経過を横軸に表している。メモリ構成を、プロセッサコア2図中Coreと、L1キャッシュ3図中Cacheと、主記憶メモリ5図中SRAMを例として、キャッシュアクセスと主記憶へのアクセスの流れを時系列に表している。なお、図1に示す例では、L2キャッシュ4を設けているが、処理の説明を簡単にするため、図8の例ではL2キャッシュ4は外した構成としているが、処理の流れは同様となる。最初0番目のストア命令アドレス0:a0を表すS0a0が発行されると、CoreにあるデータがCacheに転送される。そのデータをロード命令L0a0で、再度Coreに読み込んでいる。Coreに読み込んだ後、CacheをフラッシュしSRAMへ転送している。この例では、フラッシュ時に書き戻すWriteBack方式の例を示している。上述したCoreへの読み込み後、さらにSRAMからa1データをL1a1命令でCoreに読み込む。これをCoreで処理した後、a1’データとして、Cacheに書き戻している。以下、同様に命令列の順に処理を継続している。ソフトエラー要因となる環境放射線等の影響を受けるキャッシュの滞在時間は、図中a0’、a1’の期間となる。本発明により、ソフトエラー率を監視し、この滞在時間をアクセス方式の選択により制御することで、電子システム装置としてのソフトエラー率を緩和することができる。また、上述したソフトエラー監視部11、エラー記録部13、設定切替部12、設定テーブル14が、プロセッサコア2の数と一致する必要はなく、例えば、プロセッサコア2の数より少ない場合は、一部のソフトエラー監視部11、設定切替部12の指示に従い、搭載している全てのプロセッサコア2のキャッシュアクセス方法など全ての制御方法を一括設定変更指示する制御信号を設けることで、キャッシュアクセス方法など全ての制御方法を一括設定変更する。なお、複数のプロセッサコア2を具備する場合、それぞれに個別のキャッシュアクセス方法など全ての制御方法の設定変更を指示してもよい。また、図5に示すレジスタ501を、キャッシュの強制的な更新キャッシュフラッシュ間隔を設定するレジスタとし、レジスタ設定値503をその更新頻度データとすることで、例えばライトバック方式を使用したプロセッサノードにおいて、キャッシュ内のプログラムおよびデータの滞在時間を一定値以下に限定することができ、電子システム装置としてのソフトエラー率を削減することができる。また、同様に図5に示すレジスタ501を、プロセッサで使用するプログラムおよびデータの定常的な格納位置を指示するレジスタとし、レジスタ設定値503をその主記憶メモリアドレスとすることで、例えばライトスルー方式を使用したプロセッサノードにおいて、SRAMで構成されている主記憶内のデータの一部を、一般的に環境放射線耐性が高いDRAMに強制的に格納することができ、電子システム装置としてのソフトエラー率を削減することができる。以上述べたように、本実施例によれば、電子システム装置に用いるプロセッサノードにおいて、環境放射線等によるソフトエラー発生を監視し、ソフトエラー率を算出する手段と、その結果からキャッシュの制御方式データ更新頻度などを変更する手段を設けることで、設置環境や環境変化を自律的に調整、追従することでソフトエラー耐性を向上し、環境放射線等のソフトエラー要因の影響によるシステム停止頻度の削減および、システム停止による製品開発者の保守コストを削減でき、システムの稼動安定性及び信頼性を向上することができる。図9に、プロセッサコアと、プログラム、データを記憶するメモリが存在する所謂一般的なコンピュータに、本発明のソフトエラー耐性調整機能を実装した実施例を示す。計算機100は、プロセッサコア2、および主記憶メモリ5を含む演算部110と、L1キャッシュ3、およびL2キャッシュ4などに相当するキャッシュメモリ120と、二次記憶メモリに相当する記憶部130と、キーボード、マウスなどによるユーザの入力手段となる入力部140と、ディスプレイ装置などの出力部150と、ネットワーク170を介して外部のシステムとの通信を行う通信部160とを備える。記憶部130に記憶されたプログラムを演算部110へロードして、実行することによって、各機能を実現する。ソフトエラー検出部111は、キャッシュメモリ120、および演算部110内の主記憶メモリ5上のデータに、ビットの反転などが在るか否かを検査して、1ビット以上の反転を検出した場合には、ソフトエラー在りの出力をする。ここでの誤り検出方法は、既存の誤り検出方法のいずれかを採用すればよい。記憶部130には、前記した図5の設定テーブルと同じメモリ制御設定テーブル131を予め作成して記憶してある。ソフトエラー率計算部112は、ソフトエラー検出部111がソフトエラー在りの出力をした時点で、または設定見直し指示が他プログラムより発行された時点で、またはユーザより入力部140を介して設定見直し指示が入力された時点で、それらのソフトエラー情報、設定見直し指示情報を受け付けて、受け付けた時点の時間の記録、総稼動時間の算出、評価期間の算出、ソフトエラー回数のカウント、およびソフトエラー率の算出を行う。メモリ制御設定変更部113は、ソフトエラー率計算部112が算出したソフトエラー率を入力して、およびメモリ制御設定テーブル131を検索して、図2のステップS25の処理と同じ処理を実行する。その結果、制御方法の設定変更が必要と判定される場合には、図2のステップS27の処理と同じ処理を実行する。以上の演算部の機能によって、ソフトエラー耐性調整機能を実現する。