アナログデジタル変換器から出力された第1のデジタル値を格納する第1のレジスタと、前記アナログデジタル変換器から出力された第2のデジタル値を格納する第2のレジスタと、前記第1のレジスタに格納された前記第1のデジタル値と前記第2のレジスタに格納された前記第2のデジタルとの差分値を算出する差分算出器と、前記差分値が所定の上限値と所定の下限値との間に含まれる否かを判定し、判定結果を出力する比較判定器と、を備えていることを特徴とするテスト回路。前記第1のデジタル値は、所定のランプ波形信号を受信した前記アナログデジタル変換器による第x番目xは2以上の自然数の変換結果であり、前記第2のデジタル値は、前記所定のランプ波形信号を受信した前記アナログデジタル変換器による第x-1番目の変換結果であることを特徴とする、請求項1に記載のテスト回路。前記差分値を保持する第3のレジスタと、前記所定の上限値をテスタから受けて保持する第4のレジスタと、前記所定の下限値をテスタから受けて保持する第5のレジスタと、をさらに備え、前記比較判定器は、前記第3ないし第5のレジスタを参照して、前記差分値が所定の上限値と所定の下限値との間に含まれる否かを判定することを特徴とする、請求項1または2に記載のテスト回路。前記判定結果を受け、前記差分値が前記所定の上限値と前記所定の下限値との間に含まれる場合には、前記アナログデジタル変換器による変換結果をそのまま出力し、それ以外の場合には、前記アナログデジタル変換器による変換結果の少なくともいずれかのビットを反転して出力する出力回路を、さらに備えていることを特徴とする、請求項1ないし3のいずれか1項に記載のテスト回路。前記出力回路は、前記差分値が前記所定の上限値と前記所定の下限値との間に含まれる場合には、前記第1のレジスタ回路および前記第2のレジスタ回路のいずれかに格納されたデジタル値をそのまま出力し、それ以外の場合には、該デジタル値の少なくともいずれかのビットを反転して出力することを特徴とする、請求項4に記載のテスト回路。以下の分析は、本発明者によってなされたものである。特許文献1に記載されたAD変換装置100は、微分直線性を判定するために除算回路除算器156を用いている。しかしながら、一般に、除算回路の回路構成は、複雑かつ規模が大きいものとなる。特に、半導体装置ないしLSI製品が複数チャネルのADCを搭載している場合には、その影響が顕著となる。すなわち、特許文献1に記載されたAD変換装置によると、小規模な回路での微分直線性を判定することが困難となる。また、特許文献1に記載されたAD変換装置100において、最小値/最大値を平均値で除算する過程で、計算結果として小数点まで算出する必要がある場合には、除算回路の回路規模が大きくなるという問題もある。小数点算出を伴なう除算回路は、複雑で回路規模が大きいからである。したがって、このような場合にも、特許文献1に記載されたAD変換装置によると、小規模な回路で微分直線性を判定することは困難となる。さらに、テスト時間を短縮する目的や、コストを削減する目的で、簡易コード変換に基づいてADCの検査を行なう場合がある。例えば、ADC変換に際し、最下位ビットの変化を考慮しないような傾きのランプ波形でADCの検査を行なうことで、検査精度は低下するものの、検査時間を短縮することができる。しかしながら、特許文献1に記載されたAD変換装置100では、ADCによる変換結果の変化量が1LSB以下であることが必要とされる。したがって、特許文献1に記載されたAD変換装置100によると、簡易コード変換に基づいて、ADCの検査を実施することができないという問題がある。また、ADCの不良モードとして、ミッシングコードがある。しかしながら、特許文献1に記載されたAD変換装置100では、ADCの変換結果の変化量が1LSB以下であることが必要とされる。したがって、特許文献1に記載されたAD変換装置100によると、ミッシングコードが発生した場合は、デッドロックが生じるという問題がある。そこで、アナログデジタル変換器の微分直線性を、小規模な回路構成に基づいて検査できるようにすることが課題となる。本発明の一視点に係るテスト回路は、アナログデジタル変換器から出力された第1のデジタル値を格納する第1のレジスタと、前記アナログデジタル変換器から出力された第2のデジタル値を格納する第2のレジスタと、前記第1のレジスタに格納された前記第1のデジタル値と前記第2のレジスタに格納された前記第2のデジタルとの差分値を算出する差分算出器と、前記差分値が所定の上限値と所定の下限値との間に含まれる否かを判定し、判定結果を出力する比較判定器と、を備えている。本発明に係るテスト回路によると、アナログデジタル変換器の微分直線性を小規模な回路構成に基づいて検査することが可能となる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1ないし図3を参照すると、本発明に係るテスト回路14は、アナログデジタル変換器ADC13から出力された第1のデジタル値を格納する第1のレジスタ21と、ADC13から出力された第2のデジタル値を格納する第2のレジスタ22と、第1のレジスタ21に格納された第1のデジタル値と第2のレジスタ22に格納された第2のデジタルとの差分値を算出する差分算出器31と、差分値が所定の上限値と所定の下限値との間に含まれる否かを判定し、判定結果を出力する比較判定器35と、を備えている。また、第1のデジタル値は、所定のランプ波形信号を受信したADC13による第x番目xは2以上の自然数の変換結果であり、第2のデジタル値は、所定のランプ波形信号を受信したADC13による第x-1番目の変換結果であってもよい。テスト回路14は、差分値を保持する第3のレジスタ32と、所定の上限値をテスタ41から受けて保持する第4のレジスタ33と、所定の下限値をテスタから受けて保持する第5のレジスタ34と、をさらに備え、比較判定器35は、第3ないし第5のレジスタ32~34を参照して、差分値が所定の上限値と所定の下限値との間に含まれる否かを判定するようにしてもよい。また、テスト回路14は、比較判定器35による判定結果を受け、差分値が所定の上限値と所定の下限値との間に含まれる場合には、ADC13による変換結果をそのまま出力し、それ以外の場合には、ADC13による変換結果の少なくともいずれかのビットを反転して出力する出力回路24を、さらに備えていることが好ましい。また、出力回路24は、差分値が所定の上限値と所定の下限値との間に含まれる場合には、第1のレジスタ回路21および第2のレジスタ回路22のいずれかに格納されたデジタル値をそのまま出力し、それ以外の場合には、該デジタル値の少なくともいずれかのビットを反転して出力するようにしてもよい。図1を参照すると、ADC13を有する半導体装置11は、上記のテスト回路14を備えていることが好ましい。また、ADC13は、テスタ41からサンプルホールド器12を介して、上述のランプ波形信号を受信するようにしてもよい。また、テスト回路14は、上述の上限値および下限値を、テスタ41から制御信号の一部として受信するようにしてもよい。本発明に係るテスト回路14を備えた半導体装置11は、ADC13の変換結果の微分直線性を半導体装置11内において論理演算を行なうことによって判定する。かかる半導体装置11によると、半導体装置11を検査するテスタ41において、ADC検査のうち微分直線性の判定処理を省略することができる。したがって、半導体装置11のテスト時間を短縮することが可能となる。実施形態1第1の実施形態に係るテスト回路について、図面を参照して説明する。図1は、本実施形態に係るテスト回路14を備えた半導体装置11の構成を一例として示すブロック図である。図1を参照すると、半導体装置11は、サンプルホールド器12、アナログデジタル変換器ADC13、および、テスト回路14を備えている。半導体装置11は、テスト回路14によりADC13の微分直線性を判定する機能を有する。半導体装置11は、テスタ41から制御信号およびアナログのランプ波形信号を受信し、テスタ41に検査の結果を結果出力として出力する。サンプルホールド器12は、テスタ41から供給されるアナログのランプ波形信号のサンプルホールドを行う。ADC13は、サンプルホールドを行なったアナログ信号のアナログデジタル変換を行う。テスト回路14は、ADC13の変換結果を入力し、微分直線性を判定する。図2は、本実施形態に係るテスト回路14およびその周辺回路の構成を一例として示すブロック図である。図2を参照すると、破線で示したテスト回路14は、レジスタ21、22、差分演算判定器23、および、出力回路24を備えている。サンプルホールド器12は、アナログのランプ波形信号を受信する。ADC13は、ランプ波形信号をアナログデジタル変換して、レジスタ21に格納する。レジスタ21は、ADC13による変換結果のうちのx番目の変換結果を保持する。同様に、レジスタ22は、レジスタ21に格納されたx番目の変換結果の1つ手前のx-1番目の変換結果を保持する。差分演算判定器23は、レジスタ21およびレジスタ22にそれぞれ格納された、ADC13によるx番目の変換結果とx-1番目の変換結果との間の差分値を算出し、算出した差分値と所定の上限値ないし下限値と比較し、PASSないしFAILの判定を行ない、微分直線性を判定する。また、差分演算判定器23は、判定結果をPATH/FAIL信号として、出力回路24に出力する。図3は、差分演算判定器23の構成を一例として示すブロック図である。図3を参照すると、差分演算判定器23は、差分算出器31、レジスタ32~34、および、比較判定器35を備えている。差分算出器31は、レジスタ21に格納されたADC13によるx番目の変換結果と、レジスタ22に格納されたx-1番目の変換結果との差分を算出し、算出した差分をレジスタ32に格納する。レジスタ33は、ADC13による変換結果のうちの、互いに隣り合う変換結果の差分の上限値を、テスタ41図1参照から受信して保持する。同様に、レジスタ34は、ADC13による変換結果のうちの、互いに隣り合う変換結果の差分の下限値を、テスタ41から受信して保持する。比較判定器35は、レジスタ32に格納された差分の算出結果を、レジスタ33に格納された差分の上限値、および、レジスタ34に格納された差分の下限値と比較する。比較判定器35は、レジスタ32に格納された値、すなわち、ADC13の変換結果のステップ間の差分が、差分の上限値と下限値の範囲内に含まれるかどうかを判定し、判定結果をPASS/FAIL信号として出力回路24へ出力する。出力回路24はPASS/FAIL信号を参照し、判定結果がPASSである場合には、ADC13による変換結果を、テスタ41へ出力する。一方、判定結果がFAILである場合には、出力回路24は、all0またはall1を出力するようにしてもよい。なお、出力回路24は、判定結果がFAILである場合において、ADC13による変換結果の最上位ビットが0であるときには、all1を出力し、最上位ビットが1であるときには、all0を出力するようにしてもよい。このとき、期待値とはかけ離れた値がテスタ41へ出力されることになり、テスタ41は、確実に半導体装置11の不良を検出することができるからである。テスタ41によりADC13を検査する際には、一般に、総合誤差、微分直線性誤差等の項目について検査が行われる。本実施形態のテスト回路14を備えた半導体装置11によると、ADC13の検査項目のうちの微分直線性誤差の検査を被試験装置である半導体装置11自身において実現することができる。したがって、テスタ41の側では、ADC13の検査のうちの微分直線性誤差を判定する必要がなくなり、検査時間を短縮することが可能となる。また、本実施形態のテスト回路14は、差分算出回路、比較回路およびレジスタのみによって実現し得る。すなわち、テスト回路14を半導体装置11に設ける際に、複雑な回路を追加する必要が無くなる。したがって、本実施形態のテスト回路14によると、小規模なロジック回路を追加するだけで、ADC13の微分直線性を検査することが可能となる。さらに、本実施形態のテスト回路14では、ステップ間の変換差分の上限値および下限値をテスタ41によって指定する方法を採用している。したがって、本実施形態のテスト回路14によると、検査精度を粗くして検査を行なう簡易コード変換検査にも柔軟に対応することが可能となる。また、本実施形態のテスト回路14において、ADC13の検査を、全てのコード変換を検査するフルコード変換で行なえば、ミッシングコードを検出することも可能となる。実施形態2第2の実施形態に係るテスト方法およびプログラムについて説明する。アナログデジタル変換器ADCを搭載するマイコン製品では、上記の第1の実施形態のテスト回路14をソフトウエア処理に基づいて実現することができる。すなわち、第1の実施形態のテスト回路14の差分演算判定器23の処理を、マイコンでのソフトウエア処理による演算処理とすることで、ロジック回路を追加すること無く、ADCの微分直線性を検査することができる。なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。