"伝送線路と、前記伝送線路上に配置されたキャパシタ素子と、前記伝送線路と前記キャパシタ素子の間に配置され、導電性を有し、前記伝送線路と前記キャパシタ素子の第1電極とを電気的に接続し、前記伝送線路と接触する部分の幅が、前記キャパシタ素子の幅よりも小さいプレートと、を有することを特徴とする信号伝送路。前記プレートの幅は、前記伝送線路の幅以下であることを特徴とする請求項1記載の信号伝送路。前記キャパシタ素子の第2電極と接続され、表面が前記伝送線路より高い位置に配置される導体を備えることを特徴とする請求項3記載の信号伝送路。前記導体の表面の高さを前記キャパシタ素子の上面の高さに実質的に一致させた請求項3記載の信号伝送路。前記導体は、外部リードであることを特徴とする請求項3または4記載の信号伝送路。前記導体は、半導体チップであることを特徴とする請求項3または4記載の信号伝送路。前記プレートは、複数のプレートを重ねた構成であることを特徴とする請求項1乃至6のいずれか一項記載の信号伝送路。前記プレートの前記キャパシタ素子側の幅を前記伝送線路の幅よりも広くしたことを特徴とする請求項1乃至7のいずれか一項記載の信号伝送路。前記キャパシタ素子の下面と前記誘電体基板との距離を100μm以上とすることを特徴とする請求項1乃至8のいずれか一項記載の信号伝送路。しかしながら、特許文献1の技術では、使用するキャパシタの寸法に合わせて伝送線路を設計しなければならないため、回路の微細化に伴って寄生容量が増加するおそれがある。本発明は、上記課題に鑑みなされたものであり、キャパシタ搭載部分における寄生容量を抑制することを目的とする。本発明は、伝送線路と、前記伝送線路上に配置されたキャパシタ素子と、前記伝送線路と前記キャパシタ素子の間に配置され、導電性を有し、前記伝送線路と前記キャパシタ素子の第1電極とを電気的に接続され、前記伝送線路と接触する部分の幅が、前記キャパシタ素子の幅よりも小さいプレートと、を有することを特徴とする信号伝送路である。本発明によれば、キャパシタ搭載部分における寄生容量を抑制することができる。上記構成において、前記プレートの幅は、前記伝送線路の幅以下としてもよい。上記構成において、前記キャパシタ素子の第2電極と接続され、表面が前記伝送線路より高い位置に配置される導体を備えた構成としてもよい。この構成によれば、接続部品を短くし、インダクタンスを低減できる。上記構成において、前記導体の表面の高さを前記キャパシタ素子の上面の高さに実質的に一致させた構成とすることができる。上記構成において、前記導体は、外部リードとすることができる。上記構成において、前記導体は、半導体チップとすることができる。上記構成において、前記プレートは、複数のプレートを重ねた構成とすることができる。上記構成において、前記プレートの前記キャパシタ素子側の幅を前記伝送線路の幅よりも広くした構成とすることができる。上記構成において、前記キャパシタ素子の下面と前記誘電体基板との距離を100μm以上とする構成とすることができる。本発明によれば、キャパシタ搭載部分における寄生容量を抑制することができる。本発明の実施例1について図面を参照しつつ説明する。実施例1に係る信号伝送路1について説明する。信号伝送路1は、第1誘電体基板2、キャパシタ素子3、プレート4を備えている。図1aは、第1誘電体基板2、キャパシタ素子3、プレート4を示した斜視図である。図1bは、信号伝送路1の斜視図である。図1中、第1誘電体基板2の幅方向にX軸を取り、第1誘電体基板2の奥行き方向にY軸を取り、第1誘電体基板2の高さ厚さ方向にZ軸を取る。図2は信号伝送路1についてのプレート4を通るY-Z面の断面図である。図3は信号伝送路1についてのプレート4を通るX-Z面の断面図である。図1に示すように、第1誘電体基板2は、一例として、幅3mm、奥行き2.48mm、厚さ0.25mmのアルミナAl2O3基板である。第1誘電体基板2の表面上には、金メッキを施したマイクロストリップライン伝送線路5が形成されている。マイクロストリップライン5の幅はインピーダンス整合が得られる幅とすることができる。例えば、第1誘電体基板2の比誘電率がεr=10であるとして、特性インピーダンス50Ωを得るためのマイクロストリップライン5の幅は、第1誘電体基板2の厚さとほぼ等しくなる。本実施例では、マイクロストリップライン5は、一例として、幅0.26mm、厚さ0.005mmとする。図2に示すように、キャパシタ素子3はマイクロストリップライン5上に配置されている。キャパシタ素子3は、第1電極3aと第2電極3bとを備えている。第1電極3aと第2電極3bとは、それぞれ金属平板からなり、互いに対向している。第1電極3aと第2電極3bの間には、誘電体層3cが設けられている。キャパシタ素子3は、第1電極3aと第2電極3bの対向する面が第1誘電体基板2に平行になるように実装されている。ここでの平行とは、製造上の誤差や公差を許容した範囲も含み、完全な平行である必要はない。いわば、第1電極3aが第1誘電体基板2上のマイクロストリップライン5側に位置し、誘電体層3cを挟んで、第2電極3bが積層された構成であればよい。キャパシタ素子3の金属平板は金、誘電体層はチタン酸バリウムを用いている。キャパシタ素子3の幅はマイクロストリップライン5の幅よりも大きい。キャパシタ素子3の寸法は、一例として、奥行き0.5mm、幅0.5mm、高さ0.35mmである。プレート4は、マイクロストリップライン5とキャパシタ素子3との間に配置されている。したがって、第1誘電体基板2上に実装されたマイクロストリップライン5上に、プレート4、キャパシタ素子3が順に重ねて配置されている。このプレート4は、マイクロストリップライン5とキャパシタ素子3の第1電極3aとを電気的に接続している。すなわち、キャパシタ素子3の第1誘電体基板2側の第1電極3aがプレート4と接触する。プレート4の材質は、導電性を有している金属からなる。例えば、鉄ニッケルコバルト合金コバールが用いられる。プレート4のキャパシタ素子3側の面、及び第1誘電体基板2側の面には金メッキが施されている。プレート4とキャパシタ素子3とは半田などの導電性のロウ材でそれぞれ固定される。ただし、この固定の際に流れ出たロウ材がプレート4の側面に付着することを防ぐため、プレート4の側面には金メッキが施されていないことが好ましい。プレート4の幅は、一例として、寄生容量を低減するため、マイクロストリップライン5の幅と等しい0.26mmである。プレート4の奥行きは、一例として、0.25mmである。また、プレート4の厚さは、一例として、0.1mmである。また、信号伝送路1の下面には、接地電極6が形成されている。また、接地電極6領域上には、第2誘電体基板7と、金メッキを施されたFe-Ni‐Co合金8が設けられている。第2誘電体基板7上には、マイクロストリップライン9が形成されている。第2誘電体基板7の寸法、ならびにマイクロストリップライン9の幅及び厚さは、第1誘電体基板2およびマイクロストリップライン5と同じである。第2誘電体基板7は、マイクロストリップライン9をキャパシタ素子3に接近させて配置されている。第2誘電体基板7の高さZ軸方向の位置は、Fe-Ni‐Co合金8の厚さにより調整されている。これにより、マイクロストリップライン9の表面の高さがキャパシタ素子3の第2電極3bの上面の高さに実質的に一致するように構成されている。言い換えると、マイクロストリップライン9の表面とキャパシタ素子3の第2電極3bの上面とは、実質的に第1誘電体基板2に平行な同一面上に位置する。ここでの平行とは、製造誤差等を考慮したものである。この第2誘電体基板7のマイクロストリップライン9は、本発明の導体に相当する。そして、キャパシタ素子3の第2電極3bとマイクロストリップライン9とは、2本のワイヤ10をボンディングすることにより接続されている。このワイヤ10は、キャパシタ素子3の上面の第2電極3bと、マイクロストリップライン9とを接続する接続部品である。ワイヤ10は、一例として、φ25μmの金線である。ワイヤ10が接続する二点間の距離は、一例として0.2mmである。また、ワイヤ10の高低差は、0.1mmである。ところで、マイクロストリップライン9の表面の高さをキャパシタ素子3の第2電極3bの上面の高さに実質的に一致させたのは、ワイヤ10の長さを極力短くするためである。ワイヤ長を短くすることにより、インダクタンスを低減できる。また、マイクロストリップライン9の表面の高さと、キャパシタ素子3の第2電極3bの上面の高さとは実質的に一致していなくてもよい。例えば、マイクロストリップライン9の表面の高さが、第1誘電体基板2のマイクロストリップライン5の表面の高さよりも高い位置に配置されていてもよい。この場合も、マイクロストリップライン9とマイクロストリップライン5とが同一の高さに形成されている場合よりもワイヤを短くすることができる。なお、ワイヤの本数は2本に限定されず、要求に応じて本数を変更できる。ワイヤの本数が増加するほど、インダクタンスは低減される。次に、本発明の2つの比較例について説明する。比較例1まず、比較例1に係る信号伝送路101の構成を説明する。図4は、比較例1に係る信号伝送路101の斜視図である。信号伝送路101は、SMTキャパシタ素子102および第3誘電体基板103を備えている。図4aはSMTキャパシタ素子102および第3誘電体基板103の斜視図である。図4bは信号伝送路101の斜視図である。図4bに示すように、SMTキャパシタ素子102は、誘電体層102aを一対の外部電極102b,102cで挟んだ構成をしている。外部電極102b,102cは、互いに対向しているが、実装時にこの対向面が基板にほぼ垂直に位置する。ここでの垂直とは、製造上の誤差や公差を許容した範囲も含み、完全な垂直である必要はない。誘電体層102a内にはくし型の内部電極端子を設けていてもよい。SMTキャパシタ素子102の寸法は、奥行き1.0mm、幅0.5mm、高さ0.5mmである。第3誘電体基板103上には、マイクロストリップライン104が実装されている。マイクロストリップライン104上のSMTキャパシタ素子102を搭載する部位にはギャップ105が設けられている。SMTキャパシタ素子102は、外部電極102b,102cをそれぞれマイクロストリップライン104上に接触させて、ギャップ105を跨ぐように実装されている。SMTキャパシタ素子102の外部電極102b,102cが搭載される部分に位置するマイクロストリップライン104の線幅は、外部電極102b、102cの幅よりも大きく形成されている矢示B。比較例2次に、比較例2に係る信号伝送路201の構成を説明する。図5は、比較例2に係る信号伝送路201の斜視図である。比較例2の信号伝送路201はキャパシタ素子3を備えている。キャパシタ素子3は、実施例1のものと同一である。図5に示すように、信号伝送路201は第2誘電体基板7と第3誘電体基板202とを備えている。第2誘電体基板7は実施例1のものと同一である。第3誘電体基板202上には、マイクロストリップライン205が形成されている。キャパシタ素子3はマイクロストリップライン205上に実装されている。キャパシタ素子3が配置される部分のマイクロストリップライン205の線幅は、キャパシタ素子3の幅よりも大きく形成されている矢示C。また、実施例1と同様に、キャパシタ素子3の第2電極3bと第2誘電体基板7のマイクロストリップライン9とは、2本のワイヤ10をボンディングすることにより接続されている。次に、実施例1と比較例1,2とを比較しつつ、実施例1の信号伝送路1の効果を説明する。まず、回路の縮小化の観点から比較する。比較例1で使用しているSMTキャパシタ素子102は、一般的に、実施例1に係るキャパシタ素子3のような平行平板型のキャパシタ素子と比較して大きいサイズを有する。したがって、実施例1では、比較例1と比較して、回路の縮小化が可能である。また、図4に示すように、SMTキャパシタ素子102を実装するためには、SMTキャパシタ素子102の外部電極部分においてマイクロストリップラインの幅を大きくしなければならない。したがって、比較例1では、回路の縮小が阻害される。比較例2では、平行平板型のキャパシタ素子3を使用しているため、回路の縮小化が可能と思われる。しかしながら、比較例2においても、外部電極部分においてマイクロストリップラインの幅を大きくしなければならない。すなわち、キャパシタ素子3の実装部分におけるランドパターンの制約を解決できない。したがって、比較例2においても、回路の縮小化が阻害される。これに対して、実施例1の信号伝送路1では、プレート4を介してキャパシタ素子3を実装しているため、マイクロストリップライン5の幅を大きくする必要がない。したがって、キャパシタ素子3の実装部分におけるランドパターンの制約が解決され、回路の縮小化が可能である。また、プレート4の幅をマイクロストリップライン5の幅に一致させているため、インピーダンス不整合が抑制されている。次に、寄生容量について、実施例1と比較例2とを比較する。図6aは比較例2の信号伝送路201の断面図、図6bは実施例1の信号伝送路1の断面図である。図6aおよび図6bの断面は、キャパシタ素子3を通るY‐Z面である。図6bでは、第1誘電体基板2のみが影響する寄生容量をC2とし、第1誘電体基板2とキャパシタ素子3との間の空間s内の空気と、第1誘電体基板2とが影響する寄生容量を2C3としている。図7は図6bの配線パターンによる寄生容量の等価モデルの模式図である。図6aに示すように、比較例2における第3誘電体基板202の厚さをT、マイクロストリップライン205の幅をW、マイクロストリップライン205の長さをL、第3誘電体基板202の比誘電率をεr、真空中の誘電率をε0とすると、比較例2の配線パターンの寄生容量Cは、C=εrε0WL/T1と表わされる。図7に示すように、実施例1の配線パターンの寄生容量C ́はC ́=C22C32と表わされる。C3の容量のうち、空間s部分のみの容量をCaと第1誘電体基板2部分のみの容量をCrとすると、1/C3=1/Ca1/Cr3であるから、C3=CaCr/CaCr4と表わせる。さらに、図6bに示すように、実施例1における第1誘電体基板2の厚さをT、マイクロストリップライン5の幅をW、マイクロストリップライン5の長さをL、第1誘電体基板2の比誘電率をεr、真空中の誘電率をε0、プレート4の幅をWa、プレート4の厚さをT ́とすると、空気の比誘電率はほぼ1なので、C2=εrε0WaL/T5Ca=ε0W-WaL/T ́6Cr=εrε0W-WaL/T7と表わせる。ここで、εrを適当な値に設定し例えば、εr=10、T ́を適切な厚さ以上に設定すると、C2>>C3となり、C ́>Cが得られる。このように、プレート4を介在させることにより、空間s部分が形成されるため、実施例1の信号伝送路1は、比較例2の信号伝送路201と比べて寄生容量を小さくできる。なお、図6bの断面図において、プレート4の中心とキャパシタ素子3の中心とが一致している。ただし、本実施例ではこれに限定されることなく、プレート4の中心とキャパシタ素子3の中心とは一致していなくてもよい。ところで、プレート4の幅は寄生容量に大きく影響を与える。プレート4の幅がマイクロストリップライン5の幅よりも大きい場合、上記の空気部分の容量Caが減少するため、寄生容量が大きくなる。したがって、インピーダンス整合および寄生容量の観点から、プレート4のマイクロストリップライン5と接触する部分の幅を、キャパシタ素子3の幅よりも小さくする。さらに、プレート4の幅はマイクロストリップライン5の幅とするのが好ましい。ただし、図8に示すように、プレート4aの幅は、実装時の位置決め誤差を考慮して、マイクロストリップライン5の幅以下としてもよい。これにより、プレート4aが最適な位置からY方向にずれた場合であっても、プレート4aがマイクロストリップライン5からはみ出ることがない。この結果、寄生容量を低減する効果を損なうことがない。次に、周波数特性について、実施例1と比較例1および比較例2とを比較する。図9は反射特性を比較した説明図であり、図10は伝達特性を比較した説明図である。図9および図10のそれぞれにおいて、実施例1、比較例1及び比較例2について、0~50GHzの周波数帯で比較している。図9および図10中、実施例1を実線、比較例1を1点鎖線、比較例2を破線で示している。図9によると、0~30GHzの周波数帯において、反射特性は、実施例1の値が最も小さい。30GHzより大きい周波数帯において、比較例1が実施例1よりも小さい値を示すが、0~50GHzの周波数帯において、実施例1の反射特性が安定して低い値を示している。また、図10によると、0~30GHzの周波数帯において、実施例1の伝達特性が最も大きい。また、0~50GHzの周波数帯において、振幅が小さく安定している。以上の比較結果によれば、実施例1の信号伝送路1は、マイクロストリップライン5の幅を大きくすることなく、キャパシタ素子3の実装ができるため、比較例1および比較例2より回路の縮小化が可能である。また、実施例1の信号伝送路1は、プレート4を設けていない比較例2の信号伝送路201に比べて寄生容量を小さくできるため、インピーダンス不整合を低減できる。さらに、周波数特性について、実施例1の信号伝送路1は、比較例1の信号伝送路101および比較例2の信号伝送路201よりも優れた特性を示している。次に、実施例2の信号伝送路11について説明する。実施例2の信号伝送路11は、実施例1の信号伝送路1と比べて、誘電体基板が異なる。信号伝送路11は、第4誘電体基板12、キャパシタ素子3、プレート4を備えている。図11aは実施例2に係る信号伝送路11の第4誘電体基板12、キャパシタ素子3、プレート4を示した斜視図である。図11bは、信号伝送路11の斜視図である。キャパシタ素子3とプレート4とは実施例1と同一であるので詳細な説明は省略する。第4誘電体基板12上には、マイクロストリップライン13,14が形成されている。マイクロストリップライン13,14間には、ギャップ15が設けられている。マイクロストリップライン13のギャップ15側の端部13aに、プレート4とキャパシタ素子3とが配置されている。この配置の関係は実施例1と同様である。キャパシタ素子3の上側に言い換えると、第4誘電体基板12から離れた側に位置する第2電極3bと、マイクロストリップライン14のギャップ15側の端部14aとが、2本のワイヤ16をボンディングすることにより接続されている。ワイヤの本数は2本に限定されず、本数を変更できる。ワイヤの本数が増加するほど、インダクタンスは低減される。本実施例では、マイクロストリップライン13とマイクロストリップライン14とが同一平面上にある。本実施例において、マイクロストリップライン14は、マイクロストリップライン13が形成された第4誘電体基板12上の導体に相当する。本実施例において、マイクロストリップライン13とキャパシタ素子3との間に、導電性を有し、マイクロストリップライン13と接触する部分の幅がキャパシタ素子3の幅よりも小さいプレート4を設けたことにより、寄生容量を低減することができる。次に、実施例3の信号伝送路21について説明する。図12は、実施例3の信号伝送路21の斜視図である。実施例3の信号伝送路21は、実施例1の信号伝送路1とほぼ同一の構造である。実施例3の信号伝送路21は、プレート4を3枚積層させた上に、キャパシタ素子3を載せて構成されている。その他の構成は実施例1の構成と同一であるため、同一の番号を付し、詳細な説明は省略する。本実施例のように、プレートの必要な厚さを確保するために複数のプレート4を重ねることができる。また、図13に示す信号伝送路31のように、プレート34の厚さを調節して必要な厚さを確保してもよい。プレート34は、厚くすることも薄くすることもできる。ここで、プレート4の厚さを変化させた場合の特性について説明する。図14は、プレート4の厚さを変化させた場合の伝達特性を示している。図14の縦軸は伝達特性を示し、横軸は周波数を示している。ここで、第1導電体基板2とキャパシタ素子3との間の距離をT ́とする。このT ́はプレート4の厚さと同義である。図14において、実線はT ́=5μm、点線はT ́=15μm、一点鎖線はT ́=50μm、二点鎖線はT ́=100μm、破線はT ́=150μm、三点鎖線はT ́=200μmを示している。図14に示すように、伝達特性はプレート4の厚さに依存が見られる。すなわち、プレート4の厚さが増すほど、伝達特性のロスが低減する。図14によると、例えば、30GHzで1dB以下のロスとするには、プレート4の厚さは5μm以上にすればよい。また、40GHzで1dB以下のロスとするには、プレート4を100μm以上の厚さにすることが好ましい。次に、実施例4の信号伝送路41について説明する。図15は、実施例4の信号伝送路41の斜視図である。実施例4の信号伝送路41は、実施例1の信号伝送路1とほぼ同一の構造である。ただし、実施例4の信号伝送路41は、プレート44が実施例1のプレート4と異なっている。プレート44は、マイクロストリップライン5の長さ方向X方向の長さ奥行きがプレート4と異なる。プレート44の奥行きは、キャパシタ素子3の奥行きと等しい0.5mmである。なお、プレート44の幅Y方向長さは、0.26mm、厚さは0.1mmである。ここで、プレートの奥行きの違いについて説明する。図16は、プレートの奥行きを変えて、反射特性を比較した説明図である。図16の縦軸は反射特性を示し、横軸は周波数を示している。図17は、プレートの奥行きを変えて、伝達特性を比較した説明図である。図17の縦軸は伝達特性を示し、横軸は周波数を示している。図16、図17のそれぞれにおいて、0~50GHzの周波数帯で比較している。ここで、プレートの奥行きX軸方向長さをL ́とする。図16、図17において、実線はL ́=0.20mm、点線はL ́=0.25mm、一点鎖線はL ́=0.30mm、二点鎖線はL ́=0.35mm、破線はL ́=0.40mm、三点鎖線はL ́=0.45mm、一点二鎖線はL ́=0.50mmを示している。図16によると、プレートの奥行きの違いによる反射特性の差はほぼ見られない。図17によると、プレートの奥行きの違いによる伝達特性には僅かな差が見られる。これは、プレート自体のインダクタンスと寄生容量が影響していると考えられる。次に、実施例5の信号伝送路51について説明する。図18は、実施例5の信号伝送路51の斜視図である。実施例5の信号伝送路51は、実施例4の信号伝送路41とほぼ同一の構造である。ただし、実施例5の信号伝送路51は、プレート54が実施例4のプレート4と異なっている。プレート54は、第1導電体基板2側の部位54aの幅がマイクロストリップライン5の幅に一致している。プレート54のキャパシタ素子3側の部位54bの幅は、マイクロストリップライン5の幅よりも広くなっている。さらに詳しくいうならば、プレート54のキャパシタ素子3側の部位54bの幅は、キャパシタ素子3の幅に一致するように形成されている。プレート54の材質は実施例1のプレート4と同一である。その他の構成は実施例1の構成と同一であるため、同一の番号を付し、詳細な説明は省略する。プレート54のキャパシタ素子3側の幅を大きくすることにより、キャパシタ素子3を安定して固定することができる。本実施例では、プレート54の幅は2段であるが、これに限定されることはない。例えば、プレート54は、段差を設けず、第1誘電体基板2側からキャパシタ素子3側へ広がる台形状としてもよい。次に、実施例6の信号伝送路61,71について説明する。図19および図20はそれぞれ、実施例6の信号伝送路61,71の斜視図である。信号伝送路61は、実施例1の信号伝送路1のマイクロストリップライン9に代えて、パッケージ端子62を備えている。パッケージ端子62は、電子機器などを備えるパッケージに設けられた端子である。信号伝送路61では、パッケージ端子62とキャパシタ素子3の上面とを、ワイヤ63をボンディングすることにより接続している。信号伝送路71は、実施例1の信号伝送路1のマイクロストリップライン9に代えて、IC部品72を備えている。IC部品72は、例えばTIAtransimpedanceamplifierとする。信号伝送路71では、IC部品72の端子とキャパシタ素子3の上面とを、ワイヤ73をボンディングすることにより接続している。これらのパッケージ端子62、またはIC部品72の端子は、本発明の導体に相当する。また、このような導体はその他の外部リードや半導体チップであってもよい。実施例6において、パッケージ端子62とキャパシタ素子3の上面とにおけるワイヤボンディングする高さZ軸方向の位置を同一とすることが好ましい。同様に、IC部品72の端子とキャパシタ素子3の上面とにおけるワイヤボンディングする高さZ軸方向の位置を同一とすることが好ましい。これにより、ワイヤ長を短くして、インダクタンスを低下することができる。このように、キャパシタ素子3の上面と接続する導体はマイクロストリップラインに限られず、通電可能な端子であればよい。このように、キャパシタ素子3の上面と接続する導体を適切に選択することにより、さらに実装スペースを削減することができる。以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。例えば、図21に示すように、第1電極3a、第2電極3bは、くし型形状を有し、かつ、各くし歯3dが相手のくし歯3dの間に位置するように配置されてもよい。"