各々に割り当てられた処理を実行する複数個の処理実行ユニットを備える半導体装置を管理する半導体管理システムであって、正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当てる処理割り当て部と、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする電圧制御部とを有することを特徴とする半導体管理システム。前記半導体管理システムは、第1の動作モードで動作するとともに、第1の動作モードとは異なる第2の動作モードで動作する半導体装置を管理し、前記電圧制御部は、前記半導体装置が第1の動作モードで動作する場合は、前記複数個の処理実行ユニットに対して、印加電圧を各処理実行ユニットの正常動作電圧以上にし、前記半導体装置が第2の動作モードで動作する場合は、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧未満にすることを特徴とする請求項1に記載の半導体管理システム。前記電圧制御部は、前記半導体装置が第1の動作モードで動作する場合は、前記複数個の処理実行ユニットに対して、前記複数個の処理実行ユニットにおける最も高い正常動作電圧を一律に印加し、前記半導体装置が第2の動作モードで動作する場合は、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットにおける最も高い正常動作電圧を、前記複数個の処理実行ユニットに対して一律に印加することを特徴とする請求項2に記載の半導体管理システム。前記電圧制御部は、前記半導体装置が第1の動作モードで動作する場合は、前記複数個の処理実行ユニットに対して、前記複数個の処理実行ユニットにおける最も高い正常動作電圧を一律に印加し、前記半導体装置が第2の動作モードで動作する場合は、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットにおける最も高い正常動作電圧を一律に印加し、他の処理実行ユニットに対しては、印加電圧をゼロにすることを特徴とする請求項2又は3に記載の半導体管理システム。前記半導体管理システムは、第2の動作モードが複数段階に分かれている半導体装置を管理し、前記電圧制御部は、前記半導体装置が第2の動作モードで動作する場合に、段階ごとに印加電圧を下降させていくとともに、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、いずれの段階においても、印加電圧を正常動作電圧以上に維持することを特徴とする請求項2~4のいずれかに記載の半導体管理システム。前記電圧制御部は、処理実行ユニットごとに印加電圧の電圧値を制御していることを特徴とする請求項2に記載の半導体管理システム。前記処理割り当て部は、1つの処理を、優先度を設けて、処理実行ユニットの個数分の部分処理に分割し、正常動作電圧が低い処理実行ユニットほど、優先度の高い部分処理を割り当てることを特徴とする請求項1~6のいずれかに記載の半導体管理システム。前記半導体管理システムは、更に、各処理実行ユニットから、各処理実行ユニットにおける処理結果を入力し、入力した各処理実行ユニットにおける処理結果を結合する処理結果結合部を有することを特徴とする請求項7に記載の半導体管理システム。前記半導体管理システムは、前記複数個の処理実行ユニットとして、複数個の演算器を備える半導体装置を管理し、前記処理割り当て部は、正常動作電圧が低い演算器ほど、優先度の高い処理を割り当て、前記電圧制御部は、正常動作電圧の低さの順位が所定の順位以内の演算器に対しては、印加電圧を各演算器の正常動作電圧以上に維持し、他の演算器に対しては、所定の場合に、印加電圧を各演算器の正常動作電圧未満にすることを特徴とする請求項1~8のいずれかに記載の半導体管理システム。前記半導体管理システムは、前記複数個の処理実行ユニットとして、複数個のメモリを備える半導体装置を管理し、前記処理割り当て部は、正常動作電圧が低いメモリほど、優先度の高い処理を割り当て、前記電圧制御部は、正常動作電圧の低さの順位が所定の順位以内のメモリに対しては、印加電圧を各メモリの正常動作電圧以上に維持し、他のメモリに対しては、所定の場合に、印加電圧を各メモリの正常動作電圧未満にすることを特徴とする請求項1~8のいずれかに記載の半導体管理システム。各々に割り当てられた処理を実行する複数個の処理実行ユニットを備える半導体装置を管理する半導体管理方法であって、正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当てる処理割り当てステップと、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする電圧制御ステップとを有することを特徴とする半導体管理方法。背景技術で述べた従来の技術は、いずれも半導体の低消費電力化に寄与するものの、全体に対して正常動作を保証することを前提としているため、電圧にマージンを付加する必要があり、消費電力が大きくなってしまっていた。その上、前述のように、近年、チップのばらつきが大きくなってきているため、それがさらに大きな電圧のマージンを必要とする要因となっていた。そのため、従来の技術では低消費電力化に限界があるという課題があった。この発明は、上記のような課題を解決することを主な目的としており、処理の優先度を考慮して印加電圧を制御することにより、半導体装置の消費電力を低下させることを主な目的とする。本発明に係る半導体管理システムは、各々に割り当てられた処理を実行する複数個の処理実行ユニットを備える半導体装置を管理する半導体管理システムであって、正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど優先度の高い処理を割り当てる処理割り当て部と、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする電圧制御部とを有することを特徴とする。本発明によれば、正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当て、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にするため、優先度の高い処理を正確に実行することを保証しながら、半導体装置の消費電力の低減を図ることができる。上述した課題を解決し、目的を達成するために、実施の形態1~6では、各々の処理に要求される正確さを考慮して半導体装置に印加する電圧を制御することにより、半導体装置の消費電力を従来技術よりさらに低下させる構成を説明する。実施の形態1~6では、まず、半導体装置は、同様の機能を持つ機能ブロックたる処理実行ユニットを複数個有する。処理実行ユニットは、各々に割り当てられた処理を実行する。そして、その複数の処理実行ユニットは論理的に切り替え可能な構成となっている。半導体のばらつき等が要因となり、同様の機能を持つ処理実行ユニットであっても、半導体内の位置により印加電圧に対する動作特性は異なるものとなる。そのため、各処理実行ユニットの印加電圧に対する特性を測定し、その測定結果に基づいて、運用時に印加する電圧を制御することにより、半導体の消費電力を低減する。より具体的には、正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当てるようにする。そして、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする。このようにすることで、優先度の高い処理を正確に実行することを保証しながら、半導体装置の消費電力の低減を図る。なお、上記処理実行ユニットとしては、例えば多ビット演算器やメモリが想定される。実施の形態1.実施の形態1の構成例を図1に示す。実施の形態1は、上述の処理実行ユニットとして多ビット演算器を使用した場合の例である。本実施の形態では、半導体装置1内の多ビット演算器を上位ビット側演算器から下位ビット側演算器まで複数に分割配置する演算器A3、演算器B4、演算器C5。なお、ここでは一例として3分割した場合を示しているが、分割数は3に限定されない。演算器A3~C5の前段に上位下位分割器6を、演算器A3~C5の後段に上位下位結合器7を配置し、演算器A3~C5の上位ビット下位ビットの演算を論理的に交換可能である。上位下位分割器6は、1つの処理を複数の部分処理図1の例では、3つの部分処理に分割し、各部分処理を演算器A3~C5に割当てる。また、上位下位結合器7は、各演算器から、各演算器における処理結果を入力し、入力した処理結果を結合する。上位下位の選択は、半導体装置1への入力信号である上位下位情報もしくはレジスタ等で設定可能である。電源装置2からは同一系統の電源配線9~11を使用して各演算器A3~C5に同一の電圧が供給される。また、上位下位結合器7は、任意の一つの演算器の結果のみを出力する機能も有する。この機能は、正常動作する電圧を測定するテストのために使用する。なお、上位下位分割器6が本発明に係る処理割り当て部の例に相当し、電源装置2が本発明に係る電圧制御部の例に相当する。そして、上位下位分割器6及び電源装置2が、本発明に係る半導体管理システムの例に相当する。また、上位下位分割器6による動作が処理割り当てステップの例に相当し、電源装置2の動作が電圧制御ステップの例に相当する。また、上位下位結合器7は、処理結果結合部の例に相当する。本実施の形態における動作は以下のようになる。まず、個々の半導体装置1に対して出荷前にテストを行い、各演算器A3~C5に対して正常動作する電圧正常動作電圧を測定する。テスト方法については後述する。チップ内ばらつきなどの要因により、正常動作に必要な電圧は演算器毎に異なるものとなる。正常動作に必要な電圧が低い演算器から順に上位ビット側に割り当て、運用時は常にその割り当てとなるよう上位下位情報を設定する。つまり、上位下位分割器6は、1つの処理ここでは、演算処理をビット位置を基準に複数の部分処理に分割し、正常動作電圧が低い演算器ほど、上位のビットの演算処理優先度の高い部分処理を割り当てる。例えば、正常動作電圧が演算器A3、演算器B4、演算器C5の順で低いとすると、上位下位分割器6は、上位ビットの演算処理を演算器A3に割り当て、中位ビットの演算処理を演算器B4に割り当て、下位ビットの演算処理を演算器C5に割り当てる。なお、以下でも、正常動作電圧が演算器A3、演算器B4、演算器C5の順で低いという前提で説明を行う。実運用時は、通常モード第1の動作モードの例では、電源装置2は、全演算器が正しく動作する電圧を与える。電源装置2は、例えば、演算器C5の正常動作電圧以上の電圧を全演算器に一律に印加する。この場合は全体として正常に動作する。運用時の低消費電力モード第2の動作モードの例では、電源装置2は、下位ビットに割り当てられた演算器は正常動作が保証されない電圧にまで下げる。電源装置2は、例えば、演算器C5の正常動作電圧未満の電圧を印加する。この場合、下位ビットの演算器C5では外部条件が悪化した時などに演算エラーが起き得る。また、低消費電力モードが複数段階に分かれている場合は、段階的に印加電圧を下降させてもよい。例えば、低消費電力モードの第1段階では、電源装置2は、演算器B4の正常動作電圧以上であって、演算器C5の正常動作電圧未満の電圧を全演算器に一律に印加する。この場合は、演算器A3と演算器B4は正常に動作するが、演算器C5の正常動作は保証されない。また、低消費電力モードの第2段階では、電源装置2は、演算器A3の正常動作電圧以上であって、演算器B4の正常動作電圧未満の電圧を全演算器に一律に印加する。この場合は、演算器A3は正常に動作するが、演算器B4と演算器C5の正常動作は保証されない。最も正常動作電圧が低い演算器A3に対しては、低消費電力モードのいずれの段階でも、正常動作電圧以上の電圧が印加される。なお、ここでは、最も正常動作電圧が低い演算器A3のみに常に正常動作電圧以上の電圧を印加する例を説明したが、最も正常動作電圧が低い演算器A3と2番目に正常動作電圧が低い演算器B4に常に正常動作電圧以上の電圧を印加するようにしてもよい。ここで、正常動作する電圧を測定するテスト方法の例を述べる。上位下位結合器7の、任意の一つの演算器の結果のみを出力する機能を有効にし、演算器A3の結果のみを出力するように設定する。演算器A3で演算を行い、演算器A3への印加電圧を十分な電圧から徐々に低くしていく。演算結果が変化した電圧を測定し、その直前の電圧を正常動作可能な電圧とする。演算器B4、演算器C5についても同様に測定する。このように、実施の形態1においては、一部については正常動作を保証しないことにより全体の電圧を下げることができ、大きく消費電力を削減することが可能である。また、本実施の形態1においては、電源配線9~11は全演算器に対して同一の系統であるため、配線に関する特別な配慮は一切不要であり、設計上のオーバーヘッドは極めて小さい。また、本実施の形態で示した半導体管理方法は、例えば、演算結果が不正確でも許容されるようなアプリケーションで有効である。例えばデジタル画像データは各画素データの下位ビットであるほどエラーの画質への影響が小さいため、携帯機器での表示画像の演算等が想定される。以上、本実施の形態では、以下の特性を有する半導体装置及び電源装置を説明した。半導体内に処理実行ユニットを複数個有する。複数の処理実行ユニットを論理的に切り替え可能である。各処理実行ユニットの印加電圧に対する動作特性に基づき、印加する電圧を制御する。更に、本実施の形態に係る半導体装置及び電源装置は、以下の特性を有することを説明した。処理実行ユニットとして多ビット演算器を有し、上位ビットから下位ビットにまで複数にブロック分割されている。演算データフローにおいて、演算器の前段には上位下位に分割するブロック、演算器の後段には上位下位を結合するブロックが配置されており、切り替えが可能になっている。各演算器には同一の電源配線を接続し、一律の電圧を与える。運用時は、通常モードにおいては全演算器が正常に動作する電圧を与え、低消費電力モードにおいては下位ビットの演算器は正常動作が保証されない電圧にまで下げる。なお、以上では、上位下位分割器6及び上位下位結合器7が、半導体装置1内に配置されている例を説明したが、上位下位分割器6及び上位下位結合器7は演算器A3~C5と接続されていれば、半導体装置1外に配置されていてもよい。実施の形態2.実施の形態2では、実施の形態1よりさらに消費電力を抑える構成を説明する。構成例を図2に示す。実施の形態2は以下に記す内容以外は実施の形態1と同じである。実施の形態1と異なり、電源配線が演算器毎に分割された構成である。さらに、それぞれの演算器に対する電源配線にスイッチ90~110があり、電源供給を止めることが可能である。なお、スイッチ90~110の位置は半導体装置1内部に限定されず、半導体装置1の外にあっても良い。実施の形態2の動作は以下のようになる。通常モード時は実施の形態1と同じである。低消費電力モード時は、実施の形態1と異なり、電圧を下げた際に、正常動作が保証されない演算器に対応するスイッチを切り、電圧供給を止める。なお、本実施の形態では、電源装置2に加えて、スイッチ90~110も電圧制御部の例に相当する。本実施の形態2においては、以下の効果がある。実施の形態1の場合は、電圧を下げて下位ビット演算器の動作が保障されなくなっても全演算器に電力を供給するが、実施の形態2では動作が保証されない演算器の分の電力供給はカットするため、さらなる消費電力削減が可能である。但し、実施の形態1と異なり、電源配線の系統を演算器毎に分ける必要がある。本実施の形態に係る半導体装置及び電源装置は、実施の形態1で説明した特性に加えて、以下の特性を有する。電源配線が演算器毎に分割されており、それぞれの電源の配線にスイッチがあり、電源供給を止めることが可能である。運用時は、電圧を下げた際に、正常動作が保証されない演算器に対応するスイッチを切り、電圧供給を止める。実施の形態3.実施の形態3では、実施の形態1、2よりきめ細かに電圧を変更し消費電力を抑える構成を説明する。本実施の形態に係る構成例を図3に示す。実施の形態3は、以下に示す内容以外は実施の形態1と同じである。電源配線9~11が演算器毎に分かれていて、電圧をそれぞれ調節可能となっている。実施の形態3の動作は以下のようになる。通常モードでは、電源装置2は、各々の演算器に対し、正常動作に必要な電圧を与える。低消費電力モードでは、電源装置2は、下位ビットの演算器に対してはさらに低い、正常動作が保証されない電圧を与えるか、電源供給をカットする。上位ビットの演算器に対しては、低消費電力モードでも、電源装置2は正常動作電圧を維持する。本実施の形態3においては、以下の効果がある。演算器毎に電圧を決めるため、通常モードにおいても各ブロックに対する最低電圧を供給すれば良く、より消費電力を削減できる。本実施の形態に係る半導体装置及び電源装置は、実施の形態1で説明した特性に加えて、以下の特性を有する。電源配線が演算器毎に分割されており、電圧をそれぞれ調節可能となっている。運用時は、通常モードでは、各々の演算器に対し、正常動作に必要な電圧を与える。低消費電力モードでは、下位ビットの演算器に対してはさらに低い電圧を与える。実施の形態4.実施の形態4に係る構成例を図4に示す。実施の形態4は、上述の処理実行ユニットとしてメモリを使用した場合の例である。本実施の形態では、半導体装置1内のメモリを上位ビット側メモリから下位ビット側メモリまで複数に分割配置するメモリA30、メモリB40、メモリC50。なお、ここでは一例として3分割した場合を示しているが、分割数は3に限定されない。メモリA30~C50には接続切り替え器60を接続し、メモリの上位ビット下位ビットを論理的に交換可能である。接続切り替え器60は、1つの処理を複数の部分処理図4の例では、3つの部分処理に分割し、各部分処理をメモリA30~C50に割当てる。また、接続切り替え器60は、各メモリから、各メモリにおける処理結果を入力し、入力した処理結果を結合する。上位下位の選択は、半導体装置1への入力信号である上位下位情報もしくはレジスタ等で設定可能である。電源装置2からは電源配線7~9を使用して各メモリA30~B50に同一の電圧が供給される。なお、本実施の形態では、接続切り替え器60が本発明に係る処理割り当て部の例に相当し、電源装置2が本発明に係る電圧制御部の例に相当する。そして、接続切り替え器60及び電源装置2が、本発明に係る半導体管理システムの例に相当する。また、接続切り替え器60による動作が処理割り当てステップの例に相当し、電源装置2の動作が電圧制御ステップの例に相当する。また、接続切り替え器60は、処理結果結合部の例にも相当する。本実施の形態における動作は以下のようになる。まず、個々の半導体装置1に対して出荷前にテストを行い、各メモリA30~C50に対して正常動作する電圧正常動作電圧を測定する。テスト方法については後述する。チップ内ばらつきなどの要因により、正常動作に必要な電圧はメモリ毎に異なるものとなる。正常動作に必要な電圧が低いメモリから順に上位ビット側に割り当て、運用時は常にその割り当てとなるよう上位下位情報を設定する。つまり、接続切り替え器60は、1つの処理ここでは、データライト処理及びデータリード処理をビット位置を基準に複数の部分処理に分割し、正常動作電圧が低い演算器ほど、上位のビットのデータライト処理/データリード処理優先度の高い部分処理を割り当てる。例えば、正常動作電圧がメモリA30、メモリB40、メモリC50の順で低いとすると、接続切り替え器60は、上位ビットのデータライト処理/データリード処理をメモリA30に割り当て、中位ビットのデータライト処理/データリード処理をメモリB40に割り当て、下位ビットのデータライト処理/データリード処理をメモリC50に割り当てる。なお、以下でも、正常動作電圧がメモリA30、メモリB40、メモリC50の順で低いという前提で説明を行う。実運用時は、通常モード第1の動作モードの例では、電源装置2は、全メモリが正しく動作する電圧を与える。電源装置2は、例えば、メモリC50の正常動作電圧以上の電圧を全メモリに一律に印加する。この場合は全体として正常に動作する。運用時の低消費電力モード第2の動作モードの例では、電源装置2は、下位ビットに割り当てられたメモリは正常動作が保証されない電圧にまで下げる。電源装置2は、例えば、メモリC50の正常動作電圧未満の電圧を印加する。この場合、下位ビットのメモリC50では外部条件が悪化した時などにリードライトエラーが起き得る。また、低消費電力モードが複数段階に分かれている場合は、段階的に印加電圧を下降させてもよい。例えば、低消費電力モードの第1段階では、電源装置2は、メモリB40の正常動作電圧以上であって、メモリC50の正常動作電圧未満の電圧を全メモリに一律に印加する。この場合は、メモリA30とメモリB40は正常に動作するが、メモリC50の正常動作は保証されない。また、低消費電力モードの第2段階では、電源装置2は、メモリA30の正常動作電圧以上であって、メモリB40の正常動作電圧未満の電圧を全メモリに一律に印加する。この場合は、メモリA30は正常に動作するが、メモリB40とメモリC50の正常動作は保証されない。最も正常動作電圧が低いメモリA30に対しては、低消費電力モードのいずれの段階でも、正常動作電圧以上の電圧が印加される。なお、ここでは、最も正常動作電圧が低いメモリA30のみに常に正常動作電圧以上の電圧を印加する例を説明したが、最も正常動作電圧が低いメモリA30と2番目に正常動作電圧が低いメモリB40に常に正常動作電圧以上の電圧を印加するようにしてもよい。ここで正常動作する電圧を測定するテスト方法の例を述べる。メモリA30~C50のいずれか一つに対してライトリードを行い、正しいデータをリードできるかどうかを調べる。メモリに与える電圧を徐々に低くしていき、正常動作しないことが起きうる電圧を測定する。全メモリに対して同じ操作を繰り返す。このように、実施の形態4においては、実施の形態1と同様の効果がメモリに対して得られる。以上、本実施の形態では、以下の特性を有する半導体装置及び電源装置を説明した。半導体内に処理実行ユニットを複数個有する。複数の処理実行ユニットを論理的に切り替え可能である。各処理実行ユニットの印加電圧に対する動作特性に基づき、印加する電圧を制御する。更に、本実施の形態に係る半導体装置及び電源装置は、以下の特性を有することを説明した。処理実行ユニットとしてメモリを有し、上位ビットから下位ビットにまで複数にブロック分割されている。メモリには接続切り替え器が接続され、上位ビット下位ビットを論理的に切り替え可能である。各メモリには同一の電源配線を接続し、一律の電圧を与える。運用時は、通常モードにおいては全メモリが正常に動作する電圧を与え、低消費電力モードにおいては下位ビットのメモリは正常動作が保証されない電圧にまで下げる。なお、以上では、接続切り替え器60が、半導体装置1内に配置されている例を説明したが、接続切り替え器60はメモリA30~C50と接続されていれば、半導体装置1外に配置されていてもよい。実施の形態5.実施の形態5は、実施の形態4よりさらに消費電力を抑える構成を説明する。構成例を図5に示す。実施の形態5は以下に記す内容以外は実施の形態4と同じである。実施の形態4と異なり、電源配線がメモリ毎に分割された構成である。さらに、それぞれのメモリに対する電源配線にスイッチ90~110があり、電源供給を止めることが可能である。なお、スイッチ90~110の位置は半導体装置1内部に限定されず、半導体装置1の外にあっても良い。実施の形態5の動作は以下のようになる。通常モード時は実施の形態4と同じである。低消費電力モード時は、実施の形態4と異なり、電圧を下げた際に、正常動作が保証されないメモリに対応するスイッチを切り、電圧供給を止める。なお、本実施の形態では、電源装置2に加えて、スイッチ90~110も電圧制御部の例に相当する。本実施の形態5においては、以下の効果がある。実施の形態4の場合は、電圧を下げて下位ビットメモリの動作が保障されなくなっても全メモリに電力を供給するが、実施の形態5では動作が保証されないメモリの分の電力供給はカットするため、さらなる消費電力削減が可能である。但し、実施の形態4と異なり、電源配線の系統をメモリ毎に分ける必要がある。本実施の形態に係る半導体装置及び電源装置は、実施の形態4で説明した特性に加えて、以下の特性を有する。電源配線がメモリ毎に分割されており、それぞれの電源の配線にスイッチがあり、電源供給を止めることが可能である。運用時は、電圧を下げた際に、正常動作が保証されないメモリに対応するスイッチを切り、電圧供給を止める。実施の形態6.実施の形態6は、実施の形態4、5よりきめ細かに電圧を変更し消費電力を抑える構成を説明する。本実施の形態に係る構成例を図6に示す。実施の形態6は、以下に示す内容以外は実施の形態4と同じである。電源配線9~11がメモリ毎に分かれていて、電圧をそれぞれ調節可能となっている。実施の形態6の動作は以下のようになる。通常モードでは、電源装置2は、各々のメモリに対し、正常動作に必要な電圧を与える。低消費電力モードでは、電源装置2は、下位ビットのメモリに対してはさらに低い、正常動作が保証されない電圧を与えるか、電源供給をカットする。上位ビットのメモリに対しては、低消費電力モードでも、電源装置2は正常動作電圧を維持する。本実施の形態6においては、以下の効果がある。メモリ毎に電圧を決めるため、通常モードにおいても各ブロックに対する最低電圧を供給すれば良く、より消費電力を削減できる。本実施の形態に係る半導体装置及び電源装置は、実施の形態4で説明した特性に加えて、以下の特性を有する。電源配線がメモリ毎に分割されており、電圧をそれぞれ調節可能となっている。運用時は、通常モードでは、各々のメモリに対し、正常動作に必要な電圧を与える。低消費電力モードでは、下位ビットのメモリに対してはさらに低い電圧を与える。