基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたホールの側壁に設けられた第1の絶縁膜と、前記ホール内における前記第1の絶縁膜の内側に設けられた電荷蓄積膜と、前記電荷蓄積膜の内側に設けられた第2の絶縁膜と、前記第2の絶縁膜の内側に設けられたチャネルボディと、を備え、前記電荷蓄積膜は、前記電極層に対向する部分で前記電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有することを特徴とする半導体装置。前記電極層と前記チャネルボディとの間の距離が、前記絶縁層と前記チャネルボディとの間の距離よりも長いことを特徴とする請求項1記載の半導体装置。前記凸部における前記電極層側の端部および前記絶縁層側の側壁を、前記第1の絶縁膜が覆っていることを特徴とする請求項1または2に記載の半導体装置。前記第2の絶縁膜における前記電荷蓄積膜の前記凸部に対向する部分と前記凸部に対向しない部分との膜厚差は、前記電荷蓄積膜における前記凸部と前記他の部分との膜厚差よりも小さく、前記チャネルボディにおける前記凸部に対向する部分と前記凸部に対向しない部分との膜厚差は、前記第2の絶縁膜における前記膜厚差よりも小さいことを特徴とする請求項1~3のいずれか1つに記載の半導体装置。基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたホールの側壁に設けられた第1の絶縁膜と、前記ホール内における前記第1の絶縁膜の内側に設けられた電荷蓄積膜と、前記電荷蓄積膜の内側に設けられた第2の絶縁膜と、前記第2の絶縁膜の内側に設けられたチャネルボディと、を備え、前記電極層と前記チャネルボディとの間の距離が、前記絶縁層と前記チャネルボディとの間の距離よりも長いことを特徴とする半導体装置。実施形態によれば、他の特性を損ねずにセル間の電荷の移動を抑制することができる半導体装置を提供する。実施形態によれば、半導体装置は、基板と、積層体と、第1の絶縁膜と、電荷蓄積膜と、第2の絶縁膜と、チャネルボディと、を備えている。前記積層体は、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。前記第1の絶縁膜は、前記積層体を貫通して形成されたホールの側壁に設けられている。前記電荷蓄積膜は、前記ホール内における前記第1の絶縁膜の内側に設けられている。前記電荷蓄積膜は、前記電極層に対向する部分で前記電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。前記第2の絶縁膜は、前記電荷蓄積膜の内側に設けられている。前記チャネルボディは、前記第2の絶縁膜の内側に設けられている。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体装置1におけるメモリセルアレイの模式斜視図である。なお、図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。図2aは、図1におけるメモリセルが設けられた部分の拡大断面図であり、図2bは、図2aにおけるA部の拡大図である。また、図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。図1において、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートBG上には、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sと、複数の絶縁層42図2aに示すと、がそれぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、図5a及びbに示す絶縁物45が設けられている。電極層WL1D、WL2D、WL3D、WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S、WL2S、WL3S、WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sの層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを、単に電極層WLと表すこともある。電極層WLは、不純物が添加され導電性を有する多結晶シリコン層、または金属層である。多結晶シリコンの電極層WLの場合、n形よりはp形の方が消去特性の点から好ましい。また、金属の電極層WLの場合、仕事関数が高い方が消去特性の点から好ましい。絶縁層42は、シリコン酸化層またはシリコン窒化層である。あるいは、それらの単層に限らず、絶縁層42はシリコン酸化層とシリコン窒化層との積層構造であってもよい。電極層WL4D上には、図示しない絶縁層を介して、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば不純物が添加され導電性を有するシリコン層である。電極層WL4S上には、図示しない絶縁層を介して、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGD及びソース線SL上には、図示しない絶縁層を介して、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBG及びこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部を介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ20が設けられている。チャネルボディ20は、非晶質シリコン、多結晶シリコン、単結晶シリコンなどである。チャネルボディ20と、メモリホールMHの内壁との間には、後述するメモリ膜30が設けられている。チャネルボディ20とドレイン側選択ゲートSGDとの間には、ゲート絶縁膜35が設けられている。チャネルボディ20とソース側選択ゲートSGSとの間には、ゲート絶縁膜36が設けられている。なお、メモリホールMH内のすべてをチャネルボディ20で埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ20を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。ドレイン側選択ゲートSGD、チャネルボディ20及びそれらの間のゲート絶縁膜35は、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDの上方のチャネルボディ20は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ20及びそれらの間のゲート絶縁膜36は、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSの上方のチャネルボディ20は、ソース線SLと接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ20及びメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTS、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLをつなぐ連結部JPとを有する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。次に、図2a及びbを参照して、メモリ膜30について説明する。各電極層WLとチャネルボディ20との間には、電極層WL側から順に第1の絶縁膜としてブロック膜31、電荷蓄積膜32、および第2の絶縁膜としてトンネル膜33が設けられている。ブロック膜31は電極層WLに接し、トンネル膜33はチャネルボディ20に接し、ブロック膜31とトンネル膜33との間に電荷蓄積膜32が設けられている。チャネルボディ20はメモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層WLはそのトランジスタのコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。実施形態の半導体装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。あるいは、ハフニア、ジルコニアなどを含む高誘電率絶縁膜を電荷蓄積膜32として用いてもよい。シリコン窒化膜は、膜内での電荷の移動速度が比較的遅く、電荷保持特性に優れる。ハフニア、ジルコニアなどを含む高誘電率絶縁膜は、メモリーウインドウを広くとれる。トンネル膜33は、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。トンネル膜33は、例えば、シリコン酸化膜またはシリコン酸窒化膜である。あるいは、それらの単層に限らず、トンネル膜33はシリコン酸化膜とシリコン酸窒化膜との積層膜であってもよい。シリコン酸窒化膜は、書き込みや消去ストレスに対する耐性に優れる。ブロック膜31は、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのをブロックする。ブロック膜31は、例えば、シリコン酸化膜である。また、シリコン窒化膜と高誘電率絶縁膜との積層膜をブロック膜31として用いてもよい。あるいは、ブロック膜31として、アルミナなどを含み電子に対する障壁の高い高誘電率絶縁膜を用いてもよい。絶縁層42は、電極層WLよりもチャネルボディ20側に向けて突出している。逆に言えば、電極層WLは、絶縁層42よりもチャネルボディ20から離れている。したがって、絶縁層42と電極層WLとの間に段差が形成されている。ブロック膜31は、その段差に沿って形成されている。電荷蓄積膜32は、電極層WLに対向する部分で電極層WLに向かって突出して設けられた凸部32aを有する。絶縁層42と電極層WLとの段差に沿って形成されたブロック膜31には、電極層WLに対向する位置に凹部が形成される。その凹部に電荷蓄積膜32の一部が埋め込まれ凸部32aが形成される。凸部32aの膜厚電極層WL側への突出方向の膜厚は、電荷蓄積膜32における他の部分の膜厚よりも厚い。凸部32aにおける電極層WL側の端部および絶縁層42側の側壁を、ブロック膜31が接して覆っている。ブロック膜31における電極層WLと電荷蓄積膜32との間の厚さは、電極層WLと凸部32aとの間の部分で相対的に薄い。すなわち、電極層WLの厚さ方向の中央部メモリセル中央部で、電極層WLと電荷蓄積膜32間のブロック膜31の厚さは相対的に薄く、電極層WLのエッジ付近で、電極層WLと電荷蓄積膜32間のブロック膜31の厚さは相対的に厚い。したがって、メモリセル中央部で、トンネル電界が高くなり、電荷蓄積膜32へのデータ書き込み電子の注入が起こりやすくなり、注入された電子は、大部分が凸部32aの先端部におけるブロック膜31との界面付近に蓄積される。電荷保持状態において、電子は自己電界で凸部32aの先端部からトンネル膜33側に移動しようとする。しかし、本実施形態では、凸部32aの側壁にブロック膜31が存在するため、凸部32aに蓄積された電子の、隣の他のメモリセルへの移動が規制される。この結果、電荷保持特性に優れたメモリセルを実現することができる。メモリ膜30における電極層WL及び絶縁層42側には凹凸が存在するが、チャネルボディ20側はほぼ平坦である。トンネル膜33とチャネルボディ20との界面はメモリホールMHの延びる方向に沿ってほぼ平坦に延在している。そのようなほぼ平坦に延在するチャネルボディ20とトンネル膜33との界面に対して、電極層WLは絶縁層42よりもチャネルボディ20から離れるように後退している。したがって、電極層WLとチャネルボディ20との間の距離d1は、絶縁層42とチャネルボディ20との間の距離d2よりも長い。電荷蓄積膜32の凸部32aにおけるトンネル膜33との界面側には、凸部32aの突出方向にくぼんだ凹部が形成される場合がある。そして、その凹部に沿うように、トンネル膜33に電荷蓄積膜32側に突出する凸部が、さらにチャネルボディ20にもトンネル膜33側に突出する凸部が形成される場合がある。そのような場合であっても、電極層WLの膜厚、電極層WLの絶縁層42に対する後退量、ブロック膜31、電荷蓄積膜32、トンネル膜33の各膜の膜厚などを適切に制御することで、トンネル膜33における電荷蓄積膜32の凸部32aに対向する部分と凸部32aに対向しない部分との膜厚差は、電荷蓄積膜32における凸部32aと他の部分との膜厚差よりも小さくなる。さらに、チャネルボディ20における凸部32aに対向する部分と凸部32aに対向しない部分との膜厚差は、トンネル膜33における電荷蓄積膜32の凸部32aに対向する部分と凸部32aに対向しない部分との膜厚差よりも小さくなる。すなわち、チャネルボディ20、トンネル膜33、電荷蓄積膜32の順で、電極層WL側への局部的な突出量は小さい。したがって、チャネルボディ20には電流の流れを妨げるような実質的な凹凸がなく、チャネルボディ20はほぼ平坦にメモリホールMHの延びる方向に沿って延在している。このため、十分なセル電流が得られる。すなわち、本実施形態では、メモリ膜30に凹凸を設けて電荷保持特性を向上させつつ、読み出し時のセル電流の低下をまねかない。前述した複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。次に、図3a~図6bを参照して、実施形態の半導体装置1の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。基板10上には、図示しない絶縁層を介してバックゲートBGが設けられる。バックゲートBGは、例えばホウ素等の不純物がドープされたシリコン層である。そのバックゲートBG上に、図3aに示すように、レジスト94を形成する。レジスト94は、パターニングされ、選択的に形成された開口94aを有する。次に、レジスト94をマスクにして、バックゲートBGを選択的にドライエッチングする。これにより、図3bに示すように、バックゲートBGに凹部81が形成される。次に、図3cに示すように、凹部81に犠牲膜82を埋め込む。犠牲膜82は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜82を全面エッチングして、図3dに示すように、凹部81と凹部81との間のバックゲートBGの表面を露出させる。次に、図4aに示すように、バックゲートBG上に絶縁膜41を形成した後、その上に複数層の電極層WLを含む積層体を形成する。また、電極層WL間には、絶縁層42が形成される。最上層の電極層WL上には、絶縁膜43が形成される。次に、フォトリソグラフィとエッチングにより、上記積層体を分断し、絶縁膜41に達する溝を形成した後、その溝を、図4bに示すように、絶縁膜45で埋め込む。溝を絶縁膜45で埋め込んだ後、全面エッチングにより絶縁膜43を露出させる。その絶縁膜43上には、図4cに示すように、絶縁膜46が形成される。さらに、絶縁膜46上には選択ゲートSGが形成され、選択ゲートSG上には絶縁膜47が形成される。次に、図5aに示すように、バックゲートBG上の積層体に、ホールhを形成する。ホールhは、図示しないマスクを用いた例えばRIEReactiveIonEtching法で形成される。ホールhの下端は犠牲膜82に達し、ホールhの底部に犠牲膜82が露出する。犠牲膜82のほぼ中央に位置する絶縁膜45を挟むように、一対のホールhが1つの犠牲膜82上に位置する。次に、犠牲膜82を例えばウェットエッチングによりホールhを通じて除去する。このときのエッチング液としては、例えばKOH水酸化カリウム溶液等のアルカリ系薬液を用いることができる。これにより、犠牲膜82は、図5bに示すように、除去される。犠牲膜82の除去により、バックゲートBGに凹部81が形成される。1つの凹部81につき、一対のホールhがつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の凹部81とつながり、1つのU字状のメモリホールMHが形成される。上記RIEの形成後、ウェット処理で加工残渣を除去する。この後、絶縁層42に対して選択的に電極層WLをエッチングする。これにより、図6aに示すように、電極層WLは絶縁層42よりもメモリホールMHの中心軸Cに対して離れる方向に後退し、絶縁層42と電極層WLとの間に段差が形成される。なお、図6bは、図6aにおけるA部の拡大図である。この後、メモリホールMHの内壁に、図2a及びbに示すように、前述したメモリ膜30を形成する。また、メモリホールMHにおける選択ゲートSGが露出している側壁にはゲート絶縁膜35、36を形成する。さらに、メモリホールMH内におけるメモリ膜30及びゲート絶縁膜35、36の内側に、チャネルボディ20としてシリコン膜を形成する。以降、選択ゲートSGに溝を形成して、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSとに分断し、さらに、その後、図示しないコンタクト電極、図1に示すソース線SL及びビット線BLなどが形成される。例えば、シリコン酸化物を主成分とする膜をブロック膜31として形成する場合、その膜を、TDMASトリスジメチルアミノシランとO3を用いたALDAtomicLayerDeposition法、あるいは、DSCジクロロシランとN2Oを用いたLPCVDLowPressureChemicalVaporDeposition法で形成することができる。電荷蓄積膜32は、例えば、DSCとNH3ガスを原料としたLPCVD法、あるいは、DSCとNH3ガスとを交互に供給するALD法で形成することができる。トンネル膜33は、例えば、TDMASとO3を用いたALD法で形成することができる。メモリ膜30を、図2bに示す形状に形成するには、電極層WLの絶縁層42からの後退量d3を、電極層WLの厚さの約3分の1にし、ブロック膜31をd3と同じくらいの膜厚で形成することが好ましい。メモリ膜30を形成した後、シランを原料として用いた500-600°CのLPCVD法でメモリホールMHの側壁に非晶質シリコンを保護膜として形成し、RIEによりメモリホールホールMH底面および積層体上面のメモリ膜30除去する。そして、洗浄後、シランを原料として用いた500-600°CのLPCVD法で、トンネル膜33にチャネルボディ20として非晶質シリコンを形成し、その後、アニールで結晶化させ多結晶シリコンにする。メモリストリングはU字状に限らず、図7に示すようにI字状であってもよい。図7には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲートまたは下部選択ゲートSGSが設けられ、その上に複数層例えば4層の電極層WLが設けられ、最上層の電極層WLとビット線BLとの間にドレイン側選択ゲートまたは上部選択ゲートSGDが設けられている。そして、このメモリストリングにおいても、電極層WLとチャネルボディ20との間に、図2a及びbに示すメモリ膜30が設けられている。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。