"半導体装置におけるセルのレイアウトに関する情報を記憶可能な記憶装置と、上記記憶装置内の情報を参照して、上記半導体装置における各部にクロック信号を分配するためのクロックツリーを生成し、生成されたクロックツリーにおける過剰なタイミングマージンを削減するための演算処理を実行可能な演算処理装置と、を含み、上記演算処理装置は、クロックライン上のトランジション制約及びキャパシタンス制約に余裕があるか否かを判別する第1処理と、上記第1処理での判別結果に応じて、上記クロックラインにおけるクロックバッファのサイズダウン又は削除を行う第2処理と、上記第2処理におけるクロックバッファのサイズダウン又は削除によって電力低減が可能であるか否かを判別する第3処理と、上記第3処理での判別結果に応じて上記クロックバッファのサイズ調整を行う第4処理と、を実行するレイアウト装置。上記演算処理部は、上記第4処理での上記クロックバッファのサイズ調整後に、クロックゲーティングセルを介して伝達されるクロック信号のタイミングに余裕があるか否かを判別する第5処理と、上記第5処理での判別結果に応じて上記クロックゲーティングセルのサイズダウン又は削減を行う第6処理と、を実行する請求項1記載のレイアウト装置。上記演算処理部は、セットアップホールドタイミングを満足していることを前提に、データライン上のトランジション制約及びキャパシタンス制約を満足する範囲で、上記データラインにおけるセルのサイズを最小化することでデータラインを最適化する処理を実行する請求項2記載のレイアウト装置。上記演算処理部は、電力削減が可能であるか否かを判別し、その判別結果に基づいてデータラインを最適化する請求項3記載のレイアウト装置。演算処理を実行可能な演算処理装置を用いて、半導体装置における各部にクロック信号を分配するためのクロックツリーを生成可能なレイアウト方法であって、クロックライン上のトランジション制約及びキャパシタンス制約に余裕があるか否かを判別する第1処理と、上記第1処理での判別結果に応じて、上記クロックラインにおけるクロックバッファのサイズダウン又は削除を行う第2処理と、上記第2処理後に、電力低減が可能であるか否かを判別する第3処理と、上記第3処理での判別結果に応じて上記クロックバッファのサイズ調整を行う第4処理と、を上記演算処理装置に実行させるレイアウト方法。上記第4処理での上記クロックバッファのサイズ調整後に、クロックゲーティングセルを介して伝達されるクロック信号のタイミングに余裕があるか否かを判別する第5処理と、上記第5処理での判別結果に応じて上記クロックゲーティングセルのサイズダウン又は削減を行う第6処理と、を上記演算処理部に実行させる請求項5記載のレイアウト方法。セットアップホールドタイミングを満足していることを前提に、データライン上のトランジション制約及びキャパシタンス制約を満足する範囲で、上記データラインにおけるセルのサイズを最小化することでデータラインを最適化する処理を上記演算処理部に実行させる請求項6記載のレイアウト方法。電力削減が可能な否かを判別し、その判別結果に基づいてデータを最適化する処理を上記演算処理部に実行させる請求項7記載のレイアウト方法。論理LSIのインプリメントにおいて、タイミング考慮のレイアウト設計を実施するケースが一般的である。この際、セットアップ、ホールドのタイミング制約に加え、最大トランジションMaxtransitionや、最大キャパシタンスMaxcapacitance等のデザインルール制約を遵守する必要がある。一般的なレイアウト設計用EDAElectronicDesignAutomationツールでは、タイミング制約においては満足する範囲でリークエリア等を削減し、待機および動作電力消費電力を最小化する手法が用いられている。一方、デザインルール制約においては、それを満足していることが最優先であるが、実際にはかなりのマージンを持って制約が実現されている。そこで、過剰なマージンを持ってデザインルール制約を満足しているようなケースにおいては、マージンを削減することにより消費電力のさらなる削減が可能になると考えられる。このような状況は、クロックツリー生成CTS:ClockTreeSynthesysにて実装されるクロック論理だけにとどまらず、通常のタイミング最適化の対象となるデータラインにおいても同等である。本願発明者は、上記の観点から、マージン削減の手法と実際の実現手順について検討を行った。クロックツリー生成CTSにおける良し悪しの指標としては、低クロックスキューレイテンシを挙げることができる。また、近年においては低消費電力も重要な項目であり、クロックゲーティング挿入のテクニックが一般的に用いられているが、クロックゲーティングはデータ信号の変化が無い期間のクロック信号の伝播そのものを停止する手法であり、LSIの論理にクロックゲーティングの効果が大きく左右される。そのため、半導体装置のレイアウト設計用EDAツールにおいては、CTSで挿入されたバッファおよびクロック論理にあらかじめ挿入されている組み合わせ回路の削除機能、リサイズによりクロックエリアの削除機能、電力の削減機能が備えられている。この場合、削除リサイズ可能なセルの選択は、スキューレイテンシを悪化させないことが目的関数となっている。また、デザインルール制約に目を向けると、ライブラリに記載されている最大トランジション値はライブラリのキャラクタライズ時の周波数に依存しており、LSIの周波数がこれより低い場合には制約値そのものの緩和が可能である。最大キャパシタンス値も同様であるが、実際にはエレクトロマイグレーションEM:ElectroMigrationの制約で律則してしまうケースが多い。そのため、動作周波数の低いLSIの場合、最大トランジション値や、最大キャパシタンス値が緩和できることになり、より低い駆動能力にてドライブしたり、配線そのものをより長く引き回すことができるようになる。この緩和条件に基づいてクロックツリーを構築することにより、クロックツリーのセル面積クロックエリアを削減し、更なる電力削減を図ることが可能になることが、本願発明者によって見いだされた。また、データ論理においてもクロック論理と同じく、セットアップホールドタイミングを満足し、デザインルール制約を満足する範囲内でセルの削減が可能と考えられる。本発明の目的は、デザインルールを遵守しつつ、過剰なタイミングマージンを削減することで半導体装置における消費電力を抑えるための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、半導体装置におけるセルのレイアウトに関する情報を記憶可能な記憶装置と、上記記憶装置内の情報を参照して、上記半導体装置における各部にクロック信号を分配するためのクロックツリーを生成し、生成されたクロックツリーにおける過剰なタイミングマージンを削減するための演算処理を実行可能な演算処理装置とを含んでレイアウト装置を構成する。上記演算処理装置は、クロックライン上のトランジション制約及びキャパシタンス制約に余裕があるか否かを判別する第1処理、及び上記第1処理での判別結果に応じて、上記クロックラインにおけるクロックバッファのサイズダウン又は削除を行う第2処理を実行する。また、上記演算処理装置は、上記第2処理におけるクロックバッファのサイズダウン又は削除によって電力低減が可能であるか否かを判別する第3処理、及び上記第3処理での判別結果に応じて上記クロックバッファのサイズ調整を行う第4処理を実行する。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、デザインルールを遵守しつつ、過剰なタイミングマージン削減することで半導体装置における消費電力を低減することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係るレイアウト装置10は、半導体装置におけるセルのレイアウトに関する情報を記憶可能な記憶装置13と、上記記憶装置内の情報を参照して、上記半導体装置における各部にクロック信号を分配するためのクロックツリーを生成し、生成されたクロックツリーにおける過剰なタイミングマージンを削減するための演算処理を実行可能な演算処理装置12とを含む。上記演算処理装置は、クロックライン上のトランジション制約及びキャパシタンス制約に余裕があるか否かを判別する第1処理S71、及び上記第1処理での判別結果に応じて、上記クロックラインにおけるクロックバッファのサイズダウン又は削除を行う第2処理S72を実行する。また、上記演算処理装置は、上記第2処理におけるクロックバッファのサイズダウン又は削除によって電力低減が可能であるか否かを判別する第3処理S73、及び上記第3処理での判別結果に応じて上記クロックバッファのサイズ調整を行う第4処理S74を実行する。上記の構成によれば、過剰なタイミングマージンを削減することができ、クロックバッファのサイズダウンや削除により、半導体装置における消費電力を低減することができる。また、過剰なタイミングマージンを削減は、最大トランジション、及び最大キャパシタンスのチェックが行われ、その制約値を満足する範囲内で行われることから、デザインルールが遵守されている。2上記1において、上記演算処理部は、上記第4処理での上記クロックバッファのサイズ調整後に、クロックゲーティングセルを介して伝達されるクロック信号のタイミングに余裕があるか否かを判別する第5処理S75と、上記第5処理での判別結果に応じて上記クロックゲーティングセルのサイズダウン又は削減を行う第6処理S76とを実行するように構成することができる。このようにクロックゲーティングセルの最適化が行われることで、半導体装置における消費電力を更に低減することができる。3上記2において、上記演算処理部は、セットアップホールドタイミングを満足していることを前提に、データライン上のトランジション制約及びキャパシタンス制約を満足する範囲で、上記データラインにおけるセルのサイズを最小化することでデータラインを最適化する処理S4を実行するように構成することができる。このようにデータラインが最適化されることにより、半導体装置における消費電力を更に低減することができる。4上記3において、上記演算処理部は、電力削減が可能であるか否かを判別しS407、その判別結果に基づいてデータラインを最適化するS404,S405ように構成することができる。電力削減が可能であるか否かの判別が行われることにより、データラインを最適化を適切に行うことができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明にかかるレイアウト装置の構成例が示される。図1に示されるレイアウト装置10は、表示装置11、演算処理装置12、記憶装置13、及び入力装置14を含むコンピュータシステムを用いて構成される。記憶装置13は、例えば磁気ディスクを記録媒体とするハードディスク装置である。この記憶装置13には、各種プログラムや、半導体装置のレイアウトに用いられる各種情報が格納される。半導体装置のレイアウトに用いられる各種情報には、ネットリストやライブラリが含まれる。演算処理装置12は、自動配置配線PlaaceandRoute処理のためのプログラムを実行可能なマイクロコンピュータ、及びその周辺回路を含む。演算処理回路12での処理には、半導体装置における各部にクロック信号を分配するためのクロックツリーの構築や、このクロックツリー間のクロックスキューの調整が含まれる。上記レイアウト装置12においては、必要に応じて、記憶装置13内のネットリストやライブラリが参照される。入力装置14は、キーボードやマウスを含み、半導体装置のレイアウト処理に関する各種情報入力を行うのに用いられる。表示装置11は、液晶ディスプレイなどとされ、半導体装置のレイアウト処理に関する各種情報表示を行うことができる。論理LSIなどの半導体装置においては、クロック信号を分配するためのクロックツリーが構築される。クロックツリーは、クロック分配のための論理構造のひとつであり、半導体装置におけるクロック論理始点からフリップフロップ回路へのクロック到達時間のばらつきクロックスキューをできるだけ小さくするために、複数の遅延素子が介在されることでツリー状に構築される。図2には、演算処理装置12で実行される自動配置配線処理の全体的な流れが示される。この自動配置配線処理では、半導体装置のネットリストに従ってセルの自動配置配線が行われる。先ず、演算処理装置12によって、記憶装置13内のネットリストが読み込まれS1、このネットリストに基づいてフロアプランが形成されるS2。そして、作成されたフロアプランを使用してセルの配置が行われS3、その後、データラインの最適化処理が行われるS4。そして、タイミングエラーが有るか否かの判別が行われるS5。この判別において、エラーが有ると判断された場合には、再度フロアプランの作成が行われる。上記ステップS5の判別において、エラーが無いと判断された場合には、クロックツリー生成処理が行われるS6。そして半導体装置における消費電力の低減のため、クロックツリーにおける過剰なタイミングマージンを削減するためのタイミングマージン削減処理が行われるS7。上記タイミングマージン削減処理が完了された後に、クロック配線処理が行われるS8。そしてこのクロック配線後の実負荷の状態で、ルール違反等を生じていないことを確認するためのチェックが行われるS9。このチェックにおいて、クロック配線後の実負荷の状態でルール違反等を生じていないことが確認された場合には、フリップフロップ回路間のタイミング最適化が行われるS10。図3には、上記ステップS6のクロックツリー生成処理の詳細な流れが示される。クロックツリー生成処理においては、自動配置配線処理の対象とされる半導体装置における各種情報が参照される。この各種情報には、クロックゲーティングのタイミング情報31、クロックゲーティングのファンアウト情報32、マニュアル配置情報33、マニュアル経路微調整情報34等が含まれ、それらは、記憶装置13内に格納されている。クロックツリー生成処理では、先ず、クロックゲーティングのタイミング情報に基づいて、クロックゲーティングのタイミングチェックが行われるS61。クロックゲーティングのタイミングに余裕が無い場合には、クロックゲーティングのファンアウト情報32が参照されて、ファンアウト数のチェックが行われるS62。ファンアウト数が大きい場合には、タイミング違反の原因となるため、タイミングゲーティングセルによる負荷分散が行われるS63。例えば図6のAに示されるように、ゲーティングセル61の出力端子から多数のフリップフロップ回路63~67にクロック信号が供給される場合に比べて、図6のBに示されるように、ゲーティングセル61,62によって負荷を分けることで、ゲーティングセル61のファンアウト数を小さくして、負荷軽減を図ることができる。次に、マニュアル配置情報33及びマニュアル経路調整情報34が参照されて、マニュアルによる個別クロック対策が行われるS64。この個別クロック対策には、クロック経路の分割、クロック経路の固定、セルの配置固定等が含まれる。具体例としては、外部から入力された非同期クロックの伝達経路を、外部出力経路とフリップフロップ回路への伝達経路とに分割したり、フラッシュモジュールなどのように動作が2サイクルになるような場合にクロックレイテンシの調整が行われる。尚、上記ステップS61のクロックゲーティングタイミングチェックにおいて、余裕があると判断された場合や、上記ステップS62のファンアウトチェックにおいて、ファンアウトが小さいと判断された場合には、上記ステップS63のクロックゲーティングセルの負荷分割を行うことなく、上記ステップS64の個別クロック対策が行われる。上記ステップ64の個別クロック対策の後に、クロックツリー構造構築が行われS65、各クロックドメイン内のクロックスキューの調整が行われるS66。ここで、クロックドメインとは、クロック入力により駆動される回路領域を指す。このクロックスキューの調整では、クロック伝達経路にバッファやインバータが挿入される。そして、各クロックドメイン内の周波数チェックが行われるS67。クロックドメインが高速系の場合には、クロックドメイン間のディレイ調整が行われた後に、クロックツリー生成処理S6が終了される。尚、クロックドメインが低速系の場合は、同時切り替えノイズを低減するため、上記ステップS68のクロックドメイン間のディレイ調整を行うことなく、クロックツリー生成処理S6が終了される。図4には、図2におけるタイミングマージン削減処理S7の詳細な処理の流れが示される。このタイミングマージン削減処理では、上記ステップS6のクロックツリー生成の結果CTS結果41、各クロックネットのトランジション情報42、各クロックネットのキャパシタンス情報43、電力情報45、タイミング情報31が参照される。これら各情報は、タイミングマージン削減処理S7が開始される時点で、既に記憶装置13に格納されているものとする。各クロックネットのトランジション情報42を参照することで各クロックネットの最大トランジション制約値を知ることができる。また、各クロックネットのキャパシタンス情報43を参照することで各クロックネットの最大キャパシタンス制約値を知ることができる。ここで、最大トランジション制約値や最大キャパシタンス制約値は、次のように求められる。すなわち、ターゲット周波数が決定され、このターゲット周波数に応じた最大トランジション制約値が決定される。そして各セル毎に、最大トランジション制約値を満たす最大容量が求められる。そして、EM制約による最大キャパシタンスの上限周波数毎に一律値と、上記最大トランジション制約値を満たす最大容量とが比較され、厳しいほうの値が、最大キャパシタンス制約値として定義される。図7のAには、バッファの最大キャパシタンス制約値の例が示される。この例では、ターゲット周波数は300MHz、トランジション制約値は0.8ns、EM制約上限値は0.8pFとされる。ターゲット周波数が決定されると、それに応じた最大トランジションが決定され、セル毎にこの最大トランジションを満たす最大容量値が求められる。そしてこの最大容量値とEM制約上限値とが比較され、厳しいほうの値が最大キャパシタンス制約値とされる。図7のAの例では、バッファBUF1X~BUF4Xまでは、最大トランジション制約値を満たす最大容量が、最大キャパシタンス制約値とされるが、バッファBUF8X~BUF32Xの場合、EM制約のほうが厳しいため、EM制約上限値が最大キャパシタンス制約値とされる。これにより、図7のBに示されるように、最大キャパシタンス制約値はセルのドライバビリティに応じて上昇されるが、あるドライバビリティからはセルによらず、一律となる。そこで、タイミングマージン削減処理S7において、先ず、CTS結果41、各クロックネットのトランジション情報42、各クロックネットのキャパシタンス情報43が参照されて、最大トランジション、及び最大キャパシタンスのチェックが行われるS71。このチェックにおいて、最大トランジション及び最大キャパシタンスに余裕があると判断された場合には、制約値を満足する範囲内で、クロックバッファのサイズダウン又はクロックバッファの削除が行われるS72。つまり、制約値を満足する範囲内でクロックバッファのサイズが最小化され、必要に応じてバッファの削減が行われる。ここで、クロックバッファのサイズダウンは、並列接続されているMOSトランジスタの数を低減したり、MOSトランジスタのゲート幅とゲート長との比を低下させることによって可能となる。上記ステップS72のクロックバッファのサイズダウンや削除によりセル電力は削減されるが、ネット容量の増加により、充放電電流が増えることが考えられる。そこで、CTS結果41と電力情報45とが参照されて、電力チェックが行われるS73。この電力チェックにおいては、バッファの充放電電流と貫通電流との合計値が求められ、その合計値による電力トータル電力が最小になるような組み合わせが選択される。これは、例えば図8のAに示されるように、バッファB1の出力クロックがバッファB2,B3,B4に分配される場合に、図8のBに示されるように、バッファB1のドライバビリティ駆動能力によって、バッファB1の充放電電流や、バッファB2~B4の貫通電流が異なることを考慮したものである。例えばバッファB1のドライバビリティが大きい場合、クロックバッファB1の放電電流は多いが、バッファB2~B4の貫通電流は比較的少ない。しかし、バッファB1のドライバビリティを小さくすると、バッファB1の充放電電流は少なくなるが、バッファB2~B4の貫通電流が大きくなてしまう。従って、上記ステップS73の電力チェックにおいては、バッファの充放電電流と貫通電流との合計値を考慮する必要がある。ここで、バッファB1のトータル電力値Ptotalは、次式によって示される。Pcellは、バッファB1で消費される電力、fは周波数、CN1はノードN1のキャパシタンス、Vは電圧である。尚、上記ステップS71の判別において、最大トランジション及び最大キャパシタンスに余裕が無いと判断された場合においては、クロックバッファのサイズダウン等を行うことなく、上記ステップS73の電力チェックが行われる。上記ステップS73の電力チェックにおいて、電力低減が可能であると判断された場合には、その判断結果に従ってクロックバッファのサイズ調整が行われるS74。図9及び図10には、クロックバッファのサイズ調整の様子が示される。図9のAに示されるよう、バッファB1のドライバビリティを×16とすると、最大トランジション及び最大キャパシタンスを満足する状態で、バッファB1のドライバビリティ×16が、図9のBに示されるように、×12にサイズダウンされるS72。そして、上記ステップS73の電力チェックにおいて、電力低減が可能であると判断された場合には、バッファB1のドライバビリティ×12が、図9のCに示されるように、×8に調整されるS74。また、図10のAに示されるように、バッファB1のドライバビリティを×16とし、バッファ3のドライバビリティを×8とすると、最大トランジション及び最大キャパシタンスを満足する状態で、バッファB1のドライバビリティ×16、バッファB3のドライバビリティ×8が、それぞれ図10のBに示されるように、×12、×4にサイズダウンされるS72。また、図10のAのバッファB5は、最大トランジション及び最大キャパシタンスを満足する状態で削除されている。尚、上記ステップS74のクロックバッファのサイズ調整においては、上記ステップS73の電力チェック結果に基づいてクロックバッファのサイズアップを行う場合もあり得る。上記ステップS74のクロックバッファのサイズ調整後にクロックゲーティングセルの最適化のためのタイミングチェックが行われるS75。尚、上記ステップS73の電力チェックにおいて、電力削減は不可であると判断された場合には、クロックバッファのサイズ調整を行うことなく、上記ステップS75のタイミングチェックが行われる。上記ステップS75のタイミングチェックにおいて、タイミング余裕があると判断された場合には、クロックゲーティングセルの最適化が行われるS76。この最適化処理では、クロックゲーティングセルのサイズダウンが行われる。また、タイミングに余裕があって論理的に等価なクロックゲーティングセルが統合されることによって、クロックゲーティングセルの削減が行われる。図11及び図12には、クロックゲーティングセル最適化の様子が示される。図11のAに示されるように、フリップフロップ回路FFから出力されたイネーブル信号ENが、インバータ110及び論理回路111を介してクロックゲーティングセルG1,G2に伝達される場合を考える。ステップS75の判別において、タイミング余裕があると判断された場合にはクロックゲーティングセルのサイズダウンが行われる。例えば図11のBに示されるように、クロックゲーティングセルG1が×16から×8にサイズダウンされる。尚、クロックゲーティングセルのサイズダウンにより、ゲーティングセットアップ時間が増えるため、フリップフロップ回路FFからクロックゲーティングセルG1までの遅延時間が増加することが考えられる。そのため、上記ステップS75のクロックゲーティングセル最適化においては、サイズダウンした場合にセットアップ違反が無いか否かの判別が行われ、セットアップ違反が無いことが確認されてからタイミング余裕ありと判断される。また、図12のAに示されるようにクロックゲーティングセルG1,G2は、論理的には互いに等価なクロックゲーティングセルであるため、上記ステップ75の判別において、タイミング余裕があると判断された場合には、図12のBに示されるように、クロックゲーティングセルG1,G2が1個に統合される。つまり、クロックゲーティングセルG2が削除され、1個のクロックゲーティングセルG1を介してクロック信号の分配が行われる。尚、クロックゲーティングセルのサイズダウンやクロックゲーティングセルの統合によって充放電電流が増える場合を避けるため、上記ステップS73で行われたような電力がチェックを上記ステップ75において実行するようにしても良い。図5には、図2におけるステップS4のデータライン最適化処理の詳細な流れが示される。データライン最適化処理では、多ファンアウトネットの対策が行われるS401。この多ファンアウトネットの対策では、配線と配線の間隔や、配線の幅など物理的なエラーが発見される。そして、データラインにおけるフリップフロップ回路のセットアップホールドタイミングの改善処理が行われるS402。そして、タイミング余裕のあるパスが存在するか否かの判別が行われるS403。この判別において、タイミング余裕のあるパスが存在すると判断された場合には、バッファのサイズダウンが可能か否かの判別が行われるS404。この判別において、バッファのサイズダウンが可能であると判断された場合には、バッファのサイズダウンや、バッファの削除が行われS405。例えば図13のAに示されるように、バッファB1のサイズが×16の場合に、図13のBに示されるように、バッファB1のサイズが×12にサイズダウンされ、さらに、図13のCに示されるように、バッファB1のサイズが×8にサイズダウンされる。上記ステップS405において、バッファのサイズダウンや、バッファの削除が行われた後、電力の見積もりが行われS406、バッファのサイズダウン等によりトータル電力が改善されるか否かの判別が行われるS407。この判別は、クロックツリーにおけるタイミングマージン削減処理図4参照におけるステップS73の電力チェックの場合と同様に行うことができる。上記ステップS407の判別において、トータル電力が改善されるYESと判断された場合には、DRCDesignRuleCheck制約に余裕があるか否かの判別が行われるS408。ここで、DRC制約には、最大トランジションや最大キャパシタンスが含まれる。上記ステップS408の判別において、DRC制約に余裕があるYESと判断された場合には、上記ステップS404の判別に戻り、再びバッファのサイズダウンが行われる。また、上記ステップS404の判別においてバッファのダウンサイズが可能ではないNOと判断された場合、及び上記ステップS407の判別においてトータル電力が改善されないNOと判断された場合、並びに上記ステップS408の判別においてDRC制約に余裕が無いNOと判断された場合には、全てのインスタンスセルを意味するについての探索が終了したか否かの判別が行われるS409。この判別において、未だ全てのセルについての探索が終了していないNOと判断された場合には、次のセルが選択されS411、そのセルについて、バッファのサイズダウンが可能か否かの判別S404や、バッファのサイズダウンやバッファ削除S405が行われる。このようにして、全てのセルについて、バッファのサイズダウンが可能か否かの判別S404や、バッファのサイズダウンやバッファ削除S405が行われた場合、上記ステップS409の判別において、全てのセルについての探索が終了したYESと判断され、次のタイミングパスが選択され、そのタイミングパスが、タイミング余裕のあるパスであるか否かの判別が行われるS403。また、上記ステップS403の判別において、タイミング余裕のあるパスではないNOと判断された場合には、全てのパスにつての探索が終了したか否かの判別が行われるS410。この判別において、全てのパスにつての探索が終了していないNOと判断された場合には、次のタイミングパスが選択され、そのタイミングパスが、タイミング余裕のあるパスであるか否かの判別が行われるS403。また、上記ステップS410の判別において、全てのパスにつての探索が終了したYESと判断された場合には、ステップS4のデータライン最適化処理が終了され、図2におけるステップS2の判別が行われる。実施の形態1によれば、以下の作用効果を奏する。1タイミングマージン削減処理S7において、最大トランジション、及び最大キャパシタンスのチェックが行われるS71。このチェックにおいて、最大トランジション及び最大キャパシタンスに余裕があると判断された場合には、制約値を満足する範囲内で、クロックバッファのサイズダウン又はクロックバッファの削除が行われるS72。上記ステップS72のクロックバッファのサイズダウンや削除によりセル電力は削減されるが、ネット容量の増加により、充放電電流が増えることが考えられるため、CTS結果41と電力情報45とが参照されて、電力チェックが行われるS73。上記ステップS73の電力チェックにおいて、電力低減が可能であると判断された場合には、その判断結果に従ってクロックバッファのサイズ調整が行われるS74。このような処理が行われることで、過剰なタイミングマージンを削減することができ、クロックバッファのサイズダウンや削除により、半導体装置における消費電力を低減することができる。また、過剰なタイミングマージンを削減は、最大トランジション、及び最大キャパシタンスのチェックが行われ、その制約値を満足する範囲内で行われる。つまり、デザインルールが遵守されている。2電力チェックが行われるS73。上記ステップS73の電力チェックにおいて、電力低減が可能であると判断された場合には、その判断結果に従ってクロックバッファのサイズ調整が行われるS74ため、上記ステップS72のクロックバッファのサイズダウンや削除によりセル電力は削減されるが、ネット容量の増加により充放電電流が増えてしまうようなケースを回避できる。3上記ステップS74のクロックバッファのサイズ調整後にクロックゲーティングセルの最適化のためのタイミングチェックが行われS75、タイミング余裕があると判断された場合には、クロックゲーティングセルの最適化が行われるS76。この最適化処理では、クロックゲーティングセルのサイズダウンが行われる。また、タイミングに余裕があって論理的に等価なクロックゲーティングセルが統合されることによって、クロックゲーティングセルの削減が行われる。このようにクロックゲーティングセルの最適化が行われることで、半導体装置における消費電力を更に低減することができる。4データラインの最適化処理S4においては、タイミング余裕のあるパスが存在するか否かの判別が行われるS403。この判別において、タイミング余裕のあるパスが存在すると判断された場合には、バッファのサイズダウンが可能か否かの判別が行われるS404。この判別において、バッファのサイズダウンが可能であると判断された場合には、バッファのサイズダウンや、バッファの削除が行われS405。これにより、半導体装置における消費電力を更に低減することができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、図4において、クロックゲーティングセルのタイミングチェックS75やクロックゲーティングセルの最適化処理S76を、最大トランジション及び最大キャパシタンスのチェックS71の前に実行するようにしても良い。"