メモリビットセルがアレイ状に配置されたメモリアレイと、アドレス情報によりワードラインを介してメモリビットセルを選択するワードライン制御回路とを備え、前記ワードライン制御回路は、ワードラインにドレイン及びゲートを接続された第1のトランジスタと、前記第1のトランジスタのソースと接地との間に設けられた第2のトランジスタとを含み、前記第2のトランジスタのゲートに、ワードラインの信号の振幅制御を行うか否かを示す外部選択信号が供給されることを特徴とする半導体記憶装置。一つの前記第1のトランジスタに対して前記第2のトランジスタが複数設けられ、複数の前記第2のトランジスタの夫々のゲートに、異なる外部選択信号が供給されることを特徴とする請求項1に記載の半導体記憶装置。更に、ヒューズを含み、前記外部選択信号を供給するヒューズ回路を備え、前記ヒューズ回路に含まれるヒューズの切断の有無により前記外部選択信号のオン/オフが変更されることを特徴とする請求項1に記載の半導体記憶装置。更に、前記外部選択信号を供給する不揮発性メモリ回路を含み、前記不揮発性メモリ回路に記憶されたデータに従って前記外部選択信号のオン/オフが設定されることを特徴とする請求項1に記載の半導体記憶装置。更に、前記半導体記憶装置内のトランジスタに流れる電流を検出する電流検出回路を含み、前記電流検出回路による検出結果に従って前記外部選択信号のオン/オフが設定されることを特徴とする請求項1に記載の半導体記憶装置。前記電流検出回路が、電源投入時の一定期間のみトランジスタに流れる電流を検出する動作を行い、前記一定期間後には検出結果を保持することを特徴とする請求項5に記載の半導体記憶装置。更に、前記半導体記憶装置内のトランジスタに掛かる電圧を検出する電圧検出回路を含み、前記電圧検出回路による検出結果に従って前記外部選択信号のオン/オフが設定されることを特徴とする請求項1に記載の半導体記憶装置。しかしながら、プロセスにおける製造ばらつきを考慮して、ワードラインの信号振幅レベルを制限することは、アクセストランジスタの本来の性能を犠牲にすることになる。即ち、読み出し動作や書き込み動作の速度の低下を招く。メモリビットセル内に記憶されているデータは、アクセストランジスタを介して、ビットラインに伝達され、センスアンプにより読み出される。また、書き込み動作においても、アクセストランジスタを介して、ビットラインにある書き込みデータがメモリビットセル内に取り込まれる。よって、プロセスにおける製造ばらつきを考慮して、ワードライン信号振幅制御を行なうことにより、スピード性能が犠牲にされてしまう。本発明は、スピード性能を犠牲にすること無く記憶データの破壊を回避し得るSRAMを提供することを目的とする。本発明は、上記の目的を達成するために為されたものである。本発明に係る半導体記憶装置は、メモリビットセルがアレイ状に配置されたメモリアレイと、アドレス情報によりワードラインを介してメモリビットセルを選択するワードライン制御回路とを備え、前記ワードライン制御回路は、ワードラインにドレイン及びゲートを接続された第1のトランジスタと、前記第1のトランジスタのソースと接地との間に設けられた第2のトランジスタとを含み、前記第2のトランジスタのゲートに、ワードラインの信号の振幅制御を行うか否かを示す外部選択信号が供給される。本発明により半導体記憶装置のワードラインの信号振幅制御を行うため、プロセスにおける製造ばらつきが生じるとしても、スピード性能を犠牲にすること無く記憶データの破壊を回避することができる。更にこれにより、半導体記憶装置の製造において安定した歩留まりを確保することができる。以下、図面を参照して、本発明に係る好適な実施形態を説明する。1.第1の実施形態図1は、本発明の第1の実施形態に係るSRAM2の回路配置を示すブロック図である。図1に示すSRAM2は、同期式の1ポートSRAMである。図1に示すSRAM2は、概略、メモリアレイ4、ワードライン振幅制御選択機能付きワードラインドライバワードライン制御回路6、行デコーダ8、行デコーダ9、PORT-A-アドレスバッファ10、タイミング回路ダミーメモリアレイ12、ダミー読み出し回路センスアンプ14、読み出し/書き込み回路16、入出力回路18、及び、制御回路20により構成される。SRAM2を構成するメモリアレイ4は、図13に示す構成を有し、多数のメモリビットセルにより構成される。メモリアレイ4には、メモリビットセルにアクセスするためのワードラインWL0、WLnが設けられる。ワードラインWL0、WLnの信号振幅は、ワードライン振幅制御選択機能付きワードラインドライバワードライン制御回路6により制御される。図2は、第1の実施形態に係るSRAM2内に配置されるワードラインドライバワードライン制御回路6の概略の回路図である。図2に示すワードラインドライバワードライン制御回路6は、ワードラインWL0、WLnメモリビットセルのアクセストランジスタのゲートに、接続されたワードラインの信号の振幅制御をするためのNchトランジスタ26を備えている。このNchトランジスタ26のドレイン及びゲートは、ワードラインWL0、WLnに接続される。更に、ワードラインドライバワードライン制御回路6は、ワードラインの信号振幅制御を行う場合と行わない場合とを選択するためのNchトランジスタ以下、制御選択トランジスタと言う。28を備えている。この制御選択トランジスタ28は、ワードライン信号振幅制御のためのNchトランジスタ26とGND接地との間に直列に設けられ、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSEにより、オン/オフされる。まず、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSEがイネーブルとなり制御選択トランジスタ28がオンの状態になった場合、Nchトランジスタ26によるワードラインWL0、WLnの振幅制御が行われる。このとき、ワードラインWL0、WLnの信号振幅は、電源電圧まで上昇すること電源電圧までフルスイングすることはない。従って、メモリビットセル内のトランジスタに関する製造ばらつきに起因する、記憶データの破壊は生じ難くなる。一方、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSEがディスイネーブルとなり制御選択トランジスタ28がオフの状態である場合、ワードラインWL0、WLnの振幅制御をするためのNchトランジスタ26によるワードラインWL0、WLnの振幅制御が行われない。このとき、ワードラインWL0、WLnの信号振幅は電源電圧まで上昇し、メモリビットセルのアクセストランジスタ84は本来の性能を発揮することになる。仮に、製造されたSRAMのウエハにおいて、プロセスのグローバルなばらつきにより、メモリビットセルのアクセストランジスタの性能が良い方向電流を良く流す方向に製造された場合、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSEをイネーブルにすれば、ワードライン信号振幅制御が行われ、ワードラインの信号振幅は電源電圧まで上昇しない。このため、メモリビットセル内のトランジスタに関する製造ばらつきが大きくても、記憶データの破壊は生じ難い。なおこの場合、元々メモリビットセルのアクセストランジスタの性能が良い方向に振れて製造されている。このことは、動作速度がスペックに対してマージンを持つ性能のものであることを意味する。よって、アクセストランジスタが本来の性能を発揮しなくても、性能劣化はスペック内に収まるか、若しくは、スペック劣化は最小限に留められる、と言える。また、仮に、製造されたSRAMのウエハにおいて、プロセスのグローバルなばらつきにより、メモリビットセルのアクセストランジスタの性能が悪い方向電流をあまり流さない方向に製造された場合、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSEをディスイネーブルにすれば、ワードライン信号振幅制御が行われず、ワードラインの信号振幅は電源電圧まで上昇するが、アクセストランジスタの性能が低いため、メモリビットセル内のトランジスタの製造ばらつきが大きくても記憶データの破壊は生じ難い。なお、アクセストランジスタの性能が低い方向に振れて製造されている場合、ワードラインは電源電圧まで上昇するのであるから、動作速度が遅くなることはない。以上のように、本実施形態によれば、製造ばらつきによりワードライン信号振幅制御の実行を行うか否かを選択できるため、スピード性能を犠牲にすること無く記憶データの破壊を回避することができる。2.第2の実施形態図3は、本発明の第2の実施形態に係るSRAM2内に配置される、ワードライン振幅制御選択機能付きワードラインドライバワードライン制御回路の別の回路構成を示した図である。なお、第2の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と同様のものである。図3に示すワードラインドライバワードライン制御回路6bでは、ワードラインWL0、WLnに対して、複数の信号振幅制御を行う。即ち、プロセスのばらつきにより、ワードラインWL0、WLnの信号振幅を複数設定できるようにする。このため、ワードラインの信号振幅制御をするためのNchトランジスタ26に対して、並列接続された制御選択トランジスタ32a~32dが設けられ、更に、複数の外部選択信号WLSE0~WLSE3が並列して接続されている。ワードラインWL0、WLnの信号振幅電圧は、振幅制御用のトランジスタの性能と、ワードラインのドライバのPchトランジスタ30との性能によって決まる。よって、外部選択信号WLSE0~WLSE3を並列に接続して、オン状態にするトランジスタの数を変更することに応じて、ワードラインWL0、WLnの電圧信号振幅を変更することができる。つまり、複数の制御選択トランジスタ32a~32dを設けることにより、段階的に、細かな振幅制御を行うことができるようになる。このように構成することにより、SRAMにおいて、メモリビットセルの記憶データの破壊を起こさない電圧でワードラインの信号振幅を設定しつつ、装置の動作速度の劣化を抑えることが可能となる。更に、SRAM製造における歩留まりを向上させることができる。3.第3の実施形態本発明の第3の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第3の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図4に示すヒューズFUSE回路36が設置される。図4に示すヒューズ回路36は、4つに分割された、ワードライン信号振幅制御を行うか否かを示す信号FOUT0~FOUT3を出力する。出力された信号はバッファ部38によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dとして出力される。図2に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dが、制御選択トランジスタ28を、オン/オフする。4つに分割されている外部選択信号WLSE-A~WLSE-Dの夫々は、例えば、メモリアレイ4を4つに区分した領域の夫々に、繋げられ得る。ヒューズ回路36で生成される、ワードライン信号振幅制御を行うか否かを示す信号FOUT0~FOUT3の出力内容は、次のように設定される。プロセスのばらつきなどによりNchトランジスタが総体的に電流をよく流す方向に振れて製造された場合、例えばウエハテストを利用して、Nchトランジスタに流れる電流値の状況を測定する。SRAMのヒューズ回路36においては、その測定値に基づいて1を設定するようにする。このことによりヒューズ回路36に、その測定値による、ワードライン信号振幅制御のオンが記憶されることになる。このようなヒューズ回路36を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、SRAMを構成するNchトランジスタの電流値が上記測定値に達するとヒューズ回路36が1を設定し、これに基づいて、ワードライン信号振幅制御を行うか否かを示す信号FOUT0~FOUT3に1を出力することになる。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dも1となり、図2に示す制御選択トランジスタ28がオンの状態になって、ワードラインの信号振幅制御をするためのNchトランジスタ26によるワードラインの信号振幅制御が行われる。このとき、第1の実施形態と同様に、メモリビットセル内のトランジスタに関する製造ばらつきが大きくても、記憶データの破壊は生じ難い。更にこの場合、元々メモリビットセルのアクセストランジスタの性能が良い方向に振れて製造されているから、動作速度がスペックに対してマージンを持つ性能のものであり、アクセストランジスタが本来の性能を発揮しなくても、性能劣化はスペック内に収まるか、若しくは、スペック劣化は最小限に留められる、と言える。一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、SRAMを構成するNchトランジスタの電流値が上記測定値に達することはない。そうすると、ヒューズ回路36は0の設定のままであり、ワードライン信号振幅制御を行うか否かを示す信号FOUT0~FOUT3には1は出力されない。よって、制御選択トランジスタ28はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。このとき、第1の実施形態と同様に、アクセストランジスタの性能が悪いため、メモリビットセル内のトランジスタの製造ばらつきが大きくても記憶データの破壊は生じ難い。更にこの場合、ワードラインは電源電圧まで上昇するのであるから、動作速度が遅くなることはない。図9は、図4に示されるヒューズ回路36の回路例の図である。図9に示すように、ヒューズFU21を切断するか、しないかによって、読み出し信号RFCKにより出力FOUTに1若しくは0が出力されるようになっている。つまり、SRAMを構成するNchトランジスタに上記測定値を超える電流が流れるときにヒューズFU21が切断されるように設定すれば、SRAMを構成するNchトランジスタに上記測定値を超える電流が流れる場合には、ワードライン信号振幅制御を行うか否かを示す信号FOUTに1が出力される。4.第4の実施形態本発明の第4の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第4の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図5に示す不揮発性メモリ回路40が設置される。図5に示す不揮発性メモリ回路40は、4つに分割された、ワードライン信号振幅制御を行うか否かを示す信号DO0~DO3を出力する。出力された信号はバッファ部42によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dとして出力される。図2に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dが、制御選択トランジスタ28を、オン/オフする。第4の実施形態に係るSRAMでは、SRAMチップの製造後のテスト結果に基づいて、不揮発性メモリ回路40にワードライン信号振幅制御のオン/オフが記憶される。この記憶されたワードライン信号振幅制御のオンのデータが、出力されるワードライン信号振幅制御を行うか否かを示す信号DO0~DO3の元となる。このような不揮発性メモリ回路40を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、チップ製造後のテスト結果に基づいて不揮発性メモリ回路40にワードライン信号振幅制御のオンが記憶されているから、これに基づき、ワードライン信号振幅制御を行うか否かを示す信号DO0~DO3に1が出力される。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dも1となり、図2に示す制御選択トランジスタ28がオンの状態になって、ワードラインの信号振幅制御をするためのNchトランジスタ26によるワードラインの信号振幅制御が行われる。このとき、第1の実施形態と同様に、メモリビットセル内のトランジスタに関する製造ばらつきが大きくても、記憶データの破壊は生じ難い。更にこの場合、元々メモリビットセルのアクセストランジスタの性能が良い方向に振れて製造されているから、動作速度がスペックに対してマージンを持つ性能のものであり、アクセストランジスタが本来の性能を発揮しなくても、性能劣化はスペック内に収まるか、若しくは、スペック劣化は最小限に留められる、と言える。一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、チップ製造後のテスト結果に基づいて不揮発性メモリ回路40にワードライン信号振幅制御のオフが記憶されているから、ワードライン信号振幅制御を行うか否かを示す信号DO0~DO3には1は出力されない。よって、制御選択トランジスタ28はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。このとき、第1の実施形態と同様に、アクセストランジスタの性能が悪いため、メモリビットセル内のトランジスタの製造ばらつきが大きくても記憶データの破壊は生じ難い。更にこの場合、ワードラインは電源電圧まで上昇するのであるから、動作速度が遅くなることはない。5.第5の実施形態本発明の第5の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第5の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図6に示す電流検出回路44が設置される。図6に示す電流検出回路44は、4つに分割された、ワードライン信号振幅制御を行うか否かを示す信号IOUT0~IOUT3を出力する。出力された信号はバッファ部46によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dとして出力される。図2に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dが、制御選択トランジスタ28を、オン/オフする。第5の実施形態に係るSRAMでは、SRAMチップに電源が投入されている間に、電流検出回路44がSRAM内の所定のNchトランジスタを流れる電流を検出し、その検出結果に基づいて、ワードライン信号振幅制御を行うか否かを示す信号IOUT0~IOUT3を設定出力する。つまり、例えば、上記Nchトランジスタにて検出される電流が所定値より大きければ、ワードライン信号振幅制御をオンにする。このような電流検出回路44を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、電流検出回路44の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号IOUT0~IOUT3に1が出力される。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dも1となり、図2に示す制御選択トランジスタ28がオンの状態になって、ワードラインの信号振幅制御をするためのNchトランジスタ26によるワードラインの信号振幅制御が行われる。このとき、第1の実施形態と同様に、メモリビットセル内のトランジスタに関する製造ばらつきが大きくても、記憶データの破壊は生じ難い。更にこの場合、元々メモリビットセルのアクセストランジスタの性能が良い方向に振れて製造されているから、動作速度がスペックに対してマージンを持つ性能のものであり、アクセストランジスタが本来の性能を発揮しなくても、性能劣化はスペック内に収まるか、若しくは、スペック劣化は最小限に留められる、と言える。一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、電流検出回路44の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号IOT0~IOUT3には1は出力されない。よって、制御選択トランジスタ28はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。このとき、第1の実施形態と同様に、アクセストランジスタの性能が悪いため、メモリビットセル内のトランジスタの製造ばらつきが大きくても記憶データの破壊は生じ難い。更にこの場合、ワードラインは電源電圧まで上昇するのであるから、動作速度が遅くなることはない。図10は、図6に示される電流検出回路44の回路例の図である。図10に示す電流検出回路44では、抵抗64及びNchトランジスタ66が電源~GND間に直列に接続される。ここで、Nchトランジスタ66の抵抗値即ち、電流の流れ難さにより、ノードNの電圧値が決定される。ノードNには、所定の論理閾値を有するインバータINV0~INV3が接続される。よって、ノードNの電圧値が、論理閾値を超えれば、出力IOUT0~IOUT3に信号1が出力される。なお、インバータINV0~INV3の論理閾値は異なっていてもよい。この出力信号を利用して、ワードライン信号振幅制御が為されることになる。6.第6の実施形態本発明の第6の実施形態に係るSRAMは、上述の第5の実施形態に係るSRAMと略同様のものであり略同様の動作をするが、第6の実施形態に係るSRAMでは、図6に示す電流検出回路44の代わりに、図7に示す回路が設置される。図7に示す回路は、電流検出回路部48、タイマー回路部50、及び、保持回路部52を含む。図6に示す電流検出回路44は、ワードライン信号振幅制御を行うか否かを示す外部選択信号を出力する間、ずっと電流が流され続けなければならず、消費電流が大きくなるという問題がある。そこで、図7に示す回路では、電源投入後、タイマー回路部50により計測される所定の期間にのみ電流検出回路部48による検出を行い、その検出結果を出力信号として保持回路部52にて保持する。その保持された出力信号と、通常のセンスイネーブル信号とから、最終的なセンスアンプのイネーブル信号が生成され、ワードライン信号振幅制御が為される。図11は、図7に示される電流検出回路部48の回路例の図である。図10に示される電流検出回路44と略同様の回路構成であるが、Nchトランジスタ72のゲートにはTEN信号図7参照が入力されている。つまり、電源投入時に、TE信号電源でもよいにHighが入力されると、タイマー回路部50による所定時間のみ、電流検出回路部48にHighであるTEN信号が入力される。それにより、電流検出回路部48がオンとなり所定の期間後にオフとなる。このオフとなるときに、保持回路部ラッチ52にてデータが保持され、これがワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dとして出力される。このように電源投入後、所定の期間で電流検出回路部48がオフになることにより、電流検出回路部48には電流が流れなくなるため、無駄な電力消費が無くなる。7.第7の実施形態本発明の第7の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第7の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図8に示す電圧検出回路54が設置される。図8に示す電圧検出回路54は、4つに分割された、ワードライン信号振幅制御を行うか否かを示す信号IOUT0~IOUT3を出力する。出力された信号はバッファ部56によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dとして出力される。図2に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dが、制御選択トランジスタ28を、オン/オフする。第7の実施形態に係るSRAMでは、SRAMチップに電源が投入されている間に、電圧検出回路54がSRAM内の所定のNchトランジスタに掛かる電圧を検出し、その検出結果に基づいて、ワードライン信号振幅制御を行うか否かを示す信号IOUT0~IOUT3を設定出力する。つまり、例えば、上記Nchトランジスタにて検出される電圧が所定値より大きければ、ワードライン信号振幅制御をオンにする。このような電圧検出回路54を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、電圧検出回路54の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号IOUT0~IOUT3に1が出力される。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号WLSE-A~WLSE-Dも1となり、図2に示す制御選択トランジスタ28がオンの状態になって、ワードラインの信号振幅制御をするためのNchトランジスタ26によるワードラインの信号振幅制御が行われる。このとき、第1の実施形態と同様に、メモリビットセル内のトランジスタに関する製造ばらつきが大きくても、記憶データの破壊は生じ難い。更にこの場合、元々メモリビットセルのアクセストランジスタの性能が良い方向に振れて製造されているから、動作速度がスペックに対してマージンを持つ性能のものであり、アクセストランジスタが本来の性能を発揮しなくても、性能劣化はスペック内に収まるか、若しくは、スペック劣化は最小限に留められる、と言える。一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、検出回路54の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号IOT0~IOUT3には1は出力されない。よって、制御選択トランジスタ28はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。このとき、第1の実施形態と同様に、アクセストランジスタの性能が悪いため、メモリビットセル内のトランジスタの製造ばらつきが大きくても記憶データの破壊は生じ難い。更にこの場合、ワードラインは電源電圧まで上昇するのであるから、動作速度が遅くなることはない。8.その他の実施形態以上、本発明に係る複数の実施形態を説明したが、本発明は以上の実施形態に限定されるものではない。例えば、第3の実施形態等では、4つに分割された、ワードライン信号振幅制御を行うか否かを示す信号IOUT0~IOUT3を出力することを示しているが、分割数は4以外でもよい。更に、上述の実施形態では、1ポートSRAMを例として取り上げているが、本発明は、マルチポートSRAMにも適用できることは明白である。