"一つの直線上に順に形成された、第1、第2及び第3の柱状半導体層と、前記第2及び第3の柱状半導体層の間の空間であって前記第2及び第3の柱状半導体層の側面に夫々設けられた第1及び第2のゲート電極と、前記第1及び第2の柱状半導体層の間の空間及び前記第2及び第3の柱状半導体層の前記空間に埋め込まれた層間絶縁膜とを有し、前記層間絶縁膜は、前記第1及び第2の柱状半導体層の間の空間内であってゲート電極を介することなく前記第1及び第2の柱状半導体層の側面に形成され、前記第2及び第3の柱状半導体層の間の空間内であって前記第1及び第2のゲート電極を介して前記第2及び第3の柱状半導体層の前記側面に形成されていることを特徴とする半導体装置。第1の柱状半導体層と、前記第1の柱状半導体層から第1の距離分離れて設けられた第2の柱状半導体層と、前記第1の柱状半導体層から前記第2の柱状半導体層の延長上であって前記第2の柱状半導体層から前記第1の距離よりも長い第2の距離分離れて設けられた第3の柱状半導体層と、前記第2及び第3の柱状半導体層の間の空間であって夫々第2及び第3の柱状半導体層の側面に設けられた第1及び第2のゲート電極とを有し、前記第1及び第2の柱状半導体層の間の空間であって前記第1及び第2の柱状半導体層の側面にゲート電極が設けられてないことを特徴とする半導体装置。前記第1、第2及び第3の柱状半導体層は平行に延在することを特徴とする請求項1又は2に記載の半導体装置。前記第1及び第2の柱状半導体層の間の空間に電位を固定するためのバックプレートをさらに備えることを特徴とする請求項1又は2に記載の半導体装置。前記バックプレートは、不純物を含有するポリシリコンであることを特徴とする請求項4に記載の半導体装置。前記第1及び第2の柱状半導体層の間の空間に空隙が存在していることを特徴とする請求項1又は2に記載の半導体装置。前記第1及び第2の柱状半導体層の間の空間に、前記層間絶縁膜より誘電率の低い材料と、をさらに備えることを特徴とする請求項1又は2に記載の半導体装置。平面投影において、少なくとも一部が前記柱状半導体層の真下に存在しビット線として機能する下部拡散層を備えることを特徴とする請求項1~7のいずれか一項に記載の半導体装置。前記下部拡散層は、平面投影において、前記ゲート電極と直交するように延在していることを特徴とする請求項8に記載の半導体装置。平面投影において、前記ゲート電極と直交するビット線をさらに備え、前記ビット線は、平面投影において、少なくとも一部が前記柱状半導体層と重複していないことを特徴とする請求項1~9のいずれか一項に記載の半導体装置。半導体基板に下部拡散層を形成する工程と、前記下部拡散層上にエピタキシャル層を形成する工程と、前記エピタキシャル層の一部を前記下部拡散層が露出するまでエッチングして第1柱状体を形成する工程と、前記第1柱状体の両側面にゲート絶縁膜及びゲート電極を形成する工程と、前記第1柱状体の両側面の前記ゲート電極間の前記第1柱状体の部分を前記下部拡散層が露出するまでエッチングして第2柱状体を形成する工程と、前記第2柱状体の前記ゲート電極より上部に上部拡散層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記第2柱状体を形成する工程後、前記第1柱状体を除去した領域に、不純物を含有するポリシリコンを形成する工程をさらに含むことを特徴とする請求項11に記載の半導体装置の製造方法。隣接する前記ゲート電極間に層間絶縁膜を形成する工程と、前記第2柱状体を形成する工程後、前記第1柱状体の一部を除去した領域に、前記層間絶縁膜より誘電率が低い材料を形成する工程と、をさらに含むことを特徴とする請求項11に記載の半導体装置の製造方法。前記第2柱状体を形成する工程後、前記第1柱状体の一部を除去した領域が空隙となるように、前記第2柱状体上に絶縁層を形成する工程をさらに含むことを特徴とする請求項11に記載の半導体装置の製造方法。前記下部拡散層を形成する工程において、前記下部拡散層を平面投影において線状となるように形成し、前記ゲート電極を形成する工程において、前記ゲート電極を平面投影において前記下部拡散層と直交するように形成することを特徴とする請求項11~14のいずれか一項に記載の半導体装置の製造方法。平面投影において、少なくとも一部が前記第2柱状体と重複しないと共に、前記ゲート電極と直交するように延在するビット線を形成する工程をさらに含むことを特徴とする請求項11~14のいずれか一項に記載の半導体装置の製造方法。以下の分析は、本発明の観点から与えられる。図21及び図22に示すような半導体装置910,920において縮小化を図る場合、図の横方向の縮小化については、柱状半導体層911,912の幅W1,W2、ゲート電極912,922の厚さT1,T2、及び隣接するトランジスタのゲート電極間の間隔D1,D2のうち少なくとも1つを縮小化する必要がある。しかしながら、ワード線となるゲート電極912,922は高抵抗化を避ける必要があるので、ゲート電極912,922の厚さT1,T2を薄くすることはできない。ゲート電極間の間隔D1,D2は、短絡等を防止する必要があるので、一定以上の間隔を確保する必要があり、縮小化には限界がある。柱状半導体層911,912の幅W1,W2を狭くすると、DRAMセルを駆動するのに十分な電流が得られなくなってしまう。したがって、特許文献1及び特許文献2に記載のようなダブルゲート構造及びSGT構造においては、セル面積の縮小化を実現すると、良好な電流駆動能力を維持できなくなってしまう。また、特許文献3に記載の半導体記憶装置も、特許文献1及び特許文献2と同様に柱状半導体層の両側にゲート電極が形成されており、上述と同様の問題を有する。本発明の第1視点によれば、一つの直線上に順に形成された、第1、第2及び第3の柱状半導体層と、第2及び第3の柱状半導体層の間の空間であって第2及び第3の柱状半導体層の側面に夫々設けられた第1及び第2のゲート電極と、第1及び第2の柱状半導体層の間の空間及び第2及び第3の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する半導体装置が提供される。層間絶縁膜は、第1及び第2の柱状半導体層の間の空間内であってゲート電極を介することなく第1及び第2の柱状半導体層の側面に形成され、第2及び第3の柱状半導体層の間の空間内であって第1及び第2のゲート電極を介して第2及び第3の柱状半導体層の側面に形成されている。本発明の第2視点によれば、第1の柱状半導体層と、第1の柱状半導体層から第1の距離分離れて設けられた第2の柱状半導体層と、第1の柱状半導体層から第2の柱状半導体層の延長上であって第2の柱状半導体層から第1の距離よりも長い第2の距離分離れて設けられた第3の柱状半導体層と、第2及び第3の柱状半導体層の間の空間であって夫々第2及び第3の柱状半導体層の側面に設けられた第1及び第2のゲート電極とを有する半導体装置が提供される。第1及び第2の柱状半導体層の間の空間であって第1及び第2の柱状半導体層の側面にゲート電極が設けられてない。本発明の第3視点によれば、半導体基板に下部拡散層を形成する工程と、下部拡散層上にエピタキシャル層を形成する工程と、エピタキシャル層の一部を下部拡散層が露出するまでエッチングして第1柱状体を形成する工程と、第1柱状体の両側面にゲート絶縁膜及びゲート電極を形成する工程と、第1柱状体の両側面のゲート電極間の第1柱状体の部分を下部拡散層が露出するまでエッチングして第2柱状体を形成する工程と、第2柱状体のゲート電極より上部に上部拡散層を形成する工程と、を含む半導体装置の製造方法が提供される。本発明は、以下の効果のうち少なくとも1つを有する。本発明においては、ゲート電極を柱状半導体層の両側に形成せず、片側に形成する。これにより、柱状半導体層の幅を広くすることができる。この結果、上部拡散層、下部拡散層及びチャネル体積を大きくすることができ、抵抗を低減させて、電流駆動能力を向上させることができる。また、ゲート電極が存在しない柱状半導体層間にバックプレート又は空隙を設けることによって、電気的特性をさらに向上させることができるようになる。上記第1~第3視点の好ましい形態を以下に示す。上記第1視点及び第2視点の好ましい形態によれば、第1、第2及び第3の柱状半導体層は平行に延在する。上記第1視点及び第2視点の好ましい形態によれば、半導体装置は、第1及び第2の柱状半導体層の間の空間に電位を固定するためのバックプレートをさらに備える。上記第1視点及び第2視点の好ましい形態によれば、バックプレートは、不純物を含有するポリシリコンである。上記第1視点及び第2視点の好ましい形態によれば、第1及び第2の柱状半導体層の間の空間に空隙が存在している。上記第1視点及び第2視点の好ましい形態によれば、半導体装置は、第1及び第2の柱状半導体層の間の空間に、層間絶縁膜より誘電率の低い材料と、をさらに備える。上記第1視点及び第2視点の好ましい形態によれば、半導体装置は、平面投影において、少なくとも一部が柱状半導体層の真下に存在しビット線として機能する下部拡散層を備える。上記第1視点及び第2視点の好ましい形態によれば、下部拡散層は、平面投影において、ゲート電極と直交するように延在している。上記第1視点及び第2視点の好ましい形態によれば、半導体装置は、平面投影において、ゲート電極と直交するビット線をさらに備える。ビット線は、平面投影において、少なくとも一部が柱状半導体層と重複していない。上記第3視点の好ましい形態によれば、半導体装置の製造方法は、第2柱状体を形成する工程後、第1柱状体を除去した領域に、不純物を含有するポリシリコンを形成する工程をさらに含む。上記第3視点の好ましい形態によれば、半導体装置の製造方法は、隣接するゲート電極間に層間絶縁膜を形成する工程と、第2柱状体を形成する工程後、第1柱状体の一部を除去した領域に、層間絶縁膜より誘電率が低い材料を形成する工程と、をさらに含む。上記第3視点の好ましい形態によれば、半導体装置の製造方法は、第2柱状体を形成する工程後、第1柱状体の一部を除去した領域が空隙となるように、第2柱状体上に絶縁層を形成する工程をさらに含む。上記第3視点の好ましい形態によれば、下部拡散層を形成する工程において、下部拡散層を平面投影において線状となるように形成する。ゲート電極を形成する工程において、ゲート電極を平面投影において下部拡散層と直交するように形成する。上記第3視点の好ましい形態によれば、半導体装置の製造方法は、平面投影において、少なくとも一部が第2柱状体と重複しないと共に、ゲート電極と直交するように延在するビット線を形成する工程をさらに含む。本発明の第1実施形態に係る半導体装置について説明する。図1に、本発明の第1実施形態に係る半導体装置の概略平面図を示す。図1においては、簡略化のため、柱状半導体層、ワード線ゲート電極及びビット線のみを示してある。また、明確化のため、柱状半導体層にはハッチングを付してある。図2に、図1のII-II線に沿った本発明の第1実施形態に係る半導体装置の概略断面図を示す。半導体装置100は、半導体基板101と、半導体基板101の上部に形成された下部拡散層101aと、下部拡散層101a上に形成された柱状半導体層102と、柱状半導体層102の上部に形成された上部拡散層102aと、柱状半導体層102の側面に形成されたゲート絶縁膜110と、上部拡散層102aと下部拡散層101a間に、柱状半導体層102に対してゲート絶縁膜110を介して対向するように形成されたゲート電極111と、上部拡散層102aに電気的に接続されたコンタクトプラグ118と、ゲート電極111上に形成された第2サイドウォール112と、層間絶縁膜113と、を備える。半導体装置100において、下部拡散層101a、柱状半導体層102、上部拡散層102a、ゲート絶縁膜110及びゲート電極111はトランジスタを構成する。図2に示す断面において、隣接するトランジスタは、対称軸X及び対称軸Yによる線対称となるような配置となっている。柱状半導体層102は、図1において、マス目を構成するように、左右方向及び上下方向に直線的に配列している。柱状半導体層102は、上下方向においては、等間隔に配列している。一方、左右方向においては、2つの柱状半導体層102がペアをなして規則的かつ等間隔に配列している。すなわち、隣接する柱状半導体層102の一方の側例えば右側の間隔と他方の側例えば左側の間隔が異なっているが、好ましくは、一方の側の間隔は均一であり、他方の側の間隔も均一である。半導体装置100において、ゲート電極111はワード線として機能し、下部拡散層101aはビット線として機能する。各下部拡散層101aは、柱状半導体層102の真下において、柱状半導体層102の配列に沿って、図面上左右方向に延在している。図1に示す平面投影において、下部拡散層101aの少なくとも一部は、柱状半導体層102と重複している。ゲート電極111は、柱状半導体層102の側面において、柱状半導体層102の配列に沿って、図1において上下方向に延在している。ゲート電極111は、柱状半導体層102の片側にのみ形成されている。すなわち、1つの柱状半導体層に対して1つのゲート電極111が対向している。図1に示す平面投影において、ゲート電極111は、柱状半導体層102と重複していない。柱状半導体層102に対してゲート電極111が形成される側は、互い違いに異なっている。すなわち、隣接するゲート電極111において、より近くにある一方の側例えば右側と隣接するゲート電極111との間には柱状半導体層102は存在していないが、より遠くにある他方の側例えば左側と隣接するゲート電極111との間には柱状半導体層102は2つ配されている。隣接する柱状半導体層102において、一方の側例えば右側においては、ゲート電極111を介さずに2つの柱状半導体層102は対向しており、他方の側例えば左側においては、ゲート電極111を2つ介して2つの柱状半導体層102は対向している。第1実施形態に係る半導体装置100によれば、ゲート電極111が1つの柱状半導体層102に対してその片側のみに形成されている。これにより、1つの柱状半導体層の両側にゲート電極が形成されている半導体装置に比べて、柱状半導体層102の幅Wを広くすることができ、電流駆動能力を向上させることができる。本発明の第1実施形態に係る半導体装置の製造方法について説明する。図3~図8に、第1実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図3及び図4は、図1に示すIII-III線に沿った方向の断面を示している。図5~図8は、図1に示すII-II線に沿った方向の断面を示している。まず、半導体基板101を準備し図3a、半導体基板101に、後にビット線として機能する下部拡散層101aを形成する図3b。例えば、半導体基板101としてp型シリコン基板を準備し、p型シリコン基板に5×1015atoms/cm2のヒ素を10keVで注入し、次いで不活性ガス雰囲気下において1000°Cで10秒間の熱処理を施すことにより、下部拡散層101aを形成することができる。次に、下部拡散層101a上に、エピタキシャル層102’を形成する図3c。例えば、エピタキシャル層102’として、通常のエピタキシャル成長法によりボロンを1×1016atoms/cm2含有する厚さ200nmのp型シリコン層を形成することができる。次に、エピタキシャル層102’上に、第1マスク103を形成する図3d。例えば、第1マスク103として、通常の熱酸化により、エピタキシャル層102’表面に厚さ10nmのシリコン酸化膜を形成することができる。次に、第1マスク103上に、第2マスク104を形成する図3e。第2マスク104は、後述するSTI絶縁膜を形成しない領域、すなわち、STI絶縁膜によって分離する拡散層の形状にパターニングされている。例えば、第2マスク104として、厚さ150nmのシリコン窒化膜を形成することができる。例えば、低圧CVD法LowPressureChemicalVaporDepositionを用いてシリコン窒化膜を堆積させた後、リソグラフィ技術及び異方性ドライエッチングによりパターニングすることができる。次に、第2マスク104をマスクとして用いて、下部拡散層101aを貫通するトレンチ105を形成する図4f。例えば、まず、異方性ドライエッチングにより第1マスクであるシリコン酸化膜をエッチングした後、下部拡散層101a下の半導体基板101に達するまでエピタキシャル層102’、下部拡散層101a及び半導体基板101をエッチングしてトレンチを形成することができる。エッチング深さは、例えば、下部拡散層101a下縁より50nm以上であると好ましい。次に、トレンチ105にSTIShallowTrenchIsolation絶縁膜106を形成する図4g。例えば、まず、トレンチ105に絶縁膜をSODSpinonDielectric法及びHDP-CVDHighDensityPlasmaChemicalVaporDeposition法で埋め込み、CMPChemicalMechanicalPolish法により不要部分を研磨除去する。次に、例えば熱リン酸により第2マスク104を除去する。STI絶縁膜106によって分離された下部拡散層101aは、トランジスタのソースドレインになると共に、ビット線としても機能する。次に、第1マスク103上に、パターニングされた第3マスク107及び第4マスク108を形成する図5h。例えば、第3マスク107は、LP-CVDLowPressureChemicalVaporDeposition法により厚さ150nmのポリシリコン膜で形成することができる。第4マスク108は、厚さ50nmのシリコン酸化膜で形成することができる。ポリシリコン及びシリコン酸化膜は、リソグラフィ技術を用いて異方性ドライエッチングによりパターニングすることができる。次に、第1サイドウォール109を形成する図5i。例えば、第1マスク103上にシリコン窒化膜を堆積した後、エッチバックすることにより、第3マスク107及び第4マスク108の両側に第1サイドウォール109を形成することができる。次に、第4マスク108及び第1サイドウォール109をマスクとして、エピタキシャル層102’をエッチングして、第1柱状体102Aを形成する図5j。エッチングは、下部拡散層101aが露出するようにする。ビット線抵抗を低くするため、下部拡散層101aのエッチング量は少なくすると好ましい。次に、少なくとも第1柱状体102Aの両側面にゲート絶縁膜110を形成する図5k。例えば、ゲート絶縁膜110は、熱酸化により厚さ5nmの酸化膜として形成することができる。次に、隣接する第1柱状体102A間に、ゲート電極の前駆膜111’を形成する図6l。例えば、ゲート電極の前駆膜111’は、CVD法によりTi及びWの積層膜を堆積し、当該積層膜を異方性ドライエッチングにより第1柱状体102Aの上面から70nmの位置までエッチングすることにより形成することができる。次に、ゲート電極前駆膜111’上に、第1柱状体102Aに沿って、第2サイドウォール112を形成する図6m。隣接する第1柱状体102A間にある2つの第2サイドウォール112はゲート電極の前駆膜111’をエッチングするため分離している。例えば、LP-CVD法により、テトラオルトシリケートTEOSを堆積した後、エッチバックすることにより、第2サイドウォール112を形成することができる。次に、第4マスク108、第1サイドウォール109及び第2サイドウォール112をマスクとして、ゲート電極前駆膜111’をエッチングしてゲート電極111を形成する図6n。次に、隣接する第1柱状体102A間に層間絶縁膜113を形成する図6o。例えば、第1層間絶縁膜113は、SOD法により形成することができる。次に、第4マスク108を除去する図7p。例えば、シリコン酸化膜である場合、ドライエッチングにより除去することができる。次に、第3マスク107を除去する図7q。例えば、ポリシリコンである場合、ドライエッチング又はウェットエッチングにより除去することができる。次に、第1サイドウォール109及び第1層間絶縁膜113をマスクとして、第1マスク103及び第1柱状体102Aの一部を除去する。これにより、第2柱状体として柱状半導体層102が形成される図7r。例えば、第1マスク103がシリコン酸化膜である場合、第1マスク103はドライエッチングにより除去することができる。第1柱状体102Aは、下部拡散層101aが露出するようにエッチングする。ビット線抵抗を低くするため、下部拡散層101aのエッチング量は少なくすると好ましい。次に、ゲート電極111が形成されていない側の、柱状半導体層の露出した側面に沿って第1絶縁膜114を形成する図8s。例えば、熱酸化により厚さ5nmの酸化膜を形成することができる。次に、隣接する柱状半導体層102間に、層間絶縁膜113を形成する図8t。例えば、層間絶縁膜113は、SOD法により形成することができる。次に、第1サイドウォール109を除去する図8u。例えば、シリコン窒化膜である場合、熱リン酸により除去することができる。次に、第1サイドウォール109を除去した部分にコンタクトプラグ118を形成すると共に、柱状半導体層102の上部を上部拡散層102aとする図8v。例えば、5×1020atoms/cm3のリンを含んだポリシリコンを堆積し、不活性ガス中雰囲気下において900°Cで10秒の熱処理を実施する。次に、CMP法により層間絶縁膜113上のポリシリコンを研磨除去する。以上の工程により、第1実施形態に係る半導体装置100を製造することができる。上記製造方法によれば、1つの柱状半導体層102に対して接しているゲート電極111は1つである半導体装置を製造することができる。本発明の第2実施形態に係る半導体装置について説明する。図9に、本発明の第2実施形態に係る半導体装置の概略平面図を示す。図9において、第1実施形態と同じ要素には同じ符号を付してある。第1実施形態においては柱状半導体層の真下の下部拡散層をビット線に兼用していたが、第2実施形態に係る半導体装置200においては、下部拡散層不図示とビット線201とを別個に設けている。下部拡散層は第1実施形態のように柱状半導体層の真下に形成されている。ビット線201は柱状半導体層の真下には形成されておらず、図9に示すような平面投影において、少なくとも一部が柱状半導体層102とは重ならない位置に形成されている。例えば、ビット線201は、柱状半導体層102の横に沿って形成したトレンチに埋め込むことができる。第2実施形態においても、1つの柱状半導体層102において、ゲート電極111は、柱状半導体層102の片側のみに形成されている。第2実施形態におけるその他の形態は、第1実施形態と同様である。第2実施形態によれば、第1実施形態と同様の効果を得ることができると共に、ビット線として金属材料を用いる形態に適している。本発明の第3実施形態に係る半導体装置について説明する。図10に、本発明の第3実施形態に係る半導体装置の概略平面図を示す。図10においては、簡略化のため、柱状半導体層、ワード線ゲート電極、ビット線及びバックプレートのみを示してある。また、明確化のため、柱状半導体層にはハッチングを付してある。図11に、図10のXI-XI線に沿った本発明の第3実施形態に係る半導体装置の概略断面図を示す。図10及び図11において、第1実施形態と同じ要素には同じ符号を付してある。第3実施形態に係る半導体装置300は、第1実施形態に係る構成に加えて、バックプレート301をさらに備える。バックプレート301は、隣接するトランジスタ間に設けられている。すなわち、バックプレート301は、2つの柱状半導体層102の間において、柱状半導体層102のゲート電極111が形成されていない側ゲート電極111の反対側に、第1絶縁膜114を介して形成されている。バックプレート301は、トランジスタの特性に応じて、適宜所望の電位に接続される。図10に示す形態において、複数のバックプレート301は、ゲート電極111の延在方向と同一方向に平行に延在している。バックプレート301は、隣接するゲート電極111間に1つおきに配されている。第3実施形態によれば、バックプレートを設けることにより、隣接するトランジスタの電位を固定することができる。これにより、半導体装置の微細化にあたり、隣接するトランジスタのカップリングによる特性変動を抑制することができる。次に、第3実施形態に係る半導体装置300の製造方法について説明する。図12及び13に、第3実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図7sに示す工程までは、第1実施形態と同様である。図7sに示す工程後、バックプレート前駆層301’を形成する図12t。例えば、バックプレート前駆層301’は、5×1020atoms/cm3のリンを含んだポリシリコンを堆積し、CMP法により層間絶縁膜113上のポリシリコンを研磨除去して形成することができる。次に、第1サイドウォール109及び層間絶縁膜113をマスクとして、バックプレート前駆層301’を柱状半導体層102の上面よりも低くなるようにエッチングして、バックプレート301を形成する図12u。次に、バックプレート301上に層間絶縁膜113を形成する図12v。例えば、層間絶縁膜113は、SOD法により形成することができる。次に、第1サイドウォール109を除去する図13w。例えば、シリコン窒化膜である場合、熱リン酸により除去することができる。次に、第1サイドウォール109を除去した部分にコンタクトプラグ118を形成すると共に、柱状半導体層102の上部を上部拡散層102aとする図13x。例えば、5×1020atoms/cm3のリンを含んだポリシリコンを堆積し、不活性ガス雰囲気下において900°Cで10秒の熱処理を実施する。次に、CMP法により層間絶縁膜113上のポリシリコンを研磨除去する。以上の工程により、第3実施形態に係る半導体装置300を製造することができる。第3実施形態におけるその他の形態は、第1実施形態と同様である。本発明の第4実施形態に係る半導体装置について説明する。図14に、本発明の第4実施形態に係る半導体装置の概略断面図を示す。図14において、第1実施形態と同じ要素には同じ符号を付してある。第4実施形態に係る半導体装置400は、第1実施形態の構成に加えて、隣接する柱状半導体層102間の、ゲート電極111が形成されていない側ゲート電極111に面しない側において、空隙401を備える。また、半導体装置400は、各トランジスタ、層間絶縁膜113等を覆うように、空隙401を形成するための第2絶縁膜403を備える。半導体装置400においては、上部拡散層102aの上にDOPOS402が形成され、コンタクトプラグ118は、DOPOS402に電気的に接続されている。コンタクトプラグ118と柱状半導体層102の位置がずれたとしても、DOPOS402を形成して縦方向の接触を確保することにより、DOPOS402とコンタクトプラグ118の接触面積を確保することができるので、コンタクトプラグ118と柱状半導体層102間のコンタクト抵抗を低減することができる。半導体装置の微細化が進行すると、隣接する柱状半導体層102間の間隔が狭くなる。この場合、隣接するトランジスタのゲート電極111の電位の影響により、柱状半導体層102の電位が変動するようになり、結果としてトランジスタ特性が変動してしまう。そこで、第4実施形態においては、隣接する柱状半導体層102間に、誘電率が低い空隙401を設けている。これにより、隣接するトランジスタの電位の影響を低減することができる。空隙401の代わりに、層間絶縁膜113より誘電率の低い材料例えばlow-k材料を柱状半導体層102間に形成してもよい。この場合、例えば、比誘電率が3以下の絶縁膜を柱状半導体層102間に形成してもよい。次に、第4実施形態に係る半導体装置400の製造方法について説明する。図15~図18に、第4実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。第1実施形態と同様にして、半導体基板101に下部拡散層101aを形成する。次に、半導体基板101上にエピタキシャル層102’を形成する。次に、エピタキシャル層102’上にドープトポリシリコンDOPOS402を形成する。例えば、2×1020atoms/cm3のリンをドープした厚さ200mmのDOPOSを堆積することができる。次に、DOPOS402上に第1マスク103を形成すると共に、エピタキシャル層102’に上部拡散層102a’を形成する。例えば、熱酸化により厚さ10nmのシリコン酸化膜を形成すると共に上部拡散層102a’を形成する。次に、第1マスク103上に、第2マスク104を形成する図15a。例えば、シリコン酸化膜上に厚さ150nmのシリコン窒化膜を堆積し、パターニングする。次に、第2マスク104をマスクとして、第1マスク103、DOPOS402及びエピタキシャル層102’を下部拡散層101aが露出するまでエッチングして、第1柱状体102A及び上部拡散層102Aaを形成する図15b。例えば、異方性ドライエッチングによりエッチングする。次に第1柱状体102A及びDOPOS402の露出面を酸化してゲート絶縁膜110を形成する図15c。次に、第1柱状体102Aの間にゲート電極前駆層111’を形成する図16d。例えば、TiN膜を堆積した後、異方性ドライエッチングにより上部拡散層102a上面から70nm下の位置までエッチバックする。次に、ゲート電極前駆層111’上に第1サイドウォール404を形成する図16e。例えば、LP-CVD法によりTEOS酸化膜を堆積した後、エッチバックしてTEOSサイドウォールを形成する。次に、第2マスク104及び第1サイドウォール404をマスクとして、ゲート電極前駆層111’をエッチングして、第1柱状体102Aの両側面にゲート電極111を形成する図16f。次に、隣接するゲート電極111間及び第1サイドウォール404間に層間絶縁膜113を形成する図17g。例えば、SOD法により絶縁膜を埋め込む。次に、第2マスク104を除去する。例えば、第2マスク104がシリコン窒化膜である場合、熱リン酸により除去することができる。次に、第2マスク104があった凹部に第2サイドウォール405を形成する図17h。例えば、LP-CVDにより厚さ30nmのシリコン窒化膜を堆積した後、エッチバックして、第2サイドウォール405を形成する。次に、第2サイドウォール405をマスクとして第1マスク103を除去した後、第2サイドウォール405及び層間絶縁膜113をマスクとして、下部拡散層101aが露出するまでDOPOS402及び第1柱状体102Aをエッチングして、第2柱状体である柱状半導体層102及び上部拡散層102aを形成する。次に、DOPOS402及び柱状半導体層102の新たな露出側面に第1絶縁膜114を形成する図17i。次に、層間絶縁膜113上に、第2絶縁膜403を形成する図18j。例えば、PE-CVDPlasmaEnhancedCVD法により酸化膜を形成する。このとき、柱状半導体層102間の間隔が狭いので、第2絶縁膜403は、柱状半導体層102の間に堆積されず、空隙401が形成される。次に、リソグラフィ技術とエッチング技術を用いて、DOPOS402に電気的に接続されるコンタクトプラグ118を形成する。以上により、半導体装置400を形成することができる図18k。上記方法によれば、第4実施形態に係る半導体装置400を製造することができる。第4実施形態におけるその他の形態は、第1実施形態と同様である。第4実施形態に係る半導体装置について、TCADTechnologyCADにより、ゲート電極ワード線ピッチハーフピッチの変化に対するしきい値電圧及びサブスレッショルド係数の変化をシミュレーションした。図19に、しきい値電圧のシミュレーション結果を示す。図20に、サブスレッショルド係数のシミュレーション結果を示す。図19によれば、隣接するワード線電位がオン隣接WL=2.6Vのときとオフ隣接WL=0Vのときとを比較すると、ワード線ピッチが狭くなっても、しきい値電圧の差を小さくしたまま維持できている。図20によれば、隣接するワード線電位がオン隣接WL=2.6Vのときとオフ隣接WL=0Vのときとを比較すると、ワード線ピッチが狭くなっても、サブスレッショルド係数はほぼ同様に推移している。これにより、第4実施形態によれば、隣接するトランジスタの電位による影響を抑制して、特性変動を小さくできることが分かる。本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ置換ないし選択が可能である。本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。"