"直列に接続された複数個の遅延ユニットを備え、各遅延ユニットは、第1から第3論理ゲートを有し、前記第1論理ゲートは、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第1制御データが入力され、前記第2論理ゲートは、一方の入力が前記第1論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第2制御データが入力され、前記第3論理ゲートは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には前記第2論理ゲートの出力が入力され、前記第3論理ゲートにおいて、前記一方の入力から出力までの経路の遅延時間と、前記他方の入力から前記出力までの経路の遅延時間は、等しいことを特徴とする可変遅延回路。前記第3論理ゲートは、前記一方の入力および前記他方の入力のNAND値を出力する請求項1記載の可変遅延回路。前記第3論理ゲートは、前記一方の入力から前記出力までの経路のトランジスタ数と前記他方の入力から前記出力までの経路のトランジスタ数が、等しい請求項2記載の可変遅延回路。前記第3論理ゲートは、高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第1PチャネルMOSトランジスタと、前記第1PチャネルMOSトランジスタと並列に前記高電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第2PチャネルMOSトランジスタと、前記出力と低電位側電源の間に直列に接続された第1および第2NチャネルMOSトランジスタを含む第1の列と、前記第1の列と並列に、前記出力と前記低電位側電源の間に直列に接続された第3および第4NチャネルMOSトランジスタを含む第2の列と、を備え、前記第1の列の前記第1NチャネルMOSトランジスタは、前記出力に近い位置に配置され、前記第2の列の前記第3NチャネルMOSトランジスタは、前記出力に近い位置に配置され、前記第1NチャネルMOSトランジスタのゲートに、前記一方の入力が印加され、前記第3NチャネルMOSトランジスタのゲートに、前記他方の入力が印加され、前記第2NチャネルMOSトランジスタのゲートに、前記第2制御データが印加され、前記第4NチャネルMOSトランジスタのゲートに、前記第2制御データの反転信号が印加される請求項3記載の可変遅延回路。前記第3論理ゲートは、高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第1PチャネルMOSトランジスタと、前記第1PチャネルMOSトランジスタと並列に前記高電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第2PチャネルMOSトランジスタと、前記出力と前記一方の入力との間に直列に接続された第1トランスファーゲートと第1インバータを含む第1の列と、前記出力と前記他方の入力との間に直列に接続された第2トランスファーゲートと第2インバータを含む第2の列と、を備え、前記第2トランスファーゲートおよび前記第1インバータに、前記一方の入力が印加され、前記第1トランスファーゲートおよび前記第2インバータに、前記他方の入力が印加される請求項3記載の可変遅延回路。前記第3論理ゲートは、高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第1PチャネルMOSトランジスタと、前記第1PチャネルMOSトランジスタと並列に前記高電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第2PチャネルMOSトランジスタと、前記出力と低電位側電源の間に直列に接続された第1および第2NチャネルMOSトランジスタを含む第1の列と、前記第1の列と並列に、前記出力と前記低電位側電源の間に直列に接続された第3および第4NチャネルMOSトランジスタを含む第2の列と、前記第2制御データに応じて前記一方の入力と前記低電位側電源の一方を選択して選択信号を出力するスイッチと、を備え、前記第1の列の前記第1NチャネルMOSトランジスタは、前記出力に近い位置に配置され、前記第2の列の前記第3NチャネルMOSトランジスタは、前記出力に近い位置に配置され、前記第1NチャネルMOSトランジスタのゲートに、前記一方の入力が印加され、前記第2および第4NチャネルMOSトランジスタのゲートに、前記他方の入力が印加され、前記第3NチャネルMOSトランジスタのゲートに、前記選択信号が印加される請求項2記載の可変遅延回路。前記第3論理ゲートは、前記一方の入力および前記他方の入力のNOR値を出力する請求項1記載の可変遅延回路。前記第3論理ゲートは、前記一方の入力から前記出力までの経路のトランジスタ数と前記他方の入力から前記出力までの経路のトランジスタ数が、等しい請求項7記載の可変遅延回路。前記第3論理ゲートは、低電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第1NチャネルMOSトランジスタと、前記第1NチャネルMOSトランジスタと並列に前記低電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第2NチャネルMOSトランジスタと、前記出力と高電位側電源の間に直列に接続された第1および第2PチャネルMOSトランジスタを含む第1の列と、前記第1の列と並列に、前記出力と前記高電位側電源の間に直列に接続された第3および第4PチャネルMOSトランジスタを含む第2の列と、を備え、前記第1の列の前記第1PチャネルMOSトランジスタは、前記出力に近い位置に配置され、前記第2の列の前記第3PチャネルMOSトランジスタは、前記出力に近い位置に配置され、前記第1PチャネルMOSトランジスタのゲートに、前記一方の入力が印加され、前記第3PチャネルMOSトランジスタのゲートに、前記他方の入力が印加され、前記第2PチャネルMOSトランジスタのゲートに、前記第2制御データが印加され、前記第4PチャネルMOSトランジスタのゲートに、前記第2制御データの反転信号が印加される請求項8記載の可変遅延回路。前記第3論理ゲートは、低高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第1NチャネルMOSトランジスタと、前記第1NチャネルMOSトランジスタと並列に前記低電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第2NチャネルMOSトランジスタと、前記出力と前記一方の入力との間に直列に接続された第1トランスファーゲートと第1インバータを含む第1の列と、前記出力と前記他方の入力との間に直列に接続された第2トランスファーゲートと第2インバータを含む第2の列と、を備え、前記第2トランスファーゲートおよび前記第1インバータに、前記一方の入力が印加され、前記第1トランスファーゲートおよび前記第2インバータに、前記他方の入力が印加される請求項8記載の可変遅延回路。実施形態は、1段ごとの遅延時間がほぼ同じである可変遅延回路を実現する。実施形態によれば、直列に接続された複数個の遅延ユニットを備え、各遅延ユニットは、第1から第3論理ゲートを有し、第1論理ゲートは、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第1制御データが入力され、第2論理ゲートは、一方の入力が第1論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第2制御データが入力され、第3論理ゲートは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第2論理ゲートの出力が入力され、第3論理ゲートにおいて、一方の入力から出力までの経路の遅延時間と、他方の入力から出力までの経路の遅延時間は、等しい可変遅延回路が提供される。実施形態によれば、1段ごとの遅延時間変化の誤差が小さい高精度の可変遅延回路が実現される。実施形態を説明する前に、一般的な可変遅延回路ディレイラインについて説明する。図1は、3個の2入力NANDゲートを有する複数の遅延ユニット10-0、10-1、10-2、10-3、...、10-i、...を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第1NANDゲートG1、第2NANDゲートG2および第3NANDゲートG3を有する。後述するように、2入力NANDゲートの2つの入力端子は、入力信号が変化してから出力信号が変化するまでの遅延時間が異なる。ここでは、速い方の入力端子をFで、遅い方の入力端子をSで、表す。各段の入力信号CLKINは、第1NANDゲートG1の入力端子Fおよび第2NANDゲートG2の入力端子Fに入力される。第1NANDゲートG1の入力端子Sには、第1制御データCTN0、CTN1、CTN2、CTN3、...、CTNi、...が、入力される。第1NANDゲートG1の出力は後段の入力信号となる。したがって、複数の遅延ユニットの第1NANDゲートG1は、前段の出力が後段に入力するように、直列に接続される。第2NANDゲートG2の入力端子Sには、第2制御データCT0、CT1、CT2、CT3、...、CTi、...が、入力される。第2NANDゲートG2の出力は、第3NANDゲートG3の入力端子Sに入力される。第3NANDゲートG3の入力端子Fは、後段の第3NANDゲートG3の出力を受ける。したがって、複数の遅延ユニットの第3NANDゲートG3は、直列に接続される。一般に、直列に接続された場合には、前段の出力が後段に入力すると表現されるが、ここでは、複数の遅延ユニットの接続との整合性を維持するために、第3NANDゲートG3は、後段の出力が前段に入力するように、直列に接続されると表現する。初段の第3NANDゲートG3の出力が、出力信号CLKOUTである。図1の可変遅延回路では、第1NANDゲートG1を伝達される入力信号CLKINが、第2NANDゲートG2を通って第3NANDゲートG3に入る折り返し経路の位置を、第1および第2制御データにより指示することにより、遅延量を調整できる。図2は、第1および第2制御データを示す図である。図2において、ビットは、折り返し経路の遅延ユニットの位置を示し、ビット=0が遅延ユニット10-0に折り返し経路を設定する場合を、ビット=kが遅延ユニット10-kに折り返し経路を設定する場合を、示す。論理値1は信号の高Hレベルを、論理値0は信号の低Lレベルに対応する。図2に示すように、遅延ユニット10-kに折り返し経路を設定する場合ビット=kには、CTii=0~k-1=0、CTk=1,CTNi=1i=0~k-1およびCTNk=0とする。図1の可変遅延回路の動作については広く知られているので、これ以上の説明は省略する。図3は、2入力NANDゲートの一般的な構成例を示す回路図である。図3に示すように、2入力NANDゲートは、2個のPチャネルトランジスタPTr1およびPTr2と、2個のNチャネルトランジスタNTr1およびNTr2と、を有する。PTr1およびPTr2は、高電位側電源Vddと出力ノードZの間に並列に接続される。NTr1およびNTr2は、低電位側電源GNDと出力Zの間にこの順で直列に接続される。一方の入力端子Sは、PTr1およびNTr1のゲートに接続され、他方の入力端子Fは、PTr2およびNTr2のゲートに接続される。図3のNANDゲートについて広く知られているので、詳しい説明は省略する。図3の2入力NANDゲートでは、入力端子Sの信号が高Hレベルの場合、PTr1はオフ、NTr1はオン状態である。この状態で、入力端子Fの信号がHになると、PTr2はオフし、NTr2はオンして、出力は低Lレベルになる。また、この状態で、入力端子Fの信号がLになると、PTr2はオンし、NTr2はオフして、出力はHになる。したがって、入力端子Fの信号に応じて出力が変化する。一方、入力端子Sの信号がLレベルの場合、PTr1はオン、NTr1はオフ状態であり、入力端子Fの信号にかかわらず出力はHとなる。一方、入力端子Fの信号がHの場合、PTr2はオフ、NTr2はオン状態である。この状態で、入力端子Sの信号がHになると、PTr1はオフし、NTr1はオンして、出力はLになる。また、この状態で、入力端子Sの信号がLになると、PTr1はオンし、NTr1はオフして、出力はHになる。したがって、入力端子Sの信号に応じて出力が変化する。一方、入力端子Fの信号がLレベルの場合、PTr2はオン、NTr2はオフ状態であり、入力端子Sの信号にかかわらず出力はHとなる。入力信号CLKINは、上記のいずれかの状態で伝達される。ここで、ゲートが入力端子Sに接続されるNTr1と、ゲートが入力端子Fに接続されるNTr2は、GNDと出力ノードの間に直列に接続される。NTr1とNTr2は、出力ZおよびGNDからの距離が異なるため、2つの入力端子FとSの入力信号に対して不可避な遅延誤差が発生する。図4は、図1の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。上記のように、2入力NANDゲートにおいて、入力信号が変化してから出力信号が変化するまでの遅延時間は、入力端子によって、また入力信号がLからHに変化する場合とHからLに変化する場合で異なる。なお、ここでは、入力信号CLKINの低Lレベルから高Hレベルへの変化エッジの遅延を調整するものとする。NANDゲートで入力信号が反転されて次のNANDゲートに入力する場合には、HからLへの変化エッジの遅延が問題になる。入力端子FにLからHへの信号が入力する場合の遅延をHFで、入力端子SにLからHへの信号が入力する場合の遅延をHSで、入力端子FにHからLへの信号が入力する場合の遅延をLFで、入力端子SにHからLへの信号が入力する場合の遅延をLSで、表す。ビット0で折り返す時には、CLKINは、遅延ユニット10-0のG2の入力端子Fに入力し、反転されて出力され、G3の入力端子Sに入力し、再度反転されてG3の出力端子からCLKOUTとして出力される。したがって、この場合の遅延は、HFLSである。ビット1で折り返す時には、CLKINは、遅延ユニット10-0のG1の入力端子Fに入力し、反転されて出力され、遅延ユニット10-1のG2の入力端子Fに入力し、反転されて出力され、G3の入力端子Sに入力し、反転されて出力される。さらに、G3の出力は、遅延ユニット10-0のG3の入力端子Fに入力し、反転されてCLKOUTとして出力される。したがって、この場合の遅延は、HFLFHSLFである。以下同様に、ビット2で折り返す時の遅延は、HFLFHFLSHFLSである。ビット3で折り返す時の遅延は、HFLFHFLFHSLFHFLSである。ビット4で折り返す時の遅延は、HFLFHFLFHFLSHFLFHFLFである。ビット0とビット1で折り返す時の遅延差ΔT0は、LF×2HS-LSである。ビット1とビット2で折り返す時の遅延差ΔT1は、HF×2LS-HSである。ビット2とビット3で折り返す時の遅延差ΔT2は、LF×2HS-LS=ΔT0である。ビット4とビット3で折り返す時の遅延差ΔT3は、HF×2LS-HS=ΔT1である。このように、図1の可変遅延回路では、奇数段から偶数段に変化する時に遅延時間がΔT0増加し、偶数段から奇数段に変化する時に遅延時間がΔT1増加する。図5は、図3のCMOSタイプの2入力NANDゲートを典型的なプロセスで製造した場合の遅延時間HF、LF、HS、LSを示す図であり、Aがゲート長90nmプロセスで製造した場合を、Bがゲート長130nmプロセスで製造した場合を、示す。図5のAに示す場合、ΔT0=21.75psであり、ΔT1=25.35psであり、その差ΔT0-ΔT1=-3.60psである。図5のBに示す場合、ΔT0=32.63psであり、ΔT1=38.03psであり、その差ΔT0-ΔT1=-5.40psである。以上説明したように、図1の可変遅延回路では、奇数の段数から偶数の段数に変化する場合の遅延時間の変化量ΔT0と、偶数の段数から奇数の段数に変化する場合の遅延時間の変化量ΔT1が異なり、上記のような差を生じ、可変遅延回路の誤差になる。高速動作する信号入出力回路に使用される可変遅延回路では、このような誤差も無視できず、動作速度の低下を引き起こす。以下、実施形態を説明する。図6は、第1実施形態の可変遅延回路ディレイラインの回路図を示す。第1実施形態の可変遅延回路は、複数の遅延ユニット20-0、20-1、20-2、20-3、...、20-i、...を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第1NANDゲートG1、第2NANDゲートG2およびスイッチゲートSGを有する。図1と比較して明らかなように、第1実施形態の可変遅延回路は、図1の一般的な可変遅延回路において、第3NANDゲートG3の代わりに、スイッチゲートSGを設けたことが異なり、他の部分は同じである。スイッチゲートSGは、第1入力端子M1、第2入力端子M2および制御端子enaを有する。第1入力端子M1および第2入力端子M2は、図1の2入力NANDゲートの入力端子SおよびFと同じように接続される。具体的には、第1入力端子M1には第2NANDゲートG2の出力が入力される。第2入力端子M2には、後段の遅延ユニットのスイッチゲートSGの出力Zが入力される。制御端子enaには、第2制御データCT0、CT1、CT2、CT3、...、CTi、...が、入力される。初段のスイッチゲートSGの出力Zが、出力信号CLKOUTである。図6の第1実施形態の可変遅延回路では、第1NANDゲートG1を介して伝達される入力信号CLKINが、第2NANDゲートG2を通ってスイッチゲートSGに入る折り返し経路の位置を、第1制御データCTN0、CTN1、CTN2、CTN3、...、CTNi、...および第2制御データCT0、CT1、CT2、CT3、...、CTi、...により指示することにより、遅延量を調整できる。第1制御データおよび第2制御データは、図2に示したデータが使用できる。図7は、スイッチゲートSGの回路図およびその動作を示す真理値表である。図7のAに示すように、スイッチゲートSGは、2個のPチャネルMOSトランジスタPTr1およびPTr2と、4個のNチャネルMOSトランジスタNTr11、NTr12、NTr21およびNTr22と、インバータInv1と、を有する。PTr1およびPTr2は、高電位側電源Vddと出力Zの間に並列に接続され、PTr1のゲートには第1入力端子M1の信号が印加され、PTr2のゲートには第2入力端子M2の信号が印加される。NTr11とNTr12は、GNDと出力Zの間にこの順で直列に接続されて第1列を形成し、NTr11のゲートには制御端子enaの信号が印加され、NTr12のゲートには第1入力端子M1の信号が印加される。制御端子enaには、第2制御データCTiが入力される。NTr21とNTr22は、GNDと出力Zの間にこの順で直列に接続されて第2列を形成し、NTr21のゲートには制御端子enaの信号をInv1で反転した信号が印加され、NTr22のゲートには第2入力端子M2の信号が印加される。図7のBに示すように、スイッチゲートSGでは、制御端子enaに印加される第2制御データCTiがL0の場合で、第1入力端子M1の信号がH1の時には、第2入力端子M2の信号に応じて、M2の信号を反転した出力Zが得られる。制御端子enaに印加される第2制御データCTiがH1の場合で、第2入力端子M2の信号がH1の時には、第1入力端子M1の信号に応じて、M1の信号を反転した出力Zが得られる。図8は、スイッチゲートSGの動作を説明する図であり、Aはenaに印加されるCTi=0で、M1=1の場合の動作状態を、Bはenaに印加されるCTi=1で、M2=1の場合の動作状態を、それぞれ示す。図8のAに示すように、CTi=0で、M1=1の場合、PTr1およびNTr11はオフ状態で、NTr12およびNTr21はオン状態になる。NTr11がオフであるため、NTr12がオンでも出力Zに影響しない。NTr21がオンであるため、NTr22は、実質的にGNDに接続された状態になる。したがって、スイッチゲートSGは、VddとGNDの間にPTr2とNTr22が直列に接続され、PTr2とNTr22の接続ノードから出力Zが得られる状態になる。この状態は、第2入力端子M2の信号のインバータ回路であり、出力ZはM2の信号を反転した信号M2xになる。図8のBに示すように、CTi=1で、M2=1の場合、PTr2およびNTr21はオフ状態で、NTr11およびNTr22はオン状態になる。NTr21がオフであるため、NTr22がオンでも出力Zに影響しない。NTr11がオンであるため、NTr12は、実質的にGNDに接続された状態になる。したがって、スイッチゲートSGは、VddとGNDの間にPTr1とNTr12が直列に接続され、PTr1とNTr12の接続ノードから出力Zが得られる状態になる。この状態は、第1入力端子M1の信号のインバータ回路であり、出力ZはM1の信号を反転した信号M1xになる。図8のAとBを比較して明らかなように、スイッチゲートSGは、第1入力端子M1の信号と第2入力端子M2の信号が出力に対して対称な回路である。言い換えれば、スイッチゲートSGは、第1入力端子M1から出力Zまでの経路のトランジスタ数と、第2入力端子M2から出力Zまでの経路のトランジスタ数が、等しい回路である。図9は、第1実施形態の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。ここで、HMは、第1入力端子M1または第2入力端子M2の入力信号がLからHに変化してから、出力ZがHからLに変化するまでの遅延時間を示す。LMは、第1入力端子M1または第2入力端子M2の入力信号がHからLに変化してから、出力ZがLからHに変化するまでの遅延時間を示す。上記のように、スイッチゲートSGは、第1入力端子M1の信号と第2入力端子M2の信号が出力に対して対称な回路であるから、HMとLMは、第1入力端子M1の信号と第2入力端子M2の信号で同じである。前述のように、入力信号CLKINのLからHへの変化エッジの遅延を調整するものとする。ビット0で折り返す時には、CLKINは、遅延ユニット20-0のG2の入力端子Fに入力し、反転されて出力され、スイッチゲートSGの入力端子M1に入力し、再度反転されてSGの出力端子からCLKOUTとして出力される。したがって、この場合の遅延は、HFLMである。ビット1で折り返す時には、CLKINは、遅延ユニット20-0のG1の入力端子Fに入力し、反転されて出力され、遅延ユニット20-1のG2の入力端子Fに入力し、反転されて出力され、スイッチゲートSGの入力端子M1に入力し、反転されて出力される。スイッチゲートSGの出力は、さらに、遅延ユニット20-0のSGの入力端子M2に入力し、反転されてCLKOUTとして出力される。したがって、この場合の遅延は、HFLFHMLMである。以下同様に、ビット2で折り返す時の遅延は、HFLFHFLMHMLMである。ビット3で折り返す時の遅延は、HFLFHFLFHMLMHMLMである。ビット4で折り返す時の遅延は、HFLFHFLFHFLMHMLMHMLMである。ビット0とビット1で折り返す時の遅延差ΔT0は、LFHMである。ビット1とビット2で折り返す時の遅延差ΔT1は、HFLMである。ビット2とビット3で折り返す時の遅延差ΔT2は、LFHM=ΔT0である。ビット4とビット3で折り返す時の遅延差ΔT3は、HFLM=ΔT1である。図10は、図7のスイッチゲートSGを典型的なプロセスで製造した場合の遅延時間HM、LMを示す図であり、Aがゲート長90nmプロセスで製造した場合を、Bがゲート長130nmプロセスで製造した場合を、示す。図10のAに示すように、ゲート長90nmプロセスでは、HM=12.16psであり、LM=12.88psである。図10のBに示すように、ゲート長130nmプロセスでは、HM=18.23psであり、LM=19.31psである。図5に示した2入力NANDゲートの遅延時間を合わせて、図10のAに示す場合、ΔT0=24.46psであり、ΔT1=24.13psであり、その差ΔT1-ΔT0=0.33psである。図10のBに示す場合、ΔT0=36.68psであり、ΔT1=36.19psであり、その差ΔT1-ΔT0=0.49psである。図1の可変遅延回路では、図5のAの値によれば、ΔT1-ΔT0=-3.60psである。したがって、図5のBの値によれば、第1実施形態の可変遅延回路では、ΔT1-ΔT0=-5.40psであり、差ΔT1-ΔT0が図1の回路に比べて小さくなっている。図11は、第2実施形態の可変遅延回路ディレイラインの回路図を示す。第2実施形態の可変遅延回路は、複数の遅延ユニット30-0、30-1、30-2、30-3、...、30-i、...を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第1NANDゲートG1、第2NANDゲートG2およびバランスNANDゲートBGを有する。図1と比較して明らかなように、第2実施形態の可変遅延回路は、図1の一般的な可変遅延回路において、第3NANDゲートG3の代わりに、バランスNANDゲートBGを設けたことが異なり、他の部分は同じである。バランスNANDゲートBGは、第1入力端子M1および第2入力端子M2を有する。第1入力端子M1および第2入力端子M2は、図1の2入力NANDゲートの入力端子SおよびFと同じように接続される。具体的には、第1入力端子M1には第2NANDゲートG2の出力が入力される。第2入力端子M2には、後段の遅延ユニットのバランスNANDゲートBGの出力Zが入力される。初段のバランスNANDゲートBGの出力Zが、出力信号CLKOUTである。図11の第2実施形態の可変遅延回路では、第1NANDゲートG1を伝達される入力信号CLKINが、第2NANDゲートG2を通ってバランスNANDゲートBGに入る折り返し経路の位置を、第1制御データCTN0、CTN1、CTN2、CTN3、...、CTNi、...および第2制御データCT0、CT1、CT2、CT3、...、CTi、...により指示することにより、遅延量を調整できる。第1制御データおよび第2制御データは、図2に示したデータが使用できる。図12は、バランスNANDゲートBGの回路図である。図12のAに示すように、バランスNANDゲートBGは、2個のPチャネルMOSトランジスタPTr1およびPTr2と、2個のトランスファーゲートTG1およびTG2と、2個のインバータInv11およびインバータInv12と、を有する。Inv11およびInv12は、図12のBに示す回路構成を有する。PTr1およびPTr2は、高電位側電源Vddと出力Zの間に並列に接続され、PTr1のゲートには第1入力端子M1の信号が印加され、PTr2のゲートには第2入力端子M2の信号が印加される。Inv11は、第1入力端子M1の信号を受け、反転した信号を出力する。Inv12は、第2入力端子M2の信号を受け、反転した信号を出力する。TG1は、出力ZとInv11の出力の間に接続され、ゲートには第2入力端子M2の信号が印加される。TG2は、出力ZとInv12の出力の間に接続され、ゲートには第1入力端子M1の信号が印加される。したがって、第2入力端子M2の信号がHの時に、第1入力端子M1の信号は反転されて出力Zに出力され、第1入力端子M1の信号がHの時に、第2入力端子M2の信号は反転されて出力Zに出力される。図13は、バランスNANDゲートBGの動作を示す真理値表およびその動作を説明する図である。図13のAに示すように、バランスNANDゲートBGでは、第1入力端子M1の信号および第2入力端子M2の信号が共にHの場合に出力ZがLになり、それ以外の場合に出力ZがHになる。言い換えれば、バランスNANDゲートBGは、2入力NANDゲートとして動作する。第2入力端子M2の信号がL0の場合、バランスNANDゲートBGでは、図13のBに示すように、TG1はオフであり、Inv11の出力は、出力Zに影響しない。この時、PTr2は、オンであり、出力ZはH1になる。また、Inv12の出力はH1である。第1入力端子M1の信号がL0の場合、TG2はオフであり、出力Zに影響せず、第1入力端子M1の信号がL0の場合、TG2はオンであり、HであるInv12の出力が出力Zに伝達されるが、上記の出力と矛盾しない。また、第1入力端子M1の信号がL0の場合、PTr1がオンするが、これも上記の出力と矛盾しない。図13のBは、第2入力端子M2の信号がL0の場合を示したが、第1入力端子M1の信号がL0の場合も同様である。第1入力端子M1の信号および第2入力端子M2の信号の両方がH1の場合、図13のCに示すように、PTr1およびPTr2がオフし、TG1およびTG2がオンし、L0であるInv11およびInv12の出力が出力Zに伝達され、出力ZはL0になる。上記のように、バランスNANDゲートBGは、第1入力端子M1の信号と第2入力端子M2の信号が出力に対して対称な回路である。言い換えれば、バランスNANDゲートBGは、第1入力端子M1から出力Zまでの経路のトランジスタ数と、第2入力端子M2から出力Zまでの経路のトランジスタ数が、等しい回路である。図14は、第2実施形態の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。ここで、HMは、第1入力端子M1または第2入力端子M2の入力信号がLからHに変化してから、出力ZがHからLに変化するまでの遅延時間を示す。LMは、第1入力端子M1または第2入力端子M2の入力信号がHからLに変化してから、出力ZがLからHに変化するまでの遅延時間を示す。上記のように、バランスNANDゲートBGは、第1入力端子M1の信号と第2入力端子M2の信号が出力に対して対称な回路であるから、HMとLMは、第1入力端子M1の信号と第2入力端子M2の信号で同じである。前述のように、入力信号CLKINのLからHへの変化エッジの遅延を調整するものとする。ビット0で折り返す時には、CLKINは、遅延ユニット30-0のG2の入力端子Fに入力し、反転されて出力され、バランスNANDゲートBGの入力端子M1に入力し、再度反転されてBGの出力端子からCLKOUTとして出力される。したがって、この場合の遅延は、HFLMである。ビット1で折り返す時には、CLKINは、遅延ユニット30-0のG1の入力端子Fに入力し、反転されて出力され、遅延ユニット30-1のG2の入力端子Fに入力し、反転されて出力され、バランスNANDゲートBGの入力端子M1に入力し、反転されて出力される。さらに、遅延ユニット30-0のBGの入力端子M2に入力し、反転されてCLKOUTとして出力される。したがって、この場合の遅延は、HFLFHMLMである。以下同様に、ビット2で折り返す時の遅延は、HFLFHFLMHMLMである。ビット3で折り返す時の遅延は、HFLFHFLFHMLMHMLMである。ビット4で折り返す時の遅延は、HFLFHFLFHFLMHMLMHMLMである。ビット0とビット1で折り返す時の遅延差ΔT0は、LFHMである。ビット1とビット2で折り返す時の遅延差ΔT1は、HFLMである。ビット2とビット3で折り返す時の遅延差ΔT2は、LFHM=ΔT0である。ビット4とビット3で折り返す時の遅延差ΔT3は、HFLM=ΔT1である。図15は、図11のバランスNANDゲートBGを典型的なプロセスで製造した場合の遅延時間HM、LMを示す図であり、Aがゲート長90nmプロセスで製造した場合を、Bがゲート長130nmプロセスで製造した場合を、示す。図15のAに示すように、ゲート長90nmプロセスでは、HM=12.49psであり、LM=12.23psである。図15のBに示すように、ゲート長130nmプロセスでは、HM=18.35psであり、LM=18.35psである。図5に示した2入力NANDゲートの遅延時間を合わせて、図10のAに示す場合、ΔT0=24.79psであり、ΔT1=23.48psであり、その差ΔT0-ΔT1=1.31psである。図15のBに示す場合、ΔT0=36.80psであり、ΔT1=35.23psであり、その差ΔT0-ΔT1=1.57psである。前述のように、図1の可変遅延回路では、ΔT0-ΔT1は、ゲート長90nmプロセスで-3.60psであり、ゲート長130nmプロセスで-5.40psであり、第2実施形態の可変遅延回路では、差ΔT0-ΔT1が小さくなっている。図16は、第3実施形態の可変遅延回路ディレイラインの回路図を示し、Aが可変遅延回路を示し、Bが調整NANDゲートの回路図である。第3実施形態の可変遅延回路は、複数の遅延ユニット40-0、40-1、...を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第1NANDゲートG1、第2NANDゲートG2および調整NANDゲートAGを有する。図1と比較して明らかなように、第3実施形態の可変遅延回路は、図1の一般的な可変遅延回路において、第3NANDゲートG3の代わりに、調整NANDゲートAGを設けたことが異なり、他の部分は同じである。調整NANDゲートAGは、第1入力端子M1、第2入力端子M2および調整端子adjを有する。第1入力端子M1および第2入力端子M2は、図1の2入力NANDゲートの入力端子SおよびFと同じように接続される。具体的には、第1入力端子M1には第2NANDゲートG2の出力が入力される。第2入力端子M2には、後段の遅延ユニットの調整NANDゲートAGの出力Zが入力される。調整端子adjには、第2制御データCT0、CT1、CT2、CT3、...、CTi、...が、入力される。初段の調整NANDゲートAGの出力Zが、出力信号CLKOUTである。図16の第3実施形態の可変遅延回路では、第1NANDゲートG1を伝達される入力信号CLKINが、第2NANDゲートG2を通って調整NANDゲートAGに入る折り返し経路の位置を、第1制御データCTN0、CTN1、...および第2制御データCT0、CT1、...により指示することにより、遅延量を調整できる。第1制御データおよび第2制御データは、図2に示したデータが使用できる。図16のBに示すように、調整NANDゲートAGは、2個のPチャネルMOSトランジスタPTr1およびPTr2と、4個のNチャネルMOSトランジスタNTr11、NTr12、NTr21およびNTr22と、スイッチSWと、を有する。PTr1およびPTr2は、高電位側電源Vddと出力Zの間に並列に接続され、PTr1のゲートには第1入力端子M1の信号が印加され、PTr2のゲートには第2入力端子M2の信号が印加される。NTr11とNTr12は、GNDと出力Zの間にこの順で直列に接続されて第1列を形成し、NTr11のゲートには第2入力端子M2の信号が印加され、NTr12のゲートには第1入力端子M1の信号が印加される。NTr21とNTr22は、GNDと出力Zの間にこの順で直列に接続されて第2列を形成し、NTr21のゲートには第2入力端子M2の信号が印加され、NTr22のゲートにはスイッチSWで選択された信号が印加される。スイッチSWは、調整端子adjに印加される第2制御データCTiに応じて、第1入力端子M1の信号とGNDのいずれかを選択する。図17は、調整NANDゲートAGの動作を示す真理値表および動作を説明する図であり、Aは真理値表を、Bはadjに印加されるCTi=0の場合の動作状態を、Cはadjに印加されるCTi=1の場合の動作状態を、それぞれ示す。図17のAに示すように、調整NANDゲートAGは、調整端子adjに印加される第2制御データCTiにかかわらず、第1入力端子M1の信号および第2入力端子M2の信号を入力とする2入力NANDゲートとして機能する。したがって、第1入力端子M1の信号および第2入力端子M2の信号が共にH1の場合に出力ZはL0になり、それ以外の場合に出力ZはH1になる。調整NANDゲートAGは、出力Zの駆動力が、調整端子adjに印加される第2制御データCTiがL0の場合には大きくなり、CTiがH1の場合には小さくなる。CTi=0の場合には、G2の出力はHになるので、M1の信号はH1に固定される。言い換えれば、調整NANDゲートAGは、M2の信号のインバータとして動作する必要がある。この場合、図17のB示すように、CTi=0およびM1=1であり、SWは第1入力端子M1の信号を選択する。これにより、PTr1はオフし、NTr12およびNTr22がオンし、PTr2がVddと出力Zの間に接続され、NTr11およびNTr21が出力ZとGNDの間にNTr12またはNTr22を介してそれぞれ接続される状態になる。PTr2、NTr11およびNTr21は、M2の信号がゲートに印加されるので、調整NANDゲートAGは、M2の信号のインバータとして動作し、出力ZはM2の信号を反転した信号M2xになる。CTi=1の場合には、G2の出力はCLKINに応じて変化し、遅延ユニット40-i1の調整NANDゲートAGの出力はHになるので、M2の信号はH1に固定される。言い換えれば、調整NANDゲートAGは、M1の信号のインバータとして動作する必要がある。この場合、図17のC示すように、CTi=1およびM2=1であり、SWはGNDを選択する。これにより、PTr2はオフし、NTr11およびNTr21がオンし、NTr22はオフする。NTr22がオフするので、NTr21は出力Zに影響せず、PTr1がVddと出力Zの間に接続され、NTr12が出力ZとGNDの間にNTr11を介して接続される状態になる。PTr1およびNTr12は、M1の信号がゲートに印加されるので、調整NANDゲートAGは、M1の信号のインバータとして動作し、出力ZはM1の信号を反転した信号M1xになる。図3を参照して説明したように、出力ZとGNDの間に直列に接続されたNTr11とNTr12にそれぞれM2とM1の信号を印加する場合、M2の信号とM1の信号に対して不可避な遅延誤差、言い換えればM2の信号に対する出力Zの変化は、M1の信号に対する出力Zの変化より遅くなる。これに対して、第3実施形態では、図17のBに示すように、調整NANDゲートAGがM2の信号のインバータとして動作する場合、NTr11およびNTr21が並列に接続された状態になり、駆動力はNTr11の駆動力とNTr21の駆動力の和である。駆動力が大きくなるため、M2の信号に対する出力Zの変化は、NTr11のみが設けられる場合に比べて速くなる。また、図17のCに示すように、調整NANDゲートAGがM1の信号のインバータとして動作する場合、NTr12がGNDと出力Zの間に接続された状態になり、駆動力はNTr12の駆動力のみである。しかし、図を参照して説明したように、もともとM1の信号に対する出力Zの変化は、M2の信号に対する出力Zの変化より速い。そのため、第3実施形態では、M1の信号に対する出力Zの変化とM2の信号に対する出力Zの変化を同程度にできる。第3実施形態の可変遅延回路をゲート長90nmプロセスで製造する場合には、例えば、NTr11~NTr22のゲート幅をすべて0.45μmとし、ゲート長130nmプロセスで製造する場合には、例えば、NTr11~NTr22のゲート幅をすべて0.65μmとする。以上説明した例は、遅延ユニットのゲートを2入力NANDゲートまたはそれと類似の動作を行うゲートで形成した可変遅延回路である。これに対して、遅延ユニットのゲートを2入力NORゲートで形成した可変遅延回路が知られている。図18は、遅延ユニットのゲートを2入力NORゲートで形成した一般的な可変遅延回路図であり、Aが可変遅延回路を示し、Bが2入力NORゲートを示す。図18のAに示すように、可変遅延回路では、3個の2入力NORゲートを有する複数の遅延ユニット50-0、50-1、...、50-i、...を、直列に接続している。各遅延ユニットは、同じ回路であり、第1NORゲートR1、第2NORゲートR2および第3NORゲートR3を有する。後述するように、2入力NORゲートの2つの入力端子は、入力信号が変化してから出力信号が変化するまでの遅延時間が異なる。ここでは、速い方の入力端子をFで、遅い方の入力端子をSで、表す。各段の入力信号CLKINは、第1NORゲートR1の入力端子Fおよび第2NORゲートR2の入力端子Fに入力する。第1NORゲートR1の入力端子Sには、第1制御データCTN0、CTN1、...、CTNi、...が、入力される。第1NORゲートR1の出力は後段の入力信号となる。したがって、複数の遅延ユニットの第1NORゲートR1は、前段の出力が後段に入力するように、直列に接続される。第2NORゲートR2の入力端子Sには、第2制御データCT0、CT1、...、CTi、...が、入力される。第2NORゲートR2の出力は、第3NORゲートR3の入力端子Fに入力する。第3NORゲートR3の入力端子Sは、後段の第3NORゲートR3の出力を受ける。したがって、複数の遅延ユニットの第3NORゲートR3は、直列に接続される。ここでも、複数の遅延ユニットの接続との整合性を維持するために、第3NORゲートR3は、後段の出力が前段に入力するように、直列に接続されると表現する。初段の第3NORゲートR3の出力が、出力信号CLKOUTである。図18の可変遅延回路では、第1NORゲートR1を伝達される入力信号CLKINが、第2NORゲートR2を通って第3NORゲートR3に入る折り返し経路の位置を、第1および第2制御データにより指示することにより、遅延量を調整できる。図18のAの可変遅延回路の動作については広く知られているので、これ以上の説明は省略する。図18のBに示すように、2入力NORゲートは、2個のPチャネルトランジスタPTr3およびPTr4と、2個のNチャネルトランジスタNTr3およびNTr4と、を有する。PTr3およびPTr4は、高電位側電源Vddと出力ノードZの間にこの順で直列に接続される。NTr3およびNTr4は、低電位側電源GNDと出力ノードZの間に並列に接続される。一方の入力端子Sは、PTr3およびNTr3のゲートに接続され、他方の入力端子Fは、PTr4およびNTr4のゲートに接続される。図18のBのNORゲートについて広く知られているので、詳しい説明は省略する。図18のBの2入力NORゲートでは、入力端子Sの信号が高Hレベルの場合、PTr3はオフ、NTr3はオン状態であり、入力端子Fの信号にかかわらず出力はLとなる。一方、入力端子Sの信号がLレベルの場合、PTr3はオン、NTr3はオフ状態になる。この状態で、入力端子Fの信号がHになると、PTr4はオフし、NTr4はオンして、出力はLになる。また、この状態で、入力端子Fの信号がLになると、PTr4はオンし、NTr4はオフして、出力はHになる。したがって、2入力NORゲートは、入力端子Fの信号に応じて出力が変化するインバータとして動作する。一方、入力端子Fの信号がHの場合、PTr4はオフ、NTr4はオン状態であり、入力端子Sの信号にかかわらず出力はLとなる。一方、入力端子Fの信号がLの場合、PTr4はオン、NTr4はオフ状態になる。この状態で、入力端子Sの信号がHになると、PTr3はオフし、NTr3はオンして、出力はLになる。また、この状態で、入力端子Sの信号がLになると、PTr3はオンし、NTr3はオフして、出力はHになる。したがって、2入力NORゲートは、入力端子Sの信号に応じて出力が変化するインバータとして動作する。入力信号CLKINは、上記のいずれかの状態で伝達される。ここで、ゲートが入力端子Sに接続されるPTr3と、ゲートが入力端子Fに接続されるPTr4は、Vddと出力ノードの間に直列に接続される。PTr3とPTr4は、出力Zからの距離が異なるため、2つの入力端子FとSの入力信号に対して不可避な遅延誤差が発生する。図18のBに示した2入力NORゲートにおいて、入力信号が変化してから出力信号が変化するまでの遅延時間は、入力端子によって、また入力信号がLからHに変化する場合とHからLに変化する場合で異なる。図19は、図18のBのCMOSタイプの2入力NORゲートを典型的なプロセスで製造した場合の遅延時間HF、LF、HS、LSを示す図であり、Aがゲート長90nmプロセスで製造した場合を、Bがゲート長130nmプロセスで製造した場合を、示す。また、図18のAの可変遅延回路で、奇数段から偶数段に変化する時の遅延時間の増加ΔT0と、偶数段から奇数段に変化する時の遅延時間の増加ΔT1との差ΔT0-ΔT1は、図19のAに示す場合には5.00psであり、図5のBに示す場合には、7.50psである。図20は、第4実施形態の可変遅延回路ディレイラインの回路図を示し、Aは可変遅延回路の回路図であり、BはスイッチNORゲートSRの回路図である。第1実施形態の可変遅延回路は、複数の遅延ユニット60-0、60-1、60-2、...、60-i、...を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第1NORゲートR1、第2NORゲートR2およびスイッチNORゲートSRを有する。図18のAと比較して明らかなように、第4実施形態の可変遅延回路は、図18のAの一般的な可変遅延回路において、第3NORゲートR3の代わりに、スイッチNORゲートSRを設けたことが異なり、他の部分は同じである。スイッチNORゲートSRは、第1入力端子M1、第2入力端子M2および制御端子enaを有する。第1入力端子M1および第2入力端子M2は、図1の2入力NANDゲートの入力端子SおよびFと同じように接続される。具体的には、第1入力端子M1には、後段の遅延ユニットのスイッチNORゲートSRの出力Zが入力される。第2入力端子M2には第2NANDゲートG2の出力が入力される。制御端子enaには、第2制御データCT0、CT1、CT2、...、CTi、...が、入力される。初段のスイッチNORゲートSRの出力Zが、出力信号CLKOUTである。図20のAの第4実施形態の可変遅延回路では、第1NORゲートR1を伝達される入力信号CLKINが、第2NORゲートR2を通ってスイッチNORゲートSRに入る折り返し経路の位置を、第1制御データCTN0、CTN1、CTN2、...、CTNi、...および第2制御データCT0、CT1、CT2、...、CTi、...により指示することにより、遅延量を調整できる。第1制御データおよび第2制御データは、図21に示したデータが使用できる。図20のBに示すように、スイッチNORゲートSRは、4個のPチャネルMOSトランジスタPTr31、PTr32、PTr41およびPTr42と、2個のNチャネルMOSトランジスタNTr3およびNTr4と、インバータInv2と、を有する。NTr3およびNTr4は、低電位側電源GNDと出力Zの間に並列に接続され、NTr3のゲートには第1入力端子M1の信号が印加され、NTr4のゲートには第2入力端子M2の信号が印加される。PTr31とPTr32は、出力Zと高電位側電源Vddの間にこの順で直列に接続されて第1列を形成し、PTr31のゲートには第1入力端子M1の信号が印加され、PTr32のゲートには制御端子enaの信号をInv2で反転した信号が印加される。制御端子enaには、第2制御データCTiが入力される。PTr41とPTr42は、出力ZとVddの間にこの順で直列に接続されて第2列を形成し、PTr41のゲートには第2入力端子M2の信号が印加され、PTr42のゲートには制御端子enaの信号が印加される。図22は、スイッチNORゲートSRの動作を示す真理値表および動作を説明する図である。図22のAに示すように、スイッチNORゲートSRでは、制御端子enaに印加される第2制御データCTiがL0の場合で、第1入力端子M1の信号がL0の時には、第2入力端子M2の信号に応じて、M2の信号を反転した出力Zが得られる。制御端子enaに印加される第2制御データCTiがH1の場合で、第2入力端子M2の信号がL0の時には、第1入力端子M1の信号に応じて、M1の信号を反転した出力Zが得られる。図22のBは、enaに印加されるCTi=0で、M1=0の場合の動作状態を、図22のCは、enaに印加されるCTi=1で、M2=0の場合の動作状態を、それぞれ示す。図22のBに示すように、CTi=0で、M1=0の場合、PTr32およびNTr3はオフ状態で、PTr31およびPTr42はオン状態になる。PTr32がオフであるため、PTr31がオンでも出力Zに影響しない。PTr42がオンであるため、PTr41は、実質的にVddに接続された状態になる。したがって、スイッチNORゲートSRは、VddとGNDの間にPTr41とNTr4が直列に接続され、PTr41とNTr4の接続ノードから出力Zが得られる状態になる。この状態は、第2入力端子M2の信号のインバータ回路であり、出力ZはM2の信号を反転した信号M2xになる。図22のCに示すように、CTi=1で、M2=0の場合、PTr42およびNTr4はオフ状態で、PTr32およびPTr41はオン状態になる。PTr42がオフであるため、PTr41がオンでも出力Zに影響しない。PTr32がオンであるため、PTr31は、実質的にVddに接続された状態になる。したがって、スイッチNORゲートSRは、VddとGNDの間にPTr3とNTr3が直列に接続され、PTr31とNTr3の接続ノードから出力Zが得られる状態になる。この状態は、第1入力端子M1の信号のインバータ回路であり、出力ZはM1の信号を反転した信号M1xになる。図22のBとCを比較して明らかなように、スイッチNORゲートSRは、第1入力端子M1の信号と第2入力端子M2の信号が出力に対して対称な回路である。言い換えれば、スイッチNORゲートSRは、第1入力端子M1から出力Zまでの経路のトランジスタ数と、第2入力端子M2から出力Zまでの経路のトランジスタ数が、等しい回路である。図23は、図20のBのスイッチNORゲートSRを典型的なプロセスで製造した場合の遅延時間HM、LMを示す図であり、Aがゲート長90nmプロセスで製造した場合を、Bがゲート長130nmプロセスで製造した場合を、示す。図23のAに示すように、ゲート長90nmプロセスでは、HM=17.50psであり、LM=16.40psである。図23のBに示すように、ゲート長130nmプロセスでは、HM=26.60psであり、LM=24.30psである。図19に示した2入力NORゲートの遅延時間を合わせて、図23のAに示す場合、可変遅延回路における奇数段と偶数段の間の遅延時間の変化ΔT0と偶数段と奇数段の間の遅延時間の変化ΔT1の差ΔT1-ΔT0=2.10psである。また、図23のBに示す場合差ΔT1-ΔT0=3.30psである。これは、図18に示した一般的な可変遅延回路の差ΔT1-ΔT0より小さい。第5実施形態の可変遅延回路ディレイラインは、図18のAに示した2入力NORゲートを有する可変遅延回路において、各遅延ユニットの第3NORゲートR3を、バランスNORゲートで置き換えたことが異なり、他の部分は同じである。バランスNORゲートは、第1入力端子M1および第2入力端子M2を有する。第1入力端子M1および第2入力端子M2は、図18のAの2入力NORゲートの入力端子SおよびFと同じように接続される。具体的には、第1入力端子M1には第2NORゲートR2の出力が入力される。第2入力端子M2には、後段の遅延ユニットのバランスNORゲートの出力Zが入力される。初段のバランスNORゲートの出力Zが、出力信号CLKOUTである。第5実施形態の可変遅延回路には、図21に示す第1制御データCTN0、CTN1、CTN2、...、CTNi、...および第2制御データCT0、CT1、CT2、...、CTi、...が供給され、遅延量を調整できる。図24は、バランスNORゲートの回路図およびその動作を説明する図である。図24のAに示すように、バランスNORゲートは、2個のNチャネルMOSトランジスタPTr3およびNTr4と、2個のトランスファーゲートTG3およびTG4と、2個のインバータInv21およびインバータInv22と、を有する。NTr3およびNTr4は、低電位側電源GNDと出力Zの間に並列に接続され、NTr3のゲートには第1入力端子M1の信号が印加され、NTr4のゲートには第2入力端子M2の信号が印加される。Inv21は、第1入力端子M1の信号を受け、反転した信号を出力する。Inv22は、第2入力端子M2の信号を受け、反転した信号を出力する。TG3は、出力ZとInv21の出力の間に接続され、ゲートには第2入力端子M2の信号が印加される。TG4は、出力ZとInv22の出力の間に接続され、ゲートには第1入力端子M1の信号が印加される。したがって、第2入力端子M2の信号がLの時に、第1入力端子M1の信号は反転されて出力Zに出力され、第1入力端子M1の信号がLの時に、第2入力端子M2の信号は反転されて出力Zに出力される。第2入力端子M2の信号がHの場合、バランスNORゲートでは、図24のBに示すように、TG3はオフであり、Inv21の出力は、出力Zに影響しない。この時、NTr4は、オンであり、出力ZはLになる。また、Inv22の出力はLである。第1入力端子M1の信号がHの場合、TG4はオフであり、出力Zに影響せず、第1入力端子M1の信号がLの場合、TG4はオンであり、LであるInv22の出力が出力Zに伝達されるが、上記の出力と矛盾しない。また、第1入力端子M1の信号がHの場合、NTr3がオンするが、これも上記の出力と矛盾しない。図24のBは、第2入力端子M2の信号がHの場合を示したが、第1入力端子M1の信号がHの場合も同様である。第1入力端子M1の信号および第2入力端子M2の信号の両方がL0の場合、図24のCに示すように、NTr3およびNTr4がオフし、TG3およびTG4がオンし、H0であるInv21およびInv22の出力が出力Zに伝達され、出力ZはL0になる。上記のように、バランスNORゲートは、第1入力端子M1の信号と第2入力端子M2の信号が出力に対して対称な回路である。言い換えれば、バランスNORゲートは、第1入力端子M1から出力Zまでの経路のトランジスタ数と、第2入力端子M2から出力Zまでの経路のトランジスタ数が、等しい回路である。図25は、図24のAのバランスNORゲートを典型的なプロセスで製造した場合の遅延時間HM、LMを示す図であり、Aがゲート長90nmプロセスで製造した場合を、Bがゲート長130nmプロセスで製造した場合を、示す。図25のAに示すように、ゲート長90nmプロセスでは、HM=15.91psであり、LM=15.58psである。図25のBに示すように、ゲート長130nmプロセスでは、HM=23.69psであり、LM=23.09psである。図19に示した2入力NORゲートの遅延時間を合わせて、図25のAに示す場合、可変遅延回路における奇数段と偶数段の間の遅延時間の変化ΔT0と偶数段と奇数段の間の遅延時間の変化ΔT1の差ΔT1-ΔT0=1.33psである。また、図25のBに示す場合差ΔT1-ΔT0=1.61psである。これは、図18に示した一般的な可変遅延回路の差ΔT1-ΔT0より小さい。以上説明したように、第1から第5実施形態によれば、2つの入力端子から出力ノードまでの遅延がほぼ同じなゲートを利用するため、同一な遅延間隔を生成することができ、可変遅延の誤差を小さくすることができる。これにより、可変遅延回路の調整精度を向上することが可能である。また、実施形態の可変遅延回路は、回路規模の増加やレイアウトサイズの増大が小さく、設計も標準的なCMOSロジック回路設計方法が適用可能である。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。"