"ダイナミックメモリに入力映像を書き込んだ後、所望の映像効果を奏する読み出し順序に生成されたアドレスに従って、前記ダイナミックメモリから前記入力映像を読み出して、前記映像効果を反映した順序で画像信号を順次出力する映像特殊効果装置において、前記ダイナミックメモリは、複数のマクロブロックを記憶するメモリ素子と、前記メモリ素子から読み出した一つのマクロブロックを一時記憶するバッファメモリとを備え、前記バッファメモリが前記メモリ素子から読み出すマクロブロックが所定の期間内で重複しないように、前記バッファメモリから前記所定の期間内に読み出すデータを、各マクロブロックごとに一括して読み出すことを特徴とする映像特殊効果装置。請求項1に記載の映像特殊効果装置において、前記ダイナミックメモリはDRAMであり、前記バッファメモリが前記メモリ素子から読み出す各マクロブロックの読み出し回数を前記所定の期間内に各々一回以下とするように、前記所定の期間内における同一マクロブロックへの読み出しを指示する重複アドレスを削除することを特徴とする映像特殊効果装置。請求項1または請求項2に記載の映像特殊効果装置において、前記所定の期間内に前記バッファメモリから各マクロブロックごとに一括読み出しした読み出しデータを、前記所望の映像効果を奏する順序に再整列して出力することを特徴とする映像特殊効果装置。請求項1乃至請求項3のいずれか一項に記載の映像特殊効果装置において、前記メモリ素子は、メモリアレイであることを特徴とする映像特殊効果装置。請求項1乃至請求項4のいずれか一項に記載の映像特殊効果装置において、前記所定の期間は、走査線1本相当以上に対応する時間であることを特徴とする映像特殊効果装置。請求項5に記載の映像特殊効果装置において、前記所定の期間は、走査線9本相当以上に対応する時間であることを特徴とする映像特殊効果装置。請求項1乃至請求項6のいずれか一項に記載の映像特殊効果装置において、前記マクロブロックは、前記バッファメモリの容量に対応するピクセル数であることを特徴とする映像特殊効果装置。請求項7に記載の映像特殊効果装置において、前記マクロブロックは16×16ピクセルであり、前記バッファメモリの容量は256ワードであることを特徴とする映像特殊効果装置。請求項1乃至請求項8のいずれか一項に記載の映像特殊効果装置において、前記所望の映像効果は、オペレータにより指示入力されることを特徴とする映像特殊効果装置。請求項1乃至請求項9のいずれか一項に記載の映像特殊効果装置における映像信号処理方法において、前記所定の期間内における、前記メモリ素子の同一マクロブロックに対する重複した読み出しアドレスを削除する工程と、削除しなかった前記同一マクロブロックの読み出しアクセス時に、前記削除した読み出しアドレスで読み出すべきであったデータを一括して読み出す工程と、前記一括して読み出された前記同一マクロブロック内のデータを、前記映像効果を反映する画像信号となるように配列調整して順次出力する工程と、を有することを特徴とする映像特殊効果装置の映像信号処理方法。スタティックメモリは比較的高価であるとともに比較的消費電力が大きいため、SRAMを用いた映像特殊効果装置のコスト低廉化と低消費電力化には限界が生じていた。また、SRAMを用いた映像特殊効果装置は、複数のSRAMによる並列動作が必須となるので、メモリ関連部品数が増大し、各部品による消費電力も要することから、周辺回路も含めた小型化や低価格化、消費電力のさらなる低減は困難であった。本発明はこのような問題点に鑑みなされたものであり、小型化と低消費電力化とを具現するとともに、並列配置するメモリ数を低減し、低コストで遅滞なく処理を遂行可能な映像特殊効果装置等を提供することを目的とする。本発明の映像特殊効果装置は、ダイナミックメモリに入力映像を書き込んだ後、所望の映像効果を奏する読み出し順序に生成されたアドレスに従って、ダイナミックメモリから入力映像を読み出して、映像効果を反映した順序で画像信号を順次出力する映像特殊効果装置において、ダイナミックメモリは、複数のマクロブロックを記憶するメモリ素子と、メモリ素子から読み出した一つのマクロブロックを一時記憶するバッファメモリとを備え、バッファメモリがメモリ素子から読み出すマクロブロックが所定の期間内で重複しないように、バッファメモリから所定の期間内に読み出すデータを、各マクロブロックごとに一括して読み出すことを特徴とする。また、本発明の映像特殊効果装置は、好ましくはダイナミックメモリがDRAMであり、バッファメモリがメモリ素子から読み出す各マクロブロックの読み出し回数を所定の期間内に各々一回以下とするように、所定の期間内における同一マクロブロックへの読み出しを指示する重複アドレスを削除することを特徴とする。また、本発明の映像特殊効果装置は、さらに好ましくは所定の期間内にバッファメモリから各マクロブロックごとに一括読み出しした読み出しデータを、所望の映像効果を奏する順序に再整列して出力することを特徴とする。また、本発明の映像特殊効果装置は、さらに好ましくはメモリ素子が、メモリアレイであることを特徴とする。また、本発明の映像特殊効果装置は、さらに好ましくは所定の期間が、走査線1本相当以上に対応する時間であることを特徴とする。また、本発明の映像特殊効果装置は、さらに好ましくは所定の期間が、走査線9本相当以上に対応する時間であることを特徴とする。また、本発明の映像特殊効果装置は、さらに好ましくはマクロブロックが、バッファメモリの容量に対応するピクセル数であることを特徴とする。また、本発明の映像特殊効果装置は、さらに好ましくはマクロブロックが16×16ピクセルであり、バッファメモリの容量は256ワードであることを特徴とする。また、本発明の映像特殊効果装置は、さらに好ましくは所望の映像効果が、オペレータにより指示入力されることを特徴とする。また、本発明の映像特殊効果装置の映像信号処理方法は、上述のいずれかに記載の映像特殊効果装置における映像信号処理方法において、所定の期間内における、メモリ素子の同一マクロブロックに対する重複した読み出しアドレスを削除する工程と、削除しなかった同一マクロブロックの読み出しアクセス時に、削除した読み出しアドレスで読み出すべきであったデータを一括して読み出す工程と、一括して読み出された同一マクロブロック内のデータを、映像効果を反映する画像信号となるように配列調整して順次出力する工程と、を有することを特徴とする。小型化と低消費電力化とを具現するとともに、並列配置するメモリ数を低減し、低コストで遅滞なく処理を遂行可能な映像特殊効果装置等を提供できる。実施形態で説明する映像特殊効果装置は、ダイナミックメモリのビデオ信号変形効果用ランダムアクセスコントロール手法を採用する。一般に、SRAMは高価であるとともに発熱量が比較的多いため、コストを削減するにはコンピュータ部品として量産されているDRAMを用いることが好ましい。一方、ランダムアクセスを許容しないDRAMを用いて高速な処理を実現するためには、一般には多数のDRAMを並列に接続し、並列動作とされる。しかし、多数のDRAMを並列接続として並列動作をさせると、これら多数のDRAMの搭載基板は面積が増大し、また発熱量も増大しさらにはコスト的にも好ましくない。実施形態で説明する映像特殊効果装置は、DRAMの内部で、比較的低速度なメモリ素子またはメモリアレイへのアクセスを低減させ、比較的高速度なバッファメモリへのアクセスを活用することにより、DRAM個々の速度の向上を図る。これにより、多数の並列処理を遂行しなくても、ビデオ映像の特殊効果処理を可能とする映像特殊効果装置を実現する。また、実施形態で説明する映像特殊効果装置は、メモリ素子へのアクセス回数を低減するために、例えば一走査線相当期間内において、同一マクロブロックへの重複アドレスのアクセスが存在すれば、これを消去する。そして、当該消去された重複アドレスによるアクセス時にメモリ素子から読み出す予定であったデータについては、削除されなかったアドレスによる当該マクロブロックへのアクセス時に、一括して読み出す。そして、出力する映像データは、所望の映像効果が反映されるように、適宜並べ替え処理をしてから出力する。図1aは、実施形態の映像特殊効果装置1000について、その構成概要を説明するブロック図である。図1aに示すように、映像特殊効果装置1000は、オペレータ等から所望の映像効果が入力される制御卓200と、制御卓200からの指示入力に基づいて所望の映像効果を奏する映像信号とするように、入力映像を変形する制御部100とを備える。制御卓200から入力されたオペレータの映像変形指示は、制御部100のCPU120に入力される。CPU120は、映像効果アドレス生成部130に対し、オペレータから指示入力された映像変形が遂行されるような読み出しアドレスを生成させる。また、映像効果アドレス生成部130で生成された読み出しアドレスに従って、次フィールドまたは次フレームで映像メモリ読出側110bから入力映像が読み出され、映像効果を奏する画像信号として映像特殊効果装置1000から出力される。ここで、映像特殊効果装置1000の制御部100は、不図示の映像メモリ切り替え部を備えてもよい。映像メモリ書込側110aと映像メモリ読出側110bとで、交互に読み出しと書き込みとを切り替えて遂行することで、リアルタイムで迅速な映像処理が可能となる。ここで、図5aは、映像メモリ110に書き込まれた入力映像を、映像効果アドレス生成部130が生成した読み出しアドレスに従って読み出す場合の、読み出し順序とその結果得られる映像効果との対応関係を説明する図である。また、図1bは、映像メモリ読出側110bの構成概要を説明するブロック図である。図1bにおいて、映像メモリ読出側110bは、入力映像を記憶するDRAM111と、DRAM111への書き込み/読み出しを制御するメモリコントローラ116と、映像効果アドレス生成部130から読み出しアドレスが入力されるメモリ素子アドレスマッピング部114と、所定期間内例えば一走査線相当期間における同一マクロブロックの重複読み出しアドレスを消去する重複アドレス削除部115と、映像データを所望の映像効果を奏する順序へ再整列するピクセル整列走査線メモリ117とを備える。図1bから理解できるように、DRAM111は、比較的メモリ容量が大きいメモリ素子112と、比較的メモリ容量が小さいバッファメモリ113とを備える。メモリ素子112に書き込まれた映像データは、マクロブロック単位でバッファメモリ113へと読み出され、バッファメモリ113からマクロブロック内の対応映像データがメモリコントローラ116を介して順次読み出される。また、メモリ素子112からのマクロブロック単位の読み出し速度は比較的遅く、バッファメモリ113からの映像データ読み出し速度は比較的速い。このため、映像特殊効果装置1000は、メモリ素子112からのマクロブロック単位の読み出し回数を最小化することで、全体としての処理速度を向上させ、これによりDRAM111の並列数を低減させることができる。また、図2aはメモリ素子112のアドレスマッピングについて説明する概念図であり、図2bはDRAM111のメモリ素子112とバッファメモリ113とのアドレスマッピングの対応を説明する概念図である。図2aに説明するように、メモリアレイ等のメモリ素子112は、バッファメモリ113の記憶容量に対応して例えば16×16ピクセルを一つのマクロブロック210とする複数のマクロブロック210,211,212にアドレスマッピングされる。また、図2bに示すようにバッファメモリ113は、マクロブロック単位でメモリ素子112から映像データを読み込む。例えば、メモリ素子アドレス=0をメモリコントローラ116から指示されると、バッファメモリ113は、マクロブロック210をメモリ素子112から読み出して一時記憶する。また、例えばメモリ素子アドレス=1をメモリコントローラ116から指示されると、バッファメモリ113は、マクロブロック211をメモリ素子112から読み出して一時記憶する。また、図3aは、映像効果アドレス生成部130及びメモリ素子アドレスマッピング部114によるメモリ読み出しアドレスの例を説明する図であり、図3bは重複アドレス削除部115によるメモリ素子の重複アドレスの削除処理を説明する図であり、図3cはピクセル整列走査線メモリ117による映像効果を具現する再整列の処理を説明する図である。図2と図3とに示すように、オペレータにより指示入力された映像効果を奏するように、映像効果アドレス生成部130が映像メモリ読出側110bからのデータ読み出しアドレスを生成する。メモリ素子アドレスマッピング部114が、データ読み出しアドレスを、映像メモリ読出側110bの物理アドレスとメモリ素子112の物理アドレスとの割り当て処理を遂行する。例えばバッファメモリ113の容量が256ワードである場合には、16×16ピクセルをメモリ素子112の物理アドレスとして扱う。一走査線相当期間に対応するメモリ読み出しアドレスが図3aに説明するように指示された場合に、従来、メモリ素子112内のメモリ素子アドレス=121が離間して二回アクセスされることとなる。すなわち、仮に、一走査線相当期間内において、メモリ素子112内のメモリ素子アドレス=121に対応するマクロブロック21121が、2度にわたり、メモリ素子112からバッファメモリ113へと読み出されることとなると、メモリ素子112からバッファメモリ113へと読み出し速度は比較的遅いことから、処理の遅延が懸念される。このため、実施形態の映像特殊効果装置1000は、マクロブロック21121への一走査線相当期間内における重複したアクセスを図3bに示すようにまとめ、一度だけのアクセスで済ませることにより、処理時間を短縮する。より具体的には、重複アドレス削除部115が、一走査線相当期間内において重複するマクロブロック21121への重複したメモリ素子アドレス121を削除する。また、削除されたメモリ素子アドレス121において読み出される予定であった、メモリ素子アドレス121のピクセル193,240については、削除されなかったメモリ素子アドレス121によるマクロブロック21121の読み込み時に、一括して順次バッファメモリ113からメモリコントローラ116へと読み出される。また、ピクセル整列走査線メモリ117は、上述した一括読み出し処理により変更されたメモリ素子アドレス順のデータを、図3cに説明するように所望の映像効果を奏するオリジナルのピクセル順序へと再整列処理して出力する。映像特殊効果装置1000においては、オペレータ等により要求される映像効果の程度や種類によって、読み出しアドレスが種々変わり得るものであるので、予め読み出しアドレスを予測することは困難である。このため、映像特殊効果装置1000は、指示された映像効果に対応する読み出しアドレスに基づいて例えば一走査線相当期間ごとに、メモリ素子112からバッファメモリ113へと読み出すマクロブロックの重複読み出しをまとめて一度とする。また、映像特殊効果装置1000は、当該一度の読み出し時にバッファメモリ113から読み出すべきデータをまとめて一括して順次に読み出すこととする。上述した説明においては、映像特殊効果装置1000が、マクロブロックを16×16ピクセルと設定する場合について示したが、これに限定されるものではなく、任意の大きさや形状にマクロブロックを設定してもよい。映像特殊効果装置1000は、例えば図2bに示す読み出しピクセル図中に三角印で示す該当データが全て包含されるような形状に、一つのマクロブロックを設定してもよい。また、上述の説明において、所定の期間として一走査線相当期間を例に説明したが、これに限定されるものではなく、例えば7~10走査線相当期間を所定の期間としてもよい。数走査線相当期間を所定の期間として、この間の同一マクロブロックの重複読み出しを排除することにより、メモリ素子112からバッファメモリ113へのマクロブロック読み出し回数を顕著に低減することが可能である。また、所定の期間が短すぎれば同一マクロブロックへの重複アクセスがそもそも少ないため、処理時間の低減効果は小さくなる傾向になる一方、所定の期間が長すぎればほぼ全てのマクロブロックへ一回ずつ読み出しアクセスすることになる等により、処理時間の低減効果が頭打ちとなる。図4は、映像特殊効果装置1000を用いてメモリアドレスの並び替え、すなわち重複したマクロブロックの読み出し回数を低減した場合に要する一走査線内メモリ読み出し時間と、メモリアドレスの並び替えがない場合に要する一走査線内メモリ読み出し時間と、を比較して説明する図である。また、図4に示すように、映像変形H/Vサイズ、XYZ回転の組み合わせでシミュレーションを遂行したところ、図4eにおける映像効果を行わせた場合に最もメモリ読み出し時間を要する結果となった。しかし、この場合においても、メモリアドレスの並び替えを行うことで、一走査線内で処理を完了できることが理解される。また、図4において、メモリアドレスの並び替えをしなければ走査線一本分に相当する2200ピクセル相当時間を超える処理時間が必要となって処理が破綻するような場合でも、映像特殊効果装置1000を用いてメモリアドレスの並び替えを行うことで、一走査線内での処理とすることができることが理解できる。また、図5bはデータ読み出しアドレスに基づいてDRAMから映像データを読みだす従来の読み出し方法を説明する図であり、図5cは映像特殊効果装置1000を用いてメモリアドレスの並び替え及び再整列を行う読み出し方法を説明する図である。図5bに示す従来のデータ読み出し方法では読み出し時間が走査線内での処理時間を超過して読み出し処理が破綻するような場合でも、図5cに示すようにメモリアレイへのアクセス回数を低減する映像特殊効果装置1000の処理によれば走査線内で迅速に処理できる。換言すれば、映像特殊効果装置1000は、DRAMの並列度が比較的小さい場合でも、迅速な映像効果処理を遂行することが可能である。このため、省電力かつ省スペースな装置とすることができる。映像特殊効果装置1000は、例えば従来SRAMを9個使用して構築された映像メモリと同等速度の処理をさせる場合に、DDR2SDRAMを18個使用して実現することができる。また、映像特殊効果装置1000は、例えば従来SRAMを19個使用して構築された映像メモリと同等速度の処理をさせる場合に、DDR2SDRAMを38個使用して実現することができる。すなわち、映像メモリコストを1/9程度に低減することが可能である。図6は、バースト効果を奏するように映像の特殊効果を与える処理において、所定の並び替え期間Hとして走査線の行数を1行~18行まで替えた場合に、映像メモリREAD時間がどのように低減されるかを説明する図である。図6から理解できるように、所定の期間が走査線9行相当時間までは顕著に処理時間が低減されるが、それ以上に所定の期間を増大させても処理時間の低減はサーチュレートする。映像特殊効果装置1000は、所定の期間内における同一マクロブロック読み出し重複を一回で済ませる対応により処理時間を低減するものであるので、同一マクロブロック読み出し重複が無ければそれ以上の時間低減効果はない。また、図7は、映像特殊効果装置1000のメモリアドレスの並び替えに関する処理概要を順次説明するフロー図である。ステップS710映像特殊効果装置1000は、オペレータ等により指示された映像特殊効果を施す対象となる入力映像を取り込む。ステップS720映像特殊効果装置1000のメモリ素子アドレスマッピング部114は、一走査線相当期間についてアドレスマッピングを遂行する。ステップS730映像メモリ読出側110bが、メモリ素子112内の同一マクロブロックにアクセスする重複したアドレスがあるか否かを判断する。メモリ素子112内の同一マクロブロックにアクセスする重複したアドレスが一走査線相当期間内にある場合には、ステップS740へと進む。また、メモリ素子112内の同一マクロブロックにアクセスする重複したアドレスが一走査線相当期間内にない場合には、ステップS780へと進む。なお、この判断は、映像特殊効果装置1000のCPU120が遂行してもよい。ステップS740映像特殊効果装置1000の重複アドレス削除部115は、一走査線相当期間内において同一のマクロブロックへのアクセスを指示する重複したアドレスを一つのみ存置して他の重複アドレスを削除する。ステップS750メモリコントローラ116は、存置した一つの読み出しアドレスによるアクセスで該当マクロブロックをバッファメモリ113に読み出した際に、削除されたアドレスで読みだす予定であったデータを、まとめて順次読みだす。バッファメモリ113に一時記憶されたマクロブロック内の各データを読み出す場合には、読み出しデータ個々にシリアルに順次読み出すものとする。ステップS760ピクセル整列走査線メモリ117は、メモリコントローラ116がまとめて読みだした該当マクロブロック内の読み出し各データを、映像特殊効果を奏する当初の読み出しアドレス順、すなわちピクセル順となるように並び替えを行う。ステップS770映像特殊効果装置1000は、映像特殊効果を奏するように並べ替えられた読み出しデータを出力する。ステップS780メモリコントローラ116は、メモリ素子アドレスマッピング部114で生成された読み出し順に従って映像データを順次読み出す。デジタルビデオカメラの価格低減に伴い、映像切替装置ビデオスイッチャなどの業務用映像機器にも従来の機能や性能を維持しつつ、価格低減化の市場要求が強くなっている。映像切替装置は、入力された映像に対して縮小、拡大、回転、ページめくり等の形状変形を伴う特殊効果を付与する機能を有する。このような映像の形状変形効果は、映像メモリヘ入力映像を書込み後、変形形状に応じた読出しアドレス制御で実現している。例えば、映像の回転効果は、読み出しアドレスを斜め方向に変化させる事により実現できる。読み出しアドレスは映像変形に伴い不連続に変化する場合があるので、映像メモリはランダムアクセス読み出しに対応できなければならない。しかし、映像変形処理に必須のランダムアクセス対応のメモリが高価であるため、さらなる価格低減化要求に応えることが困難である。本願発明は、ランダムアクセス性能は低いが、PCパソコンに多用され価格低下の著しいダイナミックメモリを、形状変形を伴う特殊効果処理において使用可能とし、映像切替装置ビデオスイッチャなどの価格低減化を図るものである。映像メモリのランダムアドレス読出し手法として、スタティックメモリを使用する場合にはランダムアクセス動作が基本のため特別な工夫は不要である一方、多数のダイナミックメモリ又はダイナミックメモリの複数バンクに同一映像を書き込み、並列動作させる場合には、読み出しピクセル毎にメモリ又はバンクを切替え、見かけ上のランダムアクセス読出しを行う必要があった。また、ダイナミックメモリに比べてスタティックメモリはメモリ容量が少なく、価格が極めて高価で、消費電力は高い。このため、機器のさらなる低価格化を図る場合にはスタティックメモリ価格がネックとなる。一方、ダイナミックメモリは、並列動作が必須条件となる為、メモリ部品点数増や消費電力増となりがちであって、機器の小型化が困難となるとともに部品点数増に伴い低価格化が困難となる。ここで、ダイナミックメモリの内部メモリ動作は、メモリ素子DRAMARRAYとバッファメモリとの2段構造になっている。また、メモリ素子は、動作速度が遅い50~70nS一方で、バッファメモリは、動作速度が速い2~7nS。また、バッファメモリはメモリ容量が、例えば256ワード前後と比較的小容量のため、映像変形処理に必要な13nS以下の映像のランダムアクセス読み出しを直接実現することは不可能で、並列動作などの処置が必要であった。本発明の映像切替装置は、走査線内で映像変形用メモリアドレスの順序を並び替え、メモリ素子からのマクロブロック読み出し回数を最小化させ、高速処理が可能なバッファメモリのランダムアクセスを多用するような工夫を行うことで、ダイナミックメモリの並列度を低く抑えつつ、映像変形処理を実現できる。映像変形用メモリとして、極めて安価なダイナミックメモリを小さい並列度すなわちより少ない個数で使用することが可能であり、機器の低価格化、小型化、消費電力の低減が容易となり、低価格の映像切替装置ビデオスイッチャとしつつ、映像の縮小、拡大、回転、ページめくり等の形状変形を伴う特殊効果機能を迅速に付与することができる。1080/5994iに本手段を適用し、DDR2ダイナミックメモリを使用した25D回転、ポジション移動、拡大縮小変形処理を行った場合のメモリ読み出し処理時間は、最大でも2050ピクセル相当時間となり、走査線1本あたり2200ピクセル相当時間内で完結する。なお、メモリアドレスの順序を並び替え未実施の場合には、3000ピクセル相当時間程度以上が必要となり、走査線内では処理が間に合わず、処理が破たんする例えば図4を参照。このような、メモリ処理時間は、ソフトウェアシミュレーションにより評価した。本願は、例えば走査線内でメモリ素子読み出し回数を最小化させるため、映像変形アドレスのピクセル順並び替え処理を追加して、メモリ素子読み出し回数を減らし、その後、ピクセル順並び替えで乱れたピクセル並びを元に戻すピクセル整列処理を遂行してもよい。また、映像変形アドレスをメモリ素子アドレスとバッファメモリアドレスとに変換するアドレスマッピング回路を備えることとし、これによる処理の後にメモリ読み出しアドレスのピクセル並び変えを行い、さらにメモリ素子アドレスの重複アドレスを削除する回路で処理した後、ピクセル順並び替えで乱れたピクセル並びを元に戻すピクセル整列処理を遂行してもよい。また、映像変形アドレスをメモリ素子アドレスとバッファメモリアドレスに変換する、アドレスマッピング回路において、メモリ素子の読み出し回数を走査線内で最小化できるようなアドレスマッピング例えば、読み出しデータを多数包含する任意形状のマクロブロックを設定する等を行ってもよい。そして、メモリ読み出しアドレスのピクセル並び変えを行い、メモリ素子アドレスの重複アドレスを削除して、メモリ素子読み出し回数を減らし、ピクセル順並び替えで乱れたピクセル並びを元に戻すピクセル整列処理を遂行してもよい。また、図6に示すようなバースト効果映像がランダムに砕け散る効果に対しては、映像変形アドレスをメモリ素子アドレスとバッファメモリアドレスとに変換し、アドレスマッピング手法をさらに工夫するように処理してもよい。例えば、映像の縮小、拡大、回転、ページめくりなどの映像変形は、映像を16×16ピクセルの矩形領域に分割して、メモリ素子とバッファメモリとヘのマッピングで対応してもよく、他の映像変形効果には別のマッピング形状を用いた改良処理を遂行してもよい。実施形態で説明した映像特殊効果装置や映像切替装置は、実施形態での説明に限定されることはなく、自明な範囲でその構成を変更し、処理を変更することができる。"