複数の画素と、前記複数の画素に接続された複数本の補助容量線と、第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備え、前記補助容量電圧選択回路は、さらに、前記第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、前記第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第3トランジスタと、前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第4トランジスタと、第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有しているアレイ基板。前記電位制御機構は、前記第1トランジスタのゲート電極に接続され、保持電圧を前記第1トランジスタのゲート電極に印加し、前記第1トランジスタを導通状態に保持する電圧印加機構を含んでいる請求項1に記載のアレイ基板。前記電位制御機構は、前記電圧印加機構に接続され前記保持電圧が与えられ第1保持電位に設定される第1電極及び前記第1トランジスタのゲート電極に接続された第2電極を有した第1コンデンサと、前記第2トランジスタを導通状態に保持する第2保持電位に設定される第1電極及び前記第2トランジスタのゲート電極に接続された第2電極を有した第2コンデンサと、を含んでいる請求項2に記載のアレイ基板。前記電圧印加機構は、第1保持電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極及びゲート電極を含んだN型の第7トランジスタと、前記第3トランジスタが導通状態の期間の前記第1コンデンサの第2電極の電位より低いレベルの規定電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極及びゲート電極を含んだN型の第8トランジスタと、を備え、前記第8トランジスタは、前記第3トランジスタが導通状態の期間に導通状態に切替えられ、前記第1コンデンサの第1電極を前記規定電位に設定し、前記第3トランジスタが導通状態から非導通状態に切替わった後に非導通状態に切替えられ、前記第7トランジスタは、前記第3トランジスタが導通状態から非導通状態に切替わった後に導通状態に切替えられ、前記第1コンデンサの第1電極を前記第1保持電位に設定する請求項3に記載のアレイ基板。前記電位制御機構は、第3基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含み、前記ソース電極及びゲート電極が接続されダイオード接続され、前記第1トランジスタのゲート電極の電位の低下を抑えるN型の第9トランジスタと、第4基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含み、前記ソース電極及びゲート電極が接続されダイオード接続され、前記第2トランジスタのゲート電極の電位の低下を抑えるN型の第10トランジスタと、を含んでいる請求項4に記載のアレイ基板。前記画素は、N型のトランジスタで形成されたスイッチング素子を有している請求項1に記載のアレイ基板。複数の画素と、前記複数の画素に接続された複数本の補助容量線と、第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備えたアレイ基板と、前記アレイ基板に隙間を置いて対向配置された対向基板と、前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、前記補助容量電圧選択回路は、さらに、前記第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、前記第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第3トランジスタと、前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第4トランジスタと、第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有している液晶表示装置。上記補助容量線駆動回路は、1水平走査期間の信号入力で、補助容量線の電位を1フレームに亘り保持しようとする構成である。しかしながら、N型のトランジスタのみで形成された補助容量線駆動回路では、フローティング状態の発生や、ゲート電圧低下などのトランジスタ特性の影響を受け易く、補助容量線に与える電圧を安定して出力することが困難であった。この発明は以上の点に鑑みなされたもので、その目的は、N型のみのトランジスタで補助容量線駆動回路を形成することができ、補助容量線を安定して駆動することができるアレイ基板及び液晶表示装置を提供することにある。一実施形態に係るアレイ基板は、複数の画素と、前記複数の画素に接続された複数本の補助容量線と、第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備え、前記補助容量電圧選択回路は、さらに、前記第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、前記第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第3トランジスタと、前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第4トランジスタと、第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有している。また、一実施形態に係る液晶表示装置は、複数の画素と、前記複数の画素に接続された複数本の補助容量線と、第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備えたアレイ基板と、前記アレイ基板に隙間を置いて対向配置された対向基板と、前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、前記補助容量電圧選択回路は、さらに、前記第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、前記第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第3トランジスタと、前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだN型の第4トランジスタと、第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有している。以下、図面を参照しながら一実施形態に係る液晶表示装置について詳細に説明する。図1、図5に示すように、液晶表示装置は、アレイ基板1と、このアレイ基板に対向配置された対向基板2と、これら両基板間に挟持された液晶層3とを備えている。液晶表示装置は、アレイ基板1及び対向基板2が重なった表示領域Rを有している。アレイ基板1は、表示領域Rにマトリクス状に配置された複数の画素13を有している。なお、画素13については後述する。図2に示すように、表示領域Rの外側において、ガラス基板10上には、YドライバYDR、XドライバXDRが形成されている。YドライバYDRは、走査線駆動回路4及び補助容量線駆動回路5を有している。XドライバXDRは、表示領域Rの外側に延出した複数の信号線27と接続されている。走査線駆動回路4は、表示領域Rの外側に延出した複数の走査線19と接続されている。補助容量線駆動回路5は、表示領域Rの外側に延出した複数の補助容量線Csと接続されている。図1乃至図5に示すように、アレイ基板1は、透明な絶縁基板として、例えばガラス基板10を備えている。ガラス基板10上にはアンダーコーティング層12が成膜されている。表示領域Rにおいて、ガラス基板10上には、第1方向d1に沿って延出した複数の走査線19及び第1方向に直交した第2方向d2に沿って延出した複数の信号線27が配置されている。ガラス基板10上には、走査線19に平行な複数の補助容量線Csが形成されている。この実施の形態において、補助容量線Csは遮光部として機能している。隣合う2本の信号線27及び隣合う2本の補助容量線Csで囲まれた各領域には画素13が形成されている。次に、画素13を1つ取り出して説明する。図2乃至図5に示すように、画素13は、画素電極34、この画素電極に接続されたスイッチング素子としての画素スイッチ14及び補助容量素子16を有している。この実施形態において、画素スイッチ14は、N型のトランジスタとしてNMOSのTFT薄膜トランジスタで形成されている。詳述すると、アンダーコーティング層12上に、半導体層15及び補助容量電極17が形成されている。半導体層15及び補助容量電極17は、アンダーコーティング層12上に形成された半導体膜をパターニングすることにより、同一材料で同時に形成されている。この実施の形態において、半導体層15及び補助容量電極17は、ポリシリコンで形成されている。アンダーコーティング層12、半導体層15及び補助容量電極17上に、ゲート絶縁膜18が成膜されている。ゲート絶縁膜18上に、複数の走査線19と、これら走査線の一部を延出した複数のゲート電極20と、複数の補助容量線Csとが形成されている。補助容量電極17と重なった領域において、補助容量線Csにそれぞれ図示しない開口部が形成されている。走査線19、ゲート電極20及び補助容量線Csは、アルミニウムやモリブデン-タングステン等の遮光性を有する低抵抗材料により同時に形成されている。各ゲート電極20は、各半導体層15に重なって形成されている。各補助容量線Csは、複数の補助容量電極17に重なって形成されている。ゲート絶縁膜18を介して対向配置された補助容量電極17及び補助容量線Csは、補助容量素子16を形成している。ゲート絶縁膜18、走査線19、ゲート電極20及び補助容量線Cs上に、層間絶縁膜22が形成されている。層間絶縁膜22上には、複数のソース電極26、複数の信号線27、複数のドレイン電極28、複数の接続配線29及び複数のコンタクト電極30が形成されている。ソース電極26及び信号線27は、一体に形成され、互いに電気的に接続されている。複数のドレイン電極28、複数の接続配線29及び複数のコンタクト電極30は、一体に形成され、互いに電気的に接続されている。ソース電極26は、ゲート絶縁膜18及び層間絶縁膜22の一部を貫通したコンタクトホール23を介して半導体層15のソース領域RSに電気的に接続されている。ドレイン電極28は、ゲート絶縁膜18及び層間絶縁膜22の一部を貫通したコンタクトホール24を介して半導体層15のドレイン領域RDに電気的に接続されている。また、コンタクト電極30は、ゲート絶縁膜18及び層間絶縁膜22の一部を貫通した図示しないコンタクトホールを介して補助容量電極17に電気的に接続されている。コンタクトホール25は、補助容量線Csの上記開口部を通っている。このため、コンタクト電極30及び補助容量線Cs間の絶縁状態は維持されている。ソース電極26、信号線27、ドレイン電極28、接続配線29及びコンタクト電極30は、アルミニウムやモリブデン-タングステン等の遮光性を有する低抵抗材料により同時に形成されている。層間絶縁膜22、ソース電極26、信号線27、ドレイン電極28、接続配線29及びコンタクト電極30上に、絶縁膜として、透明な樹脂により平坦化膜31が成膜されている。この実施の形態において、平坦化膜31は有機絶縁膜である。平坦化膜31は、補助容量線Cs及びコンタクト電極30にそれぞれ重なって形成された複数のコンタクトホール32を有している。平坦化膜31上には、ITOインジウムティンオキサイド等の透明な導電材料により複数の画素電極34が形成されている。画素電極34は、マトリクス状に配置されている。画素電極34は、コンタクトホール32を介してコンタクト電極30に電気的に接続されている。画素電極34は、隣合う2本の信号線27及び隣合う2本の補助容量線Csに周縁を重ねて形成されている。上記のように、ガラス基板10上に、画素スイッチ14、補助容量素子16及び画素電極34等を有した下地層11が形成されている。下地層11上には、複数のコンタクトホール32から外れた複数の柱状スペーサ35が形成されている。なお、図3において、柱状スペーサ35の図示を省略している。柱状スペーサ35が形成された下地層11上に、配向膜37が形成されている。複数の画素13は、画素スイッチ14、補助容量素子16、コンタクトホール32及び画素電極34をそれぞれ1つずつ有している。次に、対向基板2について説明する。図1、図4及び図5に示すように、対向基板2は、透明な絶縁基板として、例えばガラス基板40を備えている。ガラス基板40上には、カラーフィルタ50が形成されている。カラーフィルタ50は、複数の赤色の着色層50R、複数の緑色の着色層50G及び複数の青色の着色層50Bを有している。各着色層は、ストライプ状に形成され、信号線27の延出した方向に平行である。各着色層の周縁は、信号線27に重なっている。カラーフィルタ50上には、ITO等の透明な導電材料により対向電極41が形成されている。カラーフィルタ50及び対向電極41上に、配向膜43が形成されている。アレイ基板1及び対向基板2は、複数の柱状スペーサ35により、所定の隙間を保持して対向配置されている。アレイ基板1及び対向基板2は、表示領域R外周の両基板間に配置されたシール材60により接合されている。液晶層3は、アレイ基板1、対向基板2及びシール材60で囲まれた領域に形成されている。シール材60の一部には液晶注入口61が形成され、この液晶注入口は封止材62で封止されている。次に、上述した補助容量線駆動回路5について説明する。図2及び図6に示すように、走査線駆動回路4から複数の走査線19に与えられる制御信号走査線駆動信号Sinは、補助容量線駆動回路5にも与えられる。補助容量線駆動回路5は、複数の補助容量電圧選択回路7を含んでいる。補助容量電圧選択回路7は、補助容量線Csに一対一で接続されている。補助容量電圧選択回路7は、第1入力端子Tin1、第2入力端子Tin2及び出力端子Toutを有している。出力端子Toutは、複数本の補助容量線Csの何れか1本に一対一で接続されている。補助容量電圧選択回路7は、さらに、第1乃至第10トランジスタTr1乃至Tr10、第1コンデンサCa及び第2コンデンサCbと、を含んでいる。第1乃至第10トランジスタTr1乃至Tr10は、N型のトランジスタとしてNMOSのTFTであり、画素スイッチ14と同一材料で同時に形成されている。補助容量電圧選択回路7は、第1入力端子Tin1に入力される入力信号FRA及び第2入力端子Tin2に入力される入力信号FRBに応じて出力信号Voutを出力端子Toutから出力するものである。出力信号Voutの電圧レベルとしては、第1補助容量電圧又は第2補助容量電圧である。このため、補助容量電圧選択回路7は、出力端子Toutから第1補助容量電圧又は第2補助容量電圧を出力するものと言い替えることができる。入力信号FRAは、パルス信号であり、電圧レベルが第1トランジスタTr1を導通状態に切替えるハイレベルHレベルと、第1トランジスタTr1を非導通状態に切替えるロウレベルLレベルとに交互に切替えられる。ここでは、入力信号FRAに関して、Hレベルの電圧は10Vであり、Lレベルの電圧は0Vである。入力信号FRBは、パルス信号であり、電圧レベルが第2トランジスタTr2を導通状態に切替えるHレベルと、第2トランジスタTr2を非導通状態に切替えるLレベルとに交互に切替えられる。ここでは、入力信号FRBに関して、Hレベルの電圧は10Vであり、Lレベルの電圧は0Vである。入力信号FRBは、入力信号FRAの反転信号反転パルスである。第1補助容量電圧第1補助容量電位Vcshは、定電圧定電位であり、4Vに設定されている。第2補助容量電圧第2補助容量電位Vcslは、第1補助容量電圧より低い電圧レベルの定電圧定電位であり、-4Vに設定されている。第1トランジスタTr1は、第1補助容量電位Vcshに設定されるソース電極、出力端子Toutに接続されたドレイン電極及びゲート電極を含んでいる。第1トランジスタTr1が導通状態に切替わることにより、第1補助容量電圧を出力端子Toutに与える。ここで、第1トランジスタTr1の閾値電圧Vthは、3V程度である。第1トランジスタTr1を導通状態に切替えるために、第1トランジスタTr1のゲート電極-ソース電極間の電圧Vgsを、閾値電圧Vthより大きくする必要があるものである。言い替えると、第1補助容量電圧は4Vであるため、第1トランジスタTr1のゲート電極に7Vを超えた電圧を与える必要があるものである。第2トランジスタTr2は、第2補助容量電位Vcslに設定されるソース電極、出力端子Toutに接続されたドレイン電極及びゲート電極を含んでいる。第2トランジスタTr2が導通状態に切替わることにより、第2補助容量電圧を出力端子Toutに与える。ここで、第2補助容量電圧は-4Vであるため、第2トランジスタTr2は、第1トランジスタTr1に比べて容易に導通状態に保持することができる。第3トランジスタTr3は、第1入力端子Tin1に接続されたソース電極、第1トランジスタTr1のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。第3トランジスタTr3において、ゲート電極には制御信号Sinが与えられ、ソース電極には入力信号FRAが与えられる。制御信号Sinは、パルス信号であり、電圧レベルが第3トランジスタTr3を導通状態に切替えるハイレベルHレベルと、第3トランジスタTr3を非導通状態に切替えるロウレベルLレベルとに交互に切替えられる。ここでは、制御信号Sinに関して、Hレベルの電圧は10Vであり、Lレベルの電圧は-5Vである。第4トランジスタTr4は、第2入力端子Tin2に接続されたソース電極、第2トランジスタTr2のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。第4トランジスタTr4において、ゲート電極には制御信号Sinが与えられ、ソース電極には入力信号FRBが与えられる。第4トランジスタTr4のゲート電極に入力される信号は、第3トランジスタTr3のゲート電極に入力される信号と同じである。第5トランジスタTr5は、第1基準電位に設定されるソース電極、第1トランジスタTr1のゲート電極に接続されたドレイン電極及び第4トランジスタTr4のドレイン電極に接続されたゲート電極を含んでいる。第1基準電位は、低電位VSS、ここでは0Vに設定されている。第5トランジスタTr5のソース電極には、0Vの定電圧が与えられると言い替えることができる。また、この実施形態において、低電位VSSは、入力信号FRAのLレベル、及び入力信号FRBのLレベルの電位に等しい。第5トランジスタTr5は、導通状態に切替わることにより、第1トランジスタTr1を非導通状態に保持する。第6トランジスタTr6は、第2基準電位に設定されるソース電極、第2トランジスタTr2のゲート電極に接続されたドレイン電極及び第3トランジスタTr3のドレイン電極に接続されたゲート電極を含んでいる。第2基準電位は、低電位VSSに設定されている。第6トランジスタTr6のソース電極には、0Vの定電圧が与えられると言い替えることができる。第6トランジスタTr6は、導通状態に切替わることにより、第2トランジスタTr2を非導通状態に保持する。第7乃至第10トランジスタTr7乃至Tr10、第1コンデンサCa及び第2コンデンサCbは、電位制御機構として機能している。電位制御機構は、第1トランジスタTr1のゲート電極に接続され、第3トランジスタTr3が導通状態から非導通状態に切替わってから第5トランジスタTr5が非導通状態から導通状態に切替わるまでの期間に、第1トランジスタTr1のゲート電極の電位を制御し、第1トランジスタTr1を導通状態に保持する。また、電位制御機構は、第2トランジスタTr2のゲート電極に接続され、第4トランジスタTr4が導通状態から非導通状態に切替わってから第6トランジスタTr6が非導通状態から導通状態に切替わるまでの期間に、第2トランジスタTr2のゲート電極の電位を制御し、第2トランジスタTr2を導通状態に保持する。第1コンデンサCaは、第1電極Ca1及び第1トランジスタTr1のゲート電極に接続された第2電極Ca2を有している。第1電極Ca1は、後述する第1保持電圧が与えられることにより後述する第1保持電位に設定され、又は後述する規定電位に設定される。第1コンデンサCaは、第1電極Ca1が第1保持電位に設定されることにより第1トランジスタTr1を導通状態に保持可能であり、第1電極Ca1が規定電位に設定されることにより第1トランジスタTr1を非導通状態に保持可能である。第2コンデンサCbは、第1電極Cb1及び第2トランジスタTr2のゲート電極に接続された第2電極Cb2を有している。第2電極Cb1は、第2保持電圧が与えられることにより第2保持電位に設定される。第2保持電位は、高電位VDD、ここでは10Vに設定されている。第2保持電圧は、10Vの定電圧であると言い替えることができる。また、この実施形態において、高電位VDDは、入力信号FRAのHレベル、及び入力信号FRBのHレベルの電位に等しい。第2コンデンサCbは、第1電極Cb1が第2保持電位に設定されることにより第2トランジスタTr2を導通状態に保持可能である。第7トランジスタTr7は、第1保持電位に設定されるソース電極、第1コンデンサCaの第1電極Ca1に接続されたドレイン電極及びゲート電極を含んでいる。第1保持電位は、高電位VDDに設定されている。第7トランジスタTr7は、ゲート電極に与えられるクロック信号CLKに応じて導通状態及び非導通状態の何れかに切替えられ、導通状態に切替えられることにより第1コンデンサCaの第1電極Ca1を第1保持電位に設定する。第8トランジスタTr8は、規定電位に設定されるソース電極、第1コンデンサCaの第1電極Ca1に接続されたドレイン電極及びゲート電極を含んでいる。第8トランジスタTr8において、ゲート電極には制御信号Sinが与えられる。規定電位は、第3トランジスタTr3が導通状態の期間の第1コンデンサCaの第2電極Ca2の電位より低いレベルの定電位であり、ここでは接地電位GNDに設定されている。第8トランジスタTr8は、ゲート電極に与えられる制御信号Sinに応じて導通状態及び非導通状態の何れかに切替えられ、導通状態に切替えられることにより第1コンデンサCaの第1電極Ca1を規定電位に設定する。後述するが、第8トランジスタTr8は、第3トランジスタTr3が導通状態の期間に導通状態に切替えられ、第1コンデンサCaの第1電極Ca1を規定電位に設定し、第3トランジスタTr3が導通状態から非導通状態に切替わった後に非導通状態に切替えられる。また、第7トランジスタTr7は、第3トランジスタTr3が導通状態から非導通状態に切替わった後に導通状態に切替えられ、第1コンデンサCaの第1電極Ca1を第1保持電位に設定する。第9トランジスタTr9は、第3基準電位に設定されるソース電極、第1トランジスタTr1のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。第3基準電位は、高電位VDDに設定されている。第9トランジスタTr9において、ソース電極及びゲート電極が接続されダイオード接続されている。第9トランジスタTr9は、第1トランジスタTr1のゲート電極の電位の低下を抑える。このため、第9トランジスタTr9は、第1トランジスタTr1の動作の安定化を図ることができる。第10トランジスタTr10は、第4基準電位に設定されるソース電極、第2トランジスタTr2のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。第4基準電位は、高電位VDDに設定されている。第10トランジスタTr10において、ソース電極及びゲート電極が接続されダイオード接続されている。第10トランジスタTr10は、第2トランジスタTr2のゲート電極の電位の低下を抑える。このため、第10トランジスタTr10は、第2トランジスタTr2の動作の安定化を図ることができる。ここで、第1トランジスタTr1のゲート電極、第3トランジスタTr3のドレイン電極、第5トランジスタTr5のドレイン電極、第6トランジスタTr6のゲート電極、第9トランジスタTr9のドレイン電極及び第2電極Ca2は、同電位であり、以下、これらの電位をノードn1の電位として説明する。また、第2トランジスタTr2のゲート電極、第4トランジスタTr4のドレイン電極、第5トランジスタTr5のゲート電極、第6トランジスタTr6のドレイン電極、第10トランジスタTr10のドレイン電極及び第2電極Cb2は、同電位であり、以下、これらの電位をノードn2の電位として説明する。またさらに、第7トランジスタTr7のドレイン電極、第8トランジスタTr8のドレイン電極及び第1電極Ca1は、同電位であり、以下、これらの電位をノードn3の電位として説明する。次に、第1入力端子Tin1及び第2入力端子Tin2に入力される入力信号FRAに応じて第1補助容量電圧又は第2補助容量電圧を出力端子Toutから出力する補助容量電圧選択回路7の駆動方法について説明する。まず、出力信号Voutの電圧レベルを、第2補助容量電圧から第1補助容量電圧に切替え、第1補助容量電圧を出力端子Toutから出力する補助容量電圧選択回路7の動作について説明する。図6、図7及び図8に示すように、出力信号Voutの電圧レベルが第2補助容量電圧から第1補助容量電圧に切替わる前のタイミングにおいて、制御信号Sinの電圧レベルはLレベルであり、クロック信号CLKの電圧レベルはHレベルである。このため、第3トランジスタTr3、第4トランジスタTr4及び第8トランジスタTr8は非導通状態であり、第7トランジスタTr7は導通状態である。ノードn2には、常時、高電圧が与えられる第2コンデンサCbが接続されている。トランジスタに生じる電流のリークに対するマージンアップを図ることができる。また、ノードn2には、常時、第10トランジスタTr10を介して高電圧が与えられるため、ノードn2のフローティング状態を回避することができる。第2トランジスタTr2は導通状態に保持され、出力信号Voutから第2トランジスタTr2のソース電極への電流のパスを形成することができるため、出力信号Voutの電圧レベル電位を、第2補助容量電圧第2補助容量電位Vcslに引き下げた状態に保持することができる。一方、ノードn3は、第7トランジスタTr7を介して高電位VDDに保持されるため、第1電極Ca1から第2電極Ca2に、すなわち、ノードn3からノードn1に高電圧が与えられる。また、ノードn1には、常時、第9トランジスタTr9を介して高電圧が与えられる。ところで、上記のように、ノードn2の電位は高電位VDDに保持されることから、第5トランジスタTr5のゲート電極にはHレベルの電圧が与えられ、第5トランジスタTr5は導通状態に保持される。第5トランジスタTr5は、ノードn1から第5トランジスタTr5のソース電極への電流のパスを形成することができるため、ノードn1の電位を、低電位VSSに引き下げた状態に保持することができる。これにより、第1トランジスタTr1は非導通状態に保持される。図6、図7及び図9に示すように、その後、出力信号Voutの電圧レベルを第2補助容量電圧から第1補助容量電圧に切替えるため、まず、タイミングt1において、制御信号Sinの電圧レベルはHレベルに切替り、クロック信号CLKの電圧レベルはLレベルに切替る。この実施形態において、クロック信号CLKの電圧レベルは、制御信号Sinに同期してLレベルに切替るように設定されている。また、第1入力端子Tin1にはHレベルの入力信号FRAが入力され、第2入力端子Tin2にはLレベルの入力信号FRBが入力される。このため、第3トランジスタTr3、第4トランジスタTr4及び第8トランジスタTr8は導通状態に切替り、第7トランジスタTr7は非導通状態に切替る。第8トランジスタTr8は、ノードn3から第8トランジスタTr8のソース電極への電流のパスを形成することができるため、ノードn3の電位を、接地電位に引き下げた状態に保持することができる。ノードn1には、第3トランジスタTr3を介してHレベルの入力信号FRAが入力される。これにより、第1トランジスタTr1は導通状態に切替えられ、第1トランジスタTr1のソース電極から出力信号Voutへの電流のパスを形成することができるため、出力信号Voutの電圧レベル電位は、第1補助容量電圧第1補助容量電位Vcshに引き上がることとなる。一方、ノードn2には、第4トランジスタTr4を介してLレベルの入力信号FRBが入力される。また、上記のように、ノードn1の電位は、入力信号FRAのHレベル高電位VDDに保持されることから、第6トランジスタTr6のゲート電極にはHレベルの電圧が与えられ、第6トランジスタTr6は導通状態に保持される。第6トランジスタTr6は、ノードn2から第6トランジスタTr6のソース電極への電流のパスを形成することができる。すなわち、第10トランジスタTr10及び第2コンデンサCbから第6トランジスタTr6のソース電極への電流のパスを形成することができるため、ノードn2の電位を、低電位VSSに引き下げた状態に保持することができる。これにより、第2トランジスタTr2は非導通状態に保持される。図6、図7及び図10に示すように、続いて、タイミングt2において、制御信号Sinの電圧レベルはLレベルに切替る。このため、第3トランジスタTr3、第4トランジスタTr4及び第8トランジスタTr8は非導通状態に切替る。この際、ノードn1に第9トランジスタTr9を介して高電圧が与えられることは言うまでもないが、これにより、ノードn1のフローティング状態を回避することができる。また、第1コンデンサCaにより、トランジスタに生じる電流のリークに対するマージンアップを図ることができる。そして、第1トランジスタTr1を導通状態に保持することができるため、出力信号Voutの電圧レベル電位は、第1補助容量電圧第1補助容量電位Vcshに引き上げられ、第1補助容量電圧のレベルに保持することができる。図6、図7及び図11に示すように、続いて、タイミングt3において、クロック信号CLKの電圧レベルはHレベルに切替る。このため、第7トランジスタTr7は導通状態に切替る。ノードn3は第7トランジスタTr7を介して高電位VDDに保持され、ノードn1より高い電位に設定されるため、第1コンデンサCaのカップリング作用により、ノードn1の電位を上昇させることができる。第1トランジスタTr1でのゲート電極及びソース電極間の電位差を確保することができ、詳しくはVgs>VthVgs>>Vthとなるため、出力信号Voutの電圧レベル電位を、第1補助容量電圧第1補助容量電位Vcshに良好に保持することができる。上記のように、補助容量電圧選択回路7は、出力信号Voutの電圧レベルを、第2補助容量電圧から第1補助容量電圧に切替え、第1補助容量電圧を出力端子Toutから出力する動作を行う。次に、出力信号Voutの電圧レベルを、第1補助容量電圧から第2補助容量電圧に切替え、第2補助容量電圧を出力端子Toutから出力する補助容量電圧選択回路7の動作について説明する。図6及び図11に示すように、出力信号Voutの電圧レベルが第1補助容量電圧から第2補助容量電圧に切替わる前のタイミングにおける補助容量電圧選択回路7の動作は、上述した通りである。図6、図7及び図12に示すように、その後、出力信号Voutの電圧レベルを第1補助容量電圧から第2補助容量電圧に切替えるため、まず、第1のタイミングにおいて、制御信号Sinの電圧レベルはHレベルに切替り、クロック信号CLKの電圧レベルはLレベルに切替る。また、第1入力端子Tin1にはLレベルの入力信号FRAが入力され、第2入力端子Tin2にはHレベルの入力信号FRBが入力される。このため、第3トランジスタTr3、第4トランジスタTr4及び第8トランジスタTr8は導通状態に切替り、第7トランジスタTr7は非導通状態に切替る。第8トランジスタTr8は、ノードn3から第8トランジスタTr8のソース電極への電流のパスを形成することができるため、ノードn3の電位を、接地電位に引き下げた状態に保持することができる。ノードn2には、第4トランジスタTr4を介してHレベルの入力信号FRBが入力される。これにより、第2トランジスタTr2は導通状態に切替えられ、出力信号Voutから第2トランジスタTr2のソース電極への電流のパスを形成することができるため、出力信号Voutの電圧レベル電位は、第2補助容量電圧第2補助容量電位Vcslに引き下がることとなる。一方、ノードn1には、第3トランジスタTr3を介してLレベルの入力信号FRAが入力される。また、上記のように、ノードn2の電位は、入力信号FRBのHレベル高電位VDDに保持されることから、第5トランジスタTr5のゲート電極にはHレベルの電圧が与えられ、第5トランジスタTr5は導通状態に保持される。第5トランジスタTr5は、ノードn1から第5トランジスタTr5のソース電極への電流のパスを形成することができる。すなわち、第9トランジスタTr9から第5トランジスタTr5のソース電極への電流のパスを形成することができるため、ノードn1の電位を、低電位VSSに引き下げた状態に保持することができる。これにより、第1トランジスタTr1は非導通状態に保持される。図6及び図13に示すように、第1のタイミングに続く第2のタイミングにおいて、制御信号Sinの電圧レベルはLレベルに切替る。このため、第3トランジスタTr3、第4トランジスタTr4及び第8トランジスタTr8は非導通状態に切替る。この際、ノードn2に第10トランジスタTr10を介して高電圧が与えられることは言うまでもないが、これにより、ノードn2のフローティング状態を回避することができる。また、第2コンデンサCbにより、トランジスタに生じる電流のリークに対するマージンアップを図ることができる。そして、第2トランジスタTr2を導通状態に保持することができるため、出力信号Voutの電圧レベル電位は、第2補助容量電圧第2補助容量電位Vcslに引き下げられ、第2補助容量電圧のレベルに保持することができる。図6及び図14に示すように、第2のタイミングに続く第3のタイミングにおいて、クロック信号CLKの電圧レベルはHレベルに切替る。なお、上記第2のタイミング以降に、クロック信号CLKの電圧レベルをHレベルに切替る必要はないが、Hレベルに切替ったとしても、これから説明するように出力信号Voutの電圧レベルを第2補助容量電圧に保持することができるものである。また上記のことから、第7トランジスタTr7は導通状態に切替る。ノードn3は第7トランジスタTr7を介して高電位VDDに保持される。しかしながら、第5トランジスタTr5は、第1コンデンサCaから第5トランジスタTr5のソース電極への電流のパスを形成することができるため、ノードn1の電位を、低電位VSSに引き下げた状態に保持することができる。これにより、第1トランジスタTr1は非導通状態に保持される。以上のように構成された一実施形態に係る液晶表示装置によれば、補助容量線駆動回路5は、複数の補助容量電圧選択回路7を含んでいる。補助容量電圧選択回路7は、第1入力端子Tin1に入力される入力信号FRA及び第2入力端子Tin2に入力される入力信号FRBに応じて第1補助容量電圧又は第2補助容量電圧を出力端子Toutから出力することができる。出力端子Toutから第1補助容量電圧を出力する際は第1コンデンサCaが、出力端子Toutから第2補助容量電圧を出力する際は第2コンデンサCbが、それぞれトランジスタに生じる電流のリークに対するマージンアップを図ることができるため、第1トランジスタTr1又は第2トランジスタTr2の導通状態を保持することができる。出力端子Toutから第1補助容量電圧を出力するために、ノードn1にHレベルの入力信号FRAを入力した後に、ノードn3に第7トランジスタTr7を介して高電圧が与えられるため、第1コンデンサCaのカップリング作用により、ノードn1の電位を上昇させることができる。このため、出力信号Voutの電圧レベル電位を、第1補助容量電圧第1補助容量電位Vcshに良好に保持することができる。ノードn1には第9トランジスタTr9が付加され、ノードn2には第10トランジスタTr10が付加され、ノードn1及びノードn2のフローディング状態を回避することができる。このため、第1トランジスタTr1又は第2トランジスタTr2の動作の安定化を図ることができる。第1乃至第10トランジスタTr1乃至Tr10は、NMOSのTFTであり、画素スイッチ14と同一材料で同時に形成されている。ガラス基板10上にPMOSのTFTを形成しなくともよいため、NMOSのTFT及びPMOSのTFTの両方を形成する場合に比べて、製造工程を低減することができ、ひいては製造コストを低減でき、製品価格の高騰を抑えることができる。上記のことから、N型のみのトランジスタで補助容量線駆動回路を形成することができ、補助容量線を安定して駆動することができるアレイ基板及び液晶表示装置を得ることができる。なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。例えば、第9トランジスタTr9及び第10トランジスタTr10は、抵抗素子として機能するものであればよい。このため、第9トランジスタTr9及び第10トランジスタTr10において、ゲート電極はドレイン電極に接続されていてもよい。また、次の1~3を採用することも有効である。1ゲート幅を小さくする。2ゲート長を大きくする。3ダブルゲート構成とする。上述した電圧電位の値は、一例として挙げたものである。このため、電圧電位の値は、種々変形可能である。補助容量電圧選択回路7は、第9トランジスタTr9、第10トランジスタTr10、第1コンデンサCa及び第2コンデンサCb無しに形成されていてもよい。第1コンデンサCa無しに形成されている場合、第7トランジスタTr7のドレイン電極及び第8トランジスタTr8のドレイン電極は、第1トランジスタTr1のゲート電極に接続されていればよい。