半導体層上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、浮遊ゲート電極となる第1導電膜を形成する工程と、前記第1導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する工程と、前記溝内の下部側に、第1犠牲膜を埋め込む工程と、前記溝内の前記第1犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第1導電膜の上面よりも低くなるように、前記第1犠牲膜よりも高密度な第2犠牲膜を形成する工程と、前記第1導電膜上および前記第2犠牲膜上に、絶縁膜を形成する工程と、前記絶縁膜上に制御ゲート電極となる第2導電膜を形成する工程と、前記第2導電膜を加工することにより、前記第2犠牲膜を露出する工程と、前記第1犠牲膜および前記第2犠牲膜を除去する工程と、を具備することを特徴とする半導体装置の製造方法。半導体層上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、浮遊ゲート電極となる第1導電膜を形成する工程と、前記第1導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する工程と、前記溝内の下部側に、第1犠牲膜を埋め込む工程と、前記溝内の前記第1犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第1導電膜の上面よりも低くなるように、前記第1犠牲膜よりもエッチング耐性の強い第2犠牲膜を形成する工程と、前記第1導電膜上および前記第2犠牲膜上に、絶縁膜を形成する工程と、前記絶縁膜上に制御ゲート電極となる第2導電膜を形成する工程と、前記第2導電膜を加工することにより、前記第2犠牲膜を露出する工程と、前記第1犠牲膜および前記第2犠牲膜を除去する工程と、を具備することを特徴とする半導体装置の製造方法。前記第1犠牲膜は、塗布法により形成されるHSQ膜で構成されることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。前記第2犠牲膜は、塗布法により形成されるPHPS膜で構成されることを特徴とする請求項3に記載の半導体装置の製造方法。前記第2犠牲膜は、CVD法またはALD法により形成されるシリコン酸化膜で構成されることを特徴とする請求項3に記載の半導体装置の製造方法。前記第1犠牲膜を埋め込む工程の後、前記第1犠牲膜上に、CVD法またはALD法によりシリコン酸化膜で構成される第3犠牲膜を形成する工程をさらに具備し、前記第1犠牲膜は塗布法により形成されるHSQ膜で構成され、前記第2犠牲膜は塗布法により形成されるPHPS膜で構成されることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。前記第1犠牲膜を埋め込む工程において、前記第1犠牲膜は、その上面が前記トンネル絶縁膜の上面よりも高く、前記第1導電膜の上面よりも低くなるように、形成され、前記第2犠牲膜を露出する工程において、前記第1犠牲膜も露出することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。前記溝を形成する工程の後、前記第1導電膜、前記トンネル絶縁膜、および前記半導体層を覆うように、ライナー膜を形成する工程をさらに具備することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。デバイス特性の向上を図る半導体装置の製造方法を提供する。本実施形態によれば、半導体装置の製造方法が提供される。前記半導体装置の製造方法においては、半導体層上に、トンネル絶縁膜を形成する。前記トンネル絶縁膜上に、浮遊ゲート電極となる第1導電膜を形成する。前記第1導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する。前記溝内の下部側に、第1犠牲膜を埋め込む。前記溝内の前記第1犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第1導電膜の上面よりも低くなるように、前記第1犠牲膜よりも高密度な第2犠牲膜を形成する。前記第1導電膜上および前記第2犠牲膜上に、絶縁膜を形成する。前記絶縁膜上に制御ゲート電極となる第2導電膜を形成する。前記第2導電膜を加工することにより、前記第2犠牲膜を露出する。前記第1犠牲膜および前記第2犠牲膜を除去する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。<第1の実施形態>図1乃至図15を用いて、第1の実施形態に係る半導体装置について説明する。第1の実施形態は、STIとして設けられた溝15内に、HSQハイドロジェンシルセスキオキサン膜17と、その上部に位置し、HSQ膜17よりもエッチング耐性の強い酸化膜18とを形成した後、これらを除去することでエアギャップ20を形成する例である。[第1の実施形態の構造]以下に、図1および図2を用いて、第1の実施形態に係る半導体装置の構造について説明する。図1は、第1の実施形態に係る半導体装置の構造を示す平面図である。図1に示すように、半導体装置は、複数のビット線BLおよびこれらに直交する複数のワード線WLを備える。複数のビット線BLと複数のワード線WLとの各交差位置には、メモリセルMCが形成される。メモリセルMCは、ビット線方向およびこれに直交するワード線方向に、所定間隔を有して配置される。すなわち、メモリセルMCは、ビット線方向およびワード線方向にマトリクス状に配置される。メモリセルMCは、ビット線方向に沿った素子領域AA:ActiveAreaに形成される。また、ワード線方向に沿って隣接するメモリセルMCは、ビット線方向に沿って形成される素子分離領域STIによって区画される。図2は、第1の実施形態に係る半導体装置の構造を示す断面図である。より具体的には、図2aは図1のA-A線に沿った断面図であり、図2bは図1のB-B線に沿った断面図であり、図2cは図1のC-C線に沿った断面図である。すなわち、図2aはワード線方向に沿ったメモリセルMCの断面図であり、図2bはビット線方向に沿った素子分離領域の断面図であり、図2cはワード線方向に沿った素子領域の断面図である。ここで、図2において、ビット線BLは省略している。図2a乃至cに示すように、第1の実施形態に係る半導体装置は、半導体層10上において、メモリセルMCが形成された素子領域AAと、素子領域を区画するSTI構造からなる素子分離領域とで構成される。半導体層10は、例えばシリコン基板であるが、これに限らず、SOISiliconOnInsulating基板でもよい。半導体層10は、素子領域と素子分離領域とで段差を有する。より具体的には、半導体層10は、素子領域において上段面を有し、素子分離領域において下段面を有する。すなわち、半導体層10は、素子分離領域において溝15を有する。この溝15は、ワード線方向における幅が例えば30nm以下であり、積層方向における深さが例えば200nm以上500nm以下であるが、これに限らず、デバイス構造やその世代によって適宜異なる。素子領域におけるメモリセルMCは、半導体層10上に形成されたトンネル絶縁膜11、浮遊ゲート電極12、電極間絶縁膜19、およびワード線WL制御ゲート電極で構成される。素子領域において、トンネル絶縁膜11は、半導体層10上に形成される。トンネル絶縁膜11は、例えばシリコン酸化膜またはシリコン窒化膜、もしくはこれらの積層膜で構成される。トンネル絶縁膜11の膜厚は、例えば8nm以下である。浮遊ゲート電極12は、トンネル絶縁膜11上に形成される。浮遊ゲート電極12は、例えばポリシリコン膜で構成されるが、これに限らず、Wシリサイド膜またはCoシリサイド膜で構成されてもよい。浮遊ゲート電極12がポリシリコン膜である場合、その膜厚は例えば100nmである。一方、浮遊ゲート電極12がWシリサイド膜またはCoシリサイド膜である場合、その膜厚は例えば100nm以上200nm以下である。この浮遊ゲート電極12は、電荷蓄積膜として機能する。電極間絶縁膜19は、浮遊ゲート電極12上に形成される。すなわち、電極間絶縁膜19は、浮遊ゲート電極12の上面および上側面を覆うように形成される。電極間絶縁膜19は、例えばシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に形成された積層膜で構成されるが、これに限らない。シリコン酸化膜またはシリコン窒化膜の単層膜で構成されてもよく、もしくはこれらが交互に4層以上形成された積層膜で構成されてもよい。電極間絶縁膜19の膜厚は、例えば20nm程度である。ワード線WLとなる制御ゲート電極は、電極間絶縁膜19上に形成される。制御ゲート電極は、例えば、ポリシリコン膜およびW膜が順に形成された積層膜で構成されるが、これに限らない。ポリシリコン膜またはW膜の単層膜で構成されてもよく、もしくはWシリサイド膜またはCoシリサイド膜で構成されてもよい。制御ゲート電極の膜厚は、例えば50nm程度である。一方、素子分離領域において、半導体層10に形成された溝15内にSTI構造が形成される。図1aに示すように、STI構造は、ワード線方向に隣接するメモリセルMC間浮遊ゲート電極12間に形成され、ビット線方向に延在する。このSTI構造は、ライナー膜16およびエアギャップ20で構成される。ライナー膜16は、溝15の内面上に形成される。すなわち、ライナー膜16は、溝15内における半導体層10の側面上および底面上、トンネル絶縁膜11の側面上、および浮遊ゲート電極12の下側面上に形成される。浮遊ゲート電極12の下側面上に形成されたライナー膜16は、浮遊ゲート電極12の上側面上に形成された電極間絶縁膜19と接する。ライナー膜16は、例えばTEOS膜またはHTO膜で構成される。ライナー膜16の膜厚は、例えば1nm以上20nm以下である。このライナー膜16は、STI構造の側壁を保護する保護膜として機能する。エアギャップ20は、溝15内のライナー膜16上に形成される。すなわち、エアギャップ20は、溝15内におけるライナー膜16の底面上および側面上に形成される。図2aおよびbに示すように、エアギャップ20の上面上には、電極間絶縁膜19および図示せぬ層間絶縁膜が形成される。すなわち、エアギャップ20は、ワード線方向における側面がライナー膜19に覆われ、上面が電極間絶縁膜19および層間絶縁膜に覆われる。また、エアギャップ20の上面は、トンネル絶縁膜11の上面よりも高く浮遊ゲート電極12の上面よりも低い。すなわち、隣接する浮遊ゲート電極12間の少なくとも一部に、エアギャップ20が形成される。なお、隣接する浮遊ゲート電極12間の領域のうち、エアギャップ20が形成される領域をできる限り大きくすることが望ましい。このエアギャップ20は、中空構造であり、例えば空気で満たされる。エアギャップ20がワード線方向に隣接するメモリセルMC間浮遊ゲート電極12間に形成されることで、浮遊ゲート電極12間の絶縁性を向上させ、漏れ電流を抑制することができる。なお、本実施形態において、エアギャップ20の下部に、HSQ酸化膜17が形成されてもよい。すなわち、溝15内におけるライナー膜16の底面上および下側側面上にHSQ酸化膜17が形成され、ライナー膜16の上側側面上にエアギャップ20が形成される。このHSQ酸化膜17は、後述する製造工程において、犠牲膜として溝15内に形成され、除去する際に残存したものである。このHSQ酸化膜17は、多くのボイドを含む。このため、HSQ酸化膜17は、後述するPHPSペルヒドロポリシラザン酸化膜やCVD法またはALDAtomicLayerDeposition法により形成されるシリコン酸化膜よりも低密度の膜である。[第1の実施形態の製造方法]以下に、図3乃至図15を用いて、第1の実施形態に係る半導体装置の製造方法について説明する。図3乃至図15は、第1の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図3a乃至図15aは図1のA-A線に沿った断面図であり、図3b乃至図15bは図1のB-B線に沿った断面図であり、図3c乃至図15cは図1のC-C線に沿った断面図である。まず、図3a乃至cに示すように、半導体層10上に、例えば熱酸化法により、シリコン酸化膜で構成されるトンネル絶縁膜11が形成される。なお、トンネル絶縁膜11は、例えばCVD法またはALD法で形成されるシリコン酸化膜またはシリコン窒化膜、もしくはこれらの積層膜で構成されてもよい。トンネル絶縁膜11の膜厚は、例えば8nm以下である。次に、トンネル絶縁膜11上に、例えばCVD法またはALD法により、浮遊ゲート電極12が形成される。浮遊ゲート電極12は、例えば、膜厚が100nmのポリシリコン膜、または膜厚が100nm以上200nm以下のWシリサイド膜もしくはCoシリサイド膜で構成される。次に、浮遊ゲート電極12上に、例えばLPLowPressureCVD法により、ストッパー膜13が形成される。ストッパー膜13は、例えば、膜厚が200nmのシリコン窒化膜、または膜厚が100nm以上200nm以下のポリシリコン膜で構成される。次に、ストッパー膜13上に、例えばLPCVD法により、ハードマスク14が形成される。ハードマスク14は、例えば膜厚が300nmのTEOS膜で構成される。次に、図4a乃至cに示すように、フォトリソグラフィおよびドライエッチング法により、ハードマスク14をマスクとして、ストッパー膜13、浮遊ゲート電極膜12、トンネル絶縁膜11、および半導体層10が加工される。これにより、ストッパー膜13、浮遊ゲート電極膜12、およびトンネル絶縁膜11を貫通し、半導体層10に達する溝15が形成される。溝15は、幅が例えば30nm以下であり、半導体層10内における深さが例えば200nm以上500nm以下であるが、これに限らず、デバイス構造やその世代によって適宜異なる。なお、このとき、ハードマスク14も一部エッチングされるが、ストッパー膜13上に残存する。次に、図5a乃至cに示すように、例えばCVD法により、溝15の内面上に、ライナー膜16が形成される。すなわち、ライナー膜16は、溝15内における半導体層10の側面上および底面上、トンネル絶縁膜11の側面上、浮遊ゲート電極12の側面上、ストッパー膜13の側面上、ハードマスク14の側面上、溝15外におけるハードマスク14の上面上に形成される。ライナー膜16は、例えばTEOS膜またはHTO膜で構成される。ライナー膜16の膜厚は、例えば1nm以上20nm以下である。ここまでの工程は、上記方法に限らず、公知の種々の方法を用いて行うことができる。次に、STI構造としてエアギャップ20の形成工程が行われる。以下に、本実施形態に係るエアギャップ20の形成工程について詳説する。まず、図6a乃至cに示すように、塗布法により、全面が覆われるようにライナー膜16上に、犠牲膜となるHSQ膜17が形成される。すなわち、HSQ膜17は、溝15内におけるライナー膜16の底面上および側面上、溝15外におけるライナー膜16の上面上に形成される。これにより、溝15内に、HSQ膜17が埋め込まれる。HSQ膜17は、塗布法により薄膜形成が可能であり、埋め込み特性に優れている。このため、溝15の幅が微細化されたとしてもその内部をHSQ膜17により埋め込むことができる。その後、酸素雰囲気中または水蒸気中で熱処理することにより、HSQ膜17が酸化され、HSQ酸化膜17に転換される。このとき、熱処理は、例えば230°C以上900°C以下で行われる。さらに、窒素雰囲気中で熱処理することにより、HSQ酸化膜17を硬化させてもよい。なお、本明細書において、HSQ酸化膜17は、HSQ膜17から誘導された酸化膜を示す。また、以下において、HSQ酸化膜17を単にHSQ膜17と称する。このように形成されたHSQ膜17は、多くのボイドを含む。このため、HSQ膜17は、後述するPHPS膜やCVD法またはALD法により形成される酸化膜よりも低密度である膜密度が低い。また、HSQ膜17は、PHPS膜やCVD法またはALD法により形成される酸化膜よりもエッチング耐性が弱いエッチングレートが高い。次に、図7a乃至cに示すように、ストッパー膜13をストッパーとしてCMPChemicalMechanicalPolishingが行われる。これにより、上部のHSQ膜17、上部のライナー膜16、およびハードマスク14が除去され、HSQ膜17、ライナー膜16、およびストッパー膜13の上面が平坦化される。次に、図8a乃至cに示すように、HSQ膜17がエッチングされる。このとき、HSQ膜17の上面がトンネル絶縁膜11の上面から下面の高さ付近になるように、HSQ膜17が加工されるが、これに限らない。後述するHSQ膜17の除去工程を考慮すると、HSQ膜17の上面がトンネル絶縁膜11の上面よりも高くなるように加工されることが望ましい。すなわち、溝15内の下部側がHSQ膜17によって埋め込まれる。このとき、ライナー膜16も同時にエッチングされてもよい。すなわち、ストッパー膜13および浮遊ゲート電極12の側面が露出してもよい。また、ライナー膜16のエッチング耐性は、HSQ膜17のエッチング耐性よりも強い。このため、ライナー膜16の上面がHSQ膜17の上面よりも高くなるように加工される。なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。ウェットエッチングの場合、エッチング液として例えばDHFdilutehydrofluoricacidが用いられる。次に、図9a乃至cに示すように、全面が覆われるように、犠牲膜となる酸化膜18が形成される。すなわち、酸化膜18は、溝15内におけるHSQ膜17の上面上、ライナー膜16の上面上および側面上、浮遊ゲート電極12の側面上、ストッパー膜13の側面上、溝15外におけるストッパー膜13の上面上に形成される。これにより、溝15内の上部側に、酸化膜18が埋め込まれる。酸化膜18は、例えばCVD法またはALD法によって形成されるシリコン酸化膜で構成されてもよいが、埋め込み特性の観点から、塗布法により形成されるPHPS膜で構成されることが望ましい。酸化膜18としてPHPS膜が形成される場合、以下のように形成される。まず、塗布法により、PHPS膜が溝15内に埋め込まれる。PHPS膜は、塗布法により薄膜形成が可能であり、埋め込み特性に優れている。このため、溝15の幅が微細化されたとしてもその内部をPHPS膜により埋め込むことができる。その後、酸素雰囲気中または水蒸気中で熱処理することにより、PHPS膜が酸化され、PHPS酸化膜に転換される。この熱処理は、浮遊ゲート電極12、トンネル絶縁膜11、および半導体層10がライナー膜16に覆われていない場合、これらが酸化してしまうことを防ぐために比較的低温、例えば230°C以上500°C以下で行われる。さらに、窒素雰囲気中で熱処理することにより、PHPS酸化膜を硬化させてもよい。このように、埋め込み特性に優れたPHPS酸化膜が形成される。このように形成された酸化膜18シリコン酸化膜またはPHPS酸化膜は、その下部に位置するHSQ膜17よりも高密度な膜である膜密度が高い。また、酸化膜18は、HSQ膜17よりもエッチング耐性が強いエッチングレートが低い。次に、図10a乃至cに示すように、ストッパー膜13をストッパーとしてCMPが行われる。これにより、上部の酸化膜18が除去され、酸化膜18およびストッパー膜13の上面が平坦化される。次に、図11a乃至cに示すように、酸化膜18がエッチングされる。このとき、酸化膜18の上面がトンネル絶縁膜11の上面よりも高く、浮遊ゲート電極12の上面よりも低くなるように加工される。すなわち、酸化膜18が浮遊ゲート電極12側部に位置するように加工されることが望ましい。また、酸化膜18の上面がライナー膜16の上面よりも高くなってもよい。すなわち、ライナー膜16は、酸化膜18に覆われてもよい。また、溝15内に形成される酸化膜18は、その表面形状や高さの均一性が得られる程度で、できる限り少ないほうが望ましい。なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。ウェットエッチングの場合、エッチング液として例えばDHFが用いられる。次に、図12a乃至cに示すように、例えばリン酸水溶液を用いたウェットエッチングにより、ストッパー膜13が除去される。これにより、浮遊ゲート電極12の上面が露出する。次に、図13a乃至cに示すように、例えばCVD法により、浮遊ゲート電極12上に、電極間絶縁膜19が形成される。電極間絶縁膜19は、例えばシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に形成された積層膜で構成されるが、これに限らない。シリコン酸化膜またはシリコン窒化膜の単層膜で構成されてもよく、もしくはこれらが交互に4層以上形成された積層膜で構成されてもよい。電極間絶縁膜19の膜厚は、例えば20nm程度である。このとき、電極間絶縁膜19は、酸化膜18上にも形成される。言い換えると、酸化膜18は、電極間絶縁膜19に覆われる。ここで、酸化膜18は、HSQ膜17よりも高密度に形成される膜である。このため、複数の溝15において、酸化膜18の表面形状や高さを均一にさせることができる。これにより、電極間絶縁膜19の膜厚や構造を均一に形成することができる。次に、図14a乃至cに示すように、例えばCVD法により、浮遊ゲート電極12上に、ワード線WLとなる制御ゲート電極が形成される。制御ゲート電極は、例えば、ポリシリコン膜およびW膜が順に形成された積層膜で構成されるが、これに限らない。ポリシリコン膜またはW膜の単層膜で構成されてもよく、もしくはWシリサイド膜またはCoシリサイド膜で構成されてもよい。制御ゲート電極の膜厚は、例えば50nm程度である。次に、図15a乃至cに示すように、フォトリソグラフィおよびドライエッチング法により、ビット線方向に沿ってワード線WLが加工される。このとき、エッチングは、トンネル絶縁膜11に達するまで行われる。すなわち、トンネル絶縁膜11よりも上方に位置する各層が加工される。より具体的には、ワード線WL、電極間絶縁膜19、および浮遊ゲート電極12が加工される。このとき、前工程において、少なくとも酸化膜18の一部がトンネル絶縁膜11よりも上方に位置している。このため、酸化膜18の一部も同時に加工され、少なくとも酸化膜18の一部が露出する。なお、図15において、HSQ膜17の一部もトンネル絶縁膜11より上方に位置する。このため、酸化膜18を貫通し、HSQ膜17の一部に達するように加工される。これにより、酸化膜18およびHSQ膜17は、その一部が露出する。次に、図2a乃至cに示すように、例えば等方的なウェットエッチングにより、HSQ膜17および酸化膜18が除去される。エッチング液として、例えばDHFが用いられる。これにより、溝15内のライナー膜16上に、エアギャップ20が形成される。このとき、酸化膜18およびHSQ膜17の露出した表面から除去されていく。このため、HSQ膜17が露出していない場合、エッチング耐性の強い酸化膜18を除去した後でなければHSQ膜17を除去できず、HSQ膜17の除去が比較的困難になる。このため、前工程において酸化膜18だけでなく、HSQ膜17の表面も露出していることが望ましい。なお、HSQ膜17は、上部側から除去されていくが、下部側まで全て除去しなくてもよい。隣接する浮遊ゲート電極12間でYupinEnda効果を抑制できる程度まで除去すればよい。また、このとき、ライナー膜16も除去され得るが、残存してもよい。その後、例えばCVD法により、全面に、例えばTEOSで構成される図示せぬ層間絶縁膜が形成される。この層間絶縁膜は、CVD法等の埋め込み特性の低い方法により形成されるため、エアギャップ20内には形成されない。このようにして、本実施形態に係る半導体装置におけるエアギャップ20が形成される。[第1の実施形態の効果]上記第1の実施形態によれば、STIとして設けられた溝15内に、犠牲膜として、膜密度が小さくかつエッチング耐性の弱いHSQ膜17を形成した後、その上部にHSQ膜17よりも膜密度が大きくかつエッチング耐性の強い酸化膜18を形成する。その後、これらを電極間絶縁膜19およびワード線WLで覆った後、一部を露出して除去することで、STI構造としてエアギャップ20を形成する。このように、犠牲膜として膜密度が小さくかつエッチング耐性の弱いHSQ膜17を用いることで、犠牲膜の除去を容易に行うことができる。すなわち、犠牲膜のエッチング液による溶解性を向上させることができ、エアギャップ20となるより大きな空洞を形成することができる。したがって、隣接する浮遊ゲート電極12間のYupinEnda効果を低減し、デバイス特性の向上を図ることができる。また、第1の実施形態によれば、犠牲膜として、HSQ膜17だけでなく、HSQ膜17上に酸化膜18が形成される。酸化膜18は、HSQ膜17よりもエッチング耐性が強く、膜密度が大きい膜である。このため、複数の溝15において、酸化膜18の表面形状や高さの均一性を図ることができる。すなわち、その上部に形成される電極間絶縁膜19の膜厚や構造を均一に形成することができ、デバイスの信頼性を向上させることできる。<第2の実施形態>図16乃至図19を用いて、第2の実施形態に係る半導体装置について説明する。第2の実施形態は、第1の実施形態における酸化膜18としてPHPS膜21が形成される場合であり、PHPS膜21の形成工程において、浮遊ゲート電極12の表面がライナー膜16で覆われる例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[第2の実施形態の製造方法]以下に、図16乃至図19を用いて、第2の実施形態に係る半導体装置の製造方法について説明する。図16乃至図19は、第2の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図16a乃至図19aは図1のA-A線に沿った断面図であり、図16b乃至図19bは図1のB-B線に沿った断面図であり、図16c乃至図19cは図1のC-C線に沿った断面図である。まず、第1の実施形態と同様に、図3乃至図7の工程が行われる。すなわち、溝15を埋め込むようにHSQ膜17が形成された後、HSQ膜17、ライナー膜16、およびストッパー膜13の上面が平坦化される。次に、図16a乃至cに示すように、HSQ膜17がエッチングされる。このとき、HSQ膜17の上面がトンネル絶縁膜11の上面から下面の高さ付近になるように、HSQ膜17が加工されるが、これに限らない。後述するHSQ膜17の除去工程を考慮すると、HSQ膜17の上面がトンネル絶縁膜11の上面よりも高くなるように加工されることが望ましい。このとき、第2の実施形態において、ライナー膜16は、エッチングされない。すなわち、ストッパー膜13および浮遊ゲート電極12の側面がライナー膜16に覆われたまま露出しないように、エッチング条件が調整される。このエッチング条件として、エッチング液に例えばアルカリ溶液を用いたウェットエッチングが挙げられる。HSQ膜17は、ライナー膜16よりもアルカリ溶液に対するエッチング耐性が弱い。このため、アルカリ溶液によるウェットエッチングを行うことで、HSQ膜17のみをエッチングすることができる。次に、図17a乃至cに示すように、塗布法により、全面が覆われるように、犠牲膜となるPHPS膜21が形成される。すなわち、PHPS膜21は、溝15内におけるHSQ膜17の上面上、ライナー膜16の側面上、溝15外におけるライナー膜16の上面上、ストッパー膜13の上面上に形成される。これにより、溝15内の上部側に、PHPS膜21が埋め込まれる。その後、酸素雰囲気中または水蒸気中で熱処理することにより、PHPS膜21が酸化され、PHPS酸化膜21に転換される。なお、本明細書において、PHPS酸化膜21は、PHPS膜21から誘導された酸化膜を示す。また、以下において、PHPS酸化膜21を単にPHPS膜21と称する。このとき、熱処理は、例えば230°C以上900°C以下で行われる。ここで、第2の実施形態において、浮遊ゲート電極12、トンネル絶縁膜11、および半導体層10は、ライナー膜16で覆われている。このため、PHPS膜21の酸化工程熱処理を比較的高温で行っても、浮遊ゲート電極12、トンネル絶縁膜11、および半導体層10が酸化されることはない。次に、図18a乃至cに示すように、ストッパー膜13をストッパーとしてCMPが行われる。これにより、上部のPHPS膜21が除去され、PHPS膜21、ライナー膜16、およびストッパー膜13の上面が平坦化される。次に、図19a乃至cに示すように、PHPS膜21がエッチングされる。このとき、PHPS膜21の上面がトンネル絶縁膜11の上面よりも高く、浮遊ゲート電極12の上面よりも低くなるように加工される。すなわち、PHPS膜21が浮遊ゲート電極12側部に位置するように加工されることが望ましい。このとき、ライナー膜16も同時に形成される。すなわち、ストッパー膜13および浮遊ゲート電極12の側面が露出する。なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。その後、第1の実施形態と同様に、図12乃至図15、および図2の工程が行われ、本実施形態に係る半導体装置におけるエアギャップ20が形成される。[第2の実施形態の効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、溝15にHSQ膜17を埋め込んだ後にエッチングする際、エッチング条件を調整することにより、ライナー膜16を除去しない。これにより、浮遊ゲート電極12、トンネル絶縁膜11、および半導体層10の側面をライナー膜16で覆ったまま、PHPS膜21の塗布および酸化工程を行うことができる。すなわち、PHPS膜21の酸化工程における熱処理によって、浮遊ゲート電極12、トンネル絶縁膜11、および半導体層10が酸化されることを抑制することができる。<第3の実施形態>図20乃至図27を用いて、第3の実施形態に係る半導体装置について説明する。第3の実施形態は、第1の実施形態における酸化膜18としてPHPS膜21が形成される場合であり、HSQ膜17とPHPS膜21との間に高密度のシリコン酸化膜22を形成する例である。なお、第3の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。[第3の実施形態の製造方法]以下に、図20乃至図27を用いて、第3の実施形態に係る半導体装置の製造方法について説明する。図20乃至図27は、第3の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図20a乃至図27aは図1のA-A線に沿った断面図であり、図20b乃至図27bは図1のB-B線に沿った断面図であり、図20c乃至図27cは図1のC-C線に沿った断面図である。まず、第1の実施形態と同様に、図3乃至図8の工程が行われる。すなわち、溝15を埋め込むようにHSQ膜17が形成された後、エッチングされることで、溝15の下部側にHSQ膜17が埋め込まれる。次に、図20a乃至cに示すように、例えばALD法またはCVD法により、HSQ膜17上に、シリコン酸化膜22が形成される。すなわち、シリコン酸化膜22は、溝15内におけるHSQ膜17の上面上に形成される。これにより、HSQ膜17の上面は、シリコン酸化膜22に覆われる。このとき、シリコン酸化膜22は、HSQ膜17以外の膜の全面にも形成される。すなわち、シリコン酸化膜22は、溝15内におけるライナー膜16の上面上および側面上、浮遊ゲート電極12の側面上、ストッパー膜13の側面上、溝15外におけるストッパー膜13の上面上にも形成される。なお、本明細書において、犠牲膜としてのシリコン酸化膜22は、塗布法ではなく、例えばCVD法またはALD法等の堆積法によって形成される酸化膜を示す。シリコン酸化膜22の膜厚は、例えば3nm以下である。しかし、これに限らず、シリコン酸化膜22の膜厚は、後工程においてPHPS膜21がHSQ膜のボイドに侵入しない程度に大きく、犠牲膜としてエッチングしやすい程度に小さければよい。このように形成されたシリコン酸化膜22は、その下部に位置するHSQ膜17および後にその上部に形成されるPHPS膜21よりも高密度な膜である。また、シリコン酸化膜22は、HSQ膜17およびPHPS膜21よりもエッチング耐性が強い。なお、シリコン酸化膜22は、ライナー膜16と同様の効果を有する。すなわち、後述するPHPS膜21の酸化工程において、浮遊ゲート電極12等がシリコン酸化膜22で覆われることにより浮遊ゲート電極12等の酸化を抑制することができる。また、上記観点から、シリコン酸化膜22は浮遊ゲート電極12等の表面に残すことが望ましいが、除去してもよい。次に、図21a乃至cに示すように、塗布法により、全面が覆われるように、犠牲膜となるPHPS膜21が形成される。すなわち、PHPS膜21は、溝15内におけるシリコン酸化膜22の上面上、ライナー膜16の側面上、溝15外におけるライナー膜16の上面上、ストッパー膜13の上面上に形成される。これにより、溝15内の上部側に、PHPS膜21が埋め込まれる。その後、酸素雰囲気中または水蒸気中で熱処理することにより、PHPS膜21が酸化される。この熱処理は、浮遊ゲート電極12およびトンネル絶縁膜11がライナー膜16および/またはシリコン酸化膜22に覆われていない場合、例えば230°C以上500°C以下で行われ、覆われている場合、例えば230°C以上900°C以下で行われる。このように形成されたPHPS膜21は、その下部に位置するシリコン酸化膜22よりも低密度な膜であり、さらに下部に位置するHSQ膜よりも高密度な膜である。また、酸化膜18は、シリコン酸化膜22よりもエッチング耐性が弱く、HSQ膜17よりもエッチング耐性が強い。次に、図22a乃至cに示すように、ストッパー膜13をストッパーとしてCMPが行われる。これにより、上部のPHPS膜21が除去され、PHPS膜21、シリコン酸化膜22およびストッパー膜13の上面が平坦化される。次に、図23a乃至cに示すように、PHPS膜21がエッチングされる。このとき、PHPS膜21の上面がトンネル絶縁膜11の上面よりも高く、浮遊ゲート電極12の上面よりも低くなるように加工される。すなわち、PHPS膜21が浮遊ゲート電極12側部に位置するように加工されることが望ましい。このとき、シリコン酸化膜22もエッチングされる。これにより、シリコン酸化膜22が浮遊ゲート電極12の側面上から除去されることが望ましいが、一部残存してもよい。なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。次に、図24a乃至cに示すように、例えばリン酸水溶液を用いたウェットエッチングにより、ストッパー膜13が除去される。これにより、浮遊ゲート電極12の上面が露出する。次に、図25a乃至cに示すように、例えばCVD法により、浮遊ゲート電極12上に、電極間絶縁膜19が形成される。このとき、電極間絶縁膜19は、PHPS膜21上にも形成される。次に、図26a乃至cに示すように、例えばCVD法により、浮遊ゲート電極12上に、ワード線WLとなる制御ゲート電極が形成される。次に、図27a乃至cに示すように、フォトリソグラフィおよびドライエッチング法により、ビット線方向に沿ってワード線WLが加工される。このとき、エッチングは、トンネル絶縁膜11に達するまで行われる。このとき、前工程において、少なくともPHPS膜21の一部がトンネル絶縁膜11よりも上方に位置している。このため、PHPS膜21の一部も同時に加工され、少なくともPHPS膜21の一部が露出する。なお、図15において、シリコン酸化膜22およびHSQ膜17の一部もトンネル絶縁膜11より上方に位置する。このため、PHPS膜21およびシリコン酸化膜22を貫通し、HSQ膜17の一部に達するように加工される。これにより、PHPS膜21、シリコン酸化膜22およびHSQ膜17は、その一部が露出する。次に、図2a乃至cに示すように、例えば等方的なウェットエッチングにより、HSQ膜17およびPHPS膜21が除去される。エッチング液として、例えばDHFが用いられる。これにより、溝15内のライナー膜16上に、エアギャップ20が形成される。ここで、シリコン酸化膜22は、HSQ膜17およびPHPS膜21よりもエッチング耐性の強い膜である、しかし、シリコン酸化膜22は、薄く例えば、3nm以下で形成されているため、犠牲膜として機能し、HSQ膜17およびPHPS膜21と同時にエッチングされて除去される。このようにして、本実施形態に係る半導体装置におけるエアギャップ20が形成される。[第3の実施形態の効果]上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。ところで、HSQ膜17は、ボイドを多く含む膜であり、低密度な膜である。このHSQ膜17上に塗布法によりPHPS膜21を形成した場合、埋め込み特性の高いPHPS膜21はHSQ膜17のボイド内に侵入する恐れがある。HSQ膜17にPHPS膜21が侵入した場合、高密度かつエッチング耐性の強い膜になってしまう。その結果、これらの膜は、エアギャップ20の形成のための犠牲膜として除去しにくい膜になってしまう。これに対し、第3の実施形態では、HSQ膜17とPHPS膜21との界面に、薄いシリコン酸化膜22が形成される。このシリコン酸化膜22は、ALD法またはCVD法により形成される埋め込み特性が低く、高密度な膜である。シリコン酸化膜22は、埋め込み特性が低いためにHSQ膜17のボイドに侵入することはなく、高密度な膜であるためにPHPS膜21がHSQ膜17に侵入することを防ぐことができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。