上部が第1方向に延びる複数本のアクティブエリアに分断された半導体基板と、前記アクティブエリア上に設けられたトンネル膜と、前記トンネル膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられ、前記第1方向に対して交差した第2方向に延びる電極間絶縁膜と、前記電極間絶縁膜上に設けられ、前記第2方向に延びる制御ゲート電極と、前記第2方向において隣り合う前記アクティブエリア間、前記トンネル膜間及び前記浮遊ゲート電極間に設けられた下側絶縁部と、前記下側絶縁部と前記電極間絶縁膜との間に設けられ、上面が前記浮遊ゲート電極の上面よりも上方に位置している上側絶縁部と、を備え、前記下側絶縁部は気体部分を有し、前記上側絶縁部の比誘電率は前記下側絶縁部の比誘電率よりも高く、前記電極間絶縁膜の比誘電率は前記上側絶縁部の比誘電率よりも高いことを特徴とする半導体記憶装置。前記下側絶縁部と前記上側絶縁部との界面は、前記浮遊ゲート電極の上面よりも上方に位置していることを特徴とする請求項1記載の半導体記憶装置。前記下側絶縁部と前記上側絶縁部との界面は、前記浮遊ゲート電極の上面と同じ高さに位置していることを特徴とする請求項1記載の半導体記憶装置。前記下側絶縁部と前記上側絶縁部との界面は、前記浮遊ゲート電極の上面よりも下方に位置していることを特徴とする請求項1記載の半導体記憶装置。前記上側絶縁部の一部は、前記浮遊ゲート電極の直上域に張り出していることを特徴とする請求項1~4のいずれか1つに記載の半導体記憶装置。前記上側絶縁部は、シリコン酸化物、シリコン窒化物及びシリケートからなる群より選択された1種以上の材料を含み、前記電極間絶縁膜は、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウム酸化物、ハフニウムアルミニウム酸化物、アルミニウム酸化物、ランタンシリケート、ランタンアルミニウムシリケート、ランタンハフニウムシリケート、ハフニウムシリケート、ハフニウムアルミニウムシリケート、及びアルミニウムシリケートからなる群から選択された1種以上の酸化物を含むことを特徴とする請求項1~5のいずれか1つに記載の半導体記憶装置。本発明の目的は、制御ゲート電極と浮遊ゲート電極との間のカップリングを確保しつつ、浮遊ゲート電極間の干渉を抑制することができる半導体記憶装置を提供することである。実施形態に係る半導体記憶装置は、上部が第1方向に延びる複数本のアクティブエリアに分断された半導体基板と、前記アクティブエリア上に設けられたトンネル膜と、前記トンネル膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられ、前記第1方向に対して交差した第2方向に延びる電極間絶縁膜と、前記電極間絶縁膜上に設けられ、前記第2方向に延びる制御ゲート電極と、前記第2方向において隣り合う前記アクティブエリア間、前記トンネル膜間及び前記浮遊ゲート電極間に設けられた下側絶縁部と、前記下側絶縁部と前記電極間絶縁膜との間に設けられ、上面が前記浮遊ゲート電極の上面よりも上方に位置している上側絶縁部と、を備える。前記下側絶縁部は気体部分を有する。そして、前記上側絶縁部の比誘電率は前記下側絶縁部の比誘電率よりも高く、前記電極間絶縁膜の比誘電率は前記上側絶縁部の比誘電率よりも高い。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。本実施形態に係る半導体記憶装置は、NAND型フラッシュメモリである。図1は、本実施形態に係る半導体記憶装置を例示する断面図である。図1に示すように、本実施形態に係る半導体記憶装置1においては、シリコン基板10が設けられている。シリコン基板10の上部には、一方向以下、AA方向というに延びるトレンチ11が形成されており、このトレンチ11によって、シリコン基板10の上部が複数本のアクティブエリア12に分断されている。各アクティブエリア12は、AA方向に沿って延びている。各アクティブエリア12上には、トンネル膜13が設けられている。トンネル膜13の下面はアクティブエリア12の上面に接している。トンネル膜13は、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物等の絶縁性材料によって形成されている。なお、トンネル膜13は複層膜、例えば、ONO膜であってもよい。トンネル膜13上には、浮遊ゲート電極14が設けられている。浮遊ゲート電極14の下面はトンネル膜13の上面に接している。また、浮遊ゲート電極14は、アクティブエリア12の直上域に配置されており、且つ、AA方向において分断されている。このため、半導体記憶装置1においては、上方から見て、複数の浮遊ゲート電極14がAA方向及びそれに直交する方向以下、CG方向というに沿ってマトリクス状に配列されている。浮遊ゲート電極14は、導電性材料、例えば、不純物が導入されたポリシリコン、チタン若しくはタングステン等の金属、又は、チタン窒化物若しくはタングステン窒化物等の金属窒化物によって形成されている。浮遊ゲート電極14は、周囲を絶縁材料に囲まれており、電気的に浮遊状態となっている。トレンチ11内、すなわち、隣り合うアクティブエリア12の相互間、これらのアクティブエリア12の直上域にそれぞれ設けられたトンネル膜13の相互間、及び、これらのアクティブエリア12の直上域にそれぞれ設けられた浮遊ゲート電極14の相互間には、下側絶縁部16が設けられている。下側絶縁部16は全体として絶縁性であるが、単一の部材によって構成されているとは限らない。下側絶縁部16の少なくとも一部には、気体部分図示せずが形成されている。気体部分とは、内部に大気等の気体が存在している空洞であり、エアギャップと呼ばれる。下側絶縁部16の直上域には、上側絶縁部17が設けられている。上側絶縁部17は、例えば、単一の絶縁性材料によって形成されており、例えば、シリコン酸化物、シリコン窒化物又はシリケートによって形成されている。下側絶縁部16と上側絶縁部17との界面20は、浮遊ゲート電極14の上面と同じ高さに位置している。従って、上側絶縁部17の上面は、浮遊ゲート電極14の上面よりも上方に位置している。浮遊ゲート電極14及び上側絶縁部17の上方には、これらを覆うように、電極間絶縁膜18が設けられている。各電極間絶縁膜18は、浮遊ゲート電極14の直上域をつなぐように、CG方向に延びており、浮遊ゲート電極14及び上側絶縁部17に接している。従って、上側絶縁部17は下側絶縁部16と電極間絶縁膜18との間に設けられている。電極間絶縁膜18は、高誘電率材料、例えば、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウム酸化物、ハフニウムアルミニウム酸化物、又はアルミニウム酸化物等の金属酸化物によって形成されている。なお、これらの金属酸化物に加えて、シリコンを含むシリケート、例えば、ランタンシリケート、ランタンアルミニウムシリケート、ランタンハフニウムシリケート、ハフニウムシリケート、ハフニウムアルミニウムシリケート、又はアルミニウムシリケート等を用いてもかまわない。ただし、電極間絶縁膜18及び上側絶縁部17の双方にシリケートを用いる場合は、電極間絶縁膜18における金属元素の濃度を、上側絶縁部17における金属元素の濃度よりも高くする。各電極間絶縁膜18の直上域には、制御ゲート電極19が設けられている。制御ゲート電極19の形状はストライプ状であり、CG方向に延びている。制御ゲート電極19は、電極間絶縁膜18に接している。制御ゲート電極19は、例えば金属によって形成されている。制御ゲート電極19上には層間絶縁膜図示せずが設けられている。この層間絶縁膜は、AA方向に沿って配列された複数本の制御ゲート電極19を覆っている。但し、AA方向において隣り合う浮遊ゲート電極14間には、気体部分図示せずが配置されている。層間絶縁膜上には、CG方向に延びるソース線図示せず及びAA方向に延びるビット線図示せずが設けられている。そして、上側絶縁部17の比誘電率ε2は、下側絶縁部16の比誘電率ε3よりも高く、電極間絶縁膜18の比誘電率ε1は、上側絶縁部17の比誘電率ε2よりも高い。すなわち、ε1>ε2>ε3である。上述の如く、電極間絶縁膜18は、例えば、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウム酸化物、ハフニウムアルミニウム酸化物又はアルミニウム酸化物によって形成されており、その比誘電率ε1は例えば12~40であり、例えば約30である。また、上側絶縁部17は、シリコン酸化物、シリコン窒化物又はシリケートによって形成されており、その比誘電率ε2は例えば3~11であり、例えば7である。下側絶縁部16は気体部分を含み、下側絶縁部16全体の比誘電率ε3は例えば1~3である。下側絶縁部16全体が気体部分である場合には、その比誘電率ε3は約1である。次に、本実施形態の作用効果について説明する。本実施形態に係る半導体記憶装置1においては、CG方向において隣り合う浮遊ゲート電極14間に下側絶縁部16が設けられている。下側絶縁部16の少なくとも一部には気体部分が設けられているため、下側絶縁部16は全体として比誘電率ε3が低い。このため、CG方向において隣り合う浮遊ゲート電極14間の干渉を抑制することができる。また、半導体記憶装置1においては、浮遊ゲート電極14と制御ゲート電極19との間に電極間絶縁膜18が設けられている。電極間絶縁膜18は、ランタン酸化物等の高誘電率材料によって形成されているため、比誘電率ε1が高い。このため、制御ゲート電極19と浮遊ゲート電極14との間において、高いカップリングレシオCRを実現することができる。そして、CG方向において隣り合う浮遊ゲート電極14間の直上域であって、浮遊ゲート電極14と制御ゲート電極19との間には、上側絶縁部17が設けられている。上側絶縁部17の比誘電率ε2は、下側絶縁部16の比誘電率ε3よりも高く、電極間絶縁膜18の比誘電率ε1よりも低い。これにより、制御ゲート電極19と浮遊ゲート電極14との間のカップリングレートを確保しつつ、浮遊ゲート電極14間の干渉を抑制することができる。この結果、半導体記憶装置1を高集積化しても、制御ゲート電極19による浮遊ゲート電極14に対する電荷の注入及び引き抜きを効率的に行うことができ、データの書込動作及び消去動作を確実に実施することができる。また、ある浮遊ゲート電極14に注入された電荷が、隣の浮遊ゲート電極14の動作に伴ってリークすることを防止できるため、書き込まれたデータを確実に保持することができる。これにより、半導体記憶装置1を高集積化しても、動作の信頼性を確保することができる。すなわち、比誘電率ε1、ε2、ε3の相互間の差が大きいほど、高い効果を得ることができる。本実施形態においては、下側絶縁部16が気体部分を含むため、比誘電率ε3は1に近い値を取ることができ、効果的である。また、半導体記憶装置1においては、AA方向において隣り合う浮遊ゲート電極14間にも気体部分が配置されているため、これらの浮遊ゲート電極14間においても、干渉を防止することができる。次に、第1の比較例について説明する。図2aは、本比較例に係る半導体記憶装置を例示する断面図であり、bは電気力線のシミュレーション結果を例示する図である。図2aに示すように、本比較例に係る半導体記憶装置101においては、前述の第1の実施形態に係る半導体記憶装置1図1参照とは異なり、下側絶縁部116がシリコン酸化物からなるSTIによって構成されている。また、上側絶縁部17が設けられておらず、第1の実施形態において上側絶縁部17が設けられている位置にも、高誘電率材料からなる電極間絶縁膜18が配置されている。図2bは、図2aに示す領域Aを表しており、制御ゲート電極19の電位を0Vとし、ある浮遊ゲート電極14aの電位を2Vとし、この浮遊ゲート電極14aから見て、CG方向において隣に配置された浮遊ゲート電極14bの電位を0Vとした場合に、これらの電極間に発生する電気力線のシミュレーション結果を示している。図2bに示すように、半導体記憶装置101においては、制御ゲート電極19と浮遊ゲート電極14aとの間に多数の電気力線が発生しており、良好なカップリングレートが得られている。しかしながら、浮遊ゲート電極14aと浮遊ゲート電極14bとの間にも、下側絶縁部116及び電極間絶縁膜18を介して多数の電気力線が発生しており、干渉が生じている。このため、本比較例に係る半導体記憶装置101においては、浮遊ゲート電極14における電荷の保持特性が低い。特に、半導体記憶装置101を高集積化すると、この問題点が顕著になる。次に、第2の比較例について説明する。図3は、本比較例に係る半導体記憶装置を例示する断面図である。図3に示すように、本比較例に係る半導体記憶装置102においては、前述の第1の実施形態に係る半導体記憶装置1図1参照とは異なり、上側絶縁部17図1参照が設けられておらず、第1の実施形態において上側絶縁部17が設けられている位置にも、下側絶縁部16が配置されている。本比較例においては、比誘電率が低い下側絶縁部16が設けられていることにより、CG方向において隣り合う浮遊ゲート電極14間における干渉は抑制することができる。しかしながら、制御ゲート電極19と浮遊ゲート電極14との間の空間の一部にも下側絶縁部16が介在しているため、制御ゲート電極19と浮遊ゲート電極14との間のカップリングレートが低い。このため、本比較例に係る半導体記憶装置102においては、浮遊ゲート電極14に対する書込/消去特性が低い。特に、半導体記憶装置102を高集積化すると、この問題点が顕著になる。次に、第2の実施形態について説明する。図4は、本実施形態に係る半導体記憶装置を例示する断面図である。図4に示すように、本実施形態に係る半導体記憶装置2においては、下側絶縁部16と上側絶縁部17との界面20が、浮遊ゲート電極14の上面よりも上方に位置している。これにより、前述の第1の実施形態に係る半導体記憶装置1図1参照と比較して、浮遊ゲート電極14間の干渉をより効果的に抑制することができる。但し、制御ゲート電極19と浮遊ゲート電極14との間のカップリングレートは、半導体記憶装置1の方が高い。すなわち、下側絶縁部16と上側絶縁部17との界面20の位置を選択することにより、浮遊ゲート電極14間の干渉を抑制する効果と制御ゲート電極19と浮遊ゲート電極14との間のカップリングレートを高める効果とのバランスを調整することができる。本実施形態における上記以外の構成及び作用効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図5は、本実施形態に係る半導体記憶装置を例示する断面図である。図5に示すように、本実施形態に係る半導体記憶装置3においては、下側絶縁部16と上側絶縁部17との界面20が、浮遊ゲート電極14の上面よりも下方に位置している。これにより、前述の第1の実施形態に係る半導体記憶装置1図1参照と比較して、制御ゲート電極19と浮遊ゲート電極14との間のカップリングレートをより高めることができる。但し、浮遊ゲート電極14間の干渉を抑制する効果は、半導体記憶装置1の方が高い。すなわち、前述の第2の実施形態と同様に、界面20の位置を選択することにより、特性のバランスを制御することができる。本実施形態における上記以外の構成及び作用効果は、前述の第1の実施形態と同様である。次に、第4の実施形態について説明する。図6は、本実施形態に係る半導体記憶装置を例示する断面図である。図6に示すように、本実施形態に係る半導体記憶装置4は、前述の第1の実施形態に係る半導体記憶装置1図1参照と比較して、上側絶縁部17の一部が、浮遊ゲート電極14におけるCG方向両端部の直上域に張り出している点が異なっている。これにより、浮遊ゲート電極14の上面のうち、CG方向両端部が上側絶縁部17の張出部17aによって覆われている。一方、浮遊ゲート電極14の上面のうち、CG方向中央部は上側絶縁部17によって覆われておらず、電極間絶縁膜18に接している。本実施形態においては、浮遊ゲート電極14の上面とCG方向に面した側面との間の角部が上側絶縁部17によって覆われている。上側絶縁部17の張出部17aは、図2bにおいて電気力線が集中する位置に配置されるため、前述の第1の実施形態に係る半導体記憶装置1図1参照と比較して、隣り合う浮遊ゲート電極14間の干渉をより効果的に抑制することができる。本実施形態における上記以外の構成及び作用効果は、前述の第1の実施形態と同様である。次に、第5の実施形態について説明する。本実施形態は、前述の第4の実施形態に係る半導体記憶装置の製造方法の具体例である。図7a~c及び図8a~cは、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。先ず、図7aに示すように、単結晶シリコンからなるシリコン基板10を用意する。次に、シリコン基板10上の全面に、例えばシリコン酸化物からなるトンネル膜13を形成する。次に、トンネル膜13上の全面に、例えば、不純物を導入したポリシリコンを堆積させて、浮遊ゲート電極14を形成する。なお、この段階では、トンネル膜13及び浮遊ゲート電極14は分断されておらず、連続膜である。次に、シリコン基板10上にトンネル膜13及び浮遊ゲート電極14が積層された構造体に、AA方向に延びる複数本のトレンチ11を形成する。これにより、浮遊ゲート電極14及びトンネル膜13がAA方向に延びる複数本のストライプ状の部分に分断されると共に、シリコン基板10の上部がAA方向に延びる複数本のアクティブエリア12に分断される。次に、全面にシリコン酸化膜21を形成する。シリコン酸化膜21は、トレンチ11の内面上及び浮遊ゲート電極14の上面上に形成される。次に、全面にシリコン窒化膜22を堆積させる。シリコン窒化膜22は、浮遊ゲート電極14の上面上及びトレンチ11の上端部の側面上においては相対的に厚く形成され、トレンチ11における上端部以外の部分の内面上においては相対的に薄く形成される。これにより、トレンチ11の上端部においては、シリコン窒化膜22が相互に近づく方向に庇状に突き出す。この結果、トレンチ11の上端部における開口幅は、トレンチ11の上端部以外の部分の幅よりも狭くなる。次に、図7bに示すように、RIEreactiveionetching:反応性イオンエッチングを行い、シリコン窒化膜22をエッチバックする。これにより、シリコン窒化膜22のうち、浮遊ゲート電極14の上面上に堆積された部分、及びトレンチ11の底面上に堆積された部分が除去される。この結果、浮遊ゲート電極14の上面上及びトレンチ11の底面上において、シリコン酸化膜21が露出する。一方、シリコン窒化膜22のうち、トレンチ11の側面上に堆積された部分は残留する。次に、例えばフッ酸を用いたウェットエッチングを施すことにより、シリコン酸化膜21における露出部分、すなわち、浮遊ゲート電極14の上部を覆う部分、及びトレンチ11の底面上に堆積された部分を除去する。これにより、浮遊ゲート電極14の上部が露出すると共に、トレンチ11の底面においてシリコン基板10が露出する。このとき、残留したシリコン窒化膜22の上端部、すなわち、トレンチ11の直上域において庇状に突き出た部分は、浮遊ゲート電極14の上面よりも上方に位置する。次に、図7cに示すように、被覆率が比較的高い方法、例えば、ALDatomiclayerdeposition:原子層堆積法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜23を形成する。シリコン酸化膜23はトレンチ11の内面上及び浮遊ゲート電極14の上面上に形成されると共に、トレンチ11の上端部において庇状に突き出たシリコン窒化膜22を覆う。そして、シリコン酸化膜23がトレンチ11の内部を埋めきる前に、シリコン酸化膜23のうち、トレンチ11の直上域において相互に対向するシリコン窒化膜22を覆う部分同士が接触し、トレンチ11の上端部を閉塞する。この結果、トレンチ11内に、気体部分29が形成される。また、このとき、シリコン窒化膜22の上端部は浮遊ゲート電極14の上面よりも上方に位置しているため、シリコン酸化膜23の上面のうち、トレンチ11の直上域に位置する領域は、浮遊ゲート電極14の直上域に位置する領域よりも上方に位置する。これにより、シリコン酸化膜23の上面に凹凸が形成される。次に、図8aに示すように、被覆率が比較的低い方法、例えば、CVDchemicalvapordeposition:化学気相成長法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜24を形成する。このとき、トレンチ11の上端部は、シリコン酸化膜23よって閉塞されているため、シリコン酸化膜24がトレンチ11の内部に進入することはない。また、シリコン酸化膜24の上面には、シリコン酸化膜23の形状を反映した凹凸が形成される。すなわち、シリコン酸化膜24の上面のうち、トレンチ11の直上域に相当する領域は凸部となり、浮遊ゲート電極14の直上域に相当する領域は凹部となる。次に、図8bに示すように、RIEを行い、シリコン酸化膜24及び23をエッチバックする。このとき、シリコン酸化膜24及び23の上面は、RIE開始前の凹凸を保持したまま後退する。この結果、RIE開始前に凸部であったトレンチ11の直上域及び浮遊ゲート電極14のCG方向両端部の直上域においては、シリコン酸化膜23が残留し、RIE開始前に凹部であった浮遊ゲート電極14のCG方向中央部の直上域においては、シリコン酸化膜23が除去されて、浮遊ゲート電極14が露出する。なお、シリコン酸化膜24は、ほぼ全体が除去される。次に、図8cに示すように、例えばランタン酸化物を堆積させて、電極間絶縁膜18を形成する。電極間絶縁膜18は、シリコン酸化膜23の残留部分を覆うと共に、浮遊ゲート電極14におけるCG方向中央部の上面に接触する。次に、例えば金属を堆積させて、制御ゲート電極19を形成する。次に、リソグラフィ法によりレジストマスク図示せずを形成し、これをマスクとしてRIEを施すことにより、制御ゲート電極19、電極間絶縁膜18、シリコン酸化膜23、シリコン窒化膜22及び浮遊ゲート電極14を選択的に除去し、CG方向に延びるストライプ状の部分に分断する。次に、全面に層間絶縁膜図示せずを形成し、ソース線図示せず及びビット線図示せずを形成する。これにより、本実施形態に係る半導体記憶装置5が製造される。半導体記憶装置5においては、トレンチ11内に形成された構造体、すなわち、シリコン酸化膜21、シリコン窒化膜22におけるトレンチ11内に位置する部分、シリコン酸化膜23におけるトレンチ11内に位置する部分及び気体部分29からなる構造体が、下側絶縁部16となる。また、シリコン窒化膜22における浮遊ゲート電極14上に位置する部分、及びシリコン酸化膜23における浮遊ゲート電極14上に位置する部分が、上側絶縁部17となる。上側絶縁部17はシリコン酸化物及びシリコン窒化物により形成されており、下側絶縁部16はシリコン酸化物及びシリコン窒化物の他に、気体部分29を含んでいるため、上側絶縁部17全体の比誘電率ε2は、下側絶縁部16全体の比誘電率ε3よりも高い。また、電極間絶縁膜18はランタン酸化物により形成されているため、電極間絶縁膜18の比誘電率ε1は、上側絶縁部17の比誘電率ε2よりも高い。本実施形態における作用効果は、前述の第4の実施形態と同様である。次に、第6の実施形態について説明する。図9は、本実施形態に係る半導体記憶装置を例示する断面図である。図9に示すように、本実施形態においては、図8cに示す工程において、浮遊ゲート電極14、電極間絶縁膜18及び制御ゲート電極19を選択的に除去して、CG方向に延びるストライプ状の部分に分断した後、ウェットエッチングを施して、シリコン窒化膜22図8c参照を除去する。これにより、シリコン窒化膜22が配置されていた部分が気体部分30となる。その後、層間絶縁膜図示せず、ソース線図示せず及びビット線図示せずを形成する。このようにして、半導体記憶装置6が製造される。本実施形態においては、シリコン窒化膜22図8c参照の替わりに気体部分30が設けられているため、前述の第5の実施形態に係る半導体記憶装置5図8c参照と比較して、下側絶縁部16及び上側絶縁部17の比誘電率が低い。これにより、浮遊ゲート電極14間の干渉をより効果的に抑制することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第5の実施形態と同様である。以上説明した実施形態によれば、制御ゲート電極と浮遊ゲート電極との間のカップリングを確保しつつ、浮遊ゲート電極間の干渉を抑制することができる半導体記憶装置を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。