"IG層が露出された第1の半導体基板に対して、IG層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτA1を測定する工程と、少なくとも一方の面にDZ層を有する第2の半導体基板に対して、DZ層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτB1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RBとの第1の関係を測定する工程と、前記ライフタイムτA1を用いたシミュレーションにより、前記第2の半導体基板と同じ構造のモデルに対して、DZ層側を照射面としてμ-PCD法を行い、該DZ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτC1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RCとの第2の関係を求める工程と、前記第1の関係と、前記第2の関係とを重ね合わせ、前記第2の半導体基板における前記DZ層の厚さを測定する工程とを有することを特徴とする半導体基板の解析方法。IG層が露出された第1の半導体基板に対して、IG層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτA1を測定する工程と、少なくとも一方の面にDZ層を有し、且つ、表面処理条件の異なる複数枚の第2の半導体基板に対して、各々DZ層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτB1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RBとの第1の関係を測定する工程と、前記ライフタイムτA1を用いたシミュレーションにより、前記第2の半導体基板と同じ構造のモデルに対して、DZ層側を照射面としてμ-PCD法を行い、該DZ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτC1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RCとの第2の関係を求める工程と、前記第1の関係と、前記第2の関係とを重ね合わせ、前記第2の半導体基板における前記DZ層の厚さを測定する工程とを有することを特徴とする半導体基板の解析方法。請求項1又は請求項2において、前記第1の半導体基板のDZ層、及び、前記複数枚の第2の半導体基板のDZ層は、半導体基板を不活性雰囲気中又は水素雰囲気中でアニールすることにより形成することを特徴とする半導体基板の解析方法。請求項1乃至請求項3のいずれか一において、前記第1の半導体基板、及び、前記複数の第2の半導体基板、シリコン基板であることを特徴とする半導体基板の解析方法。しかしながら、μ-PCD法を用いた複数層構造多層構造ともいうを有する半導体基板の解析の試みは無かった。例えば、表面近傍にDZDenudedZone層を有し、内部にIGIntrinsicGettering層を有する半導体基板について、各層のバルクライフタイム及び表面再結合速度の分離評価法、又はDZ層の厚さの測定法は提案されていない。そこで、本発明の一態様は、複数層構造を有する半導体基板において、μ-PCD法によりバルクライフタイムを測定することを目的の一とする。また、本発明の一態様は、表面にDZ層を有する半導体基板において、μ-PCD法により該DZ層の厚さを測定することを目的の一とする。複数層構造の半導体基板について、実験によるμ-PCD法の結果と、シミュレーションによるμ-PCD法の結果とを重ね合わせるフィッティングともいうことで、解析を行うものである。本発明の一態様は、IG層が露出された第1の半導体基板に対して、IG層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτA1を測定する工程と、少なくとも一方の面にDZ層を有する第2の半導体基板に対して、DZ層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτB1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RBとの第1の関係を測定する工程と、ライフタイムτA1を用いたシミュレーションにより、第2の半導体基板と同じ構造のモデルに対して、DZ層側を照射面としてμ-PCD法を行い、該DZ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτC1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RCとの第2の関係を求める工程と、第1の関係と、第2の関係とを重ね合わせ、第2の半導体基板におけるDZ層の厚さを測定する工程とを有する半導体基板の解析方法である。また、本発明の他の一態様は、IG層が露出された第1の半導体基板に対して、IG層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτA1を測定する工程と、少なくとも一方の面にDZ層を有し、且つ、表面処理条件の異なる複数枚の第2の半導体基板に対して、各々DZ層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτB1と、全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数RBとの第1の関係を測定する工程と、ライフタイムτA1を用いたシミュレーションにより、第2の半導体基板と同じ構造のモデルに対して、DZ層側を照射面としてμ-PCD法を行い、該DZ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτC1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RCとの第2の関係を求める工程と、第1の関係と、第2の関係とを重ね合わせ、第2の半導体基板における前記DZ層の厚さを測定する工程とを有する半導体基板の解析方法である。なお、上記第1の半導体基板のDZ層、及び、上記複数枚の第2の半導体基板のDZ層は、半導体基板を不活性雰囲気中又は水素雰囲気中でアニールすることにより形成してもよい。また、上記第1の半導体基板、及び、上記複数の第2の半導体基板として、シリコン基板を用いてもよい。本発明の一態様は、非破壊的に半導体基板の解析を行うことができる。また、本発明の一態様は、半導体基板におけるDZ層の厚さを測定することができる。本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。実施の形態1本実施の形態では、複数層構造を有する半導体基板の解析方法の一例について説明する。解析は、次の工程A~工程Dによって行われる。<工程A>実験により半導体基板のライフタイムを測定する。IG層が露出された半導体基板に対し、IG層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτA1を測定する。<工程B>工程Aとは異なる実験により半導体基板のライフタイム等を測定する。少なくとも一方の面にDZ層を有する半導体基板に対し、DZ層側を照射面としてμ-PCD法を行う。そして、一次モードのライフタイムτB1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RBとの関係第1の関係ともいうを測定する。<工程C>シミュレーションにより半導体基板のライフタイム等を求める。工程Aで測定されたライフタイムτA1を用い、工程Bで用いた半導体基板と同じ構造のモデルに対して、DZ層側を照射面としてμ-PCD法のシミュレーションを行う。そして、一次モードのライフタイムτC1と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数RCとを求める。更に、DZ層の厚さ及び表面再結合速度を変化させた際の、ライフタイムτC1と割合の逆数RCとの関係第2の関係ともいうを求める。<工程D>工程Bにおける実験の結果第1の関係と、工程Cにおけるシミュレーションの結果第2の関係とを重ね合わせ、工程Bで用いた半導体基板におけるDZ層の厚さを測定する。本実施の形態では、上記一次モードのライフタイムτ1τA1、τB1、及びτC1及び上記割合の逆数RRB及びRCが重要な役割を果たす。そこで、まず、ライフタイムτ1及び割合の逆数Rを求める手法を説明し、次いで、各工程の具体例を説明する。<ライフタイムτ1及び割合の逆数Rを求める手法>図1は、μ-PCD法により生成された過剰少数キャリアの密度キャリア密度ともいうの時間変化を示している。得られる曲線は、減衰曲線と呼ばれている。縦軸はキャリア密度n時間t=0における全モードtotalのキャリア密度を1に規格化したものの対数表示であり、横軸は時間t[μsec]である。図1では、全モード実線、total:無限個の固有モードの重ね合わせと、一次モード破線とを示している。減衰曲線の後半は、対数表示ではほぼ直線である。これは、時間経過により、高次モードから速やかに減衰し、一次モードのみが残ることを意味している。図1から、各工程における一次モードのライフタイムτ1、及び、割合の逆数Rを求めることができる。なお、一次モードライフタイムτ1とは、無限個の固有モードのうち、最も時定数の長いモードの時定数である。まず、図1から一次モードのライフタイムτ1を求める。一次モードのライフタイムτ1は、一次モードの減衰曲線における直線部分の傾きの逆数に比例する。すなわち、該傾きを求めることで、一次モードのライフタイムτ1を求めることができる。また、図1から割合の逆数Rを求める。該割合は、一次モードの減衰曲線における縦軸との切片である。すなわち、該切片を求めることで、割合の逆数Rを求めることができる。なお、一次モードの減衰曲線は、一次関数によって外挿されている。上記の減衰曲線を用いる手法は、各工程に適用することができる。以下に、工程A~工程Dの具体例を示す。<工程Aの具体例>工程Aでは、IG層が露出された半導体基板に対し、IG層側を照射面としてμ-PCD法を行い、半導体基板のライフタイムを測定する。すなわち、ライフタイムの実測値を得る。図2は、工程Aで用いる半導体基板の一例である。図2Aは、一方の面にDZ層DZ厚さLDZを有するシリコン基板Siを示している。なお、x方向は、シリコン基板Siの深さ方向を示している。DZ層DZは、例えば、シリコン基板Siに対し、アルゴン、ヘリウム、窒素等の不活性雰囲気中、又は水素雰囲気中でアニールを施すことにより形成される。当該アニールを施すことで、シリコン基板Siの表面近傍の酸素等が外方拡散し、該表面近傍に結晶欠陥が少ない層DZ層DZを形成することができる。DZ層DZの形成方法は、これに限定されない。そして、表面近傍より内側DZ層DZより内側には、DZ層DZに比べて圧倒的に結晶欠陥の多い層IG層IGが形成される。すなわち、シリコン基板Siは、一方の面にDZ層DZを有し、他方の面及び内部にIG層IGを有する。したがって、シリコン基板Siは、他方の面にはDZ層DZを有していない。このようなシリコン基板Siは、両面にDZ層を形成した後で、片方の面のDZ層を完全に除去するように削り取ることで得られる図2B。なお、DZ層DZの膜厚一般的に10μm以上50μm以下は、シリコン基板Siの膜厚一般的に500μm以上1mm以下に比較して十分薄い。また、図2Cのように、両面にDZ層DZを形成した後で、両面のDZ層DZを除去したシリコン基板Siを用いてもよい。この場合、シリコン基板Siは、IG層IGの単層構造になる。すなわち、工程Aでは、少なくとも一方の面のIG層IGが露出されたシリコン基板Siを用いることができる。また、半導体基板として、シリコン基板以外を用いることもできる。例えば、シリコンゲルマニウム基板又は炭化シリコン基板などの化合物半導体基板を用いてもよい。なお、単結晶半導体又は多結晶半導体などを用いることができる。本例では、図2Aに示すシリコン基板Siに対し、IG層IG側を照射面としてμ-PCD法を行い、シリコン基板Siのライフタイムを測定する。すなわち、ライフタイムの実測値を得る。まず、図3の矢印に示すように、シリコン基板SiのIG層IG側を照射面とし、レーザ及びμ波を照射する。そして、図4Aのような減衰曲線を得る。上述した手法により、IG層IG側を照射面とした際の、一次モードのライフタイムτA1を求める。以上のように、工程Aでは、IG層側を照射面とした際の、ライフタイムτA1を測定することができる。<工程Bの具体例>工程Bでは、少なくとも一方の表面にDZ層を有する半導体基板に対し、DZ層側を照射面としてμ-PCD法を行い、半導体基板のライフタイムを測定する。すなわち、ライフタイム等の実測値を得る。図5は、工程Bで用いる半導体基板の一例である。図5Aは、両面にDZ層DZを有するシリコン基板Siを示している。DZ層DZの形成方法は、工程Aと同様に行えばよい。また、図5Bのように、一方の面にDZ層DZを有するシリコン基板Siを用いてもよい。その場合、工程Aで使用した基板を用いることができる。すなわち、工程Bでは、少なくとも一方の面のDZ層DZを有するシリコン基板を用いることができる。本例では、図5Aのような両面にDZ層を有するシリコン基板Siを用いる。まず、図5Cの矢印のように、シリコン基板Siの一方の面を照射面として、レーザ及びμ波を照射する。すなわち、照射面はDZ層DZ側である。そして、図4Bのような減衰曲線を得る。上述した手法により、DZ層DZ側を照射面とした際の、一次モードのライフタイムτB1、及び、全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数RBを求める。以上のように、工程Bでは、DZ層側を照射面とした際の、ライフタイムτB1及び割合の逆数RBを測定することができる。図6Aに、得られたライフタイムτB1と割合の逆数RBとの関係第1の関係というを示す。図6Aにおいて、縦軸が割合の逆数RBであり、横軸が一次モードのライフタイムτB1[μsec]である。第1の関係は、工程Dにおいて用いられる。<工程Cの具体例>工程Cでは、工程Aで測定したライフタイムτA1を用いて、工程Bの実験をシミュレーションにより行う。すなわち、ライフタイム等の計算値を得る。シミュレーションに用いる半導体基板のモデルは、工程Bで用いた半導体基板と同じ構造のモデルとする。そのため、本例では工程Bと同じ図5Aのモデルを用いる。なお、工程Bと同じ半導体基板のモデルであれば、図5Bのようなモデルも用いることができる。すなわち、少なくとも一方の面にDZ層DZを有していればよい。図5Cのように、シリコン基板Siの一方の面を照射面としてμ-PCD法のシミュレーションを行う。すなわち、照射面はDZ層DZ側であるここで、DZ層DZ側を照射面とする場合、シリコン基板Siにおけるμ-PCD法のシミュレーションには、IG層IGのライフタイムτIG、DZ層DZのライフタイムτDZを与える必要がある。しかし、その代わりに、1/τIG-1/τDZ及びτIG、もしくは1/τIG-1/τDZ及びτDZのどちらかの組み合わせを与えても十分である。上述したように、DZ層DZの結晶欠陥は、IG層IGの結晶欠陥に比べてはるか少ない。そのため、ライフタイムτDZはライフタイムτIGに比べてはるかに大きい値となる。したがって、1/τIG-1/τDZ=1/τIGという近似が成立する。ここで、IG層IGのライフタイムτIGとして、IG層IG側を照射面とした場合のμ-PCD法による結果工程Aで得られ実測値τA1を用いることが可能である後述参照<τIG=τA1の導出過程>。すなわち、τIG=τA1とすることができる。そのため、1/τIG-1/τDZ=1/τIG=1/τA1という近似が成立する。そして、キャリア密度の微分方程式を解くことで、一次モードのライフタイムτC1と全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数RCを算出することができる後述参照<微分方程式の解>。また、DZ層DZ側を照射面とする場合、シリコン基板Siの一次モードのライフタイムは、DZ層の厚さLDZ、及び、シリコン基板Siの表面再結合速度Sに応じて変化する。なお、表面再結合速度Sは、半導体基板の表面状態を示す指標であり、表面処理表面パッシベーションともいうなどにより変化する。そこで、本例では、DZ層の厚さLDZを30μm、40μm、及び50μmの3種、表面再結合速度Sを10cm/sec、20cm/sec、50cm/sec、100cm/sec、200cm/sec、500cm/sec、1000cm/sec、及び2000cm/secの8種とし、ライフタイムτC1と割合の逆数RCとの関係第2の関係を求める。図6Bに、得られた第2の関係を示した。図6Bにおいて、縦軸が割合の逆数RCであり、横軸が一次モードのライフタイムτC1[μsec]である。なお、図6Bにおいて、3本の曲線は、3種のDZ層の厚さLDZの違いから得られる。また、各曲線における8個のデータは、8種の表面再結合速度Sの違いから得られる。第2の関係は、工程Dにおいて用いられる。なお、工程B及び工程Cの順序は、限定されない。したがって、工程Cの後に工程Bを行ってもよい。<工程Dの具体例>工程Dでは、工程Bで得られた第1の関係図6Aと、工程Cで得られた第2の関係図6Bとを、重ね合わせる図6C。図6Cより、工程Bで用いたシリコン基板のDZ層の厚さLDZを推定することができる。本例では、DZ層の厚さLDZは、30μm~40μmであると推定される。本実施の形態の方法を用いることで、複数層構造を有する半導体基板のライフタイム、又は、DZ層の厚さを非破壊的に測定することができる。なお、工程CにおいてDZ層の厚さLDZをより細かく振ることで、図6Bにおける曲線の本数を増やすことができる。そうすることで、より精度よくDZ層の厚さを測定することができる。また、本実施の形態では、複数層構造を有する半導体基板として、DZ層及びIG層を有するシリコン基板を用いたが、限定されない。結晶欠陥の数が異なる複数の層を有する半導体基板を解析することができる。<τIG=τA1の導出過程>工程Cにおいて、τIG=τA1と近似したが、導出過程を以下に示す。図8は、半導体基板のモデルとして図2Aを用い、IG層IG側を照射面として、μ-PCD法のシミュレーションを行った結果である。すなわち、工程Aによる実験をシミュレーションにより行った結果である。なお、計算で得られた減衰曲線の直線部を外挿することでτ1を計算した。このシミュレーションでは、IG層IGのライフタイムτIG=1μsecとし、表面再結合速度S及びDZ層の厚さLDZを広く変化させ、一次モードのライフタイムτ1を求めている。なお、縦軸が一次モードのライフタイムτ1であり、横軸が表面再結合速度Sである。図8から、IG層IG側を照射面とした場合、ライフタイムτ1は、表面再結合速度S及びDZ層の厚さLDZによらず、ほぼ一定であることが認められる。すなわち、τ1=τIGという近似が成立する。したがって、工程Aより得られたライフタイムτA1を、IG層IGのライフライムτIGとして計算することができる。以上より、工程CにおいてτIG=τA1とすることができる。<微分方程式の解>工程Cにおいて、キャリア密度の微分方程式の解より各値を求めたが、算出過程は以下の通りである。図9に示すように、シリコン基板Siにおいて、一方の面の座標をx2、他方の面の座標を-x2、DZ層DZとIG層IGとの界面の座標をx=x1及びx=-x1、-x1≦x≦x1をIG層IG、-x2≦x≦-x1及びx1≦x≦x2をDZ層DZとする。また、DZ層DZのバルクライフタイムをτDZ、IG層IGのバルクライフタイムをτIGとする。そして、シリコン基板Siの両面の表面再結合速度は等しい場合を考え、両者ともSとする。この構造はx=0について反転対称である。ここで、レーザ照射によって得られる過剰少数キャリアに注目する。そして、キャリア密度が従う微分方程式として、数式1を用いる。なお、低水準注入を前提として拡散及び再結合の効果のみを含め、ドリフトは無視する。ここでDは少数キャリアの拡散定数である。また、右辺第二項のτbはDZ層DZではτDZ、IG層IGではτIGとなるため、τbがxに依存する点が単層構造を有する半導体基板と異なる。更に、表面における再結合を考慮した境界条件である数式2を課す。更に、DZ層DZとIG層IGとの界面での境界条件として数式3を導入する。ここで、量子力学の類推から、DZ層DZとIG層IGとの界面でのキャリア密度、及びその一階微分がDZ層DZとIG層IGとの界面で連続的に繋がるものとした。上記微分方程式を各種境界条件を課して解くと、離散的な時定数τiで特徴付けられる無限個の固有モードが得られる。算出する一次モードライフタイムτ1とは、固有モードのうち、最も時定数の長いモードの時定数である。そして、初期条件として時間t=0におけるキャリア注入プロファイルを与えれば、時間変化に対するシミュレーションを行うことができる。初期のキャリア注入プロファイルとしては、入射光の波長及びサンプルによって決まる吸収係数αを用いて、nx,t=0∝exp-αxと近似する。このプロファイルは、固有モードφiの重ね合わせであるexp-αx=ΣAiφiによって表現される。なお、重ね合わせの形成Aiは、φiの直交関数の性質を用いて計算することができる。以上のことから、キャリア密度nx,tの解は、nx,t=ΣAiφixexp-t/τiとなる。更に、この解から、図1に示すような減衰曲線を求め、全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数RCを算出することができる。なお、キャリア密度は、xについて積分して用いる。以上のように、ライフタイムτC1及び割合の逆数RCを求めることができる。なお、工程Cでは、表面再結合速度S及びDZ層の厚さLDZを変え、ライフタイムτC1及び割合の逆数RCを求めている。本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。実施の形態2本実施の形態では、半導体基板の解析方法として、実施の形態1における工程Bの変形例を示す。<工程Bの変形例>実施の形態1は、工程Bにおいて、1個のデータによりライフタイムτB1と割合の逆数RBとの関係第1の関係を得るものである。それに対し、本実施の形態では、複数個のデータにより第1の関係を得るものである。すなわち、工程Cで得られた第2の関係のように、第1の関係を表面再結合速度Sの変化に応じた曲線で示せばよい。そこで、本例では、複数枚のシリコン基板を用いて実験を行う。用いるシリコン基板は、図2と同様である。なお、DZ層DZを形成する際、複数枚のシリコン基板においてプロセス条件を同一とし、DZ層の厚さを揃えておく。そして、複数枚のシリコン基板に対し、それぞれ異なる条件で表面処理表面パッシベーションともいうを行う。表面処理条件を変えることで、各層のバルクライフタイムが変わらず表面再結合速度Sのみが変わるため、得られる第1の関係を表面再結合処理Sに応じた曲線で示すことができる。ここでは、4枚のシリコン基板に対し、表面処理として熱酸化処理を行う。そして、4枚のシリコン基板の表面に、それぞれ50nm、100nm、150nm、及び200nmの膜厚の酸化珪素膜を形成する。なお、シリコン基板の枚数及び酸化珪素膜の膜厚は、限定されない。また、表面処理は、熱酸化処理に限定されず、表面再結合速度Sを変化させる処理を行えばよい。例えば、CVD法により絶縁層を設ける処理、塩酸酸化処理などを行ってもよい。そして、4枚のシリコン基板に対し、表面処理が行われたDZ層側を照射面としてμ-PCD法を行い、一次モードのライフタイムτB1及び割合の逆数RBを測定する。そして、ライフタイムτB1と割合の逆数RBとの関係第1の関係を得る。図7Aは、第1の関係を、曲線で示したものである。そして、第1の関係図7Aと、工程Cで得られた第2の関係図7Bとを、重ね合わせる図7C。なお、第2の関係は、実施の形態1の工程Cで得られたもの図6Bと同一である。図7Cから、工程Bで用いた4枚のシリコン基板におけるDZ層の厚さを推定することができる。本例では、DZ層の厚さは、30μ~40μであることが推定される。本実施の形態では、複数枚のシリコン基板を用いているため、ライフタイムτB1と割合の逆数RBとの関係を曲線で示すことができる。そうすることで、より精度良くDZ層の厚さを測定することができる。また、工程CにおいてDZ層の厚さLDZをより細かく振ることで、図7Bにおける曲線の本数を増やすことができる。そうすることで、より精度よくDZ層の厚さを測定することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。実施の形態3本実施の形態では、実施の形態1又は実施の形態2の方法により解析した半導体基板を用い、SOISiliconOnInsulator基板を作製する方法を示す。まず、半導体基板101を準備する図10A。半導体基板101は、実施の形態1又は実施の形態2の方法で解析されたものを用いる。次いで、半導体基板101にイオン103を照射し、所定の深さに損傷領域105を形成する図10B。損傷領域105は、電界で加速されたイオンイオンビーム103を半導体基板101に照射し、半導体基板101の表面から所定の深さにイオン103を導入することで、形成することができる。なお、DZ層の厚さが測定された半導体基板101を用いることで、DZ層の内部に損傷領域を形成するこができる。イオン103の照射は、水素、不活性元素例えばヘリウム又はハロゲン例えばフッ素等のイオンを用い、イオンドーピング法又はイオン注入法により行うことができる。次に、支持基板107を準備する図10C。支持基板107は、ガラス、プラスチック、セラミック、石英、サファイアなどの絶縁体でなる基板、シリコンなどの半導体でなる基板、金属やステンレスなどの導電体でなる基板を用いることができる次いで、半導体基板101と支持基板107とを、絶縁層109を介して貼り合わせる図10D。貼り合わせは、半導体基板101の損傷領域105が形成された側を貼り合わせ面接合面ともいうとして行う。絶縁層109は、2つの基板を貼り合わせるための接合層として機能するものであり、半導体基板101上に形成してもよく、支持基板107上に形成してもよい。半導体基板101上に絶縁層109を形成する場合、上記イオン103の照射の前に絶縁層109を形成してもよい。絶縁層109は、CVD法により、酸化物又は窒化物等を、単層又は積層させて形成すればよい。具体的な材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコン等が挙げられる。なお、酸化窒化シリコンとは、窒素よりも酸素の含有量が多いものであり、窒化酸化シリコンとは、酸素よりも窒素の含有量が多いものである。ここで、含有量の比較は、ラザフォード後方散乱法及び水素前方散乱法の測定結果に基づいて行うこととする。また、貼り合わせを行う前に、2つの基板の貼り合わせ面に表面処理を行ってもよい。表面処理を行うことで、親水性又は清浄性が向上し、貼り合わせの際の接合強度を向上させることができる。なお、表面処理は、2つの基板の少なくとも一方に行えばよい。また、絶縁層109が形成されている基板に表面処理を行う場合は、絶縁層109の表面に対して行う。次に、加熱処理を行い、損傷領域105において半導体基板101を分離分断ともいうする図10E。該分離により、支持基板107上に、絶縁層109と、半導体基板101の一部からなる半導体層111と順に設けることができる。すなわち、支持基板107上に、半導体基板101の一部からなる半導体層111を転載することができる。なお、加熱処理は、300°C以上、且つ、支持基板107の歪み点未満の温度で行えばよい。このようにして、SOI基板113を作製することができる。実施の形態1又は実施の形態2の解析方法を用いることで、予め半導体基板のDZ層の厚さを測定することができる。そして、DZ層の内部に損傷領域を形成し、DZ層の一部を転載することで、結晶欠陥が少ない半導体層を得ることができる。なお、SOI基板とは、支持基板上に絶縁層を介して半導体層が設けられたものの総称であり、シリコン層を有する基板に限定されない。そして、このSOI基板を用いて、トランジスタ又はダイオード等の半導体装置を作成することができる。また、上記半導体素子を用いて、様々な電子機器を作製することができる。電子機器の一例としては、テレビ、パーソナルコンピュータ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム又は携帯情報端末携帯電話、電子書籍又は携帯型ゲーム機等などの表示装置が挙げられる。これら表示装置の表示部又は周辺部に、上記半導体素子を用いた回路を設けることができる。また、電子機器の他の一例としては、表示部を必須としないものでもよく、例えば、無線タグ、認証装置、照明装置又は空調機などの様々な装置が挙げられる。これらの装置に上記半導体素子を用いた回路を設けることができる。上記回路としては、画素回路、駆動回路、演算回路、センサ回路、電源回路又はメモリ回路など、上記半導体素子を用いることが可能な回路が挙げられる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。"