複数の光電変換部と、共通の出力線と、前記複数の光電変換部で発生した電荷の量に応じた電流信号を前記共通の出力線に出力するための読み出し回路と、を有し、前記読み出し回路は複数のトランジスタで構成され、前記複数のトランジスタには、複数の第1入力トランジスタ及び前記第1入力トランジスタと差動対を構成する複数の第2入力トランジスタが含まれ、前記複数のトランジスタのうち、前記複数の光電変換部に対応して繰り返し配されたトランジスタについては、いずれも同一の導電型であることを特徴とする光電変換装置。前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記第1入力トランジスタの入力ノードに前記光電変換部で発生した前記電荷を転送する複数の転送トランジスタが含まれることを特徴とする請求項1に記載の光電変換装置。2つ以上の光電変換部の電荷が、共通の第1入力トランジスタの入力ノードに転送されることを特徴とする請求項2に記載の光電変換装置。前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記複数の光電変換部の中から前記共通の出力線へ前記電流信号を出力する光電変換部を選択する複数の選択トランジスタが含まれることを特徴とする請求項1乃至請求項3のいずれか一項に記載の光電変換装置。前記複数の選択トランジスタには、前記第1入力トランジスタのソース、及び前記第2入力トランジスタのソースに接続された第1選択トランジスタが含まれることを特徴とする請求項4に記載の光電変換装置。前記複数の選択トランジスタには、前記第1入力トランジスタのドレインに接続された第2選択トランジスタ、及び前記第2入力トランジスタのドレインに接続された第3選択トランジスタがさらに含まれることを特徴とする請求項5に記載の光電変換装置。前記第1入力トランジスタの入力ノード及び前記第2入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部をさらに有し、前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記リセット電圧供給部と前記第1入力トランジスタの入力ノードとの間の電気的接続を制御する複数のリセットトランジスタが含まれることを特徴とする請求項1乃至請求項6のいずれか一項に記載の光電変換装置。前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記第1入力トランジスタの入力ノードと前記第2入力トランジスタの入力ノードとの間の電気的接続を制御する複数の接続トランジスタが含まれ、前記リセット電圧は、前記リセット電圧供給部から前記リセットトランジスタ、及び前記接続トランジスタを介して前記第2入力トランジスタの入力ノードに供給されることを特徴とする請求項7に記載の光電変換装置。前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記リセット電圧供給部と前記第2入力トランジスタの入力ノードとの間の電気的接続を制御する複数の第2リセットトランジスタが含まれることを特徴とする請求項7または請求項8に記載の光電変換装置。前記複数の光電変換部のうち2つ以上の光電変換部からの前記電流信号が並列に前記共通の出力線に出力され、該2つ以上の光電変換部からの前記電流信号が前記共通の出力線において加算されることを特徴とする請求項1乃至請求項9のいずれか一項に記載の光電変換装置。前記複数の第1入力トランジスタ及び前記複数の第2入力トランジスタには、共通のバイアス電流源からバイアス電流が供給され、共通のバイアス電流源の電流の大きさは、前記複数の光電変換部のうち1つの光電変換部のみから前記電流信号が出力されるときに比べて、前記複数の光電変換部のうち2つ以上の光電変換部から並列に前記電流信号が出力されるときのほうが大きいことを特徴とする請求項10に記載の光電変換装置。半導体基板を有し、前記半導体基板に前記光電変換部が配され、前記半導体基板の第1主面の側に前記第1入力トランジスタあるいは前記第2入力トランジスタに接続される配線が配され、前記第1主面とは反対側の第2主面から前記光電変換部に光が入射することを特徴とする請求項1乃至請求項11のいずれか一項に記載の光電変換装置。第2半導体基板を有し、前記半導体基板、及び前記第2半導体基板が前記配線を間に挟んで対向して配され、前記第2半導体基板に前記第1入力トランジスタ、前記第2入力トランジスタ、前記リセットトランジスタ、前記接続トランジスタのいずれか1つ以上が配されることを特徴とする請求項12に記載の光電変換装置。特許文献1に開示された光電変換装置では、異なる導電型のトランジスタを含む差動増幅回路が、画素ごとに繰り返し配されている。異なる導電型のトランジスタとは、具体的には、電流ミラー回路を構成するPチャネル型のMOSトランジスタと、電圧信号変換MOSFETや読み出しスイッチとして用いられているNチャネル型のMOSトランジスタである。しかしながら、異なる導電型のトランジスタが画素ごとに繰り返し配されることによって、画素に占める光電変換部の面積の割合が小さくなる。そのため、従来技術の光電変換装置では、感度あるいは飽和電荷量が低下するという課題が生じている。本発明に係る光電変換装置は、複数の光電変換部と、共通の出力線と、前記複数の光電変換部で発生した電荷の量に応じた電流信号を前記共通の出力線に出力するための読み出し回路と、を有し、前記読み出し回路は複数のトランジスタで構成され、前記複数のトランジスタには、複数の第1入力トランジスタ及び前記第1入力トランジスタと差動対を構成する複数の第2入力トランジスタが含まれ、前記複数のトランジスタのうち、前記複数の光電変換部に対応して繰り返し配されたトランジスタについては、いずれも同一の導電型であることを特徴とする。本発明によれば、光電変換部の感度または飽和電荷量を向上させることが可能となる。本発明に係る光電変換装置は、複数の光電変換部を備える。そして、読み出し回路が、それぞれの光電変換部からの信号を、電流信号として共通の出力線に出力する。この読み出し回路は複数のトランジスタを含んで構成される。さらに読み出し回路は、それぞれの光電変換部の電荷の量に応じた電流信号を出力する差動増幅回路を含む。本発明の特徴は、読み出し回路を構成する複数のトランジスタのうち、1つあるいは2つ以上の光電変換部ごとに繰り返し配されたトランジスタが、いずれも同じ導電型であることである。つまり、本発明に係る光電変換装置では、いわゆる画素に含まれるトランジスタがいずれも同じ導電型である。本明細書では、画素は光電変換部やトランジスタなどの繰り返し配された複数の素子において、繰り返しの単位となる素子の集合と定義される。画素には少なくとも1つの光電変換部が含まれる。さらにそれぞれの画素は差動増幅回路を含む。差動増幅回路は、差動対を構成する第1入力トランジスタ及び第2入力トランジスタで構成される。第1入力トランジスタのゲートには、光電変換部からの電圧信号が入力される。第2入力トランジスタのゲートには参照電圧が入力される。両者の差分に応じた大きさの電流信号が、第2入力トランジスタのドレインに出力される。第2入力トランジスタのドレインが共通の出力線に電気的に接続されることによって、光電変換部からの電流信号が共通の出力線に出力される。そして、1つあるいは2つ以上の光電変換部ごとに、上記の差動対が繰り返し配される。つまり、それぞれの画素が第1入力トランジスタ及び第2入力トランジスタを含む。そして、第1入力トランジスタ及び第2入力トランジスタは、他に画素に含まれるトランジスタと同一の導電型である。トランジスタの導電型は、Nチャネル型あるいはPチャネル型のいずれかである。例えば、N型のソース領域及びN型のドレイン領域を有するMOSトランジスタはNチャネル型である。本発明による効果を説明する。本発明においては、画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一である。そのため、画素に含まれるウェルの導電型を1つにすることができる。これによって、画素に占める光電変換部の面積の割合を大きくすることが可能である。結果として感度を向上させることが可能である。比較例として、画素に異なる導電型のトランジスタが含まれる光電変換装置特許文献1に開示の光電変換装置を説明する。比較例では、画素に複数の導電型のウェルを形成する必要がある。N型のトランジスタはP型のウェルに、P型のトランジスタはN型のウェルにそれぞれ形成されるからである。導電型の異なる2つのウェルの間にはPN接合が形成される。そうすると、PN接合からそれぞれのウェルに空乏層が広がる。空乏層が広がる領域にトランジスタが配されると、リークの原因となる。そのため、PN接合からある程度の距離を置いてトランジスタを配置しなければならない。このように、異なる導電型のウェルが配されると、素子を配置することができないデッドスペースが生じる。このため、画素における光電変換部の面積が圧迫され、感度あるいは飽和電荷量の低下につながる。特に、画素が差動増幅回路を含む光電変換装置ではこの課題が顕著である。その理由は、差動増幅回路が少なくとも2つのトランジスタからなる差動対を含むからである。この結果、画素に含まれるトランジスタの数が多くなる傾向にあり、光電変換部の面積が圧迫されやすい。したがって、トランジスタの導電型を同一にすることによる感度向上、飽和電荷量向上の効果が大きい。以下に、本発明に係る光電変換装置の実施例について説明する。なお、以下の実施例では電子を信号として扱う例を説明する。これに対して、ホールを信号として扱う例も本発明に含まれる。ホールを信号として扱う光電変換装置では、素子の導電型が反対になっている。本実施例の回路構成を図1に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。本実施例の特徴部分は、画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一であることである。各部の詳細な構成を説明する。複数の画素101は3行3列の画素アレイを構成するように配されている。画素101の数は、複数であればいくつでもよい。たとえば、複数の画素101が1000行以上、1500列以上の画素アレイを構成してもよい。または、複数の画素101が一列に並び、ラインセンサを構成してもよい。1つの画素列に含まれる複数の画素101の信号は、共通の回路によって処理される。以下では、1つの画素列に配された画素101からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。画素101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素101は電流信号を出力する信号源である。画素101は画素からの電流信号が出力されるOUTノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるBIASノードや、駆動信号が供給される複数のノードPTXノード、PRESノード、PSELノードを有する。画素の詳しい構成については後述する。画素101のBIASノードはバイアス電流源102に電気的に接続される。複数の画素101が共通のバイアス電流源102に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素101のBIASノードが共通のバイアス電流源102に接続される。あるいは、同一の列に配された複数の画素101のそれぞれに対応して、1つずつバイアス電流源102が配されてもよい。画素101のPTXノード、PRESノード、PSELノードは、垂直走査回路103と電気的に接続される。垂直走査回路103は、PTXノード、PRESノード、及びPSELノードに駆動信号を供給する。垂直走査回路103は同一の画素行に含まれる複数の画素101に共通の駆動信号を供給することができる。また、垂直走査回路103は異なる画素行に含まれる複数の画素101に互いに独立した駆動信号を供給することができる。垂直走査回路103によって、画素行ごとに画素101からの信号が読み出される。画素101のOUTノードは、第1出力線104に電気的に接続される。複数の画素101が共通の第1出力線104に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素101のOUTノードが共通の第1出力線104に接続される。そして、複数の画素101からの電流信号が第1出力線104に出力される。第1出力線104は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第2出力線107に接続される。カレントミラー回路は、入力側トランジスタ105及び出力側トランジスタ106によって構成される。入力側トランジスタ105及び出力側トランジスタ106は、Pチャネル型のMOSトランジスタである。入力側トランジスタ105のゲートとドレインとが短絡される。入力側トランジスタ105のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ105のソースに電源電圧VDDを供給する。出力側トランジスタ106のゲートは、入力側トランジスタ105のゲートと電気的に接続される。出力側トランジスタ106のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ106のソースに電源電圧VDDを供給する。第1出力線104は、入力側トランジスタ105のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ106のドレインは第2出力線107に電気的に接続される。カレントミラー回路によって、入力側トランジスタ105を流れる電流が、出力側トランジスタ106にミラーリングされる。つまり、カレントミラー回路は、第1出力線104の電流信号に応じた電流信号ミラー電流信号を第2出力線107に出力する。カレントミラー回路は、第1出力線104の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ105と出力側トランジスタ106とのサイズの比によって増幅減衰率を決定することができる。例えば、入力側トランジスタ105と出力側トランジスタ106とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅減衰率である。第2出力線107は電流電圧変換部に電気的に接続される。電流電圧変換部は、オペアンプ108、及び変換抵抗109により構成される。第2出力線107はオペアンプ108の一方の入力ノード110に電気的に接続される。オペアンプ108の他方の入力ノード111は基準電圧供給線に接続される。基準電圧供給線は、オペアンプ108の当該他方の入力ノード1112つの入力ノードのうち、第2出力線107に接続されていない入力ノードに基準電圧VREFを供給する。第2出力線107が接続された入力ノード110は、変換抵抗109を介してオペアンプ108の出力ノード112に電気的に接続される。つまり、変換抵抗109は一端が第2出力線107及びオペアンプ108の入力ノード110に接続され、他端がオペアンプ108の出力ノード112に接続される。オペアンプ108は、その2つの入力ノードの電圧が等しくなるように動作する。入力ノード111には所定の参照電圧VREFが供給されているので、もう一方の入力ノード110の電圧、つまり変換抵抗109の一端の電圧も参照電圧VREFとなる。このため、オペアンプ108の出力ノード112変換抵抗109の他端の電圧は、変換抵抗109での電圧降下の大きさ、つまり変換抵抗109に流れる電流の大きさで決まる。オペアンプ108の入力抵抗が高いため、第2出力線107からの電流は、ほとんどが変換抵抗109に流れる。したがって、オペアンプ108の出力ノード112には、第2出力線107の電流信号の大きさに応じた電圧が出力される。このように、第2出力線107からの電流信号は、電流電圧変換部によって電圧信号に変換される。変換抵抗109の抵抗値を可変にすることで、電流信号から電圧信号への変換におけるゲインを変えることができる。抵抗値を大きくすることで、ゲインを大きくできる。例えば入力される電流信号が小さい場合には、ゲインを大きくすることでノイズの影響を低減できる。一方で、抵抗値を小さくすることで、ゲインを小さくできる。入力される電流信号が大きい場合にはゲインを小さくすることで、広いダイナミックレンジを得ることができる。電流電圧変換部においてゲインを変化させても、流れる電流値は変わらない。そのため、電力消費量は変わらない。このように、電流自体を増幅させる場合に比べて、電力消費を低減することが可能である。電流電圧変換部の出力ノードオペアンプ108の出力ノード112は、電圧信号保持部に電気的に接続される。電圧信号保持部は第1スイッチ113、第2スイッチ114、CTN容量115、CTS容量116によって構成される。第1スイッチ113は、オペアンプ108の出力ノード112とCTN容量115の一端との間の電気的経路に配される。第1スイッチ113のゲートはPTNノードに接続される。CTN容量115の他端には基準電圧GNDが供給される。第2スイッチ114は、オペアンプ108の出力ノード112とCTS容量116の一端との間の電気的経路に配される。第1スイッチ114のゲートはPTSノードに接続される。CTS容量116の他端には基準電圧GNDが供給される。PTNノード及びPTSノードには、それぞれ第1スイッチ113及び第2スイッチ114のオンとオフを制御するための駆動信号が供給される。PTNノードに供給される駆動信号により第1スイッチ113がオンすると、オペアンプ108の出力ノード112の電圧がCTN容量115に保持される。PTSノードに供給される駆動信号により第2スイッチ114がオンすると、オペアンプ108の出力ノード112の電圧がCTS容量116に保持される。このように、電圧信号保持部は、電流電圧変換部によって変換された電圧信号を保持することができる。電圧信号保持部は、出力部に電気的に接続される。出力部は、第3スイッチ117、第4スイッチ118、及び出力アンプ121により構成される。CTN容量115は、第3スイッチ117を介して第3出力線119に接続される。CTS容量116は、第4スイッチ118を介して第4出力線120に接続される。第3スイッチ117及び第4スイッチ118のゲートは水平走査回路122に接続される。第3出力線119及び第4出力線120はそれぞれ出力アンプ121に接続される。出力アンプ121の出力ノードは、後段の信号処理回路不図示に接続されうる。水平走査回路122は、第3スイッチ117及び第4スイッチ118のオンとオフを制御する駆動信号を供給する。第3スイッチ117がオンすると、CTN容量115に保持された電圧信号が容量分割によって第3出力線119に読み出される。第4スイッチ118がオンすると、CTS容量116に保持された電圧信号が容量分割によって第4出力線120に読み出される。出力アンプ121は第3出力線119及び第4出力線120の電圧信号を増幅して出力する。あるいは、出力アンプ121は第3出力線119及び第4出力線120の電圧差を増幅して出力する。このように、出力部は電圧信号保持部に保持された電圧信号を出力する。以上に説明したように、信号源である画素からの信号が、電圧信号に変換されて外部に出力される。次に、画素101の詳細な構造について説明する。画素101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。図2に画素101の回路の例を示す。本実施例において、光電変換部はフォトダイオード以下、PD201であり、画素増幅部は差動増幅回路である。差動増幅回路は第1入力トランジスタ202及び第2入力トランジスタ203を含んで構成される。さらに本実施例の画素101は、転送トランジスタ204、リセットトランジスタ205、第1選択トランジスタ206、第2選択トランジスタ207、抵抗R1、及び抵抗R2を含む。PD201のアノードには基準電圧GNDが供給される。PD201のカソードは転送トランジスタ204を介して、ノード208に接続される。転送トランジスタ204は、PD201で発生した電荷をノード208に転送する。第1入力トランジスタ202のゲートは、ノード208に接続される。第1入力トランジスタ202のゲートは差動増幅回路の第1入力ノードである。第1入力トランジスタ202のゲートの電圧はノード208に転送された電荷の量に応じた電圧となる。つまり、ノード208において転送された電荷が電圧に変換される。第1入力トランジスタ202のドレインは電源電圧供給線に接続される。電源電圧供給線は第1入力トランジスタのドレインに電源電圧SVDDを供給する。なお、電源電圧SVDDは、カレントミラー回路に供給される電源電圧VDDと同じであってもよい。両者が異なる電圧であってもよい。第1入力トランジスタ202のソースは抵抗R1を介して第1選択トランジスタ206のドレインに接続される。第2入力トランジスタ203のゲートは、リセット電圧供給線に接続される。第2入力トランジスタ203のゲートは差動増幅回路の第2入力ノードである。リセット電圧供給線から第2入力トランジスタ203のゲートにリセット電圧VRESが供給される。第2入力トランジスタ203のソースは抵抗R2を介して第1選択トランジスタ206のドレインに接続される。第2入力トランジスタ203のドレインは、第2選択トランジスタ207のソースに接続される。リセット電圧供給線は導電性の配線で構成された、リセット電圧供給部である。ノード208はリセットトランジスタ205を介して、リセット電圧供給線に接続される。リセットトランジスタ205は、ノード208とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ205がオンすると、ノード208にリセット電圧VRESが供給される。つまり、リセットトランジスタ205は、第1入力ノードの電圧をリセットする。第1選択トランジスタ206のドレインは抵抗R1及び抵抗R2に接続される。第1選択トランジスタ206のソースはBIASノードに接続される。第2選択トランジスタ207のドレインはOUTノードに接続される。なお、BIASノードはバイアス電流源に接続される。また、OUTノードは第1出力線に接続される。転送トランジスタ204のゲートはPTXノードに接続される。リセットトランジスタ205のゲートはPRESノードに接続される。第1選択トランジスタ206のゲート及び第2選択トランジスタ207のゲートはいずれもPSELノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路103から各トランジスタのゲートに供給される。第1入力トランジスタ202、及び第2入力トランジスタ203は差動対を構成する。つまり、2つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが2つの入力ノードであり、2つの入力ノードの電圧差に応じた電流信号が第2入力トランジスタのドレイン電流として流れる。このように、差動対である第1入力トランジスタ202と第2入力トランジスタ203とが差動増幅回路を構成する。また、第1及び第2選択トランジスタは電流信号を出力する画素を選択する。つまり、第1及び第2選択トランジスタがオンであれば、差動増幅回路から画素のOUTノードに電流信号が出力される。図2において、第1選択トランジスタ206、及び第2選択トランジスタ207は画素を選択するために設けられる。第1選択トランジスタ206が配されることによって、非選択時の消費電流が低減される。第2選択トランジスタ207が配されることによって、第1出力線104の寄生容量低減の効果が得られる。図2において、第1選択トランジスタ206及び第2選択トランジスタ207のいずれか一方が省略されてもよい。第2選択トランジスタ207が省略された場合は、差動対の対称性が向上するため、より正確な信号を出力できる。また、第1入力トランジスタ202と電源電圧供給線の間の電気的経路に第3選択トランジスタが配されてもよい。第2選択トランジスタ207及び第3選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。あるいは、第1選択トランジスタ206及び第2選択トランジスタ207の両方が省略されてもよい。この場合は、第1入力トランジスタ202及び第2入力トランジスタ203のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧VRESとは異なる電圧を供給する電圧供給手段があればよい。第1選択トランジスタ206及び第2選択トランジスタ207の両方を省略することでトランジスタの数を減らすことができるので、開口率を向上させることができる。また、転送トランジスタ204は必要に応じて設けられる。図2に示された回路の変形例では、転送トランジスタ204が省略される。これによりトランジスタの数を減らすことができるので、開口率を向上させることができる。次に、画素101の別の形態について説明する。画素101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。図3に画素101の回路の別の例を示す。本実施例において、光電変換部はフォトダイオード以下、PD201であり、画素増幅部は差動増幅回路である。差動増幅回路は第1入力トランジスタ202及び第2入力トランジスタ203を含んで構成される。さらに本実施例の画素101は、転送トランジスタ204、リセットトランジスタ209、接続トランジスタ210、第1選択トランジスタ206、第2選択トランジスタ207、抵抗R1、及び抵抗R2を含む。PD201のアノードには基準電圧GNDが供給される。PD201のカソードは転送トランジスタ204を介して、ノード208に接続される。転送トランジスタ204は、PD201で発生した電荷をノード208に転送する。第1入力トランジスタ202のゲートは、ノード208に接続される。第1入力トランジスタ202のゲートは差動増幅回路の第1入力ノードである。第1入力トランジスタ202のゲートの電圧はノード208に転送された電荷の量に応じた電圧となる。つまり、ノード208において転送された電荷が電圧に変換される。第1入力トランジスタ202のドレインは電源電圧供給線に接続される。電源電圧供給線は第1入力トランジスタのドレインに電源電圧SVDDを供給する。なお、電源電圧SVDDは、カレントミラー回路に供給される電源電圧VDDと同じであってもよい。両者が異なる電圧であってもよい。第1入力トランジスタ202のソースは抵抗R1を介して第1選択トランジスタ206のドレインに接続される。第2入力トランジスタ203のゲートは、後述する接続トランジスタ210のソースに接続される。第2入力トランジスタ203のゲートは差動増幅回路の第2入力ノードである。第2入力トランジスタ203のソースは抵抗R2を介して第1選択トランジスタ206のドレインに接続される。第2入力トランジスタ203のドレインは、第2選択トランジスタ207のソースに接続される。ノード208はリセットトランジスタ209を介して、リセット電圧供給線に接続される。リセットトランジスタ209は、ノード208とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ209がオンすると、ノード208にリセット電圧VRESが供給される。つまり、リセットトランジスタ209は、第1入力ノードをリセットする。接続トランジスタ210は第1入力トランジスタ202のゲートノード208と第2入力トランジスタ203のゲートとの間の電気的経路に配される。つまり、接続トランジスタ210のソースドレインの一方は第1入力トランジスタ202のゲートに接続される。そして、接続トランジスタ210のソースドレインの他方は第2入力トランジスタ203のゲートに接続される。リセットトランジスタ209がオンすると、第1入力トランジスタ202のゲートと第2入力トランジスタ203のゲートとが短絡される。リセットトランジスタ209及び接続トランジスタ210が両方ともオンすることで、リセットトランジスタ209及び接続トランジスタ210を介して第2入力トランジスタ203のゲートにリセット電圧VRESが供給される。第1選択トランジスタ206のドレインは抵抗R1及び抵抗R2に接続される。第1選択トランジスタ206のソースはBIASノードに接続される。第2選択トランジスタ207のドレインはOUTノードに接続される。なお、BIASノードはバイアス電流源に接続される。また、OUTノードは第1出力線に接続される。転送トランジスタ204のゲートはPTXノードに接続される。リセットトランジスタ209のゲート及び接続トランジスタ210のゲートはいずれもPRESノードに接続される。第1選択トランジスタ206のゲート及び第2選択トランジスタ207のゲートはいずれもPSELノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路103から各トランジスタのゲートに供給される。なお、図3ではリセットトランジスタ209のゲートと接続トランジスタ210のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ209と接続トランジスタ210とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ209を先にオフにして、その後、接続トランジスタ210をオフにするという制御を行ってもよい。第1入力トランジスタ202、及び第2入力トランジスタ203は差動対を構成する。つまり、2つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが2つの入力ノードであり、2つの入力ノードの電圧差に応じた電流信号が第2入力トランジスタのドレイン電流として流れる。このように、差動対である第1入力トランジスタ202と第2入力トランジスタ203とが差動増幅回路を構成する。第1及び第2選択トランジスタは電流信号を出力する画素を選択する。つまり、第1及び第2選択トランジスタがオンであれば、差動増幅回路から画素のOUTノードに電流信号が出力される。続いて、図3に示された画素回路の変形例を説明する。図3に示された画素回路において、第2入力トランジスタ203のゲートとリセット電圧供給線との間の電気的経路に、第2のリセットトランジスタが配されてもよい。この場合、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。この場合に、リセットトランジスタ209を省略した構成でもよい。このような回路を図4に示す。第1入力トランジスタ202の入力ノードに接続されるトランジスタの数は、転送トランジスタ204と接続トランジスタ210の2つである。第2入力トランジスタ203の入力ノードに接続されるトランジスタの数は、第2のリセットトランジスタと接続トランジスタ210の2つである。このように、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。また、図3及び図4において、第1選択トランジスタ206、及び第2選択トランジスタ207は画素を選択するために設けられる。第1選択トランジスタ206が配されることによって、非選択時の消費電流が低減される。第2選択トランジスタ207が配されることによって、第1出力線104の寄生容量低減の効果が得られる。図3及び図4において、第1選択トランジスタ206及び第2選択トランジスタ207のいずれか一方が省略されてもよい。第2選択トランジスタ207が省略された場合は、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。また、第1入力トランジスタ202と電源電圧供給線の間の電気的経路に第3選択トランジスタが配されてもよい。第2選択トランジスタ207及び第3選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。あるいは、第1選択トランジスタ206及び第2選択トランジスタ207の両方が省略されてもよい。この場合は、第1入力トランジスタ202及び第2入力トランジスタ203のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧VRESとは異なる電圧を供給する電圧供給手段があればよい。第1選択トランジスタ206及び第2選択トランジスタ207の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。さらに別の変形例として、図3に示された画素回路において、PD201の電荷が第2入力トランジスタ203のゲートに転送される構成でもよい。つまり、転送トランジスタがPD201と第1入力トランジスタ202のゲートとの間ではなく、PD201と第2入力トランジスタ203のゲートとの間の電気的経路に配される。図3の回路ではリセット電圧VRESが供給された後に、第1入力トランジスタ202及び第2入力トランジスタ203の両方のゲートをフローティングにすることができる。そのため、PD201の電荷がどちらの入力ノードに転送されても、2つの入力ノードの電圧の差に応じた電流がOUTノードから出力される。この変形例においては、図4に示された回路と同様に、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。図2や図3、図4に示された画素101においては、PD201からノード208に信号電荷である電子が転送される。そのため、ノード208がリセットされた状態で電荷が転送されると、ノード208の電圧は低くなる。そして、転送される電荷電子の量が多いほど、ノード208の電圧が低くなる。入力トランジスタ202、203はNチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。一方、PD201の電荷が、第2入力トランジスタ203のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。なお、暗時とは、ノード208の電圧がリセットされ、電荷が転送されていない状態を含む。図3、図4に示された回路のように、画素が差動増幅回路の2つの入力ノードに接続された接続トランジスタを有することによって、入力ノードをリセットしたときに生じるリセットノイズが2つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。図2、図3、及び図4に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第1出力線104に読み出すための回路である。第1出力線104には、複数の光電変換部からの電流信号が出力される。そのため、図1が示す通り、図2、図3、及び図4のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子例えば第1、第2入力トランジスタやリセットトランジスタなどが繰り返し配される。ここでは、1つの光電変換部に対して1つの割合で、各素子が繰り返し配される例を説明した。変形例として、2つ以上の光電変換部に対して1つの割合で、各素子が繰り返し配されてもよい。例えば、2つの光電変換部の電荷が同じ第1入力トランジスタのゲートに転送される構成でもよい。このような構成によって、2つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、2つの入力トランジスタ202、203、転送トランジスタ204、リセットトランジスタ205、第1選択トランジスタ206、第2選択トランジスタ207、リセットトランジスタ209、接続トランジスタ210がいずれもNチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を1つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。さらに、PD201が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもN型チャネルであることが好ましい。PD201がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもP型チャネルであることが好ましい。これによって、PD201の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図1のバイアス電流源102は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源102は、読み出し回路に含まれる。しかし、バイアス電流源102は、複数の出力線のそれぞれに対して1つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。図5は、図3に示された画素101の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部501で規定された活性領域を含む。PD、トランジスタ、抵抗などの素子は、活性領域に配される。素子分離部501は例えばLOCOSLOCalOxidationofSiliconやSTIShallowTrenchIsorationなどの絶縁体を用いた分離構造である。あるいは、素子分離部501はPN接合を用いた分離構造であってもよい。素子分離部501は、トランジスタやPDを電気的に分離する。本実施例では、各トランジスタはMOS型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。PD201は半導体領域502によって構成される。第1入力トランジスタ202のソース、ドレイン及びゲートは、それぞれ半導体領域503、504及びゲート電極505によって構成される。第2入力トランジスタ203のソース、ドレイン及びゲートは、それぞれ半導体領域506、507及びゲート電極508によって構成される。また、半導体領域503、506は、それぞれ抵抗R1、R2を構成する。転送トランジスタ204のゲートはゲート電極509によって構成される。第1選択トランジスタ206のソース、ドレイン及びゲートは、それぞれ半導体領域510、511及びゲート電極512によって構成される。第2選択トランジスタ207のソース、ドレイン及びゲートは、それぞれ半導体領域507、513及びゲート電極512によって構成される。リセットトランジスタ209のソース、ドレイン及びゲートは、それぞれ半導体領域514、515及びゲート電極516によって構成される。接続トランジスタ210のソース、ドレイン及びゲートは、それぞれ半導体領域514、517及びゲート電極516によって構成される。ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ518が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ518を介して配線に接続される。例えば、半導体領域514とゲート電極505とは、配線によって互いに接続され、図3のノード208を構成する。詳細な接続関係は図3に示されているので、ここではその説明を省略する。図5が示すように、互いに接続される2つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第2入力トランジスタ203のドレインは第2選択トランジスタ207のソースに接続されるので、両者はいずれも共通の半導体領域507によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ209のゲートと接続トランジスタ210のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図5では、半導体領域503、506によって抵抗R1、R2が構成されている。しかし、抵抗R1、R2が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。図5に示される平面構造では、第1入力トランジスタのゲート電極505から第2入力トランジスタのゲート電極508までの構造が線対称になっている。このように、差動対を構成する2つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。図6は、図5の線分ABに沿った断面構造の概略図である。図6にはPD201、転送トランジスタ204、及び第1入力トランジスタ202が示される。図6において、図5と同様の部分については同一の符号が付されている。PD201はN型の半導体領域502で構成される。N型半導体領域502には、光電変換によって発生した電荷が収集される。第1入力トランジスタ202のソース、ドレインは、N型の半導体領域503、504で構成される。すなわち、第1入力トランジスタ202はNチャネル型である。これらのN型半導体領域は、P型ウェル519に配される。P型ウェル519には基準電圧GNDが供給される。P型ウェル519は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、P型ウェル519はP型の半導体基板であってもよい。あるいは、P型ウェル519はエピタキシャル成長によって形成されたP型の半導体領域であってもよい。PD201のN型半導体領域502に隣接して、P型半導体領域520が配される。P型半導体領域520はP型ウェル519と接続され、基準電位GNDが供給される。P型半導体領域520によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。画素回路を構成するトランジスタの導電型が同一であれば、図6のようにウェルの導電型を1つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度あるいは飽和電荷量、またはその両方を向上させることができる。さらに、本実施例では、PD201が電子を蓄積する構成になっている。このため、P型ウェル519にN型半導体領域502を形成することで、PD201を構成することが可能である。これによれば、ウェルの導電型を1つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、PD201がホールを蓄積する変形例では、トランジスタの導電型がPチャネル型である。これによって、ウェルの導電型を1つのみN型にすることができる。2つの導電型のウェルを配すると、当該2つのウェルの間にPN接合が形成される。この場合、このPN接合での電界の影響を受けないように、PN接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。図6が示すように、光は矢印Lの方向に沿って半導体基板に入射する。このように、図6に示された光電変換装置は表面照射型である。図7は、図5の線分ABに沿った断面構造の別の例を示す概略図である。図7にはPD201、転送トランジスタ204、及び第1入力トランジスタ202が示される。図7に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図7において光が入射する方向は、矢印Lで示される。図7において、図6と同様の部分には同様の符号を付し、詳細な説明は省略する。図7には、配線521が示されている。また、半導体基板の入射面側に、カラーフィルタ522、マイクロレンズ523が配される。このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第2の半導体基板が配線521の反対側に配されてもよい。つまり、PD201が配された第1の半導体基板と、トランジスタが配された第2の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度あるいは飽和電荷量、またはその両方を向上させることが可能である。続いて本実施例の光電変換装置の動作について説明する。図8は駆動信号のタイミングチャートを示している。駆動信号PSEL、駆動信号PRES、駆動信号PTX、駆動信号PTN、駆動信号PTSは、それぞれ図1のPSELノード、PRESノード、PTXノード、PTNノード、PTSノードに供給される。駆動信号H1は、図1の一番左の画素列に対応する第3スイッチ117及び第4スイッチ118のゲートに供給される。駆動信号H2は、図1の中央の画素列に対応する第3スイッチ117及び第4スイッチ118のゲートに供給される。駆動信号H3は、図1の一番右の画素列に対応する第3スイッチ117及び第4スイッチ118のゲートに供給される。各駆動信号はハイレベルとローレベルの少なくとも2値の電圧値を有する。ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。時刻T1の前は、PRESがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧VRESがノード208及び第2入力トランジスタ203のゲートに供給されている。また、この期間には転送トランジスタ204がオフであるため、光電変換によって発生した電荷がPD201に蓄積されている。時刻T1に、PSELがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のOUTノードから出力される。時刻T2においてPRESがローレベルになる。これにより、ノード208がフローティングになる。図3に示される画素においては、ノード208と第2入力トランジスタ203のゲートとがそれぞれフローティングになる。時刻T3においてPTNがハイレベルになる。PTNがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がCTN容量115に保持される。時刻T3では、画素増幅部の入力ノードノード208の電圧はリセット電圧VRESである。そのため、画素がリセットされた状態で出力されるリセット信号がCTN容量115に保持される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。時刻T3から所定の時間の後、PTNはローレベルになる。時刻T4において、PTXがハイレベルになる。これによって、PD201で発生した電荷が、ノード208に転送される。このとき、PD201の全ての電荷が、ノード208に転送されることが好ましい。時刻T4から所定の時間の後、PTXはローレベルとなる。電荷がノード208に転送されることで、ノード208の電圧はリセット電圧VRESから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第2入力トランジスタ203のゲートの電圧はリセット電圧VRESに保たれる。したがって、差動増幅回路の2つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。時刻T5においてPTSがハイレベルになる。PTSがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がCTS容量116に保持される。時刻T5では、画素増幅部の入力ノードノード208の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がCTS容量116に保持される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。時刻T5から所定の時間の後、PTSはローレベルになる。時刻T6にPRESがハイレベルになり、時刻T7にPTXがハイレベルになる。これによって、ノード208、及びPDのカソードにリセット電圧VRESが供給される。つまり、画素がリセットされる。時刻T7から所定の時間の後、PTXがローレベルになる。なお、時刻T6と時刻T7は同時であってもよいし、順番が逆であってもよい。画素がリセットされた後は、PSELをローレベルにする。遅くとも次に読み出す画素からの信号が出力される前に、PSELがローレベルになる。時刻T8以降は、各列の電圧信号保持部に保持された信号が出力部に順次読み出される。時刻T8において、H1がハイレベルになる。これにより、図1の一番左側の画素列に対応するCTN容量115とCTS容量116に保持された信号が出力部に読み出される。時刻T9において、H2がハイレベルになる。これにより図1の中央の画素列に対応するCTN容量115とCTS容量116に保持された信号が出力部に読み出される。時刻T10において、H3がハイレベルになる。これにより図1の一番右側の画素列に対応するCTN容量115とCTS容量116に保持された信号が出力部に読み出される。すべての画素列の電圧信号保持部から信号が読み出されたら、異なる画素行の画素の読み出し動作を開始する。あるいは、画素からの信号が電圧信号保持部に保持されたら、異なる画素行の画素の読み出し動作を開始してもよい。例えば時刻T7において、次に読み出す画素の選択動作時刻T1の駆動を行ってもよい。各画素列において、電流電圧変換部の後段にさらに多くの信号保持容量が配された変形例では、時刻T8~T10の期間に光信号やリセット信号を出力してもよい。なお、選択トランジスタが省略される場合は駆動信号PSELが供給されない。その代り、駆動信号PSELがローレベルである期間に相当する期間に、入力トランジスタのゲートに当該入力トランジスタをオフにする電圧が印加される。これによって、画素を非選択とすることができる。図3に示される画素では、リセットトランジスタ209をオフするタイミングと接続トランジスタ210をオフするタイミングとをずらしてもよい。具体的には、時刻T2での動作において、リセットトランジスタ209を接続トランジスタ210よりも先にオフにする。これによって、リセット時に発生するノイズkTCノイズ等が差動増幅回路の2つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号PSELを並列に供給することで、複数の画素からの電流信号が第1出力線104に並列に出力される。例えば、複数の駆動信号PSELが同期して供給されてもよい。これによって、第1出力線104において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号PSEL、駆動信号PRES、駆動信号PTXを同時に複数の画素行に供給することが好ましい。このような加算あるいは平均化を行う動作について、図9を用いて説明する。図9は駆動信号のタイミングチャートを示している。駆動信号PSELn、駆動信号PRESn、駆動信号PTXnは、図Aのn行目の画素行に含まれる画素のPSELノード、PRESノード、PTXノードにそれぞれ供給される。駆動信号PSELn1、駆動信号PRESn1、駆動信号PTXn1は、図Aのn1行目の画素行に含まれる画素のPSELノード、PRESノード、PTXノードにそれぞれ供給される。図9が示すように、n行目の画素及びn1行目の画素のPSELノード、PRESノード、PTXノードには、同相の駆動信号が供給される。この結果、2行分の画素から同時に第1出力線104に電流信号が出力される。なお、各時刻における動作は、図8の場合と同様であるので、詳細な説明は省略する。ここで、2つの画素からの電流信号を加算する場合には、バイアス電流源102の電流を、1つの画素のみから電流信号が出力される場合に比べて2倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第1出力線104において加算される。3つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源102の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源102の電流を、1つの画素のみから電流信号が出力される場合と同じにすればよい。以上に述べた通り、本実施例によれば、画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一である。そのため、感度を向上させることが可能である。本発明に係る別の実施例について説明する。本実施例の回路構成を図10に示す。図1と同様の機能を有する部分には同じ符号が付されている。本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例1と同様である。したがって、以下の説明では、実施例1と異なる部分について説明し、実施例1と同様の部分については説明を省略する。本実施例のカレントミラー回路は入力側トランジスタ1001と、3つの出力側トランジスタ1002、1003、1004とによって構成される。これらはいずれもPチャネル型のMOSトランジスタである。入力側トランジスタ1001のゲートとドレインとが短絡される。入力側トランジスタ1001のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ1001のソースに電源電圧VDDを供給する。入力側トランジスタ1001のドレイン及び当該ドレインと短絡されたゲートは、第1出力線104に電気的に接続される。3つの出力側トランジスタ1002、1003、1004は並列に接続される。具体的に、3つの出力側トランジスタ1002、1003、1004のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は3つの出力側トランジスタ1002、1003、1004のそれぞれのソースに電源電圧VDDを供給する。また、3つの出力側トランジスタ1002、1003、1004のゲートは、いずれも入力側トランジスタ1001のゲートに接続される。そして、3つの出力側トランジスタ1002、1003、1004のドレインは、いずれも第2出力線107に電気的に接続される。ここで、各トランジスタのサイズについて説明する。入力側トランジスタ1001、第1及び第2の出力側トランジスタ1002、1003は、いずれも同程度のチャネル幅を有する。これに対して、第3の出力側トランジスタ1004は、入力側トランジスタ1001のチャネル幅の約2倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。第2の出力側トランジスタ1003のドレインと第2出力線107との間の電気的経路には、第1ゲイン切り替えスイッチ1005が配される。第1ゲイン切り替えスイッチ1005はPチャネル型のMOSトランジスタである。第1ゲイン切り替えスイッチ1005は、駆動信号gain1によってオンとオフが制御される。第3の出力側トランジスタ1004のドレインと第2出力線107との間の電気的経路には、第2ゲイン切り替えスイッチ1006が配される。第2ゲイン切り替えスイッチ1006はPチャネル型のMOSトランジスタである。第2ゲイン切り替えスイッチ1006は、駆動信号gain2によってオンとオフが制御される。本実施例では、第1及び第2ゲイン切り替えスイッチ1005、1006によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第1及び第2ゲイン切り替えスイッチ1005、1006が増幅率制御手段である。2つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では4つの増幅率に切り替えることができる。まず、第1及び第2ゲイン切り替えスイッチ1005、1006の両方がオフの場合は、第2及び第3の出力側トランジスタ1003、1004が、第2出力線107から切り離される。そのため、第1の出力側トランジスタ1002だけが第2出力線107に接続される。結果として、約1倍の増幅率でミラー電流信号が出力される。次に、第1ゲイン切り替えスイッチ1005がオンであり、第2ゲイン切り替えスイッチ1006がオフの場合を説明する。この場合、第3の出力側トランジスタ1004が、第2出力線107から切り離される。そして、第1及び第2の出力側トランジスタ1002、1003が第2出力線107に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ1001のチャネル幅に対して約2倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約2倍の増幅率でミラー電流信号が出力される。続いて、第1ゲイン切り替えスイッチ1005がオフであり、第2ゲイン切り替えスイッチ1006がオンの場合を説明する。この場合、第2の出力側トランジスタ1003が、第2出力線107から切り離される。そして、第1及び第3の出力側トランジスタ1002、1004が第2出力線107に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ1001のチャネル幅に対して約3倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約3倍の増幅率でミラー電流信号が出力される。最後に、第1及び第2ゲイン切り替えスイッチ1005、1006の両方がオンの場合は、3つの出力側トランジスタ1002、1003、1004がすべて第2出力線107に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ1001のチャネル幅に対して約4倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約4倍の増幅率でミラー電流信号が出力される。以上に述べたように、本実施例では、第1出力線104に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。図10では、3つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。上述の増幅率の切り替えを、1つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。あるいは、複数の画素からの電流信号を加算して出力する場合と、1つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。本実施例において、画素101の回路構成は実施例1と同様である。図2図3、あるいは図4に示された回路が適用される。また、画素101の平面構造、断面構造は実施例1と同様である。図5、図6、図7に示された構造が適用される。本実施例の動作については、実施例1と同様である。図8あるいは図9に示された駆動信号に基づいて動作する。以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いSN比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、SN比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。本実施例の回路構成を図11に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部以下、AD変換部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、AD変換部に入力される。AD変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。AD変換部は、比較部、ラッチパルス生成部、メモリ部、カウンタを含む。画素から出力された電流信号は画素列ごとにAD変換される。比較部が画素からの電流信号とランプ電流信号とを比較し、両者の大小関係が反転したタイミングに応じて反転パルスを出力する。ラッチパルス生成部は反転パルスを受けて、メモリ部のラッチ回路にラッチパルスを入力する。メモリ部は、ラッチパルスが入力された時点でカウンタから出力されているカウント値を保持する。保持されたカウント値が、電流信号が変換されたデジタル信号である。本実施例の光電変換装置は画素列ごとにAD変換を行う。そして、本実施例の特徴部分は、画素からの電流信号をランプ電流信号と比較する時に、画素からの電流信号をカレントミラー回路でミラーリングして比較部に入力することである。各部の詳細な構成を説明する。複数の画素1101は3行3列の画素アレイを構成するように配されている。画素1101の数は、複数であればいくつでもよい。たとえば、複数の画素1101が1000行以上、1500列以上の画素アレイを構成してもよい。または、複数の画素1101が一列に並び、ラインセンサを構成してもよい。1つの画素列に含まれる複数の画素1101の信号は、共通の回路によって処理される。以下では、1つの画素列に配された画素1101からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。画素1101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素1101は電流信号を出力する信号源である。画素1101は画素からの電流信号が出力されるOUTノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるBIASノードや、駆動信号が供給される複数のノードPTXノード、PRESノード、PSELノードを有する。画素の詳しい構成については後述する。画素1101のBIASノードはバイアス電流源1102に電気的に接続される。複数の画素1101が共通のバイアス電流源1102に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素1101のBIASノードが共通のバイアス電流源1102に接続される。あるいは、同一の列に配された複数の画素1101のそれぞれに対応して、1つずつバイアス電流源1102が配されてもよい。画素1101のPTXノード、PRESノード、PSELノードは、垂直走査回路1103と電気的に接続される。垂直走査回路1103は、PTXノード、PRESノード、及びPSELノードに駆動信号を供給する。垂直走査回路1103は同一の画素行に含まれる複数の画素1101に共通の駆動信号を供給することができる。また、垂直走査回路1103は異なる画素行に含まれる複数の画素1101に互いに独立した駆動信号を供給することができる。垂直走査回路1103によって、画素行ごとに画素1101からの信号が読み出される。画素1101のOUTノードは、第1出力線1104に電気的に接続される。複数の画素1101が共通の第1出力線1104に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素1101のOUTノードが共通の第1出力線1104に接続される。そして、複数の画素1101からの電流信号が第1出力線1104に出力される。第1出力線1104は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第2出力線1107に接続される。カレントミラー回路は、入力側トランジスタ1105及び出力側トランジスタ1106によって構成される。入力側トランジスタ1105及び出力側トランジスタ1106は、Pチャネル型のMOSトランジスタである。入力側トランジスタ1105のゲートとドレインとが短絡される。入力側トランジスタ1105のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ1105のソースに電源電圧VDDを供給する。出力側トランジスタ1106のゲートは、入力側トランジスタ1105のゲートと電気的に接続される。出力側トランジスタ1106のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ1106のソースに電源電圧VDDを供給する。第1出力線1104は、入力側トランジスタ1105のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ1106のドレインは第2出力線107に電気的に接続される。カレントミラー回路によって、入力側トランジスタ1105を流れる電流が、出力側トランジスタ1106にミラーリングされる。つまり、カレントミラー回路は、第1出力線1104の電流信号に応じた電流信号ミラー電流信号を第2出力線1107に出力する。カレントミラー回路は、第1出力線1104の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ1105と出力側トランジスタ1106とのサイズの比によって増幅減衰率を決定することができる。例えば、入力側トランジスタ1105と出力側トランジスタ1106とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅減衰率である。第2出力線1107の電流信号はAD変換部に入力され、デジタル信号へと変換される。AD変換部は比較部1108を含む。比較部1108は、信号入力ノード1110、参照電流入力ノード1111、出力ノード1112を有する。第2出力線1107は、比較部1108の信号入力ノード1110に電気的に接続される。比較部1108の参照電流入力ノード1111は、ランプ電流信号源1109に電気的に接続される。比較部1108は、信号入力ノード1110に入力される電流信号と、参照電流入力ノード1111に入力されるランプ電流信号とを比較し、その大小関係に応じた電圧信号を出力する。つまり、画素から出力される電流信号のほうがランプ信号よりも大きい場合には第1の電圧を出力し、ランプ電流信号のほうが大きい場合には第2の電圧を出力する。例えば、第1の電圧は基準電圧GNDに近い電圧であり、第2の電圧は電源電圧VDDに近い電圧である。あるいは、その逆であってもよい。比較部1108の詳細な構成は後述する。ランプ電流信号源1109は、連続的にその大きさが変化するランプ電流信号を出力する。あるいは、ランプ電流信号源1109は、クロック信号CLKに従って、所定時間が経過するごとに段階的にその大きさが変化するランプ電流信号を出力する。また、ランプ電流信号源1109にはresetノードからランプリセット信号が供給される。ランプリセット信号に基づいて、ランプ電流信号源1109の出力するランプ電流信号が初期値にリセットされる。ランプ電流信号源1109の詳細な構成は後述する。本実施例のAD変換部はさらにラッチパルス生成部1113、メモリ部Nラッチ回路1114、Sラッチ回路1115、及びカウンタ1116を含む。比較部1108の出力ノード1112はラッチパルス生成部1113に接続される。また、ラッチパルス生成部1113には駆動信号PTN、駆動信号PTSが供給される。これらの駆動信号は、ラッチパルスの出力先を選択するための駆動信号である。ラッチパルス生成部1113は、比較部1108の出力する電圧信号が反転したタイミングに応じて、後段のNラッチ回路1114、及びSラッチ回路1115へ選択的にラッチパルスを出力する。Nラッチ回路1114、Sラッチ回路1115には、カウンタ1116からのカウント値が入力される。そして、ラッチパルスが入力されると、Nラッチ回路1114、Sラッチ回路1115は、その時点で入力されているカウント値を保持する。カウンタ1116は、クロック信号CLKに従って、段階的に出力するカウント値を変化させる。そして、resetノードに供給されるカウンタリセット信号に基づいて、カウンタ1116の出力するカウント値が初期値にリセットされる。詳細は後述するが、互いに同期した駆動信号をランプ電流信号源1109及びカウンタ1116に入力することによって、電流信号の大きさに応じたカウント値が各ラッチ回路に保持される。つまり、電流信号がデジタル信号に変換される。メモリ部Nラッチ回路1114、Sラッチ回路1115は出力部に電気的に接続される。具体的に、Nラッチ回路1114は第3出力線1117を介して出力回路1119に接続される。Sラッチ回路1115は第4出力線1118を介して出力回路1119に接続される。水平走査回路1120が各ラッチ回路に駆動信号を供給する。水平走査回路1120からの駆動信号に基づいて、各ラッチ回路は保持しているカウンタ値をデジタル信号として出力回路1119に出力する。出力回路1119は例えばLVDSLowVoltageDifferentialSignaling回路である。なお、出力回路1119が、デジタル信号処理を行ってもよい。例えば、出力回路1119は、Sラッチ回路1115に保持されたデジタル信号と、Nラッチ回路1114に保持されたデジタル信号の差分を出力する。以上に説明したように、信号源である画素からの信号が、デジタル信号に変換されて外部に出力される。次に、画素1101の詳細な構造について説明する。画素1101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。図12に画素1101の回路の例を示す。本実施例において、光電変換部はフォトダイオード以下、PD1201であり、画素増幅部は差動増幅回路である。差動増幅回路は第1入力トランジスタ1202及び第2入力トランジスタ1203を含んで構成される。さらに本実施例の画素1101は、転送トランジスタ1204、リセットトランジスタ1205、第1選択トランジスタ1206、第2選択トランジスタ1207、抵抗R1、及び抵抗R2を含む。PD1201のアノードには基準電圧GNDが供給される。PD1201のカソードは転送トランジスタ1204を介して、ノード1208に接続される。転送トランジスタ1204は、PD1201で発生した電荷をノード1208に転送する。第1入力トランジスタ1202のゲートは、ノード1208に接続される。第1入力トランジスタ1202のゲートは差動増幅回路の第1入力ノードである。第1入力トランジスタ1202のゲートの電圧はノード1208に転送された電荷の量に応じた電圧となる。つまり、ノード1208において転送された電荷が電圧に変換される。第1入力トランジスタ1202のドレインは電源電圧供給線に接続される。電源電圧供給線は第1入力トランジスタのドレインに電源電圧SVDDを供給する。なお、電源電圧SVDDは、カレントミラー回路に供給される電源電圧VDDと同じであってもよい。両者が異なる電圧であってもよい。第1入力トランジスタ1202のソースは抵抗R1を介して第1選択トランジスタ1206のドレインに接続される。第2入力トランジスタ1203のゲートは、リセット電圧供給線に接続される。第2入力トランジスタ1203のゲートは差動増幅回路の第2入力ノードである。リセット電圧供給線から第2入力トランジスタ1203のゲートにリセット電圧VRESが供給される。第2入力トランジスタ1203のソースは抵抗R2を介して第1選択トランジスタ1206のドレインに接続される。第2入力トランジスタ1203のドレインは、第2選択トランジスタ1207のソースに接続される。ノード1208はリセットトランジスタ1205を介して、リセット電圧供給線に接続される。リセットトランジスタ1205がオンすると、ノード1208にリセット電圧VRESが供給される。つまり、リセットトランジスタ1205は、第1入力ノードの電圧をリセットする。第1選択トランジスタ1206のドレインは抵抗R1及び抵抗R2に接続される。第1選択トランジスタ1206のソースはBIASノードに接続される。第2選択トランジスタ1207のドレインはOUTノードに接続される。なお、BIASノードはバイアス電流源に接続される。また、OUTノードは第1出力線に接続される。転送トランジスタ1204のゲートはPTXノードに接続される。リセットトランジスタ1205のゲートはPRESノードに接続される。第1選択トランジスタ1206のゲート及び第2選択トランジスタ1207のゲートはいずれもPSELノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路1103から各トランジスタのゲートに供給される。第1入力トランジスタ1202、及び第2入力トランジスタ1203は差動対を構成する。つまり、2つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが2つの入力ノードであり、2つの入力ノードの電圧差に応じた電流信号が第2入力トランジスタのドレイン電流として流れる。このように、差動対である第1入力トランジスタ1202と第2入力トランジスタ1203とが差動増幅回路を構成する。また、第1及び第2選択トランジスタは電流信号を出力する画素を選択する。つまり、第1及び第2選択トランジスタがオンであれば、差動増幅回路から画素のOUTノードに電流信号が出力される。図12において、第1選択トランジスタ1206、及び第2選択トランジスタ1207は画素を選択するために設けられる。第1選択トランジスタ1206が配されることによって、非選択時の消費電流が低減される。第2選択トランジスタ1207が配されることによって、第1出力線1104の寄生容量低減の効果が得られる。図12において、第1選択トランジスタ1206及び第2選択トランジスタ1207のいずれか一方が省略されてもよい。第2選択トランジスタ1207が省略された場合は、差動対の対称性が向上するため、より正確な信号を出力できる。また、第1入力トランジスタ1202と電源電圧供給線の間の電気的経路に第3選択トランジスタが配されてもよい。第2選択トランジスタ1207及び第3選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。あるいは、第1選択トランジスタ1206及び第2選択トランジスタ1207の両方が省略されてもよい。この場合は、第1入力トランジスタ1202及び第2入力トランジスタ1203のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧VRESとは異なる電圧を供給する電圧供給手段があればよい。第1選択トランジスタ1206及び第2選択トランジスタ1207の両方を省略することでトランジスタの数を減らすことができるので、開口率を向上させることができる。また、転送トランジスタ1204は必要に応じて設けられる。図12に示された回路の変形例では、転送トランジスタ1204が省略される。これによりトランジスタの数を減らすことができるので、開口率を向上させることができる。次に、画素1101の別の形態について説明する。画素1101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。図13に画素1101の回路の別の例を示す。本実施例において、光電変換部はフォトダイオード以下、PD1201であり、画素増幅部は差動増幅回路である。差動増幅回路は第1入力トランジスタ1202及び第2入力トランジスタ1203を含んで構成される。さらに本実施例の画素1101は、転送トランジスタ1204、リセットトランジスタ1209、接続トランジスタ1210、第1選択トランジスタ1206、第2選択トランジスタ1207、抵抗R1、及び抵抗R2を含む。PD1201のアノードには基準電圧GNDが供給される。PD1201のカソードは転送トランジスタ1204を介して、ノード1208に接続される。転送トランジスタ1204は、PD1201で発生した電荷をノード1208に転送する。第1入力トランジスタ1202のゲートは、ノード1208に接続される。第1入力トランジスタ1202のゲートは差動増幅回路の第1入力ノードである。第1入力トランジスタ1202のゲートの電圧はノード1208に転送された電荷の量に応じた電圧となる。つまり、ノード1208において転送された電荷が電圧に変換される。第1入力トランジスタ1202のドレインは電源電圧供給線に接続される。電源電圧供給線は第1入力トランジスタのドレインに電源電圧SVDDを供給する。なお、電源電圧SVDDは、カレントミラー回路に供給される電源電圧VDDと同じであってもよい。両者が異なる電圧であってもよい。第1入力トランジスタ1202のソースは抵抗R1を介して第1選択トランジスタ1206のドレインに接続される。第2入力トランジスタ1203のゲートは、後述する接続トランジスタ1210のソースに接続される。第2入力トランジスタ1203のゲートは差動増幅回路の第2入力ノードである。第2入力トランジスタ1203のソースは抵抗R2を介して第1選択トランジスタ1206のドレインに接続される。第2入力トランジスタ1203のドレインは、第2選択トランジスタ1207のソースに接続される。ノード1208はリセットトランジスタ1209を介して、リセット電圧供給線に接続される。リセットトランジスタ1209がオンすると、ノード1208にリセット電圧VRESが供給される。つまり、リセットトランジスタ1209は、第1入力ノードをリセットする。接続トランジスタ1210は第1入力トランジスタ1202のゲートノード1208と第2入力トランジスタ1203のゲートとの間の電気的経路に配される。つまり、接続トランジスタ1210のソースドレインの一方は第1入力トランジスタ1202のゲートに接続される。そして、接続トランジスタ1210のソースドレインの他方は第2入力トランジスタ1203のゲートに接続される。リセットトランジスタ1209がオンすると、第1入力トランジスタ1202のゲートと第2入力トランジスタ1203のゲートとが短絡される。リセットトランジスタ1209及び接続トランジスタ1210が両方ともオンすることで、リセットトランジスタ1209及び接続トランジスタ1210を介して第2入力トランジスタ1203のゲートにリセット電圧VRESが供給される。第1選択トランジスタ1206のドレインは抵抗R1及び抵抗R2に接続される。第1選択トランジスタ1206のソースはBIASノードに接続される。第2選択トランジスタ1207のドレインはOUTノードに接続される。なお、BIASノードはバイアス電流源に接続される。また、OUTノードは第1出力線に接続される。転送トランジスタ1204のゲートはPTXノードに接続される。リセットトランジスタ1209のゲート及び接続トランジスタ1210のゲートはいずれもPRESノードに接続される。第1選択トランジスタ1206のゲート及び第2選択トランジスタ1207のゲートはいずれもPSELノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路1103から各トランジスタのゲートに供給される。なお、図13ではリセットトランジスタ1209のゲートと接続トランジスタ1210のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ1209と接続トランジスタ1210とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ1209を先にオフにして、その後、接続トランジスタ1210をオフにするという制御を行ってもよい。第1入力トランジスタ1202、及び第2入力トランジスタ1203は差動対を構成する。つまり、2つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが2つの入力ノードであり、2つの入力ノードの電圧差に応じた電流信号が第2入力トランジスタのドレイン電流として流れる。このように、差動対である第1入力トランジスタ1202と第2入力トランジスタ1203とが差動増幅回路を構成する。第1及び第2選択トランジスタは電流信号を出力する画素を選択する。つまり、第1及び第2選択トランジスタがオンであれば、差動増幅回路から画素のOUTノードに電流信号が出力される。続いて、図13に示された画素回路の変形例を説明する。図13に示された画素回路において、第2入力トランジスタ1203のゲートとリセット電圧供給線との間の電気的経路に、第2のリセットトランジスタが配されてもよい。この場合、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。この場合に、リセットトランジスタ1209を省略した構成でもよい。このような回路を図14に示す。第1入力トランジスタ1202の入力ノードに接続されるトランジスタの数は、転送トランジスタ1204と接続トランジスタ1210の2つである。第2入力トランジスタ1203の入力ノードに接続されるトランジスタの数は、第2のリセットトランジスタと接続トランジスタ1210の2つである。このように、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。図13あるいは図14において、第1選択トランジスタ1206、及び第2選択トランジスタ1207は画素を選択するために設けられる。第1選択トランジスタ1206が配されることによって、非選択時の消費電流が低減される。第2選択トランジスタ1207が配されることによって、第1出力線1104の寄生容量低減の効果が得られる。図13あるいは図14において、第1選択トランジスタ1206及び第2選択トランジスタ1207のいずれか一方が省略されてもよい。第2選択トランジスタ1207が省略された場合は、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。また、第1入力トランジスタ1202と電源電圧供給線の間の電気的経路に第3選択トランジスタが配されてもよい。第2選択トランジスタ1207及び第3選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。あるいは、第1選択トランジスタ1206及び第2選択トランジスタ1207の両方が省略されてもよい。この場合は、第1入力トランジスタ1202及び第2入力トランジスタ1203のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧VRESとは異なる電圧を供給する電圧供給手段があればよい。第1選択トランジスタ1206及び第2選択トランジスタ1207の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。さらに別の変形例として、図13に示された画素回路において、PD1201の電荷が第2入力トランジスタ1203のゲートに転送される構成でもよい。つまり、転送トランジスタがPD1201と第1入力トランジスタ1202のゲートとの間ではなく、PD1201と第2入力トランジスタ1203のゲートとの間の電気的経路に配される。図13の回路ではリセット電圧VRESが供給された後に、第1入力トランジスタ1202及び第2入力トランジスタ1203の両方のゲートをフローティングにすることができる。そのため、PD1201の電荷がどちらの入力ノードに転送されても、2つの入力ノードの電圧の差に応じた電流がOUTノードから出力される。この変形例においては、図14に示された回路と同様に、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。このように、差動増幅回路の2つの入力ノードに接続された接続トランジスタを有することによって、入力ノードをリセットしたときに生じるリセットノイズが2つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。図12図13、及び図14に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第1出力線1104に読み出すための回路である。第1出力線1104には、複数の光電変換部からの電流信号が出力される。そのため、図11が示す通り、図12、図13、及び図14のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子例えば第1、第2入力トランジスタやリセットトランジスタなどが繰り返し配される。ここでは、1つの光電変換部に対して1つの割合で、各素子が繰り返し配される例を説明した。変形例として、2つ以上の光電変換部に対して1つの割合で、各素子が繰り返し配されてもよい。例えば、2つの光電変換部の電荷が同じ第1入力トランジスタのゲートに転送される構成でもよい。このような構成によって、2つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、2つの入力トランジスタ1202、1203、転送トランジスタ1204、リセットトランジスタ1205、第1選択トランジスタ1206、第2選択トランジスタ1207、リセットトランジスタ1209、接続トランジスタ1210がいずれもNチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を1つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。さらに、PD201が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもN型チャネルであることが好ましい。PD201がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもP型チャネルであることが好ましい。これによって、PD201の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図11のバイアス電流源1102は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源1102は、読み出し回路に含まれる。しかし、バイアス電流源1102は、複数の出力線のそれぞれに対して1つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。図18は、図13に示された画素1101の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部1801で規定された活性領域を含む。PD、トランジスタ、抵抗などの素子は、活性領域に配される。素子分離部1801は例えばLOCOSLOCalOxidationofSiliconやSTIShallowTrenchIsorationなどの絶縁体を用いた分離構造である。あるいは、素子分離部1801はPN接合を用いた分離構造であってもよい。素子分離部1801は、トランジスタやPDを電気的に分離する。本実施例では、各トランジスタはMOS型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。PD1201は半導体領域1802によって構成される。第1入力トランジスタ1202のソース、ドレイン及びゲートは、それぞれ半導体領域1803、1804及びゲート電極1805によって構成される。第2入力トランジスタ1203のソース、ドレイン及びゲートは、それぞれ半導体領域1806、1807及びゲート電極1808によって構成される。また、半導体領域1803、1806は、それぞれ抵抗R1、R2を構成する。転送トランジスタ1204のゲートはゲート電極1809によって構成される。第1選択トランジスタ1206のソース、ドレイン及びゲートは、それぞれ半導体領域1810、1811及びゲート電極1812によって構成される。第2選択トランジスタ1207のソース、ドレイン及びゲートは、それぞれ半導体領域1807、1813及びゲート電極1812によって構成される。リセットトランジスタ1209のソース、ドレイン及びゲートは、それぞれ半導体領域1814、1815及びゲート電極1816によって構成される。接続トランジスタ1210のソース、ドレイン及びゲートは、それぞれ半導体領域1814、1817及びゲート電極1816によって構成される。ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ1818が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ1818を介して配線に接続される。例えば、半導体領域1814とゲート電極1805とは、配線によって互いに接続され、図13のノード1208を構成する。詳細な接続関係は図13に示されているので、ここではその説明を省略する。図18が示すように、互いに接続される2つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第2入力トランジスタ1203のドレインは第2選択トランジスタ1207のソースに接続されるので、両者はいずれも共通の半導体領域1807によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ1209のゲートと接続トランジスタ1210のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図18では、半導体領域1803、1806によって抵抗R1、R2が構成されている。しかし、抵抗R1、R2が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。図18に示される平面構造では、第1入力トランジスタのゲート電極1805から第2入力トランジスタのゲート電極1808までの構造が線対称になっている。このように、差動対を構成する2つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。図19は、図18の線分ABに沿った断面構造の概略図である。図19にはPD1201、転送トランジスタ1204、及び第1入力トランジスタ1202が示される。図19において、図18と同様の部分については同一の符号が付されている。PD1201はN型の半導体領域1802で構成される。N型半導体領域1802には、光電変換によって発生した電荷が収集される。第1入力トランジスタ1202のソース、ドレインは、N型の半導体領域1803、1804で構成される。すなわち、第1入力トランジスタ1202はNチャネル型である。これらのN型半導体領域は、P型ウェル1819に配される。P型ウェル1819には基準電圧GNDが供給される。P型ウェル1819は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、P型ウェル1819はP型の半導体基板であってもよい。あるいは、P型ウェル1819はエピタキシャル成長によって形成されたP型の半導体領域であってもよい。PD1201のN型半導体領域1802に隣接して、P型半導体領域1820が配される。P型半導体領域1820はP型ウェル1819と接続され、基準電位GNDが供給される。P型半導体領域1820によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。画素回路を構成するトランジスタの導電型が同一であれば、図19のようにウェルの導電型を1つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度を向上させることができる。さらに、本実施例では、PD201が電子を蓄積する構成になっている。このため、P型ウェル1819にN型半導体領域1802を形成することで、PD1201を構成することが可能である。これによれば、ウェルの導電型を1つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、PD201がホールを蓄積する変形例では、トランジスタの導電型がPチャネル型である。これによって、ウェルの導電型を1つのみN型にすることができる。2つの導電型のウェルを配すると、当該2つのウェルの間にPN接合が形成される。この場合、このPN接合での電界の影響を受けないように、PN接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。図19が示すように、光は矢印Lの方向に沿って半導体基板に入射する。このように、図19に示された光電変換装置は表面照射型である。図20は、図18の線分ABに沿った断面構造の別の例を示す概略図である。図20にはPD1201、転送トランジスタ1204、及び第1入力トランジスタ1202が示される。図20に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図20において光が入射する方向は、矢印Lで示される。図20において、図19と同様の部分には同様の符号を付し、詳細な説明は省略する。図20には、配線1821が示されている。また、半導体基板の入射面側に、カラーフィルタ1822、マイクロレンズ1823が配される。このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第2の半導体基板が配線1821の反対側に配されてもよい。つまり、PD201が配された第1の半導体基板と、トランジスタが配された第2の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度を向上させることが可能である。次に、ランプ電流信号源1109の詳細な構成について説明する。図15は、ランプ電流信号源1109の回路例を示す。ランプ電流信号源1109は、入力電圧に応じた電流を出力する電流出力回路と、比較部に電流を分配するカレントミラー回路とを含んで構成される。本実施例のランプ電流信号源1109は、電流出力回路として差動増幅回路を含む。ランプ電流信号源1109の差動増幅回路は、第1入力トランジスタ1501と第2入力トランジスタ1502によって構成される。第1入力トランジスタ1501と第2入力トランジスタ1502は差動対を構成している。第1入力トランジスタ1501のソースと第2入力トランジスタ1502のソースは、それぞれ抵抗R151、R152を介してバイアス電流源1503に接続される。第1入力トランジスタ1501のドレインには電源電圧SVDDが供給される。第2入力トランジスタ1502のドレインはカレントミラー回路に接続される。第1入力トランジスタ1501のゲートにはDACDigitaltoAnalogConverter1504が接続される。DAC1504は、クロック信号CLKに基づいて、段階的に変化する電圧信号を出力する。DAC1504に供給される駆動信号resetに基づいて、DAC1504が出力する電圧信号が初期値にリセットされる。第2入力トランジスタ1502のゲートには、参照電圧としてリセット電圧VRESが供給される。以上の構成によって、DAC1504が出力する電圧の変化に応じて、第2入力トランジスタ1502のドレインに出力される電流が変化する。このドレイン電流がランプ電流信号として出力される。カレントミラー回路は、第2入力トランジスタ1502のドレイン電流をミラーリングして、複数の比較部に入力する。本実施例ではOUT1ノードは図11の一番左の画素列に対応する比較部の参照電流入力ノード1111に接続される。OUT2ノードは図11の中央の画素列に対応する比較部の参照電流入力ノード1111に接続される。OUT3ノードは図11の一番右の画素列に対応する比較部の参照電流入力ノード1111に接続される。カレントミラー回路の出力側のトランジスタは、ランプ電流信号を入力する比較部の数に応じて設けられる。なお、ランプ電流信号源1109が画素列ごとに配されてもよい。この場合、複数の比較器にランプ電流信号を分配するためのカレントミラー回路は省略される。ランプ電流信号源1109の電流出力回路は、画素増幅部と同じ構造の増幅回路であることが望ましい。本実施例でも、画素増幅部と同じ差動増幅回路が、ランプ電流信号源1109に用いられる。さらに、画素回路と回路構成を一致させるために、選択トランジスタ、リセットトランジスタ、接続トランジスタに相当するダミーのトランジスタを挿入してもよい。具体的には、図12、図13、あるいは図14のPD1201をDAC1504に置き換えた回路であってもよい。このように、ランプ電流信号源1109が、画素増幅部と同じ構造であれば、AD変換におけるリニアリティ特性が向上する。また、ランプ電流信号源1109の変形例では、DAC1504の代わりに、定電流源と容量を含んで構成される電圧源が適用される。定電流源が一定の電流で容量を充電するので、容量の両端には連続的に変化する電圧信号が現れる。このような電圧源を用いることで、連続的にその大きさが変化するランプ電流信号を出力する。ランプ電流信号の大きさの変化する方向は、蓄積される電荷の種類、入力トランジスタ1202、1203の導電型に基づいて決定すればよい。例えば、ランプ電流信号の大きさの変化する方向は、暗時に画素1101から出力される電流の大きさから、明時に画素1101から出力される電流の大きさに変化する方向である。なお、暗時とは、ノード1208の電圧がリセットされ、電荷が転送されていない状態を含む。ランプ電流の大きさの変化する方向について具体的に説明する。図12や図13、図14に示された画素1101においては、PD1201からノード1208に信号電荷である電子が転送される。そのため、ノード1208がリセットされた状態で電荷が転送されると、ノード1208の電圧は低くなる。そして、転送される電荷電子の量が多いほど、ノード1208の電圧が低くなる。入力トランジスタ1202、1203はNチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。したがって、ランプ電流信号は電流値が大きくなるように変化する。一方、PD01の電荷が、第2入力トランジスタ1203のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。この場合は、ランプ電流信号は電流値が小さくなるように変化する。信号電荷として転送される電荷がホールの場合は、上述のランプ電流信号の変化の方向が逆転する。また、入力トランジスタ1202、1203がPチャネルの場合は、上述のランプ電流信号の変化の方向が逆転する。続いて比較部1108の詳細な構成について説明する。図16は、比較部1108の回路例を示す。比較部1108は、信号入力ノード1110に入力された電流信号、及び参照電流入力ノード1111に入力されたランプ電流信号を、出力ノード1112に伝達し、両者の大小関係によって出力ノード1112の電圧を変化させる。図16において、INNノードが信号入力ノード1110に対応する。INPノードが参照電流入力ノード1111に対応する。OUTノードが出力ノード1112に対応する。ノードINNに入力された電流は、第1カレントミラー回路1601を介してOUTノードに伝達される。ノードINPに入力された電流は、第2カレントミラー回路1602及び第3カレントミラー回路1603を介してOUTノードに伝達される。OUTノードは第1カレントミラー回路1601の出力側のトランジスタを介して基準電圧GND供給部に接続される。また、OUTノードは第3カレントミラー回路1603の出力側のトランジスタを介して電源電圧VDD供給部に接続される。このような回路において、INNノードからの電流画素からの電流信号はOUTノードを基準電圧GNDの方向に放電する電流となる。一方、INPノードからの電流ランプ電流信号は出力ノードを電源電圧VDDの方向に充電する電流となる。したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧GNDに近い電圧第1の電圧となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧VDDに近い電圧第2の電圧となる。以上に述べたように、比較器のOUTノードにはカレントミラー回路を介して信号が伝達される。つまり、OUTノードには2つのトランジスタが接続されているだけなので、OUTノードの寄生容量は小さい。したがって、画素からの電流信号とランプ電流信号との大小関係が逆転した場合には、出力ノードの電圧が速やかに変化する。これにより高速なAD変換を行うことが可能となる。さらに、図16に示される比較部においては、INNノードから入力される電流及びINPノードから入力される電流の両方がカレントミラー回路を介してOUTノードに伝達される。この場合、OUTノードに接続される2つのトランジスタを比較的近い場所に配置することが容易である。そのため、OUTノードの寄生容量を小さくする点で有利である。図17は、比較部1108の別の回路例を示す。図17において、INNノードが信号入力ノード1110に対応する。INPノードが参照電流入力ノード1111に対応する。OUTノードが出力ノード1112に対応する。この例では、信号電流が入力されるINNノードが、そのままOUTノードになっている。つまり、INNノードに接続される第2出力線1107の電圧が、比較の結果に応じて変化する。第2出力線1107は、複数の画素1101が接続された第1出力線1104にカレントミラー回路を介して接続される。したがって、第2出力線1107にはカレントミラー回路の出力側トランジスタ1106が接続されているのみである。つまり、第2出力線1107は、多数のトランジスタが接続された第1出力線1104に比べて寄生容量が小さい。そのため、第2出力線1107が比較部の出力ノード1112であっても、高速なAD変換が可能である。また、INPノードからの電流は、第1カレントミラー回路1701だけを介してOUTノードに伝達される。このように、図17に示された比較部によれば、少ない回路構成で高速なAD変換を行うことが可能である。なお、このような回路構成において、画素からの電流は出力ノードを電源電圧VDDの方向に充電する電流となる。一方、ランプ電流信号は出力ノードを基準電圧GNDの方向に放電する電流となる。したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧VDDに近い電圧第1の電圧となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧GNDに近い電圧第2の電圧となる。続いて本実施例の光電変換装置の動作について説明する。図21は駆動信号のタイミングチャートを示している。駆動信号PSEL、駆動信号PRES、駆動信号PTX、駆動信号PTN、駆動信号PTSは、それぞれ図11のPSELノード、PRESノード、PTXノード、PTNノード、PTSノードに供給される。駆動信号resetは、ランプ電流信号源1109及びカウンタ11のresetノードに入力されるランプリセット信号及びカウンタリセット信号である。両者は同期した信号であるため、同じ駆動信号として示している。ランプリセット信号とカウンタリセット信号とが、互いに独立した駆動信号として供給されてもよい。また、図21は、比較部1108の信号入力ノード1110INNノードに入力される電流信号INN、比較部1108の参照電流入力ノード1111INPノードに入力されるランプ電流信号INPを示している。さらに、図21は、ラッチパルス生成部1113が出力するラッチパルス、カウンタ1116が出力するカウント値を示している。各駆動信号はハイレベルとローレベルの少なくとも2値の電圧値を有する。アナログ回路であれば、ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。時刻T1の前は、PRESとresetがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧VRESがノード1208及び第2入力トランジスタ1203のゲートに供給されている。またresetがハイレベルなので、ランプ電流信号源1109とカウンタ1116はリセットされた状態、つまり初期値を出力している状態である。時刻T1に、PSELがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のOUTノードから出力される。時刻T2においてPRESがローレベルになる。これにより、ノード1208がフローティングになる。図13に示される画素においては、ノード1208と第2入力トランジスタ1203のゲートとがそれぞれフローティングになる。時刻T3においてresetがローレベルになり、PTNがハイレベルになる。resetがローレベルになることによって、ランプ電流信号が初期値から変化し始める。本実施例では、ランプ電流信号が小さい電流から大きい電流に向かって変化する。さらに、この時、カウンタ1116がカウントを開始する。時刻T3では、画素増幅部の入力ノードノード1208の電圧はリセット電圧VRESである。そのため、画素がリセットされた状態で出力されるリセット信号がランプ電流信号と比較される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。ランプ信号電流と画素からの電流信号リセット信号との大小関係が反転するタイミング時刻T4で、ラッチパルスがNラッチ回路1114に入力される。これによって、Nラッチ回路1114は時刻T4でのカウント値を保持する。時刻T5において、resetがハイレベルになる。これによって、ランプ電流信号源1109とカウンタ1116がリセットされる。また、PTNがローレベルになる。時刻T6において、PTXがハイレベルになる。これによって、PD1201で発生した電荷が、ノード1208に転送される。このとき、PD1201の全ての電荷が、ノード1208に転送されることが好ましい。時刻T6から所定の時間の後、PTXはローレベルとなる。電荷がノード1208に転送されることで、ノード1208の電圧はリセット電圧VRESから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第2入力トランジスタ1203のゲートの電圧はリセット電圧VRESに保たれる。したがって、差動増幅回路の2つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。時刻T7において、resetがローレベルになり、PTNがハイレベルになる。resetがローレベルになることによって、ランプ電流信号が初期値から変化し始める。さらに、この時、カウンタ1116がカウントを開始する。PTNがハイレベルであるため、カウンタ1116からのカウント値はSラッチ回路1115に入力される。時刻T7では、画素増幅部の入力ノードノード1208の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がランプ電流信号と比較される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。ランプ信号電流と画素からの電流信号光信号との大小関係が反転するタイミング時刻T8で、ラッチパルスがSラッチ回路1115に入力される。これによって、Sラッチ回路1115は時刻T8でのカウント値を保持する。時刻T9において、resetがハイレベルになり、AD変換を終了する。この時点から出力部がデジタル信号の出力を開始する。図13に示される画素では、リセットトランジスタ1209をオフするタイミングと接続トランジスタ1210をオフするタイミングとをずらしてもよい。具体的には、時刻T2での動作において、リセットトランジスタ1209を接続トランジスタ1210よりも先にオフにする。これによって、リセット時に発生するノイズkTCノイズ等が差動増幅回路の2つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号PSELを並列に供給することで、複数の画素からの電流信号が第1出力線1104に並列に出力される。例えば複数の駆動信号PSELが同期して供給されてもよい。これによって、第1出力線1104において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号PSEL、駆動信号PRES、駆動信号PTXを同時に複数の画素行に供給することが好ましい。2つの画素からの電流信号を加算する場合には、バイアス電流源1102の電流を、1つの画素のみから電流信号が出力される場合に比べて2倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第1出力線1104において加算される。3つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源1102の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源1102の電流を、1つの画素のみから電流信号が出力される場合と同じにすればよい。また、ランプ電流信号源1109のカレントミラー回路の増幅率を変えることで、AD変換時に信号を増幅することができる。例えば、2つの画素からの電流信号を加算して出力する場合には、ランプ電流信号源1109のカレントミラー回路の増幅率を2倍にするとよい。本実施例の効果について説明する。画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一である。そのため、感度を向上させることが可能である。さらに本実施例においては、画素列ごとにAD変換を行う光電変換装置において、AD変換のスピードを向上させることが可能である。画素からの電流信号とランプ電流信号の大小関係が逆転すると、比較部の出力が反転する。つまり、出力電圧が第1の電圧から第2の電圧へ、もしくはその逆に、変化する。入力信号の大小関係が逆転してから比較器の出力が反転するまでの時間が長いと、ラッチパルスの発生が遅れる。そうすると、入力信号の大小関係が逆転した時点からカウントがさらに進み、ラッチ回路に正確なカウント値が保持されない。このようなエラーを防ぐために、比較部の出力の反転に時間がかかる場合は、クロック信号の周波数を低くしなければならない。つまり、AD変換の速度が低下してしまう。これに対して本実施例では、比較部の出力ノードの容量を小さくすることができるため、出力が速やかに反転する。この結果、高い周波数のクロック信号でカウンタを動作させた場合でも、上述のようなエラーの発生を低減することができる。したがって、高速なAD変換が可能となる。本発明に係る別の実施例について説明する。本実施例の回路構成を図22に示す。図11と同様の機能を有する部分には同じ符号が付されている。本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部以下、AD変換部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、AD変換部に入力される。AD変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例3と同様である。したがって、以下の説明では、実施例3と異なる部分について説明し、実施例3と同様の部分については説明を省略する。本実施例のカレントミラー回路は入力側トランジスタ2201と、3つの出力側トランジスタ2202、2203、2204とによって構成される。これらはいずれもPチャネル型のMOSトランジスタである。入力側トランジスタ2201のゲートとドレインとが短絡される。入力側トランジスタ2201のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ2201のソースに電源電圧VDDを供給する。入力側トランジスタ2201のドレイン及び当該ドレインと短絡されたゲートは、第1出力線1104に電気的に接続される。3つの出力側トランジスタ2202、2203、2204は並列に接続される。具体的に、3つの出力側トランジスタ2202、2203、2204のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は3つの出力側トランジスタ2202、2203、2204のそれぞれのソースに電源電圧VDDを供給する。また、3つの出力側トランジスタ2202、2203、2204のゲートは、いずれも入力側トランジスタ2201のゲートに接続される。そして、3つの出力側トランジスタ2202、2203、2204のドレインは、いずれも第2出力線1107に電気的に接続される。ここで、各トランジスタのサイズについて説明する。入力側トランジスタ2201、第1及び第2の出力側トランジスタ2202、2203は、いずれも同程度のチャネル幅を有する。これに対して、第3の出力側トランジスタ2204は、入力側トランジスタ2201のチャネル幅の約2倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。第2の出力側トランジスタ2203のドレインと第2出力線1107との間の電気的経路には、第1ゲイン切り替えスイッチ2205が配される。第1ゲイン切り替えスイッチ2205はPチャネル型のMOSトランジスタである。第1ゲイン切り替えスイッチ2205は、駆動信号gain1によってオンとオフが制御される。第3の出力側トランジスタ2204のドレインと第2出力線1107との間の電気的経路には、第2ゲイン切り替えスイッチ2206が配される。第2ゲイン切り替えスイッチ2206はPチャネル型のMOSトランジスタである。第2ゲイン切り替えスイッチ2206は、駆動信号gain2によってオンとオフが制御される。本実施例では、第1及び第2ゲイン切り替えスイッチ2205、2206によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第1及び第2ゲイン切り替えスイッチ2205、2206が増幅率制御手段である。2つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では4つの増幅率に切り替えることができる。まず、第1及び第2ゲイン切り替えスイッチ2205、2206の両方がオフの場合は、第2及び第3の出力側トランジスタ2203、2204が、第2出力線1107から切り離される。そのため、第1の出力側トランジスタ2202だけが第2出力線1107に接続される。結果として、約1倍の増幅率でミラー電流信号が出力される。次に、第1ゲイン切り替えスイッチ2205がオンであり、第2ゲイン切り替えスイッチ2206がオフの場合を説明する。この場合、第3の出力側トランジスタ2204が、第2出力線1107から切り離される。そして、第1及び第2の出力側トランジスタ2202、2203が第2出力線1107に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ2201のチャネル幅に対して約2倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約2倍の増幅率でミラー電流信号が出力される。続いて、第1ゲイン切り替えスイッチ2205がオフであり、第2ゲイン切り替えスイッチ2206がオンの場合を説明する。この場合、第2の出力側トランジスタ2203が、第2出力線1107から切り離される。そして、第1及び第3の出力側トランジスタ2202、2204が第2出力線1107に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ2201のチャネル幅に対して約3倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約3倍の増幅率でミラー電流信号が出力される。最後に、第1及び第2ゲイン切り替えスイッチ2205、2206の両方がオンの場合は、3つの出力側トランジスタ2202、2203、2204がすべて第2出力線1107に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ2201のチャネル幅に対して約4倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約4倍の増幅率でミラー電流信号が出力される。以上に述べたように、本実施例では、第1出力線1104に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。図22では、3つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。上述の増幅率の切り替えを、1つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。あるいは、複数の画素からの電流信号を加算して出力する場合と、1つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。本実施例において、画素1101の回路構成は実施例3と同様である。図12、図13、あるいは図14に示された回路が適用される。また、画素1101の平面構造、断面構造は実施例3と同様である。図18、図19、図20に示された構造が適用される。本実施例の動作については、実施例3と同様である。図21に示された駆動信号に基づいて動作する。以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いSN比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、SN比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。