"複数の画素が2次元状に配置された画素部と、該画素部から読み出したアナログの画像データを一時的にアナログ記憶するフレームメモリと、を有する撮像素子と、1回の露光により得られた全画素の画像データを上記画素部から読み出して上記フレームメモリに記憶させる第1の読出制御を行うとともに、該フレームメモリに記憶されている全画素の画像データから、全画素数よりも画素数が少ない画像データを、被写体領域サイズを異ならせるように、複数回に渡って非破壊読出する第2の読出制御を行う読出制御部と、を具備したことを特徴とする撮像装置。上記読出制御部は、上記第1の読出制御を所定周期で行うとともに、該所定周期の1期間内において、上記第2の読出制御における複数回の非破壊読出を、被写体領域サイズ毎の所定の順番で行うものであることを特徴とする請求項1に記載の撮像装置。上記第2の読出制御における被写体領域サイズの異なる複数の画像データは、全画素でなる画像データと同一の被写体領域を有する全体画像データと、全画素でなる画像データよりも小さい被写体領域を有する拡大画像データと、を含み、上記読出制御部は、上記第2の読出制御の非破壊読出において、さらに、画素加算読出と画素間引読出との少なくとも一方と、切出読出と、を行うものであって、全体画像データを読み出す際には画素加算読出と画素間引読出との少なくとも一方を行い、拡大画像データを読み出す際には少なくとも切出読出を行うことにより、同一被写体部分を構成する画素数が、全体画像データよりも拡大画像データの方が多くなるようにするものであることを特徴とする請求項2に記載の撮像装置。上記読出制御部は、上記第1の読出制御において、上記画素部から上記フレームメモリへの読み出しを、複数の画素ずつ同時にパラレルに行うものであることを特徴とする請求項1に記載の撮像装置。上記読出制御部の制御により上記撮像素子から読み出された被写体領域サイズの異なる複数の画像データを表示する画像表示部をさらに具備したことを特徴とする請求項1に記載の撮像装置。複数の画素が2次元状に配置された画素部と、該画素部から読み出したアナログの画像データを一時的にアナログ記憶するフレームメモリと、を有する撮像素子から画像データを読み出す撮像方法であって、1回の露光により得られた全画素の画像データを上記画素部から読み出して上記フレームメモリに記憶させる第1の読出を行い、上記フレームメモリに記憶されている全画素の画像データから、全画素数よりも画素数が少ない画像データを、被写体領域サイズを異ならせるように、複数回に渡って非破壊読出する第2の読出を行う、ことを特徴とする撮像方法。しかしながら、図13に示したような駆動を例えば既存のMOS型撮像素子で行おうとしても、駆動モードを変更するには撮像素子の内部をリセットする必要があるために、駆動モード変更直後の1フレームは露出が不安定となってしまう。しかも、AE制御も駆動モード毎に制御する必要があるために、高いAE精度を確保するのが難しく、露出がハンチングしてしまう可能性がある。従って、このような技術により得られる動画像は、所々が不連続になってしまい、撮影用の動画像に向かないだけでなく、LV用の動画像としても見難いものとなってしまう。加えて、同一の露光時点での全領域LV画像と拡大LV画像とを得ることができない。また、上記図14を参照して説明したような技術を適用するためには、全画素を高速で読み出す必要がある高データレート化が必要であるが、このためには、高周波数で撮像素子を駆動制御したり、複数チャンネルで読み出しを行ったり、高周波数および複数チャンネルでA/D変換を行ったり、等が必要になる。ひいては、消費電力の増大に伴って大容量の電源電池および発熱対策が必要になったり、回路規模の増大に伴って回路配置スペースの増大さらには装置の大型化が必要になったりするために、コンシューマ向けのシステムには適していない。しかも、全画素を読み出すにはほぼ1垂直同期期間の読出時間が必要となるために、高速の素子シャッタを実現することができず、無視し得ない程度のローリングシャッタ歪みが発生することになる。本発明は上記事情に鑑みてなされたものであり、ローリングシャッタ歪みが小さい複数の被写体領域サイズの動画像を、不連続性を生じることなく低消費電力で得ることができる撮像装置、撮像方法を提供することを目的としている。上記の目的を達成するために、本発明のある態様による撮像装置は、複数の画素が2次元状に配置された画素部と、該画素部から読み出したアナログの画像データを一時的にアナログ記憶するフレームメモリと、を有する撮像素子と、1回の露光により得られた全画素の画像データを上記画素部から読み出して上記フレームメモリに記憶させる第1の読出制御を行うとともに、該フレームメモリに記憶されている全画素の画像データから、全画素数よりも画素数が少ない画像データを、被写体領域サイズを異ならせるように、複数回に渡って非破壊読出する第2の読出制御を行う読出制御部と、を備えている。また、本発明の他の態様による撮像方法は、複数の画素が2次元状に配置された画素部と、該画素部から読み出したアナログの画像データを一時的にアナログ記憶するフレームメモリと、を有する撮像素子から画像データを読み出す撮像方法であって、1回の露光により得られた全画素の画像データを上記画素部から読み出して上記フレームメモリに記憶させる第1の読出を行い、上記フレームメモリに記憶されている全画素の画像データから、全画素数よりも画素数が少ない画像データを、被写体領域サイズを異ならせるように、複数回に渡って非破壊読出する第2の読出を行う方法である。本発明の撮像装置、撮像方法によれば、ローリングシャッタ歪みが小さい複数の被写体領域サイズの動画像を、不連続性を生じることなく低消費電力で得ることが可能となる。以下、図面を参照して本発明の実施の形態を説明する。[実施形態1]図1から図11は本発明の実施形態1を示したものであり、図1は撮像装置の構成を示すブロック図である。この撮像装置は、例えばデジタルカメラとして構成されていて、レンズ1と、レンズ駆動部2と、撮像素子3と、増幅回路4と、撮像素子駆動部5と、ADCAnalogtoDigitalConverter:A/Dコンバータ6と、データ制御バス7と、内蔵メモリ8と、画像処理部9と、表示駆動部10と、表示部11と、脱着メモリ12と、不揮発性メモリ13と、CPU14と、を備えている。レンズ1は、被写体の光学像を撮像素子3の撮像面上に結像するための撮影光学系であり、合焦位置を調整するためのフォーカスレンズや、光学像の明るさを調整するための絞り機構を含んでいる。レンズ駆動部2は、CPU14の制御に基づいて、レンズ1のフォーカスレンズや絞り機構を制御するものである。撮像素子3は、レンズ1により結像された被写体の光学像を光電変換して、電気的なアナログの画像信号を生成し出力するものである。撮像素子駆動部5は、CPU14の制御に基づき、撮像素子3を駆動するためのタイミング信号を出力するものである。撮像素子3からの画像信号の読み出しは、CPU14の制御に基づいて、この撮像素子駆動部5により行われる。増幅回路4は、撮像素子3から出力されるアナログの信号を増幅するものである。ADC6は、アナログ信号をデジタルデータに変換するものである。このADC6の出力側は、CPU14を介してデータ制御バス7に接続されている。従って、ADC6から出力されたデジタルデータは、CPU14およびデータ制御バス7を介して、例えば内蔵メモリ8やその他の各回路へ出力される。データ制御バス7は、CPU14が接続されるとともに、内蔵メモリ8と、画像処理部9と、表示駆動部10と、脱着メモリ12と、不揮発性メモリ13と、が双方向に接続されていて、制御信号や各種のデータを相互に授受するためのものである。内蔵メモリ8は、ADC6によりデジタルデータに変換された画像信号や、画像処理部9により処理された画像信号を記憶するのに用いられると共に、CPU14が処理を行う際のメモリとしても用いられる例えば揮発性の記憶媒体である。画像処理部9は、内蔵メモリ8に格納されている画像信号に対して、各種のデジタル信号処理を施して、処理結果の画像信号を内蔵メモリ8に再び格納するものである。表示駆動部10は、表示部11を駆動して画像を表示させるものである。表示部11は、表示駆動部10により駆動されて、撮像素子3により撮影されたライブビュー画像リアルタイムで撮影されている動画像を表示したり、静止画撮影された画像を撮影後に確認するために表示したりするものである。この表示部11は、ライブビュー時には、後述する読出制御部の制御により撮像素子3から読み出された被写体領域サイズの異なる複数の画像データを表示する画像表示部として機能する。脱着メモリ12は、画像処理部9により記録用に処理された画像信号を不揮発に記録するための記録媒体であり、例えばメモリカードなどとして撮像装置に対して着脱可能に構成されている。従って、この脱着メモリ12は、撮像装置に固有の構成でなくても構わない。不揮発性メモリ13は、CPU14により実行される種々の処理プログラムや、処理プログラムを実行する際に必要な各種のデータ等を格納する記録媒体である。CPU14は、この撮像装置全体の動作を制御するものである。例えば、CPU14は、ADC6から出力される画像信号に基づいてAF評価値やAE評価値を算出し、算出結果に基づいてレンズ駆動部2を制御してレンズ1を駆動させる。さらに、CPU14は、撮像素子駆動部5を介して、撮像素子3の動作例えば、静止画撮影動作やライブビュー撮影動作などの制御を行うものである。図2は、撮像素子3の構成を示す図である。撮像素子3は、図2に示すように、画素部21と、第1読出制御部22と、フレームメモリ23と、第2読出制御部24と、第3読出制御部25と、出力アンプ26と、を備えている。画素部21は、複数の画素図2に示す単位画素31が行方向および列方向の2次元状に配置されたものである。単位画素31は、受光した光量に応じた量の電荷を蓄積するフォトダイオードPDや、フローティングディフュージョンFD、複数のトランジスタリセットトランジスタ、読出トランジスタ、増幅トランジスタ、行選択トランジスタ等を備えて構成されている。そして、画素部21における、単位画素31の列方向の各並びには列信号線32がそれぞれ接続され、単位画素31の行方向の各並びには行信号線33がそれぞれ接続されている。ここに、各列信号線32は第1読出制御部22に接続され、各行信号線33は第3読出制御部25に接続されている。第1読出制御部22は、第3読出制御部25の制御に基づき、1回の露光により得られた全画素の画像データを画素部21から読み出してフレームメモリ23に記憶させる第1の読出制御を行うものである。ここに、第1の読出制御においては、画素部21からフレームメモリ23への読み出しは、複数の列信号線32を用いて複数の画素ずつ同時にパラレルに行うようになっており、画素部21からフレームメモリ23への高速転送、ひいては素子シャッタにおける高速シャッタが可能となっている。この第1読出制御部22は、列信号線32から読み出されたアナログ信号をアナログ増幅する垂直信号増幅回路、相関2重サンプリングを行うCDS回路、フレームメモリ23への垂直方向の書き込み制御を行うアナログメモリライト制御部等を備えて構成されている。フレームメモリ23は、画素部21に設けられた複数の単位画素31に各対応する複数の単位アナログメモリ34が行方向および列方向の2次元状に配置されたものであり、画素部21から読み出されたアナログの画像データを一時的にアナログ記憶するものである。そして、フレームメモリ23における、単位アナログメモリ34の列方向の各並びにはメモリ列信号線35がそれぞれ接続され、単位アナログメモリ34の行方向の各並びにはメモリ行信号線36がそれぞれ接続されている。ここに、各メモリ列信号線35は第1読出制御部22および第2読出制御部24に接続され、各メモリ行信号線36は第3読出制御部25に接続されている。第2読出制御部24は、第3読出制御部25の制御に基づき、フレームメモリ23に記憶されている画像データを読み出す制御を行うものである。これら第2読出制御部24および第3読出制御部25は、特にライブビュー撮影動作時には、フレームメモリ23に記憶されている全画素の画像データから、全画素数よりも画素数が少ない画像データを、被写体領域サイズを異ならせるように、複数回に渡って非破壊読出する第2の読出制御を行う。ここに、第2の読出制御における被写体領域サイズの異なる複数の画像データは、後で説明するように、例えば、全画素でなる画像データと同一の被写体領域を有する全体画像データと、全画素でなる画像データよりも小さい被写体領域を有する拡大画像データと、を含んでいる。さらに、第2の読出制御の非破壊読出においては、画素加算読出と画素間引読出との少なくとも一方と、切出読出と、を行うようになっている。そして、全体画像データを読み出す際には画素加算読出と画素間引読出との少なくとも一方を行い、拡大画像データを読み出す際には少なくとも切出読出を行うようにしている。その結果、同一被写体部分を構成する画素数は、全体画像データよりも拡大画像データの方が多くなり、つまり拡大画像データの方が同一被写体部分をより高精細に表示可能となる。第3読出制御部25は、画素部21に対する垂直走査信号垂直SR走査信号、画素読出信号、画素リセット信号、行選択信号などの生成と、第1読出制御部22を制御するための制御信号垂直信号増幅回路制御信号、S/H回路サンプルホールド回路制御信号などの生成と、フレームメモリ23を制御するための制御信号メモリ行選択信号、メモリライト信号、メモリリード信号などの生成と、第2読出制御部24を制御するための制御信号水平SR走査信号、列間引加算信号などの生成と、を行うものである。ここに、読出制御部としては、撮像素子3の内部に構成されている第1~3読出制御部22,24,25が該当し、さらに広くは、撮像素子駆動部5、CPU14なども該当し得る。出力アンプ26は、第2読出制御部24から読み出されるアナログの画像信号をアナログ増幅して出力するものである。次に、図3は単位アナログメモリ34の構成例を示す回路図である。単位アナログメモリ34は、この図3に示す例においては、第1OPアンプAMP1と、第1スイッチSW1と、第1アンド回路AND1と、コンデンサCと、第2OPアンプAMP2と、第2スイッチSW2と、第2アンド回路AND2と、を備えていて、サンプルホールド回路が構成されている。第1読出制御部22を介して読み出された画素信号は、第1OPアンプAMP1の非反転入力端に入力されるようになっている。この第1OPアンプAMP1の出力端は、該第1OPアンプAMP1の反転入力端に接続されるとともに、第1スイッチSW1の一端側に接続されている。第1スイッチSW1は、第1アンド回路AND1の出力によりオン/オフ制御されるようになっており、この第1アンド回路AND1にはメモリ行選択信号とメモリライト信号とが入力される。第1スイッチSW1の他端側は、一端が設置されたコンデンサCに接続されるとともに、第2OPアンプAMP2のの非反転入力端に接続されている。この第2OPアンプAMP2の出力端は、該第2OPアンプAMP2の反転入力端に接続されるとともに、第2スイッチSW2の一端側に接続されている。第2スイッチSW2は、第2アンド回路AND2の出力によりオン/オフ制御されるようになっており、この第2アンド回路AND2にはメモリ行選択信号とメモリリード信号とが入力される。このような構成において、単位画素31から読み出された画素信号の電圧は、第1スイッチSW1のオンによりコンデンサCに保持される。その後、第1スイッチSW1をオフにすることで、コンデンサCに保持された状態が維持される。さらにその後、第2スイッチSW2のオンにより、コンデンサCに保持されている画素信号の電圧が非破壊読出される従って、繰り返して読み出すことが可能である。次に、図4は水平画素加算に係るフレームメモリ23および第2読出制御部24の構成の一例を示す図、図5は図4の回路に与えるSR走査パルスの例を示すタイミングチャートである。フレームメモリ23中のある行に配列されている符号H1M,...,H7M,...で示す単位アナログメモリ34に各保持されている画素信号は、メモリ行信号線36を介して、図3に示した第2アンド回路AND2へメモリ行選択信号およびメモリリード信号を印加することにより、符号H1,...,H7,...で示すメモリ列信号線35を介して、第2読出制御部24へ読み出される。第2読出制御部24は、符号H1,...,H7,...で示すメモリ列信号線35に各接続される複数の水平出力スイッチ37を備えている。これら複数の水平出力スイッチ37は、水平出力信号線39を介して、上述した出力アンプ26に接続されるとともに、水平シフトレジスタ38に接続されている。この水平シフトレジスタ38において、符号H1,...,H7,...で示すメモリ列信号線35に接続される水平出力スイッチ37に対応するシフトレジスタを、符号SR1,...,SR7,...で示している。このような水平シフトレジスタ38には、クロック信号とSR走査パルスとが印加されるようになっている。例えば水平2画素加算を行う場合には、図5に示すようなクロック信号と、シフトレジスタSR1,...へのSR走査パルスと、が水平シフトレジスタ38に印加される。すなわち、図5における期間t0のタイミングでシフトレジスタSR1,SR2にのみハイレベルの信号を印加することにより、符号H1MおよびH2Mで示す単位アナログメモリ34に保持されている画素信号を平均化した信号つまり、画素混合された信号が、出力アンプ26により増幅されて出力される。同様に、図5における期間t1のタイミングでシフトレジスタSR3,SR4にのみハイレベルの信号を印加することにより、符号H3MおよびH4Mで示す単位アナログメモリ34に保持されている画素信号を平均化した信号が、出力アンプ26により増幅されて出力される。このような処理を順に行うことにより水平2画素加算された1ライン分の画素信号が読み出され、さらにこの処理を全ラインに対して行うことにより、水平2画素加算された全体画像が読み出されることになる。なお、ここでは加算数が2である場合を説明したが、加算数が一般にnnは2以上の整数である場合には、同時にハイレベルのSR走査パルスを印加するシフトレジスタの数をnとすれば良い。さらに、ここでは水平方向の画素加算を説明したが、垂直方向の画素加算についても同様の構成を用いて実現することが可能である。すなわち、例えば垂直方向の2画素加算を行う場合には、加算しようとする2つのラインを同時に選択することにより、垂直方向の2画素分の単位アナログメモリ34に保持されている画素信号を平均化した信号が、出力アンプ26により増幅されて出力される。そして、水平方向の画素加算と垂直方向の画素加算とを組み合わせることにより、水平および垂直方向の画素加算が可能となる。次に、図6は、第2の読出制御により非破壊読出される、被写体領域サイズの異なる複数の画像の例を示す図である。図6Aは画素部21により生成される全画素画像P1を示している。この全画素画像P1は、画素部21から読み出されて、フレームメモリ23に記憶される。この全画素画像P1を、第2読出制御部24および第3読出制御部25により画素加算読出と画素間引読出との少なくとも一方を行うことにより、図6Bに示すような、全画素数よりも画素数が少ない全体画像P1sが撮像素子3から出力される。また、図6Aに示した全画素画像P1中の部分領域P2を切出読出することにより、図6Cに示すような、全画素数よりも画素数が少ない拡大画像P2sが撮像素子3から出力される。上述したように、同一被写体部分を構成する画素数は、図6Bに示す全体画像よりも図6Cに示す拡大画像の方が多く、拡大画像の方が高精細である。なお、撮像素子3から出力される全体画像P1sと拡大画像P2sは、同一画素数であっても良いし、異なる画素数であっても構わない。ライブビュー時に必要な画素数は、表示部11の表示画素数に依存するが、例えば表示部11がSVGAのものである場合には、全体画像P1sをSVGA、拡大画像P2sをSVGA~VGAとすることが挙げられる。これは、全体画像P1sは表示部11の画面全体に表示されることが多く、拡大画像P2sは画面全体または画面の一部に表示されることが考えられるためである下記に説明する図7も参照。図7は撮像素子から読み出された全体画像および拡大画像のライブビュー表示例を示す図である。この図7に示す例では、表示部11の画面11aの全面に全体画像P1sに基づく全領域ライブビューLV1が行われ、この全領域ライブビューLV1の上に重なるように、より小さな表示領域で拡大画像P2sに基づく拡大領域ライブビューLV2が行われている。なお、図6Cに示した例では、全画素画像P1中の部分領域P2を切出読出していたが、表示したい拡大画像の領域サイズがより大きい場合には、切出読出だけでなく、さらに画素加算読出と画素間引読出との少なくとも一方を組み合わせて行うことにより、撮像素子3から出力される画像の画素数を減らすと良い。図8は全画素画像P1から切り出した部分領域P2’をさらに画素数変換する例を示す図である。例えば、拡大領域ライブビューLV2を行うために出力する画像サイズが640×480ピクセルで足りる場合であって、全画素画像P1から切り出したい部分領域P2’の画像サイズが図8Aに示すように1280×960ピクセルである場合には、画素加算または画素間引を行う。ここに、図9は水平2画素加算および垂直2画素加算により画素数を1/4に画素数変換する処理を説明するための図である。例えばこの図9に示す画素数変換処理を行って、画素数を図8Bに示すように1/4に減らした拡大画像P2’sを生成してから、撮像素子3から出力する。なお、図9は、ベイヤー配列の単板撮像素子を想定したときの、同色画素同士の2×2画素加算の例を示している。このような処理を行うことにより、ADC6で処理する画素数を減らすことができるために、消費電力のより一層の低減を図ることが可能となる。続いて、図10は被写体領域サイズの異なる複数の画像を出力するときの撮像素子3における処理を示すタイミングチャートである。この図10に示す例では、第1読出制御部22に印加する垂直同期信号VD30fpsを33ms周期の30fpsの信号、第2読出制御部24に印加する垂直同期信号VD60fpsを16.6ms周期の60fpsの信号としている。また、メモリ走査パルスVMSTは、タイミングが垂直同期信号VD60fpsとずれているだけで、16.6ms周期の60fpsの信号である。画素部21は、例えばライン単位での画像読出タイミングRDから所定の露光時間だけ遡ったリセットタイミングRSTで、単位画素31をライン単位で順次リセットする。その後、所定の露光時間が経過して垂直同期信号VD30fpsのパルスが入力なお、このパルスと同時に垂直同期信号VD60fpsのパルスも入力されるタイミングとなっているされたら、第1読出制御部22および第3読出制御部25は、単位画素31の画素信号をライン単位で順次画素部21から出力させ、フレームメモリ23に記憶させる。フレームメモリ23における画素記憶はアナログであるために、画素信号の転送を高速に行うことができる。しかも、上述したように、画素部21からフレームメモリ23への読み出しは、複数の列信号線32を用いたパラレル処理であるために、より一層の高速転送が可能である。こうして、従来の撮像素子が画素毎のアナログデジタル変換に時間を要して低速の素子シャッタとなるのに対して、本実施形態の構成よれば高速の素子シャッタを実現することが可能となっている。その後、フレームメモリ23に全画素画像が記憶されたら、メモリ走査パルスVMSTが入力されたタイミングで、第2読出制御部24および第3読出制御部25は、まず例えば全画素数よりも画素数が少ない全体画像P1s図10において、各フレームの全体画像を符号f1,f2として示しているの読み出しを行う。この拡大画像P1sの読み出しは、上述したように、画素加算と画素間引との少なくとも一方を伴う非破壊読出となる。この全体画像P1sの読み出しが終了して、次のメモリ走査パルスVMSTが入力されたら、第2読出制御部24および第3読出制御部25は、全画素数よりも画素数が少ない拡大画像P2s図10において、各拡大画像を符号c1,c2として示しているの読み出しを行う。この拡大画像P2sの読み出しは、上述したように、少なくとも切出読出を行う非破壊読出である。このような処理が、画素部21による撮像が行われる毎に繰り返される。従って、読出制御部は、第1の読出制御を所定周期で行うとともに、所定周期の1期間内において、第2の読出制御における複数回の非破壊読出を、被写体領域サイズ毎の所定の順番で行うものとなっている。次に、図11は被写体領域サイズの異なる複数の画像を出力するときの撮像素子3における処理および表示例を示すタイミングチャートである。この図11に示す例では、画素部21における露光時間が図10に示した例よりも短くなっている。この場合には、図10に示した例よりも出力される画像が暗くなると考えられる。上述した画素加算により画像の輝度レベルを改善することができれば良いが、それでもなお輝度が不足する場合もあり得る。このような場合であってもより明るい画像を得ることができるように、ここでは画像処理部9が画像加算の処理を行うようになっている。すなわち、画像処理部9は、全体画像P1sについて、2フレーム分の画像を加算f0f1,F1f2,...等して、その画像を表示部11の全領域ライブビューLV1として表示させるように出力する。なお、このときには、全領域ライブビューLV1と拡大領域ライブビューLV2とは、表示の更新タイミングが図示のようにずれることになる。なお、連続する2フレームの露光時間差図11に示す例では、垂直同期信号VD30fpsの周期である33msにおける全体画像P1sの表示ずれは画角が大きく、各被写体が小さく表示されるので比較的小さいと考えられるために、この図11に示す例では、全領域ライブビューLV1のみについて画像を加算したが、被写体が静止している場合や動きが小さい場合、手振れが小さいと考えられる場合手振れ検出を行ってその結果を参照すれば良いなどには、拡大領域ライブビューLV2についても画像を加算しても構わない。また、加算するフレーム数も2に限るものでないことは勿論である。このような実施形態1によれば、被写体領域サイズが異なる複数の画像を得る際に、撮像モードの変更を行う必要がないために、不連続性を生じることなく、滑らかな動画像を取得することが可能となる。さらに、ライブビュー時には、撮像素子から出力する画像データを、全画素数よりも画素数が少ない画像データとしているために、撮像素子3の読出クロックやADC6の動作クロック等を高クロックとする必要がなく、消費電力を低減することが可能となる。また、全画素数を高速に読み出す必要がなくなるために、複数チャンネルに対応した読出回路やADC等も不要となり、回路規模の縮小を図ることができる。また、画素部21において生成された画像データを、まずフレームメモリ23へアナログ転送するようにしているために、画素単位でのデジタル信号への変換を待つ必要がなくなり、高速素子シャッタを実現し、ローリングシャッタ歪みを小さくすることができる。このとき、フレームメモリ23へのアナログ転送を、同時に複数の画素ずつ、具体的には1つのライン上に配列された全列の画素ずつパラレルに行っているために、より一層の高速転送を行うことができ、より高速シャッタを実現することができる。そして、撮像素子3からの画像データの読み出しを、画素部21からではなくフレームメモリ23から行っているために、被写体領域サイズや画素数が異なる画像の読み出しを容易に行うことができる。しかも、フレームメモリ23からの画像データの読み出しを非破壊に行っているために、同一露光時点における被写体領域サイズが異なる複数の画像を得ることが可能となる。また、第1の読出制御を所定周期で行い、この所定周期の1期間内において、第2の読出制御における複数回の非破壊読出を、被写体領域サイズ毎の所定の順番で行うようにしているために、撮像素子3の制御や画像処理部9における画像処理が簡単になり、引いては構成を簡単にすることができる。さらに、同一被写体部分を構成する画素数が、全体画像データよりも拡大画像データの方が多くなるようにしているために、被写体領域サイズの異なる全体画像および拡大画像を画像表示部で表示することにより、全体画像により構図を確認しながら、拡大画像により主要被写体に対する精細なピント合わせや明るさの確認を容易に行うことが可能となる。また、撮像素子3内で画素加算を行うことにより、ADC6によりデジタルデータに変換された後で画素加算するよりも撮像素子3から出力する画素数を減らして上述した効果を得ることができるとともに、増幅回路4やADC6におけるノイズの影響を受ける前の画像を加算することができるために、より低ノイズで高画質の画像を、アナログの高速性をもって得ることができる。このとき、加算画像であるために、暗部ノイズの低減を図ることができるのは勿論である。[実施形態2]図12は本発明の実施形態2を示したものであり、被写体領域サイズの異なる複数の画像を出力するときの撮像素子3における処理を示すタイミングチャートである。この実施形態2において、上述の実施形態1と同様である部分については同一の符号を付して説明を省略し、主として異なる点についてのみ説明する。上述した実施形態1では、被写体領域サイズの異なる2つの画像データを撮像素子3から出力するようにしたが、この実施形態2は、被写体領域サイズの異なる3つの画像データを撮像素子3から出力するようにしたものである。すなわち、本実施形態の図12に示す例では、第1読出制御部22に印加する垂直同期信号VD30fpsは上述した実施形態1と同様の33ms周期の30fpsの信号であるが、第2読出制御部24に印加する垂直同期信号VD90fpsは11ms周期の90fpsの信号となっている。また、メモリ走査パルスVMSTは、タイミングが垂直同期信号VD90fpsとずれているだけで、11ms周期の90fpsの信号である。所定の露光時間が経過して垂直同期信号VD30fpsのパルスが入力なお、このパルスと同時に垂直同期信号VD90fpsのパルスも入力されるタイミングとなっているされたら、第1読出制御部22および第3読出制御部25は、例えばライン単位の画像読出タイミングRDで画素部21から画素信号を読み出させ、フレームメモリ23に記憶させる。フレームメモリ23に全画素画像が記憶されたら、メモリ走査パルスVMSTが入力されたタイミングで、第2読出制御部24および第3読出制御部25は、実施形態1と同様に、まず例えば全画素数よりも画素数が少ない全体画像P1s図12におけるf1,f2の非破壊読出を行う。この全体画像P1sの読み出しが終了して、次のメモリ走査パルスVMSTが入力されたら、第2読出制御部24および第3読出制御部25は、全画素数よりも画素数が少ない拡大画像P2s図12におけるc1,c2の読み出しを行う。この拡大画像P2sの読み出しが終了して、さらに次のメモリ走査パルスVMSTが入力されたら、第2読出制御部24および第3読出制御部25は、全画素数よりも画素数が少なく、上記拡大画像P2sとは被写体領域サイズが異なる拡大画像P3s図12におけるd1,d2の読み出しを行う。このような処理が、画素部21による撮像が行われる毎に繰り返される。なお、上述した実施形態1では2種類の被写体領域サイズ、本実施形態では3種類の被写体領域サイズの画像データを撮像素子3から出力したが、もちろん、4種類以上の被写体領域サイズの画像データを出力するようにしても構わない。また、複数種類の被写体領域サイズの画像データをどのような順序で読み出すかは、必要に応じて適宜の順序で構わない。ただし、1回の撮像毎に読み出す順序を変更すると処理が複雑となるために、読み出し順序を一度決めた後は、その順序で読み出すことを繰り返すようにすることが望ましい。このような実施形態2によれば、3種類の被写体領域サイズの画像データを撮像素子3から出力する場合において、上述した実施形態1とほぼ同様の効果を奏することが可能となる。なお、上述では主として撮像装置について説明したが、本発明は撮像装置に限定されるものではなく、撮像方法であっても良いし、撮像処理プログラムや撮像処理プログラムを記録する記録媒体等であっても構わない。また、本発明は上述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除しても良い。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。"