"半導体基板の第1の活性領域上に配置された第1のゲート絶縁膜、及び該第1のゲート絶縁膜上に設けられた第1のゲート電極を含む第1のトランジスタと、前記第1の活性領域とは分離された前記半導体基板の第2の活性領域上に設けられた第2のゲート絶縁膜、及び該第2のゲート絶縁膜上に設けられた第2のゲート電極を含む第2のトランジスタと、を有し、前記第1のゲート電極が、前記第1のゲート絶縁膜上に配置された第1の金属膜と、該第1の金属膜上に積層された第1のドープドポリシリコン膜と、を含み、前記第2のゲート電極が、前記第2のゲート絶縁膜上に配置され、かつ前記第1の金属膜よりも厚さの厚い第2の金属膜と、該第2の金属膜上に積層され、かつ第1のドープドポリシリコン膜よりもエッチングの速い第2のドープドポリシリコン膜と、を含むことを特徴とする半導体装置。前記第1のドープドポリシリコン膜は、p型不純物イオンがドーピングされたポリシリコン膜であり、前記第2のドープドポリシリコン膜は、n型不純物イオンがドーピングされたポリシリコン膜であることを特徴とする請求項1記載の半導体装置。前記第2のドープドポリシリコン膜の厚さは、前記第1のドープドポリシリコン膜の厚さと等しいことを特徴とする請求項1または2記載の半導体装置。前記第1のトランジスタは、n型MOSトランジスタであり、前記第2のトランジスタは、p型MOSトランジスタであることを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。前記第1及び第2のゲート絶縁膜は、誘電率が3.9よりも大きい高誘電率絶縁膜であることを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。前記第1の金属膜の厚さは、前記第1のトランジスタの閾値電圧に基づいて決定され、前記第2の金属膜の厚さは、前記第2のトランジスタの閾値電圧に基づいて決定されることを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置。前記第1のゲート電極は、前記第1のドープドポリシリコン膜上に積層された第3の金属膜を有し、前記第2のゲート電極は、前記第2のドープドポリシリコン膜上に前記第3の金属膜を有することを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。前記第1及び第2のトランジスタは、DRAMの周辺回路用トランジスタであり、前記第1及び第2のゲート電極は、前記DRAMのワード線として機能することを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。前記第1のトランジスタは、前記第1の活性領域に、前記第1のゲート電極を挟み込むように配置された一対の不純物拡散領域を有し、前記第2のトランジスタは、前記第2の活性領域に、前記第2のゲート電極を挟み込むように配置された一対の不純物拡散領域を有することを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置。第1のトランジスタが形成される半導体基板の第1の活性領域上、及び該第1の活性領域とは分離され、第2のトランジスタが形成される前記半導体基板の第2の活性領域上を覆う絶縁膜を形成する工程と、前記絶縁膜を介して、前記第1の活性領域上に第1の金属膜を形成する工程と、前記絶縁膜を介して、前記第2の活性領域上に前記第1の金属膜よりも厚さの厚い第2の金属膜を形成する工程と、前記第1の活性領域に形成された前記絶縁膜上に、前記第1の金属膜を覆う第1のドープドポリシリコン膜を形成する工程と、前記第2の活性領域に形成された前記絶縁膜上に、前記第2の金属膜を覆うと共に、前記第1のドープドポリシリコン膜よりもエッチング速度の速い第2のドープドポリシリコン膜を形成する工程と、異方性エッチングにより、前記第1のドープドポリシリコン膜、前記第2のドープドポリシリコン膜、前記第1の金属膜、前記第2の金属膜、及び前記絶縁膜をパターニングすることで、前記第1の活性領域上に配置され、前記絶縁膜よりなる第1のゲート絶縁膜と、該第1のゲート絶縁膜上に配置され、前記第1のドープドポリシリコン膜及び前記第1の金属膜が順次積層された第1のゲート電極と、前記第2の活性領域上に配置され、前記絶縁膜よりなる第2のゲート絶縁膜と、該第2のゲート絶縁膜上に配置され、前記第2のドープドポリシリコン膜及び前記第2の金属膜が順次積層された第2のゲート電極と、を一括形成するエッチング工程と、を含むことを特徴とする半導体装置の製造方法。前記第1及び第2のドープドポリシリコン膜を形成する工程の前に、前記第1及び第2の活性領域に形成された前記絶縁膜上に、前記第1及び第2の金属膜を覆うポリシリコン膜を形成する工程を有し、前記第1のドープドポリシリコン膜は、前記ポリシリコン膜のうち、前記第1の活性領域に形成された部分に、p型不純物イオンを選択的にドーピングすることで形成し、前記第2のドープドポリシリコン膜は、前記ポリシリコン膜のうち、前記第2の活性領域に形成された部分に、n型不純物イオンを選択的にドーピングすることで形成することを特徴とする請求項10記載の半導体装置の製造方法。前記第1のトランジスタとして、n型MOSトランジスタを形成し、前記第2のトランジスタとして、p型MOSトランジスタを形成することを特徴とする請求項10または11記載の半導体装置の製造方法。前記第1の金属膜の厚さは、前記第1のトランジスタの閾値電圧に基づいて決定され、前記第2の金属膜の厚さは、前記第2のトランジスタの閾値電圧に基づいて決定されることを特徴とする請求項10ないし12のうち、いずれか1項記載の半導体装置の製造方法。前記絶縁膜を形成する工程では、前記絶縁膜として、誘電率が3.9よりも大きい高誘電率絶縁膜を形成することを特徴とする請求項10ないし13のうち、いずれか1項記載の半導体装置の製造方法。前記エッチング工程の前に、前記第1及び第2のドープドポリシリコン膜上を覆う第3の金属膜を形成する工程を有し、前記エッチング工程では、前記異方性エッチングにより、前記第1のドープドポリシリコン膜、前記第2のドープドポリシリコン膜、前記第1の金属膜、前記第2の金属膜、及び前記絶縁膜と共に、前記第3の金属膜をパターニングすることを特徴とする請求項10ないし14のうち、いずれか1項記載の半導体装置の製造方法。前記エッチング工程後、前記第1の活性領域に、前記第1のゲート電極を挟み込むように配置された一対の不純物拡散領域を形成する工程と、前記第2の活性領域に、前記第2のゲート電極を挟み込むように配置された一対の不純物拡散領域を形成する工程と、を有することを特徴とする請求項10ないし15のうち、いずれか1項記載の半導体装置の製造方法。ところで、n型MOSトランジスタのゲート電極を構成する金属膜とp型MOSトランジスタのゲート電極を構成する金属膜とを同じ金属材料で構成し、n型MOSトランジスタ及びp型MOSトランジスタの閾値電圧に応じて、一方の金属膜の厚さを他方の金属膜の厚さよりも厚くする場合がある。この場合、厚さの異なる金属膜上に、ポリシリコン膜ゲート電極の構成要素の1つを成膜し、その後、異方性エッチング法により、ポリシリコン膜、及び厚さの異なる金属膜をエッチングすることで、n型MOSトランジスタのゲート電極、及びp型MOSトランジスタのゲート電極を一括形成する。このとき、厚さ薄い金属膜のパターニングの方が、厚さの厚い金属膜のパターニングよりも速く完了するため、パターニングされた厚さの薄い金属膜の周囲に位置する半導体基板がオーバーエッチングされて、短チャネル特性が悪化してしまうという問題があった。本発明の一観点によれば、半導体基板の第1の活性領域上に配置された第1のゲート絶縁膜、及び該第1のゲート絶縁膜上に設けられた第1のゲート電極を含む第1のトランジスタと、前記第1の活性領域とは分離された前記半導体基板の第2の活性領域上に設けられた第2のゲート絶縁膜、及び該第2のゲート絶縁膜上に設けられた第2のゲート電極を含む第2のトランジスタと、を有し、前記第1のゲート電極が、前記第1のゲート絶縁膜上に配置された第1の金属膜と、該第1の金属膜上に積層された第1のドープドポリシリコン膜と、を含み、前記第2のゲート電極が、前記第2のゲート絶縁膜上に配置され、かつ前記第1の金属膜よりも厚さの厚い第2の金属膜と、該第2の金属膜上に積層され、かつ第1のドープドポリシリコン膜よりもエッチングの速い第2のドープドポリシリコン膜と、を含むことを特徴とする半導体装置が提供される。本発明の半導体装置によれば、第1のゲート絶縁膜上に配置された第1の金属膜、及び第1の金属膜上に積層された第1のドープドポリシリコン膜を含む第1のゲート電極と、第2のゲート絶縁膜上に配置され、かつ第1の金属膜よりも厚さの厚い第2の金属膜、及び第2の金属膜上に積層され、かつ第1のドープドポリシリコン膜よりもエッチングの速い第2のドープドポリシリコン膜を含む第2のゲート電極と、を有することで、第1のドープドポリシリコン膜、第2のドープドポリシリコン膜、第1の金属膜、及び第2の金属膜をエッチングして第1及び第2のゲート電極を一括形成する際、厚さの薄い第1の金属膜上に配置された第1のドープドポリシリコン膜のエッチングの進行を、厚さの厚い第2の金属膜上に配置された第2のドープドポリシリコン膜のエッチングの進行よりも遅くすることが可能となる。これにより、厚さの薄い第1の金属膜上に配置された第1のドープドポリシリコン膜が残存した状態で、第2の金属膜のエッチングを開始することが可能となる。したがって、第1のゲート電極の周囲に位置する半導体基板第1の活性領域のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。実施の形態図1は、本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。図1において、Aは、第1のトランジスタであるn型MOSトランジスタ21が形成される領域以下、第1のトランジスタ形成領域Aというを示しており、Bは、第2のトランジスタであるp型MOSトランジスタ22が形成される領域以下、第2のトランジスタ形成領域Bというを示している。図1を参照するに、本実施の形態の半導体装置10は、半導体基板11と、素子分離領域13と、第1の活性領域15と、第2の活性領域16と、pウェル領域18と、nウェル領域19と、第1のトランジスタであるn型MOSトランジスタ21と、第2のトランジスタであるp型MOSトランジスタ22と、キャップ絶縁膜24A,24Bと、サイドウォール膜25,26と、を有する。なお、本実施の形態では、半導体装置10として、DRAMDynamicRandomAccessMemoryを用いた場合を例に挙げて以下の説明を行う。半導体基板11としては、例えば、p型シリコン単結晶基板、或いはn型シリコン単結晶基板等を用いることができる。図1では、半導体基板11として、p型シリコン単結晶基板を用いた場合を例に挙げて図示する。素子分離領域13は、半導体基板11に設けられており、第1及び第2の活性領域15,16を区画している。素子分離領域13の上面13aは、半導体基板11の主面11aに対して面一とされている。第1の活性領域15は、n型MOSトランジスタ21が形成される領域である。第2の活性領域16は、p型MOSトランジスタ22が形成される領域であり、第1の活性領域15と隣り合う位置に設けられている。半導体装置10がDRAMの場合、第1及び第2の活性領域15,16は、メモリセル領域を囲む周辺回路領域に配置されている。pウェル領域18は、第1の活性領域15に形成されており、nウェル領域19は、第2の活性領域16に形成されている。n型MOSトランジスタ21は、第1のゲート絶縁膜31と、第1のゲート電極32と、一対のn型エクステンション領域34と、一対のn型不純物拡散領域35と、を有する。第1のゲート絶縁膜31は、第1の活性領域15の主面pウェル領域18の主面の中央に配置されている。第1のゲート絶縁膜31は、誘電率が3.9よりも大きい高誘電率絶縁膜High-K膜で構成されている。該高誘電率絶縁膜としては、例えば、酸化ハフニウム系絶縁膜具体的には、HfSiON膜等を用いることができる。なお、該高誘電率絶縁膜は、酸化ハフニウム系絶縁膜に限定されない。第1のゲート電極32は、第1のゲート絶縁膜31上に、第1の金属膜47と、第1のドープドポリシリコン膜48と、第3の金属膜49と、が順次積層された構成とされている。第1の金属膜47の厚さは、n型MOSトランジスタ21の閾値電圧に基づいて決定される。第1の金属膜47としては、例えば、窒化チタン膜TiN膜を用いることができる。第1のドープドポリシリコン膜48としては、p型不純物イオンがドーピングされたポリシリコン膜を用いることができる。p型不純物イオンがドーピングされたポリシリコン膜は、n型不純物イオンがドーピングされたポリシリコン膜よりもエッチング速度が遅いという特性を有する。第3の金属膜49は、第1のドープドポリシリコン膜48上に設けられている。このように、第1のドープドポリシリコン膜48上に第3の金属膜49を設けることにより、第1のゲート電極32の抵抗値を低くすることができる。第3の金属膜49としては、例えば、窒化チタン膜TiN膜を用いることができる。なお、図示していないが、第1のドープドポリシリコン膜48と第3の金属膜49との間に、チタンシリサイドを設けてもよい。これにより、第1のドープドポリシリコン膜48と第3の金属膜49との間のコンタクト抵抗を低くすることができる。上記構成とされた第1のゲート電極32第1の金属膜47、第1のドープドポリシリコン膜48、及び第3の金属膜49、が順次積層された構造体は、周辺回路領域からメモリセル領域に亘るように設けられている。メモリセル領域において、第1のゲート電極32は、ワード線として機能する。なお、第1のゲート電極32は、ワード線として機能させることもできるが、メモリセルはn型MOSトランジスタ21、p型MOSトランジスタ22とは別形成、別構造でもよい。一対のn型エクステンション領域34は、第1の活性領域15に形成されたpウェル領域18に、第1のゲート電極32を挟み込むように配置されている。一対のn型不純物拡散領域35は、第1の活性領域15に形成されたpウェル領域18に、第1のゲート電極32を挟み込むように設けられている。一対のn型不純物拡散領域35は、n型エクステンション領域34の外側に配置されている。一対のn型不純物拡散領域35は、n型エクステンション領域34及び素子分離領域13と接触している。上記構成とされたn型MOSトランジスタ21は、DRAMの周辺回路用トランジスタとして機能する。p型MOSトランジスタ22は、第2のゲート絶縁膜41と、第2のゲート電極42と、一対のp型エクステンション領域44と、一対のp型不純物拡散領域45と、を有する。第2のゲート絶縁膜41は、第2の活性領域16の上面nウェル領域19の上面19aの中央に配置されている。第2のゲート絶縁膜41は、誘電率が3.9よりも大きい高誘電率絶縁膜High-K膜で構成されている。第2のゲート絶縁膜41を構成する高誘電率絶縁膜としては、第1のゲート絶縁膜41を構成する高誘電率絶縁膜と同じ種類の膜、でかつ同じ厚さものを用いることができる。第2のゲート電極42は、第2のゲート絶縁膜41上に、第2の金属膜57と、第2のドープドポリシリコン膜58と、第3の金属膜49と、が順次積層された構成とされている。第2の金属膜57の厚さは、p型MOSトランジスタ22の閾値電圧に基づいて決定されており、n型MOSトランジスタ21の第1のゲート電極32を構成する第1の金属膜47の厚さよりも厚くなるように構成されている。第2の金属膜57は、第1のゲート電極32を構成する第1の金属膜47と同じ種類の金属膜を用いる。具体的には、第1の金属膜47が窒化チタン膜TiN膜の場合、第2の金属膜57として窒化チタン膜TiN膜を用いる。なお、第1の金属膜47と第2の金属膜57とは、それぞれ異なる材料を選択することもできる。第2のドープドポリシリコン膜58としては、第1のドープドポリシリコン膜48と厚さが等しく、かつn型不純物イオンがドーピングされたポリシリコン膜を用いることができる。このように、第1のドープドポリシリコン膜48としてp型不純物イオンがドーピングされたポリシリコン膜を用い、第2のドープドポリシリコン膜58として、p型不純物がドーピングされたポリシリコン膜よりもエッチング速度が速く、かつ第1のドープドポリシリコン膜48と同じ厚さとされた第2のドープドポリシリコン膜58を用いることにより、第1のドープドポリシリコン膜48、第2のドープドポリシリコン膜58、第1の金属膜47、及び第2の金属膜57をエッチングして第1及び第2のゲート電極32,42を一括形成する際、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48のエッチングの進行を、厚さの厚い第2の金属膜57上に配置された第2のドープドポリシリコン膜58のエッチングの進行よりも遅くすることが可能となる。これにより、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48が残存した状態で、第2の金属膜57のエッチングを開始することが可能となる。したがって、第1のゲート電極32の周囲に位置する第1の活性領域15pウェル領域18のオーバーエッチング量を低減することができる。第3の金属膜49は、第2のドープドポリシリコン膜58上に設けられている。このように、第2のドープドポリシリコン膜58上に第3の金属膜49を設けることにより、第2のゲート電極42の抵抗値を低くすることができる。第3の金属膜49としては、例えば、窒化チタン膜TiN膜を用いることができる。なお、図示していないが、第2のドープドポリシリコン膜58と第3の金属膜49との間に、チタンシリサイドを設けてもよい。これにより、第2のドープドポリシリコン膜58と第3の金属膜49との間のコンタクト抵抗を低くすることができる。上記構成とされた第2のゲート電極42第2の金属膜57、第2のドープドポリシリコン膜58、及び第3の金属膜49、が順次積層された構造体は、周辺回路領域からメモリセル領域に亘るように設けられている。メモリセル領域において、第2のゲート電極42は、ワード線として機能する。なお、第2のゲート電極42は、ワード線として機能させることもできるが、メモリセルはn型MOSトランジスタ21、p型MOSトランジスタ22とは別形成、別構造でもよい。一対のp型エクステンション領域44は、第2の活性領域16に形成されたnウェル領域19に、第2のゲート電極42を挟み込むように配置されている。一対のp型不純物拡散領域45は、第2の活性領域16に形成されたnウェル領域19に、第2のゲート電極42を挟み込むように設けられている。一対のp型不純物拡散領域45は、p型エクステンション領域44の外側に配置されている。一対のp型不純物拡散領域45は、p型エクステンション領域44及び素子分離領域13と接触している。上記構成とされたp型MOSトランジスタ22は、n型MOSトランジスタ21と共にDRAMの周辺回路用トランジスタとして機能する。キャップ絶縁膜24Aは、第1のゲート電極32の上面第3の金属膜49の上面を覆うように設けられている。キャップ絶縁膜24Aは、第1のゲート電極32を保護すると共に、異方性エッチングにより第1のゲート電極32を形成する際のエッチングマスクとして機能する。キャップ絶縁膜24Bは、第2のゲート電極42の上面第3の金属膜49の上面を覆うように設けられている。キャップ絶縁膜24Bは、第2のゲート電極42を保護すると共に、異方性エッチングにより第2のゲート電極42を形成する際のエッチングマスクとして機能する。キャップ絶縁膜24A,24Bとしては、例えば、シリコン窒化膜SiN膜を用いることができる。サイドウォール膜25は、第1のゲート電極32の側壁を覆うように配置されている。サイドウォール膜25は、第1のゲート電極32の側壁を保護すると共に、イオン注入法により、一対のn型不純物拡散領域35を形成する際のマスクとして機能する。サイドウォール膜26は、第2のゲート電極42の側壁を覆うように配置されている。サイドウォール膜26は、第2のゲート電極42の側壁を保護すると共に、イオン注入法により、一対のp型不純物拡散領域45を形成する際のマスクとして機能する。なお、図1には、図示していないが、キャップ絶縁膜24A,24B及びサイドウォール膜25,26を覆うゲート電極用層間絶縁膜、ゲート電極用層間絶縁膜を貫通し、かつn型不純物拡散領域35の上面と接触する第1のコンタクトプラグ、ゲート電極用層間絶縁膜を貫通し、かつp型不純物拡散領域45の上面と接触する第2のコンタクトプラグ、ゲート電極用層間絶縁膜上に設けられ、かつ第1のコンタクトプラグと接続された第1の配線、ゲート電極用層間絶縁膜上に設けられ、かつ第2のコンタクトプラグと接続された第2の配線等を設けてもよい。本実施の形態の半導体装置によれば、第1のゲート絶縁膜31上に配置された第1の金属膜47、及び第1の金属膜47上に積層された第1のドープドポリシリコン膜48を含む第1のゲート電極32と、第2のゲート絶縁膜41上に配置され、かつ第1の金属膜47よりも厚さの厚い第2の金属膜57、及び第2の金属膜57上に積層され、第1のドープドポリシリコン膜48よりもエッチング速度が速く、かつ第1のドープドポリシリコン膜48と同じ厚さとされた第2のドープドポリシリコン膜を含む第2のゲート電極42と、を有することで、第1のドープドポリシリコン膜48、第2のドープドポリシリコン膜58、第1の金属膜47、及び第2の金属膜57をエッチングして第1及び第2のゲート電極32,42を一括形成する際、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48のエッチングの進行を、厚さの厚い第2の金属膜57上に配置された第2のドープドポリシリコン膜58のエッチングの進行よりも遅くすることが可能となる。これにより、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48が残存した状態で、第2の金属膜57のエッチングを開始することが可能となる。したがって、第1のゲート電極32の周囲に位置する第1の活性領域15pウェル領域18のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。図2~図8は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図2~図8において、図1に示す本実施の形態の半導体装置10と同一構成部分には、同一符号を付す。次に、図2~図8を参照して、本実施の形態の半導体装置10の製造方法について説明する。始めに、図2に示す工程では、半導体基板11例えば、p型単結晶シリコン基板に、STI法により、第1及び第2の活性領域15,16を区画する素子分離領域13を形成する。このとき、半導体基板11の主面11aに対して、素子分離領域13の上面13aが面一になるようにする。次いで、イオン注入法により、第1の活性領域15に対して選択的にp型不純物イオンをドーピングすることで、第1の活性領域15にpウェル領域18を形成する。次いで、イオン注入法により、第2の活性領域16に対して選択的にn型不純物イオンをドーピングすることで、第2の活性領域16にnウェル領域19を形成する。次いで、第1の活性領域15の上面主面11a、第2の活性領域16の上面主面11a、及び素子分離領域13の上面13aを覆う絶縁膜62を形成する。絶縁膜62は、エッチングによりパターニングされることで第1及び第2のゲート絶縁膜31,41となる膜である。具体的には、絶縁膜62として、誘電率が3.9よりも大きい高誘電率絶縁膜High-K絶縁膜を形成する。この場合、絶縁膜62は、例えば、MOCVDMetalOrganicChemicalVaporDeposition法、ALDAtomicLayerDeposition法、PVDPhysicalVaporDeposition法等の手法により、誘電率が3.9よりも大きい高誘電率絶縁膜である酸化ハフニウム系絶縁膜具体的には、HfSiON膜等を成膜することで形成する。なお、該高誘電率絶縁膜は、酸化ハフニウム系絶縁膜に限定されない。次いで、周知の手法により、絶縁膜62を介して、第1の活性領域15上に第1の金属膜47例えば、厚さ3nmのTiN膜を形成する。第1の金属膜47の厚さは、第1のトランジスタ21の閾値電圧に基づいて決定される。次いで、周知の手法により、絶縁膜62を介して、第2の活性領域16上に、第1の金属膜47よりも厚さの厚い第2の金属膜57例えば、厚さ10nmのTiN膜を形成する。第2の金属膜57の厚さは、第2のトランジスタ22の閾値電圧に基づいて決定される。次いで、周知の手法により、絶縁膜62上に、第1及び第2の金属膜47,57を覆うポリシリコン膜63を形成する。このとき、第1の金属膜47の上面47aに形成されるポリシリコン膜63の厚さは、第2の金属膜57の上面57aに形成されるポリシリコン膜63の厚さと等しい。第1及び第2の金属膜47,57上に形成されたポリシリコン膜63の厚さは、例えば、50nmとすることができる。次いで、図3に示す工程では、フォトリソグラフィ技術により、第2のトランジスタ形成領域Bに形成されたポリシリコン膜63の表面63aを覆うレジスト膜65を形成する。この段階において、第1のトランジスタ形成領域Aに形成されたポリシリコン膜63の表面63aがレジスト膜65から露出される。次いで、イオン注入法により、第1の活性領域15を含む第1のトランジスタ形成領域Aに形成されたポリシリコン膜63にp型不純物イオン例えば、Bホウ素イオンを選択的にドーピングすることで、第1のトランジスタ形成領域Aに形成された絶縁膜62上に、第1の金属膜47を覆う第1のドープドポリシリコン膜48この場合、p型不純物含有ポリシリコン膜を形成する。このとき、第2のトランジスタ形成領域Bに形成されたポリシリコン膜63は、レジスト膜65で覆われているため、第2のトランジスタ形成領域Bに形成されたポリシリコン膜63にはp型不純物イオンがドーピングされない。第1及び第2の金属膜47,57上におけるポリシリコン膜63の厚さが50nmで、p型不純物イオンとしてBホウ素を用いた場合、上記イオン注入の条件としては、例えば、エネルギーが3KeV、ドーズ量が5E15ions/cm2を用いることができる。次いで、図4に示す工程では、図3に示すレジスト膜65を除去する。これにより、第2の活性領域16を含む第2のトランジスタ形成領域Bに形成されたポリシリコン膜63の表面63a図3参照が露出される。次いで、フォトリソグラフィ技術により、第1のドープドポリシリコン膜48の表面48aを覆うレジスト膜68を形成する。次いで、イオン注入法により、第2のトランジスタ形成領域Bに形成されたポリシリコン膜63図3参照に、n型不純物イオン例えば、Pリンイオンを選択的にドーピングすることで、第2の金属膜57を覆うと共に、第1のドープドポリシリコン膜48よりもエッチング速度の速い第2のドープドポリシリコン膜58この場合、n型不純物含有ポリシリコン膜を形成する。このとき、第1のトランジスタ形成領域Aに形成された第1のドープドポリシリコン膜48は、レジスト膜68で覆われているため、第1のドープドポリシリコン膜48にはn型不純物イオンがドーピングされない。第1及び第2の金属膜47,57上におけるポリシリコン膜63の厚さが50nmで、n型不純物イオンとしてPリンを用いた場合、上記イオン注入の条件としては、例えば、エネルギーが6KeV、ドーズ量が5E15ions/cm2を用いることができる。次いで、図5に示す工程では、図4に示すレジスト膜68を除去する。これにより、第1のドープドポリシリコン膜48の表面48aが露出される。次いで、周知の手法により、第1及び第2のドープドポリシリコン膜48,58の表面48a,58aを覆う第3の金属膜49例えば、窒化チタン膜TiN膜を形成する。この場合、CVD法により、450°C程度の成膜温度で、第1及び第2のドープドポリシリコン膜48,58の表面48a,58aに図示していないチタン膜Ti膜を成膜し、該チタン膜Ti膜に含まれるチタンTiと第1及び第2のドープドポリシリコン膜48,58に含まれるシリコンSiとを反応させ、第1及び第2のドープドポリシリコン膜48,58とチタン膜との界面にチタンシリサイドを形成した後、反応に寄与しないチタン膜Ti膜を窒素ガスにより窒化させることで窒化チタン膜TiN膜を形成する。このように、第1及び第2のドープドポリシリコン膜48,58と第3の金属膜49この場合、窒化チタン膜TiN膜との間にチタンシリサイドを形成することにより、第1及び第2のドープドポリシリコン膜48,58と第3の金属膜49との間のコンタクト抵抗を小さくすることができる。次いで、周知の手法により、第3の金属膜49の表面49aを覆う窒化シリコン膜24SiN膜を形成する。窒化シリコン膜24は、図1に示すキャップ絶縁膜24A,24Bの母材となる膜である。次いで、図6に示す工程では、フォトリソグラフィ技術により、図5に示す窒化シリコン膜24の表面24aのうち、図1に示す第1のゲート電極32の形成領域に対応する面を覆うレジスト膜73Aと、図5に示す窒化シリコン膜24の表面24aのうち、図1に示す第2のゲート電極42の形成領域に対応する面を覆うレジスト膜73Bと、を一括形成する。次いで、レジスト膜73A,73Bをマスクとする異方性ドライエッチングにより、窒化シリコン膜24をパターニングすることで、第1のトランジスタ形成領域Aに位置する第3の金属膜49の表面49a上に配置されたキャップ絶縁膜24Aと、第2のトランジスタ形成領域Bに位置する第3の金属膜49の表面49a上に配置されたキャップ絶縁膜24Bと、を一括形成する。次いで、図7に示す工程では、キャップ絶縁膜24A,24Bをマスクとする異方性ドライエッチングにより、図6に示す第3の金属膜49、第1のドープドポリシリコン膜48、第2のドープドポリシリコン膜58、第1の金属膜47、第2の金属膜57、及び絶縁膜62をパターニングすることで、第1の活性領域18上に配置され、絶縁膜62よりなる第1のゲート絶縁膜31と、第1のゲート絶縁膜31上に配置され、第1のドープドポリシリコン膜48、第1の金属膜47、及び第3の金属膜49が順次積層された第1のゲート電極32と、第2の活性領域16上に配置され、絶縁膜62よりなる第2のゲート絶縁膜41と、第2のゲート絶縁膜41上に配置され、第2のドープドポリシリコン膜57、第2の金属膜58、及び第3の金属膜49が順次積層された第2のゲート電極42と、を一括形成する。これにより、第1のゲート電極32の周囲に位置するpウェル領域18の上面18a第1の活性領域15の上面、及び第2のゲート電極42の周囲に位置するnウェル領域19の上面19a第2の活性領域16の上面が露出される。また、図6に示すレジスト膜73A,73Bは、第1のゲート電極32、第2のゲート電極42、第1のゲート絶縁膜31、及び第2のゲート絶縁膜41を形成後に除去する。ところで、図6に示すように、図7に示す第1及び第2のゲート電極32,42を形成するための異方性ドライエッチングを行う前の段階において、第1の金属膜47上には、第1のドープドポリシリコン膜48が形成されており、第1の金属膜47よりも厚さの厚い第2の金属膜57上には、第1のドープドポリシリコン膜48よりもエッチング速度が速く、かつ第1のドープドポリシリコン膜48と同じ厚さとされた第2のドープドポリシリコン膜58が形成されている。これにより、図7に示す異方性ドライエッチングを行う際、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48のエッチングの進行を、厚さの厚い第2の金属膜57上に配置された第2のドープドポリシリコン膜58のエッチングの進行よりも遅くすることが可能となる。したがって、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48が残存した状態で、第2の金属膜57のエッチングを開始することが可能となる。よって、第1のゲート電極32の周囲に位置する第1の活性領域15pウェル領域18のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。次いで、図8に示す工程では、第1のゲート電極32の周囲に位置するpウェル領域18に、n型不純物イオンPリン、Asヒ素等のイオンを選択的にイオン注入する。このとき、nウェル領域19にn型不純物イオンが注入されないように、nウェル領域19を覆うレジスト膜図示せずを形成する。次いで、第1のゲート電極32の周囲に位置するnウェル領域19に、p型不純物イオンBボロン等のイオンを選択的にイオン注入する。このとき、pウェル領域18にp型不純物イオンが注入されないように、pウェル領域18を覆うレジスト膜図示せずを形成する。その後、熱処理により、n型不純物イオン及びp型不純物イオンを活性化させることで、pウェル領域18に配置され、第1のゲート電極32を挟み込む一対のn型エクステンション領域34と、nウェル領域19に配置され、第2のゲート電極42を挟み込む一対のp型エクステンション領域44と、を一括形成する。次いで、窒化シリコン膜75を成膜し、窒化シリコン膜75をエッチバックすることで、第1のゲート電極32の側壁を覆うサイドウォール膜25と、第2のゲート電極42の側壁を覆うサイドウォール膜26と、を一括形成する。次いで、サイドウォール膜25,26をマスクとし、先に説明したn型エクステンション領域34及びp型エクステンション領域44の形成方法と同様な手法により、pウェル領域18に配置され、第1のゲート電極32を挟み込む一対のn型不純物拡散領域35と、nウェル領域19に配置され、第2のゲート電極42を挟み込む一対のp型不純物拡散領域45と、を一括形成する。これにより、第1の活性領域15に形成され、第1のゲート絶縁膜31、第1のゲート電極32、一対のn型エクステンション領域34、及び一対のn型不純物拡散領域35を有するn型MOSトランジスタ21第1のトランジスタと、第2の活性領域16に形成され、第2のゲート絶縁膜41、第2のゲート電極42、一対のp型エクステンション領域44、及び一対のp型不純物拡散領域45を有するp型MOSトランジスタ22第2のトランジスタと、が形成されると共に、本実施の形態の半導体装置10が製造される。なお、図8には、図示していないが、キャップ絶縁膜24A,24B及びサイドウォール膜25,26を覆うゲート電極用層間絶縁膜、ゲート電極用層間絶縁膜を貫通し、かつn型不純物拡散領域35の上面と接触する第1のコンタクトプラグ、ゲート電極用層間絶縁膜を貫通し、かつp型不純物拡散領域45の上面と接触する第2のコンタクトプラグ、ゲート電極用層間絶縁膜上に設けられ、かつ第1のコンタクトプラグと接続された第1の配線、ゲート電極用層間絶縁膜上に設けられ、かつ第2のコンタクトプラグと接続された第2の配線等を設けてもよい。本実施の形態の半導体装置の製造方法によれば、絶縁膜62を介して、第1の活性領域15上に第1の金属膜47を形成し、次いで、絶縁膜62を介して、第2の活性領域16上に第1の金属膜47よりも厚さの厚い第2の金属膜57を形成し、次いで、第1の活性領域15に形成された絶縁膜62上に、第1の金属膜47を覆う第1のドープドポリシリコン膜48を形成し、次いで、第2の活性領域16に形成された絶縁膜62上に、第2の金属膜58を覆うと共に、第1のドープドポリシリコン膜48よりもエッチング速度の速く、かつ第1のドープドポリシリコン膜48と同じ厚さとされた第2のドープドポリシリコン膜58を形成することで、第1及び第2のゲート電極32,42を形成する際の異方性ドライエッチングにより、第1のドープドポリシリコン膜48、第2のドープドポリシリコン膜58、第1の金属膜47、及び第2の金属膜57をパターニングする際、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48のエッチングの進行を、厚さの厚い第2の金属膜57上に配置された第2のドープドポリシリコン膜58のエッチングの進行よりも遅くすることが可能となる。これにより、厚さの薄い第1の金属膜47上に配置された第1のドープドポリシリコン膜48が残存した状態で、第2の金属膜57のエッチングを開始することが可能となる。よって、第1のゲート電極32の周囲に位置する第1の活性領域15pウェル領域18のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。例えば、本実施の形態では、第1及び第2のドープドポリシリコン膜48,58上に、第1及び第2のゲート電極32,42の構成要素の1つである第3の金属膜49を形成した場合を例に挙げて説明したが、第3の金属膜49は、必要に応じて設ければよく、必要がなければ設けなくてもよい。また、本実施の形態では、半導体装置10の一例として、DRAMを例に挙げて説明したが、本発明は、DRAM以外の半導体装置にも適用可能である。"