複数のメモリセルを含む少なくとも1つ以上の第1の半導体チップと、少なくとも1つ以上の前記第1の半導体チップに含まれた複数の前記メモリセルのうち、欠陥が発生した任意のメモリセルをリペアするためのヒューズ回路を含む第2の半導体チップと、を備えることを特徴とする半導体メモリ装置。少なくとも1つ以上の前記第1の半導体チップと前記第2の半導体チップとがスタックされていることを特徴とする請求項1に記載の半導体メモリ装置。少なくとも1つ以上の前記第1の半導体チップが、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことを特徴とする請求項2に記載の半導体メモリ装置。前記第2の半導体チップが、少なくとも1つ以上の前記第1の半導体チップに対応して、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことを特徴とする請求項2に記載の半導体メモリ装置。前記第2の半導体チップが、少なくとも1つ以上の前記第1の半導体チップを制御するためのマスタチップであり、少なくとも1つ以上の前記第1の半導体チップが、前記第2の半導体チップの制御を受けるスレーブチップであることを特徴とする請求項1~4のいずれか1項に記載の半導体メモリ装置。複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の第1の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第1の半導体チップのテスト結果に応じて、第2の半導体チップに含まれた前記ヒューズ回路をプログラムするステップと、を含むことを特徴とする半導体メモリ装置のリペア方法。前記テスト結果を記憶するステップをさらに含むことを特徴とする請求項6に記載の半導体メモリ装置のリペア方法。前記テストするステップが、ウエハレベルでのテストを行うことを特徴とする請求項6または7に記載の半導体メモリ装置のリペア方法。前記ヒューズ回路をプログラムするステップの後に、複数の前記第1の半導体チップと前記第2の半導体チップとをスタックするステップをさらに含むことを特徴とする請求項6または7に記載の半導体メモリ装置のリペア方法。複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の前記メモリセルをそれぞれ含む複数の第1の半導体チップをスタックするステップと、スタックされた複数の前記第1の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第1の半導体チップのテスト結果に応じて、第2の半導体チップに含まれたヒューズ回路をプログラムするステップと、を含むことを特徴とする半導体メモリ装置のリペア方法。前記テスト結果を記憶するステップをさらに含むことを特徴とする請求項10に記載の半導体メモリ装置のリペア方法。前記ヒューズ回路をプログラムするステップの後に、スタックされた複数の前記第1のメモリチップと前記第2の半導体チップとをスタックするステップをさらに含むことを特徴とする請求項10または11に記載の半導体メモリ装置のリペア方法。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、リペア過程が簡素化された半導体メモリ装置及びそのリペア方法を提供することにある。上記の目的を達成するための本発明に係る半導体メモリ装置は、複数のメモリセルを含む少なくとも1つ以上の第1の半導体チップと、少なくとも1つ以上の前記第1の半導体チップに含まれた複数の前記メモリセルのうち、欠陥が発生した任意のメモリセルをリペアするためのヒューズ回路を含む第2の半導体チップとを備え、少なくとも1つ以上の前記第1の半導体チップと前記第2の半導体チップとがスタックされた構造を有する。一方、本発明は、少なくとも1つ以上の前記第1の半導体チップが、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むか、または、前記第2の半導体チップが、少なくとも1つ以上の前記第1の半導体チップに対応して、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことができる。また、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア方法は、複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の第1の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第1の半導体チップのテスト結果に応じて、第2の半導体チップに含まれた前記ヒューズ回路をプログラムするステップとを含む。さらに、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア方法は、複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の前記メモリセルをそれぞれ含む複数の第1の半導体チップをスタックするステップと、スタックされた複数の前記第1の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第1の半導体チップのテスト結果に応じて、第2の半導体チップに含まれたヒューズ回路をプログラムするステップとを含む。本発明は、スタックされた複数の半導体チップのうちの1つの半導体チップのみに、他の半導体チップに含まれた欠陥を含むメモリセルをリペアするためのヒューズ回路を備えている。したがって、アドレスプログラム過程を、ヒューズ回路を含む1つの半導体チップに対してのみ行えばよいので、工程を簡素化することができ、それによって工程費用及び工程時間を節約することができるという効果がある。以下、本発明の属する技術分野における通常の知識を有した者が本発明を実施することができる程度に説明するために、本発明の実施形態を添付図面を参照して詳細に説明する。本発明の実施形態に係る半導体メモリ装置は、4個の半導体チップがスタックされることを例に挙げて説明する。また、本発明の実施形態では、メモリセルを含む半導体チップをメモリチップと称し、ヒューズ回路を含む半導体チップをリペアチップと称する。図3には、本発明の第1の実施形態に係る半導体メモリ装置のブロック構成図が示されており、図4には、本発明の第2の実施形態に係る半導体メモリ装置のブロック構成図が示されている。まず、図3に示すように、半導体メモリ装置200には、第1のメモリチップないし第3のメモリチップ210、220、230と、1つのリペアチップ240とが備えられ、第1のメモリチップないし第3のメモリチップ210、220、230とリペアチップ240とが垂直すなわち、それぞれの面に対して直角方向にスタックされた3Dthreedimensionalスタックパッケージ構造を有する。ここで、リペアチップ240は、最上層または最下層にスタックされて第1のメモリチップないし第3のメモリチップ210、220、230を制御するためのマスタチップとしての役割を果たし、第1のメモリチップないし第3のメモリチップ210、220、230は、リペアチップ240の下部または上部に順にスタックされてリペアチップ240の制御を受けるスレーブチップとしての役割を果たす。ここで、第1のメモリチップ210は、複数のメモリセル212A、212Bを含む。図面には示されていないが、第2のメモリチップ220も複数のメモリセル222A、222B図示省略を含み、第3のメモリチップ230も複数のメモリセル232A、232B図示省略を含む。例えば、複数のメモリセル212A、212B、222A、222B、232A、232Bは、それぞれセルトランジスタcelltransistorとセルキャパシタcellcapacitorとで構成され、それぞれ対応するデータが格納される。そして、リペアチップ240は、第1のメモリチップ210に含まれた複数のメモリセル212A、212Bの中で欠陥が発生した任意のメモリセル以下、欠陥セルと称するをリペアするための第1のヒューズ回路241A、241Bと、第1のメモリチップ210に含まれた欠陥セルを代替するための複数の第1のリダンダンシメモリセル以下、第1のリダンダンシセルと称する242A、242Bと、第2のメモリチップ220に含まれた複数のメモリセル222A、222Bの中で欠陥セルをリペアするための第2のヒューズ回路243A、243Bと、第2のメモリチップ220に含まれた欠陥セルを代替するための複数の第2のリダンダンシメモリセル以下、第2のリダンダンシセルと称する244A、244Bと、第3のメモリチップ230に含まれた複数のメモリセル232A、232Bの中で欠陥セルをリペアするための第3のヒューズ回路245A、245Bと、第3のメモリチップ230に含まれた欠陥セルを代替するための複数の第3のリダンダンシメモリセル以下、第3のリダンダンシセルと称する246A、246Bとを備える。一方、本発明の第1の実施形態では、第1のリダンダンシセルないし第3のリダンダンシセル242A、242B、244A、244B、246A、246Bがリペアチップ240に備えられることを例に挙げて説明したが、必ずしもこの態様に限定されるのではなく、第1のリダンダンシセルないし第3のリダンダンシセル242A、242B、244A、244B、246A、246Bがそれぞれのメモリチップ210、220、230に含まれてもよい。この態様は、図4に示されている。図4に示すように、第1のリダンダンシセル314A、314Bが第1のメモリチップ310に含まれていることが分かる。図面には示されていないが、第2のリダンダンシセル324A、324Bは第2のメモリチップ320に含まれ、第3のリダンダンシセル334A、334Bは第3のメモリチップ330に含まれる。参考までに、図4で説明されていない構成要素は、図3のものと対応するので、詳しい説明を省略する。以下、上記のような構成を有する本発明の第1の実施形態及び第2の実施形態に係る半導体メモリ装置200、300のリペア方法を図5及び図6を参照して説明する。本発明の第1の実施形態及び第2の実施形態に係る半導体メモリ装置200、300のリペア方法は、同じ過程によって行われるので、説明の便宜上、本発明の第1の実施形態に係る半導体メモリ装置200のみを例に挙げて説明する。まず、図5には、半導体メモリ装置200に適用することができるリペア方法の一例を説明するフローチャートが示されている。図5に示すように、第1のメモリチップないし第3のメモリチップ210、220、230のそれぞれに対して、ウエハレベルのテストを行うS110。言い替えれば、第1のメモリチップ210に含まれた複数のメモリセル212A、212Bの欠陥の有無をテストし、第2のメモリチップ220に含まれた複数のメモリセル222A、222Bの欠陥の有無をテストし、第3のメモリチップ230に含まれた複数のメモリセル232A、232Bの欠陥の有無をテストする。そして、上記のテスト結果に応じて、メモリチップ毎に発生した欠陥セルのアドレスを記憶するS120。このような状態で、メモリチップ毎に記憶された欠陥セルのアドレスに基づいて、リペアチップ240内に含まれた第1のヒューズ回路ないし第3のヒューズ回路241A、241B、243A、243B、245A、245Bを一度にプログラムするS130。これは、メモリチップ毎に発生した欠陥セルのアドレスを、第1のリダンダンシセルないし第3のリダンダンシセル242A、242B、244A、244B、246A、246Bに切り替えるためのアドレスをプログラムすることをいう。例えば、第1のメモリチップ210に含まれた欠陥セルのアドレスに基づいて、第1のヒューズ回路241A、241Bに含まれたヒューズをカットし、第2のメモリチップ220に含まれた欠陥セルのアドレスに基づいて、第2のヒューズ回路243A、243Bに含まれたヒューズをカットし、第3のメモリチップ230に含まれた欠陥セルのアドレスに基づいて、第3のヒューズ回路245A、245Bに含まれたヒューズをカットする。このとき、第1のヒューズ回路ないし第3のヒューズ回路241A、241B、243A、243B、245A、245Bは、1つのリペアチップ240内に全て含まれているため、一度にプログラムが可能となる。その後、第1のメモリチップないし第3のメモリチップ210、220、230とリペアチップ240とをスタックし、パッケージ工程を行えば、半導体メモリ装置200の製作が完了するS140。参考までに、半導体メモリ装置200のノーマル動作時、メモリチップ毎に発生した欠陥セルが読み出し/書き込み動作に関与する場合、第1のヒューズ回路ないし第3のヒューズ回路241A、241B、243A、243B、245A、245Bによって、欠陥セルに代えて第1のリダンダンシセルないし第3のリダンダンシセル242A、242B、244A、244B、246A、246Bが用いられるようになる。次に、図6には、半導体メモリ装置200に適用することができるリペア方法の他の例を説明するフローチャートが示されている。図6に示すように、第1のメモリチップないし第3のメモリチップ210、220、230をスタックした状態でS210、スタックされた第1のメモリチップないし第3のメモリチップ210、220、230をメモリチップ毎にテストするS220。すなわち、第1のメモリチップ210に含まれた複数のメモリセル212A、212Bの欠陥の有無をテストし、第2のメモリチップ220に含まれた複数のメモリセル222A、222Bの欠陥の有無をテストし、第3のメモリチップ230に含まれた複数のメモリセル232A、232Bの欠陥の有無をテストする。そして、上記のテスト結果に応じて、メモリチップ毎に発生した欠陥セルのアドレスを記憶するS230。次に、メモリチップ毎に記憶された欠陥セルのアドレスに基づいて、リペアチップ240内に含まれた第1のヒューズ回路ないし第3のヒューズ回路241A、241B、243A、243B、245A、245Bを一度にプログラムするS240。これは、メモリチップ毎に発生した欠陥セルのアドレスを、第1のリダンダンシセルないし第3のリダンダンシセル242A、242B、244A、244B、246A、246Bに切り替えるためのアドレスをプログラムすることをいう。例えば、第1のメモリチップ210に含まれた欠陥セルのアドレスに基づいて、第1のヒューズ回路241A、241Bに含まれたヒューズをカットし、第2のメモリチップ220に含まれた欠陥セルのアドレスに基づいて、第2のヒューズ回路243A、243Bに含まれたヒューズをカットし、第3のメモリチップ230に含まれた欠陥セルのアドレスに基づいて、第3のヒューズ回路245A、245Bに含まれたヒューズをカットする。このとき、第1のヒューズ回路ないし第3のヒューズ回路241A、241B、243A、243B、245A、245Bは、1つのリペアチップ240内に全て含まれているため、一度にプログラムが可能となる。その後、スタックされた第1のメモリチップないし第3のメモリチップ210、220、230とリペアチップ240とをスタックし、パッケージ工程を行えば、半導体メモリ装置200の製作が完了するS250。参考までに、半導体メモリ装置200のノーマル動作時、メモリチップ毎に発生した欠陥セルが読み出し/書き込み動作に関与する場合、第1のヒューズ回路ないし第3のヒューズ回路241A、241B、243A、243B、245A、245Bによって、欠陥セルに代えて第1のリダンダンシセルないし第3のリダンダンシセル242A、242B、244A、244B、246A、246Bが利用されるようになる。このような本発明の実施形態によれば、複数のメモリセルと、その複数のメモリセルの中で欠陥セルをリペアするためのヒューズ回路とが互いに異なるチップに分離されて配置されることにより、アドレスプログラム過程を、ヒューズ回路を含む1つのチップに対してのみ行えばよいので、工程を簡素化することができ、それによって工程費用及び工程時間を節約することができるという利点がある。本発明の技術思想は、上記した実施形態によって具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更によって様々な実施形態が可能であることが理解できるであろう。