半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上に選択的に設けられた対向する一対の第1の半導体層と、前記一対の第1の半導体層の対向する側面にそれぞれ接し、前記第1の絶縁膜上に空孔を介して設けられた対向する一対の第2の半導体層と、前記一対の第2の半導体層の対向する側面に2側面を接し且つ残りの周囲にゲート絶縁膜を介してゲート電極に包囲され、前記第1の絶縁膜上に設けられた、歪み構造を有する第3の半導体層と、前記第1及び第2の半導体層に概略設けられたソースドレイン領域と、前記第3の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記ゲート電極に接続された配線体と、を備えてなることを特徴とする半導体装置。前記第1の半導体層が設けられていないことを特徴とする請求項1に記載の半導体装置。前記第3の半導体層が歪み構造を有していないことを特徴とする請求項1に記載の半導体装置。前記第1及び第2の半導体層の直上に第4の半導体層が設けられていることを特徴とする請求項1に記載の半導体装置。第1及び第2の絶縁膜上に、第3及び第4の絶縁膜により、島状に絶縁分離された第1の半導体層が設けられている半導体装置において、全面に第5の絶縁膜を形成する工程と、前記第5の絶縁膜を選択的にエッチング除去する工程と、露出した前記第1の半導体層の一部及び前記第1の半導体層近傍の前記第3の絶縁膜をエッチング除去する工程と、露出した前記第2の絶縁膜をエッチング除去し、開孔部を形成する工程と、露出した前記第1の半導体層の2側面間に第3の半導体層をエピタキシャル成長する工程と、前記第3の半導体層の周囲にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を包囲して、前記開孔部に平坦にゲート電極を埋め込む工程と、前記ゲート電極に自己整合し、残された前記第5の絶縁膜を選択的にエッチング除去する工程と、露出した前記第1の半導体層の一部をエッチング除去する工程と、露出した前記第2の絶縁膜をエッチング除去する工程と、露出した前記第1の半導体層及び前記第3の半導体層の側面間に第2の半導体層をエピタキシャル成長し、前記第2の半導体層の直下に空孔を形成する工程とを記載された順におこない、包囲型ゲート電極及び空孔を有する半導体層を形成したことを特徴とする半導体装置の製造方法。本発明が解決しょうとする課題は、従来例に示されるように、1SIMOX法によりSOI構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。2大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと。3SOI構造に形成したMIS電界効果トランジスタのSOI基板下に導電体が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合特にオン電圧が印加された場合でCMOSを形成する場合は一方のチャネルのMIS電界効果トランジスタは必ず該当、SOI基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。4MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。等の問題が顕著になりつつあり、現状技術により微細な歪みSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。上記課題は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上に選択的に設けられた対向する一対の第1の半導体層と、前記一対の第1の半導体層の対向する側面にそれぞれ接し、前記第1の絶縁膜上に空孔を介して設けられた対向する一対の第2の半導体層と、前記一対の第2の半導体層の対向する側面に2側面を接し且つ残りの周囲にゲート絶縁膜を介してゲート電極に包囲され、前記第1の絶縁膜上に設けられた、歪み構造を有する第3の半導体層と、前記第1及び第2の半導体層に概略設けられたソースドレイン領域と、前記第3の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記ゲート電極に接続された配線体と、を備えてなる本発明の半導体装置によって解決される。以上説明のように本発明によれば、コスト高になるSIMOX法によりSOI基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して歪みSi層を左右から挟んだ2段階のSiGe層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略SiGe層にソースドレイン領域を設け、概略歪みSi層にチャネル領域を設けたSOI構造のMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、歪みSi層及び2段階のSiGe層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な歪みSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。またSOI基板を横水平方向のエピタキシャル成長により形成できるため、SIMOX法によるSOI基板の形成では不可能であるSOI基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により歪みSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。またSOI構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。またMIS電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のSOI構造に比較し、大幅に低減することが可能である。また微細な歪みSi層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極及び放熱用の空孔を微細に形成することも可能である。また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。またゲート電極に多結晶シリコン層半導体を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域サリサイド層に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。本発明者は当該技術を、3段階横水平方向エピタキシャル成長を利用した、絶縁膜上の包囲型ゲート電極及び空孔付き半導体層SemiconductorwithSurroundingGateandCavityOnInsulator構造と命名し、SSUGCOINサッグコインと略称する。本願発明は、1Si基板上に選択的にSiGe層を縦垂直方向にエピタキシャル成長させる。2縦垂直方向エピタキシャルSiGe層の側面の一部から絶縁膜上に横水平方向エピタキシャルSiGe層を成長させる。第1段階の横水平方向エピタキシャル成長、第1の半導体層3チャネル部に相当する箇所のSiGe層及びその周囲の絶縁膜を除去する開孔部を形成する。4露出したSiGe層の側面間に歪みSi層を成長する。第2段階の横水平方向エピタキシャル成長、第3の半導体層5歪みSi層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。6包囲型ゲート電極に自己整合してSiGe層の一部及び直下の絶縁膜を除去する開孔部を形成する。7露出したSiGe層及び歪みSi層の側面間に再度SiGe層を成長し、直下部に空孔を形成する。第3段階の横水平方向エピタキシャル成長、第2の半導体層8包囲型ゲート電極に自己整合してソースドレイン領域を形成する。等の技術を使用して、Si基板上にシリコン窒化膜が設けられ、シリコン窒化膜上にシリコン酸化膜が選択的に設けられ、シリコン酸化膜上に選択的に、対向する一対の第1の半導体層SiGe層が設けられ、第1の半導体層SiGe層にそれぞれ1側面を接し、対向する一対の第2の半導体層SiGe層が空孔上に設けられ、第2の半導体層SiGe層間に2側面を接し、残りの周囲にゲート絶縁膜SiO2を介してゲート電極WSiに包囲された、歪み構造の第3の半導体層歪みSi層が設けられ、第1及び第2の半導体層SiGe層には概略n型及びn型ソースドレイン領域が設けられ、第3の半導体層歪みSi層には概略チャネル領域が設けられ、n型ソースドレイン領域及び包囲型ゲート電極WSiにはCu配線が接続されているMIS電界効果トランジスタを形成したものである。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図20は本発明の半導体装置における第1の実施例で、図1は模式平面図ただし図面を見やすくするため、配線体は省略している、図2はチャネル長方向の模式側断面図p-p矢視断面図、図3はチャネル幅方向の模式側断面図q-q矢視断面図、図4はチャネル幅方向の模式側断面図r-r矢視断面図、図5~図20は製造方法の工程断面図である。図1~図4はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるSSUGCOIN構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は100nm程度のシリコン窒化膜Si3N4、3は100nm程度のシリコン酸化膜SiO2、4は50nm程度の素子分離領域のシリコン窒化膜Si3N4、5は空孔、6は1017cm-3程度のp型の第1段階の横水平方向エピタキシャルSiGe層第1の半導体層、7は1017cm-3程度のp型の第2段階の横水平方向エピタキシャル歪みSi層第3の半導体層、8は1017cm-3程度のp型の第3段階の横水平方向エピタキシャルSiGe層第2の半導体層、9は埋め込みシリコン窒化膜Si3N4素子分離領域の一部、10は1020cm-3程度のn型ソース領域、11は5×1017cm-3程度のn型ソース領域、12は5×1017cm-3程度のn型ドレイン領域、13は1020cm-3程度のn型ドレイン領域、14は5nm程度のゲート酸化膜SiO2、15は長さ35nm程度、厚さ100nm程度の包囲型ゲート電極WSi、16は25nm程度のサイドウォールSiO2、17は400nm程度の燐珪酸ガラスPSG膜、18は20nm程度のシリコン窒化膜Si3N4、19は10nm程度のバリアメタルTiN、20は導電プラグW、21は500nm程度の層間絶縁膜SiOC、22は10nm程度のバリアメタルTaN、23は500nm程度のCu配線Cuシード層含む、24は20nm程度のバリア絶縁膜を示している。同図においては、p型のシリコン基板1上にシリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、選択的にシリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上には素子分離領域のシリコン窒化膜Si3N44及びp型のSiGe層6が設けられ、一対のSiGe層6にそれぞれ1側面を接して一対のp型のSiGe層8が設けられ、一対のSiGe層8間にp型の歪みSi層7が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。一対のSiGe層8直下には空孔が設けられ、歪みSi層7の残りの周囲にはゲート酸化膜SiO214を介して包囲型ゲート電極WSi15が設けられ、包囲型ゲート電極15の上面部の側壁にはサイドウォール16が設けられ、SiGe層8には、概略n型ソースドレイン領域11、12及びn型ソースドレイン領域10、13が設けられSiGe層6にもn型ソースドレイン領域10、13が設けられている、p型の歪みSi層7には、概略チャネル領域が設けられており実際にはn型ソースドレイン領域11、12が若干横方向拡散されている、n型ソースドレイン領域10、13及び包囲型ゲート電極15には、それぞれバリアメタルTiN19を有する導電プラグW20を介してバリアメタルTaN22を有するCu配線23が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。したがって、コスト高になるSIMOX法によりSOI基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して歪みSi層を左右から挟んだ2段階のSiGe層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略SiGe層にソースドレイン領域を設け、概略歪みSi層にチャネル領域を設けたSOI構造のMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、歪みSi層及び2段階のSiGe層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な歪みSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。また図示してはいないが、SOI基板を横水平方向のエピタキシャル成長により形成できるため、SIMOX法によるSOI基板の形成では不可能であるSOI基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により歪みSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。またSOI構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。またMIS電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のSOI構造に比較し、大幅に低減することが可能である。また微細な歪みSi層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極及び放熱用の空孔を微細に形成することも可能である。また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について図2~図20を参照して説明する。チャネル長方向を示す図面p-p矢視断面図を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面q-q矢視断面図又はr-r矢視断面図も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図5チャネル長方向p-p矢視断面図化学気相成長により、p型のシリコン基板1上にシリコン窒化膜Si3N42を100nm程度成長する。次いで化学気相成長により、100nm程度のシリコン酸化膜SiO23を成長する。次いで化学気相成長により、シリコン窒化膜Si3N44を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44、シリコン酸化膜SiO23及びシリコン窒化膜Si3N42を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図6チャネル長方向p-p矢視断面図次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSiGe層23Ge濃度30程度を成長する。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、シリコン窒化膜Si3N44の平坦面より突出したp型の縦垂直方向エピタキシャルSiGe層25を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜26を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図7チャネル長方向p-p矢視断面図次いで露出したp型の縦垂直方向エピタキシャルSiGe層25の側面にp型の横水平方向エピタキシャルSiGe層6Ge濃度30程度、第1段階の横水平方向エピタキシャル成長、第1の半導体層を成長し、シリコン窒化膜Si3N44の開孔部を埋め込む。ここで残されたシリコン窒化膜Si3N44は素子分離領域となる。図8チャネル長方向p-p矢視断面図次いでp型の横水平方向エピタキシャルSiGe層6の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2図示せず及びシリコン窒化膜Si3N44をマスク層として、タングステン膜26及びp型の縦垂直方向エピタキシャルSiGe層25を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜SiO29を成長する。次いでシリコン窒化膜Si3N44及びSiGe層6の平坦面上のシリコン酸化膜SiO29及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン酸化膜SiO29を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。図9チャネル長方向p-p矢視断面図及び図10チャネル幅方向q-q矢視断面図次いで化学気相成長により、100nm程度のシリコン酸化膜SiO227を成長する。図11チャネル長方向p-p矢視断面図及び図12チャネル幅方向q-q矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO227、p型の横水平方向エピタキシャルSiGe層6、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。この際シリコン窒化膜Si3N42がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図12における破線は、紙面の奥のSiGe層6を示している。図13チャネル長方向p-p矢視断面図及び図14チャネル幅方向q-q矢視断面図次いで露出したp型の横水平方向エピタキシャルSiGe層6の側面間にp型の横水平方向エピタキシャル歪みSi層7を成長し、下部に空孔を有する歪みSi層7第2段階の横水平方向エピタキシャル成長、第3の半導体層を形成する。この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。次いで露出している歪みSi層7の全周囲を酸化し、5nm程度のゲート酸化膜SiO214を成長する。次いで歪みSi層7に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜SiO214の全周囲を含む全面に、開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン酸化膜SiO227上に成長したタングステンシリサイド膜WSiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極WSi15が形成される。図15チャネル長方向p-p矢視断面図及び図16チャネル幅方向r-r矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO227、SiGe層6及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。この際シリコン窒化膜Si3N42がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図16における破線は、紙面の奥のSiGe層6を示している。図17チャネル長方向p-p矢視断面図及び図18チャネル幅方向r-r矢視断面図次いで露出したSiGe層6及び歪みSi層7の側面間にp型の横水平方向エピタキシャルSiGe層8を成長し、下部に空孔5を有するSiGe層8第3段階の横水平方向エピタキシャル成長、第2の半導体層を形成する。図19チャネル長方向p-p矢視断面図次いでシリコン酸化膜SiO227をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで包囲型ゲート電極WSi15をマスク層として、n型ソースドレイン領域11、12形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極WSi15の上面部の側壁にのみサイドウォールSiO216を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでサイドウォールSiO216及び包囲型ゲート電極WSi15をマスク層として、n型ソースドレイン領域10、13形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソースドレイン領域11、12及びn型ソースドレイン領域10、13を形成する。図20チャネル長方向p-p矢視断面図次いで化学気相成長により、400nm程度のPSG膜17を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N418を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N418及びPSG膜17を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN19を成長する。次いで化学気相成長により、タングステンW20を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN19を有する導電プラグW20を形成する。図2チャネル長方向p-p矢視断面図、図3チャネル幅方向q-q矢視断面図及び図4チャネル幅方向r-r矢視断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC21を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC21を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N418がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN22を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN22を有するCu配線23を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N424を成長し、本願発明の3段階横水平方向エピタキシャル成長によるSSUGCOIN構造のNチャネルのMIS電界効果トランジスタを完成する。図21は本発明の半導体装置における第2の実施例の模式側断面図で、シリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるSSUGCOIN構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~5、7~24は図2と同じ物を示している。同図においては、SiGe層6がすべてSiGe層8で置き換わり、ソースドレイン領域の直下すべてに空孔が形成されていること以外は図2とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、より広い空孔を形成できるため、放熱性に優れ、またソースドレイン領域と半導体基板間の容量をさらに低減できるため、より高速化が可能である。図22は本発明の半導体装置における第3の実施例の模式側断面図で、シリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるSSUGCOIN構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~5、9~24は図2と同じ物を、28はp型の横水平方向エピタキシャルSi層第1段階の横水平方向エピタキシャル成長、第1の半導体層、29はp型の横水平方向エピタキシャルSi層第2段階の横水平方向エピタキシャル成長、第3の半導体層、30はp型の横水平方向エピタキシャルSi層第3段階の横水平方向エピタキシャル成長、第2の半導体層を示している。同図においては、SiGe層6、歪みSi層7及びSiGe層8の替りにすべてSi層で形成されていること以外は図2とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においては歪み構造の半導体層を形成していないため、キャリアの移動度を増加させることはできないが、それ以外は第1の実施例と同様の効果を得ることができる。図23は本発明の半導体装置における第4の実施例の模式側断面図で、シリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるSSUGCOIN構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~24は図2と同じ物を、31はゲート電極CoSi2/WSi、32はサリサイド層CoSi2を示している。同図においては、包囲型ゲート電極の上面部がCoSi2/WSiゲート電極、それ以外の側面部及び下面部がWSiゲート電極に形成されていること及びメタルソースドレインとなるサリサイド層CoSi2が形成されていること以外は図2とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。図24は本発明の半導体装置における第5の実施例の模式側断面図で、シリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるSSUGCOIN構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~14、16~24は図2と同じ物を、33はバリアメタルTiN、34はゲート電極Al、35は燐珪酸ガラスPSG膜を示している。同図においては、燐珪酸ガラスPSG膜が2層に形成されていること、ゲート電極がバリアメタルTiNを有する低抵抗のAlにより形成されていることいわゆるダマシンプロセスにより形成以外は図2とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のAlによりゲート電極の抵抗を低減できるため、より高速化が可能である。図25~図35は本発明の半導体装置における第6の実施例で、図25はチャネル長方向の模式側断面図p-p矢視断面図、図26~図35は製造方法の工程断面図である。図25はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるSSUGCOIN構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~13、15~24は図2と同じ物を、36はゲート酸化膜HfO2、37はp型の縦垂直方向エピタキシャルSiGe層第4の半導体層を示している。同図においては、SOI構造の半導体層歪みSi層7を挟んだSiGe層8及びSiGe6がより薄膜に形成されていること、SiGe層8及びSiGe6の上面上に縦垂直方向エピタキシャルSiGe層37第4の半導体層が形成されていること及び包囲型ゲート電極の上面の頭部を除き、包囲型ゲート電極を包囲するようにゲート酸化膜HfO2が形成されていること以外は図2とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においては第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、チャネル領域をより薄膜化させた歪みSi層で形成できるため、電子の散乱を抑制することが可能で、キャリアの移動度を向上させることにより、さらなる高速化が可能である。次いで本発明に係る半導体装置における第6の実施例の製造方法について図26~図35及び図25を参照して説明する。チャネル長方向を示す図面p-p矢視断面図を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面q-q矢視断面図又はr-r矢視断面図も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。第1の実施例に示される図5~図12の工程ただしシリコン窒化膜Si3N44及びSiGe層6の膜厚は30nm程度をおこなった後、図26及び図27の工程をおこなう。図26チャネル長方向p-p矢視断面図及び図27チャネル幅方向q-q矢視断面図次いで露出したp型の横水平方向エピタキシャルSiGe層6第1段階の横水平方向エピタキシャル成長、第1の半導体層の側面間にp型の横水平方向エピタキシャル歪みSi層7を成長し、下部に空孔を有する歪みSi層7第2段階の横水平方向エピタキシャル成長、第3の半導体層を形成する。この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。次いで露出している歪みSi層7の全周囲を含む全面に5nm程度のゲート酸化膜HfO236を成長する。次いで歪みSi層7に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜HfO236の全周囲を含む全面に、開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン酸化膜SiO227上に成長したタングステンシリサイド膜WSi及びゲート酸化膜HfO236を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極WSi15が形成される。図28チャネル長方向p-p矢視断面図及び図29チャネル幅方向r-r矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO227、SiGe層6及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。この際シリコン窒化膜Si3N42がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図29における破線は、紙面の奥のSiGe層6を示している。図30チャネル長方向p-p矢視断面図及び図31チャネル幅方向r-r矢視断面図次いで露出したSiGe層6及び歪みSi層7の側面間にp型の横水平方向エピタキシャルSiGe層8を成長し、下部に空孔5を有するSiGe層8第3段階の横水平方向エピタキシャル成長、第2の半導体層を形成する。図32チャネル長方向p-p矢視断面図及び図33チャネル幅方向r-r矢視断面図次いでシリコン酸化膜SiO227をエッチング除去する。次いで露出したSiGe層6及びSiGe層8上に20nm程度のp型の縦垂直方向エピタキシャルSiGe層37Ge濃度30程度、第4の半導体層を成長する。図34チャネル長方向p-p矢視断面図次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで包囲型ゲート電極WSi15をマスク層として、n型ソースドレイン領域11、12形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極WSi15の上面部の側壁にのみサイドウォールSiO216を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでサイドウォールSiO216及び包囲型ゲート電極WSi15をマスク層として、n型ソースドレイン領域10、13形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域11、12及びn型ソースドレイン領域10、13を形成する。図35チャネル長方向p-p矢視断面図次いで化学気相成長により、400nm程度のPSG膜17を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N418を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N418及びPSG膜17を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN19を成長する。次いで化学気相成長により、タングステンW20を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN19を有する導電プラグW20を形成する。図25チャネル長方向p-p矢視断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC21を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC21を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N418がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN22を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN22を有するCu配線23を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N424を成長し、本願発明の3段階横水平方向エピタキシャル成長によるSSUGCOIN構造のNチャネルのMIS電界効果トランジスタを完成する。上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよいし、Nチャネル及びPチャネルのMIS電界効果トランジスタが共存するCMOSを形成しても本願発明は成立する。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。