メモリコントローラ及びメモリ装置を備えるメモリシステムにおいて、前記メモリコントローラは、クロック信号に応答して命令の第1個数をカウントする第1カウンタと、前記カウントされた命令の第1個数を保存する第1レジスタと、前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて前記メモリ装置とインターフェースする第1インターフェースと、を備え、前記メモリ装置は、前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記メモリコントローラとインターフェースする第2インターフェースと、前記クロック信号に応答して、前記受信された命令の第2個数をカウントする第2カウンタと、前記カウントされた命令の第2個数を保存する第2レジスタと、を備え、前記第2インターフェースは、前記受信された命令の第2個数を前記メモリコントローラに伝送することを特徴とするメモリシステム。前記メモリ装置は、前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器をさらに備え、前記第2レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して、前記メモリコントローラに伝送されることを特徴とする請求項1に記載のメモリシステム。前記クロック信号を生成する共通クロック生成器がさらに備えられることを特徴とする請求項1に記載のメモリシステム。前記共通クロック生成器は、前記メモリコントローラに位置することを特徴とする請求項3に記載のメモリシステム。前記共通クロック生成器は、前記メモリ装置に位置することを特徴とする請求項3に記載のメモリシステム。前記共通クロック生成器は、前記メモリコントローラ及び前記メモリ装置の外部に位置することを特徴とする請求項3に記載のメモリシステム。前記第1カウンタ及び前記第2カウンタは、共通リセット信号を使用してリセットされることを特徴とする請求項1に記載のメモリシステム。前記共通リセット信号は、リフレッシュ命令に基づくことを特徴とする請求項7に記載のメモリシステム。前記メモリコントローラは、前記第1レジスタに保存される命令の個数に対応する命令を保存することを特徴とする請求項1に記載のメモリシステム。前記メモリ装置は、DRAMを含むことを特徴とする請求項1に記載のメモリシステム。メモリ装置において、命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、クロック信号に応答して受信された命令の個数をカウントするカウンタと、前記受信された命令の個数を保存するレジスタと、を備え、前記インターフェースは、前記受信された命令のカウント数を前記メモリコントローラに伝送することを特徴とするメモリ装置。前記クロック信号は、前記命令をカウントするために、前記メモリ装置及び前記メモリコントローラに共通で使われることを特徴とする請求項11に記載のメモリ装置。前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、前記レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送されることを特徴とする請求項11に記載のメモリ装置。メモリ装置において、命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、クロック信号のパルスの数をカウントするカウンタと、前記受信されたクロック信号のパルスの数を保存するレジスタと、を備え、前記インターフェースは、前記受信されたクロック信号のパルスのカウント数を前記メモリコントローラに伝送することを特徴とするメモリ装置。前記クロック信号を伝送するクロック信号線がさらに備えられ、前記クロック信号線は、前記メモリコントローラに連結されることを特徴とする請求項14に記載のメモリ装置。前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、前記レジスタに保存されて受信されるクロック信号のパルスのカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送されることを特徴とする請求項14に記載のメモリ装置。メモリシステムにおいて、命令を生成する命令生成器と、クロック信号に応答して命令の第1個数をカウントする第1カウンタと、前記カウントされた命令の第1個数を保存する第1レジスタと、前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて、前記メモリ装置とインターフェースする第1インターフェースを備えるメモリコントローラと、ハブに連結される複数のメモリ装置と、を備え、前記複数のメモリ装置はそれぞれ、前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記ハブとインターフェースする第2インターフェースと、前記クロック信号に応答して前記受信された命令の第2個数をカウントする第2カウンタと、前記カウントされた命令の第2個数を保存する第2レジスタと、を備え、前記第2インターフェースは、前記受信された命令の第2個数を、前記ハブを通じて前記メモリコントローラに伝送することを特徴とするメモリシステム。メモリ制御方法において、メモリコントローラで命令を生成する段階と、クロック信号に応答して命令の個数をカウントする段階と、前記命令及び前記命令に対応するカウント数を保存する段階と、前記メモリコントローラから、前記命令、前記命令のカウント数及びデータをメモリ装置に伝送する段階と、前記メモリコントローラから伝送された前記命令、前記命令のカウント数及びデータを前記メモリ装置で受信する段階と、前記受信された命令のカウント数を保存する段階と、前記受信された命令のカウント数を前記メモリコントローラに伝送する段階と、を含むことを特徴とするメモリ制御方法。前記メモリコントローラに前記命令のカウント数を伝送する段階は、エラー状態の指示で行われることを特徴とする請求項18に記載のメモリ制御方法。前記メモリ装置から受信される命令のカウント数による命令及びデータを、前記メモリコントローラから前記メモリ装置に再伝送する段階をさらに含むことを特徴とする請求項19に記載のメモリ制御方法。本発明の課題は、半導体メモリ装置と半導体メモリコントローラとの間のデータ通信のエラーを簡単に検出する半導体メモリシステムを提供することである。本発明の一実施形態によれば、メモリコントローラ及びメモリ装置を備えるメモリシステムにおいて、前記メモリコントローラは、クロック信号に応答して命令の第1個数をカウントする第1カウンタと、前記カウントされた命令の第1個数を保存する第1レジスタと、前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて前記メモリ装置とインターフェースする第1インターフェースと、を備え、前記メモリ装置は、前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記メモリコントローラとインターフェースする第2インターフェースと、前記クロック信号に応答して、前記受信された命令の第2個数をカウントする第2カウンタと、前記カウントされた命令の第2個数を保存する第2レジスタと、を備え、前記第2インターフェースは、前記受信された命令の第2個数を前記メモリコントローラに伝送する。前記メモリ装置は、前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器をさらに備え、前記第2レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して、前記メモリコントローラに伝送される。前記クロック信号を生成する共通クロック生成器がさらに備えられる。前記共通クロック生成器は、前記メモリコントローラに位置する。前記共通クロック生成器は、前記メモリ装置に位置する。前記共通クロック生成器は、前記メモリコントローラ及び前記メモリ装置の外部に位置する。前記第1カウンタ及び前記第2カウンタは、共通リセット信号を使用してリセットされる。前記共通リセット信号は、リフレッシュ命令に基づく。前記メモリコントローラは、前記第1レジスタに保存される命令の個数に対応する命令を保存する。前記メモリ装置は、DRAMを含む。本発明の他の実施形態によれば、メモリ装置において、命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、クロック信号に応答して受信された命令の個数をカウントするカウンタと、前記受信された命令の個数を保存するレジスタと、を備え、前記インターフェースは、前記受信された命令のカウント数を前記メモリコントローラに伝送する。前記クロック信号は、前記命令をカウントするために、前記メモリ装置及び前記メモリコントローラに共通で使われる。前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、前記レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送される。本発明のさらに他の実施形態によれば、メモリ装置において、命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、クロック信号のパルスの数をカウントするカウンタと、前記受信されたクロック信号のパルスの数を保存するレジスタと、を備え、前記インターフェースは、前記受信されたクロック信号のパルスのカウント数を前記メモリコントローラに伝送する。前記クロック信号を伝送するクロック信号線がさらに備えられ、前記クロック信号線は、前記メモリコントローラに連結される。前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、前記レジスタに保存されて受信されるクロック信号のパルスのカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送される。本発明のさらに他の実施形態によれば、メモリシステムにおいて、命令を生成する命令生成器と、クロック信号に応答して命令の第1個数をカウントする第1カウンタと、前記カウントされた命令の第1個数を保存する第1レジスタと、前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて、前記メモリ装置とインターフェースする第1インターフェースを備えるメモリコントローラと、ハブに連結される複数のメモリ装置と、を備え、前記複数のメモリ装置はそれぞれ、前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記ハブとインターフェースする第2インターフェースと、前記クロック信号に応答して前記受信された命令の第2個数をカウントする第2カウンタと、前記カウントされた命令の第2個数を保存する第2レジスタと、を備え、前記第2インターフェースは、前記受信された命令の第2個数を、前記ハブを通じて前記メモリコントローラに伝送する。本発明のさらに他の実施形態によれば、メモリ制御方法において、メモリコントローラで命令を生成する段階と、クロック信号に応答して命令の個数をカウントする段階と、前記命令及び前記命令に対応するカウント数を保存する段階と、前記メモリコントローラから、前記命令、前記命令のカウント数及びデータをメモリ装置に伝送する段階と、前記メモリコントローラから伝送された前記命令、前記命令のカウント数及びデータを前記メモリ装置で受信する段階と、前記受信された命令のカウント数を保存する段階と、前記受信された命令のカウント数を前記メモリコントローラに伝送する段階と、を含む。前記メモリコントローラに前記命令のカウント数を伝送する段階は、エラー状態の指示で行われる。前記メモリ装置から受信される命令のカウント数による命令及びデータを、前記メモリコントローラから前記メモリ装置に再伝送する段階をさらに含む。本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を表わす。図1は、本発明の実施形態による半導体メモリシステム100を示す図である。図1を参照すれば、本発明の実施形態による半導体メモリシステム100は、半導体メモリ装置ME及びメモリコントローラCTLを備える。半導体メモリ装置MEは、DRAMDynamicRandomAccessMemoryであるか、グラフィックDRAMであるか、GDDRGraphicDoubleDataRateタイプのDRAMでありうる。選択的に、半導体メモリ装置MEは、抵抗性RAMResistiveRAM:RRAM、相変化RAMPhase-changeRAM:PRAMまたは強誘電性RAMFerroelectricRAM:FRAMなどの不揮発性メモリでありうる。メモリコントローラCTLは、半導体メモリ装置MEに印加される命令CMDを生成する命令生成器130を備える。半導体メモリ装置MEに印加される命令CMDは、半導体メモリ装置MEにデータDTAの書き込み動作または半導体メモリ装置MEからのデータDTAの読み出し動作を行うための命令でありうる。例えば、命令CMDは、アクチブ、書き込み、読み出し、プリチャージ、オートリフレッシュなどのように、DDRまたはGDDRタイプのDRAMに適用されるJEDECJointElectronDeviceEngineeringCouncil標準上の命令でありうる。メモリコントローラCTLはデータDTA及びアドレスADDRを、命令CMDと同様に、半導体メモリ装置MEへ/からの書き込み/読み出しのために、半導体メモリ装置MEに印加する。メモリコントローラCTLは、命令CMD、データDTA及びアドレスADDRを、伝送チャンネルCHを通じて半導体メモリ装置MEに伝送する入出力インターフェース160を備えることができる。入出力インターフェース160は、パッドまたはピンでありうる。メモリコントローラCTLは、半導体メモリ装置MEに伝送された命令CMD、データDTAまたはアドレスADDRに発生するエラーが半導体メモリ装置MEにより検出されうる方法で、エラー検出コードEDCを命令CMD、データDTA及びアドレスADDRと共に半導体メモリ装置MEに伝送できる。メモリコントローラCTLは、カウンタ110をさらに備えることができる。メモリコントローラCTLのカウンタ110は、共通クロック信号CCLKに応答して動作できる。半導体メモリ装置MEがグラフィックDRAMである実施形態で、図1の共通クロック信号CCLKは共通クロック信号でありうる。メモリコントローラCTLのカウンタ110は、共通クロック信号CCLKのパルスの数をカウントできる。選択的に、メモリコントローラCTLのカウンタ110は命令生成器130により生成され、半導体メモリ装置MEに印加される命令CMDの数をカウントできる。カウントの前に、メモリコントローラCTLのカウンタ110は、リセット信号RSTに応答してリセットされうる。リセット信号RSTは後述するように、半導体メモリ装置MEがリセットされるか、リフレッシュ命令のように既特定された命令が半導体メモリ装置MEに印加される時に、メモリコントローラCTLのカウンタ110をリセットするのに使われうる。メモリコントローラCTLのカウンタ110によりカウントされた値CNT1は、半導体メモリ装置MEに印加される命令CMDに対する命令識別子CMDidに設定されうる。メモリコントローラCTLのカウンタ110は、命令CMDまたは命令生成器130から伝送された命令CMDに関する情報CMDidを受信することで、命令CMDに対してカウントされた値CNT1を命令生成器130に伝送できる。命令生成器130は、メモリコントローラCTLのカウンタ110から伝送されたカウントされた値CNT1を命令識別子CMDidに設定でき、命令識別子CMDidを命令生成器130のレジスタに保存することができる。しかし、本発明の概念はこれに限定されず、レジスタは命令生成器130と分離して載置されるか、または不揮発性メモリでありうる。レジスタは、命令識別子CMDidに対応する命令を保存し、対応する命令に係るデータ及びアドレスを保存することができる。エラーが検出される時に、レジスタに保存されたデータ及び/または命令はメモリ装置MEに再伝送されうる。図1を参照すれば、半導体メモリ装置MEは、命令CMD、データDTA、アドレスADDRを、入出力インターフェース170を通じてメモリコントローラCTLから受信する。半導体メモリ装置MEはエラー検出器140を備えることができる。受信された命令CMD、データDTAまたはアドレスADDRにおけるエラーの存否を判断するために、エラー検出器140は、あらかじめ調節されたアルゴリズムによってメモリコントローラCTLから伝送されたエラーコードEDCをチェックする。エラー検出器140の動作は後述する。エラーが命令CMD、データDTAまたはアドレスADDRに存在すれば、エラー検出器140はエラー検出信号XDECを出力する。命令識別子保存部150は、エラー検出信号XDECに応答してエラーが検出された命令CMD、データDTAまたはアドレスADDRに関する命令識別子CMDidを出力する。図1の半導体メモリ装置MEの命令識別子保存部150は、レジスタでありうる。しかし、本発明の概念はこれに限定されず、命令識別子保存部150は不揮発性メモリでありうる。半導体メモリ装置MEのカウンタ120は、クロックパルスの数をカウントするために、共通クロック信号CCLKに応答して動作する。導体メモリ装置MEの命令識別子保存部150は、半導体メモリ装置MEのカウンタ120から伝送されたカウントされた値CNT2を受信して、カウントされた値を命令識別子に保存することができる。半導体メモリ装置MEのカウンタ120に印加される共通クロック信号CCLKは、メモリコントローラCTLのカウンタ110に印加される共通クロック信号CCLKに同期されうる。言い換えれば、メモリコントローラCTLのカウンタ110及び半導体メモリ装置MEのカウンタ120は、共通クロック信号CCLKにより互いに同期されうる。半導体メモリ装置MEのカウンタ120はリセット信号RSTを受信し、またメモリコントローラCTLのカウンタ110がリセットされる時にリセットされうる。本発明の他の実施形態によれば、カウンタ120は、受信された命令CMDの数をカウントし、メモリコントローラCTLは、半導体メモリ装置MEに印加される命令CMDの数をカウントする。また、メモリコントローラCTLから半導体メモリMEに転送される命令に関する待機latency問題は除去される。したがって、本発明の実施形態による半導体メモリシステム100の半導体メモリ装置MEのカウンタ120及びメモリコントローラCTLのカウンタ110は、共通クロックCCLKにより同期されうる。カウンタ110及びカウンタ120により生成される命令識別子CMDidは、データ、アドレスまたは命令信号がエラーなしに半導体メモリ装置MEに受信される時にマッチしなければならない。エラーがエラー検出器140により検出されれば、命令識別子保存部150は、メモリコントローラCTLに命令識別子CMDid_errを伝送する。図1に図示されたように、命令識別子CMDid_errは、半導体メモリ装置MEの入出力インターフェース170またはメモリコントローラCTLの入出力インターフェース160を通じずに、メモリコントローラCTLに伝送されうる。選択的に、命令識別子CMDid_errは、後述するDQピンまたはDQパッドなどの入出力インターフェース170を通じて半導体メモリ装置MEから出力される。また、図1の半導体メモリシステム100で、メモリコントローラCTLに位置するカウンタ110のクロックパルスのカウントされた値CNT1、または半導体メモリ装置MEに位置するカウンタ120の命令のカウントされた値CNT2は、命令識別子として使われる。データDTA、アドレスADDRまたは命令CMDの伝送または受信でエラーが発生すれば、命令識別子は読み取られ、命令識別子に対応するデータDTA、アドレスADDRまたは命令CMDを含む信号は検索されて再伝送されうる。また、図1の半導体メモリシステム100で、メモリコントローラCTLが半導体メモリ装置MEに命令CMDを伝送し、命令識別子CMDidを伝送しないとしても、半導体メモリ装置MEは命令識別子CMDidを認識できる。誤った通信が識別されてレジスタに保存される信号と共に、メモリコントローラCTLの命令生成器130またはメモリ装置MEのレジスタ150に、典型的に多くの信号の再伝送に関するエラー訂正動作は低減し、レジスタに保存された信号に限ってもよい。図2は、図1の半導体メモリシステム100での共通クロックCCLKの生成についての実施形態を示す図である。図2を参照すれば、図2の半導体メモリシステム200では、メモリコントローラCTLに備えられる共通クロック生成器210により共通クロックCCLKが生成される。メモリコントローラCTLの共通クロック生成器210により生成された共通クロックCCLKは、メモリコントローラCTLのカウンタ110及び半導体メモリ装置MEのカウンタ120に印加される。図2では、メモリコントローラCTLの共通クロック生成器210から半導体メモリ装置MEのカウンタ120に印加される共通クロックCCLKは、半導体メモリ装置MEの入出力インターフェース170及びメモリコントローラCTLの入出力インターフェース160を通じずに伝送されるように図示されている。選択的に、共通クロック信号CCLKは、クロックピン図示せずなどのメモリコントローラCTLの入出力インターフェース160を通じて半導体メモリ装置MEに印加され、半導体メモリ装置MEの入出力インターフェース170から受信されうる。図3は、図1の半導体メモリシステム100における共通クロックCCLKの生成についての他の実施形態を示す図である。図3を参照すれば、図3の半導体メモリシステム300では、半導体メモリ装置MEに備えられる共通クロック生成器310により、共通クロックCCLKが生成されうる。半導体メモリ装置MEの共通クロック生成器310により生成された共通クロックCCLKは、メモリコントローラCTLのカウンタ110及び半導体メモリ装置MEのカウンタ120に印加される。図4は、図1の半導体メモリシステム100における共通クロックCCLK生成についての他の実施形態を示す図である。図4を参照すれば、図4の半導体メモリシステム400では、半導体メモリ装置ME及びメモリコントローラCTLの外部に位置し、半導体メモリシステム100に含まれるボードに装着されるオシレータOSCにより、共通クロックCCLKが生成されうる。オシレータOSCにより生成された共通クロックCCLKは、メモリコントローラCTLのカウンタ110及び半導体メモリ装置MEのカウンタ120に印加される。また、図1の半導体メモリシステム100は、図2ないし図4と異なる方式で共通クロック信号CCLKを生成でき、各例で、2つのカウンタ110、120に提供される共通クロックCCLKは、他の一つと同期される同一または異なるクロックでありうる。図5は、図1の半導体メモリシステム100におけるリセット信号生成についての実施形態を示す図である。図5を参照すれば、図5の半導体メモリシステム500では、半導体メモリ装置MEのカウンタ120及びメモリコントローラCTLのカウンタ110は、リセット信号RSTによりリセットされる。リセット信号RSTはまた、半導体メモリ装置MEをリセットするリセット信号と連結されうる。また、半導体メモリ装置MEがリセットされる時に、半導体メモリ装置MEのカウンタ120及びメモリコントローラCTLのカウンタ110はリセットされる。メモリコントローラCTLは、半導体メモリ装置MEがリセットされる時にリセット信号RSTを生成して、半導体メモリ装置MEのカウンタ120及びメモリコントローラCTLのカウンタ110に印加するリセット信号生成器510をさらに備えることができる。これらの例で、リセット信号生成器510は、メモリコントローラCTLの制御下でリセット信号RSTを生成する。図6は、図1の半導体メモリシステム100におけるリセット信号生成についての他の実施形態を示す図である。図6を参照すれば、図6の半導体メモリシステム600では、特定命令PCMDが半導体メモリ装置MEに印加される時に、半導体メモリ装置MEのカウンタ120及びメモリコントローラCTLのカウンタ110がリセットされうる。特定命令PCMDはユーザがプログラムできる。例えば、半導体メモリ装置MEがGDDRである場合、特定命令PCMDは、リフレッシュ命令REFのような命令でありうる。メモリコントローラCTLは、特定命令PCMDがメモリコントローラCTLのカウンタ110をリセットするために印加される時に、リセット信号RSTを生成するリセット信号生成器610をさらに備えることができる。また、半導体メモリ装置MEは、半導体メモリ装置MEが特定命令PCMDを受信する時にリセット信号RSTを生成して、半導体メモリ装置MEのカウンタ120に印加するリセット信号生成器620をさらに備えることができる。リセット信号生成器620は、半導体メモリ装置MEの命令デコーダ630から特定命令PCMDを受信することができる。特定命令PCMDは直接、メモリコントローラCTLの命令生成器130から半導体メモリ装置MEの命令デコーダ630に伝送されうる。他の例によれば、特定命令PCMDは、半導体メモリ装置MEの入出力インターフェース170を通じて命令デコーダ630に伝送されうる。図7は、図1の半導体メモリシステム100のエラー検出器140を示すブロック図である。図1及び図7を参照すれば、エラー検出器140は、スプリッタ142、EDC生成器144及び比較器146を備える。半導体メモリ装置MEのDQピンまたはDQパッドなどの入出力インターフェースを通じて受信されるデータDTAには、エラー検出コードEDCが含まれうる。スプリッタ142は、データDTAとエラー検出コードEDCとを分離する。EDC生成器144は、スプリッタ142からデータDTAを受信し、受信されたデータDTAに基づいて新たなエラー検出コードEDC’を生成する。比較器146はスプリッタ142からエラー検出コードEDCを受信し、EDC生成器144により新たに生成されたエラー検出コードEDC’を比較する。本発明の実施形態によれば、エラーは、エラー検出コードEDC及びEDC’が互いに異なる時に検出される。これらの例で、比較器146は、エラー検出信号XDECを、現在のデータパケットの伝送または受信でエラーを持つ信号に出力する。図7がデータDTAのエラー検出を行うエラー検出器140を図示するとしても、命令CMDまたはアドレスADDRに対するエラー検出にも適用されうる。図8は、図1の半導体メモリシステム100の半導体メモリ装置MEのレジスタとして形成される命令識別子保存部150を詳細に示す図である。図8は、図1の半導体メモリシステム100の半導体メモリ装置MEのレジスタとして形成される命令識別子保存部150を詳細に示す図である。図1及び図8を参照すれば、半導体メモリ装置MEの命令識別子保存部150は複数のフリップフロップFF1、FF2、FF3を備えることができる。フリップフロップFF1、FF2、FF3は、図7のエラー検出器140がエラー検出コードEDCを含むデータDTAを受信してエラー検出信号XDECが出力されるのにかかる遅延delayに対応する量に応じて備えられる。例えば、図7のエラー検出器140がエラー検出信号XDECを出力するのにかかる遅延が3クロックサイクルならば、半導体メモリ装置MEの命令識別子保存部150は、図8に図示されたように、3個のフリップフロップFF1、FF2、FF3を備えることができる。また、命令識別子保存部150は、エラーの検出にかかるクロックサイクル中に該当命令に命令識別子を保存するために、エラーの検出にかかるクロックサイクル数だけのフリップフロップを備えることで、エラー検出にかかる時間以前に伝送された命令エラーが発生した命令に対する命令識別子CMDid_errを出力する。図9及び図10は、図1の半導体メモリシステム100により行われる命令の再伝送に含まれる信号のフローチャートを示す図である。図9及び図10を参照すれば、メモリコントローラCTLから半導体メモリ装置MEに命令WR/RDn、WR/RDn1が伝送される。エラーが検出された時刻terrorで半導体メモリ装置MEはまた、メモリコントローラCTLに伝送されるCMDid_errと別途に、エラーの検出を表す信号ERROR_DETECTを、メモリコントローラCTLに伝送できる。エラーの発生を知らせる信号ERROR_DETECTは、時刻terrorでエラーが検出される時から遅延を持って論理ローレベルで出力される。エラー発生を知らせる信号ERROR_DETECTを受信したメモリコントローラCTLは、エラーが発生した命令が何かを知らせることを他の半導体メモリ装置に要求しRD_ERR、動作を止めるNOP。半導体メモリ装置MEの命令識別子保存部150は、時刻terrorで半導体メモリ装置MEに受信される命令WR/RDnにエラーが検出される場合、エラーが発生した命令に対する命令識別子CMDid_err=nを出力する。メモリコントローラCTLは、命令識別子CMDid_err=nから命令WR/RDnの伝送中にエラーの発生を認識し、また次の命令に影響を及ぼす遅延delayを認識する。メモリコントローラCTLは、NOP以後に命令WR/RDn及びその後の命令WD/RDn1の再伝送を進める。命令nに対応する命令WR/RDn及び命令n1に対応する命令WR/RDn1は、速い検索及び半導体メモリ装置MEへの再伝送を容易にするために、メモリコントローラCTLの命令生成器130のレジスタに前もって保存される。図10を参照すれば、カウンタ110、120は、半導体メモリ装置MEに印加される命令CMDの数に基づいた命令識別子CMDidを増大させる。共通クロックカウントn3中にNOPに対していかなる命令も半導体メモリ装置MEに印加されないので、命令カウントは命令または共通クロックカウントn4の再伝送の開始まで到達しないn3。図11は、本発明の他の実施形態による半導体メモリシステム1100を示す図である。図11を参照すれば、図11の半導体メモリシステム1100は、図1のメモリコントローラCTL及びメモリモジュールMDを備える。メモリモジュールMDは、複数の図1の半導体メモリ装置ME1、ME2、...、MEx、xは3以上の整数及びハブHUBが備えられる。メモリモジュールMDのハブHUBは、公知のように複数のメモリ装置とメモリコントローラCTLとの間の通信を調節することを特徴とする。メモリコントローラは、命令、データ、及びアドレスをハブHUBに伝送し、ハブHUBは識別された半導体メモリ装置に伝送された信号をリレーrelayする。図1ないし図10のレジスタ及び再伝送におけるクロックまたは命令カウント、対応するデータ、命令及びアドレスの保存と関係して前述した動作は、図11の半導体メモリシステム1100に適用できる。図11の半導体メモリシステム1100は、一つのメモリモジュールMDを図示する。しかし、本発明の概念はこれに限定されず、複数のメモリモジュールMDを持つ半導体メモリシステムに適用されうる。図12は、本発明の他の実施形態による半導体メモリシステム1200を示す図である。図12を参照すれば、図12の半導体メモリシステム1200は図1の半導体メモリシステム100と同様に、それぞれ共通クロックCCLKに同期されて命令識別子カウント値を出力するカウンタ1210、1220を備えるメモリコントローラCTL及び半導体メモリ装置MEを備える。ただし、図12の半導体メモリシステム1200は図1の半導体メモリシステム100と異なって、エンコーダ1230及びデコーダ1240を備えて、命令識別子CMDidを利用してエラーをチェックして訂正するだけでなく、命令識別子CMDidをキーkeyまたはシードseedとしてエンコーディング及びデコーディングを行うこともできる。図12は、メモリコントローラCTLがエンコーダ1230を備え、半導体メモリ装置MEがデコーダ1240を備えるように図示されているが、これに限定されるものではない。メモリコントローラCTLがデコーダ1240を備え、半導体メモリ装置MEがエンコーダ1230を備えるか、またはメモリコントローラCTL及び半導体メモリ装置MEそれぞれが、エンコーダ1230及びデコーダ1240を備えてもよい。また、図12のエンコーダ1230及びデコーダ1240は、図1の半導体メモリシステム100に付加されてもよい。図13は、本発明のさらに他の実施形態による半導体メモリシステム1300を示す図である。図13を参照すれば、図13の半導体メモリシステム1300は、命令識別子CMDidをキーまたはシードとしてスクランブリングを行うスクランブラ1330、及び命令識別子CMDidをキーまたはシードとしてディスクランブリングを行うデスクランブラ1340を備える。図13の半導体メモリシステム1300も、メモリコントローラCTLがスクランブラ1330を備え、半導体メモリ装置MEがデスクランブラ1340を備えるように図示されているが、メモリコントローラCTLがデスクランブラ1340を備え、半導体メモリ装置MEがスクランブラ1330を備えるか、またはメモリコントローラCTL及び半導体メモリ装置MEそれぞれが、スクランブラ1330及びデスクランブラ1340を備えてもよい。また、図13のスクランブラ1330及びデスクランブラ1340は、図1の半導体メモリシステム100に付加されることもある。このように、本発明の実施形態による半導体メモリシステムは、互いに同期されてそれぞれメモリコントローラ及び半導体メモリ装置に備えられるカウンタを利用して命令識別子を生成し、命令識別子をエンコーディング/デコーディングまたはスクランブリング/ディスクランブリングのキーまたはシードとして使用することで、メモリコントローラと半導体メモリとの間で送受信される信号のEMIElectroMagneticInterferenceまたはISIIntersymbolInterferenceを減らしながらも、信号無欠性SI:SignalIntergrityを向上させることができる。図14は、本発明の実施形態による半導体メモリシステムを含むコンピュータシステム1400を示す図である。図14を参照すれば、本発明の実施形態によるコンピュータシステム1400は、バス1410に電気的に連結されたプロセッサ1420、及び図1などの半導体メモリシステム100、200、300、400、500、600、1100、1200、1300を備える。半導体メモリシステム100、200、300、400、500、600、1100、1200、1300は、メモリコントローラ及び半導体メモリ装置を備えることができる。半導体メモリシステム100、200、300、400、500、600、1100、1200、1300には、プロセッサ1420によって処理された/処理されるN-ビットデータNは、1またはそれより大きい整数が保存される。本発明の実施形態によるコンピュータシステム1400は、ユーザインターフェース1430及びパワー供給装置1440をさらに備えることができる。本発明の実施形態によるコンピュータシステム1400がモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー及びベースバンドチップセットなどのモデムがさらに提供されうる。また、本発明の実施形態によるコンピュータシステム1400には、応用チップセット、カメライメージプロセッサCameraImageProcessor:CIS、モバイルDRAMなどがさらに提供されうるということは当業者に自明な事項であるので、さらに詳細な説明は省略する。以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。例えば、前述された命令識別子を利用して、本発明の実施形態による半導体メモリシステムは、半導体メモリシステムの動作効率を高める多様な動作を行える。これについてさらに詳細に説明する。図15ないし図19は、本発明の実施形態による半導体メモリシステムで、命令識別子を利用する多様な実施形態を示す図面である。図15を参照すれば、本発明の実施形態による半導体メモリシステムでのメモリコントローラとメモリ装置とは、前述した命令識別子を使用して設定された個数の命令を行える。例えば、図5に図示されたように、メモリコントローラがmmは、2以上の自然数burstreadcommandをメモリ装置に印加すれば、メモリ装置は追加的な命令を受信しなくても、読み出し命令をm回反復して行えるREADDATAn、READDATAn1、...READDATAnm-1。この時、メモリ装置はメモリコントローラと同期される命令識別子CMDidにより、m回の読み出し命令を反復して行える。すなわち、メモリ装置は、命令識別子によりメモリコントローラと同期されるので、メモリコントローラが一つのmburstreadcommandのみ伝送しても、メモリ装置はm個の読み出し命令を正確に行える。図15で、メモリコントローラからメモリ装置へ、mburstreadcommandは一回のみ伝送される一方、アドレスADDは毎回伝送されるように図示されているが、これに限定されるものではない。図16に図示したように、メモリ装置のメモリセルアレイに連続して位置するアドレスに保存されたデータを読み出す場合、アドレスADDも、mburstreadcommandと同様に1回のみ伝送されうる。図15では、メモリコントローラがメモリ装置にmburstreadcommandを送った後、メモリ装置がm回の読み出し動作を完了するまでは何の動作も行わないがNOP、これに限定されるものではない。図17を参照すれば、メモリコントローラはメモリ装置にmburstreadcommandを伝送した後、メモリ装置がm回の読み出し動作を完了する前の任意の時点で、メモリ装置に対する活性化命令Activationやプリチャージ命令Prechargeなどを伝送できる。そして、図18に図示したように、メモリコントローラからメモリ装置に、相異なる命令を一つの命令として伝送するが、メモリ装置で前述した命令識別子CMDidに同期して複数の命令を順次に行うことができる。図18は特に、命令識別子CMDidがnである時に、読み出し命令READ及び書き込み命令WRITEが一回にメモリ装置に伝送されて、CASレイテンシ以後にメモリ装置で読み出し命令が行われREADDATAn、命令識別子CMDidがnm-1である時に自動で書き込み命令が行われるWRITEDATAn。このように、本発明の実施形態による半導体メモリシステムは、メモリ装置で行わせようとする複数の命令を一つの命令に伝送し、メモリコントローラとメモリ装置との間に同期される命令識別子に基づいて、メモリ装置で複数の命令がそれぞれ行われることによって、メモリコントローラとメモリ装置との間の命令伝送のためのチャンネルの活用を高めることができる。さらに、図19に図示されたように、本発明の実施形態による半導体メモリシステムは、命令識別子CMDidを利用して、メモリ装置で特定時点に特定命令が行われるように設定できる。図19は特に、パワーダウン命令及びmサイクル以後にパワーダウン状態から外れることを命令する命令が一つの命令に、命令識別子CMDidがnである時にメモリ装置に伝送される。これを受信したメモリ装置は、mサイクルが経過する時命令識別子CMDid=nm-1に、パワーダウン状態から外れる。このように、本発明の実施形態による半導体メモリシステムは、特定時点に特定命令が行われるまでメモリ装置がパワーダウン状態を維持できるので、メモリ装置の電力消耗を低減させることができる。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。