レベルシフタ回路、I/Oロジック回路およびI/Oバッファ回路を含むI/Oセルがコア領域の周囲に配置された半導体集積回路装置であって、前記I/Oロジック回路が配置されたI/Oロジック領域、および、前記I/Oバッファ回路が配置されたI/Oバッファ領域は、前記I/Oセルに対するパッドが配置された領域と重なり合うとともに、前記コア領域の辺に平行な方向に互いに並んで配置されていることを特徴とする半導体集積回路装置。前記I/Oロジック領域を構成するディープN型ウェルDeepN-Well、および、前記I/Oバッファ領域を構成するディープN型ウェルは、互いに分離されていることを特徴とする、請求項1に記載の半導体集積回路装置。前記I/Oロジック回路および前記I/Oバッファ回路は、第1の電位が供給される第1の配線を共有するとともに、第2の電位が供給される第2の配線を共有することを特徴とする、請求項1または2に記載の半導体集積回路装置。前記第1の電位および前記第2の電位は、それぞれ、前記I/Oバッファ回路および前記I/Oロジック回路に対する電源電位およびグランド電位であることを特徴とする、請求項3に記載の半導体集積回路装置。前記I/Oバッファ回路は、PバッファとNバッファとを有し、前記Pバッファが配置されるPバッファ領域は、前記レベルシフタ回路が配置されるレベルシフタ領域と隣り合うように配置されていることを特徴とする、請求項3または4に記載の半導体集積回路装置。前記I/Oバッファ領域は、PMOSトランジスタ、NMOSトランジスタ、第1および第2の抵抗素子、ならびに、第1および第2のダイオード素子を備え、前記PMOSトランジスタは、ゲート端子が前記IOロジック回路に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および前記第1の配線に接続され、他方が前記第1の抵抗素子の第1の端子に接続され、前記第1の抵抗素子は、第2の端子が前記パッドに接続され、前記第1のダイオード素子は、前記第1の配線と前記パッドとの間に接続され、前記NMOSトランジスタは、ゲート端子が前記IOロジック回路に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および前記第2の配線に接続され、他方が前記第2の抵抗素子の第1の端子に接続され、前記第2の抵抗素子は、第2の端子が前記パッドに接続され、前記第2のダイオード素子は、前記第2の配線と前記パッドとの間に接続されていることを特徴とする、請求項3ないし5のいずれか1項に記載の半導体集積回路装置。前記レベルシフタ回路が配置されるレベルシフタ領域は、前記I/Oロジック回路に供給される第1の電源電位が供給される回路が設けられた第1の電位領域と、前記コアロジック回路に供給される第2の電源電位が供給される回路が設けられた第2の電位領域と、を有し、前記第1の電位領域は、前記I/Oロジック領域の内部に設けられ、前記第2の電位領域は、前記コア領域と、前記I/Oロジック領域および前記I/Oバッファ領域との間に設けられていることを特徴とする、請求項1ないし6のいずれか1項に記載の半導体集積回路装置。以下の分析は、本発明者によってなされたものである。図11は、関連技術における半導体集積回路装置のチップ全体の構成を概略的に示す。図11を参照すると、半導体集積回路装置は、CPU、RAM、アナログ領域等が配置されたコア領域160と、I/Oセルおよびパッドボンディングパッド150が配置されたパッド領域170とを有する。図14は、I/Oセル140を採用した場合におけるパッド領域170の構成を示す。図14を参照すると、パッド領域170には、複数のI/Oセル140と複数のパッド150が配置されている。パッド150は、I/Oセル140の一部を覆うように設けられている。I/Oセル140は、レベルシフタ回路が配置されるレベルシフタ領域110、I/Oロジック回路が配置されるI/Oロジック領域120、および、I/Oバッファ回路が配置されるI/Oバッファ領域130を有する。I/Oバッファ領域130は、抵抗素子が配置されるレジスタ領域131、135、NバッファNMOSトランジスタが配置されるNバッファ領域132、ダイオード素子が配置されるダイオード素子領域133、134、PバッファPMOSトランジスタが配置されるPバッファ領域136を有する。パッドはボンディングワイヤ等との接続に用いられるため、高さおよび幅に制約があり、I/Oセルの大きさに合わせて小さくすることができない。そこで、チップサイズに比して多数のI/Oセルおよびパッドが必要な場合、図14に示すようにパッドを千鳥配置にして、高効率にレイアウトして面積を低減する手法が用いられる。一方、チップサイズに比してI/Oセルおよびパッドの数が少ない場合、パッドを千鳥配置とせず、1列に並べることができる。図12は、一列に並べたパッドを備えた半導体集積回路装置の構成を示すレイアウト図である。図12に示したI/Oセル140を、パッド150を1列に並べることができる製品に適用した場合、パッド150の高さに対してI/Oセル140の高さが高いため、図11および図12に示すとおり、パッド領域170の面積を削減することは困難となる。また、パッドを1列に並べるインラインパッド用にI/Oセルを新規に作成した場合には、ESD保護領域およびバッファサイズを再設計することなるため、余計な工数と作成費用とが必要となり、千鳥パッド用のI/Oセル140と同等のAC/DC特性とすることも難しくなるという問題もある。I/Oセル140において、単に、I/Oバッファ領域130の高さ方向を縮小した場合には、次のような問題が生じる。図13は、図12に示したI/Oセル140において、I/Oバッファ領域130の高さ方向を縮小した場合における、I/Oセル140に対する電源配線の構成を示すレイアウト図である。図13において、コア電源配線141およびコアグランド配線142は、それぞれ、レベルシフタ領域110に対してコア電源電位VDDおよびコアグランド電位VSSを供給する。また、I/O電源配線143およびI/Oグランド配線144は、それぞれ、I/Oロジック領域120に対してI/O電源電位VCCQおよびI/Oグランド電位VSSQを供給する。さらに、I/O電源配線145およびI/Oグランド配線146は、それぞれ、I/Oバッファ領域130に対してI/O電源電位VCCQおよびI/Oグランド電位VSSQを供給する。図13に示すように、I/Oバッファ領域130を高さ方向図13の縦方向に縮小すると、I/O電源配線143、145およびI/Oグランド配線144、146の配線幅も狭くなり、配線が高抵抗化する。すなわち、図12に示したI/Oセル140においてI/Oバッファ領域130の高さ方向を単純に縮小した場合には、上空に設けられた電源配線も縮小され、ESD特性および電源供給特性が劣化するおそれがある。また、特許文献1に記載された半導体集積回路装置によると、I/O回路部とESD保護素子部を、コア領域の辺に沿う方向横方向に配置することで、辺に垂直な方向縦方向の高さを削減することが可能となる。しかしながら、この半導体集積回路装置においては、ワイヤボンディング用パッド第1のパッドと、ウエハ試験用パッド第2のパッドも、同様に、横方向に配置されている。このとき、これらのパッドの横方向の幅に応じて、I/O領域の横方向の幅が増大する。すなわち、特許文献1に記載された半導体集積回路によると、I/O領域の高さを削減したことにより、I/O領域の幅が増大してしまい、I/O領域の面積を削減することは困難であるという問題がある。そこで、半導体集積回路装置において、I/Oセルの高さを低減すると同時に幅の増大を防ぐことで、I/Oセルの占める領域の面積を削減することが課題となる。なお、ここでは、コア領域の辺のうちのI/Oセルが配置された辺に平行な方向へのI/Oセルの幅を、単に幅といい、この辺に垂直な方向へのI/Oセルの幅を高さという。本発明の一視点に係る半導体集積回路装置は、レベルシフタ回路、I/Oロジック回路およびI/Oバッファ回路を含むI/Oセルがコア領域の周囲に配置された半導体集積回路装置であって、前記I/Oロジック回路が配置されたI/Oロジック領域、および、前記I/Oバッファ回路が配置されたI/Oバッファ領域は、前記I/Oセルに対するパッドが配置された領域と重なり合うとともに、前記コア領域の辺に平行な方向に互いに並んで配置されている。本発明に係る半導体集積回路装置は、I/Oロジック領域とI/Oバッファ領域をコア領域の辺に平行な方向に並んで配置することで、I/Oセルの高さを低減すると同時に、I/Oロジック領域およびI/Oバッファ領域をいずれもI/Oセルに対するパッドが配置された領域と重なるように配置することで、I/Oセルの幅の増大を防ぐことができるため、I/Oセルの面積を削減することが可能となる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図2は、本発明の半導体集積回路装置の全体の構成を示すレイアウト図である。図1は、図2の一点鎖線部分を拡大したレイアウト図である。図1および図2を参照すると、本発明の半導体集積回路装置は、レベルシフタ回路、I/Oロジック回路およびI/Oバッファ回路を含むI/Oセル40がコア領域60の周囲に配置された半導体集積回路装置であって、I/Oロジック回路が配置されたI/Oロジック領域20、および、I/Oバッファ回路が配置されたI/Oバッファ領域30は、I/Oセル40に対するパッド50が配置された領域と重なり合うとともに、コア領域60の辺に平行な方向に互いに並んで配置されている。ここで、I/Oバッファ領域30は、さらにESD保護素子が配置されたESD保護素子領域を含んでいてもよい。また、I/Oロジック回路は、I/Oバッファ回路をコントロールする回路、入力回路、プルアップダウン用回路、および、これらの制御回路等を含んでいてもよい。なお、図1は、I/Oロジック領域20とI/Oバッファ領域30が、各I/Oセル40において同様に配置されている場合の構成を示したが、I/Oロジック領域20とI/Oバッファ領域30は、I/Oセル40ごとに、異なる配置図1において左右逆を有していてもよい。I/Oロジック領域20とI/Oバッファ領域30とを、コア領域60の辺に平行な方向に並んで配置することで、I/Oセル40の高さを低減することができる。また、I/Oロジック領域20およびI/Oバッファ領域30を、いずれもI/Oセル40に対するパッド50が配置された領域と重なるように配置することで、I/Oセルの幅の増大を防ぐこともできる。したがって、かかる半導体集積回路装置によると、I/Oセル40の面積を削減することで、パッド領域70の面積も削減することができ、関連技術の半導体集積回路装置図11、図12と比較して、半導体集積回路装置の面積を小さくすることが可能となる。図5を参照すると、I/Oロジック領域20を構成するディープN型ウェルDeepN-WellDNW、および、I/Oバッファ領域30を構成するディープN型ウェルDNWは、互いに分離されていることが好ましい。I/Oバッファ領域30とI/Oロジック領域20を、ディープNWEL構造DNWを使用して分割することにより、ラッチアップを防止することが可能となる。図7を参照すると、I/Oロジック回路およびI/Oバッファ回路は、第1の電位I/O電源電位VCCQが供給される第1の配線I/O電源配線43を共有するとともに、第2の電位I/Oグランド電位VSSQが供給される第2の配線I/Oグランド配線44を共有することが好ましい。これにより、関連技術の半導体集積回路図13と比較して、I/Oセル40に供給する電源周回配線幅を広くすることができ、安定した電源供給が可能となる。図7および図8aを参照すると、I/Oバッファ回路37は、PバッファPMOSトランジスタP1とNバッファNMOSトランジスタN1とを有し、PバッファP1が配置されるPバッファ領域36は、レベルシフタ回路11が配置されるレベルシフタ領域10と隣り合うように配置されていることが好ましい。これにより、レベルシフタ回路11とPバッファP1に対して、共通のI/O電源電位VCCQを容易に供給することが可能となる。図8aを参照すると、I/Oバッファ領域30は、PMOSトランジスタP1、NMOSトランジスタN1、第1および第2の抵抗素子R2、R1、ならびに、第1および第2のダイオード素子D2、D1を備え、PMOSトランジスタP1は、ゲート端子がIOロジック回路21に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および第1の配線I/O電源配線43に接続され、他方が第1の抵抗素子R2の第1の端子に接続され、第1の抵抗素子R2は、第2の端子がパッドPADに接続され、第1のダイオード素子D2は、第1の配線43とパッドPADとの間に接続され、NMOSトランジスタN1は、ゲート端子がI/Oロジック回路21に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および第2の配線I/Oグランド配線44に接続され、他方が第2の抵抗素子R1の第1の端子に接続され、第2の抵抗素子R1は、第2の端子がパッドPADに接続され、第2のダイオード素子D1は、第2の配線44とパッドPADとの間に接続されていてもよい。図8aおよび図9を参照すると、レベルシフタ回路11が配置されるレベルシフタ領域10は、I/Oロジック回路21に供給される第1の電源電位I/O電源電位VCCQが供給される回路が設けられた第1の電位領域I/O電位領域12と、コアロジック回路61に供給される第2の電源電位コア電源電位VDDが供給される回路が設けられた第2の電位領域コア電位領域13とを有し、第1の電位領域12はI/Oロジック領域20の内部に設けられ、第2の電位領域13はコア領域60とI/Oロジック領域20およびI/Oバッファ領域30との間に設けられていることが好ましい。かかる構成によると、I/Oセル40の高さをさらに低減することが可能となる。実施形態1第1の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図1は、本実施形態に係る半導体集積回路装置におけるパッド領域の構成を拡大して示した図である。図1を参照すると、パッド領域70には、複数のI/Oセル40が配置されている。また、各I/Oセル40は、レベルシフタ回路が配置されたレベルシフタ領域10と、I/Oロジック回路が配置されたI/Oロジック領域20と、I/Oバッファ回路が配置されたI/Oバッファ領域30とを含む。レベルシフタ領域10は、コア領域60側に配置されている。I/Oロジック領域20およびI/Oバッファ領域30は、コア領域60の辺に平行な方向図1の横方向に互いに並んで配置されている。また、I/Oロジック領域20およびI/Oバッファ領域30は、いずれも、I/Oセル40に対するパッドボンディングパッド50が配置された領域と重なり合っている。I/Oロジック領域20とI/Oバッファ領域30を、コア領域の辺に平行な方向に並んで配置することで、図12に示すように、I/Oロジック領域120とI/Oバッファ領域130とが縦方向に配置されたI/Oセル140と比較して、I/Oセル40の高さを低減することができる。また、I/Oロジック領域20およびI/Oバッファ領域30を、いずれもI/Oセル40に対するパッド50が配置された領域と重なるように配置することで、I/Oセルの図1の横方向の幅の増大を防ぐこともできる。したがって、本実施形態に係る半導体集積回路装置によると、個々のI/Oセル40の面積を削減することで、パッド領域70の面積を、関連技術のパッド領域170と比較して削減することができる。図2は、本実施形態の半導体集積回路装置のチップ全体の構成を概略的に示す。図2は、一例として、本実施形態のI/Oセル40を使用してパッド50を1列に並べた場合の半導体チップの全体図を示す。図2を参照すると、半導体集積回路装置は、コア領域60と、コア領域60の周囲に設けられたパッド領域70とを有する。パッド領域70には、複数のI/Oセル40と、各I/Oセル40に対するパッド50が配置されている。本実施形態に係る半導体集積回路装置によると、関連技術の半導体集積回路装置のパッド領域170図12と比較して、パッド領域70の面積を削減することができ、装置自体のサイズも、関連技術の半導体集積回路装置図11と比較して小さくすることができる。ちなみに、発明者等は、関連技術のI/Oセル140図12と比較して、本実施形態ではI/Oセル40図1のサイズを高さ方向に56um縮小化できることを確認し、チップサイズも、一辺について56um×2=112umの縮小化が可能であることを確認している。なお、I/Oバッファ領域30には、図8に示すように、ESD保護抵抗抵抗素子R1、R2、ダイオード素子D1、D2および出力バッファNMOSバッファN1、PMOSバッファP1が設けられていてもよい。これらの素子を、関連技術の千鳥パッド用I/Oセルのバッファ領域に設けられた素子と同一とすることで、ESD耐性、および、バッファのAC/DC特性が関連技術のI/Oバッファと同等になるようにすることも可能である。本実施形態では、関連技術の半導体集積回路装置図11、図12において、I/Oバッファ領域130の上図12の縦方向に設けられていたI/Oロジック領域120を、I/Oバッファ領域30の隣に配置することで、I/Oセル40の高さ図1の縦方向を縮小した。また、パッド50のピッチは最小で65umとして、I/Oセル40の幅図1の横方向は、最小ピッチを超えないようにした。本実施形態では、I/Oロジック領域20とI/Oバッファ領域30とをコア領域60の辺に平行な方向に並んで配置することで、I/Oセル40の高さを低減した。また、I/Oロジック領域20およびI/Oバッファ領域30をいずれもI/Oセル40に対するパッド50が配置された領域と重なるように配置することで、I/Oセル40の幅の増大を防いだ。これにより、I/Oセル40の面積を関連技術のI/Oセル140と比較して大幅に削減することが可能となる。実施形態2第2の実施形態に係る半導体集積回路装置について、図面を参照して説明する。第1の実施形態のように、I/Oロジック領域20をI/Oバッファ領域30の隣に配置したことにより、ラッチアップが生じやすくなる。本実施形態では、ラッチアップを防止するための構成を備えた半導体集積回路装置を提供する。はじめに、ラッチアップが生じるメカニズムについて、図3および図4を参照して説明する。図3は、I/Oセル40の平面パターン図、および、ディープN型ウェルDeepN-Well、DNL構造を採用した半導体集積回路装置においてI/Oバッファ領域30とI/Oロジック領域20の分割を行わなかったときのA-A’断面図を示す。このとき、図3に示すように、パッドPAD直下のP領域P、I/Oバッファ領域30およびI/Oロジック領域にまたがるN型ウェルNW、I/Oロジック領域20おけるP型ウェルPW、ならびに、I/Oグランド直下のN領域Nにより、P-NW-PW-Nの寄生サイリスタ素子が形成される。図4は、図3の断面図の等価回路を示す。パッドPADからのサージ電流が流れると、トランジスタT1からベース電流が電流I1の方向に流れる。電流I1が流れると、トランジスタT2がオン状態となり、電流I2が流れる。このような現象が起きた場合には、電源をオフとしない限り、永久に電流が流れ続けることになり、素子が破壊されるに至る。すなわち、図3に示す構成によると、寄生トランジスタによるサイリスタ構造が形成されるため、パッドPADからのサージ電流によりラッチアップを起こして過電流が発生し、素子が破壊されるおそれがある。図5は、本実施形態の半導体集積回路装置の構成を示す。図5は、I/Oセル40の平面パターン図、および、ディープN型ウェルDeepN-Well、DNL構造を採用した半導体集積回路装置においてI/Oバッファ領域30とI/Oロジック領域20の分割を行なったときのA-A’断面図を示す。図5を参照すると、ディープN型ウェル構造を使用して、I/Oバッファ領域30とI/Oロジック領域20とが分離されている。すなわち、I/Oロジック領域20におけるNウェルNWおよびディープN型ウェルDNWと、I/Oバッファ領域30におけるNウェルNWおよびディープN型ウェルDNWとは、P型基板P-Subによって分離されている。図6は、図5の断面図の構造に対する等価回路を示す。図5および図6を参照すると、本実施形態の半導体集積回路装置によると、図3に示すような、寄生トランジスタによるサイリスタ構造は形成されないことが分かる。したがって、図5に示すように、ディープN型ウェルDNWを用いて素子分離を行うことで、パッドPADからのサージ電流によるラッチアップを防止することができる。また、かかる構造によると、バッファ回路とロジック回路との距離を短縮することも可能となり、I/Oセル40の幅図1の横方向の増大を防ぐことができる。なお、図5に示した構造によると、I/Oバッファ領域30に電流が流れてノイズが発生した場合においても、I/Oロジック領域20にもDNW構造があることから、ノイズが伝播することによる誤動作を起こし難いという利点もある。実施形態3第3の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図13を参照して上述したように、関連技術の半導体集積回路図11、図12においてI/Oセル140を高さ方向図13の縦方向にそのまま縮小した場合、I/O電源配線143、145、および、I/Oグランド配線144、146の幅が細くなり、電源供給特性が劣化する。本実施形態では、かかる問題を解消する半導体集積回路装置を提供する。図7は、本実施形態の半導体集積回路装置における電源配線の構成を示すレイアウト図である。図7は、I/Oセル40上の配線層に形成された電源周回配線を示す。図7を参照すると、I/Oロジック領域20に設けられたI/Oロジック回路、および、I/Oバッファ領域30に設けられたI/Oバッファ回路は、I/O電源電位VCCQが供給されるI/O電源配線43を共有するとともに、I/Oグランド電位VSSQが供給されるI/Oグランド配線44を共有している。すなわち、本実施形態の半導体集積回路装置によると、I/O電源配線43およびI/Oグランド配線44を、I/Oバッファ領域30とI/Oロジック領域20との間で共通化することができる。関連技術の半導体集積回路装置のように、I/Oセル140を高さ方向にそのまま縮小した場合には、I/O電源配線143、145、およびI/Oグランド配線144、146の幅がいずれも細くなる。一方、本実施形態によると、関連技術の半導体集積回路と比較して、I/Oセル40に供給する電源周回配線、すなわち、I/O電源配線43およびI/Oグランド配線44の幅を広くすることができ、安定した電源供給が可能となり、ESD耐性も向上する。図8は、本実施形態に係る半導体集積回路装置におけるI/Oセル40および電源セル80の構成を示すブロック図およびレイアウト図である。図8aは、I/Oセル40の構成を示すブロック図およびレイアウト図である。図8aは、I/Oセル40と、コア領域60図2に設けられたコアロジック回路61とを示す。図8aを参照すると、I/Oセル40は、レベルシフタ回路11、I/Oロジック回路21およびI/Oバッファ回路37を備えている。レベルシフタ回路11、I/Oロジック回路21およびI/Oバッファ回路37は、それぞれ、図7のレベルシフタ領域10、I/Oロジック領域20およびI/Oバッファ領域30に設けられる。I/Oバッファ回路37は、さらに、PバッファPMOSトランジスタP1、NバッファNMOSトランジスタN1、抵抗素子R1、R2、および、ダイオード素子D1、D2を備えている。PバッファP1、抵抗素子R2、ダイオード素子D2、ダイオード素子D1、NバッファN1および抵抗素子R1は、それぞれ、図7のPバッファ領域36、レジスタ領域35、ダイオード素子領域34、ダイオード素子領域33、Nバッファ領域32およびレジスタ領域31に設けられる。コアロジック回路61は、I/Oセル40のレベルシフタ回路11に接続され、コア電源電位VDDおよびコアグランド電位VSSが供給されている。レベルシフタ回路11は、コアロジック回路61およびI/Oロジック回路21に接続され、コア電源電位VDDおよびI/O電源電位VCCQならびにコアグランド電位VSSが供給されている。I/Oロジック回路は、レベルシフタ回路11、ならびに、PバッファP1およびNバッファN1のゲート端子に接続され、I/O電源電位VCCQおよびI/Oグランド電位VSSQが供給されている。PバッファP1は、I/O電源配線と抵抗素子R2との間に接続されている。抵抗素子R2は、PバッファP1とパッドPADとの間に接続されている。ダイオード素子D2は、I/O電源配線とパッドPADとの間に接続されている。NバッファN1は、I/Oグランド配線と抵抗素子R1との間に接続されている。抵抗素子R1は、NバッファN1とパッドPADとの間に接続されている。ダイオード素子D1は、I/Oグランド配線とパッドPADとの間に接続されている。図7および図8aを参照すると、PバッファP1が配置されるPバッファ領域36は、レベルシフタ回路11が配置されるレベルシフタ領域10と隣り合うように配置されている。このとき、レベルシフタ回路11とPバッファP1に対して、共通のI/O電源電位VCCQを容易に供給することが可能となる。図8bは、電源セル80の回路図およびレイアウト図を示す。図8bは、電源セルと例として、I/O電源供給セルの構成を示している。図8bを参照すると、電源セル80は、回路Aおよび回路Bを備えている。回路Aは、容量素子C1、抵抗素子R3~R6、および、インバータIN1、IN2を備えている。一方、回路Bは、抵抗素子R7、MOSトランジスタM1、および、ダイオード素子D3を備えている。電源セル80に関しても、図8bの下段に示すように、回路Aが配置された回路A領域81と回路Bが配置された回路B領域82とを、コア領域60の辺に平行な方向図1の横方向に互いに並んで配置することで、図8aに示したI/Oセル40と同様に、縦方向図8bの縦方向のサイズを縮小することが可能となる。実施形態4第4の実施形態に係る半導体集積回路装置について、図面を参照して説明する。本実施形態は、第1の実施形態に係る半導体集積回路装置のI/Oセル40の変形例を提供する。図9は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。第1の実施形態では、図1に示すように、レベルシフタ回路が設けられたレベルシフタ領域10とI/Oロジック回路が設けられたI/Oロジック領域20とを分割した。本実施形態では、レベルシフタ回路の一部を、I/Oロジック領域に移動することで、I/Oセル40の高さ図9の縦方向をさらに短縮する。図8aおよび図9を参照すると、レベルシフタ回路11が配置されるレベルシフタ領域10は、I/Oロジック回路21に供給されるI/O電源電位VCCQが供給される回路が設けられたI/O電位領域12を有するとともに、コアロジック回路61に供給されるコア電源電位VDDが供給される回路が設けられたコア電位領域13を有する。そこで、本実施形態では、I/O電位領域12をI/Oロジック領域20の内部に設けるとともに、コア電位領域13を、コア領域60図9において非図示とI/Oロジック領域20およびI/Oバッファ領域30との間に設ける。本実施形態の構成図9bによると、レベルシフタ回路11を構成するすべての回路をレベルシフタ領域10に配置した構成図9aと比較して、I/Oセル40の高さをさらに低減することが可能となる。実施形態5第5の実施形態に係る半導体集積回路装置について、図面を参照して説明する。本実施形態は、電源セル図8bの変形例を提供する。図10は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。図8bに示した電源セル80の回路Bを2列にした電源セルを作成するとともに、電源セル80の回路Aを各セルの間のスペースを利用して配置する。これにより、横方向図10の横方向の面積を増やすことなく、ESD耐性を強化することが可能となる。なお、図10に示すように、各セル間の空いたスペースに電源間容量セルを配置して、電源の安定化を図ることもできる。上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。