"仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって前記仕事関数メタルを前記ベース絶縁膜中に拡散させることと、ウェットエッチングによって前記ダミーメタルゲート層を除去することと、前記仕事関数メタルが拡散した前記ベース絶縁膜上に高誘電率ゲート絶縁膜を形成することと、前記高誘電率ゲート絶縁膜上にメタルゲートを形成することと、を含む半導体装置の形成方法。前記高誘電率ゲート絶縁膜はHfSiON層である請求項1に記載の半導体装置の形成方法。ソース/ドレインアニーリングを行い、前記仕事関数メタルの分布のピークが前記高誘電率ゲート絶縁膜と前記ベース絶縁膜との間の界面となるように、前記仕事関数メタルを配置することを更に含む請求項2に記載の半導体装置の形成方法。前記高誘電率ゲート絶縁膜は、前記界面に隣接する側に少しだけ前記仕事関数メタルが拡散したような前記仕事関数メタルの分布を有する請求項3に記載の半導体装置の形成方法。前記高誘電率ゲート絶縁膜が形成されたとき、前記高誘電率ゲート絶縁膜は前記仕事関数メタルを実質的に含有していない請求項1に記載の半導体装置の形成方法。第1領域と第2領域を有する半導体基板上にインターフェース層を形成することと、前記インターフェース層上に第1ダミーメタルゲート層を形成することと、前記第1ダミーメタルゲート層上に第1仕事関数メタルを形成することと、前記第1仕事関数メタル上に第2ダミーメタルゲート層を形成することと、前記半導体基板の前記第1領域の上の前記第2ダミーメタルゲート層、前記第1仕事関数メタル及び前記第1ダミーメタルゲート層を選択的に除去し、且つ、前記第1領域の上の前記インターフェース層を残すことと、前記第1仕事関数メタルとは異なる第2仕事関数メタルを、前記第1領域の上の前記インターフェース層上及び前記第2領域の上の前記第2ダミーメタルゲート層上に形成することと、前記第1及び第2領域の上の前記第2仕事関数メタル上に第3ダミーメタルゲート層を形成することと、アニーリングを行い、前記第2仕事関数メタルを前記第1領域の上の前記インターフェース層中に拡散させ、且つ、前記第1仕事関数メタルを前記第2領域の上の前記インターフェース層中に拡散させることと、前記第1領域の上の前記第3ダミーメタルゲート層と前記第2仕事関数メタルを除去し、また、前記第2領域の上の前記第1乃至第3ダミーメタルゲート層と前記第1及び第2仕事関数メタルを除去し、且つ、前記インターフェース層を残すことと、前記第1及び第2領域の上の前記インターフェース層上に高誘電率絶縁膜を形成することと、を含む半導体装置の形成方法。前記高誘電率絶縁膜はHfSiON層である請求項6に記載の半導体装置の形成方法。ソース/ドレインアニーリングを行い、前記第1及び第2仕事関数メタルの分布のピークが前記高誘電率絶縁膜と前記インターフェース層との間の界面となるように、前記仕事関数メタルを配置することを更に含む請求項7に記載の半導体装置の形成方法。前記高誘電率絶縁膜は、前記界面に隣接する側に少しだけ前記第1及び第2仕事関数メタルが拡散したような前記第1及び第2仕事関数メタルの分布を有する請求項8に記載の半導体装置の形成方法。前記高誘電率絶縁膜が形成されたとき、前記高誘電率絶縁膜は前記仕事関数メタルを実質的に含有していない請求項6に記載の半導体装置の形成方法。第1トランジスタと、第2トランジスタとを備え、前記第1トランジスタは、半導体基板上に形成された、第1仕事関数メタルを含む第1インターフェース層と、前記第1インターフェース層上に形成された第1高誘電率ゲート絶縁膜と、前記第1高誘電率ゲート絶縁膜上に形成された第1メタルゲート電極とを備え、前記第2トランジスタは、前記半導体基板上に形成された、前記第1仕事関数メタルとは異なる第2仕事関数メタルを含む第2インターフェース層と、前記第2インターフェース層上に形成された第2高誘電率ゲート絶縁膜と、前記第2高誘電率ゲート絶縁膜上に形成された第2メタルゲート電極とを備え、前記第1仕事関数メタルの分布のピークは、前記第1高誘電率ゲート絶縁膜と前記第1インターフェース層との間の界面にあり、前記第2仕事関数メタルの分布のピークは、前記第2高誘電率ゲート絶縁膜と前記第2インターフェース層との間の界面にある半導体装置。前記第1及び第2高誘電率ゲート絶縁膜はHfSiON層である請求項11に記載の半導体装置。前記第1及び第2高誘電率ゲート絶縁膜は、それぞれ、前記界面に隣接する側に少しだけ前記第1及び第2仕事関数メタルが拡散したような前記第1及び第2仕事関数メタルの分布を有する請求項12に記載の半導体装置。本願発明者は、関連技術に関して問題点を認識した。関連技術では、n/pFETそれぞれのための仕事関数メタルが高誘電率ゲート絶縁膜上に形成された後、それらメタルがアニーリングによって高誘電率ゲート絶縁膜に拡散させられる。しかしながら、このような方法では、閾値電圧Vthをn/pFETのバンドエッジ近傍に制御することが非常に困難である。仕事関数メタルは、高誘電率ゲート絶縁膜中を拡散し、ベース絶縁膜に達する。仕事関数メタルは、それら高誘電率ゲート絶縁膜とベース絶縁膜との間の界面においてダイポールを形成する。そのダイポールの量がVthを決定する。そのため、Vthをバンドエッジ近傍に制御するためには、メタルを十分に拡散させる必要がある。更に、Vthのばらつきを小さくするためには、界面におけるメタル量を正確に制御する必要がある。しかしながら、高誘電率ゲート絶縁膜中を拡散するメタル量は熱履歴、高誘電率膜厚及び高誘電率膜組成に依存するため、閾値電圧Vthをバンドエッジ近傍に制御することは困難である。本願発明者は、下記のような第3の文献を更に認識した。3Y.Kamimuta,K.Iwamoto,Y.Nunoshige,A.Hirano,W.Mizubayashi,Y.Watanabe,S.Migita,A.Ogawa,H.Ota,T.Nabatame,andA.Toriumi,Tech.Dig.IEDM2007,p.2412007.Kamimutaの図15は、ベース層SiO2と高誘電率ゲート絶縁膜HfO2との間にAl2O3やY2O3といった仕事関数メタルが配置された構造を提案している。しかしながら、Hirofumiは、二種類の仕事関数トランジスタを同時に含む半導体装置を形成するための具体的なあるいは適切なプロセスについて開示も教示もしていない。更に、Hirofumiでは、HfO2が高誘電率ゲート絶縁膜に用いられるため、ソース/ドレインを活性化させるアニーリングが実施されると、仕事関数メタルが高誘電率ゲート絶縁膜中に拡散してしまう。ある観点において、半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜上にメタルゲートを形成することと、メタルゲート上に高誘電率ゲート絶縁膜を形成することと、を含む。上記観点によれば、閾値電圧Vthを容易にn/pFETのバンドエッジ近傍に制御することが可能であり、また、閾値電圧Vthのばらつきを小さくすることができる。図1は、本発明の実施の形態に係る半導体装置を示す断面図である。半導体装置は、シリコン基板101上にnFET領域001とpFET領域002とを有している。複数のシャロートレンチ分離STIがシリコン基板101上に形成され、nFET領域001とpFET領域002とが分離されている。nFET領域001にはnFETトランジスタが設けられている。nFETトランジスタは、ベース絶縁膜としてのインターフェース層211、高誘電率ゲート絶縁膜213、メタルゲート電極214及びポリシリコン層215を備えており、それらはシリコン基板101からその順番で積層されている。一方、pFET領域002にはpFETトランジスタが設けられている。pFETトランジスタは、ベース絶縁膜としてのインターフェース層212、高誘電率ゲート絶縁膜213、メタルゲート電極214及びポリシリコン層215を備えており、それらはシリコン基板101からその順番で積層されている。pFETトランジスタは、更に、インターフェース層212の下にシリコンゲルマニウムSiGeチャネル103を備えている。nFETトランジスタとpFETトランジスタの各々は、サイドウォール310、エクステンション領域301及びソース/ドレイン領域302を備えている。高誘電率ゲート絶縁膜213中の仕事関数メタルの分布は、高誘電率ゲート絶縁膜213とインターフェース層211との間の界面においてそのピークを有している。最終的な構造あるいは製品において、高誘電率ゲート絶縁膜213は、その界面に隣接する側に少しだけ仕事関数メタルが拡散したような仕事関数メタルの分布を有している。高誘電率ゲート絶縁膜はHfSiON層であり、それは、インターフェース層211、213中の仕事関数メタルが高誘電率ゲート絶縁膜中に拡散することを抑えるのに適している。図2A~2Lは、図1に示された半導体装置を形成するためのそれぞれのステップを示す断面図である。図2Aに示されるように、基板101上に複数のシャロートレンチ分離102が形成され、nFET領域001とpFET領域002が設けられる。例えば、nFET領域001における基板101はpウェルであり、pFET領域002における基板101はnウェルである。図2Bに示されるように、エピタキシャル成長法により、シリコンゲルマニウムSiGeチャネル103がpFET領域002に形成される。図2Cに示されるように、インターフェース層201が、nFET領域001及びpFET領域002の上に形成される。インターフェース層201は、例えば、ベース絶縁膜としてのシリコン酸窒化SiON層である。図2Dに示されるように、nFET領域001及びpFET領域002の上に、第1ダミーメタルゲート層202、pFET用の第1仕事関数メタル層203、及び第2ダミーメタルゲート層204がその順番で形成される。第1ダミーメタルゲート層202は、例えば、窒化チタンTiN層である。第1仕事関数メタル層203は、例えば、アルミニウムAl層である。第2ダミーメタルゲート層204は、例えば、TiN層である。これら第1ダミーメタルゲート層202、第1仕事関数メタル層203及び第2ダミーメタルゲート層204の形成工程は、第1ダミーメタルゲート形成と名付けられる。図2Eに示されるように、第2ダミーメタルゲート層204、第1仕事関数メタル層203及び第1ダミーメタルゲート層202が、nFET領域001から選択的に除去される。図2Fに示されるように、第2仕事関数メタル層205及び第3ダミーメタルゲート層206がこの順番で、nFET領域001のインターフェース層201の上、及び、pFET領域002の第2ダミーメタルゲート層204の上に形成される。第2仕事関数メタル層205は、例えば、酸化ランタンLaOx層である。第3ダミーメタルゲート層206は、例えばTiN層であり、ハードマスクとして機能する。これら第2仕事関数メタル層205及び第3ダミーメタルゲート層の形成工程は、第2ダミーメタルゲート形成と名付けられる。続いて、ドライブインアニーリングが実施され、第2仕事関数メタル層205の材料及び第1仕事関数メタル層203の材料がインターフェース層201中に拡散し、nFET用のインターフェース層211及びpFET用のインターフェース層212がそれぞれ形成される。例えば、nFET領域001において、第2仕事関数メタル層205に含まれるLaがインターフェース層201中に拡散する。一方、pFET領域002では、第2仕事関数メタル層205に含まれるLaが、第2ダミーメタルゲート層204及び第1ダミーメタルゲート層202を経て、インターフェース層201中に拡散する。また、pFET領域002においては、第1仕事関数メタル層203に含まれるAlが、インターフェース層201及び第2ダミーメタルゲート層204に拡散する。このように、ドライブインアニーリングによって、インターフェース層211とインターフェース層212はそれぞれ異なる仕事関数を有するようになり、半導体装置は二種類の仕事関数メタルを備えることができる。続いて、ウェットエッチングが実施され、第3ダミーメタルゲート層206、第2仕事関数メタル層205、第2ダミーメタルゲート層204、第1仕事関数メタル層203及び第1ダミーメタルゲート層202が除去される。そして、図2Gに示されるように、インターフェース層211及びインターフェース層212が基板101上に残る。LaOx層の第2仕事関数メタル層205がTiN層の第2ダミーメタルゲート層上に形成されているため、ウェットエッチングにおいて第2仕事関数メタル層205を容易に除去することができる。図2Hに示されるように、高誘電率ゲート絶縁膜213が、インターフェース層211及びインターフェース層212上に形成される。高誘電率ゲート絶縁膜213がドライブインアニーリングの後に形成されるため、その高誘電率ゲート絶縁膜213はその時点では、第1仕事関数メタル層203の材料も第2仕事関数メタル層205の材料も実質的に含有していない。高誘電率ゲート絶縁膜213は、例えば、ハフニウムシリコン酸窒化HfSiON層である。図2Iに示されるように、メタルゲート電極214及びポリシリコン215が、高誘電率ゲート絶縁膜213上に形成される。メタルゲート電極214は、例えば、TiN層である。このメタルゲート電極214の形成工程は、最終メタルゲート形成と名付けられる。続いて、ポリシリコン215、メタルゲート電極214、高誘電率ゲート絶縁膜213、インターフェース層211及び212が選択的にエッチングされることにより、ゲートパターニングが行われる。その結果、図2Jに示されるように、nFET用のゲートパターン及びpFET用のゲートパターンが、それぞれ、nFET領域001及びpFET領域002に形成される。図2Kに示されるように、ゲートパターンをマスクとして用いることにより、エクステンション領域301が基板101上に形成される。図2Lに示されるように、ゲートパターンの表面上にサイドウォール310が形成される。続いて、ゲートパターン及びサイドウォール310をマスクとして用いて不純物を基板101に導入することにより、ソース/ドレイン領域302が形成される。そのソース/ドレイン領域302を活性化させるために、アニーリングが行われる。この時、高誘電率ゲート絶縁膜213としてのHfSiON層は、インターフェース層211、212中の仕事関数材料がインターフェース層211、212から上層へ拡散することを、実質的且つ有効に防止することができる。この点において、HfSiON層はHfO2層よりも優れている。従って、十分な量の仕事関数メタルが、高誘電率ゲート絶縁膜213とベース絶縁膜であるインターフェース層211、212との間の界面に留め置かれる。高誘電率ゲート絶縁膜213中の仕事関数メタルの分布は、高誘電率ゲート絶縁膜213とインターフェース層211との間の界面においてそのピークを有している。最終的な構造あるいは製品において、高誘電率ゲート絶縁膜213は、その界面に隣接する側に少しだけn/pFET用の仕事関数メタルが拡散したような仕事関数メタルの分布を有している。但し、高誘電率ゲート絶縁膜213中の仕事関数メタルのわずかな分布は、n/pFETの閾値電圧の設定に実質的には影響を及ぼさないことに留意されたい。上記手法によれば、第1仕事関数メタル層203及び第2仕事関数メタル層205の仕事関数メタルをインターフェース層201中に拡散させてインターフェース層211、212を形成する際に、それら仕事関数メタルが高誘電率ゲート絶縁膜213中に拡散することを回避することができる。これにより、pFET及びnFETのそれぞれの閾値電圧Vthを、熱履歴、高誘電率膜厚及び高誘電率膜組成とは無関係に制御することが可能となる。尚、本発明は、上述の実施の形態だけに限定されず、本発明の要旨を逸脱しない範囲で様々な変更が可能である。また、後の審査過程中に補正が行われたとしても、出願人の意図は、全てのクレーム要素の等価物を包含する。"