基板と、前記基板上に設けられ、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層とを備え、前記炭化珪素層は、第1の導電型を有するチャネル層と、前記第1の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びているソース領域と、前記第1の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びており、前記厚さ方向と交差する対向方向において前記ソース領域との間に前記チャネル層を挟んでいるドレイン領域と、前記ソース領域と前記ドレイン領域との間において、前記厚さ方向に沿って前記主表面から前記チャネル層中に突き出るように延びるゲート領域とを含み、前記ゲート領域は前記チャネル層に対して、前記第1の導電型と異なる第2の導電型を有するようにエピタキシャル成長されている、炭化珪素半導体装置。前記第1の導電型はn型である、請求項1に記載の炭化珪素半導体装置。前記ゲート領域が設けられた前記チャネル層上において、前記対向方向に沿って前記ソース領域および前記ドレイン領域の間をつなぎ、かつ前記第2導電型を有するエピタキシャル層をさらに備える、請求項1または2に記載の炭化珪素半導体装置。前記チャネル層は、第1の不純物濃度を有する第1の層と、前記第1の層の上に設けられ、前記ゲート領域によって貫通され、第2の不純物濃度を有する第2の層とを含み、前記第2の不純物濃度は前記第1の不純物濃度に比して高い、請求項1~3のいずれか1項に記載の炭化珪素半導体装置。前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域の前記対向方向に沿った寸法は、前記主表面から離れるにつれて小さくなっている、請求項1~4のいずれか1項に記載の炭化珪素半導体装置。基板上に、第1の導電型を有する第1の層をエピタキシャルに形成する工程と、前記第1の層の上に、前記第1の導電型と異なる第2の導電型を有するゲート層をエピタキシャルに形成する工程と、前記ゲート層をパターニングすることによって、前記第1の層の一部の上にゲート領域を形成する工程と、前記ゲート領域が設けられた前記第1の層上に、前記第1の導電型を有する第2の層をエピタキシャルに形成する工程と、前記第2の層のうち前記ゲート領域上に位置する部分を除去することによって前記基板上に、前記第1および第2の層を有するチャネル層と、前記第2の層を貫通する前記ゲート領域とを有し、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層を形成する工程と、前記炭化珪素層にソース領域およびドレイン領域を設ける工程とを備え、前記ソース領域および前記ドレイン領域を設ける工程は、前記ソース領域および前記ドレイン領域の各々が前記第1の導電型を有しかつ前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びるように行われ、かつ、前記ソース領域および前記ドレイン領域が、前記厚さ方向と交差する対向方向において前記ソース領域と前記ドレイン領域との間に、前記チャネル層中に突き出るように延びる前記ゲート領域を挟むように行われる、炭化珪素半導体装置の製造方法。前記第1の導電型はn型である、請求項6に記載の炭化珪素半導体装置の製造方法。前記炭化珪素層上に前記第2導電型を有するエピタキシャル層を形成する工程をさらに備え、前記ソース領域および前記ドレイン領域を設ける工程は前記ソース領域および前記ドレイン領域の各々が前記エピタキシャル層を貫通するように行われる、請求項6または7に記載の炭化珪素半導体装置の製造方法。前記第1および第2の層のそれぞれは第1および第2の不純物濃度を有し、前記第2の不純物濃度は前記第1の不純物濃度に比して高い、請求項6~8のいずれか1項に記載の炭化珪素半導体装置の製造方法。前記ゲート領域を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域の前記対向方向に沿った寸法が、前記主表面から離れるにつれて小さくなるように行われる、請求項6~9のいずれか1項に記載の炭化珪素半導体装置の製造方法。上記RESURF-JFETでは、ゲート領域はイオン注入により形成される。この場合、イオン注入の深さの制御が難しいため、ゲート領域直下のチャネル層の厚みのばらつきや、ゲート領域とチャネル層との境界領域での不純物濃度のばらつきが大きくなる。そのため、閾値電圧が大きくばらついてしまう。この発明は、上記のような課題を解決するために成されたものであり、閾値電圧のばらつきを低減できる炭化珪素半導体装置およびその製造方法を提供することである。本発明に係る炭化珪素半導体装置は、基板と、基板上に設けられ、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層とを含む。炭化珪素層は、第1の導電型を有するチャネル層と、第1の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びているソース領域と、第1の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びており、厚さ方向と交差する対向方向においてソース領域との間にチャネル層を挟んでいるドレイン領域と、ソース領域とドレイン領域との間において、厚さ方向に沿って主表面からチャネル層中に突き出るように延びるゲート領域とを含む。ゲート領域はチャネル層に対して、第1の導電型と異なる第2の導電型を有するようにエピタキシャル成長されている。ここで基板上に設けられとは、基板上に直接設けられている場合と、基板上に他の層を介して設けられている場合とのいずれであってもよい。仮にイオン注入によってゲート領域を作製するとすると、イオン注入の深さの制御が難しいため、ゲート領域直下のチャネル層の厚みのばらつきや、ゲート領域とチャネル層との境界領域での不純物濃度のばらつきが大きくなる。それゆえ、半導体装置の閾値電圧がばらついてしまう。一方、本発明に係る炭化珪素半導体装置によれば、ゲート領域はイオン注入ではなくエピタキシャル膜によって形成される。それゆえ、イオン注入に起因したばらつきが発生しないため、閾値電圧のばらつきを低減することができる。上記の炭化珪素半導体装置において好ましくは、第1の導電型はn型である。これによりチャネル層の導電型がn型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、オン抵抗が低減する。上記の炭化珪素半導体装置において好ましくは、ゲート領域が設けられたチャネル層上において、対向方向に沿ってソース領域およびドレイン領域の間をつなぎ、かつ第2導電型を有するエピタキシャル層をさらに含む。これにより、エピタキシャル層によってチャネル層上にRESURF構造が設けられるので、RESURF構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、オン抵抗をより低減することができる。上記の炭化珪素半導体装置において好ましくは、チャネル層は、第1の不純物濃度を有する第1の層と、第1の層の上に設けられ、ゲート領域によって貫通され、第2の不純物濃度を有する第2の層とを含む。第2の不純物濃度は第1の不純物濃度に比して高い。閾値電圧は主に第1の層の第1の不純物濃度で決定されるため、第1の不純物濃度は要求される閾値電圧により決定される。一方、第2の層の第2の不純物濃度は、第1の層の第1の不純物濃度と比較して、閾値電圧に与える影響は小さい。そのため、第2の不純物濃度を第1の不純物濃度より高くすることで、閾値電圧に大きな影響を与えることなくオン抵抗を低くすることができる。上記の炭化珪素半導体装置において好ましくは、厚さ方向および対向方向を含む断面視において、ゲート領域の対向方向に沿った寸法は、主表面から離れるにつれて小さくなっている。これにより、ゲート領域近傍のチャネル部分の抵抗が低減するので、オン抵抗を低くすることができる。本発明に係る炭化珪素半導体装置の製造方法は次の工程を有する。基板上に、第1の導電型を有する第1の層がエピタキシャルに形成される。第1の層の上に、第1の導電型と異なる第2の導電型を有するゲート層がエピタキシャルに形成される。ゲート層をパターニングすることによって、第1の層の一部の上にゲート領域が形成される。ゲート領域が設けられた第1の層上に、第1の導電型を有する第2の層がエピタキシャルに形成される。第2の層のうちゲート領域上に位置する部分を除去することによって基板上に、第1および第2の層を有するチャネル層と、第2の層を貫通するゲート領域とを有し、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層が形成される。炭化珪素層にソース領域およびドレイン領域が設けられる。ソース領域およびドレイン領域を設ける工程は、ソース領域およびドレイン領域の各々が第1の導電型を有しかつ主表面から厚さ方向に沿ってチャネル層中へ延びるように行われ、かつ、ソース領域およびドレイン領域が、厚さ方向と交差する対向方向においてソース領域とドレイン領域との間に、チャネル層中に突き出るように延びるゲート領域を挟むように行われる。ここで基板上にとは、基板上に直接、という場合と、基板上に他の層を介して、という場合とのいずれであってもよい。仮にイオン注入によってゲート領域を作製するとすると、イオン注入の深さの制御が難しいため、ゲート領域直下のチャネル層の厚みのばらつきや、ゲート領域とチャネル層との境界領域での不純物濃度のばらつきが大きくなる。それゆえ、半導体装置の閾値電圧がばらついてしまう。一方、本発明に係る炭化珪素半導体装置によれば、ゲート領域はイオン注入ではなくエピタキシャル膜によって形成される。それゆえ、イオン注入に起因したばらつきが発生しないため、閾値電圧のばらつきを低減することができる。上記の炭化珪素半導体装置の製造方法において好ましくは、第1の導電型はn型である。これによりチャネル層の導電型がn型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、オン抵抗が低減する。上記の炭化珪素半導体装置の製造方法において好ましくは、炭化珪素層上に第2導電型を有するエピタキシャル層が形成される。ソース領域およびドレイン領域を設ける工程はソース領域およびドレイン領域の各々がエピタキシャル層を貫通するように行われる。これにより、エピタキシャル層によってチャネル層上にRESURF構造が設けられるので、RESURF構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、オン抵抗をより低減することができる。上記の炭化珪素半導体装置の製造方法において好ましくは、第1および第2の層のそれぞれは第1および第2の不純物濃度を有する。第2の不純物濃度は第1の不純物濃度に比して高い。閾値電圧は主に第1の層の第1の不純物濃度で決定されるため、第1の不純物濃度は要求される閾値電圧により決定される。一方、第2の層の第2の不純物濃度は、第1の層の第1の不純物濃度と比較して、閾値電圧に与える影響は小さい。そのため、第2の不純物濃度を第1の不純物濃度より高くすることで、閾値電圧に大きな影響を与えることなくオン抵抗を低くすることができる。上記の炭化珪素半導体装置の製造方法において好ましくは、ゲート領域を形成する工程は、厚さ方向および対向方向を含む断面視において、ゲート領域の対向方向に沿った寸法が、主表面から離れるにつれて小さくなるように行われる。これにより、ゲート領域近傍のチャネル部分の抵抗が低減するので、オン抵抗を低くすることができる。上記のように本発明によれば、ゲート領域をエピタキシャル膜によって形成することで、閾値電圧のばらつきを低減することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。実施の形態1図1に示すように、本実施の形態における炭化珪素半導体装置はn型JFETJunctionFieldEffectTransistor;接合型電界効果トランジスタ10である。JFET10は、基板11と、p型層2および12と、炭化珪素層4とを主に有している。基板11は、上部表面11Aを有し、炭化珪素からなり、n型第1の導電型を有する。炭化珪素層4は、p型層2および12を介して基板11の上部表面11A上に設けられ、主表面13Aと、主表面13Aと交差する厚さ方向図中、縦方向とを有している。p型層2は、電界緩和層である。p型層12は、p型層2上に形成された耐圧保持層である。p型層2、12はp型であるSiCからなる。p型層2、p型層12の厚みは、たとえば、それぞれ0.5μm、10μmである。また、p型層2、p型層12の不純物濃度は、たとえば、それぞれ5×1016、1×1016原子/cm3である。なお、図1ではp型層2とp型層12とが形成されているが、n型基板11の上部表面11A上に直接p型層12を形成してもよい。炭化珪素層4は、チャネル層7と、ゲート領域16Rと、ソース領域15と、ドレイン領域17とを有する。チャネル層7は、n型層である第1の層6とn型層である第2の層13とを有している。第2の層13の不純物濃度第2の不純物濃度は、第1の層6の不純物濃度第1の不純物濃度よりも高い。たとえば、第1の層6と第2の層13の不純物濃度は、それぞれ1×1017原子/cm3および2×1017原子/cm3である。また、第1の層6と第2の層13の膜厚は、たとえば、0.1μmおよび0.2μmである。ソース領域15およびドレイン領域17の各々は、主表面13Aから厚さ方向に沿ってチャネル層7中へ延びている。厚さ方向と交差する対向方向図中、横方向においてソース領域15とドレイン領域17との間にチャネル層7の一部が挟まれている。ゲート領域16Rは、ソース領域15とドレイン領域17との間において、厚さ方向に沿って主表面13Aからチャネル層7中に突き出るように延びている。本実施の形態においては、ゲート領域16Rは第2の層13を貫通して第1の層6上にまで延びている。ゲート領域16Rはチャネル層7に対して、p型第2の導電型を有するようにエピタキシャル成長されている。ゲート領域16Rの厚みは、たとえば、0.4μmである。また、ゲート領域16Rの不純物濃度は、たとえば、1×1018原子/cm3である。炭化珪素層4上には、p型第2の導電型を有するエピタキシャル層14が形成されている。エピタキシャル層14は、チャネル層7上において、図中、横方向に沿ってソース領域15およびドレイン領域17の間をつないでいる。エピタキシャル層14の厚みは、たとえば、0.2μmである。また、エピタキシャル層14の不純物濃度は、たとえば、1×1017原子/cm3である。エピタキシャル層14およびチャネル層7には、導電型がn型である不純物n型不純物をチャネル層7よりも高濃度に含むソース領域15およびドレイン領域17が形成されるとともに、ソース領域15およびドレイン領域17に挟まれるように、導電型がp型である不純物p型不純物をp型層12およびエピタキシャル層14よりも高濃度に含むゲート領域16Rが形成されている。すなわち、ソース領域15、ゲート領域16Rおよびドレイン領域17は、それぞれエピタキシャル層14を貫通してチャネル層7に至るように形成されている。また、ソース領域15、ゲート領域16Rおよびドレイン領域17の底部は、チャネル層7の内部において、p型層12の上部表面p型層12とチャネル層7との境界部から間隔を隔てて配置されている。また、ソース領域15から見てゲート領域16Rとは反対側には、エピタキシャル層14の上部表面チャネル層7の側とは反対側の主面からエピタキシャル層14を貫通してチャネル層7に至るように、溝部31が形成されている。つまり、溝部31の底壁は、p型層12とチャネル層7との界面から間隔を隔て、チャネル層7の内部に位置している。さらに、溝部31の底壁からチャネル層7を貫通し、p型層12に至るように、p型層12およびエピタキシャル層14よりも高濃度のp型不純物を含む電位保持領域23が形成されている。この電位保持領域23の底部は、n型基板11の上部表面n型基板11とp型層2との境界部から間隔を隔ててより具体的には、p型層2とp型層12との境界部からから間隔を隔ててp型層12の内部に配置されている。さらに、ソース領域15、ゲート領域16R、ドレイン領域17および電位保持領域23のそれぞれの上部表面に接触するように、コンタクト電極19が形成されている。コンタクト電極19は、ソース領域15、ゲート領域16R、ドレイン領域17および電位保持領域23とオーミック接触可能な材料、たとえばNiSiニッケルシリサイドからなっている。そして、隣接するコンタクト電極19同士の間には、酸化膜18が形成されている。より具体的には、絶縁層としての酸化膜18が、エピタキシャル層14の上部表面、溝部31の底壁および側壁において、コンタクト電極19が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極19同士の間が絶縁されている。さらに、ソース領域15、ゲート領域16Rおよびドレイン領域17上のコンタクト電極19の上部表面に接触するように、ソース電極25、ゲート電極26およびドレイン電極27がそれぞれ形成されている。これにより、ソース電極25、ゲート電極26およびドレイン電極27は、コンタクト電極19を介して、それぞれソース領域15、ゲート領域16Rおよびドレイン領域17と電気的に接続されている。また、ソース電極25は、電位保持領域23上のコンタクト電極19の上部表面にも接触し、コンタクト電極19を介して電位保持領域23とも電気的に接続されている。つまり、ソース電極25は、ソース領域15上のコンタクト電極19の上部表面上から電位保持領域23上のコンタクト電極19の上部表面上にまで延在するように形成されている。これにより、電位保持領域23上のコンタクト電極19は、ソース領域15上のコンタクト電極19と同電位に保持されている。ソース電極25、ゲート電極26およびドレイン電極27は、たとえばアルミニウムAlなどの導電体から構成されている。また、図1に示したJFET10では、酸化膜18およびゲート電極26を覆うと共に、ソース電極25とドレイン電極27との間の領域を充填するように、絶縁体からなる絶縁保護膜28が形成されている。絶縁保護膜28においては、ソース領域15および電位保持領域23上の領域と、ドレイン領域17上の領域とにそれぞれ開口部33、34が形成されている。開口部33、34の内部に、上記ソース電極25およびドレイン電極27が配置されている。ソース電極25およびドレイン電極27の上部表面は絶縁保護膜28の上部表面より上に位置しているつまり、ソース電極25とドレイン電極27とはそれぞれその上部が絶縁保護膜28の上部表面より突出している。次に、JFET10が、たとえばノーマリーオン型である場合について、その動作を説明する。図1を参照して、ゲート電極26の電位が0Vの状態では、チャネル層7において、ドレイン領域17とゲート領域16Rとで挟まれた領域および当該挟まれた領域とp型層12とで挟まれた領域、ならびにゲート領域16Rとp型層12とで挟まれた領域は空乏化されておらず、ソース領域15とドレイン領域17とはチャネル層7を介して電気的に接続された状態となっている。そのため、ソース電極25とドレイン電極27との間に電界が印加されると、ソース領域15とドレイン領域17との間を電子が移動することにより、ソース電極25とドレイン電極27との間に電流が流れるオン状態。一方、ゲート電極26に負の電圧を印加していくと、上記電子が移動すべきドリフト領域ゲート領域16Rとドレイン領域17との間に位置するチャネル層7の空乏化が進行し、その結果、ソース領域15とドレイン領域17とは電気的に遮断された状態となる。そのため、ソース領域15とドレイン領域17との間を電子が移動することができず、電流は流れないオフ状態。ここで、本実施の形態におけるJFET10は、チャネル層7上に接するようにエピタキシャル層14リサーフ層が形成されたRESURF型JFETとなっている。そのため、上記オフ状態においては、チャネル層7とエピタキシャル層14との界面から上下方向厚み方向に空乏層が伸張する。その結果、ドリフト領域内の電界分布が均一となり、ゲート領域16R付近の電界集中が緩和され、耐圧が向上している。次に、図2~図14を参照して、実施の形態1における炭化珪素半導体装置であるJFET10の製造方法について説明する。図2を参照して、実施の形態1におけるJFET10の製造方法においては、まず、工程S10として、基板準備工程が実施される。本実施の形態においては、n型基板11が使用される。次に、図2および図3を参照して、工程S20として第1の層形成工程が実施される。具体的には、n型基板11の上部表面11Aに、たとえば気相エピタキシャル成長によりSiCからなる、p型層2、p型層12が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシランSiH4ガスおよびプロパンC3H8ガスを用い、キャリアガスとして水素H2ガスを採用することができる。また、p型層を形成するためのp型不純物源としては、たとえばジボランB2H6やトリメチルアルミニウムTMAを採用することができる。p型層12の上に、たとえば気相エピタキシャル成長によりSiCからなるn型第1の導電型の第1の層6が形成される。第1の層6を形成するためのn型不純物としては、たとえば窒素N2を採用することができる。次に、図2を参照して、工程S30としてゲート層形成工程が実施される。この工程では、図3を参照して、第1の層6の上に、たとえば気相エピタキシャル成長によりSiCからなるゲート層16が形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシランSiH4ガスおよびプロパンC3H8ガスを用い、キャリアガスとして水素H2ガスを採用することができる。また、p型層を形成するためのp型不純物源としては、たとえばジボランB2H6やトリメチルアルミニウムTMAを採用することができる。次に、図2を参照して、工程S35としてゲート領域形成工程が実施される。まず、図4を参照して、ゲート層16の上のゲート領域16R図1が形成されることになる位置にマスク5を形成する。マスク5は、たとえばレジストからなる。次に、ゲート層16をパターニングすることによって、第1の層6の一部の上にゲート領域16Rを形成する。具体的には、図5を参照して、マスク5を用いたドライエッチングにより、ゲート領域16Rが形成される。ドライエッチングは、たとえばSF6を用いて行うことができる。このときゲート領域16R以外にゲート層16が確実に残らないようにするために、図5に示す破線の様に、オーバーエッチングを行ってもよい。すなわち、第1の層6の表面の一部が除去されてもよい。次に、図2を参照して、工程S40として第2の層形成工程が実施される。この工程では、ゲート領域16Rが設けられた第1の層6の上に、n型第1の導電型を有する第2の層13をエピタキシャルに形成する。具体的には、図6を参照して、ゲート領域16Rを覆うように、たとえば気相エピタキシャル成長によりSiCからなるn型層第2の層13が形成される。第2の層13は、ゲート領域16Rの上面および側面を覆うように形成される。また、第2の層13は、第1の層6の上面にも形成される。次に、図2を参照して、工程S45として、炭化珪素層形成工程が実施される。具体的には、図7に示すように、ゲート領域16R上に位置する第2の層13が除去されて、ゲート領域16Rの上部が露出される。このとき、ゲート領域16Rの上部以外の第2の層13の一部も同時に除去されてもよい。第2の層13の除去は、たとえばエッチバックにより行うことができる。上記のようにして、主表面13Aと第1の層6との間で第2の層13を貫通するゲート領域16Rを有する炭化珪素層4が形成される。次に、図8に示すように、炭化珪素層4上にp型第2の導電型を有するエピタキシャル層14が形成される。具体的には、ゲート領域16Rおよび第2の層13上にエピタキシャル層14が形成される。次に、図2を参照して、工程S50として、溝部形成工程が実施される。具体的には、図9に示すように、エピタキシャル層14の上部表面14Aからエピタキシャル層14を貫通してチャネル層7に至るように、溝部31が形成される。溝部31の形成は、たとえば所望の溝部31の形成位置に開口を有するマスク層をエピタキシャル層14の上部表面上に形成した後、たとえばSF6ガスを用いたドライエッチングにより実施することができる。次に、工程S60として、第1イオン注入工程が実施される。この工程では、高濃度のp型不純物を含む領域である電位保持領域ベースコンタクト領域が形成される。具体的には、図9を参照して、まず、エピタキシャル層14の上部表面上および溝部31の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のゲート領域16Rおよび電位保持領域23の平面形状に応じた領域に開口を有するレジスト膜図示せずが形成される。そして、このレジスト膜をマスクとして用いて、Alアルミニウム、Bホウ素などのp型不純物がイオン注入によりチャネル層7およびp型層12に導入される。これにより、電位保持領域23が形成される。次に、工程S70として、第2イオン注入工程が実施される。この工程では、高濃度のn型不純物を含む領域であるソース領域15およびドレイン領域17が形成される。具体的には、図10を参照して、まず、工程S60と同様の手順で、所望のソース領域15およびドレイン領域17の平面形状に応じた領域に開口を有するレジスト膜図示せずが形成される。そして、このレジスト膜をマスクとして用いて、Pリン、N窒素などのn型不純物がイオン注入によりエピタキシャル層14およびチャネル層7に導入される。これにより、ソース領域15およびドレイン領域17が形成される。なお、本実施の形態において、ソース領域15とドレイン領域17は、エピタキシャル層14に接するように形成される。言い換えれば、エピタキシャル層14は、チャネル層7上において図中、横方向に沿ってソース領域15およびドレイン領域17の間をつなぐように形成される。次に、図2を参照して、工程S80として活性化アニール工程が実施される。この工程では、工程S70において形成されたレジスト膜が除去された後、工程S60および工程S70においてイオン注入が実施されたエピタキシャル層14、チャネル層7およびp型層12が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、1700°C程度の温度に30分間程度保持する熱処理を実施することにより行なうことができる。次に、工程S90として、酸化膜形成工程が実施される。この工程S90では、図11を参照して、工程S10~工程S80までが実施されて所望のイオン注入層を含むエピタキシャル層14、チャネル層7、p型層12およびp型層2が形成されたn型基板11が熱酸化される。これにより、二酸化珪素SiO2からなる酸化膜18が、エピタキシャル層14の上部表面14Aおよび溝部31の内壁を覆うように形成される。次に、図2を参照して、工程S100としてコンタクト電極形成工程が実施される。この工程では、図12を参照して、ソース領域15、ゲート領域16R、ドレイン領域17および電位保持領域23のそれぞれの上部表面に接触するように、たとえばNiSiからなるコンタクト電極19が形成される。具体的には、まず、工程S60と同様の手順で所望のコンタクト電極19の平面形状に応じた領域に開口を有するレジスト膜図示せずが形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIEReactiveIonEtching;反応性イオンエッチングにより、ソース領域15、ゲート領域16R、ドレイン領域17および電位保持領域23上の酸化膜18が除去される。その後、たとえばNiニッケルが蒸着されることにより、酸化膜18から露出したソース領域15、ゲート領域16R、ドレイン領域17および電位保持領域23上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去リフトオフされて、酸化膜18から露出したソース領域15、ゲート領域16R、ドレイン領域17および電位保持領域23上にニッケル層が残存する。そして、たとえば900°以上1000°C以下といった温度範囲の所定温度たとえば950°Cに加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図12に示すように、ソース領域15、ゲート領域16R、ドレイン領域17および電位保持領域23にオーミック接触可能なNiSiからなるオーミック電極であるコンタクト電極19が形成される。次に、図2を参照して、工程S110として、電極形成工程が実施される。この工程では、まず図13を参照して、ゲート領域16R上のコンタクト電極19の上部表面に接触するゲート電極26が形成される。たとえばゲート電極26を形成すべき所望の領域に開口を有するレジスト膜図示せずを形成し、Alを蒸着した後、レジスト膜とともにレジスト膜上のAlが除去されるリフトオフ。次に、図14を参照して、ゲート電極26、コンタクト電極19および酸化膜18を覆い、たとえばSiO2などの絶縁体からなる絶縁保護膜28が形成される。具体的には、たとえばCVD法ChemicalVaporDeposition;化学蒸着法により、ゲート電極26、ソース領域15とドレイン領域17と電位保持領域23との上にそれぞれ配置されたコンタクト電極19、および酸化膜18を覆うSiO2膜からなる絶縁保護膜28図14参照が形成される。次に、再び図1を参照して、ソース領域15および電位保持領域23上のコンタクト電極19の上部表面に接触するソース電極25、およびドレイン領域17上のコンタクト電極19の上部表面に接触するドレイン電極27が形成される。具体的には、まず絶縁保護膜28においてソース領域15、ドレイン領域17および電位保持領域23上に位置する領域に、フォトリソグラフィ法を用いて開口部33、34が形成される。開口部33、34の形成方法としては、たとえば絶縁保護膜28の主表面上に、開口部33、34の平面形状と同様の開口を有するレジスト膜図示せずを形成し、このレジスト膜をマスクとして用いて絶縁保護膜28の一部をエッチングなどにより除去する。このようにして、図14に示すように絶縁保護膜28において上記開口部33、34が形成される。次に、上記レジスト膜図示せずを従来周知の任意の方法により除去する。そして、ソース電極25およびドレイン電極27が形成される。たとえば、ソース電極25およびドレイン電極27を形成すべき所望の領域上記開口部33、34が形成された領域に開口を有するレジスト膜図示せずを形成し、Alを蒸着した後、レジスト膜とともにレジスト膜上のAlが除去されるリフトオフ。なお、ソース電極25およびドレイン電極27を形成するために用いる上記レジスト膜として、上記開口部33、34を形成するために用いたレジスト膜を流用してもよい。すなわち、上記のように開口部33、34を、レジスト膜をマスクとしてエッチングにより形成した後、当該レジスト膜を除去することなく、上記のようにAlなどの電極を構成する導電体膜を形成してから、リフトオフにより開口部33、34内部にソース電極25およびドレイン電極27を形成してもよい。以上の工程により、本実施の形態におけるJFET10は完成する。次に、本実施の形態の作用効果について説明する。仮にイオン注入によってゲート領域16Rを作製するとすると、イオン注入の深さの制御が難しいため、ゲート領域16R直下のチャネル層7の厚みのばらつきや、ゲート領域16Rとチャネル層7との境界領域での不純物濃度のばらつきが大きくなる。それゆえ、閾値電圧が大きくばらついてしまう。一方、本実施の形態によれば、ゲート領域16Rはイオン注入ではなくエピタキシャル膜によって形成される。それゆえ、イオン注入に起因した上記ばらつきが発生しない。よって、閾値電圧のばらつきを低減することができる。これによりゲート電圧が0のときに電流が流れない、所謂ノーマリオフ動作するトランジスタを作製することも可能となる。また、仮にゲート領域16Rをイオン注入で作製するとすると、ゲート領域16Rとチャネル層7との境界領域における不純物濃度が緩やかに変化する。一方、本実施の形態によれば、ゲート領域16Rをエピタキシャル膜によって形成するため、ゲート領域16Rとチャネル層7との境界領域における不純物濃度の変化を急峻にすることができる。また、チャネル層7はn型を有している。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、オン抵抗が低減する。また、ゲート領域16Rが設けられたチャネル層7上において、対向方向図中、横方向に沿ってソース領域15およびドレイン領域17の間がエピタキシャル層14によってつながれている。これにより、エピタキシャル層14によってチャネル層7上にRESURF構造が設けられるので、RESURF構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、オン抵抗をより低減することができる。また、第2の層13の不純物濃度第2の不純物濃度は、第1の層6の不純物濃度第1の不純物濃度と比して高い。閾値電圧は主に第1の層6の不純物濃度第1の不純物濃度で決定されるため、第1の不純物濃度は要求される閾値電圧により決定される。一方、第2の層13の不純物濃度は、第1の不純物濃度と比較して、閾値電圧に与える影響は小さい。そのため、第2の不純物濃度を第1の不純物濃度より高くすることで、閾値電圧に大きな影響を与えることなくオン抵抗を低くすることができる。実施の形態2図15を参照して、本発明の実施の形態2のJFET20は、JFET10図1とほぼ同様の構造を有するが、長方形状のゲート領域16R図1の代わりに逆台形状のゲート領域16S図15を有する。逆台形とは、チャネル層7の主表面13Aから基板11へ向かってゲート領域16Sの幅が小さくなっており、ゲート領域16Sの最も基板11に近い側においてゲート領域16Sが有限の幅を有していることである。また、ゲート領域16Sの形状は、厚さ方向および対向方向を含む断面視図15の視野において、ゲート領域16Sの対向方向図中、横方向に沿った寸法が、主表面13Aから離れるにつれて小さくなるように形成されていればよく、逆台形に限られない。たとえば、ゲート領域16Sの基板11側の形状が丸くなっていてもよい。JFET20の製造方法は、図2~14実施の形態1に示した製造方法とほぼ同様である。実施の形態1の製造方法と異なる点は、図5の工程の代わりに、図16に示すように、逆台形状のゲート領域16Sを形成することである。このような形状は、たとえばイオンミリングによって形成することができる。本実施の形態によれば、ゲート領域16Sの対向方向図中、横方向に沿った寸法は、主表面13Aから離れるにつれて小さくなっている。これにより、ゲート領域16S近傍のチャネル部分の抵抗が低減するので、オン抵抗を低くすることができる。なお、上記各実施の形態におけるn型とp型とが入れ替えられた形態が用いられてもよい。この場合、n型JFETに代わってp型JFETが構成される。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。