"少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するためのゲート駆動回路において、前記複数のステージそれぞれは、第1ノード、及び前記第1ノードと少なくとも一つのトランジスタを通じてカップリングされた第3ノードを備え、以前のステージの出力信号に応答して、前記第1ノードに駆動電圧を入力する入力回路部と、前記第1ノードの電圧によって出力信号を生成する駆動回路部と、前記第1ノードがハイインピーダンス状態である時、前記第3ノードをハイインピーダンスに維持させて、前記第1ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備えるゲート駆動回路。前記駆動回路部は、該当ステージの出力信号を出力する出力端子と前記第1ノードとの間に連結されたブースティングキャパシタを備え、前記ブースティングキャパシタは、前記第1ノードがハイインピーダンス状態である時、前記該当ステージの出力端子の電圧によって、前記第1ノードの電圧をブースティングする請求項1に記載のゲート駆動回路。前記複数のステージそれぞれは、二つ以前のステージの出力端子に連結された第1入力端子、及び第1制御信号に連結された第2入力端子を備え、前記入力回路部は、前記第1入力端子に連結されたゲート電極、前記第2入力端子に連結された第1電極、及び前記第3ノードに連結された第2電極を備える第2トランジスタと、前記第1入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第2-1トランジスタと、を備える請求項1に記載のゲート駆動回路。前記第1制御信号は、一つ以前のステージの出力端子またはスキャン方向制御信号である請求項3に記載のゲート駆動回路。前記複数のステージそれぞれは、クロック端子、反転クロック端子、出力信号を出力する出力端子、及びゲートオフ電圧を入力されるオフ電圧端子を備え、前記駆動回路部は、第2ノードを備え、前記第1ノードに連結されたゲート電極、前記クロック端子に連結された第1電極、及び前記出力端子に連結された第2電極を備える第1トランジスタと、前記第2ノードに連結されたゲート電極、前記出力端子に連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第5トランジスタと、前記反転クロック端子に連結されたゲート電極、前記出力端子に連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第6トランジスタと、前記第1ノードに連結されたゲート電極、前記第2ノードに連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第7トランジスタと、前記クロック端子と前記第2ノードとの間に連結されたカップリングキャパシタと、前記第1ノードと前記出力端子との間に連結されたブースティングキャパシタと、を備える請求項1に記載のゲート駆動回路。前記複数のステージそれぞれは、第2制御信号に連結された第3入力端子、及び二つ以後のステージの出力端子に連結された第4入力端子を備え、前記漏れ遮断回路部は、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第3入力端子に連結された第2電極を備える第3トランジスタと、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第3-1トランジスタと、を備える請求項1に記載のゲート駆動回路。前記第2制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号である請求項6に記載のゲート駆動回路。前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第1電極、及び前記第3ノードに連結された第2電極を備える第8トランジスタをさらに備える請求項6に記載のゲート駆動回路。前記複数のステージそれぞれは、第2制御信号に連結された第3入力端子、及び二つ以後のステージの出力端子に連結された第4入力端子を備え、前記漏れ遮断回路部は、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第3入力端子に連結された第2電極を備える第3トランジスタと、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第3-1トランジスタと、前記第2ノードに連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第4トランジスタと、前記第2ノードに連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第4-1トランジスタと、を備える請求項5に記載のゲート駆動回路。前記第2制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号である請求項9に記載のゲート駆動回路。前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第1電極、及び前記第3ノードに連結された第2電極を備える第8トランジスタをさらに備える請求項9に記載のゲート駆動回路。前記ゲート駆動回路は、第1乃至第2クロック信号及び第1乃至第2反転クロック信号を利用して駆動され、第4a1ステージaは、0以上、n/4未満の整数は、前記第1クロック信号を入力されるクロック端子、及び前記第1反転クロック信号を入力される反転クロック端子を備え、第4a2ステージは、前記第2クロック信号を入力されるクロック端子、及び前記第2反転クロック信号を入力される反転クロック端子を備え、第4a3ステージは、前記第1反転クロック信号を入力されるクロック端子、及び前記第1クロック信号を入力される反転クロック端子を備え、第4a4ステージは、前記第2反転クロック信号を入力されるクロック端子、及び前記第2クロック信号を入力される反転クロック端子を備える請求項1に記載のゲート駆動回路。前記表示装置は、液晶表示装置であり、前記ゲート駆動回路は、非晶質シリコン薄膜トランジスタa-SiTFTに形成された請求項1に記載のゲート駆動回路。データライン及びゲートラインの交差部に配置された複数の画素と、前記複数の画素それぞれに前記ゲートラインを通じてゲート駆動信号を出力するゲート駆動部と、入力映像に対応するデータ信号を生成して、前記データラインを通じて前記複数の画素それぞれに出力するデータ駆動部と、を備え、前記ゲート駆動部は、請求項1乃至13のうちいずれか一項に記載の少なくとも一つのゲート駆動回路を備える表示装置。本発明の実施形態は、ゲート駆動回路の出力信号を駆動する駆動トランジスタのゲート電極に連結されたノードがハイインピーダンス状態である時、漏れ電流を減少させてゲート駆動信号の歪曲を防止するためのものである。また、非晶質シリコン薄膜トランジスタに形成されたゲート駆動回路の製造工程による散布及び動作環境による特性変化を減少させるゲート駆動回路及び表示装置を提供するためのものである。本発明の一実施形態の一側面によるゲート駆動回路は、少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するように構成され、前記複数のステージそれぞれは、第1ノード及び前記第1ノードと少なくとも一つのトランジスタを通じてカップリングされた第3ノードを備え、以前のステージの出力信号に応答して、前記第1ノードに駆動電圧を入力する入力回路部と、前記第1ノードの電圧によって、出力信号を生成する駆動回路部と、前記第1ノードがハイインピーダンス状態である時、前記第3ノードをハイインピーダンスに維持させて、前記第1ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備える。前記駆動回路部は、該当ステージの出力信号を出力する出力端子と前記第1ノードとの間に連結されたブースティングキャパシタを備え、前記ブースティングキャパシタは、前記第1ノードがハイインピーダンス状態である時、前記該当ステージの出力端子の電圧によって、前記第1ノードの電圧をブースティングする。前記複数のステージそれぞれは、二つ以前のステージの出力端子に連結された第1入力端子、及び第1制御信号に連結された第2入力端子を備え、前記入力回路部は、前記第1入力端子に連結されたゲート電極、前記第2入力端子に連結された第1電極、及び前記第3ノードに連結された第2電極を備える第2トランジスタと、前記第1入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第2-1トランジスタと、を備える。前記第1制御信号は、一つ以前のステージの出力端子またはスキャン方向制御信号でありうる。前記複数のステージそれぞれは、クロック端子、反転クロック端子、出力信号を出力する出力端子、及びゲートオフ電圧を入力されるオフ電圧端子を備え、前記駆動回路部は、第2ノードを備え、前記第1ノードに連結されたゲート電極、前記クロック端子に連結された第1電極、及び前記出力端子に連結された第2電極を備える第1トランジスタと、前記第2ノードに連結されたゲート電極、前記出力端子に連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第5トランジスタと、前記反転クロック端子に連結されたゲート電極、前記出力端子に連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第6トランジスタと、前記第1ノードに連結されたゲート電極、前記第2ノードに連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第7トランジスタと、前記クロック端子と前記第2ノードとの間に連結されたカップリングキャパシタと、前記第1ノードと前記出力端子との間に連結されたブースティングキャパシタと、を備える。前記複数のステージそれぞれは、第2制御信号に連結された第3入力端子、及び二つ以後のステージの出力端子に連結された第4入力端子を備え、前記漏れ遮断回路部は、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第3入力端子に連結された第2電極を備える第3トランジスタと、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第3-1トランジスタと、を備える。また、前記複数のステージそれぞれは、第2制御信号に連結された第3入力端子、及び二つ以後のステージの出力端子に連結された第4入力端子を備え、前記漏れ遮断回路部は、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第3入力端子に連結された第2電極を備える第3トランジスタと、前記第4入力端子に連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第3-1トランジスタと、前記第2ノードに連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記オフ電圧端子に連結された第2電極を備える第4トランジスタと、前記第2ノードに連結されたゲート電極、前記第3ノードに連結された第1電極、及び前記第1ノードに連結された第2電極を備える第4-1トランジスタと、を備える。前記第2制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号でありうる。また、前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第1電極、及び前記第3ノードに連結された第2電極を備える第8トランジスタをさらに備える。前記ゲート駆動回路は、第1及び第2クロック信号、第1及び第2反転クロック信号を利用して駆動され、第4a1ステージaは、0以上、n/4未満の整数は、前記第1クロック信号を入力されるクロック端子、及び前記第1反転クロック信号を入力される反転クロック端子を備え、第4a2ステージは、前記第2クロック信号を入力されるクロック端子、及び前記第2反転クロック信号を入力される反転クロック端子を備え、第4a3ステージは、前記第1反転クロック信号を入力されるクロック端子、及び前記第1クロック信号を入力される反転クロック端子を備え、第4a4ステージは、前記第2反転クロック信号を入力されるクロック端子、及び前記第2クロック信号を入力される反転クロック端子を備える。前記表示装置は、液晶表示装置であり、前記ゲート駆動回路は、非晶質シリコン薄膜トランジスタTFTに形成される。本発明の他の側面によれば、データライン及びゲートラインの交差部に配置された複数の画素と、前記複数の画素それぞれに前記ゲートラインを通じてゲート駆動信号を出力するゲート駆動部と、入力映像に対応するデータ信号を生成して、前記データラインを通じて前記複数の画素それぞれに出力するデータ駆動部と、を備え、前記ゲート駆動部は、本発明の実施形態による少なくとも一つのゲート駆動回路を備える表示装置が提供される。本発明によれば、ゲート駆動回路の出力信号を駆動する駆動トランジスタのゲート電極に連結されたノードがハイインピーダンス状態である時、漏れ電流を減少させてゲート駆動信号の歪曲を顕著に減少させることができる。また、非晶質シリコン薄膜トランジスタに形成されたゲート駆動回路の製造工程による散布及び動作環境による特性変化を顕著に減少させることができる。本発明の利点及び特徴、それらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の範疇により定義されるのである。下記の説明及び添付された図面は、本発明による動作を理解するためのものであり、当業者が容易に具現できる部分は省略する。一つの素子が他の素子と連結されたconnectedtoまたはカップリングされたcoupledtoということは、他の素子と直接連結またはカップリングされた場合、または中間に他の素子を介した場合をいずれも含む。一方、一つの素子が他の素子と直接連結されたdirectlyconnectedtoまたは直接カップリングされたdirectlycoupledtoということは、中間に他の素子を介しないことを表す。明細書の全体にわたって、同じ参照符号は、同じ構成要素を指す。及び/またはは、言及されたアイテムのそれぞれ及び一つ以上のあらゆる組み合わせを含む。たとえ、第1、第2などが多様な素子、構成要素及び/またはセクションを述べるために使われるとしても、それらの素子、構成要素及び/またはセクションは、それらの用語により制限されないことはいうまでもない。それらの用語は、単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及される第1素子、第1構成要素または第1セクションは、本発明の技術的思想内で第2素子、第2構成要素または第2セクションであることもあることはいうまでもない。本明細書で使われた用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数型は、文句で特に言及しない限り複数型も含む。明細書で使われる含むcomprises及び/または含むところcomprisingは、言及された構成要素、ステップ、動作及び/または素子は、一つ以上の他の構成要素、ステップ、動作及び/または素子の存在または追加を排除しない。とりたてての定義がないならば、本明細書で使われるあらゆる用語技術及び科学的用語を含むは、当業者に共通的に理解される意味として使われる。また、一般的に使われる事前に定義されている用語は、明白に特別に定義されていない限り、理想的にまたは過度に解釈されない。以下、添付された図面を参照して、本発明の実施形態を説明する。図1は、本発明の一実施形態による表示装置100の概略的な構造を示す図面である。本発明の実施形態による表示装置100は、液晶表示装置LiquidCrystalDisplay:LCD、有機電界発光表示装置、プラズマディスプレイパネル、電界放出ディスプレイなど多様な種類の表示装置で具現される。以下、表示装置100が液晶表示装置で具現された場合を中心に本発明の実施形態を記述する。しかし、本発明は、これにより限定されず、本発明の実施形態によるゲート駆動回路は、多様な種類の表示装置に適用されることはいうまでもない。本発明の一実施形態による表示装置100は、液晶パネル110、タイミング制御部120、クロック生成部130、ゲート駆動部140及び画素PXを備える。液晶パネル110は、映像が表示される表示部DAと、映像が表示されていない非表示部PAとに区分される。表示部DAは、複数のゲートラインG1乃至Gn、複数のストレージラインS1乃至Sn、複数のデータラインD1乃至Dm、画素スイッチング素子Qp図2及び画素電極PE図2が形成された第1基板210図2と、カラーフィルタCF図2及び共通電極CE図2が形成された第2基板220図2と、第1基板210と第2基板220との間に介在された液晶層図示せずとを備えて映像を表示する。ゲートラインG1乃至Gnは、第1方向に延びて互いに平行に配置され、ストレージラインS1乃至Snは、各ゲートラインG1乃至Gnと対応して第1方向に延びる。データラインD1乃至Dmは、第2方向に延びて互いに平行に配置される。ゲートラインG1乃至Gn及びストレージラインS1乃至Snが第2方向に延び、データラインD1乃至Dmが第1方向に延びた実施形態ももちろん可能である。図2は、本発明の一実施形態による画素PXの構造を示す図面である。図2を参照して、図1の一つの画素PXについて説明する。例えば、i番目iは、1以上、n以下の自然数のゲートラインGi及びj番目jは、1以上、m以下の自然数のデータラインDjに連結された画素PXは、ゲートラインGiに連結されたゲート電極、データラインDjに連結された第1電極、及び画素電極PEに連結された第2電極を備える画素スイッチング素子Qpと、スイッチング素子Qpの第2電極に画素電極PEを通じてカップリングされた液晶キャパシタClcと、ストレージキャパシタCstとを備える。液晶キャパシタClcは、第1基板210の画素電極PE、及び第2基板220の共通電極CEを二つの電極として形成され、二つの電極間に誘電体として機能する液晶層を備える。共通電極CEには、共通電圧Vcomが印加される。画素電極PEに印加される電圧によって、液晶層の光透過度が調節されて、各画素PXの輝度が調節される。画素電極PEは、画素スイッチング素子Qpを通じて、データラインDjとカップリングされる。画素スイッチング素子Qpは、ゲートラインGiにそのゲート電極が連結されて、ゲートラインGiにゲートオン電圧Vonが印加されれば、データラインDjを通じて伝達されたデータ信号を画素電極PEに印加する。ストレージキャパシタCstの一端は、液晶キャパシタClcとカップリングされ、他端は、ストレージラインSiとカップリングされる。第2基板220の共通電極CEの一部領域に、カラーフィルタCFが形成される。ここで、画素スイッチング素子Qpは、非晶質シリコンで形成された薄膜トランジスタThinFilmTransistor:a-SiTFTでありうる。非表示部PAは、映像が表示されていない部分である。第1基板210は、第2基板220より広く形成されて、映像が表示されていない部分を含む。本発明の一実施形態によれば、非表示部PAに該当する第1基板210の一部領域に、ゲート駆動部140が構成される。タイミング制御部120は、外部のグラフィック制御器図示せずから入力映像信号R,G,B、及びその表示を制御する入力制御信号を受信し、映像データ信号DATA及びデータ駆動部制御信号CONT1を生成して、データ駆動部150に提供する。タイミング制御部120は、水平同期信号Hsync、メインクロック信号Mclk、データイネーブル信号DEなどの入力制御信号を入力されて、データ駆動部制御信号CONT1を出力する。ここで、データ駆動部制御信号CONT1は、データ駆動部150の動作を制御する信号であって、データ駆動部150の動作を開始する水平開始信号、データ電圧の出力を指示するロード信号などを含む。これによって、データ駆動部150は、映像データ信号DATA、データ駆動部制御信号CONT1を提供されて、映像データ信号DATAに対応するデータ信号を各データラインD1乃至Dmに提供する。データ駆動部150は、ICIntegratedCircuitであって、テープキャリアパッケージTapeCarrierPackage:TCPの形態で液晶パネル110と連結されるか、または液晶パネル110の非表示部PA上に形成される。また、タイミング制御部120は、クロック生成制御信号CONT2をクロック生成部130に提供し、第1及び第2開始パルスSTVF,STVFR及びスキャン方向制御信号DIR,DIRBをゲート駆動部140に提供する。ここで、クロック生成制御信号CONT2は、ゲートオン電圧Vonの出力時期を決定するゲートクロック信号、及びゲートオン電圧Vonのパルス幅を決定する出力イネーブル信号などを含む。スキャン方向制御信号DIR,DIRBは、各ゲートラインG1乃至Gnにゲートオン電圧Vonが印加される区間、すなわち、ターンオン区間の順序を制御できる。例えば、第1スキャン方向制御信号DIRがハイレベルであり、第2スキャン方向制御信号DIRBがローレベルであれば、第1ゲートラインG1にターンオン区間が先に提供され、順次に第2乃至第nゲートラインG2乃至Gnにターンオン区間が提供される。かかる動作モードを以下で順方向スキャンモードという。または、第1スキャン方向制御信号DIRがローレベルであり、第2スキャン方向制御信号DIRBがハイレベルであれば、第nゲートラインGnにターンオン区間が先に提供され、順次に第n-1乃至第1ゲートラインGn-1乃至G1にターンオン区間が提供される。かかる動作モードを以下で逆方向スキャンモードという。クロック生成部130は、クロック生成制御信号CONT2を利用して、第1クロック信号CKL、第1反転クロック信号CKBL、第2クロック信号CKR及び第2反転クロック信号CKBRを出力できる。第1反転クロック信号CKBLは、第1クロック信号CKLの反転信号、または1/2周期の遅延を有する信号でありうる。第2反転クロック信号CKBRは、第2クロック信号CKRの反転信号、または1/2周期の遅延を有する信号でありうる。第1及び第2クロック信号CKL,CKRの周期は、4水平周期4Hであり、第2クロック信号CKRは、第1クロック信号CKLから1水平周期1Hの遅延を有する。ゲート駆動部140は、第1及び第2開始パルスSTVF,STVFR、スキャン方向制御信号DIR,DIRB、第1及び第2クロック信号CKL,CKR、第1及び第2反転クロック信号CKBL,CKBR、及びゲートオフ電圧Voffを利用して、各ゲートラインG1乃至Gnに各ゲート信号を提供する。図1及び図2を参照して説明した表示装置100の構造は例示的なものであり、本発明の実施形態は、多様な形態で具現され、図1及び図2に示した実施形態に限定されない。例えば、画素PXの細部構造は、多様に変更される。また、実施形態によって、タイミング制御部120、クロック生成部130、ゲート駆動部140及びデータ駆動部150から入力されて出力する信号の種類が変わりうる。図3は、本発明の一実施形態によるゲート駆動回路の構造を示す図面である。ゲート駆動部140は、少なくとも一つのゲート駆動ICを備えて構成され、各ゲート駆動ICは、本発明の実施形態によるゲート駆動回路を備える。本実施形態によるゲート駆動回路は、複数のステージST1乃至STnを備えるシフトレジスタで具現される。複数のステージの個数は、設計者により選択される。図3に示したように、複数のステージST1乃至STnは、第1開始パルスSTVF及び第2開始パルスSTVFRに従属接続される。各ステージSTiは、第1入力端子G-2、第2入力端子G-1、クロック端子CK、反転クロック端子CKB、オフ電圧端子VoffE、第3入力端子G1、第4入力端子G2、及び出力端子OUTを備える。第1入力端子G-2は、二つ以前のステージの出力端子OUTに連結され、第2入力端子G-1は、一つ以前のステージの出力端子OUTに連結される。第3入力端子G1は、一つ以後のステージの出力端子OUTに連結され、第4入力端子G2は、二つ以後のステージの出力端子OUTに連結される。オフ電圧端子VOffEは、ゲートオフ電圧Voffラインに連結される。本発明の実施形態は、第1及び第2クロック信号CKL,CKR、第1及び第2反転クロック信号CKBL,CKBRを利用するが、ステージの位置によって、異なるクロック信号及び反転クロック信号を入力される。例えば、図3に示したように、奇数番目のステージST1,ST3は、第1クロック信号CKL及び第1反転クロック信号CKBLを入力され、偶数番目のステージST2,ST4は、第2クロック信号CKR及び第2反転クロック信号CKBRを入力される。また、4a1番目のステージaは、0以上、n/4未満の整数は、クロック端子CKに第1クロック信号CKLが入力され、反転クロック端子CKBに第1反転クロック信号CKBLが入力され、4a3番目のステージは、クロック端子CKに第1反転クロック信号CKBLが入力され、反転クロック端子CKBに第1クロック信号CKLが入力される。4a2番目のステージは、クロック端子CKに第2クロック信号CKRが入力され、反転クロック端子CKBに第2反転クロック信号CKBRが入力され、4a4番目のステージは、クロック端子CKに第2反転クロック信号CKBRが入力され、反転クロック端子CKBに第2クロック信号CKRが入力される。第1ステージST1の第1入力端子G-2には、第1開始パルスSTVFが入力され、第2入力端子G-1には、第2開始パルスSTVFRが入力される。第2ステージST2の第1入力端子G-2には、第2開始パルスSTVFRが入力され、第2入力端子G-1は、第1ステージST1の出力端子OUTに連結される。第1開始パルスSTVF及び第2開始パルスSTVFRは、約2水平周期のゲートオン電圧Von区間を有し、第2開始パルスSTVFRは、第1開始パルスSTVFから1水平周期の遅延を有する。各ステージの出力端子OUTを通じて出力された出力信号Gout1乃至Goutnは、各画素PXに出力されるゲート信号であり、ゲートラインG1乃至Gnを通じて各画素PXに出力される。他の例として、出力信号Gout1乃至Goutnは、各画素PXに出力されるストレージ電圧であり、ストレージラインS1乃至Snを通じて各画素PXに出力される。図4は、本発明の一実施形態によるゲート駆動回路の任意のステージSTiの構造を示す回路図である。本実施形態によるゲート駆動回路のステージSTiは、第1乃至第3ノードn1,n2,n3を備え、以前のステージの出力信号を入力されて、第1ノードn1に入力する入力回路部410a、第1ノードn1の電圧によって、出力信号Goutiを生成する駆動回路部420、及び第1ノードn1がハイインピーダンスHigh-Z状態である時、第3ノードn3を一定な電圧レベル以上でハイインピーダンス状態に維持して、漏れ電流を遮断する漏れ遮断回路部430aを備える。ハイインピーダンス状態は、あるノードにドレイン電極またはソース電極が連結されたトランジスタがいずれもターンオフされた状態を意味する。また、第3ノードn3は、第1ノードn1と同じタイミングでハイインピーダンス状態となる。本発明の実施形態によるゲート駆動回路は、n型トランジスタ、p型トランジスタ、またはCMOScomplementarymetaloxidesemiconductorを利用して具現される。以下、n型トランジスタを利用して具現された本発明の実施形態によるゲート駆動回路を中心に説明する。しかし、本発明は、n型トランジスタで具現された実施形態に限定されず、p型トランジスタまたはCMOSを利用して具現された実施形態を含む。本実施形態による入力回路部410aは、第2トランジスタT2及び第2-1トランジスタT2-1を備える。第2トランジスタT2は、第1入力端子G-2に連結されたゲート電極、第2入力端子G-1に連結された第1電極、及び第3ノードn3に連結された第2電極を備える。第2-1トランジスタT2-1は、第1入力端子G-2に連結されたゲート電極、第3ノードn3に連結された第1電極、及び第1ノードn1に連結された第2電極を備える。本実施形態による駆動回路部420は、第1トランジスタT1、第5乃至第7トランジスタT5,T6,T7、ブースティングキャパシタCb、及びカップリングキャパシタCcを備える。第1トランジスタT1は、第1ノードn1に連結されたゲート電極、クロック端子CKに連結された第1電極、及び出力端子OUTに連結された第2電極を備える。ブースティングキャパシタCbは、第1ノードn1と出力端子OUTとの間に連結される。第5トランジスタT5は、第2ノードに連結されたゲート電極、出力端子OUTに連結された第1電極、及びオフ電圧端子VoffEに連結された第2電極を備える。第6トランジスタT6は、反転クロック端子CKBに連結されたゲート電極、出力端子OUTに連結された第1電極、及びオフ電圧端子VoffEに連結された第2電極を備える。第7トランジスタT7は、第1ノードn1に連結されたゲート電極、第2ノードn2に連結された第1電極、及びオフ電圧端子VoffEに連結された第2電極を備える。第1キャパシタCcは、クロック端子CKと第2ノードn2との間に連結される。第1トランジスタT1は、第1ノードn1の電圧によって、出力信号を生成して、出力端子OUTに出力する。ブースティングキャパシタCbは、出力信号がフルスイングするように、第1トランジスタT1のゲート電極と第2電極との電圧差を確保する。漏れ遮断回路部430aは、第3トランジスタT3、第3-1トランジスタT3-1、第4トランジスタT4、及び第4-1トランジスタT4-1を備える。第3トランジスタT3は、第4入力端子G2に連結されたゲート電極、第3ノードn3に連結された第1電極、及び第3入力端子G1に連結された第2電極を備える。第3-1トランジスタT3-1は、第4入力端子G2に連結されたゲート電極、第3ノードn3に連結された第1電極、及び第1ノードn1に連結された第2電極を備える。第4トランジスタT4は、第2ノードn2に連結されたゲート電極、第3ノードn3に連結された第1電極、及びオフ電圧端子VoffEに連結された第2電極を備える。第4-1トランジスタT4-1は、第2ノードn2に連結されたゲート電極、第3ノードn3に連結された第1電極、及び第1ノードn1に連結された第2電極を備える。図5は、本発明の一実施形態によるゲート駆動回路の動作を示すタイミング図である。図5のタイミング図を利用して、図4の回路の動作を説明する。図5は、任意のステージSTiの各端子及びノードの電圧レベルを示す。Vn1乃至Vn3は、それぞれ第1乃至第3ノードn1乃至n3の電圧を表す。まず、P1区間で、第2ノードn2がカップリングキャパシタCcを通じてクロック端子CKにカップリングされて、ゲートオフ電圧Voffとなる。第1ノードn1及び第3ノードn3は、第2トランジスタT2及び第2-1トランジスタT2-1が第1入力端子G-2のゲートオン電圧Vonによりターンオンされて、第1ノードn1及び第3ノードn3に第2入力端子G-1のゲートオフ電圧Voffが印加されることによって、ゲートオフ電圧Voffを有する。出力端子OUTは、第6トランジスタT6が反転クロック端子CKBのゲートオン電圧Vonによりターンオンされて、出力端子OUTにオフ電圧端子VoffEのゲートオフ電圧Voffが印加されることによって、ゲートオフ電圧Voffを有する。P2区間では、第1ノードn1のプリチャージが行われる。P2区間で、第2及び第2-1トランジスタT2,T2-1のターンオン状態が維持されつつ、第2入力端子G-1がゲートオン電圧Vonを有して、第1ノードn1及び第3ノードn3にゲートオン電圧Vonが印加される。第1ノードn1は、第1または第2クロック信号のスイング幅から、第2及び第2-1トランジスタT2,T2-1のしきい電圧Vth_T2_2-1を差し引いたほどの電圧レベル△VCK-Vth_T2_2-1までプリチャージされる。第1ノードn1の電圧レベルは、第1ノードn1での蓄電成分によって徐々に増加する。第3ノードn3は、第1または第2クロック信号のスイング幅から、第2トランジスタT2のしきい電圧Vth_T2を差し引いたほどの電圧レベル△VCK-Vth_T2までチャージされる。第2ノードは、ゲートオフ電圧Voffレベルに維持される。出力端子OUTは、第6トランジスタT6がターンオン状態に維持されて、ゲートオフ電圧Voffレベルに維持される。第3、第3-1、第4、第4-1トランジスタT3,T3-1,T4,T4-1は、P1及びP2区間でターンオフ状態に維持される。P3区間では、第1入力端子G-2がゲートオフ電圧Voffを有することによって、第2及び第2-1トランジスタT2,T2-1がターンオフされる。第2ノードn2は、第1ノードn1の電圧により、第7トランジスタT7がターンオンされることによって、ゲートオフ電圧Voffに維持される。第2ノードn2がゲートオフ電圧Voffを有することによって、第4及び第4-1トランジスタT4,T4-1は、ターンオフ状態に維持される。第3及び第3-1トランジスタT3,T3-1は、第4入力端子G2がゲートオフ電圧Voffを有することによって、ターンオフ状態に維持される。第2、第2-1、第3、第3-1、第4及び第4-1トランジスタT2,T2-1,T3,T3-1,T4及びT4-1がいずれもターンオフ状態に維持されることによって、第1ノードn1は、フローティング状態となり、第3ノードn3の電圧は、P2区間での電圧レベル、すなわち、△VCK-Vth_T2レベルに維持される。第1トランジスタT1は、第1ノードn1の電圧によりターンオンされ、出力端子OUTは、ゲートオン電圧Vonを有するクロック端子CKの電圧を印加される。この時、第1ノードn1は、出力端子OUTの電圧により、ブースティングキャパシタCbを通じて△VCKVboost電圧にブースティングされ、これによって、第1トランジスタT1が飽和領域で動作できるようにVgsが維持される。ここで、Vboostは、ブースティングキャパシタCbによりブースティングされる電圧であって、数式1のように決定される。[数1]Vboost=Cb/第1ノードでの蓄電成分△VOUTここで、△VOUTは、出力端子OUTの電圧変化量を意味する。第1ノードn1の電圧がブースティングキャパシタCbを通じてブースティングされることによって、出力端子OUTの電圧は、フルスイングが可能になる。この時、第1ノードn1がハイインピーダンス状態を維持してはじめて、第1ノードn1の電圧がブースティング状態を維持できる。本発明の実施形態は、第1ノードn1がハイインピーダンス状態で漏れ電流が発生して、電圧が下降することを防止する。本発明の実施形態によれば、第3ノードn3は、P3区間で△VCK-Vth_T2レベルに維持されるが、これによって、第2-1、第3-1及び第4-1トランジスタT2-1,T3-1,T4-1のVgsがマイナス値に減少する。したがって、P3区間で、第2-1、第3-1及び第4-1トランジスタT2-1,T3-1,T4-1を通じた漏れ電流は顕著に減少する。以下、図6乃至図8を参照して、漏れ電流の減少効果をさらに詳細に説明する。図6は、a-SiTFTに形成されたトランジスタの電流-電圧特性を示すグラフである。本発明の実施形態によるゲート駆動回路は、a-SiTFTによって形成される。しかし、a-SiTFTは、回路内のトランジスタの特性偏差が工程及び使用環境によって大きい。特に、高温状態でゲート駆動回路の欠陥GateBlockDefect:GBDが発生し、特に、回路内のトランジスタがターンオフ状態であるVgs=0Vでロット間の特性散布が存在して、ターンオフ状態で漏れ電流が発生しうる。高温条件にバックライトからの光照射条件が加えられれば、Vgs=0V条件で漏れ電流はさらに増加する。これによって、a-SiTFTによって形成されたゲート駆動回路は、Vgs=0Vで漏れ電流が発生して、ハイインピーダンス状態が維持されない。特に、ブースティングキャパシタを利用するゲート駆動回路の場合、ブースティングキャパシタの一端がハイインピーダンス状態でフローティングされる時、漏れ電流によりフローティングされたノードの電圧が正しくブースティングされない現象が発生する。かかる不良のほとんどは、高温動作実験で初期状態チャンバー投入後、10時間以内で発生するが、それを制御するためにFABfabrication工程をセットアップして、トランジスタの初期電流-電圧特性を制御する方法に接近しているが、これは、工程マージンなどで制限的な要素として作用する。図6は、ロット間にトランジスタの特性散布が存在し、トランジスタのチャネル幅Wが1000nmであり、高温、すなわち、70°Cで光照射が存在する場合1条件及び光照射が存在しない場合2条件で、a-SiTFT上に形成されたトランジスタの電流-電圧特性を示すグラフである。図6は、特に、光照射が存在する場合に、光照射が存在しない場合に比べて、Vgs=0V条件で漏れ電流が増加することを表す。本発明の実施形態は、第3ノードn3の電圧をステージ活性化区間で△VCK-Vth_T2レベルに維持させて、第2-1、第3-1及び第4-1トランジスタT2-1,T3-1,T4-1のVgsがマイナス値を有させることによって、第1ノードn1がハイインピーダンス状態である間、漏れ電流を顕著に減少させる。例えば、ゲートオフ電圧Voffが-10Vであり、ゲートオン電圧Vonが15Vであり、Vth_T2が3Vである場合、第2-1トランジスタT2-1のVgsは、Vgs=Voff-Von-Vth_T2=-10V-15V-3V=-22Vとなって、図6に表示されたように、第2-1トランジスタT2-1の動作点が移動して、光照射時、Vgs=0Vである場合に比べて漏れ電流が1/100以上減少する。第3-1及び第4-1トランジスタT3-1,T4-1も同様に、Vgsが減少して、ハイインピーダンス状態の間に漏れ電流が1/100以上減少する。したがって、本発明の実施形態によれば、第1ノードn1がハイインピーダンス状態でパネル散布及び環境変化に対して正常電圧を維持でき、安定したゲート駆動が行われる。図7は、第2-1、第3-1及び第4-1トランジスタT2-1,T3-1,T4-1が除去された本発明の比較例によるゲート駆動回路の任意のステージを示す図面である。図8は、図7の比較例によるゲート駆動回路の動作を示すタイミング図である。図7に示したように、比較例では、第2-1、第3-1及び第4-1トランジスタT2-1,T3-1,T4-1が存在せず、第3ノードn3も備えられていない。これによって、比較例では、P6区間で第1ノードn1がハイインピーダンス状態でフローティングされる時、第2乃至第4トランジスタT2,T3,T4を通じて漏れ電流が発生して、第1ノードn1の電圧Vn1が、P6区間で点線で表示されたようにハイインピーダンス状態に維持されず、実線で表示されたように電圧が下降する。第1ノードn1の電圧が漏れ電流によって下降することによって、出力端子OUTの電圧も、P6区間で点線で表示されたように維持されず、実線で表示されたように歪曲が発生する。本発明の実施形態は、前述したように、第2-1、第3-1及び第4-1トランジスタT2-1,T3-1,T4-1を導入して、ゲート駆動信号の歪曲を除去する。図11乃至図16は、本発明の比較例の第2、第3及び第4トランジスタT2,T3,T4のチャネル幅Wを変更しつつ、各チャネルの出力信号Gout1乃至Goutnを示す図面である。図11乃至図16の実験結果において、第1トランジスタT1は、チャネル幅Wが2050μm、第5及び第6トランジスタT5,T6は、チャネル幅Wが540μm、第7トランジスタT7は、チャネル幅Wが170μmに設定された。また、第1乃至第7トランジスタT1乃至T7のチャネル深さは、いずれも4μmである。カップリングキャパシタCcの電気容量は1.5pF、ブースティングキャパシタCbの電気容量は2.5pFである。図11乃至図16において、第2、第3及び第4トランジスタT2,T3,T4のチャネル幅Wは、表1に示す通りである。図11乃至図16の実験結果によれば、T3>T2>T4の順序で漏れ電流により出力信号Gout1乃至Goutnの波形に影響を及ぼすということが分かる。また、第2乃至第4トランジスタT2,T3,T4がいずれもチャネル幅を100μmに有するとしても、依然として出力端子OUTのゲート駆動信号の波形で歪曲が発生することが分かる。図17A及び図17Bは、本発明の比較例及び本発明の一実施形態によるゲート駆動回路において、第1ステージST1及び第15ステージST15の出力端子OUTの出力信号Gout1,Gout15及び第1ノードn1の電圧を示すグラフである。図17Aの本発明の比較例では、第1ステージST1の出力信号Gout1で歪曲が発生し、第1ノードn1の電圧Vn1_ST1は、ステージ活性化区間でハイインピーダンス状態が維持されず、電圧降下が発生し続けるということが分かる。また、第15ステージST15では、出力信号が出力されなかった。一方、図17Bの本発明の一実施形態では、第1ステージST1及び第15ステージST15でいずれも歪曲のない出力信号Gout1,Gout15が出力され、第1ノードn1の電圧も、ステージ活性化区間で一定な電圧レベル以上に維持されるということが分かる。図9は、本発明の他の実施形態によるゲート駆動回路の構造を示す図面であり、図10は、本発明の他の実施形態によるゲート駆動回路の任意のステージの構造を示す回路図である。本発明の他の実施形態によれば、ステージ活性化区間で、第3ノードn3の電圧を維持するための第8トランジスタT8がさらに備えられる。前述した本発明の一実施形態によれば、第3ノードn3がハイインピーダンス状態となる間に、第3ノードn3のハイインピーダンス状態を維持する第2、第3及び第4トランジスタT2,T3,T4は、Vgs=0Vとなる。本発明の他の実施形態では、出力端子OUTを第3ノードn3に連結する方式で、第2、第3及び第4トランジスタT2,T3,T4のVgs=0Vとなることを回避する。すなわち、図10に示したように、第8トランジスタは、出力端子OUTに連結されたゲート電極、クロック端子CKに連結された第1電極、及び第3ノードn3に連結された第2電極を備え、出力端子OUTにゲートオン電圧Vonが出力される間に、第3ノードn3の電圧が△VCK-Vth_T2以下に降下することを防止する。本発明の他の実施形態では、図9に示したように、各ステージが第1入力端子G-2、第1スキャン方向制御信号端子DIRE、第2スキャン方向制御信号端子DIRBE、及び第4入力端子G2を備える。これによって、スキャン方向制御信号DIR,DIRBによって設定されるスキャン方向によって、ゲート駆動信号G1乃至Gnを生成して出力できる。各ステージも、図10に示したように、スキャン方向制御信号DIR,DIRBに応答して動作する。これまで、本発明について、望ましい実施形態を中心に述べた。当業者は、本発明の本質的な特性から逸脱しない範囲で、変形された形態に本発明を具現可能であるということを理解できるであろう。したがって、前記開示された実施形態は、限定的な観点ではなく、説明的な観点で考慮されねばならない。本発明の範囲は、前述した説明ではなく、特許請求の範囲に表れており、特許請求の範囲により請求された発明、及び請求された発明と均等な発明は、本発明に含まれていると解釈されねばならない。"