高次のデルタシグマ型変調回路であって、入力信号の振幅を検出する信号振幅検出手段と、前記入力信号をフィードバック回路に入力して出力を複数回ループさせた後の出力信号を出力するデルタシグマ変調手段と、検出した振幅に応じた演算精度制御信号を決定し前記デルタシグマ変調手段に入力する演算精度決定手段と、を有し、前記デルタシグマ変調手段は、前記演算精度制御信号に基づいた負のゲインを、前記フィードバック回路に再度入力する出力の信号振幅にかけることを特徴とする、デルタシグマ型変調回路。前記演算精度決定手段は、検出した振幅が大きい場合に、前記負のゲインが小さくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力することを特徴とする、請求項1記載のデルタシグマ型変調回路。前記演算精度決定手段は、検出した振幅が小さい又は0の場合に、前記負のゲインが大きくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力することを特徴とする、請求項1又は2記載のデルタシグマ型変調回路。前記演算精度決定手段は、検出した振幅の変化が、小さい振幅から大きい振幅へと変化するものである場合に、前記負のゲインが小さくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力することを特徴とする、請求項1から3のいずれか1項記載のデルタシグマ型変調回路。前記演算精度決定手段は、検出した振幅の変化が、大きい振幅から小さい振幅へと変化するものである場合に、前記負のゲインが大きくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力することを特徴とする、請求項1から4のいずれか1項記載のデルタシグマ型変調回路。前記信号振幅検出手段は、所定の時間、入力信号の振幅を検出し続け、前記演算精度決定手段は、前記所定の時間、検出され続けた振幅に応じて、前記演算精度制御信号を決定することを特徴とする、請求項1から5のいずれか1項記載のデルタシグマ型変調回路。デルタシグマ型変調回路は、ノイズシェイピング特性を向上させるためには、高次の回路構成が望ましい。しかしながら、振幅が大きい信号が入力された場合には、高次の回路構成では、回路が発振してしまう可能性がある。その一方で、振幅が小さい又は0の信号が入力された場合には、特性が劣化したり、デルタシグマ回路特有のリミットサイクルノイズが顕著になる可能性がある。本発明は、上記実情に鑑みてなされたものであって、高次のデルタシグマ型変調回路において、回路の発振を防ぎつつ特性の向上及びノイズの低減を実現したデルタシグマ型変調回路を提供することを目的とする。上記目的を達成するために、本発明は、高次のデルタシグマ型変調回路であって、入力信号の振幅を検出する信号振幅検出手段と、前記入力信号をフィードバック回路に入力して出力を複数回ループさせた後の出力信号を出力するデルタシグマ変調手段と、検出した振幅に応じた演算精度制御信号を決定し前記デルタシグマ変調手段に入力する演算精度決定手段と、を有し、前記デルタシグマ変調手段は、前記演算精度制御信号に基づいた負のゲインを、前記フィードバック回路に再度入力する出力の信号振幅にかけることを特徴とする、デルタシグマ型変調回路を提供する。本発明によれば、高次のデルタシグマ型変調回路において、回路の発振を防ぎつつ特性の向上及びノイズの低減を実現したデルタシグマ型変調回路を提供することが可能となる。以下、図面を参照しながら、実施形態を説明する。図1に、本実施形態に適用されるデルタシグマ型変調回路の構成例を示す。デルタシグマ型変調回路は、ノイズシェイピング特性を向上させるためには、高次の回路構成が望ましい。図1上側に2次の構成例、下側に4次の構成例を示す。4次の構成例は、2次の構成例を直列に接続したものとしている。このような高次の構成では、最大振幅の信号が入力された場合に、デルタシグマ回路が発振しないように、前段の2次回路から、後段の2次回路にデータを渡す際に、信号振幅に負のゲインをかける。図中のα本実施形態は、この負のゲインαを、入力信号振幅に対して適応的に制御するものである。図2に、本実施形態の構成を示す。図示のように、本実施形態に係るデルタシグマ型変調回路1は、遅延回路11と、Δ-Σ変調部12と、信号振幅検出手段13と、演算精度決定手段14とを備える構成である。信号振幅検出手段13は、入力信号の振幅を検出する機能を備える。演算精度決定手段14は、信号振幅検出手段13が検出した振幅に基づいて、演算精度制御信号を決定し、Δ-Σ変調部12に入力する。入力信号は、遅延回路11を経由して、Δ-Σ変調部12にも入力される。Δ-Σ変調部12は、内部にフィードバック回路を有し図1参照、入力信号をフィードバック回路に入力して得られた出力信号を再度フィードバック回路に入力するといったプロセスを所定の回数繰り返す。デルタシグマ型変調回路では、出力から入力へのフィードバックループが存在するため、最大振幅の信号が入力された場合でも、回路が発振しないように、内部演算精度を抑える必要がある。ところがそうすると、入力信号が小さい又は無信号の場合には特性が劣化したり、デルタシグマ回路特有のリミットサイクルノイズが顕著になる可能性がある。上述のように、本実施形態では入力信号の振幅に基づいて演算精度を制御するので、本実施形態によれば、回路の発振を防ぎつつ特性の向上及びノイズの低減が実現する。図2において、入力信号通常、8~24bitのPCMAμlawPCMは、信号振幅検出手段13及び遅延回路11に入力される。信号振幅検出手段13は、入力信号の振幅を検出する。演算精度決定手段14は、その値から、Δ-Σ変調部12の演算精度を決定し、Δ-Σ変調部12の演算精度を制御する。具体的には、信号振幅が大きい場合は、上述のゲインαを小さくし、信号振幅が小さい又は0の場合は、αを大きくする。このとき、信号振幅が大きいことの判断は、例えば、所定の第1の閾値より大きい場合に信号振幅が大きいと判断してもよい。同様に、信号振幅が小さいことの判断は、例えば、所定の第2の閾値より小さい場合に信号振幅が小さいと判断してもよい。Δ-Σ変調部12の演算精度の制御は、以下のようにするとさらに有利である。入力信号が小振幅信号から大振幅信号へと変化する場合は、演算精度を下げる。本実施形態では、大振幅信号がΔ-Σ変調部12に入力される前に、演算精度を下げておくため、図2に示すように、Δ-Σ変調部12の前に遅延回路11を挿入すると、演算精度の決定の後に、遅れて大振幅信号がΔ-Σ変調部12に入力されるようにしている。このように構成すると、回路の発振を防ぐことができる。逆に、入力信号が大振幅信号から小振幅信号へと変化する場合は、演算精度を上げる。さらに具体的には、ある一定時間、入力信号の振幅を測定し続けて、その間ずっと決められた振幅閾値例えば、所定の第3の閾値を下まわっていれば、小振幅信号であると判断して、演算精度を上げるようにする。振幅閾値は複数設けてもよい。このように構成すると、入力信号が小さい又は無信号の場合に、適応的にデルタシグマ型変調回路の内部演算精度を上げることにより、信号特性の向上、ノイズの低減を実現できる。なお、上述のように、遅延回路11は、入力信号の振幅に応じた演算精度制御信号がΔ-Σ変調部12に入力されてから、入力信号がΔ-Σ変調部12に入力するようにするためΔ-Σ変調部12の前段に挿入される。他の機能も併せ持った信号処理部などで代替してもよい。図3と図4を参照して、本実施形態の効果を説明する。図3と図4において、横軸は周波数Hz、縦軸はノイズのレベルdBである。図3は、上述のような適応的にデルタシグマ型変調回路の内部演算精度を制御する処理を適用しない従来の回路によるものであり、図4は、本実施形態のデルタシグマ型変調回路1によるものである。図示のように、信号特性の向上とノイズの低減が実現する。