表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続されて、前記半導体チップの外周よりも外側へその電位を引き出すための配線が設けられた第1配線基板と、接合材を介して前記半導体チップの裏面側と接合された第1支持体と、を有することを特徴とする半導体装置。前記半導体チップの表面側には、グランド電位と共通に接続され、複数の電極が配置された金属層が設けられてなることを特徴とする請求項1記載の半導体装置。前記第1支持体と前記接合材との間には、第2支持体が介在してなることを特徴とする請求項1または2に記載の半導体装置。前記第2支持体には、第2支持体を前記第1支持体にネジ止めをするための貫通孔が形成されていることを特徴とする請求項3に記載の半導体装置。前記半導体チップと前記第1配線基板とは、半田ボールあるいはバンプにより電気的に接続されていることを特徴とする請求項1~4のいずれか1項に記載の半導体装置。前記半導体チップの外周は前記第1配線基板の外周の内側に位置することを特徴とする請求項1~7のいずれか1項に記載の半導体装置。前記第1配線基板には、前記半導体チップと前記第1配線基板とが対向する対向領域の内側から、外側に延在する配線が設けられてなることを特徴とする請求項6に記載の半導体装置。前記第1基板に設けられた配線は、前記第1支持体側に配置された第2配線基板と接続するための電極が設けられてなることを特徴とする請求項1に記載の半導体装置。表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続される第1配線基板と、接合材を介して前記半導体チップの裏面側と接合される第1支持体と、前記第1支持体側に設けられ、前記第1配線基板と電気的に接続される第2配線基板と、を有することを特徴とする半導体装置。半導体チップにビアホールを形成する実装方法は、チップの種類によってはビアホールの形成が困難な場合があり、ビアホールの形成が可能な場合でも製造コストが上昇してしまう等の課題があった。一方で、半導体チップをフリップチップ実装する方法では、半導体チップの放熱を十分に行うことができず、高周波特性や信頼性が低下してしまうという課題があった。本発明は、上記課題に鑑みなされたものであり、放熱効率の改善と製造コストの低減とを両立することのできる半導体装置を提供することを目的とする。本発明は、表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続されて、前記半導体チップの外周よりも外側へその電位を引き出すための配線が設けられた第1配線基板と、接合材を介して前記半導体チップの裏面側と接合された第1支持体と、を有することを特徴とする半導体装置である。上記構成において、前記半導体チップの表面側には、グランド電位と共通に接続され、複数の電極が配置された金属層が設けられてなる構成とすることができる。上記構成において、前記第1支持体と前記接合材との間には、第2支持体が介在してなる構成とすることができる。上記構成において、前記第2支持体には、第2支持体を前記第1支持体にネジ止めをするための貫通孔が形成されている構成とすることができる。上記構成において、前記半導体チップと前記第1配線基板とは、半田ボールあるいはバンプにより電気的に接続されている構成とすることができる。上記構成において、前記半導体チップの外周は前記第1配線基板の外周の内側に位置する構成とすることができる。上記構成において、前記第1配線基板には、前記半導体チップと前記第1配線基板とが対向する対向領域の内側から、外側に延在する配線が設けられてなる構成とすることができる。上記構成において、前記第1基板に設けられた配線は、前記第1支持体側に配置された第2配線基板と接続するための電極が設けられてなる構成とすることができる。本発明は、表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続される第1配線基板と、接合材を介して前記半導体チップの裏面側と接合される第1支持体と、前記第1支持体側に設けられ、前記第1配線基板と電気的に接続される第2配線基板と、を有することを特徴とする半導体装置である。本発明によれば、放熱効率の改善と製造コストの低減とを両立することができる。最初に、比較例に係る半導体装置について説明する。図1aは第1の比較例に係る半導体装置の断面模式図であり、図1bは第2の比較例に係る半導体装置の断面模式図である。図1aに示す構成では、半導体チップ110が半田層112を介してPCBPrintCircuitBoard114に実装されており、半導体チップ110の裏面が接地面となっている。なお、半導体チップは、半田層112を介してキャリアに実装され、さらに半導体チップは、そのキャリアを介してPCB114に実装されていも良い図示なし。接着用の半田層112は、PCB114の裏面一面に形成されているため、半導体チップ110の熱を裏面から効率的に放出することができる。一方で、半導体チップ110の裏面を接地面としているため、半導体チップ110にビアホールを形成するなどして、半導体チップ110表面のグランドパターンを裏面の接地面と電気的に接続する必要がある。このため、ビアホール形成が困難な半導体チップを用いる場合の設計上の制約や、ビアホール形成に伴う製造コストの増加が問題となる。図1bに示す構成では、半導体チップ110が半田ボール116によりPCB114にフリップチップ実装されており、PCB114の上面が接地面となっている。半田ボール116の隙間には、アンダーフィル材118が充填されている。この構成では、半導体チップ110表面のグランドパターンとPCB114上の接地面とが、半田ボール116により電気的に接続されるため、ビアホールの形成が不要である。一方で、半田ボール116により半導体チップ110がPCB114から浮き上がった状態となっており、主な放熱経路となるアンダーフィル材118の熱伝導性も良好ではないため、半導体チップ110から効率的な放熱を行えないという問題がある。以上のように、比較例に係る半導体装置では、放熱効率の改善と製造コストの低減とを両立することが難しい。以下の実施例では、上記課題を解決するための半導体装置の構成について説明する。図2は、実施例1に係る半導体装置の断面図である。半導体チップ10の表面電子素子が形成された上面側が、半田ボール12を介してプリントボード20にフリップチップ実装されると共に、半導体チップ10の裏面下面が、半田層14を介して筐体30に固定されている。これにより、半導体チップ10は、プリントボード20及び筐体30により、上下両方向から挟まれた構成となっている。筐体30の上面にはPCB40が設けられており、PCB40及びプリントボード20の端部同士は、リフロー半田22により固定されている。また、半導体チップ10とプリントボード20とを固定する半田ボール12の隙間には、アンダーフィル材16が充填されている。半導体チップ10は、例えば電子素子としてマイクロ波用の高周波回路または単体トランジスタ等が形成された半導体チップであり、例えば基板上に窒化物半導体層が形成された窒化物半導体チップを用いることができる。半導体チップ10の基板としては、例えばSiC、Si、GaN、サファイア等を用いることができる。基板上に形成される窒化物半導体層としては、例えばGaN、AlN、InN、InGaN、AlGaN、InAlN、InAlGaN等を用いることができる。プリントボード20及びPCB40は、それぞれ表面または内部に配線パターンが形成された配線基板であり、例えば低温同時焼成のセラミック基板LTCC:LowTemperatureCofiredCeramicsを用いることができる。本実施例において、プリントボード20は、半導体チップ10がフリップチップ実装される第1配線基板の一例であり、PCB40は半導体チップ10の外側における筐体30上に設けられる第2配線基板の一例である。筐体30は、半導体チップ10及びPCB40を支持するための第1支持体の一例である。筐体30には、例えば金属製の筐体例えば、アルミニウムAl、しんちゅう等を用いることができるが、筐体30の表面を接地面として利用しない場合には、絶縁性の筐体を用いてもよい。筐体30上に設けられた半田層14は、半導体チップ10を筐体30に接着するための接合材の一例である。図示しないが、半導体チップ10の下面の一面には、金属薄膜層の例えば金やニッケルが設けられ、半導体チップ10は、その金属薄膜層を介して半田層14に接着されるまた、半導体チップ10は、接合材の半田層14以外に金錫AuSnあるいはAgペーストを用いて筐体30に実装することもできる。接合材としてAgペーストを用いる場合には、半導体チップ10の裏面には、金属薄膜層を設けなくても良いさらに、半導体チップ10は、接合材として、放熱用樹脂のシリコンペーストなどを用いて筐体30に実装することもできる。図3は、実施例1に係る半導体装置を上方プリントボード20側から見た平面図である。図示するように、PCB40には点線で示す開口部42が形成されており、当該開口部42に半導体チップ10が収容されている。半導体チップ10の裏面クロスハッチで示す領域には、例えば金メッキが施され、半田層14は半導体チップ10の裏面から若干はみ出た形となっている。PCB40上は、様々な配線パターンが形成されている。これらの配線パターンのうち、符号RFで示すものが信号ライン、符号VGGで示すものがゲートバイアスライン、符号VDDで示すものがドレインバイアスライン、符号GNDで示すものがグランドラインである。また、プリントボード20の大きさは、PCB40の開口部42より大きく、プリントボード20の外周部がPCB40と重複するようになっている。プリントボード20の外周部には、PCB40の配線パターンに対応した位置にリフロー半田22が設けられ、PCB40上の配線パターンはプリントボード上の配線パターン図5にて図示と、リフロー半田22を介して電気的に接続されている。なお、リフロー半田22は、半田ボール12として製造時に予めプリントボード20側に形成しても良いし、実装時にリフロー半田としてPCB40側に形成しても良い。図4~図5は、プリントボード20の詳細な構成を示す平面図である。図4aは、プリントボード20の上面図である。本実施例では、プリントボード20の上面半導体チップ10の反対側には、配線パターンは形成されていない。図4bは、プリントボード20の下面図である。プリントボード20の下面のうち、斜線ハッチを施した領域には、例えば絶縁膜によるレジストパターン24が形成されており、レジストパターン24にレジスト開口部28が形成されている。レジスト開口部のうち、プリントボード20の外周部に形成されたレジスト開口部28後に半田ボールが形成されるは、プリントボード20の配線パターンとPCB40上の配線パターンとを電気的に接続するためのものである。また、レジスト開口部のうち、プリントボード20の中央部半導体チップ10の輪郭線の内側に形成されたレジスト開口部28後に半田ボールが形成されるは、プリントボード20の配線パターンと半導体チップ10の内部回路とを電気的に接続するためのものである。図5aは、プリントボード20下面の配線パターンを示す図であり、図4bからレジストパターン24を除去したものである。本実施例では、プリントボード20の形状は矩形であり、対向する2組の辺のうち1組に信号ラインRFが1本ずつ設けられ、対向する他の1組の辺にゲートバイアスラインVGG及びドレインバイアスラインVDDがそれぞれ設けられている。信号ラインRF、ゲートバイアスラインVGG、及びドレインバイアスラインVDDは、それぞれプリントボード20の中央半導体チップ10とプリントボード20が対向する領域の内側から周辺前記領域の外側に向かって延在するように形成されている。プリントボード20の四隅、中央部、並びにゲートバイアスラインVGG及びドレインバイアスラインVDDの間には、グランドラインGNDが形成されている。グランドラインGNDとその他の配線パターンとの間は、配線が形成されていない分離部26により分離されている。本実施例では、信号ラインRFの両側にグランドラインGNDが形成されており、プリントボード20の反対側の面上面にはグランドラインが形成されていない。信号ラインRFとその両側に位置するグランドラインGNDにより、コプレーナラインが形成されている。プリントボード20の各配線パターンには、例えば銅Cu上に金Auを重ねた金属層を用いることができるが、他の材料により配線パターンを形成してもよい。図5bは、プリントボード20下面のレジストパターンを示す図である。レジストパターン24のレジスト開口部28には、それぞれプリントボード20の配線パターン信号ラインRF、ゲートバイアスラインVGG、ドレインバイアスラインVDD、グランドラインGNDのうちいずれか1本が引き出されている。図6は、半導体チップ10の詳細な構成を示す上面図である。半導体チップ10の上面には、プリントボード20上のグランドラインGNDに対応する領域半導体チップ10の上面のうち、信号ラインRF及びゲートバイアスラインVGGと対向する領域を除く領域に、グランド層18が形成されている。グランド層18は、高周波特性のばらつきを抑制するために、半導体チップ10の表面に形成される金属層の一例であり、例えば金Au、アルミニウムAl、銅Cu等を用いることができる。半導体チップ10とプリントボード20を接続する半田ボールのうち、信号ラインRFに対応する半田ボールの位置を符号RFで、ゲートバイアスラインVGGに対応する半田ボールの位置を符号VGGで、ドレインバイアスラインVDDに対応する半田ボールの位置を符号VDDで、グランドラインGNDに対応する半田ボールの位置を符号GNDでそれぞれ示す。この半導体チップ10を図5aのプリントボード20の配線パターンに重ねると、対応する配線同士が電気的に接続されることが分かる。実施例1に係る半導体装置によれば、半導体チップ10の表面が半田ボール12を介して、グランドラインGND接地面の形成されたプリントボード20にフリップチップ実装されている。これにより、半導体チップ10へのビアホールの形成が不要となり、製造コストを低減することができる。また、半導体チップ10の裏面と接着された半田層14を介して、半導体チップ10で発生した熱を筐体30に効率的に逃がすことができる。以上のように、実施例1に係る半導体装置によれば、放熱効率の改善と製造コストの低減とを両立することができる。実施例1に係る半導体装置では、半導体チップ10とプリントボード20とを合体させたユニットを、半田層14を介して任意の筐体30及びPCB40と組み合わせて実装することができる。また、実施例1に係る半導体装置によれば、半導体チップ10の表面にグランド層18が形成されている。仮にグランド層18を形成しない場合、半田ボール12の大きさのばらつき等に伴い、半導体チップ10に形成された整合回路のインピーダンスが影響を受け、半導体装置の高周波特性が劣化してしまうことが考えられる。本実施例のように半導体チップ10にグランド層18を形成するすなわち、半導体チップ10の側に接地面を形成することで、上記のような高周波特性の劣化を抑制することができる。また、実施例1に係る半導体装置によれば、半導体チップ10の外周が、半導体チップ10とプリントボード20の積層方向から見た場合に、プリントボード20の外周の内側に位置するようになっている。これにより、プリントボード20が半導体チップ10からはみ出す形となるため、プリントボード20を筐体30上のPCB40と電気的に接続する場合に、リフロー半田22を用ることにより、電気的接続を容易に実現することができる。なお、本実施例では半導体チップ10として窒化物半導体チップを用いる場合を例に説明したが、これ以外の半導体チップ例えば、SiチップまたはGaAsチップ等を用いる場合も同様である。ただし、窒化物半導体チップはビアホールの形成が困難な半導体チップの例であり、本実施例に係る構成はこのような場合に特に好適である。また、本実施例では半導体チップ10とプリントボード20とを半田ボール12により接続する構成としたが、半田ボール以外にも各種の金属バンプ金Auバンプ、銅Cuバンプ等等を用いることができる。また、本実施例ではプリントボード20とPCB40とをリフロー半田22により接続する構成としたが、これ以外にも各種の金属ペースト例えば、銀Agペースト等を用いることができる。実施例2は、第1の支持体筐体30に加え第2の支持体を用いる例である。図7aは実施例2に係る半導体装置の断面図であり、図7bは図7aを上面から見た平面図である。図7aに示すように、半導体チップ10が半田ボール12によりプリントボード20にフリップチップ実装されると共に、半導体チップ10の下面が半田層14を介して支持基板50に実装されている。支持基板50は、筐体30の凹部32に収容されるように、筐体30に実装されている。筐体30の凹部32の外側には、PCB40が設けられており、PCB40及びプリントボード20は、リフロー半田22により接続されている。支持基板50は、半導体チップ10及びプリントボード20のユニットを支持するための第2支持体の一例であり、例えば銅Cu-モリブデンMo-銅Cuが順に積層された基板を用いることができる。筐体30の場合と同じく、支持基板50は導電性の基板であってもよいし、絶縁性の基板であってもよい。なお、半導体チップ10、プリントボード20、PCB40、及び筐体の構成は、実施例1で説明したものと同様であるため、詳細な説明を省略する。図7bに示すように、支持基板50は、筐体30の凹部32に沿った形に形成されており、その両端はそれぞれネジ止め52により筐体30の底面に固定されている。図7bには、プリントボード20上の配線パターンとリフロー半田22を介して接続されたPCB40上の配線が示されている。図に示す配線のうち、RFout及びRFinは信号ライン、VDD1~VDD3はドレインバイアスライン、VGGはゲートバイアスライン、GNDはグランドラインにそれぞれ対応する。実施例2に係る半導体装置によれば、半導体チップ10及びプリントボード20のユニットが、第2支持体としての支持基板50を介して、第1支持体としての筐体30に実装されている。半導体チップ10及びプリントボード20のユニットは、設計上予定されていない筐体30例えば、指定外の金属筐体に直接実装されると、熱膨張時の応力等により半導体チップ10が割れてしまう場合がある。本実施例のように、半導体チップ10及びプリントボード20のユニットを、予め適切な支持体に実装しておくことで、半導体チップ10の損傷を抑制することができる。なお、本実施例では支持基板50をネジ止めにより筐体30に固定する実装としたが、支持基板50の実装にはネジ止め以外の方法を用いてもよい。また、支持基板50は、ネジ止め以外に、半田、金属ペーストなどにより筐体30に固定することもできる。実施例3は、プリントボード20の信号ラインにマイクロストリップラインを用いた例である。プリントボード20以外の構成については、実施例1~2と同様であるため、詳細な説明を省略する。図8~図10は、プリントボード20の構成を示す平面図である。図8aは、プリントボード20の上面図である。実施例1図4aと異なり、グランドパターン21がプリントボード20の一面に形成されている。図8bは、プリントボード20の下面図であり、実施例1図4bと同様の構成となっている。図9aは、プリントボード20下面の配線パターンを示す図である。実施例1図5aと比較すると、RFラインとグランドパターンとの間隔を広げて、コプレーナライン化を防ぎ、図8aにあるグランドパターン21との位置関係でマイクロストリップラインを形成している。図9bは、プリントボード20下面のレジストパターンを示す図であり、実施例1図5と同様の構成となっている。図10は、プリントボード20に形成されたビアホールの位置を示す図である。本実施例では、プリントボード20の下面に形成されたグランドパターンと反対側の面上面に形成されたグランドパターン21を、ビアホール23を介して接続する構成となっている。信号ラインRF及び反対側のグランドパターン21により、マイクロストリップラインが形成されている。ビアホール23は、プリントボード20の上面と下面に形成されたグランドパターンが対向する領域に形成される。ビアホール23は、この領域内に自由に配置することができる実施例3に係る半導体装置によれば、実施例1~2と同様に、半導体チップ10をプリントボード20にフリップチップ実装すると共に、半導体チップ10の裏面を半田層14を介して支持体筐体30または支持基板50に固定することができる。従って、本実施例のようにマイクロストリップラインが形成された半導体装置においても、放熱効率の改善と製造コストの低減とを両立することができる。実施例4は、プリントボード20に内部キャパシタを形成した例である。プリントボード20以外の構成については、実施例1~2と同様であるため、詳細な説明を省略する。図11~図13は、プリントボード20の構成を示す図である。図11aは、プリントボード20の断面模式図である。図11bはプリントボード20を下側配線パターンが形成された側から見た平面図であり、レジストパターン24を外すと共に、内部の金属層及びビアホールを図示している。図11aに示すように、プリントボード20は多層構造となっており、2つの内部金属層第1内部金属層60及び第2内部金属層62がそれぞれ異なる層に形成されることにより、内部キャパシタが形成されている。また、図11a及びbに示すように、プリントボード20にはビアホール25が形成され、第1内部金属層60及び第2内部金属層62は、ビアホール25を介してプリントボード20下面の配線パターンと接続されている。本実施例の内部キャパシタはバイアスライン用のキャパシタであり、第1内部金属層60がグランドラインGNDに、第2内部金属層62がドレインバイアスラインVDDにそれぞれ接続されている。図12aは第1内部金属層60が形成された層の平面図であり、図12bは第2内部金属層62が形成された層の平面図である。図13は、ビアホール25の形成位置を示す平面図である。このように、プリントボード20内の異なる層に対向する金属層を形成することにより、内部キャパシタを形成することができる。実施例4に係る半導体装置によれば、実施例1~3と同様に、半導体チップ10をプリントボード20にフリップチップ実装すると共に、半導体チップ10の裏面を半田層14を介して支持体筐体30または支持基板50に固定することができる。従って、本実施例のように、内部キャパシタが形成されたプリントボード20を用いた半導体装置においても、放熱効率の改善と製造コストの低減とを両立することができる。以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。