第1ソース領域および第1ドレイン領域を有するP型MOSFETと、第2ソース領域および第2ドレイン領域を有し、かつ前記P型MOSFETと隣接するN型MOSFETと、前記第1ドレイン領域および前記第2ドレイン領域に接続する第1配線と、前記第1配線と接続し、かつ前記第1配線上に設けられた複数のビアと、を備え、前記P型MOSFETと前記N型MOSFETは、インバータ回路を構成しており、前記第1配線は、前記ビアを介しては、前記インバータ回路の出力信号配線と接続し、他の配線には接続していない半導体装置。請求項1に記載の半導体装置において、前記第1配線は、前記複数のビアを介して、前記インバータ回路の前記出力信号配線と接続している半導体装置。請求項2に記載の半導体装置において、前記インバータ回路の前記出力信号配線は、平面視で前記第1配線全体を覆うように形成されている半導体装置。請求項2に記載の半導体装置において、前記インバータ回路の前記出力信号配線は、平面視で前記第1配線の一部を覆うように形成されている半導体装置。請求項1に記載の半導体装置において、前記第1配線上に設けられた導体パターンを備え、前記複数のビアのうち一部を構成する第1ビアは、前記第1配線と前記インバータ回路の前記出力信号配線を接続しており、前記複数のビアのうち他の一部を構成する第2ビアは、前記第1配線と前記導体パターンを接続している半導体装置。請求項5に記載の半導体装置において、前記第1ビアおよび前記第2ビアは、少なくとも前記第1配線と接続する底部に設けられたバリアメタル膜を有しており、前記第2ビアの底部に設けられたバリアメタル膜の膜厚は、前記第1ビアの底部に設けられたバリアメタル膜の膜厚よりも薄い半導体装置。請求項6に記載の半導体装置において、前記バリアメタル膜は、RuまたはMoを含む半導体装置。請求項5ないし7いずれか1項に記載の半導体装置において、前記第2ビアは、前記第1ビアよりも開口径が小さい半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記第1配線は、Cu配線である半導体装置。半導体装置の信頼性や、回路動作の高速化のため、配線におけるエレクトロマイグレーション耐性をさらに向上させることが望まれていた。本発明によれば、第1ソース領域および第1ドレイン領域を有するP型MOSFETと、第2ソース領域および第2ドレイン領域を有し、かつ前記P型MOSFETと隣接するN型MOSFETと、前記第1ドレイン領域および前記第2ドレイン領域に接続する第1配線と、前記第1配線と接続し、かつ前記第1配線上に設けられた複数のビアと、を備え、前記P型MOSFETと前記N型MOSFETは、インバータ回路を構成しており、前記第1配線は、前記ビアを介しては、前記インバータ回路の出力信号配線と接続し、他の配線には接続していない半導体装置が提供される。本発明者は、回路上においては、インバータ回路を構成するドレイン電極において、最も電流密度が高くなり、かつ一方向にしか電流が流れないことに注目した。このため、インバータ回路を構成するドレイン電極では、エレクトロマイグレーションが生じやすい。本発明によれば、P型MOSFETを構成する第1ドレイン領域と、N型MOSFETを構成する第2ドレイン領域と、に接続する第1配線上に、複数のビアを設けている。第1配線上に複数のビアを設けることにより、第1配線において、電流密度を低減させ、かつリザーバ効果を生じさせることができる。このように、エレクトロマイグレーションが生じやすいインバータ回路のドレイン電極において、エレクトロマイグレーション耐性を向上させることができる。よって、配線におけるエレクトロマイグレーション耐性を向上させることができる。本発明によれば、配線におけるエレクトロマイグレーション耐性を向上させることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、第1の実施形態に係る半導体装置100を示す平面図である。また、図2は、図1に示す半導体装置100を示す断面図である。図2は、図1におけるA-A断面を図1中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置100は、P型MOSFET40と、N型MOSFET50と、ドレイン電極20と、ビア10と、を備えている。P型MOSFET40は、ソース領域42、ソース領域44およびドレイン領域46を有している。N型MOSFET50は、ソース領域52、ソース領域54およびドレイン領域56を有している。また、N型MOSFET50は、P型MOSFET40と隣接している。ドレイン電極20は、ドレイン領域46およびドレイン領域56に接続している。ビア10は、ドレイン電極20上に複数設けられており、ドレイン電極20と接続している。P型MOSFET40と、N型MOSFET50は、インバータ回路を構成している。ドレイン電極20は、ビア10を介しては、インバータ回路の出力信号配線30と接続し、他の配線には接続していない。以下、半導体装置100の構成について詳細に説明する。半導体装置100は、電源配線22と、接地配線24と、入力信号配線36と、出力信号配線30と、を備えている。電源配線22には、電源電圧が印加されている。また、接地配線24は、接地している。インバータ回路に信号が入力されると、信号に応じた電圧が入力信号配線36に印加される。そして、入力信号配線36に電圧が印加されたとき、入力信号配線36に印加された電圧値に応じた信号が出力信号配線30から出力される。図1に示すように、出力信号配線30は、平面視でP型MOSFET40とN型MOSFET50の間に引きだし部31を有している。この引きだし部31を介して、インバータ回路は他の回路へ信号を出力する。図1および図2に示すように、P型MOSFET40およびN型MOSFET50は、基板72に設けられている。基板72は、例えばシリコンによって構成される。また、P型MOSFET40とN型MOSFET50は、素子分離領域70によって互いに分離されている。さらに、P型MOSFET40とN型MOSFET50は、共通のゲート電極26を有している。ゲート電極26は、基板72上に設けられたゲート酸化膜78上に形成されている。ゲート電極26は、例えばポリシリコンからなる。ゲート酸化膜78は、例えばシリコン酸化膜からなる。また、ゲート電極26およびゲート酸化膜78の側壁には、側壁膜79が設けられている。側壁膜79は、例えばシリコン酸化膜からなる。図2に示すように、基板72のうちP型MOSFET40を構成する領域には、Nウェル90が設けられている。P型MOSFET40のドレイン領域46は、Nウェル90中に設けられている。同様に、P型MOSFET40のソース領域42およびソース領域44は、Nウェル90中に設けられている図示せず。図1に示すように、P型MOSFET40のドレイン領域46は、ソース領域42と、ソース領域44との間に位置している。ドレイン領域46とソース領域42の間の領域上、およびドレイン領域46とソース領域44の間の領域上には共通のゲート電極26が設けられている。すなわち、図1に示す構造では、P型MOSFET40は、2つのMOSFETが共通のドレイン領域46により構成される。図2に示すように、基板72のうちN型MOSFET50を構成する領域には、Pウェル92が設けられている。N型MOSFET50のドレイン領域56は、Pウェル92中に設けられている。同様に、N型MOSFET50のソース領域52およびソース領域54は、Pウェル92中に設けられている図示せず。図1に示すように、N型MOSFET50のドレイン領域56は、ソース領域52と、ソース領域54との間に位置している。ドレイン領域56とソース領域52の間の領域上、およびドレイン領域56とソース領域54の間の領域上には共通のゲート電極26が設けられている。すなわち、図1に示す構造では、N型MOSFET50は、2つのMOSFETが共通のドレイン領域56により構成される。なお、P型MOSFET40およびN型MOSFET50は、1つのMOSFETに独立した1つのドレイン領域が設けられるように構成されていてもよい。図2に示すように、ドレイン電極20は、コンタクト64を介してドレイン領域46と接続している。コンタクト64は、ドレイン領域46上に、例えば複数設けられている。複数のコンタクト64は、例えばドレイン電極20の延伸方向において、隣接するコンタクト64の間隔がいずれも等しくなるように配置される。また、ドレイン電極20は、コンタクト66を介してドレイン領域56と接続している。コンタクト66は、ドレイン領域56上に、例えば複数設けられている。複数のコンタクト66は、例えばドレイン電極20の延伸方向において、隣接するコンタクト66の間隔がいずれも等しくなるように配置される。また、図1に示すように、電源配線22は、コンタクト60を介してソース領域42およびソース領域44と接続している。コンタクト60は、ソース領域42上およびソース領域44上に、例えば複数ずつ設けられている。さらに、図1に示すように、接地配線24は、コンタクト62を介してソース領域52およびソース領域54と接続している。コンタクト62は、ソース領域52上およびソース領域54上に、例えば複数ずつ設けられている。コンタクト60、62、64、66は、例えば基板72上に設けられた層間絶縁膜74中に形成されている。コンタクト60、62、64、66は、例えばW等の金属からなる。ドレイン電極20は、例えば層間絶縁膜74上に設けられた層間絶縁膜75中に形成されている。ドレイン電極20は、例えばCuを含む導体材料によって構成される。ドレイン電極20上および層間絶縁膜75上には、例えばバリア絶縁膜80が形成されている。図1および図2に示すように、ドレイン電極20は、複数のビア10を介して出力信号配線30と接続している。ビア10は、図2に示すように、例えば平面視でコンタクト64上に位置するように設けられる。出力信号配線30とビア10は、層間絶縁膜75上に設けられた層間絶縁膜76中および層間絶縁膜76上に設けられた層間絶縁膜77中において、例えばデュアルダマシン法によって一体として形成される。また、一体として形成された出力信号配線30およびビア10の底部および側部には、例えばバリアメタル膜11が形成される。出力信号配線30は、例えばCu配線である。また、ビア10は、例えばCuによって構成される。バリアメタル膜11は、例えばMoまたはRuによって構成される。バリアメタル膜11の膜厚は、例えばビア10や出力信号配線30を構成する材料が流動しやすいように設定されていてもよい。層間絶縁膜77上および出力信号配線30上には、例えばバリア絶縁膜82が形成されている。本実施形態において、出力信号配線30は、平面視でドレイン電極20全体を覆うように形成されている。次に、本実施形態において、ドレイン電極20のエレクトロマイグレーション耐性を向上させる原理について説明する。本実施形態に係る半導体装置100において、ドレイン電極20に流れる電流は、図1中の上方から下方に向かって一方向に流れる。このとき、電子は、図1中の下方から上方に向かって移動する。この電子の移動によって配線材料が押し流され、ドレイン電極20中に空隙が発生してしまう。このようにして、ドレイン電極20において、エレクトロマイグレーションが発生する。エレクトロマイグレーション耐性は、例えばドレイン電極20を流れる電流密度を低減し、ドレイン電極20中を移動する電子の数を減少させることにより向上させることができる。また、リザーバ効果を利用することによりエレクトロマイグレーション耐性を向上させることもできる。これは、ドレイン電極20に、エレクトロマイグレーションにより押し流された配線材料を補うためのリザーバを設けることにより、ドレイン電極20中に空隙が発生することを抑制するというものである。図9および図10は、比較例に係る半導体装置108を示す平面図および断面図である。図10は、図9におけるA-A断面を図9中の左から右へ向けて見た断面図である。図9および図10に示すように、半導体装置108において、ドレイン電極20上には、ドレイン電極20と出力信号配線30を接続するビア10が一つしか形成されていない。このため、ドレイン電極20を流れる電流密度を緩和することができない。また、リザーバが設けられていないため、リザーバ効果を利用することもできない。よって、比較例に係る半導体装置108では、十分なエレクトロマイグレーション耐性を得ることができなかった。これに対し、本実施形態に係る半導体装置100では、ドレイン電極20上に複数のビア10が形成されている。そして、ドレイン電極20は、複数のビア10を介して出力信号配線30と接続している。このため、ドレイン電極20中に流れる電流は、複数のビア10を介して分散する。これにより、ドレイン電極20における電流密度を低減することができる。また、ドレイン電極20上に設けられた複数のビア10および出力信号配線30は、ドレイン電極20のリザーバとして機能する。よって、リザーバ効果を利用することもできる。本実施形態によれば、このようにして、ドレイン電極20のエレクトロマイグレーション耐性を向上することができる。次に、本実施形態の効果を説明する。本発明者は、回路上においては、インバータ回路を構成するドレイン電極において、最も電流密度が高くなり、かつ一方向にしか電流が流れないことに注目した。このため、インバータ回路を構成するドレイン電極では、エレクトロマイグレーションが生じやすい。また、例えば図1に示すように、P型MOSFETおよびN型MOSFETにおいて、ドレイン領域が二つのMOSFETによって共有されるよう構成される場合には、ゲート電極下を流れる電流が両側のソース領域からドレイン領域へ集まってくるため、駆動電流を大きくすることができる。また、インバータ回路による回路占有面積を小さく抑えることもできる。しかし、この場合、ドレイン電極における電流密度はさらに高くなる。本実施形態に係る半導体装置100によれば、P型MOSFET40を構成するドレイン領域46と、N型MOSFET50を構成するドレイン領域56と、に接続するドレイン電極20上に、複数のビア10を設けている。ドレイン電極20上に複数のビア10を設けることにより、ドレイン電極20において、電流密度を低減させ、かつリザーバ効果を生じさせることができる。このように、エレクトロマイグレーションが生じやすいインバータ回路のドレイン電極20において、エレクトロマイグレーション耐性を向上させることができる。よって、配線におけるエレクトロマイグレーション耐性を向上させることができる。エレクトロマイグレーション耐性は、例えば電流密度の大きくなる部分の配線の断面積を大きくすることにより向上させることができる。しかし、配線が微細になってくると、配線の断面積をウェハ面と水平方向に広げることは困難となる。また、配線の断面積をウェハ面と垂直方向、すなわち配線断面の縦方向に広げることは、下層の配線との接触を引き起こす可能性がある。このため、プロセス的なコントロールが困難となる。本実施形態に係る半導体装置100によれば、ドレイン電極20の断面積を大きくすることなく、ドレイン電極20上に複数のビア10を設けることにより、ドレイン電極20の電流密度を低減することができる。これにより、微細配線構造における電流密度の低減が容易となる。また、プロセス的なコントロールが容易となる。また、配線に、配線から突出して設けられた余剰部からなるリザーバを設けることにより、リザーバ効果を利用してエレクトロマイグレーション耐性を向上させることもできる。しかし、ビアの形成とは異なる工程によってリザーバを設ける必要があり、製造コストが増大してしまうという問題点がある。また、エレクトロマイグレーションを向上する必要のある場所が特定されていない場合、配線全体に亘ってリザーバを設ける必要がある。この場合、リザーバの形成に起因した他の配線における寄生容量が、大きく増大する。これにより、回路動作のスピードが遅くなってしまう。本実施形態に係る半導体装置100によれば、ドレイン電極20上に、ドレイン電極20と出力信号配線30を接続する複数のビア10が設けられている。このとき、複数のビア10と出力信号配線30は、ドレイン電極20のリザーバとして機能する。よって、配線から突出して設けられた余剰部を形成せずに、リザーバ効果を利用することができる。このため、製造コストの増大を抑制することができる。また、複数のビア10は、電流密度が最も高いインバータ回路のドレイン電極20に設けられている。このように、本実施形態によれば、エレクトロマイグレーションを向上する必要のある場所を特定して、複数のビア10を設けている。よって、他の配線における寄生容量の増大を抑制し、回路動作のスピードが遅くなることを防止することができる。図11は、各実施形態および比較例におけるエレクトロマイグレーション耐性および配線チャネル数を示すグラフである。第1の実施形態、比較例、および後述する第2~第4の実施形態に関するエレクトロマイグレーション耐性図11中●および配線チャネル数図11中○を示している。なお、各実施形態におけるエレクトロマイグレーション耐性の値は、比較例を1としたときの値を示している。また、配線チャネル数は、出力信号配線30が設けられている配線層中であって、ドレイン電極20上に位置する配線チャネルのうち使用可能なすなわち、ドレイン電極20に接続されていない配線チャネル数を示している。図11に示すように、第1の実施形態に係る半導体装置100によれば、比較例に係る半導体装置108よりも、5倍のエレクトロマイグレーション耐性を実現していることが分かる。図3は、第2の実施形態に係る半導体装置102を示す平面図であって、第1の実施形態に係る図1に対応している。また、図4は、図3に示す半導体装置102を示す断面図であって、第1の実施形態に係る図2に対応している。図4は、図3におけるA-A断面を図3中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置102は、ビア10および出力信号配線30の構成を除いて、第1の実施形態に係る半導体装置100と同様である。図3および図4に示すように、本実施形態に係る半導体装置102において、出力信号配線30は、平面視でドレイン電極20の一部を覆うように設けられている。本実施形態においては、図3および図4に示すように、ドレイン電極20のうち、平面視でドレイン領域46と重なる部分の一部、および平面視でドレイン領域56と重なる部分全体が、出力信号配線30によって覆われている。ドレイン電極20は、一端側の領域において、複数のコンタクト64を介してP型MOSFET40のドレイン領域46と接続している。また、ドレイン電極20は、他端側の領域において、複数のコンタクト66を介してN型MOSFET50のドレイン領域56と接続している。以下、本明細書中において、ドレイン電極20の一端とは、P型MOSFET40に接続されている側に位置する端部を示す。また、ドレイン電極20の他端とは、N型MOSFET50に接続されている側に位置する端部を示す。ビア10のうちの一部は、ドレイン電極20のうち平面視で引きだし部31よりもP型MOSFET40側に位置する一端側の領域に接続している。そして、ビア10のうちの当該一部は、隣接するコンタクト64の間隔がいずれも等しくなるように配置された複数のコンタクト64全体の重心よりも、ドレイン電極20の他端側に位置する。この場合、ビア10のうちの当該一部は、インバータ回路のP型MOSFET40側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。ビア10のうちの当該一部は、図3に示すように、平面視で、複数のコンタクト64のうち最も他端側においてドレイン電極20と接続しているコンタクト64上に位置している。ビア10のうちの他の一部は、ドレイン電極20のうち平面視で引きだし部31よりもN型MOSFET50側に位置する他端側の領域に接続している。そして、ビア10のうちの当該他の一部は、隣接するコンタクト66の間隔がいずれも等しくなるように配置された複数のコンタクト66全体の重心よりも、ドレイン電極20の他端側に位置している。この場合、ビア10のうちの当該他の一部は、インバータ回路のN型MOSFET50側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。ビア10のうちの当該他の一部は、図3および図4に示すように、平面視で、複数のコンタクト66のうち最も他端側においてドレイン電極20と接続しているコンタクト66上に位置している。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態において、出力信号配線30は、平面視でドレイン電極20の一部を覆うように設けられている。出力信号配線30が設けられている層間絶縁膜77において、出力信号配線30が設けられていない領域においては、インバータ動作に直接関与しないような他の配線を形成することが可能となる。このため、図11に示すように、第1の実施形態と比較して配線のチャネル数を確保し、配線効率を向上させることができる。エレクトロマイグレーションは、配線材料が電子によって押し流されることによって生じる。このため、リザーバ効果は、電子の流れの上流にリザーバが設けられている場合において最も効果的に働く。ドレイン電極20において、電子は図3中の下方から上方に流れている。従って、ドレイン電極20の他端側が、電子の流れの上流側となる。本実施形態において、ビア10のうちの一部は、平面視で、複数のコンタクト64のうち最も他端側においてドレイン電極20と接続しているコンタクト64上に位置している。この場合、ビア10のうち一部は、インバータ回路のP型MOSFET側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。また、本実施形態において、ビア10のうちの一部は、平面視で、複数のコンタクト66のうち最も他端側においてドレイン電極20と接続しているコンタクト66上に位置している。この場合、ビア10のうち一部は、インバータ回路のN型MOSFET側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。よって、本実施形態によれば、リザーバ効果を効果的に働かせることが可能な配線構造を実現することができる。図5は、第3の実施形態に係る半導体装置104を示す平面図であって、第1の実施形態に係る図1に対応している。また、図6は、図5に示す半導体装置102を示す断面図であって、第1の実施形態に係る図2に対応している。図6は、図5におけるA-A断面を図5中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置104は、ビア10および出力信号配線30の構成を除いて、第1の実施形態に係る半導体装置100と同様である。図5および図6に示すように、本実施形態に係る半導体装置104において、出力信号配線30は、平面視でドレイン電極20の一部を覆うように設けられている。本実施形態においては、図5および図6に示すように、ドレイン電極20のうち、平面視でドレイン領域46と重なる部分の一部、および平面視でドレイン領域56と重なる部分の一部が、出力信号配線30によって覆われている。ドレイン電極20は、一端側の領域において、複数のコンタクト64を介してP型MOSFET40のドレイン領域46と接続している。また、ドレイン電極20は、他端側の領域において、複数のコンタクト66を介してN型MOSFET50のドレイン領域56と接続している。ビア10のうちの一部は、ドレイン電極20のうち平面視で引きだし部31よりもP型MOSFET40側に位置する一端側の領域に接続している。そして、ビア10のうちの当該一部は、隣接するコンタクト64の間隔がいずれも等しくなるように配置された複数のコンタクト64全体の重心よりも、ドレイン電極20の他端側に位置する。この場合、ビア10のうちの当該一部は、インバータ回路のP型MOSFET40側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。ビア10のうちの当該一部は、図5に示すように、平面視で、複数のコンタクト64のうち最も他端側においてドレイン電極20と接続しているコンタクト64上に位置している。ビア10のうちの他の一部は、ドレイン電極20のうち平面視で引きだし部31よりもN型MOSFET50側に位置する他端側の領域に接続している。そして、ビア10のうちの当該他の一部は、隣接するコンタクト66の間隔がいずれも等しくなるように配置された複数のコンタクト66全体の重心よりも、ドレイン電極20の一端側に位置している。この場合、ビア10のうちの当該他の一部は、インバータ回路のN型MOSFET50側を流れる電流の上流側、すなわち電子流の下流側に位置することとなる。ビア10のうちの当該他の一部は、図5に示すように、平面視で、複数のコンタクト66のうち最も一端側においてドレイン電極20と接続しているコンタクト66上に位置している。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、図5および図6に示すように、ドレイン電極20のうち、平面視でドレイン領域46と重なる部分の一部、および平面視でドレイン領域56と重なる部分の一部が、出力信号配線30によって覆われている。このため、第1および第2の実施形態と比較して、層間絶縁膜77中において出力信号配線30が占める面積は小さい。よって、図11に示すように、第1および第2の実施形態と比較して、配線のチャネル数を確保し、配線効率をより向上させることができる。図7は、第4の実施形態に係る半導体装置106を示す平面図であって、第1の実施形態における図1に対応している。また、図8は、図7に示す半導体装置106を示す断面図であって、第1の実施形態における図2に対応している。図8は、図7におけるA-A断面を図7中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置106は、導体パターン32、34が設けられていることや、ビア10および出力信号配線30の構造を除いて、第1の実施形態に係る半導体装置100と同様である。図7および図8に示すように、本実施形態に係る半導体装置106は、導体パターン32および導体パターン34を備えている。導体パターン32および導体パターン34は、例えばCuによって構成される。導体パターン32および導体パターン34は、ドレイン電極20上に設けられている。また、導体パターン32および導体パターン34は、図7に示すように、出力信号配線30とは直接接続していない。すなわち、導体パターン32および導体パターン34は、ビア10およびドレイン電極20を介して出力信号配線30と接続することとなる。図7に示すように、導体パターン32および導体パターン34は、例えばドレイン電極20が延伸する方向と垂直な方向に延伸している。このため、例えばドレイン電極20が延伸する方向と同一方向に延伸する場合と比較して、平面視でドレイン電極20を覆う面積は小さい。また、図7に示すように、ドレイン電極20のうち、平面視でドレイン領域46およびドレイン領域56と重なる部分は、出力信号配線30によって覆われていない。図8に示すように、複数のビア10のうち一部を構成するビア12は、ドレイン電極20と出力信号配線30とを接続している。そして、複数のビア10のうち他の一部を構成するビア14およびビア16は、ドレイン電極20と導体パターン32を、ドレイン電極20と導体パターン34を、それぞれ接続している。本実施形態において、ビア14、導体パターン32、ビア16、および導体パターン34は、ドレイン電極20のリザーバとして機能する。ドレイン電極20は、一端側の領域において、複数のコンタクト64を介してP型MOSFET40のドレイン領域46と接続している。また、ドレイン電極20は、他端側の領域において、複数のコンタクト66を介してN型MOSFET50のドレイン領域56と接続している。ビア14は、ドレイン電極20のうち平面視で引きだし部31よりもP型MOSFET40側に位置する一端側の領域に接続している。そして、ビア14は、隣接するコンタクト64の間隔がいずれも等しくなるように配置された複数のコンタクト64全体の重心よりも、ドレイン電極20の他端側に位置する。この場合、ビア14は、インバータ回路のP型MOSFET40側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。ビア14は、図7に示すように、平面視で、複数のコンタクト64のうち最も他端側においてドレイン電極20と接続しているコンタクト64上に位置している。ビア16は、ドレイン電極20のうち平面視で引きだし部31よりもN型MOSFET50側に位置する他端側の領域に接続している。そして、ビア16は、隣接するコンタクト66の間隔がいずれも等しくなるように配置された複数のコンタクト66全体の重心よりも、ドレイン電極20の他端側に位置している。この場合、ビア16は、インバータ回路のN型MOSFET側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。ビア16は、図7に示すように、平面視で、複数のコンタクト66のうち最も他端側においてドレイン電極20と接続しているコンタクト66上に位置している。ビア12、ビア14およびビア16は、底部および側部に設けられたバリアメタル膜11をそれぞれ有している。バリアメタル膜11は、例えばRuまたはMo等によって構成されている。ビア14およびビア16の底部に設けられたバリアメタル膜11の膜厚は、ビア12の底部に設けられたバリアメタル膜11の膜厚よりも薄い。また、ビア14およびビア16は、ビア12よりも開口径が小さい。ビア14およびビア16の底部に設けられたバリアメタル膜11の膜厚を、ビア12の底部に設けられたバリアメタル膜11の膜厚よりも薄くすることは、例えばこのようにビア14およびビア16の開口径をビア12の開口径よりも小さくすることにより実現することができる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。本実施形態において、ビア14は、平面視で、複数のコンタクト64のうち最も他端側においてドレイン電極20と接続しているコンタクト64上に位置している。この場合、ビア14は、インバータ回路のP型MOSFET側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。また、本実施形態において、ビア16は、平面視で、複数のコンタクト66のうち最も他端側においてドレイン電極20と接続しているコンタクト66上に位置している。この場合、ビア16は、インバータ回路のN型MOSFET側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。リザーバ効果は、電子の流れの上流にリザーバが設けられている場合において最も効果的に働く。すなわち、本実施形態によれば、リザーバ効果を効果的に働かせることが可能な配線構造を実現することができる。従って、図11に示すように、第3の実施形態と比較して、エレクトロマイグレーション耐性をより向上することができる。また、本実施形態によれば、ドレイン電極20のうち、平面視でドレイン領域46およびドレイン領域56と重なる部分は、出力信号配線30によって覆われていない。さらに、導体パターン32および導体パターン34は、ドレイン電極20が延伸する方向と垂直な方向に延伸している。このため、第1および第2の実施形態と比較して、層間絶縁膜77中においてエレクトロマイグレーション耐性を向上させるために形成された配線や導体パターンが占める面積は小さい。よって、図11に示すように、第1および第2の実施形態と比較して、配線のチャネル数を確保し、配線効率をより向上させることができる。さらに、導体パターン32および導体パターン34は、出力信号配線30と直接接続していない。このため、リザーバとして機能するビア14、ビア16、導体パターン32、および導体パターン34の内部に空隙が発生しても、回路動作には影響を与えない。従って、半導体装置の信頼性を向上することができる。さらに、ビア14およびビア16の底部に設けられたバリアメタル膜11の膜厚は、ビア12の底部に設けられたバリアメタル膜11の膜厚よりも小さい。従って、ビア14、ビア16、導体パターン32および導体パターン34から、ドレイン電極20への、配線材料の流動が容易となる。よって、図11に示すように、第2および第3の実施形態と比較して、エレクトロマイグレーション耐性をより向上することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。