"光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、前記複数の垂直読出線にそれぞれ対応して設けられた複数の変換部とを備え、前記複数の変換部の各々は、対応の垂直読出線を介して出力された各画素の信号を保持するための保持ノードを有し、前記保持ノードに保持した信号を第1~第NNは3以上の整数の変換ステージを順に実行することによってデジタル値に変換し、第1の変換ステージでは、前記複数の変換部の各々は、前記保持ノードの電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、前記デジタル値の最上位ビットを含む上位の1または複数のビットの値を決定し、第i2≦i≦N-1の変換ステージでは、前記複数の変換部の各々は、第i-1の変換ステージにおける電圧ステップよりも小さな電圧ステップで前記保持ノードの電圧を変化させながら前記参照電圧と比較することによって、第i-1の変換ステージで決定したビットに続く1または複数のビットの値を決定し、第Nの変換ステージでは、前記複数の変換部の各々は、第N-1の変換ステージにおける電圧ステップの範囲またはその範囲にオーバーレンジを加えた範囲で、前記保持ノードの電圧を連続的に変化させながら前記参照電圧と比較することによって、第N-1の変換ステージで決定したビットに続く最下位ビットまでの値を決定する、固体撮像装置。各前記変換部は、各第1の電極が前記保持ノードに接続され、各々が、前記第1~第N-1の変換ステージのいずれか1つに対応する複数の容量素子と、前記保持ノードの電圧と前記参照電圧とを比較する比較器と、前記保持ノードに接続された複数の容量素子の各第2の電極に可変の電圧を印加する電圧印加部とを含み、前記電圧印加部は、前記第1~第N-2の変換ステージのうち第j1≦j≦N-2の変換ステージの実行中には、第jの変換ステージに対応する容量素子に印加する電圧を1素子ずつ切替える単独切替、または第j1~第N-1の変換ステージに対応する容量素子に印加する電圧を複数素子ずつ切替える複数切替、もしくは単独切替および複数切替の両方を、前記比較器の出力信号の論理レベルが反転するまで行なうことによって、前記保持ノードの電圧を所定の電圧ステップで変化させ、前記電圧印加部は、第N-1の変換ステージでは、第N-1の変換ステージに対応する容量素子に印加する電圧を1素子ずつ切替える単独切替を、前記比較器の出力信号の論理レベルが反転するまで行なうことによって、前記保持ノードの電圧を所定の電圧ステップで変化させる、請求項1に記載の固体撮像装置。前記電圧印加部は、前記第Nの変換ステージでは、前記第N-1の変換ステージの最後に印加電圧の切替を行なった容量素子の第2の電極に対して、連続的に変化するスロープ電圧を印加することによって、前記保持ノードの電圧を連続的に変化させる、請求項2に記載の固体撮像装置。前記保持ノードに接続された複数の容量素子は、前記第N-1の変換ステージに対応する第1~第MMは2以上の整数の容量素子を含み、前記電圧印加部は、第1の電圧が与えられる第1の電源ノードと、第2の電圧が与えられる第2の電源ノードと、前記第1~第N-1の変換ステージでは前記第2の電圧が与えられ、前記第Nの変換ステージでは前記第1の電圧から前記第2の電圧までの範囲またはそれを超えた範囲で連続的に変化するスロープ電圧が与えられる第3の電源ノードと、前記第1~第MMは2以上の整数の容量素子にそれぞれ対応して設けられた第1~第Mの中間ノードと、前記第1~第Mの容量素子にそれぞれ対応するとともに前記第1~第Mの中間ノードにそれぞれ対応し、各々が、対応の容量素子の第2の電極の接続先を、前記第1の電源ノードから対応の中間ノードに切替えるための第1~第Mの切替スイッチと、前記第2~第Mの切替スイッチにそれぞれ対応するとともに前記第1~第M-1の中間ノードにそれぞれ対応し、各々が、対応の切替スイッチの切替わりに連動して、対応の中間ノードの接続先を前記第3の電源ノードから前記第2の電源ノードに切替える第1~第M-1の連動スイッチとを含み、前記第N-1の変換ステージでは、前記第1~第Mの切替スイッチの少なくとも一部が、第1から第Mの番号順で、前記比較器の出力信号の論理レベルが反転するまで順次切替わり、前記第Nの変換ステージでは、前記第3の電源ノードの電圧がスロープ状に変化することによって、前記第N-1の変換ステージの最後に接続先が切替わった切替えスイッチに接続されている容量素子の第2の電極に前記スロープ電圧が印加される、請求項3に記載の固体撮像装置。前記電圧印加部は、前記第1~第M-1の中間ノードにそれぞれ近接した位置に配置される第1~第M-1のダミーノードと、前記第2~第Mの切替スイッチにそれぞれ対応するとともに前記第1~第M-1のダミーノードにそれぞれ対応し、各々が、対応の切替スイッチの切替わりに連動して、対応のダミーノードの接続先を第2の電源ノードから前記第3の電源ノードに切替える第1~第M-1のダミースイッチとをさらに含む、請求項4に記載の固体撮像装置。前記保持ノードは、前記比較器の第1の入力端子に接続され、各前記変換部は、前記比較器の第2の入力端子と接地ノードとの間に接続された容量素子をさらに含み、前記比較器の第2の入力端子に接続された容量素子は、前記各画素に光が照射されていない状態で前記保持ノードに取り込まれた非照射時の信号を前記参照電圧として保持する、請求項2~5のいずれか1項に記載の固体撮像装置。上記の従来技術では、2種類のAD変換の組み合わせにより、精度と変換速度を両立させる方式が用いられている。しかしながら、この方式では、高精度低速なAD変換fine変換の1bitの判定に必要な時間を短縮できない場合には、分解能が1bit増える毎に低精度高速なAD変換coarse変換の判定回数が2倍に増える。このため、高精度化と高速動作の両立には限界がある。したがって、この発明の主たる目的は、従来よりも高精度かつ高速の変換が可能なカラムADCを内蔵した固体撮像装置を提供することである。この発明の実施の一形態による固体撮像装置は、撮像部と複数の変換部とを備える。撮像部は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。複数の変換部は、複数の垂直読出線にそれぞれ対応して設けられる。各変換部は、対応の垂直読出線を介して出力された各画素の信号を保持するための保持ノードを有し、保持ノードに保持した信号を第1~第NNは3以上の整数の変換ステージを順に実行することによってデジタル値に変換する。第1の変換ステージでは、各変換部は、保持ノードの電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、デジタル値の最上位ビットを含む上位の1または複数のビットの値を決定する。第i2≦i≦N-1の変換ステージでは、各変換部は、第i-1の変換ステージにおける電圧ステップよりも小さな電圧ステップで保持ノードの電圧を変化させながら参照電圧と比較することによって、第i-1の変換ステージで決定したビットに続く1または複数のビットの値を決定する。第Nの変換ステージでは、各変換部は、第N-1の変換ステージにおける電圧ステップの範囲またはその範囲にオーバーレンジを加えた範囲で、保持ノードの電圧を連続的に変化させながら参照電圧と比較することによって、第N-1の変換ステージで決定したビットに続く最下位ビットまでの値を決定する。上記の実施の形態によれば、従来の低精度高速な変換coarse変換に重み付けをしてN-1段階N≧3の高速変換ステージを設けることにより、従来よりも高精度かつ高速のAD変換が可能になる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。[この発明の前提となる技術についての説明]まず、本発明の実施の形態における固体撮像装置の詳細を説明する前に、その前提となる技術について説明する。CMOSイメージセンサ図1は、CMOSイメージセンサの概略的な構成例を示す図である。図1を参照して、CMOSイメージセンサ200は、デジタルイメージセンサであって、画素アレイ210と、垂直方向に画素の走査を行なうV-Scanner垂直走査回路220と、列カラムごとに配置されるカラムアンプカラムAmp.230と、カラムアンプ230から出力されるアナログ信号をデジタル信号に変換するカラムADC240とを含む。カラムアンプ230は、V-Scanner220による走査によって順次送られてくる画素の信号を増幅してカラムADC240に出力する。カラムADC240は、カラムアンプ230から出力されたアナログ信号をデジタル信号に変換してチップ外部に出力する。このようなデジタルイメージセンサは、デジタル転送のため高速化が可能であるとともに、既存のLVDSLowVoltageDifferentialSignalingなどのデータ出力I/FInterfaceを流用可能であるといった利点がある。さらに、カラムADC240がカラムアンプ230に直結されるため低ノイズ、かつ高精度設計が可能であるといった利点もある。たとえば、アナログイメージセンサであれば12ビット精度250μVのところをこのデジタルイメージセンサによれば、14ビット精度60μVにすることができる。一方、カラムADCごとの特性ばらつきが発生するといった欠点がある。CMOSイメージセンサの配置例図2は、CMOSイメージセンサの主要部の配置例を示す図である。図2を参照して、CMOSイメージセンサは、画素アレイ11と、画素の列ごとに配置されたカラムADC12およびPGAProgrammableGainAmplifier16と、データラッチ/転送回路17とを含む。PGA16図1のカラムアンプ230に対応するは、列方向の画素PXから順次送られてくる画素出力を増幅してADC12に出力する。ADC12図1のカラムADC240に対応するは、PGA16から受けたアナログ信号をデジタル信号に変換してデータラッチ/転送回路17に出力する。データラッチ/転送回路17図1では図示省略は、行方向の画素出力のデジタル値を順次シフトし、1行分の画素のデジタル信号を外部に出力する。PGA16およびカラムADC12は、画素アレイ11の上下に配置されており、2列の画素の幅に1つのPGA16およびカラムADC12が配置される構成となっている。このように、カラムADC12およびPGA16の横幅は画素ピッチの2倍であるため、非常に細長い形状となってしまう。この制約のもとでカラムADC12を設計しなければならないため、小面積で簡単な回路構成であり、省電力化が可能であることが必須となる。CMOSイメージセンサの画素図3は、図2に示す画素PXの電気的等価回路を示す図である。画素PXは、光信号を電気信号に変換するフォトダイオード3と、転送制御線上の転送制御信号TXに従ってフォトダイオード3によって生成された電気信号を伝達する転送トランジスタ2と、リセット制御線上のリセット制御信号RXに従ってフローティングディフュージョン7を所定の電圧レベルにリセットするリセットトランジスタ1とを含む。さらに、画素PXは、フローティングディフュージョン7上の信号電位に従って電源ノード上の電源電圧VDDをソースフォロアモードで伝達するソースフォロアトランジスタ4と、行選択制御線上の行選択信号SLに従ってソースフォロアトランジスタ4により伝達された信号を垂直読出線9上に伝達する行選択トランジスタ5とを含む。トランジスタ1,2,4および5は、一例として、NチャネルMOSMetalOxideSemiconductorトランジスタで構成される。したがって、この画素PXはCMOSComplementaryMOSイメージセンサの画素である。画素の読出し動作図4は、図3に示す画素PXの信号読出時の動作を説明するためのタイミングチャートである。以下、図4を参照して、図3に示す画素PXの信号読出動作について説明する。期間PT1において、リセット制御信号RXがハイレベル以下、Hレベルと略す。の状態で、転送制御信号TXがHレベルに設定される。リセットトランジスタ1および転送トランジスタ2がともにオン状態となり、フォトダイオード3により変換された電気信号が初期化される。すなわち、フォトダイオード3において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。次に、転送制御信号TXがロウレベル以下、Lレベルと略す。となり、転送トランジスタ2がオフ状態となると、フォトダイオード3における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号RXはHレベルを維持し、リセットトランジスタ1はオン状態を維持する。リセット制御信号RXが電源電圧VDDレベルのとき、フローティングディフュージョン7は、電源電圧VDDから、このリセットトランジスタ1のしきい値電圧分低い電圧レベルに維持される。次に、まず行選択信号SLがHレベルとなり、行選択トランジスタ5が導通し、ソースフォロアトランジスタ4によるソースフォロア動作により、このフローティングディフュージョン7上の電位に応じた電位の信号が垂直読出線9上に伝達される。この後、画素読出期間PT5が開始される。画素読出期間PT5においては、まず、期間PT2において、リセット制御信号RXがLレベルとなり、リセットトランジスタ1がオフ状態となる。フローティングディフュージョン7上の信号電位に応じた信号が、垂直読出線9上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間PT2において、画素PXの信号の参照電位の設定が行なわれる。これは、後述する画素の暗状態の情報dark電圧とも称する。のサンプリングに相当する。次に、期間PT3において、転送制御信号TXがHレベルとなり、転送トランジスタ2が導通し、フォトダイオード3により光電変換されて蓄積された電荷が、フローティングディフュージョン7へ伝達される。これに応じて、垂直読出線9の電位が画素からの電荷に応じた電位に変化する。転送制御信号TXがLレベルとなると、垂直読出線9上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間PT4において充電される。これは、後述する画素の明状態の情報signal電圧とも称する。のサンプリングに相当する。次に、期間PT2およびPT4においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素PXの信号画素信号が読出される。1つの画素に対して2回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素PXにおけるノイズの影響を相殺し、フォトダイオード3により生成された電気信号を読出す。画素PXの信号の読出が完了すると、次に行選択信号SLがLレベルとなり、行選択トランジスタ5がオフ状態となる。画素PXは行列状に配列されており、1行の画素について、並列に、画素信号の読出が行なわれる。画素PXにおいては、リセット期間PT1の完了後、この読出期間PT5が完了するまでの期間PT6の間、フォトダイオード3においては、光信号を電気信号に変換して、信号電荷を生成する。図3に示すように、画素PXは、フォトダイオード3と、NチャネルMOSトランジスタで構成されており、垂直読出線9上には、行選択トランジスタ5を介して画素信号が読出される。したがって、CCDイメージセンサと異なり、この行選択トランジスタ5および垂直読出線9の選択順序はランダムに設定することができる。画素アレイの構成図5は、図2の画素アレイの要部の構成を示す図である。図5においては、第N行から第N3行および第M列から第M3列の4行4列に配列される画素PXを代表的に示す。画素PXは、図3に示す画素PXと同一の構成を有する。画素PXが行列状に配列されており、各行それぞれごとに、リセット制御信号RX[i]、転送制御信号TX[i]および行選択制御信号SL[i]の組が与えられる。ここで、iはNからN3のいずれかである。画素列それぞれに対応して、垂直読出線9が配置される。画素アレイのデータ読出し動作図6は、図2および図5に示す画素アレイのデータ読出時の動作を示すタイミングチャートである。以下、図6を参照して、図2および図5に示す画素アレイの画素信号読出動作について説明する。時刻T1において、第N行および第N1行に対する転送制御信号TX[N]およびTX[N1]がHレベルへ駆動される。リセット制御信号RX[N]およびRX[N1]はHレベルであり、リセットトランジスタ1はオン状態にある。時刻T1から始まる期間A1およびA4において、第N行および第N1行において、フォトダイオード3の蓄積電荷の放出が行なわれ、これに応じて、これらの第N行および第N1行において、図3に示すフローティングディフュージョン7が、所定の初期電圧レベルにリセットされる。所定時間が経過すると、時刻T2において、第N行に対する行選択信号SL[N]がHレベルに立上がる。これにより、第N行において、画素PX内の行選択トランジスタ5がオン状態となり、対応の垂直読出線9にソースフォロアトランジスタ4が結合される。次に、リセット制御信号RX[N]がLレベルに立下がり、第N行において各画素内においてリセットトランジスタ1がオフ状態となり、フローティングディフュージョン7がリセット電位レベルに維持される。時刻T4において、転送制御信号TX[N]がHレベルとなり、第N行の画素において転送トランジスタ2がオン状態となり、フォトダイオード3により生成された信号電荷が、フローティングディフュージョン7に伝達される。このとき、行選択信号SL[N]がHレベルであり、各垂直読出線9に、このフローティングディフュージョン7の電位に従って画素信号が読出される。この第N行の画素の読出動作完了後、リセット制御信号RX[N]がHレベルとなり、再びフローティングディフュージョン7が、初期電圧レベルにリセットトランジスタ1を介して充電される。時刻T6において、行選択信号SL[N]がLレベルとなり、行選択トランジスタ5がオフ状態となり、その第N行の画素の信号電荷の読出が完了する。次に、第N1行の画素の信号の読出が行なわれる。すなわち、時刻T7において、行選択信号SL[N1]がHレベルに立上がり、この第N1行の画素PXのソースフォロアトランジスタが、対応の垂直読出線9に結合される。次に時刻T8において、リセット制御信号RX[N1]がLレベルとなり、フローティングディフュージョン7に対する追加動作が完了する。時刻T9において、転送制御信号TX[N1]がHレベルとなり、フォトダイオード3の生成した信号電荷に従ってフローティングディフュージョン7の電位が変化し、この電位に従って画素信号が垂直読出線9上に読出される。時刻T11において、行選択信号SL[N1]がLレベルに立下がり、第N行および第N1行の画素に対する読出が完了する。以上の動作を繰り返すことにより、列方向の画素の情報が順次PGA16に出力される。カメラシステムの構成図7は、本発明の実施形態のカメラシステムの構成を表わす図である。図7を参照して、カメラシステム1000は、電源チップ61と、ラインバッファ62と、CPUCentralProcessingUnit763と、フラッシュメモリ764と、TGTimingGenerator765と、CMOSイメージセンサ200と、DFEDigitalFrontEnd767と、画像処理エンジン69と、LCDLiquidCrystalDisplay72と、フレームバッファ73と、メモリカードI/F74と、レジスタ766とを備える。電源チップ61は、電源を制御する。ラインバッファ62は、1行の画像データを一時的に記憶する。CPU763は、カメラシステム1000の全体を制御する。フラッシュメモリ764は、欠陥位置を表わすデータなどを記憶する。TG765は、イメージセンサを制御するための制御信号を生成し、イメージセンサに供給する。CMOSイメージセンサ200は、以下の実施形態において詳説する。レジスタ766は、各種の設定データを記憶する。DFE767は、つなぎ補正などを実行する。画像処理エンジン69は、補正部70と、符号化部71とを含む。補正部70は、欠陥補正およびホワイトバランスを実行して、符号化前のデータRAWデータを出力する。符号化部71は、ベイヤ補間、ガンマ補正、およびJPEGJointPhotographicExpertsGroupエンコードを実行して、JPEGデータを出力する。LCD72は、画像データなどを表示する。フレームバッファ73は、DDR-SDRAMDoubleDataRateSynchronousDynamicRandomAccessMemoryによって構成される。フレームバッファ73は、AD変換して生成されたデジタル画像データを一時的に記憶する。メモリカードI/F74は、メモリカードとの間でデータの授受を行なう。[この発明の実施の一形態によるCMOSイメージセンサの概要]CMOSイメージセンサの構成図8は、この発明の実施の一形態によるCMOSイメージセンサの構成例を示す図である。図8を参照して、このCMOSイメージセンサ200は、入力バッファ91と、制御回路94と、ロウデコーダ95と、画素アレイ11と、DACDigitalAnalogConverter96と、PGA16と、カラムADC12と、H-Scanner水平走査回路14と、パラレル/シリアル変換器93と、出力バッファ92とを備える。PGA16およびカラムADC12は、画素アレイ11の列ごとに設けられる。画素アレイ11の偶数列0,2,4,...に対応するPGA16およびカラムADC12は、画素アレイの上側に配置され、画素アレイ11の奇数列1,3,5,...に対応するPGA16およびカラムADC12は、画素アレイの下側に配置される。H-Scanner14およびDAC96は、画素アレイの奇数列と偶数列に対して、それぞれ1個設けられている。H-scanner14は、カラムADC回路12から出力されたデジタル信号を水平方向に転送する。入力バッファ91は、外部からのコマンドCommandおよび入力データInputを受付ける。制御回路94は、CMOSイメージセンサ全体の動作を制御する。ロウデコーダ95は、画素アレイ11内の行を選択する。なお、制御回路94およびロウデコーダ95が、図1のV-Scanner垂直走査回路22に相当する。画素アレイ11は、図2で説明したように撮像部として機能する。画素アレイ11は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置される。画素アレイ11は、ロウデコーダ95によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。PGA16は、垂直読出線を介して出力された各画素の信号をサンプリングする。カラムADC12は、PGA16でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。この実施の形態の場合、カラムADCは、3段階でAD変換を実行する。カラムADCは、coarse変換ステージにおいて、保持される画素の信号に応じて、デジタル値が複数個のサブレンジのうちのいずれに属するかを特定し、特定したサブレンジを表わす上位ビット最上位ビットを含む1または複数ビットを生成する。カラムADCは、middle変換ステージにおいて、coarse変換ステージで特定されたサブレンジをさらに複数のサブレンジに細分した場合に、いずれのサブレンジに属するかを特定する。カラムADCは、特定したサブレンジを表わす中位ビットcoarse変換ステージで特定したビットに続く1または複数ビットを生成する。カラムADCは、fine変換ステージにおいて、保持される画素の信号に応じて、middle変換ステージにおいてデジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかを特定し、特定した位置を表わす下位ビット最下位ビットまでの1または複数ビットを生成する。カラムADCは、coarse変換ステージによって生成された上位ビットと、middle変換ステージによって生成された中位ビットと、fine変換ステージによって生成された下位ビットとに基づいて、デジタル値を出力する。H-Scanner14は、画素アレイ11の各列に対応するカラムADC12から出力されるデジタル信号を水平方向にパラレルに転送する。パラレル/シリアル変換器93は、H-Scanner14によって転送されるパラレルデータをシリアルデータに変換して、出力バッファへ出力する。出力バッファ92は、外部へ出力データOutputを出力する。DAC96は、coarse変換ステージおよびmiddle変換ステージにおいて、高電圧VRTおよび低電圧VBTを発生する。DAC96は、fine変換ステージにおいて、CLK2に同期してスロープ状に変化するランプ電圧VRAMPを発生する。ADCおよびPGAの概略的な構成図9は、この発明の実施の一形態におけるカラムADC回路およびPGAの構成例を概略的に示す図である。図9を参照して、PGA16は、差動増幅器16Aと、コンデンサ16Bと、可変コンデンサ16Cとを含む。差動増幅器16Aの正入力端子にはリファレンス電圧pgarefが印加され、負入力端子にはコンデンサ16Bを介して対応の垂直読出線9から画素信号が入力される。可変コンデンサ16Cは、PGA16のゲインを変更するためのもので、差動増幅器16Aの出力端子と負入力端子との間に接続される。カラムADC回路12は、サンプリングスイッチ20、オートゼロAZ:AutomaticZeroスイッチ32、dark電圧保持用の容量素子31、signal電圧をサンプリングするための容量素子群21,22、比較器30、および容量素子群21,22のボトム電極に可変の電圧を印加する電圧印加部300とを含む。容量素子群21,22は、coarse容量素子群21とmiddle容量素子群22とに区分されている。これらの容量素子群は、bitの重み付けを伴った容量値を持つことが特徴である。具体的にこの実施の形態の場合には、ADCの全容量を先ず32分割し、単位容量をCと定義する。coarse容量を4Cとし、6つの容量素子CC1~CC6を用意する。middle容量はCとし、8つの容量素子CM1~CM8を用意する。したがって、合計して32Cの容量値となる。middle変換の容量素子CM1~CM8は、fine変換でも用いられる。容量単位で分割されたAD変換の領域をサブレンジと呼ぶ。容量素子CC1~CC6,CM1~CM8の各第1の電極トップ電極または上部電極とも称する。は、signal電圧を保持するためのノード保持ノードと称する。ND1に接続される。保持ノードND1は、サンプリングスイッチ20を介してPGA16に接続されるとともに比較器30の正入力端子に接続される。比較器30の負入力端子と参照電圧ノードVREFADC例えばVRTノードのような既存の低インピーダンスノードを用いるとの間には容量素子31が設けられる。AZスイッチ32は、比較器30の負入力端子と出力端子との間に接続される。この実施の形態の場合、電圧印加部300は、制御電圧VRT,VRB,VRAMPを供給する電圧線34,35,36と、スイッチ群23,24と、スイッチ群23,24の切替えを制御する制御論理回路33とを含む。制御電圧VRTはたとえば2.0Vの固定電圧であり、制御電圧VRBはたとえば1.0Vの固定電圧である。制御電圧VRAMPは、高電圧VRTと低電圧VRBとの間、またはその電圧範囲にオーバーレンジ分を含んだ範囲でスロープ状に連続変化する。また、制御論理回路33には、制御回路94から制御信号が入力される。詳細は後述する図16以降にて説明する。スイッチ群23は、容量素子CC1~CC6にそれぞれ対応するスイッチSW1~SW6を含み、スイッチ群24は、容量素子CM1~CM8にそれぞれ対応するスイッチST1~ST8を含む。スイッチSW1~SW6の各々は、対応する容量素子CC1~CC6の第2の電極ボトム電極または下部電極とも称する。をVRT電圧供給用の電圧線34に接続するか、VRB電圧供給用の電圧線35に接続するかを切替える。スイッチST1~ST8の各々は、対応する容量素子CM1~CM8の第2の電極ボトム電極をVRT電圧供給用の電圧線34に接続するか、VRB電圧供給用の電圧線35に接続するか、それともVRAM電圧供給用の電圧線36に接続するかを切替える。次に、上記の構成のカラムADC回路12によるAD変換動作について説明する。AD変換の基本概念まず、図9のカラムADC回路12が行うAD変換の基本概念について述べる。比較器30は、負入力端子に入力されているdark電圧と正入力端子に入力されているsignal電圧の大小判定を行い、判定結果HレベルまたはLレベルを出力する。ここで、初期状態では、スイッチ群23,24によって容量素子CC1~CC6,CM1~CM8のボトム電極は電圧線34VRT電圧に接続されている。AD変換の過程でスイッチ群23,24が切替えられることにより保持ノードND1の電位が変化する。これによって、比較器30の出力がHレベルからLレベルに反転する。この比較器30の出力の反転に要する時間は、入力電圧レベルに応じて変化する。したがって、比較器30が反転するための時間をカウンタ回路によって測定し、そのカウント値から出力コードを算出することができる。以下、ステップごとに説明する。ステップ1:dark-signalサンプリングカラムADC回路12に入力される信号は、darkレベル、signalレベルから構成されている。まず、darkサンプリング期間において、カラムADC回路12は、dark電圧をサンプリングする。この際、サンプリングスイッチ20がオンするともに比較器30に接続されたAZスイッチ32がオンする。これにより、容量素子31にdarkレベルがサンプリングされる。そして、サンプリングスイッチ20およびAZスイッチ32がオフすることによって容量素子31に保持されるdark電圧レベルが確定する。次に、signalサンプリング期間において、カラムADC回路12は、signal電圧のサンプリングを行なう。具体的には、サンプリングスイッチ20がオンすることによって、ADC12に入力されたsignal電圧が容量素子群21,22にサンプリングされる。そしてサンプリングスイッチ20がオフすることによって、容量素子群21,22のトップ電極の電位すなわち、保持ノードND1の電位が確定する。ステップ2~4:AD変換動作の概要図9のカラムADC回路12によるAD変換は、低精度高速なAD変換coarse変換、中精度高速なAD変換middle変換および高精度低速なAD変換fine変換から構成される。coarse変換およびmiddle変換では、容量素子群の下部電極に印加する電圧を、高い基準電圧VRTから、低い基準電圧VRBへと順次切替える動作を行なう。これによって、保持ノードND1の電圧比較器30の正入力端子の電圧が離散的段階的に低下し、とある時点で比較器30の出力信号の論理レベルが反転する。比較器30の出力信号の論理レベルが反転した時点で容量素子群の下部電極に印加する電圧の切替えは終了する。fine変換時には、VRTからVRBへ向けて徐々に電圧が下がる制御電圧VRAMPを用いて、保持ノードND1の電圧比較器30の正入力端子の電圧を連続的に低下させる。なお、coarse変換、middle変換、fine変換のそれぞれの間にリセット動作が入る。リセット動作では、middle容量素子群22を構成する一部の容量素子の下部電極の電圧をVRBからVRTへ切り替えることにより、保持ノードND1の電圧比較器30の正入力端子の電圧が上昇する。ステップ2:coarseAD変換まず、coarse変換期間では、制御論理回路33は、容量素子群21,22のうち、coarse変換用に用意された容量素子CC1~CC6の各ボトム電極へ印加する電圧をVRTからVRBに順次切替える単独切替、もしくはmiddle変換用に用意された容量素子CM1~CM84つを一まとめとしたものCM1~CM4とCM5~CM8に印加する電圧をVRTからVRBに順次切替える複数切替を行なう。より具体的には、制御論理回路33は、まず容量素子CM1~CM4のボトム電極電位を一括して切替える。次に、制御論理回路33は、容量素子CM5~CM8のボトム電極電位を一括して切替える。次に、制御論理回路33は、容量素子CC1~CC6のボトム電極電位を1つずつ順次切替える。これらの切替え動作に伴い、保持ノードND1の電位はVRT-VRB/8の刻みで低下する。比較器30の出力信号の論理レベルが反転した以後は、制御論理回路33は、容量素子のボトム電極電位の切替えを停止する。coarseAD変換終了後には、制御論理回路33は、middle変換用に用意された容量素子のうち、CM2~CM4またはCM6~CM8のボトム電極の電位をVRBからVRTへと戻す動作を行なう。この動作をcoarseリセット動作と称する。たとえばこの実施の形態の場合には、coarse変換において容量素子CM1~CM4のボトム電極電位を一括してVRTからVRBへ切替えた後に比較器30の出力信号が反転した場合には、coarseリセット動作では、容量素子CM2~CM4のボトム電極電位を元に戻す。coarse変換において容量素子CM5~CM8のボトム電極電位を一括してVRTからVRBへ切替えた後、もしくは、さらにその後の容量素子CC1~CC6のいずれかのボトム電極電位の切替後に比較器30の出力信号が反転した場合には、coarseリセット動作では、容量素子CM6~CM8のボトム電極電位を元に戻す。ステップ3:middleAD変換middle変換期間では、制御論理回路33は、middle変換およびfine変換用に用意された容量素子群22のうち、coarseリセット動作でリセットされた容量素子CM2~CM4またはCM6~CM8のボトム電極電位をVRTからVRBに一つずつ順次切替える。これに伴い、保持ノードND1の電位はVRT-VRB/32の刻みで電位が低下する。制御論理回路33は、比較器30の出力が反転した以後は、ボトム電極電位の切替えを停止する。middleAD変換終了後には、制御論理回路33は、最後にVRBに切り替えた容量素子のボトム電極電位をVRTへと戻す動作を行なう。なお、middle変換にてCM2~CM4またはCM6~CM8の何れもVRTからVRBへ接続変更を行なっていない場合は、容量素子のボトム電極電位をVRTへと戻す動作を行なわない。この動作をmiddleリセット動作と称する。ステップ4:fineAD変換fine変換期間では、制御論理回路33は、middle変換およびfine変換用に用意された容量素子CM1~CM8のうち1つの容量素子のボトム電極電位を切り替える。ここで、ボトム電極電位を切替える容量素子は、middleリセット動作にてリセットされた容量素子を用いる。なお、middle変換にてCM2~CM4またはCM6~CM8の何れもVRTからVRBへ接続変更を行っていない場合は、CM1またはCM5を用いる。この容量素子の選択は、各カラムADC12内の制御信号によって自動的に選択される回路構成としてある具体的な回路構成については後述する。fine期間で電圧切替の対象となる容量素子のボトム電極はVRAMP電位を供給する電圧線36に接続される。VRAMP電位は、VRTからVRBまでの電圧範囲またはVRTからVRBまでの電圧を越えた範囲で電位を変化させる。前者は最低限必要な電圧範囲であり、後者は諸々の判定誤差に対するマージンを含んだ範囲である。fineAD変換中は、coarse変換およびmiddle変換とは異なり、保持ノードND1の電位が連続的に低下する。制御論理回路33は、比較器30の出力信号の論理レベルが反転した以後も、保持ノードND1の電位の低下を停止させない構成となっている。[カラムADC回路の作用効果その1]次に、上記の構成のADC回路の効果について説明する。まず、上記のカラムADC回路12では、従来のcoarse変換動作に重み付けすることによって、低精度高速なAD変換coarse変換と中精度高速なAD変換middle変換とが実行される。具体的に、coarse変換用の容量素子CC1~CC6の容量値とmiddle変換用の容量素子CM1~CM8の容量値を異ならせることによって重み付けが行われる。この結果、AD変換のさらなる高速化が実現する。以下、比較例と対比して説明する。図10は、この実施の形態に対する比較例としてのカラムADC回路912の構成を示す図である。図10のカラムADC回路912は、middle変換用の容量素子群22を設けずにcoarse変換用の容量素子群921のみが設けられている点で、図9に示す本実施の形態のカラムADC回路12と異なる。さらに、図10のカラムADC回路912は、fine変換用の容量素子CFが単独で設けられている点で、図9に示す本実施の形態のカラムADC回路12と異なる。図10に示すように、coarse変換のみで、本実施の形態の場合と同じサブレンジとするために、容量素子群921には32個の容量素子CC1~CC32容量値は単位容量Cが設ける必要がある。容量素子CC1~CC32にそれぞれ対応してスイッチSW1~SW32が設けられる。coarse変換では、各容量素子CC1~CC32のボトム電極の接続先が、対応のスイッチSW1~SW32によって電圧線34VRT電位から電圧線35VRB電位に順次切替えられる。図11は、図9のカラムADC回路12のAD変換動作と図10のカラムADC回路912のAD変換動作とを比較して示す図である。図11Aは、図10に示す比較例の場合のカラムADC回路912の回路動作を示し、図11Bは、図9に示す本実施の形態の場合のカラムADC回路12の回路動作を示す。図11A、図11Bにおいて、縦軸は保持ノードND1の電位を示し、横軸は時間を示す。図11Aを参照して、全変換範囲フルスケールを32分割したサブレンジ5ビット精度としたために、図10の比較例の構成では、比較器30による比較動作が31回必要となる。このcoarse変換動作の後、保持ノードND1の電圧が連続的に変化する9ビット精度のfine変換が実行される。図11Bを参照して、図9の本実施の形態の構成では、最初に3ビット精度のcoarse変換動作において比較器30による比較動作が7回必要になり、次の2ビット精度のmiddle変換動作において比較器30による比較動作が3回必要になる。したがって、合計10回の比較動作必要となる。このcoarse変換およびmiddle変換動作の後、保持ノードND1の電圧が連続的に変化する9ビット精度のfine変換が実行される。以上のように、図10に示す比較例の場合に比べると、本実施の形態の場合には、判定回数を31回から10回に削減することができ、AD変換の高速化が実現できる。[カラムADC回路の作用効果その2]図9に示すカラムADC回路12の場合には、middle変換で最後にボトム電極電位をVRTからVRBに切替えた容量素子middleリセット動作を行った容量素子に、次のfine変換においてスロープ電圧VRAMPが印加される。この結果、サブレンジ接続部での線形性を改善することができる。以下、図12を参照して具体的に説明する。図12は、サブレンジ接続部での線形性の改善について説明するための図である。図12Aは、図9の一部を抜き出して示した図であり、図12Bは、ADC12の入力電圧と出力コードとの関係を示す図である。図12A、12Bを参照して、middle変換において容量素子CM1,CM2,CM3,...の順でボトム電極電位の切替が行なわれるものと仮定する。容量素子CM1,CM2,CM3の接続先は、VRT電圧が供給されるノード以下VRTノードとも称する。、VRT電圧が供給されるノード以下、VRBノードとも称する。、およびVRAMP電圧が供給されるノード以下VRAMPノードとも称する。のいずれかに切替え可能に構成される。入力電圧範囲サブレンジが最も低いVin1の場合には、容量素子CM1のボトム電極電位がmiddleリセット動作の対象となるとする。この場合、fine変換ではスロープ電圧VRAMPがその容量素子CM1のボトム電極に印加される。入力電圧範囲サブレンジが次に低いVin2の場合には、容量素子CM2がmiddleリセット動作の対象になるとする。この場合、fine変換ではスロープ電圧VRAMPがその容量素子CM2のボトム電極に印加される。このように、middle変換による電圧切替とfine変換によるスロープ電圧の印加とが同じ容量素子に対して行われるので、サブレンジVin1,Vin2の境界において出力コードに跳びが生じない構成となっている。一方、図10に示す比較例のカラムADC回路912では、fine変換用に専用の容量素子CFが設けられている。このため、たとえば入力電圧範囲が図12BのVin1の場合、容量素子CM1の容量値と容量素子CFの容量値とが異なれば、保持ノードND1の電圧変化量が異なってくる。この結果、サブレンジVin1,Vin2の境界で出力コードに跳びが生じることになる。以上をまとめると、図10に示す比較例のようにmiddle変換とは別の容量素子CFをfine変換で使用すると、容量素子の製造ばらつき影響を受けることになる。これに対して、本実施の形態の場合には、middle変換とfine変換とで同一の容量を使用しているために素子ばらつきの影響を除去することができる。[カラムADC回路の作用効果その3]上記のようにカラムADC回路12では、middle変換ステージで最後にボトム電極電位がVRTからVRBに切替えられた容量素子が、middleリセット動作でリセットされ、さらに次のfine変換用の容量素子として用いられる。この動作を自動的に行なうための回路構成について説明する。図13は、図9のスイッチST1の具体的構成を説明するための図である。スイッチST2~ST8の構成も同様であるので、以下ではスイッチST1を代表として説明する。既に説明したようにスイッチST1は、容量素子CM1のボトム電極の接続先を、VRTノード、VTBノード、およびVRAMノードのいずれかに切替えるためのものである。これを、2つのスイッチSX1とSY2とを組合わせたものと考えることができる。図13を参照して、スイッチST1は、容量素子CM1のボトム電極の接続先をVRTノードまたは中間ノードVRX1に切替えるためのスイッチSX1と、中間ノードVRX1の接続先をVRAMPノードまたはVRBノードに切替えるためのスイッチSY2とによって構成される。以下に詳しく説明するように、スイッチSY2は、容量素子CM2のボトム電極の接続先を切替えるためのスイッチSX2に連動して切替えられる。図14は、図9のスイッチ群24の具体的構成例を示す図である。図14を参照して、スイッチ群24は、容量素子CM1のボトム電極に接続された一対のスイッチ素子SX1SX1a,SX1bと、容量素子CM2のボトム電極に接続された一対のスイッチ素子SX2SX2a,SX2bと、容量素子CM3のボトム電極に接続された一対のスイッチ素子SX3SX3a,SX3bとを含む。図14では、図示を省略しているが、容量素子CM4~CM8の各ボトム電極にも一対のスイッチ素子SX4~SX8がそれぞれ接続されている。一対のスイッチ素子SX1~SX8のうちの一方がオン状態のとき他方はオフ状態になる。スイッチ素子SX1a,SX2a,SX3a,...,SX8aはVRTノード図9の電圧線34と対応の容量素子CM1~CM8のボトム電極との間をオンオフするために用いられる。スイッチ素子SX1b,SX2b,SX3b,...,SX8bは対応の中間ノードVRX1,VRX2,...,VRX8と対応の容量素子CM1~CM8のボトム電極との間をオンオフするために用いられる。ただし、中間ノードVRX8は、VRAMPを供給する電圧線36と共通である。スイッチ群24は、さらに、一対のスイッチ素子SX1SX1a,SX1b~SX8SX8a,SX8bにそれぞれ連動して切替わる一対のスイッチ素子SY1SY1a,SY1b~SY8SY8a,SY8bを含む。たとえば、SX2aがオン状態であり、SX2bがオフ状態のとき、SY2aがオン状態になり、SY2bがオフ状態になる。このスイッチ素子SY2~SY8は、中間ノードVRX1~VRX7にそれぞれ対応する1つ前の番号の中間ノードに対応する。各スイッチ素子SY2~SY8は、対応のスイッチ素子SX2~SX8の切替わりVRTノードから中間ノードへの切替わりに連動して、対応の中間ノードVRXの接続先をVRAMPノードからVRBノードに切替える。制御論理回路33Aには、スイッチ素子SX1,SY1を連動して切替えるための制御回路51Aと、スイッチ素子SX2,SY2を連動して切替えるための制御回路52Aと、スイッチ素子SX3,SY3を連動して切替えるための制御回路53Aとが設けられる。図14では図示を省略しているが、他のスイッチ素子SX4~SX8SY4~SY8についても、それぞれ対応する制御回路54A~58Aが設けられる。上記の構成のスイッチ素子群の動作について次に説明する。まず、coarse変換およびmiddle変換期間では、VRAMPノードにはVRB電圧が与えられるようにする。そして、coarseリセット動作によって、スイッチ素子SX2a,SX3aがオン状態になり、これに連動してスイッチ素子SY2a,SY3aがオン状態になるように設定されるものとする。すなわち、容量素子CM2,CM3のボトム電極はVRTノードに接続されている。スイッチ素子SX1aおよびSY1aはオフ状態のままであるcoarse変換動作で切替わったままである。まず、最初のスイッチ素子SX1aがオフであり、スイッチ素子SX1bがオンの状態では、容量素子CM1のボトム電極が中間ノードVRX1およびスイッチ素子SY2aを介してVRAMPノードに接続される。この状態で比較器30の出力信号の論理レベルが反転していなければ次に進む。次に、スイッチ素子SX2aがオフになり、スイッチ素子SX2bがオンになる。これによって、容量素子CM2のボトム電極が中間ノードVRX2およびスイッチ素子SY3aを介してVRAMPノードに接続される。このとき、スイッチ素子SX2の切替わりに連動して、スイッチ素子SY2aがオフになり、スイッチ素子SY2bがオンになる。これによって、容量素子CM1のボトム電極が中間ノードVRX1およびスイッチ素子SY2bを介してVRBノードに接続される。したがって、この時点でVRAMPノードに接続されているのは、容量素子CM2のボトム電極になる。このように、VRAMPノードに接続されるのは、必ず1つの容量素子のボトム電極のみになる。この状態で比較器30の論理レベルが反転していたとすると、以降のスイッチ素子SX3,SX4の切替わりは行なわれない。次のmiddleリセット動作では、VRAMPノードに供給される電圧がVRBからVRTに戻る。これによって、この時点でVRAMPノードに接続されている容量素子CM2のボトム電極電位がリセットされる。次のfine変換において、VRAMPノードにVRTからVRBまで連続的に変化するスロープ状の電圧が印加される。これによって、現時点でVRAMPノードに接続されている容量素子CM2のボトム電極電位にスロープ状の電圧が印加される。[カラムADC回路の作用効果その4]図14に示す回路では、容量素子CM1,CM2,...のボトム電極電位の制御のために、VRX1,VRX2,...の各ノード以下、VRXノードと総称する。が使用されている。実際に基板上に製造されたデバイスにおいては配線間の寄生容量が存在するので、VRXノードは、比較器30の正入力端子に接続される保持ノードND1を始めとする各ノード間とこの寄生容量を介して容量結合する。この寄生容量を介した容量結合によって、VRXノードの電圧変化が伝播するので、ADCの線形性が劣化する虞がある。特に、middleリセット動作においてこの電圧変化が問題となる。そこで、次に示す図15では、寄生容量の影響をキャンセルするための構成を提供する。図15は、図9のスイッチ群24の他の具体的構成例を示す図である。図15では、VRXノードに対して差動で動作するVRYノードVRY1,VRY2,...が設けられる。制御論理回路33Bには、スイッチ素子SX1,SY1,SZ1SZ1a,SZ1bを連動して切替えるための制御回路51Bと、スイッチ素子SX2,SY2,SZ2SZ2a,SZ2bを連動して切替えるための制御回路52Bと、スイッチ素子SX3,SY3,SZ3SZ3a,SZ3bを連動して切替えるための制御回路53Bとが設けられる。図15では図示を省略しているが、他のスイッチ素子SX4,SY4,SZ4~SX8,SY8,SZ8についても、それぞれ対応する制御回路54B~58Bが設けられる。VRYノードの電位変化をVRXノードに対して差動で動作させるために、一対のスイッチ素子SZ1SZ1a,SZ1b,SZ2SZ2a,SZ2b,...が設けられる。スイッチ素子SZ1,SZ2,SZ3,...は、スイッチ素子SX1,SX2、SX3,...の切替わりにそれぞれ連動して切替わる。たとえば、SX2aがオフし、SX2bがオンしたとき、SZ2aはオフになり、SZ2bはオンになる。スイッチ素子SZ1a,SZ2a,SZ3a,...の各々は、対応のVRYノードとVRBノードとの間に位置する。スイッチ素子SZ1b,SZ2b,SZ3b,...の各々は、対応のVRYノードとVRAMPノードとの間に位置する。ノード間の接続関係は、スイッチ素子SY1,SY2,...の場合とは逆になっている点がポイントである。実際の回路レイアウトでは、スイッチ素子SY2とノードVRX1とを接続する配線301に近接して、スイッチ素子SZ2とノードVRY2とを接続するダミーの配線311が設けられる。同様に、配線302に近接してダミーの配線312が設けられる。これによって、対VRXノードの寄生容量と対VRYノードの寄生容量とが揃うので、middleリセット動作における保持ノードND1の電位変化をキャンセルすることができる。また、VRYノードが存在しない場合、fine変換期間におけるVRAMPノードから保持ノードND1VCMへの伝達関数は、VRAMPノードに接続されるVRXノードの数によって変化するため、サブレンジ毎に異なる値を取る。この影響を打ち消すために、VRYノードとVRAMPノードとの接続をVRXノードとVRAMPノードとの接続状態と相補になる様に制御し、VRAMPノードに接続されるVRXノード数とVRYノード数の総和を一定にする。図14および図15にて、図9のスイッチ群24の他の具体的構成例を説明したが、後述する制御論理回路33では制御論理回路33Bについて詳細に説明している。[カラムADC回路の具体的構成例]サンプリングスイッチ20、容量素子群21、スイッチ群23など図16は、図9のサンプリングスイッチ20、容量素子群21、スイッチ群23、およびスイッチ群23を制御するための制御回路41~46の具体的構成を示す回路図である。図16を参照して、サンプリングスイッチ20は、スイッチ素子20A,20B,20Cを含む。スイッチ素子20A,20Bは、図9のPGA回路16の出力ノードADC_INと保持ノードND1との間に直列に接続される。スイッチ素子20A,20Bのオンオフは、それぞれSPLA信号、SPLP信号によって制御される。SPLA信号およびSPLP信号は、図8の制御回路94から供給される。スイッチ素子20Cは、スイッチ素子20A,20Bの接続ノードと接地ノードとの間に設けられる。スイッチ素子20Cのオンオフは、SPLTSW信号によって制御される。SPLTSW信号は、図8の制御回路94から供給される。スイッチSW1~SW6は、それぞれ一対のスイッチ素子によって構成される参照符号の末尾に_1,_2を付す。スイッチ素子SW1_1~SW6_1は、対応の容量素子CC1~CC6のボトム電極と、VRT電圧を供給する電圧線34VRTノードとの間の接続をオンオフするために設けられる。スイッチ素子SW1_2~SW6_2は、対応の容量素子CC1~CC6のボトム電極と、VRB電圧を供給する電圧線35VRBノードとの間の接続をオンオフするために設けられる。制御回路41~46は、それぞれスイッチSW1~SW6の切替を制御するための回路であり、図9の制御論理回路33に含まれる。制御回路41~46の各々は、互いに同様の構成であり、ノードNA1,NA2と、NチャネルMOSトランジスタTR1,TR2,TR3と、2個のインバータからなるラッチ回路LT1とを含む。MOSトランジスタTR2,TR1は、ノードNA1と接地ノードとの間にこの順で直列に接続され、MOSトランジスタTR3は、ノードNA2と接地ノードとの間に接続される。ノードNA1,NA2の論理レベルは、ラッチ回路LT1の状態に依存する。ラッチ回路LT1がリセット状態のときノードNA1がHレベルになり、ノードNA2がLレベルになる。このとき、対応の容量素子CC1~CC6のボトム電極にはVRT電圧が与えられる。ラッチ回路LT1がセット状態のときノードNA1がLレベルになり、ノードNA2がHレベルになる。このとき、対応の容量素子CC1~CC6のボトム電極にはVRB電圧が与えられる。MOSトランジスタのオンオフ制御のために、制御回路41,42のMOSトランジスタTR3のゲートには、CRSRST信号が与えられる。CRSRST信号がアサートされるHレベルになることによりMOSトランジスタTR3が導通し、制御回路41,42のラッチ回路LT1がリセット状態になる。制御回路43~46のMOSトランジスタTR3のゲートには、CRSRST2信号が与えられる。CRSRST2信号がアサートされるHレベルになることによりMOSトランジスタTR3が導通し、制御回路43~46のラッチ回路LT1がリセット状態になる。制御回路41~46のMOSトランジスタTR1のゲートには、図9の比較器30の出力に応じたCRSLATC信号が与えられる。比較器30の出力がHレベルのときは、CRSLATC信号はHレベルになり、各トランジスタTR1はオン状態になる。比較器30の出力がLレベルになると、CRSLATC信号はLレベルになり、各トランジスタTR1はオフ状態になる。制御回路41~46のMOSトランジスタTR2のゲートにはそれぞれSRCNT<2>~SRCNT<7>信号が与えられる。CRSLATC信号がHレベルの状態で、各SRCNT信号がアサートされるHレベルになることによって、対応のラッチ回路LT1をセット状態に切替えることができる。図16にはさらに、電圧線36の電圧を制御するためのインバータ81,82と、スイッチ83,84が示されている。スイッチ83には制御信号としてRAMPR信号がインバータ81を介して与えられ、スイッチ84には制御信号としてRAMPR信号がインバータ81,82を介して与えられる。RAMPR信号がアサートされるHレベルになると、スイッチ83がオフし、スイッチ84がオンするので、電圧線36にはVRAMP電圧が供給される。RAMPR信号がネゲートされるLレベルになると、スイッチ83がオンし、スイッチ84がオフするので、電圧線36にはVRB電圧が供給される。なお、上記の各制御信号CRSRST,CRSRST2,SRCNT、RAMPRは図8の制御回路94から供給される。CMPOUT信号およびCRSLATC信号を生成するための回路図17は、図9の制御論理回路33の一部の具体的構成を説明する回路図である。図17に示す回路330によって、比較演算結果であるCMPOUT信号と、CRSLATC信号とが生成される。図17を参照して、図9の制御論理回路33の一部の具体的構成である制御論理回路部330は、PチャネルMOSトランジスタTR11,TR12と、NチャネルMOSトランジスタTR13と、インバータ101~106と、NORゲート107,108とを含む。MOSトランジスタTR11,TR12,TR13は、この順で電源ノードVDDと接地ノードGNDとの間に直列に接続される。MOSトランジスタTR11のゲートには比較器30の出力信号が与えられる。なお、比較器30用のAZスイッチ32を制御するために、図8の制御回路94から供給されたAZ信号が用いられる。MOSトランジスタTR12のゲートには、図8の制御回路94から供給されたCMPLATG信号がインバータ101を介して与えられる。MOSトランジスタTR13のゲートには図8の制御回路94から供給されたCMPRST信号が与えられる。比較器30の出力論理は、インバータ102,103からなるラッチ回路と、インバータ104,105とを順に介して、CMPOUT信号として出力される。NORゲート107は、CMPOUT信号と、図8の制御回路94から供給されるCOARSEE信号とのNOR演算を行なう。NORゲート108は、NORゲート107の出力信号と、図8の制御回路94から供給されたCRSLATEG信号をインバータ106で反転した信号とのNOR演算を行なう。NORゲート108の出力信号がCRSLATC信号として用いられる。容量素子群22、スイッチ群24など図18は、図9の容量素子群22、スイッチ群24、および制御回路51~58,110の具体的構成を示す回路図である。制御回路51~58は、それぞれスイッチ素子SX1~SX8に対応して設けられ、各々が対応のスイッチ素子を制御する。図14、図15で説明したように、図18に示すスイッチ群24は、容量素子CM1~CM8にそれぞれ対応するスイッチ素子SX1~SX8と、容量素子CM1~CM8にそれぞれ対応するスイッチ素子SY1~SY8と、容量素子CM1~CM8にそれぞれ対応するスイッチ素子SZ1~XZ8とを含む。スイッチ素子SY1~SY8はスイッチ素子SX1~SX8にそれぞれ連動して切替わり、スイッチ素子SZ1~XZ8はスイッチ素子SX1~SX8にそれぞれ連動して切替わる。スイッチ素子SX1~SX8はそれぞれ対応する容量素子CM1~CM8のボトム電極電位を切替えるために用いられる。スイッチ素子SY2~SY8は、それぞれ対応するノードVRX1~VRX7の電位をVRBまたはVRAMPに切替えるために用いられる。スイッチ素子SZ2~SZ8は、それぞれ対応するノードVRY1~VRY7の電位をVRAMPまたはVRBに切替えるために用いられる。なお、実際の回路レイアウトでは、ノードVRY1~VRY7及びノードVRX1~VRX7はそれぞれ、VCMノード保持ノードND1の様なADCの性能に影響を及ぼすアナログノードに対して寄生容量値が等しくなるように配置される。制御回路51,55の各々は、互いに同様の構成を有し、ノードNA1,NA2と、NチャネルMOSトランジスタTR1,TR2,TR3と、2個のインバータからなるラッチ回路LT1とを含む。MOSトランジスタTR2,TR1は、ノードNA1と接地ノードとの間にこの順で直列に接続され、MOSトランジスタTR3は、ノードNA2と接地ノードとの間に接続される。ノードNA1,NA2の論理レベルは、ラッチ回路LT1の状態に対応する。ラッチ回路LT1がリセット状態のときノードNA1がHレベルになり、ノードNA2がLレベルになる。このとき、対応の容量素子CM1,CM5のボトム電極にはVRT電圧が与えられる。ラッチ回路LT1がセット状態のときノードNA1がLレベルになり、ノードNA2がHレベルになる。このとき、対応の容量素子CM1,CM5のボトム電極にはVRX1ノードの電圧およびVRX5ノードの電圧がそれぞれ与えられる。制御回路110は、NチャネルMOSトランジスタ111~114と、インバータ115とを含む。MOSトランジスタ111,112はノードNA3と接地ノードとの間に互いに並列に設けられる。MOSトランジスタ113,114はノードNA4と接地ノードとの間に互いに並列に設けられる。MOSトランジスタ111のゲートは制御回路55のノードNA1と接続され、MOSトランジスタ113のゲートは制御回路55のノードNA2と接続される。MOSトランジスタ112,114のゲートには、図8の制御回路94から供給されたCOARSE信号がインバータ115を介して与えられる。制御回路52,53,54の各々は、互いに同様の構成を有し、ノードNA1,NA2と、NチャネルMOSトランジスタTR1,TR2,TR3と、2個のインバータからなるラッチ回路LT1とを含む。MOSトランジスタTR2,TR1は、ノードNA1とノードNA3との間にこの順で直列に接続される。MOSトランジスタTR3は、ノードNA2とMOSトランジスタTR2,TR1の接続ノードとの間に接続される。ノードNA1,NA2の論理レベルは、ラッチ回路LT1の状態に対応する。ラッチ回路LT1がリセット状態のときノードNA1がHレベルになり、ノードNA2がLレベルになる。このとき、対応の容量素子CM2,CM3,CM4のボトム電極にはVRT電圧が与えられる。ラッチ回路LT1がセット状態のときノードNA1がLレベルになり、ノードNA2がHレベルになる。このとき、対応の容量素子CM2,CM3,CM4のボトム電極にはVRX2、VRX3,VRX4ノードの電圧がそれぞれ与えられる。制御回路56,57,58の各々は、互いに同様の構成を有し、ノードNA1,NA2と、NチャネルMOSトランジスタTR1,TR2,TR3と、2個のインバータからなるラッチ回路LT1とを含む。MOSトランジスタTR2,TR1は、ノードNA1とノードNA4との間にこの順で直列に接続される。MOSトランジスタTR3は、ノードNA2とMOSトランジスタTR2,TR1の接続ノードとの間に接続される。ノードNA1,NA2の論理レベルは、ラッチ回路LT1の状態に対応する。ラッチ回路LT1がリセット状態のときノードNA1がHレベルになり、ノードNA2がLレベルになる。このとき、対応の容量素子CM6,CM7,CM8のボトム電極にはVRT電圧が与えられる。ラッチ回路LT1がセット状態のときノードNA1がLレベルになり、ノードNA2がHレベルになる。このとき、対応の容量素子CM6,CM7のボトム電極にはVRX6、VRX7の電圧がそれぞれ与えられ、容量素子CM8のボトム電極には電圧線36の電圧が与えられる。制御回路51~58のMOSトランジスタTR1のゲートには、図9の比較器30の出力に応じたCRSLATC信号が与えられる。CRSLATC信号は、比較器30の出力がHレベルかつCRSLATEG信号がHレベルとなっている期間にHレベルになり、各トランジスタTR21オン状態になる。比較器30の出力がLレベルになると、CRSLATC信号はLレベルになり、各トランジスタTR1はオフ状態になる。制御回路51~54のトランジスタTR3のゲートには、図8の制御回路94から供給されたCRSRSTMA<0>~CRSRSTMA<3>信号がそれぞれ与えられる。CRSRSTMA<0>信号がアサートされるHレベルになることにより制御回路51のトランジスタTR3が導通し、制御回路51のラッチ回路LT1がリセット状態になる。対応のCRSRSTMA<1>~CRSRSTMA<3>信号がアサートされるHレベルになるとともにトランジスタ111または112がオン状態になっていれば、制御回路52~54の各ラッチ回路LT1がリセットされる。制御回路55のMOSトランジスタTR3のゲートには、図8の制御回路94から供給されたCRSRST信号が与えられる。CRSRST信号がアサートされるHレベルになることにより制御回路55のトランジスタTR3が導通し、制御回路55のラッチ回路LT1がリセット状態になる。制御回路56~58のトランジスタTR3のゲートには、図8の制御回路94から供給されたCRSRSTM信号がそれぞれ与えられる。CRSRSTM信号がアサートされるHレベルになるとともにトランジスタ113または114がオン状態になっていれば、制御回路56~58の各ラッチ回路LT1がリセットされる。制御回路51~58のMOSトランジスタTR2のゲートにはそれぞれSRCNTM<0>~SRCNTM<7>信号が与えられる。CRSLATC信号がHレベルの状態で、対応のSRCNTM<0>,SRCNTM<4>信号がアサートされるHレベルになることによって、対応の制御回路51,55のラッチ回路LT1をセット状態に切替えることができる。CRSLATC信号がHレベルの状態で、対応のSRCNTM<1>~SRCNTM<3>信号がアサートされるHレベルになるとともにトランジスタ111または112がオン状態になっていれば、対応の制御回路52~54のラッチ回路LT1をセット状態に切替えることができる。CRSLATC信号がHレベルの状態で、対応のSRCNTM<5>~SRCNTM<7>信号がアサートされるHレベルになるとともにトランジスタ113または114がオン状態になっていれば、対応の制御回路56~58のラッチ回路LT1をセット状態に切替えることができる。制御回路内のカウンタ図19は、図8の制御回路94内の3つのカウンタを表わす図である。図19を参照して、制御回路94は、上位カウンタ131と、中位カウンタ132と、下位カウンタ133とを含む。上位カウンタ131は、3ビットのカウンタ値CNT<14:12>を出力する。上位カウンタ131は、クロックCLK1に同期してカウンタ値を更新する。中位カウンタ132は、2ビットのカウンタ値CNT<11:10>を出力する。中位カウンタ132は、クロックCLK1に同期してカウンタ値を更新する。下位カウンタ133は、10ビットのカウンタ値CNT<9:0>を出力する。下位カウンタ133は、クロックCLK2に同期してカウンタ値を更新する。デジタル値生成回路図20は、比較演算結果であるCMPOUT信号に基づいてデジタル値を生成する回路120の構成を示す図である。図20の回路120から出力される14ビットのデジタル値DOUT<13:0>は、図8のH-Scanner14に与えられる。図20を参照して、デジタル値生成回路120は、ANDゲート121,122,123と、フリップフロップ124~126と、グレイ/バイナリ変換器127と、加算器128とを含む。ANDゲート121は、CMPOUT信号と図8の制御回路94が出力するRAMP信号とのAND演算を行なう。ANDゲート122は、ANDゲート121の出力信号と図8の制御回路94が出力するCOARSME信号とのAND演算を行なう。ANDゲート123は、ANDゲート121の出力信号と図8の制御回路94が出力するCOARSCE信号とのAND演算を行なう。ANDゲート121,122,123の出力信号は、それぞれフリップフロップ124,125,126のイネーブル端子Eに入力される。フリップフロップ126は、COARSCE信号がアサートされるHレベルになるcoarse変換期間において、CMPOUT信号がHレベルからLレベルに切替わったとき、図8の制御回路94内の上位カウンタ131が出力する3ビットのカウント値を保持するものである。上位カウンタ131の3ビットのカウンタ値は、AD変換後のデジタル値の上位3ビットに相当し、バイナリコードである。フリップフロップ125は、COARSME信号がアサートされるHレベルになるmiddle変換期間において、CMPOUT信号がHレベルからLレベルに切替わったとき、図8の制御回路94内の中位カウンタ132が出力する2ビットのカウント値を保持するものである。中位カウンタ132の2ビットのカウンタ値は、AD変換後のデジタル値の中位2ビットに相当し、バイナリコードである。フリップフロップ124は、RAMP信号がアサートされるHレベルになるfine変換期間において、CMPOUT信号がHレベルからLレベルに切替わったとき、制御回路94内の下位カウンタ133が出力する10ビットのカウンタ値を保持するものである。下位カウンタ133の10ビットのカウンタ値は、1ビットのオーバーレンジを含んでおり、AD変換後のデジタル値の下位9ビットに相当し、グレイコードである。フリップフロップ124の出力は、グレイ/バイナリ変換器127によってバイナリコードに変換される。加算器128は、フリップフロップ126から出力される上位3ビットのバイナリコードと、フリップフロップ125から出力される中位2ビットのバイナリコードと、グレイ/バイナリ変換器127から出力される下位10ビットのバイナリコードとを加算し、図8のH-scanner14に出力する。タイミング図図21~図24は、図16~図20で説明したカラムADC回路の具体的構成例の動作を示すタイミング図である。図21および図22は、サンプリング期間およびcoarse変換期間のタイミング図を示し、図23および図24は、coarseリセット期間、middle変換期間、middleリセット期間、およびfine変換期間の動作を示す。図21、図22を参照して、時刻t0~t40の期間がサンプリング期間に相当し、時刻t40~t50の期間がcoarse変換期間に相当する。まず、時刻t10~t20のdarkサンプリング期間において、SPLA信号およびSPLP信号がアサートされるHレベルになることによって、図16のサンプリングスイッチ20がオンする。このとき、AZ信号がアサートされているHレベルので、図17の比較器30のAZスイッチ32がオンする。これにより、図17の容量素子31にdarkレベルが保持される。そして、SPLA信号がネゲートし、続いてAZ信号がネゲートすることにより容量素子31の電位比較器30の負入力端子の電位が確定する。次の時刻t20~t30の期間において、CRSRST信号、CRSRST2信号がHレベルになることによって、図16の制御回路41~46の各ラッチ回路LT1がリセットされる。さらに、この期間において、CMPRST信号をHレベルにすることで、図17のトランジスタTR13がオン状態になるので、CMPOUT信号がHレベルになる。この状態で、CRSLATEG信号がHレベルになると、CRSLATC信号がHレベルになる。さらに、COARSE信号がLレベルになるとともに、CRSRSTMA<0>~CRSRSTMA<3>信号、CRSRSTM信号、およびCRSRST信号がHレベルになることによって、図18の制御回路51~58の各ラッチ回路LT1がリセットされる。次の時刻t30~t40のsignalサンプリング期間において、SPLA信号およびSPLP信号がアサートされることによって、図16のサンプリングスイッチ20がオンする。これ結果、この期間に入力されたsignal電圧が、図16、図18の容量素子群21,22に保持される。そして、SPLA信号がネゲートすることで容量素子群21,22の電位が確定する。次のcoarse変換期間では、まず時刻t40~t41の期間でSRCNTM<0>~SRCNTM<3>信号がアサートされるHレベルになる。この状態でCRSLATEGがアサートされるHレベルになることによって、図18の制御回路51~54のラッチ回路LT1がセット状態になり、容量素子CM1~CM4のボトム電極電位がVRBに切替わる。これによって保持ノードND1の電位VCMが低下する。次の時刻t41~t42の期間でSRCNTM<4>~SRCNTM<7>信号がアサートされるHレベルになる。まず、CMPLATG信号がアサートされるHレベルになることによって現時点での比較器30の比較結果がCMPOUT信号この時点ではHレベルとして出力される。続いて、CRSLATEGがアサートされるHレベルになることによって、図18の制御回路55~58のラッチ回路LT1がセット状態になり、容量素子CM5~CM8のボトム電極電位がVRBに切替わる。これによって保持ノードND1の電位VCMがさらに低下する。図22の例では、この時点で保持ノードND1の電位VCMがdarkレベルよりも低くなる。次の時刻t42~t43の期間でSRCNT<2>信号がアサートされるHレベルになる。この状態で、CMPLATG信号がアサートされるHレベルになることによって現時点での比較器30の比較結果がCMPOUT信号この時点ではLレベルとして出力される。これに応じて、図20のフリップフロップ126によって上位レベルに相当するカウント値が保持される。続いて、CRSLATEGがアサートされるHレベルになるけれども、CMPOUT信号がLレベルであるので、制御回路41のラッチ回路はリセット状態のままである。このため、保持ノードND1の電位VCMは変化しない。以下同様に、時刻t43~t44の期間でSRCNT<3>信号がアサートされ、時刻t44~t45の期間でSRCNT<4>信号がアサートされ、時刻t45~t46の期間でSRCNT<5>信号がアサートされ、時刻t46~t47の期間でSRCNT<6>信号がアサートされ、時刻t47~t48の期間でSRCNT<7>信号がアサートされる。しかしながら、いずれの場合も、CMPOUT信号がLレベルであるので、制御回路42~46の各ラッチ回路LT1はリセット状態のままであり、保持ノードND1の電位VCMは変化しない。図23、図24を参照して、時刻t50~t60のcoarseリセット期間では、CMPRST信号がアサートされるHレベルになる。これによって、図17のインバータ102,103で構成されるラッチ回路がリセットされので、CMPOUT信号がHレベルに戻る。さらに、この期間で、CRSRSTM信号およびCRSRSTMA<1>~CRSRSTMA<3>がアサートされるHレベルになる。この例の場合には、図18の制御回路55のラッチ回路LT1がセット状態であり、ノードNA2がHレベルになっている。したがって、MOSトランジスタ111がオフ状態になり、MOSトランジスタ113がオン状態になるので、図18の制御回路56~58のラッチ回路LT1がリセットされる。これによって、保持ノードND1の電位VCMが上昇する。次の時刻t60~t70の期間でmiddle変換が実行される。まず、SCRCNTM<1>信号およびSCRCNTM<5>信号がアサートされるHレベルになる。この状態で、時刻t61にCMPLATG信号がアサートされるHレベルになることによって現時点での比較器30の比較結果がCMPOUT信号この時点ではHレベルとして出力される。続いて、時刻t62にCRSLATEGがアサートされるHレベルになることによって、図18の制御回路56のラッチ回路LT1がセット状態になり、容量素子CM6のボトム電極電位がVRBに切替わる。これによって保持ノードND1の電位VCMが低下する。次に、SCRCNTM<2>信号およびSCRCNTM<6>信号がアサートされるHレベルになる。この状態で、時刻t63にCMPLATG信号がアサートされるHレベルになることによって現時点での比較器30の比較結果がCMPOUT信号この時点ではHレベルとして出力される。続いて、時刻t64にCRSLATEGがアサートされるHレベルになることによって、図18の制御回路57のラッチ回路LT1がセット状態になり、容量素子CM7のボトム電極電位がVRBに切替わる。これによって保持ノードND1の電位VCMがさらに低下する。次に、SCRCNTM<3>信号およびSCRCNTM<7>信号がアサートされるHレベルになる。この状態で、時刻t65にCMPLATG信号がアサートされるHレベルになることによって現時点での比較器30の比較結果がCMPOUT信号この時点ではHレベルとして出力される。続いて、時刻t66にCRSLATEGがアサートされるHレベルになることによって、図18の制御回路58のラッチ回路LT1がセット状態になり、容量素子CM8のボトム電極電位がVRBに切替わる。これによって保持ノードND1の電位VCMがさらに低下し、dark電圧レベルを下回る。この結果、図20のフリップフロップ125によって、中位レベルに相当するカウント値が保持される。次の時刻t70~t80のmiddleリセット期間では、RAMPR信号がHレベルになることによって、図16のスイッチ83がオフ状態になり、スイッチ84がオン状態になる。これによって、電圧線36にはVRAMP電圧が供給される。このVRAMP電圧は、図18のスイッチ素子SX8を介して容量素子CM8のボトム電極に供給される。VRAMP電圧の初期状態の値はVRTにほぼ等しいので、保持ノードND1の電位VCMが上昇する。さらにこの期間には、CMRRST信号がアサートされるHレベルになることによって、図17のインバータ102,103で構成されるラッチ回路がリセットされ、この結果、CMPOUT信号がHレベルに戻る。次の時刻t80~t90のfine変換期間では、VRAMP電圧がスロープ状に低下することによって、保持ノードND1の電位VCMが徐々に減少する。やがて、電位VCMがdarkレベルよりも低下すると、CMPOUT信号がLレベルに変化する。そして、この時点のカウント値が図20のフリップフロップ124によって保持される。[カメラシステムによる撮像手順]図25は、この実施の形態のイメージセンサ200を搭載したカメラシステム1000による撮像手順を示すフローチャートである。図7、図25を参照して、まず、電源がオンにされるステップS101。次に、レジスタ766に初期値が設定されるステップS102。次に、ユーザがカメラのシャッターを押し下げるステップS103。シャッターの半押し状態で、カメラ使用環境に依存する以下のステップS104、S105が実行される。すなわち、ステップS104で、レジスタ766に撮像時の値が設定される。ステップS105で、画素がリセットされる。次に、画素アレイ撮像部11が露光されるステップS106。次に、サンプルホールドが実行されるステップS107。次に、coarse変換が実行されるステップS108。次に、middle変換が実行されるステップS109。次に、fine変換が実行されるステップS110。次に、上位ビットと中位ビットと下位ビットが加算されるステップS111。以後、カメラシステムの電源がオンの間、ユーザがカメラのシャッターを押下げるごとに処理が繰返されるステップS103~S111。[変形例]上記の実施の形態では、coarse変換用として容量値4Cの容量素子を6個設け、middle変換用として容量値Cの容量素子を8個設けたが、容量素子の個数の配分を変更してもよい。たとえば、coarse変換用として容量値4Cの容量素子を7個設け、middle変換用として容量値Cの容量素子を4個設けることもできる。上記の実施の形態では、coarse変換、middle変換、およびfine変換に分けたが、coarse変換およびmiddle変換についてはさらに多段階に構成することもできる。たとえば、4段階の変換ステージの場合には、一例として、第1の変換ステージ用の容量素子として容量値16Cのものを7個設け、第2の変換ステージ用の容量素子として容量値4Cのものを2個設け、第3の変換ステージ用の容量素子として容量値Cのものを8個設けることができる。この場合、第1の変換ステージで最上位ビットを含む3ビットの値が決定し、第2の変換ステージで続く2ビットの値が決定し、第3の変換ステージで続く2ビットの値が決定し、第4の変換ステージfine変換で最下位ビットまでの残りのビットの値が決定する。より一般的には、各カラムADC回路12は、保持ノードND1に保持したsignal電圧を第1~第NNは3以上の整数の変換ステージを順に実行することによってデジタル値に変換する。第1の変換ステージでは、各カラムADC回路12は、保持ノードND1の電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、デジタル値の最上位ビットを含む上位の1または複数のビットの値を決定する。第i2≦i≦N-1の変換ステージでは、各カラムADC回路12は、第i-1の変換ステージにおける電圧ステップよりも小さな電圧ステップで保持ノードND1の電圧を変化させながら参照電圧と比較することによって、第i-1の変換ステージで決定したビットに続く1または複数のビットの値を決定する。第Nの変換ステージfine変換では、各カラムADC回路12は、第N-1の変換ステージにおける電圧ステップの範囲またはその範囲にオーバーレンジを加えた範囲で、保持ノードの電圧を連続的に変化させながら参照電圧と比較することによって、第N-1の変換ステージで決定したビットに続く最下位ビットまでの値を決定する。より具体的には、各カラムADC回路12は、各トップ電極が保持ノードND1に接続され、各々が、第1~第N-1の変換ステージのいずれか1つに対応する複数の容量素子を含む。ここで、図9の電圧印加部300は、第1~第N-2の変換ステージのうち第j1≦j≦N-2の変換ステージの実行中には、第jの変換ステージに対応する容量素子のボトム電極に印加する電圧を1素子ずつ切替える単独切替、または第j1~第N-1の変換ステージに対応する容量素子のボトム電極に印加する電圧を複数素子ずつ切替える複数切替、もしくは単独切替および複数切替の両方を、比較器30の出力信号の論理レベルが反転するまで行なうことによって、保持ノードND1の電圧を所定の電圧ステップで変化させる。電圧印加部300は、第N-1の変換ステージでは、第N-1の変換ステージに対応する容量素子に印加する電圧を1素子ずつ切替える単独切替を、比較器30の出力信号の論理レベルが反転するまで行なうことによって、保持ノードND1の電圧を所定の電圧ステップで変化させる。電圧印加部300は、第Nの変換ステージfine変換では、第N-1の変換ステージの最後に印加電圧の切替を行なった容量素子のボトム電極に対して、連続的に変化するスロープ電圧を印加することによって、保持ノードの電圧を連続的に変化させる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"