不揮発性メモリデバイスであって、アレイ状に配置された複数のメモリユニットと、複数のビット線と、複数の選択トランジスタと、第1及び第2グローバルワード線と、第1及び第2ソース線とを含み、各メモリユニットは、複数の抵抗性メモリセル及びローカルワード線を備え、各抵抗性メモリセルは、第1及び第2エンドを有し、各メモリユニットの複数の抵抗性メモリセルそれぞれの前記第2エンドは、当該各メモリユニットのローカルワード線に連結され、各ビット線は、前記複数の抵抗性メモリセルのうちの一つの第1エンドに連結され、各選択トランジスタは、前記複数のメモリユニットのうちの一つに割り当てられ且つ当該メモリユニットのローカルワード線に連結されたドレイン端子を有し、各グローバルワード線は、少なくとも一つの選択トランジスタの制御端子に連結され、前記メモリデバイスは読み出し動作の対象として選択された一つのメモリユニット内にある全ての抵抗性メモリセルを同時に読み出すように構成されている、不揮発性メモリデバイス。請求項1のメモリデバイスであって、前記各抵抗性メモリセルは第1及び第2電極及び当該第1及び第2電極の間に配置されたスイッチング媒体を含み、選択されたメモリユニットの隣に位置し且つ読み出し対象として選択されなかったメモリユニット内の抵抗性メモリセルに連結されたビット線をプリチャージすることなく、前記選択メモリユニット内の少なくとも一つの抵抗性メモリセルが同時に読み出される、デバイス。請求項1のメモリデバイスであって、複数のセンスアンプを含むセンスアンプユニットをさらに備え、前記各センスアンプが、複数のビット線と関連づけられ且つ前記センスアンプユニットにより受け取られたアドレスに応じて複数のビット線のうち当該センスアンプが関連づけられているビット線一つに読み出し電圧を印加するように構成されている、デバイス。請求項3のメモリデバイスであって、前記メモリユニットの一つに含まれる抵抗性メモリセルの数が、前記センスアンプユニット内に提供されるセンスアンプの数と対応しており、前記センスアンプが、電流センスアンプである、デバイス。請求項1のメモリデバイスであって、複数のセンスアンプを含むセンスアンプユニットをさらに備え、前記各センスアンプは、所定の数のビット線と関連づけられ且つ前記抵抗性メモリセルの少なくとも一つに読み出し電圧を印加するように構成されている、デバイス。請求項5のメモリデバイスであって、選択されたメモリユニットに割り当てられた選択トランジスタに電圧を印加することにより、読み出しの対象として選択されたメモリユニット内の抵抗性メモリセルの全てが同時に読み出される、デバイス。請求項1のメモリデバイスであって、前記センスアンプは、センス抵抗器及びアンプを含み、前記アンプは参照電圧を受け取るための第1端子及び前記複数のビット線の一つに連結された第2端子を有し、前記センス抵抗器は前記アンプの出力端子に連結された第1エンド及び前記アンプの第2端子に連結された第2エンドを有する、デバイス。不揮発性メモリデバイスを読み出す方法であって、前記不揮発性メモリデバイスのアレイ状に配置された複数のメモリユニットからメモリユニットを選択し、前記選択されたメモリユニットに備えられた複数のメモリセルのそれぞれに読み出し電圧を印加することにより、前記各メモリセルにその抵抗状態に応じた信号を出力させ、前記選択されたメモリユニットの前記各メモリセルからの出力を検知し、前記抵抗性メモリセルがプログラムされているか否かを判断することを含み、前記選択されたメモリユニット内の前記複数のメモリセルが、同時に読み出される、方法。請求項8の方法であって、前記メモリユニットに割り当てられた選択トランジスタの制御端子に連結されたグローバルワード線に電圧を印加することをさらに含み、選択されたメモリユニットの隣に位置し且つ読み出し対象として選択されなかったメモリユニット内の少なくとも一つの抵抗性メモリセルに連結されたビット線をプリチャージすることなく、前記選択メモリユニット内の抵抗性メモリセルが同時に読み出される、方法。請求項9の方法であって、前記抵抗性メモリセルの第1端子に連結された複数のビット線に参照電圧を印加することにより、前記メモリユニット内の前記メモリセルに読み出し電圧を印加する、方法。請求項8の方法であって、前記メモリユニットに割り当てられた前記選択トランジスタのソース端子を接地することにより、読み出しの対象とされているメモリセルに導電経路を提供することをさらに含む、方法。請求項11の方法であって、読み出し動作の対象として選択されていないメモリユニットに割り当てられた選択トランジスタのソース端子をフロートさせることをさらに含み、選択されたメモリユニットの隣に位置し且つ読み出し対象として選択されなかったメモリユニット内の抵抗性メモリセルに連結されたビット線をプリチャージすることなく、前記選択メモリユニット内の少なくとも一つの抵抗性メモリセルが同時に読み出される、方法。請求項11の方法であって、読み出しの対象として選択されていないメモリユニットに割り当てられた選択トランジスタのソース端子を接地することをさらに含む、方法。請求項8の方法であって、各抵抗性メモリセルが第1及び第2電極並びに当該第1及び第2電極の間に配置されるスイッチング媒体を含む、方法。請求項8の方法であって、各メモリユニット内の全てのメモリセルが共通のローカルワード線に連結されている、方法。請求項15の方法であって、メモリユニットの各ローカルワード線が、当該メモリユニットに割り当てられた選択トランジスタのドレイン端子に連結されている、方法。請求項8の方法であって、読み出されたメモリセルに関連づけられた出力は、高電圧又は低電圧のいずれかであり、前記出力は、前記選択されたメモリユニットの抵抗性メモリセルに連結されたセンスアンプにより出力された電圧である、方法。請求項17の方法であって、読み出されたメモリセルに関連づけられた出力が高電圧である場合には、当該読み出されたメモリセルはプログラムされていると判断され、読み出されたメモリセルに関連づけられた出力が低電圧である場合には、当該読み出されたメモリセルは消去されていると判断される、方法。請求項8の方法であって、前記抵抗性メモリセルに関連づけられた出力が電流センスアンプを用いて検出される、方法。請求項19の方法であって、前記電流センスアンプは、前記選択されたメモリユニットの抵抗性メモリセルの一つに連結された入力端子を含み、前記入力端子は、当該入力端子に連結された抵抗性メモリセルが第1抵抗状態から第2抵抗状態へ遷移する際、100mV以下の電圧降下しか生じないように構成されている、方法。本発明は、不揮発性メモリデバイス及び同時に読み出し動作を行う回路に関する。本発明の実施形態は、メモリデバイス中のメモリアレイのサブグループ内にある複数の抵抗性メモリセルを、メモリアレイ内の非選択抵抗性メモリセルをプリチャージすることなく読み出すことに向けられている。一実施形態においては、選択トランジスタがメモリアレイ内の各メモリユニットに割り当てられ、ここで各メモリユニットは複数の抵抗性メモリセルを有している。この選択トランジスタ及びメモリユニット内の抵抗性メモリセルは、コモンノード又はローカルワード線を共有している。読み出し動作は、メモリユニット単位で行われる。例えば、特定のメモリユニットに割り当てられた選択トランジスタを制御することにより、このメモリユニット内の全ての抵抗性メモリセルが同時に読み出される。ここで、読み出し動作に関連して使用される用語同時又は同時には、複数の選択メモリセルが同じ読み出し動作において共に読み出されることを意味し、複数の選択メモリセルが全く同一のタイミングで読み出されることを必ずしも要しない。一実施形態では、所定の読み出し動作については、グループ又はメモリユニット内の複数の抵抗性セルが同時に読み出される。各グループに選択トランジスタが割り当てられる。各選択トランジスタは、複数の抵抗性セルを制御し、これらの抵抗性セルは、共通の選択トランジスタの端子ドレインに接続されている。所定のグループに関連する抵抗性セルの数は、実装に従って変化し得る。一実施形態では、所定の読み出し動作については、不揮発性メモリデバイスは選択メモリユニット内の複数の抵抗性メモリセルを同時に読み出し、この際、非選択メモリユニット内のメモリセルは読み出されない。一実施形態では、不揮発性メモリデバイスはアレイ状に配置された複数のメモリユニットを含み、各メモリユニットは複数の抵抗性メモリセル及びローカルワード線を有しており、各抵抗性メモリユニットは第1エンド及び第2エンドを有しており、抵抗性メモリセルの第2エンドがローカルワード線に連結されている。複数のビット線が提供され、各ビット線は一つの抵抗性メモリセルの第1エンドに連結されている。複数の選択トランジスタが提供され、各選択トランジスタは、一つのメモリユニットに割り当てられ且つ割り当てられたメモリユニットのローカルワード線に連結されたドレイン端子を有している。第1及び第2グローバルワード線が提供され、各グローバルワード線は少なくとも一つの選択トランジスタの制御端子に連結されている。第1及び第2ソース線が提供され、各ソース線は少なくとも一つの選択トランジスタのソース端子に連結されている。不揮発性メモリデバイスは更に、複数のセンスアンプを含むセンスアンプユニットを含んでいる。各センスアンプは、複数のビット線と関連付けられており且つ読み出し電圧をセンスアンプユニットが受信したアドレスに応じたセンスアンプに関連したビット線の一つに印加するように構成されている。他の実施形態では、不揮発性メモリデバイスから読み出す方法は、不揮発性メモリデバイスのアレイに提供される複数のメモリユニットからメモリユニットを選択することを含み、ここで、各メモリユニットは複数のメモリセルを有している。読み出し電圧が選択されたメモリユニット内の各メモリセルに印加され、各メモリセルは出力すべき信号をその抵抗性状態に応じて生じさせる。例えば、メモリセルがプログラムされている場合には、これに読み出し電圧が印加された際に電流がメモリセルを通じて流れ、センスアンプに高電圧を出力させる。他方、メモリセルが消去されている場合には、読み出し電圧が印加された際に電流がメモリセルを通じて流れず、センスアンプに低電圧を出力させる。選択メモリユニット内の複数のメモリセルが同時に読み出される。本実施形態では、センスアンプは電流センスアンプであるが、他の実施形態では、電圧センスアンプを用いることもできる。一実施形態では、本方法は、メモリユニットに割り当てられた選択トランジスタの制御端子に連結されたグローバルワード線に電圧を印加することを更に含む。一実施形態では、本方法は、抵抗性メモリセルの第1端子に連結された複数のビット線に参照電圧を印加し、メモリユニット内のメモリセルに読み出し電圧を印加することを更に含む。本発明の利点には、以下の1又は複数の点が含まれる:1アレイ中の全てのメモリセルをプリチャージする必要が無いため、電流及び電力消費を全体として削減することができる、2プレチャージ段階を除去又は削減し、速い読み出し動作を達成することができる、3必要なバイアスが少ないため、回路設計を単純化することができる、4読み出しに用いられるビット線は、全て互いに隣り合っているため、近傍の絶対値にまでプレチャージされる、5アレイ内にあるメモリセルの全てをプレチャージする必要が無いため、読み出し阻害効果が低減される、6アレイが複数のメモリユニットに分割されているため、冗長スキームを単純化することができる。1又は複数の実施形態の詳細を、以下において図面と共に説明する。他の特徴、目的及び利点は、本明細書、図面及び請求項から明らかとなる。図1は、不揮発性メモリデバイス中のメモリセル100例:半導体メモリチップを示す。本発明の一実施形態によれば、メモリセルは、下部電極102、スイッチング媒体104、上部電極106を含む。スイッチング媒体104は、適切な制御回路を使用することにより、あらゆる値に選択的に設定できる抵抗を示したりリセットされたりする。本実施形態におけるセル100は、2つの端子を有する抵抗性メモリデバイス例:抵抗性ランダムアクセスメモリRRAMである。抵抗性メモリセルは、2つの端子を有するメモリセルであって、上部電極と下部電極との間にスイッチング媒体が配置されている。スイッチング媒体の抵抗は、電気信号を電極に印加することにより制御可能である。電気信号は、電流ベースであっても、電圧ベースであってもよい。ここで使用される用語RRAM又は抵抗性メモリセルは、強誘電性、磁化及び相変化を伴わない電気信号の印加により制御可能な抵抗を有するスイッチング媒体を使用するメモリセル又はメモリデバイスを意味する。本実施形態では、メモリセル100はアモルファスシリコンベースの抵抗性メモリセルであり、アモルファスシリコンaSiをスイッチング媒体104として用いる。スイッチング媒体104の抵抗は、電圧の印加することでaSi内で起こる導電性フィラメントの形成又は回収により変化する。上部電極106は、銀Agを含む導電層であり、aSi構造内でのフィラメント形成のイオン源として機能する。本実施形態においては銀が用いられるが、上部電極106は他の種々の適切な金属例:金Au、ニッケルNi、アルミニウムAl、クロムCr、鉄Fe、マンガンMn、タングステンW、バナジウムV、及びコバルトCoによっても形成可能であることが理解されるであろう。下部電極102は、ボロンドープ又は他のp型ポリシリコン電極であり、aSi構造の下端面と接触している。図2Aは、本発明の一実施形態にかかるセル100の抵抗スイッチング特性を示す。スイッチング媒体104は、双極性スイッチングメカニズムを示す。スイッチング媒体104の極性及び上部及び下部電極106、102によりスイッチング媒体104に印加された電流の大きさに応じてスイッチング媒体104の抵抗が変化する。プログラム閾値電圧又はプログラム電圧Vpthと同じか又はそれよりも大きい正電圧が印加されると、セル100はON状態低抵抗状態に変化する。一実施形態では、スイッチング媒体104及び上部電極106に用いられる材料に応じて、プログラム電圧は2ボルト~5ボルトの範囲である。消去閾値電圧又は消去電圧Vethと同じか又はそれよりも大きい負電圧が印加されると、セル100はOFF状態高抵抗状態に戻る。一実施形態では、消去電圧は‐2ボルト~‐5ボルトの範囲である。印加された電圧の値が2つの閾値電圧の間にある場合、セルの状態は影響されず、これにより低電圧における読み出しプロセスを可能にする。セル100が一旦特定の抵抗状態に設定されると、セル100は一定の期間又は保持期間電力無しで情報を保持する。図2Aは、本発明の一実施形態にかかるセル100の非整流スイッチング特性を示す。下部電極に対する正電圧を上部電極に印加すると、上部電極106から下部電極102へ電流が流れる。他方、下部電極に対する負電圧を上部電極に印加すると、電流は逆の方向に流れる。他方、図2Bは、本発明の他の実施形態にかかるセル100の整流スイッチング特性を示す。下部電極に対する正電圧を上部電極に印加すると、上部電極106から下部電極102へ電流が流れるが、下部電極に対する負電圧を上部電極に印加しても、逆向きの電流は流れない。この実施形態においては、セル100はダイオードのような挙動を示し、ダイオードと共に直列につながれた抵抗器を含む回路と等価なものとして表すことができる。後述されるように、セルを通じて流れる電流の量を制御することによって、セル100が整流特性又は非整流特性のいずれかを示すように制御することができる。図3A及び3Bは、本発明の一実施形態にかかるセル100のON状態及びOFF状態におけるスイッチングメカニズムを示す。aSi媒体104におけるスイッチングは、aSi媒体104中のフィラメント領域における導電性フィラメント又は複数の導電性フィラメントの形成及び回収によるものである。導電性フィラメントの形成及び回収は、プログラム電圧及び消去電圧がセル100の電極102、106に印加されることによる。図3Aは、プログラム電圧Vpthを上部電極106に印加することでON状態にされたセル100を示す。aSiからなるスイッチング媒体104が下部電極102と上部電極106との間に提供される。スイッチング媒体104の上側部分は、金属領域又は導電性経路302を含み、当該金属領域は上部電極から下部電極102の上方約10nmまで延びている。エレクトロフォーミングプロセスの間、後に印加されるスイッチング電圧例:3~5Vよりわずかに大きい電圧が上部電極106に印加されると、金属領域が形成される。この大きい電圧は、上部電極106から下部電極102への金属イオンの電界誘起拡散を引き起こし、これにより連続的導電性経路303が形成される。スイッチング媒体104の下側部分は、フィラメント領域304を規定している。エレクトロフォーミングプロセスの後、プログラム電圧Vpthを印加すると、この領域においてフィラメント305が形成される。領域303、305は、エレクトロフォーミングプロセスの間に一緒に形成可能である。フィラメント305は、スイッチング媒体の104の下側部分の欠陥部位にトラップされた一連の金属粒子を含む。当該金属粒子は、印加されたプログラム電圧Vpthが金属領域302から下部電極102へ向けて多くの金属イオンを押し出すのに十分な活性化エネルギーを提供し得たときにトラップされたものである。フィラメント305は、非導電性スイッチング媒体により互いに分離された一群の金属粒子で構成されており、金属領域302内の経路303とは異なって連続的導電性経路を規定しないものと考えられている。フィラメント305は、実装に従って約2~10nm延びている。ON状態での導電メカニズムは、フィラメント305内の金属粒子を通じて電子トンネリングが起こることである。セル抵抗は、金属粒子306と下部電極102との間のトンネリング抵抗により支配される。金属粒子306は、フィラメント領域304内の金属粒子であって、下部電極102に最も近く且つON状態においてフィラメント領域304内にある最後の金属粒子である。図3Bは、消去電圧Vethを上部電極に印加することでOFF状態にされたセル100を示す。消去電圧は、aSi内の欠陥部位にトラップされた金属粒子を除去するのに十分な電磁力を加え、フィラメント領域304内からフィラメントの少なくとも一部を回収する。OFF状態において、ON状態の間に金属粒子306と下部電極との間の距離より大きな距離を隔てて、下部電極の最も近くにある金属粒子308が下部電極から分離される。金属粒子308と下部電極との間の距離が増大することによって、セル100はON状態と比較して高い抵抗状態に置かれる。一実施形態では、ONOFF状態の抵抗比は10E3~10E7の間の範囲である。セル100は、ON状態においては抵抗器のように振る舞い、OFF状態においてはキャパシタのように振る舞うつまり、OFF状態においてスイッチング媒体は有意な量の電流を導電せず、誘電体として振る舞う。ある実装では、抵抗はON状態において10E5オームであり、OFF状態において10E10オームである。他の実装では、抵抗はON状態において10E4オームであり、OFF状態において10E9オームである。さらに他の実装では、抵抗はOFF状態において少なくとも10E7オームである。図2A及び2Bに示されるように、セル100を通じて流れる電流の量を制御することにより、セル100がダイオードのような挙動を示すように制御することができる。セル100を通じて流れる電流の量が閾値より少ないと、セルはダイオードのような挙動を示し、結果として下部電極から上部電極への逆電流が流れることが防止される。一実施形態では、閾値電流は10μAであり、電流の量が10μA以上であるときはセルは非整流特性を示し図2Aを参照、電流の量が10μA未満であるときはセルは整流特性図2Bを参照を示す。電流閾値は、実装例:使用される材料及びセルのサイズに応じて異なる。負の電位を下部電極102に印加すると、下部電極102の最も近くにある金属粒子306図3Aを参照は、フィラメント領域304から取り除かれることなく僅かに上昇すると考えられている。結果として金属粒子306と下部電極102との間の距離が増大し、これにより抵抗が増大し、下部電極から金属粒子306へ電流が流れることが防がれる。しかしながら、電流が閾値レベルと同じか又はそれよりも大きい場合には、大きな電流が下部電極から金属粒子306を通じで流れる。図4は、本発明の一実施形態にかかる非晶質又はaSiベースのクロスバーメモリアレイ400を示す。クロスバーメモリアレイ400は、第1方向に沿って延びるパラレルアレイの下部電極402を含む。一実施形態では、下部電極402は下部金属図示せず及び下部金属上に形成されるp型ポリシリコン図示せずを含む。下部電極402は本実施形態においてはナノスケールである。例えば、下部電極402は幅が約40nmであり、ピッチが約60nmである。パラレルアレイの上部電極404は、下部電極402と交差するように第2方向に沿って延びている。上部電極404は、フィラメントを形成するイオンを供給可能な金属例:銀Ag、金Au、ニッケルNi、アルミニウムAl、クロムCr、鉄Fe、マンガンMn、タングステンW、バナジウムV及びコバルトCoを含む。一実施形態では、上部電極404と下部電極402は互いに直交している。上部電極404は、約60nmの幅と約150nmのピッチを有するナノワイヤである。2本のアレイの各交点406は、2つの端子を有する抵抗性メモリセル408を規定する。各交点406におけるメモリセル408は、スイッチング層410により隔てられた2つの電極を含む。スイッチング層又は構造の幅は、下部電極の幅と同じかそれより狭くてもよい。いくつかの実施形態では、クロスバーメモリアレイ内の各メモリセルは単一ビットを格納可能である。他の実施形態では、メモリセルはマルチレベル抵抗を示し、よって各セルに複数ビットが格納可能となっている。本実施形態では、スイッチング層410はアモルファスシリコン又は他の非晶質シリコンを含む。ここで使用される用語アモルファスシリコンは、実質的にアモルファス相であって、結晶シリコンの小さな粒を含んでいてもよいシリコン材料を意味する。ここで使用される用語非晶質シリコンは、制御可能な抵抗を示すアモルファスシリコン又はアモルファスポリシリコン、これらの組み合わせ等を意味する。一実施形態では、上述のクロスバーメモリアレイは、シリコン基板上に製造可能である。一実施形態では、シリコン-ゲルマニウム基板が用いられる。他の実施形態では、IIIV型半導体化合物例:ガリウム砒素GaAs、窒化ガリウムGaN、窒化ホウ素BN等又はIIVI型半導体化合物例:セレン化カドミウム、テルル化亜鉛等が基板として使用可能である。図5は、本発明の一実施形態にかかる不揮発性抵抗性メモリデバイス500のブロック図を示す。デバイス500は、複数のメモリユニットを有するメモリアレイ250を含む。各メモリユニットは選択トランジスタ図6を参照と関連付けられており、複数の抵抗性メモリセルを含む。行デコーダ504は、操作すべき抵抗性メモリセルのアドレスを受け取り、選択された抵抗性メモリセルのメモリユニットと関連付けられたワード線を選択する。制御電圧例:Vccが次に印加され、そのメモリユニット関連付けられている選択トランジスタがONにされる。センスアンプユニット506は、読み出し電圧を選択されたメモリユニット内の複数のセルに同時に印加され、これらのセルが読み出される。ソーススイッチ508は、選択されたメモリユニットのソース線で実行される動作に適した電圧を印加する。センスアンプユニットは、選択されたメモリセルのそれぞれから出力された電圧を検知し、それが消去されているか、プログラムされているかを判断する。出力バッファ510はセンスアンプ506により検出されたデータを受け取り、イネーブル信号の出力に応じてこのデータをデータバスへ出力する。図6は、本発明の一実施形態にかかるセンスアンプユニット602に連結されたメモリアレイ600を示す。メモリアレイ600は、複数のメモリユニット602、604、606及び608を含む。説明の便宜上、4つのメモリユニットのみが示されているが、当業者であれば実装に応じて妥当な数のメモリユニットが提供されてもよいことを理解するであろう。さらに別の実施形態では、メモリアレイ600はさらに大きなアレイ図示せずのサブアレイであってもよい。このような構成では、読み出し動作のの対象となるサブアレイを選択するために、サブアレイ600に選択トランジスタが割り当てられていてもよい。図6に示されるように、複数の選択トランジスタ610、612、614及び616は、それぞれメモリユニット602、604、606及び608に割り当てられている。複数のグローバルワード線618及び620が所定の方向に延びて選択トランジスタ610、612、614及び616の制御端子を連結している。第1グローバルワード線618は、選択トランジスタの第1グループ又は選択トランジスタ610及び612に連結されている。第2グローバルワード線620は、選択トランジスタの第2グループ又は選択トランジスタ614及び616に連結されている。読み出し動作の対象となるメモリユニットの選択は、そのメモリユニットに割り当てられた選択トランジスタを選択することで部分的に行われる。選択トランジスタの選択は、グローバルワード線又は第1ワード線618及び620のうちの一つに電圧を印加することで行われる。第1ソース線622は、第1グループ内の選択トランジスタ610及び612のソースに連結されている。第2ソース線623は、第2グループ内の選択トランジスタ614及び616のソースに連結されている。本実施形態では、第1グローバルワード線又は第2グローバルワード線と第1ソース線又は第2ソース線は、同一グループの選択トランジスタに連結されている。他の実施形態では、第1グローバルワード線及び第1ソース線は、互いに異なるグループの選択トランジスタに連結されている例えば、第1グローバルワード線はトランジスタ610のゲートに連結され、第1ソース線はトランジスタ610及び614のソースに連結されている。各メモリユニット602、604、606、608は、情報を格納するための複数の抵抗性メモリセル624、626、628、630を含んでいる。抵抗性メモリセルは、2つの電極の間にスイッチング媒体図示せずを有しており、実装に従って1又は複数ビットの情報を格納している。スイッチング媒体の抵抗は、電極に電気信号を印加することによって制御可能である。電気信号は、電流ベース又は電圧ベースであってもよい。抵抗性メモリセル624の一例は、前述のメモリセル100である。本実施形態では、各メモリユニットに8つの抵抗性メモリセルが提供される。他の実施形態では、各メモリユニットに16の抵抗性メモリセルが提供される。当業者であれば、各メモリユニットの抵抗性メモリセルの数が実装に応じて変化し得ることを理解するであろう。各抵抗性メモリセルは、ビット線631に連結された第1エンドと、ローカルワード線632、634、636、638に連結した第2エンドとを有している。ローカルワード線は、各メモリユニットに提供されている。メモリユニットに割り当てられた選択トランジスタのドレインは、当該メモリユニットに対応するローカルワード線に連結されている。これによって、メモリユニット内の全ての抵抗性メモリセルが、当該メモリユニットに共通のローカルワード線に連結され、当該メモリユニットに対応する選択トランジスタのドレインとコモンノードを共有する。メモリアレイ600は、一つのメモリユニット内の抵抗性メモリセルの数と同じ数のビット線631を少なくとも含んでいる。一実施形態では、ビット線の数は、行に沿って配置された抵抗性メモリセルの数に対応している。センスアンプユニット602は、読み出し動作の対象として選択されたビット線に読み出し電圧を印加するための複数のセンスアンプを含んでいる図7Aを参照。一実施形態では、センスアンプの数は、メモリユニット内の抵抗性メモリセルの数に対応しており、読み出し動作のために選択されたメモリユニット内の全ての抵抗性メモリセルに読み出し電圧を同時に印加することができる。図7Aは、本発明の一実施形態にかかるセンスアンプユニット700内に提供される複数のセンスアンプ702、704及び706を示す。センスアンプユニット700内に提供されるセンスアンプの数は、メモリユニットに提供される抵抗性メモリセルの数に対応している。各メモリユニットに8つの抵抗性メモリセルが提供されている場合、読み出し動作の対象として選択されたメモリユニット内にある8つの抵抗性メモリセルのそれぞれに連結されたビット線に読み出し電圧を印加するために8つのセンスアンプが提供される。本発明の一実施形態では、選択メモリユニット内の8つの抵抗性メモリセルの全てが実質的に同時に読み出される。各センスアンプ702、704、706は、実行される動作に応じてビット線に印加される電圧を制御する。センスアンプは、読み出し動作のために選択されるメモリユニットのアドレスを受け取る。センスアンプは、受け取ったアドレスに応じて偶数ビット線BL10、BL20、BLn0又は奇数ビット線BL11、BL21、BLn1に読み出し電圧を印加する。図7Aに示される実施形態では2つのメモリユニットが1行に配置されているため、各センスアンプは、2本のビット線と関連付けられている。例えば、メモリアレイ1行に8つのメモリユニットがある場合、各センスアンプは8本のビット線と関連付けられる。図7Bは、本発明の一実施形態にかかるセンスアンプ720を示す。センスアンプ720はアンプ722又は演算増幅器及びセンスアンプ抵抗器Rsa又はリファレンス抵抗器を含んでいる。一実施形態では、アンプ722は電流センスアンプ又はトランスインピーダンスアンプであり、アンプにより検出された電流に応じた電圧を出力するように構成されている。アンプ722は、リファレンス電圧Vrefを受け取るための第1入力端子を有し、読み出し動作の対象として選択されたビット線に印加する読み出し電圧を生成する。第1入力端子は、接地されているか、又はそのビット線が読み出し動作の対象として選択されていない場合にはフロートされている。第2入力端子は、メモリユニットの抵抗性メモリセルRcellの一端に連結されている。抵抗性メモリセルRcellは、図1のメモリセル100又は図6に示されたものに対応する。センス抵抗器Rsaの一端はアンプ722の第2入力端子に連結されており、他端はアンプ722の出力端子に連結されており、フィードバックループをなしている。読み出し動作の間、アンプ722の第2端子及びセンス抵抗器Rsaのフィードバックループは、協同して抵抗性メモリセルRcellに読み出し電圧を提供する。電流が抵抗性メモリセルRcellを通じて流れない場合つまり、抵抗性メモリセルが消去状態にある場合には、第1及び第2端子間の電圧差は変化しないため、アンプ722は低い電圧を出力する。電流が抵抗性メモリセルRcellを通じて流れる場合つまり、抵抗性メモリセルがプログラム状態にある場合には、アンプ722は高い電圧を出力する。電流が流れることにより、第2端子の電圧が僅かに例えば、50mV以下下がる。電圧の僅かな降下であっても、第1及び第2端子間の電圧差は増大し、結果としてアンプ722に高い電圧を出力させることとなる。本実施形態では、第2端子つまり、選択されたビット線における電圧降下は最小限に抑えられ、選択されたビット線と選択されていないビット線との間の電圧差が制限されるため、電流のスニーク経路が生じない。ビット線に実質的に異なる電圧レベルが与えられると、メモリアレイ600内のスニーク経路が増大する。一実施形態では、アンプ722は電流センスアンプであるため、抵抗性メモリセルRcellの抵抗状態を検出することができ、よってビット線が実質的に異なる電圧レベルを有さないようにすることができる。一実施形態では、読み出し電圧は0.5V~2Vであり、好ましくは約1Vである。第1入力端子に入力される参照電圧は、0.7Vである。メモリセルの抵抗状態が印加される読み出し電圧により変化しないよう、プログラム電圧より小さい限りにおいて読み出し電圧を実装に従って変化させてもよい。図5、6、7A及び7Bに示されるように、本発明の一実施形態にかかる読み出し電圧は次の通りである。説明の便宜上、図中開示されるコンポーネントは同じ実施形態のものであると解される例:センスアンプ506、602及び700は同じセンスアンプを示すものと解される。行デコーダ504及びセンスアンプユニット506は、読み出し対象となるメモリユニットのアドレスを受け取る。読み出し対象となるメモリユニットは、メモリアレイ502、600内のいずれのメモリユニットであってもよい。本図においては、読み出し対象となるメモリユニットはメモリユニット602である。行デコーダは、第1グローバルワード線618を活性化し、電圧例:Vccを印加して第1メモリユニット602に割り当てられた選択トランジスタ610をONにする。これにより、メモリユニット602内の抵抗性メモリセルが同時的に読み出し可能となる。選択トランジスタ610と同じ行に存在する選択トランジスタ612もONになる。選択トランジスタ612に連結され且つメモリユニット604に割り当てられた抵抗性メモリセルは、しかしながら、以下において説明するように、センスアンプユニット602により選択されないため、読み出しされない。従って、スニーク経路が生じることを防ぐため、メモリユニット604のメモリセル626に関連付けられたビット線をプレチャージする必要が無い。選択されていない第2グローバルワード線620は、接地され、選択トランジスタ614及び616はOFFのままである。センスアンプユニット506、602、700は受け取ったアドレスに応じて活性化すべきメモリユニットを選択する。つまり、センスアンプ702、704、706はそれぞれ、メモリユニット602に連結されたビット線BLn、BL21、BLniを選択する。これらのビット線のそれぞれに読み出し電圧が印加される。選択されていないビット線BLio、BL2o、BLn0は、接地されているか、フロートされている。従って、読み出し動作において、選択トランジスタ612がグローバルワード線618により活性化されても、メモリユニット604の抵抗性メモリセルは活性化されない。一実施形態では、読み出し電圧は2V以下例:1Vであり、抵抗性メモリセルの抵抗状態を変化させることなく抵抗性メモリセルを読み出すことができる。用いられる読み出し電圧は、実装に応じて変化し得る。選択トランジスタ610のソースに連結された第1ソース線622は接地され、読み出し対象となっているメモリユニット602のうち読み出し対象となっている抵抗性メモリセルに電流経路を提供する。選択トランジスタ612のソースも接地されているが、センスアンプユニット602はメモリユニット602に連結されたビット線のみを活性化するため、読み出し動作に影響を与えない。選択されていない選択トランジスタ614及び616に連結された第2ソース線623は、特定の実装に応じて接地されていても、フロートされていてもよい。本実施形態では、同じ行にある選択トランジスタはグローバルワード線とソース線とを共用している。選択されたメモリユニット602の抵抗性メモリセルのみが同時に読み出され、選択されていないメモリユニット604の抵抗性メモリセルが読み出されないような動作を確実に実行するため、行デコーダ504及びセンスアンプユニット506、602、700が併用される。他の実施形態では、選択トランジスタがグローバルワード線及びソース線を共用しないようにメモリアレイ内のメモリユニットが配置されている。例えば、メモリユニット602の選択トランジスタ610は、グローバルワード線618及びソース線622に連結されている。メモリユニット604の選択トランジスタ612は、グローバルワード線618及びソース線623に連結されている。メモリユニット606の選択トランジスタ614は、グローバルワード線620及びソース線622に連結されている。メモリユニット608の選択トランジスタ616は、グローバルワード線620及びソース線623に連結されている。本実施形態では、主として所望の選択トランジスタを選択することにより、読み出し対象となるメモリユニットが選択される。読み出し動作においては、メモリユニット602内の抵抗性メモリセル624はセンスアンプユニット602により同時に読み出される。各メモリセル624に読み出し電圧が印加される。選択トランジスタ610がONにされ且つ接地されているため、メモリセル624が低抵抗状態にある場合には、ビット線に印加された読み出し電圧により電流がメモリセル624及び選択トランジスタ610を通じて流れる。このようなメモリセルに割り当てられたセンスアンプ720は高い電圧を出力する。メモリセル624が高抵抗状態にある場合には、ビット線に印加された読み出し電圧はメモリセル624を通じて電流が流れるのには不十分であり、よって選択トランジスタ610には電流が流れない。このような消去メモリセルに割り当てられたセンスアンプ720は、低い出力電圧を維持する。センスアンプ720による出力電圧に基づき、センスアンプ700は選択されたメモリユニットの内のメモリセルがプログラム状態であるか消去状態であるかを判断する。高い電圧を出力したセンスアンプ720は、そのメモリセルがプログラム状態にあることを示唆する。低い電圧を出力したセンスアンプ720は、そのメモリセルが消去状態にあることを示唆する。メモリユニット602内のメモリセル624はこのようにして同時に読み出しされる。多くの実施形態が説明されてきた。例えば、ここに開示される読み出しアルゴリズムは、トランジスタにより制御されるビットの数が物理的なワード線の総数と同じである限りにおいて純粋なクロスバーアレイへ適用することができる。ここに開示されるメモリセルは、抵抗性メモリセルであるが、しかし、他の種類のメモリセル例:相変化ランダムアクセスメモリを使用することもできる。当業者は、本発明の趣旨及び範囲を逸脱することなく変更を行うことが可能であることを理解するであろう。