"以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記半導体基板の前記第1の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ;d3前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記トレンチ外の前記半導体基板の前記前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有する基板内ソース領域;d6前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリSiソース領域;d7前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記層間絶縁膜の幅と前記トレンチの幅は、ほぼ等しい。前記1項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。前記2項の半導体装置において、前記ポリSiソース領域は、前記層間絶縁膜のサイドウォールである。前記3項の半導体装置において、前記ポリSiソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。前記4項の半導体装置において、前記ドリフト領域は、N型エピタキシ領域である。前記5項の半導体装置において、前記半導体基板の前記第2の主面側には、N型ドレイン領域が設けられている。前記6項の半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。前記6項の半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。前記8項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。前記9項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記半導体基板の前記第1の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ;d3前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記トレンチ外の前記半導体基板の前記前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有する基板内ソース領域;d6前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリSiソース領域;d7前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記基板内ソース領域および前記ポリSiソース領域は、前記トレンチのほぼ平面状の側壁に沿って設けられている。前記11項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。前記12項の半導体装置において、前記ポリSiソース領域は、前記層間絶縁膜のサイドウォールである。前記13項の半導体装置において、前記ポリSiソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。前記14項の半導体装置において、前記ドリフト領域は、N型エピタキシ領域である。前記15項の半導体装置において、前記半導体基板の前記第2の主面側には、N型ドレイン領域が設けられている。前記16項の半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。前記16項の半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。前記18項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。前記19項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。トレンチゲート縦チャネル型パワーMOSFET等は、オン抵抗が低いメリットを有する。しかし、微細化に伴い、オン抵抗のばらつき等が問題となっているほか、構造的問題から微細化の限界が問題となってきている。これらの問題は、単体のパワーMOSFET等のみの問題ではなく、同様の構造を適用しているIGBTInsulatedGateBipolarTransistor、いわゆるドクターMOSDr.MOS等のように、CMOSComplementaryMetalOxideSemiconductor等とこれらのパワー能動デバイスを単一のチップ上に集積した集積回路装置に於いても重要な問題である。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、トレンチゲート縦チャネル型パワーMOSFET等のトレンチゲート縦チャネル型パワー系能動素子を有する半導体装置に於いて、層間絶縁膜の幅とトレンチの幅をほぼ同一にするとともに、ソース領域の一部をポリシリコン部材により構成したものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、トレンチゲート縦チャネル型パワーMOSFET等のトレンチゲート縦チャネル型パワー系能動素子を有する半導体装置に於いて、層間絶縁膜の幅とトレンチの幅をほぼ同一にするとともに、ソース領域の一部をポリシリコン部材により構成したので、デバイスの微小化をより容易に達成することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記半導体基板の前記第1の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ;d3前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記トレンチ外の前記半導体基板の前記前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有する基板内ソース領域;d6前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリSiソース領域;d7前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記層間絶縁膜の幅と前記トレンチの幅は、ほぼ等しい。2.前記1項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。3.前記1または2項の半導体装置において、前記ポリSiソース領域は、前記層間絶縁膜のサイドウォールである。4.前記1から3項のいずれか一つの半導体装置において、前記ポリSiソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。5.前記1から4項のいずれか一つの半導体装置において、前記ドリフト領域は、N型エピタキシ領域である。6.前記1から5項のいずれか一つの半導体装置において、前記半導体基板の前記第2の主面側には、N型ドレイン領域が設けられている。7.前記1から6項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。8.前記1から7項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。9.前記8項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。10.前記8または9項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。11.以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記半導体基板の前記第1の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ;d3前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記トレンチ外の前記半導体基板の前記前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有する基板内ソース領域;d6前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリSiソース領域;d7前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記基板内ソース領域および前記ポリSiソース領域は、前記トレンチのほぼ平面状の側壁に沿って設けられている。12.前記11項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。13.前記11または12項の半導体装置において、前記ポリSiソース領域は、前記層間絶縁膜のサイドウォールである。14.前記11から13項のいずれか一つの半導体装置において、前記ポリSiソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。15.前記11から14項のいずれか一つの半導体装置において、前記ドリフト領域は、N型エピタキシ領域である。16.前記11から15項のいずれか一つの半導体装置において、前記半導体基板の前記第2の主面側には、N型ドレイン領域が設けられている。17.前記11から16項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。18.前記11から17項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。19.前記18項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。20.前記18または19項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。21.前記1から20項のいずれか一つの半導体装置において、前記層間絶縁膜は、前記トレンチの上端より突出している。22.前記1から21項のいずれか一つの半導体装置において、パワーMOSFETである。次に、本願において開示される発明のその他の実施の形態について概要を説明する。1.a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域を有する半導体装置であって、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、且つ:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記半導体基板の前記第1の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ;d3前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記トレンチ外の前記半導体基板の前記前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有する基板内ソース領域;d6前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリSiソース領域;d7前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極を有する前記半導体装置の製造方法であって、以下の工程を含む:x1前記トレンチを形成する工程;x2少なくとも前記トレンチの内面に前記ゲート絶縁膜を形成する工程;x3前記トレンチの前記内面に前記ゲート絶縁膜が形成された状態で、前記トレンチの内部に、前記ゲート電極を埋め込む工程;x4前記トレンチの内部であって、前記ゲート電極上に、前記層間絶縁膜を埋め込む工程;x5前記工程x4の後、前記トレンチ外の前記半導体基板の前記第1の主面を自己整合的にエッチングすることにより、前記層間絶縁膜を前記トレンチの上端から突出させる工程;x6突出した前記層間絶縁膜の両側に第1導電型不純物がドープされたポリSiサイドウォールを自己整合的に形成する工程;x7前記ポリSiサイドウォールから供給された前記第1導電型不純物によって、前記ポリSiサイドウォールに接する前記半導体基板の前記第1の主面内に前記基板内ソース領域を形成する工程;x8前記工程x7の後、前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に前記メタルソース電極を形成する工程。2.前記1項の半導体装置の製造方法において、前記ゲート電極は、ポリシリコン電極である。3.前記1または2項の半導体装置の製造方法において、前記半導体基板の前記第2の主面側には、N型ドレイン領域が設けられている。次に、本願において開示される発明の更にその他の実施の形態について概要を説明する。1.以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記半導体基板の前記第1の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ;d3前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記トレンチ外の前記半導体基板の前記前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有する基板内ソース領域;d6前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリSiソース領域;d7前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記層間絶縁膜の下部は前記トレンチ内に収容されている。2.前記1項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。3.前記1または2項の半導体装置において、前記ポリSiソース領域は、前記層間絶縁膜のサイドウォールである。4.前記1から3項のいずれか一つの半導体装置において、前記ポリSiソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。5.前記1から4項のいずれか一つの半導体装置において、前記ドリフト領域は、N型エピタキシ領域である。6.前記1から5項のいずれか一つの半導体装置において、前記半導体基板の前記第2の主面側には、N型ドレイン領域が設けられている。7.前記1から6項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。8.前記1から7項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。9.前記8項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。10.前記8または9項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。11.以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記半導体基板の前記第1の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ;d3前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記トレンチ外の前記半導体基板の前記前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有する基板内ソース領域;d6前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリSiソース領域;d7前記層間絶縁膜および前記ポリSiソース領域上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記層間絶縁膜の上部及び下部の幅は、ほぼ等しい。12.前記11項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。13.前記11または12項の半導体装置において、前記ポリSiソース領域は、前記層間絶縁膜のサイドウォールである。14.前記11から13項のいずれか一つの半導体装置において、前記ポリSiソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。15.前記11から14項のいずれか一つの半導体装置において、前記ドリフト領域は、N型エピタキシ領域である。16.前記11から15項のいずれか一つの半導体装置において、前記半導体基板の前記第2の主面側には、N型ドレイン領域が設けられている。17.前記11から16項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。18.前記11から17項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。19.前記18項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。20.前記18または19項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。21.前記1から20項のいずれか一つの半導体装置において、前記層間絶縁膜は、前記トレンチの上端より突出している。22.前記1から21項のいずれか一つの半導体装置において、パワーMOSFETである。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置というときは、主に、各種トランジスタ能動素子単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBTInsulatedGateBipolarTransistorを例示することができる。なお、本願で説明するパワーMOSFET等のパワー系能動素子は、特に断らない限り、ノーマリオフNormally-Off型である。なお、本願において、半導体能動素子とは、トランジスタ、ダイオード等を指す。また、MOSという表現とMISという表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、MOSという表現を使用するものとする。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.一般のフィールドプレートFieldPlateまたはダミーゲートDummyGateとは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面デバイス面の上方またはトレンチ内に延在しているものを言う。7.IGBTの構造は、通常の縦型パワーMOSFETのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーMOSFETとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーMOSFETのソースに対応するIGBTの各要素をそのままソース領域、ソース電極、ソース端子と呼ぶことにする。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。なお、コンピュータ電源等に使用されるDC-DCコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開2009-22106号公報または、これに対応する米国特許公開2009-15224号公報、日本特開2010-16035号公報または、これに対応する米国特許公開2010-1790号公報等がある。1.本願の各実施の形態の半導体装置の主要な応用分野等の説明主に図1以下の実施の形態で説明するパワーMOSFET等は、主にDC-DCコンバータ等におけるハイサイドスイッチに適合したものを例示するが、これらは、より高周波動作におけるロウサイドスイッチとしても有効であることはいうまでもない。図1は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のDC-DCコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。図1に示すように、PCPersonalComputer等におけるマイクロプロセッサ等への電源供給は、通常、90から300ボルト程度の交流から減圧整流された17ボルト程度の直流を定電圧源直流電源Vinとして、DC-DCコンバータ50等のVRMVoltageRegulatorMOduleを用いて、例えば、1ボルト程度の低圧にして行われる。この電流量は、100アンペアを超えることもある。制御回路部53から、たとえば200kHz程度典型的な範囲としては、300kHz程度から500kHz程度、過去および近い将来に適用される範囲としては、20kHz程度から1MHz程度のスイッチング信号が送出され、ハイサイドドライバ51およびロウサイドドライバ52を通じて、相補的なパルス信号が、それぞれハイサイドSWパワーMOSFETQhhおよびロウサイドSWパワーMOSFETQhlを駆動する。ハイサイドSWパワーMOSFETQhhがオンのときは、ハイサイドSWパワーMOSFETQhhを通して電流が供給され、出力平滑用インダクタ54、出力平滑用コンデンサ55等から構成された平滑回路を経由して、電源出力端子Vddおよび接地端子Vssからマイクロプロセッサ等へ供給される。一方、ハイサイドSWパワーMOSFETQhhがオフと時は、ロウサイドSWパワーMOSFETQhlがオンとなり、ロウサイドSWパワーMOSFETQhlから出力平滑用インダクタ54へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドSWパワーMOSFETQhhがオンとなる時間の長さにより制御される。2.本願の各実施の形態の半導体装置の半導体チップの構造の概要説明主に図2から図4このセクションでは、セクション1で説明したハイサイドスイッチ等に特に適合したパワーMOSFETの構造の概要を説明する。図2は本願の各実施の形態の半導体装置の一例であるパワーMOSFETの半導体チップ全体上面図である。図3は図2のX-X’断面に対応するチップ模式断面図である。図4は図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これらに基づいて、本願の各実施の形態の半導体装置の半導体チップの構造の概要を説明する。なお、図2に於いては、チップ上面の全体構造を説明するため、周辺構造の寸法を誇張している。また、トレンチゲートの本数を実際よりずっと少なく示している。これは、実際には、あまりに多いため、視認が困難となるためである。更に、トレンチゲートは、実際には、アクティブ領域を埋め尽くしているが、全部表示すると、図が見づらくなるので、一部分のみ中央部のみ表示した。まず、半導体チップの上面構造を説明する。図2に示すように、半導体チップ2の周辺端部には、端部を周回するリング状のガードリング27たとえば、アルミニウム系メタル電極膜30と同一層で構成されているが設けられており、その内側のほとんど全ての部分は、ゲート配線部24とメタルソース電極15これらも、たとえば、アルミニウム系メタル電極膜30と同一層で構成されているが占有している。ゲート配線部24の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部25となっており、メタルソース電極15の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部26となっている。また、半導体チップ2の上面主要部のメタルソース電極15下は、主に、たとえば平面的に帯状の単位セル領域20単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば0.4マイクロメートル程度を敷き詰めたアクティブ領域12アクティブセル領域となっており、たとえば線状のトレンチ5内には、ゲートポリシリコン膜すなわちゲート電極7が埋め込まれている。次に、図2のX-X’断面を図3に示す。図3に示すように、半導体チップ2の下半部は、たとえば比較的高濃度のN型半導体基板領域1sたとえばN型単結晶シリコン基板、すなわち、N型ドレイン領域となっており、N型半導体基板領域1sの表面1a第1の主面側すなわち裏面1bの反対側には、要求される耐圧に応じた厚さのN-エピタキシャル領域1eが設けられており、その主要部はN-ドリフト領域3に対応している。半導体チップ2の周辺部は、主にエッジターミネーション領域28となっており、半導体チップ2の内部領域は、ほとんどアクティブ領域12が占有しており、このアクティブ領域12には、平面的に帯状立体的には直方体の単位セル領域20が敷き詰められている。次に、図2のゲート電極引き出し部切り出し領域R1の詳細を図4に示す。図4に示すように、アクティブ領域12には、平面的に帯状のトレンチ5が設けられており、その中にはトレンチゲート電極7aゲートポリシリコン膜7が、たとえば周期的に埋め込まれている。トレンチゲート電極7aの間にソースコンタクト部29aが置かれており、トレンチゲート電極7aおよびソースコンタクト部29a上を含むアクティブ領域12上は、メタルソース電極15アルミニウム系メタル電極膜30によって被覆されている。ポリシリコンゲート電極7トレンチゲート電極7aは、アクティブ領域12外に延びて、ゲート引き出しポリシリコン配線部7bとなっており、ゲートコンタクト部29bを介して、ゲート配線部24アルミニウム系メタル電極膜30と連結されている。3.本願の一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造基本構造の説明主に図5このセクションでは、セクション2で説明した単位セル領域20の具体例を説明する。図5は図3の単位セル領域20、すなわち、本願の一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造セル基本構造の詳細断面図である。これに基づいて、本願の一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造基本構造を説明する。図5に示すように、半導体チップ2のN型半導体基板領域1sN型ドレイン領域の裏面1b側には、裏面メタル電極4たとえば、ドレイン電極が設けられており、N型半導体基板領域1sの表面1a側には、N-ドリフト領域3が設けられている。N-ドリフト領域3の表面1a側には、P型ボディ領域9が設けられており、N-ドリフト領域3の表面1a側の半導体表面領域内には、ソース領域11の一部を構成するN型基板内ソース領域11aおよびP型ボディコンタクト領域14が設けられている。また、半導体基板2の表面1a第1の主面側から、P型ボディ領域9を貫通して、N-ドリフト領域3に達するトレンチ5が設けられており、トレンチ5内なお、正確には、トレンチ充填部材の一部は、トレンチの上方から突出しているには、ゲート絶縁膜6を介して、下方からポリシリコン等のトレンチゲート電極7aおよび層間絶縁膜8が充填されている。トレンチ5から突出したトレンチ充填部材の周囲にはサイドウォール状のポリSiソース領域11bサイドウォールが設けられており、このポリSiソース領域11b高濃度N型不純物ドープとN型基板内ソース領域11aこの例では、ここの不純物は、ポリSiソース領域11bから供給されたとで、ソース領域11を構成している。更に、これらの半導体基板2の表面1a側には、半導体領域、トレンチ充填部材およびサイドウォールを覆うように、メタルソース電極15アルミニウム系メタル電極膜30等からパターニングされているが形成されている。4.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの製造プロセスの説明主に図6から図20このセクションでは、セクション3の構造に対するデバイスの製造方法の一例を説明する。図6は図5セル基本構造に対応する製造工程途中トレンチ形成工程の単位セル領域の断面図である。図7は図5セル基本構造に対応する製造工程途中ゲート酸化工程の単位セル領域の断面図である。図8は図5セル基本構造に対応する製造工程途中ゲートポリシリコン埋め込み工程の単位セル領域の断面図である。図9は図5セル基本構造に対応する製造工程途中ゲートポリシリコンエッチバック工程の単位セル領域の断面図である。図10は図5セル基本構造に対応する製造工程途中層間絶縁膜埋め込み工程の単位セル領域の断面図である。図11は図5セル基本構造に対応する製造工程途中平坦化工程の単位セル領域の断面図である。図12は図5セル基本構造に対応する製造工程途中基板エッチ工程の単位セル領域の断面図である。図13は図5セル基本構造に対応する製造工程途中P型ボディ領域導入工程の単位セル領域の断面図である。図14は図5セル基本構造に対応する製造工程途中サイドウォール用ポリシリコン膜成膜工程の単位セル領域の断面図である。図15は図5セル基本構造に対応する製造工程途中サイドウォール形成工程の単位セル領域の断面図である。図16は図5セル基本構造に対応する製造工程途中ソース不純物導入工程の単位セル領域の断面図である。図17は図5セル基本構造に対応する製造工程途中P型ボディコンタクト領域不純物導入工程の単位セル領域の断面図である。図18は図5セル基本構造に対応する製造工程途中メタルソース電極等形成工程の単位セル領域の断面図である。図19は図5セル基本構造に対応する製造工程途中バックグラインディング工程の単位セル領域の断面図である。図20は図5セル基本構造に対応する製造工程途中裏面電極等形成工程の単位セル領域の断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの製造プロセスを説明する。まず、たとえば、面方位を100とした200φのN型シリコン単結晶ウエハ1s必要に応じて、300ファイでも、450ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、1から2mΩcm程度を用意し、必要な耐圧ここでは、一例としてソースドレイン耐圧を30ボルト程度とするに応じて、たとえば、2マイクロメートル程度範囲としては、たとえば1.3から3.3マイクロメートル程度のN型たとえばリンドープ、抵抗率は、たとえば、0.1から0.3mΩcm程度シリコンエピタキシャル層を堆積することにより、エピタキシャル層付ウエハ1とする。次に、ウエハ1のデバイス面1aのほぼ全面に、たとえば低圧CVDChemicalVaporDeposition等により、たとえば、450nm程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜とする。次に、図6に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチングエッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気などにより、たとえば深さ0.8マイクロメートル程度幅0.15マイクロメートル程度のトレンチ5を形成する。次に、図7に示すように、熱酸化等により、たとえば30nm程度のゲート酸化膜6ゲート絶縁膜を形成する。次に、図8に示すように、ゲート酸化膜6上の、半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVDChemicalVaporDeposition等により、ゲートポリシリコン膜7たとえば、厚さ500nm程度を成膜する。次に、図9に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜7をエッチバックする。これによって、トレンチゲート電極7aが形成される。次に、図10に示すように、たとえばCVD等によって、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜8を形成する。層間絶縁膜8としては、たとえば、PSGPhospho-SilicateGlass膜たとえば、厚さ300nm程度からなる絶縁膜を好適なものとして例示することができる。次に、図11に示すように、たとえば、CMPChemicalMechanicalPolishing等の平坦化処理により、トレンチ5外のPSG膜を除去する。次に、図12に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、ウエハ1のデバイス面1aをたとえば0.2マイクロメートル程度、エッチバックすることにより、トレンチ充填部材ゲート酸化膜6および層間絶縁膜8をトレンチ5上部から突出させる。次に、図13に示すように、たとえば、イオン注入により、P型ボディ領域9P型ウエル領域又はチャネル領域を導入する。このイオン注入条件としては、たとえば、イオン種:ボロン、打ち込みエネルギ:200keV程度,濃度:7x1012cm2程度を好適なものとして例示することができる。次に、図14に示すように、半導体ウエハ1の表面1a側のほぼ全面に、たとえばCVD等により、サイドウォール用ポリシリコン膜34成膜温度は、たとえば摂氏580度程度を成膜する。このとき、サイドウォール用ポリシリコン膜34は、たとえば、リンドープのポリシリコン膜、すなわちドープトポリシリコン膜リン濃度は、たとえば、4x1020cm3程度とするのがプロセスの簡素化の観点等から好適である。なお、場合によっては、ノンドープポリシリコン膜を成膜しておき、それに、燐等の不純物をイオン注入により、導入しても良い。次に、図15に示すように、たとえば、異方性ドライエッチングエッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気などにより、サイドウォール用ポリシリコン膜34をエッチバックすることにより、トレンチ5上部から突出したトレンチ充填部材の周辺にポリシリコンサイドウォールを形成し、これをポリSiソース領域11bとする。次に、図16に示すように、半導体ウエハ1の表面1a側のほぼ全面に対して、たとえば、摂氏950度程度で、たとえば10分程度、アニール処理を施すことにより、ポリSiソース領域11b中の不純物リンを基板側に移動させ、それによって、N型の高濃度ソース領域、すなわち、N型基板内ソース領域11aを形成する。このアニール処理の雰囲気としては、たとえば常圧下、酸素1、窒素99すなわち、窒素雰囲気、または不活性ガス雰囲気を好適なものとしてレジすることができる。なお、微量の酸素は高温熱処理によるシリコン基板表面の表面あれを防ぐために添加されている。次に、図17に示すように、半導体ウエハ1の表面1a側からほぼ全面に対して、たとえば、P型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にP型ボディコンタクト領域14P型高濃度コンタクト用不純物領域を導入する。このイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギ:30keV程度,濃度:1x1015cm2程度を好適なものとして例示することができる。次に、図18に示すように、半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば300nm程度の厚さのTiW膜TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しないを形成し、更にその上に、先と同様に、TiW膜上の半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば3マイクロメートルから5マイクロメートル程度の厚さのアルミニウム系メタル膜数程度のシリコン等を添加したアルミニウムを形成する。このTiW膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜30を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜30をパターニングすることにより、図2に示すように、メタルソース電極15、ゲート配線部24、ガードリング27等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜たとえば、厚さ2.5マイクロメートル程度等をウエハ1のデバイス面1aのほぼ全面に塗布する。更に、通常のリソグラフィによって、図2のソースパッド開口26、ゲートパッド開口25等の部分のファイナルパッシベーション膜を除去する。次に、図19に示すように、ウエハ1の裏面1bに対して、バックグラインディング処理を施すことによって、たとえば、500から900マイクロメータ程度のウエハ厚を必要により、たとえば30から300マイクロメータ程度に薄膜化する。次に、図20に示すように、その後、裏面電極4たとえばウエハに近い方から、チタン膜/ニッケル膜/金膜をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ1を個々のチップ2図2に分割する。5.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1下部絶縁膜厚膜構造の説明主に図21このセクションで説明するセル構造は、セクション3で説明したセル構造の変形例である。図21は図3の単位セル領域20、すなわち、本願の前記一実施の形態変形例1の半導体装置の一例であるパワーMOSFETのアクティブセル構造下部絶縁膜厚膜構造の詳細断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1下部絶縁膜厚膜構造を説明する。このセル構造の特徴は、図5のものと比較して、トレンチ5の下端部の絶縁膜10ゲート電極下部絶縁膜が、ゲート絶縁膜6の単独の部分に比較して厚くなっていることである。ゲート電極下部絶縁膜10の厚さは、たとえば、120nm程度を好適なものとして例示することができる。トレンチゲート型パワーMOSFETのブロッキングモードに於いて、電界が集中するのは、主にトレンチ5の下端部であるので、その部分の絶縁膜厚を厚くすることによって、帰還容量ゲートとドレイン間の容量を低減することができるメリットがある。このように、本実施の形態に於いては、トレンチ5の下端部の絶縁膜10の厚さは、P型ボディ領域9に接しているゲート絶縁膜6の厚さよりも厚くされている。6.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1下部絶縁膜厚膜構造に関する製造プロセスの説明主に図22から図28このセクションでは、セクション5の構造に対するデバイスの製造方法の一例を説明する。このプロセスは、セクション4に説明したプロセスの変形例であり、デバイス構造が異なる以外、図6及び図12から図20は、プロセスとしては同一である。従って、以下では異なる部分のみを説明する。図22は図21下部絶縁膜厚膜構造に対応する製造工程途中ゲート電極下部絶縁膜埋め込み工程の単位セル領域の断面図である。図23は図21下部絶縁膜厚膜構造に対応する製造工程途中ゲート電極下部絶縁膜エッチバック工程の単位セル領域の断面図である。図24は図21下部絶縁膜厚膜構造に対応する製造工程途中ゲート酸化工程の単位セル領域の断面図である。図25は図21下部絶縁膜厚膜構造に対応する製造工程途中ゲートポリシリコン埋め込み工程の単位セル領域の断面図である。図26は図21下部絶縁膜厚膜構造に対応する製造工程途中ゲートポリシリコンエッチバック工程の単位セル領域の断面図である。図27は図21下部絶縁膜厚膜構造に対応する製造工程途中層間絶縁膜埋め込み工程の単位セル領域の断面図である。図28は図21下部絶縁膜厚膜構造に対応する製造工程途中平坦化工程の単位セル領域の断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1下部絶縁膜厚膜構造に関する製造プロセスを説明する。図6の状態に於いて、図22に示すように、たとえばCVD等によって、トレンチ5内を埋め込むように、ウエハ1のデバイス面1aのほぼ全面に、ゲート電極下部絶縁膜10を形成する。ゲート電極下部絶縁膜10としては、たとえば、酸化シリコン系絶縁膜たとえば、厚さ300nm程度を好適なものとして例示することができる。次に、図23に示すように、ゲート電極下部絶縁膜10を例えば、弗酸系ウエットエッチング液でエッチバック処理することにより、ゲート電極下部絶縁膜10をトレンチ5内に後退させ、その厚さをたとえば、120nm程度とする。次に、図24に示すように、熱酸化等によって、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、たとえば30nm程度のゲート絶縁膜6を形成する。次に、図25に示すように、トレンチ5内を埋め込むように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等によって、たとえばCVD等により、ゲートポリシリコン膜7を成膜する。次に、図26に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜7をエッチバックする。これによって、トレンチゲート電極7aが形成される。次に、図27に示すように、たとえばCVD等によって、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜8を形成する。層間絶縁膜8としては、たとえば、PSG膜たとえば、厚さ300nm程度からなる絶縁膜を好適なものとして例示することができる。次に、図28に示すように、たとえば、CMP等の平坦化処理により、トレンチ5外のPSG膜を除去する。この後、図12の処理に移行し、以後は、セクション4と同一の処理を行う。7.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例2ダミーゲート付加構造の説明主に図29図29は図3の単位セル領域20、すなわち、本願の前記一実施の形態変形例2の半導体装置の一例であるパワーMOSFETのアクティブセル構造ダミーゲート電極付加構造の詳細断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例2ダミーゲート付加構造を説明する。図29に示すように、この例では、ソース電位とされた通常、トレンチ5の外部で、ソース電極15と接続され、ソース電極と実質的に同一電位とされる埋め込みフィールドプレート、すなわちダミーゲート16が、トレンチ5内のトレンチゲート電極7aの下方に設けられている点が特徴となっている。この構造に於いては、N-ドリフト領域3の濃度を高めに設定しても、必要な耐圧を確保できるので、オン抵抗を低減することが可能であるというメリットがある。また、帰還容量ゲートとドレイン間の容量を低減することができるメリットがある。なお、ダミーゲート16の電位は、ゲート電位としてもよいが、その場合は、ゲートとソース間の容量、およびゲートとドレイン間の容量が相対的に増加する。8.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例2ダミーゲート付加構造に関する製造プロセスの説明主に図30から図35このセクションでは、セクション7の構造に対するデバイスの製造方法の一例を説明する。このプロセスは、セクション4に説明したプロセスの変形例であり、デバイス構造が異なる以外、図6から図8及び図12から図20は、プロセスとしては同一である。従って、以下では異なる部分のみを説明する。図30は図29ダミーゲート電極付加構造に対応する製造工程途中ダミーゲートポリシリコンエッチバック工程の単位セル領域の断面図である。図31は図29ダミーゲート電極付加構造に対応する製造工程途中トレンチゲート間絶縁膜形成工程の単位セル領域の断面図である。図32は図29ダミーゲート電極付加構造に対応する製造工程途中ゲートポリシリコン埋め込み工程の単位セル領域の断面図である。図33は図29ダミーゲート電極付加構造に対応する製造工程途中ゲートポリシリコンエッチバック工程の単位セル領域の断面図である。図34は図29ダミーゲート電極付加構造に対応する製造工程途中層間絶縁膜埋め込み工程の単位セル領域の断面図である。図35は図29ダミーゲート電極付加構造に対応する製造工程途中平坦化工程の単位セル領域の断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例2ダミーゲート付加構造に関する製造プロセスを説明する。図8の状態ただし、ポリシリコン膜は、ゲートポリシリコン膜7ではなく、ダミーゲート電極用ポリシリコン膜35であるが、成膜条件等はほぼ同じであるに於いて、図30に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、ダミーゲート電極用ポリシリコン膜35をエッチバックする。これによって、ダミートレンチゲート電極16梅込みフィールドプレートが形成される。次に、図31に示すように、たとえば、熱酸化等によって、ダミートレンチゲート電極16の上面に、100nm程度の酸化シリコン膜、すなわちトレンチゲート間絶縁膜17を形成する。次に、図32に示すように、たとえば、ゲート酸化膜6上およびトレンチゲート間絶縁膜17上の、半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVD等により、ゲートポリシリコン膜7たとえば、厚さ500nm程度を成膜する。次に、図33に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜7をエッチバックする。これによって、トレンチゲート電極7aが形成される。次に、図34に示すように、たとえばCVD等によって、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜8を形成する。層間絶縁膜8としては、たとえば、PSG膜たとえば、厚さ300nm程度からなる絶縁膜を好適なものとして例示することができる。次に、図35に示すように、たとえば、CMP等の平坦化処理により、トレンチ5外のPSG膜を除去する。この後、図12の処理に移行し、以後は、セクション4と同一の処理を行う。9.本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等の説明主に図36から図39ここまでに説明した例は、主にパワーMOSFETを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーMOSFET以外に、たとえば、IGBTInsulatedgateBipolarTransistorや、絶縁ゲート型パワー系能動素子とCMOSComplementaryMetalOxideSemiconductorまたはCMISComplementaryMetalInsulatorSemiconductor集積回路等と単一チップ上に集積した集積型パワー系デバイス等がある。以下これらについて簡単に説明する。図36は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの端子配置図である。図37は図5に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの単位セル断面図である。図38は図1における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図39は図38のY-Y’断面に対応するチップ部分模式断面図である。これらに基づいて、本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等を説明する。1IGBTへの適用について主に図36及び図37:図36に示すように、IGBTの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子G、エミッタに対応する端子をエミッタ端子E、コレクタに対応する端子をコレクタ端子Cとしているが、構造的および動作的観点からは、エミッタ端子Eは、構造的呼称としてはソース端子と呼ぶ方が自然である。すなわち、図37に示すように、IGBTは、図5に説明したパワーMOSFETと構造的に同一部分R2のN型半導体基板領域1sの裏面1b側と裏面メタル電極4コレクタ電極の間に、P型コレクタ領域18を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域11、N型基板内ソース領域11a、ポリSiソース領域11b、メタルソース電極15、ソースパッド部26、ソースコンタクト部29a等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。2パワー系能動素子等を集積化したデバイスへの適用について主に図38及び図39:図38に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型DC-DCコンバータ図1に対応のチップ2の上面レイアウトの一例を示す。図38に示すように、チップ2のデバイス面1aには、ハイサイドSWパワーMOSFETQhh、ロウサイドSWパワーMOSFETQhl、ハイサイドSWパワーMOSFETQhhを駆動するハイサイドドライバ51、ロウサイドSWパワーMOSFETQhlを駆動するロウサイドドライバ52、およびハイサイドドライバ51とロウサイドドライバ52を制御する制御回路部53たとえば、回路はCMOS回路構成となっている等がレイアウトされている。ここで、ハイサイドSWパワーMOSFETQhhは、具体的には、図5、図21、図29、図37等で説明したパワー系能動素子絶縁ゲート型パワー系能動素子のいずれかである。なお、ロウサイドSWパワーMOSFETQhlも、これらのいずれかで構成することができる。次に、ハイサイドSWパワーMOSFETQhhのアクティブ領域12とCMOS制御回路部53の部分断面Y-Y’断面を図39に基づいて説明する。ただし、図が複雑になりすぎることを回避するために、ハイサイドSWパワーMOSFETQhhまたはロウサイドSWパワーMOSFETQhlに対応するパワーMOSFETQhに係る部分は、従来型の基本的構造を示した。図39に示すように、ワンチップ型DC-DCコンバータは、たとえば、P型半導体基板1p上に作られる。すなわち、P型半導体基板1pP型半導体基板領域の表面1a第1の主面またはデバイス面側には、エピタキシャル成長等により、たとえばN-エピタキシャル領域1eが設けられており、このN-エピタキシャル領域1eとP型半導体基板領域1pの境界付近には、N埋め込み領域19が設けられている。CMOS領域RcとパワーMOS領域Rhの間等のN-エピタキシャル領域1eには、P素子分離領域22が設けられており、その上部のチップ2の上面1aには、フィールド絶縁膜23LOCOS型またはSTI型の絶縁膜が設けられている。次に、各デバイス領域を説明する。パワーMOS領域RhすなわちパワーMOSFETQhが作られた領域に於いては、ドレイン等をチップ2の上面1aに引き出すためのNドレイン引き出し領域21が設けられており、チップ2の上面1aの半導体表面領域には、トレンチ5、ゲート絶縁膜6、P型ボディ領域9、ソース領域11、P型ボディコンタクト領域14等が設けられている。一方、CMOS領域Rcに於いては、N-エピタキシャル領域1eのチップ2の上面1a側表面下に、Pウエル領域31pおよびNウエル領域31nが設けられており、これらの表面領域にそれぞれN型およびP型のソースドレイン領域32が設けられている。更に、チップ2の上面1aには、これらのN型およびP型のソースドレイン領域32とともに、Nチャネル型のMOSFETQnおよびPチャネル型のMOSFETQpを構成するゲート電極33が設けられている。10.本願の全般に関する考察並びに各実施の形態に関する補足的説明主に図40および図41図40はトレンチゲート縦チャネル型パワーMOSFETにおけるセルサイズとオン抵抗の関係を示すデータプロット図である。これ及びその他の図に基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。図41は本願の各実施の形態におけるトレンチ周辺の各要素同士の関係を説明するための図5に対応する単位セル断面図である。低電圧大電流出力を考慮すると、ハイサイドスイッチに要求される条件として最も重要なパラメータの一つは、オン抵抗が低いことと考えられる。これに関して、図40に示すように、セルサイズを微細化することによって、効率的にオン抵抗が下げられることがわかる。しかし、従来のセル構造では微細化に限界がある。すなわち、それは、層間絶縁膜のパターニング、ソース領域の導入、コンタクトホール形成等に於いて、合わせを必要とする微細リソグラフィを適用しているため、リソグラフィの誤差を考慮すると、セルサイズ0.4マイクロメートル前後更にもっち小さいサイズの微細化は、困難というものである。そこで、本願の各実施の形態は、トレンチの形成工程の後は、メタル電極パターニング工程までは、微細リソグラフィすなわち微細な合わせセル内要素の位置精度と同程度の合わせ制度を要求するものを伴うパターニング工程を伴わないようなセル構造並びにその製造方法となるように工夫されている。なお、微細リソグラフィの適用のないことは、微細でない領域形成すべき要素と比較して大きな領域、たとえば、同時に行われるアクティブ領域外のフィールドリング等のパターン領域等に関するリソグラフィの適用を排除するものではない。図41図5に対応するセル構造を用いて、これらの詳細を説明する。図41に示すように、層間絶縁膜8の幅は、トレンチ5に埋め込むことによって規定されており、トレンチ5と自己整合的に形成されている。また、ソース領域11のうち、ポリSiソース領域11bサイドウォールは、トレンチ充填部材と自己整合的にそのサイドウォールとして作られている。一方、ソース領域11のうち、N型基板内ソース領域11aは、ドープトポリシリコンポリSiソース領域11bからの不純物で形成されるにしろ、イオン注入により、ポリSiソース領域11bを介して形成されるにしろ、ポリSiソース領域11bと自己整合的に形成されている。更に、コンタクトホール29aの形成自体は、サイドウォールポリSiソース領域11b形成を通して自己整合的に形成されている。このように、本願の各実施の形態によれば、単位セル内に限れば、リソグラフィがトレンチパターニングのみとなり、トレンチの幅Wtとゲート絶縁膜の厚さのみで、層間絶縁膜の幅Wi中央部に幅が決まる。従って、トレンチ5の幅Wtと層間絶縁膜8の幅Wiは、ほぼ等しくなる正確には、その部分の両側のゲート絶縁膜の厚さ分だけ層間絶縁膜8の幅Wiの方が短い。また、層間絶縁膜8が形成プロセス的にトレンチ5の中に最終構造的には、トレンチ内充填部材の一部として封じ込められているので、層間絶縁膜8の層間絶縁膜の上部8aの幅Wiaと層間絶縁膜の下部8bの幅Wibは、必然的にほぼ同じになる。なお、最終構造としては、層間絶縁膜8の上部8aは、トレンチ5の上端から突出しており、層間絶縁膜8の下部8bがトレンチ5内に収容された構造となっている。更に、ポリSiソース領域11bとN型基板内ソース領域11aとが、相互に接して、ほぼ平面状のトレンチ5の側面トレンチ側壁に対応する平面Twを参照に沿ってほぼ上下方向に設けられている。従って、ソース領域11の幅は、プロセスで一元的に決定されるので、リソグラフィの誤差を基本的に伴わない。また、P型ボディコンタクト領域14の幅は、トレンチ5とそのサイドウォールで構成されるトレンチ充填部材周辺構造に対する残余の部分として、自己整合的に決定されるので、セルの幅すなわちセルサイズであり、ここでは、たとえば、0.4マイクロメートル程度は、極めて高精度で決めることができる。このように前記各実施の形態の構造又は製造方法によれば、セルサイズが、ほぼトレンチのパターニング精度のみで決定されるので、極めて微細なトレンチ型セルの形成が可能となる。11.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、Nシリコン単結晶基板上のNエピタキシャル層上面に主にNチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Pシリコン単結晶基板上のNエピタキシャル層上面にPチャネルデバイスを形成するものでもよい。また、前記実施の形態では、パワーMOSFETを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタIGBTを含む等にも適用できることは言うまでもない。なお、これらのパワーMOSFET、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクションSuper-Junction型のドリフト領域を有するものにも適用できることは言うまでもない。"