ゲート溝と第1乃至第3の溝とを有し、前記第1乃至第3の溝は前記ゲート溝の底面に形成され、前記第3の溝は前記第1及び第2の溝の間に形成された半導体基板と、前記第1の溝内形成された第1のゲート部と前記第2の溝内形成された第2のゲート部と前記第3の溝内形成された第3のゲート部と前記ゲート溝内に形成された第4のゲート部とを有するゲート電極と、を具備し、前記ゲート電極を有するセルトランジスタは、前記第1及び第3のゲート部間の前記半導体基板内に形成された第1のチャネル領域と、前記第2及び第3のゲート部間の前記半導体基板内に形成された第2のチャネル領域と、を有することを特徴とする半導体記憶装置。前記第3のゲート部のゲート長は、前記第1及び第2のゲート部のゲート長より短いことを特徴とする請求項1に記載の半導体記憶装置。前記セルトランジスタのソース/ドレイン拡散層の底面は、前記第3のゲート部の根元よりも下方に位置することを特徴とする請求項1に記載の半導体記憶装置。前記セルトランジスタのソース/ドレイン拡散層は、前記第3のゲート部の側面に接することを特徴とする請求項1に記載の半導体記憶装置。前記第3のゲート部のゲート長は、前記第1及び第2のゲート部のゲート長と等しいことを特徴とする請求項1に記載の半導体記憶装置。半導体基板内に第1及び第2の素子分離領域を形成する工程と、前記第1及び第2の素子分離領域間にゲート溝を形成する工程と、前記ゲート溝内に膜を形成する工程と、前記ゲート溝の底面の前記膜を除去し、前記半導体基板を露出する工程と、前記露出した半導体基板を除去し、第3の溝を形成する工程と、前記第3の溝を形成した後に、前記膜を除去し、前記第1及び第2の素子分離領域の上部を除去することで前記第1及び第2の素子分離領域上に第1及び第2の溝をそれぞれ形成する工程と、前記第1乃至第3の溝内にゲート電極材を埋め込み、前記第1乃至第3の溝内に第1乃至第3のゲート部を有するゲート電極を形成する工程と、を具備し、前記第1及び第3のゲート部間と前記第2及び第3のゲート部間に形成されたフィンのチャネル幅は、前記膜の形成時の膜厚で規定される、半導体記憶装置の製造方法。メモリセルの微細化を図りつつ、セル電流を確保することが可能な半導体記憶装置及びその製造方法を提供する。実施形態による半導体記憶装置は、ゲート溝と第1乃至第3の溝とを有し、第1乃至第3の溝はゲート溝の底面に形成され、第3の溝は第1及び第2の溝の間に形成された半導体基板と、第1の溝内形成された第1のゲート部と第2の溝内形成された第2のゲート部と第3の溝内形成された第3のゲート部とゲート溝内に形成された第4のゲート部とを有するゲート電極21と、を具備する。ゲート電極を有するセルトランジスタは、第1及び第3のゲート部間の半導体基板内に形成された第1のチャネル領域と、第2及び第3のゲート部間の半導体基板内に形成された第2のチャネル領域と、を有する。以下、実施形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。各図の寸法、形状等は、便宜的に図示したものであるため、これに限定されない。尚、以下の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリMRAMを例に挙げるが、ReRAM、PRAM等の抵抗変化型メモリに適用することも可能である。[1]第1の実施形態第1の実施形態は、隣り合う素子分離領域12の間にサドルフィンsaddlefin構造のトランジスタを形成し、サドル状に形成されている素子領域内にさらに棒状のゲート電極21cを形成する。[1-1]構造図1、図2a及びb、図3を用いて、第1の実施形態に係る磁気ランダムアクセスメモリのメモリセル構造について説明する。[1-1a]平面図図1に示すように、直線状の素子領域アクティブエリアAAがX方向に延在され、直線状のゲート電極21がY方向に延在されている。この素子領域AAとゲート電極21の交点部に、RCATRecessChannelArrayTransistorのマルチチャネルサドルフィン構造のセルトランジスタTrが形成されている。セルトランジスタTrのソース/ドレイン拡散層25は、ゲート電極21の両側の素子領域AAに形成され、チャネル領域Chは、ゲート電極21下のソース/ドレイン拡散層25間に形成されている。セルトランジスタTrのゲート電極21は、半導体基板側紙面奥側に突出する第1乃至第3のゲート部21a、21b及び21cを有している。第1及び第2のゲート部21a及び21bは、第1及び第2の溝19a及び19b内に形成され、第3のゲート部21cは、第3の溝18内に形成されている。ここで、第3のゲート電極21cのゲート長L3は、第1及び第2のゲート電極21a及び21bのゲート長L1及びL2より短い。第1及び第2のゲート電極21a及び21bのゲート長L1及びL2、X方向に隣り合うゲート電極21間の距離、ゲート電極21のゲート幅W素子領域AAのY方向の幅、Y方向に隣り合う素子領域AA間の距離素子分離領域のY方向の幅は、最小加工寸法F程度である。この例の場合、1セルは、2F×3F程度になる。上述するように、セルトランジスタTrのゲート長LL1、L2はFであり、ゲート幅WもFである。これは、最小加工寸法Fが最先端リソグラフィのL/SS:ゲート面積で規定されていることからきている。しかし、フィンの特性上、FullyDeplete構造にすると、オフ時のオフリーク電流の低減とオン時の電流の増加とが同時に起こる。これに対し、L=F、W=Fの構造である場合、Vg=Vccを印加する時、ゲート幅Wの割合が大きく、FullyDeplete状態のチャネルの形成が困難である。これが形成されるには、ゲート長Lに対するゲート幅Wを2/3以下にすることが望ましい。また、ゲート長Lに対するゲート幅Wは、1/2以上にすることが望ましい。これは、チャネルの寄生抵抗が影響し、反対に電流減少につながるからである。このような理由から、フィンFET構造が形成されるには、セルトランジスタTrのゲート長Lに対するゲート幅Wは、1/2以上かつ2/3以下であることが望ましい。[1-1b]断面図図2aに示すように、半導体基板11上にゲート絶縁膜図示せずを介してゲート電極21及び22が形成され、ゲート電極22上にハードマスク23が形成されている。ゲート電極21及び22、ハードマスク23の側面に側壁保護膜24が形成されている。半導体基板11の表面には、ソース/ドレイン拡散層25が形成され、このソース/ドレイン拡散層25の表面には、シリサイド層26が形成されている。ソース/ドレイン拡散層25の一方には、導電層27を介してMTJMagnetictunnelJunction素子28が接続されている。このMTJ素子28は、参照層31、記憶層33、参照層31及び記憶層33間に形成されたトンネルバリア層32を有している。MTJ素子28の各層の積層順は逆でもよい。MTJ素子28には、ビット線30が接続されている。ソース/ドレイン拡散層25の他方には、導電層27を介してソース線29が接続されている。ゲート電極21は、下方に突出する第3のゲート部21cを有している。セルトランジスタTrのチャネル領域Chは、第3のゲート部21cの側面及び底面の素子領域に形成されている。ソース/ドレイン拡散層25の底面は、第3のゲート部21cの根元図2bのフィン20の最上面よりも上方に位置している。図2bに示すように、半導体基板11は、ゲート溝15、第1乃至第3の溝18、19a及び19bを有している。第1乃至第3の溝18、19a及び19bは、ゲート溝15の底面下に形成されている。第1及び第2の溝19a及び19bは、素子分離領域12上に形成され、第3の溝18は、素子領域AA上に形成されている。第1乃至第3の溝19a、19b及び18は、Y方向において交互に配置されている。換言すると、1セル内において、第3の溝18は、第1及び第2の溝19a及び19b間に設けられている。例えば、第3の溝18は、第1及び第2の溝19a及び19b間の中心に位置している。セルトランジスタTrのゲート電極21は、半導体基板11側に突出する第1乃至第3のゲート部21a、21b及び21cと、第1乃至第3のゲート部21a、21b及び21cを連結する第4のゲート部21dとを有している。第1乃至第4のゲート部21a、21b、21c及び21dは、第1乃至第3の溝19a、19b及び18、ゲート溝15内にそれぞれ形成されている。第1乃至第4のゲート部21a、21b、21c及び21dは、同一導電層で連続的に形成されている。例えば、第3のゲート部21cは、第1及び第2のゲート部21a及び21bの間の中心に位置している。第3のゲート部21cの底面は、第1及び第2のゲート21a及び21bの底面と同じ高さでもよいし、異なってもよい。図2bの断面においては、隣り合う素子分離領域12間に上方に突出する2つのフィン20a及び20bが存在する。フィン20aは、第1及び第3のゲート部21a及び21c間に位置し、フィン20bは、第2及び第3のゲート部21b及び21c間に位置している。フィン20aは、第1のチャネル領域Ch1を有し、フィン20bは、第2のチャネル領域Ch2を有する。第1のチャネル領域Ch1は、第1のゲート部21aに対向するチャネル部分と第3のゲート部分21cに対向するチャネル部分とで形成され、第1及び第3のゲート部21a及び21c間の素子領域内に形成される。第2のチャネル領域Ch2は、第2のゲート部21bに対向するチャネル部分と第3のゲート部分21cに対向するチャネル部分とで形成され、第2及び第3のゲート部21b及び21c間の素子領域内に形成される。このような本実施形態では、ゲート電極21の延在方向に直交する方向X方向では、リセスされた素子領域AA内にゲートが形成されたリセスゲート構造でありながら、ゲート電極21の延在方向Y方向では、ゲート電極21第1及び第2のゲート部21a及び21bが素子領域AAを取り囲む構造である、サドルフィン構造のトランジスタTrが形成されている。そして、隣り合う素子分離領域12第1及び第2のゲート部21a及び21bの間のサドル状の素子領域AA内にさらに棒状の第3のゲート電極21cを形成している。このため、図2bの断面では、素子分離領域12の端部上にサドル状の立体チャネル領域が2つあり、第3のゲート部21cに沿った部分にチャネル領域が2つあるため、合計4つの立体チャネル領域で構成される電流パスが生じる。よって、通常のサドル型フィントランジスタよりもチャネルの本数が2倍となるため、単純に2倍の電流増加が見込める。[1-1c]斜視図図3に示すように、半導体基板11は、素子分離領域12の上面よりも上方に突出するフィン20を有している。このフィン20は、第3のゲート部21cの周囲において、筒状になっている。[1-2]製造方法図2a及びb、図4a及びb乃至15a及びbを用いて、第1の実施形態の磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。図4a及びbに示すように、通常のプロセスを用いて、半導体基板例えばシリコン基板11内にSTIShallowTrenchIsolation構造の素子分離領域素子分離絶縁膜12が形成される。ここで、素子分離領域12の深さは、例えば270nmである。素子分離領域12の幅及び隣接する素子分離領域12間の距離は、例えば最小加工寸法Fである。この最小加工寸法は、例えば35nmである。次に、マスク材として、例えばSiN膜13及びTEOSTetraEthylOrthoSilicate膜14が半導体基板11上に順に形成される。次に、リソグラフィによりSiN膜13及びTEOS膜14がパターニングされる。このパターンは、図1のゲート電極21の形状の逆ラインパターンである。つまり、パターニングの際、素子分離領域12上のSiN膜13及びTEOS膜14は、除去される図4b。このパターニングされたSiN膜13及びTEOS膜14を用いて、露出する半導体基板11が除去される。これにより、半導体基板11内にゲート溝15が形成される。このゲート溝15は、図4bの断面では、隣接する素子分離領域12間の隙間半導体基板11部分に形成される。ゲート溝15における半導体基板11の上面からの深さは、例えば120nmである。次に、図5a及びbに示すように、ゲート溝15内、TEOS膜14及び素子分離領域12上に膜17が形成される。この膜17は、後述する図8a及びbの工程において、素子分離領域12の絶縁膜例えば、熱酸化膜等と選択的に除去できる膜が望ましく、例えばBSGBoronSilicateGlass等である。膜17の膜厚は、後述する図9a及びbの工程で形成されるフィン20の幅を規定するため、所望のフィン20の幅に合わせた膜厚にすることが望ましい。次に、図6a及びbに示すように、RIEReactiveIonEtchingにより膜17が選択的に除去される。これにより、TEOS膜14の上面及びゲート溝15の底面が露出される。次に、図7a及びbに示すように、TEOS膜14及び膜17をマスクとして、ゲート溝15の底面の半導体基板11が所望のフィン深さ例えば50nmでエッチングされる。これにより、ゲート溝15の底面下に溝18が形成される。次に、図8a及びbに示すように、Vaporフッ酸等により、膜17が選択的に除去される。次に、図9a及びbに示すように、SiO2/RIEが行われ、露出している酸化膜である、TEOS膜14および素子分離領域12がリセスされる。これにより、素子分離領域12上に溝19が形成されるとともに、溝18の周囲にフィン20が形成される。ここで、素子分離領域12の高さは、フィン20の所望される高さ分だけ下げられる。例えば、フィン20の高さは50nmであり、素子分離領域12の高さは100nmである。また、素子領域間の距離素子分離絶縁膜12のY方向の幅、素子領域のY方向の幅素子分離絶縁膜12間の距離は、例えば32nmである。次に、図10a及びbに示すように、SiN膜13が除去され、半導体基板11の上面が露出される。次に、図11a及びbに示すように、ゲート酸化膜図示せずが形成された後、例えばポリシリコンからなるゲート電極21がCVDChemicalVaporDepositionで形成される。これにより、溝18、19は、ゲート電極21で埋め込まれる。この後、図示していないが、PEP後、N不純物がポリシリコンにイオンインプランテーションにより導入される。この際、周辺回路のNチャネル型トランジスタ及びPチャネル型トランジスタにもN及びPの不純物導入がそれぞれ行われる。次に、図12a及びbに示すように、活性化アニール後、WNxスパッタ及びW-CVDにより、ゲート電極21上にメタルからなるゲート電極22が形成される。次に、ゲート電極22上にCVD-SiNからなるハードマスク23が堆積される。次に、図13a及びbに示すように、リソグラフィ法を用いて、ゲートパターン残しにより、ゲート電極21及び22、ハードマスク23がパターニングされる。次に、図14a及びbに示すように、CVD-SiN膜が堆積され、異方性エッチングによりゲート電極21及び22、ハードマスク23の側壁にSiN膜からなる側壁保護膜24が形成される。次に、図15a及びbに示すように、半導体基板11の表面にソース/ドレイン拡散層25が形成される。次に、隣り合うゲート電極21及び22間にゲートギャップフィル膜を目的とした埋め込み性の高い絶縁層図示せずが堆積され平坦化される。その後、側壁保護膜24と選択比を持ったエッチングにより、絶縁層が自己整合的にエッチングされ、コンタクトホールが形成される。次に、600°C程度の温度で、スパッタリングにより、例えばTi/TiNからなるバリアメタル膜27aがコンタクトホールの側面及び底面に形成される。次に、Siと接するコンタクトホールの底部のソース/ドレイン拡散層25の表面にシリサイド層26が形成される。その後、コンタクトホールが導電層27で埋め込まれる。次に、図2a及びbに示すように、ソース/ドレイン拡散層25の一方に接続するMTJ素子28、ソース/ドレイン拡散層25の他方に接続するソース線29、MTJ素子に接続するビット線30が形成される。その後、通常のプロセスにより配線等が形成され、メモリセルアレイが形成され、マルチチャネルサドルフィン構造が形成される。[1-3]効果上記第1の実施形態によれば、フィン20のチャネル幅は、膜17の堆積膜厚で制御することができる図7b乃至図9b参照。このため、本実施形態は、従来のようにリソグラフィの最小加工寸法Fに依存せずに、フィン20のチャネル幅を決定することができ、ゲート長Lに対するゲート幅Wを1/2~2/3にすることができる。さらに、第1の実施形態は、第1及び第2のゲート部21a及び21b間の素子領域内に第3のゲート部21cを形成している。このため、第1及び第3のゲート部21a及び21c間と第2及び第3のゲート部21b及び21c間とに、フィン20a及び20bがそれぞれ形成されている。これにより、従来のサドルフィン構造に比べて、チャネル領域Chを2倍に増やすことができるため、セルのオン電流を増加することができる。以上のように、第1の実施形態によれば、メモリセルの微細化を図りつつ、セルのオン電流を確保することができる。[2]第2の実施形態第2の実施形態は、第1の実施形態より、ソース/ドレイン拡散層25を基板深くまで形成する。図16a及びbを用いて、第2の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第1の実施形態と同じ点は省略する。図16a及びbに示すように、第2の実施形態において、第1の実施形態と異なる点は、ソース/ドレイン拡散層25の底面が、第3のゲート部21cの根元フィン20の最上面より下方に位置することである。上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態は、ソース/ドレイン拡散層25が第3のゲート部21cの根元より深く形成される。これにより、オン電流がフィン20の上端部だけでなく、フィントランジスタの深さ方向にも電流寄与できるようになり、セルトランジスタTrの電流寄与が大きくなる。[3]第3の実施形態第3の実施形態は、ソース/ドレイン拡散層25をゲート電極21の下に入り込むように広げている。図17a及びbを用いて、第3の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第2の実施形態と同じ点は省略する。尚、Y方向の断面図は、第2の実施形態と同様である。図17a及びbに示すように、第3の実施形態において、第2の実施形態と異なる点は、ソース/ドレイン拡散層25をゲート電極21の下の第3のゲート部21cの横まで伸ばし、ソース/ドレイン拡散層25が第3のゲート部21cの側面に接していることである。上記第3の実施形態によれば、第2の実施形態と同様の効果を得ることができる。さらに、第3の実施形態は、ソース/ドレイン拡散層25が第3のゲート部21cの側面に接するまで横方向に伸ばしてある。これにより、フィン20とソース/ドレイン拡散層25の重なりが大きくなり、電流パスが大きくなるので、オン電流の増加がさらに期待できる。[4]第4の実施形態第4の実施形態は、ゲート電極21の第3のゲート部21cのゲート長L3を、第1及び第2のゲート部21a及び21cのゲート長L1及びL2と同じにする。図18a及びbを用いて、第4の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第1の実施形態と同じ点は省略する。尚、Y方向の断面図は、第1の実施形態と同様である。図18a及びbに示すように、第4の実施形態において、第1の実施形態と異なる点は、ゲート電極21の第3のゲート部21cのゲート長L3が、第1及び第2のゲート部21a及び21bのゲート長L1及びL2と等しくなっていることである。上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態は、第3のゲート部21cのゲート長L3が、第1及び第2のゲート部21a及び21bのゲート長L1及びL2と同じになっていることで、空乏化を狙った、電解効果の及ぶ範囲及びその均一性が広く取れるという効果がある。尚、上記第1乃至第4の実施形態は、適宜組み合わせることも可能である。以上のように、上述した各実施形態における磁気ランダムアクセスメモリ及びその製造方法によれば、メモリセルの微細化を図りつつ、セル電流を確保することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。