DLLDelayLockedLoop回路を備える半導体装置であって、前記DLL回路は、第1のクロック信号を遅延させて第2のクロック信号を生成する遅延部と、前記第1のクロック信号と、前記第2のクロック信号をさらに遅延した信号との位相を比較する位相比較回路と、前記遅延部の遅延量を決定するカウント値を前記遅延部に出力すると共に、前記位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路と、初期設定動作時において、前記第1のクロック信号の周期を検知し、検知した周期に応じた前記カウント値の初期値を前記カウンタ回路に対して出力する初期遅延量制御回路と、を備えることを特徴とする半導体装置。前記初期遅延量制御回路は、前記第1のクロック信号の周期に比例したパルス幅を有するパルス信号を発生するパルス信号発生部と、前記パルス信号を遅延させる縦列接続された複数の遅延素子と、前記パルス信号の前記パルス幅内に前記パルス信号が前記複数の遅延素子の何段目まで進んだかを検知する検知部と、前記検知部における検知結果に基づいて前記カウント値の初期値を発生するコード発生部と、を備えることを特徴とする請求項1に記載の半導体装置。前記初期遅延量制御回路は、所定の時間内における前記第1のクロック信号のクロッキング回数をカウントし、該カウントの結果に基づいて前記カウント値の初期値を発生することを特徴とする請求項1に記載の半導体装置。前記カウンタ回路は、2分探索法によってアップダウン動作を行うことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記カウンタ回路は、線形探索法によってアップダウン動作を行うことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。リードコマンドに対応してデータを外部に出力する出力部を更に備え、前記第2のクロック信号は、前記出力部の出力タイミングを制御する信号であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。以下の分析は本発明において与えられる。ところで、半導体装置を設計する際には、半導体装置が所定の周波数の範囲で動作することが求められる。したがって、半導体装置に備わるDLL回路は、その汎用性を高めるべく、所定の期間内で様々な周波数のクロック信号を其々に応じた所望の位相となるように調整することが好ましい。しかしながら、従来の技術によれば、初期設定動作時において、様々な周波数のクロック信号に対応して所望の位相となるように調整する機能を有しないため、DLL回路の調整を素早く完了することが困難である。以上のことから、本願発明者は、入力するクロック信号の周波数領域毎にDLL回路が調整すべき範囲を考えると、周波数の高い範囲にあるクロックの周期が短い場合、調整すべき遅延量を小さくし、周波数の低い範囲にあるクロックの周期が長い場合、調整すべき遅延量を大きくするように、調整範囲は周波数毎に異なることが好ましいと考え、本願発明の創案に至った。本発明の1つのアスペクト側面に係る半導体装置は、DLL回路を備える半導体装置であって、DLL回路は、第1のクロック信号を遅延させて第2のクロック信号を生成する遅延部と、第1のクロック信号と、第2のクロック信号をさらに遅延した信号との位相を比較する位相比較回路と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路と、初期設定動作時において、第1のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路と、を備える。本発明によれば、初期設定動作時において、第1のクロック信号の周期に応じたカウント値の初期値をカウンタ回路に与えて遅延部の遅延量を決定するので、第1のクロック信号の周波数によらずDLL回路の調整を素早く完了することが可能となる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体装置は、DLL回路図1の22を備える半導体装置であって、DLL回路は、第1のクロック信号図2のCLKINを遅延させて第2のクロック信号図2のLCLKを生成する遅延部図2の33、34が相当すると、第1のクロック信号と、第2のクロック信号をさらに遅延した信号図2のRCLKとの位相を比較する位相比較回路図2の36と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路図2の37と、初期設定動作時において、第1のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路図2の30と、を備える。半導体装置において、初期遅延量制御回路は、第1のクロック信号の周期に比例したパルス幅を有するパルス信号を発生するパルス信号発生部図3のDL11、DLl2、EXOR1、DL13に相当と、パルス信号を遅延させる縦列接続された複数の遅延素子図3のDL21~DL2mに相当と、パルス信号のパルス幅内にパルス信号が複数の遅延素子の何段目まで進んだかを検知する検知部図4の32、ただし40を除くと、検知部における検知結果に基づいてカウント値の初期値を発生するコード発生部図4の40と、を備えるようにしてもよい。半導体装置において、初期遅延量制御回路は、所定の時間内における第1のクロック信号のクロッキング回数をカウントし、該カウントの結果に基づいてカウント値の初期値を発生するようにしてもよい。半導体装置において、カウンタ回路は、2分探索法図10参照によってアップダウン動作を行うようにしてもよい。半導体装置において、カウンタ回路は、線形探索法図11参照によってアップダウン動作を行うようにしてもよい。半導体装置において、リードコマンドに対応してデータを外部に出力する出力部図1の23、24に相当を更に備え、第2のクロック信号は、出力部の出力タイミングを制御する信号であってもよい。以上のような半導体装置によれば、初期設定動作時において、第1のクロック信号の周期に応じたカウント値の初期値をカウンタ回路に対して設定する。すなわち、第1のクロック信号の周波数がどの範囲にあるかを半導体装置自身が検知し、その検知結果に応じて自己整合的にDLL回路の初期遅延量を設定する。このような初期遅延量を設定することで、第1のクロック信号の周波数によらずDLL回路の調整を素早く完了することが可能となる。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の第1の実施例に係る半導体装置の構成を示す図である。図1において、半導体装置は、SDRAMSynchronousDynamicRandomAccessMemoryであって、アドレス入力回路11、アドレスラッチ回路12、コマンド入力回路13、コマンドデコード回路14、モードレジスタ15、リフレッシュ制御回路16、カラムデコーダ17、ロウデコーダ18、メモリセルアレイ19、クロック入力回路20、タイミングジェネレータ21、DLL回路22、FIFO回路23、入出力回路24、内部電源発生回路25を備える。アドレス入力回路11は、外部からアドレス信号ADDを入力してバッファリングし、アドレスラッチ回路12に出力する。アドレスラッチ回路12は、アドレス信号ADDを所定のタイミングでラッチし、モードレジスタ15、カラムデコーダ17、ロウデコーダ18に出力する。コマンド入力回路13は、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、リセット信号/RSTを外部から入力し、コマンドに係る信号をコマンドデコード回路14に出力し、DRAMの動作モードを表すモード信号MODEをDLL回路22に出力する。コマンドデコード回路14は、コマンドに係る信号をデコードし、カラムアドレスのデコードタイミングをカラムデコーダ17に出力し、ロウアドレスのデコードタイミングをロウデコーダ18に出力し、モード設定タイミングをモードレジスタ15に出力し、リフレッシュタイミングをリフレッシュ制御回路16に出力する。モードレジスタ15は、モード設定タイミングに合わせてDRAMの動作モードを設定する。リフレッシュ制御回路16は、リフレッシュタイミングに応じてロウデコーダ18からリフレッシュアドレスを発生するようにロウデコーダ18を制御する。カラムデコーダ17は、カラムアドレスをメモリセルアレイ19に出力し、ロウデコーダ18は、ロウアドレスをメモリセルアレイ19に出力し、メモリセルアレイ19は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。クロック入力回路20は、外部からクロック信号CK、/CKを入力してバッファリングし、クロック信号CLKINをタイミングジェネレータ21およびDLL回路22に出力する。タイミングジェネレータ21は、クロック信号CLKINに同期した各種タイミング信号を必要に応じて各部に分配し、各タイミング信号が半導体装置内を伝送する其々のタイミングを制御する。DLL回路22は、クロック信号CLKIN、リセット信号/RST、モード信号MODEを入力し、クロック信号CLKINの位相を調整したクロック信号LCLKをFIFO回路23および入出力回路24に出力する。FIFO回路23は、メモリセルアレイ19と入出力回路24間にあって入出力データをバッファリングする。入出力回路24は、DQ端子から入力されたライトデータをFIFO回路23に出力し、また、FIFO回路23から入力されたリードデータをDQ端子に出力する。この場合、クロック信号LCLKの位相は、クロック信号LCLKに同期してDQ端子から出力されるデータ信号が外部のクロック信号CKと同期するように調整される。内部電源発生回路25は、外部から電源VDD、VSSを入力し、内部の電源電圧に変更して各部に電源を供給する。次に、DLL回路22の詳細について説明する。図2は、本発明の第1の実施例に係るDLL回路の構成を示す図である。DLL回路22は、第1制御部31および第2制御部32を含む初期遅延量制御回路30、遅延回路33、遅延選択回路34、レプリカ回路35、位相比較回路36、カウンタ回路37を備える。初期遅延量制御回路30は、クロック信号CLKINを入力し、リセット信号/RSTが非活性非リセット状態を示し、かつモード信号MODEが初期設定状態を表す初期設定動作時において、クロック信号CLKINの周期を判定し、判定した周期に応じたカウント値の初期値をプリセット信号CPRE1~6としてカウンタ回路37に対して出力する。また、リセット信号/RSTが非活性を示し、かつモード信号MODEが通常状態を表す通常動作時では、入力したクロック信号CLKINをクロック信号DLCLKとして遅延回路33に出力する。遅延回路33は、n個の遅延素子を縦続接続する遅延素子群から構成され、リセット信号/RSTが非活性を示す場合にクロック信号DLCLKを遅延し、それぞれ遅延時間の異なるn個の信号OUT1~OUTnを遅延選択回路34に出力し、n個の信号OUT1~OUTnの内のm個の信号OUT1~OUTmを初期遅延量制御回路30に出力する。遅延選択回路34は、カウンタ回路37のカウント値に応じてn個の信号OUT1~OUTnの内の1つを選択してクロック信号LCLKとしてレプリカ回路35、FIFO回路23、入出力回路24に出力する。レプリカ回路35は、クロック信号LCLKを遅延しクロック信号RCLKとして位相比較回路36に出力する回路であって、FIFO回路23、入出力回路24を介してデータ信号を出力するのにかかる遅延量を反映した入出力回路等を模倣した回路である。位相比較回路36は、初期設定後の通常動作時においては、クロック信号CLKINと、レプリカ回路35を経由したクロック信号RCLKとの位相差を比較し、位相の進み/遅れの情報をカウンタ回路37へ出力する。カウンタ回路37は、プリセット信号CPRE1~6に応じた初期値を設定した後、位相比較回路36から出力される位相の進み/遅れの情報に応じて遅延量を調整するように遅延選択回路34に対しカウンタの値を出力する。カウンタ回路37の動作は、図10に示すように移動する方向のMAX値半分の所へジャンプする二分探索法バイナリサーチ型と、図11に示すような遅延量を1段ずつ増減する線形探索法リニアサーチ、インクリメント型とがある。次に、本発明の要部である初期遅延量制御回路30について説明する。第1制御部31は、リセット後リセット信号/RSTが非活性状態において、初期設定動作時動作開始時に活性化されるモード信号MODEを受け、遅延回路33からの初期遅延情報を表す信号OUT1~mを出力するように制御する。信号OUT1~mは、遅延回路33の出力であるが、例えば遅延回路33の段数が64であったとすると、64本全て用いる必要はなく、初期遅延量を区別したい範囲で用いれば足りる後述の図5では、m=4。図3は、第1制御部31および遅延回路33の回路図である。第1制御部31は、NAND回路NAND1、インバータ回路INV1、遅延回路DL11、DL12、DL13、排他的論理和回路EXOR1、セレクタSEL1を備える。遅延回路33は、遅延回路DL21~DL2mを備える。NAND回路NAND1は、一方の入力端にモード信号MODEを入力し、他方の入力端にクロック信号CLKINを入力し、論理積反転出力を遅延回路DL11、DL12のそれぞれの反転クロック入力端に出力する。インバータ回路INV1は、NAND回路NAND1の出力を論理反転し、遅延回路DL11、DL12のそれぞれのクロック入力端に出力する。遅延回路DL11は、リセット信号/RSTがLレベルでリセットされ、入力端をHレベルに固定し、出力を遅延回路DL12の入力端に接続する。遅延回路DL12は、リセット信号/RSTがLレベルでリセットされる。排他的論理和回路EXOR1は、一方の入力端に遅延回路DL11の出力端を接続し、他方の入力端に遅延回路DL12の出力端を接続し、排他的論理和出力を遅延回路DL13に出力する。遅延回路DL13は、排他的論理和回路EXOR1の出力信号を遅延し、ワンショットパルス信号TCK1SHOTとしてセレクタSEL1の一方の入力端に出力する。セレクタSEL1は、他方の入力端にクロック信号CLKINを入力し、モード信号MODEがLレベルの場合通常動作時にクロック信号CLKINを選択し、モード信号MODEがHレベルの場合初期設定動作時にワンショットパルス信号TCK1SHOTを選択し、クロック信号DLCLKとして遅延回路DL21に出力する。遅延回路DL21~DL2mは、リセット信号/RSTがLレベルでリセットされ、それぞれ縦続接続され、それぞれ異なる遅延時間を有する信号OUT1~OUTmを第2制御部32および遅延選択回路34に出力する。なお、遅延回路33は、さらに遅延回路DL2mに続く不図示の遅延回路DL2m1~DL2nを備え、それぞれ異なる遅延時間を有する信号OUTm1~OUTnを遅延選択回路34にのみ出力する。図4は、第2制御部32の回路図である。第2制御部32は、トランスファゲートTG11~TG1m、NAND回路NAND11~NAND1m、インバータ回路INV10~INV1m、INV21~INV2m、コード制御回路40を備える。トランスファゲートTG1jj=1~mは、制御端にワンショットパルス信号TCK1SHOTおよびインバータ回路INV10を介したワンショットパルス信号TCK1SHOTの反転信号を受け、ワンショットパルス信号TCK1SHOTがHレベルの場合に信号OUTjをNAND回路NAND1jの一方の入力端に伝達させ、ワンショットパルス信号TCK1SHOTがLレベルの場合に遮断状態となる。NAND回路NAND1jは、他方の入力端にリセット信号/RSTを入力し、出力端をインバータ回路INV1jを介してNAND回路NAND1jの一方の入力端に接続すると共に、出力端をインバータ回路INV2jを介してコード制御回路40の入力端に接続する。リセット信号/RSTがHレベルであってトランスファゲートTG1jが導通状態である場合、NAND回路NAND1jは、インバータ回路INV1jと共に、信号OUTjをラッチするラッチ回路を構成する。コード制御回路40は、初期遅延情報を表す信号OUT1~mに基づいて、カウンタ回路の初期カウント情報をセットするプリセット信号CPRE1~6を出力する。すなわち、コード制御回路40は、温度計コードであるインバータ回路INV21~INV2mの出力信号をバイナリコードであるプリセット信号CPRE1~6に変換して出力する。このような構成の第2制御部32は、信号OUT1~mを受け、信号OUT1~mに応じてカウンタ回路37をプリセットするためのプリセット信号CPRE1~6をカウンタ回路37に出力する。プリセット信号CPRE1~6によってカウンタ回路37の初期値がセットされることで、遅延選択回路34は、信号OUT1~mのいずれを選択してクロック信号LCLKとして出力するかが設定され、初期遅延量を選択するように動作する。ここでは、遅延段数を26=64段とするためにプリセット信号が6つの信号である場合を一例として示すが、段数はこれに限定されるものではない。図5は、プリセット信号CPRE1~6がクロック信号CLKINの周期tCKによってどのようにセットされるかを模式的に示す図である。図5において、例えばtCK=longとして信号OUT1、2、3、4=X、H、H、Lとなる場合Xは不問、信号OUT2、3、4に対応して初期値longのコード011000がプリセット信号CPRE1~6に設定される。なお、図5では、6ビットコードの内の上位3ビットのみを可変とし下位3ビットについては000の固定としているが、これらのビット数は、初期遅延量をセットしたい範囲によって変えるようにしてもよい。第1制御部31および遅延回路33は、リセット後のモード信号MODEの活性化時初期動作を表すに、クロック信号CLKINの周期に対応するワンショットパルス信号TCK1SHOTを発生し、ワンショットパルス信号TCK1SHOTの立ち上がりエッジが信号OUT1~mに伝搬される。そして、第2制御部32は、ワンショットパルス信号TCK1SHOTがHレベルである期間、トランスファゲートTG11~TG1mが短絡状態となり、信号OUT1~mのそれぞれの信号レベルがそれぞれラッチ回路インバータ回路INV11とNAND回路NAND11~インバータ回路INV1mとNAND回路NAND1mでラッチされる。すなわち、ワンショットパルス信号TCK1SHOTの立ち上がりエッジが、ワンショットパルス信号TCK1SHOTのHレベルの期間内に信号OUT1~mのどこまで伝搬するかを測る。クロック信号CLKINの周期が長ければ長いほど、信号OUT1~mの順にHレベルとなる信号の数が増大する。図6は、第1制御部31および遅延回路33の各部の動作波形の例を示す図である。図6において、モード信号MODEがHレベルになって所定の時間の後、ワンショットパルス信号TCK1SHOTが発生する。ワンショットパルス信号TCK1SHOTは、クロック信号DLCLKとして遅延回路DL21~DL2mを伝播し、ワンショットパルス信号TCK1SHOTがHレベルである期間において、ここでは信号OUT1~3がHレベルとなり、信号OUT4以降はLレベルであることが示される。信号OUT1~mのコードは、図5を参照すると、tCKlongに相当し、第2制御部32は、カウンタ回路37の初期値としてCPRE1~6=011000をセットする。図7は、本発明の第2の実施例に係る第1制御部および遅延回路の回路図である。図7において、第1制御部31aは、NAND回路NAND31、32、NOR回路NOR31、インバータ回路INV31~INV34、トランスファゲートTG31を備える。また、遅延回路は、遅延回路33a、33bとして2個存在し、遅延回路33aは、多段のインバータ回路あるいはバッファ回路で構成され、遅延回路33bは、遅延回路DL31~DL3mを備える。NAND回路NAND31は、一方の入力端にクロック信号CLKINを入力し、他方の入力端にリセット信号/RSTを入力し、論理積反転出力を遅延回路33aの入力端およびNOR回路NOR31の一方の入力端に出力する。遅延回路33aは、各段から図2の信号OUT1~nに相当する各信号を遅延選択回路34に出力する。トランスファゲートTG31は、遅延選択回路34の最終段の出力信号DLTおよび出力信号DLTをインバータ回路INV31で反転した信号DLBを制御端に入力し、出力信号DLTがLレベルの場合にHレベルをNAND回路NAND32の一方の入力端に伝達させ、出力信号DLTがHレベルの場合に遮断状態となる。NAND回路NAND32は、他方の入力端にリセット信号/RSTを入力し、出力端をインバータ回路INV32を介してNAND回路NAND32の一方の入力端に接続すると共に、出力端をインバータ回路INV33を介してNOR回路NOR31の他方の入力端に接続する。リセット信号/RSTがHレベルであってトランスファゲートTG1jが導通状態である場合、NAND回路NAND32は、インバータ回路INV32と共に、Hレベルをラッチするラッチ回路を構成する。NOR回路NOR31は、論理和反転出力である信号COUNTを遅延回路DL31~DL3mのそれぞれのクロック入力端に出力する。インバータ回路INV34は、信号COUNTを論理反転して信号COUNTBとして、遅延回路DL31~DL3mのそれぞれの反転クロック入力端に出力する。遅延回路DL31~DL3mは、リセット信号/RSTがLレベルでリセットされ、遅延回路DL31の入力端をHレベルに固定し、出力を遅延回路DL32の入力端に接続する。遅延回路DL3kk=1~m-1の出力は、遅延回路DL3k1の入力に接続されると共に信号OUTkとなる。遅延回路DL3mの出力は、信号OUTmとなる。図8は、本発明の第2の実施例に係る第2制御部の回路図である。第2制御部32aは、図4のコード制御回路40と同じコード制御回路40aを備え、コード制御回路40aは、図7の信号OUT1~mを直接入力する。以上のような構成の第1制御部31aおよび遅延回路33aによれば、リセット信号/RSTが活性状態であるLレベルの場合、NAND回路NAND31の出力であるクロック信号DLCLKはHレベルとなり、遅延回路33aの出力である信号DLTは、Hレベルとなり、トランスファゲートTG31は、遮断状態にある。また、信号OUT1~mは、全てLレベルである。リセット信号/RSTが非活性状態であるHレベルとなると、クロック信号CLKINは、NAND回路NAND31とNOR回路NOR31とを介して信号COUNT、COUNTBとして遅延回路DL31~DL3mのそれぞれのクロック入力、反転クロック入力に伝達される。遅延回路DL31~DL3mは、信号COUNTに同期して温度計コードのカウンタとして機能する。そして、クロック信号DLCLKが遅延回路33aを伝播することで遅延回路33aの出力である信号DLTにLレベルが現れると、トランスファゲートTG31は、導通状態になる。したがって、NAND回路NAND32は、2入力ともHレベルとなり、信号COUNTENDがHレベルとなり、NOR回路NOR31は、クロック信号DLCLKが遅延回路DL31~DL3mに伝播することを阻止する。すなわち、遅延回路33bは、動作を停止する。以上のように、第1制御部31aおよび遅延回路33aが動作し、クロック信号DLCLKが遅延回路33aを伝播することで遅延回路33aの最大遅延時間内にクロック信号CLKINが何カウントされるかについての情報が信号OUT1~mとして得られる。クロック信号の周期が長ければカウント数は少なく、クロック信号の周期が短ければカウント数は多くなる。すなわち、遅延回路33aの最大遅延時間内に信号OUT1~mのどこまで伝搬するかを測る。クロック信号CLKINの周期が長ければ長いほど、信号OUT1~mの順にHレベルとなる信号の数が増大する。図9は、第1制御部31aおよび遅延回路33bの各部の動作波形の例を示す図である。図9において、遅延回路33aの出力である信号DLTが変化しなくなるまでリセット信号/RSTをLレベルに保つ。リセット信号/RSTがHレベルなると、クロック信号CLKINがクロック信号DLCLKとして遅延回路33aを伝播し、遅延回路33aの遅延時間の後、トランスファゲートTG31が導通状態になる。トランスファゲートTG31が導通状態になるまでの期間、すなわち信号COUNTENDがHレベルになるまでの期間において、ここでは信号OUT1、2がHレベルとなり、信号OUT3以降はLレベルであることが示される。信号OUT1~mのコードは、図5を参照すると、tCKmiddleに相当し、第2制御部32aは、カウンタ回路37の初期値としてCPRE1~6=010000をセットする。第1の実施例では、1ショットパルス信号の期間内で信号のHレベルがどこまで伝搬するかの情報からクロック信号CLKINの周期を測っていた。これに対し、本実施例では、所定の時間内にクロック信号が何カウントされるかについての情報を用いる。すなわち、クロック信号CLKINの周期が長ければカウント数は少なく、クロック信号CLKINの周期が短ければカウント数は多くなることを利用する。その他の制御については、第1の実施例と同様であるので説明を省略する。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。