半導体基板、前記半導体基板の上方に設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを備えた周辺回路、を備え、前記複数のメモリセルは、前記コントロールゲート内に前記絶縁薄膜を含まず、前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化され、前記コントロールゲートは、前記ゲート間絶縁膜上に設けられた第1のコントロールゲート部分と、前記第1のコントロールゲート部分上に設けられた第2のコントロールゲート部分とを含み、前記メモリセルにおいて、前記第1のコントロールゲート部分と前記第2のコントロールゲート部分との間の界面には前記絶縁薄膜は設けられておらず、前記周辺回路において、前記第1のコントロールゲート部分と前記第2のコントロールゲート部分との間の界面に前記絶縁薄膜が設けられており、前記周辺回路において、前記第2のコントロールゲート部分は、前記第1のコントロールゲート部分および前記ゲート間絶縁膜を貫通するトレンチに埋め込まれることによって前記フローティングゲートに接続されており、前記絶縁薄膜は、前記トレンチの内面と前記第2のコントロールゲート部分との間に設けられており、前記第1のコントロールゲート部分の上面と前記第2のコントロールゲート部分の底面との界面には設けられておらず、複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、該選択トランジスタは、互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含み、前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されており、前記メモリセルにおける前記コントロールゲート部分の結晶のグレインサイズは、前記周辺回路における前記コントロールゲート部分の結晶のグレインサイズと異なることを特徴とする半導体記憶装置。半導体基板、前記半導体基板の上方に設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを備えた周辺回路、を備え、前記複数のメモリセルは、前記コントロールゲート内に前記絶縁薄膜を含まず、前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化されていることを特徴とする半導体記憶装置。前記コントロールゲートは、前記ゲート間絶縁膜上に設けられた第1のコントロールゲート部分と、前記第1のコントロールゲート部分上に設けられた第2のコントロールゲート部分とを含み、前記メモリセルにおいて、前記第1のコントロールゲート部分と前記第2のコントロールゲート部分との間の界面には前記絶縁薄膜は設けられておらず、前記周辺回路において、前記第1のコントロールゲート部分と前記第2のコントロールゲート部分との間の界面に前記絶縁薄膜が設けられていることを特徴とする請求項1に記載の半導体記憶装置。前記周辺回路において、前記第2のコントロールゲート部分は、前記第1のコントロールゲート部分および前記ゲート間絶縁膜を貫通するトレンチに埋め込まれることによって前記フローティングゲートに接続されており、前記絶縁薄膜は、前記トレンチの内面と前記第2のコントロールゲート部分との間に設けられており、前記第1のコントロールゲート部分の上面と前記第2のコントロールゲート部分の底面との界面には設けられていないことを特徴とする請求項2に記載の半導体記憶装置。複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、該選択トランジスタは、互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含み、前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されていることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記メモリセルにおける前記コントロールゲート部分の結晶のグレインサイズは、前記周辺回路における前記コントロールゲート部分の結晶のグレインサイズと異なることを特徴とする請求項2から請求項4のいずれかに記載の半導体記憶装置。前記メモリセルの前記コントロールゲートの不純物濃度は、前記周辺回路の前記コントロールゲートの不純物濃度よりも高いことを特徴とする請求項2から請求項4のいずれかに記載の半導体記憶装置。複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周辺に設けられた周辺回路とを備えた半導体記憶装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にフローティングゲートの材料を形成し、前記フローティングゲートの材料上にゲート間絶縁膜の材料を形成し、前記ゲート間絶縁膜の材料上に第1のコントロールゲート部分の材料を形成し、前記周辺回路において、前記第1のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を加工して、前記第1のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を貫通するトレンチを形成し、前記第1のコントロールゲート部分の材料上および前記トレンチの内面に絶縁薄膜を形成し、前記周辺回路の領域において前記絶縁薄膜を残置させ、かつ、前記メモリセルアレイの領域において前記絶縁薄膜を除去し、前記絶縁薄膜上および前記第1のコントロールゲート部分の材料上に第2のコントロールゲート部分の材料を堆積し、前記第2のコントロールゲート部分の材料、前記第1のコントロールゲート部分の材料、前記ゲート間絶縁膜の材料および前記フローティングゲートの材料を加工することによって、前記第1および第2のコントロールゲート部分からなるコントロールゲート、ゲート間絶縁膜およびフローティングゲートを形成し、前記コントロールゲート上に金属膜を堆積し、前記金属膜と前記コントロールゲートとを反応させることによって、前記メモリセルアレイの領域において前記コントロールゲートをシリサイド化し、前記周辺回路の領域において前記第2のコントロールゲート部分をシリサイド化することを具備した半導体記憶装置の製造方法。複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周辺に設けられた周辺回路とを備えた半導体記憶装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にフローティングゲートの材料を形成し、前記フローティングゲートの材料上にゲート間絶縁膜の材料を形成し、前記ゲート間絶縁膜の材料上に第1のコントロールゲート部分の材料を形成し、前記周辺回路において、前記第1のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を加工して、前記第1のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を貫通するトレンチを形成し、前記第1のコントロールゲート部分の材料上および前記トレンチの内面に絶縁薄膜を形成し、前記絶縁薄膜上に第2のコントロールゲート部分の材料を堆積し、前記周辺回路の領域において少なくとも前記トレンチの内面に前記絶縁薄膜を残置させ、かつ、前記メモリセルアレイの領域において前記絶縁薄膜を除去し、前記第2のコントロールゲート部分の材料、前記第1のコントロールゲート部分の材料、前記ゲート間絶縁膜の材料および前記フローティングゲートの材料を加工することによって、前記第1および第2のコントロールゲート部分からなるコントロールゲート、ゲート間絶縁膜およびフローティングゲートを形成し、前記コントロールゲート上に金属膜を堆積し、前記金属膜と前記コントロールゲートとを反応させることによって、前記メモリセルアレイの領域において前記コントロールゲートをシリサイド化し、前記周辺回路の領域において前記第2のコントロールゲート部分をシリサイド化することを具備した半導体記憶装置の製造方法。ワード線抵抗を低減し、かつ、周辺回路のトランジスタの特性変化を抑制することができる半導体記憶装置およびその製造方法を提供する。本実施形態による半導体記憶装置は、半導体基板と、複数のメモリセルと、周辺回路とを備える。複数のメモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路は、互いに電気的に接続されたフローティングゲートおよびコントロールゲートと、少なくともフローティングゲートとコントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを含む。複数のメモリセルは、コントロールゲート内に絶縁薄膜を含まない。メモリセルおよび周辺回路において、コントロールゲートの少なくとも上部はシリサイド化されている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従ったNAND型フラッシュEEPROMElectricallyErasableProgrammableReadOnlyMemory1以下、単にメモリ1ともいうの構成図である。メモリ1は、メモリセルアレイMCAと、周辺回路PRIと、を備えている。メモリセルアレイMCAおよび周辺回路PERは、1チップ上に形成される。メモリセルアレイMCAは、マトリクス状に二次元配置された複数のメモリセルMCを含む。周辺回路PRIは、メモリセルアレイMCAの周辺に形成され、メモリセルアレイMCAを制御する。周辺回路PRIは、例えば、ドライバ、デコーダ、バッファ、電源回路等を含み、複数の半導体素子図示せずを備える。図2は、第1の実施形態に従ったメモリセルアレイMCAの構成図である。メモリセルアレイは、複数のメモリブロックBLOCKを含む。図2には、或るブロックBLOCKiiは整数の構成を示す。ブロックBLOCKiは、データ消去の単位であり、各カラムのビット線BLに接続される複数のNANDストリングNS0~NS5を含む。NANDストリングNS0~NS5は、直列に接続された複数のメモリセルMCと、これらのメモリセルMCの両端に接続された選択ゲートトランジスタSGS、SGDとを備える。この例では、各NANDストリングNSにおいて5つのメモリセルMCが直列に接続されているが、通常、32個または64個のメモリセルMCが直列に接続されている。NANDストリングNS0~NS5の一端は、対応するビット線BL0~BL5に接続され、その他端は共通ソース線SLに接続されている。メモリセルMCのコントロールゲートCGは、そのメモリセルMCが属するページのワード線WL0~WL4に接続されている。例えば、ページjj=0~4に属するメモリセルMCのコントロールゲートは、ワード線WLjに接続されている。選択ゲートトランジスタSGD、SGSのゲートは、選択ゲート線SGL1またはSGL2に接続されている。ページは、データ読出しまたはデータ書込みの単位である。複数のワード線WLは、ロウ方向に延伸しており、複数のビット線BLは、ロウ方向にほぼ直交するようにカラム方向に延伸している。図2に示すように、メモリセルMCは、ワード線WLとアクティブエリア本実施形態においてはビット線BLと平行な半導体基板10の表面部分とによって構成される格子形状の交点に対応して設けられている。例えば、ワード線WL0~WL4とビット線BL0~BL5と平行なアクティブエリアによって構成される格子形状の交点は、5×6のマトリクス状に位置する。メモリセルMCは、これらの交点に対応するように5×6のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、5×630個のメモリセルMCを有するが、1ブロック内のメモリセルMCの個数は、これに限定されない。メモリセルMCは、フローティングゲートFGおよびコントロールゲートCGを有するn型FEFFieldEffectTransistorで構成されている。ワード線WLによってコントロールゲートCGに電圧を与えることで、フローティングゲートFGに電荷電子を注入し、あるいは、フローティングゲートFGから電荷電子を放出させる。これにより、メモリセルMCにデータを書き込み、あるいは、メモリセルMCのデータを消去する。メモリセルMCは、フローティングゲートFGに蓄積された電荷電子の量に応じた閾値電圧を有する。メモリセルMCは、閾値電圧の違いとして、二値データ1ビットあるいは多値データ2ビット以上を電気的に記憶することができる。図3Aおよび図3Bは、メモリセルMCおよび周辺回路のトランジスタTrの構成を示す断面図である。図3は、カラム方向の断面を示す。図3Aに示すように、メモリセルアレイMCAにおいて、複数のメモリセルMCが半導体基板10上に設けられている。メモリセルMCは、半導体基板10上に設けられたトンネルゲート絶縁膜30と、トンネルゲート絶縁膜30上に設けられたフローティングゲートFGと、フローティングゲートFG上に設けられたゲート間絶縁膜IPDInterPolyDielectricと、ゲート間絶縁膜IPD上に設けられたコントロールゲートCGとを含む。カラム方向に隣接する複数のメモリセルMCは、半導体基板10に形成された拡散層20を介して電気的に直列に接続されている。これにより、カラム方向に隣接する複数のメモリセルMCは、NANDストリングNS0~NS5を構成する。フローティングゲートFGは、例えば、ポリシリコンを用いて形成されている。コントロールゲートCGは、例えば、ニッケルシリサイドを用いて形成されている。メモリセルMCのコントロールゲートCG内には、図3Bに示す絶縁薄膜45は設けられていない。即ち、メモリセルMCにおいて、第1のコントロールゲート部分40と第2のコントロールゲート部分50との間の界面には絶縁薄膜45は設けられておらず、コントロールゲートCGは一体として形成されている。従って、コントロールゲートCGは、第1のコントロールゲート部分40まで、あるいはその全体がシリサイド化されており、コントロールゲートCGの抵抗ワード線抵抗は従来よりも低くなる。尚、コントロールゲートCGは、ロウ方向図3Aの紙面に対して垂直方向に延伸しており、ワード線WLとしても機能する。従って、各コントロールゲートCGは、ロウ方向に隣接する複数のメモリセルMCに共有されている。カラム方向に隣接する複数のメモリセルMCのフローティングゲートFG間およびコントロールゲートCG間には、層間絶縁膜ILDが埋め込まれている。図3Bに示すように、周辺回路PRIにおいてトランジスタTrが半導体基板10上に設けられている。トランジスタTrは、トンネルゲート絶縁膜30よりも厚いゲート絶縁膜35と、ゲート絶縁膜35上に設けられたゲート電極Gと、ゲート電極Gの両側に設けられた拡散層21を備える。拡散層21は、ソースまたはドレインとして機能する。ゲート電極Gは、メモリセルMCと同様に、コントロールゲートCGおよびフローティングゲートFGを有するが、ゲート間絶縁膜IPDの一部が除去されており、コントロールゲートCGとフローティングゲートFGとは、互いに電気的に接続されている。これにより、コントロールゲートCGおよびフローティングゲートFGは、1つのゲート電極Gとして機能する。コントロールゲートCGは、第1のコントロールゲート部分40と、第2のコントロールゲート部分50とを含む。第1のコントロールゲート部分40は、例えば、ポリシリコンを用いて形成されている。第2のコントロールゲート部分50は、例えば、ニッケルシリサイドを用いて形成されている。コントロールゲートCGとフローティングゲートFGとの電気的接触部分には、トレンチTRCが設けられている。トレンチTRCは、第1のコントロールゲート部分40およびゲート間絶縁膜IPDを貫通してフローティングゲートFGに達している。第2のコントロールゲート部分50は、トレンチTRC内部に充填されており、フローティングゲートFGと電気的に接続されている。周辺回路PRIのトランジスタTrでは、第1のコントロールゲート部分40と第2のコントロールゲート部分50との間に、絶縁薄膜45が設けられている。絶縁薄膜45は、フローティングゲートFGとコントロールゲートCGとの間の電気的接触部分にも設けられている。絶縁薄膜45は、電荷例えば、電子が直接トンネリングできる程度に薄く形成されている。例えば、絶縁薄膜45は、約1.0~1.5nm程度の厚みを有する自然酸化膜を用いて形成されている。従って、絶縁薄膜45は、フローティングゲートFGとコントロールゲートCGとの間の電気的接続を妨げない。第1のコントロールゲート部分40と第2のコントロールゲート部分50との間には、絶縁薄膜45が設けられているので、絶縁薄膜45より上にある第2のコントロールゲート部分50がシリサイド化される。即ち、コントロールゲートCGの上部にある第2のコントロールゲート部分50は、シリサイド化されるが、コントロールゲートCGの下部にある第1のコントロールゲート部分40は、シリサイド化されていない。また、フローティングゲートFGもシリサイド化されていない。このように、本実施形態では、メモリセルMCにおいて、コントロールゲートCGあるいは第1のコントロールゲート部分40が、全体的にシリサイド化されているものの、周辺回路PRIのトランジスタTrにおいては、第2のコントロールゲート部分50がシリサイド化され、第1のコントロールゲート部分40およびフローティングゲートはシリサイド化されていない。従って、メモリセルアレイMCAにおいては、ワード線WLの抵抗を低減させることができ、かつ、周辺回路PRIにおいては、シリサイドがフローティングゲートFGおよびトンネルゲート絶縁膜35に達することを防止できる。これにより、本実施形態は、ワード線WLの抵抗の低減と周辺回路のトランジスタTrの特性変化の抑制とを両立させることができる。選択ゲートトランジスタSGS、SGDは、複数のメモリセルMCのうち或るメモリセルMCを選択するときに、いずれかのNANDストリングNSをビット線BLとソース線SLとの間に接続するために導通状態になる。選択ゲートトランジスタSGS、SGDは、図3Bに示すように周辺回路PRIのトランジスタTrと同様の構成を有する。従って、選択ゲートトランジスタにおいても、第2のコントロールゲート部分50がシリサイド化され、第1のコントロールゲート部分40およびフローティングゲートFGはシリサイド化されない。その結果、シリサイドがフローティングゲートFGおよびトンネルゲート絶縁膜35に達することを防止でき、選択ゲートトランジスタSGの特性変化も抑制することができる。図4Aから図9Bは、第1の実施形態によるメモリ1の製造方法を示す断面図である。図4Aから図9Bにおいて、Aは、メモリセルアレイMCAの断面を示し、Bは、周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGの断面を示す。尚、周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGの製造方法は、ほぼ同一であるので、周辺回路PRIのトランジスタTrの製造方法について説明し、選択ゲートトランジスタSGの製造方法の説明は省略する。まず、熱酸化法を用いて半導体基板10上にトンネルゲート絶縁膜30およびゲート絶縁膜35を形成する。次に、ゲート絶縁膜30、35上にフローティングゲートFGの材料を堆積する。フローティングゲートFGの材料には、例えば、ポリシリコンを用いる。素子分離STIShallowTrenchIsolation図示せずの形成後、フローティングゲートFGの材料上にゲート間絶縁膜IPDの材料を堆積する。ゲート間絶縁膜IPDの材料には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりも誘電率の高いHigh-k膜を用いる。次に、ゲート間絶縁膜IPDの材料上に第1のコントロールゲート部分40の材料を堆積する。第1のコントロールゲート部分40には、例えば、ポリシリコンを用いる。これにより、図4Aおよび図4Bに示す構造が得られる。次に、周辺回路PRIのトランジスタTrにおいて、第1のコントロールゲート部分40の材料およびゲート間絶縁膜IPDの材料の一部を除去し、第1のコントロールゲート部分40およびゲート間絶縁膜IPDを貫通するトレンチTRCを形成する。トレンチTRCは、フローティングゲートFGにコントロールゲートCGを電気的に接続するためにフローティングゲートFGに達している。次に、図5Aおよび図5Bに示すように、第1のコントロールゲート部分40およびフローティングゲートFG上に絶縁薄膜45を形成する。絶縁薄膜45は、トレンチTRCの内面にも形成される。絶縁薄膜45は、例えば、自然酸化膜であり、第1のコントロールゲート部分40およびフローティングゲートFGを酸素大気でも可に晒すことによって形成され得る。次に、リソグラフィ技術を用いて、周辺回路PRIのトランジスタTrをフォトレジストPRで被覆する。続いて、フォトレジストPRをマスクとして用いて、メモリセルアレイMCAの第1のコントロールゲート部分40上にある絶縁薄膜45を除去する。これにより、図6Aおよび図6Bに示す構造が得られる。フォトレジストPRの除去後、第1のコントロールゲート部分40および絶縁薄膜45上に第2のコントロールゲート部分50の材料を堆積する。第2のコントロールゲート部分50には、例えば、ポリシリコンを用いる。これにより、図7Aに示すように、メモリセルアレイMCAでは、第1のコントロールゲート部分40および第2のコントロールゲート部分50が一体となってコントロールゲートCGを形成する。図7Bに示すように、周辺回路PRIでは、第2のコントロールゲート部分50の材料が第1のコントロールゲート部分40上に形成され、かつ、トレンチTRC内に埋め込まれる。絶縁薄膜45は第1のコントロールゲート部分40の上面およびトレンチTRCの内面に形成されているが、絶縁薄膜45は非常に薄いので、第2のコントロールゲート部分50は、第1のコントロールゲート部分40およびフローティングゲートFGに電気的に接続される。尚、トレンチTRC形成時のリソグラフィ工程でゲート間絶縁膜IPDが劣化することを抑制するために、コントロールゲートCGは、第1のコントロールゲート部分401polyと第2のコントロールゲート部分502polyとに分けて形成されている。本実施形態では、メモリセルMCにおいて第2のコントロールゲート部分50は、例えば、ポリシリコンを用いた第1のコントロールゲート部分40上に形成されている。一方、周辺回路PRIにおいて第2のコントロールゲート部分50は、例えば、シリコン酸化膜を用いた絶縁薄膜45上に形成されている。従って、メモリセルMCにおける第2のコントロールゲート部分50と周辺回路PRIにおける第2のコントロールゲート部分50とは、グレインサイズ等の結晶性が異なる。次に、第2のコントロールゲート部分50の材料、第1のコントロールゲート部分40の材料、ゲート間絶縁膜IPDの材料およびフローティングゲートFGの材料を加工して、コントロールゲートCG、ゲート間絶縁膜IPDおよびフローティングゲートFGを形成する。このとき、コントロールゲートCGの材料上にハードマスクを堆積し、リソグラフィ技術およびRIE法を用いて、ハードマスクをパターニングする。このパターニングされたハードマスクをマスクとして用いて、コントロールゲートCGの材料、ゲート間絶縁膜IPDの材料およびフローティングゲートFGの材料を連続的に加工すればよい。次に、コントロールゲートCG等をマスクとして用いて、不純物を導入することによって、拡散層20、21を形成する。これにより、図8Aおよび図8Bに示す構造が得られる。次に、隣接するフローティングゲートFG間、隣接するコントロールゲートCG間を充填するように層間絶縁膜ILDを堆積する。層間絶縁膜ILDには、例えば、シリコン酸化膜等の絶縁膜を用いる。続いて、コントロールゲートCGの上面が露出されるまで、層間絶縁膜ILDを研磨する。次に、コントロールゲートCGおよび層間絶縁膜ILD上に金属膜70を堆積する。金属膜70は、例えば、ニッケルまたはコバルトを用いて形成される。これにより、図9Aおよび図9Bに示す構造が得られる。次に、熱処理を行うことによって、金属膜70とコントロールゲートCGポリシリコンとを反応させ、コントロールゲートCGをシリサイド化する。このとき、メモリセルMCのコントロールゲートCGには絶縁薄膜45が残置されていないので、メモリセルMCにおいては第1のコントロールゲート部分40、あるいはコントロールゲートCGの全体がシリサイド化される。一方、周辺回路においては、第1のコントロールゲート部分40と第2のコントロールゲート部分50との間、および、フローティングゲートFGと第2のコントロールゲート部分50との間に絶縁薄膜45が残置されている。絶縁薄膜45は、電荷例えば、電子を通過させる程度に薄膜化されているが、電荷よりも非常に大きな金属原子の拡散を抑制することができる。従って、本実施形態では、第2のコントロールゲート部分50はシリサイド化されるが、その下にある第1のコントロールゲート部分40およびフローティングゲートFGはシリサイド化されない。これより、図3Aおよび図3Bに示す構造が得られる。尚、上述の通り、第2のコントロールゲート部分50の結晶性は、メモリセルMCと周辺回路PRIとにおいて異なるので、シリサイドの結晶性もメモリセルMCと周辺回路PRIとにおいて異なる。その後、さらに層間絶縁膜ILD、ビアコンタクトおよび配線ビット線BL等等を形成することによって本実施形態によるメモリ1が完成する。本実施形態によれば、メモリセルアレイMCA、選択ゲートトランジスタSGおよび周辺回路PRIのトランジスタTrにおいて、ゲート電極FG、CGが同一工程で同時に形成されている。しかし、第1のコントロールゲート部分40と第2のコントロールゲート部分50との間の界面状態は、メモリセルアレイMCAと周辺回路PRIのトランジスタTr選択ゲートトランジスタSGとの間で作り分けられている。これにより、メモリセルアレイMCAにおいて、第1のコントロールゲート部分40と第2のコントロールゲート部分50との間の絶縁薄膜45を除去し、周辺回路PRIおよび選択ゲートトランジスタSGにおいて、第1のコントロールゲート部分40と第2のコントロールゲート部分50との間に絶縁薄膜45を残置させることができる。その結果、メモリセルMCのコントロールゲートCGの全体をシリサイド化させながら、周辺回路PRIおよび選択ゲートトランジスタSGのゲート電極Gにおいてシリサイドがゲート絶縁膜35に達することを抑制できる。これにより、本実施形態によるメモリ1は、ワード線WLの抵抗を低減させ、かつ、選択ゲートトランジスタSGの特性変化例えば、閾値電圧の変化を抑制することができる。第2の実施形態図10Aから図11Bは、第2の実施形態に従ったメモリ1の製造方法を示す断面図である。第2の実施形態によるメモリ1の構成は、第1の実施形態によるメモリ1の構成と同様でよい。従って、以下、第2の実施形態の製造方法について説明する。図4Aから図5Bに示す工程を経た後、図10Aおよび図10Bに示すように、第2のコントロールゲート部分50を絶縁薄膜45上に堆積する。次に、図11Aおよび図11Bに示すように、リソグラフィ技術を用いて、周辺回路PRIのトランジスタTrをフォトレジストPRで被覆する。続いて、フォトレジストPRをマスクとして用いて、メモリセルアレイMCAの第2のコントロールゲート部分50上方から絶縁薄膜45へ不純物を注入する。つまり、メモリセルアレイMCAの領域の絶縁薄膜45へ不純物を選択的に注入する。不純物としては、例えば、砒素、燐等である。不純物は、第1のコントロールゲート部分40の上面第2のコントロールゲート部分50の底面よりも深く注入される。即ち、不純物は、絶縁薄膜45を通過するように注入される。これにより、メモリセルアレイMCAの領域の絶縁薄膜45は、物理的に破壊される。周辺回路PRIの絶縁薄膜45は破壊されず残置される。フォトレジストPRの除去後、コントロールゲートCGを再結晶化させるために熱処理を行う。これにより、メモリセルアレイMCAにおける絶縁薄膜45は実質的に除去される。一方、周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGにおいて絶縁薄膜45は残置される。これにより、図7Aおよび図7Bに示す構造が得られる。その後、図8Aから図9Bを参照して説明した工程を経ることによって、第2の実施形態によるメモリ1が完成する。第2の実施形態によるメモリ1は、第1の実施形態によるメモリ1と同様の構成を有するので、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。尚、第2の実施形態では、メモリセルMCのコントロールゲートCGに不純物が注入されるので、メモリセルMCのコントロールゲートCGに含まれる不純物濃度は、周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGのコントロールゲートCGに含有されている不純物濃度よりも高い。第3の実施形態図12は、第3の実施形態に従ったメモリ1の構成を示す断面図である。図12Aに示すメモリセルアレイMCAの断面は、図3Aに示すメモリセルアレイMCAの断面と同じでよい。図12Bに示す周辺回路PRIおよび選択ゲートトランジスタSGにおいて、絶縁薄膜45は、トレンチTRCの内面と第2のコントロールゲート部分50との間に設けられているが、第1のコントロールゲート部分40の上面と第2のコントロールゲート部分50の底面との界面には設けられていない。また、絶縁薄膜45は、少なくともトレンチTRCの底面から内面に沿ってゲート間絶縁膜IPDまで設けられている。これにより、シリサイド工程において、金属がフローティングゲートFGへ拡散することを抑制することができる。第3の実施形態によるメモリ1のその他の構成は、対応する第1の実施形態によるメモリ1の構成と同様でよい。図13Aから図14Bは、第3の実施形態に従ったメモリ1の製造方法を示す断面図である。図4Aから図5Bに示す工程を経た後、図10Aおよび図10Bに示すように、第2のコントロールゲート部分50を絶縁薄膜45上に堆積する。次に、図13Aおよび図13Bに示すように、メモリセルアレイMCA、周辺回路PRIおよび選択ゲートトランジスタTrにおいて、第2のコントロールゲート部分50の上方から絶縁薄膜45へ不純物を注入する。不純物としては、例えば、砒素、燐等である。このとき、不純物は、絶縁薄膜45第1のコントロールゲート部分40の上面よりも深く、かつ、ゲート間絶縁膜IPDよりも浅く注入される。即ち、不純物は、絶縁薄膜45を通過するように、尚且つ、ゲート間絶縁膜IPDには達しないように注入される。これにより、ゲート間絶縁膜IPDよりも上に存在する絶縁薄膜45は物理的に破壊され、ゲート間絶縁膜IPDよりも下に存在する絶縁薄膜45は残置される。この不純物注入工程において、不純物は第1のコントロールゲート部分40の上面よりも深く、かつ、ゲート間絶縁膜IPDよりも浅く注入されるので、リソグラフィ技術が不要である。その後、コントロールゲートCGを再結晶化させるために熱処理を行う。これにより、図14Aおよび図14Bに示すように、ゲート間絶縁膜IPDよりも上に存在する絶縁薄膜45は実質的に除去される。一方、周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGにおいて、トレンチTRCの底面からゲート間絶縁膜IPDまでの内面に絶縁薄膜45は残置される。その後、図8Aから図9Bを参照して説明した工程を経ることによって、第3の実施形態によるメモリ1が完成する。第3の実施形態によれば、絶縁薄膜45は、第2のコントロールゲート部分50とフローティングゲートFGとの間に残置されているので、シリサイド化工程における金属がフローティングゲートFGへ拡散することを抑制することができる。従って、第3の実施形態は、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態は、図13Aおよび図13Bで示した不純物注入工程において、リソグラフィ技術を用いていない。従って、第3の実施形態による製造方法は、第1および第2の実施形態による製造方法に比べて簡単であり、その製造コストも低くなる。上記第1および第2の実施形態において、第1のコントロールゲート部分40と第2のコントロールゲート部分50との間の界面状態は、メモリセルアレイMCAの領域と周辺回路PRIのトランジスタの領域選択ゲートトランジスタSGの領域との間で相違させている。しかし、この界面状態は、メモリセルアレイMCAの領域と、選択ゲートトランジスタSGの領域と、周辺回路PRIの低耐圧トランジスタLVの領域と、周辺回路PRIの高耐圧トランジスタHVの領域とのそれぞれにおいて相違させることもできる。この場合、絶縁薄膜45の除去の際に、リソグラフィ工程におけるマスクレイアウトを変更すればよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。