複数のデータビット及び前記複数のデータビットと関連付けられている複数のエラー補正チェックECCビットを記憶するための不揮発性メモリ用の出力バッファ回路において、前記複数のデータビット及び前記複数のECCビットを受信して、当該複数のデータビットが補正される必要があるかどうかを判定するためのエラーチェック回路であって、前記複数のデータビットをその出力として供給し、及び補正信号を生成するためのエラーチェック回路と、前記複数のデータビット及び前記複数のECCビットを受信し、及び前記補正信号に応えて複数の補正済みデータビットを生成するためのエラー補正回路と、3つ又はそれ以上のストレージ回路であって、それぞれが入力/出力ポートを有している、3つ又はそれ以上のストレージ回路と、前記ストレージ回路のそれぞれへ接続し、それぞれのストレージ回路との間及び前記不揮発性メモリと前記ストレージ回路の間でデータビットを供給し、及び前記出力バッファ回路の出力としてのデータビットを供給するためのバスと、それぞれのストレージ回路と関連付けられていて、前記複数のデータビット或いは前記複数の補正済みデータビットを受信し、当該複数のデータビット或いは補正済みデータビットを前記関連付けられているストレージ回路の前記入力/出力ポートへ供給し、当該複数のデータビット或いは補正済みデータビットをストレージビットとして前記ストレージ回路に記憶し、及び前記ストレージビットを当該ストレージ回路の出力として供給するための切替回路と、を備えており、前記エラーチェック回路は、それぞれの切替回路の動作を制御するように供されている、出力バッファ回路。前記不揮発性メモリは、NANDメモリである、請求項1に記載の出力バッファ回路。前記補正信号は、前記切替回路のそれぞれへ供給される、請求項1に記載の出力バッファ回路。前記不揮発性メモリは、NANDメモリである、請求項3に記載の出力バッファ回路。メモリデバイスにおいて、複数の不揮発性メモリ回路であって、それぞれが、複数のデータビット及び前記複数のデータビットと関連付けられている複数のエラー補正チェックECCビットを記憶するための複数のメモリセルを有している、複数の不揮発性メモリ回路と、それぞれが、前記複数の不揮発性メモリ回路の1つと関連付けられていて、前記関連付けられている不揮発性メモリ回路から前記複数のデータビット及び前記複数のECCビットを受信して、当該複数のデータビットが補正される必要があるかどうかを判定するための複数のエラーチェック回路であって、前記複数のデータビットをその出力として供給し、及び補正信号を生成するための複数のエラーチェック回路と、それぞれが、各自の関連付けられている不揮発性メモリ回路を有する前記複数のエラーチェック回路の1つと関連付けられていて、前記関連付けられている不揮発性メモリ回路からの前記複数のデータビット及び前記複数のECCビットを受信し、及び前記関連付けられているエラーチェック回路からの前記補正信号に応えて複数の補正済みデータビットを生成するための複数のエラー補正回路と、それぞれのエラー補正回路、それの関連付けられているエラーチェック回路、及びそれの関連付けられている不揮発性メモリ回路、と関連付けられている3つ又はそれ以上のストレージ回路であって、それぞれが入力/出力ポートを有している、3つ又はそれ以上のストレージ回路と、前記ストレージ回路のそれぞれへ接続し、それぞれのストレージ回路との間及び前記不揮発性メモリ回路と前記ストレージ回路の間でデータビットを供給し、及び前記出力バッファ回路の出力としてのデータビットを供給するためのバスと、それぞれのストレージ回路と関連付けられていて、前記複数のデータビット或いは前記複数の補正済みデータビットを受信し、当該複数のデータビット或いは補正済みデータビットを前記関連付けられているストレージ回路の前記入力/出力ポートへ供給し、当該複数のデータビット或いは補正済みビットをストレージビットとして前記ストレージ回路に記憶し、及び前記ストレージビットを当該ストレージ回路の出力として供給するための切替回路と、を備えており、前記複数のエラーチェック回路の前記1つは、前記関連付けられている3つ又はそれ以上のストレージ回路の関連付け相手の前記関連付けられている切替回路の動作を制御するように供されている、メモリデバイス。それぞれのストレージ回路と関連付けられている前記切替回路は、前記ストレージビットを他のストレージ回路から前記バス伝いに受信する、請求項5に記載のメモリデバイス。前記不揮発性メモリ回路は、NANDメモリである、請求項5に記載のメモリデバイス。メモリデバイスにおいて、複数の不揮発性メモリ回路であって、それぞれが、複数のデータビット及び前記複数のデータビットと関連付けられている複数のエラー補正チェックECCビットを記憶するための複数のメモリセルを有している、複数の不揮発性メモリ回路と、前記複数の不揮発性メモリ回路と関連付けられていて、前記複数の不揮発性メモリ回路のそれぞれから前記複数のデータビット及び前記複数のECCビットを受信して、当該複数のデータビットが補正される必要があるかどうかを判定するためのエラーチェック回路であって、前記不揮発性メモリ回路のそれぞれについて補正信号を生成するためのエラーチェック回路と、前記エラーチェック回路と関連付けられていて、前記複数の不揮発性メモリ回路のそれぞれからの前記複数のデータビット及び前記複数のECCビットを受信し、及び前記不揮発性メモリ回路のそれぞれと関連付けられている前記補正信号に応えて複数の補正済みデータビットを生成するためのエラー補正回路と、それぞれの不揮発性メモリ回路と関連付けられている3つ又はそれ以上のストレージ回路であって、それぞれが入力/出力ポートを有している、3つ又はそれ以上のストレージ回路と、前記ストレージ回路のそれぞれへ接続し、それぞれのストレージ回路との間及び前記不揮発性メモリと前記ストレージ回路の間でデータビットを供給し、及び前記出力バッファ回路の出力としてのデータビットを供給するためのバスと、それぞれのストレージ回路と関連付けられていて、前記関連付けられている不揮発性メモリ回路からの前記複数のデータビットを受信し、当該複数のデータビットを前記関連付けられているストレージ回路の前記入力/出力ポートへ供給し、当該複数のデータビットをストレージビットとして前記ストレージ回路に記憶し、及び前記ストレージビットを当該ストレージ回路の出力として供給するための切替回路と、を備えており、前記エラーチェック回路は、それぞれの切替回路の動作を制御するように供されている、メモリデバイス。前記不揮発性メモリ回路は、NANDメモリである、請求項8に記載のメモリデバイス。それぞれのストレージ回路と関連付けられている前記切替回路は、前記ストレージビットを他のストレージ回路から前記バス伝いに受信する、請求項8に記載のメモリデバイス。図2を参照すると、NANDメモリ12と共に使用するための、本発明の出力バッファ回路100の第1の実施形態のブロックレベル図が示されている。NANDメモリ12からの、複数のデータビット及び関連付けられている複数のECCビットを含むデータ出力がエラーチェック回路22へ供給され、そこで、データビットとECCビットはECCチェック回路22によってチェックされ、エラー補正アルゴリズムをデータビットへ適用する必要があるかどうかが判定される。ECCチェック回路は、未補正データビットが補正される必要がある場合には、その出力として補正制御信号を生成する。最後に、未補正データビットがECCチェック回路22からデータバス60伝いに供給される。ECC補正回路24は、未補正データビット及び関連付けられているECCビットを未補正バス60伝いに受信し、補正制御信号に応えて、未補正データビットに補正を遂行し、複数の補正済みデータビットを生成する。複数の補正済みデータビットは、補正済みデータバス62に伝いに供給される。3つのストレージバッファ30、32、及び34が提供されている。ストレージバッファは各々、関連付けられている入力/出力ポート31、33、及び35を有している。入力/出力ポート31、33、35は、MUX40、42、及び44に、それぞれ接続されている。MUX40、42、及び44はそれぞれ3つの入力、即ち1ECCチェック回路22からの又はNANDメモリ12の出力からの未補正データビットを受信するための、未補正データバス60に接続されている第1入力と、2ECC補正回路24からの補正済みデータビットを受信する、補正済みデータバス62に接続されている第2入力と、3他のMUX全てに接続されていて出力バッファ回路100の出力として提供する入力/出力バス64に接続されている第3入力と、を有している。ECCチェック回路22からの補正制御信号が、MUX40、42、及び44のそれぞれについての切替及び切替のタイミングを制御している。出力バッファ回路100の動作時、読み出し動作の開始後の第1クロックサイクルT1で、データビット及び関連付けられているECCビットがNANDメモリ12から読み出され、ECCチェック回路22へ供給される。ECCチェック回路22は、データビットに何らかの補正が必要かどうかを判定するための動作を遂行する。データビットは、ECCチェック回路22による動作の結果に関わりなく、第1バッファ30にも送られ、そこに記憶される。第2クロックサイクルT2で、ECCチェック回路22の結果が、データビットは何らの補正も必要ないということを示していれば、第1バッファ30からの未補正データが、第1バッファ30から出力され、バス64伝いに供給され、第3バッファ34に記憶される。同じクロックサイクルT2で、もう1つの読み出しサイクルがあった場合、上述の様に、NANDチップ22からのデータが読み出され、第1バッファ30に記憶される。代わりに、データを1つのバッファから出力させて別のバッファへ読み込ませることなく、単純に、バッファ30、32、及び34と関連付けられているMUX40、42、44の指定を切り替えてもよい。こうして、代わりのやり方であれば、バッファ30はこの場合アウトバッファ34と指定され、バッファ34はインバッファ30と指定されることになる。いまここでNANDメモリ12は古くなってエラービットに遭遇しており、未補正データビットは補正される必要があると仮定する。NANDメモリ12からの読み出し動作後の第1クロックサイクルで、未補正データビットは、上述の様に第1バッファ30に記憶され、ECC補正回路24へ送られる。ECCチェック回路22が補正必要と判定すれば、補正制御信号が生成されて、ECC補正回路24に、未補正データビット及び関連付けられているECCビットに基づく未補正データビットの補正を開始させる。加えて、ECCチェック部22は、インバッファ30をECCバッファ32にさせ、ECCバッファ32をインバッファ30にさせる。第2クロックサイクルT2で、未補正データビットは、ECC補正回路24によって補正され第2バッファ32に記憶されるか、又は直接にバッファ32内で補正される。同時に、NANDメモリ12が再度読み出されれば、当該読み出しサイクルによる未補正データビットは第1バッファ30に記憶される。第3クロックサイクルT3で、第2ストレージバッファ32内に記憶されている補正済みデータビットが第2ストレージバッファ32から読み出され、第3ストレージバッファ34に記憶される。同時に、第1ストレージバッファに記憶されている未補正データビットが補正を求められているなら、それらの未補正データビットはECC補正回路24によって補正され、第2ストレージバッファ32に記憶される。最後に、このクロックサイクル中、未補正データビットがNANDメモリ12から読み出されれば、それらは第1ストレージバッファ30に記憶される。以上から解るように、初期セットアップ及び未補正データ並びに補正済みデータの記憶での僅かな遅延は別として、出力バッファ回路100からのデータは、それ以後、クロックサイクル毎に出力されることになる。図3を参照すると、本発明の複数の出力バッファ回路100を使用しているメモリシステム200の第1の実施形態のブロックレベル図が示されている。メモリシステム200は、複数のNANDメモリ12a-d例示目的で4つしか示されていないを備えている。それぞれのNANDメモリ12は、図2に示され説明されている、関連付けられた出力バッファ回路100を有している。簡潔さを期して、図3には出力バッファ回路100の一部しか示されていない。それぞれの出力バッファ回路100が、ECC補正回路24を備えるものとして示されている。こうして、図3に示されている様に、メモリシステム200は、複数のNANDメモリ24を備え、1つ1つのNANDメモリが関連付けられている出力バッファ回路100を有し、1つ1つの出力バッファ回路100が専用のECC補正回路24を有している。図4を参照すると、本発明の複数の出力バッファ回路100を使用しているメモリシステム210の第2の実施形態のブロックレベル図が示されている。メモリシステム210は、複数のNANDメモリ12a-d例示目的で4つしか示されていないを備えている。それぞれのNANDメモリ12は、図2に示され説明されている、関連付けられた出力バッファ回路100を有している。簡潔さを期して、図4には出力バッファ回路100の一部しか示されていない。また一方で、複数の出力バッファ回路100全てが単一のECC補正回路24を共有している。こうして、この実施形態では、ECC補正回路24が十分に高速な補正を遂行することができるなら、それを全4つの出力バッファ100a-d用の補正回路として供することができる。或いは、NANDメモリ12がエラー補正の頻度の低い信頼性品質共に十分なものであれば、図示の様に単一のECC補正回路24を複数の出力バッファ回路100に供してもよい。図4に示されているメモリシステム210の他の全ての態様は、図3に示されているメモリシステムと同様である。以上より、NANDチップのための出力バッファ回路において、NANDチップが時間とともに劣化してECCが性能に影響を及ぼすという問題を克服することのできる出力バッファ回路が開示されていることが解るであろう。