"各々がしきい値電圧のレベル変化によってデータを記憶する複数のメモリセルと、前記メモリセルに与える電圧を発生する電圧発生回路と、電源が正常に供給されている場合に、活性化される制御信号を生成する制御論理部と、前記電圧発生回路で発生した電圧が供給される電圧制御線上にある第1のノードと接続されるチャージ回路と、前記チャージ回路は、第2のノードと、前記第2のノードと接続される容量素子とを含み、前記第2のノードと接続され、前記制御信号が活性化されたときに、前記第2のノードとグランドとを接続する第1放電回路と、前記第2のノードの電圧が閾値を越えたときに、前記第1のノードと前記グランドとを接続する第2放電回路とを備えた、半導体装置。前記制御論理部は、電源供給の正常を周期的に活性化されることによって示す前記制御信号を生成する、請求項1記載の半導体装置。前記制御論理部は、電源供給の正常を活性化状態の維持によって示す前記制御信号を生成する、請求項1記載の半導体装置。前記制御論理部は、複数個のフリップフロップと、前記複数個のフリップフロップの出力の論理積を前記制御信号として出力する論理回路とを備え、前記複数個のフリップフロップの少なくとも1つのフリップフロップを構成するトランジスタのサイズは、他のフリップフロップを構成するトランジスタのサイズと同一ではない、請求項3記載の半導体装置。前記第1放電回路は、前記第2のノードとグランドとの間に設けられて、制御電極に前記制御信号が入力されるトランジスタを含む、請求項1記載の半導体装置。前記第2放電回路は、前記第1のノードとグランドとの間に設けられて、制御電極が前記第2のノードと接続されるトランジスタを含む、請求項1記載の半導体装置。前記チャージ回路は、前記第1のノードと前記第2のノードの間に設けられる負荷素子と、前記第2のノードとグランドの間に設けられる前記容量素子とを含む、請求項1記載の半導体装置。前記半導体装置は、システムコントローラを更に備えたマイクロコンピュータであり、前記第2のノードの電圧が前記閾値を越えたときに、前記システムコントローラに不揮発性半導体メモリが含まれるマイクロコンピュータのリセットを要求するための通知信号を活性化するリセット要求回路をさらに備える、請求項1記載の半導体装置。前記電圧発生回路で発生されて前記電圧制御線に供給される電圧は、前記メモリセルのメモリゲートに与えられるメモリゲート電圧である、請求項1記載の半導体装置。各々がしきい値電圧のレベル変化によってデータを記憶する複数のメモリセルと、前記メモリセルに与える電圧を発生する電圧発生回路と、定期的に活性化されることによって電源の正常供給を示す制御信号を生成する制御論理部と、前記制御信号を受け、前記制御信号が定期的に活性化されないことによって前記電源の瞬停を検知して、前記電圧発生回路で発生した電圧が供給される電圧制御線上にある第1のノードの電圧を放電する回路とを備えた半導体装置。しかしながら、特許文献1の方式では、瞬停の状態、例えば電圧変化量や幅によっては瞬停の検知が難しい場合があり、それらの対策として高精度で面積の大きい回路が必要となってしまう場合がある。また、負荷容量の大きな電圧配線の放電には、適用が困難であり、高電圧が残留する可能性がある。それゆえに、本発明の目的は、電源の異常によって残留した電荷を確実に放電することができる半導体装置を提供することである。本発明の一実施形態によれば、電源が正常に動作している場合に、活性化される制御信号を生成する制御論理部と、電圧発生回路で発生した電圧が供給される電圧制御線上にある第1のノードと接続され容量素子に電荷をチャージするチャージ回路と、チャージ回路の電荷蓄積ノードに接続され、制御信号が活性化されたときに蓄積された電荷を放電する第1放電回路と、電荷蓄積ノードが所定の電位を越えたときに第1のノードを放電する第2放電回路を提供する。本発明の一実施形態によれば、内部電源の異常によって残留した電荷を確実に放電することができる。以下、本発明の実施の形態について図面を用いて説明する。[第1の実施形態]マイクロコンピュータ図1は、本発明の実施形態の不揮発性半導体メモリを搭載したマイクロコンピュータの構成図である。マイクロコンピュータ51は、周辺回路52と、基準クロックclk0を生成する発振回路53と、発振回路53で生成された基準クロックclk0を分周する分周回路54と、バス72に流れる信号の伝送を制御するバスコントローラ56と、RAMRandomAccessMemory57と、CPU58と、マイクロコンピュータ51の全体の動作を制御するシステムコントローラ71とを備える。さらに、マイクロコンピュータ51は、不揮発性半導体メモリ55と、CPU58の指示に従って不揮発性半導体メモリへの書込みを制御する不揮発性半導体メモリコントローラ59と、外部へ信号を出力するととともに外部からの信号を受ける入出力ポート60とを備える。不揮発性半導体メモリ55は、不揮発性半導体メモリ55内の電源の瞬停を検出したときには、活性化された制御信号voltdownをシステムコントローラ71へ出力する。システムコントローラ71は、不揮発性半導体メモリ55から活性化された制御信号voltdownを受けたときには、リセット信号RSTをマイクロコンピュータ51の各構成要素に送って、初期化処理をさせる。不揮発性半導体メモリ図2は、不揮発性半導体メモリの回路ブロック図である。図2において、この不揮発性半導体メモリ55は、複数のメモリセルMCが配置されるメモリマット10と、このメモリマット10のメモリセルMCを指定するアドレスを生成するアドレスバッファ12と、アドレスバッファ12からの内部アドレスに従ってメモリマット10のアドレス指定されたメモリセルを選択するXデコーダ14およびYデコーダ16とを備える。メモリマット10は、複数のメモリブロックMBに分割され、各メモリブロックMBは複数のメモリセルMCを含む。メモリブロックMBに含まれるメモリセルMCは図3および図4に示す構成を有する。メモリブロックMBにおいては、各メモリセル行に対応して制御ゲート線CGおよびメモリゲート線MGが配置され、また、各メモリセル行に対応してソース線SLが配置される。各メモリセル列に対応して、共通のビット線BLが配置される。各メモリセル列に対応して、複数のメモリブロックMBに共通のグローバルビット線GBLが配置される。各信号線の選択状態の電圧レベルは、動作モードに応じて異なる。アドレスバッファ12は、この不揮発性半導体メモリ55へのアクセス時消去、書込みおよび読出時、与えられたアドレスADに従って内部アドレスを生成する。Xデコーダ14は、このアドレスバッファ12からの内部アドレス信号に従ってメモリマット10のメモリセル行を選択状態へ駆動する。この不揮発性半導体メモリ55は、さらに、メモリマット10のメモリセル列グローバルビット線GBLを選択するYゲート18を備える。このYゲート18は、Yデコーダ16からの列選択信号に従ってメモリマット10のアドレス指定された列に対応するグローバルビット線GBLを選択する。消去動作モード時においては、Yゲート18は、非導通状態に維持される。この不揮発性半導体メモリ55は、さらに、内部動作を制御する制御論理部20と、書込動作時に内部書込データDmを生成するライトドライバ22と、読出動作時にメモリセルデータビット線電流Qmに従って内部読出データQIを生成するセンスアンプ24と、外部との間でのデータの入出力を行なうI/Oバッファ26とを備える。制御論理部20は、たとえばシーケンスコントローラで構成され、この不揮発性半導体メモリ55の外部からの動作モードを指定するコマンドCMDに従って、指定された動作モードの実行に必要な内部動作制御を行なう。たとえば制御論理部20は、コマンドCMDの一種であるリセット信号RSTが入力された場合には、不揮発性半導体メモリ55内の各構成要素を初期化させる。また、制御論理部20は、不揮発性半導体メモリ55の外部から基準クロックclk0を受けて内部クロックclkを生成する。また、制御論理部20は、リセット要求回路41を含む。リセット要求回路41は、内部の電源の瞬停が検出されたときには、マイクロコンピュータ51全体のリセットを要求する制御信号voltdownをシステムコントローラ71へ出力する。制御論理部20は、さらに、放電制御部44を含む。放電制御部44は、内部クロックclkにしたがって、放電を制御する制御信号live_pulseを生成して、電源瞬停検出高電圧放電回路40へ供給する。ライトドライバ22は、制御論理部20からの内部書込データWDIに従ってメモリセルMCに対する書込データDmを生成する。ライトドライバ22からの書込データDmが、Yゲート18を介して選択列のビット線BLへ与えられる。このメモリセルMCへの書込データDmに従って、メモリセルMCを書込状態プログラム状態に設定する場合に、選択列のビット線BLがたとえば接地電圧レベルに設定され、データ0が書込まれる。消去状態に維持されるメモリセルMCに対するビット線BLは、選択されたメモリゲート線MGと同程度の電圧レベルに設定される。センスアンプ24は、制御論理部20からのセンス制御信号φSに従ってYゲート18を介して選択されたメモリセル列ビット線BLを流れる電流セルデータQmを検知し、検知結果に従って内部読出データQIを生成する。I/Oバッファ26は、読出動作時は、センスアンプ24からの内部読出データQIに従って外部読出データDQを生成し、書込動作時は、外部からの書込データDQに従って内部書込データDIを生成して制御論理部20へ与える。この不揮発性半導体メモリ55は、さらに、各動作モードに応じて必要とされる内部電圧を発生する内部電圧発生回路30と、内部電圧発生回路30の生成する内部電圧のレベルを検出する電圧レベル検知回路32とを備える。内部電圧発生回路30は、VDD発生回路91と、Vmg発生回路92と、Vsl発生回路93と、Vbl発生回路94と、Vcg発生回路95とを備える。内部電圧発生回路30は、不揮発性半導体メモリ55外部の電源電圧VCCから、内部の基準電圧VDD、ビット線BLへ伝達されるビット線電圧Vbl、制御ゲート線CGへ与えられる制御ゲート電圧Vcg、メモリゲート線MGへ与えられるメモリゲート電圧Vmg、およびソース線SLへ与えられるソース線電圧Vsl等の不揮発性半導体メモリ55内で使用する内部電圧を生成する。不揮発性半導体メモリ55内に供給される電源が瞬停した場合には、基準電圧VDD、ビット線電圧Vbl、制御ゲート電圧Vcg、メモリゲート電圧Vmg、ソース線電圧Vslが不定となる。また、この例では、基準電圧VDDは、不揮発性半導体メモリ55内の種々の回路、特に制御論理回路20において、所謂電源として使用されている。その為、基準電圧VDDが不定となると、この基準電圧VDDで動作している不揮発性半導体メモリ55内部の各構成要素で生成される信号および、クロックclkが不定となる。この内部電圧発生回路30は、制御論理部20からの制御信号CTLに従って、内部電圧を生成する。具体的な一例として、制御信号CTLの一種である制御信号vmg_onがHレベルに活性化されると、メモリゲート電圧Vmgを昇圧する。メモリゲート電圧Vmgは、書込み時には高電圧例えば10V以上に昇圧される。メモリゲート電圧Vmgは、電圧制御線MMGによってXデコーダ14へ供給される。不揮発性半導体メモリ55内に供給される電源が何らかの要因により瞬停を起こしたときには、選択されたメモリゲート線MGおよび電圧制御線MMGに高電圧が印加されたまま、すなわち、配線にかなりの電荷が蓄積されたままになることがある。このような事態を回避するために、不揮発性半導体メモリ55内部の電源の瞬停を含む異常を検出し、高電圧を放電する回路が必要となる。このような役目を担うのが電源瞬停検出高電圧放電回路40である。電源瞬停検出高電圧放電回路40の構成と動作は、後述する。電圧レベル検知回路32は、各動作モードに応じて、内部電圧発生回路30が生成する内部電圧レベルを、制御論理部20からの電圧レベル指定信号LVに従って調整する。すなわち、電圧レベル検知回路32は、電圧レベル指定信号LVに従って検知電圧レベルを設定し、内部電圧発生回路30が生成する内部電圧の電圧レベルが、指定された電圧レベルにあるかを検知し、その検知結果に従って内部電圧発生回路30の内部電圧発生動作を制御する。メモリセルの構成図3は、不揮発性半導体メモリに含まれるメモリセルMCの構成を示す断面図である。このメモリセルMCは、しきい値電圧のレベル変化によってデータを記憶する。図3において、メモリセルMCは、半導体基板領域1上に間をおいて形成される不純物領域2,3と、不純物領域2の一部と重なり合うように半導体基板領域1表面にゲート絶縁膜4を介して形成される制御ゲート5と、制御ゲート5の側壁および半導体基板領域1表面上に形成される絶縁膜7と、この絶縁膜7上に形成されるメモリゲート6とを含む。不純物領域2,3は、それぞれビット線BLおよびソース線SLに結合される。制御ゲート5およびメモリゲート6は、それぞれ制御ゲート線CGおよびメモリゲート線MGに結合される。メモリゲート6は、制御ゲート5のサイドウォールスペーサsidewallspacerと同様の手法を用いて形成される。すなわち、制御ゲート5上にたとえばポリシリコン膜を堆積し、このポリシリコン膜をエッチングによりパターニングする。メモリゲート長は、このポリシリコン膜の膜厚で調整することができる。したがって、制御ゲート5およびメモリゲート6の2つのゲートが設けられる構成においても、メモリゲート6を制御ゲート5に比べて十分に短くすることができ、メモリセルサイズの増加は十分に抑制される。絶縁膜7は、ボトム酸化膜O膜7aと窒化膜N膜7bとトップ酸化膜O膜7cの積層構造を有する。窒化膜7bに電荷を蓄積し、その蓄積電荷量に応じてデータ情報を記憶する。このメモリセルMCでは、制御ゲート5、不純物領域2および半導体基板領域1によって選択トランジスタSTが形成され、メモリゲート6、不純物領域3、および半導体基板領域1によってメモリトランジスタMTが形成される。メモリセルMCの等価回路図4は、メモリセルMCの電気的等価回路を示す図である。図4に示すように、ビット線BLとソース線SLの間に、選択トランジスタSTとメモリトランジスタMTとが直列に接続される。このメモリセルMCのデータの書込プログラム、消去、読出および保持は、以下のようにして行なわれる。書込動作時には、不純物領域3にソース線SLを介して正電圧を与え、メモリゲート6にはメモリゲート線MGを介してソース線SLの電圧よりも高いメモリゲート電圧Vmgを印加する。制御ゲート5へは、制御ゲート線CGを介して選択トランジスタSTのしきい値電圧よりも少し高い電圧を印加する。ビット線BLには、半導体基板領域1と同じたとえば接地電圧レベルのビット線書込電圧が与えられる。この状態においては、メモリトランジスタMTにおいて絶縁膜7の下部にチャネルが形成され、ソース線SLからビット線BLへ向かって電流が流れる。選択トランジスタSTは、制御ゲート5の電圧がそのしきい値電圧よりも少し高い電圧レベルに設定され、弱いオン状態にある。したがって、制御ゲート5下部にチャネルが形成されても、そのチャネル抵抗は比較的高い。このため、メモリトランジスタMTおよび選択トランジスタSTの境界付近に強い電界が生じ、メモリトランジスタMTのチャネル電流において多くのホットエレクトロンが発生する。このホットエレクトロンが、メモリゲート6下部の絶縁膜7窒化膜7bに注入されてトラップされる。この書込プログラム状態は、メモリトランジスタMTのしきい値電圧が高い状態であり、一般に、データ0を記憶する状態に対応付けられる。消去動作時においては、メモリゲート6にメモリゲート線MGを介して負電圧を与える。ソース線SLを介して不純物領域3に正電圧を与える。制御ゲート線CGと、ビット線BLおよび半導体基板領域1が同一電圧に設定され、選択トランジスタSTは、オフ状態である。この状態においては、メモリゲート6のソース線SLに接続される不純物領域3端部とメモリゲート6が重なり合う領域で強い反転が生じ、バンド間トンネリング現象が生じ、ホールが生成される。この発生したホールホットホールがメモリゲート6の負バイアスにより加速され、メモリゲート6下部の絶縁膜7窒化膜7b中に注入される。先に書込み時に注入されたエレクトロンとこの注入されたホールとが結合し、窒化膜7bが電気的に中和されて、メモリトランジスタMTのしきい値電圧が低下する。この消去状態は、メモリトランジスタMTのしきい値電圧が低い状態であり、一般に、データ1を記憶する状態に対応付けられる。データ読出時においては、制御ゲート線CGを介して制御ゲート5に正の電圧を印加し、制御ゲート5直下の半導体基板領域1の表面にチャネルを形成する。メモリゲート6にはメモリゲート線MGを介して消去状態と書込状態のそれぞれのしきい値電圧の間の正の電圧を印加する。絶縁膜7に蓄積される電荷量に応じてメモリゲート6下部の半導体基板領域1表面に選択的にチャネルが形成される。このビット線BLおよびソース線SLの間にメモリセルを介して流れる電流量を検出することにより、メモリセルMCの記憶データの読出を行なう。保持状態スタンバイ状態においては、データは、メモリゲート6下部の絶縁膜7に注入された電荷エレクトロンまたはホールとして保持される。この絶縁膜窒化膜7b中での電荷の移動は小さくまたは遅い。これにより、メモリゲート6に電圧が印加されていない状態では、絶縁膜7、すなわち窒化膜7b中に電荷が保持される。メモリブロック図5は、メモリブロックMBの構成およびその周辺回路の構成を示す図である。メモリブロックMBは実際には多数のメモリセルMCを含むが、図5では図面の簡単化のため、2行4列の8個のメモリセルMCが示されている。メモリセルMCは、図3および図4に示すように、選択トランジスタSTおよびメモリトランジスタMTの直列体で構成される。X方向に整列する4つのメモリセルMCの選択トランジスタSTに対して共通に制御ゲート線CGが設けられ、また、X方向に整列する4つのメモリセルMCのメモリトランジスタMTに対して共通にメモリゲート線MGが配設される。Y方向に整列する2つのメモリセルMCに対して共通にビット線BLが設けられる。ビット線BLは、対応の列のメモリセルMCの選択トランジスタSTにビット線コンタクトBCTを介して接続される。また、各ビット線BLは対応の列のグローバルビット線GBLに接続される。2行に配列される8個のメモリセルMCに共通にソース線SL設けられる。各制御ゲート線CGに対して制御ゲートドライブ回路CGDが設けられ、ソース線SLに対してソース線ドライブ回路SLDが設けられ、各メモリゲート線MGに対してメモリゲートドライブ回路MGDが設けられる。制御ゲートドライブ回路CGDは、対応の制御ゲート線CGの電圧レベルを設定する。ソース線ドライブ回路SLDは、対応のソース線SLの電圧レベルを設定する。メモリゲートドライブ回路MGDは、電圧制御線MMGと接続され、電圧制御線MMGの電圧を図示しないアドレス信号により選択される対応のメモリゲート線MGに供給し電圧レベルを設定する。制御ゲートドライブ回路CGD、ソース線ドライブ回路SLD、およびメモリゲートドライブ回路MGDは、図2に示すXデコーダ14に含まれる。4本のビット線BLに対してビット線周辺回路34が設けられる。ビット線周辺回路34は、ビット線BLを介してデータの書換え、読出を行なう。ビット線周辺回路34は、グローバルビット線BL、Yデコーダ16、Yゲート18、センスアンプ24およびライトドライバ22を含む。電源瞬停検出高電圧放電回路、リセット要求回路図6は、電源瞬停検出高電圧放電回路およびリセット要求回路の構成を表わす図である。電源瞬停検出高電圧放電回路40は、チャージ回路83と、第1放電回路82と、第2放電回路84とを備える。チャージ回路83は、メモリゲート電圧Vmgが伝送される電圧制御線MMGのノードND1と接続される。チャージ回路83は、ノードND2と、ノードND1とノードND2との間に設けられた負荷として機能するNMOSトランジスタN3と、ノードND2とグランドとの間に設けられた容量素子CPとを備える。NMOSトランジスタN3は、ダイオード接続される。チャージ回路83は、R×Cの時定数で電荷を蓄積することができる。ここで、Cは容量素子CPの、RはNチャネルMOSトランジスタN3の負荷抵抗値である。容量素子CPによって蓄えられた電圧、つまりノードND2の電圧vmg_chargeは、第1放電回路82を活性化することによって放電することができる。NMOSトランジスタN3の抵抗は高いため、第1放電回路82による放電によってノードND1の電圧は低下しない。第1放電回路82は、ノードND2とグランドとの間に設けられるNMOSトランジスタN1を備える。NMOSトランジスタN1のゲートには、制御信号live_pulseが入力される。制御信号live_pulseがHレベルに活性化されたときに、NMOSトランジスタN1がオンとなる。これによって、ノードND2とグランドとが接続されて、ノードND2の電圧vmg_chargeは、放電される。第2放電回路84は、ノードND1とグランドとの間に設けられたNMOSトランジスタN2を備える。NMOSトランジスタN2のゲートは、ノードND2およびリセット要求回路41に接続される。NMOSトランジスタN2は、ノードND2の電圧vmg_chargeが閾値電圧TH1V程度を越えたときに、オンとなる。これによってノードND1とグランドとが接続され、ノードND1のメモリゲート電圧Vmgは、直接グランドへ放電される引き抜かれる。上述のトランジスタおよび容量素子の特性は、たとえば、容量素子CPのCを5μF程度、トランジスタN1のLを1μm、Wを10μ程度とし、トランジスタN2のLを1μm、Wを20μ程度とし、トランジスタN3のLを200μm、Wを1μ程度とする。ただし、Cは容量素子の容量、Lはトランジスタのゲート長、Wはトランジスタのゲート幅とする。制御論理部20に含まれるリセット要求回路41は、PMOSトランジスタP4とNMOSトランジスタN4で構成される前段のインバータIV1と、PMOSトランジスタP5とNMOSトランジスタN5で構成される後段のインバータIV2とを備える。インバータIV1の入力はノードND2と接続される。インバータIV2はマイクロコンピュータ51全体のリセットを要求する制御信号voltdownを出力する。インバータIV1およびインバータIV2の閾値電圧は、NMOSトランジスタN2の閾値電圧THと同じである。このような構成によって、リセット要求回路41は、ノードND2の電圧が閾値電圧THを越えたときに、制御信号voltdownをHレベルに活性化する。内部電源の瞬停がない場合の動作図7は、第1の実施形態での書込み時に内部電源の瞬停がない通常のタイミングチャートである。図7を参照して、書込みコマンドが入力されると、制御論理部20によって、クロックclkに同期して制御信号vmg_onがHレベルに活性化されて、内部電圧発生回路30によってメモリゲート電圧Vmgが昇圧される。これによって、電圧制御線MMG図示せずおよび選択されたメモリゲート線MGの電圧も増加する。メモリゲート電圧Vmgが増加すると、チャージ回路83の容量素子CPに電荷が蓄積されて、ノードND2の電圧vmg_chargeが、メモリゲート電圧Vmgが増加する速度よりも低速で増加する。一方、制御論理部20の放電制御部44は、制御信号vmg_onがHレベルに活性化されると、内部クロックclkを2分周した周期で制御信号live_pulseをHレベルにワンショットパルスで活性化する。制御信号live_pulseがHレベルとなると、第1放電回路82のNMOSトランジスタN1がオンとなって、ノードND2の電圧vmg_chargeを放電する。その後、制御信号live_pulseがLレベルに戻ると、第1放電回路82のNMOSトランジスタN1がオフとなってノードND2の電圧vmg_chargeが再び増加し、次に制御信号live_pulseがHとなったときに、増加したノードND2の電圧vmg_chargeが再び放電される。以上の動作を繰返し、書込みが終了すると、制御論理部20によって、クロックclkに同期して制御信号vmg_onがLレベルに非活性化されて、内部電圧発生回路30によってメモリゲート電圧Vmgが降圧される。これによって、電圧制御線MMGおよび選択されたメモリゲート線MGの電圧も減少する。メモリゲート電圧Vmgがグランドレベルに達すると、チャージ回路83の容量素子CPに電荷が蓄積されず、ノードND2の電圧vmg_chargeもグランドレベルに低下する。図7で示したように、内部の電源の瞬停が起きずに、第1放電回路82によって、チャージ回路83で充電された電圧が周期的にグランドレベルに放電される場合は、第2放電回路84は動作せず、メモリゲート電圧Vmgは、電圧制御線MMGを経由して選択されたメモリゲート線MGに印加されて正常な書き換えに利用される。内部の電源の瞬停がある場合の動作図8は、第1の実施形態での書込み中に内部の電源の瞬停が起こった場合のタイミングチャートである。内部の電源が瞬停した場合には、基準電圧VDD、クロックclk、制御信号vmg_on、メモリゲート電圧Vmg、電圧制御線MMG図示せずの電圧、選択されたメモリゲート線MGの電圧、制御信号voltdownは不定となる。クロックclkが不定となるため、制御信号live_pulseはワンショットパルスで定期的に活性化されない。そのため、ノードND2の電圧vmg_chargeは第1放電回路82によって放電されず、上昇を続ける。ノードND2の電圧vmg_chargeが閾値電圧THを越えたときには、第2放電回路84のNMOSトランジスタN2がオンとなって、メモリゲート電圧Vmgがグランドレベルまで放電される。これによって、電圧制御線MMGおよび選択されたメモリゲート線MGの電圧もグランドレベルまで減少する。また、ノードND2の電圧vmg_chargeが閾値電圧THを越えると、リセット要求回路41によって、制御信号voltdownがHレベルに活性化される。Hレベルの制御信号voltdownを受取ったシステムコントローラ71は、マイクロコンピュータ51の全体をリセットする。参考次に、電源瞬停検出高電圧放電回路40を有しない従来例の動作を説明する。図9は、従来での書込み時に、内部電源の瞬停がない通常のタイミングチャートである。内部の電源の瞬停がない場合は、制御信号vmg_onの活性化、不活性化によって、メモリゲート電圧Vmgが増加、減少するので、メモリゲート電圧Vmgが高電圧のまま維持されることはない。図10は、従来での書込み時に内部電源の瞬停が発生した場合のタイミングチャートである。内部の電源の瞬停が発生した場合は、基準電圧VDD、クロックclk、制御信号vmg_onが不定となる。その結果、メモリゲート電圧Vmgおよび選択されたメモリゲート線MGの電圧も不定となって、高電圧のまま維持される可能性がある。以上のように、本実施の形態によれば、第2放電回路84による放電は、実質的に、放電したいメモリゲート電圧Vmg自身によって行われるため、他の電源電圧が低下していても問題なくメモリゲート電圧Vmgを低下させることができる。その為、メモリセルに誤った書き換えがなされたり、長時間高電圧が印加されることに起因するトランジスタの信頼性への悪影響を防止できる。また、マイクロピュータ全体を制御しているシステムコントローラ71で検知できない不揮発性半導体メモリ55内部の電源瞬停であっても、システムコントローラにこの内部電源の瞬停を通知するので、システムコントローラ側でマイクロコンピュータ全体をリセットすることが可能となり、不揮発性半導体メモリ内部の電源の瞬停の影響がマイクロコンピュータ内の他の構成要素に悪影響を与えないようにすることができる。なお、本実施の形態では、制御論理部20が、内部クロックclkを2分周した周期で制御信号live_pulseをHレベルにワンショットパルスで活性化したが、これに限定するものではない。たとえば、制御信号live_pulseを生成する回路の電源と不揮発性半導体メモリ55内の電源との関係を考慮した上で、半導体装置全体を制御しているシステムコントローラ内のシーケンサからこのような周期的に活性化する制御信号live_pulseを受取ることとしてもよい。また、図6のように、チャージ回路83は、NMOSトランジスタN3を含むのではなく、図11に示すように、チャージ回路85は抵抗素子Rを含むものとしてもよい。[第2の実施形態]第1の実施形態では、制御信号live_pulseとして周期的なワンショショットパルスを使用していたが、第1放電回路82に与える制御信号live_pulseは、内部の電源の瞬停が起こらなければHレベルに活性化され、内部の電源の瞬停が起こったときにLレベルに非活性化されるような信号であれば、どのようなものでもよい。本実施の形態では、このようにレベルが変化する制御信号live_pulseの別の例を説明する。放電制御部図12は、第2の実施形態の放電制御部44の構成を表わす図である。図12に示すように、この放電制御部44は、複数のフリップフロップ61_1~61_Nと、複数のフリップフロップ61_1~61_Nの出力の論理積を出力する論理積回路62とを備える。フリップフロップ61_1~61_Nのうちの少なくとも1つフリップフロップを構成するMOSトランジスタのサイズゲート長およびゲート幅は、他のフリップフロップを構成するMOSトランジスタのサイズと異なるものとする。または、フリップフロップごとに異なるサイズのMOSトランジスタで構成されるものとしてもよい。図12の例では、複数のフリップフロップの電源が基準電圧VDDである。書換え前に、フリップフロップ61_1~61_Nの入力であるdatah信号とset信号を制御して、Hレベルを記憶、出力させることによって、制御信号live_pulseをHレベルにする。複数のフリップフロップ61_1~61_Nの出力がすべてHレベルの場合には、制御信号live_pulseはHレベルとなる。書換え終了後に、フリップフロップ61_1~61_Nの入力であるdatah信号とset信号を制御して、フリップフロップ61_1~61_NにLレベルを記憶、出力させることによって、制御信号live_pulseをLレベルにする。書き換え中に、内部の電源の瞬停が起こらない場合には、複数のフリップフロップ61_1~61_Nの出力はHレベルを維持するので、制御信号live_pulseはHレベルを維持する。制御信号live_pulseはHレベルの間は、ノードND2の電圧vmg_chargeは、グランドレベルを維持する。書き換え中に、内部電源の瞬停が起こった場合には、複数のフリップフロップ61_1~61_Nのサイズが統一されていないため、複数のフリップフロップ61_1~61_Nのうちの一部はHレベルを出力し、残りはLレベルを出力する。その結果、制御信号live_pulseはLレベルとなる。live_pulseはLレベルとなると、ノードND2の電圧が次第に増加する。ノードND2の電圧vmg_chargeが閾値電圧THを越えると、第1の実施形態と同様に、第2放電回路によって、ノードND1の高電圧であるメモリゲート電圧Vmgが直接放電される。動作図13は、第2の実施形態での書込み時に内部の電源の瞬停が発生した場合のタイミングチャートである。図13を参照して、書込みコマンドが入力されると、制御論理部20によって、クロックclkに同期して制御信号vmg_onがHレベルに活性化されて、内部電圧発生回路30によってメモリゲート電圧Vmgが増加する。これによって、選択されたメモリゲート線MGの電圧も増加する。一方、制御論理部20の放電制御部44は、クロックclkに同期してHレベルのlive_pulseを出力し、その後もHレベルを維持して出力し続ける。これによって、第1放電回路82のNMOSトランジスタN1がオンとなるので、チャージ回路83の容量素子CPに電荷が蓄積されず、ノードND2の電圧vmg_chargeは増加しない。内部電源が瞬停した場合には、基準電圧VDD、クロックclk、制御信号vmg_on、メモリゲート電圧Vmg、選択されたメモリゲート線MGの電圧、制御信号voltdownは不定となる。一方、制御論理部20の放電制御部44から出力される制御信号live_pulseは不定とはならず、Lレベルに変化する。これによって、第1放電回路82のNMOSトランジスタN1がオフとなるので、チャージ回路83の容量素子CPに電荷が蓄積され、ノードND2の電圧vmg_chargeは上昇し続ける。ノードND2の電圧vmg_chargeが閾値電圧THを越えたときには、第2放電回路84のNMOSトランジスタN2がオンとなって、メモリゲート電圧Vmgがグランドレベルまで放電される。これによって、選択されたメモリゲート線MGの電圧もグランドレベルまで減少する。また、ノードND2の電圧vmg_chargeが閾値電圧THを越えると、リセット要求回路41によって、制御信号voltdownがHレベルに活性化される。Hレベルの制御信号voltdownが入力されると、システムコントローラ71は、マイクロコンピュータ51の全体をリセットする。以上のように、本実施の形態によれば、第1の実施形態と同様に、第2放電回路による放電は、メモリゲート電圧Vmg自身によって行われるため、他の電源電圧が低下していても問題なくメモリゲート電圧Vmgを低下させることができる。また、本実施の形態によれば、第1の実施形態と同様に、システムコントローラで検知できない不揮発性半導体メモリ内部の電源の瞬停であっても、システムコントローラに不揮発性半導体メモリ内部の電源の瞬停を通知するので、システムコントローラ側でマイクロピュータ全体をリセットすることが可能となる。なお、放電制御回路の複数のフリップフロップのうちの一部には、後段にインバータを設けることとし、この一部のフリップフロップには、書換え前にdatah信号とset信号を制御してLレベルにセットし、残りのフリップルフロップは、書換え前にdatah信号とset信号を制御してHレベルにセットすることによって、内部電源の瞬停の検出精度をより高くすることができる。また、第1および第2の実施形態では、内部電源の瞬停によって、メモリゲート電圧Vmgを放電するものとしたが、これに限定するものではない。内部電圧発生回路30で生成されるその他の電圧であるビット線電圧Vbl、制御ゲート電圧Vcg、ソース線電圧Vslを放電することとしてもよい。さらに、第1および第2の実施の形態では、制御論理部20放電制御部44を含むの電源として、電源VCCを受け内部電圧発生回路30内で生成される基準電圧VDDを用いているがこれに限定するものではない。例えば、不揮発性半導体メモリ55が基準電圧VDD生成回路を持たず、マイクロコンピュータ51の外部から与えられる電源VCCを直接的に電源として用いるような構成の場合には、必然的に、制御論理部20放電制御部44を含むの電源としても電源VCCが用いられることになる。そして、そのような場合においても、制御論理部20がその電源であるVCCの異常検知し、制御信号によって電源瞬停検出高電圧放電回路40に伝え、放電動作を実施する。第2の実施形態では、複数のフリップフロップの電源が基準電圧VDDであるとして説明したが、VCCであってもよい、第1および第2の実施の形態では、この不揮発性半導体メモリ55の動作モードの実行に必要な内部動作制御を行なうシーケンスコントローラで構成されている制御論理部20が、不揮発性半導体メモリ55内部に配置されるものとして説明しているが、不揮発性半導体メモリコントローラ59内に配置される場合にも適用可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"