デルタ-シグマ変調器の選択係数を較正する回路であって、前記デルタ-シグマ変調器の複数の段のうちの1つに結合された較正ロジックモジュールであって、較正ロジックモジュールは、個々の段の発振周波数を測定し、該発振周波数を基準周波数と比較し、前記較正ロジックは、前記基準周波数と前記発振周波数が一致するように、前記個々の段に関連付けられた選択回路コンポーネントを調整する、較正ロジックモジュール、を有する回路。前記段のうちの1つは、RCに基づく積分器構成を有する、請求項1に記載の回路。前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、RC積のキャパシタ要素を調整する、請求項2に記載の回路。前記段のうちの1つは、デジタル-アナログコンバータDAC、容量性要素及び量子化器を有する、請求項1に記載の回路。前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記容量性要素に対して較正を実行する、請求項4に記載の回路。前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記量子化器に対して較正を実行する、請求項4に記載の回路。前記発振周波は、その段に結合された積分器の出力から生成される、請求項3に記載の回路。前記発振周波は、前記量子化器の出力から生成される、請求項4に記載の回路。前記較正ロジックモジュールは、前の較正結果に基づく前記容量性要素の初期値を用いて前記量子化器の閾を較正する、請求項6に記載の回路。前記較正ロジックモジュールは、前記量子化器の閾を固定したままに維持する間、前記容量性要素を較正する、請求項5に記載の回路。その段により及び該段に接続された他の段により生成されるオフセット電流を除去するオフセットキャンセル回路、を更に有する請求項4に記載の回路。デルタ-シグマ変調器の選択係数を較正する方法であって、個々の段の発振周波数及び基準周波数を受信するステップ、前記デルタ-シグマ変調器の複数の段を較正ロジックモジュールに結合するステップであって、前記較正ロジックモジュールは、前記個々の段の発振周波数を測定し、該発振周波数を前記基準周波数と比較し、前記較正ロジックは、前記基準周波数と前記発振周波数が一致するように、前記個々の段に関連付けられた選択回路コンポーネントを調整する、ステップ、を有する方法。前記段のうちの1つは、RCに基づく積分器構成を有する、請求項12に記載の方法。前記較正ロジックモジュールは、基準周波数とその段の発振周波数が一致するように、RC積のキャパシタ要素を調整する、請求項13に記載の方法。前記段のうちの1つは、デジタル-アナログコンバータDAC、容量性要素及び量子化器を有する、請求項12に記載の方法。前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記容量性要素に対して較正を実行する、請求項15に記載の方法。前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記量子化器に対して較正を実行する、請求項15に記載の方法。前記発振周波は、その段に結合された積分器の出力から生成される、請求項14に記載の方法。前記発振周波は、前記量子化器の出力から生成される、請求項15に記載の方法。前記較正ロジックモジュールは、前の較正結果に基づく前記容量性要素の初期値を用いて前記量子化器の閾を較正する、請求項17に記載の方法。前記較正ロジックモジュールは、前記量子化器の閾を固定したままに維持する間、前記容量性要素を較正する、請求項16に記載の方法。その段により及び該段に接続された他の段により生成されるオフセット電流を除去するオフセットキャンセル方法、を更に有する請求項15に記載の方法。本発明は、デルタ-シグマ変調器の係数を較正する回路及び方法を提供する。本発明の一態様によると、デルタ-シグマ変調器の選択係数を較正する回路が提供される。当該回路は、前記デルタ-シグマ変調器の複数の段のうちの1つに結合された較正ロジックモジュールであって、較正ロジックモジュールは、個々の段の発振周波数を測定し、該発振周波数を基準周波数と比較し、前記較正ロジックは、前記基準周波数と前記発振周波数が一致するように、前記個々の段に関連付けられた選択回路コンポーネントを調整する、較正ロジックモジュール、を有する。本発明の別の態様によると、デルタ-シグマ変調器の選択係数を較正する方法が提供される。当該方法は、個々の段の発振周波数及び基準周波数を受信するステップを有する。また、当該方法は、デルタ-シグマ変調器の複数の段を較正ロジックモジュールに結合するステップを有する。前記較正ロジックモジュールは、個々の段の発振周波数を測定し、該発振周波数を基準周波数と比較する。較正ロジックは、前記基準周波数と前記発振周波数が一致するように、個々の段に関連付けられた選択回路コンポーネントを調整する。本発明は、連続時間型デルタ-シグマコンバータ又は変調器において種々のループ係数を較正するための発振に基づく較正技術を含む。本発明は、デルターシグマ変調器内の種々の回路要素に関連する種々の係数値を較正することにより、デルターシグマ変調器の種々の段階を較正して、最適性能を達成する。図1は、本発明に従って用いられるデルターシグマ変調器2を示す概略図である。デルターシグマ変調器2は、3次の連続時間型デルタ-シグマ変換器である。デルターシグマ変調器2は、3つの段4、6、8を有する。これらの段4、6、8は、最適な変調器を作成するために一緒に動作する。第1の段4は、一端で変調器2の入力に接続され他端で演算増幅器OP1の入力に接続された抵抗器R1を有する。可変キャパシタ構造C1は、演算増幅器OP1の入力及び出力に接続される。デジタル-アナログコンバータDACDAC1の入力は、変調器2の出力outに接続され、DAC1の出力は、演算増幅器OP1の入力に接続される。変調器2の第2の段6は、抵抗器R2、演算増幅器OP2、可変キャパシタC2を有する。抵抗器R2は、演算増幅器OP1の出力と演算増幅器OP2の入力に接続される。可変キャパシタ構造C2は、演算増幅器OP2の入力及び出力に接続される。第3の段8は、デジタル-アナログコンバータDAC2、可変キャパシタC3、量子化器Q、相互コンダクタンス増幅器12を有する。DAC2は、相互コンダクタンス増幅器12の出力と変調器2の出力信号outに接続される。可変キャパシタ構造C3は、相互コンダクタンス増幅器12の出力に接続される。量子化器Qは、相互コンダクタンス増幅器12の出力に接続され、変調器2の出力信号outを供給する。また、相互コンダクタンス係数G3を有する相互コンダクタンス増幅器12の入力は、演算増幅器OP2の出力に接続される。相互コンダクタンス増幅器12の出力は、相互コンダクタンス増幅器10の入力に接続される。相互コンダクタンス増幅器10の出力は、演算増幅器OP2の入力に接続される。低域通過フィルタ構造LPFは、変調器2の入力と相互コンダクタンス増幅器12の入力に接続される。変調器2の最適性能のために、キャパシタC1、C2、C3は、それらそれぞれのR1、R2、1/G3との積が正確になるように調整される必要がある。量子化器Qの閾は、適度に正確である必要がある。共振器の一部であるG32/C2及びG3/C2により定められる係数は、適度に正確である必要がある。この共振器の役割は、変調器2の雑音特性を最適化するのを助けるために、雑音伝達関数にノッチを作ることである。図2は、本発明に従って用いられる較正技術を示す概略図である。回路16は、一端で演算増幅器22の入力に接続され他端で比較器20の出力に接続された抵抗器Rを示す。可変キャパシタCは、演算増幅器22の入力及び出力に接続される。比較器20は、演算増幅器22の出力に接続され、比較器20の出力は積分器の入力である。比較器20は、周波数foscを有する信号を出力として供給する。較正ロジック18は、周波数foscを有する比較器の出力信号、及び周波数fREFを有すると共に可変キャパシタ構造Cを較正する信号を入力として受信する。本例では、目標RC積は、積分器として構成される。比較器20は、出力Vyが閾電圧±VTHを横切るとき、積分器の入力の符号を反転させる。結果として生じる発振は、次式で与えられる周波数を有する。閾電圧VTHは、正確な基準電圧から得られ、発振器周波数foscは、正確な発振器から得られた基準周波数fREFと比較される。これらの条件を仮定すると、RC積は、所与の目標発振器周波数に対して正確に決定できる。完全な較正技術は、本願明細書に記載されるように、複数のステップで変調器2に適用される。弛張発振器に基づく技術は、図3に示すように、変調器の第1の段4に直ちに適応できる。抵抗器R1への入力を切り替える代わりに、DAC1内で電流源が用いられる。この電流源の値は、R1に一致する抵抗器から得られる。このステップ中、変調器2の他の段6、8は、測定への影響を回避するためにディスエーブルされる。較正ロジック32は、比較器30を用いて結果として生じる発振器周波数foscを測定し、基準周波数fREFと比較し、それらが一致するまでC1の値を調整する。第2の段6のような、第1の段4と同様の実装を有する他の段は、独立した較正ステップを必要としない。留意すべき点は、第2の段6が、第1の段4と同様の実装本例では、能動RC積分器を用いることである。C2とC1の間の一致が許容可能である限り、C1に対して決定された値は、C2に直接コピーできる。特に、第3の段8内の相互コンダクタンスに基づく積分器のような、寄生の影響を受けやすい設計で異なる実装が用いられる場合、C1の値は、余分な寄生キャパシタンスを説明するために、補正係数と共にコピーできる。第3の段8の較正は、異なる方法で行われ、変調器の量子化器Qを較正比較器として用いてる。第3の段8は寄生の影響をより多く受けるので、専用比較器の代わりに量子化器Qを用いることで出力の負荷を小さくし、面積も節約できる。しかしながら、量子化器Qの閾は、装置の整合特性に依存し、所望の精度に較正されなければならない。第3の段8の較正は、2つのステップ、つまり粗段階と精細段階で行われる。図4は、粗段階における第3の段8の較正を示す概略図である。この構成では、DAC2は出力信号foscを入力として受け、DAC2の出力は可変キャパシタ構造C3に接続される。量子化器Qは、DAC2の出力に接続され、信号foscを出力する。較正ロジック40は、信号fosc及び信号fREFを入力として受信する。粗段階中、量子化器Qの閾は、C3の値の初期の推測を用いて較正される。初期の推測は、追加の寄生キャパシタンスを説明する補正係数を用いて、C1の所定値から得られる。較正ロジック40は、第1の段4の場合と同様に動作する。図5は、精細段階における第3の段8の較正を示す概略図である。この構成では、DAC2は出力信号foscを入力として受け、DAC2の出力は可変キャパシタ構造C3に接続される。量子化器Qは、DAC2の出力に接続され、信号foscを出力する。較正ロジック42は、信号fosc及び信号fREFを入力として受信する。精細段階中、量子化器Qの閾値は固定され、C3は、較正ロジック40を用いて最終的な精度にトリミングされる。第3の段8の較正が完了すると、量子化器の閾の精度は、雑音伝達関数のノッチの位置の精度に直接マッピングされる。通常、大きなエラーが、このパラメータで耐えられる。図6は、発振ループ構造48を用いて本発明に従って用いられる較正ロジック42の実装を示す概略図である。分周モジュール50は、信号fCLKを入力として受信し、分周動作を実行する。分周モジュール50は、クロック信号fREFを出力として供給する。制御モジュール52は、信号fREFを入力として受信し、2つの出力信号reset及びlatchを供給する。カウンタ54は、出力信号reset及び信号foscを入力として受信する。弛張発振ループ48の周波数は、カウンタ54により基準期間1/fREFに渡り測定される。各基準期間の終わりに、カウンタ54の出力Cmは、比較器56を用いて所定の閾CntThと比較される。連続近似レジスタsuccessiveapproximationregister:SAR58は、これらの比較の結果Cmpを用いて、キャパシタ値又は量子化器の閾を制御するために用いられるOutAdjの最適値を決定する。CntThの値は、基準周波数に依存し、アナログ回路内の伝搬遅延を補償するための補正係数を含むべきである。例えば、変調器を異なる動作モードのために構成するために異なる係数値セットが望ましい場合、それは、異なるCntTh値セットを用いることにより達成できる。また、差し込み図60は、信号Cnt、Cmp及びCntThの間の関係を示す。較正精度に有意な影響を与え得る非理想的な効果は、オフセット電流の存在である。本発明では、これは、第3の段8に関して問題になり得る。G3及びDAC2で生じるオフセット電流は、積分器の出力における波形を非対称にし、信号foscを50デューティサイクルから外してしまう。この影響は、発振器周波数の誤差として量子され、次のように定められる。図7は、本発明に従って用いられるオフセットキャンセル回路70を示す概略図である。オフセットキャンセル回路70は、発振器信号foscを入力として受信する。FET74のゲートは、信号foscを入力として受信する。FET74のソースは電流源76に接続される。電流源76は、グランドに接続される。FET72のゲートは、信号foscを入力として受信する。FET72のドレインは電圧源VDDに接続される。FET72のソースはFET74のドレインに接続される。キャパシタ構造Cは、一端でFET74のドレインに接続され、他端でグランドに接続される。MOSFETM1のゲートはFET74のドレインに接続される。MOSFETM1のドレインは、電流IOFSPに接続される。スイッチcal_enは、MOSFETM1と電流IOFSPとの間に置かれる。MOSFETM1のソースは抵抗値Rを有する抵抗器要素80に接続される。また、抵抗器要素80は電流源71に接続される。電流源71は、グランドに接続される。MOSFETM2のドレインは、電流IOFSNに接続される。MOSFETM2のゲートは、電圧源VDD/2に接続される。第2のスイッチcal_enは、MOSFETM2と電流IOFSNとの間に置かれる。MOSFETM2のソースは抵抗値Rを有する抵抗器要素81に接続される。また、抵抗器Rは電流源71に接続される。図8は、デルターシグマ変調器の第3の段のオフセット電流を相殺するオフセットキャンセル回路86を示す概略図である。特に、図8は、電流IOFSP及びIOFSNを出力として供給するオフセットキャンセル回路86及び発振器周波数信号foscを用いることを示す。演算増幅器84は、非反転入力と反転入力で、電流IIOFSを有する信号を受信する。ここで、IOFSは、キャパシタ要素C3及びC3-からの電流に加え、第3の段8の相互コンダクタンスG3及びDAC2により生成されるオフセット電流と関連付けられる。比較器84は、信号foscをオフセットキャンセル回路86へ出力する。オフセットキャンセル回路86は、差電流IOFSP及びIOFSNを用い、較正測定結果におけるIOFSの影響を除去する。本発明は幾つかの好適な実施形態に関して示され説明されたが、これらの実施形態の形式及び詳細事項への種々の変更、省略、追加が本発明の精神及び範囲から逸脱することなく行われ得る。当業者は、本発明の教示を守りつつ、装置及び方法の多くの変更及び代替に直ちに気付くだろう。したがって、上述の開示は、添付の請求の範囲の境界によってのみ限定されると考えられるべきである。[関連出願の参照]本願は、米国仮特許出願番号61/428274、出願日2010年12月30日の優先権を主張する。該米国仮特許出願は参照されることによりその全体が本願明細書に組み込まれる。