"入力されるテストモード信号が活性化されたとき、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含むことを特徴とする半導体装置。前記プリデコード回路は、前記テストモード信号が不活性のとき、2つの入力信号に応じて4つのサブワード線をそれぞれ駆動するための4つのプリデコード信号のうちのいずれか一つを活性化することを特徴とする請求項1に記載の半導体装置。前記プリデコード回路は、前記2つの入力信号から生成された前記4つのプリデコード信号の元になる元信号のそれぞれと前記テストモード信号との論理和を求める論理和回路を含むことを特徴とする請求項2に記載の半導体装置。前記複数のサブワード線が形成されたメモリセルマットと、その両側に配置され一対のサブワードドライバとを有し、前記複数のサブワード線の各々は前記一対のサブワードドライバのいずれか一方に接続され、前記複数のプリデコード信号が前記一対のサブワードドライバに供給されることを特徴とする請求項1乃至3に記載の半導体装置。特許文献1に記載された技術は、メモリユニットから出力されるデータと外部から入力される参照データとを比較することによりメモリユニットの良否判定を行うものである。参照データは、外部から入力されるものであるため、メモリユニットにおけるワード線間の短絡の影響を受けない。それゆえ、この技術では、ワード線間の短絡の有無に関わらず、メモリユニット全体としての良否判定を行うことができる。しかしながら、特許文献1に記載された技術では、ワード線に短絡が生じている状況下において、それらのワード線に接続されているメモリセル個々の評価試験を行うことができないという問題点がある。例えば、短絡したワード線の電位が所定の電位にまで上昇しない場合、それらワード線に接続されているメモリセルは全て不良と判定される蓋然性が高く、個々のメモリセルの特性評価することはできない。本発明は、隣接する他のワード線と短絡したワード線に接続されているメモリセルについて個々の評価試験を行うことができる半導体装置を提供しようとするものである。本発明の一実施の形態に係る半導体装置は、入力されるテストモード信号が活性化されたとき、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含むことを特徴とする。本発明によれば、テストモード信号を用いて、一のメインワード線に繋がる複数のサブワード線を同時に駆動できるようにしたことで、隣接するワード線間に短絡があっても、ワード線の電位を所定の電位にまで上昇させることができ、それらワード線に接続されているメモリセルについて個々の評価試験を行うことが可能になる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示すブロック図である。図1の半導体装置は、DRAMDynamicRandomAccessMemoryであるが、本発明は、DRAMに限らず、一本のメインワード線に複数のサブワード線が繋がる階層構成を採用する他の半導体記憶装置StaticRandomAccessMemorySRAM、PhasechangeRandomAccessMemoryPRAM、フラッシュメモリ等にも適用可能である。図示の半導体装置10は、内部クロック発生回路101、コマンドデコーダ102、制御回路103、モードレジスタ104、ロウアドレスバッファリフレッシュカウンタ105、カラムアドレスバッファバーストカウンタ106、メモリセルアレイ107、ロウデコーダ108、カラムデコーダ109、センスアンプ110、データ制御回路111、ラッチ回路112、DLLDrayLockedLoop113、DQデータ信号入出力回路114を備えている。外部からクロック信号CK,/CK,CKE、アドレス信号Address及びコマンド信号/CS,/RAS,/CAS,/WEを与えることで、メモリセルアレイに含まれるメモリセルに対する情報の書き込み及び読み出しを行うことができる。これらの書き込み動作及び読み出し動作については、よく知られているので、その詳細な説明は省略する。本発明は、上記構成のうち、特にロウデコーダ108に関する。ロウデコーダ108は、図2に示すように、プリデコード回路201、アレイコントロール回路202及びサブワードドライバ回路203を含む。ただし、この構成は、説明の便宜を優先しており、実際の装置の構成とは異なるものである。例えば、プリデコード回路201は、ロウデコーダ108の外部前段にあってもよい。また、サブワードドライバ回路203は、通常、メモリセルアレイ107の中メモリセルマット間に設けられる。さらに、プリデコード回路201、アレイコントロール回路202及びサブワードドライバ回路203は、1対1対1に対応するものではなく、通常、一つのプリデコード回路201に対して複数のアレイコントロール回路202が設けられ、アレイコントロール回路202の各々に対して複数のサブワードドライバ回路203が設けられる。プリデコード回路201は、例えば、図3に示すように構成される。このプリコード回路201は、複数のインバータ回路と、AND回路及びNOR回路を含む。プリデコード回路201は、2ビットの入力Xアドレス信号RADT0,RADT1を受けて、4つのプリデコード信号RF0B0,RF0B1,RF0B2,RF0B3を出力する。これらの信号の電位は、内部電圧VPERIハイレベルと低電位側電源電圧VSSローレベルの間で遷移する。通常動作では、4つのプリデコード信号RF0B0,RF0B1,RF0B2,RF0B3のうち、2ビットの入力Xアドレス信号RADT0,RADT1によって指定される一つの信号が活性化されるハイレベルからローレベルへ遷移する。試験時には、テストモード信号T4SWLTが活性化されるローレベルからハイレベルへ遷移する。これを受けて、プリデコード回路201は、入力Xアドレス信号RADT0,RADT1に関係なく、4つのプリデコード信号RF0B0,RF0B1,RF0B2,RF0B3の全てを活性化する。なお、プリデコード回路201は、テストモード信号T4SWLTが非活性のときに、入力Xアドレス信号RADT0,RADT1に基づいて、4つのプリデコード信号RF0B0,RF0B1,RF0B2,RF0B3のうちの一つを活性化し、テストモード信号T4SWLTが活性化されたときに、入力Xアドレス信号RADT0,RADT1に無関係に、4つのプリデコード信号RF0B0,RF0B1,RF0B2,RF0B3の全てを活性化するものであれば、どのような構成であってもよい。例えば、入力Xアドレス信号RADT0,RADT1から生成される4つの信号プリデコード信号の元となる元信号のそれぞれと、テストモード信号T4SWLTとの論理和を求める論理回路を含む回路として構成可能である。アレイコントロール回路202は、例えば、図4に示すように構成される。即ち、アレイコントロール回路202は、一対のNOR回路、NAND回路、及び複数のインバータ回路及び電圧変換回路を構成する複数のP型MOSmetaloxidesemiconductorトランジスタ以下、PMOS及びN型MOSトランジスタ以下、NMOSを含む。このアレイコントロール回路202は、図3のプリデコード回路201からの4つのプリデコード信号RF0B0,RF0B1,RF0B2,RF0B3のうちの一つRF0B0に対応するものである。残りのプリデコード信号の各々に対応するアレイコントロール回路についても図4の構成と同様に構成される。アレイコントロール回路202には、プリデコード信号のほかに、制御回路103図2参照からのロウ系制御信号R1ACB,R2ACBと、ロウアドレスバッファリフレッシュカウンタ105からのマット選択信号MATSELBとが入力される。これらの信号もまた、内部電圧VPERIハイレベルと低電位側電源電圧VSSローレベルの間で遷移する。アレイコントロール回路202は、入力される全ての信号が活性化されるローレベルに遷移すると、サブワードドライバ駆動信号ARFXT0及びARFXB0を活性化する。サブワードドライバ駆動信号ARFXT0とARFXB0は、相補信号であり、活性化されるとサブワードドライバ駆動信号ARFXT0はハイレベルへ遷移し、サブワードドライバ駆動信号ARFXB0は、ローレベルへ遷移する。これらの信号は、昇圧電圧VPPハイレベルと低電位側電源電圧VSSローレベルの間で遷移する。なお、アレイコントロール回路202は、上記構成に限定されるものではなく、他の公知の構成を採用するものであってもよい。サブワードドライバ回路203は、例えば、図5に示すように構成される。このサブワードドライバ回路203は、一対のサブワードドライバ駆動信号ARFXT0及びARFXB0に対応するものであって、1個のPMOSと、高閾値VTを持つ一対のNMOSとを含む。なお、高閾値VTとは、半導体装置10に含まれる特性の異なるNMOSが有する閾値のうち高い方を意味する。サブワードドライバ回路203は、メインワード線とサブワード線との間に接続され、メインワード線が活性化された状態ARMWLBがローレベルに遷移した状態で、サブワードドライバ駆動信号ARFXT0及びARFXB0が活性化されると、サブワード線を活性化AASWL0がハイレベルに遷移する。メインワード線の電位ARMWLBは、昇圧電圧VPPハイレベルと低電位側電源電圧VSSローレベルの間で遷移し、サブワード線の電位AASWLは、昇圧電圧VPPハイレベルと低電位側内部電圧VKK<VSSローレベルの間で遷移する。なお、サブワードドライバ回路203は、上記構成に限定されるものではなく、他の公知の構成を採用するものであってもよい。図6に、メインワード線、サブワード線及びサブワードドライバ回路203との接続関係を示す。なお、図6では、活性化されたメインワード線及びサブワード線は実線で、非活性のメインワード線及びサブワード線は破線で示されている。図6では、2本のメインワード線ARMWLB0,ARMWLB1に、サブワードドライバ回路203を介して、それぞれ、4本のサブワード線AASWLT0,AASWLT1,AASWLT2及びAASWLT3、又はAASWLT4,AASWLT5,AASWLT6及びAASWLT7が接続されている。各サブワード線は、隣接する2つのメモリセルマット601で共用されている。各メモリマットに含まれるサブワード線の各々は、両隣に位置するサブワードドライバ回路203のいずれか一方に接続される。通常の動作では、図6に実線で示しているように、1本のサブワード線ここでは、AASWLT0が活性化される。このとき、活性化されるサブワード線の電位は、昇圧電圧VPPにならなければならない。ここで、活性化されたサブワード線AASWLT0が、隣接する非活性のサブワード線AASWLT1と短絡していると仮定する。この場合、非活性のサブワード線の電位は、負の電源電圧よりも低い内部負電圧VKKに維持されているため、サブワード線AASWLT0の電位は、昇圧電圧VPPに達しない。そこで、本実施の形態では、試験時に、1本のメインワード線に繋がる4本全てのサブワード線を同時に活性化することで上記問題を解決する。そのときの状態を図7に示す。次に、図8及び図9をも参照して、ロウデコータ108の動作について説明する。通常の動作では、図8に示すように、テストモード信号T4SWLTが非活性Lローレベルとされている。この条件下で、入力Xアドレス信号RADT0,RADT1の電位変化に応じて、プリデコード信号の一つここでは、RF0B0が活性化されるローレベルへ遷移する。他のプリデコード信号RF0B3:1は、ハイレベルを維持する。ロウ系制御信号R1ACB,R2ACB及びマット選択信号MATSELBが活性化された状態ローレベルで、プリデコード信号RF0B0が活性化されると、サブワードドライバ駆動信号ARFXT0及びARFXB0が活性化される。即ち、ARFXT0はハイレベルに、ARFXB0はローレベルに変化する。他のサブワードドライバ駆動信号ARFXT3:1及びARFXB3:1は非活性のままである。即ち、ARFXT3:1はローレベル、ARFXB3:1はハイレベルのままである。また、ロウ系制御信号R2ACBの活性化により、メインワード線が活性化される。この状態ARMWLB0がローレベルで、サブワードドライバ駆動信号ARFXT0及びARFXB0が活性化されると、対応するサブワード線AASWL0が活性化されるハイレベルに遷移。以上のように、通常動作では、1本のメインワード線に繋がる4本のサブワード線のうちの一本が活性化される。これに対して、試験時には、図9に示すように、テストモード信号T4SWLTは活性状態Hハイレベルに固定される。この条件下では、入力Xアドレス信号RADT0,RADT1の電位変化に関係なく、プリデコード信号RF0B3:0は全て活性化状態ハイレベルに固定される。ロウ系制御信号R1ACB,R2ACB及びマット選択信号MATSELBが活性化ローレベルされると、プリデコード信号RF0B3:0が活性状態に固定されているので、全てのサブワードドライバ駆動信号ARFXT3:0及びARFXB3:0が活性化される。また、ロウ系制御信号R2ACBの活性化により、メインワード線が活性化されるARMWLB0がローレベル。その結果、4本全てのサブワード線AASWL0,AASWL1,AASWL2,AASWL3が活性化されるハイレベルに遷移。以上のように、試験動作時には、1本のメインワード線に繋がる4本のサブワード線の全てが活性化される。その結果、隣接するサブワード線間に短絡が生じた場合であっても、それらのサブワード線の電位を昇圧電圧VPPにまで上昇させることができるので、それらのサブワード線に接続されているメモリセルの評価試験を行うことができる。また、メモリセルのセル容量Csが許容値以下の場合であっても、見かけのセル容量を4×Csとすることができる。このため、いずれの場合においても、サブワード線に接続されているメモリセルの評価試験を行うことができる。こうして、プロセスフィードバックに利用できる評価試験結果を得ることができる。以上、本発明について代表的な実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変形変更が可能である。"