"入力された信号を、第1の周期で、かつ、互いに異なった第1および第2のタイミングでデジタル信号に変換し、第1および第2のデジタル信号列を生成する第1および第2のADコンバータと、前記第2のタイミングの基準値からの誤差を補正する補正フィルタとを備えたインターリーブ型のAD変換回路であって、前記第1および第2のデジタル信号列を受け取り、同一のタイミングで、第1および第2の同位相化デジタル信号列として出力するFIFOをさらに備え、前記補正フィルタは、前記第1の周期を有する同相のクロック信号が供給されて動作する第1および第2の分解化補正フィルタを含み、前記第1の同位相化デジタル信号列と、前記第2の同位相化デジタル信号列が第1の分解化補正フィルタを通過した信号列とを加算した、第1の補正済みデジタル信号列を生成するとともに、前記第2の同位相化デジタル信号列が第2の分解化補正フィルタを通過した第2の補正済みデジタル信号列を生成するものであり、前記第1および第2の分解化補正フィルタは、それぞれが、前記クロック信号の1周期分だけ信号を遅延させる遅延素子を含むことを特徴とするAD変換回路。前記同相のクロック信号が供給されて動作する第1および第2の分解化デシメーションフィルタを含み、前記第1の補正済みデジタル信号列が第1の分解化デシメーションフィルタを通過したデジタル信号列と、前記第2の補正済みデジタル信号列が第2の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、前記第1および第2の分解化デシメーションフィルタが、それぞれ、前記クロック信号の1周期分だけ信号を遅延させる遅延素子を含むことを特徴とする請求項1記載のAD変換回路。前記第1および第2の分解化補正フィルタは、それぞれ、それぞれが前記遅延素子を複数含む固定係数のFIR型サブフィルタをNSUB個NSUB≧2備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする請求項1または2記載のAD変換回路。前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする請求項3記載のAD変換回路。前記第1および第2の分解化補正フィルタが備えるFIR型サブフィルタの固定係数を、前記誤差がNer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数NTのNer個のFIR型仮想フィルタのインパルス応答が、タップ数NTのNSUB個のFIR型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記NSUB個のFIR型仮想サブフィルタのそれぞれ係数を算出し、該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする請求項3または4記載のAD変換回路。第1の従来例の補正フィルタは、本来サンプルすべき値へ復元する機能を有し、例えば、本願の図8に示すように構成することが可能である。これはいわゆるFractionalDelayFilterと呼ばれる図1のインパルス応答を持つフィルタである。ただし、図1に示す特性は、フィルタタップ数乗算器の個数NT=7である場合である。この場合は、ADコンバータを2個とした場合、一方のADコンバータの出力を図1の特性の補正フィルタで処理し、他方のADコンバータの出力はタイミング調整のための遅延回路を通して、インターリーブする構成となる。補正フィルタのフィルタ特性は、2個のADコンバータのサンプリングにタイミング誤差Δtがない場合には、Δt=0の特性になる。誤差がある場合は、例えば、Δt=0.5Ts’の特性になる。Ts’は0.5Tsである。TsはそれぞれのADコンバータのサンプリング周期である。第1の従来例では、複数のADコンバータに順番に位相が異なるクロック信号を供給して、それぞれのADコンバータがアナログ信号をサンプリングするタイミングを制御する必要がある。そして、それぞれのADコンバータに対応する補正フィルタにも、順番に位相が異なるクロック信号を供給する必要がある。このように、ADコンバータと補正フィルタとの両方に、多相のクロック信号を供給する必要があるため、これらのブロックが搭載される半導体集積回路のタイミング設計が複雑となる。また、補正フィルタは、前記のように、予め対象とする誤差値に応じた係数を記憶部に格納し読み出す構成である。しかし、実際のAD変換回路においては、クロック供給経路を形成するバッファの遅延時間のばらつき等によって、個々の製品毎に誤差値が異なり、かつ、その誤差値は電源電圧や温度等によって変化する。従って、さまざまな誤差値に応じた係数を格納する必要があるため、記憶部の大規模化を招く。実際の誤差値を測定し、それに応じた係数を演算処理で生成することも考えられるが、その場合には、半導体集積回路内に複雑な演算回路を搭載することが必要になる。第2の従来例でも、同様に、補正フィルタに多相のクロック信号を供給する必要があり、タイミング設計が複雑になるという課題がある。また、さまざまな誤差値に応じた係数の格納もしくは演算回路の搭載が必要という課題がある。本発明は以上の点に鑑みてなされたもので、その第1の目的は、タイミング設計が容易なインターリーブ型AD変換回路を提供することである。本発明の第2の目的は、規模の大きな記憶部や複雑な演算回路の搭載を必要とすることなく、さまざまなサンプリングタイミング誤差値に応じた補正が可能な補正フィルタを搭載したインターリーブ型AD変換回路を提供することである。上記目的を達成するために、請求項1にかかる発明のAD変換回路は、入力された信号を、第1の周期で、かつ、互いに異なった第1および第2のタイミングでデジタル信号に変換し、第1および第2のデジタル信号列を生成する第1および第2のADコンバータと、前記第2のタイミングの基準値からの誤差を補正する補正フィルタとを備えたインターリーブ型のAD変換回路であって、前記第1および第2のデジタル信号列を受け取り、同一のタイミングで、第1および第2の同位相化デジタル信号列として出力するFIFOをさらに備え、前記補正フィルタは、前記第1の周期を有する同相のクロック信号が供給されて動作する第1および第2の分解化補正フィルタを含み、前記第1の同位相化デジタル信号列と、前記第2の同位相化デジタル信号列が第1の分解化補正フィルタを通過した信号列とを加算した、第1の補正済みデジタル信号列を生成するとともに、前記第2の同位相化デジタル信号列が第2の分解化補正フィルタを通過した第2の補正済みデジタル信号列を生成するものであり、前記第1および第2の分解化補正フィルタは、それぞれが、前記クロック信号の1周期分だけ信号を遅延させる遅延素子を含むことを特徴とする。請求項2にかかる発明は請求項1記載のAD変換回路において、前記同相のクロック信号が供給されて動作する第1および第2の分解化デシメーションフィルタを含み、前記第1の補正済みデジタル信号列が第1の分解化デシメーションフィルタを通過したデジタル信号列と、前記第2の補正済みデジタル信号列が第2の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、前記第1および第2の分解化デシメーションフィルタが、それぞれ、前記クロック信号の1周期分だけ信号を遅延させる遅延素子を含むことを特徴とする。請求項3にかかる発明は、請求項1または2記載のAD変換回路において、前記第1および第2の分解化補正フィルタは、それぞれ、それぞれが前記遅延素子を複数含む固定係数のFIR型サブフィルタをNSUB個NSUB≧2備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする。請求項4にかかる発明は、請求項3記載のAD変換回路において、前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする。請求項5にかかる発明は、請求項3または4記載のAD変換回路において、前記第1および第2の分解化補正フィルタが備えるFIR型サブフィルタの固定係数を、前記誤差がNer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数NTのNer個のFIR型仮想フィルタのインパルス応答が、タップ数NTのNSUB個のFIR型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記NSUB個のFIR型仮想サブフィルタのそれぞれ係数を算出し、該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする。本発明によれば、FIFOによる同位相化とポリフェーズ分解を利用する補正フィルタを使用することにより、補正フィルタを、ADコンバータのクロックと同じ周波数の同相のクロックで動作させることができ、タイミング設計が容易となる。また、補正フィルタに加えて、デシメーションフィルタを使用するときは、このデシメーションフィルタも補正フィルタと共通のクロックで動作させることができ、さらにタイミング設計が容易となる。また、補正フィルタをFarrow型フィルタとし、そのFarrow型フィルタを構成するサブフィルタの係数を固定係数とすることにより、係数記憶用メモリの容量を抑制し、かつ、複雑な係数生成用演算回路の搭載を不要としながら、タイミング誤差量に応じた補正を行うことができる。以下の実施例では、ADコンバータと補正フィルタの間にFIFOを挿入することで、ADコンバータと後段のデジタル部とのクロック乗り換えを可能にする。FIFOにより多相のデジタルデータのタイミングを一相にし、かつ、補正フィルタにポリフェーズ分解を施すことで、デジタル部でのタイミング設計を容易にする。また、補正フィルタで用いるインパルス応答を式1、図4の特性にすることで、最大でサンプリング周波数fsの帯域幅すなわち、2つのADコンバータをインターリーブ動作させることにより得られるサンプリング周期Ts/2の逆数である2fsの1/2の周波数までの帯域幅を持ったアナログ入力信号の補正処理を可能とする。Ts’はAD変換回路でのサンプリング周期各ADコンバータのサンプリング周期Tsの1/2倍、NTはフィルタタップ数、nはインパルスのインデックスである。<第1の実施例>図6に本発明の第1の実施例のAD変換回路を示す。11,12はADコンバータであり、周波数fs=100MHzのサンプリングクロックACLKによって、入力アナログ信号を第1および第2のデジタル信号に変換する。図6の回路例では、第1のADコンバータ11には、サンプリングクロックACLKが逆相で供給され、第2のADコンバータ12には、同一のサンプリングクロックACLKが正相で供給される。すなわち、第1のADコンバータ11はACLKの立ち下がりエッジのタイミングで、第2のADコンバータ12はACLKの立ち上がりエッジのタイミングで、入力アナログ信号をデジタル信号に変換する。従って、ADコンバータ12のサンプリングタイミングはADコンバータ11のサンプリングタイミングに対して、理想的にはサンプリング周期Tsの1/2だけずれている。しかしながら、現実には、1サンプリングクロックACLKのデューティ比を正確に50に保つことはできない、2サンプリングクロックACLKを第1のADコンバータ11に供給するクロック供給経路の遅延時間と、第2のADコンバータ12に供給するクロック供給経路の遅延時間とを、正確に同一にすることはできない、等の原因によって、この理想的なタイミングからの誤差が発生する。21、22はデュアルクロック同期型のFIFOであり、まず、ADコンバータ11,12から出力する第1および第2のデジタル信号を、それぞれのタイミングで取り込む。具体的には、FIFO21,22にも、取り込みタイミングの制御のためにADコンバータ11,12と同一のサンプリングクロックACLKが、逆相および正相で供給される。そして、第1のFIFO21は、ACLKの立ち下がりエッジのタイミングでサンプリングを行う第1のADコンバータ11が出力する第1のデジタル信号を、ACLKの立ち下がりエッジのタイミングで取り込む。第2のFIFO22は、ACLKの立ち上がりエッジのタイミングでサンプリングを行う第2のADコンバータ12が出力する第2のデジタル信号を、ACLKの立ち上がりエッジのタイミングで取り込む。FIFO21,22には、さらに、クロックACLKと同一周波数の別のクロックDCLKが供給されている。そして、ACLKによって制御されたタイミングで取り込んだ第1および第2のデジタル信号を、クロックDCLKによって制御される共通のタイミング例えば、クロックDCLKの立ち上がりエッジのタイミングで読み出し、第1および第2の同位相化デジタル信号列として出力する。なお、図6では細部の図示を省略するが、第2のFIFO22は、サンプリングクロックACLKの立ち上がりエッジのタイミングで第2のデジタル信号を取り込むとともに、取り込んだデジタル信号を、その内部で、ACLKの立ち下がりエッジのタイミングで保持してから、クロックDCLKによって制御される、第1のFIFO21からの読み出しと共通のタイミングで読み出して出力する構成を有している。これにより、サンプリングクロックACLKとクロックDCLKのタイミング関係のマージンが拡大し、タイミング設計を容易にすることができる。30はクロックDCLKで動作する補正フィルタであり、第1のADコンバータ11のサンプリングタイミングを基準とした、第2のADコンバータ12のサンプリングタイミング誤差ΔtADコンバータ12の動作タイミングの理想値であるTsの1/2からの誤差を補正する。すなわち、この誤差に起因する、FIFO22から出力する第2の同位相化デジタル信号の誤差を補正する。この補正フィルタ30は、遅延素子31、第1および第2の分解化補正フィルタSkewCallibrationFilter32,33、並びに加算器34からなる。補正フィルタ30には、FIFO21,22の読み出しタイミングを制御するクロックDCLKが共通に供給されて動作する。すなわち、補正フィルタ30を構成する、遅延素子31と、第1および第2の分解化補正フィルタ32,33には、ADコンバータ11,12に供給されるサンプリングクロックACLKと同一の周波数もしくは周期を有する同相のクロック信号DCLKが供給されて動作する。40はマルチプレクサであり、補正フィルタ30から出力する第1および第2の補正済み信号をクロックDCLKに同期した2倍の周波数2fsのクロックDDCLKよって交互に切り替えて出力する。第1および第2の従来例では、それぞれのADコンバータが出力するデジタル信号が、同位相化されることなく、対応する補正フィルタに供給されている。そして、このデジタル信号を処理するために、第1の従来例の図5や第2の従来例の図4に示されるように、それぞれの補正フィルタは、対応するADコンバータと同一のタイミングで動作している。このため、タイミング設計が困難である。これに対して、本発明の第1の実施例のAD変換回路では、FIFO21,22を利用して、第1および第2のADコンバータ11,12が出力した第1および第2のデジタル信号を、同位相化してから、補正フィルタ30に入力している。このため、補正フィルタ30に、同相のクロック信号を供給して動作させることができ、タイミング設計が容易である。特に、クロック信号の同一のエッジ例えば、立ち上がりエッジに同期して動作するように、遅延素子31と、第1および第2の分解化補正フィルタ32,33を設計することが可能である。本発明の実施例のAD変換回路では、また、FIFOを利用して、ADコンバータのサンプリングタイミングを制御するアナログ系のクロックACLKから、補正フィルタ30の動作のタイミングを制御するデジタル系のクロックDCLKへの乗り換えを行っている。これにより、デジタル回路が発生するノイズが、ADコンバータに供給するアナログ系のクロックACLKの特性に与える影響を低減できる。なお、第1および第2の従来例においても、FIFOを利用したクロックの乗り換えを行うことは可能かもしれない。しかし、前述のように対応するADコンバータと同一のタイミングで動作する補正フィルタ、もしくは、補正フィルタの出力が供給される後段の回路をそのまま利用するためには、ADコンバータによるサンプリング時のタイミングの差をそのまま保ったデジタル信号を、補正フィルタに供給する必要がある。従って、第1および第2の従来例でFIFOを利用したクロック乗り換えを行ったとしても、本発明の実施例のAD変換回路のように、同位相化したデジタル信号を補正フィルタに供給することにはならない。2個のADコンバータで用いるサンプリングクロックの周波数をfs=1/TSとすると、図1の特性をもつ2個の補正フィルタで補正可能な、ADコンバータに入力されるアナログ信号周波数帯域幅は、最高でもfs/2までとなる。ここで、図2に示すようなfs/2以上の帯域幅を持った信号を処理する際、2個のADコンバータによるサンプリングタイミングに誤差が発生しなければ、同図と同じスペクトルを持ったデジタル信号が出力される。しかしながら、タイミング誤差が発生すると、図3に斜線で示す周波数領域にエイリアシングが発生する。これを、図1の特性の補正フィルタで処理しても、図5の斜線のようなスペクトルが残留してしまう。また、現実にはADコンバータの前段でアナログローパスフィルタを用いて不要な帯域成分の除去を行うが、急峻な遮断特性の実現は難しい。このため、エイリアシング回避のために、入力するアナログ信号帯域幅をfs/2よりも狭帯域にすることが必要となる。ここで、本実施例においては、図4および式1に示す特性の補正フィルタを利用する。これによって、図2に示すfsの帯域幅を有するアナログ信号を、タイミング誤差を有するインターリーブ動作ADコンバータでサンプリングして得たデジタル信号列を処理した場合にも、エリアシング成分を除去することができる。このような特性のフィルタを利用した補正は、ShafiqMJamaletalIEEEJournalofSolidStateCircuitsVol37No122006非特許文献1に示されている。第1の分解化補正フィルタ32は、図4の偶数のインデックスの応答特性をもち、第2の分解化補正フィルタ33は図4の奇数のインデックスの応答特性をもつ。このように、フィルタの応答特性を2つに分解ポリフェーズ分解することにより、2つのADコンバータ11,12のクロックACLKと同一の周波数のクロックDCLKで、フィルタの遅延素子を構成するフリップフロップを動作させることができる。しかも、FIFO21、FIFO22で2つのADコンバータ11,12の出力デジタル信号列のタイミングを揃えているため、第1および第2の分解化補正フィルタ32,33を同一相のクロックDCLKで動作させることができ、タイミング設計が容易となる。第1、第2の分解化補正フィルタ32、33が図4の特性の場合は、タイミング誤差Δt=0のときは、実線のように、n=3においてのみ有限のゲインをもち、FIFO22の出力が分解化補正フィルタ33を通過することによって、n=3に応答する時間だけ遅延される。FIFO21の出力も遅延素子31で同じ時間だけ遅延される。ただし、図4に示す特性は、フィルタタップ数NT=7である場合の例である。フィルタタップ数が変化すれば、それに応じて有限のゲインを有するインデックスnが変化する。Δt≠0で、例えばΔt=0.5Ts’=0.25Tsのときは分解化補正フィルタ32,33は、図4の破線のように、n=3以外でも有限のゲインをもつ。このため、分解化補正フィルタ32の出力が発生し、遅延素子31を通過したFIFO21の出力と加算されて、第1の補正済み信号としてマルチプレクサ40に入力される。これとともに、FIFO22の出力が分解化補正フィルタ33を通過して第2の補正済み信号としてマルチプレクサ40に入力される。分解化補正フィルタ32,33は、図7に示した構成を持つFarrow型フィルタである。このFarrow型フィルタは、それぞれ固定係数器301の固定係数を使用する複数個図7では3個のサブフィルタFIRフィルタ302を並べ、前段までの出力305にタイミング誤差Δtを正規化した値を乗算して次段のサブフィルタ302の出力と加算することを複数段繰り返す構成を有する。これによって、各サブフィルタの係数を変更することなく、タイミング誤差Δtに応じたフィルタ特性の変更を可能にしたものである。303は乗算器,304は加算器である。このため、タイミング誤差Δtの多様化に伴う、フィルタの回路規模の増大を解消することができる。また、複雑な演算回路の搭載を必要とすることもない。図8にこのサブフィルタ302の構成を示す。3021は乗算器、3022は加算器、3023は遅延素子フリップフロップである。このサブフィルタ302は、遅延素子として、クロック信号の立ち上がりエッジに同期して動作するフリップフロップを備えている。第1および第2の分解化補正フィルタ32,33を構成するサブフィルタ、ならびに、遅延素子31を、クロック信号の同一のエッジに同期して動作するフリップフロップを利用して構成することにより、補正フィルタ30を、クロックDCLKの同一のエッジに同期して動作させることが可能である。なお、2個を越える個数4個、8個、のADコンバータの出力デジタル信号をインターリーブする場合でも、同様にFIFOでタイミングを揃え、補正フィルタをポリフェーズ分解することで、タイミング設計を容易にすることができる。図6に示されたように、同一チップにタイミング誤差測定回路60が集積されており、そこで得られたタイミング誤差Δtに応じて分解化補正フィルタ32,33の応答特性が変更される。最も単純には、標準の信号例えば、周波数と振幅が既知の正弦波をADコンバータ11,12に共通に入力させ、補正フィルタ30から出力する第1および第2の補正済み信号を期待値と比較することにより、タイミング誤差現在のフィルタ係数で補正できない残留誤差を測定することができる。また、第1および第2の補正済み信号を1つの信号として、周波数成分の解析を行うことによって、タイミング誤差を測定することも可能である。タイミング誤差測定回路60は、所定の単位時間で正規化したNer種のタイミング誤差Δt誤差パターンを出力する。このタイミング誤差Δtが、Farrow型フィルタの乗算器303の乗算係数として利用され、必要な補正を行う。これに対して、各サブフィルタ302図8の各タップの係数各乗算器3021のα0~α4等の増幅率は固定である。ただし、Farrow型フィルタの乗算器303の係数タイミング誤差Δtの変更のみによって、それぞれの誤差パターンに対応する応答特性が得られるように、各サブフィルタ302の各タップの固定係数が設定される。ここで、使用するFarrow型フィルタのサブフィルタ302の固定係数の算出法を説明する。図7のFarrow型フィルタのインパルス応答は、サブフィルタkの固定係数をαk、サブフィルタ総数をNSUBとすると、式2で与えられる。各タイミング誤差に対して理想的な補正フィルタのインパルス応答は式1で示すものであるので、式2の左辺を式1の右辺と置くと、式3のように、タイミング誤差e=Δtの行列と固定係数αの行列の乗算が理想インパルス応答hの行列となる方程式となる。この方程式の両辺の左からタイミング誤差eの行列の逆行列を乗算することで、固定係数αの行列が算出可能となる。タイミング誤差eの総数をNerとすると、インパルス応答hの行列はNer×NT行列、タイミング誤差eの行列はNer×NSUB行列、固定係数αの行列はNSUB×NT行列となり、それぞれの成分は式4,5,6に示す通りとなる。また、ハードウエア実装におけるタイミング誤差の乗算時の丸め込み誤差の影響をなくすために、前記したように正規化を施したタイミング誤差を用いる。すなわち、図7のFarrow型フィルタが備えるデジタル乗算器303の乗数の最小単位で正規化したタイミング誤差を用いる。式4、5、6の添え字の範囲は、i=1~Ner、j=1~NT、l=1~NSUBである。すなわち、Δtiはi番目の正規化誤差、hijはi番目の正規化誤差に対して理想的な補正フィルタのインパルス応答のインデックスj1の値、αjl1はl番目のサブフィルタ図7のサブフィルタSUBl1のj番目のタップの固定係数である。上記の式3は、図9に示すような行列式である。左辺は、i=1~Ner番目のタイミング誤差Δtのそれぞれの補正に適したタップ数NTのFIRフィルタのインパルス応答特性を表す。右辺は、タップ数NTのNSUB個のFIR型サブフィルタを備えたFarrow型フィルタの乗算器303に係数として供給されるタイミング誤差Δtと、それぞれのサブフィルタの固定係数とによって決定されるインパルス応答を表す。この式3の行列式の演算により、各タイミング誤差Δtのそれぞれの場合の補正に適するインパルス応答を図7のFarrow型フィルタで得るための、そのFarrow型フィルタを構成する各サブフィルタ302NT個の乗算器3021とNT1個の遅延時間Ts/2の遅延素子3023とからなる図8に示すようなFIR型サブフィルタのNT個の固定係数を算出することできる。実際の分解化補正フィルタ32,33のそれぞれを構成するサブフィルタ302の固定係数は、上記の演算で求めた固定係数αを偶数側と奇数側とに分解することによって決定する。係数を偶数側と奇数側とに分解し、サブフィルタ302を構成する遅延素子3023の遅延時間を2倍Tsにすることにより、周期Tsのクロック信号で動作させることが可能になる。なお、図6のAD変換回路は、ADコンバータ12の出力を、ADコンバータ11の動作タイミングを基準としたADコンバータ12の動作タイミングの誤差を補正するための補正フィルタ30に通す構成である。ADコンバータ11、12の動作タイミングではない、他の基準を定めて、ADコンバータ11,12のそれぞれの出力を、その基準からのタイミング誤差を補正する補正フィルタに通す構成も可能である。この場合、例えば、ADコンバータ12の動作タイミング誤差を補正するための補正フィルタを分解した分解化補正フィルタ32,33に加えて、ADコンバータ11の動作タイミング誤差を補正するための補正フィルタを分解した別の第1、第2の分解化補正フィルタを設ける。そして、分解化補正フィルタ32を通過したADコンバータ12の出力を別の第1の分解化補正フィルタを通過したADコンバータ11の出力と加算して第1の補正済み信号を生成し、分解化補正フィルタ33を通過したADコンバータ12の出力に別の第2の分解化補正フィルタを通過したADコンバータ11の出力を加算して第2の補正済み信号を生成することとなる。<第2の実施例>図10に本発明の第2の実施例のAD変換回路を示す。前述の第1の実施例では、第1および第2のADコンバータ11,12の動作タイミングの誤差に起因する誤差を、分解化補正フィルタ32,33で補正した後の第1及び第2の補正済みデジタル信号列を、マルチプレクサ40が、ADコンバータ11,12のクロックACLKの1/2周期図4の横軸の1目盛りに対応する時間だけずらして並び替えて、出力するものであった。これに対して、第2の実施例では、補正フィルタ30から出力する第1,第2の補正済み信号をデシメーションフィルタ部50に取り込んでいる。このデシメーションフィルタ部50は、式7および図11に示すインパルス応答を有するローパスフィルタである。デシメーションフィルタ部50は、補正フィルタ30と共通のクロックDCLKが供給されて動作する。このデシメーションフィルタ部50は、第1のデシメーションフィルタ51、第2のデシメーションフィルタ52および加算器53からなる。ここでは、第1および第2のデシメーションフィルタ51、52でもポリフェーズ分解を施す。このようにポリフェーズ分解した第1および第2のデシメーションフィルタ51、52が、分解化補正フィルタ32、33で補正した後のADコンバータ11,12の出力を処理する。具体的には、図11の偶数、奇数のインデックスの応答を有するタップ数7のダウンサンプリング12デシメーションフィルタを、図12に示すようにポリフェーズ分解している。501は乗算器、502は加算器、503は遅延素子フリップフロップである。ポリフェーズ分解したことにより、デシメーションフィルタ51,52も、2つのADコンバータ11,12のサンプリングクロックACLKと同一周波数のクロックDCLKで動作させることができる。さらに、FIFO21、22で2つのADコンバータ11,12の出力信号のタイミングを揃えているため、デシメーションフィルタ51,52を同相のクロックDCLKで動作させることができる。この結果、分解化補正フィルタ32,33およびデシメーションフィルタ51,52を、ADコンバータ11,12のサンプリングクロックACLKと同一周波数の同相のクロックDCLKで動作させることができ、タイミング設計を容易にすることができる。特に、図12に示す分解化デシメーションフィルタ51,52は、遅延素子として、クロック信号の立ち上がりエッジに同期して動作するフリップフロップを備えている。従って、デシメーションフィルタ部50も、補正フィルタ30と同様に、クロックDCLKの同一のエッジに同期して動作させることが可能である。なお、2個を越える個数4個、8個、のADコンバータの出力デジタル信号をインターリーブする場合でも、同様にFIFOでタイミングを揃え、補正フィルタに加えてデシメーションフィルタをポリフェーズ分解することで、タイミング設計を容易にすることができる。上記の第1および第2の実施例では、複数のADコンバータをインターリーブ動作させるAD変換回路で処理することが可能なアナログ信号の帯域幅を広げるため、非特許文献1で提案された補正を行った。しかし、例えば、必要とされる帯域幅が狭い場合等には、第1および第2の従来例と同様の補正を採用することも可能である。この場合にも、FIFOを利用して複数のADコンバータが出力するデジタル信号列を同位相化するとともに、補正フィルタ、もしくはさらに、デシメーションフィルタをポリフェーズ分解する構成とすることが好ましい。これによって、補正フィルタ、もしくはさらに、デシメーションフィルタを、それぞれのADコンバータのサンプリングクロックと同一の周波数を有する、同相のクロックで動作させることが可能になり、タイミング設計が容易となる。最後に、非特許文献1に式2として示された、次の式8と、本願の式1との対応について、説明する。まず、式8におけるTsは、本願におけるTs’に対応する。また、式8は、センタータップのインデックスを0とした式であるが、有限区間で制限したインパルス応答に非負整数インデックスを割り当てる場合には、下記の式9になる。逆に、本願の式1も非負整数インデックスを割り当てたものであり、式8のようにセンタータップのインデックスを0と置いた場合には、下記の式10になる。これを展開していくと、次のように、式8と同一になる。"