複数の第1貫通電極TSVを備える第1半導体チップと、複数の第2貫通電極TSVを備え、前記第1半導体チップよりも薄く、前記第1半導体チップの下にある少なくとも1つの第2半導体チップと、を含むことを特徴とする積層半導体装置。前記第1貫通電極は、それぞれの前記第1半導体チップの上部面から下部面まで形成されることを特徴とする請求項1に記載の積層半導体装置。前記第1貫通電極は、それぞれの前記第1半導体チップの下部面から前記第1半導体チップの内部まで形成されることを特徴とする請求項1に記載の積層半導体装置。前記積層半導体装置は、前記第2半導体チップの下にある主基板をさらに含み、前記第2半導体チップのうち最も下にある半導体チップは外部接続端子を介して前記主基板に電気的に接続されることを特徴とする請求項1に記載の積層半導体装置。前記外部接続端子のそれぞれは、導電性バンプまたはソルダボールからなることを特徴とする請求項4に記載の積層半導体装置。前記第2半導体チップのうち最も下にある半導体チップは、プロセッサチップに電気的に接続されることを特徴とする請求項1に記載の積層半導体装置。前記第1半導体チップ及び前記第2半導体チップは、同一種類の半導体チップであることを特徴とする請求項1に記載の積層半導体装置。前記第1半導体チップ及び前記第2半導体チップは、互いに異なる種類の半導体チップであることを特徴とする請求項1に記載の積層半導体装置。前記第1半導体チップと前記第2半導体チップのうちの前記第1半導体チップに隣接した半導体チップとの間の第1間隔は、前記第2半導体チップ間の第2間隔よりも大きいことを特徴とする請求項1に記載の積層半導体装置。前記第1間隔と前記第2間隔は、導電性バンプの大きさによって調節されることを特徴とする請求項9に記載の積層半導体装置。前記第1半導体チップの表面に、前記第1貫通電極に整列された内部接続端子をさらに含むことを特徴とする請求項1に記載の積層半導体装置。前記内部接続端子のそれぞれは、導電性バンプまたはソルダボールからなることを特徴とする請求項11に記載の積層半導体装置。前記第1半導体チップ及び前記少なくとも1つの第2半導体チップを覆う封止剤をさらに含むことを特徴とする請求項1に記載の積層半導体装置。前記封止剤は、第1半導体チップ及び前記少なくとも1つの第2半導体チップの側壁を覆い、前記第1半導体チップの一面は前記封止剤で覆われないことを特徴とする請求項13に記載の積層半導体装置。前記第1半導体の一面に配置された補助基板をさらに含むことを特徴とする請求項1に記載の積層半導体装置。前記積層半導体装置は、前記第1半導体チップの上にある補助基板と、前記第2半導体チップの下にある主基板と、を含むことを特徴とする請求項1に記載の積層半導体装置。前記第1半導体チップ及び前記第2半導体チップを覆う封止剤をさらに含むことを特徴とする請求項16に記載の積層半導体装置。前記封止剤は前記補助基板を覆うことを特徴とする請求項17に記載の積層半導体装置。複数の第1貫通電極TSVを備える第1半導体チップを準備する段階と、複数の第2貫通電極TSVを備え、前記第1半導体チップよりも薄い少なくとも1つの第2半導体チップを前記第1半導体チップの上部に積層する段階と、を含むことを特徴とする積層半導体装置の製造方法。封止剤を用いて前記第1半導体チップ及び前記第2半導体チップを覆う段階をさらに含むことを特徴とする請求項19に記載の積層半導体装置の製造方法。複数の第1貫通電極TSVを備える第1半導体チップと、複数の第2貫通電極TSVを備え、前記第1半導体チップよりも薄く、前記第1半導体チップの下にある少なくとも1つの第2半導体チップと、前記第1半導体チップと前記第2半導体チップとの間にあって、前記第1及び第2貫通電極を電気的に接続する複数の内部接続端子と、前記少なくとも1つの第2半導体チップの下にある主基板と、前記第2半導体チップと前記主基板との間にあって、前記第2半導体チップを前記主基板に電気的に接続する少なくとも1つの接続端子と、を含み、前記第1半導体チップの厚さは前記第2半導体チップの厚さよりも厚いことを特徴とする積層半導体装置。前記積層半導体装置は、前記第1半導体チップの上にある補助基板をさらに含むことを特徴とする請求項21に記載の積層半導体装置。前記第1半導体チップは、前記第2半導体チップよりも2倍以上厚いことを特徴とする請求項21に記載の積層半導体装置。本発明の目的は、優れた信頼性を有する積層半導体装置を提供することにある。本発明の他の目的は、優れた信頼性を有する積層半導体装置の製造方法を提供することにある。上記目的を達成するために、本発明の一実施形態による積層半導体装置は第1半導体チップ及び1つまたは複数の第2半導体チップを含む。第1半導体チップは複数の第1貫通電極TSVを備える。第2半導体チップのそれぞれは複数の第2貫通電極TSVを備え、前記第1半導体チップよりも薄く、前記第1半導体チップの下に積層される。本発明の一実施形態によれば、前記第1貫通電極のそれぞれは、前記第1半導体チップの上部面から下部面uppersurfaceandlowersurfaceまで形成される。本発明の一実施形態によれば、前記第1貫通電極のそれぞれは、前記第1半導体チップの下部面lowersurfaceから内部internalportionまで形成される。本発明の一実施形態によれば、前記積層半導体装置は、前記第2半導体チップの下にある主基板mainsubstrateをさらに含み、前記第2半導体チップのうち最も下にlowermostある半導体チップは外部接続端子を介して前記主基板に電気的に接続される。本発明の一実施形態によれば、前記外部接続端子のそれぞれは、導電性バンプまたはソルダボールsolderballで形成される。本発明の一実施形態によれば、前記第2半導体チップのうち最も下lowermostにある半導体チップはプロセッサチップに電気的に接続される。本発明の一実施形態によれば、前記第1半導体チップ及び前記第2半導体チップは同一種類の半導体チップとすることができる。本発明の一実施形態によれば、前記第1半導体チップ及び前記第2半導体チップは互いに異なる種類の半導体チップとすることができる。本発明の一実施形態によれば、前記第1半導体チップと前記第2半導体チップのうち前記第1半導体チップに隣接した半導体チップ間の第1間隔は、前記第2半導体チップ間の第2間隔よりも大きくてもよい。本発明の一実施形態によれば、前記第1間隔と前記第2間隔は導電性バンプの大きさによって調節することができる。本発明の一実施形態によれば、前記積層半導体装置は、前記第1半導体チップの表面に前記第1貫通電極に整列された内部接続端子をさらに含むことができる。本発明の一実施形態によれば、前記内部接続端子のそれぞれは導電性バンプまたはソルダボールで形成される。本発明の一実施形態によれば、前記第1半導体チップ及び前記少なくとも1つの第2半導体チップを覆う封止剤encapsulantをさらに含むことができる。本発明の一実施形態によれば、前記封止剤は第1半導体チップ及び前記少なくとも1つの第2半導体チップの側壁を覆い、前記第1半導体チップの一面は前記封止剤によって覆われないことがある。本発明の一実施形態によれば、前記積層半導体装置は前記第1半導体の一面に配置された補助基板をさらに含むことができる。本発明の他の一実施形態による積層半導体装置は、主基板、補助基板、第1半導体チップ及び1つまたは複数の第2半導体チップを含む。第1半導体チップは、前記主基板と前記補助基板との間に形成され、複数の第1貫通電極TSVを備える。第2半導体チップは前記第1半導体チップと前記主基板との間に形成され、複数の第2貫通電極TSVを備え、前記第1半導体チップよりも薄く、前記第1半導体チップの上部に積層された1つまたは複数の第2半導体チップを含む。本発明の一実施形態によれば、前記第1半導体チップ及び前記第2半導体チップを覆う封止剤encapsulantをさらに含むことができる。本発明の一実施形態によれば、前記封止剤は前記補助基板を覆うことができる。本発明の一実施形態によれば、前記積層半導体装置は前記第1半導体チップの上にある補助基板auxiliarysubstrate、及び前記第2半導体チップの下にある主基板mainsubstrateをさらに含むことができる。本発明の一実施形態による積層半導体装置の製造方法は、複数の第1貫通電極TSVを備える第1半導体チップを準備する段階と、複数の第2貫通電極TSVを備え、前記第1半導体チップより薄い少なくとも1つの第2半導体チップを前記第1半導体チップの上部に積層する段階と、を含む。本発明の一実施形態によれば、積層半導体装置の製造方法は、封止剤encapsulantを用いて前記第1半導体チップ及び前記第2半導体チップを覆う段階をさらに含むことができる。本発明の一実施形態による積層半導体装置は、第1半導体チップ、第2半導体チップ、複数の内部接続端子、主基板及び接続端子connectingterminalsを含む。第1半導体チップは複数の第1貫通電極TSVを備える。第2半導体チップは複数の第2貫通電極TSVを備え、前記第1半導体チップよりも薄く、前記第1半導体チップの下にある。内部接続端子は前記第1半導体チップと前記第2半導体チップとの間にあり、前記第1及び第2貫通電極を電気的に接続する。主基板は前記少なくとも1つの第2半導体チップの下にある。接続端子のそれぞれは前記第2半導体チップと前記主基板との間にあり、前記第2半導体チップを前記主基板に電気的に接続する。前記第1半導体チップの厚さは前記第2半導体チップの厚さよりも厚い場合もある。本発明の実施形態による積層半導体装置は、貫通電極を備えた厚い第1半導体チップと、貫通電極を備え、第1半導体チップよりも薄い第2半導体装置と、を含む。また、第1半導体チップと第2半導体チップのうち第1半導体チップに隣接した半導体チップとの間の第1間隔は、第2半導体チップ間の第2間隔よりも大きい。したがって、本発明の実施形態による積層半導体装置は、積層半導体装置の積層過程で発生する熱の放出が容易であり、厚い半導体チップは積層半導体装置の積層過程で支持台の役割をする。よって、本発明の実施形態による積層半導体装置は熱膨脹係数の不一致や熱履歴thermalbudgetに起因する信頼性不良を低減することができるため、製造歩留りが高い。本明細書に開示した本発明の実施例について、特定の構造的ないし機能的説明は、単に本発明の実施例を説明するための目的として例示されたものであって、本発明の実施形態は多様な形態で実施することができ、本明細書に説明されている実施形態に限定されるものとして解釈されてはいけない。本発明は多様な変更を加えることができるとともに、多様な形態を有することができ、特定実施形態を図面に例示して本明細書に詳細に説明される。しかしながら、これは、本発明を特定開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むものとして理解されなければならない。第1、第2などの用語は、多様な構成要素を説明するのに使用することができるが、上記構成要素はこの用語によって限定されない。上記用語は1つの構成要素を他の構成要素から区別する目的だけに用いられる。例えば、本発明の権利範囲から離脱せず、第1構成要素は第2構成要素に命名されることができ、同様に、第2構成要素も第1構成要素に命名されることができる。ある構成要素が他の構成要素に連結されてあるとか接続されてあるとした場合には、その他の構成要素に直接的に連結されているか、または接続されていることもできるが、その中間に他の構成要素も存在することができると理解すべきである。一方、ある構成要素が他の構成要素に直接連結されてあるとか直接接続されてあるとした場合には、その中間に他の構成要素が存在しないものとして理解すべきである。構成要素との関係を説明する他の表現、すなわち~間にとすぐ~間にまたは~に隣接すると~に直接隣接するなども同様に解釈しなければならない。本出願に使用する用語は、単に特定の実施例を説明するために用いられたものであって、本発明を限定しようとする意図ではない。単数表記は文脈上明白に違う意味を有しない限り、複数をも含むものである。本出願において、含むまたは有するなどの用語は、説示された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在していることを指定しようとするものであって、1つまたはその以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないものとして理解すべきである。他に定義しない限り、技術的や科学的な用語を含み、ここで用いるすべての用語は本発明が属する技術分野において通常知識を有する者にて一般的に理解していることと同一意味を有する。一般的に用いられ、事前に定義されている用語は関連技術の文脈上に有する意味と一致する意味を有するものと解釈されなければならなく、本出願にて明白に定義しない限り、理想的や過度に形式的な意味として解釈されない。一方、ある実施形態が他に実現することが可能である場合、特定ブロック内に銘記された機能や動作がフローチャートに銘記された手順と異なって行われる場合がある。例えば、連続する2つのブロックが実際に同時に行われることができ、関連する機能や動作によってはこれらのブロックが逆に行われることができる。以下、添付した図面を参照して本発明の好ましい実施形態を説明する。図1は、本発明の第1の実施形態による積層半導体装置を示す簡略化された断面図である。図1に示すように、積層半導体装置は、第1半導体チップ21及び1つまたは複数の第2半導体チップ23、25、27を含む。第1半導体チップ21は、第1貫通電極throughsiliconvia;TSV34を備える。第2半導体チップ23、25、27は、第2貫通電極33を備え、第1半導体チップ21よりも薄く、第1半導体チップ21の上部に積層される。図1に示す積層半導体装置において、第1貫通電極34は、第1半導体チップ21の両表面間に形成されることができる。第1半導体チップ21と第2半導体チップ23、25、27のうちの半導体チップ23との間及び第2半導体チップ23、25、27との間には後述のように接着膜11が介在されることができる。また、第1半導体チップ21と第2半導体チップ23、25、27のうちの半導体チップ23との間及び第2半導体チップ23、25、27との間には、第1半導体チップ21と第2半導体チップ23、25、27とを互いに電気的に接続するための内部接続端子35が含まれる。内部接続端子35は貫通電極33、34と整列alignされ、導電性バンプconductivebump、ソルダボールsolderballまたは導電性スペーサconductivespacerを含むことができる。後述のように、第1半導体チップ21の下部面は、補助基板dummysubstrateに結合されることができ、第2半導体チップ23、25、27のうち一番上に位置する半導体チップ27の上部面は外部接続端子を介して主基板mainsubstrateに電気的に接続されることができる。第1半導体チップ21は積層半導体装置の製造工程の間に支持台として機能することができる。また、第2半導体チップ23、25、27のうち一番上に位置する半導体チップ27の上部面は外部接続端子を介してプロセッサチップに電気的に接続されることができる。第1半導体チップ及び前記第2半導体チップのそれぞれは、同一種類の半導体チップであってもよく、互いに異なる種類の半導体チップとすることができる。図2は、本発明の第2の実施形態による積層半導体装置を示す簡略化された断面図である。図2の第1半導体チップ21a内に形成された第1貫通電極34aは第1半導体チップ21aを貫通せず、第1半導体チップ21aの上部面と内部internalportionとの間に形成される。図1及び図2に示す第1半導体チップ21、21aに含まれる第1貫通電極34、34aは信号の伝送だけでなく、積層半導体装置の入出力ラインのインピーダンスを調節することができる。図3は、図1の積層半導体装置をパッケージングした状態の半導体装置の一例を示す断面図であり、図4は、図3のK部分を詳細に示す拡大図である。図3及び図4に示すように、本発明の実施形態による半導体装置は、第1半導体チップ21及び第1半導体チップ21上に積層された第2ないし第4半導体チップ23、25、27を備えることができる。前記第1ないし第4半導体チップ21、23、25、27は封止剤encapsulant45で覆うことができる。前記第1半導体チップ21は補助基板12上に配置することができる。また、第4半導体チップ27と隣接する主基板mainsubstrate13が提供されることができる。前記主基板13と前記封止剤45との間にアンダーフィルunderfill47が介在されることができる。前記第1ないし第4半導体チップ21、23、25、27は、接続端子35、49及び貫通電極TSV33、34を経由して前記主基板13に電気的に接続されることができる。前記第1ないし第4半導体チップ21、23、25、27との間に接着膜11が介在されることができ、前記第1半導体チップ21と前記補助基板12との間にも接着膜11が介在されることができる。前記第2ないし第4半導体チップ23、25、27は前記第1半導体チップ21上に順に積層されることができる。前記第1半導体チップ21は第1厚さT1を備えることができる。前記第2ないし第4半導体チップ23、25、27は第2厚さT2を備えることができる。前記第2厚さT2は前記第1厚さT1に比べて薄くすることができる。例えば、前記第1厚さT1は、前記第2厚さT2よりも2倍ないし300倍の厚さとすることができる。いくつかの実施形態において、前記第1厚さT1は前記貫通電極TSV33の長さよりも厚くすることができる。例えば、前記第1厚さT1は前記貫通電極TSV33のそれぞれの最大長さよりも2倍ないし300倍に厚くすることができる。図4に示すように、前記第4半導体チップ27は、再配線層Re-DistributionLayer;RDL133及び前記貫通電極TSV33を備えることができる。前記第4半導体チップ27の前面frontsideにチップパッド131が配置されることができる。前記第4半導体チップ27の前面は第1絶縁膜141で覆われることができ、前記第4半導体チップ27の後面backsideは第2絶縁膜145で覆われることができる。前記再配線層RDL133は前記第1絶縁膜141上に形成することができる。前記再配線層RDL133は前記チップパッド131を経由して前記第4半導体チップ27内の活性素子図示せずに電気的に接続されることができる。前記再配線層RDL133と前記第1絶縁膜141との間に障壁金属膜barriermetallayer135が介在されることができる。前記障壁金属膜135は前記再配線層RDL133及び前記チップパッド131に接触することができる。前記貫通電極TSV33は、前記第4半導体チップ27を貫通して前記前面及び前記後面に露出されることができる。前記貫通電極TSV33と前記第4半導体チップ27との間に第3絶縁膜143が介在されることができる。前記貫通電極TSV33は前記第4半導体チップ27と絶縁された構成とすることができる。前記貫通電極TSV33と前記第3絶縁膜143との間に障壁金属膜135が介在されることができる。前記障壁金属膜135は前記貫通電極TSV33に接触することができる。前記貫通電極TSV33は、前記第4半導体チップ27の前記前面に突出されることができる。前記貫通電極TSV33は前記第4半導体チップ27の前記後面と実質的に同一平面を構成することができる。前記チップパッド131は、アルミニウムAl、銅Cu、タングステンW、窒化タングステンWN、チタンTi、窒化チタンTiN、タンタリウムTa、窒化タンタリウムTaN、及びこれらの組み合わせからなる一群から選択された少なくとも一つを備えることができる。前記障壁金属膜135は、チタンTi、窒化チタンTiN、及びこれらの組み合わせからなる一群から選択された少なくとも一つとすることができる。前記貫通電極TSV33及び前記再配線層RDL133は、タングステンW、窒化タングステンWN、チタンTi、窒化チタンTiN、タンタリウムTa、窒化タンタリウムTaN、アルミニウムAl、銅Cu、及びこれらの組み合わせからなる一群から選択された少なくとも一つを備えることができる。前記第1ないし第3絶縁膜141、143、145は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、低誘電膜low-Kdielectriclayer、及びこれらの組み合わせ膜からなる一群から選択された少なくとも一つを備えることができる。いくつかの実施形態において、前記貫通電極TSV33は、前記前面と実質的に同一平面上に露出されるか、または前記前面より陥没した構成とすることができる。また、前記貫通電極TSV33は、前記後面に突出されるか、または前記後面よりも陥没した構成とすることができる。他の実施形態において、前記貫通電極TSV33は前記再配線層RDL133に接続されることができる。この場合、前記貫通電極TSV33は、前記再配線層RDL133及び前記チップパッド131を経由して前記第4半導体チップ27内の活性素子図示せずに電気的に接続されることができる。図3に示すように、貫通電極TSV33、34は、前記第1ないし第4半導体チップ21、23、25、27に対して、所定間隔に複数個を配置することができる。前記第1半導体チップ21上に内部接続端子35が提供されることができる。前記内部接続端子35は前記第1半導体チップ21内の活性素子図示せずに電気的に接続されることができる。前記内部接続端子35は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つとすることができる。前記第2半導体チップ23は、複数の前記貫通電極TSV33を備えることができる。前記貫通電極TSV33の一端は前記内部接続端子35に接触することができる。前記第1半導体チップ21と前記第2半導体チップ23との間に前記接着膜11が介在されることができる。前記貫通電極TSV33の他端に内部接続端子35が付着されることができる。前記内部接続端子35は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つとすることができる。前記第3半導体チップ25も複数の前記貫通電極TSV33を備えることができる。前記貫通電極TSV33の一端は前記内部接続端子35に接触することができる。前記第2半導体チップ23と前記第3半導体チップ25との間に前記接着膜11が介在されることができる。前記貫通電極TSV33の他端に内部接続端子35が付着されることができる。前記第4半導体チップ27も複数の前記貫通電極TSV33を備えることができる。前記貫通電極TSV33の一端は前記内部接続端子35に接触することができる。前記第3半導体チップ25と前記第4半導体チップ27との間に前記接着膜11が介在されることができる。前記貫通電極TSV33の他端は外部接続端子49に接触することができる。前記外部接続端子49は、導電性バンプ、ソルダボール、導電性スペーサ、ピングリッドアレイpingridarray;PGA、リードグリッドアレイleadgridarray;LGA、及びこれらの組み合わせからなる一群から選択された一つとすることができる。前記第1半導体チップ21は、前記補助基板12上に前記接着膜11を用いて付着することができる。前記封止剤45は前記補助基板12を覆うように形成され、前記第1ないし第4半導体チップ21、23、25、27を取り囲むことができる。この場合、前記外部接続端子49は前記封止剤45を貫通して外部に露出することができる。前記封止剤45はエポキシモールディングコンパウンドepoxymoldingcompound;EMCとすることができる。前記補助基板12と対向する前記主基板13が提供されることができる。前記主基板13は基板パッド15を備えることができる。前記主基板13と前記封止剤45との間に前記アンダーフィル47が形成されることができる。前記外部接続端子49は前記封止剤45及び前記アンダーフィル47を貫通して前記基板パッド15に接触することができる。結果的に、前記第1ないし第4半導体チップ21、23、25、27は、前記内部接続端子35、前記貫通電極TSV33及び前記外部接続端子49を経由して前記主基板13に電気的に接続されることができる。前記補助基板12はダミー基板dummysubstrateとすることができる。この場合、前記補助基板12は前記第1ないし第4半導体チップ21、23、25、27と絶縁されることができる。前記主基板13は前記外部接続端子49に隣接した第1表面及び前記第1表面に対向する第2表面を備えることができる。前記主基板13は電子システムのマザーボードmotherboardに該当することができる。図5は、図1の積層半導体装置をパッケージングした状態の半導体装置の他の一例を示す断面図である。図5に示すように、本発明の実施形態による半導体装置は、第1ないし第4半導体チップ21、23、25、27、封止剤45、主基板13、基板パッド15、アンダーフィル47、接続端子35、49、貫通電極TSV33、及び接着膜11を備えることができる。以下においては、差異点だけを簡略に説明する。前記第1半導体チップ21は第3厚さT3を備えることができる。前記第3厚さT3は前記第2厚さT2より厚く、前記第1厚さT1より薄くすることができる。詳細に、図1のような実施形態による半導体装置を加工して前記補助基板12及び前記接着膜11を除去することができる。続いて、前記第1半導体チップ21の一面を部分的に除去して厚さを減少させることができる。この場合、前記封止剤45も部分的に除去することができる。前記第1半導体チップ21及び前記封止剤45は同一平面上に露出することができる。図6は、図1の積層半導体装置をパッケージングした状態の半導体装置のさらに他の一例を示す断面図である。図6に示すように、本発明の実施形態による半導体装置は、第1ないし第4半導体チップ21、23、25、27、封止剤45、補助基板12、主基板13、基板パッド15、接続端子35、49、貫通電極TSV33、及び接着膜11を備えることができる。以下においては、その差異点だけを簡略に説明する。前記封止剤45は、前記主基板13を覆い、前記補助基板12及び前記第1ないし第4半導体チップ21、23、25、27を覆うことができる。前記第4半導体チップ27と前記主基板13との間に前記接着膜41が介在されることができる。すなわち、前記接着膜11は前記主基板13及び前記第4半導体チップ27に接触することができる。この場合、外部接続端子49は前記接着膜41を貫通して前記基板パッド15に接触することができる。図7は、図1の積層半導体装置をパッケージングした状態の半導体装置のさらに他の一例を示す断面図である。図7に示すように、本発明の実施形態による半導体装置は、第1ないし第4半導体チップ21、23、25、27、封止剤45、補助基板12、主基板13、基板パッド15、接続端子35、49、貫通電極TSV33、及び接着膜11を備えることができる。以下においては、その差異点だけを簡略に説明する。前記封止剤45は、前記主基板13を覆い、前記補助基板12及び前記第1ないし第4半導体チップ21、23、25、27を覆うことができる。前記第4半導体チップ27と前記主基板13との間に前記封止剤45が介在されることができる。すなわち、前記封止剤45は前記主基板13及び前記第4半導体チップ27に接触することができる。この場合、外部接続端子49は前記封止剤45を貫通して前記基板パッド15に接触することができる。実施形態において、第2ないし第4半導体チップ23、25、27は薄い半導体チップと称されることができる。さらに、前記薄い半導体チップは前記第1半導体チップ21上に1つまたは複数個が順に積層される。上記のように、本発明の実施形態によれば、前記第1ないし第4半導体チップ21、23、25、27、前記内部接続端子35、前記貫通電極TSV33及び前記外部接続端子49の構成により、熱膨脹係数coefficientofthermalexpansion;CTEの不一致に起因する信頼性不良を根源的に改善することができる。また、前記補助基板12、前記第1ないし第4半導体チップ21、23、25、27、前記内部接続端子35、前記貫通電極TSV33、前記外部接続端子49、及び前記主基板13を備える半導体装置の構成により熱膨脹係数CTEの不一致及び熱履歴thermalbudgetに起因する信頼性不良を著しく減少させることができる。図8ないし図11は、図3に示すパッケージングした半導体装置の製造方法の一例を説明するための断面図である。図8に示すように、補助基板12上に接着膜11を用いて第1半導体チップ21を所定間隔に付着することができる。前記第1半導体チップ21の表面に内部接続端子35を形成することができる。前記内部接続端子35を形成することは、前記第1半導体チップ21を前記補助基板12に付着する前に行うことができ、あるいは前記第1半導体チップ21を前記補助基板12に付着した後に行うことができる。前記補助基板12は、軟性印刷回路基板flexibleprintedcircuitboard、硬性印刷回路基板rigidprintedcircuitboard、またはこれらの組み合わせから形成することができる。前記第1半導体チップ21は、シリコンウエハまたはSOIsilicononinsulatorウエハを用いて形成することができる。前記第1半導体チップ21は、DRAMdynamicrandomaccessmemory、及びSRAMstaticrandomaccessmemoryのような揮発性メモリチップ、フラッシュメモリflashmemory、相変化メモリphasechangememory、MRAMmagneticrandomaccessmemory、及びRRAMresistiverandomaccessmemoryのような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。いくつかの実施形態において、前記第1半導体チップ21は、ロジッグ素子logicdevice、及び/またはマイクロプロセッサmicroprocessorのような非メモリ素子を備えることができる。前記第1半導体チップ21は、前記再配線層RDL:図4の133及び前記チップパッド図4の131と類似の構成要素を備えることができる。この場合、前記内部接続端子35は前記再配線層RDL:図4の133上に形成することができる。前記内部接続端子35は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つで形成することができる。例えば、前記内部接続端子35は、相対的に小さい大きさを有するマイクロバンプmicrobumpを用いて形成することができる。実施形態では、前記補助基板12及び前記接着膜11を省略することができる。図9に示すように、前記第1半導体チップ21上に接着膜11を用いて第2ないし第4半導体チップ23、25、27を順に付着することができる。前記第2ないし第4半導体チップ23、25、27は複数の貫通電極throughsiliconvia;TSV33を備えることができる。前記貫通電極TSV33は前記内部接続端子35に整列されることができる。前記第2ないし第4半導体チップ23、25、27との間に内部接続端子35を形成することができる。内部接続端子35は前記貫通電極TSV33に接触することができる。前記層間接続端子35は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つで形成することができる。前記第2ないし第4半導体チップ23、25、27は、同一種類のチップや互いに異なる種類のチップとすることができる。また、前記第2ないし第4半導体チップ23、25、27は前記第1半導体チップ21と同一種類のチップや異なる種類のチップとすることができる。前記第2ないし第4半導体チップ23、25、27は、DRAMdynamicrandomaccessmemory、及びSRAMstaticrandomaccessmemoryのような揮発性メモリチップ、フラッシュメモリflashmemory、相変化メモリphasechangememory、MRAMmagneticrandomaccessmemory、及びRRAMresistiverandomaccessmemoryのような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。前記第2ないし第4半導体チップ23、25、27は、ロジック素子logicdevice、及び/またはマイクロプロセッサmicroprocessorのような非メモリ素子を備えることができる。図10に示すように、前記補助基板12上に前記第1ないし第4半導体チップ21、23、25、27を覆う封止剤45を形成することができる。前記封止剤45は樹脂及びフィラーfillerを含むエポキシモールディングコンパウンドepoxymoldingcompound;EMCで形成することができる。前記封止剤45は前記第1ないし第4半導体チップ21、23、25、27の側壁及び上部表面を覆うことができる。前記封止剤45を貫通して前記貫通電極TSV33を露出する開口部45Hを形成することができる。前記開口部45Hはレーザドリリングlaserdrilling技術を用いて形成することができる。図11に示すように、前記開口部45Hに露出した前記貫通電極TSV33上に外部接続端子49を付着することができる。また、シンギュレーションsingulation工程を用いて前記封止剤45及び前記補助基板12を適当な大きさに分離することができる。前記外部接続端子49は、導電性バンプ、ソルダボール、導電性スペーサ、ピングリッドアレイpingridarray;PGA、リードグリッドアレイleadgridarray;LGA、及びこれらの組み合わせからなる一群から選択された一つで形成することができる。前記外部接続端子49は内部接続端子35よりも相対的に大きくすることができる。例えば、前記外部接続端子49は前記内部接続端子35よりも2倍ないし10倍の大きさを有することができる。実施形態において、図5のように、前記補助基板12及び前記接着膜11を除去する工程をさらに追加することができる。前記補助基板12及び前記接着膜11を除去する工程は、前記封止剤45を形成した後に行うことができる。例えば、前記補助基板12及び前記接着膜11を除去する工程は、前記開口部45Hを形成する前に行うことができる。さらに、前記補助基板12及び前記接着膜11を除去する工程は、前記シンギュレーション工程の実行前または後に行うことができる。続いて、前記第1半導体チップ21の一面を部分的に除去して厚さを減少させることができる。この場合、前記封止剤45を部分的に除去することができる。前記第1半導体チップ21及び前記封止剤45は同一平面上に露出させることができる。ここで、前記第1半導体チップ21の一面を部分的に除去して厚さを減少させることは、化学機械的研磨chemicalmechanicalpolishing;CMP工程及び/またはエッチバックetch-back工程を用いて行うことができる。さらに、他の実施形態において、図5の実施形態と同様に前記主基板13に付着させる応用も可能で、図7の実施例のように多様に活用することができる。図12ないし図14は、本発明の実施形態によるパッケージングされた半導体装置の製造方法の他の例を説明するための断面図である。図12に示すように、補助基板12上に接着膜11を用いて第1半導体チップ21を所定の間隔に付着することができる。前記第1半導体チップ21の表面に内部接続端子35を形成することができる。前記第1半導体チップ21上に接着膜11を用いて第2ないし第4半導体チップ23、25、27を順に付着することができる。前記第2ないし第4半導体チップ23、25、27は複数の貫通電極TSV33を備えることができる。前記貫通電極TSV33は前記内部接続端子35に整列されることができる。前記第2ないし第4半導体チップ23、25、27との間に内部接続端子35を形成することができる。前記第4半導体チップ27上に外部接続端子49を形成することができる。前記外部接続端子49は前記貫通電極TSV33に付着することができる。また、シンギュレーション工程を用いて前記補助基板12を適当な大きさに分離することができる。図13に示すように、前記第4半導体チップ27上に接着膜11を用いて主基板13を付着することができる。前記外部接続端子49は前記主基板13に電気的に接続することができる。前記主基板13は、軟性印刷回路基板、硬性印刷回路基板、またはこれらの組み合わせで形成することができる。前記主基板13は基板パッド図示せずを備えることができる。この場合、前記外部接続端子49は前記接着膜11を貫通して前記基板パッド図示せずに接触することができる。前記主基板13上に前記補助基板12及び前記第1ないし第4半導体チップ21、23、25、27を覆う封止剤45を形成することができる。前記封止剤45は、前記補助基板12の側壁及び下部表面を覆い、前記第1ないし第4半導体チップ21、23、25、27の側壁を覆うことができる。シンギュレーション工程を用いて前記封止剤45及び前記主基板13を適当な大きさに分離することができる。図13の実施例は図6と類似の構成を示している。図14に示すように、いくつかの実施形態において、前記封止剤45は前記主基板13と前記第4半導体チップ27との間に拡張されることができる。この場合、前記外部接続端子49は前記封止剤45を貫通して前記主基板13に電気的に接続されることができる。図14の実施例は、図7と類似の構成を示している。図15は、本発明の第3の実施形態による積層半導体装置を示す簡略化された断面図である。図15の実施例において、第1半導体チップ21と第2半導体チップ23、25、27のうちの第1半導体チップ21に隣接した半導体チップ23との間の第1間隔は、第2半導体チップ間の第2間隔よりも大きい。前記第1間隔と前記第2間隔は導電性バンプ35、36の大きさによって調節される。第1半導体チップ21と第2半導体チップ23、25、27のうちの第1半導体チップ21に隣接した半導体チップ23との間には接着膜11aが介在される。図15に示すように、第1半導体チップ21と第2半導体チップ23、25、27のうちの第1半導体チップ21に隣接した半導体チップ23との間の第1間隔が、第2半導体チップ間の第2間隔よりも大きい場合に積層半導体装置の積層過程から発生する熱の放出が容易である。図16は、本発明の第4の実施形態による積層半導体装置を示す簡略化された断面図である。図16に示すように、積層半導体装置は複数の半導体チップ51、53、55、57を含む。図16の実施例は、図1の実施例と異なって、厚さが異なる半導体チップが任意の位置に積層されることができる。半導体チップ51、53は第1貫通電極60を備えて第1厚さを有する。半導体チップ55、57は第2貫通電極59を備えて前記第1厚さよりも厚い第2厚さを有する。半導体チップ51、53、55、57との間には接着膜11が介在される。また、半導体チップ51、53、55、57との間には半導体チップ51、53、55、57を互いに電気的に結合するための内部接続端子35が含まれる。内部接続端子35は貫通電極59、60と整列alignされ、導電性バンプ、ソルダボールまたは導電性スペーサを含むことができる。図17は、本発明の実施形態による積層半導体装置が装着された半導体モジュールを示す平面図である。図17に示すように、本発明の実施形態による積層半導体装置を採択する半導体モジュールは、モジュール基板210、複数の半導体装置207、及び制御チップパッケージ203を備えることができる。モジュール基板210に入出力端子205を形成することができる。前記半導体装置207は上述の本発明の実施形態による積層半導体装置の構成を有することができる。例えば、前記モジュール基板210は図3の前記主基板13と類似の役割を果たすことができる。前記半導体装置207及び前記制御チップパッケージ203は前記モジュール基板210に装着することができる。前記半導体装置207及び前記制御チップパッケージ203は前記入出力端子205に電気的に直/並列接続されることができる。前記制御チップパッケージ203は省略することができる。前記半導体装置207は、DRAM及びSRAMのような揮発性メモリチップ、フラッシュメモリ、相変化メモリ、MRAM、またはRRAMのような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。この場合、図17の半導体モジュールはメモリモジュールとすることができる。図18は、本発明の実施形態による積層半導体装置を含む電子システムの一例を示すブロック図である。図18に示すように、本発明の実施形態による電子システム1100は、制御器1110、入出力装置1120、記憶装置1130、インターフェース1140、及びバス1150を備えることができる。記憶装置1130は本発明の実施形態による積層半導体装置とすることができる。前記バス1150は、前記制御器1110、前記入出力装置1120、前記記憶装置1130、及び前記インターフェース1140の相互間にデータが移動する通路を提供する役割を果たすことができる。前記制御器1110は、少なくとも1つのマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、そして、これらと類似の機能を行うことができる論理素子のうちの少なくともいずれか一つを含むことができる。前記入出力装置1120は、キーパッド、キーボード及び表示装置displaydeviceなどから選択された少なくとも一つを含むことができる。前記記憶装置1130は、データ及び/または制御器1110によって実行される命令語などを保存する役割を果たすことができる。前記記憶装置1130は、DRAM、及びSRAMのような揮発性メモリチップ、フラッシュメモリ、相変化メモリ、MRAM、またはRRAMのような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。例えば、前記電子システム1100は半導体ディスク装置solidstatedisk;SSDとすることができる。前記インターフェース1140は、通信ネットワークでデータを伝送したり通信ネットワークからデータを受信したりする役割を果たすことができる。前記インターフェース1140は有無線形態とすることができる。例えば、前記インターフェース1140はアンテナまたは有無線トランシーバなどを含むことができる。前記電子システム1100には応用チップセットApplicationChipset、カメライメージプロセッサCameraImageProcessor:CIS、そして、入出力装置などがさらに提供される。前記電子システム1100は、モバイルシステム、パソコン、産業用コンピュータまたは多様な機能を行うロジッグシステムなどとして実現される。例えば、モバイルシステムは、個人携帯情報端末機PDA;PersonalDigitalAssistant、ポータブルコンピュータ、ウェブタブレットwebtablet、モバイルフォンmobilephone、コードレスフォンwirelessphone、ラップトップlaptopコンピュータ、メモリカード、デジタルミュージックシステムdigitalmusicsystem、そして、情報伝送/受信システムのうちのいずれか一つとすることができる。前記電子システム1100が無線通信を行うことができる装備の場合に、前記電子システム1100は、CDMACodeDivisionMultipleAccess、GSMGlobalSystemforMobilecommunication、NADCNorthAmericanDigitalCellular、E-TDMAEnhanced-TimeDivisionMultipleAccess、WCDMAWidebandCodeDivisionMultipleAccess、CDMA2000のような通信システムとして使用することができる。