対象物から画像を取得するラインセンサと、前記ラインセンサから繰り返し出力されるライン出力データの各々を複数のチャンネルデータに変換し出力するカメラ基板と、前記複数のチャンネルデータを入力とする画像処理基板と、前記カメラ基板と前記画像処理基板とを制御する全体制御装置と、を含んで構成される検査装置であって、前記カメラ基板は、前記ライン出力データの同期に用いるライン同期信号と、前記チャンネルデータの同期に用いるチャンネルデータ同期信号と、を出力するカメラ基板制御部と、各々の前記ライン出力データを複数のチャンネルデータに変換して出力する送信部と、を備え、前記画像処理基板は、カメラ基板制御部から受信するライン同期信号とチャンネルデータ同期信号とに基づき、前記カメラ基板の前記送信部から受信する複数の前記チャンネルデータを同期させる受信部と、前記受信部が同期させた複数の前記チャンネルデータを入力として処理する検査処理部と、を備え、前記受信部は、前記チャンネルデータ同期信号と、各々の前記チャンネルデータとの同期を行うチャンネルデータ同期部と、各々を前記チャンネルデータ同期信号に同期させた複数のチャンネルデータと、前記ライン同期信号と、のライン同期を行うラインデータ同期部と、を備えることを特徴とする検査装置。請求項1に記載の検査装置であって、前記チャンネルデータ同期部は、データ同期チェック部とチャンネルデータ遅延部を含んで構成され、前記データ同期チェック部は、各チャンネルデータ毎に、前記チャンネルデータ同期信号との同期を行うための第一の遅延量を算出し、前記チャンネルデータ遅延部に、前記第一の遅延量を設定してチャンネルデータ同期信号とチャンネルデータとの同期を行い、前記ラインデータ同期部は、第二遅延量判定部とチャンネルデータ遅延部とライン同期信号遅延部とラインデータ遅延部とを含んで構成され、前記第二遅延量判定部は前記第一の遅延量を用いて第二の遅延量を算出し、前記第二の遅延量を、前記ライン同期信号遅延部と、前記ラインデータ遅延部とに設定して、前記ライン同期信号と、前記チャンネルデータ同期信号に同期させた複数の前記チャンネルデータとの同期を行うことを特徴とする検査装置。請求項2に記載の検査装置であって、前記チャンネルデータの1データを受信する時間を1データ遅延量とするとき、前記チャンネルデータ同期部は、各々のチャンネルデータを、当該チャンネルデータより遅れて到着する前記チャンネルデータ同期信号に同期させるよう、各々の前記チャンネルデータ毎に、前記第1の遅延量を算出し、前記ラインデータ同期部は、各々の前記チャンネルデータ毎の、前記第1の遅延量の内、最大第一遅延量を決定し、各々の前記チャンネルデータについて、前記最大第一遅延量と前記第一遅延量との差が、前記1データ遅延量の半分以上である場合、第二遅延量に前記1データ遅延量を設定し、前記最大第一遅延量と前記第一遅延量との差が、前記1データ遅延量の半分未満である場合、第二遅延量に0を設定することを特徴とする検査装置。請求項3に記載の検査装置であって、複数の前記受信部の間を配線で接続し、前記配線により前記受信部の前記最大第一遅延量を共有することを特徴とする検査装置。請求項1から4のいずれか一に記載の検査装置であって、前記ライン出力データから生成された複数の前記チャンネルデータの各々はパラレルデータであり、前記カメラ基板の前記送信部は、パラレルデータである前記チャンネルデータの各々をシリアルデータに変換するP/S変換部を備え、前記画像処理基板の前記受信部は、前記チャンネルデータ同期信号と同期させた、シリアルデータである前記チャンネルデータをパラレルデータに変換するS/P変換部を備えることを特徴とする検査装置。しかしながら、非特許文献1の技術では、デスキュー用の専用レーンを要するため、光ケーブルや複雑な光送受信回路等の追加が必要であり、コストの増大を招く。本明細書で開示されるのは、半導体外観検査装置など、多チャンネル化された伝送線路を含んで構成されるシステムにおいて、チャンネルデータに遅延を挿入することによりチャンネルデータ同期信号に同期させ、さらに、同期させたチャンネルデータとライン同期信号とに遅延を挿入することにより同期させる、二段階での遅延挿入により、スキュー補正を行うデータずれ補正装置およびデータずれ補正方法である。より具体的な態様の一例は、対象物から画像を取得するラインセンサと、ラインセンサから繰り返し出力されるライン出力データの各々を複数のチャンネルデータに変換し出力するカメラ基板と、複数のチャンネルデータを入力とする画像処理基板と、カメラ基板と画像処理基板とを制御する全体制御装置と、を含んで構成される検査装置であって、当該検査装置は、カメラ基板は、ライン出力データの同期に用いるライン同期信号と、チャンネルデータの同期に用いるチャンネルデータ同期信号と、を出力するカメラ基板制御部と、各々のライン出力データを複数のチャンネルデータに変換して出力する送信部と、を備え、画像処理基板は、カメラ基板制御部から受信するライン同期信号とチャンネルデータ同期信号とに基づき、カメラ基板の送信部から受信する複数のチャンネルデータを同期させる受信部と、受信部が同期させた複数のチャンネルデータを入力として処理する検査処理部と、を備え、受信部は、チャンネルデータ同期信号と、各々のチャンネルデータとの同期を行うチャンネルデータ同期部と、各々をチャンネルデータ同期信号に同期させた複数のチャンネルデータと、ライン同期信号と、のライン同期を行うラインデータ同期部と、を備えることを特徴とする。そして、チャンネルデータ同期部は、データ同期チェック部とチャンネルデータ遅延部を含んで構成され、データ同期チェック部は、各チャンネルデータ毎に、チャンネルデータ同期信号との同期を行うための第一の遅延量を算出し、チャンネルデータ遅延部に、第一の遅延量を設定してチャンネルデータ同期信号とチャンネルデータとの同期を行い、ラインデータ同期部は、第二遅延量判定部とチャンネルデータ遅延部とライン同期信号遅延部とラインデータ遅延部とを含んで構成され、第二遅延量判定部は第一の遅延量を用いて第二の遅延量を算出し、第二の遅延量を、ライン同期信号遅延部と、ラインデータ遅延部とに設定して、ライン同期信号と、チャンネルデータ同期信号に同期させた複数のチャンネルデータとの同期を行うように構成しても良い。さらに、チャンネルデータの1データを受信する時間を1データ遅延量とするとき、チャンネルデータ同期部が、各々のチャンネルデータを、当該チャンネルデータより遅れて到着するチャンネルデータ同期信号に同期させるよう、各々のチャンネルデータ毎に、第1の遅延量を算出し、ラインデータ同期部が、各々のチャンネルデータ毎の、第1の遅延量の内、最大第一遅延量を決定し、各々のチャンネルデータについて、最大第一遅延量と第一遅延量との差が、1データ遅延量の半分以上である場合、第二遅延量に1データ遅延量を設定し、最大第一遅延量と第一遅延量との差が、1データ遅延量の半分未満である場合、第二遅延量に0を設定するように、検査装置を構成しても良い。さらに、複数の受信部の間を配線で接続し、配線により受信部の最大第一遅延量を共有するように、検査装置を構成しても良い。また、ライン出力データから生成された複数のチャンネルデータの各々がパラレルデータであるとき、カメラ基板の送信部が、パラレルデータであるチャンネルデータの各々をシリアルデータに変換するP/S変換部を備え、画像処理基板の受信部が、チャンネルデータ同期信号と同期させた、シリアルデータであるチャンネルデータをパラレルデータに変換するS/P変換部を備えるように、検査装置を構成しても良い。上記態様によれば、デスキュー用の構成を必要とせず、余分なコストを必要としない、という効果が得られる。開示によれば、特に複数のデータ伝送用チップから構成されるシステムにおいて、複雑な機構を用意することなく、スキュー補正することが可能となる。図1は、検査装置の一例である半導体外観検査装置の概略構成を例示する図である。検査対象である半導体ウェーハ100は、ウェーハ位置決め用のXYステージ132上に配置され、X方向に移動しつつ検査される。ラインセンサ101は、CMOSセンサやCCD等の撮像素子をライン状に配置したイメージセンサシステムであり、例えばTDIセンサ等で構成してもよく、またセンサ数に比例したマルチタップ構成をとる。カメラ基板102は、ラインセンサ101と接続され、AD変換部103と送信部104a、104b、104cとカメラ基板制御部112を含んで構成される。AD変換部103は、ラインセンサ101から入力されるアナログ信号ラインデータをデジタル変換するモジュールであり、例えば、1画素値を8ビットや16ビットのデジタル信号に変換する。送信部104a、104b、104cは、AD変換部103がパラレルの画素値信号にデジタル変換したラインデータを複数のチャンネルデータに変換し、画像処理基板120へ送出する。図示するように、一つの送信部が一つのチャンネルデータを送出するように構成しても良い。送信部104a、104b、104cは、送信制御部107とPS変換部109とを含んで構成される。図示していないが、送信制御部107は、PS変換部109とは制御用信号線で接続されているものとする。また送信部104aと104bと104cは、例えばFPGAFieldProgrammableGateArrayやASICApplicationSpecificIntegratedCircuit等で構成される。これらは、別々のチップで構成されていてもよい。PS変換部109は、パラレル信号をシリアル信号に変換するためのモジュールであり、後述する受信部121bのSP変換部と対でSERDESSERializerDESerializerとして機能する。SERDESを利用する高速シリアル通信規格の一例として、イーサネット登録商標、PCIExpress、SerialRapidIOSRIO等があげられる。カメラ基板制御部112は、AD変換部103や送信部104a、104b、104cに同期クロックや制御情報を与える制御モジュールである。画像処理基板120は、カメラ基板102の送信部104a、104b、104cの各々とケーブルで接続される受信部121a、121b、121cと、検査処理部129と、を含んで構成される。チャンネルデータの送受信に用いるケーブルは、電気信号を伝送する銅ケーブルや光信号を伝送する光ケーブル等であり、光信号で伝送する場合には光メディアコンバーター等が基板上に実装されているものとする。また、ケーブルの各々は図中では1本で描いているが、複数本あってもよい。受信部121a、121b、121cは、カメラ基板102からラインデータから変換された複数のチャンネルデータを受信し、受信したチャンネルデータのスキューを補正したラインデータを生成し、出力する。当該ラインデータは、半導体外観検査装置に用いる、検査チップ画像データとして、検査処理部129へ入力される。受信部121a、121b、121cは、スキュー補正部306と受信制御部126を含んで構成される。図示していないが、受信制御部126とスキュー補正部306とは制御用信号線で接続されているものとする。受信部121aと121bと121cは、例えばFPGAやASIC等で構成される。これらは、別々のチップで構成されていてもよい。スキュー補正部306は、同期信号と受信した多チャンネルデータ間のスキューを補正するためのモジュールであり、前述のS/P変換部を備える。検査処理部129は、受信部121a、121b、121cが出力するラインデータを検査チップ画像データとして受信し、所定の処理を行う。すなわち、検査チップ画像データから、隣接する2つのチップ画像の差分を算出し、その差の大きい部分を異物等の欠陥として検出する。受信部121a、121b、121cと検査処理部129とは、イーサネットやSRIO等のネットワークを介して接続される。また、検査処理部129は、例えばFPGAやASIC、DSP等を多数搭載した並列処理モジュールとして構成される。画像処理基板制御部130は、受信部121a、121b、121cの制御モジュールである。画像処理基板制御部130は、後述するライン同期信号遅延部303を備える。装置全体制御部131は、XYステージ132やカメラ基板102や画像処理基板120とイーサネット等のネットワークや配線で接続されており、検査装置全体を制御する。次に、スキュー補正の詳細を、図2と図3を用いて説明する。スキュー補正は、図2に示すように、各受信部が備えるスキュー補正部306と、画像処理基板制御部130が備える、ライン同期信号遅延部303とによって、行われる。図2に示す、CH0402a、CH1402b、CH2402cは各チャンネルのシリアルデータであり、STROBE401はチャンネルデータに同期したチャンネルデータ同期信号であり、LINE_VALID400はラインデータに同期したライン同期信号である。スキュー補正部306は、チャンネルデータ遅延部300a、300b、S/P変換部301a、301b、データ同期チェック部302a、302b、ラインデータ遅延部304a、304b、第二遅延量判定部305を備える。STROBE401とLINE_VALID400は、カメラ基板制御部112にて生成され、全体制御部131を経由して画像処理基板制御部130へ伝達される。STROBE401はさらに受信部121a、121b、121cに伝達される。チャンネルデータ遅延部300a、300b、データ同期チェック部302a、302bにより、チャンネルデータ同期信号401と、各々のチャンネルデータ402との同期が行われ、前述のライン同期信号遅延部303と、データ同期チェック部302a、302b、ラインデータ遅延部304a、304b、第二遅延量判定部305により、各々をチャンネルデータ同期信号401に同期させた複数のチャンネルデータ402と、ライン同期信号400と、のライン同期が行われる。一例として、図3中の1.初期状態のように各信号が受信された場合を考える。すなわちCH0402aが最初に到着し、次に遅れてCH1が到着し、最後に遅れてCH2402cの信号が到着する。次に、図3中の2.第一遅延挿入に示すようにデータ同期信号STROBEの立ち上がりエッジと各チャンネルのデータを同期させるため、第一遅延を挿入する。CH0402aには遅延量410a分、CH1には遅延量ゼロ、CH2402cには遅延量410bである。すなわち、第一遅延量は、各々のチャンネルデータを、当該チャンネルデータより遅れて到着するチャンネルデータ同期信号に同期させるよう、チャンネルデータ毎に算出される。第一遅延量の算出は、データ同期チェック部302a、302bで行い、第一遅延量をチャンネルデータ遅延部300a、300bに与えてデータを遅延させる。S/P変換部301a、301bは、入力シリアルデータをパラレルデータに変換するモジュールであり、例えばここでは12ビットパラレルデータに変換するものとする。次に、第一遅延を加えたことによって生じたライン同期信号および各チャンネルデータ間のずれを修正するため、図3中の3.第二遅延挿入に示すようにライン同期信号LINE_VALID400とCH0402aとCH1402bに、必要に応じて、チャンネルデータの1データ例えば、1画素データ分を受信する時間以後、1データ遅延量と記すを第二遅延量として、ライン同期信号遅延部303とラインデータ遅延部304a、304bに設定する。第二遅延量は、第二遅延量判定部305が算出を行う。第二遅延量判定部305は、データ同期チェック部302a、302bから出力される各チャンネルの第一遅延量の中から最大第一遅延量を決定する。次に当該最大第一遅延量と各チャンネルの第一遅延量の差が1データ遅延量の半分以上である場合、1データ遅延量を第二遅延量として算出し、また当該最大第一遅延量と各チャンネルの第一遅延量の差が1データ遅延量の半分未満である場合、第二遅延量を0ゼロとして算出する。また、図4にチャンネルのチャンネルデータ402とデータ同期信号STROBE401とライン同期信号LINE_VALID400の関係をタイミングチャートの形式で示す。チャンネルデータ402の1データは、例えば、1画素値データ40510ビットと制御ビットのSTARTBIT4031ビットとSTOPBIT4041ビットの計12ビット単位に構成される。データ同期チェック部302a、302bによるデータ同期とは、STARTBIT403の位置とSTROBE401の立ち上がりエッジの位置を合わせる処理であり、位置合わせするためのチャンネルデータに加える遅延量を求めることに相当する。データ同期方法の一例としては、S/P変換部301a、301bにより12ビットデータに変換されたパラレルデータの所定位置の2ビットがSTOPBITとSTARTBITの制御ビット01に一致するかを判定する。一致していれば当該2ビットが制御ビットである可能性があるとして、例えば所定数以上のパラレルデータに対して同じく制御ビット01に一致していれば、制御ビットとして確定する。一致しなければ、チャンネルデータに1ビット分の遅延を挿入し、同様に制御ビットに一致するかどうかの判定を行う。パラレルデータの所定位置が制御ビットであると確定されたときにそれまで挿入した遅延量が最終的なデータ同期のための遅延量となる。データ同期方法のもう一例としては、パラレルデータを2ビットづつに区切り、その時に1ビット分オーバラップさせて計12カ所を制御ビットに一致するかを同時判定し、唯一一カ所だけ制御ビットに一致していれば、当該箇所を制御ビット位置として確定し、所定位置に制御ビットが配置されるように挿入する遅延量を最終的なデータ同期のための遅延量とする方法が考えられる。また、スキュー補正部306は第二遅延を挿入せずに、検査処理部129に第一遅延量とチャンネルデータを送信し、検査処理部129にて上記に示した手順により第二遅延を挿入し、データずれを補正したラインデータを取得してもよい。また、装置全体制御部131は、レジスタ読み出しやレジスタ書き込みにより各受信部の状態情報を読み出したり、書き換える。受信部が持つレジスタとしては、第一遅延量を保持する第一遅延量レジスタ、第二遅延量を保持する第二遅延量レジスタ、各チャネルの有効無効を示すチャネル有効レジスタ、S/P変換部301a、301bにおいて入力されるチャンネルデータがMSBMostSignificantBitから入力されるのか、あるいは、LSBLeastSignificantBitから入力されるのかを決定するビット反転有効レジスタ、ライン同期信号LINE_VALIDの遅延量を決定するLINE_VALID遅延量レジスタ、が挙げられる。上記のように、第一の実施形態によれば、複雑な機構を用意することなく、データ同期信号、ライン同期信号、各チャンネルの間でのスキューを補正することができる。第二の実施形態では、第一の実施形態の検査装置において、受信部がそれぞれ異なるチップで構成されて、多チャンネルを受信する場合において、チップ間に遅延量伝達のための配線を設けることにより、スキューを補正する。図5は、本発明に係る半導体外観検査装置の第二の実施形態の構成を示す図である。なお、同一の構成要素には同一の符号を付し、説明を省略する。受信部121a、121b、121cは、配線124a、124b、124c、124dで隣り合う受信部同士で接続される構成をとり、各受信部121a、121b、121cの第一遅延量を配線124a、124b、124c、124dを介して伝達し合い、各受信部121a、121b、121cで最大第一遅延量を決定する。ここで各受信部121a、121b、121c間での最大第一遅延量の決定フローを図6を用いて説明する。受信部121aは、入力される各チャンネルにおける第一遅延量を算出し、その第一遅延量のうち最大値0を決定するs400。次に最大値0を配線124bを介して隣接する受信部121bに伝達するs401。受信部121bは、入力される各チャンネルにおける第一遅延量を算出し、当該第一遅延量と隣接する受信部121aから伝達された最大値0と比較し、最も大きい値を新たな最大値1として決定するs402。次に最大値1を配線124cを介して隣接する受信部121cに伝達するs404。受信部121cは、入力される各チャンネルにおける第一遅延量を算出し、当該第一遅延量と隣接する受信部121bから伝達された最大値1と比較し、最も大きい値を新たな最大値2として決定し、保存するs405。次に受信部121cは、最大値2を配線124dを介して受信部121bに伝達するs407。受信部121bは、最大値2を保存しs408、配線124aを介して受信部121aに伝達するs409。受信部121aは、最大値2を保存するs410。次に各受信部121a、121b、121cは、最大値2から第二遅延量を算出するs411、s412、s413。以後、LINEVALIDと各チャンネルデータ間のスキュー補正方法は、第一の実施例で示したものと同様に実現できる。また、各受信部121a、121b、121cは、何番目のチャネルの受信部であるかを示す受信部番号レジスタと、最後のチャネルかを示す最終チャネル識別レジスタを持つ。図6に示す例では、受信番号レジスタが0に設定された受信部121aは、最初に第一遅延量の最大値0を決定する。また、最終チャネル識別レジスタが有効に設定された受信部121cは、最も大きい第一遅延量を最大値2として決定する。第三の実施形態では、第一の実施形態における図1の検査装置構成を利用し、同期信号およびチャンネル間のスキューを補正する受信部121の内部構成を図7のように構成する。データ同期チェック部302によって第一遅延量を算出し、CH0402aとCH1402bに対して第一の遅延を挿入するまでは第一の実施形態と同様である。次に、ラインデータ遅延部701は、1データ遅延量だけLINE_VALID400を遅延させる。また、第二遅延量判定部700a、700bは、各チャンネルの第一遅延量をもとにして、第一遅延量が1データ遅延量の半分未満であれば、1データ遅延量を第二遅延量として算出し、また第一遅延量が1データ遅延量の半分以上であれば、第二遅延量として0ゼロを算出する。上記のように、第三の実施形態によれば、第一の実施形態と同様に、複雑な機構を用意することなく、データ同期信号、ライン同期信号、各チャンネルの間でのずれを防ぐことができる。