第1の電源線と、第1のスイッチを介して前記第1の電源線に接続されている第2の電源線、および前記第2の電源線に接続されているマクロセルコアを有しているマクロセルと、第2のスイッチを介して前記第1の電源線に接続されている第3の電源線と、前記第3の電源線に接続され、前記マクロセルコアの入力または出力の少なくともいずれかに接続されている回路ブロックとを備え、前記第2の電源線と前記第3の電源線とが接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記回路ブロックの中に前記マクロセルが配置され、前記第1の電源線は前記マクロセルに引き込まれて前記第1のスイッチに接続されているレイアウトであることを特徴とする半導体装置。請求項2に記載の半導体装置であって、前記第3の電源線は前記マクロセルに引き込まれており、前記第2の電源線と前記第3の電源線とは交差しており、前記第2の電源線と前記第3の電源線との交点でビア接続することにより前記第2の電源線と前記第3の電源線とが接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1および第2のスイッチを制御する制御回路を有し、前記第1のスイッチの駆動力は、前記第2のスイッチの駆動力よりも大きく、前記制御回路は、前記第1のスイッチおよび前記第2のスイッチがオフの状態から、前記第2のスイッチをオンにした後に、前記第1のスイッチをオンにすることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記マクロセルコアは、RAMを有することを特徴とする半導体装置。請求項1に記載の半導体装置において、前記マクロセルコアは、前記回路ブロックに設けられているトランジスタよりも閾値電圧の低いトランジスタを有することを特徴とする半導体装置。一般に異なる電源遮断領域の間には特許文献1に開示のRAMブロックの出力段に設けられている出力不定防止回路のように貫通電流防止のためのアイソレーション回路が必要なことは知られているが、本願発明者らは貫通電流の問題は電源遮断がされる回路ブロックと電源遮断されない回路ブロックの間だけでなく、電源遮断がされる回路ブロック同士、すなわち電源遮断がされる領域同士の間でも生じることを見出した。図3は本願発明に先だって検討した電源スイッチ付きマクロセル及び回路ブロックを有する回路300の回路図である。回路300は、電源スイッチ付きマクロセル301と、第1回路ブロック302と、電源スイッチ制御回路303とを有する。電源スイッチ付きマクロセル301はRAMを有するマクロセルコア304とマクロセル電源スイッチ305を備え、マクロセル電源スイッチ305はメイン電源線306とマクロセル内部電源線307とを接続している。マクロセル電源スイッチ305は電源スイッチ制御回路303から電源スイッチ制御信号308を与えられる。第1回路ブロック302は電源スイッチ付きマクロセル301へ入力信号を与え、また電源スイッチ付きマクロセル301からの出力信号を受ける。第1回路ブロック302への電源線であるサブ電源線309は第1回路ブロック電源スイッチ310を介してメイン電源線306と接続されている。第1回路ブロック電源スイッチ310は電源スイッチ制御回路303から前記電源スイッチ制御信号308を与えられる。以上のように、電源スイッチ付きマクロセル301と第1回路ブロック302の両者の電源スイッチのオンオフ制御信号として共通の電源スイッチ制御信号308が入力されており、電源遮断は独立して行われるのではなく、連動して行われる。図4は、回路300が通常動作状態から電源遮断状態へ移行し、また電源遮断状態から通常動作状態に復帰する時の、タイミングチャートである。電源遮断状態へ移行する場合、マクロセルコア304に電力を供給するマクロセル内部電源線307や第1回路ブロック302に電力を供給するサブ電源線309の電源電圧降下速度はそれらの回路のリーク電流の大きさにより決まるため一致しない。ここで、例えばマクロセル内部電源線307の方が速く電源電圧が降下した場合、仮にアイソレーション回路311が無いと、図4に示した遮断移行期間においてマクロセルコア304の出力端子から中間電位が第1回路ブロック302内にある後段回路セル312へ出力されるため、第1回路ブロック302に貫通電流が流れ、電源に意図しないノイズが生じる可能性がある。このようなノイズは例えばグランド側の電源線VSSを介して他の通常動作中の電源領域へ悪影響を及ぼす可能性もある。また回路300が電源遮断状態から通常動作状態に復帰する場合、マクロセル内部電源線307やサブ電源線309の電源電圧昇圧速度は、マクロセル電源スイッチ305と第1回路ブロック電源スイッチ310とで駆動力が異なることや、電源スイッチ付きマクロセル301と第1回路ブロック302とで内部回路の負荷容量が異なるために一致しない。例えばマクロセル内部電源線307の方が速く電源電圧が昇圧する場合、仮にアイソレーション回路313が無いと、図4に示した復帰移行期間において電源スイッチ付きマクロセル301のマクロセルコア304の入力端子には第1回路ブロック302内にある前段回路セル314から中間電位が入力されて貫通電流が流れる。この貫通電流により、回路300での消費電力が増大したり、復帰移行期間中にメイン電源線306にドロップが生じたり、また電源スイッチ付きマクロセル301の電源電圧復帰までの時間が設計時に意図した時間より遅くなり、場合によっては回路300を備える半導体装置の誤動作を引き起こす可能性もある。以上の理由から、電源スイッチ付きマクロセル301と第1回路ブロック302の電源スイッチを連動して動作させる場合においてもアイソレーション回路311および313を設けた。しかし、アイソレーション回路311および313の付加によって、マクロセル301のセルディレイが増大することになりセルの動作速度が低下する問題や、マクロセル301のセル面積が増大するといった問題が生じる。本発明は、電源遮断がされる領域同士の場合であっても生じる、すなわち複数の領域にそれぞれ備えられている電源遮断スイッチが連動して動作する場合であっても生じる、電源遮断移行時および復帰時の貫通電流の問題を解決しつつアイソレーション回路を不要とすることを目的とする。上記課題を解決するために、本発明の半導体装置は、第1の電源線と、第1のスイッチを介して第1の電源線に接続されている第2の電源線、および第2の電源線に接続されているマクロセルコアを有しているマクロセルと、第2のスイッチを介して第1の電源線に接続されている第3の電源線と、第3の電源線に接続され、マクロセルコアの入力または出力の少なくともいずれかに接続されている回路ブロックとを備え、第2の電源線と第3の電源線とが接続されている。本発明によれば、アイソレーション回路を用いることなく貫通電流を防ぐことができる。図5は、本発明の半導体装置の実施例である半導体装置500のレイアウト図である。半導体装置500は、第1回路ブロック501と、第2回路ブロック502と、第3回路ブロック503と、第4回路ブロック504と、第5回路ブロック505と、第6回路ブロック506と、電源スイッチ制御回路507と、入出力端子IO511と、第1回路ブロック501に囲まれる形で電源スイッチ付きマクロセル508とを有する。電源スイッチ付きマクロセル508は、本実施例では電源スイッチ付きのRAMマクロセルである。第1回路ブロック501および第2~第6回路ブロック502~506のうち少なくとも第1回路ブロック501は電源スイッチを有し、各回路ブロックの電源スイッチのオンオフにより半導体装置500の省電力化を図ることができる。電源スイッチ制御回路507から第1回路ブロックにマクロセル電源スイッチ制御信号509及び回路ブロック電源スイッチ制御信号510が分配されている。また、電源スイッチ制御回路507から第2~第6回路ブロック502~506にも第1回路ブロック501と同様に、それぞれのマクロセル電源スイッチ制御信号及びそれぞれの回路ブロック電源スイッチ制御信号が分配されている。各回路ブロックにおいて、スタンバイモード時にはそれぞれの電源スイッチ制御信号により電源スイッチをオフしてメイン電源線からの電荷の供給を遮断し、半導体装置500の消費電力を低減することができる。図6は、第1回路ブロック501の詳細レイアウトの例を示す図である。また図7は、図6の電源スイッチ付きマクロセル508の詳細レイアウトの例を示す図である。第1回路ブロック501にはメイン電源線601と、サブ電源線602と、それらを接続する第1回路ブロック電源スイッチ603とを有し、物理的には第1回路ブロック501の中に埋め込まれる形で電源スイッチ付きマクロセル508が配置されている。電源スイッチ付きマクロセル508の内部にはRAMを有するマクロセルコア604とマクロセル電源スイッチ605が存在している。マクロセル電源スイッチ605は、RAMを有するマクロセル508が持つ内部の電源線101と、マクロセル508のマクロセル電源スイッチの領域に引き込まれているメイン電源線601とを接続する。図6、図7に示したように、メイン電源線601、サブ電源線602、内部電源線101はそれぞれ格子状に配置されている。高速高性能なRAMが搭載され大きな電力が必要となる場合などでは、RAM動作時に内部電源線101に電源ドロップが生じる可能性がある。そこで、マクロセル電源スイッチ605の駆動力は第1回路ブロック電源スイッチ603の駆動力よりも相対的に大きくする。これにより、通常動作時に電源インピーダンスを小さくして、RAMを有するマクロセルコア604での電源ドロップの問題を回避することができる。以上のように、規則的に配置された第1回路ブロック電源スイッチ603からだけでなく、マクロセル電源スイッチ605までメイン電源線601を引き込んで給電することで、マクロセルコア604に十分な電力を供給することができる。そして図7のように、サブ電源線602をマクロセルコア604内部まで引き込み、サブ電源線602とマクロセル内部電源線101との交点に接続部104を設けてサブ電源線602とマクロセル内部電源線101とを接続させる。接続部104は、本実施例では交点でサブ電源線602とマクロセル内部電源線101とを接続するビア接続の構造である。接続部104はビア接続によるもの以外でも、別途接続のための配線を設けることで実現できるが、本実施例のビア接続による接続方法の方が電源配線数を抑えることができるので、その分使用できる信号配線数を増やすことができ、配線面積がチップ面積をおおよそ決めてしまう場合ではチップ面積を小さくすることにもつながる。この接続部104により、マクロセルコア604に電力を供給するマクロセル内部電源線101と第1回路ブロック501に電力を供給するサブ電源線602の電位の差を抑えることができる。なお、通常動作時は第1回路ブロック電源スイッチ603およびマクロセル電源スイッチ605をオンするために電源インピーダンスが下がるため、マクロセル内部電源線101とサブ電源線602との接続部104の抵抗は比較的高くても問題ない。したがって接続部104の数は少なくても良い。一方で、例えばマクロセル内部電源線101とサブ電源線602を接続することでこれらの電源ノードの負荷容量を互いに共有させて、電源ノイズに対する耐性を改善させたいなどの場合は、接続部104の数を必要量に増やして接続しても良い。図1は、電源スイッチ付きマクロセル508と第1回路ブロック501と電源スイッチ制御回路507の接続関係を示す回路図である。電源スイッチ付きマクロセル508は、電源スイッチ付きマクロセル508の内部に、RAMを有するマクロセルコア604と、マクロセル電源スイッチ605と、マクロセル内部電源線101とを備える。半導体装置500から電力を供給するメイン電源線601と、マクロセル内部電源線101とは、マクロセル電源スイッチ605を介して接続されている。RAMを有するマクロセルコア604はマクロセル内部電源線101に接続され、マクロセル内部電源線101から電力が供給される。マクロセル電源スイッチ605には、電源スイッチ制御回路507からマクロセル電源スイッチ制御信号509が与えられる。電源スイッチ付きマクロセル508の内部にマクロセル電源スイッチ605を設けることで、メイン電源線601をマクロセル508内にまで引き込み、低インピーダンスでRAMを有するマクロセルコア604に電力を供給できる。第1回路ブロック501は、マクロセル508のマクロセルコア604に信号を送出する前段回路セル102と、マクロセルコア604から信号を受ける後段回路セル103とを有する。すなわち、マクロセル508の入力および出力と第1の回路ブロック501とが接続されている。本実施例では、RAMを有するマクロセルコア604と第1回路ブロック501との間で信号の入出力があるが、マクロセルコア604が有する機能によっては、マクロセルコア604の入力または出力のみによって、周辺の回路である第1回路ブロック501と接続される場合もある。第1回路ブロック501には、サブ電源線602が接続され、サブ電源線602から電力が供給される。サブ電源線602は第1回路ブロック電源スイッチ603を介してメイン電源線601と接続されている。第1回路ブロック電源スイッチ603は電源スイッチ制御回路507から第1回路ブロック電源スイッチ制御信号510を与えられる。なお、本実施例では、電源スイッチ603および605としてPMOSを使用する場合を図示しているが、電源スイッチとしてNMOSを使用する場合や、PMOS、NMOS両方のスイッチを使用する場合にも同様に本発明を適用することができる。さらに、マクロセル内部電源線101とサブ電源線602は、接続部104で接続されている。この接続部104での接続により、マクロセルコア604に電力を供給するマクロセル内部電源線101と第1回路ブロック501に電力を供給するサブ電源線602の電位の差が抑えられるので、第1回路ブロック501とマクロセルコア604の入出力の接続の間にアイソレーション回路を設けなくても、第1回路ブロック501とマクロセル508とを電源遮断状態へ移行させる場合や電源遮断状態から復帰させる場合に、マクロセルコア604や第1回路ブロック501の入出力端子に中間電位が入力されることが防がれ、よって貫通電流を防ぐことができる。アイソレーション回路が不要となるため、マクロセル508のセルディレイやセル面積を抑えることができる。図2は、図1に示した回路に対応するタイミングチャートである。通常動作状態から電源遮断状態へ移行する場合は、第1回路ブロック電源スイッチ制御信号510やマクロセル電源スイッチ制御信号509により電源スイッチ603および605をオフ状態とする。これによりサブ電源線602やマクロセル内部電源線101は、リーク電流により電圧が降下する。この時、仮に接続部104が無い場合、前述の図4で説明したようにサブ電源線602とマクロセル内部電源線101の電源電圧降下速度が異なるため、両電源線に電位差が生じる。これは、RAMのリーク電流がその他の回路部のリーク電流よりも相対的に大きいために、マクロセルコア604でのリーク電流が第1回路ブロック501のリーク電流よりも相対的に大きいことから生じる。本実施例ではRAMを有するマクロセルコア604としているが、電源電圧の降下速度の違いの問題はマクロセルコア604に含まれるのがRAMであるときに限った問題ではない。例えば、高速化のために、第1回路ブロック501と比べて閾値電圧の低いトランジスタを用いているマクロセルコア604であった場合は、閾値電圧が低いトランジスタほどリーク電流が大きいために、通常動作状態から電源遮断状態への移行時に、マクロセル内部電源線101の電源電圧はサブ電源線602の電源電圧と比べて速く電圧降下が起こる。以上の理由から、仮に接続部104が無い場合には、通常動作状態から電源遮断状態に移行する期間において、マクロセルコア604から第1回路ブロック501内の後段回路セル103に中間電位が入力される可能性がある。例えば、後段回路セル103がインバータ回路であった場合、インバータ回路のNMOSとPMOSが両方ともオンすることで、貫通電流が急激に流れる可能性があり、電源遮断状態へ移行するまでの移行時間が設計時に意図した時間と異なったり、電源ノイズが生じる可能性がある。したがって、図1に示す回路を備える半導体装置が誤動作する可能性がある。これに対して、本実施例の半導体装置500では、接続部104での接続により、マクロセル内部電源線101とサブ電源線602の間の電圧の降下速度の差を抑えることができる。このため、第1回路ブロック501内の後段回路セル103の入力端子に中間電位が入力されることが防がれ、よって貫通電流が流れることを防ぐことができる。電源遮断状態から復帰する場合は、まず第1回路ブロック電源スイッチ制御信号510により第1回路ブロック電源スイッチ603のみオンし、サブ電源線602とマクロセル内部電源線101を十分昇圧した後、マクロセル電源スイッチ制御信号509によりマクロセル電源スイッチ605をオンし、電源インピーダンスを下げ、通常動作状態へ移行する。仮に接続部104が無くそれぞれの電源スイッチにてサブ電源線602とマクロセル内部電源線101を昇圧する場合、前述の図4で説明したようにサブ電源線602とマクロセル内部電源線101の昇圧速度が異なるため、両電源線に電位差が生じる。例えば高速動作が必要な高性能RAMマクロセルの場合、動作時の電源ドロップを抑えるためマクロセル電源スイッチ605のPMOSのスイッチの量を第1回路ブロック電源スイッチ603と比べて相対的に多くすると、電源遮断状態から通常動作状態への復帰時に、マクロセル内部電源線101の電圧はサブ電源線602に比べて速く昇圧する。このため、電源遮断状態から通常動作状態に移行する期間において、第1回路ブロック501内の前段回路セル102からRAMを有するマクロセルコア604に中間電位が入力される可能性がある。例えばRAMを有するマクロセルコアに入力される中間電位をRAM内部のインバータ回路で受けた場合、インバータ回路のNMOSとPMOSが両方ともオンすることで、貫通電流が流れる可能性がある。特にRAMの書き込みデータビット端子のように、マクロセルに複数の入力端子がある場合はこの貫通電流による影響は大きくなる可能性がある。この貫通電流により、電力が増大する、電源ドロップが生じる、電源電圧が復帰するまでの時間が設計時に意図した時間と異なるなどの問題が生じる可能性がある。したがって、図1に示す回路を備える半導体装置が誤動作する可能性がある。これに対して本実施例の半導体装置500では、復帰移行期間では、マクロセル内部電源線101とサブ電源線602が接続部104により接続されているので、マクロセル内部電源線101とサブ電源線602の昇圧速度の差を抑えることができる。このため電源スイッチ付きマクロセル508の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。従って、アイソレーション回路が不要であるため、マクロセル508のセルディレイやセル面積を抑えることができる。さらに、マクロセル電源スイッチ605に第1回路ブロック電源スイッチ603の駆動力より駆動力が高いものを用いることにより、マクロセル508への充電が、マクロセル電源スイッチ605をオフ状態のままとし、駆動力の小さい方である第1回路ブロック電源スイッチ603を介してのみ行われるため、メイン電源線601への電源ノイズの影響を抑えることができる。なおここで言うマクロセルとは主にRAMのようなハードマクロセルを指し、例えばASICのユーザ論理ランダム論理のようなインバータゲートやNANDゲートのような小規模な基本セルを自動配置配線ツールなどにより単純に自動実装して作られる回路ブロックとは異なり、性能電力セル面積を最適化するようにトランジスタレベルを考慮して回路設計レイアウトを行ったセルのことであり、セル内の電力消費を考慮しセル性能として許容される電源ドロップを満足する必要かつ十分な電源スイッチを最適配置し、セル自身で電源ドロップに対する耐性を保証するものである。このようなマクロセルは、回路セルの1つとしてライブラリ化することで別の半導体装置や別の回路ブロックなどへ設計データを再利用することができる。なお、第1回路ブロック501とマクロセル605とで回路セルの一つとしてライブラリ化して設計データを再利用することで、半導体装置の回路設計を容易にすることも可能である。また上述の通り、本実施例のマクロセル508には、メイン電源線601とマクロセル電源スイッチ605との接続の他に、マクロセル内部電源線101とサブ電源線602との接続がある。通常、自動配線ツールなどによる自動電源配線接続を可能とするため、セルのライブラリには電源端子が定義される。マクロセル508のライブラリでは、メイン電源線601と接続されるマクロセル電源スイッチ605の電源端子のほかに、サブ電源線602と接続するためのマクロセル内部電源線101の電源端子を別途ライブラリに定義することで、自動配線ツールなどによる自動電源配線接続が可能になり、半導体装置の設計が容易になる。図8に、電源スイッチ付きマクロセルが複数種の電源領域を有する場合の実施例として、複数種の電源領域を有する電源スイッチ付きマクロセル801と第1回路ブロック501と電源スイッチ制御回路507の接続関係を示す回路図を示した。電源スイッチ付きマクロセル801は、その内部にRAMマクロのデコーダやセンスアンプのようなメモリ周辺回路部を有するマクロセル第1コア806と、RAMマクロのメモリアレイ部を有するマクロセル第2コア807と、マクロセル第1コア電源スイッチ804と、マクロセル第1コア内部電源線802と、マクロセル第2コア電源スイッチ805と、マクロセル第2コア内部電源線803とを備える。第1メイン電源線809とマクロセル第1コア内部電源線802とは、マクロセル第1コア電源スイッチ804を介して接続され、第2メイン電源線810とマクロセル第2コア内部電源線803とは、マクロセル第2コア電源スイッチ805を介して接続されている。RAMのメモリ周辺回路部を有するマクロセル第1コア806はマクロセル第1コア内部電源線802に接続され、マクロセル第1コア内部電源線802から電力が供給される。RAMのメモリアレイ部を有するマクロセル第2コア807はマクロセル第2コア内部電源線803に接続され、マクロセル第2コア内部電源線803から電力が供給される。マクロセル第1コア電源スイッチ804には、電源スイッチ制御回路507からマクロセル第1コア電源スイッチ制御信号811が与えられる。マクロセル第2コア電源スイッチ805には、電源スイッチ制御回路507からマクロセル第2コア電源スイッチ制御信号812が与えられる。電源スイッチ付きマクロセル801の内部にマクロセル第1コア電源スイッチ804とマクロセル第2コア電源スイッチ805を設けることで、それぞれ第1メイン電源線809と第2メイン電源線810をマクロセル801内にまで引き込み、低インピーダンスでRAM周辺回路を有するマクロセル第1コア806とRAMメモリアレイ部を有するマクロセル第2コア807に電力を供給できる。本実施例ではRAMのメモリ周辺回路部を有するマクロセル第1コア806と第1回路ブロック501の電源遮断状態を連動させるものとする。但し、RAMのメモリ周辺回路を有するマクロセル第1コア806とRAMのメモリアレイ部を有するマクロセル第2コア807の電源遮断状態は常に連動する必要はなく、マクロセル第1コア電源スイッチ制御信号811とマクロセル第2コア電源スイッチ信号812により独立に制御することができる。例えば、RAMのメモリ周辺回路部を有するマクロセル第1コア806を電源遮断状態とし、RAMのメモリアレイ部を有するマクロセル第2コア807のみ通常動作状態とすることができる。マクロセル第1コア内部電源線802とマクロセル第2コア内部電源線803とはマクロセル内部電源間スイッチ808により接続される。第1回路ブロック501は、マクロセル801のマクロセル第1コア806に信号を送出する前段回路セル102と、マクロセル第1コア806からの信号を受ける後段回路セル103とを有する。すなわち、マクロセル801の入力および出力と第1回路ブロック501とが接続されている。本実施例では、RAMを有するマクロセルコア801に対して第1回路ブロック501から信号の入出力があるが、マクロセル第1コア806が有する機能によっては、マクロセル第1コア806の入力または出力のみが、周辺の回路である第1回路ブロック501と接続される場合もある。第1回路ブロック501には、サブ電源線602が接続され、サブ電源線602から電力が供給される。サブ電源線602は第1回路ブロック電源スイッチ603を介して第1メイン電源線809と接続されている。第1回路ブロック電源スイッチ603は電源スイッチ制御回路507から第1回路ブロック電源スイッチ制御信号510を与えられる。なお、本実施例では、電源スイッチ603、804および805としてPMOSを使用する場合を図示しているが、電源スイッチとしてNMOSを使用する場合や、PMOS、NMOS両方のスイッチを使用する場合にも同様に本発明を適用することができる。さらに、マクロセル第1コア内部電源線802とサブ電源線602は、接続部104で接続されている。実施例1と同様に、接続部104はビア接続の構造または配線である。この接続部104での接続により、マクロセル第1コア806に電力を供給するマクロセル第1内部電源線802と第1回路ブロック501に電力を供給するサブ電源線602の電位の差が抑えられるので、第1回路ブロック501とマクロセル第1コア806の入出力の接続の間にアイソレーション回路を設けなくても、第1回路ブロック501とマクロセル第1コア806とを電源遮断状態へ移行する場合や電源遮断状態から復帰する場合に、マクロセル第1コア806や第1回路ブロック501の入出力端子に中間電位が入力されることが防がれ、よって貫通電流を防ぐことができる。したがって、アイソレーション回路が不要となるため、マクロセル801のセルディレイやセル面積を抑えることができる。図9は、図8に示した回路に対応するタイミングチャートであり、RAMのメモリ周辺回路部を有するマクロセル第1コア806と、RAMのメモリアレイ部を有するマクロセル第2コア807の両方を電源遮断させる完全遮断モードの動作を示している。通常動作状態から電源遮断状態へ移行する場合は、第1回路ブロック電源スイッチ制御信号510、マクロセル第1コア電源スイッチ制御信号811、マクロセル第2コア電源スイッチ制御信号812により電源スイッチ603、804および805をオフ状態とし、マクロセル内部電源間スイッチ制御信号813によりマクロセル内部電源間スイッチ808をオン状態とする。これによりサブ電源線602やマクロセル第1コア内部電源線802や、マクロセル第2コア内部電源線803は、いずれもリーク電流により電圧が降下する。この時、仮に接続部104が無い場合、前述の図4で説明したようにサブ電源線602とマクロセル第1コア内部電源線802の電源電圧降下速度が異なるため、両電源線に電位差が生じる。このため、通常動作状態から電源遮断状態に移行する期間において、マクロセル第1コア806から第1回路ブロック501内の後段回路セル103に中間電位が入力される可能性がある。例えば後段回路セル103がインバータ回路であった場合、インバータ回路のNMOSとPMOSが両方ともオンすることで、貫通電流が急激に流れる可能性があり、電源遮断状態へ移行するまでの移行時間が設計時に意図した時間と異なったり、電源ノイズが生じる可能性がある。したがって、図8に示す回路を備える半導体装置が誤動作する可能性がある。これに対して本実施例では、接続部104での接続により、電圧の降下速度の差を抑えることができる。このため第1回路ブロック内の後段回路セル103の入力端子に中間電位が入力されることが防がれ、アイソレーション回路の追加をすることなく、貫通電流が流れることを防ぐことができる。電源遮断状態から復帰する場合は、まず第1回路ブロック電源スイッチ制御信号510により第1回路ブロック電源スイッチ603のみオンし、サブ電源線602とマクロセル第1コア内部電源線802とマクロセル第2コア内部電源線803を十分昇圧した後、マクロセル内部電源間スイッチ制御信号813によりマクロセル内部電源間スイッチ808をオフし、マクロセル第1コア電源スイッチ制御信号811及びマクロセル第2コア電源スイッチ制御信号812によりマクロセル第1コア電源スイッチ804及びマクロセル第2コア電源スイッチ805をオンし、電源インピーダンスを下げ、通常動作状態へ移行する。仮に接続部104が無くそれぞれの電源スイッチにてサブ電源線602とマクロセル第1内部電源線802を昇圧する場合、前述の図4で説明したようにサブ電源線602とマクロセル第1コア内部電源線802の昇圧速度が異なるため、両電源線に電位差が生じる。例えば高速動作が必要な高性能RAMマクロセルの場合、動作時の電源ドロップを抑えるためマクロセル電源スイッチ804や805のPMOSのスイッチの量を第1回路ブロック電源スイッチ603と比べて相対的に多くすると、電源遮断状態から通常動作状態への復帰時に、マクロセル第1コア内部電源線802の電圧はサブ電源線602に比べて速く昇圧する。このため、電源遮断状態から通常動作状態に移行する期間において、第1回路ブロック501内の前段回路セル102からRAMのメモリ周辺回路部を有するマクロセル第1コア806に中間電位が入力される可能性がある。例えばRAMを有するマクロセルコアに入力される中間電位を例えばRAM内部のインバータ回路で受けた場合、インバータ回路のNMOSとPMOSが両方ともオンすることで、貫通電流が流れる可能性がある。特にRAMの書き込みデータビット端子のように、マクロセルに複数の入力端子がある場合はこの貫通電流による影響は大きくなる可能性がある。この貫通電流により、電力が増大する、電源ドロップが生じる、電源電圧が復帰するまでの時間が設計時に意図した時間と異なるなどの問題が生じる可能性がある。したがって、図8に示す回路を備える半導体装置が誤動作する可能性がある。これに対して本実施例では、復帰移行期間においては、マクロセル内部電源線802、803とサブ電源線602が電気的に接続されているので、マクロセル内部電源線802とサブ電源線602の昇圧速度の差を抑えることができる。このため電源スイッチ付きマクロセル801の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。従って、アイソレーション回路が不要であるため、マクロセルのセルディレイやセル面積を抑えることができる。さらに、マクロセル電源スイッチ804や805に第1回路ブロック電源スイッチ603の駆動力より駆動力が高いものを用いることにより、マクロセルへの充電が、マクロセル電源スイッチ804や805をオフ状態のままとし、駆動力の小さい方である第1回路ブロック電源スイッチ603を介してのみ行われるため、メイン電源線809や810への電源ノイズの影響を抑えることができる。なお、第1メイン電源線809と第2メイン電源線810の電圧が異なる場合、マクロセル第2コア電源スイッチ805をオンした後に、マクロセル第2コア内部電源線803にはマクロセル第2コア電源スイッチ805を介して更に充放電が行われる。しかし、第1メイン電源線809と第2メイン電源線810の電圧の差が一般に小さい場合が多く、この充放電による第2メイン電源線810へ与える電源ノイズの影響は小さい。図10は、図8に示した回路に対応するタイミングチャートであり、RAMのメモリ周辺回路部を有するマクロセル第1コア806のみ電源遮断状態とし、RAMのメモリアレイ部を有するマクロセル第2コア807は通常動作状態を続け、メモリセルのデータを保持し続けるリテンションモードの動作を示している。通常動作状態から電源遮断状態に移行する場合は、マクロセル内部電源間スイッチ制御信号813によりマクロセル内部電源間スイッチ808をオフ状態のままとし、マクロセル第2コア電源スイッチ制御信号812によりマクロセル第2コア電源スイッチ805をオン状態のままとし、第1回路ブロック電源スイッチ制御信号510およびマクロセル第1コア電源スイッチ制御信号811により、第1回路ブロック電源スイッチ603およびマクロセル第1コア電源スイッチ804をオフ状態とする。これによりサブ電源線602とマクロセル第1コア内部電源線802は、リーク電流により電圧が降下する。このとき、仮に接続部104が無い場合、前述の図4で説明したようにサブ電源線602とマクロセル第1コア内部電源線802の電源電圧降下速度が異なるため、両電源線に電位差が生じる。このため、通常動作状態から電源遮断状態に移行する期間において、マクロセル第1コア806から第1回路ブロック501内の後段回路セル103に中間電位が入力される可能性があり、貫通電流が急激に流れ、電源遮断状態へ移行するまでの移行時間が設計時に意図した時間と異なったり、電源ノイズが生じる可能性がある。したがって、図8に示す回路を備える半導体装置が誤動作する可能性がある。これに対して本実施例では、接続部104での接続により、電圧の降下速度の差を抑えることができる。このため第1回路ブロック内の後段回路セル103の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。電源遮断状態から通常動作状態へ復帰する場合は、まず第1回路ブロック電源スイッチ制御信号510により第1回路ブロック電源スイッチ603のみオンし、サブ電源線602とマクロセル第1コア内部電源線802を十分昇圧した後、マクロセル第1コア電源スイッチ制御信号811によりマクロセル第1コア電源スイッチ804をオンし、電源インピーダンスを下げ、通常動作状態へ移行する。仮に接続部104が無くそれぞれの電源スイッチにてサブ電源線602とマクロセル第1内部電源線802を昇圧する場合、前述の図4で説明したようにサブ電源線602とマクロセル第1コア内部電源線802の昇圧速度が異なるため、両電源線に電位差が生じる。例えば高速動作が必要な高性能RAMマクロセルの場合、動作時の電源ドロップを抑えるためマクロセル電源スイッチ804のPMOSのスイッチの量を第1回路ブロック電源スイッチ603に比べて相対的に多くすると、電源遮断状態から通常動作状態への復帰時に、マクロセル第1コア内部電源線802の電圧はサブ電源線602に比べて速く昇圧する。このため、電源遮断状態から通常動作状態に移行する期間において、第1回路ブロック501内の前段回路セル102からRAMのメモリ周辺回路部を有するマクロセル第1コア806に中間電位が入力される可能性があり、貫通電流が流れ電力が増大する、電源ノイズが生じる、電源電圧が復帰するまでの時間が設計時に意図した時間と異なるなどの問題が生じる可能性がある。したがって、図8に示す回路を備える半導体装置が誤動作する可能性がある。これに対して本実施例では、マクロセル内部電源線802とサブ電源線602が接続部104により接続されているので、マクロセル第1内部電源線802とサブ電源線602の昇圧速度の差を抑えることができる。このため電源スイッチ付きマクロセル801の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。従って、アイソレーション回路が不要であるため、マクロセルのセルディレイやセル面積を抑えることができる。さらに、マクロセル電源スイッチ804に第1回路ブロック電源スイッチ603の駆動力より駆動力が高いものを用いることにより、マクロセルへの充電が、マクロセル電源スイッチ804をオフ状態のままとし、駆動力の小さい方である第1回路ブロック電源スイッチ603を介してのみ行われるため、メイン電源線809や810への電源ノイズの影響を抑えることができる。また上述の通り、本実施例のマクロセル801には、メイン電源線809もしくは810とマクロセル電源スイッチ804もしくは805との接続の他に、マクロセル内部電源線802とサブ電源線602との接続がある。通常、自動配線ツールなどによる自動電源配線接続を可能とするため、セルのライブラリには電源端子が定義される。マクロセル801のライブラリでは、メイン電源線と接続されるマクロセル電源スイッチの電源端子のほかに、サブ電源線602と接続するためのマクロセル内部電源線802の電源端子を別途ライブラリに定義することで、自動配線ツールなどによる自動電源配線接続が可能になり、半導体装置の設計が容易になる。