"不揮発性メモリNVMセル構造であって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するNMOS制御トランジスタと、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するPMOS消去トランジスタと、ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOSデータトランジスタと、を含む、NVMセル構造。不揮発性メモリNVMセルをプログラミングする方法であって、前記NVMセルが、NMOS制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有する、前記NMOS制御トランジスタと、PMOS消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有する、前記PMOS消去トランジスタと、NMOSデータトランジスタであって、ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有する、前記NMOSデータトランジスタと、を含み、前記NVMセルのプログラミング方法が、前記制御電圧及び消去電圧を0Vからそれぞれ所定の最大制御電圧Vcmax及び所定の最大消去電圧Vemaxまでランプアップする一方、前記NMOSデータトランジスタの前記ソース及びドレイン電圧を0Vに設定すること、を含む、方法。請求項2に記載の方法であって、全ての電極を0Vに設定すること、前記データトランジスタの前記ソース電極を0Vに且つ前記データトランジスタの前記ドレイン電極をフローティングに、又は前記データトランジスタの前記ドレイン電極を0Vに且つ前記データトランジスタの前記ソース電極をフローティングに、又は両方の電極を0Vに設定すること、前記データトランジスタの前記バルク領域を0Vに設定すること、その後、前記制御電圧を0Vから前記所定の最大制御電圧Vcmaxまで且つ前記消去電圧を0Vから前記所定の最大消去電圧Vemax、までランプアップさせること、及び所定のプログラム時間Tprogの間これらの電圧を保つこと、その後、前記制御電圧をVcmaxから0Vまで且つ前記消去電圧をVemaxから0Vまでランプダウンさせること、を更に含む、方法。請求項3に記載の方法であって、前記所定の最大制御電圧Vcmax及び前記所定の最大消去電圧Vemaxが両方約10Vであり、前記所定のプログラム時間Tprogが約20~50ミリ秒である、方法。請求項3に記載の方法であって、前記所定の最大制御電圧Vcmax及び前記所定の最大消去電圧Vemaxが両方約16Vであり、前記所定のプログラム時間Tprogが約20~50ミリ秒である、方法。不揮発性メモリNVMセルアレイをプログラミングする方法であって、前記NVMセルアレイがNVMセルの複数の行を含み、前記アレイ内の各NVMセルが、NMOS制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOS制御トランジスタと、PMOS消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するPMOS消去トランジスタと、NMOSデータトランジスタであって、ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOSデータトランジスタと、を含み、前記NVMセルアレイのプログラミング方法が、プログラムされるべき前記アレイ内のそれらのNVMセルに対し、前記制御電圧及び消去電圧電極を0Vからそれぞれ所定の最大制御電圧Vcmax及び所定の最大消去電圧Vemaxまでランプアップする一方、前記セルのNMOSデータトランジスタの前記ソース及びドレイン電極を0Vに設定すること、を含む、方法。請求項6に記載の方法であって、全ての電極を0Vに設定すること、選択されたアレイ行内のプログラムされるよう選択された各NVMセルに対し、前記データトランジスタの前記ソース電極を0Vに且つ前記データトランジスタの前記ドレイン電極をフローティングに設定すること、又は前記データトランジスタの前記ドレイン電極を0Vに且つ前記データトランジスタの前記ソース電極をフローティングに、又は両方の電極を0Vに設定すること、前記データトランジスタの前記バルク領域を0Vに設定すること、その後、前記選択された行の前記制御電圧を0Vから前記所定の最大制御電圧Vcmaxまで且つ前記選択された行の前記消去電圧を0Vから前記所定の最大消去電圧Vemaxまでランプアップさせること、及びこれらの電圧を所定のプログラム時間Tprogの間保つこと、その後、前記制御電圧をVcmaxから0Vまで且つ前記消去電圧Vemaxから0Vまでランプダウンすること、前記選択されたアレイ行内のプログラムされないよう選択された各NVMセルに対し、前記データトランジスタの前記ソース電極を禁止電圧VNに且つ前記データトランジスタの前記ドレイン電極をフローティングに、又は前記データトランジスタの前記ドレイン電極を前記禁止電圧VNに且つ前記データトランジスタの前記ソース電極をフローティングに、又は両方の電極を前記禁止電圧VNに設定すること、その後、前記選択された行の前記制御電圧を0VからVcmaxまで且つ前記消去電圧を0VからVemaxまでランプアップさせること、及び前記所定のプログラム時間Tprogの間これらの電圧を保つこと、その後、前記選択された行の前記制御電圧をVcmaxから0Vまで且つ前記選択された行の前記消去電圧をVemaxから0Vまでランプダウンさせること、プログラムされないよう選択されたアレイ行内の各NVMセルに対し、前記制御電圧及び前記消去電圧を0Vに設定すること、前記データトランジスタの前記ソース電極を0V又は前記禁止電圧VNに、又は前記データトランジスタの前記ドレイン電極を0V又は前記禁止電圧VNに設定すること、及び前記禁止電圧VNを有する全ての電極を0Vに戻すこと、を更に含む、方法。請求項7に記載の方法であって、前記所定の最大制御電圧Vcmax及び前記所定の最大消去電圧Vemaxが両方約10Vであり、前記所定のプログラム時間Tprogが約20~50ミリ秒である、方法。請求項7に記載の方法であって、前記所定の最大制御電圧Vcmax及び前記所定の最大消去電圧Vemaxが両方約16Vであり、前記所定のプログラム時間Tprogが約20~50ミリ秒である、方法。図2は、3トランジスタ不揮発性メモリNVMセル構造200の一実施例を示す。NVMセル構造200は、NMOS制御トランジスタNcであって、制御電圧Vcを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードFGに接続されるゲート電極を有するNMOS制御トランジスタNcと、PMOS消去トランジスタPeであって、消去電圧Veを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードFGに接続されるゲート電極を有するPMOS消去トランジスタPeと、NMOSデータトランジスタNdであって、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するNMOS読み出しトランジスタNdとを含む。このように、図2の実施例は、図1に示す全PMOSの4トランジスタNVMセル100を3トランジスタNVMセル200に改変している。これは、PMOSを、隔離されたPウェル図4を備えたNMOSに変更し、PMOS読み出しトランジスタとPMOSプログラムトランジスタを1つのNMOSデータトランジスタに置き換え、そのため、図3に示すように、大きなNウェルスペーシングを有することが多い全PMOS構造と比較して一層コンパクトなレイアウトを有するNMOSPMOSNMOS3トランジスタ構造を提供している。データトランジスタの基板領域は、図4に示すように共通のP基板であってもよく、或いは、図5に示すように隔離されたPウェルであってもよい。図3、図4及び図5の各々において、垂直の破線間の領域は1つのNVMセルを示す。図6は、3トランジスタNVMセルを組み込むNVMセルアレイの一実施例を示す。図6のNVMセルアレイアーキテクチャにおいて、アレイの行は、分離されたVe電極及びVc電極を有し、行毎プログラミング方法を可能にしている。プログラミングシーケンスの間、以下に更に述べるようにプログラムシーケンス参照、プログラムするよう選択された行のVe電極及びVc電極が、0Vからそれぞれ所定の最大消去電圧Vemax及び所定の最大制御電圧Vcmaxまでランプされ、B1電極又はB2電極或いはその両方が0Vに設定される。プログラムされないよう選択された行禁止プログラムに対し、Ve電極及びVc電極は、0Vからそれぞれ所定の最大消去電圧Vemax及び所定の最大制御電圧Vcmaxまでランプアップされ、B1電極又はB2電極或いはその両方が禁止電圧VNに設定される。選択されない行のVe電極及びVc電極は0Vのままである。このため、選択されない行のNVMセルは、B1電極及びB2電極の電圧値とは独立して、プログラムされないか又は消去状態から妨害されない。これにより、NVMアレイ内のB1及びB2電極にパスゲートトランジスタの必要性がなくなり、そのため、アレイのサイズが小さく保たれる。Vemax及びVcmax電圧レベルは、消去シーケンス下記消去コンディション参照及びプログラミングシーケンス後、プログラムされたセルのフローティングゲート電圧がVFG1であり、プログラムされないセルのフローティングゲート電圧がVFG2であり、ここで、VFG1及びVFG2は0Vより低く、VFG1はVFG2より小さくなる例えば、VFG1=-4V及びVFG2=IVであるように選択される。読み出しシーケンスの間、以下に更に述べるように読み出しコンディション参照、選択されない行のVe電極及びVc電極は0Vに設定され、読み出されるよう選択された行のVe電極及びVc電極は、所定の最大読み出し電圧Vrmaxに設定されて、VrmaxVFG1が0Vより低く、VrmaxVFG2が0Vより高くなるようにする例えば、VrmaxVFG1=-1Vであり、VrmaxVFG2=2Vとなるように、Vrmax=3Vである。また、アレイ内のNVMセルの全てに対し、B1電極が0Vに設定され、B2電極が、B1電極とB2電極との間の電圧差が、読み出しが可能となるのに充分である一方、プログラムされるセルを妨害しないように正の電圧例えば、約1Vに、又はその逆に設定される。そのため、この読み出しコンディションにおいて、選択されない行からのNVMセルの全てはゼロ電流出力を与え、読み出されるよう選択された行からのプログラムされないセルはノンゼロ電流出力を与える。このNVMセル及びNVMセルアレイは、米国特許第7,164,606号に関連して上述した逆ファウラーノルドハイムトンネルリングプログラミング方法の利点を保持している。図2から図6を参照し、アレイ行内の図2のNVMセル200のためのプログラム、消去、及び読み出しシーケンスの概要は下記の通りである。プログラムシーケンス1.全ての電極を0Vに設定する。2.プログラムされるよう選択された行に対し、B1電極を0Vに且つB2電極をフローティングに、又はB2電極を0Vに且つB1電極をフローティングに、或いはその両方の電極を0Vに設定し、その後、選択された行のVc電極を0VからVcmaxまで、及び選択された行のVe電極を0VからVemaxまでランプアップさせ、それを所定のプログラム時間Tprogの間保つ。米国特許番号第7,164,606号に開示された全PMOS4トランジスタNVMセルのプログラミングシーケンスと比べると、Ve電極は、ここでは、隔離されたPウェルとNウェルの間に形成されるPNダイオードを順方向バイアスすることを防ぐため、Vc電極と共にランプアップされる。その後、選択された行のVc電極をVcmaxから0Vまで、及び選択された行のVe電極をVemaxから0Vまでランプダウンする。選択された行のVpw電極は0Vに設定される。3.プログラムされないよう選択された行禁止プログラムに対し、B1電極を禁止電圧VNに且つB2電極をフローティングに、又はB2電極を禁止電圧VNに且つB1電極をフローティングに、又は両方の電極を禁止電圧VNに設定し、その後、選択された行のVc電極を0VからVcmaxまで、及び選択された行のVe電極を0VからVemaxまでランプアップさせ、これらの電圧を所定のプログラム時間Tprogの間保つ米国特許番号第7,164,606号に開示された全PMOS4トランジスタNVMセルプログラミングシーケンスと比べると、Ve電極は、ここでは、隔離されたPウェルとNウェルの間に形成されるPNダイオードを順方向バイアスすることを防ぐため、Vc電極と共にランプアップされる。図4及び5参照。その後、選択された行のVc電極をVcmaxから0Vまで、及び選択された行のVe電極をVemaxから0Vまでランプダウンする。選択された行のVpw電極は0Vに設定される。4.選択されない行に対し、これらの行のVc及びVe電極を0Vに、B1電極を0V又は禁止電圧VNに、又はB2電極を0V又は禁止電圧VNに維持する。5.電圧VNを有する全ての電極を0Vに戻す。この後、プログラミングシーケンスが完了し、ここで、選択された行内のプログラムされるセルはプログラムされており、選択された行内のプログラムされないセル禁止プログラムはプログラムされておらず、一方、選択されない行内のプログラムされないセルは、プログラムされておらず、妨害されない状態にある。消去コンディションVe電極を0Vから最大消去電圧Vemaxまでランプアップし、それを予め定義された消去時間Teraseの間保ち、Ve電極を最大消去電圧Vemaxから0Vまでランプダウンする。全ての他のセル電極は0Vに設定される。読み出しコンディションB1電極を0Vに且つB2電極を約1Vの電圧差に例えば、セル電流を読み出し得るのに充分である一方、プログラムされたセルを妨害しないようにする電圧、又はその逆に設定する。読み出されるよう選択された行のVc電極及びVe電極を最大読み出し電圧Vrmaxに設定し、選択されない行のVc電極及びVe電極を0Vに設定する。全ての他の電極は0Vに設定される。プログラム、消去、及び読み出しオペレーションに用いられる電圧レベルは、NVMセル200のNMOS及びPMOSデバイス内に用いられるゲート酸化物の厚みに依存することが当業者には理解されよう。例えば、ゲート酸化物の厚みが60~80Åの場合、VN≒3.3V、Vcmax=Vemax≒10V、Tprog=Terase≒20~50ミリ秒である。ゲート酸化物の厚みが120Åの場合、VN≒5.0V、Vcmax=Vemax≒16V、Tprog=Terase≒20~50ミリ秒である。上述の特定の実施例は例として提供されたものであり、当業者であれば、添付の特許請求の範囲及びその均等物に示される範囲から逸脱することなく、他の改変も想起するであろうことを理解されたい。"