"コンピュータによって実行されるレイアウト方法において、並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの第1の露光工程で形成する第1のパターン及び第2の露光工程で形成する第2のパターンとして設定し、前記第1のパターンと前記第2のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトする、ことを特徴とするレイアウト方法。入力信号が、前記トランジスタ対の前記第1のパターンと設定されたゲート電極パターン及び前記第2のパターンと設定されたゲート電極パターンに並列に供給されるようにレイアウトすることを特徴とする請求項1に記載のレイアウト方法。コンピュータによって実行されるレイアウト方法において、並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの1回目の露光で形成する第1のパターン及び2回目の露光で形成する第2のパターンとして設定し、前記第1または前記2のパターンの一方を、ダミーのゲート電極パターンとして設定し、設定された前記ダミーのゲート電極パターンを除く前記ゲート電極パターンを用いたトランジスタを含む回路をレイアウトする、ことを特徴とするレイアウト方法。ダブルパターニングを用いた半導体装置の製造方法において、露光により第1のトランジスタの第1のゲート電極パターンを形成する第1の露光工程と、露光により前記第1のゲート電極パターンと並列に配置される第2のトランジスタの第2のゲート電極パターンを形成する第2の露光工程と、前記第1のゲート電極パターンと、前記第2のゲート電極パターンとを並列に接続する配線工程と、を含むことを特徴とする半導体装置の製造方法。ダブルパターニングを用いた半導体装置の製造方法において、露光によりトランジスタのゲート電極パターンを形成する第1の露光工程と、露光により前記ゲート電極パターンと並列に配置されるダミーのゲート電極パターンを形成する第2の露光工程と、を含むことを特徴とする半導体装置の製造方法。しかし、ダブルパターニングは、目的のパターンを2つのマスクを用いて、2回に分けて形成するため、1回目と2回目で形成されるパターンのばらつきたとえば、ウェハやチップ全体でのばらつきに違いが生じる。これにより、トランジスタの特性のばらつきが大きくなる問題があった。発明の一観点によれば、以下に示すような、コンピュータによって実行されるレイアウト方法が提供される。このレイアウト方法は、並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの第1の露光工程で形成する第1のパターン及び第2の露光工程で形成する第2のパターンとして設定し、前記第1のパターンと前記第2のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトする。また、発明の一観点によれば、以下に示すような、コンピュータによって実行されるレイアウト方法が提供される。このレイアウト方法は、並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの1回目の露光で形成する第1のパターン及び2回目の露光で形成する第2のパターンとして設定し、前記第1または前記2のパターンの一方を、ダミーのゲート電極パターンとして設定し、設定された前記ダミーのゲート電極パターンを除く前記ゲート電極パターンを用いたトランジスタを含む回路をレイアウトする。また、発明の一観点によれば、以下に示すような、ダブルパターニングを用いた半導体装置の製造方法が提供される。この半導体装置の製造方法は、露光により第1のトランジスタの第1のゲート電極パターンを形成する第1の露光工程と、露光により前記第1のゲート電極パターンと並列に配置される第2のトランジスタの第2のゲート電極パターンを形成する第2の露光工程と、前記第1のゲート電極パターンと、前記第2のゲート電極パターンとを並列に接続する配線工程と、を含む。また、発明の一観点によれば、以下に示すような、ダブルパターニングを用いた半導体装置の製造方法が提供される。この半導体装置の製造方法は、露光によりトランジスタのゲート電極パターンを形成する第1の露光工程と、露光により前記ゲート電極パターンと並列に配置されるダミーのゲート電極パターンを形成する第2の露光工程と、を含む。開示のレイアウト方法及び半導体装置の製造方法によれば、ダブルパターニングによるトランジスタの特性ばらつきを抑えることができる。以下、本発明の実施の形態を、図面を参照しつつ説明する。第1の実施の形態図1は、第1の実施の形態のレイアウト方法の一例を示す図である。レイアウト方法は、設計装置図12に示すようなコンピュータによって実行される。図1では、MOSFETMetalOxideSemiconductorFieldEffectTransistorのゲート電極パターン10,11,12,13,14,15が複数並列に配置されたレイアウトが示されている。ゲート電極パターン10~15は、pチャネル型MOSFET形成用の活性領域20p,21p,22p,23p,24p,25pと、nチャネル型MOSFET形成用の活性領域20n,21n,22n,23n,24n,25nに跨るように配置されている。このようなゲート電極パターン10~15を形成する際、狭いピッチで形成するために、半導体装置の製造プロセスにおける露光工程ではダブルパターニングが行われる。本実施の形態のレイアウト方法では、ダブルパターニングを考慮して、設計段階において、以下の処理が行われる。設計装置は、まず、並列に配置される複数のゲート電極パターン10~15を交互に、ダブルパターニングの第1の露光工程1回目の露光工程で形成するパターン、第2の露光工程2回目の露光工程で形成するパターンとして設定するステップS1。たとえば、図1の例では、設計装置は、ゲート電極パターン11,13,15を第1の露光工程で形成するパターンとして設定し、ゲート電極パターン10,12,14を第2の露光工程で形成するパターンとして設定する。以上のように設定したのち、設計装置は、第1の露光工程で形成するパターンと、第2の露光工程で形成するパターンとを、並列に接続したトランジスタ対を含む回路をレイアウトするステップS2。図1の右下には、2入力NAND回路のレイアウトを生成した例が示されている。第1の露光工程で形成するゲート電極パターン11と第2の露光工程で形成するゲート電極パターン14を並列に接続する配線パターン30が生成されており、これによりトランジスタ対が形成される。また、第1の露光工程で形成するゲート電極パターン13と、第2の露光工程で形成するゲート電極パターン12を並列に接続する配線パターン31が生成されており、これによりトランジスタ対が形成される。他に2入力NAND回路を形成するための配線パターン32と、VDD電源配線パターン33、VSS電源線パターン34が形成されている。この例では、2入力NAND回路の一方の入力信号が、配線パターン30を介して、ゲート電極パターン11,14に並列に供給され、ゲート電極パターン11,14を用いて形成されるトランジスタ対を同時にオンまたはオフさせるようにレイアウトされている。また、2入力NAND回路の他方の入力信号が、配線パターン31を介して、ゲート電極パターン12,13に並列に供給され、ゲート電極パターン12,13を用いて形成されるトランジスタ対を同時にオンまたはオフさせるようにレイアウトされている。なお、活性領域20p~25pと活性領域20n~25nは、活性領域35p,35nとして、設定され直されている。また、ゲート電極パターン10,15は、トランジスタの形成には用いられず、セル間のリーク電流防止などのためのダミーパターンとされている。このようなレイアウトによって、以下に示すような回路図の2入力NAND回路が得られる。図2は、本実施の形態のレイアウト方法によって得られる2入力NAND回路の回路例を示す図である。本実施の形態のレイアウト方法によって得られる2入力NAND回路は、トランジスタTr1,Tr2,Tr3,Tr4,Tr5,Tr6,Tr7,Tr8を有している。トランジスタTr1~Tr4は、pチャネル型MOSFETであり、トランジスタTr5~Tr8は、nチャネル型MOSFETである。トランジスタTr1~Tr4のソースはVDD電源配線vddに接続され、ドレインは、トランジスタTr5,Tr6のドレインと出力端子outに接続されている。トランジスタTr1,Tr2のゲートは、入力端子inAに接続され、トランジスタTr3,Tr4のゲートは、入力端子inBに接続されている。トランジスタTr5,Tr6のソースは、トランジスタTr7,Tr8のドレインに接続され、ゲートは入力端子inBに接続されている。トランジスタTr7,Tr8のソースは、VSS電源配線vssに接続され、ゲートは入力端子inAに接続されている。トランジスタTr1は、図1のゲート電極パターン11と活性領域35pを用いて形成され、トランジスタTr2は、ゲート電極パターン14と活性領域35pを用いて形成される。トランジスタTr3は、ゲート電極パターン12と活性領域35pを用いて形成され、トランジスタTr4は、ゲート電極パターン13と活性領域35pを用いて形成される。トランジスタTr5は、図1のゲート電極パターン12と活性領域35nを用いて形成され、トランジスタTr6は、ゲート電極パターン13と活性領域35nを用いて形成される。トランジスタTr7は、ゲート電極パターン11と活性領域35nを用いて形成され、トランジスタTr8は、ゲート電極パターン14と活性領域35nを用いて形成される。図1に示したように、配線パターン30によりゲート電極パターン11,14を並列に接続することで、図2のようにトランジスタTr1,Tr2とトランジスタTr7,Tr8はペアp1,p2として機能する。また、図1に示したように、配線パターン31によりゲート電極パターン12,13を並列に接続することで、図2のようにトランジスタTr3,Tr4とトランジスタTr5,Tr6はペアp3,p4として機能する。このように、第1の露光工程で形成されるゲート電極パターン11,12と、第2の露光工程で形成されるゲート電極パターン13,14を並列に接続して、トランジスタをペアで用いることで、ダブルパターニングで発生する特性ばらつきを低減できる。また、第1の露光工程で形成されるゲート電極パターン11,12と、第2の露光工程で形成されるゲート電極パターン13,14を並列に接続することで、トランジスタのゲート幅が広がることになり、電流を多く流せるようになる。ここで、上記のようなレイアウト方法に対する比較例として、ペアのトランジスタを作らない2入力NAND回路をダブルパターニングで生成する場合について説明する。図3は、2入力NAND回路のレイアウトの比較例を示す図である。ゲート電極パターン40,41,42,43は、並列に複数配置されており、ゲート電極パターン41,42の下には、pチャネル型MOSFET用の活性領域50pと、nチャネル型MOSFET用の活性領域50nが配置されている。ゲート電極パターン40,43は、ダミーパターンとされている。さらに、ゲート電極パターン42を挟む活性領域50n間と、ゲート電極パターン41,42間の活性領域50p,50nを電気的に接続する配線パターン51と、VDD電源配線パターン52と、VSS電源配線パターン53が配置されている。図4は、2入力NAND回路の回路図の比較例を示す図である。図3に示したレイアウトによって得られる2入力NAND回路は、トランジスタTr10,Tr11,Tr12,Tr13を有している。トランジスタTr10,Tr11は、pチャネル型MOSFETであり、トランジスタTr12,Tr13は、nチャネル型MOSFETである。トランジスタTr10,Tr11のソースはVDD電源配線vddに接続され、ドレインは、トランジスタTr12のドレインと出力端子outに接続されている。トランジスタTr10のゲートは、入力端子inAに接続され、トランジスタTr11のゲートは、入力端子inBに接続されている。トランジスタTr12のソースは、トランジスタTr13のドレインに接続され、ゲートは入力端子inBに接続されている。トランジスタTr13のソースは、VSS電源配線vssに接続され、ゲートは入力端子inAに接続されている。トランジスタTr10は、図3のゲート電極パターン41と活性領域50pを用いて形成され、トランジスタTr11は、ゲート電極パターン42と活性領域50pを用いて形成される。トランジスタTr12は、図3のゲート電極パターン42と活性領域50nを用いて形成され、トランジスタTr13は、ゲート電極パターン41と活性領域50nを用いて形成される。ダブルパターニングによって、ゲート電極パターン41,43を第1の露光工程で形成し、ゲート電極パターン40,42を第2の露光工程で形成する場合、トランジスタTr10~Tr13に、たとえば、以下のようなゲート遅延のばらつきが生じる。図5は、ゲート遅延のばらつきの分布の例を示す図である。横軸がゲート遅延であり、縦軸が、そのゲート遅延を示すトランジスタの個数たとえば、ウェハまたはチップ全体での個数である。分布60aは、第1の露光工程で形成されるゲート電極パターン41を用いたトランジスタTr10,Tr13のゲート遅延のばらつきの例である。分布60bは、第2の露光工程で形成されるゲート電極パターン42を用いたトランジスタTr11,Tr12のゲート遅延のばらつきの例である。ダブルパターニングでは、露光工程を第1の露光工程と、第2の露光工程と分けてゲート電極パターン41~43を形成するので、図5のような2つのばらつきの分布60a,60bが得られ、全体的なばらつきが大きくなる。これに対し、図1に示した第1の実施の形態のレイアウト方法によれば、以下のようなゲート遅延のばらつきの分布が得られる。図6は、第1の実施の形態のレイアウト方法を適用した場合の、ゲート遅延のばらつきの分布の例を示す図である。横軸がゲート遅延であり、縦軸が、そのゲート遅延を示すトランジスタの個数たとえば、ウェハまたはチップ全体での個数である。分布61は、図2に示したような、ペアp1~p4のトランジスタのゲート遅延のばらつきを示している。点線で示した図5の分布60a,60bと比べて、全体的なばらつきの範囲が狭くなっている。このように、第1の露光工程で形成されるゲート電極パターン11,12と、第2の露光工程で形成されるゲート電極パターン13,14を並列に接続して、トランジスタをペアで用いることで、ダブルパターニングで発生するゲート遅延のばらつきを抑制できる。図7は、レイアウト工程の一例の処理の流れを示すフローチャートである。設計装置は、ネットリスト65やデザインルール66などを入力して、図1に示したようなレイアウト方法を用いてレイアウト設計を行うステップS10。その後、設計装置はDRCDesignRuleCheckingやLVSLayoutVersusSchematicなどの検証を行いステップS11、エラーが発生しないか判定するステップS12。検証により、エラーが発生した場合には、ステップS10からの処理が繰り返され、エラーが発生しない場合、設計装置はレイアウトデータを抽出するステップS13。半導体装置の製造プロセスでは、前述のレイアウト工程によって生成されたレイアウトデータなどをもとにマスクが生成され、そのマスクを用いてダブルパターニングによる露光工程及びエッチング処理が行われ、実際にゲート電極パターンなどが形成される。その後、配線工程などが実施され、半導体装置が完成する。図8は、半導体装置の製造プロセスの一部の流れを示すフローチャートである。図1に示したように設計されるゲート電極パターン10~15は、ゲート電極パターン形成工程ステップS20で形成される。ゲート電極パターン10~15は、前述したように、ダブルパターニングにより形成される。ゲート電極パターン形成工程は、第1の露光工程ステップS20aと、第2の露光工程ステップS20bを含む。第1の露光工程では、レイアウト工程にて設定された内容にしたがって、露光装置による露光で、たとえば、ゲート電極パターン11,13,15が形成される。ゲート電極パターン11は、図2のトランジスタTr1,Tr7のゲートとなる。ゲート電極パターン13は、図2のトランジスタTr4,Tr6のゲートとなる。第2の露光工程では、レイアウト工程にて設定された内容にしたがって、露光装置による露光で、たとえば、ゲート電極パターン10,12,14が形成される。ゲート電極パターン12は、図2のトランジスタTr3,Tr5のゲートとなる。ゲート電極パターン14は、図2のトランジスタTr2,Tr8のゲートとなる。ゲート電極パターン形成工程では、エッチングにより、上記ゲート電極パターン11~15を完成させる。その後、図示を省略しているが、ソースやドレイン電極パターンの形成が行われたのち、配線工程ステップS21が行われる。配線工程では、図1に示したようなレイアウトに応じて配線が形成される。本実施の形態では、たとえば、第1の露光工程で形成されたゲート電極パターン11,12と、第2の露光工程で形成されたゲート電極パターン13,14を並列に接続する配線が形成される。その後、各種の検査や組み立て工程が行われ、半導体装置が完成する。なお、上記では、2入力NAND回路をレイアウトする例について説明したが、これに限定されない。クロックラインなどのクリティカルパスに使われる回路フリップフロップなどやカレントミラー回路など、トランジスタの特性ばらつきを抑制したい回路のレイアウトの際に、上記のようなレイアウト方法を適用することで、ばらつきの少ない回路が得られる。すなわち、レイアウトの際に、第1の露光工程で形成されるゲート電極パターンと、第2の露光工程で形成されるゲート電極パターンを並列に接続して、トランジスタをペアで用いることで、ダブルパターニングで発生するゲート遅延のばらつきを低減できる。第2の実施の形態図9は、第2の実施の形態のレイアウト方法の一例を示すフローチャートである。第1の実施の形態のレイアウト方法と同様に、設計装置は、まず、並列に配置されるゲート電極パターンを交互に、ダブルパターニングの第1の露光工程で形成するパターン、第2の露光工程で形成するパターンとして設定するステップS30。図10は、並列に配置されるゲート電極パターンの例を示す図である。MOSFETのゲート電極パターン70,71,72,73,74が複数並列に配置されたレイアウトが示されている。ゲート電極パターン70~74は、pチャネル型MOSFET形成用の活性領域80p,81p,82p,83p,84p上と、nチャネル型MOSFET形成用の活性領域80n,81n,82n,83n,84n上に配置されている。ステップS30の処理では、設計装置は、たとえば、ゲート電極パターン71,73を第1の露光工程で形成するパターンとして設定し、ゲート電極パターン70,72,74を第2の露光工程で形成するパターンとして設定する。そして、設計装置は、設定した一方のパターンをダミーパターンとして設定するステップS31。たとえば、設計装置は、第2の露光工程で形成するゲート電極パターン70,72,74をダミーパターンとして設定する。次に、設計装置は、ダミーパターンとして設定されたゲート電極パターンを除くゲート電極パターンを用いたトランジスタを含む回路をレイアウトし、レイアウトデータを生成するステップS32。図11は、第2の実施の形態のレイアウト方法によるレイアウト例を示す図である。図11では、前述のステップS31の処理で、ゲート電極パターン70,72,74がダミーパターンとして設定された場合の、2入力NAND回路のレイアウト例が示されている。ゲート電極パターン71,73と、各活性領域81p,81n,83p,83n間を接続する配線パターン90,91、VDD電源配線パターン92、VSS電源配線パターン93により2入力NAND回路がレイアウトされている。ダミーパターンとして設定されたゲート電極パターン70,72,74の下にあった、図10の活性領域80p,80n,82p,82n,84p,84nについては、レイアウトから削除されている。このようなレイアウトの2入力NAND回路の回路図は、図4に示したものと同じである。ただし、第2の実施の形態のレイアウト方法では、ダブルパターニングの一方の露光工程で形成するゲート電極パターンをダミーパターンとして、トランジスタの形成には用いないようにすることで、特性ばらつきを抑制できる。たとえば、図5に示したような2つのばらつきの分布60a,60bを、どちらか一方にすることができる。また、トランジスタの形成に用いるゲート電極パターンを、ダブルパターニングの一方の露光工程で形成するもののみとすることで、特性ばらつきの見積もりを容易に行うことができる。以上のような第2の実施の形態のレイアウト方法も、図7に示したレイアウト設計ステップS10の工程で実行される。また、生成された図11のようなレイアウトデータをもとに、図8に示したような半導体装置の製造プロセスが実施される。すなわち、第1の露光工程では、露光によりトランジスタのゲート電極パターンを形成し、第2の露光工程では、露光により第1の露光工程で形成したゲート電極パターンと並列に配置されるダミーのゲート電極パターンつまりダミーパターンを形成する。なお、第1の露光工程で、ダミーパターンを形成し、第2の露光工程で、ゲート電極パターンを形成するようにしてもよい。なお、上記では、2入力NAND回路をレイアウトする例について説明したが、これに限定されない。クロックラインなどのクリティカルパスに使われる回路フリップフロップなどやカレントミラー回路など、トランジスタの特性ばらつきを抑制したい回路のレイアウトの際に、上記のようなレイアウト方法を適用することで、ばらつきの少ない回路が得られる。すなわち、レイアウトの際に、第1の露光工程か第2の露光工程で形成されるゲート電極パターンをどちらか一方を用いてトランジスタを形成することで、ダブルパターニングで発生するゲート遅延のばらつきを低減できる。以上のような第1または第2のレイアウト方法は、たとえば、以下に示すようなコンピュータにて実現される。図12は、本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。コンピュータ100は、CPUCentralProcessingUnit101によって装置全体が制御されている。CPU101には、バス108を介してRAMRandomAccessMemory102と複数の周辺機器が接続されている。RAM102は、コンピュータ100の主記憶装置として使用される。RAM102には、CPU101に実行させるOSOperatingSystemのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM102には、CPU101による処理に用いる各種データが格納される。バス108に接続されている周辺機器としては、ハードディスクドライブHDDHardDiskDrive103、グラフィック処理装置104、入力インタフェース105、光学ドライブ装置106、及び通信インタフェース107がある。HDD103は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。HDD103は、コンピュータ100の二次記憶装置として使用される。HDD103には、OSのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。グラフィック処理装置104には、モニタ104aが接続されている。グラフィック処理装置104は、CPU101からの命令にしたがって、画像をモニタ104aの画面に表示させる。モニタ104aとしては、CRTCathodeRayTubeを用いた表示装置や液晶表示装置などがある。入力インタフェース105には、キーボード105aとマウス105bとが接続されている。入力インタフェース105は、キーボード105aやマウス105bから送られてくる信号をCPU101に送信する。なお、マウス105bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。光学ドライブ装置106は、レーザ光などを利用して、光ディスク106aに記録されたデータの読み取りを行う。光ディスク106aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク106aには、DVDDigitalVersatileDisc、DVD-RAM、CD-ROMCompactDiscReadOnlyMemory、CD-RRecordable/RWReWritableなどがある。通信インタフェース107は、ネットワーク107aに接続されている。通信インタフェース107は、ネットワーク107aを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。以上、実施の形態に基づき、本発明のレイアウト方法及び半導体装置の製造方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。"