"第1主面およびその裏側の第2主面を持つ半導体基板と、前記半導体基板の第1主面側に設けられたソース用の半導体領域と、前記半導体基板の第2主面側に設けられたドレイン用の電極と、前記半導体基板の前記ソース用の半導体領域と前記ドレイン用の電極との間に設けられたチャネル形成用の半導体領域と、前記半導体基板の第1主面から、前記チャネル形成用の半導体領域を貫通して延びるトレンチ溝と、前記トレンチ溝の内部に形成されたゲート絶縁層と、前記トレンチ溝の内部に前記ゲート絶縁層を介して設けられた第1のゲート電極と、前記半導体基板の第1主面上の前記ソース用の半導体領域と電気的に接続されるソース電極と、前記ソース用の半導体領域の端部と前記チャネル形成用の半導体領域の端部以内の間に遮断溝を設けた半導体装置。前記遮断溝は、前記ソース用の半導体領域の外側で、前記チャネル形成用の半導体領域の端部よりも内側に設けられた請求項1記載の半導体装置。前記遮断溝は、前記トレンチ溝と交差するように設けられている請求項2記載の半導体装置。前記トレンチ溝及び前記遮断溝内には前記第1のゲート電極の下部に絶縁層を介して第2のゲート電極が設けられ、前記第2のゲート電極は前記ソース電極と電気的に接続されている請求項3記載の半導体装置。前記第2のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項4記載の半導体装置。前記遮断溝は、前記チャネル形成用の半導体領域の端部に設けられた請求項1記載の半導体装置。前記遮断溝は、前記トレンチ溝と交差するように設けられている請求項6記載の半導体装置。前記トレンチ溝及び前記遮断溝内には前記第1のゲート電極の下部に絶縁層を介して第2のゲート電極が設けられ、前記第2のゲート電極は前記ソース電極と電気的に接続されている請求項7記載の半導体装置。前記第2のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項8記載の半導体装置。第1主面およびその裏側の第2主面を持つ半導体基板と、前記半導体基板の第1主面側に設けられたソース用の半導体領域と、前記半導体基板の第2主面側に設けられたドレイン用の電極と、前記半導体基板の前記ソース用の半導体領域と前記ドレイン用の電極との間に設けられたチャネル形成用の半導体領域と、前記半導体基板の第1主面から、前記チャネル形成用の半導体領域を貫通して延びるトレンチ溝と、前記トレンチ溝の内部に形成されたゲート絶縁層と、前記トレンチ溝の内部に前記ゲート絶縁層を介して設けられた第1のゲート電極と、前記半導体基板の第1主面上の前記ソース用の半導体領域と電気的に接続されるソース電極と、前記ソース用の半導体領域の外側で、前記チャネル形成用の半導体領域の端部以内の間に設けられた遮断溝とを備え、前記トレンチ溝及び前記遮断溝内には前記第1のゲート電極の下部に絶縁層を介して第2のゲート電極が設けられ、前記第2のゲート電極は前記ソース電極と電気的に接続されている半導体装置。前記遮断溝は、前記ソース用の半導体領域の外側で、前記チャネル形成用の半導体領域の端部よりも内側に設けられた請求項10記載の半導体装置。前記遮断溝は、前記トレンチ溝と交差するように設けられている請求項11記載の半導体装置。前記第2のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項12記載の半導体装置。前記遮断溝は、前記チャネル形成用の半導体領域の端部に設けられた請求項10記載の半導体装置。前記遮断溝は、前記トレンチ溝と交差するように設けられている請求項14記載の半導体装置。前記第2のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項15記載の半導体装置。ところが、上記トレンチゲート構成のパワーMOSFETを有する半導体装置においては、以下の課題があることを本発明者は見出した。すなわち、パワーMOSFETのセルピッチは、オン抵抗低減のために年々縮小される傾向にある。パワーMOSFETのセルピッチが縮小されると、ソース領域とゲート電極との間の長さも縮小されるため、ソース電極とゲート電極との間は益々小さくなる。したがって、パワーMOSFETのセルピッチの縮小とオン抵抗の低減との要求に如何にして対応するかは重要な課題である。また、パワーMOSFETを構成する複数のセル群の外周のソース領域と、さらにその外側の素子分離用絶縁層との間で寄生MOSFETが動作し、上記ソース領域から半導体基板の主面表層に沿って上記素子分離用絶縁層側にリーク電流が流れる問題がある。本発明の目的は、トレンチゲート構成の電界効果トランジスタを有する半導体装置のオン抵抗を低減することのできる技術を提供することにある。また、本発明の他の目的は、トレンチゲート構成の電界効果トランジスタを有する半導体装置の寄生素子動作を抑制または防止することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本発明は、半導体基板の主面に交差する方向に掘られた溝内にゲート電極を設けたトレンチゲート構成の電界効果トランジスタを有する半導体装置において、前記半導体基板の主面よりも低い位置に上面を持つ前記ゲート電極上に、そのゲート電極と前記半導体基板の主面のソース領域とを分離するように設けられた絶縁層を備え、前記ソース領域の上面の前記絶縁層の端部と前記ソース領域の上面の前記ゲート電極から遠い端部との間の長さをaとし、前記絶縁層と前記ソース領域の上面との重なり部の長さをbとすると、b≦aとするものである。また、本発明は、半導体基板の主面に交差する方向に掘られた溝内にゲート電極を設けたトレンチゲート構成の電界効果トランジスタを有する半導体装置において、前記トレンチゲート構成の電界効果トランジスタの複数のセル群の外周のソース領域の端部と、前記複数のセル群の外周のソース領域の端部よりも外側に設けられた分離用絶縁層の端部との間に、遮断溝を設けたものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、前記ソース領域の上面の前記絶縁層の端部と前記ソース領域の上面の前記ゲート電極から遠い端部との間の長さをaとし、前記絶縁層と前記ソース領域の上面との重なり部の長さをbとすると、b≦aとすることにより、トレンチゲート構成の電界効果トランジスタを有する半導体装置のオン抵抗を低減することができる。また、前記トレンチゲート構成の電界効果トランジスタの複数のセル群の外周のソース領域の端部と、前記複数のセル群の外周のソース領域の端部よりも外側に設けられた絶縁層の端部との間に、遮断溝を設けたことにより、トレンチゲート構造の電界効果トランジスタを有する半導体装置の寄生素子動作を抑制または防止することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1図1および図2は本実施の形態1の半導体装置を構成する半導体チップの平面図、図3は図2の半導体チップの領域RAの拡大平面図、図4は図3のX1-X1線の断面図、図5は図4の半導体チップの要部拡大断面図、図6は図3の半導体チップの要部拡大平面図、図7は図3のY1-Y1線の断面図である。なお、符号Yは第1方向を示し、符号Xは第1方向に直交する第2方向を示している。ここで、第1方向Yは、半導体チップの短方向であり、パワーMISFETMetalInsulatorSemiconductorFieldEffectTransistorのゲート電極の長手延在方向でもある。また、第2方向Xは、半導体チップの長手方向であり、パワーMISFETのゲート電極の短方向でもある。また、図2では説明を分かり易くするために半導体チップの主面第1主面を透かして見せている。また、図5のGはパワーMISFETのゲート、SはパワーMISFETのソース、DはパワーMISFETのドレインを示している。平面長方形状に形成された半導体チップ以下、単にチップという1の半導体基板以下、単に基板という1Aは、基板部1Sと、その主面上に形成されたエピタキシャル層1EPとを有している。基板部1Sは、例えばn型のシリコンSi単結晶からなり、エピタキシャル層1EPは、基板部1Sよりも比抵抗の高いn型のシリコン単結晶からなる。この基板1Aは、互いに反対面となる主面第1主面および裏面第2主面を有している。基板1Aの主面は、上記エピタキシャル層1EPの上面であり、基板1Aの裏面は、上記基板部1Sの下面である。この基板1Aの主面の最上の配線層には、例えばアルミニウムAlまたはアルミニウム合金等を主電極材料とするゲートパッドGP、ゲートフィンガGF1,GF2、ソースパッドソース電極SPおよびガードリングGRが配置されている。一方、基板1Aの裏面の全面には、例えば金Au等を主電極材料とするドレインパッドDPが配置されている。上記ゲートパッドGPは、パワーMISFETのゲート電極に電気的に接続される外部端子であり、チップ1の第2方向Xの一端側近傍であって第1方向Yのほぼ中央に配置されている。このゲートパッドGPは、上記ゲートフィンガGF1,GF2と一体的に形成されている。一方のゲートフィンガGF1は、チップ1を上下に2分するように第1方向Yの中央にチップ1の第2方向Xの一端側近傍のゲートパッドGPからチップ1の第2方向Xの他端側に向かって延在している。また、他方のゲートフィンガGF2は、チップ1の第2方向Xの一端側近傍のゲートパッドGPからチップ1の外周近傍にその外周に沿って延在し、チップ1の第2方向Xの他端側で終端している。上記ソースパッドSPは、パワーMISFETのソース電極用の外部端子であり、上記ゲートフィンガGF1の上下に1つずつ配置されている。各ソースパッドSPは、ゲートパッドGPおよびゲートフィンガGF1,GF2とは絶縁されている。各ソースパッドSPの平面形状および寸法は同一となっており、ゲートフィンガGF1を境として対称になるように配置されている。また、各ソースパッドSPは、第2方向Xに長い矩形状のパターンとされており、その平面寸法はゲートパッドGPの平面寸法よりも大きくなるように形成されている。なお、チップ1の主面の最上の絶縁層には、上記ゲートパッドGP、ゲートフィンガGF1,GF2、ソースパッドSPおよびガードリングGRを覆うように表面保護膜が形成されている。この表面保護膜の一部には開口部2が形成されており、その開口部2からゲートパッドGPおよびソースパッドSPの一部が露出されている。この開口部2から露出されるゲートパッドGPおよびソースパッドSPにボンディングワイヤ等が接続されるようになっている。チップ1の主面において上記ゲートフィンガGF1,GF2に囲まれる素子形成領域には、トレンチゲート構成のパワーMISFETQの複数のセルQcが配置されている。このトレインチゲート構成のパワーMISFETQのセルQcの構成を説明する。このセルQcは、nチャネル型の電界効果トランジスタで形成されており、基板1Aの主面のエピタキシャル層1EPに設けられたソース用のn型の半導体領域3と、基板1Aの裏面側のn型の基板部1Sおよびn型のエピタキシャル層1EPで形成されるドレイン用の半導体領域と、それらの領域の間のエピタキシャル層1EPに設けられたチャネル形成用のp型の半導体領域4とを有している。半導体領域3には、例えばリンPまたはヒ素Asが含有され、半導体領域4には、例えばホウ素Bが含有されている。この基板1Aの主面には、基板1Aの主面に対して直交する方向に延在する複数の溝第1溝5aが形成されている。各溝5aは、基板1Aの主面からソース用の半導体領域3およびチャネル形成用の半導体領域4を貫通し、ドレイン用の半導体領域ここではエピタキシャル層1EPの下部で終端するように形成されている。この溝5aの内部下方には、ゲート絶縁層第1絶縁層6aを介してダミーゲート電極7Eが設けられている。また、この溝5aの内部上方には、ゲート絶縁層8を介してゲート電極9Eが設けられている。ゲート絶縁層6a,8は、共に、例えば酸化シリコンSiO2等からなるが、ゲート絶縁層6aの方が、ゲート絶縁層8よりも厚く形成されている。具体的なゲート絶縁層6aの厚さは、例えば200nm程度、ゲート絶縁層8の厚さは、例えば50nm程度である。また、上記ダミーゲート電極7Eおよびゲート電極9Eは、共に、例えば低抵抗な多結晶シリコンからなるが、ダミーゲート電極7Eとゲート電極9Eとの間に介在された絶縁層第2絶縁層10により互いに絶縁されている。ダミーゲート電極7Eは、上記ソースパッドSPに電気的に接続され、基準電位例えば接地電位で、0Vが供給されるようになっている。ダミーゲート電極7Eの機能については後述する。ゲート電極9Eは、パワーMISFETQの制御電極であり、パワーMISFETQの動作制御用の電圧が印加されるようになっている。ゲート電極9Eの上面は、基板1Aの主面エピタキシャル層1EPのソース用の半導体領域3の上面よりも若干低くなっており、その低く窪むゲート電極9Eの上面上には、例えば酸化シリコンからなる絶縁層11が埋め込まれている。パワーMISFETQのセルQcのチャネルは、このゲート電極9Eの側面に対向するチャネル形成用の半導体領域4に形成される。すなわち、パワーMISFETQのセルQcのチャネル電流は、溝5aの側面に沿って基板1Aの主面に直交する基板1Aの厚さ方向に向かって流れるようになっている。ゲート電極9E上には、上記絶縁層11を介して層間絶縁層12が形成されている。層間絶縁層12は、例えば酸化シリコンからなり、その外周の一部はソース用の半導体領域3の上面に覆い被さっている。この層間絶縁層12上には、上記ソースパッドSPが形成されている。このソースパッドSPは、相対的に薄いバリアメタル層13aと、その上に堆積された相対的に厚いメタル層13bとの積層構成とされている。バリアメタル層13aは、例えばチタンタングステンTiWからなり、メタル層13bは、例えばアルミニウムまたはアルミニウム合金からなる。このソースパッドSPは、層間絶縁層12に穿孔されたコンタクトホール15aを通じて、そこから露出するパワーMISFETのソース用の半導体領域3の上面と接触され電気的に接続されている。また、このコンタクトホール15aの底部の基板1Aには、基板1Aの主面に対して直交する方向に延在し、ソース用の半導体領域3を貫通してチャネル形成用の半導体領域4で終端する溝第2溝16が形成されている。ソースパッドSPは、その溝16の側面を通じて上記ソース用の半導体領域3と接触され電気的に接続されているとともに、溝16の底部のp型の半導体領域17と接触され、これを通じてチャネル形成用の半導体領域4と電気的に接続されている。p型の半導体領域17には、例えばホウ素が含有されている。なお、コンタクトホール15aの側面は、コンタクトホール15aの底部から上部に向かって次第に開口寸法が大きくなるような傾斜面順テーパ形状とされている。ここで、本実施の形態1では、図5および図6に示すように、ソース用の半導体領域3の上面の上記層間絶縁層12の端部位置P1と上記ソース用の半導体領域3の上面の上記ゲート電極9Eから遠い端部溝16の外周の位置P2との間の長さ露出長さをaとし、上記層間絶縁層12と上記ソース用の半導体領域3の上面との重なり部の長さ位置P1から溝5aの外周の位置P3までの長さ:重なり長さまたは被覆長さをbとすると、b≦aとされている。また、上記長さbは0零でも良い。すなわち、0≦b≦aとされている。このような構成については後ほど詳細に説明する。上記ダミーゲート電極7Eおよびゲート電極9Eの配置は、例えばストライプタイプとされている。すなわち、チップ1の主面には、第1方向Yに延在するダミーゲート電極7Eおよびゲート電極9Eが第2方向Xに沿って複数並んで配置されている。このダミーゲート電極7Eおよびゲート電極9Eの隣接ピッチは、例えば2.2μmまたはそれよりも小さいダミーゲート電極7Eおよびゲート電極9Eの隣接ピッチの下限は、世代の加工限界により決まる。これにより、寄生抵抗を小さくでき、また、単位面積当たりのゲート密度を向上させることができる。このため、オン抵抗を低減でき、パワーMISFETQの性能を向上させることができる。また、上記ダミーゲート電極7Eおよびゲート電極9Eの第1方向Yの両端側の分離領域には、ゲート配線GL1,GL2が配置されている。各ゲート配線GL1,GL2は、第2方向Xに沿って延在する帯状のパターンとされ、同じ平面位置に配置されている。図3の符号GL11は、ゲート配線GL1の端部すなわち、ゲート配線GL1の外周位置を示し、符号GL21は、ゲート配線GL2端部すなわち、ゲート配線GL2の外周位置を示している。上記ゲート配線GL1は、基板1Sの主面の分離用の絶縁層6b上に形成されている。絶縁層6bは、例えば酸化シリコンSiO2等からなり、上記ゲート絶縁層6aと同一工程で形成されている。図3の符号6b1は絶縁層6bの端部すなわち、絶縁層6bの除去境界位置を示している。このゲート配線GL1は、例えば低抵抗な多結晶シリコンからなり、上記ダミーゲート電極7Eと一体的に形成され電気的に接続されている。このゲート配線GL1とダミーゲート電極7Eとは、基板1Aの主面に形成された引き出し溝5bを通じて一体的に接続されている図7参照。また、このゲート配線GL1は、分離領域の基板1Aの主面上の層間絶縁層12に穿孔されたコンタクトホール15bを通じて上記ソースパッドSPと接触され電気的に接続されている。すなわち、ソースパッドSPはゲート配線GL1を通じてダミーゲート電極7Eに電気的に接続されている。なお、上記コンタクトホール15bは、ゲート配線GL1とゲート配線GL2とがソースパッドSPを通じて電気的に接続されないようにゲート配線GL2に穿孔された開口部18に配置されている。上記ゲート配線GL2は、ゲート配線GL1上に絶縁層第2絶縁層10を介して形成されている。これにより、ゲート配線GL1,GL2は互いに絶縁されている。ゲート配線GL2は一部を除いて分離領域の層間絶縁層12により覆われている。このゲート配線GL2は、例えば低抵抗な多結晶シリコンからなり、上記ゲート電極9Eと一体的に形成され電気的に接続されている。このゲート配線GL2とゲート電極9Eとは、基板1Aの主面に形成された引き出し溝5bを通じて一体的に接続されている図7参照。また、このゲート配線GL2は、分離領域の層間絶縁層12に形成されたコンタクトホール15cを通じて上記ゲートフィンガGF1,GF2に電気的に接続され、これを通じてゲートパッドGPと電気的に接続されている。すなわち、ゲートパッドGPは、ゲートフィンガGF1,GF2およびゲート配線GL2を通じてゲート電極9Eに電気的に接続されている。また、上記複数のダミーゲート電極7Eおよびゲート電極9Eの隣接間には、隣接するゲート電極9E,9E間を繋ぐように第2方向Xに延在する遮断部19が設けられている。この遮断部19については後の実施の形態2で説明する。次に、上記ダミーゲート電極構造について図8~図11により説明する。パワーMISFETの重要な性能指標にトランジスタがオンした時の抵抗オン抵抗がある。特に大電流が流れる回路では、電力損失を可能な限り小さくするため、オン抵抗をできる限り低減することが要求される。この要求に応えるため、パワーMISFETの構造は図8に示すように改良が進められている。図8は、パワーMISFETのオン抵抗とセルピッチCPのトレンドを示すグラフ図である。すなわち、パワーMISFETは、プレーナが、図8のaで示すVDMISFET構造に変わり、さらに、図8のb~eに示す、寄生抵抗が小さく、単位面積当たりのゲート密度が大きいトレンチゲート構成のパワーMISFETへと改良され、さらなる構造の微細化によってセル密度を上げ、性能向上を図ってきている。ここで、セル密度が上がるとオン抵抗は低減されるが、デバイス自体の入力容量は大きくなる。また、ゲート-ドレイン間の寄生容量も無視できない大きさとなる。これにより、パワーMISFETのスイッチング速度が遅くなる。そこで、ゲート電極9EとドレインパッドDPとの間にシールド電極ダミーゲート電極7Eを設けるようにした。図9は、左側のダミーゲート構造を持たないパワーMISFETのセルと、右側のダミーゲート構造を持つパワーMISFETのセルとの端子間容量成分を比較した説明図である。図9の右側に示すダミーゲート構造は、特にゲート-ドレイン間の容量帰還容量Cgdを低減するのに有効である。図10は図9の左側と右側のパワーMISFETの帰還容量―ドレイン電圧依存性を比較したグラフ図である。この図10に示すように、図9の左側のダミーゲート電極7Eを持たないパワーMISFETに比べて寄生容量Cgdを約1/3に低減することができる。この結果、ダミーゲート構造を持つパワーMISFETでは、ダミーゲート構造を持たないパワーMISFETに比べて高速スイッチングを実現することができる。さらに、ダミーゲート構造ではドレインの高抵抗層ドリフト層の抵抗をダミーゲート電極を持たない図9の左側の構造よりも小さくすることができる。図11は左側のダミーゲート構造を持たないパワーMISFETのセルと、右側のダミーゲート構造を持つパワーMISFETのセルとのデバイス内部の電界強度分布のシミュレーション結果を模式的に示す説明図である。図11に示すように、左側のダミーゲート構造を持たない場合は、ソース-ドレイン間に電圧を印加すると溝5aの底部で最も電界が強くなる。したがって、パワーMISFETのソース-ドレイン間の絶縁耐性はゲート電極9Eの側面でアバランシェ降伏が起こる電圧となる。ゲート電極9Eの側面でアバランシェ電流が流れると即座にゲート電極9Eが破壊されてしまう。パワーMISFETが降伏しても即座に破壊しないようにするため、図11の左側のダミーゲート構造を持たない場合はデバイス内部のゲートから離れた場所、例えば、p型の半導体領域17の直下に意図的に耐圧の低い部分を形成し、ゲート電極9Eの側面でアバランシェ降伏が起こらないようにする必要がある。このため、デバイスの耐圧は、エピタキシャル層1EPの抵抗率で決まる絶縁耐圧に対して低くなる。これに対して、ダミーゲート構造を持つ場合は、ダミーゲート電極7Eによる電界緩和効果RESURFにより、ゲート電極9Eの側面での電界が弱められ、ゲート電極9Eの側面でのアバランシェ降伏が起こり難くすることができる。そのため、ダミーゲート構造を持たない場合のような意図的に耐圧を下げる必要がなくなるため、エピタキシャル層1EPの耐圧がそのままデバイスの耐圧となる。すなわち、ダミーゲート電極7Eによる電界緩和効果により高耐圧を確保できるので、エピタキシャル層1EPの不純物濃度を高めることができ、オン抵抗を低減できる。次に、本実施の形態1のパワーMISFETQの構成と効果について図12により説明する。上記のように低抵抗なパワーMISFETが実現されつつあるが、抵抗が低減されるについて今まであまり重視されてこなかった寄生抵抗部分が大きな問題となることを本発明者は見出した。その一つがソースコンタクトソースパッドSPとソース用の半導体領域3との接触部の接触抵抗である。図12は、aの本発明者が検討したパワーMISFETの構成と、bの本実施の形態1のパワーMISFETの構成とを比較して示した説明図である。図12a,bに示すように、パワーMISFETでは、ボディチャネル形成用の半導体領域4のコンタクト抵抗を下げて寄生バイポーラ動作を防止するために、基板1Aの主面に溝16を設け、ソースパッドSPとチャネル形成用の半導体領域4との接触部を掘り下げた構成としている。ここで、図12aの構成のように、層間絶縁層12がソース用の半導体領域3の上面全面を覆っている場合、ソースパッドSPの金属と、ソース用の半導体領域3とは、溝16の側面で接触することになるが、ソース用の半導体領域3の不純物濃度は上面で最も高く、側面では低いため、ソースパッドSPとソース用の半導体領域3との接触抵抗が大きくなる。そこで、本実施の形態1では、上記のように図12bに示すように、層間絶縁層12の端部を溝16から遠ざかる方向すなわち、ゲート電極9Eに向かう方向に後退させて、ソース用の半導体領域3の上面を大きく露出させるようにした。これにより、ソースパッドSPとソース用の半導体領域3との接触部ソース用の半導体領域3の上面と溝16の側面の接触面積を増大させることができるので、その接触抵抗を低減できる。また、図12bの構成の場合、層間絶縁層12の端部位置P1をゲート電極9Eの方向に後退させたことにより、ソースパッドSPとチャネル形成用の半導体領域4との距離を短くすることができる。このため、図12bの構成の場合、ソースパッドSPからチャネル形成用の半導体領域4までの抵抗R1を、図12aの構成のソースパッドSPからチャネル形成用の半導体領域4までの抵抗R0よりも小さくすることができる。これらにより、パワーMISFETQのオン抵抗を低減できる。ここで、パワーMISFETの他の構成としてゲート電極9Eの上部を基板1Aの主面よりも上方に突出させる構成があるが、その場合、本実施の形態1のように、層間絶縁層12の端部をゲート電極9Eの方向に後退させソース用の半導体領域3の上面の露出領域を増大させると、ソースパッドSPとゲート電極9Eとの間の絶縁層が薄くなり過ぎる危険性がある。そこで、本実施の形態1では、ゲート電極9Eの上面を基板1Aの主面よりも低く窪ませているリセス構造。これにより、上記のような危険を生じることなく、層間絶縁層12の端部をゲート電極9Eの方向に後退させてソース用の半導体領域3の上面を大きく露出させることが可能となった。具体的には、上記のように長さ露出長さをa、長さ重なり長さまたは被覆長さをbとすると、b≦aとする、または、上記長さb=0零の構造が最もオン抵抗が低減された構成となる。また、上記のようにゲート電極9Eをリセス構造としており、上記危険性を低くできるので、層間絶縁層12の端部の位置P1をゲート電極9Eの上面上に位置させても良い。次に、本実施の形態1のパワーMISFETQを用いて構成した回路の一例を説明する。図13は、本実施の形態1のパワーMISFETQを用いて構成した非絶縁型DC-DCコンバータ20の一例を示している。この非絶縁型DC-DCコンバータ20は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられる電源変換回路であり、制御回路21、パワーMISFET第1、第2電界効果トランジスタQ1,Q2、SBDSchottkyBarrierDiodeD1、コイルL1およびコンデンサC1等のような素子を有している。制御回路21は、例えばパルス幅変調PulseWidthModulation:PWM回路等のようなパワーMISFETQ1,Q2の電圧スイッチオンの幅オン時間を制御する信号を供給する回路である。この制御回路21は、の出力制御信号用の端子は、ドライバ回路を介してパワーMISFETQ1,Q2のゲートに電気的に接続されている。ドライバ回路は、制御回路21から供給された制御信号によって、それぞれパワーMISFETQ1,Q2のゲートの電位を制御し、パワーMISFETQ1,Q2の動作を制御する回路である。ドライバ回路は、例えばCMOSインバータ回路によって形成されている。上記パワーMISFETQ1,Q2は、入力用電源電位第1電源電位Vin供給用の端子第1電源端子ET1と、基準電位第2電源電位GND供給用の端子第2電源端子との間に直列に接続されている。すなわち、パワーMISFETQ1は、そのソースドレイン経路が、端子ET1と出力ノード出力端子N1との間に直列に接続されるように設けられ、パワーMISFETQ2は、そのソースドレイン経路が出力ノードN1と接地電位GND供給用の端子との間に直列に接続されるように設けられている。これらのパワーMISFETQ1,Q2の構成は、本実施の形態1の上記パワーMISFETQの構成とされている。入力電源電位Vinは、例えば5~12V程度である。また、基準電位GNDは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で0零Vである。また、非絶縁型DC-DCコンバータ20の動作周波数パワーMISQ1,Q2をオン、オフするときの周期は、例えば1MHz程度である。パワーMISFETQ1は、ハイサイドスイッチ高電位側:第1動作電圧用のパワートランジスタであり、非絶縁型DC-DCコンバータ20の出力負荷回路25の入力に電力を供給するコイルL1にエネルギーを蓄えるためのスイッチ機能を有している。このパワーMISFETQ1は、そのチャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用のパワーMISFETQ1では、それに付加される寄生容量により、非絶縁型DC-DCコンバータ20の動作周波数が高くなるにつれスイッチング損失ターンオン損失およびターンオフ損失が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルがチップの主面チップの厚さ方向に対して交差する面に沿って形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレインと間に付加される寄生容量ゲート寄生容量を低減できるからである。しかし、横型の電界効果トランジスタの動作時において生じる抵抗オン抵抗を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約2.5倍以上と大きくしなければならなくなるため、素子の小型化に不利である。これに対して縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用のパワーMISFETQ1を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。一方、パワーMISFETQ2は、ローサイドスイッチ低電位側:第2動作電圧用のパワートランジスタであり、非絶縁型DC-DCコンバータ20の整流用のトランジスタであって、制御回路21からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーMISFETQ2は、パワーMISFETQ1と同様にチャネルがチップの厚さ方向に沿って形成される縦型のパワーMISFETにより形成されている。これは、例えば次の理由からである。図14は、非絶縁型DC-DCコンバータ20のタイミングチャートの一例を示している。Tonはハイサイドスイッチ用のパワーMISFETQ1のオン時のパルス幅、Tはパルス周期を示している。この図14に示すように、ローサイド用のパワーMISFETQ2は、そのオン時間電圧をかけている間の時間が、ハイサイドスイッチ用のパワーMISFETQ1のオン時間よりも長い。このため、パワーMISFETQ2では、スイッチング損失についてよりもオン抵抗による損失が大きく見えてくるので、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを適用することが有利だからである。すなわち、ローサイドスイッチ用のパワーMISFETQ2を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC-DCコンバータ20に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図14のVGS1は、パワーMISFETQ1のゲート-ソース間電圧、Id1はパワーMISFETQ1のドレイン電流チャネル電流、VDS1はパワーMISFETQ1のソース-ドレイン間電圧、VGS2は、パワーMISFETQ2のゲート-ソース間電圧、Id2はパワーMISFETQ2のドレイン電流チャネル電流、VDS2はパワーMISFETQ2のソース-ドレイン間電圧を示している。また、図13の非絶縁型DC-DCコンバータ20のパワーMISFETQ1のソースと、パワーMISFETQ2のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する上記出力ノードN1が設けられている。出力ノードN1は、出力配線を介してコイルL1と電気的に接続され、さらに出力配線を介して負荷回路25と電気的に接続されている。この出力ノードN1とコイルL1とを結ぶ出力配線と基準電位GND供給用の端子との間には、上記SBDD1がパワーMISFETQ2と並列になるように電気的に接続されている。このSBDD1は、パワーMISFETQ2の寄生ダイオードDpよりも順方向電圧Vfが低いダイオードである。SBDD1のアノードは基準電位GND供給用の端子と電気的に接続され、カソードは、上記コイル1と出力ノードN1とを結ぶ出力配線に電気的に接続されている。このようにSBDD1を接続することにより、パワーMISFETQ2をオフにした時のデットタイム図14参照の電圧降下を小さくし、ダイオードの導通損失の低減ができ、また、逆回復時間trrの高速化によりダイオードリカバリー損失の低減ができるようになっている。上記コイルL1と負荷回路25とを結ぶ出力配線と基準電位GND供給用の端子との間には、上記コンデンサC1が電気的に接続されている。負荷回路25は、上記電子機器のCPUCentralProcessingUnitまたはDSP等を例示できる。このような非絶縁型DC-DCコンバータ20では、パワーMISFETQ1,Q2で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーMISFETQ1がオンの時、パワーMISFETQ1のドレインに電気的に接続された端子ET1からパワーMISFETQ1を通じて出力ノードN1にドレイン電流第1電流Id1が流れ、ハイサイドスイッチ用のパワーMISFETQ1がオフの時、コイルL1の逆起電圧によりドレイン電流Id2が流れる。このドレイン電流Id2が流れている時にローサイドスイッチ用のパワーMISFETQ2をオンすることで、電圧降下を少なくすることができる。上記ドレイン電流Id1は、例えば20A程度の大電流である。このような非絶縁型DC-DCコンバータ20の損失は、オン抵抗損失が最も大きく、次いでスイッチング損失、ドライブ損失、デットタイムダイオード損失、その他の順になっており、オン抵抗を低減することが高効率化に非常に寄与する。そこで、本実施の形態1では、上記のように非絶縁型DC-DCコンバータ20のパワーMISFETQ1,Q2を本実施の形態1のパワーMISFETQの構造とすることにより、オン抵抗を低減できるので、非絶縁型DC-DCコンバータ20の電圧変換効率を向上させることができる。実施の形態2本実施の形態2では、前記遮断部19について説明する。なお、チップ1の構成は前記実施の形態1の図1~図7等で説明したのと同じであり、前記実施の形態1で説明したものと同じものには本実施の形態2でも同じ符号を用いて説明する。図15は図3のY2-Y2線の断面図を示している。本実施の形態2では、上記パワーMISFETQの複数のセルQc群の外周のソース用の半導体領域3の端部位置P4と、そのソース用の半導体領域3の端部位置P4よりも外側に設けられた分離用の絶縁層6bの端部6b1との間に遮断部19が設けられている。遮断部19は、互いに隣接するゲート電極9E間に各々のゲート電極9Eに直交するように第2方向Xに延在した状態で設けられている。第2方向Xに沿って隣接する遮断部19は、千鳥状に配置されている。すなわち、第2方向Xに沿って互いに隣接する遮断部19は、第1方向Yにずれて配置されている。遮断部19を一直線状に配置しないのは、以下の理由による。すなわち、遮断部19を一直線状に配置すると遮断部19とゲート電極9Eとが十字状に交差する部分ができる。この交差部分の中心は、溝の側面からの距離が、他のストライプの部分での溝の側面から溝の中心までの距離よりも大きい。溝内部にゲート電極7E,9Eを形成する工程CVD法により多結晶シリコンを堆積する工程では、溝の側面を含めた基板1A半導体ウエハの表面の全方向に均一の速さで多結晶シリコンが堆積されるため、ストライプ部分は多結晶シリコンが完全に充填されても、上記交差部分の中心は完全に多結晶シリコンが充填されない可能性がある。遮断部19を上記のように千鳥状に配置すると、一直線状の場合よりは溝の側面から交差点中央までの距離が小さくなるため、多結晶シリコンが充填されない可能性を低下させることができる。この遮断部19の断面構造は、上記パワーMISFETQのセルQcのゲート部分の構成と同じである。すなわち、遮断部19は、基板1Aの主面に直交する遮断溝5c内に、ゲート絶縁層6a,8を介してダミーゲート電極7Eおよびゲート電極9Eを有する構成とされている。遮断溝5cの深さは、ゲート部の溝5aの深さと同じく、チャネル形成用の半導体領域4を貫通してドレイン用のエピタキシャル層1EPで終端する程度となっている。また、遮断部19のダミーゲート電極7Eおよびゲート電極9E同士は、絶縁層10により電気的に分離されている。遮断部19のダミーゲート電極7Eは、例えば低抵抗の多結晶シリコンからなり、セルQcのダミーゲート電極7Eと一体的に形成され電気的に接続され、さらにソース電位が供給されるようになっている。遮断部19のゲート電極9Eは、例えば低抵抗の多結晶シリコンからなり、セルQcのゲート電極9Eと一体的に形成され電気的に接続され、さらにパワーMISFETQの動作制御用の電圧が供給されるようになっている。次に、このような遮断部19の効果について説明する。パワーMISFETのもう一つ重要な点にデバイスの信頼性がある。パワーMISFETのソース-ドレイン間には大きな電圧がかかるため、僅かな不具合でデバイスが完全に破壊してしまう場合がある。図16は、パワーMISFETのゲート電圧-ドレイン電流特性を示すグラフ図である。実線は上記遮断部が無い場合、破線は遮断部19がある場合を示している。遮断部が無い場合実線、サブスレッショルド領域で電流が大きくなり、コブ状の特性曲線となっている。これは、パワーMISFETの周辺部で、ソースとドレイン基板1Aとの間の寄生MISFETがオンしてしまうためと考えられる。すなわち、パワーMISFETの周辺部ではデバイス中心部に比べてチャネル形成用の半導体領域4の不純物濃度が低くなり易いため、寄生MISFETのしきい値がデバイス本体のしきい値よりも低くなってしまうからである。図17は、遮断部が無い場合の問題を説明するための図3のY2-Y2線に相当する周辺部の基板1Aの断面図を示している。寄生MISFETのソースは上記ソース用の半導体領域3で形成され、寄生MISFETのドレインは上記基板1Aエピタキシャル層1EP部分で形成され、寄生MISFETのチャネルは上記チャネル形成用の半導体領域4の表層に形成され、寄生MISFETのゲート絶縁膜は上記層間絶縁膜12で形成され、寄生MISFETのゲート電極は上記ソースパッドSPで形成される。上記のように、パワーMISFETの周辺部では、デバイス中心部に比べてチャネル形成用の半導体領域4の不純物濃度が低く、寄生MISFETのしきい値がデバイス本体のしきい値よりも低くなってしまう結果、図17に示すように、基板1Aの主面表層に、ソース用の半導体領域3から周辺部に向かってリーク電流が流れリークパスLPが形成され、その部分で破壊が生じる場合がある。そこで、本実施の形態2では、上記のように遮断部19を設けている。ここで、図18に示すように、遮断部19の平面位置を絶縁層6bの端部6b1の平面位置と一致させるように設けた場合も、上記リークパスLPを遮断することはできるが、高い合わせ精度が必要であり現実的でない。また、図19に示すように、遮断部19をチャネル形成用の半導体領域4の端部よりも外側に設けた場合は、リークパスLPを遮断できない。すなわち、遮断部19は、その機能から、ソース用の半導体領域3の外側で、かつ、チャネル形成用の半導体領域4の領域内にある必要がある。また、ダミーゲート構造では、チャネル形成用の不純物の打ち込み領域が、ダミーゲート電極7Eのゲート絶縁層6aおよび分離用の絶縁層6bの無い領域に限定される。したがって、遮断部19は、図15に示したように、ソース用の半導体領域3の端部位置P4と、分離用の絶縁層6bの端部6b1との間である必要がある。このように、本実施の形態2では、前記実施の形態1で得られた効果の他に以下の効果を得ることができる。すなわち、上記パワーMISFETQのセルQc群の外周のソース用の半導体領域3の端部位置P4と、分離用の絶縁層6bの端部6b1との間に遮断部19を設けたことにより、セルQc群の周辺部での寄生MISFETに起因するリーク電流を遮断できるので、そのリーク電流による破壊を防止できる。したがって、パワーMISFETQの信頼性を向上させることができる。すなわち、高性能で信頼性の高いパワーMISFETを提供できる。実施の形態3本実施の形態3では、前記実施の形態1,2で説明したパワーMISFETQの製造方法の一例を図20~図36により説明する。なお、図20~図36の左側は素子形成領域パワーMISFETQのセルQc群の形成領域を示し、右側は周辺領域分離領域を含む領域を示している。まず、図20に示すように、低抵抗なn型のシリコンSi単結晶からなる基板部1S上に高抵抗のn型のシリコンSi単結晶からなるエピタキシャル層1EPを成長させた基板1Aこの段階では、平面円形状の半導体ウエハを用意する。続いて、基板1Aの主面エピタキシャル層1EPの上面上に、例えば酸化シリコンからなる絶縁層30を形成する。ここでは、酸化シリコン膜を用いるが、窒化シリコンSi3N4等のような他の材料を用いても良い。その後、フォトレジスト以下、単にレジストという膜の塗布、露光および現像等のような一連のフォトリソグラフィ処理を経て絶縁層30上にレジストパターンを形成した後、これをエッチングマスクとして絶縁層30をエッチングし、さらにレジストパターンを除去することにより、図21に示すように、基板1Aの主面上に、溝形成用の絶縁層30のパターンを形成する。この絶縁層30のパターンは溝形成用のハードマスク膜としての機能を持つ。次いで、図22に示すように、絶縁層30のパターンをエッチングマスクとして、基板1Aを異方性ドライエッチングによってエッチングし、溝5a、引き出し溝5bおよび遮断溝5cを形成する。溝5a、引き出し溝5bおよび遮断溝5cの深さは同じである。続いて、絶縁層30を除去することにより、図23に示すように、基板1Aすなわち、半導体ウエハの主面を露出させる。その後、基板1Aに対して熱酸化処理を施すことにより、図24に示すように、基板1Aの主面溝5a、引き出し溝5bおよび遮断溝5cの内面を含む上に、例えば酸化シリコンからなる絶縁層6を形成する。絶縁層6の厚さは、例えば200nm程度である。次いで、図25に示すように、基板1Aすなわち、半導体ウエハの主面溝5a、引き出し溝5bおよび遮断溝5cの内面を含むの絶縁層6上に、例えば低抵抗な多結晶シリコンからなる導体層第1導体層7をCVDChemicalVaporDeposition法により堆積する。これにより、上記溝5a、引き出し溝5bおよび遮断溝5c内に導体層7を埋め込む。導体層7は、シリコンに対してドーパントとして働く不純物例えばリンP、ホウ素B、ヒ素AsまたはアンチモンSbが導入され抵抗が下げられている。続いて、基板1Aの分離領域にゲート配線GL1形成領域引き出し領域を覆うレジストパターンを上記フォトリソグラフィ処理により形成した後、導体層7の一部をエッチングする。この時、図26に示すように、導体層7が溝5a、引き出し溝5b図2の第1方向Yに延びる引き出し溝5b、すなわち、引き出し領域:図7参照および遮断溝5c内に途中の深さまで残されるように導体層7をエッチングする。これにより、溝5a、引き出し溝5b図2の素子形成領域の第1方向Yに延びる引き出し溝5b:図7参照および遮断溝5c内に残された導体層7がダミーゲート電極7Eとなる。また、分離領域にゲート配線GL1を形成する。ダミーゲート電極7Eとゲート配線GL1とは一体的に形成され電気的に接続されている図7参照。次いで、基板1Aの分離領域に分離用の絶縁層6b形成領域を覆うレジストパターンを上記フォトリソグラフィ処理により形成した後、そのレジストパターンおよびダミーゲート電極7E導体層7をエッチングマスクとして、それらから露出する絶縁層6をエッチングし、さらに絶縁層6b形成領域を覆うレジストパターンを除去することにより、図27に示すように、溝5a、引き出し溝5bおよび遮断溝5c内に絶縁層6で形成されるゲート絶縁層6aを形成するとともに、分離領域の基板1Aの主面上に絶縁層6で形成される分離用の絶縁層6bを形成する。この工程で分離用の絶縁層6bを、ゲート絶縁層6aと同じ絶縁層6で形成することにより、周辺の絶縁層6bをゲート絶縁層6aとは別に形成する必要が無くなるので、工程数を低減することができる。続いて、基板1Aすなわち、半導体ウエハに対して熱酸化処理を施すことにより、図28に示すように、溝5a、引き出し溝5b図7参照および遮断溝5cの側面を含む基板1Aの主面上に、ゲート絶縁層8を形成するとともに、ダミーゲート電極7Eおよびゲート配線GL1の表面露出面に絶縁層10を形成する。このゲート絶縁層8および絶縁層10は、例えば酸化シリコンからなり、上記ゲート絶縁層6aよりも薄くなるように形成する。これは、パワーMISFETの電流駆動能力を向上させ、オン抵抗を下げるために必要である。ゲート絶縁層8の厚さは、例えば50nm程度である。このゲート絶縁層8および絶縁層10を次にように形成しても良い。まず、基板1Aに対して熱酸化法により溝5a、引き出し溝5bおよび遮断溝5cの側面およびダミーゲート電極7Eの上面上に絶縁層を形成する。このとき、ダミーゲート電極7Eの多結晶シリコンの方が溝5a、引き出し溝5bおよび遮断溝5cの側面のシリコンよりも酸化速度が速いため、ダミーゲート電極7E上に溝5a、引き出し溝5bおよび遮断溝5cの側面よりも厚い絶縁層が形成される。続いて、等方性のエッチングフッ酸HFによるウエットエッチング等を施すことにより、溝5a、引き出し溝5bおよび遮断溝5cの側面の絶縁層を除去しつつ、ダミーゲート電極7E上に絶縁層を残す。その後、ダミーゲート電極7E上には絶縁層があり、溝5a、引き出し溝5bおよび遮断溝5cの側面は剥き出しの状態で、熱酸化処理することにより、溝5a、引き出し溝5bおよび遮断溝5cの側面にゲート絶縁層8を形成するとともに、ダミーゲート電極7E上に絶縁層10を形成する。また、製品の中には厚いゲート絶縁層を必要とする場合もあるが、その場合に熱酸化法のみでゲート絶縁層を形成しようとすると、シリコンをたくさん酸化することになるため溝5a等の幅が広がり、セルサイズが大きくなってしまう。また、酸化量を多くすると溝5a等の肩部の形状が尖る。この尖った形状は、電界集中点となるため、ゲートのリーク電流の増大やTDDBの劣化などの原因となる。また、上記と同様に、ダミーゲート電極7Eの形状が尖り、ゲート電極9Eとダミーゲート電極7Eとの間の絶縁層10でリーク電流の増大やTDDBの劣化が生じる原因となる。そこで、厚いゲート絶縁膜を必要とする製品においては、ゲート絶縁層8および絶縁層10の形成方法としてCVD法を使用する場合もある。その後、図29に示すように、基板1Aすなわち、半導体ウエハの主面溝5a、引き出し溝5bおよび遮断溝5cの内面を含むのゲート絶縁層8および絶縁層10上に、例えば低抵抗な多結晶シリコンからなる導体層第2導体層9をCVD法により堆積する。これにより、上記溝5a、引き出し溝5bおよび遮断溝5c内の上部に導体層9を埋め込む。導体層9は、上記導体層7と同様の不純物が導入され抵抗が下げられている。次いで、基板1Aの分離領域にゲート配線GL2形成領域引き出し領域を覆うレジストパターンを上記フォトリソグラフィ処理により形成した後、上記導体層9を異方性のドライエッチング法によりエッチバックし、上記ゲート配線GL2形成領域を覆うレジトパターンを除去することにより、図30に示すように、溝5aおよび引き出し溝5b図7参照内にゲート電極9Eを形成するとともに、遮断溝5c内にゲート電極9Eを形成して遮断部19を形成する。ゲート電極9Eは、その上面が基板1Aの主面よりも凹むリセス構造とされている。また、上記エッチバックにより、分離領域にゲート配線GL2を形成する。ゲート電極9Eとゲート配線GL2とは一体的に形成され電気的に接続されている図7参照。続いて、基板1Aの主面上にチャネル形成領域が露出されるレジストパターンを上記フォトリソグラフィ処理により形成した後、そのレジストパターンおよび上記ゲート配線GL1,GL2および分離用の絶縁層6bをマスクとして、基板1Aすなわち、半導体ウエハの主面に、例えばホウ素等のような不純物をイオン注入法によって導入する。その後、上記チャネル形成領域が露出されるレジストパターンを除去した後、基板1Aに対して熱拡散処理を施すことにより、図31に示すように、チャネル形成用の半導体領域4を形成する。チャネル形成用の半導体領域3の外周端部は、絶縁層6bの端部6b1でほぼ規定される。チャネル形成用の半導体領域3をゲート酸化工程後に形成することにより、ゲート酸化工程シリコン酸化時の表面偏析の影響を受けないようにすることができる。特に、nチャネル型のパワーMISFETチャネルの不純物にホウ素を用いるの場合、表面偏析によって不純物濃度が変動し易いため、ゲート酸化工程後にチャネル形成用の半導体領域3を形成することが好ましい。その後、基板1Aの主面上にソース形成領域が露出されるレジストパターンを上記フォトリソグラフィ処理により形成した後、そのレジストパターンおよび上記ゲート配線GL1,GL2および分離用の絶縁層6bをマスクとして、基板1Aすなわち、半導体ウエハの主面に、例えばリンまたはヒ素等のような不純物をイオン注入法によって導入する。その後、ソース形成領域が露出されるレジストパターンを除去した後、基板1Aに対して熱拡散処理を施すことにより、図32に示すように、ソース用の半導体領域3を形成する。ソース用の半導体領域3は、その外周端部と分離用の絶縁層6bの端部6b1との間に遮断部19が配置されるように形成されている。次いで、図33に示すように、基板1Aすなわち、半導体ウエハの主面上に、例えば酸化シリコンからなる層間絶縁層12を堆積した後、層間絶縁層12上にコンタクトホール形成領域が露出されるレジストパターンを上記フォトリソグラフィ処理により形成する。続いて、コンタクトホール形成領域が露出されるレジストパターンをエッチングマスクとして、層間絶縁層12をエッチングした後、レジストパターンを除去することにより、図34に示すように、層間絶縁層12にコンタクトホール15を形成する。その後、このコンタクトホール15をエッチングマスクとして、そこから露出する基板1Aエピタキシャル層1EPの上面の一部をエッチングすることにより、図35に示すように、溝16を形成する。溝16は、ソース用の半導体領域3を貫通しチャネル形成用の半導体領域4で終端している。この段階では、溝16の外周とコンタクトホール15の内周との平面位置が一致している。その後、溝16の底部に、例えばホウ素等のような不純物をイオン注入法等により導入してp型の半導体領域17を形成する。次いで、層間絶縁層12に対して等方性のエッチング処理を施し、層間絶縁層12のコンタクトホール15の側面を溝16から遠ざかる方向に後退させて、図36に示すように、側面が順テーパ形状のコンタクトホール15a,15cを層間絶縁層12に形成する。これにより、図5および図6に示したように、ソース用の半導体領域3の上面の上記層間絶縁層12の端部位置P1と上記ソース用の半導体領域3の上面の上記ゲート電極9Eから遠い端部位置P2との間の長さをaとし、上記層間絶縁層12と上記ソース用の半導体領域3の上面との重なり部の長さをbとすると、0≦b≦aとする。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば前記実施の形態1~3では、ゲート電極の配置をストライプタイプとした場合ついて説明したが、これに限定されるものではなく、例えばゲート電極を格子状または網目状に配置する、いわゆるメッシュタイプとしても良い。メッシュタイプとすることにより、ゲート密度を向上できるので、オン抵抗をさらに低減できる。また、ゲート抵抗を低減できるので、スイッチング損失も低減できる。この場合、前記実施の形態1,2で説明した遮断部19を設ける必要は無いが、最外周の溝5aの配置は、前記実施の形態2で説明したのと同様に、ソース用の半導体領域3の端部位置P4と、分離用の絶縁層6bの端部6b1との間にする必要がある。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCPUやDSPの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。"