第1の島状半導体の周囲上を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜に第1面が接した第1のゲート電極と、第1の島状半導体の上部に配置された第1の第1導電型高濃度半導体と、第1の島状半導体の下部に配置された第2の第1導電型高濃度半導体と、で第1のドライバトランジスタを構成し、第1のゲート電極の第2面に第1面が接した第2のゲート絶縁膜と、第2のゲート絶縁膜の第2面の一部に接するように形成された第1の弧状半導体と、第1の弧状半導体の上部に配置された第1の第2導電型高濃度半導体と、第1の弧状半導体の下部に配置された第2の第2導電型高濃度半導体と、で第1のロードトランジスタを構成し、第1のゲート電極から延在する第1のゲート電極と同一の材料からなる第1のゲート配線と、を有する一行一列目に配置される第1のインバータと、第2の島状半導体の周囲上を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜に第1面が接した第2のゲート電極と、第2の島状半導体の上部に配置された第3の第1導電型高濃度半導体と、第2の島状半導体の下部に配置された第4の第1導電型高濃度半導体と、で第2のドライバトランジスタを構成し、第2のゲート電極の第2面に第1面が接した第4のゲート絶縁膜の第2面の一部に接するように形成された第2の弧状半導体と、第2の弧状半導体の上部に配置された第3の第2導電型高濃度半導体と、第2の弧状半導体の下部に配置された第4の第2導電型高濃度半導体と、で第2のロードトランジスタを構成し、第2のゲート電極から延在する第2のゲート電極と同一の材料からなる第2のゲート配線と、を有する二行二列目に配置される第2のインバータと、第3の島状半導体の周囲上に少なくとも一部に接した第5のゲート絶縁膜と、第5のゲート絶縁膜に一部が接した第3のゲート電極と、第3の島状半導体の上部に配置された第5の第1導電型高濃度半導体と、第3の島状半導体の下部に配置された第6の第1導電型高濃度半導体と、を有する一行二列目に配置される第2のアクセストランジスタと、第4の島状半導体の周囲上に少なくとも一部に接した第6のゲート絶縁膜と、第6のゲート絶縁膜に一部が接した第4のゲート電極と、第4の島状半導体の上部に配置された第7の第1導電型高濃度半導体と、第4の島状半導体の下部に配置された第8の第1導電型高濃度半導体と、を有する二行一列目に配置される第1のアクセストランジスタと、を有し、第1のゲート配線の上面は、第1の第2導電型高濃度半導体の上端より低く、第2のゲート配線の上面は、第3の第2導電型高濃度半導体の上端より低いことを特徴とする半導体装置。第1の弧状半導体の弦の長さは、第1のゲート電極の直径よりも同じか短いことを特徴とし、第2の弧状半導体層の弦の長さは、第2のゲート電極の直径よりも同じか短いことを特徴とする請求項1に記載の半導体装置。第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さより短いことを特徴とする請求項1に記載の半導体装置。第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さより短いことを特徴とする請求項1に記載の半導体装置。第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とする請求項1に記載の半導体装置。第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とする請求項1に記載の半導体装置。第1、第2、第3、第4のゲート電極の上端から下端までの長さは同じであることを特徴とする請求項1に記載の半導体装置。第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高いことを特徴とする請求項7に記載の半導体装置。第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とする請求項7に記載の半導体装置。第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高く、第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とする請求項7に記載の半導体装置。第1のアクセストランジスタの第4の島状半導体の周囲長と、第2のアクセストランジスタの第3の島状半導体の周囲長とが、第1のドライバトランジスタの第1の島状半導体の周囲長と、第2のドライバトランジスタの第2の島状半導体の周囲長より短いことを特徴とする請求項1に記載の半導体装置。第2のゲート絶縁膜が、第1の弧状半導体を取り囲み、第1のゲート電極が、第2のゲート絶縁膜を取り囲み、第3のゲート絶縁膜が、第2の弧状半導体を取り込み、第2のゲート電極が、第3のゲート絶縁膜を取り囲むことを特徴とする請求項1に記載の半導体装置。第1の弧状半導体の弦の長さは、第1のゲート電極の直径よりも同じか短いことを特徴とし、第2の弧状半導体層の弦の長さは、第2のゲート電極の直径よりも同じか短いことを特徴とする特徴とする請求項12に記載の半導体装置。第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さより短いことを特徴とする請求項12に記載の半導体装置。第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さより短いことを特徴とする請求項12に記載の半導体装置。第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とする請求項12に記載の半導体装置。第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とする請求項12に記載の半導体装置。第1、第2、第3、第4のゲート電極の上端から下端までの長さは同じであることを特徴とする請求項12に記載の半導体装置。第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高いことを特徴とする請求項18に記載の半導体装置。第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とする請求項18に記載の半導体装置。第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高く、第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とする請求項18に記載の半導体装置。第1のアクセストランジスタの第4の島状半導体の周囲長と、第2のアクセストランジスタの第3の島状半導体の周囲長が、第1のドライバトランジスタの第1の島状半導体の周囲長と、第2のドライバトランジスタの第2の島状半導体の周囲長より短いことを特徴とする請求項12に記載の半導体装置。第1の島状半導体からなる第1のドライバトランジスタに加えて、第3の弧状半導体からなる第3のドライバトランジスタを有し、第2の島状半導体からなる第2のドライバトランジスタに加えて、第4の弧状半導体からなる第4のドライバトランジスタを有することを特徴とする請求項12に記載の半導体装置。第1のドライバトランジスタの第2の第1導電型高濃度半導体と、第2のドライバトランジスタの第4の第1導電型高濃度半導体とを形成した後に、第1のアクセストランジスタの第8の第1導電型高濃度半導体と、第2のアクセストランジスタの第6の第1導電型高濃度半導体とを形成することを特徴とする請求項8に記載の半導体装置の製造方法。第1のドライバトランジスタの第1の第1導電型高濃度半導体と、第2のドライバトランジスタの第3の第1導電型高濃度半導体を形成するためのイオン注入のエネルギー量が、第1のアクセストランジスタの第7の第1導電型高濃度半導体と、第2のアクセストランジスタの第5の第1導電型高濃度半導体を形成するためのイオン注入のエネルギー量より高いことを特徴とする請求項9に記載の半導体装置の製造方法。そこで、本発明は、SGTを用いた高集積なスタティック型メモリセルを提供すること、加えて、動作安定性を確保したスタティック型メモリセルを提供することを目的とする。上記目的を達成するために、本発明の第1の観点のスタティック型メモリセルは、第1の島状半導体の周囲上を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜に第1面が接した第1のゲート電極と、第1の島状半導体の上部に配置された第1の第1導電型高濃度半導体と、第1の島状半導体の下部に配置された第2の第1導電型高濃度半導体と、で第1のドライバトランジスタを構成し、第1のゲート電極の第2面に第1面が接した第2のゲート絶縁膜と、第2のゲート絶縁膜の第2面の一部に接するように形成された第1の弧状半導体と、第1の弧状半導体の上部に配置された第1の第2導電型高濃度半導体と、第1の弧状半導体の下部に配置された第2の第2導電型高濃度半導体と、で第1のロードトランジスタを構成し、第1のゲート電極から延在する第1のゲート電極と同一の材料からなる第1のゲート配線と、を有する一行一列目に配置される第1のインバータと、第2の島状半導体の周囲上を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜に第1面が接した第2のゲート電極と、第2の島状半導体の上部に配置された第3の第1導電型高濃度半導体と、第2の島状半導体の下部に配置された第4の第1導電型高濃度半導体と、で第2のドライバトランジスタを構成し、第2のゲート電極の第2面に第1面が接した第4のゲート絶縁膜の第2面の一部に接するように形成された第2の弧状半導体と、第2の弧状半導体の上部に配置された第3の第2導電型高濃度半導体と、第2の弧状半導体の下部に配置された第4の第2導電型高濃度半導体と、で第2のロードトランジスタを構成し、第2のゲート電極から延在する第2のゲート電極と同一の材料からなる第2のゲート配線と、を有する二行二列目に配置される第2のインバータと、第3の島状半導体の周囲上に少なくとも一部に接した第5のゲート絶縁膜と、第5のゲート絶縁膜に一部が接した第3のゲート電極と、第3の島状半導体の上部に配置された第5の第1導電型高濃度半導体と、第3の島状半導体の下部に配置された第6の第1導電型高濃度半導体と、を有する一行二列目に配置される第2のアクセストランジスタと、第4の島状半導体の周囲上に少なくとも一部に接した第6のゲート絶縁膜と、第6のゲート絶縁膜に一部が接した第4のゲート電極と、第4の島状半導体の上部に配置された第7の第1導電型高濃度半導体と、第4の島状半導体の下部に配置された第8の第1導電型高濃度半導体と、を有する二行一列目に配置される第1のアクセストランジスタと、を有し、第1のゲート配線の上面は、第1の第2導電型高濃度半導体の上端より低く、第2のゲート配線の上面は、第3の第2導電型高濃度半導体の上端より低いことを特徴とする。また、第1の弧状半導体の弦の長さは、第1のゲート電極の直径よりも同じか短いことを特徴とし、第2の弧状半導体層の弦の長さは、第2のゲート電極の直径よりも同じか短いことを特徴とすることが好ましい。また、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さより短いことを特徴とすることが好ましい。また、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さより短いことを特徴とすることが好ましい。また、第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とすることが好ましい。また、第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とすることが好ましい。また、第1、第2、第3、第4のゲート電極の上端から下端までの長さは同じであることを特徴とすることが好ましい。また、第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高いことを特徴とすることが好ましい。また、第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。また、第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高く、第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。また、第1のアクセストランジスタの第4の島状半導体の周囲長と、第2のアクセストランジスタの第3の島状半導体の周囲長とが、第1のドライバトランジスタの第1の島状半導体の周囲長と、第2のドライバトランジスタの第2の島状半導体の周囲長より短いことを特徴とすることが好ましい。また、第2のゲート絶縁膜が、第1の弧状半導体を取り囲み、第1のゲート電極が、第2のゲート絶縁膜を取り囲み、第3のゲート絶縁膜が、第2の弧状半導体を取り込み、第2のゲート電極が、第3のゲート絶縁膜を取り囲むことを特徴とすることが好ましい。また、第1の弧状半導体の弦の長さは、第1のゲート電極の直径よりも同じか短いことを特徴とし、第2の弧状半導体層の弦の長さは、第2のゲート電極の直径よりも同じか短いことを特徴とする特徴とすることが好ましい。また、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さより短いことを特徴とすることが好ましい。また、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さは、第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さより短いことを特徴とすることが好ましい。また、第1のアクセストランジスタの第7の第1導電型高濃度半導体と第8の第1導電型高濃度半導体との間の長さと、第2のアクセストランジスタの第5の第1導電型高濃度半導体と第6の第1導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とすることが好ましい。また、第1のロードトランジスタの第1の第2導電型高濃度半導体と第2の第2導電型高濃度半導体との間の長さと、第2のロードトランジスタの第3の第2導電型高濃度半導体と第3の第2導電型高濃度半導体との間の長さは、第1のドライバトランジスタの第1の第1導電型高濃度半導体と第2の第1導電型高濃度半導体との間の長さと、第2のドライバトランジスタの第3の第1導電型高濃度半導体と第4の第1導電型高濃度半導体との間の長さの1.3倍から3倍の間であることを特徴とすることが好ましい。また、第1、第2、第3、第4のゲート電極の上端から下端までの長さは同じであることを特徴とすることが好ましい。また、第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高いことを特徴とすることが好ましい。また、第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。また、第1のドライバトランジスタの第2の第1導電型高濃度半導体の上端と、第2のドライバトランジスタの第4の第1導電型高濃度半導体の上端は、第1のアクセストランジスタの第8の第1導電型高濃度半導体の上端と、第2のアクセストランジスタの第6の第1導電型高濃度半導体の上端より高く、第1のドライバトランジスタの第1の第1導電型高濃度半導体の下端と、第2のドライバトランジスタの第3の第1導電型高濃度半導体の下端は、第1のアクセストランジスタの第7の第1導電型高濃度半導体の下端と、第2のアクセストランジスタの第5の第1導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。また、第1のアクセストランジスタの第4の島状半導体の周囲長と、第2のアクセストランジスタの第3の島状半導体の周囲長が、第1のドライバトランジスタの第1の島状半導体の周囲長と、第2のドライバトランジスタの第2の島状半導体の周囲長より短いことを特徴とすることが好ましい。また、第1の島状半導体からなる第1のドライバトランジスタに加えて、第3の弧状半導体からなる第3のドライバトランジスタを有し、第2の島状半導体からなる第2のドライバトランジスタに加えて、第4の弧状半導体からなる第4のドライバトランジスタを有することを特徴とすることが好ましい。また、上記目的を達成するためのスタティック型メモリセルの製造方法は、第1のドライバトランジスタの第2の第1導電型高濃度半導体と、第2のドライバトランジスタの第4の第1導電型高濃度半導体とを形成した後に、第1のアクセストランジスタの第8の第1導電型高濃度半導体と、第2のアクセストランジスタの第6の第1導電型高濃度半導体とを形成することを特徴とする。また、上記目的を達成するためのスタティック型メモリセルの製造方法は、第1のドライバトランジスタの第1の第1導電型高濃度半導体と、第2のドライバトランジスタの第3の第1導電型高濃度半導体を形成するためのイオン注入のエネルギー量が、第1のアクセストランジスタの第7の第1導電型高濃度半導体と、第2のアクセストランジスタの第5の第1導電型高濃度半導体を形成するためのイオン注入のエネルギー量より高いことを特徴とする。本発明によれば、NMOSSGTのアクセストランジスタと、島状半導体の周りにゲート電極を形成してNMOSSGTドライバトランジスタを構成し、更に、該ゲート電極のまわりに弧状半導体を形成してPMOSロードトランジスタを構成したCMOS構造とでスタティック型メモリセルを構成することで高集積なスタティック型メモリセルを提供することができる。また、第1のゲート配線の上面は、第1の第2導電型高濃度半導体の上端より低く、第2のゲート配線の上面は、第3の第2導電型高濃度半導体の上端より低くすることができるため、特許文献4の製法を使用することができ、ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。加えて、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることができ、動作安定性を確保したスタティック型メモリセルとその製造方法を提供することができる。以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。図1に、本発明の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図1aは、平面図であり、図1bは、X-X’断面図であり、図1cは、Y-Y’断面図である。図1に示すスタティック型メモリセルは、第1の島状シリコン146の周囲上を取り囲む第1のゲート絶縁膜108と、第1のゲート絶縁膜108に第1面が接した第1のゲート電極123aと、第1の島状シリコン146の上部に配置された第1のn型シリコン114と、第1の島状シリコン146の下部に配置された第2のn型シリコン120と、で第1のドライバトランジスタ102を構成し、第1のゲート電極123aの第2面に第1面が接した第2のゲート絶縁膜107と、第2のゲート絶縁膜107の第2面の一部に接するように形成された第1の弧状シリコン145と、第1の弧状シリコン145の上部に配置された第1のp型シリコン113と、第1の弧状シリコン145の下部に配置された第2のp型シリコン119と、で第1のロードトランジスタ101を構成し、第1のゲート電極123aから延在する第1のゲート電極と同一の材料からなる第1のゲート配線123bと、を有する一行一列目に配置される第1のインバータと、第2の島状シリコンの周囲上を取り囲む第3のゲート絶縁膜111と、第3のゲート絶縁膜111に第1面が接した第2のゲート電極126aと、第2の島状シリコンの上部に配置された第3のn型シリコン117と、第2の島状シリコンの下部に配置された第4のn型シリコン121と、で第2のドライバトランジスタ105を構成し、第2のゲート電極126aの第2面に第1面が接した第4のゲート絶縁膜112の第2面の一部に接するように形成された第2の弧状シリコンと、第2の弧状シリコンの上部に配置された第3のp型シリコン118と、第2の弧状シリコンの下部に配置された第4のp型シリコン122と、で第2のロードトランジスタ106を構成し、第2のゲート電極126aから延在する第2のゲート電極と同一の材料からなる第2のゲート配線126bと、を有する二行二列目に配置される第2のインバータと、第3の島状シリコン147の周囲上に少なくとも一部に接した第5のゲート絶縁膜109と、第5のゲート絶縁膜109に一部が接した第3のゲート電極124aと、第3の島状シリコン147の上部に配置された第5のn型シリコン115と、第3の島状シリコン147の下部に配置された第6のn型シリコン121と、を有する一行二列目に配置される第2のアクセストランジスタ103と、第4の島状シリコン201の周囲上に少なくとも一部に接した第6のゲート絶縁膜110と、第6のゲート絶縁膜110に一部が接した第4のゲート電極125aと、第4の島状シリコン201の上部に配置された第7のn型シリコン116と、第4の島状シリコン201の下部に配置された第8のn型シリコン120と、を有する二行一列目に配置される第1のアクセストランジスタ104と、を有し、第1のゲート配線123bの上面は、第1のp型シリコン113の上端より低く、第2のゲート配線126bの上面は、第3のp型シリコン118の上端より低いことを特徴とする。NMOSSGTのアクセストランジスタと、島状シリコンの周りにゲート電極を形成してNMOSSGTドライバトランジスタを構成し、更に、該ゲート電極のまわりに弧状シリコンを形成してPMOSロードトランジスタを構成したCMOS構造とでスタティック型メモリセルを構成することで高集積なスタティック型メモリセルを提供することができる。弧状シリコンは、島状シリコンの形状から自己整合工程を用いて作成することができるため、弧状シリコンと島状シリコンを近接させることができるからである。また、第1のゲート配線の上面は、第1のp型シリコンの上端より低く、第2のゲート配線の上面は、第3のp型シリコンの上端より低くすることができるため、特許文献4の製法を使用することができ、ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。また、第1の弧状シリコン145の弦の長さ601は、第1のゲート電極123aの直径602よりも同じか短く、第2の弧状シリコンの弦の長さ603は、第2のゲート電極126aの直径604よりも同じか短くすることにより、第1のインバータと第2のインバータの最大幅が第1のゲート電極の直径及び第2のゲート電極の直径よりも同じか短いために、第1のインバータと第2のインバータの少なくとも列方向あるいは行方向の長さが第1のゲート電極の直径及び第2のゲート電極の直径より大きくなることはなく、SRAMセルの縮小に効果が大きい。第4のゲート電極125aから延在する第4のゲート電極と同一の材料からなるゲート配線125bがあり、第3のゲート電極124aから延在する第3のゲート電極と同一の材料からなるゲート配線124bがある。これらのゲート配線124b、125bの上面も、第1のp型シリコン113の上端より低く、第3のp型シリコン118の上端より低い。そのため、特許文献4の製法を用いることができ、ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。また、n型シリコン120とp型シリコン119は、図1aに示されるように、ゲート電極、ゲート配線がないところで隣接する。ゲート電極、ゲート配線がないところで隣接するため、n型シリコン120とp型シリコン119は、シリサイド図示なしで接続される。特許文献5の図6では、その形状が筒状であるから、下部のn型シリコンとp型シリコンとをシリサイドで接続することは難しい。また、n型シリコン121とp型シリコン122は、シリサイド図示なしで接続される。また、ゲート配線123bとn型シリコン121は、コンタクト129で接続される。このコンタクト129の上面は、金属配線138、139の下面より低い位置にあることが望ましい。金属配線138、139の下面より低い位置にあることで、コンタクト129と金属配線138、139が断線するため、金属配線138、139を隣接することができるからである。また、ゲート配線126bとn型シリコン120は、コンタクト134で接続される。また、p型シリコン113上に、コンタクト127が形成される。コンタクト127は、隣接セルのp型シリコン上にも接続されることが望ましい。コンタクト数を減らすことができるからである。また、p型シリコン118上にコンタクト136が形成される。また、n型シリコン114上に、コンタクト128が形成され、n型シリコン117上に、コンタクト135が形成される。n型シリコン115上にコンタクト130が形成され、n型シリコン116上に、コンタクト133が形成される。また、ゲート配線124b上に、コンタクト131が形成され、ゲート配線125b上に、コンタクト132が形成される。コンタクト127上には金属配線137が形成され、コンタクト128上には金属配線138が形成され、コンタクト129上には、金属配線139が形成され、コンタクト131上には、金属配線140が形成され、コンタクト132上には、金属配線141が形成され、コンタクト133上には、金属配線142が形成され、コンタクト135上には、金属配線143が形成され、コンタクト136上には、金属配線144が形成される。ここでは、コンタクト128と金属配線138は、コンタクトの上面積の半分で接続している。また、コンタクト130と金属配線139は、コンタクトの上面積の半分で接続している。このようにすることで、金属配線を密にすることができ、高集積化を可能とする。素子の間には、素子分離膜150が形成され、ゲート電極、ゲート配線の下には、絶縁膜152、151、202が形成される。また、層間膜153が形成されている。図2は、本発明の第2の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第1の実施形態の平面図図1aと同じくなるので、本実施形態の平面図は省略してある。図2aは、省略した平面図のX-X’断面であり、図2bは、省略した平面図のY-Y’断面である。本実施形態において、第1のドライバトランジスタ102の第1のn型シリコン114と第2のn型シリコン120との間の長さと、第2のドライバトランジスタ105の第3のn型シリコン117と第4のn型シリコン121との間の長さは、第1のアクセストランジスタ104の第7のn型シリコン116と第8のn型シリコン120との間の長さと、第2のアクセストランジスタ103の第5のn型シリコン115と第6のn型シリコン121との間の長さより短い。これにより、面積の増加無しに、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。第2の実施形態では、ドライバトランジスタ102のゲート電極123aとゲート配線126bの高さがゲート電極125a、124a、ゲート配線124bより低い。特許文献4の製法を用い、ハードマスクを平坦化のストッパとし、ゲート長をウェハ面内均一にした後、さらにゲート電極123a、ゲート配線123bのドライバトランジスタ近傍の部分をエッチングすることで、このような形状を形成できる。また、ドライバトランジスタのゲート長は、ロードトランジスタのゲート長より短くすることもできる。図3は、本発明の第3の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第1及び第2の実施形態の平面図図1aと同じくなるので、本実施形態の平面図は省略してある。図3aは、省略した平面図のX-X’断面であり、図3bは省略した平面図のY-Y’断面である。本実施形態において、第1のアクセストランジスタ104の第7のn型シリコン116と第8のn型シリコン120との間の長さと、第2のアクセストランジスタ103の第5のn型シリコン115と第6のn型シリコン121との間の長さは、第1のドライバトランジスタ102の第1のn型シリコン114と第2のn型シリコン120との間の長さと、第2のドライバトランジスタ105の第3のn型シリコン117と第4のn型シリコン121との間の長さの3倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の3倍である。図4は、本発明の第4の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第1乃至第3の実施形態の平面図図1aと同じくなるので、本実施形態の平面図は省略してある。図4aは、省略した平面図のX-X’断面であり、図4bは省略した平面図のY-Y’断面である。本実施形態において、第1のアクセストランジスタ104の第7のn型シリコン116と第8のn型シリコン120との間の長さと、第2のアクセストランジスタ103の第5のn型シリコン115と第6のn型シリコン121との間の長さは、第1のドライバトランジスタ102の第1のn型シリコン114と第2のn型シリコン120との間の長さと、第2のドライバトランジスタ105の第3のn型シリコン117と第4のn型シリコン121との間の長さの1.3倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の1.3倍である。ドライバトランジスタのチャネル長を短くすればするほど動作安定性を確保できるようになるが、一方で短くすると、ショートチャネル効果がおこり、トランジスタをカットオフすることができなくなる。従って、求められる要求により適宜選べばよい。図5は、本発明の第5の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第1乃至第4の実施形態の平面図図1aと同じくなるので、本実施形態の平面図は省略してある。図5aは、省略した平面図のX-X’断面であり、図5bは省略した平面図のY-Y’断面である。本実施形態において、ゲート123a、124a、125a、126aの物理ゲート長は同じである。ゲートの下端から上端までの長さ、すなわち物理ゲート長が同じであるから、島状シリコンを形成後、ゲート導電膜を堆積し、平坦化し、エッチバックして所望の長さにする前述のSGTの製造方法を使用することができる。通常、チャネル長を短くするということは、物理ゲート長を短くすることであった。物理ゲート長を短くすると、ゲート容量が小さくなる。ゲート容量が小さくなると、ソフトエラーが発生し、動作安定性を確保できなくなる。一方、図5は、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を2倍にしたにもかかわらず、ゲート容量は、小さくならない。すなわち、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の2倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。また、第1のドライバトランジスタ102のn型シリコン120の上端と、第2のドライバトランジスタ105のn型シリコン121の上端は、第1のアクセストランジスタ104のn型シリコン120の上端と、第2のアクセストランジスタ103のn型シリコン121の上端より高い。このことにより、ドライバトランジスタ102、105は、ゲート電極123a、126aとn型シリコン120、121間のオーバーラップ容量を大きくすることができる。ドライバトランジスタがカットオフしているときに、ゲート電極とn型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる。図6は、本発明の第6の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第1乃至第5の実施形態の平面図図1aと同じくなるので、本実施形態の平面図は省略してある。図6aは、省略した平面図のX-X’断面であり、図6bは省略した平面図のY-Y’断面である。第1のドライバトランジスタ102のn型シリコン114の下端と、第2のドライバトランジスタ105のn型シリコン117の下端は、第1のアクセストランジスタ104のn型シリコン116の下端と、第2のアクセストランジスタ103のn型シリコン115の下端より低い。この実施形態でも、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を2倍にしたにもかかわらず、ゲート容量は、小さくならないので、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の2倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。ただし、第5の実施形態図5のさらなる利点であった、ドライバトランジスタがカットオフしているときに、ゲート電極とn型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる利点はない。ただし、記憶ノードが、トランジスタの上方にくるよう設計する場合には、さらにソフトエラーを回避する利点を持つこととなる。しかし、後に製造方法で述べるが、図5の形状を作成するには、ドライバトランジスタの島状シリコン下部のn型シリコンのためのイオン注入後、比較的長い熱処理を必要とする。ドライバトランジスタの島状シリコン上部のn型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のn型シリコンの下端をアクセストランジスタの島状シリコン上部のn型シリコンの下端より低いようにすることができる。すなわち、図5より熱処理を少なくすることができる。図7は、本発明の第7の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第1乃至第5の実施形態の平面図図1aと同じくなるので、本実施形態の平面図は省略してある。図7aは、省略した平面図のX-X’断面であり、図7bは省略した平面図のY-Y’断面である。第1のドライバトランジスタ102のn型シリコン120の上端と、第2のドライバトランジスタ105のn型シリコン121の上端は、第1のアクセストランジスタ104のn型シリコン120の上端と、第2のアクセストランジスタ103のn型シリコン121の上端より高く、第1のドライバトランジスタ102のn型シリコン114の下端と、第2のドライバトランジスタ105のn型シリコン117の下端は、第1のアクセストランジスタ104のn型シリコン116の下端と、第2のアクセストランジスタ103のn型シリコン115の下端より低い。この実施形態でも、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保することができる。また、図5の利点であった、ソフトエラーを回避することもできる。ドライバトランジスタの島状シリコン下部のn型シリコンの拡散長さが短いため、図5の形状を作成するより少ない熱処理で形成できる。ドライバトランジスタの島状シリコン上部のn型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のn型シリコンの下端を、アクセストランジスタの島状シリコン上部のn型シリコンの下端より低いようにすることができる。すなわち、図5より熱処理を少なくすることができ、かつソフトエラーを回避することもできる。しかしながら、図5の形状と図6の形状と比べて製造工程が増える。図8に、本発明の第8の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図8aは、平面図であり、図8bは、X-X’断面図であり、図8cは、Y-Y’断面図である。図8において、第1のアクセストランジスタ104の第4の島状シリコン201の周囲長と、第2のアクセストランジスタ103の第3の島状シリコン147の周囲長とが、第1のドライバトランジスタ102の第1の島状シリコン146の周囲長と、第2のドライバトランジスタ105の第2の島状シリコンの周囲長より短い。これにより、面積の増加無しに、ドライバトランジスタのゲート幅を、アクセストランジスタのゲート幅より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。図9に、本発明の第9の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図9aは、平面図であり、図9bは、X-X’断面図であり、図9cは、Y-Y’断面図である。図9において、第2のゲート絶縁膜107が、第1の弧状シリコン145を取り囲み、第1のゲート電極123aが、第2のゲート絶縁膜107を取り囲み、第3のゲート絶縁膜111が、第2の弧状シリコンを取り込み、第2のゲート電極126aが、第3のゲート絶縁膜111を取り囲んでいる。弧状シリコンをゲート電極が取り囲む構造となるため、ロードトランジスタのカットオフ特性がよくなる。また、ゲート電極の一部を除去する工程がなくなるため、製造工程を減らすことができる。ロードトランジスタの電流駆動力を少なくしたいときは、図1に示した実施形態を選べばよく、ロードトランジスタの電流駆動力を増やしたいときは、図9に示した実施形態をえらべばよい。図10は、本発明の第10の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第9の実施形態の平面図図9aと同じくなるので、本実施形態の平面図は省略してある。図10aは、省略した平面図のX-X’断面であり、図10bは省略した平面図のY-Y’断面である。第1のドライバトランジスタ102の第1のn型シリコン114と第2のn型シリコン120との間の長さと、第2のドライバトランジスタ105の第3のn型シリコン117と第4のn型シリコン121との間の長さは、第1のアクセストランジスタ104の第7のn型シリコン116と第8のn型シリコン120との間の長さと、第2のアクセストランジスタ103の第5のn型シリコン115と第6のn型シリコン121との間の長さより短い。これにより、面積の増加無しに、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。図10では、ドライバトランジスタ102のゲート電極123aとゲート配線126bの高さがゲート電極125a、124a、ゲート配線124bより低い。特許文献4の製法を用い、ハードマスクを平坦化のストッパとし、ゲート長をウェハ面内均一にした後、さらにゲート電極123a、ゲート配線123bのドライバトランジスタ近傍の部分をエッチングすることで、このような形状を形成できる。また、ドライバトランジスタのゲート長は、ロードトランジスタのゲート長より短くすることもできる。図11は、本発明の第11の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第9の実施形態の平面図図9aと同じくなるので、本実施形態の平面図は省略してある。図11aは、省略した平面図のX-X’断面であり、図11bは省略した平面図のY-Y’断面である。第1のアクセストランジスタ104の第7のn型シリコン116と第8のn型シリコン120との間の長さと、第2のアクセストランジスタ103の第5のn型シリコン115と第6のn型シリコン121との間の長さは、第1のドライバトランジスタ102の第1のn型シリコン114と第2のn型シリコン120との間の長さと、第2のドライバトランジスタ105の第3のn型シリコン117と第4のn型シリコン121との間の長さの3倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の3倍である。図12は、本発明の第12実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第9の実施形態の平面図図9aと同じくなるので、本実施形態の平面図は省略してある。図12aは、省略した平面図のX-X’断面であり、図12bは省略した平面図のY-Y’断面である。第1のアクセストランジスタ104の第7のn型シリコン116と第8のn型シリコン120との間の長さと、第2のアクセストランジスタ103の第5のn型シリコン115と第6のn型シリコン121との間の長さは、第1のドライバトランジスタ102の第1のn型シリコン114と第2のn型シリコン120との間の長さと、第2のドライバトランジスタ105の第3のn型シリコン117と第4のn型シリコン121との間の長さの1.3倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の1.3倍である。ドライバトランジスタのチャネル長を短くすればするほど動作安定性を確保できるようになるが、一方で短くすると、ショートチャネル効果がおこり、トランジスタをカットオフすることができなくなる。従って、求められる要求により適宜選べばよい。図13は、本発明の第13の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第9の実施形態の平面図図9aと同じくなるので、本実施形態の平面図は省略してある。図13aは、省略した平面図のX-X’断面であり、図13bは省略した平面図のY-Y’断面である。この実施形態では、ゲート123a、124a、125a、126aの物理ゲート長を同じにしてある。ゲートの下端から上端までの長さ、すなわち物理ゲート長が同じであるから、島状シリコンを形成後、ゲート導電膜を堆積し、平坦化し、エッチバックして所望の長さにする前述のSGTの製造方法を使用することができる。通常、チャネル長を短くするということは、物理ゲート長を短くすることであった。物理ゲート長を短くすると、ゲート容量が小さくなる。ゲート容量が小さくなると、ソフトエラーが発生し、動作安定性を確保できなくなる。一方、図13は、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を2倍にしたにもかかわらず、ゲート容量は、小さくならない。すなわち、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の2倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。また、第1のドライバトランジスタ102のn型シリコン120の上端と、第2のドライバトランジスタ105のn型シリコン121の上端は、第1のアクセストランジスタ104のn型シリコン120の上端と、第2のアクセストランジスタ103のn型シリコン121の上端より高い。このことにより、ドライバトランジスタ102、105は、ゲート電極123a、126aとn型シリコン120、121間のオーバーラップ容量を大きくすることができる。ドライバトランジスタがカットオフしているときに、ゲート電極とn型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる。図14は、本発明の第14の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第9の実施形態の平面図図9aと同じくなるので、本実施形態の平面図は省略してある。図14aは、省略した平面図のX-X’断面であり、図14bは省略した平面図のY-Y’断面である。第1のドライバトランジスタ102のn型シリコン114の下端と、第2のドライバトランジスタ105のn型シリコン117の下端は、第1のアクセストランジスタ104のn型シリコン116の下端と、第2のアクセストランジスタ103のn型シリコン115の下端より低い。この形態でも、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を2倍にしたにもかかわらず、ゲート容量は、小さくならないので、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の2倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。ただし、図13のさらなる利点であった、ドライバトランジスタがカットオフしているときに、ゲート電極とn型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる利点はない。ただし、記憶ノードが、トランジスタの上方にくるよう設計する場合には、さらにソフトエラーを回避する利点を持つこととなる。しかし、後に製造方法で述べるが、図13の形状を作成するには、ドライバトランジスタの島状シリコン下部のn型シリコンのためのイオン注入後、比較的長い熱処理を必要とする。ドライバトランジスタの島状シリコン上部のn型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のn型シリコンの下端をアクセストランジスタの島状シリコン上部のn型シリコンの下端より低いようにすることができる。すなわち、図13より熱処理を少なくすることができる。図15は、本発明の第15の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第9の実施形態の平面図図9aと同じくなるので、本実施形態の平面図は省略してある。図15aは、省略した平面図のX-X’断面であり、図15bは省略した平面図のY-Y’断面である。第1のドライバトランジスタ102のn型シリコン120の上端と、第2のドライバトランジスタ105のn型シリコン121の上端は、第1のアクセストランジスタ104のn型シリコン120の上端と、第2のアクセストランジスタ103のn型シリコン121の上端より高く、第1のドライバトランジスタ102のn型シリコン114の下端と、第2のドライバトランジスタ105のn型シリコン117の下端は、第1のアクセストランジスタ104のn型シリコン116の下端と、第2のアクセストランジスタ103のn型シリコン115の下端より低い。この実施形態でも、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保することができる。また、図13の利点であった、ソフトエラーを回避することもできる。ドライバトランジスタの島状シリコン下部のn型シリコンの拡散長さが短いため、図13の形状を作成するより少ない熱処理で形成できる。ドライバトランジスタの島状シリコン上部のn型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のn型シリコンの下端を、アクセストランジスタの島状シリコン上部のn型シリコンの下端より低いようにすることができる。すなわち、図13より熱処理を少なくすることができ、かつソフトエラーを回避することもできる。しかしながら、図13の形状と図14の形状と比べて製造工程が増える。図16に、本発明の第16の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図16aは、平面図であり、図16bは、X-X’断面図であり、図16cは、Y-Y’断面図である。第1のアクセストランジスタ104の第4の島状シリコン201の周囲長と、第2のアクセストランジスタ103の第3の島状シリコン147の周囲長とが、第1のドライバトランジスタ102の第1の島状シリコン146の周囲長と、第2のドライバトランジスタ105の第2の島状シリコンの周囲長より短い。これにより、面積の増加無しに、ドライバトランジスタのゲート幅を、アクセストランジスタのゲート幅より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。図17に、本発明の第17の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図17aは、平面図であり、図17bは、X-X’断面図であり、図17cは、Y-Y’断面図である。本実施形態では、第1の島状シリコン146からなる第1のドライバトランジスタ102に加えて、第3の弧状シリコン307からなる第3のドライバトランジスタ301を有し、第2の島状シリコンからなる第2のドライバトランジスタ105に加えて、第4の弧状シリコンからなる第4のドライバトランジスタ302を有する。第3のドライバトランジスタ301をゲート絶縁膜305が取り囲み、弧状シリコン上部には、n型シリコン303を有する。また、弧状シリコン下部には、n型シリコン120を有する。第4のドライバトランジスタ302をゲート絶縁膜306が取り囲み、弧状シリコン上部には、n型シリコン304を有する。また、弧状シリコン下部には、n型シリコン121を有する。弧状シリコン分の面積増加となるが、弧状シリコンは、島状シリコンの形状から自己整合工程を用いて作成することができ、弧状シリコンと島状シリコンを近接させることができるため、弧状シリコンと島状シリコンを用いて、より大きいゲート幅を少ない面積で得ることができる。以下に、本発明の第7の実施形態に係るスタティック型メモリセルの構造図7を形成するための製造工程の一例を、図18~図62を参照して説明する。図18は、シリコン148上に、酸化膜149が形成され、その上に平面状シリコン154が形成され、窒化膜155が形成され、島状シリコンを形成するためのレジスト156、157が形成された状態を示している。この状態から、図19に示すように、に示すように、窒化膜をエッチングし、窒化膜ハードマスク158、159を形成する。続いて、図20に示すように、酸化膜160を堆積する。続いて、図21に示すように、酸化膜をエッチングし、酸化膜サイドウォール161、162を形成する。この酸化膜サイドウォールの幅が、後に、島状シリコンと弧状シリコン層の間の幅となる。続いて、図22に示すように、窒化膜163を堆積する。続いて、図23に示すように、窒化膜をエッチングし、窒化膜サイドウォール164、165を形成する。この窒化膜サイドウォールは筒状となる。続いて、図24に示すように、筒状の窒化膜サイドウォールを弧状するためのレジスト166、167を形成する。続いて、図25に示すように、窒化膜サイドウォール164、165をエッチングし、弧状の窒化膜サイドウォール164とする。続いて、図26に示すように、レジスト166、167を剥離する。続いて、図27に示すように、酸化膜サイドウォール161、162をエッチングする。島状シリコン形成のための窒化膜ハードマスク158、159、弧状シリコン形成のための窒化膜サイドウォール164が残存する。続いて、図28に示すように、平面状シリコン154をエッチングし、ロードトランジスタのための弧状シリコン501、ドライバトランジスタのための島状シリコン502、アクセストランジスタのための島状シリコン503を形成する。続いて、図29に示すように、酸化膜サイドウォール506、507を形成し、ドライバトランジスタの島状シリコン下部のn型シリコンを形成するためのレジスト504、505を形成する。続いて、図30に示すように、砒素を注入し、n型シリコン169を形成する。続いて、図31に示すように、レジスト504、505を剥離し、酸化膜サイドウォール506、507を剥離し、一度目の熱処理を行う。続いて、図32に示すように、酸化膜サイドウォール170、171を形成し、アクセストランジスタの島状シリコン下部のn型シリコンを形成するためのレジスト172を形成する。続いて、図33に示すように、砒素を注入し、アクセストランジスタの島状シリコン下部にn型シリコン169を形成する。続いて、図34に示すように、レジスト172を剥離し、酸化膜サイドウォール170、171を剥離し、二度目の熱処理を行う。ドライバトランジスタの島状シリコンの下部のn型シリコンは、二回の熱処理を受けるため、ドライバトランジスタの島状シリコン下部のn型シリコンの上端は、アクセストランジスタの島状シリコン下部のn型シリコンの上端より高くなる。これにより、ドライバトランジスタのチャネル長は、アクセストランジスタのチャネル長より短くなり、動作安定性の確保をすることができる。続いて、図35に示すように、酸化膜サイドウォール173、174を形成し、ロードトランジスタの弧状シリコン下部のp型シリコンを形成するためのレジスト175を形成する。続いて、図36に示すように、ボロンを注入し、弧状シリコン下部のp型シリコン119を形成する。続いて、図37に示すように、レジスト175を剥離し、酸化膜サイドウォール173、174を剥離し、熱処理を行う。続いて、図38に示すように、酸化膜サイドウォール176、177を形成し、記憶ノード形成のためのレジスト178、179を形成する。酸化膜サイドウォールにより、弧状シリコンと島状シリコンの周囲に自己整合で記憶ノードが形成されることとなる。続いて、図39に示すように、n型シリコン169、p型シリコン119をエッチングし、n型シリコン120、121、p型シリコン119を形成する。続いて、図40に示すように、レジスト178、179を剥離し、酸化膜サイドウォール176、177を剥離する。続いて、図41に示すように、素子分離膜150を形成し、酸化膜180を形成する。続いて、図42に示すように、ゲート絶縁膜107、108、109を形成し、ゲート導電膜181を堆積し、窒化膜ハードマスク158、159をストッパとし、平坦化する。ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。続いて、図43に示すように、ゲート導電膜181をエッチバックし、所望の長さにする。続いて、図44に示すように、ゲート導電膜181の一部を除去するためのレジスト182を形成する。続いて、図45に示すように、ゲート導電膜181の一部をエッチングし除去する。続いて、図46に示すように、レジスト182を剥離する。続いて、図47に示すように、窒化膜サイドウォール183、184を形成する。酸化膜サイドウォールでもよいし、窒化膜、酸化膜を積層したサイドウォールでもよい。続いて、図48に示すように、ゲート配線形成のためのレジスト508、509を形成し、ゲート導電膜181をエッチングし、ゲート123、124を形成する。また、酸化膜180をエッチングし、絶縁膜152、151を形成する。続いて、図49に示すように、レジスト508、509を剥離する。続いて、図50に示すように、窒化膜ハードマスク158、159、窒化膜サイドウォール164、窒化膜サイドウォール183、184をエッチングして除去する。続いて、図51に示すように、窒化膜を堆積し、エッチングすることにより、窒化膜サイドウォール185、186、187を形成する。続いて、図52に示すように、ドライバトランジスタの島状シリコン上部のn型シリコンを形成するためのレジスト188を形成する。続いて、図53に示すように、砒素またはリンを注入し、ドライバトランジスタの島状シリコン上部のn型シリコン114を形成する。砒素を用いる場合はイオン注入のエネルギーを大きくすればよい。また、拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のn型シリコンの下端を、アクセストランジスタの島状シリコン上部のn型シリコンの下端より低いようにすることができる。砒素を使用するか、リンを使用するかは適宜選べばよい。続いて、図54に示すように、レジスト188を剥離し、熱処理を行う。続いて、図55に示すように、アクセストランジスタの島状シリコン上部のn型シリコンを形成するためのレジスト189を形成する。続いて、図56に示すように、砒素を注入し、アクセストランジスタの島状シリコン上部のn型シリコン115を形成する。続いて、図57に示すように、レジスト189を剥離し、熱処理を行う。続いて、図58に示すように、ロードトランジスタの弧状シリコン上部のp型シリコンを形成するためのレジスト190を形成する。続いて、図59に示すように、ボロンを注入し、ロードトランジスタの弧状シリコン上部のp型シリコン113を形成する。続いて、図60に示すように、レジスト190を剥離し、熱処理を行う。続いて、図示は無いがシリサイドを形成し、図61に示すように、層間膜153を堆積し、平坦化し、エッチングをし、金属を堆積し、エッチバックすることで、ゲート配線123bとn型シリコン121とを接続するコンタクト129を形成する。続いて、図62に示すように、層間膜を堆積し、平坦化し、コンタクト127、128、130、131を形成し、金属配線137、138、139、140を形成する。以上のように、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保するための製造方法が示された。なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。