"半導体層にトレンチを形成する工程と、前記トレンチの内壁および前記トレンチ外の表面を覆うように前記半導体層上に絶縁膜を形成する工程と、前記トレンチを埋め尽くし、前記トレンチ外の前記絶縁膜上に堆積されるように導電性のポリシリコン膜を形成する工程と、前記トレンチ内、および前記トレンチ外の前記絶縁膜上の所定領域に前記ポリシリコン膜が残るように、当該ポリシリコン膜を選択的に除去するポリシリコンエッチング工程とを含む、半導体装置の製造方法。前記トレンチの内壁および前記所定領域に前記絶縁膜が残るように、当該絶縁膜をエッチングする絶縁膜エッチング工程をさらに含む、請求項1記載の半導体装置の製造方法。前記絶縁膜エッチング工程の後に、前記半導体層の露出した表面に熱酸化膜を形成する工程をさらに含む、請求項1または2に記載の半導体装置の製造方法。前記ポリシリコンエッチング工程の前に、前記ポリシリコン膜の膜厚を減少させる膜厚減少工程をさらに含む、請求項1~3のいずれか一項に記載の半導体装置の製造方法。前記膜厚減少工程が、化学的機械的研磨工程、エッチバック工程、ならびに熱酸化膜形成およびそのエッチングの組み合わせ工程のうちのいずれか一つを含む、請求項4に記載の半導体装置の製造方法。前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記絶縁膜を介してチャネル領域に対向するゲート電極である、請求項1~5のいずれか一項に記載の半導体装置の製造方法。前記トレンチ外の半導体層に形成されたポリシリコン膜に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを形成して、前記ポリシリコン膜を含むキャパシタ構造を形成する工程をさらに含む、請求項1~6のいずれか一項に記載の半導体装置の製造方法。前記キャパシタ構造および前記トレンチ上に層間絶縁膜を形成する工程をさらに含む、請求項7に記載の半導体装置の製造方法。トレンチが形成された半導体層と、前記トレンチの内壁を覆う第1絶縁膜と、前記トレンチ外の所定領域において前記半導体層の表面を覆い、前記第1絶縁膜と等しい膜厚を有する第2絶縁膜と、前記トレンチ内に埋め込まれ、前記第1絶縁膜を介して前記トレンチの内壁面に対向する第1導電性ポリシリコン層と、前記トレンチ外の前記第2絶縁膜上に形成され、前記第1導電性ポリシリコン層と同じ組成の第2導電性ポリシリコン層とを含む、半導体装置。前記半導体層の前記第2絶縁膜から露出した表面に形成された熱酸化膜をさらに含む、請求項9に記載の半導体装置。前記第1絶縁膜の膜厚と、前記熱酸化膜の膜厚とが異なる、請求項10に記載の半導体装置。前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記第1絶縁膜を介してチャネル領域に対向するゲート電極である、請求項9~11のいずれか一項に記載の半導体装置。前記第2導電性ポリシリコン層に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とをさらに含み、前記第2導電性ポリシリコン層、前記容量膜および前記導電膜を含むキャパシタ構造が備えられている、請求項9~12のいずれか一項に記載の半導体装置。前記キャパシタ構造の前記第2導電性ポリシリコン層の膜厚が、1μm以下である、請求項13に記載の半導体装置。本願発明者は、前述のような半導体装置において、トレンチ内だけでなく、トレンチ外にも導電性ポリシリコン膜を用いる構造を検討している。このような導電性ポリシリコン膜は、配線膜として用いたり、キャパシタの電極として用いたりすることができる。このような構造の半導体装置を製造するときには、トレンチ内に導電性ポリシリコン層を埋め込む工程と、その後に、トレンチ外に導電性ポリシリコン膜を別途形成する工程とが必要となる。トレンチに導電性ポリシリコンを埋め込む工程は、たとえば、半導体基板の全面にポリシリコン膜を形成する工程と、その後に、トレンチ外のポリシリコンをエッチバックして除去する工程とを含む。また、トレンチ外に導電性ポリシリコン膜を形成する工程は、たとえば、半導体基板の全面にポリシリコン膜を形成する工程と、このポリシリコン膜をフォトリソグラフィによってパターニングする工程とを含む。このように、工程数が多いので、生産性が悪く、それに応じてコスト高になる欠点がある。そこで、この発明の目的は、工程数を削減して生産性を向上できる半導体装置の製造方法を提供することである。また、この発明の他の目的は、工程数を削減して生産性を向上できる構造の半導体装置を提供することである。上記の目的を達成するための請求項1記載の発明は、半導体層にトレンチを形成する工程と、前記トレンチの内壁および前記トレンチ外の表面を覆うように前記半導体層上に絶縁膜を形成する工程と、前記トレンチを埋め尽くし、前記トレンチ外の前記絶縁膜上に堆積されるように導電性のポリシリコン膜を形成する工程と、前記トレンチ内、および前記トレンチ外の前記絶縁膜上の所定領域に前記ポリシリコン膜が残るように、当該ポリシリコン膜を選択的に除去するポリシリコンエッチング工程とを含む、半導体装置の製造方法である。この方法によれば、半導体層にトレンチを形成した後、トレンチの内壁およびトレンチ外の半導体層表面を覆う絶縁膜が形成される。そして、この絶縁膜上に、トレンチを埋め尽くし、さらにトレンチ外の絶縁膜上に堆積されるように導電性のポリシリコン膜が形成される。そして、トレンチ内およびトレンチ外の所定領域以外のポリシリコン膜が選択的に除去される。こうして、トレンチ内の導電性ポリシリコン層と、トレンチ外の所定領域における導電性ポリシリコン層とを同時に形成することができる。これにより、工程数を削減できるから、半導体装置の生産性を向上できる。この場合、トレンチ内の導電性ポリシリコン層と前記所定領域の導電性ポリシリコン層とは同じ組成を有することになる。前記絶縁膜は、酸化膜であってもよい。この酸化膜は、より具体的には、半導体層の表面を熱酸化して形成した熱酸化膜であってもよい。請求項2記載の発明は、前記トレンチの内壁および前記所定領域に前記絶縁膜が残るように、当該絶縁膜をエッチングする絶縁膜エッチング工程をさらに含む、請求項1記載の半導体装置の製造方法である。この方法により、トレンチ付近の構造の形成と同時に、絶縁膜上に導電性ポリシリコン層を積層した構造をトレンチ外に形成できる。これにより、工程数を削減できるので、半導体装置の生産性を向上できる。トレンチの内壁を覆う絶縁膜と、前記所定領域の絶縁膜とは、同一工程で形成されるので、等しい膜厚に形成できる。請求項3記載の発明は、前記絶縁膜エッチング工程の後に、前記半導体層の露出した表面に熱酸化膜を形成する工程をさらに含む、請求項1または2に記載の半導体装置の製造方法である。この方法により、半導体層の表面を熱酸化膜で保護できる。この熱酸化膜は、導電性ポリシリコン層の下の絶縁膜とは別工程で形成されるから、当該絶縁膜とは異なる膜厚を有する。請求項4記載の発明は、前記ポリシリコンエッチング工程の前に、前記ポリシリコン膜の膜厚を減少させる膜厚減少工程をさらに含む、請求項1~3のいずれか一項に記載の半導体装置の製造方法である。トレンチを埋め尽くすように導電性のポリシリコン膜を形成すると、トレンチ外のポリシリコン膜が必要以上に厚くなる場合がある。そこで、膜厚減少工程を行うと、トレンチ外のポリシリコン膜の膜厚を適正化できる。これにより、トレンチ付近と、前記所定領域とにおける高低差を少なくすることができるから、その後の工程を精密に行うことができる。より具体的には、フォトリソグラフィの際にマスクパターンを精密に形成できる。さらに詳細に説明すると、フォトリソグラフィの露光工程において、露光すべき表面に大きな高低差が生じていると、露光のプロセスマージンが低下する。これにより、配線間のショート等の様々な異常が発生するおそれがある。膜厚減少工程は、この問題に対する解決手段を提供する。また、ポリシリコン膜を厚く形成することによって、トレンチの直上においてポリシリコン膜の表面に生じるリセス窪みを小さくすることができる。すなわち、ポリシリコン膜が薄いと、トレンチの直上においてポリシリコン膜の表面に明瞭なリセスができる。これに対して、ポリシリコン膜を厚く形成すると、リセスのプロファイルを鈍らせることができ、それに応じてリセス量が小さくなる。よって、その後に、ポリシリコン膜をエッチングして絶縁膜を露出させるときに、トレンチ内におけるポリシリコン層の窪みも小さくなる。したがって、半導体層に多数のトレンチを形成する場合には、その多数のトレンチ内におけるポリシリコン層の窪み量の均一性を高めることができる。トレンチ外の半導体層表面に残されるポリシリコン膜の膜厚は、膜厚減少工程によって適正化できる。前記膜厚減少工程は、請求項5に記載されているように、化学的機械的研磨工程、エッチバック工程、ならびに熱酸化膜形成およびそのエッチングの組み合わせ工程のうちのいずれか一つを含むことが好ましい。請求項6記載の発明は、前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記絶縁膜を介してチャネル領域に対向するゲート電極である、請求項1~5のいずれか一項に記載の半導体装置の製造方法である。この方法により、トレンチゲート型のMISFETを有する半導体装置を製造できる。そして、ゲート電極とトレンチ外の導電性ポリシリコン層とを同時に形成できるから、工程数が少なくなり、生産性を向上できる。請求項7記載の発明は、前記トレンチ外の半導体層に形成されたポリシリコン膜に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを形成して、前記ポリシリコン膜を含むキャパシタ構造を形成する工程をさらに含む、請求項1~6のいずれか一項に記載の半導体装置の製造方法である。この方法により、トレンチ内の導電性ポリシリコン層の形成と同時に形成されたトレンチ外の導電性ポリシリコン層を利用して、キャパシタ構造を形成できる。したがって、工程数を削減できるから、生産性を向上できる。請求項8記載の発明は、前記キャパシタ構造および前記トレンチ上に層間絶縁膜を形成する工程をさらに含む、請求項7に記載の半導体装置の製造方法である。この特徴は、特に、請求項4に記載した特徴と組み合わせることが好ましい。これにより、トレンチ上およびキャパシタ構造上における層間絶縁膜の高低差が少なくなるから、層間絶縁膜に微細なコンタクト孔を精密に形成したり、層間絶縁膜上に微細なパターンを精密に形成したりすることができる。請求項9記載の発明は、トレンチが形成された半導体層と、前記トレンチの内壁を覆う第1絶縁膜と、前記トレンチ外の所定領域において前記半導体層の表面を覆い、前記第1絶縁膜と等しい膜厚を有する第2絶縁膜と、前記トレンチ内に埋め込まれ、前記第1絶縁膜を介して前記トレンチの内壁面に対向する第1導電性ポリシリコン層と、前記トレンチ外の前記第2絶縁膜上に形成され、前記第1導電性ポリシリコン層と同じ組成の第2導電性ポリシリコン層とを含む、半導体装置である。この構成の半導体装置は、請求項1または2の方法によって作製することができる。したがって、少ない工程数で、トレンチ内に埋め込まれた第1導電性ポリシリコン層と、トレンチ外の絶縁膜上に第2導電性ポリシリコン層とを有する構造の半導体装置を作製できる。請求項10記載の発明は、前記半導体層の前記第2絶縁膜から露出した表面に形成された熱酸化膜をさらに含む、請求項9に記載の半導体装置である。この構成の半導体装置は、請求項3の方法によって作製できる。請求項11記載の発明は、前記第1絶縁膜の膜厚と、前記熱酸化膜の膜厚とが異なる、請求項10に記載の半導体装置である。この構成の半導体装置は、請求項3の方法によって作製できる。すなわち、第1および第2絶縁膜と熱酸化膜とは別の工程で形成されるので、異なる膜厚を有することになる。請求項12記載の発明は、前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記第1絶縁膜を介してチャネル領域に対向するゲート電極である、請求項9~11のいずれか一項に記載の半導体装置である。この構成の半導体装置は、請求項6の方法によって作製できる。請求項13記載の発明は、前記第2導電性ポリシリコン層に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とをさらに含み、前記第2導電性ポリシリコン層、前記容量膜および前記導電膜を含むキャパシタ構造が備えられている、請求項9~12のいずれか一項に記載の半導体装置である。この構成の半導体装置は、請求項7の方法によって作製できる。したがって、トレンチ内に埋め込まれた第1導電性ポリシリコン層と、トレンチ外に形成されたキャパシタ構造とを有する半導体装置を、少ない工程数で作製できる。請求項14記載の発明は、前記キャパシタ構造の前記第2導電性ポリシリコン層の膜厚が、1μm以下である、請求項13に記載の半導体装置である。前記半導体装置は、前記キャパシタ構造および前記第1導電性ポリシリコン層を覆う層間絶縁膜をさらに含んでいてもよい。請求項14の構成によれば、層間絶縁膜の高低差が少ないので、層間絶縁膜に微細なコンタクト孔を精密に形成したり、層間絶縁膜上の微細パターンを高精度に形成したりすることができる。このような構造は、たとえば、請求項4または5の方法と請求項8の方法とを組み合わせて適用することによって作製できる。以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。図1A~1Eは、この発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。図1Aに示すように、半導体層1の表面にトレンチ2が形成される。次に、図1Bに示すように、トレンチ2の内壁およびトレンチ2外の半導体層1の表面を覆うように、半導体層1上に絶縁膜3たとえば酸化膜が形成される。その後、図1Cに示すように、トレンチ2を埋め尽くし、トレンチ2外の絶縁膜3上にも堆積されるように、導電性のポリシリコン膜4が形成される。そして、図1Dに示すように、トレンチ2外の絶縁膜3上の所定領域にレジスト5が選択的に形成される。このレジスト5をマスクとしてポリシリコン膜4がエッチングされる。このエッチングは、トレンチ2外においてレジスト5で覆われていない領域のポリシリコン膜4がなくなるまで行われる。その後、レジスト5を剥離することにより、図1Eに示すように、前記所定領域に導電性ポリシリコン膜4が残される。すなわち、トレンチ2内に第1導電性ポリシリコン層41が形成され、トレンチ2外の前記所定領域に第2導電性ポリシリコン層42が形成される。第1および第2導電性ポリシリコン層41,42は、いずれもポリシリコン膜4の一部であるので、同一組成を有している。絶縁膜3は、トレンチ2の内壁に形成された第1絶縁膜31と、第2導電性ポリシリコン層42と半導体層1との間に形成された第2絶縁膜32とを含む。これらの第1および第2絶縁膜31,32は、いずれも絶縁膜3の一部であり、しかも、同一工程で形成された第1および第2導電性ポリシリコン層41,42でそれぞれ覆われているから、同じ材料からなり、かつ、等しい膜厚を有している。このように、この実施形態によれば、第1および第2ポリシリコン層41,42を同時に形成できるから、工程数を削減でき、それに応じて生産性の向上およびコストの削減を図ることができる。図2A~2Fは、この発明の第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。図2A~2Fにおいて、図1A~1Eの各部に対応する部分には、同一参照符号を付す。まず、図2Aに示すように、半導体層1の表面にトレンチ2が形成される。次に、図2Bに示すように、トレンチ2の内壁およびトレンチ2外の半導体層1の表面を覆うように、半導体層1上に絶縁膜3たとえば酸化膜が形成される。その後、図2Cに示すように、トレンチ2を埋め尽くし、トレンチ2外の絶縁膜3上にも堆積されるように導電性のポリシリコン膜4が形成される。次に、図2Dに示すように、ポリシリコン膜4の膜厚を減少させるための膜厚減少工程が行われる。これにより、トレンチ2外の半導体層1上におけるポリシリコン膜4の膜厚が、所要の膜厚まで減少させられる。したがって、たとえば、トレンチ2内をポリシリコン膜4で埋め尽くすために、トレンチ2外のポリシリコン膜4の膜厚が必要な膜厚よりも厚くなってしまうような場合であっても、トレンチ2外のポリシリコン膜4の膜厚を調整できる。次いで、図2Eに示すように、トレンチ2外の絶縁膜3上の所定領域にレジスト5が選択的に形成される。このレジスト5をマスクとしてポリシリコン膜4がエッチングされる。このエッチングは、トレンチ2外においてレジスト5で覆われていない領域のポリシリコン膜4がなくなるまで行われる。その後、レジスト5を剥離することにより、図2Fに示すように、前記所定領域に導電性ポリシリコン膜4が残される。すなわち、トレンチ2内に第1導電性ポリシリコン層41が形成され、トレンチ2外の前記所定領域に第2導電性ポリシリコン層42が形成される。第1および第2導電性ポリシリコン層41,42は、いずれもポリシリコン膜4の一部であるので、同一組成を有している。絶縁膜3は、トレンチ2の内壁に形成された第1絶縁膜31と、第2導電性ポリシリコン層42と半導体層1との間に形成された第2絶縁膜32とを含む。これらの第1および第2絶縁膜31,32は、いずれも絶縁膜3の一部であり、しかも、同一工程で形成された第1および第2導電性ポリシリコン層41,42でそれぞれ覆われているから、同じ材料からなり、かつ、等しい膜厚を有している。このように、この実施形態によれば、第1および第2ポリシリコン層41,42を同時に形成できるから、工程数を削減でき、それに応じて生産性の向上およびコストの削減を図ることができる。そして、第2ポリシリコン層42は、膜厚が減少されたポリシリコン膜4をパターニングして形成されるので、必要十分な膜厚に形成することができる。たとえば、トレンチ2の深さや幅によっては、ポリシリコン膜4の膜厚を、第2ポリシリコン層42に必要とされる膜厚よりも厚く形成しなければならない場合もある。このような場合でも、第2ポリシリコン層42を必要最小限の膜厚で形成することができる。また、ポリシリコン膜4を厚く形成することによって、トレンチ2の直上においてポリシリコン膜4の表面に生じるリセス窪み4aを小さくすることができる。すなわち、ポリシリコン膜4が薄いと、トレンチ2の直上においてポリシリコン膜4の表面に明瞭なリセス4aができる。これに対して、ポリシリコン膜4を厚く形成すると、リセス4aのプロファイルを鈍らせることができ、それに応じてリセス量が小さくなる。よって、その後に、ポリシリコン膜4をエッチングして絶縁膜3を露出させるときに、トレンチ2内における第1導電性ポリシリコン層41の窪み41aも小さくなる。これにより、導電性ポリシリコン層41とトレンチ2の側壁との対向面積を正確に制御できるから、装置の特性を安定化できる。とくに、半導体層1に多数のトレンチ2を形成する場合には、その多数のトレンチ2内における第1導電性ポリシリコン層41の窪み量の均一性を高めることができる。これにより、半導体装置の特性ばらつきを低減できる。図3は、この発明の第3の実施形態に係る半導体装置の構成を説明するための図解的な平面図である。この半導体装置10は、半導体基板11上に複数の素子領域12,13,14を形成して構成されている。たとえば、素子領域12は、パワーデバイスセルが多数形成されたパワー素子領域であってもよい。また、素子領域13は、1つ以上のキャパシタ15が形成されたキャパシタ領域であってもよい。さらに、素子領域14は、論理回路を構成するロジック素子が形成されたロジック領域であってもよい。以下、素子領域12,13,14をそれぞれパワー素子領域12、キャパシタ領域13、ロジック領域14ということにする。パワー素子領域12は、その部分拡大平面図に示すように、ストライプ状に形成された複数本の直線状トレンチ20を含む。トレンチ20の各端部は、トレンチ20の長手方向と直交するように形成された相互接続トレンチ21に共通に接続されている。さらに、相互接続トレンチ21には、平面視T字型の接続端を有する複数の引出トレンチ22が接続されている。トレンチ20,21,22の内部には、導電性ポリシリコン層が埋め込まれている。また、引出トレンチ22の接続端には、トレンチ22外に導電性ポリシリコン層からなるコンタクト部23が形成されている。このコンタクト部23を構成する導電性ポリシリコン層は引出トレンチ22内の導電性ポリシリコン層と連続しており、したがって、互いに電気的に接続されている。図4は、前記半導体装置10の主要部の構成を示す断面図である。半導体基板11は、n型シリコン基板16と、このn型シリコン基板16上に成長させられたn型エピタキシャル層17とを含む。n型シリコン基板16において、n型エピタキシャル層17とは反対側の面裏面には、電極膜18が形成されている。n型エピタキシャル層17内およびその表面上には、パワー素子領域12、キャパシタ領域13およびロジック領域14に、それぞれ異なる構造の機能素子が形成されている。パワー素子領域12には、トレンチVDMOS型トランジスタ19が形成されている。キャパシタ領域13には、キャパシタ15が形成されている。ロジック領域14には、低耐圧nチャンネル型MOSFET52と、低耐圧pチャンネル型MOSFET53と、低耐圧デプレッションnチャンネル型MOSFET54と、高耐圧nチャンネル型MOSFET55と、フィールドpチャンネル型MOSFET56と、ポリシリコン抵抗57とが形成されている。トレンチVDMOS型トランジスタ19は、前述の通り、ストライプ状に形成された複数本のトレンチ20を有している。図4には、図面の簡略化のために、2本のトレンチ20のみを図示してある。トレンチ20内には、第1導電性ポリシリコン層であるポリシリコンゲート45が埋め込まれている。また、ポリシリコンゲート45とトレンチ20の内壁面との間には、絶縁膜としてのゲート酸化膜46が形成されている。すなわち、ゲート酸化膜46は、トレンチ20の内壁面を覆うように形成されている。ポリシリコンゲート45は、ゲート酸化膜46を介して、トレンチ20の内壁面を形成するn型エピタキシャル層17に対向している。n型エピタキシャル層17には、素子分離のためのp型ウェル61が形成されている。p型ウェル61は、たとえば、平面視において、パワー素子領域12に形成されるトレンチ20,21,22図3参照を取り囲む環状に形成されている。また、平面視において、p型ウェル61を取り囲むように、n型エピタキシャル層17の表面にフィールド酸化膜161が形成されている。このフィールド酸化膜161から露出した領域には、n型エピタキシャル層17の表層部にp型ベース層71が形成されている。トレンチ20は、p型ベース層71の表面から裏面まで貫通し、さらに、p型ベース層71の直下のn型エピタキシャル層17に達するように形成されている。p型ベース層71には、トレンチ20に接するようにn型ソース層81が形成されている。また、p型ベース層71には、p型コンタクト層91が形成されている。隣り合う一対のトレンチ20の間では、それぞれのトレンチ20に接するように一対のn型ソース層81がトレンチ20の長手方向図4の紙面に垂直な方向にストライプ状に延びて形成されており、それらの間にトレンチ20の長手方向に直線状に延びるp型コンタクト層91が形成されている。さらに、p型ベース層71の表面を覆うように、層間絶縁膜101が形成されている。層間絶縁膜101には、コンタクト孔111が形成されている。そして、層間絶縁膜101上には、コンタクト孔111を介してn型ソース層81およびp型コンタクト層91に電気的に接続されたソース電極121が形成されている。また、p型ウェル61の上方には、層間絶縁膜101内に、第2導電性ポリシリコン層の一例であるポリシリコン配線47が形成されている。このポリシリコン配線47は、層間絶縁膜101上の金属層48に接続されている。図3に示したコンタクト部23は、ポリシリコン配線47と同一層の導電性ボリシリコン層からなり、ポリシリコン配線47と同時に形成される。金属層48およびソース電極121は、別の層間絶縁膜131によって覆われている。層間絶縁膜131には、コンタクト孔132が形成されている。層間絶縁膜131上には金属配線層133が形成されている。金属配線層133は、コンタクト孔132を介してソース電極121に接続されている。金属配線層133は、パッシベーション膜134によって覆われている。パッシベーション膜134には、金属配線層133上の所定位置にパッド開口135が形成されている。このパッド開口135から露出した領域の金属配線層133は、外部接続のためのパッド136として用いられる。パッシベーション膜134は、この実施形態では、下層134Aと、この下層134Aに積層された上層134Bとの積層膜からなる。たとえば、下層134Aは窒化シリコンからなっていてもよく、上層134Bはポリイミドからなっていてもよい。n型ソース層81はソース領域であり、p型ベース層71においてトレンチ20に臨む領域はチャネル領域であり、p型ベース層71の下方のn型エピタキシャル層17およびn型シリコン基板16はドレイン領域である。トレンチ20に埋め込まれたポリシリコンゲート45は、ゲート酸化膜46を介してチャネル領域p型ベース層71に対向している。したがって、ポリシリコンゲート45に所定の閾値電圧よりも高い制御電圧を印加することにより、チャネル領域トレンチ20の内壁面近傍に反転層が形成される。これにより、ソース-ドレイン間が導通する。低耐圧nチャンネル型MOSFET52は、n型エピタキシャル層17に形成されたp型ウェル62と、p型ウェル62の表層部の浅い領域に形成された別のp型ウェル142とを含む。p型ウェル142の周縁部にはチャネルストップ層152が形成されており、このチャネルストップ層152上にはフィールド酸化膜162が形成されている。フィールド酸化膜162によって取り囲まれた領域には、p型ウェル142の表層部に一対のn型ソースドレイン層82が形成されている。また、p型ウェル142の表面にはゲート絶縁膜172が形成されている。ゲート絶縁膜172上には、n型ソースドレイン層82の間の領域に対向するようにポリシリコンゲート182が配置されている。また、フィールド酸化膜162を貫通するコンタクト孔192が形成されていて、このコンタクト孔192の直下の領域には、p型ウェル142の表層部にp型コンタクト層92が形成されている。さらに、フィールド酸化膜162、ポリシリコンゲート182およびn型ソースドレイン層82等を覆うように、層間絶縁膜102が形成されている。層間絶縁膜102には、複数のコンタクト孔112が形成されている。そして、層間絶縁膜102上には、コンタクト孔112を介してn型ソースドレイン層82およびp型コンタクト層92にそれぞれ電気的に接続された電極122が形成されている。電極122は、前述の層間絶縁膜131によって覆われている。低耐圧pチャンネル型MOSFET53は、n型エピタキシャル層17に形成されたp型ウェル63と、p型ウェル63の表層部の浅い領域に形成されたn型ウェル203とを含む。n型ウェル203の周縁部の上方にはフィールド酸化膜163が形成されている。フィールド酸化膜163によって取り囲まれた領域には、n型ウェル203の表層部に一対のp型ソースドレイン層93が形成されている。また、n型ウェル203の表面にはゲート絶縁膜173が形成されている。このゲート絶縁膜173上には、p型ソースドレイン層93の間の領域に対向するようにポリシリコンゲート183が配置されている。また、フィールド酸化膜163を貫通するコンタクト孔193が形成されていて、このコンタクト孔193の直下の領域には、n型ウェル203の表層部にn型コンタクト層83が形成されている。さらに、フィールド酸化膜163、ポリシリコンゲート183およびp型ソースドレイン層93等を覆うように、層間絶縁膜103が形成されている。層間絶縁膜103には、複数のコンタクト孔113が形成されている。そして、層間絶縁膜103上には、コンタクト孔113を介してp型ソースドレイン層93およびn型コンタクト層83にそれぞれ電気的に接続された電極123が形成されている。電極123は、前述の層間絶縁膜131によって覆われている。低耐圧デプレッションnチャンネル型MOSFET54は、n型エピタキシャル層17に形成されたp型ウェル64と、p型ウェル64の表層部の浅い領域に形成された別のp型ウェル144とを含む。p型ウェル144の周縁部にはチャネルストップ層154が形成されており、このチャネルストップ層154上にはフィールド酸化膜164が形成されている。フィールド酸化膜164によって取り囲まれた領域には、p型ウェル144の表層部に一対のn型ソースドレイン層84が形成されている。さらに、一対のn型ソースドレイン層84の間には、n型ソースドレイン層84よりもn型不純物濃度の低いn-型層224が形成されている。そして、一対のn型ソースドレイン層84およびn-型層224の表面にはゲート絶縁膜174が形成されている。ゲート絶縁膜174上には、n型ソースドレイン層84の間の領域n-型層224に対向するようにポリシリコンゲート184が配置されている。また、フィールド酸化膜164を貫通するコンタクト孔194が形成されていて、このコンタクト孔194の直下の領域には、p型ウェル144の表層部にp型コンタクト層94が形成されている。さらに、フィールド酸化膜164、ポリシリコンゲート184およびn型ソースドレイン層84等を覆うように、層間絶縁膜104が形成されている。層間絶縁膜104には、複数のコンタクト孔114が形成されている。そして、層間絶縁膜104上には、コンタクト孔114を介してn型ソースドレイン層84およびp型コンタクト層94にそれぞれ電気的に接続された電極124が形成されている。電極124は、前述の層間絶縁膜131によって覆われている。高耐圧nチャンネル型MOSFET55は、n型エピタキシャル層17に形成されたp型ウェル65と、p型ウェル65の表層部の周縁領域に形成された浅いp型ウェル145とを含む。このp型ウェル145の上にはチャネルストップ層155が形成されており、このチャネルストップ層155上にはフィールド酸化膜165が形成されている。チャネルストップ層155によって取り囲まれた領域には、p型ウェル65の表層部に一対のn型ソースドレイン層85が形成されている。この一対のn型ソースドレイン層85のうちの一方ドレイン層は、p型ウェル145の浅い領域に形成されたn型ウェル205内に形成されている。このn型ウェル205は、フィールド酸化膜165下に形成されている。フィールド酸化膜165には、n型ウェル205と、前記一対のn型ソースドレイン層85のうちの他方ソース層との間の領域でp型ウェル65の表面を露出させる開口165aが形成されている。この開口165a内においてp型ウェル145の表面にはゲート絶縁膜175が形成されている。ゲート絶縁膜175上には、ポリシリコンゲート185が配置されている。ポリシリコンゲート185は、開口165a外のフィールド酸化膜165の表面上まで延びて、n型ウェル205の上方の領域に達するように形成されている。また、フィールド酸化膜165を貫通する一対のコンタクト孔195が形成されている。一つのコンタクト孔195の直下の領域には、p型ウェル145の表層部にp型コンタクト層95が形成されている。もう一つのコンタクト孔195は、n型ウェル205内のn型ソースドレイン層85の直上に形成されている。さらに、フィールド酸化膜165、ポリシリコンゲート185およびn型ソースドレイン層85等を覆うように、層間絶縁膜105が形成されている。層間絶縁膜105には、複数のコンタクト孔115が形成されている。そして、層間絶縁膜105上には、コンタクト孔114,195を介してn型ソースドレイン層85およびp型コンタクト層95にそれぞれ電気的に接続された電極125が形成されている。電極125は、前述の層間絶縁膜131によって覆われている。フィールドpチャンネル型MOSFET56は、n型エピタキシャル層17の表層部の浅い領域に間隔を開けて形成された一対のp型ウェル146と、これらのp型ウェル146内の表層領域にそれぞれ形成された一対のp型ソースドレイン層96とを含む。n型エピタキシャル層17の表面はフィールド酸化膜166で覆われている。このフィールド酸化膜166上には、一対のp型ウェル146の間の領域に対向するようにポリシリコンゲート186が配置されている。また、一対のp型ソースドレイン層96の直上には、フィールド酸化膜166を貫通する一対のコンタクト孔196がそれぞれ形成されている。さらに、フィールド酸化膜166およびポリシリコンゲート186等を覆うように、層間絶縁膜106が形成されている。層間絶縁膜106には、一対のp型ソースドレイン層96の直上に一対のコンタクト孔116がそれぞれ形成されている。そして、層間絶縁膜103上には、コンタクト孔196,116を介してp型ソースドレイン層96にそれぞれ電気的に接続された電極126が形成されている。電極126は、前述の層間絶縁膜131によって覆われている。ポリシリコン抵抗57は、不純物を添加して抵抗率を調整したポリシリコン層187を含む。ポリシリコン抵抗57が形成される領域には、n型エピタキシャル層17内にp型ウェル67が形成されている。このp型ウェル67の表面領域を含むn型エピタキシャル層17の表面は、フィールド酸化膜167で覆われている。このフィールド酸化膜167上にポリシリコン層187が形成されている。ポリシリコン層187には、間隔を開けて、一対のp型コンタクト領域97が形成されている。さらに、フィールド酸化膜167およびポリシリコン層187を覆うように、層間絶縁膜107が形成されている。層間絶縁膜107には、一対のp型コンタクト領域97にそれぞれ対応する位置に一対のコンタクト孔117が形成されている。そして、層間絶縁膜107上には、一対のコンタクト孔117を介して一対のp型コンタクト領域97にそれぞれ電気的に接続された一対の電極127が形成されている。電極127は、前述の層間絶縁膜131によって覆われている。キャパシタ15は、第2導電性ポリシリコン層の一例である下ポリシリコン電極膜44と、上ポリシリコン電極膜188と、これらに上下から挟まれた容量膜としての絶縁膜43とを含む。キャパシタ15が形成される領域には、n型エピタキシャル層17内にp型ウェル68が形成されている。このp型ウェル68の表面は、絶縁膜の一例である熱酸化膜49で覆われている。この熱酸化膜49上に下ポリシリコン電極膜44が形成されている。下ポリシリコン電極膜44は、導電性のポリシリコン層からなり、この実施形態では、トレンチVDMOS型トランジスタ19のポリシリコンゲート45と同一組成を有している。さらに、下ポリシリコン電極膜44を覆うように、容量膜としての絶縁膜43が形成されている。絶縁膜43は、窒化膜からなっていてもよい。絶縁膜43上に、上ポリシリコン電極膜188が形成されており、絶縁膜43を介して下ポリシリコン電極膜44に対向している。これにより、キャパシタ構造が形成されている。上ポリシリコン電極膜188は、この実施形態では、導電性ポリシリコン層からなり、平面視において下ポリシリコン電極膜44に包囲された領域に形成されている図3参照。下ポリシリコン電極膜44は、平面視において、上ポリシリコン電極膜188からはみ出したはみ出し領域44aを有している。下ポリシリコン電極膜44のはみ出し領域44aおよび上ポリシリコン電極膜188は、層間絶縁膜108で覆われている。層間絶縁膜108には、上ポリシリコン電極膜188に対応する位置と、下ポリシリコン電極膜44のはみ出し領域44aに対応する位置とに、複数のコンタクト孔118が形成されている。そして、層間絶縁膜108上には、コンタクト孔118を介して、上ポリシリコン電極膜188および下ポリシリコン電極膜44のはみ出し領域44aにそれぞれ電気的に接続された複数の電極128が形成されている。電極128は、前述の層間絶縁膜131によって覆われている。図5A~5Xは、半導体装置10の製造工程を工程順に示す断面図である。図5Aに示す工程では、n型シリコン基板16上に、n型不純物たとえばAs:砒素を添加しながら行うシリコンエピタキシャル成長によって、n型エピタキシャル層17が成長させられる。そして、n型エピタキシャル層17の表面に厚いたとえば4500Å程度の熱酸化膜250が形成される。図5Bに示す工程では、厚い熱酸化膜250に、p型ウェル61-65,67-68にそれぞれ対応した開口251-255,257-258が、フォトリソグラフィおよびエッチングによって形成される。そして、開口251-255,257-258において露出したn型エピタキシャル層17の表面に、薄いたとえば500Å程度パッド熱酸化膜259が形成される。その後、厚い酸化膜250をマスクとして、p型不純物イオンたとえばB:ホウ素イオンが注入される。図5Cに示す工程では、注入されたp型不純物イオンを活性化させるためのドライブ拡散が行われる。これにより、p型ウェル61-65,67-68が各領域に形成される。その後、厚い酸化膜250およびパッド熱酸化膜259がエッチングによって除去され、n型エピタキシャル層17の全表面を覆うパッド酸化膜260が形成される。図5Dに示す工程では、フォトリソグラフィによって、n型ウェル203,205に対応した開口263,265を有するレジストマスク261二点鎖線で示すがパッド酸化膜260上に形成される。このレジストマスク261をマスクとしてn型不純物イオンたとえばP:燐イオンが注入される。その後、レジストマスク261を剥離し、アニール処理熱処理を行って、注入されたn型不純物イオンを活性化することにより、n型ウェル203,205が各領域に形成される。そして、パッド酸化膜260を剥離するためのエッチングが行われる。図5Eに示す工程では、n型エピタキシャル層17の全表面を覆う薄いパッド熱酸化膜267が形成される。さらに、パッド熱酸化膜267の表面全域に、たとえば減圧CVD化学的気相成長によって、耐酸化性膜としての窒化膜268が形成される。この窒化膜268には、フォトリソグラフィによって形成したレジストをマスクとするエッチングによって、フィールド酸化膜161-167に対応した開口が形成される。換言すれば、フィールド酸化膜161-167から露出させるべき領域に、窒化膜268が残される。その後、前記レジストマスクが剥離される。図5Fに示す工程では、フォトリソグラフィによって、p型ウェル142,144-146に対応した開口272,274-276を有するレジストマスク270二点鎖線で示すが形成される。このレジストマスク270をマスクとしてp型不純物イオンたとえばB:ホウ素イオンが注入される。このとき、注入エネルギーは50keV程度、注入量は1×1013cm-2程度とされる。注入エネルギーが比較的高いので、p型不純物イオンは、レジストマスク270から露出した窒化膜268を透過し、n型エピタキシャル層17内の比較的深い位置まで打ち込まれる。次に、レジストマスク270および窒化膜268をマスクとして、比較的低いエネルギーでp型不純物イオンたとえばB:ホウ素イオンが注入される。このとき、注入エネルギーは15keV程度、注入量は5×1013cm-2程度とされる。注入エネルギーが比較的低いので、p型不純物イオンは、窒化膜268を透過せず、窒化膜268で覆われていない領域において、n型エピタキシャル層17内の比較的浅い位置まで打ち込まれる。その後、レジストマスク270が剥離される。図5Gに示す工程では、LOCOS酸化処理が行われる。これにより、窒化膜268から露出した領域においてn型エピタキシャル層17の表面に厚い熱酸化膜が成長し、フィールド酸化膜161-167が各領域に形成される。このときにn型エピタキシャル層17に加わる熱によって、図5Fの工程で打ち込まれたp型不純物イオンが活性化される。これによって、p型ウェル142,144-146およびp型のチャネルストップ層152,154-155が各領域に形成される。その後、窒化膜268がエッチングによって剥離され、さらに、パッド熱酸化膜267がエッチングによって剥離される。図5Hに示す工程では、フィールド酸化膜161-167から露出したn型エピタキシャル層17の表面にパッド熱酸化膜277が形成される。さらに、基板全面を覆うように、窒化膜278およびこれに積層されたUSG膜279が形成される。図5Iに示す工程では、フォトリソグラフィによって形成されたレジストをマスクとしたエッチングによって、窒化膜278およびUSG膜279に、トレンチ20に対応した開口280が形成される。そして、レジストを剥離した後、窒化膜278およびUSG膜279の積層膜をエッチングマスクとしたエッチングによって、n型エピタキシャル層17にトレンチ20が形成される。トレンチ20は、たとえば、1.8μm程度の深さに形成されてもよい。図5Jに示す工程では、窒化膜278およびUSG膜279がエッチングによって剥離される。窒化膜278を剥離する前に、犠牲酸化膜を形成し、これをエッチング除去する工程を1回または複数回行ってもよい。これにより、ゲート酸化膜46の形成前に、トレンチ20の表面の荒れを改善できる。図5Kに示す工程では、全面に熱酸化膜50が形成される。この熱酸化膜50は、トレンチ20の内壁全域を覆い、さらに、トレンチ20外におけるn型エピタキシャル層17の表面を含む基板表面全域を覆うように形成される。熱酸化膜50の膜厚は、たとえば250Å程度であってもよい。さらに、熱酸化膜50上に積層して、基板表面全域に導電性のポリシリコン膜40が形成される。この導電性ポリシリコン膜40の形成は、減圧CVDによるポリシリコンの堆積と、堆積されたポリシリコン膜に対して導電性を付与するための不純物拡散たとえば燐の拡散とによって行ってもよい。堆積されるポリシリコン膜の膜厚は、たとえば、1μm程度であってもよい。この膜厚は、たとえば、トレンチ20の内部がポリシリコンによって埋め尽くされるように定められることが好ましい。さらに、ポリシリコン膜40の膜厚は、トレンチ20の上方部に生じる窪み図1および図2におけるリセス4aと同様なリセスが、後のエッチングにおける均一性に大きな影響を与えないように、十分に大きく定めることが好ましい。図5Lに示す工程では、トレンチ20外の導電性ポリシリコン膜40が、ポリシリコン配線47および下ポリシリコン電極膜44に必要十分な厚さまで薄型化される膜厚減少工程。この膜厚減少工程は、エッチバックによって行ってもよいし、化学的機械的研磨CMP:ChemicalMechanicalPolishingによって行ってもよい。熱酸化膜の形成とその熱酸化膜のエッチングとを繰り返すことによってもポリシリコン膜40の膜厚を減少させることができる。このような膜厚減少工程によって、たとえば、導電性ポリシリコン膜40は、1000Å~2000Å程度薄型化されてもよい。薄型化された後の導電性ポリシリコン膜40の膜厚は、4000Å~5000Å程度であってもよい。その後、薄型化された導電性ポリシリコン膜40の表面に、たとえば減圧CVDによって、窒化膜285が形成される。この窒化膜285の一部は、キャパシタ15の絶縁膜43容量膜となる。窒化膜285の厚さは、1000Å程度であってもよい。図5Mに示す工程では、フォトリソグラフィによって、ポリシリコン配線47および下ポリシリコン電極膜44の領域を覆うレジストマスク286が形成される。このレジストマスク286をマスクとしたエッチングによって、窒化膜285および導電性ポリシリコン膜40がエッチングされる。これにより、ポリシリコン配線47および下ポリシリコン電極膜44が形成される。また、ポリシリコン配線47および下ポリシリコン電極膜44上には、窒化膜285が残される。下ポリシリコン電極膜44上に残された窒化膜285は、容量膜としての絶縁膜43となる。その後、レジストマスク286が剥離される。図5Nに示す工程では、全面にパッド熱酸化膜287が形成される。さらに、フォトリソグラフィによって、p型ベース層71に対応する開口289を有するレジストマスク288が形成される。このレジストマスク288をマスクとして、p型イオンたとえばB:ホウ素イオンが注入される。そして、レジストマスク288を剥離した後に、アニール熱処理によって、注入されたイオンが活性化される。これにより、p型ベース層71が形成される。図5Oに示す工程では、基板表面の全域に対して閾値調整のためのp型不純物たとえばBF2:フッ化ホウ素イオンを注入した後、低耐圧デプレッションnチャンネル型MOSFET54のn-型層224に対応した開口292を有するレジストマスク291が形成される。このレジストマスク291をマスクとしてn型不純物イオンたとえばP:燐イオンが注入される。その後、レジストマスク291が剥離される。注入されたn型不純物イオンは、図5P以下に示す後工程での熱によって活性化される。これにより、n-型層224が形成される。図5Pに示す工程では、n型エピタキシャル層17の表面の熱酸化によって、熱酸化膜からなるゲート絶縁膜172-175が形成される。その後、たとえば減圧CVDによって、ポリシリコン膜180が全面に形成される。必要に応じて、ポリシリコン膜180を平坦化してもよい。たとえば、TEOSテトラエトキシシラン膜を全面に形成した後にエッチバックすることにより、ポリシリコン膜180の表面の平坦度を高めることができる。図5Qに示す工程では、ポリシリコン膜180に対して、導電性を付与するための不純物としての燐が拡散させられる。また、全面にp型不純物イオンたとえばB:ホウ素イオンが注入され、さらに全面にn型不純物イオンたとえばP:燐イオンが注入される。こうして、導電性ポリシリコン膜180が得られる。図5Rに示す工程では、ポリシリコンゲート182-186、ポリシリコン層187および上ポリシリコン電極膜188に対応する領域を覆うレジストマスク295がフォトリソグラフィによって形成される。このレジストマスク295をマスクとしてエッチングを行うことにより、ポリシリコンゲート182-186、ポリシリコン層187および上ポリシリコン電極膜188が形成される。このエッチングは、ゲート絶縁膜172-175、フィールド酸化膜161-167、ならびにポリシリコン配線47および下ポリシリコン電極膜44上の窒化膜285絶縁膜43で停止する。次いで、レジストマスク295を剥離し、表面のエッチングを行って、露出している部分の熱酸化膜ゲート絶縁膜172-175の露出部分、およびフィールド酸化膜161-167の表層部が除去される。図5Sに示す工程では、表面にパッド酸化膜296が形成され、さらに、フォトリソグラフィによってレジストマスク298が形成される。レジストマスク298は、n型ソース層81、n型ソースドレイン層82,84,85、n型コンタクト層83に対応する開口を有するパターンに形成される。このレジストマスク298をマスクとして、n型不純物イオンが注入される。たとえばP燐イオンおよびAs砒素イオンが順に注入されてもよい。その後、レジストマスク298が剥離される。図5Tに示す工程では、フォトリソグラフィによって、新たなレジストマスク299が形成される。レジストマスク299は、p型コンタクト層91,92,94,95、p型ソースドレイン層93,96およびp型コンタクト領域97に対応する開口を有するパターンに形成される。このレジストマスク299をマスクとして、p型不純物イオンたとえばB:ホウ素イオンが注入される。その後、レジストマスク299が剥離される。図5Uに示す工程では、たとえばCVDによって、埋め込み絶縁膜としてのTEOS膜99が形成され、トレンチVDMOS型トランジスタ19の領域におけるフィールド酸化膜161の内側の窪みが埋められる。TEOS膜99の膜厚は、ポリシリコン配線47の厚さと同等か、それよりも厚くてもよい。その後、全面に、たとえば、BPSGからなる層間絶縁膜100が形成される。この層間絶縁膜100は、各領域の層間絶縁膜101-108となる。次に、層間絶縁膜100を流動させるためのアニール熱処理が行われる。この熱処理のとき、同時に、図5Sおよび図5Tの工程で注入された不純物イオンが活性化され、n型層81-85およびp型層または領域91-97が形成される。その後、コンタクト孔111-118に対応する開口を有するレジストマスク301がフォトリソグラフィによって形成される。このレジストマスク301をマスクとしたエッチングによって、層間絶縁膜100101-108にコンタクト孔111-118が形成される。その後、レジストマスク301が剥離される。図5Vに示す工程では、全面に電極膜120が形成される。この電極膜120は、たとえば、下側からTi/TiN/AlSiCu/Ti/TiNの順に積層した積層膜であってもよい。このような電極膜120は、スパッタ法により形成できる。その後、フォトリソグラフィによって、電極121-128に対応したパターンのレジストマスク302が形成される。このレジストマスク302をマスクとしたエッチングによって、電極121-128図5W参照が形成される。その後、レジストマスク302が剥離される。図5Wに示す工程では、層間絶縁膜131が形成され、さらに、フォトリソグラフィによってコンタクト孔132に対応する開口を有するレジストマスク303が形成される。このレジストマスク303をマスクとして行うエッチングによって、ソース電極121を露出させるコンタクト孔132が形成される。その後、レジストマスク303が剥離される。層間絶縁膜131は、たとえば、TEOS膜およびSOG膜の積層膜たとえば、2層のTEOS膜でSOG膜を挟み込んだ積層膜であってもよい。図5Xに示す工程では、金属配線層133が形成される。すなわち、全面に金属配線層133を形成した後、フォトリソグラフィによって形成したレジストマスク304をマスクとするエッチングによって、不要部分が除去される。これにより、層間絶縁膜131のコンタクト孔132内に埋め込まれ、コンタクト孔132の周縁の層間絶縁膜131上に延びた金属配線層133が形成される。金属配線層133は、たとえば、下側からTi/TiN/AlSiCuの順に積層した積層膜であってもよい。このような金属配線層133は、スパッタ法によって形成できる。その後は、図4に示すように、層間絶縁膜131上にパッシベーション膜134が形成され、フォトリソグラフィおよびエッチングによって、金属配線層133の一部を露出させるパッド開口135が形成される。前述のとおり、パッシベーション膜134は、窒化膜からなる下層134Aと、これに積層されたポリイミド膜からなる上層134Bとを含む積層膜であってもよい。その後、必要に応じて、n型シリコン基板16の裏面からの研削による薄型化処理が行われる。そして、n型シリコン基板16の裏面に、電極膜18が形成される。以上のように、この実施形態によれば、n型エピタキシャル層17にトレンチ20を形成した後、トレンチ20の内壁およびトレンチ20外のエピタキシャル層17の表面を覆う熱酸化膜50が形成される。そして、この熱酸化膜50上に、トレンチ20を埋め尽くし、さらにトレンチ20外の熱酸化膜50上に堆積されるように導電性のポリシリコン膜40が形成される。その後、トレンチ20内およびトレンチ20外の所定領域以外のポリシリコン膜40が選択的に除去される。こうして、トレンチ20内の導電性ポリシリコン層からなるポリシリコンゲート45と、トレンチ20外の所定領域における導電性ポリシリコン層からなるポリシリコン配線47および下ポリシリコン電極膜44とを同時に形成することができる。これにより、工程数を削減できるから、半導体装置10の生産性を向上できる。熱酸化膜50の露出部分は、その後、エッチングによって除去され、n型エピタキシャル層17の表面には、別の熱酸化膜ゲート絶縁膜172-175およびフィールド酸化膜161-167が形成される。この熱酸化膜は、熱酸化膜50とは別工程で形成されるので、熱酸化膜50とは異なる膜厚を有する。すなわち、トレンチ20内のゲート酸化膜46と下ポリシリコン電極膜44直下の熱酸化膜49とは、熱酸化膜50の一部であるので、等しい膜厚を有する。そして、ゲート絶縁膜172-175およびフィールド酸化膜161-167は、ゲート酸化膜46および熱酸化膜49とは異なる膜厚を有する。さらに、この実施形態では、導電性のポリシリコン膜40の膜厚を減少させた後に、そのパターニングを行っている。これにより、トレンチ20を埋め尽くのに十分な膜厚のポリシリコン膜40を形成し、かつ、ポリシリコン配線47および下ポリシリコン電極膜44の膜厚を適正化できる。これにより、トレンチ20の付近と、とくにキャパシタ領域13とにおいて、層間絶縁膜101,108の表面の高低差を少なくたとえば、1μm以下。より好ましくは6000Å以下することができる。これにより、微細なコンタクト孔111-118を開口するときや、微細な電極121-128をパターニングするときのフォトリソグラフィの際に、マスクパターンを精密に形成できる。より詳細には、フォトリソグラフィの露光工程において、露光のプロセスマージンを確保できるから、精密なマスクパターンの形成が可能になる。これにより、配線間のショート等の異常を回避できるから、歩留まりを向上できる。また、導電性のポリシリコン膜40を予め厚く形成することによって、トレンチ20の直上においてポリシリコン膜40の表面に生じるリセス窪みを小さくすることができる。これにより、ポリシリコン膜40をエッチングしてトレンチ20外のポリシリコン膜40を除去するときに、トレンチ20内におけるポリシリコン層の窪みが小さくなる。これにより、エピタキシャル層17に形成された多数のトレンチ20内におけるポリシリコン層ポリシリコンゲート45の窪み量の均一性を高めることができる。すなわち、各トレンチ20において、ポリシリコンゲート45とトレンチ20の内壁面とくにn型ソース層81との対向面積を正確に制御できる。これにより、安定したデバイス特性を実現できる。また、この実施形態では、ポリシリコンゲート45と、キャパシタ15の下ポリシリコン電極膜44とを共通の工程で形成できるので、トレンチVDMOS型トランジスタ19とキャパシタ15とを有する半導体装置10の製造工程を簡素化できる。これにより、生産性を向上できる。さらに、この実施形態では、キャパシタ15の上ポリシリコン電極膜188は、MOSFET52-56のポリシリコンゲート182-186およびポリシリコン抵抗57のポリシリコン層187と同一工程で形成される。これによっても、工程数を削減できるので、生産性を一層向上できる。以上、この発明の一実施形態について説明したが、この発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態で説明した膜厚や膜材料等はいずれも例示にすぎず、必要に応じて設計変更を施すことができる。また、この発明は、トレンチおよびそれに埋め込まれた導電性ポリシリコン層を有するMEMSデバイスの形成にも適用できる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"