"共通のワード線に属する複数のメモリセルがそれぞれ接続された複数のビット線に、バーストライトとして順次供給されたライトデータビットが揃うまで、前記共通のワード線を非活性状態に維持し、前記複数のビット線に前記ライトデータビットが揃った状態で前記共通のワード線を活性化する制御回路を備えた半導体記憶装置。バーストライトモード時にテスト信号が活性化されていることに応答して、複数のメモリセルが共通に接続されたワード線を、前記複数のメモリセルがそれぞれ接続された複数のビット線にライトデータビットが揃うまで非活性状態に維持し、前記ライトデータビットが揃った状態で前記ワード線を活性化する、半導体記憶装置のテスト方法。ワード線と、それぞれの一方が前記ワード線に共通に接続されると共に、それぞれの他方が複数のビット線にそれぞれ接続された複数のメモリセルと、アクティブコマンド及びライトコマンドに応答して、前記ワード線の活性及び非活性を制御する第1の制御回路と、前記ライトコマンドに応じて外部から時系列に供給される複数のライトデータビットの論理にそれぞれ対応して、複数のライトアンプ、前記複数のライトアンプが接続する複数のデータ線、前記複数のデータ線と前記複数のビット線とを電気的に接続する複数のカラムスイッチ、及び前記複数のビット線に接続する複数のセンスアンプを、時系列に制御する、第2の制御回路と、を備え、前記第1の制御回路は、テストモードの場合、前記アクティブコマンドに対応して前記ワード線を活性化し、前記ライトコマンドに対応して前記ワード線を非活性化し、前記複数のライトデータビットが前記複数のビット線に供給された状態で前記ワード線を活性化し、前記複数のライトデータビットを前記複数のメモリセルへ同時に書き込む、半導体記憶装置。前記第1の制御回路は、通常動作モードの場合、前記アクティブコマンドに対応して前記ワード線を活性化し、前記ライトコマンドに対応して前記ワード線の活性を維持し、プリチャージコマンドに対応して前記ワード線を非活性に制御し、よって、前記複数のライトデータビットが供給される期間は前記ワード線の活性を維持することによって、前記複数のライトデータビットを複数のメモリセルへ時系列に書き込む、請求項3記載の半導体記憶装置。前記第1の制御回路は、プリチャージコマンドに応答してワンショットパルス信号を発生させ、該ワンショットパルス信号を用いて前記ワード線を活性化することにより、前記複数のライトデータビットを前記複数のメモリセルへ書き込む、請求項3又は4の何れか一項に記載の半導体記憶装置。前記第1の制御回路は、前記アクティブコマンドを基準として所定時間の経過後にワンショットパルス信号を発生させ、該ワンショットパルス信号を用いて前記ワード線を活性化することにより、前記複数のライトデータビットを前記複数のメモリセルへ書き込む、請求項3又は4の何れか一項に記載の半導体記憶装置。前記第1の制御回路は、前記アクティブコマンドに応答して前記ワード線を活性化することにより、前記複数のメモリセルに記憶されたデータを初期化する、請求項3から6の何れか一項に記載の半導体記憶装置。しかしながら、上述の従来技術による半導体記憶装置によれば、バーストライトモードにおけるライトリカバリ時間tWRのテストに多くの時間を要するという問題があった。具体的には、上述の従来技術によれば、ライトリカバリ時間tWRを評価する場合、最後にデータが書き込まれるメモリセル以外の残りの3個のメモリセルについては、最後にデータが書き込まれるように選択順を入れ替えて、あらためてテストする必要がある。例えば、SDRにおいて、バースト長が4の場合、4個のメモリセルの全てについてライトリカバリ時間tWRを評価するためには、各メモリセルが最後に選択されるようにテスト条件を修正し、テストを4回繰り返す必要がある。このため、上述の従来技術によれば多くのテスト時間が必要になる。本発明による半導体記憶装置の一態様は、ワード線と、前記ワード線に共通に接続されると共に、複数のビット線にそれぞれ接続された複数のメモリセルと、アクティブコマンド及びライトコマンドに応答して、前記ワード線の活性及び非活性を制御する第1の制御回路と、前記ライトコマンドに応じて外部から時系列に供給される複数のライトデータビットの論理にそれぞれ対応して、複数のライトアンプ、前記複数のライトアンプが接続する複数のデータ線、前記複数のデータ線と前記複数のビット線とを電気的に接続する複数のカラムスイッチ、及び前記複数のビット線に接続する複数のセンスアンプを、時系列に制御する、第2の制御回路と、を備え、前記第1の制御回路は、テストモードの場合、前記アクティブコマンドに対応して前記ワード線を活性化し、前記ライトコマンドに対応して前記ワード線を非活性化し、前記複数のライトデータビットが前記複数のビット線に供給された状態で前記ワード線を活性化し、前記複数のライトデータビットを前記複数のメモリセルへ同時に書き込む、半導体記憶装置の構成を有する。また、本発明による半導体記憶装置の他の態様は、共通のワード線に属する複数のメモリセルがそれぞれ接続された複数のビット線に、バーストライトとして順次供給されたライトデータビットが揃うまで、前記共通のワード線を非活性状態に維持し、前記複数のビット線に前記ライトデータビットが揃った状態で前記共通のワード線を活性化する制御回路を備えている。また、本発明による半導体記憶装置のテスト方法の一態様では、バーストライトモード時にテスト信号が活性化されていることに応答して、複数のメモリセルが共通に接続されたワード線を、前記複数のメモリセルがそれぞれ接続された複数のビット線にライトデータビットが揃うまで非活性状態に維持し、前記ライトデータビットが揃った状態で前記ワード線を活性化する。本発明によれば、複数のメモリセルに同時にデータを書き込むことができる。従って、ライトリカバリ時間tWRのテスト時間を短縮することができる。以下、本発明の実施形態につき図面を参照しながら説明するが、各実施形態によれば、バーストライトモードにおいて、複数のメモリセルにデータが順次的に書き込まれる過程において、最後のデータの書き込みに合わせてワード線が立ち上げられる。これにより、バーストライトモードにおいて複数のメモリセルにデータが同時に書き込まれ、各メモリセルに対するデータ書き込み時間が同一になる。このため、1回のバーストライトモードにおける書き込み動作により、複数のメモリセルについてのライトリカバリ時間tWRを同時に評価することが可能になる。従って、ライトリカバリ時間tWRのテスト時間を短縮することが可能になる。図1は、SDRにおいて、バースト長が4の場合の各メモリセルのデータの状態を示している。図1において、メモリセル群MCGを構成する4個のメモリセルMC1~MC4は、1回のバーストライトモードで書き込みの対象とされるメモリセルである。メモリセルMC1~MC4のそれぞれは、データを記憶するためのコンデンサキャパシタCと、データを転送するためのnチャネル型MOSトランジスタTRとから構成される。メモリセルMC1~MC4のそれぞれを構成するnチャネル型MOSトランジスタTRのソースまたはドレインはコンデンサCの一方の電極に接続される。このコンデンサCの他方の電極はプレート電圧供給ライン例えば、接地に接続される。また、メモリセルMC1~MC4のそれぞれを構成するnチャネル型MOSトランジスタTRのゲートはワード線WLに共通に接続される。更に、メモリセルMC1~MC4のそれぞれを構成するnチャネル型MOSトランジスタTRのドレインまたはソースは、ビット線BL1~BL4にそれぞれ接続される。なお、本実施形態において、例えばメモリセルがワード線に接続されると言うときは、そのメモリセルを構成する上記のnチャネル型MOSトランジスタTRのゲートがワード線に接続されることを意味する。また、メモリセルがビット線に接続されると言うときは、そのメモリセルを構成する上記のnチャネル型MOSトランジスタTRのドレインまたはソースがビット線に接続されることを意味する。したがって、本実施形態において、メモリセルは、ワード線およびビット線との接続関係に着目すれば、ワード線に接続されるノードnチャネル型MOSトランジスタTRのゲートと、ビット線に接続されるノードnチャネル型MOSトランジスタTRのドレインまたはソースとの二つのノードを備える。本実施形態では、上記のメモリセルMC1~MC4のそれぞれが備える上記の二つのノードのうち、一方がワード線に共通に接続され、他方がビット線に接続されている。図1には、複数のメモリセル群MCGが示されているが、それぞれは、ワード線WLの信号レベルと、ビット線BL1~BL4の信号レベルと、メモリセル群MCGの各メモリセルに記憶されたデータの信号レベルが変化する様子を時系列的に示している。図1において、時刻t1において、アクティブコマンドACTに応答して、ビット線BL1~BL4にデータとしてLが印加された状態でワード線WLが立ち上げられる。これにより、メモリセルMC1~MC4にデータLが書き込まれる。そして、時刻t2においてワード線WLが立ち下げられる。または、メモリセルMC1~MC4には、事前にデータLが初期データとして書き込まれており、時刻t1において、アクティブコマンドACTに応答してワード線WLが立ち上げられる。これにより、メモリセルMC1~MC4に保持されていたデータLがリフレッシュされる。そして、時刻t2においてワード線WLが立ち下げられる。この後、時刻t3,t4,t5,t6において、ビット線BL1,BL2,BL3,BL4のそれぞれに書き込みデータHが順次的に印加される。図1において、点線の丸で示されるデータHは、各時刻においてビット線BL1,BL2,BL3,BL4のそれぞれに書き込みデータHが順次的に印加される様子を示している。この段階では、ワード線WLは立ち下げられた状態に維持されているので、メモリセルMC1~MC4にはデータは書き込まれない。続いて、時刻t7において、プリチャージコマンドに応答して、ワード線WLが立ち上げられる。これにより、ビット線BL1~BL4のそれぞれに印加されているデータHが、メモリセルMC1~MC4のそれぞれに同時に書き込まれる。そして、時刻t8においてワード線WLが立ち下げられると、メモリセルMC1~MC4は、コンデンサCでデータを保持する。上述の一連の動作によれば、メモリセルMC1~MC3がそれぞれ接続されたビット線BL1~BL3には、メモリセルMC4が接続されたビット線BL4よりも早い時刻にデータHが印加される。しかしながら、この段階では、ワード線WLが立ち下げられた状態にあるので、ビット線BL1~BL3に印加されたデータHはメモリセルMC1~MC3に書き込まれない。そして、時刻t7においてワード線WLが立ち上げられたときに、メモリセルMC1~MC4にデータが同時に書き込まれる。これにより、メモリセルMC1~MC3の各テスト条件を、最後にデータがライトされるメモリセルMC4のテスト条件に合わせる。従って、1回のバーストライトモードでの書き込み動作より、4個のメモリセルMC1~MC4を対象としてライトリカバリ時間tWRの評価を行うことができる。よって、テスト時間を短縮することが可能になる。以下、本発明の更なる実施形態による半導体記憶装置を詳細に説明する。本実施形態による半導体記憶装置は、DDR2の規格に基づくものとするが、この例に限定されない。なお、説明の便宜上、本実施形態では、同一の符号が配線名と信号名とで共通に用いられる。例えば、ビット線BLと言うときのBLはビット線自体を表し、ビット線の信号BLというときのBLはビット線BL上の信号を表す。図2Aは、本実施形態によるバーストライトモードを備えた半導体記憶装置10の全体構成を示すブロック図である。本実施形態では、半導体記憶装置10は、例えばSDRAMである。図2Aにおいて、半導体記憶装置10は、クロックジェネレータ部11、コマンドデコーダ部12、モードレジスタ部13、コントロールロジック部14、ロウアドレスバッファ部15、カラムアドレスバッファ部16、メモリ部17、データコントロール部18、データラッチ回路部19、及び入出力バッファ部20を備えている。半導体記憶装置10は、クロック信号CKおよび反転クロック信号/CK、クロックイネーブル信号CKE、アドレス信号ADRA0~A16及びバンクアドレス信号BA0,BA1、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、データストローブ信号DQSDQS0~DQS7、データマスク信号DM、及びデータ信号DQが入力又は出力される複数の信号端子を備えている。ここで、信号名の先頭に/が付されている信号は、対応する信号の反転信号、又はローアクティブな信号であることを示している。なお、半導体記憶装置10には、その他、電源、リセット信号なども供給されているが、これらについては図示を省略してある。クロックジェネレータ11は、クロック信号CK及び反転クロック信号/CKと、これらクロック信号CK及び反転クロック信号/CKが有効か否かを示すクロックイネーブル信号CKEとが、半導体記憶装置10の外部から入力される。以下では、クロック信号CK及び反転クロック信号/CKを総称してクロック信号CKとする。また、クロックジェネレータ11は、クロック信号CK及びクロックイネーブル信号CKEに応じて、コントロールロジック部14等に、クロック信号CKに同期した内部クロック信号CLKを供給する。コマンドデコーダ部12には、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、及びライトイネーブル信号/WEが、半導体記憶装置10の外部からコマンド信号として入力される。すなわち、コマンド信号は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、及びライトイネーブル信号/WEの組合せにより構成される。また、コマンドデコーダ部12には、半導体記憶装置10が各種内部コマンドを実行するためのコマンド情報として、半導体記憶装置10の外部からアドレス信号ADR及びバンクアドレス信号BA0,BA1が入力される。コマンドデコーダ部12は、このコマンド信号及びアドレス信号ADR,BA0,BA1に基づいて、コマンド信号及びコマンド情報の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ部12は、生成した内部コマンドをコントロールロジック部14に供給する。本実施形態では、外部から供給されるコマンド信号として、アクティブコマンド信号、ライトコマンド信号、プリチャージコマンド信号が存在する。モードレジスタ部13には、例えばバースト長やラップタイムなどの内部コマンドのモードを示すコマンドモード情報として、半導体記憶装置10の外部からアドレス信号ADR及びバンクアドレス信号BA0,BA1が入力される。モードレジスタ部13は、入力されたコマンドモード情報を保持して、保持しているコマンドモード情報をコントロールロジック部14に供給する。コントロールロジック部14は、コマンドデコーダ部12から供給された内部コマンド、及び、モードレジスタ部13から供給されたコマンドモード情報に基づいて、各種コマンドを実行する制御信号を生成する。ここで、各種コマンドとは、メモリ部17へのデータの書き込み読み出し、各種設定の変更、各種テストなどである。コントロールロジック部14は、生成した制御信号をロウアドレスバッファ部15、カラムアドレスバッファ部16、及びメモリ部17に供給する。本実施形態では、内部コマンドの一つとしてテストモードを指定するコマンドがあり、コントロールロジック部14は、テストモードを指定するコマンドに基づいてテスト信号TESTTを生成する。テスト信号TESTTが活性化されると、本実施形態の特徴であるバーストライトモードによる動作が実行される。図2Bに、コントロールロジック部14の構成の一例を示す。本実施形態において、コントロールロジック部14は、アクティブコマンド、ライトコマンド及びプリチャージコマンドに応答して、ロウアドレスバッファ部15を通じて後述のメモリ部17を構成するメモリセルアレイ部171のワード線の活性及び非活性を制御する第1の制御回路141を備える。第1の制御回路141は、通常動作モードの場合、アクティブコマンドに対応してワード線を活性化し、ライトコマンドに対応して上記ワード線の活性を維持し、プリチャージコマンドに対応して上記ワード線を非活性に制御し、よって、複数のライトデータビットが供給される期間は上記ワード線の活性を維持することによって、上記複数のライトデータビットを複数のメモリセルへ時系列に書き込む、制御回路として機能する。また、第1の制御回路141は、本実施形態によるテストモードにおいてワード線の特徴的な振る舞いを制御するが、その詳細については後述する。また、コントロールロジック部14は、ライトコマンドに対応して外部から時系列に供給される複数のライトデータビットの論理にそれぞれ対応して、複数のライトアンプ、該複数のライトアンプが接続する複数のデータ線、該複数のデータ線と上記複数のビット線とを電気的に接続する複数のカラムスイッチ、及び上記複数のビット線に接続する複数のセンスアンプを、時系列に制御する、第2の制御回路142を備える。説明を図1に戻す。ロウアドレスバッファ部15は、アドレス信号ADR及びバンクアドレス信号BA0,BA1として入力されたアドレス信号のうちのロウアドレス信号をコントロールロジック部14から供給される制御信号に基づいて保持する。ロウアドレスバッファ部15は、保持しているロウアドレス信号をメモリ部17に供給する。また、ロウアドレスバッファ部15は、リフレッシュカウンタを備えている。このリフレッシュカウンタは、メモリセルに記憶されたデータの信号レベルを回復させるリフレッシュ動作のタイミングを設定するために使用される。カラムアドレスバッファ部16は、アドレス信号ADR及びバンクアドレス信号BA0,BA1として入力されたアドレス信号のうちのカラムアドレス信号を、コントロールロジック部14から供給される制御信号に基づいて保持する。カラムアドレスバッファ部16は、保持しているカラムアドレス信号をメモリ部17に供給する。メモリ部17は、複数のバンク0~バンク3から構成されており、各バンクは、それぞれ、メモリセルアレイ部171、ロウデコーダ部172、センスアンプ部173、カラムデコーダ部174を備えている。メモリセルアレイ171は、複数のワード線WL、複数のビット線BL、及び複数のワード線WLと複数のビット線BLとの各交点に設けられた複数のメモリセルMCを備えている。各ワード線WLには、同一行に属する複数のメモリセルMCが共通に接続されている。これら複数のメモリセルMCにはそれぞれ複数のビット線BLが接続されている。ロウデコーダ部172は、ロウアドレスバッファ15から供給されるロウアドレス信号に基づいて、メモリセルアレイ171に含まれる複数のワード線WLのうちのいずれかを選択する回路である。センスアンプ部173は、メモリセルMCからビット線BLに読み出されたデータを増幅する等の動作を行う複数のセンスアンプを備える。センスアンプは、読み出し動作において、ビット線上に供給されるメモリセルからの微弱なデータ信号を増幅する回路である。また、センスアンプは、書き込み動作においては、ビット線BLを介してメモリセルにデータを書き込む回路である。カラムデコーダ部174は、カラムアドレスバッファ部16から供給されるカラムアドレス信号に基づいて、メモリセルアレイ部171に含まれる複数のビット線のうちのいずれかを選択する回路であり、ビット線BLとIO線を接続する複数のカラムスイッチを備えている。データコントロール回路18は、データのパラレル/シリアル変換を行う回路であり、ライトアンプを備える。即ち、データコントロール回路18は、書き込み動作において、外部からシリアルデータとして入力された書き込みデータをパラレルデータに変換し、読み出し動作において、メモリ部17からパラレルデータとして供給される読み出しデータをシリアルデータに変換する。データラッチ回路部19は、読み出しデータまたは書き込みデータを一時的にラッチする回路である。即ち、データラッチ回路19は、読み出し動作において、データコントロール回路部18から供給される読み出しデータをラッチして、データストローブ信号DQSと同期させて入出力回路20に供給する。また、データラッチ回路19は、書き込み動作において、入出力回路20から供給されるデータを、データストローブ信号DQSに基づいてラッチして、書き込みデータとしてデータコントロール部18に供給する。入出力バッファ部20は、半導体記憶装置10の内部信号と外部信号を相互に変換するためのインターフェイスとして機能する回路である。図3は、本実施形態による半導体記憶装置10が備えるメモリセルアレイ部171と、センスアンプ部173と、カラムデコーダ部174の構成の一例を示す。同図に示す構成例は、バースト長が4の場合のDDR2の規格に基づいている。この規格では、1つのアクティブコマンドに対し2つのライトコマンドが発行され、各ライトコマンドに対して4ビットのデータの読み出し/書き込みが行われ、合計8ビットのデータの読み出し/書き込みが行われる。図3に示すメモリセルアレイ部171を構成するメモリセルCELL0-Y0~CELL0-Y3は、上述の図2Aに示すメモリセルMCに対応する要素であり、上述の2つのライトコマンドのうちの先のライトコマンドに応答してデータの読み出し/書き込みが行われるメモリセル群である。また、図3に示すメモリセルアレイ部171を構成するメモリセルCELL1-Y0~CELL1-Y3は、上述の2つのライトコマンドのうちの後のライトコマンドに応答してデータの読み出し/書き込みが行われるメモリセル群である。なお、図3では、説明の便宜上、8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3のみが示されており、残りのメモリセルは省略されている。図3に示す構成において、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3は、ワード線WLに共通に接続されている。また、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3は、それぞれ、前述の図2Aに示すビット線BLに対応する複数のビット線BLT0-Y0~BLT0-Y3,BLT1-Y0~BLT1-Y3に接続されている。ここで、例えば、メモリセルCELL0-Y0が属する列には1対のビット線BLT0-Y0,BLB0-Y0が配線され、この列に属するメモリセルCELL0-Y0を含む複数のメモリセルのうち、半数のメモリセルが、上記1対のビット線BLT0-Y0,BLB0-Y0の一方に接続され、残りの半数が他方のビット線に接続されている。他のメモリセルCELL0-Y1~CELL0-Y3、CELL1-Y0~CELL1-Y3が属する例についても同様である。センスアンプ部173は、各列に対応した複数のセンスアンプSAを備え、各センスアンプSAは、各列に属する上述の1対のビット線に接続されている。図3の例では、例えば1対のビット線BLT0-Y0,BLB0-Y0に1つのセンスアンプSAが接続されている。センスアンプ部173を構成する各センスアンプSAには、センスアップ制御信号RSAEが供給される。このセンスアンプ制御信号RSAEはセンスアンプSAの活性および非活性を制御する信号である。カラムデコーダ部174は、各列に対応した複数のビット線イコライズ用のnチャネル型MOSトランジスタTEQと、各列に対応した複数のカラムスイッチを構成するnチャネル型MOSトランジスタTCT,TCBを備えている。図3の例では、1対のビット線BLT0-Y0及びビット線BLB0-Y0の間には、ビット線イコライズ用のnチャネル型MOSトランジスタTEQの電流通路ソース/ドレインが接続されている。このnチャネル型MOSトランジスタTEQのゲートには、ビット線イコライズ信号BLEQが供給されている。また、各ビット線対には、カラムスイッチを構成するnチャネル型MOSトランジスタTCT,TCBの各電流通路ソース/ドレインの一端が接続されている。ここで、ビット線BLT0-Y0~BLT0-Y3,BLB0-Y0~BLB0-Y3に接続されたカラムスイッチを構成するnチャネル型MOSトランジスタTCT,TCBの各ゲートには、内部カラムアドレス信号YS-0が供給されている。また、ビット線BLT1-Y0~BLT1-Y3,BLB1-Y0~BLB1-Y3に接続されたカラムスイッチを構成するnチャネル型MOSトランジスタTCT,TCBの各ゲートには、内部カラムアドレス信号YS-1が供給されている。また、ビット線BLT0-Y0~BLT0-Y3,BLB0-Y0~BLB0-Y3,BLT1-Y0~BLT1-Y3,BLB1-Y0~BLB1-Y3は、上述のカラムデコーダ部174を構成するカラムスイッチnチャネル型MOSトランジスタTCT,TCBを介してデータバスDBに接続される。即ち、1対のビット線BLT0-Y0,BLB0-Y0は、カラムスイッチを介して、データバスDBを構成する1対のI/O線LIOT-Y0,LIOB-Y0に接続される。更に、1対のビット線BLT0-Y1,BLB0-Y1は、カラムスイッチを介して、データバスDBを構成する1対のI/O線LIOT-Y1,LIOB-Y1に接続される。更にまた、1対のビット線BLT0-Y2,BLB0-Y2は、カラムスイッチを介して、データバスDBを構成する1対のI/O線LIOT-Y2,LIOB-Y2に接続される。更にまた、1対のビット線BLT0-Y3,BLB0-Y3は、カラムスイッチを介して、データバスDBを構成する1対のI/O線LIOT-Y3,LIOB-Y3に接続されている。他のビット線BLT1-Y0~BLT1-Y3,BLB1-Y0~BLB1-Y3についても、上述のビット線BLT0-Y0~BLT0-Y3,BLB0-Y0~BLB0-Y3と同様に、カラムスイッチを介して、データバスDBを構成するI/O線LIOT-Y0~LIOT-Y3,LIOB-Y0~LIOB-Y3に接続されている。図4は、データコントロール回路部18の一例を示す。図4に示すデータコントロール回路部18は、書き込み動作において、上述の図3に示すデータバスDBI/O線LIOT-Y0~LIOT-Y3,LIOB-Y0~LIOB-Y3に書き込みデータを供給するための回路である。図4に示すように、1対のI/O線例えばLIOT-Y0,LIOB-Y0に対して、1対のnチャネル型MOSトランジスタTWT,TWBと、ライトアンプWAと、インバータWBFが設けられている。ここで、1対のI/O線LIOT-Y0,LIOB-Y0を例に説明すると、この1対のI/O線LIOT-Y0,LIOB-Y0には、1対のnチャネル型MOSトランジスタTWT,TWBの各電流通路の一端が接続されている。この1対のnチャネル型MOSトランジスタTWT,TWBのゲートには、制御信号CDLMIOが供給されている。この制御信号CDLMIOは、書き込み動作において、1対のnチャネル型MOSトランジスタTWT,TWBを導通状態に制御するためのものである。1対のnチャネル型MOSトランジスタTWT,TWBの各電流通路の他端は、ライトアンプWAの出力部に接続されている。ライトアンプWAには、制御信号CWAEが供給されている。この制御信号CWAEは、ライトアンプの活性及び非活性を制御するためのものである。ライトアンプWAの入力部には、インバータWBFを介して、書き込みデータWRT-Y0の反転信号が供給されている。他のI/O線LIOT-Y1~LIOT-Y3,LIOB-Y1~LIOB-Y3についても同様である。図5は、後述の動作の説明で参照する図11に示すタイミングチャートに記載した各信号のうち、ワード線WLに供給されるワンショットパルス信号のパルス幅を規定する信号TPREB1と、内部プリチャージコマンド信号TPREB2を生成するための信号生成回路200の一例を示す。この信号生成回路200は、コントロールロジック部14が備える第1の制御回路141に含まれる。信号生成回路200は、従属接続されたD型フリップフロップ201,202,203と、否定的論理積ゲート回路204,205と、インバータ206から構成される。具体的には、D型フリップフロップ201のデータ入力部には、プリチャージコマンド信号である信号CPRETが入力され、D型フリップフロップ201のデータ出力部には、D型フリップフロップ202のデータ入力部が接続され、D型フリップフロップ202のデータ出力部には、D型フリップフロップ203のデータ入力部が接続されている。D型フリップフロップ203のデータ出力部は否定的論理積ゲート回路204の一方の入力部に接続され、この否定的論理積ゲート回路204の出力部から、ワンショットパルス信号のパルス幅を規定する信号TPREB1が出力される。また、D型フリップフロップ203のデータ出力部は否定的論理積ゲート回路205の一方の入力部に接続され、この否定的論理積ゲート回路205の出力部には、内部プリチャージコマンド信号である信号TPREB2が供給される。D型フリップフロップ202のクロック入力部と、否定的論理積ゲート回路204の他方の入力部には、内部クロック信号PCLKAFが入力される。また、D型フリップフロップ203のクロック入力部と、否定的論理積ゲート回路205の他方の入力部には、インバータ206を介して内部クロック信号PCLKAFの反転信号が入力される。この回路の動作については後述する。図6は、後述の動作の説明で参照する図11に示すタイミングチャートに記載した各信号のうち、ワード線の非活性化期間を規定する信号TR1STを生成するための信号生成回路300の一例を示す。この信号生成回路300は、上述の信号生成回路200と共に、コントロールロジック部14を構成する第1の制御回路141に含まれる。信号生成回路300は、インバータ301,305,306と、D型フリップフロップ302,303と、否定的論理積ゲート回路304から構成される。具体的には、D型フリップフロップ302のデータ入力部には、インバータ301を介して、信号RRAS1Bの反転信号が入力されている。この信号RRAS1Bは、アクティブコマンド信号ACTによるアクティブ動作からプリチャージコマンド信号PREによるプリチャージ動作にわたってロウレベルになる信号である。D型フリップフロップ302のデータ出力部は、D型フリップフロップ303のデータ入力部に接続されている。D型フリップフロップ303のデータ出力部は、否定的論理積ゲート304の入力部に接続されている。この否定的論理積ゲート回路304の出力にはインバータ305の入力部が接続されており、このインバータ305の出力部から、ワード線の非活性化期間を規定する信号TR1RSTが出力される。また、D型フリップフロップ302のクロック入力部には内部クロック信号PCLKAFが入力されており、D型フリップフロップ303のクロック入力部には、インバータ306を介して、内部クロック信号PCLKAFの反転信号が入力されている。また、D型フリップフロップ302,303の各リセット端子と、否定的論理積ゲート回路304の入力部には、テスト信号TESTTが入力されている。TESTT信号は、アクティブコマンド信号ACTからプリチャージ信号PREまでの全期間にわたってハイレベルに制御される信号である。更に、否定的論理積ゲート回路304の入力部には、上述の信号生成回路200から出力された信号TPREB1が入力されている。この信号生成回路300の動作についても後述する。次に、図7を参照して、半導体記憶装置10のテストモードにおけるバーストライトモード時の動作の概略を説明する。なお、図7では、便宜上、メモリセルCELL0―Y0~CELL0―Y3が属する列とメモリセルCELL1-Y0~CELL1-Y3が属する列を同じにしているが、厳密には、前述の図3に示すように、これらのメモリセルは異なる列に属している。以下に説明するように、コントロールロジック部14を構成する第1の制御回路141の制御の下に、テスト信号が活性化されていることを条件として、アクティブコマンド信号に対応してワード線WLが活性化され、ライトコマンド信号に対応してワード線WLが非活性化され、複数のライトデータビットが複数のビット線BLに供給されて現れた状態でワード線WLが活性化され、上記複数のライトデータビットが複数のメモリセルへ同時に書き込まれる。本実施形態では、バースト長が4の場合のDDR2に基づくバーストライトモードの動作を実施するものとする。以下の動作は、コントロールロジック部14で生成されるテスト信号TESTTが活性化されていることを条件として実施される。先ず、アクティブコマンド信号に続いてライトコマンド信号WRTが発行されると、図7に示すように、外部から入出力バッファ部20を介して入力されたバースト長4の4ビットのライトデータビットY0~Y3は、時刻T2以後におけるクロックの立ち上がりと立ち下がりでデータラッチ回路19に順次取り込まれる。そして、データコントロール回路18で4ビットのパラレルデータに変換されて、メモリ部171に供給される。この場合、カラムアドレスバッファ部16は、内部カラムアドレス信号YS-0を活性化し、これによりカラムデコーダ部174は、4個のメモリセルCELL0-Y0~CELL0-Y3が接続されたビット線を選択する。これにより、上述のパラレスデータに変換された4ビットのライトデータビットY0~Y3は4個のメモリセルCELL0-Y0~CELL0-Y3が接続されたビット線にそれぞれ供給される。ただし、本実施形態では、この段階では、ワード線WLは非活性化されているため、4ビットのライトデータビットY0~Y3はメモリセルCELL0-Y0~CELL0-Y3に書き込まれない。続いて、新たなライトコマンド信号WRTが発行されると、新たにバースト長4のシリアルデータを構成する4ビットのライトデータビットY0~Y3が入出力バッファ部20を介して外部から入力され、同様にしてメモリ部171に供給される。この場合、カラムアドレスバッファ部16は、上述の内部カラムアドレス信号YS-0とは異なる内部カラムアドレス信号YS-1を活性化し、4個のメモリセルCELL1-Y0~CELL1-Y3が接続されたビット線を選択する。これにより、後続の4ビットのライトデータビットY0~Y3がメモリセルCELL1-Y0~CELL1-Y3に接続されたビット線にそれぞれ供給される。ただし、本実施形態では、この段階では、上述と同様にワード線は非活性化されている。このため、4ビットのライトデータビットY0~Y3はメモリセルCELL1-Y0~CELL1-Y3に書き込まれない。続いて、プリチャージコマンド信号が発行されると、このプリチャージコマンド信号に応答して、8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3が共通に接続されたワード線が活性化される。これにより、8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3のストレージノードに同時にライトデータビットが書き込まれる。また、上記ワード線が非活性化されることにより、8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3のストレージノードに対するライトデータビットの書き込みが同時に終了する。従って、8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に対するデータの書き込み時間を揃えることができる。データの書き込み時間を揃えることができれば、ライトリカバリ時間tWRのマージンに関して、8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3のテスト条件は同じになる。従って、これら8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3をライトリカバリ時間tWRの評価の対象とすることができ、テスト時間を短縮することが可能になる。仮に、通常のバーストライト動作のように、ワード線を活性化した状態で上述の一連の動作を実施すると、先行の4ビットのライトデータビットY0~Y3が後続の4ビットのライトデータビットY0~Y3よりも先にメモリセルに書き込まれるため、後続の4ビットのライトデータビットY0~Y3に比較して、先行の4ビットのライトデータビットY0~Y3の書き込み時間が増える。この結果、先行の4ビットのライトデータビットY0~Y3を記憶するメモリセルCELL0-Y0~CELL0-Y3のストレージノードには、後続の4ビットのライトデータビットY0~Y3を記憶するメモリセルと比較して、大きな振幅のデータ信号が保持される。このため、先行の4ビットのライトデータビットY0~Y3を記憶するメモリセルCELL0-Y0~CELL0-Y3のライトリカバリ時間tWRのマージンが大きくなり、これらのメモリセルのライトリカバリ時間tWRを正しく評価することができなくなる。しかしながら、本実施形態の半導体記憶装置10によれば、前述のように、先行する4ビットのライトデータビットY0~Y3を記憶するメモリセルCELL0-Y0~CELL0-Y3の書き込み時間を、後続の4ビットのライトデータビットY0~Y3を記憶するメモリセルCELL1-Y0~CELL1-Y3の書き込み時間に合わせる。これにより、ライトリカバリ時間tWRのマージンが少なくなるように、合計8ビットのライトデータビットを記憶する8個のメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3の書き込み時間が揃えられる。従って、これら8個のメモリセルの全てについて1回のテストでライトリカバリ時間tWRを評価することが可能になり、そのテスト時間を短縮することができる。以下、図8から図12を参照しながら、DDR2におけるバーストライトモードでの動作を例として、半導体記憶装置10の動作を詳細に説明する。ここで、図8は、前述の図3に示すメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1―Y3に通常のバーストライトモードでデータを書き込むときのタイミングチャートである。図9は、前述の図3に示すメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1―Y3に通常のバーストライトモードでデータを書き込むときの各メモリセルのデータの状態を示す。図10は、本実施形態によるテストモードにおいて、前述の図3に示すメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1―Y3にバーストライトモードでデータを書き込むときのタイミングチャートである。図11は、本実施形態によるテストモードにおいて、前述の図3に示すメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1―Y3にデータを書き込むときの各メモリセルのデータの状態を示す。図12は、本実施形態によるテストモードにおいて、バーストライトモードでのワード線WLの制御を詳細に説明するためのタイミングチャートである。通常モードでの動作図8および図9を参照して、バーストライトモードでの半導体記憶装置10の通常動作を説明する。先ず、図8に示す各信号の意味を説明する。CLKは、前述の図1に示すクロックジェネレータ部11により生成された内部クロック信号であり、一定周期のクロックを含んでいる。CMDは、コマンドデコーダ12によりデコードされたコマンド信号であり、本実施形態では、コマンド信号CMDとして、半導体記憶装置10を活性化するためのアクティブコマンド信号ACT、データの書き込みを指示するライトコマンド信号WRT、半導体記憶装置10の内部を初期化するためのプリチャージを指示するプリチャージコマンド信号PREがある。DQSは、書き込み動作においては、外部から供給される書き込みデータをラッチするためのタイミングを与える信号であり、データラッチ回路部19に供給される信号である。DQは、データ信号である。Y0~Y3は、データ信号DQの各ライトデータビットを表す信号である。BLEQは、図3に示すビット線イコライズ用のnチャネル型MOSトランジスタTEQの導通を制御するための信号である。CDLMIOは、図4に示す1対のnチャネル型MOSトランジスタTWT,TWBの導通を制御するための信号である。WLは、ワード線である。RSAEは、図3に示すセンスアンプSAの活性および非活性を制御するための信号である。WRT-Y0~WRT-Y3は、図2Aに示す入出力バッファ部20が、外部から供給されるデータ信号DQの各ライトデータビットY0~Y3を取り込むことにより得られる内部の書き込みデータ信号である。書き込みデータ信号WRT-Y0~WRT-Y3のそれぞれは、入出力バッファ部20から、データラッチ回路部19を介して、図4に示すデータコントロール回路部18を構成するインバータWBFに入力される。CWAEは、図4に示すライトアンプWAの活性および非活性を制御するための信号である。YS-0,YS-1は、図3に示すカラムデコーダ部174を構成するnチャネル型MOSトランジスタTCT,TCBカラムスイッチの導通を制御するための内部カラムアドレス信号であり、カラムアドレスバッファ部16から供給される。MIOT-Y30は、図4において、データ信号WRT-Y0~WRT-Y3がインバータWBFを介して供給されるライトアンプWAが出力するデータ信号である。なお、MIOT-Y30なる表記は、MIOT-Y0~MIOT-Y3を意味する。他の信号の表記についても同様である。LIOT-Y30は、図4において、nチャネル型MOSトランジスタTWTを介してライトアンプWAから出力されるデータ信号である。BLT0-Y30は、図3において、ビット線BLT0-Y0~BLT0-Y3に供給されるデータ信号である。BLT1-Y30は、図3において、ビット線BLT1-Y0~BLT1-Y3に供給されるデータ信号である。CELL0-Y30は、図3に示すメモリセルCELL0-Y0~CELL0-Y3を表すと共に、これらのメモリセルのストレージノードに保持されたデータ信号を表す。CELL1-Y30は、図3に示すメモリセルCELL1-Y0~CELL1-Y3を表すと共に、これらのメモリセルのストレージノードに保持されたデータ信号を表す。図8に示すタイミングチャートを参照すると、時刻T0における内部クロック信号CLKの立ち上がりでアクティブコマンド信号ACTがコマンドデコーダ部12に取り込まれる。特に図示しないが、これと並行して、アドレス信号ADRにより動作モードがモードレジスタ部13に設定される。本実施形態では、バーストライトモードがモードレジスタ部13に設定される。なお、コントロールロジック部14は、コマンドデコーダ部12により取り込まれたアクティブコマンド信号ACTと、モードレジスタ部13に設定されたバーストライトモードとに応答して、各種の内部制御信号を生成して出力する。即ち、コントロールロジック部14は、アクティブコマンド信号ACTに応答して、ビット線イコライズ信号BLEQをロウレベルに制御し、信号CDLMIOをハイレベルに制御し、センスアップ制御信号RSAEをハイレベルに制御し、ロウアドレスバッファ部15を介してワード線WLをハイレベルに制御する。この場合、先ず、アクティブコマンド信号ACTに応答してワード線WLが活性化され、ビット線BLT0-Y30には、それまでメモリセルCELL0-Y0~CELL0-Y3に保持されていたロウレベルが現れ、ビット線BLT1-Y30には、それまでメモリセルCELL1-Y0~CELL0-Y3に保持されていたハイレベルが供給される。その後、センスアンプ制御信号RSAEがハイレベルになると、センスアンプSAが活性化され、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に保持されていた各信号レベルのデータをリフレッシュする。図8の例では、メモリセルCELL0-Y0~CELL0-Y3に保持されていたロウレベルがリフレッシュされ、メモリセルCELL1-Y0~CELL1-Y3に保持されていたハイレベルがリフレッシュされる。図9において状態Iは、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に保持されていたデータの各信号レベルがリフレッシュされた状態を示す。これを初期状態として、後述のように各メモリセルにデータが書き込まれる。従って、本実施形態では、アクティブコマンド信号ACTに応答して実行される上述のリフレッシュ動作を初期化と称す。このように、本実施形態では、コントロールロジック部14の制御の下に、アクティブコマンド信号ACTに応答してワード線WLを活性化することにより、複数のメモリセルに記憶されたデータが初期化される。続いて、ライトコマンド信号WRT―0が発行されると共に、外部からデータDQとして、ハイレベルのライトデータビットY0~Y3が順次入力される。これらのライトデータビットY0~Y3は、ハイレベルの書き込みデータ信号WRT-Y0~WRT-Y3として、入出力バッファ部20およびデータラッチ部19を介して、データコントロール部18に順次的に供給される。その後、上記のライトコマンド信号WRT-0に応答して、信号CWAEおよび信号YS-0がハイレベルに制御されると、書き込みデータ信号WRT-Y0~WRT-Y3は、データコントロール回路部18において、ライトアンプWAからハイレベルのデータ信号MIOT-Y0~MIOT-Y3として出力される。ハイレベルのデータ信号MIOT-Y0~MIOT-Y3は、データコントロール回路部18からデータ信号LIOT-Y0~LIOT―Y3として出力される。このデータ信号LIOT-Y0~LIOT―Y3は、データバスDBを介してカラムデコーダ部174に供給される。この場合、カラムアドレス信号YS-0がハイレベルであるから、カラムデコーダ部174は、データバスDBから供給されたデータ信号LIOT-Y0~LIOT―Y3を、ビット線BLT0-Y0~BLT0-Y3を通じてハイレベルのデータ信号BLT0-Y30としてメモリセルアレイ171に供給する。このとき、ワード線WLはハイレベルに維持されているので、ハイレベルのデータ信号BLT0-Y30は、メモリセルアレイ171を構成するメモリセルCELL0―Y0~CELL0―Y3に書き込まれる。図9において状態IIは、メモリセルCELL0-Y0~CELL0-Y3に、ハイレベルのデータ信号BLT0-Y30が書き込まれた状態を示す。なお、図4に示すデータコントロール回路部18の構成によれば、ライトアンプWAは、データ信号LIOT-Y0~LIOT-Y3と、その反転信号であるデータ信号LIOB-Y0~LIOB-Y3を出力するが、図7のタイミングチャートでは、データ信号LIOB-Y0~LIOB-Y3は省略されている。続いて、新たにライトコマンド信号WRT―1が発行されると共に、新たに外部からデータDQとして、ロウレベルのライトデータビットY0~Y3が順次入力される。これらのライトデータビットY0~Y3は、ロウレベルの書き込みデータ信号WRT-Y0~WRT-Y3として、入出力バッファ部20およびデータラッチ部19を介して、データコントロール部18に順次的に供給される。その後、上記のライトコマンド信号WRT-0に応答して、信号CWAEおよび信号YS-1がハイレベルに制御されると、書き込みデータ信号WRT-Y0~WRT-Y3は、データコントロール回路部18を構成するライトアンプWAからロウレベルのデータ信号MIOT-Y0~MIOT-Y3として出力される。ロウレベルのデータ信号MIOT-Y0~MIOT-Y3は、データコントロール回路部18からデータ信号LIOT-Y0~LIOT―Y3として出力される。このデータ信号LIOT-Y0~LIOT―Y3は、データバスDBを介してカラムデコーダ部174に供給される。この場合、カラムアドレス信号YS-1がハイレベルであるから、カラムデコーダ部174は、データバスDBから供給されたデータ信号LIOT-Y0~LIOT―Y3を、ビット線BLT1-Y0~BLT1-Y3を通じて、ロウレベルのデータ信号BLT1-Y30としてメモリセルアレイ171に供給する。このとき、ワード線WLはハイレベルに維持されているので、ロウレベルのデータ信号BLT1-Y30は、メモリセルアレイ171を構成するメモリセルCELL1―Y0~CELL1―Y3に書き込まれる。図9において状態IIIは、メモリセルCELL1-Y0~CELL1-Y3に、ロウレベルのデータ信号BLT1-Y30が書き込まれた状態を示す。上述のように、通常動作においては、ライトコマンドが発行される都度、データ信号がメモリセルに書き込まれる。その後、プリチャージコマンド信号PREが発行されると、このプリチャージコマンド信号PREに応答して、ワード線WLが立ち下げられると共に、ビット線イコライズ信号BLEQがハイレベルに制御され、センスアンプ制御信号RSAEおよび信号CDLMIOがロウレベルに制御される。これにより、入出力バッファ部20からメモリセルに至るデータ信号の書き込み経路が遮断され、各メモリセルは、書き込まれたデータを保持する。以上で、通常動作を説明した。テストモードでの動作次に、図10から図12を参照して、テストモードにおけるバーストライトモードでの半導体記憶装置10の動作を説明する。図10に示す各信号の意味は前述の図8に示す信号と同様である。上述の通常モードでの動作との違いは、第1の制御回路141の制御の下に、書き込み対象のメモリセルが接続されたビット線の全てに書き込みデータが供給されて現れた状態になるまでワード線WLが非活性状態に維持され、書き込み対象のメモリセルが接続されたビット線の全てに書き込みデータが供給されて現れた状態でワード線WLを活性化する点である。換言すれば、第1の制御回路141は、共通のワード線WLに属する複数のメモリセルがそれぞれ接続された複数のビット線に、バーストライトとして順次供給されたライトデータビットが揃うまで、上記共通のワード線WLを非活性状態に維持し、上記複数のビット線に上記ライトデータビットが揃った状態で上記共通のワード線WLを活性化するための制御を実施する。このようなワード線WLの振る舞いを除けば、基本的には、テストモードでの動作は前述の通常モードでの動作と同様である。図10を参照しながら、ワード線WLに着目して動作の概略を説明する。前提として、テストモードを示すコードがコマンドデコーダ部12に入力され、コマンドデコーダ部12はテスト信号TESTTを活性化する。この状態から、アクティブコマンド信号ACTに応答してワード線WLが立ち上げられて活性化される。この後、上述と同様にメモリセルCELL0-Y0~CELL0-Y3、CELL1-Y0~CELL1-Y3がリフレッシュされる。本実施形態では、モリセルCELL0-Y0~CELL0-Y3、CELL1-Y0~CELL1-Y3がリフレッシュされると、ライトコマンド信号WRTに応答してワード線WLが一旦立ち下げられ、非活性状態に維持される。このようにメモリセルがリフレッシュされた後にワード線WLが非活性化されるため、この後、ライトコマンド信号WRT-0,WRT-1に応答して、ビット線BLT0-Y0~BLT0-Y3,BLT1-Y0~BLT1-Y3にデータ信号BLT0-Y30,BLT1-Y30が現れても、そのデータ信号はメモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に書き込まれない。その後、プリチャージコマンド信号PREが発行されると、このプリチャージコマンド信号PREに応答して、コントロールロジック部14の制御の下に、ロウアドレスバッファ部15がロウデコーダ部17を介してワード線WLにワンショットパルス信号を供給する。このワンショットパルス信号のパルス幅の期間、ワード線WLはハイレベルに駆動される。このようにワード線WLがワンショットパルス信号によりハイレベルに駆動される段階では、複数のビットのデータBLT0-Y30,BLT1-Y30が、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に接続された複数のビット線上に現れた状態となっている。このため、ワンショットパルス信号によりワード線WLがハイレベルに駆動された時点で、複数のモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に、ビット線上のデータ信号BLT0-Y30,BLT1-Y30が同時に書き込まれる。ワンショットパルス信号が消失すると、ワード線WLはロウレベルに制御され、再び非活性化される。これにより、入出力バッファ部20からメモリセルに至るデータ信号の書き込み経路が遮断され、各メモリセルはデータを保持する。ここで、図10及び図11を参照しながら、上述のテストモードでの動作を更に詳細に説明する。最初に、テストモード信号を表すコードがチップイネーブル信号/CS等によりコマンドデコーダ部12に設定される。コマンドデコーダ12は、このテストモード信号をデコードし、テスト信号TESTをハイレベルに設定して活性化する。このようにテスト信号TESTTが活性化されると、以下に説明するように、テストモードにおけるバーストライトモードでの動作がコントロールロジック部14により制御される。図10において、時刻T0における内部クロック信号CLKの立ち上がりでアクティブコマンド信号ACTがコマンドデコーダ部12に取り込まれる。コントロールロジック部14は、コマンドデコーダ部12により取り込まれたアクティブコマンド信号ACTに応答して、ビット線イコライズ信号BLEQをロウレベルに制御し、信号CDLMIOをハイレベルに制御し、ロウアドレスバッファ部15を介してワード線WLをハイレベルに制御し、センスアップ制御信号RSAEをハイレベルに制御する。この場合、ビット線BLT0-Y30には、それまでメモリセルCELL0-Y0~CELL0-Y3に保持されていたロウレベルが現れ、ビット線BLT1-Y30には、それまでメモリセルCELL1-Y0~CELL1-Y3に保持されていたハイレベルが供給される。そして、センスアンプ制御信号RSAEがハイレベルになると、センスアンプSAが活性化され、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に保持されていた各信号レベルのデータをリフレッシュする。図8の例では、メモリセルCELL0-Y0~CELL0-Y3に保持されていたロウレベルがリフレッシュされ、メモリセルCELL1-Y0~CELL1-Y3に保持されていたハイレベルがリフレッシュされる。図11に示す状態Iは、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に保持されていた各信号レベルのデータがリフレッシュされた状態を示す。これを初期状態として、次のように各メモリセルにデータが書き込まれる。続いて、ライトコマンド信号WRT-0が発行されると、ロジックコントロール部14の制御の下に、ライトコマンド信号WRT-0に応答して、ワード線WLはロウレベルに制御され、非活性化される。図11に示す状態IIは、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3に保持されていた各信号レベルのデータがリフレッシュされた後に、ワード線WLがロウレベルに制御され、非活性化された状態を示す。続いて、ライトコマンド信号WRT―0に対応して、外部からデータDQとして、ハイレベルのライトデータビットY0~Y3が順次入力される。これらのライトデータビットY0~Y3は、ハイレベルの書き込みデータ信号WRT-Y0~WRT-Y3として、入出力バッファ部20およびデータラッチ部19を介して、データコントロール部18に順次的に供給される。その後、上記のライトコマンド信号WRT-0に応答して、信号CWAEおよび信号YS-0がハイレベルに制御されて活性化されると、書き込みデータ信号WRT-Y0~WRT-Y3は、データコントロール回路部18を構成するライトアンプWAからハイレベルのデータ信号MIOT-Y0~MIOT-Y3として出力される。ハイレベルのデータ信号MIOT-Y0~MIOT-Y3は、データコントロール回路部18からデータ信号LIOT-Y0~LIOT―Y3として出力される。このデータ信号LIOT-Y0~LIOT―Y3は、データバスDBを介してカラムデコーダ部174に供給される。この場合、カラムアドレス信号YS-0がハイレベルであるから、カラムデコーダ部174は、データバスDBから供給されたデータ信号LIOT-Y0~LIOT―Y3を、ビット線BLT0-Y0~BLT0-Y3を通じて、ハイレベルのデータ信号BLT0-Y30としてメモリセルアレイ171に供給する。このとき、ワード線WLはロウレベルに維持され、非活性化されているので、ハイレベルのデータ信号BLT0-Y30は、メモリセルアレイ171を構成するメモリセルCELL0―Y0~CELL0―Y3に書き込まれない。図11に示す状態IIIは、ワード線WLがロウレベルに制御された状態で、メモリセルCELL0-Y0~CELL0-Y3が接続されたビット線に、ハイレベルのデータ信号BLT0-Y30が供給された状態を示す。続いて、ライトコマンド信号WRT-1が発行されると共に、このライトコマンド信号WRT-1に対応して、外部からデータDQとしてロウレベルのライトデータビットY0~Y3が順次入力される。これらのライトデータビットY0~Y3は、ロウレベルの書き込みデータ信号WRT-Y0~WRT-Y3として、入出力バッファ部20およびデータラッチ部19を介して、データコントロール部18に順次的に供給される。その後、上記のライトコマンド信号WRT-0に応答して、信号CWAEおよび信号YS-1がハイレベルに制御され、活性化されると、書き込みデータ信号WRT-Y0~WRT-Y3は、データコントロール回路部18を構成するライトアンプWAからロウレベルのデータ信号MIOT-Y0~MIOT-Y3として出力される。ロウレベルのデータ信号MIOT-Y0~MIOT-Y3は、データコントロール回路部18からデータ信号LIOT-Y0~LIOT―Y3として出力される。このデータ信号LIOT-Y0~LIOT―Y3は、データバスDBを介してカラムデコーダ部174に供給される。この場合、カラムアドレス信号YS-1がハイレベルであるから、カラムデコーダ部174は、データバスDBから供給されたデータ信号LIOT-Y0~LIOT―Y3を、ビット線BLT1-Y0~BLT1-Y3を通じて、ロウレベルのデータ信号BLT1-Y30としてメモリセルアレイ171に供給する。このとき、ワード線WLは依然としてロウレベルに維持され、非活性化されているので、ロウレベルのデータ信号BLT1-Y30は、メモリセルアレイ171を構成するメモリセルCELL1―Y0~CELL1―Y3に書き込まれない。図11に示す状態IVは、ワード線WLがロウレベルに制御され、非活性化された状態で、メモリセルCELL1-Y0~CELL1-Y3が接続されたビット線に、ロウレベルのデータ信号BLT1-Y30が供給された状態を示す。その後、プリチャージコマンド信号PREが発行されると、このプリチャージコマンド信号PREに応答して、ワンショットパルスがワード線WLに供給され、ワード線WLが立ち上げられて活性化される。これにより、ビット線BLT0-Y0~BLT0-Y3に供給されているハイレベルがメモリセルCELL0-Y0~CELL0-Y3に書き込まれると共に、ビット線BLT1-Y0~BLT1―Y3に供給されているロウレベルがメモリセルCELL1-Y0~CELL1-Y3に書き込まれる。すなわち、メモリセルCELL0-Y0~CELL0-Y3と、メモリセルCELL1-Y0~CELL1-Y3に、ライトデータビットが同時に書き込まれる。図11に示す状態Vは、メモリセルCELL0-Y0~CELL0-Y3と、メモリセルCELL1-Y0~CELL1-Y3に、ライトデータビットが書き込まれた状態を示している。この後、ワード線WLに供給されるワンショットパルス信号が消失すると、ワード線WLが立ち下げられて非活性化されると共に、ビット線イコライズ信号BLEQがハイレベルに制御され、センスアンプ制御信号RSAEおよび信号CDLMIOがロウレベルに制御される。これにより、入出力バッファ部20からメモリセルに至るデータ信号の書き込み経路が遮断され、各メモリセルはデータを保持する。図11に示す状態VIは、ワード線WLがロウレベルに制御されて非活性化され、メモリセルCELL0-Y0~CELL0-Y3と、メモリセルCELL1-Y0~CELL1-Y3が、書き込まれたデータを保持している状態を示している。次に、図5、図6、図12を参照して、上述のテストモードにおけるバーストライトモードでのワード線WLの制御について説明する。このワード線WLの制御は、主として、前述の図5に示す信号生成回路200と、図6に示す信号生成回路300によって実施される。なお、図12において、R1ACTは、ワード線WLのハイレベルの期間を規定する信号であり、他の信号は前述した図5および図6に記載した信号と同一である。図5に示す信号生成回路200によれば、図12において、時刻T0で内部クロック信号PCLKAF信号がハイレベルになると、否定的論理積ゲート回路204が、信号TPREB1をロウレベルに制御する。一方、信号CPRETはD型フリップフロップ201,202により、それぞれクロック信号CLKの半周期ずつ遅延される。この遅延された信号CPRETがハイレベルになる期間時刻T20を過ぎた時点から時刻T22を過ぎた時点において、時刻T21での内部クロック信号PCLKAFの立ち上がりまたは内部クロック信号CLKの立ち下がりに応答して、時刻T21を過ぎた時点で信号TPREB1がロウレベルに制御される。その後、信号TPREB1は、時刻T22での内部クロック信号PCLKAFの立ち下がりに応答して、時刻T22を過ぎた時点で再びハイレベルに制御される。これにより、ワンショットパルス信号のパルス幅を規定する信号TPREB1が生成される。また、信号生成回路200によれば、D型フリップフロップ203から信号CPRETとしてハイレベルが出力される期間において、内部クロック信号PCLKAFの立ち下がりまたは内部クロック信号CLKの立ち上がりに応答して、時刻T22を過ぎた時点で、インバータ206および否定的論理積ゲート回路205により信号TPREB2がロウレベルに制御され、その後の内部クロック信号PCLKAFの立ち上がりまたは内部クロック信号CLKの立ち下がりに応答して、時刻T23を過ぎた時点でハイレベルに制御される。これにより、信号CPRETと内部クロック信号PCLKAFから、内部プリチャージコマンド信号TPREB2が生成される。図6に示す信号生成回路300によれば、テスト信号TESTTがハイレベルの場合、信号TPREB1、信号RRAS1B、信号PCLKAFから、次のように信号TR1RSTが生成される。すなわち、上述の信号TPREB1がハイレベルの場合、内部クロック信号PCLKAFに同期動作するD型フリップフロップ302,303により、上述の信号RRAS1Bが時刻T1を基準にして1クロック分だけ遅延されて否定的論理積ゲート回路304に供給される。これにより、時刻T3で信号TR1RSTがハイレベルに制御される。続いて、信号TPREB1が前述のように時刻T21を過ぎた時点でロウレベルに制御されると、これを入力する否定的論理積ゲート回路304およびインバータ305により信号TR1RSTがロウレベルに制御される。そして、信号TPREB1が再びハイレベルに制御されると、これを入力する否定的論理積ゲート回路304およびインバータ305により信号TR1RSTがハイレベルに制御される。これにより、信号TPREB1、信号RRAS1B、信号PCLKAF、信号TESTTから、信号TPREB1のパルス幅に対応するパルス幅を有する信号TR1RSTが生成される。この信号TR1RSTは、コントロールロジック部12から、ロウアドレスバッファ部15を介してロウデコーダ部172に供給され、このロウデコーダ部172が駆動するワード線WLに供給されるワンショットパルス信号のパルス幅を規定する。なお、上述した信号生成回路200、300は、単なる一例にすぎず、前述の図12に示すタイミングチャートに示す各信号のタイミングが得られる限度において、その構成は任意である。例えば、上述の例では、信号R1ACTのパルス幅は、内部クロック信号CLKの立ち上がり又は立ち下がりのタイミングにより規定されるが、この例に限定されず、遅延回路を用いてパルス幅を規定してもよい。上述のように本実施形態によるコントロールロジック部14第1の制御回路は、テスト信号TESTTが活性化されていることを条件として、プリチャージコマンド信号PREに応答してワンショットパルス信号を発生させ、該ワンショットパルス信号を用いてワード線WLを活性化することにより、複数のビットライトデータビットからなる書き込みデータを複数のメモリセルへ同時に書き込ませる。また、コントロールロジック部14第1の制御回路は、ワンショットパルス信号を用いてワード線WLを活性化させる。換言すれば、本実施形態によるコントロールロジック部14第1の制御回路は、バーストライトモード時に、テスト信号TESTTが活性化されていることを条件として、複数のメモリセルが共通に接続されたワード線を、上記複数のメモリセルがそれぞれ接続された複数のビット線の全てにライトデータビットが供給されるまで非活性状態に維持させ、上記複数のビット線の全てに上記ライトデータビットが現れた状態で前記ワード線を活性化させる。従って、本実施形態によれば、ライトコマンド信号WRT-0,WRT-1が発行されても、ワード線WLが非活性状態に維持されるので、メモリセルにはライトコマンド信号WRT-0,WRT-1に応答してデータが書き込まれない。この後、プリチャージコマンド信号PREが発行された段階で、このプリチャージコマンド信号PREに応答してワード線WLがワンショットパルス信号により活性化される。従って、このワード線に接続された全てのメモリセルの書き込み時間を揃えることができる。しかも、全てのメモリセルのライトリカバリ時間tWRのマージンを小さく設定することができる。従って、本実施形態のテストモードによれば、1回のテストにより、通常動作に比較して2倍の個数のメモリセルのライトリカバリ時間tWRを評価することが可能になる。上述の実施形態の説明では、DDR2を例として説明したが、DDR1やSDRなど、他の規格に基づいて半導体記憶装置10を構成することができる。例えばDDR1の規格に基づいて半導体記憶装置10を構成する場合、前述の図3に示す構成において、例えば、2個のメモリセルCELL0-Y0,CELL0-Y1がそれぞれ接続されたビット線を選択するための2個のカラムスイッチを制御するカラムアドレス信号YS-0と、メモリセルCELL0-Y2,CELL0-Y3が接続されたビット線を選択するためのカラムスイッチを制御するカラムアドレス信号YS-0は個別に生成される。この場合、2つの列を単位として2つの内部カラムアドレス信号によりビット線が選択される。また、SDRの規格に基づいて半導体記憶装置10を構成する場合、例えばメモリセルCELL0-Y0~CELL0-Y3が接続されたビット線を選択するためのカラムスイッチを制御するカラムアドレス信号YS-0が、メモリセルCELL0-Y0~CELL0-Y3のそれぞれが属する列毎に生成される。この場合、メモリセルCELL0-Y0~CELL0-Y3が属する列のうちの1つの列を単位として、内部カラムアドレス信号によりビット線が選択される。変形例上述の実施形態では、プリチャージコマンド信号PREに応答してワード線WLをワンショットパルス信号により活性化するものとしたが、他の手法を用いてワンショットパルス信号を発生させてもよい。その一例として、コントロールロジック部14の制御の下に、例えばアクティブコマンド信号ACTを基準として所定時間の経過後にワンショットパルス信号を発生させてもよい。換言すれば、コントロールロジック部14の制御の下に、例えばアクティブコマンド信号ACTに応答して所定時間の経過後にワンショットパルス信号を発生させてもよい。このワンショットパルス信号を用いてワード線WLを活性化することにより、上述の実施形態と同様に、ワード線WLに接続された複数のメモリセルへ複数のライトデータビットが同時に書き込むことができる。上記の所定時間は、例えば内部クロック信号CLKのクロック数をカウントすることにより計測することができる。即ち、アクティブコマンド信号ACTを取り込むときの内部クロック信号CLKのタイミングを基準として、この内部クロック信号CLKのクロック数をカウントし、このカウント数が所定値に到達したときにワンショットパルス信号が発生される。この場合、クロック数の上記の所定値は、例えば、上述の実施形態において、メモリセルCELL0-Y0~CELL0-Y3,CELL1-Y0~CELL1-Y3が接続されたビット線の全てにデータが供給された状態でワード線WLが活性化されるように、適切に選択される。ただし、この変形例に限定されることなく、書き込み対象のメモリセルが接続されたビット線の全てにデータが供給された状態でワード線WLにワンショットパルス信号が供給される限度において、ワンショットパルス信号を発生する回路は任意に構成することができる。図13は、本発明の技術思想を適用した半導体記憶装置による効果を説明するための図である。図13において、例Iは、バースト長を4として、2回のライトコマンドWRT-0,WRT-1を発行する場合の通常動作のビットデータの配列を示す。この例Iは、前述の通常動作として説明したバーストライトモードでの動作に相当する。この例Iでは、後続の4ビットのライトデータビットY0~Y3がライトリカバリ時間tWRの評価の対象となる。したがって、同時に測定されるメモリセルの個数は4である。従って、1回のテストで8個のメモリセルの半数しかテストの対象にならない。図13において、例IIは、バースト長を8として、1回のライトコマンドWRT-0を発行する場合の通常動作のビットデータの配列を示す。この例においても、後続の4ビットのライトデータビットY0~Y3がライトリカバリ時間tWRの評価の対象となる。したがって、同時に測定されるメモリセルの個数は4である。従って、1回のテストで8個のメモリセルの半数しかテストの対象にならない。図13において、例IIIは、本発明の適用例を示し、バースト長を4として、2回のライトコマンドWRT-0,WRT-1を発行する場合のライトデータビットY0~Y3の配列を示す。この例IIIは、上述の例Iに対応し、前述の本実施形態によるテストモードにおけるバーストライトモードでの動作に相当する。例IIIの場合、ライトコマンドWRT-0に対応する先行の4ビットのライトデータビットY0~Y3は、ライトコマンドWRT-1に対応する後続の4ビットのライトデータビットY0~Y3の書き込みタイミングでメモリセルに書き込まれる。したがって、先行の4ビットのライトデータビットY0~Y3と後続の4ビットのライトデータビットY0~Y3のライトリカバリ時間tWRが評価の対象となる。この例IIIでは、同時に測定されるメモリセルの個数は8である。このため、1回のテストで8個の全てのメモリセルがテストの対象になる。従って、上述の例Iに比較して、テスト時間を短縮することが可能になる。図13において、例IVは、バースト長を4として、3回のライトコマンドWRT-0,WRT-1,WRT-2を発行する場合のビットデータの配列を示す。この場合、ライトコマンドWRT-0に対応する4ビットのライトデータビットY0~Y3と、ライトコマンドWRT-1に対応する4ビットのライトデータビットY0~Y3は、最後のライトコマンドWRT-2に対応する4ビットのライトデータビットY0~Y3の書き込みタイミングでメモリセルに書き込まれる。このため、同時に測定されるメモリセルの個数は12である。従って、1回のテストで12個の全てのメモリセルがテストの対象になる。図13において、例Vは、バースト長を8として、1回のライトコマンドWRT-0を発行する場合のビットデータの配列を示す。この例Vは、上述の例IIに対応する。例Vの場合、ライトコマンドWRT―0に対応する8ビットのデータが同時にメモリセルに書き込まれる。このため、同時に測定されるメモリセルの個数は8である。従って、1回のテストで8個の全てのメモリセルがテストの対象になる。以上のように、本発明を適用することにより、同時に測定するメモリセルの数を増やすことができ、これにより、テスト時間を短縮することが可能になる。図14は、従技術による半導体記憶装置と本実施形態による半導体記憶装置のテストシーケンスの違いを説明するための図である。同図のaに示すように、従来技術による半導体記憶装置をテストする場合、最初にメモリセルアレイの全体にデータ0が書き込まれる。続いて、或るカラムアドレスに対してロウアドレスをインクリメントし、データ1が順次書き込まれる。続いて、一定時間、メモリセルにデータが保持された後、メモリセルからデータが読み出される。このデータを期待値1と比較して、良否が判定される。この後、カラムアドレスをインクリメントして同様にテストが繰り返し実行される。このように、従来技術による半導体記憶装置によれば、ロウアドレスをインクリメントしてテストを繰り返す必要がある。このため、テスト時間が増加する。これに対し、同図のbに示すように、上述した本実施形態による半導体記憶装置によれば、メモリセルアレイの全体にデータ0が書き込まれた後に、データ1を書き込む段階で、1回のロウアドレスの指定に対して、複数のカラムのメモリセルにデータが書き込まれる。このため、カラムアドレスをインクリメントして、カラムアドレスを指定し直す必要がなくなる。従って、テスト時間を短縮することが可能になる。本願の第1の制御回路および第2の制御回路、及びセンスアンプからライトアンプに至る回路形式は上述の例に限定されない。本願の技術思想は、揮発性及び不揮発性の複数の記憶セルをワード線形式で構成するメモリセルを有する半導体記憶装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式に限られない。本発明の半導体記憶装置の技術思想は、様々な半導体記憶装置に適用することができる。例えば、CPU、MCU、DSP、ASIC、ASSP、メモリ等の半導体装置全般に本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、論理回路等を構成するトランジスタは、電界効果トランジスタであれば良く、MOS以外にも、MIS、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタpチャネル型MOSトランジスタは、第1導電型のトランジスタの代表例であり、NMOSトランジスタnチャネル型MOSトランジスタは、第2導電型のトランジスタの代表例である。更にまた、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ或いは選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各変形、修正を含むことは勿論である。"