"半導体基板と、前記半導体基板の上方に設けられ、複数のメモリセルを含むメモリストリングと、前記メモリストリングの一端に一端を接続された第1選択トランジスタと、前記メモリストリングの他端に一端を接続された第2選択トランジスタと、前記複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する制御回路とを備え、前記メモリストリングは、前記半導体基板に対して垂直方向に延び前記メモリセルのボディとして機能する半導体層と、前記半導体層の側面に設けられ、電荷を蓄積可能な電荷蓄積層と、前記半導体層と共に前記電荷蓄積層を挟むよう設けられ前記メモリセルのゲートとして機能する導電層とを備え、前記制御回路は、前記読出動作の実行前に、前記選択メモリセル及び非選択メモリセルを導通状態として前記メモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行し、前記制御回路は、前記リフレッシュ動作時、前記第1選択トランジスタ及び前記選択メモリセル、及び前記非選択メモリセルを導通状態とした後、前記第2選択トランジスタを導通状態とし、前記制御回路は、前記メモリセルにデータを書き込む書込動作、及び前記メモリセルに保持されたデータを消去する消去動作を繰り返し実行した回数が所定回数に達した場合に、前記リフレッシュ動作を実行することを特徴とする不揮発性半導体記憶装置。半導体基板と、前記半導体基板の上方に設けられ、複数のメモリセルを含むメモリストリングと、前記複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する制御回路とを備え、前記メモリストリングは、前記半導体基板に対して垂直方向に延び前記メモリセルのボディとして機能する半導体層と、前記半導体層の側面に設けられ、電荷を蓄積可能な電荷蓄積層と、前記半導体層と共に前記電荷蓄積層を挟むよう設けられ前記メモリセルのゲートとして機能する導電層とを備え、前記制御回路は、前記読出動作の実行前に、前記選択メモリセル及び非選択メモリセルを導通状態として前記メモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行することを特徴とする不揮発性半導体記憶装置。前記メモリストリングの一端に一端を接続された第1選択トランジスタと、前記メモリストリングの他端に一端を接続された第2選択トランジスタとを更に備え、前記制御回路は、前記リフレッシュ動作時、前記第1選択トランジスタ及び前記選択メモリセル、及び前記非選択メモリセルを導通状態とした後、前記第2選択トランジスタを導通状態とすることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記メモリストリングの一端に一端を接続された第1選択トランジスタと、前記メモリストリングの他端に一端を接続された第2選択トランジスタとを更に備え、前記制御回路は、前記リフレッシュ動作時、前記第1選択トランジスタ、前記第2選択トランジスタ、及び非選択メモリセルを導通状態とした後、前記選択メモリセルを導通状態とすることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記非選択メモリセルを導通状態にする際に前記非選択メモリセルのゲートに第1電圧を印加し、前記選択メモリセルを導通状態にする際に前記選択メモリセルのゲートに前記第1電圧よりも大きく且つ前記選択メモリセルに誤書き込みを生じさせない第2電圧を印加することを特徴とする請求項4記載の不揮発性半導体記憶装置。前記制御回路は、前記読出動作の実行回数が所定回数に達した場合に、前記リフレッシュ動作を実行することを特徴とする請求項2乃至請求項5のいずれか1項記載の不揮発性半導体記憶装置。前記制御回路は、前記メモリセルにデータを書き込む書込動作、又は前記メモリセルに保持されたデータを消去する消去動作の後に、前記リフレッシュ動作を実行することを特徴とする請求項2乃至請求項5のいずれか1項記載の不揮発性半導体記憶装置。前記制御回路は、前記メモリセルにデータを書き込む書込動作、及び前記メモリセルに保持されたデータを消去する消去動作を繰り返し実行した回数が所定回数に達した場合に、前記リフレッシュ動作を実行することを特徴とする請求項2乃至請求項5のいずれか1項記載の不揮発性半導体記憶装置。本実施形態は、読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、及び制御回路を有する。メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][概略構成]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイMA、及び周辺回路CCを備える。周辺回路CCは、例えばメモリセルアレイMAに含まれるメモリトランジスタに対して印加する電圧を制御する。メモリセルアレイMAは、図1に示すように、m個のメモリブロックMB1、...MBmを含む。なお、以下において、全てのメモリブロックMB1mを総称する場合には、メモリブロックMBと記載する場合もある。各メモリブロックMBは、それぞれn行2列のマトリクス状に配列されたメモリユニットMU1、1~MU2、nを有する。n行2列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットMU1、1~2、nを区別することなく、単にメモリユニットMUと記載する場合もある。メモリユニットMU1、1~2、nの一端は、ビット線BL1~nに接続され、メモリユニットMU1、1~2、nの他端は、ソース線SLに接続される。ビット線BL1~nはロウ方向に所定ピッチをもって配列されるとともに、カラム方向に複数のメモリブロックMBを跨いで延びる。以下では、全てのビット線BL1BLnを総称する場合には、ビット線BLと記載する場合もある。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrを有する。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~8メモリセル及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~4は互いに直列接続され、メモリトランジスタMTr5~8も互いに直列接続される。バックゲートトランジスタBTrはメモリトランジスタMTr4とメモリトランジスタMTr5との間に接続される。なお、後述する図2に示すように、メモリトランジスタMTr1~8は、ロウ方向、カラム方向及び積層方向に3次元的に配列される。メモリトランジスタMTr1~8は電荷蓄積層を有し、その電荷蓄積層に電荷を蓄積又は放出することによってデータを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~mにおいて、n行2列のマトリクス状に配列されたメモリトランジスタMTr1~8のゲートには、各々ワード線WL1~8が共通に接続される。n行2列のバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインはメモリストリングMSのソースに接続される。ソース側選択トランジスタSSTrのソースはソース線SLに接続される。各メモリブロックMBにおいてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには、1本のソース側選択ゲート線SGS1又はSGS2が共通に接続される。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースはメモリストリングMSのドレインに接続される。ドレイン側選択トランジスタSDTrのドレインはビット線BLに接続される。各メモリブロックMBにおいてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1又はSGD2が共通に接続される。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[積層構造]1つのメモリブロックMBは、図2及び図3に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40はメモリトランジスタMTr1~8として機能する。選択トランジスタ層50はドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60はソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に板状に広がる。バックゲート導電層31は例えばポリシリコンpoly-Siを材料とする。バックゲート層30は、図3に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は連結半導体層44Bとバックゲート導電層31との間に設けられる。連結半導体層44BはバックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bはバックゲート導電層31を掘り込む。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは例えばポリシリコンpoly-Siを材料とする。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々ワード線WL1~3、及びメモリトランジスタMTr1~3のゲートとして機能する。また、ワード線導電層41b~41dは、各々ワード線WL6~8、及びメモリトランジスタMTr6~8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層45を挟んで積層される。ワード線導電層41a~41dは、カラム方向にピッチをもってロウ方向図3の紙面垂直方向を長手方向として延びる。ワード線導電層41a~41dは例えばポリシリコンpoly-Siを材料とする。メモリ層40は、図3に示すように、メモリゲート絶縁層43、柱状半導体層44A、及びダミー半導体層44Dを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられる。柱状半導体層44AはメモリトランジスタMTr1~8のボディチャネルとして機能する。ダミー半導体層44DはメモリトランジスタMTr1~8のボディとして機能しない。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側から柱状半導体層44A側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは電荷を蓄積する機能を有する。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2を材料とする。電荷蓄積層43bは、窒化シリコンSiNを材料とする。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層45を貫通する。柱状半導体層44Aは、半導体基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合する。柱状半導体層44Aは例えばポリシリコンpoly-Siを材料とする。なお、ダミー半導体層44Dは、ワード線導電層41a~41d、及び層間絶縁層45を貫通する。ダミー半導体層44Dの下方には、バックゲート導電層31が設けられていない。上記バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲む。バックゲート導電層31は、連結半導体層44Bと共にメモリゲート絶縁層43を挟む。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲む。ワード線導電層41a~41dは、柱状半導体層44Aと共にメモリゲート絶縁層43を挟む。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、ドレイン側導電層51b及びダミー導電層51cを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ダミー導電層51cは、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能しない。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。ダミー導電層51cは、ソース側導電層51aと同層であって、柱状半導体層44Aの上層以外の箇所に設けられる。複数のソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siを材料とする。選択トランジスタ層50は、図3に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、ドレイン側柱状半導体層54b、及びダミー半導体層54Dを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられる。ソース側柱状半導体層54aは、ソース側導電層51aを貫通する。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、半導体基板20に対して垂直方向に延びる。ソース側柱状半導体層54aは例えばポリシリコンpoly-Siを材料とする。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられる。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通する。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、半導体基板20に対して垂直方向に延びる。ドレイン側柱状半導体層54bは例えばポリシリコンpoly-Siを材料とする。ダミー半導体層54Dは、ダミー導電層51cを貫通する。ダミー半導体層54Dは、I字状に形成される。ダミー半導体層54Dの下面は、ダミー半導体層44Dの上面に接する。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61はソース線SLとして機能する。ビット線層62はビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びる。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びる。ソース線層61、ビット線層62、及びプラグ層63は、例えばタングステン等の金属を材料とする。[シリコン結晶の粒界による影響]次に、シリコン結晶の粒界による影響について説明する。図4に示すように、シリコン結晶の粒界には、捕獲準位が形成される。したがって、図5に示すメモリ半導体層44ポリシリコンに粒界が存在する場合、その粒界による捕獲準位にホールがトラップされる。トラップされたホールは、メモリトランジスタMTr1~8のボディの電位を上げる。その結果、正確な読出動作ができないおそれがある。以上のような問題を解消するため、本実施の形態は、読出動作の実行前にリフレッシュ動作を実行し、メモリ半導体層44の粒界による捕獲準位にトラップされたホールを除去する。リフレッシュ動作図6を参照して、リフレッシュ動作を説明する。図6は、一例として、選択メモリトランジスタMTr3のデータを読み出す前に実行されるリフレッシュ動作を示す。図6に示すように、制御回路CCは、先ず時刻t11にて、ドレイン側選択ゲート線SGDの電圧を上げる例:0V→1.5V。次に、制御回路CCは、時刻t12にて、選択ワード線WL3、及び非選択ワード線WL1、2、4~8の電圧を読出電圧VREADまで上げる。続いて、時刻t13にて、制御回路CCは、ビット線BLの電圧を上げる例:0V→1V。この動作により、ドレイン側選択トランジスタSDTr、選択メモリトランジスタMTr3、及び非選択メモリトランジスタMTr1、2、4~8にはチャネルが形成され、それらは導通状態となる。次に、時刻t14にて、制御回路CCはソース側選択ゲート線SGSの電圧を上げ例:0V→1.5V、これによりソース側選択トランジスタSSTrは導通状態となる。これによってリフレッシュ動作が実行され、図7に示すように、メモリストリングMSの一端から他端へと電流リフレッシュ電流が流れ、メモリ半導体層44の粒界による捕獲準位にトラップされたホールは除去される。リフレッシュ動作は、図6に示す時刻t15~t16の間実行される。次に、制御回路CCは、時刻t16にて、ソース側選択ゲート線SGSの電圧を1.5Vから0Vに下げ、ソース側選択トランジスタSSTrを非導通状態とする。また、制御回路CCは、時刻t16にて、選択ワード線WL3の電圧を閾値電圧分布の上限と下限の略中間の電圧CGRVまで下げる。次に、制御回路CCは、時刻t17にて、ソース側選択ゲート線SGSの電圧を上げ例:0V→1.5V、ソース側選択トランジスタSSTrを導通状態とする。これにより、選択メモリトランジスタMTr3に対する読出動作が開始される。よって、選択メモリトランジスタMTr3の保持データによる導通状態/非導通状態に応じて、ビット線BLからソース線SLに電流が流れ、ビット線BLの電圧が変化する。このビット線BLの電圧を検知増幅することで、選択メモリトランジスタMTr3のデータが読み出される。以上、図6に示すように、制御回路CCは、読出動作時刻t17~を実行する前に、リフレッシュ動作時刻t15~t16を実行する。これにより、制御回路CCは、図7に示すように、メモリストリングMSの一端から他端へと電流を流し、メモリ半導体層44の粒界による捕獲準位にトラップされたホールを除去する。したがって、捕獲準位にトラップされたホールの数を抑制した状態で読出動作は実行されるので、正確な読出動作が可能となる。また、上記リフレッシュ動作においては、メモリトランジスタMTr1~8にチャネルが形成図6の時刻t12された後に、ソース側選択トランジスタSSTrが導通状態となり図6の時刻t14、これにより、メモリストリングMSに電流を流す。よって、メモリトランジスタMTr1~8にチャネルを形成すると同時に、ソース側選択トランジスタSSTrを導通状態とする場合と比較して、本実施の形態は、チャネルが充分に充電されているためにリフレッシュ動作を速く実行できる。[第2の実施の形態]次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施の形態は、第1の実施の形態と同様の構成を有する。第2の実施の形態は、トンネル絶縁層43cにトラップされる電荷電子、ホールによって生じる問題を解消するために、第1の実施の形態と異なるリフレッシュ動作を実行する。リフレッシュ動作について説明する前に、以下、トンネル絶縁層43cにトラップされる電荷による影響について図8を参照して説明する。[トンネル絶縁層43cにトラップされる電荷による影響]図8aに示す例において、書込動作は、選択メモリトランジスタMTr3の電荷蓄積層43bに電子をトラップさせ、選択メモリトランジスタMTr3の閾値電圧分布を正の方向に移動させる。これにより、選択メモリトランジスタMTr3にデータが書き込まれる。しかしながら、書込動作時、トンネル絶縁層43cにも電子がトラップされる。また、図8bに示において、消去動作は、メモリトランジスタMTr3の電荷蓄積層43bにホールをトラップさせ、メモリトランジスタMTr3の閾値電圧分布を負の方向に移動させる。これにより、メモリトランジスタMTr3のデータが消去される。しかしながら、消去動作時、トンネル絶縁層43cにもホールがトラップされる。以上のようにトンネル絶縁層43cにトラップされた電子又はホールは、時間経過と共に容易にトンネル絶縁層43cからデトラップ離脱するため、時間経過と共にメモリトランジスタMTr3の閾値電圧を変動させる。このようなメモリトランジスタMTr3の閾電圧の変動は、読出動作の精度を低下させる。以上のような問題を解消するため、本実施の形態は、読出動作の実行前に、リフレッシュ動作を実行し、トンネル絶縁層43cにトラップされた電荷ホール、電子を除去する。また、本実施の形態は、リフレッシュ動作により、第1の実施の形態と同様に、メモリ半導体層44の粒界による捕獲準位にトラップされたホールを除去する。リフレッシュ動作図9を参照して、第2の実施の形態に係るリフレッシュ動作を説明する。図9に示すように、制御回路CCは、先ず時刻t21にて、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSの電圧を上げる例:0V→1.5V。また、制御回路CCは、時刻t21にて、ビット線BLの電圧を上げる例:0V→1V。また、時刻t21にて、制御回路CCは、非選択ワード線WL1、2、4~8の電圧を読出電圧VREADまで上げる。これにより、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTr、及び非選択メモリトランジスタMTr1、2,4~8は導通状態となる。次に、制御回路CCは、時刻t22にて、選択ワード線WL3の電圧を電圧VREADαまで上げ、選択メモリトランジスタMTr3は導通状態となる。これにより、メモリストリングMSの一端から他端に電流が流れる。すなわち、リフレッシュ動作が開始され、メモリ半導体層44の粒界による捕獲準位にトラップされたホールは除去される。更に、選択メモリトランジスタMTr3のゲートの電圧VREADαと選択メモリトランジスタMTr3のボディの電圧との間の電位差によって、図10aに示すように、トンネル絶縁層43cにトラップされた電子は、電荷蓄積層43bに移動する。また、図10bに示すように、トンネル絶縁層43cにトラップされたホールは、メモリ半導体層44に移動する。すなわち、トンネル絶縁層43cにトラップされた電荷電子、又はホールは除去される。なお、電圧VREADαは、上記ゲート-ボディ間の電位差によってトンネル絶縁層43cにトラップされた電荷を除去し得る電圧である。また、電圧VREADαは、メモリトランジスタMTr3に誤書き込みが起こらない程度の電圧である。リフレッシュ動作は、図9に示す時刻t23~t24の間実行される。次に、制御回路CCは、時刻t24にて、選択ワード線WL3の電圧を0Vまで下げ、選択メモリトランジスタMTr3を非導通状態とする。続いて、制御回路CCは、時刻t25にて、ソース側選択ゲート線SGSの電圧を0Vに下げ、ソース側選択トランジスタSSTrを非導通状態とする。次に、制御回路CCは、選択ワード線WL3の電圧を電圧CGRVまで上げた後、ソース側選択ゲート線SGSの電圧を上げ例:0V→1.5V、ソース側選択トランジスタSSTrを導通状態とする。これにより、制御回路CCは、時刻t26から読出動作を開始する。以上、図9に示すように、制御回路CCは、読出動作時刻t26~を実行する前に、リフレッシュ動作時刻t23~t24を実行する。これにより、制御回路CCは、トンネル絶縁層43cにトラップされた電荷、及びメモリ半導体層44の粒界による捕獲準位にトラップされたホールを除去する。したがって、トンネル絶縁層43cにトラップされた電荷、及びメモリ半導体層44の粒界による捕獲準位にトラップされたホールの数の数を抑制した状態で読出動作は実行されるので、正確な読出動作が可能となる。[第3の実施の形態]次に、第3の実施の形態に係る不揮発性半導体記憶装置を説明する。第3の実施の形態は、第1の実施の形態と同様の構成を有する。第3の実施の形態は、第2の実施の形態と同様の問題を解消するため、リフレッシュ動作を実行する。第3の実施の形態は、図11に示すように、時刻t32~t33のタイミングでリフレッシュ動作を実行して、トンネル絶縁層43cにトラップされた電荷と、メモリ半導体層44の粒界による捕獲準位にトラップされたホールを除去する。さらに、第3の実施の形態は、時刻t36~t37のタイミングでリフレッシュ動作を実行して、メモリ半導体層44の粒界による捕獲準位にトラップされた電荷を除去する。この点で、第3の実施の形態は第2の実施の形態と異なる。図11を参照して、第3の実施の形態のリフレッシュ動作について詳しく説明する。図11に示すように、制御回路CCは、先ず時刻t31にて、ドレイン側選択ゲート線SGDの電圧を上げ例:0V→1.5V、ドレイン側選択トランジスタSDTrを導通状態とする。続いて、時刻t32~33の間、制御回路CCは、選択ワード線WL3、及び非選択ワード線WL1、2、4~8の電圧を電圧VREADα’までパルス状に上げ、選択メモリトランジスタMTr3、及び非選択メモリトランジスタMTr1、2、4~8を導通状態とする。これにより、選択メモリトランジスタMTr3のゲートの電圧VREADα’と選択メモリトランジスタMTr3のボディの電圧との間の電位差によって、トンネル絶縁層43cにトラップされた電荷は除去される。また、メモリストリングMSの一端から他端に電流が流れ、メモリ半導体層44の粒界による捕獲準位にトラップされたホールが除去される。なお、電圧VREADα’は、上記ゲート-ボディ間の電位差によってトンネル絶縁層43cにトラップされた電荷を除去し得る電圧である。また、電圧VREADα’は、誤書き込みが起こらない程度の電圧である。次に、制御回路CCは、時刻t34にて、選択ワード線WL3、及び非選択ワード線WL1、2、4~8の電圧を読出電圧VREADまで上げ、選択メモリトランジスタMTr3、及び非選択メモリトランジスタMTr1、2、4~8を導通状態とする。続いて、制御回路CCは、時刻t35にて、ビット線BLの電圧を上げる例:0V→1V。次に、制御回路CCは、ソース側選択ゲート線SGSの電圧を上げ例:0V→1.5V、ソース側選択トランジスタSSTrを導通状態とする。これにより、時刻t36~37の間、メモリストリングMSの一端から他端に電流が流れ、メモリ半導体層44の粒界による捕獲準位にトラップされたホールが除去される。続いて、制御回路CCは、時刻t37にて、ソース側選択ゲート線SGSの電圧を0Vに下げ、ソース側選択トランジスタSSTrを非導通状態とする。また、制御回路CCは、時刻t37にて、選択ワード線WL3の電圧を電圧CGRVまで下げる。そして、制御回路CCは、時刻t38にて、ソース側選択ゲート線SGSの電圧を上げ例:0V→1.5V、ソース側選択トランジスタSSTrを導通状態とする。これにより、制御回路CCは、時刻t38から読出動作を開始する。[第4の実施の形態][構成]次に、第4の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第4の実施の形態において、制御回路CCは、図12に示すように、カウンタCNTを有し、この点のみ第4の実施の形態の構成は第1の実施の形態の構成と異なる。カウンタCNTは、以下で説明するリフレッシュ動作において用いられる読出回数読出動作の実行回数を計数する。リフレッシュ動作次に、図13を参照して、第4の実施の形態に係るリフレッシュ動作について説明する。図13に示すように、制御回路CCは、カウンタCNTによって計数された読出回数が所定回数Nに達したか否かを判定するS101。ここで、S101において読出回数が所定回数Nに達していなければS101のN、制御回路CCは読出動作を実行するS102。一方、S101において読出回数が所定回数Nに達していればS101のY、制御回路CCは、リフレッシュ動作を実行しS103、その後に読出動作を実行するS102。なお、制御回路CCはリフレッシュ動作を実行した場合、カウンタCNTの読出回数をリセットする。以上のように、第4の実施の形態によれば、制御回路CCは読出回数が所定回数Nに達した場合にのみリフレッシュ動作を実行する。これにより、読出動作が実行される前に毎回リフレッシュ動作を実行する場合と比較して、第4の実施の形態はリフレッシュ動作に要する時間を削減することができる。[第5の実施の形態]次に、第5の実施の形態について説明する。第5の実施の形態は、第1の実施の形態と同様の構成を有する。第5の実施の形態においては、制御回路CCは、図14に示すように、消去動作又は書込動作を実行するとS201、その後に必ずリフレッシュ動作を実行するS202。これにより、第5の実施の形態は、読出動作の実行前にリフレッシュ動作を実行するものとなる。[第6の実施の形態]次に、第6の実施の形態について説明する。第6の実施の形態は、第4の実施の形態と略同様の構成を有する。ただし、カウンタCNT図12参照は、以下で説明するリフレッシュ動作において用いられる書込及び消去回数書込動作と消去動作を繰り返し実行した回数を計数する。この点で、第6の実施の形態は第4の実施の形態と異なる。第6の実施の形態においては、図15に示すように、制御回路CCは、カウンタCNTによって計数された読書込及び消去回数が所定回数Nに達したか否かを判定するS301。ここで、S301において書込及び消去回数が所定回数Nに達していなければS301のN、制御回路CCは読出動作を実行するS302。一方、S301において書込及び消去回数が所定回数Nに達していればS301のY、制御回路CCはリフレッシュ動作を実行しS303、その後に読出動作を実行するS302。なお、制御回路CCは、リフレッシュ動作を実行した場合、書込及び消去回数をリセットする。以上のように、第6の実施の形態によれば、制御回路CCは、書込及び消去回数が所定回数Nに達した場合にのみ、リフレッシュ動作を実行する。これにより、書込及び消去動作が実行される毎にリフレッシュ動作を実行する場合と比較して、第6の実施の形態は、リフレッシュ動作に要する時間を削減することができる。[その他]なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。例えば、上記実施の形態に係るリフレッシュ動作は、ベリファイ動作書込ベリファイ動作、読出ベリファイ動作の前に実行されるものであってもよい。また、第1の実施の形態に係るリフレッシュ動作は、メモリトランジスタMTr1~8にチャネルを形成した後に、メモリストリングMSの一端から他端に電流を流すものであれば良い。また、第2の実施の形態に係るリフレッシュ動作は、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTr、非選択メモリトランジスタMTr1、2、4~8を導通状態とした後、選択メモリトランジスタMTr3を導通状態とするものであれば良い。また、第4の実施の形態は、図11に示す時刻t32~t33間のリフレッシュ動作を複数回実行するものであってもよい。また、メモリトランジスタMTr1~8は、8つに限定されるものではなく、9つ以上、又は7つ以下であってもよい。"