"第1濃度のドーパントを有するようにドープされたウェルと、前記ウェル内にイオン注入され、5×1018ドーパント原子/cm3より高い第2濃度のドーパントを有するスクリーン領域と、前記第1濃度と前記第2濃度との間の第3濃度のドーパントを有する少なくとも1つのパンチスルー抑制領域であり、ゲートの下方且つ前記スクリーン領域と前記ウェルとの間に位置する少なくとも1つのパンチスルー抑制領域と、を有する電界効果トランジスタ構造。前記スクリーン領域上にブランケットエピタキシャル層が成長されている請求項1に記載の電界効果トランジスタ構造。前記ブランケットエピタキシャル層内に画成され、前記第2濃度と5×1017ドーパント原子/cm3との間の第4のドーパント濃度を有する閾値電圧設定層、を更に有する請求項2に記載の電界効果トランジスタ構造。前記スクリーン領域は、前記少なくとも1つのパンチスルー抑制領域内へとドーパントを外方拡散するように形成されている、請求項1に記載の電界効果トランジスタ構造。前記少なくとも1つのパンチスルー抑制領域は、少なくとも部分的に、前記ウェル内への直接注入によって形成されている、請求項1に記載の電界効果トランジスタ構造。パンチスルー効果を抑制する電界効果トランジスタ構造を形成する方法であって、第1濃度のドーパントを有するようにドープされたウェルを形成する工程と、5×1018ドーパント原子/cm3より高いドーパント濃度を有するスクリーン領域をイオン注入する工程と、前記ウェル内にパンチスルー抑制領域を形成する工程と、を有する方法。前記スクリーン領域の頂部にブランケットエピタキシャル層を成長させる工程、を更に有する請求項6に記載の方法。前記スクリーン領域の頂部に前記ブランケットエピタキシャル層を成長させる工程は、前記スクリーン領域に隣接する前記ブランケットエピタキシャル層の一部を、ドーパントの、直接注入、前記スクリーン領域からの拡散、又はその場堆積のうちの1つ以上によってドーピングして、閾値電圧設定層を形成することを含む、請求項7に記載の方法。前記スクリーン領域の頂部にブランケットエピタキシャル層を成長させた後に、シャロートレンチアイソレーションを用いて前記電界効果トランジスタを素子分離する工程、を更に有する請求項6に記載の方法。前記パンチスルー抑制領域を形成する工程は、前記スクリーン領域に隣接する層の一部を、直接注入及び/又は前記スクリーン領域からの拡散によってドーピングすることを有する、請求項6に記載の方法。パンチスルー抑制構成を備えたトランジスタ構造及びその形成方法が提供される。一態様によれば、電界効果トランジスタ構造は、第1濃度のドーパントを有するようにドープされたウェルと、前記ウェル内にイオン注入され、5×1018ドーパント原子/cm3より高い第2濃度のドーパントを有するスクリーン領域と、前記第1濃度と前記第2濃度との間の第3濃度のドーパントを有する少なくとも1つのパンチスルー抑制領域であり、ゲートの下方且つ前記スクリーン領域と前記ウェルとの間に位置する少なくとも1つのパンチスルー抑制領域とを含む。シリコンオンインシュレータSOIトランジスタと異なり、ナノスケールバルクCMOSトランジスタ典型的に、100nm未満のゲート長を有するバルクCMOSトランジスタは、ドレイン誘起障壁低下DIBL及びソースドレインパンチスルーの双方によるボディリークを含め、有意に不利な短チャネル効果を受ける。パンチスルーは、ソースの空乏層とドレインの空乏層との融合に関連する。これらの空乏層の融合は、ドレインの空乏層をして、ドープされた基板を横切って延在させてソースの空乏層まで到達させ、ソースとドレインとの間に導通路又はリーク電流を作り出す。これは、必要なトランジスタ電力の実質的な増大をもたらし、その結果、トランジスタの熱出力の増大と、このようなトランジスタを用いた可搬式装置又は電池駆動装置の動作寿命の短縮とをもたらす。バルクCMOS基板上に製造可能な改善トランジスタを図1に示す。電界効果トランジスタFET100は、大いに低減された短チャネル効果とともに、ここに記載の特定の実施形態に従った強化されたパンチスルー抑制を有するように構成されている。FET100は、ゲート電極102、ソース104、ドレイン106、及びチャネル110上に位置するゲート誘電体108を含んでいる。動作時、チャネル110は、従来のトランジスタと比較して深く空乏化され、深空乏化チャネルdeeplydepletedchannel;DDCと呼び得るものを形成する。空乏深さは、部分的に、高濃度ドープされたスクリーン領域112によって設定される。チャネル110は、実質的にアンドープであって、図示のように、高濃度ドープされたスクリーン領域112の上方に位置するが、異なる複数のドーパント濃度を有する単純あるいは複雑な積層構成を含み得る。このドープされた積層構成は、必要に応じてゲート誘電体108とスクリーン領域112との間のチャネル110内に位置付けられた、スクリーン領域112より低いドーパント濃度を有する閾値電圧設定領域111を含み得る。閾値電圧設定領域111は、チャネル110の大部分を実質的にアンドープのままにしながら、FET100の動作閾値電圧の小さな調整を可能にする。さらに、スクリーン領域112の下方に、パンチスルー抑制領域113が形成されている。閾値電圧設定領域111と同様に、パンチスルー抑制領域113は、スクリーン領域112より低いながらも、低濃度ドープされたウェル基板114の全体的なドーパント濃度よりは高いドーパント濃度を有する。動作時、動作閾値電圧を更に変更するために、ソース104にバイアス電圧VBS122が印加されてもよく、また、この回路を閉じるように、接続124にて、Pウェル114にP端子126が接続され得る。ゲートスタックは、ゲート電極102、ゲートコンタクト118及びゲート誘電体108を含んでいる。ゲートをソース及びドレインから分離するようにゲートスペーサ130が含められている。また、必要に応じてのソース/ドレインエクステンションSDE132すなわちチップが、ゲートスペーサ130及びゲート誘電体108の下までソース及びドレインを延長させており、ゲート長を幾分短縮させてFET100の電気特性を向上させる。この例示的な実施形態において、FET100は、基板116上に形成されたPウェル114を提供するP型ドープされたシリコン基板としての基板の上に形成された、N型ドーパント材料で形成されたソース及びドレインを有するNチャネルトランジスタとして示されている。しかしながら、理解されるように、基板又はドーパント材料を適切に変更して、例えばガリウム砒素ベースの材料などの他の好適基板から形成された非シリコンのP型半導体トランジスタが代用されてもよい。ソース104及びドレイン106は、従来からのドーパント注入プロセス及び材料を用いて形成されることができ、例えば、応力誘起ソース/ドレイン構造、隆起ソース/ドレイン及び/又はリセスソース/ドレイン、非対称ドープ、カウンタードープあるいは結晶構造修飾されたソース/ドレイン、又はLDD低ドープドレイン技術によるソース/ドレインエクステンション領域の注入ドーピングなどを含んでいてもよい。ソース/ドレインの動作特性を変えるための様々なその他の技術も使用されることができる。そのような技術は、特定の実施形態において、電気特性を変化させる補償ドーパントとしてのヘテロドーパント材料の使用を含む。ゲート電極102は、従来からの材料で形成されることができる。そのような材料は好ましくは、以下に限られないが、金属、金属合金、金属窒化物、及び金属シリサイド、並びにこれらの積層体及びこれらの複合材料を含む。特定の実施形態において、ゲート電極102はまた、例えば高濃度ドープされたポリシリコン及びポリシリコンゲルマニウム合金を含め、ポリシリコンから形成されてもよい。金属又は金属合金は、例えば窒化チタンなどのチタン含有化合物を含め、アルミニウム、チタン、又はその窒化物を含有するものを含み得る。ゲート電極102の形成は、シリサイド法、化学気相成長法、並びに、以下に限られないが例えば蒸着法及びスパッタリング法などの物理気相成長法を含み得る。典型的に、ゲート電極102は約1nmから約500nmまでの総厚を有する。ゲート誘電体108は、例えば酸化物、窒化物及び酸窒化物などの従来からの誘電体材料を含み得る。他の例では、ゲート誘電体108は、以下に限られないが酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、チタン酸バリウムストロンチウム、ジルコン酸チタン酸鉛、金属ベースの誘電体材料、及び誘電性を有するその他の材料を含め、概して高い誘電率の誘電体材料を含み得る。好適なハフニウム含有酸化物は、HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx、及びこれらに類するものと含む。組成及び利用可能な堆積処理装置に応じて、ゲート誘電体108は、熱酸化若しくはプラズマ酸化、窒化物形成法、化学気相成長法原子層成長法を含む、及び物理気相成長法などの方法によって形成され得る。一部の実施形態において、複数層若しくは複合層、積層体、及び複数の誘電体材料の組成混合物を使用することができる。例えば、ゲート誘電体は、約0.3nmと1nmとの間の厚さを有するSiO2ベースの絶縁体と、約0.5nmと4nmとの間の厚さを有する酸化ハフニウムベースの絶縁体とから形成され得る。典型的に、ゲート誘電体は約0.5nmから約5nmまでの総厚を有する。チャネル領域110は、ゲート誘電体108の下方且つ高濃度ドープされたスクリーン領域112の上方に形成される。チャネル領域110はまた、ソース104及びドレイン106に接触し、且つこれらの間に延在している。好ましくは、チャネル領域は、ゲート誘電体108に隣接する、あるいはその付近の、5×1017ドーパント原子/cm3未満のドーパント濃度を有する実質的にアンドープのシリコンを含む。チャネル厚は典型的に、5nmから50nmまでの範囲内とし得る。特定の実施形態において、チャネル領域110は、スクリーン領域上での純粋あるいは実質的に純粋なシリコンのエピタキシャル成長によって形成される。開示されるように、閾値電圧設定領域111は、スクリーン領域112の上方に位置し、典型的に、薄いドープト層として形成される。ドーパント濃度、厚さ、並びにゲート誘電体及びスクリーン領域からの離隔距離を好適に変化させることは、動作時のFET100の閾値電圧の、制御された微調整を可能にする。特定の実施形態において、閾値電圧設定領域111は、約1×1018ドーパント原子/cm3と約1×1019ドーパント原子/cm3との間の濃度を有するようにドープされる。閾値電圧設定領域111は、1その場insituエピタキシャルドーピング、2薄いシリコン層のエピタキシャル成長と、それに続く厳密に制御されたドーパント注入、3薄いシリコン層のエピタキシャル成長と、それに続くスクリーン領域112からの原子のドーパント拡散、又は4これらのプロセスの組合せ例えば、シリコンのエピタキシャル成長と、それに続くドーパント注入及びスクリーン領域112からのドーパント拡散の双方、を含む幾つかの異なるプロセスによって形成され得る。典型的に、高濃度ドープされたスクリーン領域112の位置によって、動作時のFET100の空乏領域の深さが設定される。有利には、スクリーン領域112及び関連する空乏深さは、ゲート長と同等の深さLg/1からゲート長の大きい一部である深さLg/5までの範囲の深さに設定される。好適な実施形態において、典型的な範囲は、Lg/3とLg/1.5との間である。極めて低い電力での動作では、Lg/2又はそれ以上を有するデバイスが好ましく、より高い電圧で動作するデジタル又はアナログのデバイスは、しばしば、Lg/5とLg/2との間のスクリーン領域を用いて形成され得る。例えば、32nmのゲート長を有するトランジスタは、ゲート誘電体の下16nmLg/2の深さにピークドーパント密度を有するスクリーン領域と、8nmLg/4の深さにピークドーパント密度を有する閾値電圧設定領域とを有するように形成され得る。特定の実施形態において、スクリーン領域112は、約5×1018ドーパント原子/cm3と約1×1020ドーパント原子/cm3との間の濃度という、アンドープのチャネルのドーパント濃度より有意に高く、且つ必要に応じての閾値電圧設定領域111のドーパント濃度より少なくとも僅かに高いドーパント濃度を有するようにドープされる。認識されるように、正確なドーパント濃度及びスクリーン領域の深さは、FET100の所望の動作特性を改善するように、あるいは利用可能なトランジスタ製造プロセス及びプロセス条件を考慮に入れるように変更されることができる。リークを制御する助けとなるよう、スクリーン領域112の下方にパンチスルー抑制領域113が形成される。パンチスルー抑制領域113は、典型的には、低濃度ドープされたウェル内への直接注入によって形成されるが、スクリーン領域からの外方拡散、その場成長、又はその他の既知のプロセスによって形成されてもよい。閾値電圧設定領域111と同様に、パンチスルー抑制領域113は、スクリーン領域112より低いドーパント濃度を有し、これは典型的に、約1×1018ドーパント原子/cm3と約1×1019ドーパント原子/cm3との間に設定される。また、パンチスルー抑制領域113のドーパント濃度は、ウェル基板の全体的なドーパント濃度より高く設定される。認識されるように、正確なドーパント濃度及び深さは、FET100の所望の動作特性を改善するように、あるいは利用可能なトランジスタ製造プロセス及びプロセス条件を考慮に入れるように変更されることができる。このようなFET100を形成することは、十分に開発されて長く使用されてきたプレーナCMOSプロセス技術を容易に適応することができるので、SOIトランジスタ又はfinFETトランジスタと比較して単純である。同時に、このような構造、及びこのような構造を製造する方法は、従来のナノスケールデバイスと比較して低い動作電圧及び低い閾値電圧の双方を有するFETトランジスタを可能にする。また、DDCトランジスタは、ボディバイアス電圧発生器の助けを借りて閾値電圧を静的に設定することを可能にするように構成され得る。一部の実施形態において、閾値電圧は更に、動的に制御されることができ、トランジスタのリーク電流を大いに低減低リーク、低速動作用にVTを上昇方向に調整するように電圧バイアスを設定することによるあるいは増大高リーク、高速動作用にVTを減少方向に調整することによるさせることを可能にし得る。最終的に、これらの構造、及びこれらの構造を製造する方法は、回路の動作中に動的に調整されることが可能なFETデバイスを有する集積回路を設計することを可能にする。故に、集積回路内のトランジスタは、名目上同じ構造で設計されながら、異なるバイアス電圧に応じて異なる動作電圧で動作するように、あるいは異なるバイアス電圧及び動作電圧に応じて異なる動作モードで動作するように、制御、調整あるいはプログラムされることができる。また、これらは、製造後に、1つの回路内で異なる複数の用途に合わせて設定されることができる。認識されるように、半導体の物理特性及び電気特性を変化させるために半導体の基板又は結晶層に注入される、あるいはその他の方法で存在する原子の濃度は、物理的及び機能的な領域又は層に関して記述されている。これら領域又は層は、特定の平均濃度を有する3次元の材料の集まりとして当業者に理解され得る。あるいは、それらは、異なる濃度又は空間的に変化する濃度を有する複数の部分領域又はサブレイヤとして理解され得る。それらはまた、ドーパント原子の小集団、実質的に同様のドーパント原子の領域若しくはそれに類するもの、又はその他の物理的形態として存在し得る。これらの特性に基づく領域の記述は、形状や正確な位置又は向きを限定することを意図するものではない。それらはまた、これらの領域又は層を、特定の、プロセス工程の種類若しくは数、層の種類若しくは数例えば、複合層若しくは単一層、使用される半導体堆積技術、エッチング技術若しくは成長技術に限定することを意図したものではない。これらのプロセスは、エピタキシャルに形成される領域若しくは原子層成長、ドーパント注入方法、又は線形、単調増加、レトログレード若しくはその他の好適に空間変化するドーパント濃度を含む特定の縦方向若しくは横方向のドーパントプロファイルを含み得る。所望のドーパント濃度が維持されることを確保するため、低温処理、炭素ドーピング、その場ドーパント堆積、及び先端的なフラッシュ又はその他のアニール技術を含む様々なドーパント耐マイグレーション技術が意図される。得られるドーパントプロファイルは、異なるドーパント濃度の1つ以上の領域又は層を有することができ、プロセスにかかわらずに、濃度バラつき、及び領域若しくは層がどのように定義されるかは、赤外線分光法、ラザフォード後方散乱RBS、二次イオン質量分析法SIMS、又は様々な定性的あるいは定量的なドーパント濃度決定法を用いるその他のドーパント分析ツール、を含む技術によって検出可能であってもよいし、検出可能でなくてもよい。1つの取り得るトランジスタ構造を一層十分に認識するため、深空乏化トランジスタのドーパントプロファイル202を図2に示す。これは、ゲート誘電体からウェルに向かって下方に延在するソースとドレインとの間の中線で取ったものである。濃度は、立方センチメートル当たりのドーパント原子の個数で測定され、下方への深さは、ゲート長Lgとの比として測定されている。比としての測定は、ナノメートル単位での絶対深さより、相異なるノード最小ゲート長に関して一般的に定義され、例えば、45nm、32nm、22nm又は15nmで製造されるトランジスタ間の相互比較を可能にするのに良好である。図2にて見て取れるように、ゲート誘電体に隣接するチャネル210の領域はドーパントを実質的に有しておらず、ほぼLg/4の深さまで5×1017ドーパント原子/cm3未満を有する。閾値電圧設定領域211はドーパント濃度を約3×1018ドーパント原子/cm3まで上昇させている。この濃度は、約3×1019ドーパント原子/cm3まで、もう1桁上昇して、動作時のトランジスタの空乏領域の底面を設定するスクリーン領域212を形成している。約Lg/1の深さの約1×1019ドーパント原子/cm3のドーパント濃度を有するパンチスルー抑制領域213が、スクリーン領域と低濃度ドープされたウェル214との中間にある。パンチスルー抑制領域がない場合、例えば30nmのゲート長と1.0Vの動作電圧とを有するように構築されたトランジスタはかなり大きいリークを有することが予期される。開示のパンチスルー抑制領域213が注入されるとき、パンチスルーリークが低減され、トランジスタは、より電力効率に優れ、且つパンチスルーの不具合なくトランジスタ構造内のプロセスバラつきを許容し得るものとなる。これは、次の表1で、より良く見て取れる。表1は、或る範囲のパンチスルードーズに関して予期される性能改善と閾値電圧とを示している。別のドーパントプロファイルも意図される。図3には、深さが僅かに増大された低ドープチャネルを含む別のドーパントプロファイルが示されている。図2の実施形態とは対照的に、閾値電圧設定領域211は、エピタキシャル堆積されたシリコン層へのスクリーン領域212からの外方拡散によって主として形成された浅いノッチである。スクリーン領域212自体は3×1019ドーパント原子/cm3より高いドーパント濃度を有するように設定されている。パンチスルー抑制領域213は、約8×1018ドーパント原子/cm3のドーパント濃度を有し、スクリーン領域212からの外方拡散と別個の低エネルギー注入との組合せによって設けられている。図4には、深さが大いに増大された低ドープチャネルを含む別のドーパントプロファイルが示されている。図2及び3の実施形態とは対照的に、閾値電圧の設定を支援する目立ったノッチ、平面又は層は存在していない。スクリーン領域212は3×1019ドーパント原子/cm3より高く設定されており、パンチスルー抑制領域213は、より狭く画成された同様の高さの約8×1018ドーパント原子/cm3のドーパント濃度を有し、別個の低エネルギー注入によって設けられている。ドーパントプロファイルの更なる他の一変形例を図5に示す。図5は、非常に低い濃度にドープされたチャネル210を含むトランジスタ構造のトランジスタドーパントプロファイル205を示している。閾値電圧設定領域211は、スクリーン領域上に成長された薄いエピタキシャル層のその場ドーピング又は十分に制御された注入ドーピングによって精密に形成されている。スクリーン領域212は約1×1019ドーパント原子/cm3に設定されており、パンチスルー抑制領域213は、狭く画成された約8×1018ドーパント原子/cm3のドーパント濃度を有し、別個の低エネルギー注入によって設けられている。ウェル注入214の濃度は約5×1017ドーパント原子/cm3まで徐々に低下している。図6に示すドーパントプロファイル206は、ゲート誘電体に隣接する低濃度ドープされたチャネル210と、狭く画成された閾値電圧設定領域211とを含んでいる。スクリーン領域212は、約1×1019ドーパント原子/cm3に設定された狭いピークまで上昇しており、パンチスルー抑制領域213は、約5×1018ドーパント原子/cm3のドーパント濃度の広いピークを有し、別個の低エネルギー注入によって設けられている。ウェル注入214の濃度は、トランジスタのバイアス係数を改善するように高くされており、約8×1017ドーパント原子/cm3の濃度を有する。図6の狭いスクリーン領域ピークドーパント濃度とは対照的に、図7のドーパントプロファイル207は広いピーク212を有している。狭いアンドープのチャネル210に加えて、このトランジスタ構造は、明確に画成された部分的にレトログレードな閾値設定211と、目立って分離されたパンチスルー抑制領域213とを含んでいる。ウェル214のドーピング濃度は比較的低く、約5×1017ドーパント原子/cm3未満である。図8は、アナログトランジスタ及びデジタルトランジスタの双方を含めて様々な種類のFET構造に好適な、パンチスルー抑制領域とスクリーン領域とを備えたトランジスタを形成するための1つの例示的なプロセスを示す模式的なプロセスフロー図300である。ここに例示されるプロセスは、本発明の概念を不明瞭にしないよう、その記載において一般的且つ広いものであるように意図されたものであり、より詳細な実施形態及び例については以下にて説明する。これらのプロセス工程は、他のプロセス工程とともに、レガシーデバイスとともにDDC構造デバイスを含む集積回路の処理及び製造を可能にし、向上された性能と低減された電力とを有する幅広いアナログデバイス及びデジタルデバイスに及ぶ設計を可能にする。異なる複数の実施形態及び例に従った数多くの異なるプロセスのうちの1つであるが、このプロセスは、工程302にて、ウェル形成で開始する。303に示されるように、ウェル形成は、所望の用途及び結果に応じて、STIシャロートレンチアイソレーション形成304の前又は後とし得る。P型注入には、ボロンB、インジウムI又はその他のP型材料を使用することができ、N型注入には、ヒ素As、リンP又はその他のN型材料を使用することができる。PMOSウェル注入では、10keVから80keVの範囲内でP注入物を注入することができ、NMOSウェル注入においては、ボロン注入のB注入は0.5keVから5keVの範囲内且つ1×1013/cm2から8×1013/cm2の濃度範囲内とし得る。ゲルマニウム注入Geが、10keVから60keVの範囲内且つ1×1014/cm2から5×1014/cm2の濃度で実行されてもよい。ドーパントマイグレーションを抑制するために、炭素注入Cが、0.5keVから5keVの範囲且つ1×1013/cm2から8×1013/cm2の濃度で実行されてもよい。ウェル注入は、パンチスルー抑制領域、該パンチスルー抑制領域より高いドーパント密度を有するスクリーン領域逐次注入、及び閾値電圧設定領域上述のように、典型的に、注入によって、あるいはスクリーン領域上に成長されたエピタキシャル層内へのドーパントの拡散によって形成されるの逐次的な注入、及び/又はエピタキシャル成長と注入を含んでもよい。一部の実施形態において、ウェル形成302は、302Aに示すように、Ge/BN、AsPのビームライン注入と、その後のエピタキシャルEPIプレ洗浄プロセスと、その後の非選択ブランケット全面EPI堆積とを含んでもよい。他の例では、ウェルは、302Bに示すように、BN、AsPのプラズマ注入と、その後のEPIプレ洗浄と、その後の非選択ブランケットEPI堆積とを用いて形成されてもよい。ウェル形成は、他の例では、302Cに示すように、BN、AsPの固体ソース拡散と、その後のEPIプレ洗浄と、その後の非選択ブランケットEPI堆積とを含んでもよい。更なる他の代替例として、ウェル形成は、302Dに示すように、単純に、ウェル注入と、その後のBN、PPのその場ドープ選択EPIとを含んでもよい。ここに記載される実施形態は、異なるウェル構造で異なるパラメータに従って共通基板上に構成される多数のデバイスのうちの何れかを可能にする。ウェル形成302の前又は後に行われ得るシャロートレンチアイソレーションSTI形成304は、900°C未満の温度での低温トレンチ犠牲酸化物trenchsacrificialoxide;TSOXライナーを含み得る。ゲートスタック306が、多数の様々な手法にて、様々な仕事関数を有する様々な材料から形成あるいはその他の方法で構築され得る。1つの選択肢は、ポリ/SiONゲートスタック306Aである。別の1つの選択肢は、SiON/メタル/ポリ又はSiON/ポリとその後のhigh-k/メタルゲートとを含むゲートファーストプロセス306Bである。別の1つの選択肢のゲートラストプロセス306Cはhigh-k/メタルゲートスタックを含み、ゲートスタックは、high-kファースト-メタルゲートラストフロー又はhigh-kラスト-メタルゲートファーストフローの何れかで形成され得る。更なる他の選択肢306Dは、デバイス構造に応じて調整可能な範囲の仕事関数、NNMOS/PPMOS/NPMOS/PNMOS/ミッドギャップ又はこれら間の何処か、を含むメタルゲートである。一例において、Nは4.05±0.2eVの仕事関数WFを有し、Pは5.01±0.2eVのWFを有する。次に、工程308にて、ソース/ドレインチップが注入され得る。あるいは場合により、用途に応じて、ソース/ドレインチップは注入されないこともある。チップの寸法は、要求に応じて異なり、ゲートスペーサSPCRが使用されるかに部分的に依存することになる。1つの選択肢において、308Aのように、チップ注入は行われなくてもよい。次に、必要に応じての工程310及び312にて、歪みチャネルを作り出す性能向上策として、PMOS又はNMOSのEPI層がソース及びドレイン領域内に形成され得る。ゲートラストのゲートスタックの選択肢の場合、工程314にて、ゲートラストモジュールが形成される。これは、314Aに示すように、ゲートラストプロセスの場合のみとし得る。パンチスルー抑制を含むタイプ及び含まないタイプ、異なる複数の閾値電圧を有するタイプ、静的あるいは動的なバイアス印加を有するタイプ及び有しないタイプを含む複数のトランジスタタイプを支持するダイが意図される。デジタルトランジスタ構成及びアナログトランジスタ構成を1つ以上備えたシステムオンチップSoC、先端マイクロプロセッサ、RF、メモリ及びその他のダイが、ここに記載の方法を用いるデバイスに組み込まれ得る。ここに記載の方法及びプロセスによれば、パンチスルー抑制を有する、あるいは有しないDDC及び/又はトランジスタデバイス及び構造の多様な組合せを有するシステムを、バルクCMOSを用いてシリコン上に作り出すことができる。様々な実施形態において、ダイは、動的バイアス構造、静的バイアス構造、又は無バイアス構造が別々あるいは何らかの組み合わせで存在する1つ以上の領域に分割され得る。例えば、動的バイアスの区画においては、動的に調整可能なデバイスが、高VTデバイス及び低VTデバイスとともに、そして場合によりDDC論理デバイスとともに存在し得る。特定の例示的な実施形態を図面に図示して説明したが、理解されるように、様々なその他の変形が当業者に明らかになり得るのであり、これらの実施形態は、単なる例示であって広範囲の発明を限定するものではなく、また、本発明は、図示して説明された具体的な構造及び構成に限定されるものではない。従って、本明細書及び図面は、限定的なものではなく、例示的なものと見なされるべきである。本出願は、2009年9月30日に出願された米国仮出願第61/247,300号、2009年11月17日に出願された米国仮出願第61/262,122号、2010年2月18日に出願された米国特許出願第12/708,497号、2010年6月22日に出願された米国仮出願第61/357,492号の利益を主張するものであり、それらの開示事項をここに援用する。"