第1組及び第2組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、前記2次元配置された各メモリセルに接続され、第1方向に沿って互いに平行に配置された複数のワードラインと、前記各メモリセルに接続され、前記第1方向と直交する第2方向に沿って互いに平行に配置された複数のビットラインと、第1組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する長方形状の第1ゲート配線と、前記アクセストランジスタと接続され、直線状の側辺を有する長方形状の第2ゲート配線と、前記第1ゲート配線と、第2組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第1コネクタと、前記第2ゲート配線と前記ワードラインとを接続する第2コネクタとを備えたことを特徴とする半導体記憶装置。通常、ゲート配線にコンタクトホールを形成してコンタクトをとる場合には、フォトリソグラフィ時のぶれを想定して転写マージン及び加工マージン等のカバーマージンを設ける必要がある。このためにゲート配線のうち、コンタクトホールを形成する箇所はカバーマージン分だけ幅を大きくして変形させたりする必要があった。また、ゲート配線自体の幅を微細化していく場合にも一部分の幅を太くする必要があるため、十分な微細化が困難となっていた。また、上記の光近接効果補正OPC技術によるOPCパターンを入れ込んで微細化を進めようとすると、ゲート配線が複雑に配列されていると、縦横方向の各方向で光近接効果補正のためのマージンを設ける必要があった。このため、十分な微細化が行えないため、メモリセル面積の十分な縮小ができず、微細化の阻害要因となっていた。そこで、本発明の目的は、半導体記憶装置、特に、SRAMのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保することである。本発明に係る半導体記憶装置は、第1組及び第2組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、前記2次元配置された各メモリセルに接続され、第1方向に沿って互いに平行に配置された複数のワードラインと、前記各メモリセルに接続され、前記第1方向と直交する第2方向に沿って互いに平行に配置された複数のビットラインと、第1組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する長方形状の第1ゲート配線と、前記アクセストランジスタと接続され、直線状の側辺を有する長方形状の第2ゲート配線と、前記第1ゲート配線と、第2組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第1コネクタと、前記第2ゲート配線と前記ワードラインとを接続する第2コネクタとを備えたことを特徴とする。また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1及び第2ゲート配線は、長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されていることを特徴とする。さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1及び第2ゲート電極は、それぞれの長手方向が前記第1方向に沿って互いに平行に配列されていることを特徴とする。またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1方向で互いに隣接する前記第1ゲート配線と前記第2ゲート配線との間の間隔は、実質的に同一であることを特徴とする。また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第2方向で隣接する前記第1ゲート配線と前記第2ゲート配線との間の間隔は、実質的に同一であることを特徴とする。さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1及び第2ゲート電極は、実質的に同一長の短辺を有することを特徴とする。またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1ゲート配線と前記第2ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする。また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1及び第2ゲート配線に関して、所定の対称点について点対称に構成されていることを特徴とする。さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1及び第2ゲート配線は、長辺/短辺の値が5以上であることを特徴とする。またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1及び第2ゲート配線の短辺の長さは、0.15μm以下であることを特徴とする。また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1及び第2コネクタは、タングステンダマシンからなることを特徴とする。本発明に係る半導体記憶装置は、第1組及び第2組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、前記2次元配置された各メモリセルに接続され、第1方向に沿って互いに平行に配置された複数のワードラインと、前記各メモリセルに接続され、前記第1方向と直交する第2方向に沿って互いに平行に配置された複数のビットラインと、第1組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第1ゲート配線と、前記アクセストランジスタと接続されている第2ゲート配線と、を備え、前記第1及び第2ゲート電極は、それぞれの長手方向が互いに平行に配列されたことを特徴とする。本発明に係る半導体記憶装置は、第1組及び第2組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、前記2次元配置された各メモリセルに接続され、第1方向に沿って互いに平行に配置された複数のワードラインと、前記各メモリセルに接続され、前記第1方向と直交する第2方向に沿って互いに平行に配置された複数のビットラインと、第1組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第1ゲート配線と、前記アクセストランジスタと接続されている第2ゲート配線と、を備え、前記第1方向又は前記第2方向のうち、少なくとも一つの方向において互いに隣接する前記第1ゲート配線と前記第2ゲート配線との間の間隔は、実質的に同一であることを特徴とする。本発明に係る半導体記憶装置は、第1組及び第2組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、前記2次元配置された各メモリセルに接続され、第1方向に沿って互いに平行に配置された複数のワードラインと、前記各メモリセルに接続され、前記第1方向と直交する第2方向に沿って互いに平行に配置された複数のビットラインと、第1組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第1ゲート配線と、前記アクセストランジスタと接続されている第2ゲート配線と、を備え、前記第1ゲート配線と前記第2ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする。また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第1ゲート配線と、第2組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第1コネクタと、前記第2ゲート配線と前記ワードラインとを接続する第2コネクタとをさらに備えることを特徴とする。本発明に係る半導体記憶装置の製造方法は、半導体基板を準備する半導体基板準備工程と、前記半導体基板の所定箇所に素子分離用酸化膜を形成する素子分離酸化膜形成工程と、前記半導体基板の所定箇所にイオン注入して、Pウエル領域、Nウエル領域、Pウエル領域を第1方向に順に配列するように前記各ウエル領域を形成するウエル領域形成工程と、前記半導体基板上にゲート酸化膜を堆積させた後、ゲート配線用のポリシリコン配線層を堆積させるポリシリコン配線層形成工程と、前記ポリシリコン配線層を介して前記半導体基板にイオン注入して、ドライバトランジスタ、ロードトランジスタ及びアクセストランジスタを作成するトランジスタ形成工程と、前記ポリシリコン配線層のパターニングを行って、前記ドライバトランジスタとロードトランジスタとを接続する第1ゲート配線と前記アクセストランジスタと接続されている第2ゲート配線を形成するゲート配線形成工程と、平坦化絶縁膜を堆積させ、コネクタ用マスクで平坦化絶縁膜をエッチングするコネクタ用溝形成工程と、前記コネクタ用溝にタングステンを堆積させ、平坦化して前記溝内にタングステンを残して第1及び第2コネクタを形成するタングステンダマシン工程と、平坦化絶縁膜を堆積させ、スタックビアホール用の孔を開け、タングステンを埋め込み、スタックビアホール以外のタングステンを除去してスタックビアホールを形成するスタックビアホール形成工程と、全面に第1金属層を堆積させ、第1金属配線用マスクによって所定箇所以外の前記第1金属層を除去して、第1金属配線を形成する第1金属配線形成工程と、層間絶縁膜を堆積させ、第1ビアホールの孔を開け、タングステンを埋め込み、それ以外のタングステンをエッチングで除去して第1ビアホールを形成する第1ビアホール形成工程と、第2金属層を堆積させ、所定箇所以外の前記第2金属層を除去して、第2金属配線を形成する第2金属配線工程とを含み前記第1及び第2ゲート配線は、前記第1方向に平行な長手方向を有し、直線状の側辺を有する長方形状であることを特徴とする。本発明に係る半導体記憶装置によれば、この第1ゲート配線及び第2ゲート配線は、ノッチ部や突起部のない直線状の側辺を有する長方形状を有し、直線状にレイアウトされている。これによって、精度良く第1及び第2ゲート配線を形成できるので、メモリセルを構成する各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。また、この半導体記憶装置では、ローカルインタコネクタLICを用いて各ゲート配線とのコンタクトをとっている。即ち、各ゲート配線とのコンタクトは、ゲート配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステンダマシンによって形成されたローカルインタコネクタLICによってコンタクトをとっている。このようにLICを利用することによって、各ゲート配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、規則正しい長方形状のゲート配線をレイアウトすることができる。また、第1ゲート配線と第2ゲート配線とを互いに平行にレイアウトしているので、フォトリソグラフィによってゲート配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。また、本発明に係る半導体記憶装置によれば、第1及び第2ゲート配線の長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されているので、各ゲート配線の長手方向をメモリセルの長辺と一致させることができる。さらに、本発明に係る半導体記憶装置によれば、前記第1及び第2ゲート電極は、それぞれの長手方向が前記第1方向に沿って互いに平行に配列されているので、各ゲート配線の長手方向をメモリセルの長辺と一致させることができる。またさらに、本発明に係る半導体記憶装置によれば、第1ゲート配線と第2ゲート配線との長手方向第1方向における間隔ピッチを実質的に等しくしている。これにより、フォトリソグラフィ時において、光近接効果の発生を抑制することができるので、光近接効果補正OPCのためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。また、本発明に係る半導体記憶装置によれば、第2方向で隣接する第1ゲート配線と第2ゲート配線との間の間隔をそれぞれ実質的に同一としているので、フォトリソグラフィにおいてさらに光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。さらに、本発明に係る半導体記憶装置によれば、第1及び第2ゲート電極は、実質的に同一長さの短辺を有するので、フォトリソグラフィにおいてさらに光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。またさらに、本発明に係る半導体記憶装置によれば、第1ゲート配線と第2ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一とすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いBPSG膜だけでなく、NSG膜、PSG膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、CMPの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。また、本発明に係る半導体記憶装置によれば、第1及び第2ゲート配線に関して、所定の対称点について点対称に構成されているので、所定の対称点を中心にしてマスクを回転させて使用することができる。さらに、本発明に係る半導体記憶装置によれば、第1及び第2ゲート配線の長辺L/短辺Wのアスペクト比xは5以上である。このようにゲート配線のアスペクト比を5以上とすることで、転写時のパターン飛びなどの欠陥発生数を大幅に減少させることができる。またさらに、本発明に係る半導体記憶装置によれば、第1及び第2ゲート配線の短辺の長さが0.15μm以下であるので、各メモリセルを微細化することができる。また、本発明に係る半導体記憶装置によれば、第1及び第2ローカルインタコネクタは、タングステンダマシンからなるので、ゲート配線とのコンタクトをとるためのコンタクトマージンを必要としない。これによって、ゲート配線形成時にはコンタクト用のマージンのためにゲート配線の形状を変形させる必要がない。本発明に係る半導体記憶装置によれば、前記第1及び第2ゲート電極は、それぞれの長手方向が互いに平行に配列されているので、ゲート配線の形成を簡易化できる。これにより製造工程を簡略化できる。本発明に係る半導体記憶装置によれば、第1方向又は第2方向のうち、少なくとも一つの方向において隣接する第1ゲート配線と第2ゲート配線との間の間隔をそれぞれ実質的に同一としているので、フォトリソグラフィにおいて光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。本発明に係る半導体記憶装置によれば、第1ゲート配線と第2ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一とすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いBPSG膜だけでなく、NSG膜、PSG膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、CMPの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。また、本発明に係る半導体記憶装置によれば、第1及び第2ゲート配線にコンタクトホールを直接設けることなく、第1及び第2コネクタによってコンタクトをとっている。そこで、各ゲート配線にはコンタクトをとるためのコンタクトマージンを必要としない。これによって、ゲート配線形成時にはコンタクトマージンのためにゲート配線の形状を変形させる必要がない。本発明に係る半導体記憶装置の製造方法によれば、ノッチ部や突起部のない直線状の側辺を有する長方形状の第1及び第2ゲート配線を形成することができる。さらに、第1及び第2ゲート配線をワードラインの長手方向に沿って規則正しくレイアウトすることができる。これによって、この半導体記憶装置を構成するドライバトランジスタ、アクセストランジスタ等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。本発明の実施の形態に係る半導体記憶装置及びその製造方法について、添付図面を用いて以下に説明する。なお、図面では実質的に同一の部材には同一符号を付している。実施の形態1.本発明の実施の形態1に係る半導体記憶装置及びその製造方法について、図1から図11を用いて説明する。まず、半導体記憶装置について、図1から図7を用いて説明する。この半導体記憶装置は、図1の回路図に示すように、2組のドライバトランジスタ11、ロードトランジスタ12、アクセストランジスタ13を備えるメモリセル10が2次元配列されたメモリセルアレーを備える。この半導体記憶装置は、6つのトランジスタを有するタイプのSRAMである。このうち一つのメモリセル10の配線について、図1を用いて説明する。このメモリセル10では、2種類のゲート配線を有している。即ち、ドライバトランジスタ11とロードトランジスタ12とを接続する第1ゲート配線3a、3bと、アクセストランジスタ13とワードラインWLとを接続している第2ゲート配線3c、3dとを備えている。この第1ゲート配線3a、3b及び第2ゲート配線3c、3dは、図2の平面図に示すように、ノッチ部や突起部のない直線状の側辺を有する長方形状であって、長手方向がアクセストランジスタ13のゲート幅方向にわたって互いに平行にレイアウトされている。さらに具体的には、各ゲート配線3は、ワードラインの長手方向に平行にレイアウトされている。これによって、精度良く第1及び第2ゲート配線3a、3b、3c、3dを形成できるので、各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。なお、ワードラインの長手方向を第1方向とする。また、この第1方向に直交する方向を第2方向とする。なお、特開2000-124332号公報、特開2000-208643号公報、特開2000-31298号公報には、直線的に配置されたゲート配線を備えたSRAMが記載されている。しかし、これらの公報に記載されたSRAMでは、いずれもゲート配線に直接コンタクトホールを形成してコンタクトをとっており、実際にはゲート配線にコンタクトをとるためのカバーマージンが必要となるためゲート配線は変形したり、余分な幅を設けられている。このため、本発明のようにノッチ部や突起部のない直線状の側辺を有する長方形状のゲート配線は得られない。ここでノッチ部とは、切り欠きや凹部をいう。したがって、直線状とは、実質的な直線をなしていることをいう。また、この半導体記憶装置では、米国特許第5541427号に記載されているローカルインタコネクタLICを用いて各ゲート配線とのコンタクトをとっている。即ち、各ゲート配線とのコンタクトは、ゲート配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステンダマシンによって形成されたローカルインタコネクタLICによってコンタクトをとっている。このようにLICを利用することによって、各ゲート配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、ノッチ部や突起部のない直線状の側辺を有する長方形状のゲート配線をレイアウトすることができる。また、第1ゲート配線3a、3bと第2ゲート配線3c、3dとを互いに平行にレイアウトしているので、フォトリソグラフィによってゲート配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。これによって、ゲート配線を微細化することができる。さらに、この半導体記憶装置の構成について説明する。この半導体記憶装置は、図1の等価回路図に示すように、1つのメモリセル10に第1組及び第2組のドライバトランジスタ11、ロードトランジスタ12、アクセストランジスタ13を備えたSRAMである。また、一つのメモリセル10は、図1及び図2に示すようにワードラインWLの長手方向がビットラインBITの長手方向よりも長い構成を有している。なお、図2は、各ゲート配線3a、3b、3c、3dと各ローカルインタコネクタLIC5a、5b、5c、5dとの接続を中心に示す平面図である。ドライバトランジスタ11とロードトランジスタ12とを接続する第1ゲート配線3a、3bは、それぞれダマシンプロセスによるタングステンWの第1ローカルインタコネクタLIC5a、5bによって、同一メモリセル中のもう一組のドライバトランジスタ11及びロードトランジスタ12とコンタクトをとっている。また、アクセストランジスタ13と接続された第2ゲート配線3c、3dは、それぞれ第2LIC5c、5dによってワードラインとコンタクトをとっている。なお、メモリセル内のインバータのクロスカップル配線は、LICを用いて配線され、ビットラインは第2金属配線、VDD線は第2金属配線、GND線は第2金属配線で形成されている。さらに、この半導体記憶装置の半導体基板1の基板面から垂直方向の構成について、図3から図7を用いて説明する。このうち、図3から図6は、図2の各切断線に沿って切断した断面図である。まず、この半導体記憶装置の半導体基板1には、図3のワードラインの長手方向第1方向に沿った断面図に示すように、Pウエル領域、Nウエル領域、Pウエル領域が第1方向に沿って順に形成されている。さらに、アクセストランジスタ13、ロードトランジスタ12、ドライバトランジスタ11が、素子分離酸化膜STIで互いに分離されて形成されている。この半導体基板1上に、ドライバトランジスタ11とロードトランジスタ12とを接続するポリシリコンからなる第1ゲート配線3bが第1方向に沿って延在している。また、ポリシリコンからなる第2ゲート配線3cは、アクセストランジスタ13上に第1方向に沿って直線上に延在している。この第1及び第2ゲート配線3b、3cは、図3に示すように、その上に堆積させた層間絶縁膜に設けられたローカルインタコネクタ用溝に埋め込まれたタングステンからなる第1及び第2ローカルインタコネクタ5b、5cによってコンタクトをとっている。さらに、図4に示すように、LICはスタックビアホールによって第1金属配線層に接続されている。また、図5に示すように、タングステンからなる第1LIC5b、5aが埋め込まれている。さらに、図6に示すように、ゲート配線3とLIC5との接続では、マスクずれが起きた場合にもサイドウオール幅分のずれを許容できる。また、この半導体記憶装置の配線に関する構成を図7の平面図に示す。なお、この図7では、上面から層間絶縁膜を除いて配線に関する構成のみを示している。次に、この半導体記憶装置の製造方法について、図8から図11を用いて説明する。この半導体記憶装置は、以下の工程によって作製される。1半導体基板1を準備する。2半導体基板1の所定箇所に素子分離用酸化膜STI:ShallowTrenchIsolation2を形成する。3所定箇所にイオン注入して、ウエル領域を形成する。この場合、図8に示すように、半導体基板1上にPウエル領域、Nウエル領域、Pウエル領域を順に配列するように各ウエル領域を順に形成する。なお、この配列方向を第1方向とする。この第1方向は、一つのメモリセル10の長辺方向になる。4ゲート酸化膜を堆積させた後、ゲート配線となるポリシリコン配線層3を堆積させる。5次いでイオン注入してトランジスタ11、12、13を作成する。6その後、パターニングを行う図8。これによって第1ゲート配線3a、3b及び第2ゲート配線3c、3dを形成する。この第1ゲート配線3a、3bは、図8に示すように、ドライバトランジスタ11とロードトランジスタ12とを接続し、第1方向に沿って直線状に配置されている。また、第2ゲート配線3c、3dは、アクセストランジスタ13に接続され、第1方向に沿って直線状に配置されている。それぞれのゲート配線3はノッチ部や突起部のない直線状の側辺を有する長方形状であり、規則正しく配置されている。このためパターニングにおいて、微細化の精度を向上させることができる。7サイドウオール4を形成する。8イオン注入により、ソースS及びドレインDを形成する。9CoSi2層を形成する。10エッチングストッパ膜を堆積させる。11平坦化絶縁膜6aを堆積させる。12ローカルインタコネクタLICLocalInterConnect用マスクで平坦化絶縁膜6aをエッチングする。このとき、エッチングをエッチングストッパで止める。13平坦化絶縁膜6aをエッチングして露出させたエッチングストッパ膜を除去し、LIC用溝とする。14LIC用溝にタングステンWを堆積させ、次いで、平坦化し、溝内にのみタングステンを残しWダマシン法、タングステンLIC5を形成する。第1LIC5a、5b及び第2LIC5c、5dを形成することができる。このLIC5a、5b、5c、5dを介してゲート配線とのコンタクトをとることができるので、コンタクト用のマージンを設けるためゲート配線の形状を変形させる必要がない。なお、第1LIC5a、5bについてのダマシン法は、配線のみを形成するシングルダマシン法を用いることができる。15平坦化絶縁膜6bを堆積させる。16スタックビアホール7用の孔を開ける。17タングステンLIC5部分とスタックビアホール7以外のタングステンを除去する図9。これによって第2ゲート配線3c、3dから第2LIC5c、5dを介してワードラインWLへの接続用のスタックビアホール7を形成することができる。18全面に第1金属層8を堆積させる。19第1金属配線用マスクによって所定箇所以外の第1金属層8を除去する。これによって、図10に示すように、第1金属配線8からなるワードラインWLを形成することができる。20層間絶縁膜6cを堆積させる。21第1ビアホール14の孔を開ける。22第1ビアホール14内にタングステンを埋め込み、それ以外のタングステンをエッチングで除去する図10。これにより、第1金属配線8からさらに上層への電気的接続を形成することができる。23第2金属層9を堆積させ、所定箇所以外の第2金属層9を除去する。これにより、第2金属配線9からなるビットライン、VDD線、GND線、を形成することができる。24層間絶縁膜6dを堆積させる。25第2ビアホールの孔をエッチングで開ける。26第2ビアホール内にタングステンを埋め込み、それ以外のタングステンをエッチングで除去する。27第3金属配線層15を堆積させ、所定箇所以外の第3金属配線層15を除去する図11。以上の工程によって、上記半導体記憶装置を得ることができる。この半導体記憶装置の製造方法では、ノッチ部や突起部のない直線状の側辺を有する長方形状の第1及び第2ゲート配線3を備えた半導体記憶装置を作製することができる。さらに、第1及び第2ゲート配線3をワードラインの長手方向に沿って規則正しくレイアウトすることができる。これによって、この半導体記憶装置を構成するドライバトランジスタ11、ロードトランジスタ12、アクセストランジスタ13等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。実施の形態2.本発明の実施の形態2に係る半導体記憶装置について、図12から14における4つのメモリセルの構成を示す平面図を用いて説明する。この半導体記憶装置は、実施の形態1に係る半導体記憶装置と比較すると、図12の平面図に示すように、第1ゲート配線3a、3bと第2ゲート配線3c、3dとの長手方向における間隔ピッチd1を実質的に等しくしている点で相違する。これにより、フォトリソグラフィ工程において、光近接効果の発生を抑制することができるので、光近接効果補正OPCのためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足によって生じる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。なお、この半導体記憶装置は、図13の平面図に示すように、4つのメモリセルが一つの繰返しユニットとして構成されている。即ち、メモリセル10aとメモリセル10bとは、ゲート配線の構成について互いに鏡面対称性を有している。また、メモリセル10aとメモリセル10cとも互いに鏡面対称性を有している。従って、メモリセル10aとメモリセル10dとは同一のゲート配線の構成を有し、メモリセル10bとメモリセル10cとは同一のゲート配線の構成を有する。なお、繰返しユニットは上記の場合に限定されず、ゲート配線の構成を適宜選択して複数のメモリセルを含む繰返しユニットを構成してもよい。また、この半導体装置の別の場合として、図14の平面図に示すように、一つのメモリセル10aのゲート配線の構成をそのまま繰返しユニットとしてメモリセルアレーが構成されていてもよい。この場合、各メモリセル10b、10c、10dは、メモリセル10aと同一のゲート配線の構成を有する。実施の形態3.本発明の実施の形態3に係る半導体記憶装置について説明する。この半導体記憶装置は、実施の形態2に係る半導体記憶装置と比較すると、第1ゲート配線3a、3bと第2ゲート配線3c、3dとにおいて、長手方向の各ゲート配線の長さ及び間隔が実質的に等しいことに加えて、さらに長手方向に垂直方向第2方向の各ゲート配線の幅及び間隔が実質的に等しい点で相違する。これにより、フォトリソグラフィ工程において、光近接効果を抑制することができるので、この光近接効果補正OPCのためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足によって生じる歩留まり低下を招かないようにすることができる。また、規則的なレイアウトパターンを用いることで超解像技術を利用して高精度に転写することができる。また、第1及び第2ゲート配線の長さ、幅等を実質的に同一にし、各ゲート配線間の間隔を同一にすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いBPSG膜だけでなく、NSG膜、PSG膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、CMPの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。実施の形態4.本発明の実施の形態4に係る半導体記憶装置について図15のグラフを用いて説明する。この図15は、ゲート配線の幅短辺Wを0.15μmとする場合において、ゲート配線のアスペクト比xと発生欠陥数との実験的に得られた関係を示している。この半導体記憶装置は、第1及び第2ゲート配線の長辺L/短辺Wのアスペクト比xが5以上である。このようにゲート配線のアスペクト比を5以上とすることで、図15に示すように、転写時のパターン飛びなどの欠陥発生数を大幅に減少させることができる。