基板の主面に沿って行列状に配置された複数のメモリセルと、前記複数のメモリセルのうちの同一行のメモリセルにそれぞれが共通接続された複数のワード線と、前記複数のメモリセルのうちの同一列のメモリセルにそれぞれが共通接続された複数のビット線と、を有し、前記ビット線に沿って第1ブロック、第2ブロック及び第3ブロックが順に設定されたメモリアレイと、ソース及びドレインのいずれか一方が前記第1ブロックに属する前記ワード線に接続された第1転送トランジスタと、ソース及びドレインのいずれか一方が前記第2ブロックに属する前記ワード線に接続された第2転送トランジスタと、ソース及びドレインのいずれか一方が前記第3ブロックに属する前記ワード線に接続された第3転送トランジスタと、を含むトランジスタグループを有する周辺回路と、を備え、前記第1転送トランジスタ、前記第2転送トランジスタ及び前記第3転送トランジスタは、前記ソース及びドレインのいずれか他方を共有し、前記第1転送トランジスタ、前記第2転送トランジスタ及び前記第3転送トランジスタのそれぞれにおける前記ソース及びドレインのいずれか一方と前記他方とをむすぶ方向について、前記主面に沿って隣り合う転送トランジスタどうしの前記方向が互いに90°または180°異なることを特徴とする半導体記憶装置。前記メモリアレイは、前記ビット線に沿って順に設定された前記第1ブロック、前記第2ブロック及び前記第3ブロックの次に第4ブロックを更に有し、前記周辺回路は、ソース及びドレインのいずれか一方が前記第4ブロックに属する前記ワード線に接続された第4転送トランジスタを更に有し、前記第1転送トランジスタ、前記第2転送トランジスタ、前記第3転送トランジスタ及び前記第4転送トランジスタは、前記ソース及びドレインのいずれか他方を共有し、前記第1転送トランジスタ、前記第2転送トランジスタ、前記第3転送トランジスタ及び前記第4転送トランジスタのそれぞれにおける前記ソース及びドレインのいずれか一方と前記他方とをむすぶ方向について、前記主面に沿って隣り合う転送トランジスタどうしの前記方向が互いに90°異なることを特徴とする請求項1記載の半導体記憶装置。前記第1転送トランジスタの前記方向と、前記第4転送トランジスタの前記方向と、は互いに180°異なり、前記第1転送トランジスタは、前記第4転送トランジスタよりも前記第1ブロックに近い位置に配置され、前記第4転送トランジスタは、前記第1転送トランジスタよりも前記第4ブロックに近い位置に配置されたことを特徴とする請求項2記載の半導体記憶装置。前記周辺回路は、複数の前記トランジスタグループを有し、前記複数のトランジスタグループにおいて、前記第1転送トランジスタ、前記第2転送トランジスタ、前記第3転送トランジスタ及び前記第4転送トランジスタの前記主面に沿った配置が揃っていることを特徴とする請求項2または3に記載の半導体記憶装置。前記複数のトランジスタグループは、前記主面に沿って行列状に配置され、隣り合う前記トランジスタグループが、行方向及び列方向のそれぞれについて互いに半ピッチずれて配置されたことを特徴とする請求項4記載の半導体記憶装置。前記周辺回路は、前記ソース及びドレインのいずれか一方に設けられた第1コンタクト配線と、前記ソース及びドレインのいずれか他方に設けられた第2コンタクト配線と、を有し、前記第1コンタクト配線の前記主面に沿った断面の長方形形状における長辺の方向と、前記第2コンタクト配線の前記主面に沿った断面の長方形形状における長辺の方向と、が揃っていることを特徴とする請求項1~5のいずれか1つに記載の半導体記憶装置。前記周辺回路の前記メモリアレイから離れた位置の一部に、前記トランジスタグループが設けられたことを特徴とする請求項1~6のいずれか1つに記載の半導体記憶装置。本発明の実施形態は、メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる半導体記憶装置を提供する。実施形態に係る半導体記憶装置は、メモリアレイと、周辺回路と、を備える。メモリアレイは、基板の主面に沿って行列状に配置された複数のメモリセルと、複数のメモリセルのうちの同一行のメモリセルにそれぞれが共通接続された複数のワード線と、複数のメモリセルのうち同一列のメモリセルにそれぞれが共通接続されたビット線と、を有する。メモリアレイには、ビット線に沿って第1ブロック、第2ブロック及び第3ブロックが順に設定される。周辺回路は、トランジスタグループを有する。トランジスタグループは、ソース及びドレインのいずれか一方が第1ブロックに属するワード線に接続された第1転送トランジスタと、ソース及びドレインのいずれか一方が第2ブロックに属するワード線に接続された第2転送トランジスタと、ソース及びドレインのいずれか一方が第3ブロックに属するワード線に接続された第3転送トランジスタと、を含む。第1転送トランジスタ、第2転送トランジスタ及び第3転送トランジスタは、ソース及びドレインのいずれか他方を共有する。第1転送トランジスタ、第2転送トランジスタ及び第3転送トランジスタのれぞれにおけるソース及びドレインのいずれか一方と他方とをむすぶ方向について、前記主面に沿って隣り合う転送トランジスタどうしの前記方向が互いに90°または180°異なる。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、実施形態に係る半導体記憶装置の構成を例示するブロック図である。図1に表したように、本実施形態に係る半導体記憶装置110は、NAND型フラッシュメモリである。すなわち、NAND型フラッシュメモリは、複数のメモリセルが設けられたメモリアレイMAと、メモリアレイMAの周辺に設けられたロウデコーダRDと、を有する。ロウデコーダRDは、周辺回路である。メモリアレイMAの周辺には、ロウデコーダRDのほか、カラムデコーダCD及びセンスアンプSAなどの周辺回路が設けられている。メモリアレイMA、周辺回路ロウデコーダRD、カラムデコーダCD及びセンスアンプSA等は、例えばシリコンの基板10上に形成されている。本実施形態において、基板10の主面10aに沿った方向の1つをX軸方向、主面10aに沿った方向でX軸方向と直交する方向をY軸方向、X軸方向及びY軸方向と直交する方向主面10aと直交する方向をZ軸方向ということにする。図2は、実施形態に係る半導体記憶装置の回路例を示す図である。図2では、メモリアレイ及び周辺回路の回路例を例示している。すなわち、図2に表したように、メモリアレイMAは、基板10の主面10aに沿って行列状に配置された複数のメモリセルMCを有する。メモリセルMCにはメモリセルトランジスタが含まれる。メモリセルトランジスタCTrは、例えば、トンネル絶縁膜と、トンネル絶縁膜上に設けられた浮遊電極と、浮遊電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた制御電極と、を備える。メモリアレイMAは、複数のメモリセルMCのうち同一行のメモリセルMCにそれぞれが共通接続された複数のワード線WLと、複数のメモリセルMCのうち同一列のメモリセルMCにそれぞれが共通接続された複数のビット線BLと、を有する。つまり、メモリアレイMAには、複数本のワード線WL及び複数本のビット線BLが設けられている。説明の便宜上、ワード線WLはX軸方向に延びて設けられ、ビット線BLはY軸方向に延びて設けられているものとする。また、ワード線WLが延びる方向はワード線方向、ビット線BLが延びる方向はビット線方向ともいう。メモリアレイMAは、ビット線BLに沿って複数のブロックに分けられている。メモリれアレイMAに設けられた複数のメモリセルMCは、これら複数のブロックのいずれかに属する。本実施形態では、少なくとも4つのブロックが設定される。一例として、メモリアレイMAには、2×210個2048個のブロックが設けられている。実施形態では、複数のブロックのうちの4つのブロック第1ブロックBK1、第2ブロックBK2、第3ブロックBK3及び第4ブロックBK4を中心に説明する。実施形態では、各ブロックを区別しない場合には、ブロックBKということにする。各ブロックBKには、それぞれ複数本のワード線WLが設けられている。これら複数本のワード線WLには、そのブロックBKに属するメモリセルMCが接続されている。ここで、各ブロックBKにはn本nは1以上の整数のワード線WLが設けられているものとする。第1ブロックBK1に属するワード線は、WL11、12、...、WL1n-1、WL1nである。また、第2ブロックBK2に属するワード線は、WL21、22、...、WL2n-1、WL2nである。また、第3ブロックBK3に属するワード線は、WL31、32、...、WL3n-1、WL3nである。また、第4ブロックBK4に属するワード線は、WL41、42、...、WL4n-1、WL4nである。各ワード線を区別しない場合には、ワード線WLということにする。一例として、1つのブロックBKには、64本のワード線WLが設けられている。また、各ブロックBKの複数本のワード線WLの両側には、選択ゲート電極SGS及びSDGが設けられている。ビット線BLは、ワード線WLと直交する方向に複数本設けられている。実施形態において、m本mは1以上の整数のビット線BLが設けられているものとする。m本のビット線は、BL1、BL2、...、BLm-1、BLmである。各ビット線を区別しない場合には、ビット線BLということにする。1つのブロックBKにおける各ビット線BLには、それぞれワード線WLの本数に対応した数のメモリセルトランジスタCTrが直列に接続されている。したがって、1つのブロックBKには、ビット線BLの本数m×ワード線WLの本数nの合計m×n個のメモリセルトランジスタCTrが設けられる。ロウデコーダRDには、各ブロックBKに対応して転送回路部TCが設けられている。転送回路部TCには、ワード線WL、選択ゲート電極SGS及びSDGにそれぞれ接続される転送トランジスタTTrが設けられている。1つの転送回路部TCに含まれる複数の転送トランジスタTTrのゲートは共通に配線される。共通のゲートには、ブースタ回路BCから所定のタイミングで電圧が印加される。この電圧が印加されると、転送回路部TCと対応するブロックBKが選択されることになる。実施形態において、第1ブロックBK1のワード線WL11、12、...、WL1n-1、WL1nにそれぞれ接続される転送トランジスタは、TTr11、12、...、TTr1n-1、TTr1nである。また、第2ブロックBK2のワード線WL21、22、...、WL2n-1、WL2nにそれぞれ接続される転送トランジスタは、TTr21、22、...、TTr2n-1、TTr2nである。また、第3ブロックBK3のワード線WL31、32、...、WL3n-1、WL3nにそれぞれ接続される転送トランジスタは、TTr31、32、...、TTr3n-1、TTr3nである。また、第4ブロックBK4のワード線WL41、42、...、WL4n-1、WL4nにそれぞれ接続される転送トランジスタは、TTr41、42、...、TTr4n-1、TTr4nである。各転送トランジスタを区別しない場合には、転送トランジスタTTrということにする。転送トランジスタTTrは、例えばMOSMetalOxideSemiconductor型トランジスタや、MISMetalInsulatorSemiconductor型トランジスタである。転送トランジスタTTrには、電源電圧よりも高い電圧を転送できるように高耐圧型が用いられる。ワード線WLは、転送トランジスタTTrのソースS及びドレインDのいずれか一方がに接続される。転送トランジスタTTrのソースS及びドレインDのいずれか他方は、駆動信号線CGに接続される。なお、本実施形態では、ソースS及びドレインDのいずれか一方をドレインD、他方をソースSとして説明するが、一方がソースS、他方がドレインDであっても適用可能である。駆動信号線CGには、書き込み電圧、読み出し電圧、消去電圧等のメモリセルトランジスタCTrを駆動するための信号が送られる。図3は、実施形態に係る半導体記憶装置の転送トランジスタのレイアウトを例示する模式的平面図である。図3では、転送トランジスタの一部を拡大して示している。図4は、トランジスタグループの拡大模式的平面図である。図3及び図4に表したように、本実施形態に係る半導体記憶装置110は、トランジスタグループを有する。トランジスタグループは、複数の転送トランジスタのまとまりである。ここで、複数のトランジスタグループを区別しない場合には、トランジスタグループGrということにする。本実施形態では、4つの転送トランジスタTTrで1つのトランジスタグループGrを構成している。すなわち、トランジスタグループGrは、第1転送トランジスタ、第2転送トランジスタ、第3転送トランジスタ及び第4転送トランジスタを備える。第1転送トランジスタは、第1ブロックBK1のワード線WL11、12、...、WL1n-1、WL1nにそれぞれ接続される転送トランジスタTTr11、12、...、TTr1n-1、TTr1nのうちのいずれか1つである。第2転送トランジスタは、第2ブロックBK2のワード線WL21、22、...、WL2n-1、WL2nにそれぞれ接続される転送トランジスタTTr21、22、...、TTr2n-1、TTr2nのうちのいずれか1つである。第3転送トランジスタは、第3ブロックBK3のワード線WL31、32、...、WL3n-1、WL3nにそれぞれ接続される転送トランジスタTTr31、32、...、TTr3n-1、TTr3nのうちのいずれか1つである。第4転送トランジスタは、第4ブロックBK4のワード線WL41、42、...、WL4n-1、WL4nにそれぞれ接続される転送トランジスタTTr41、42、...、TTr4n-1、TTr4nのうちのいずれか1つである。第1転送トランジスタ、第2転送トランジスタ、第3転送トランジスタ及び第4転送トランジスタのそれぞれのソースSは共有になっている。また、第1転送トランジスタ、第2転送トランジスタ、第3転送トランジスタ及び第4転送トランジスタのそれぞれのドレインDとソースSとをむすぶ方向Dir1、Dir2、Dir3及びDir4について、基板10の主面10aに沿って隣り合う転送トランジスタどうしの方向Dir1、Dir2、Dir3及びDir4が互いに90°異なっている。つまり、1つのトランジスタグループGrにおいて、4つの転送トランジスタTTrは、それぞれのソースSを中心として放射状にレイアウトされている。図3に示す例では、ドレインDとソースSとを結ぶ方向Dir1、Dir2、Dir3及びDir4がそれぞれ90°ずつ回転した、いわゆる十字型のレイアウトになっている。このような転送トランジスタTTrのレイアウトのことを、レイアウトLY1ということにする。ここで、1つのトランジスタグループGrを構成する転送トランジスタTTrは、それぞれ異なるブロックBKに対応している。例えば、トランジスタグループGr1は、転送トランジスタTTr11、TTr21、TTr31及びTTr41によって構成される。転送トランジスタTTr11は、第1ブロックBK1のワード線WL11に接続される。転送トランジスタTTr21は、第2ブロックBK2のワード線WL21に接続される。転送トランジスタTTr31は、第3ブロックBK3のワード線WL31に接続される。転送トランジスタTTr41は、第4ブロックBK4のワード線WL41に接続される。なお、トランジスタグループGrを構成する4つの転送トランジスタTTrは、ブロックBKが異なっていれば、それぞれのブロックBK内のどのワード線WLに接続されたものであってもよい。実施形態では、説明を分かりやすくするため、トランジスタグループGr1には、各ブロックBKのそれぞれ1番目のワード線WLに接続された転送トランジスタTTrが組み合わされているものとする。同様に、トランジスタグループGr2には、各ブロックBKのそれぞれ2番目のワード線WLに接続された転送トランジスタTTrが組み合わされているものとする。転送トランジスタTTrは、ブロックBKごとに駆動する。したがって、異なるブロックBKに対応した複数の転送トランジスタTTrについて、ソースS及びドレインDのいずれか一方を共有にしても動作の干渉は生じない。図5は、図4の一部を例示する模式的断面図である。すなわち、図5aは、図4のA-A’線矢視断面図、図5bは、図4のB-B’線矢視断面図である。図5a及びbに表したように、転送トランジスタTTr11、TTr21、TTr31及びTTr41は、例えばシリコンの基板10に形成された素子分離領域13のあいだに形成される。素子分離領域13のあいだには、ソースS及びドレインDが形成される。ソースSは、転送トランジスタTTr11、TTr21、TTr31及びTTr41の電流経路の一端として、共有される。一方、ドレインDは、転送トランジスタTTr11、TTr21、TTr31及びTTr41の電流経路の一端として、別個に設けられる。ソースSとドレインDとのあいだには、それぞれの転送トランジスタTTr11、TTr21、TTr31及びTTr41に対応したチャネルCHが設けられる。それぞれのチャネルCHの上には、ゲート絶縁膜15を介してゲート電極GEが形成される。それぞれのドレインDの上には、層間絶縁膜17を貫通する第1コンタクト配線CT1が形成される。また、共通のソースSの上には、層間絶縁膜17を貫通する第2コンタクト配線CT2が形成される。このように、1つのトランジスタグループGrにおいて4つの転送トランジスタTTrのそれぞれのソースSが共有のため、このレイアウトLY1では、4つの転送トランジスタTTrを独立して形成した場合に比べて、転送トランジスタTTrの専有面積を狭くすることができる。また、図3に表したように、1つのトランジスタグループGrにおいて、第1転送トランジスタの方向Dir1と、第4転送トランジスタの方向Dir4と、は互いに180°異なっている。例えば、トランジスタグループGr1では、転送トランジスタTTr11の方向Dir1と、転送トランジスタTTr41の方向Dir4と、が互い180°異なって配置されている。しかも、第1転送トランジスタ転送トランジスタTTr11は、第4転送トランジスタ転送トランジスタTTr41よりも第1ブロックBK1に近い位置に配置される。また、第4転送トランジスタ転送トランジスタTTr41は、第1転送トランジスタ転送トランジスタTTr11よりも第4ブロックBKに近い位置に配置される。つまり、ブロックBKの並ぶ方向ビット線方向に沿って配置される第1転送トランジスタ及び第4転送トランジスタについては、第1ブロックBK1及び第4ブロックBK4の並び順と、第1転送トランジスタ及び第4転送トランジスタの並び順と、が一致するように配置されている。このため、第1転送トランジスタと、第1ブロックBK1のワード線WLと、のあいだの配線距離、及び第4転送トランジスタと、第4ブロックBK4のワード線と、のあいだの配線距離を、それぞれ短くすることができるとともに、配線の引き回しを容易にすることが可能になる。また、実施形態に係る半導体記憶装置110は、複数のトランジスタグループGrを有する。すなわち、半導体記憶装置110では、第1ブロックBK1~第4ブロックBK4について、各ブロックBKに対応するn本のワード線WLの数に対応したn個のトランジスタグループGrが設けられている。ここで、複数のトランジスタグループGrにおいては、それぞれ4つの転送トランジスタTTrの基板10の主面10aに沿った配置が揃っていることが好ましい。例えば、図3及び図4に例示したトランジスタグループGrでは、ビット線方向に沿って第1ブロックBK1に対応した第1転送トランジスタと、第4ブロックBK4に対応した第4転送トランジスタと、が配置され、ワード線方向に沿って第2ブロックBK2に対応した第2転送トランジスタと、第3ブロックBK3に対応した第3転送トランジスタと、が配置されている。そして、複数のトランジスタグループGrにおいて、この転送トランジスタの並び順が同じになっている。このような配置になっていると、隣り合うトランジスタグループGrにおいて、互いに最も接近する転送トランジスタTTrどうしは、それぞれ異なるブロックBKに対応することになる。例えば、隣り合うトランジスタグループGr1と、トランジスタグループGr2と、のあいだでは、トランジスタグループGr1の第1転送トランジスタ転送トランジスタTTr11は、トランジスタグループGr2の第2転送トランジスタ転送トランジスタTTr22に接近して配置される。また、トランジスタグループGr1の第3転送トランジスタ転送トランジスタTTr13は、トランジスタグループGr2の第4転送トランジスタ転送トランジスタTTr24に接近して配置される。いずれの場合でも、同じブロックBKに対応した転送トランジスタTTrは接近して配置されない。転送トランジスタTTrは、同じブロックBK間では同時にゲートに電圧が印加される。一方、異なるブロックBK間では同時にゲートに電圧は印加されない。実施形態によるトランジスタグループGrのレイアウトでは、同じブロックBK間の転送トランジスタTTrの間に他のブロックBKに対応した転送トランジスタTTrが配置されることになる。したがって、同じブロックBKで動作する転送トランジスタTTrのあいだで、パンチスルーによるリークの発生を効果的に抑制することができる。このように、実施形態では、同時にゲートに電圧が印加される転送トランジスタTTrどうしが隣り合うことがない。つまり、隣り合う転送トランジスタTTrのあいだにパンチスルーによるリークを防止するシールド例えば、シールドポリシリコンを設ける必要がない。これにより、製造工程の簡素化を図ることができるとともに、シールドの面積分の縮小化を図ることができる。さらに、実施形態では、複数のトランジスタグループGrが行列状に配置されている。しかも、隣り合うトランジスタグループGrは、行方向及び列方向のそれぞれについて互い違いに配置されている。例えば、図3に表したように、X軸方向及びY軸方向に複数のトランジスタグループGrが配置される場合、複数のトランジスタグループGrは、いわゆる千鳥格子状に配置される。具体的には、例えば、X軸方向に同列のトランジスタグループGr1、Gr3、Gr5、...と、トランジスタグループGr2、Gr4、...と、において、隣り合う列のトランジスタグループGrがX軸方向に半ピッチずれた状態で配置される。また、例えば、Y軸方向に同行のトランジスタグループGr2、Grn、...と、トランジスタグループGr3、Grn-1、...と、において、隣り合う行のトランジスタグループGrがY軸方向に半ピッチずれた状態で配置される。トランジスタグループGrでは、4つの転送トランジスタTTrがいわゆる十字型のレイアウトになっている。このため、複数のトランジスタグループGrがいわゆる千鳥格子状に配置されると、X軸方向及びY軸方向にそれぞれ隣り合うトランジスタグループGrの2つの転送トランジスタTTrのあいだに、隣りの列または行のトランジスタグループGrの転送トランジスタTTrの1つが配置される状態になる。これにより、レイアウトの無駄を抑制でき、転送トランジスタTTrの専有面積の縮小化を図ることができる。このようなトランジスタグループGrのレイアウトでは、トランジスタグループGrのZ軸方向にみた外接矩形の形状を正方形にすると、より効率的なレイアウトを行うことができる。ここで、1つのトランジスタグループGrの4つの転送トランジスタにおいて、共用のソース領域から、それぞれの転送トランジスタのドレイン領域の端部までの距離を等しくする。これにより、配置スペースを効率良く利用でき、転送トランジスタTTrの専有面積の縮小化を達成できる。図6は、参考例に係る転送トランジスタのレイアウトを例示する模式的平面図である。図6に表したように、参考例に係る半導体記憶装置190の転送トランジスタTTrのレイアウトは、転送トランジスタTTrのソースSとドレインDとをむすぶ方向以下、トランジスタ方向という。が、90°異なっている。例えば、X軸方向に同列の複数の転送トランジスタTTrAのトランジスタ方向は、Y軸方向である。また、X軸方向に同列の複数の転送トランジスタTTrBのトランジスタ方向は、X軸方向である。このような転送トランジスタTTrA及びTTrBが、Y軸方向に交互に配置されている。このような転送トランジスタTTrA及びTTrBのレイアウトのことを、レイアウトLY9ということにする。参考例に係る転送トランジスタのレイアウトLY9では、隣り合う転送トランジスタTTrのあいだでのパンチスルーによるリークを抑制するため、転送トランジスタTTrを囲むようにシールドが設けられている。ここで、同じ数の転送トランジスタTTrについて、実施形態に係る転送トランジスタTTrのレイアウトLY1による専有面積と、参考例に係る転送トランジスタTTrのレイアウトLY9による専有面積と、を比較すると、各専有面積のY軸方向の長さを一定にした場合、X軸方向の長さの大幅な短縮化を図ることができる。第2実施形態図7は、第2の実施形態を説明する模式的平面図である。図7では、第2の実施形態に係る半導体記憶装置120の転送トランジスタTTrのレイアウトを例示している。この転送トランジスタTTrのレイアウトでは、図5に例示した第1の実施形態に係る半導体記憶装置110の転送トランジスタTTrのレイアウトに対して、第1及び第2コンタクト配線CT1及びCT2の形状が相違する。すなわち、図7に表した第2の実施形態では、第1及び第2コンタクト配線CT1及びCT2のX-Y平面に沿った断面の形状が揃っている。具体的には、第1及び第2コンタクト配線CT1及びCT2のX-Y平面に沿った断面の形状は、略長方形である。第1及び第2コンタクト配線CT1及びCT2では、この略長方形の長辺の方向が揃っている。この略長方形の大きさは、揃っていることが好ましい。このような転送トランジスタTTrのレイアウトのことを、レイアウトLY2ということにする。図7に表した例では、第1及び第2コンタクト配線CT1及びCT2の上記形状略長方形の長辺がX軸方向に沿っている。図4に表した例では、第1コンタクト配線CT1が転送トランジスタTTrの長辺がゲート幅方向に沿って配置されている。したがって、図7に表した例では、全ての第1コンタクト配線CT1の長辺がX軸方向に沿って配置されているため、このレイアウトLY2では、図4に表した転送トランジスタTTrのレイアウトLY1に比べて転送トランジスタTTrの専有面積が広くなる。しかし、第1及び第2コンタクト配線CT1及びCT2の形状が揃っているため、第1及び第2コンタクト配線CT1及びCT2を作成する際のフォトリソグラフィの精度を高めることができる。したがって、半導体記憶装置の製造ばらつきを小さくすることが可能になる。第3の実施形態図8は、第3の実施形態を説明する模式的平面図である。図8では、第3の実施形態に係る半導体記憶装置130の転送トランジスタTTrのレイアウトを例示している。この転送トランジスタTTrのレイアウトでは、3つの転送トランジスタによって1つのトランジスタグループGrが構成されている。すなわち、第1転送トランジスタ、第2転送トランジスタ及び第3転送トランジスタのそれぞれの電流経路の他端ドレインまたはソースは共通に設けられている。また、第1転送トランジスタ、第2転送トランジスタ及び第3転送トランジスタのそれぞれのドレインDとソースSとをむすぶ方向を方向Dirとした場合、3つ転送トランジスタのうち2つの転送トランジスタの方向Dirは、互いに180°異なっている。また、残りの1つの転送トランジスタの方向Dirは、他の2つの転送トランジスタの方向Dirとそれぞれ90°異なっている。つまり、1つのトランジスタグループGrにおいて、3つの転送トランジスタTTrのレイアウトは、いわゆるT字型のレイアウトになっている。このような転送トランジスタTTrのレイアウトのことを、レイアウトLY3ということにする。また、複数のトランジスタグループGrは行列状に配置される。しかも、隣り合うトランジスタグループGrは、行方向及び列方向のそれぞれについて互い違いに配置されている。しかも、隣り合う行において、トランジスタグループGrのレイアウトLY3がX軸に対して反転している。そして、隣り合うトランジスタグループGrのレイアウトにおいて、同時にゲートに電圧が印加される転送トランジスタTTrどうしがなるべく接近しないように転送トランジスタTTrの配置を割り当てる。このようなトランジスタグループGrのレイアウトによって、転送トランジスタTTrを独立して配置する場合に比べて転送トランジスタTTrの専有面積を狭くすることが可能になる。第4の実施形態図9は、第4の実施形態を説明する模式的平面図である。図9では、メモリアレイMA及びロウデコーダRDのレイアウトを模式的に示している。すなわち、第4の実施形態に係る半導体記憶装置140では、ロウデコーダRDの一部RD1に、先に説明した4つの転送トランジスタTTrのレイアウトLY1を適用している。なお、ロウデコーダRDの一部RD1には、レイアウトLY1の代わりにレイアウトLY2及びLY3を適用してもよい。さらに、レイアウトLY1、LY2及びLY3を混在させてもよい。ロウデコーダRDの他の一部RD2には、例えば図6に例示した参考例に係るレイアウトLY9を適用する。レイアウトLY1を適用するロウデコーダRDの一部RD1は、他の一部RD2に比べてメモリアレイMAから離れた位置であることが好ましい。すなわち、メモリアレイMAに近づくほど、ワード線WLのY軸方向のピッチはメモリセルMCのY軸方向のピッチに近づく。メモリセルMCのピッチに近づくと、配線の引き回しの自由度が低くなる。レイアウトLY9では、配線の引き回しが単純であることから、配線の引き回しが容易である。このため、レイアウトLY9は、ロウデコーダRDの領域のうち、メモリアレイMAに近い一部RD2への配置に適している。一方、メモリアレイMAから離れた一部RD1にはレイアウトLY1、LY2及びLY3を適用すれば、メモリセルMCのピッチによる配線の引き回しの制約を受けることなく配置することができる。これにより、周辺回路の専有面積の縮小化を図ることができる。なお、上記に本実施の形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、転送トランジスタTTrのレイアウトにおいて、方向Dir1、Dir2、Dir3及びDir4は、必ずしもX軸方向及びY軸方向に沿っていなくてもよい。また、実施形態では、トランジスタグループGrを構成するトランジスタとして転送トランジスタTTrを例示したが、ロウデコーダRDに含まれる他のトランジスタ、例えば、選択ゲート電極SGS及びSDGに接続されるトランジスタによってトランジスタグループGrを構成してもよい。また、上述の実施の形態は、NAND型フラッシュメモリについて説明したが、本発明の例は、これに限定されず、DRAM、SRAMなどの揮発性メモリ、NOR型フラッシュメモリ、FeRAM、MRAMなどの不揮発性メモリを含む半導体メモリ全般に適用することができる。また、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。以上説明したように、実施形態に係る半導体記憶装置によれば、メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。