第1導電型半導体基板の一方の主面の垂直方向に長い形状の複数の第1導電型領域と第2導電型領域が、前記主面に平行な方向に交互に隣接配置してなる並列pn層を共通のドリフト層として備え、前記一方の主面に、主ゲート電極と主ソース電極を有する主素子セルを含む主素子領域と、センスゲート電極とセンスソース電極を有するセンスセルを含むセンス素子領域とを備え、他方の主面に共通のドレイン電極を備える超接合半導体素子において、前記半導体基板の一方の主面の主素子領域とセンス素子領域の間に分離領域を有し、該分離領域が、第1導電型領域中に前記並列pn層に平行および直交する方向で電気的にフローティング状態に配設される複数の第2導電型領域を備えることを特徴とする超接合半導体素子。前記主素子領域と前記センス素子領域に形成される並列pn層がストライプ状平面パターンを備えることを特徴とする請求項1に記載の超接合半導体素子。前記第並列pn層が、主素子領域とセンス素子領域との間の分離領域内では第1導電型領域内に第2導電型領域が格子状平面パターンで配設される構成を有することを特徴とする請求項1または請求項2に記載の超接合半導体素子。前記分離領域における並列pn層の繰り返しピッチが、主素子領域とセンス素子領域における並列pn層の繰り返しピッチより狭いことを特徴とする請求項1乃至3のいずれか一項に記載の超接合半導体素子。前記センス素子領域が、前記分離領域を介して前記主素子領域に囲まれていることを特徴とする請求項1乃至4のいずれか一項に記載の超接合半導体素子。前記分離領域の表面上の酸化膜の厚さが、前記ゲート電極直下のゲート酸化膜より厚いことを特徴とする請求項1乃至5のいずれか一項に記載の超接合半導体素子。前記分離領域内の第1導電型領域と第2導電型領域の主面間方向の厚さが、主素子領域の並列pn層の主面間方向の厚さより厚いことを特徴とする請求項1乃至6のいずれか一項に記載の超接合半導体素子。しかしながら、前記特許文献1の記載のように、図3のように、ドリフト層を構成する並列pn層100を、主素子領域とセンス素子領域とで共通するストライプ状の平面パターンで連続的に形成すると、両領域はp型領域2の内部抵抗を介して電気的に接続されているので、相互に電流が分流することが避けられないため電流検出精度が低下する。従って、主素子領域7とセンス素子領域8とを電気的に分離する必要があるが、単純に主素子領域7とセンス素子領域8の間でp型領域2を分離切断して切り離すと、その部分で並列pn層100が途切れてしまうため耐圧が低下する問題がある。本発明は、以上説明した点に鑑みてなされたものである。本発明の目的は、電流検出用の電流センス素子領域を備える超接合半導体素子において、主素子領域とセンス素子領域とを電気的に分離しても耐圧の低下を抑えることができる超接合半導体素子を提供することである。前記本発明の目的を達成するために、n型半導体基板の一方の主面の垂直方向に長い形状の複数のn型領域とp型領域が、前記主面に平行な方向に交互に隣接配置してなる並列pn層を共通のドリフト層として備え、前記一方の主面に、主ゲート電極と主ソース電極を有する主素子セルを含む主素子領域と、センスゲート電極とセンスソース電極を有するセンスセルを含むセンス素子領域とを備え、他方の主面に共通のドレイン電極を備える超接合半導体素子において、前記半導体基板の一方の主面の主素子領域とセンス素子領域の間に分離領域を有し、該分離領域が、n型領域中に前記並列pn層に平行および直交する方向で電気的にフローティング状態に配設される複数のp型領域を備える超接合半導体素子とする請求項1。前記主素子領域と前記センス素子領域に形成される並列pn層がストライプ状平面パターンを備えることが好ましい請求項2。前記並列pn層が、主素子領域とセンス素子領域との間の分離領域内ではn型領域内にp型領域が格子状平面パターンで配設される構成を有することも好ましい請求項3。前記分離領域における並列pn層の繰り返しピッチが、主素子領域とセンス素子領域における並列pn層の繰り返しピッチより狭くすることもできる請求項4。前記センス素子領域が、前記分離領域を介して前記主素子領域に囲まれている構成の超接合半導体素子とすることが望ましい請求項5。前記分離領域の表面上の酸化膜の厚さが、前記ゲート電極直下のゲート酸化膜より厚くすることがより好ましい請求項6。前記分離領域内のn型領域とp型領域の主面間方向の厚さが、主素子領域の並列pn層の主面間方向の厚さより厚い超接合半導体素子とすることがより望ましい請求項7。本発明によれば、電流検出用の電流センス素子領域を備える超接合半導体素子において、主素子領域とセンス素子領域とを電気的に分離しても耐圧の低下を抑えることができる超接合半導体素子を提供することができる。以下、本発明の超接合半導体素子にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。超接合半導体素子を破壊する程度の過電流が流れた場合に、超接合半導体素子に流れる過電流を検出して主素子のゲート信号にフィードバックし、主素子に流れる電流を制御することにより主素子の破壊を防ぐ方法が多く採用されている。たとえば、図8は本発明にかかる主素子31とセンス素子32を有する超接合半導体素子30に過電流保護回路36を接続させた等価回路である。この図8に示す等価回路によれば、本発明の超接合半導体素子30のドレインから過電流が流れた場合、センス素子32のソース側に接続された過電流検出用抵抗33の両端の電位差として検知された電圧VSは、接続されているVG制御用素子35のゲート入力電圧Vsとなる。この過電流の検出により生じたゲート入力電圧VsがVG制御用素子35に入力されると、制御用素子35のしきい値電圧以上で導通する。その結果、主素子31に入力されるゲート電圧VGがVG制御用素子35の導通により短絡され低下し、主素子31の電流を低下させるので、過電流による超接合半導体素子30の破壊を防止することができる。34はゲート-ソース間の過電圧保護用のツェナーダイオードである。図8では主素子31とセンス素子32のゲートVGは共通に接続されているが、図8の主素子とセンス素子のゲートを別個に独立させてもよい。この場合、図8のVGは主素子のゲートになる。図1、図1-1に、本発明の超接合半導体素子30にかかる実施例1として、縦型超接合MOSFETの平面図および図1のA-A断面図を示す。図1では、判り易くするために縦型超接合MOSFETの半導体基板の表面上に通常備えている絶縁膜や金属電極膜を省略し、基板表面に表れる並列pn層100、101、102の平面パターンを示している。この並列pn層100、101、102は、破線で示す主素子領域7内の並列pn層100および破線で示すセンス素子領域8内の並列pn層101ではいずれもストライプ状の平面パターン形状が採用されている。並列pn層100のp型領域2と並列pn層101のp型領域6は、センス素子領域8の近辺では、主素子領域7とセンス素子領域8とを分離する分離領域9により連続せず分断された構造となっている。センス素子領域8は分離領域9によって四方を取り囲まれる配置を有する。分離領域9内では、n型領域3内にp型領域4が格子状の平面パターンで配置される構成となっている。主素子領域7が前記図8に示す超接合半導体素子30の主素子31に、同じくセンス素子領域8がセンス素子32にそれぞれ相当する。図1では省略されているが、ゲート電極14およびドレイン電極20は主素子領域7とセンス素子領域8とでそれぞれ共用であり、それぞれ個別に複数のセル同士が電気的に接続された一体の電極膜で形成される。主素子領域7のソース電極16aおよびセンス素子領域8のセンスソース電極16bは、それぞれの領域の表面の電極膜として別個に形成され、電気的には分離されている。ソース電極をそれぞれの領域に別個に設けることで電流経路を分離し、センスソース側に外部接続された抵抗33によりその電位差を検知して過電流の検出を行っている。ここで、並列pn層のp型領域1、3が主素子領域7とセンス素子領域8で分断されていなかった従来の構造について、前記図3の超接合半導体素子の並列pn層の平面パターンを示す平面図および図3-1の断面図を用いて説明する。図3に示すように、ストライプ状の平面パターンの長手方向図中x方向と直交する方向図中y方向では、n型領域1とp型領域2とはドリフト層中では電気的に分離されているので、図3-1に示すように、分離領域9内のpベース領域10中に設けられるnソース領域12を省略することにより、主素子領域7とセンス素子領域8を分離することは容易にできる。しかし、ストライプの長手方向図中x方向と平行な方向図中x方向では、図3、図3-1に示すように、p型領域2、4、6が主素子領域7と分離領域9とセンス素子領域8との間で連続しており、主素子領域7とセンス素子領域8を電気的に完全に分離することは困難である。つまり、主素子領域7のpベース領域10aはセンス素子領域のセンスpベース領域10bとp型領域2、4、6内の電流経路に沿って発生する内部抵抗を介して接続されることになる。前記特許文献1の記載のように、この内部抵抗を過電流検出抵抗とすると、過電流検出の高精度化に問題が生じることがある。これを回避するため単純にp型領域2、4、6を分断して、たとえば、分離領域9中のみのp型領域4を削除すると、主素子領域7とセンス素子領域8の間で空乏層が拡がりづらくなり、耐圧の低下を招くことになる。そこで、図1のように主素子領域7とセンス素子領域8の間の分離領域9にp型領域4をストライプ状ではなく格子状の平面パターンで配置することで、並列pn層のストライプ形状と直交する方向および平行な方向のいずれにおいても、p型領域2、6は格子状のp型領域4で分離されるため、主素子領域7とセンス素子領域8を電気的に分離することが可能となる。さらに、主素子領域7とセンス素子領域8の間のp型領域を完全に分断するのではなく、格子状平面パターンのp型領域4が配置されることで、主素子領域7とセンス素子領域8と分離領域9のそれぞれの境界でも空乏層を拡げ易くし、耐圧を維持し耐圧低下を招かないようにすることができる。さらに、図1-1に示すように、分離領域9内における並列pn層の主面間の厚さtsj-sepを主素子領域やセンス素子領域における並列pn層の厚さtsj-mainよりも厚くすることができるため、並列pn層による耐圧も向上するメリットも得られる。なお、主素子領域7の外周側には耐圧構造部21が、破線22で囲まれた領域内にはゲート電極パッドがそれぞれ設けられる。以上説明した実施例1によれば、耐圧低下を招くこと無く、センス素子領域のソース電極に接続される過電流保護回路により、超接合半導体素子を過電流から保護することができる。図2は本発明の実施例2にかかる縦型超接合MOSFETの電極膜を除いた並列pn層を示す平面パターンの平面図である。実施例2は実施例1の変形例であり、実施例1と異なるのは、分離領域9内の格子状の平面パターンの並列pn層102のピッチを、主素子領域7およびセンス素子領域8での並列pn層100、101のピッチより狭くしていることである。実施例2にかかる縦型超接合MOSFETは並列pn層102のピッチを狭くすることで、空乏層がより拡がりやすく電界が緩和されやすくなるので、高耐圧化が可能となる。図4、図5は、それぞれ本発明の実施例3にかかる縦型超接合MOSFETの並列pn層の平面パターンを示す平面図図4と図4のC-C線断面図図5である。図4では、判り易くするために、半導体基板の表面上に通常備えている絶縁膜や金属電極膜を省略し、その下側の基板表面の並列pn層100、101、102の平面パターンを示している。前記図1と同様に、素子領域の並列pn層は、主素子領域7およびセンス素子領域8のいずれもストライプ状の形状を採用しており、主素子領域7とセンス素子領域8の間の分離領域9にてp型領域2、6が分断された構造となっている。センス素子領域8は分離領域9に四方を取り囲まれた配置にされており、分離領域9では、n型領域3内にp型領域4が格子状の平面パターンで配置されている。図4に示す平面図では実施例1の図1と同様の図面になっているが、実施例3では図5に示すように、ゲート電極14およびドレイン電極20は主素子領域7とセンス素子領域8で共用であり、主素子領域7のソース電極16aおよびセンス素子領域8のセンスソース電極16bは、それぞれ個別に複数のセル同士が電気的に接続された一体の電極膜で形成される。ソース電極16a、16bをそれぞれの領域に別個に設けることで電流経路を分離し、センス素子領域8のソース側に接続された外部抵抗33図8に示すによりその電位差を検知して過電流の検出を行っている。主素子領域7、センス素子領域8およびその分離領域9において、それらの表面の酸化膜の厚さが同じであった場合、分離領域9において耐圧の低下が生じ易くなる。その理由は、分離領域9では、他の領域のストライプ状平面パターンと異なり格子状平面パターンの並列pn層を有しており、ストライプ状の並列pn層から格子状の並列pn層へと異なる構造へ遷移するため、耐圧低下防止に欠かせない並列pn層の電荷バランスが崩れやすくなっているからである。そのため、分離領域9における耐圧の低下がない超接合半導体素子を作製するには、厳密な素子設計正確なプロセス制御が必要となる。そこで、実施例3にかかる本発明では、図5のように分離領域9の表面における酸化膜の厚さtox1をその他領域の表面におけるゲート酸化膜の厚さtox2より厚くしたのである。このことにより、厚くなった酸化膜により並列pn層の電界緩和が可能であるため、分離領域9で前述のように電荷バランスが崩れた場合でも、低下した耐圧がフィールドプレート効果により酸化膜に分担されて分離領域9での耐圧低下を防止することが可能となるのである。また、分離領域9の表面の酸化膜を厚くすることにより、製造工程上で分離領域9の表面において、pベース領域およびnソース領域を形成することができなくなる。しかし、分離領域9はドレイン/エミッタ電流に寄与しないため、元来これら領域は不要であるから問題ない。図5に示すように、逆に、分離領域内における並列pn層の主面間の厚さtsj-sepを他領域における並列pn層の厚さtsj-mainよりも厚くすることができるため、並列pn層による耐圧も向上する。以上の説明では、ゲート酸化膜圧tox2より厚い分離領域酸化膜厚tox1を分離領域9の表面に形成することにより、分離領域9にて耐圧が低下することなく、一つの半導体素子中に、電気的に分離された電流検出用のセンス素子領域を作り込むことができる。図6、図7は、それぞれ本発明の実施例4にかかる縦型超接合MOSFETの電極膜を除いた並列pn層を示す平面パターンの平面図と図6のD-D線断面図である。前記実施例3の変形例であり、実施例3と異なるのは、分離領域9における格子状の並列pn層101の繰り返しピッチW1を、主素子領域7およびセンス素子領域8における並列pn層100、102の繰り返しピッチW2より狭くしていることである。実施例4にかかる縦型超接合MOSFETは分離領域9の並列pn層のピッチを狭くすることで、空乏層が拡がりやすく電界が緩和される。従って、酸化膜の厚さを厚くすること合わせ、実施例4にかかる縦型超接合MOSFETでは、分離領域9内の並列pn層においても電界の緩和が可能となるため、いっそうの高耐圧化が期待できる。以上、説明したように、本発明の実施例1、2、3、4にかかる超接合MOSFETによれば、耐圧が低下することなく、一つの半導体素子中に過電流検出用のセンス素子領域を作りこむことができ、過電流保護回路を接続することにより、超接合MOSFETを過電流から保護することができる。また、以上の実施例の説明では、本発明の超接合半導体素子として、超接合MOSFETを用いて説明してきたが、超接合IGBTにも適用することができる。超接合IGBTに本発明を適用する場合は、前述の実施例の説明中のソースをエミッタに、ドレインをコレクタに読み替えるとともに、周知の製法により半導体基板の裏面を研削後、裏面にp型コレクタ層および必要に応じてn型フィールドストップ層を形成する必要がある。