"抵抗変化層と、前記抵抗変化層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含む半導体素子。前記ゲートと隣接した前記抵抗変化層の少なくとも一部は、ソースとドレインとを連結するチャネル領域であることを特徴とする請求項1に記載の半導体素子。前記抵抗変化層上のソースとドレインとをさらに含み、前記ソース及び前記ドレインは、それぞれ少なくとも1つの傾斜した側壁を含み、前記ゲート絶縁膜は、前記ソース及び前記ドレインの前記傾斜した側壁上に位置することを特徴とする請求項1に記載の半導体素子。少なくとも1層の半導体層と、前記少なくとも1層の半導体層上のソース及びドレインと、をさらに含み、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記少なくとも1層の半導体層は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に位置することを特徴とする請求項1に記載の半導体素子。前記少なくとも1層の半導体層は、p型であり、前記ソース及び前記ドレインは、n型であることを特徴とする請求項4に記載の半導体素子。伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項4に記載の半導体素子。前記少なくとも1層の半導体層と前記抵抗変化層との間に介在された少なくとも1層の伝導性薄膜層をさらに含むことを特徴とする請求項4に記載の半導体素子。伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項7に記載の半導体素子。前記少なくとも1層の伝導性薄膜層は、金属、伝導性を有する金属酸化物または伝導性を有する金属窒化物のうち少なくともいずれか一つであることを特徴とする請求項7に記載の半導体素子。前記抵抗変化層上のソース及びドレインと、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも1層の伝導性薄膜層と、をさらに含むことを特徴とする請求項1に記載の半導体素子。前記抵抗変化層上のソースとドレインとをさらに含み、前記ソース及び前記ドレインは、酸化物半導体を含むことを特徴とする請求項1に記載の半導体素子。前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも1層の伝導性薄膜層をさらに含むことを特徴とする請求項11に記載の半導体素子。伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項11に記載の半導体素子。伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項12に記載の半導体素子。前記酸化物半導体は、酸化亜鉛ZnO系及び酸化スズSnO2系の金属酸化物半導体のうち少なくともいずれか一つであることを特徴とする請求項11に記載の半導体素子。伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項1に記載の半導体素子。前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の少なくとも一部は、前記ソースと前記伝導体層とを連結する第1チャネル領域であり、前記抵抗変化層の少なくとも残部は、前記ドレインと前記伝導体層とを連結する第2チャネル領域であることを特徴とする請求項16に記載の半導体素子。前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の突出部が、前記ソースと前記ドレインとを互いに分離することを特徴とする請求項1に記載の半導体素子。前記ソース及び前記ドレインの上面と、前記抵抗変化層の突出部の上面とが同じ高さに位置することを特徴とする請求項18に記載の半導体素子。前記ゲート絶縁膜は、前記抵抗変化層の突出した上面と、前記ソース及び前記ドレインの上面とを少なくとも部分的に覆うように形成されていることを特徴とする請求項19に記載の半導体素子。前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも1層の伝導性薄膜層をさらに含むことを特徴とする請求項18に記載の半導体素子。伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項18に記載の半導体素子。ゲート、ソース、ドレイン、抵抗変化層、及び前記ゲートと前記抵抗変化層との間のゲート絶縁膜を含む半導体素子の動作方法において、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記ソース及び前記ドレインのうちいずれか一方をグラウンドに連結し、前記ソース及び前記ドレインのうちいずれか他方に、セット電圧、リセット電圧及び読み取り電圧のうちいずれか1つの電圧を印加することによって、前記抵抗変化層の抵抗を変化させる動作と、前記抵抗変化層の抵抗値を読み取る動作とのうちいずれか1つの動作を行う段階と、を含む半導体素子の駆動方法。前記抵抗変化層は、単極性物質であり、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第1電圧と第2電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第1電圧及び前記第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第1電圧及び前記第2電圧より小さい電圧区間にあり、前記リセット電圧、前記セット電圧及び前記読み取り電圧は、同じ極性であることを特徴とする請求項23に記載の半導体素子の駆動方法。前記抵抗変化層は、両極性物質であり、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第1電圧より小さいか、あるいはそれと同じである電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第2電圧より小さい正の電圧区間にあることを特徴とする請求項23に記載の半導体素子の駆動方法。ゲート、ソース、ドレイン、抵抗変化層、前記ゲートと前記抵抗変化層との間のゲート絶縁膜、及び前記ゲート絶縁膜の反対側の前記抵抗変化層の一面上の伝導体層を含む半導体素子の動作方法において、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記伝導体層をグラウンドに連結し、前記ソースに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか1つの電圧を印加することによって、前記抵抗変化層内の第1領域の抵抗を変化させる動作と、前記第1領域の抵抗値を読み取る動作とのうちいずれか1つの動作を行う段階と、前記伝導体層をグラウンドに連結し、前記ドレインに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか1つの電圧を印加することによって、前記抵抗変化層内の第2領域の抵抗を変化させる動作と、前記第2領域の抵抗値を読み取る動作とのうちいずれか1つの動作を行う段階と、を含む半導体素子の駆動方法。前記抵抗変化層は、単極性物質であり、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第1電圧と第2電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第1電圧及び前記第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第1電圧及び前記第2電圧より小さい電圧区間にあることを特徴とする請求項26に記載の半導体素子の駆動方法。前記抵抗変化層は、両極性物質であり、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第1電圧より小さいか、あるいはそれと同じである電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第2電圧より小さい正の電圧区間にあることを特徴とする請求項26に記載の半導体素子の駆動方法。抵抗変化材料を含むチャネル層と、前記チャネル層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含み、前記ゲートは、前記チャネル層内にチャネル領域を発生させるスイッチングメモリ素子。前記チャネル層上の半導体層をさらに含み、前記半導体層は、ソースとドレインとを含み、前記ゲートは、前記チャネル層内と前記半導体層内とにチャネル領域を発生させ、前記ソースと前記ドレインとを連結させることを特徴とする請求項29に記載のスイッチングメモリ素子。ソースとドレインとを含む酸化物半導体層をさらに含み、前記ゲートは、前記チャネル領域を発生させ、前記ソースと前記ドレインとを連結させることを特徴とする請求項29に記載のスイッチングメモリ素子。前記ゲートは、前記酸化物半導体層内にチャネル領域をさらに発生させることを特徴とする請求項31に記載のスイッチングメモリ素子。制御部と、請求項1ないし請求項22のうち、いずれか1項に記載の半導体素子を含むメモリと、を含むメモリカード。プロセッサと、入出力装置と、バスと、請求項1ないし請求項22のうち、いずれか1項に記載の半導体素子を含むメモリと、を含む電子システム。本発明の一課題は、印加された電圧によって抵抗が変化する抵抗変化物質を利用した半導体素子を提供することである。本発明の別の課題は、抵抗変化物質を利用した半導体素子の駆動方法を提供することである。一類型による半導体素子は、抵抗変化層と、前記抵抗変化層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含むことができる。前記ゲートと隣接した前記抵抗変化層の少なくとも一部は、ソースとドレインとを連結するチャネル領域でありうる。前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記ソースと前記ドレインは、それぞれ少なくとも1つの傾斜した側壁を含み、前記ゲート絶縁膜は、前記ソース及び前記ドレインの前記傾斜した側壁上に位置しうる。前記半導体素子は、少なくとも1層の半導体層と、前記少なくとも1層の半導体層上のソース及びドレインと、をさらに含み、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記少なくとも1層の半導体層は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に位置しうる。前記少なくとも1層の半導体層は、p型であり、前記ソース及び前記ドレインは、n型でありうる。前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。前記半導体素子は、前記少なくとも1層の半導体層と前記抵抗変化層との間に介在された少なくとも1層の伝導性薄膜層をさらに含むことができる。前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。前記少なくとも1層の伝導性薄膜層は、金属、伝導性を有する金属酸化物または伝導性を有する金属窒化物のうち少なくともいずれか一つでありうる。前記半導体素子は、前記抵抗変化層上のソース及びドレインと、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも1層の伝導性薄膜層と、をさらに含むことができる。前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記ソース及び前記ドレインは、酸化物半導体を含むことができる。前記半導体素子は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも1層の伝導性薄膜層をさらに含むことができる。前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。前記酸化物半導体は、酸化亜鉛ZnO系及び酸化スズSnO2系の金属酸化物半導体のうち少なくともいずれか一つでありうる。前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の少なくとも一部は、前記ソースと前記伝導体層とを連結する第1チャネル領域であり、前記抵抗変化層の少なくとも残部は、前記ドレインと前記伝導体層とを連結する第2チャネル領域でありうる。前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の突出部が、前記ソースと前記ドレインとを互いに分離しうる。前記ソース及び前記ドレインの上面と、前記抵抗変化層の突出部の上面とが同じ高さに位置しうる。前記ゲート絶縁膜は、前記抵抗変化層の突出した上面と、前記ソース及び前記ドレインの上面とを少なくとも部分的に覆うように形成されうる。前記半導体素子は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも1層の伝導性薄膜層をさらに含むことができる。前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。他の類型によれば、ゲート、ソース、ドレイン、抵抗変化層、及び前記ゲートと前記抵抗変化層との間のゲート絶縁膜を含む半導体素子の動作方法が提供され、前記方法は、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記ソース及び前記ドレインのうちいずれか一方をグラウンドに連結し、前記ソース及び前記ドレインのうちいずれか他方に、セット電圧、リセット電圧及び読み取り電圧のうちいずれか1つの電圧を印加することによって、前記抵抗変化層の抵抗を変化させる動作と、前記抵抗変化層の抵抗値を読み取る動作とのうちいずれか1つの動作を遂行する段階と、を含むことができる。一実施形態で、前記抵抗変化層は、単極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第1電圧と第2電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第1電圧及び前記第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第1電圧及び前記第2電圧より小さい電圧区間にあり、前記リセット電圧、前記セット電圧及び前記読み取り電圧は、同じ極性でありうる。他の実施形態で、前記抵抗変化層は、両極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第1電圧より小さいか、あるいはそれと同じ電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第2電圧より小さい正の電圧区間にありうる。他の類型によれば、ゲート、ソース、ドレイン、抵抗変化層、前記ゲートと前記抵抗変化層との間のゲート絶縁膜、及び前記ゲート絶縁膜の反対側の前記抵抗変化層の一面上の伝導体層を含む半導体素子の動作方法が提供され、前記方法は、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記伝導体層をグラウンドに連結され、前記ソースにセット電圧、リセット電圧及び読み取り電圧のうちいずれか1つの電圧を印加することによって、前記抵抗変化層内の第1領域の抵抗を変化させる動作と、前記第1領域の抵抗値を読み取る動作とのうちいずれか1つの動作を遂行する段階と、前記伝導体層をグラウンドに連結し、前記ドレインに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか1つの電圧を印加することによって、前記抵抗変化層内の第2領域の抵抗を変化させる動作と、前記第2領域の抵抗値を読み取る動作とのうちいずれか1つの動作を遂行する段階と、を含むことができる。一実施形態で、前記抵抗変化層は、単極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第1電圧と第2電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第1電圧及び前記第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第1電圧及び前記第2電圧より小さい電圧区間にありうる。他の実施形態で、前記抵抗変化層は、両極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第1電圧より小さいか、あるいはそれと同じ電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第2電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第2電圧より小さい正の電圧区間にありうる。また、他の類型によれば、抵抗変化材料を含むチャネル層と、前記チャネル層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含むスイッチングメモリ素子が提供され、前記ゲートは、前記チャネル層内にチャネル領域を発生させることができる。前記スイッチングメモリ素子は、前記チャネル層上の半導体層をさらに含み、前記半導体層は、ソースとドレインとを含み、前記ゲートは、前記チャネル層内と前記半導体層内とにチャネル領域を発生させ、前記ソースと前記ドレインとを連結させることができる。前記スイッチングメモリ素子は、ソースとドレインとを含む酸化物半導体層をさらに含み、前記ゲートは、前記チャネル領域を発生させ、前記ソースと前記ドレインとを連結させることができる。前記ゲートは、前記酸化物半導体層内にチャネル領域をさらに発生させることができる。また、他の類型によれば、制御部と、前述の半導体素子を具備するメモリと、を含むメモリカードが提供されうる。また、他の類型によれば、プロセッサと、入出力装置と、バスと、前述の半導体素子を含むメモリと、を含む電子システムが提供できる。本発明の半導体素子は、印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として活用している。従って、1個のトランジスタと1層の抵抗変化物質層とが連結された既存の1Tr-1R構造を1つの半導体素子でもって具現できる。該半導体素子を利用すれば、多種の不揮発性メモリまたはプログラム可能論理素子programablelogicdeviceをさらに簡単な構造で具現することが可能である。以下、添付された図面を参照しつつ、抵抗変化物質を利用した半導体素子及びその駆動方法について詳細に説明する。以下の図面で同じ参照符号は、同じ構成要素を指し、図面上で各構成要素の大きさは、説明の明瞭性と便宜さとのために誇張されていることがある。図1Aは、抵抗変化物質を利用した例示的な半導体素子100の概略的な構造を示す断面図である。図1Aを参照すれば、一例による半導体素子100は、印加電圧によって抵抗が変化する抵抗変化層11、前記抵抗変化層11の上面に互いに離間して配置されたソース13及びドレイン14、前記ソース13とドレイン14との間であって抵抗変化層11の上面に部分的に配置されたゲート絶縁膜15、及び前記ゲート絶縁膜15上に形成されたゲート16を含むことができる。抵抗変化層11は、ソース13とドレイン14との間のチャネル領域を含むことができる。抵抗変化層11は、印加電圧によって抵抗が変化する抵抗変化物質からなりうる。例えば、抵抗変化物質に、セット電圧setvoltage以上の電圧が印加されれば、抵抗が低くなるが、このときをオンON状態と呼ぶことができる。また、抵抗変化物質にリセット電圧resetvoltage以上の電圧が印加されれば、抵抗が高まるが、このときをオフOFF状態と呼ぶことができる。抵抗変化層11に使われるこのような抵抗変化物質としては、例えば、遷移金属酸化物TMO:transitionmetaloxideを挙げることができる。例えば、抵抗変化層11は、Ni酸化物、Cu酸化物、Ti酸化物、Co酸化物、Hf酸化物、Zr酸化物、Zn酸化物、W酸化物、Nb酸化物、TiNi酸化物、LiNi酸化物、Al酸化物、InZn酸化物、V酸化物、SrZr酸化物、SrTi酸化物、Cr酸化物、Fe酸化物、Ta酸化物及びそれらの混合物のうち少なくともいずれか一つから形成されうる。それ以外にも、PCMOPr1xCaxMnO3、STOSrTiO3のような多成分系金属酸化物、固体電解質物質のように、電圧/電流印加による抵抗変化特性を有すると知られている抵抗変化物質などが適用されうる。また、図1Aを参照すれば、ソース13とドレイン14との間の領域と、抵抗変化層11とが接触しないように、ゲート絶縁膜15は、ソース13とドレイン14との間であって抵抗変化層11の上面に部分的に形成されており、またソース13及びドレイン14の互いに対向する両側面を少なくとも部分的に覆っている。このために、図1Aに図示されているように、ソース13及びドレイン14の対向する両側面部分の高さが徐々に低くなるようにすなわち、傾斜したり、または曲がるように、ソース13及びドレイン14を処理することもできる。たとえば、図示された例には、ソース13及びドレイン14の側面が徐々に低くなるように図示されているが、他の構成も可能である。例えば、ゲート16は、ソース13及びドレイン14と水平方向には重畳しないが、垂直方向には重畳しうる図示せず。また、ゲート16は、例えばソース13及びドレイン14と重畳しない凹型のゲートでありうる図示せず。図示されてはいないが、ソース13及びドレイン14は、ゲート16に対して自己整合される場合もある。また、図示された例でゲート絶縁膜15は、データを記録するように構成される場合もある。例えば、ゲート絶縁膜15は、ゲート絶縁層、電荷保存層及び遮断層を含むこともできる。この場合、半導体素子100は、電荷保存層に保存された電荷が抵抗変化層11の抵抗を変化させる方式で、マルチビットmultibitのデータを記録するように構成されることもできる。図1Aに図示された半導体素子100の例で、ソース13とドレイン14との間には、ゲート絶縁膜15及びゲート16のみ存在する。この場合、ソース13とドレイン14との電気的連結/遮断は、単にゲート16に印加される電圧によって左右される。一方、ゲート絶縁膜15は、例えば、一般的に使われるシリコン酸化膜SiO2やシリコン窒化膜SiNなどを使用できる。ゲート16としては、多結晶シリコンpoly-Si、酸化インジウムスズITOなどを使用できる。ソース13及びドレイン14は、一般的なシリコンを利用した半導体材料からなりうる。この場合、例えば、図1Aに図示されているように、前記抵抗変化層11とソース13との間、そして抵抗変化層11とドレイン14との間には、それぞれp型半導体層12すなわち、p型シリコン層がさらに介在しうる。ソース13とドレイン14とは、前記p型半導体層12の2つの離間した領域をn型不純物でドーピングして形成しうる。しかし、半導体素子100は、必ずしもこのような構造にのみ限定されるものではない。例えば、p型半導体層12の代わりに、n型半導体層を使用することも可能であり、その場合、ソース13及びドレイン14は、p型不純物でドーピングされうる。また、p型半導体層12、ソース13及びドレイン14は、シリコンの代わりに、窒化物系半導体材料からなりうる。一方、後述するように、抵抗変化層11上に、p型半導体層12を介することなく、n型不純物でドーピングされたソース13及びドレイン14を形成することも可能である。図1Bは、図1Aに図示された半導体素子100の動作を図示している。図1Bに図示されているように、ゲート16に、スレショルド電圧Vth以上の電圧ENを印加すれば、ゲート絶縁膜15の下方に位置する抵抗変化層11の領域Rには、ソース13とドレイン14との間に電気的チャネルが形成される。従って、ソース13、抵抗変化層11の前記領域R及びドレイン14を介して電流が流れる。この状態で、ソース13及びドレイン14に所定の電圧を印加すれば、抵抗変化層11の抵抗状態を調節することができ、あるいは抵抗変化層11の抵抗値を読み取ることができる。例えば、ソース13をグラウンド0Vに連結し、ドレイン14にセット電圧Vsetを印加すれば、抵抗変化層11の抵抗が低くなりうる。また、ソース13をグラウンド0Vに連結し、ドレイン14にリセット電圧Vresetを印加すれば、抵抗変化層11の抵抗が高くなりうる。また、抵抗変化層11で、抵抗の変化を起こさない程度に低い読み取り電圧Vreadをドレイン14に印加する場合には、抵抗変化層11の現在抵抗値を読み取ることが可能である。抵抗変化層11に使われる抵抗変化物質の種類によっては、印加電圧の大きさによって、さらに多様な抵抗状態を有するようにすることもできる。このような点で、図1Aに図示された半導体素子100は、1Tr-1R構造1個のトランジスタと1個の抵抗変化物質とが連結された構造と同じ動作効果を有することができる。本実施形態による半導体素子100の動作方法で、ドレイン14をグラウンドに連結し、ソース13に、セット電圧、リセット電圧または読み取り電圧を印加することも可能である。本実施形態では、ソース13及びドレイン14を区分して説明しているが、前記半導体素子100は、双方向性でありうる。具体的なセット、リセット及び読み取りの動作は、抵抗変化層11を形成する抵抗変化物質が、単極性物質unipolarであるか、あるいは両極性bipolar物質であるかによって変わりうる。例えば、図2は、抵抗変化層11が単極性物質からなる場合の電圧-電流特性を示すグラフである。図2のグラフで横軸は、ゲート16にスレショルド電圧Vth以上の電圧ENを印加しつつ、ソース13及びドレイン14にそれぞれ電圧を印加するとき、結果として抵抗変化層11に印加される電圧Vを表す。また、図2のグラフで縦軸は、前記電圧Vによって、ソース13とドレイン14との間に流れる電流Idを表す。一方、実線で表示された第1グラフG1は、抵抗変化層11の抵抗値が相対的に低くなったときすなわち、低抵抗状態に現れる電流-電圧曲線を示し、点線で表示された第2グラフG2は、抵抗変化層11の抵抗値が相対的に高くなったときすなわち、高抵抗状態に現れる電流-電圧曲線を示す。第1グラフG1を参照すれば、抵抗変化層11に印加される電圧に比例して、電流Idが変化することが分かる。しかし、抵抗変化層11に印加される電圧が、第1電圧V1V1>0に達すれば、抵抗変化層11の抵抗が突然に大きくなり、抵抗変化層11の電流Idが急激に小さくなることが分かる。すなわち、抵抗変化層11は、高抵抗状態となる。抵抗変化層11のこのような高抵抗状態は、抵抗変化層11に第2電圧V2V2>V1が印加されるまで維持される。従って、抵抗変化層11に電圧を印加している最中の△VV1~V2区間では、抵抗変化層11は、高抵抗状態を維持する。次に、抵抗変化層11に印加される電圧が第2電圧V2より大きくなれば、抵抗変化層11の抵抗は、また急激に低くなり、電流Idが増加する。すなわち、抵抗変化層11は、低抵抗状態となる。それにより、抵抗変化層11の電流Idは、印加される電圧に比例して変化する。一方、初期に、第1電圧V1より大きい電圧範囲で、抵抗変化層11にいかなる値の電圧が印加されたかによって、第1電圧V1より小さい測定電圧で測定された電流値は、前記測定電圧が同一であっても異なることになる。例えば、抵抗変化層11に、第3電圧V3V3>V2を印加し、抵抗変化層11を低抵抗状態第1状態にする。その後、抵抗変化層11に、第1電圧V1より小さい電圧を印加すれば、第1グラフG1による電流値が抵抗変化層11から測定される。一方、第1電圧V1より大きいか、あるいはそれと同じであって、第2電圧V2より小さいか、あるいはそれと同じである所定の電圧V1≦V≦V2を抵抗変化層11に印加し、抵抗変化層11を高抵抗状態第2状態にすることができる。その後、抵抗変化層11に、第1電圧V1より小さい電圧を印加すれば、第2グラフG2による電流値が抵抗変化層11から測定されうる。図2のグラフから分かるように、第1電圧V1より小さい所定の電圧で、第2グラフG2に沿って測定された電流値は、第1グラフG1に沿って測定された電流値より非常に小さい。これは、第1電圧V1より小さい所定の電圧で、抵抗変化層11から互いに異なる2つの電流値が測定できるということを意味する。測定される2つの電流値は、それぞれ抵抗変化層11に記録されたデータ0及び1に該当しうる。例えば、第1状態は、抵抗変化層11にデータ1が記録された場合であり、第2状態は、抵抗変化層11にデータ0が記録された場合でありうる。しかし、これに限定されるものではない。例えば、第1状態は、抵抗変化層11にデータ0が記録された場合であり、第2状態は、抵抗変化層11にデータ1が記録された場合でもありうる。このような抵抗変化層11の電圧-電流特性を利用して、抵抗変化層11にデータを記録でき、記録されたデータを読み取るまたは消去することができる。図3は、抵抗変化層11が単極性物質からなる場合に、データの記録、読み取り及び消去のために抵抗変化層11に印加される電圧パルスの例を示している。図3で、電圧Vw1は、抵抗変化層11にデータ、例えば、1を記録するために、抵抗変化層11に印加する第1書き込み電圧パルスを示す。第1書き込み電圧パルスVw1は、図2の第3電圧V3に該当する値である。このような点で、第1書き込み電圧パルスVw1は、セット電圧でありうる。電圧Vr1は、抵抗変化層11に記録されたデータ1を読み取るために、抵抗変化層11に印加する第1読み取り電圧パルスを示す。第1読み取り電圧パルスVr1は、図2の第1電圧V1より小さい値に該当する。図2の第1グラフG1から分かるように、抵抗変化層11に第3電圧V3が印加される場合、抵抗変化層11は、抵抗が低い状態となる。このような低い抵抗状態は、抵抗変化層11に、第1電圧V1より小さい電圧Vr1が印加されるときにもそのまま維持される。従って、図3のように、第1電圧V1より小さい電圧に該当する第1読み取り電圧パルスVr1を抵抗変化層11に印加したとき、抵抗変化層11から測定される電流値は、抵抗変化層11に、第1電圧V1と第2電圧V2との間の電圧を印加したときに測定される電流値より、著しく大きくなる。その結果、抵抗変化層11にデータ1が記録されうる。また、図3で電圧Vw2は、抵抗変化層11にデータ0を記録するために、抵抗変化層11に印加する第2書き込み電圧パルスである。このような点で、第2書き込み電圧パルスVw2はリセット電圧でありうる。第2書き込み電圧パルスVw2は、図2の第1電圧V1と第2電圧V2との間の電圧に該当する。従って、第2書き込み電圧パルスVw2は、第1書き込み電圧パルスVw1より小さい。抵抗変化層11に第2書き込み電圧パルスVw2が印加される場合、抵抗変化層11の抵抗は急激に高まり、高抵抗状態に転換されうる図2参照。抵抗変化層11のこのような高い抵抗状態は、抵抗変化層11に印加される電圧パルスが、第1電圧V1より小さいときにもそのまま維持されうる図2の第2グラフG2参照。また、電圧Vr2は、抵抗変化層11からデータ0を読み取るために、抵抗変化層11に印加する第2読み取り電圧パルスを示す。第2読み取り電圧パルスVr2は、第1電圧V1より小さい電圧であり、第1読み取り電圧パルスVr1と同じ大きさの電圧でありうる。従って、抵抗変化層11に、第2書き込み電圧パルスVw2を印加した後、抵抗変化層11に第2読み取り電圧パルスVr2を印加すれば、抵抗変化層11から測定される電流値は、前述のデータ1を読み取るときより、著しく小さくなる。図4は、抵抗変化層11が両極性物質からなる場合の電圧-電流特性を示すグラフである。図4のグラフで横軸は、ゲート16にスレショルド電圧Vth以上の電圧ENを印加しつつ、ソース13及びドレイン14にそれぞれ電圧を印加するとき、結果として抵抗変化層11に印加される電圧Vを示している。図4のグラフで縦軸は、前記電圧Vによって、ソース13とドレイン14との間に流れる電流Idを示す。図2のグラフと比較するとき、図4に図示された両極性物質の電圧-電流特性は、単極性物質の電圧-電流特性と異なるということが分かる。また、図4で、第3グラフG3は、例えば、第5電圧V5より小さいか、あるいはそれと同じである負の電圧VV≦V5<0が印加された後、電圧区間V5<V<V4で示される両極性抵抗変化層11の電圧-電流特性を示す。また、第4グラフG4は、例えば第4電圧V4より大きいか、あるいはそれと同じである正の電圧VV≧V4>0が印加された後、電圧区間V5<V<V4で示される抵抗変化層11の電圧-電流特性を示している。前記第3グラフG3及び第4グラフG4を参照すれば、第4電圧V4より大きいか、あるいはそれと同じである電圧が抵抗変化層11に印加されれば、抵抗変化層11は、抵抗が相対的に高い高抵抗状態となる。その後、抵抗変化層11の電圧-電流特性は、第4グラフG4に従う。従って、抵抗変化層11に、第4電圧V4より大きいか、あるいはそれと同じである電圧が印加された後、抵抗変化層11のこのような高い抵抗特性第3状態は、抵抗変化層11に、負の第5電圧V5が印加されるまで維持されうる。また、第3グラフG3及び第4グラフG4を参照すれば、第5電圧V5より小さいか、あるいはそれと同じである負の電圧が、抵抗変化層11に印加されれば、抵抗変化層11は、抵抗が相対的に低い低抵抗状態となる。その後、抵抗変化層11の電圧-電流特性は、第3グラフG3に従う。従って、抵抗変化層11に、第5電圧V5より小さいか、あるいはそれと同じである負の電圧が印加された後、抵抗変化層11のこのような低い抵抗特性第4状態は、抵抗変化層11に、正の第4電圧V4が印加されるまで維持されるということが分かる。前記第3状態及び第4状態を介して分かるように、抵抗変化層11は、負の第5電圧V5と正の第4電圧V4との間の電圧区間で、2つの電流値または2つの抵抗値を有する。従って、第3状態と第4状態とのうち一方は、データ1、他方は、データ0に対応しうる。抵抗変化層11のこのような状態は、第4電圧V4以上、または第5電圧V5以下の電圧を抵抗変化層11に印加することによって決定される。抵抗変化層11の状態を測定するために印加される電圧は、第4電圧V4より小さいか、あるいは第5電圧V5より大きいので、抵抗変化層11の状態を測定した後すなわち、読み取った後でも、抵抗変化層11の状態は、測定前状態がそのまま維持される。これは、抵抗変化層11に記録されたデータを読み取った後でも、抵抗変化層11に記録されたデータが読み取る前の状態そのままに維持されるということを意味する。以下では、便宜上第3状態でデータ1が記録され、第4状態で、データ0が記録されると説明する。図5は、抵抗変化層11が両極性物質からなる場合に、データの記録、読み取り及び消去のために、抵抗変化層11に印加される電圧パルスの例を示している。図5を参照すれば、電圧Vw3は、抵抗変化層11に、例えば、データ1を記録するために、抵抗変化層11に印加する第3書き込み電圧パルスを示す。第3書き込み電圧パルスVw3は、第4電圧V4より大きいか、あるいはそれと同じでありうる。このような点で、第3書き込み電圧パルスVw3はセット電圧でありうる。電圧Vr3は、第3書き込み電圧パルスVw3の印加によって抵抗変化層11に記録されたデータ1を読み取るために、抵抗変化層11に印加される第3読み取り電圧パルスを示している。第3読み取り電圧パルスVr3は、第3書き込み電圧パルスVw3より小さくVr3<Vw3、0より大きく、第4電圧V4より小さい0<Vr3<V4。前記第3読み取り電圧パルスVr3が、第3書き込み電圧パルスVw3より小さいだけではなく、極性も同じであるので、抵抗変化層11に、第3読み取り電圧パルスVr3が印加されても、抵抗変化層11の抵抗値は変化しない。前述のように、抵抗変化層11が両極性物質からなる場合、抵抗変化層11の抵抗は、負の第5電圧V5以下の電圧で急激に低くなる。従って、負の第5電圧V5は、第3書き込み電圧パルスVw3の印加によって抵抗変化層11に記録されたデータを消去する電圧になりうる。図5の例で電圧Ve1は、第5電圧V5に該当する第1消去電圧パルスを示している。抵抗変化層11に、第1消去電圧パルスVe1が印加されれば、抵抗変化層11の抵抗が急激に低くなり、それに記録されたデータは、消去される。このような点で、前記第1消去電圧パルスVe1は、リセット電圧でありうる。抵抗変化層11の抵抗が低くなった状態は、抵抗変化層11に、異なるデータが記録された状態であると見なすことができる。従って、第1消去電圧パルスVe1は、抵抗変化層11に、例えば、データ0を記録するための書き込み電圧でもある。また、図5で電圧Vr4は、第4読み取り電圧パルスであり、第1消去電圧パルスVe1が印加された、すなわち、データ0が記録された抵抗変化層11からデータ0を読み取るために印加される。ここで、第4読み取り電圧パルスVr4は、第1消去電圧パルスVe1の絶対値より小さいVr2<|Ve1|。例えば、第4読み取り電圧パルスVr4は、第3読み取り電圧パルスVr3と同じでありうる。従って、抵抗変化層11に、第1消去電圧パルスVe1が印加された後、第4読み取り電圧パルスVr4が印加されても、抵抗変化層11は、第1消去電圧パルスVe1が印加された後の低抵抗状態をそのまま維持できる。従って、前記抵抗変化層11では、データを読み取った後で一般的に要求される再保存過程が不要である。図6Aは、抵抗変化物質を利用した他の例示的な半導体素子110の概略的な構造を示す断面図である。図6Aを参照すれば、p型半導体層12と抵抗変化層11との間に、伝導性薄膜層17がさらに介在されている。それ以外には、図6Aに図示された半導体素子110の構成は、図1Aに図示された半導体素子100の構成と同一である。図6Aには、p型半導体層12と抵抗変化層11との界面に、伝導性薄膜層17が形成されていると図示されている。例えば、伝導性薄膜層17は、p型半導体層12と抵抗変化層11を分離させることができる。しかし、p型半導体層12と抵抗変化層11との界面の、単に一部分にのみ伝導性薄膜層17が形成されることもある。この場合、p型半導体層12は、抵抗変化層11と部分的に分離されるのみである。伝導性薄膜層17は、例えば、金属または伝導性を有する金属酸化物からなりうる。例えば、伝導性薄膜層17は、Pt、Ru、Ir、W、Tiのような金属、酸化インジウムスズITO、酸化インジウム亜鉛IZOのような伝導性金属酸化物、またはTiNのような伝導性金属窒化物、或いはそれらの混合物を使用できる。このような伝導性薄膜層17は、抵抗変化層11とp型半導体層12との界面非適合性による特性低下を改善できる。図6Bは、図6Aに図示された半導体素子110の動作を図示している。図6Bを参照すれば、ゲート16にスレショルド電圧Vth以上の電圧ENを印加するとき、ゲート絶縁膜15の下方にある抵抗変化層11の領域Rには、ソース13とドレイン14との間の電気的チャネルが形成される。その結果、半導体素子110のソース13、抵抗変化層11の前記領域R及びドレイン14を介して電流が流れる。それにより、前述のように、ソース13及びドレイン14に所定の電圧を印加することによって、抵抗変化層11の抵抗状態を調節し、または抵抗変化層11の抵抗値を読み取ることができる。また、図6Bに図示されているように、電流は、伝導性薄膜層17を介して、抵抗変化層11の全体領域に伝わりうる。従って、伝導性薄膜層17を使用することによって、抵抗変化層11の抵抗をさらに容易に変化できる。図7Aは、抵抗変化物質を利用したさらなる他の例示的な半導体素子120の概略的な構造を示す断面図である。図7Aを参照すれば、抵抗変化層11の底面に、伝導体層18がさらに配置されている。伝導体層18には、例えば、Ptのように伝導性にすぐれる金属を使用し、または伝導性酸化物や伝導性窒化物を使用しうる。伝導体層18を除外した半導体素子120の残りの構成は、図1Aに図示された半導体素子100の構成と同一である。図7Bは、図7Aに図示された半導体素子120の動作を図示している。図7Bを参照すれば、ゲート16に、スレショルド電圧Vth以上の電圧を印加したとき、ゲート絶縁膜15の下方にある抵抗変化層11の第1領域R1には、ソース13との電気的チャネルが形成され、ゲート絶縁膜15下方の抵抗変化層11の第2領域R2には、ドレイン14との電気的チャネルが形成される。この場合、ソース13に印加された電流は、第1領域R1を介して、伝導体層18に主に流れる。また、ドレイン14に印加された電流は、主に第2領域R2を介して伝導体層18に流れる。従って、図7Aに図示された半導体素子120の場合、ソース13及びドレイン14に印加される電圧によって、1つの抵抗変化層11内で抵抗状態が独立して変化する2つの領域R1,R2を有することができる。例えば、ゲート16に、スレショルド電圧Vth以上の電圧を印加した状態で、伝導体層18をグラウンドに連結し、ソース13及びドレイン14のうちソース13にのみセット電圧Vsetを印加すれば、抵抗変化層11の第1領域R1の抵抗が低くなりうる。また、ソース13にのみリセット電圧Vresetを印加すれば、抵抗変化層11の第1領域R1の抵抗が高くなりうる。ソース13にのみ読み取り電圧Vreadを印加する場合には、抵抗変化層11の第1領域R1の現在抵抗値を読み取ることができる。一方、ゲート16に、スレショルド電圧Vth以上の電圧を印加した状態で、伝導体層18をグラウンドに連結し、ドレイン14にセット電圧Vsetを印加すれば、抵抗変化層11の第2領域R2の抵抗が低くなりうる。また、ドレイン14にリセット電圧Vresetを印加すれば、抵抗変化層11の第2領域R2の抵抗が高くなりうる。ドレイン14に読み取り電圧Vreadを印加するならば、抵抗変化層11の第2領域R2の現在抵抗値を読み取ることができる。前述のように、2つの領域R1,R2間の干渉をできる限り回避するために、ソース13に電圧を印加して、第1領域R1の抵抗を変化させ、又は抵抗値を読み取る間に、ドレイン14には、0Vの電圧を印加する。また、ドレイン14に電圧を印加して、第2領域R2の抵抗を変化させ、又は抵抗値を読み取る間に、ソース13に0Vの電圧を印加する。このような点で、図7Aに図示された半導体素子120は、2つの1Tr-1R構造を有すると見ることができる。この場合、単一ビットはもとより、多数ビットのデータも記録されうる。図8は、抵抗変化物質を利用したさらなる他の例示的な半導体素子130の概略的な構造を示す断面図である。図8に図示された半導体素子130の場合には、p型半導体層12と抵抗変化層11との間に、それぞれ前述の伝導性薄膜層17がさらに介在されている。伝導性薄膜層17が追加されているという点を除外すれば、図8に図示された半導体素子130の構成は、図7Aに図示された半導体素子120の構成と同一であるか、あるいは類似している。前述のように、伝導性薄膜層17を使用することによって、半導体素子130で、抵抗変化層11の2つの領域R1,R2での抵抗をさらに容易に変化できる。図8に図示された半導体素子130の動作は、図7Bを参照して半導体素子120について説明したところと同じでありうる。図9は、抵抗変化物質を利用したさらなる他の例示的な半導体素子140の概略的な構造を示す断面図である。図9に図示された半導体素子140の構成は、図1Aに図示された半導体素子100の構成と概して類似しており、抵抗変化層11上に、p型半導体層12が存在しないという点で違いがある。すなわち、抵抗変化層11の上面に、ソース19Sとドレイン19Dとが直接形成されている。図9を参照すれば、抵抗変化層11の上面には、ソース19Sとドレイン19Dとが互いに離間して配置されている。このような構造で、ソース19Sとドレイン19Dは、例えば、酸化物半導体材料からなることもある。例えば、酸化物半導体材料として、酸化亜鉛ZnO系または酸化スズSnO2系の金属酸化物半導体を使用できる。ソース19Sとドレイン19Dは、ドーパントでドーピングされた酸化物半導体材料でありうる。このような半導体素子140の動作は、図1Bを参照して半導体素子100について説明したところと同じでありうる。図10は、抵抗変化物質を利用したさらなる他の例示的な半導体素子150の概略的な構造を示す断面図である。図10を参照すれば、ソース19Sと抵抗変化層11との間、そしてドレイン19Dと抵抗変化層11との間に、それぞれ伝導性薄膜層17がさらに介在されている。それ以外に、図10に図示された半導体素子150の構成は、図9に図示された半導体素子140の構成と同一である。図10には、ソース19Sと抵抗変化層11との間、及びドレイン19Dと抵抗変化層11との間の全体界面に伝導性薄膜層17が形成されていると図示されているが、ソース19Sと抵抗変化層との11間、及びドレイン19Dと抵抗変化層11との間の、単に一部分にのみ伝導性薄膜層17が形成される場合もある。図10に図示された半導体素子150の動作は、図6Bを参照して説明した半導体素子110の動作と同じでありうる。また、図11は、抵抗変化物質を利用したさらなる他の例示的な半導体素子160の概略的な構造を示す断面図である。図11を参照すれば、抵抗変化層11の底面に、前述の伝導体層18がさらに配置されている。伝導体層18を除外した半導体素子160の残りの構成は、図9に図示された半導体素子140の構成と同一である。前述のように、抵抗変化層11の底面に、伝導体層18が存在するので、図11に図示された半導体素子160は、2つの1Tr-1R構造を有すると見ることができる。従って、前記半導体素子160の動作は、図7Bを参照して説明したところと同じである。図12は、抵抗変化物質を利用したさらなる他の例示的な半導体素子170の概略的な構造を示す断面図である。図12を参照すれば、前記ソース19Sと抵抗変化層11との間、そしてドレイン19Dと抵抗変化層11との間に、それぞれ伝導性薄膜層17がさらに介在されている。また、抵抗変化層11の底面には、伝導体層18がさらに配置されている。従って、図12に図示された半導体素子170の構成は、伝導性薄膜層17が追加されているという点を除外すれば、図11に図示された半導体素子160の構成と同一である。このような図12に図示された半導体素子170の動作は、図7Bを参照して説明した半導体素子120の動作と同一でありえる。図13は、抵抗変化物質を利用したさらなる他の例示的な半導体素子180の概略的な構造を示す断面図である。図13を参照すれば、抵抗変化層11の上面の少なくとも中央部分11aが、ソース29Sとドレイン29Dとの対向する側面にそれぞれ接するように突出している。すなわち、図13に図示された半導体素子180は、中央部分11aが少なくとも部分的に突出した抵抗変化層11と、前記抵抗変化層11の上面において、抵抗変化層11の中央部分11aの両側面とそれぞれ接触するように互いに離間して配置されたソース29S及びドレイン29Dと、前記抵抗変化層11の中央部分11a、並びにソース29S及びドレイン29D上に配置されたゲート絶縁膜25と、ゲート絶縁膜25上に配置されたゲート26と、を含むことができる。図13に図示されているように、ソース29Sとドレイン29Dとの上面と、抵抗変化層11の突出した中央部分11aの上面との高さは、同一でありえる。それにより、平坦な形態のゲート絶縁膜25が、抵抗変化層11の突出した中央部分11aの上面を全体的に覆うように形成されうる。また、ゲート絶縁膜25は、ソース29Sとドレイン29Dとの上面を少なくとも部分的に覆うように形成されうる。図13に図示された半導体素子180は、前述の他の半導体素子と比較するとき、製造工程が比較的簡単でありうる。また、図13に図示された構造を有する半導体素子180の場合、抵抗変化層11の一部すなわち、中心部分11aが、ソース29Sとドレイン29Dとの間に直接配置され、その上に、ゲート絶縁膜25とゲート26とが位置するので、ゲート26のスレショルド電圧を低くすることができる。さらに、ソース29Sとドレイン29Dとの間で電流が流れうるチャネル領域のON/OFFは、ゲート電圧に絶対的に依存せず、ソース29Sとゲート29Dとに印加される電圧によっても、チャネル領域が部分的にON/OFFされうる。従って、抵抗変化層11での抵抗変化比がさらに大きくなりうる。一方、たとえ図示していないにしても、図13に図示された半導体素子180も、ソース29Sと抵抗変化層11との間、そしてドレイン29Dと抵抗変化層11との間に、それぞれ伝導性薄膜層17をさらに含むことができる。また、図13には図示されてはいないものの、前記半導体素子180は、抵抗変化層11の底面に配置された伝導体層18をさらに含むことができる。また、本実施形態によれば、抵抗変化層11は、見えないこともある。例えば、ソース29Sとドレイン29Dとの間に空間が形成されるように、前記ソース29Sとドレイン29Dとの材料をエッチングし、その空間内に抵抗変化材料を充填することもできる。図14は、例示された実施形態によるメモリカード500を概略的に図示している。図14を参照すれば、制御部510とメモリ520は、電気的信号を交換できる。例えば、制御部510の命令によってメモリ520は、制御部510とデータを交換できる。メモリカード500は、メモリ520内にデータを記録することもでき、メモリ520からデータを出力することもできる。メモリ520は、図1A及び図1B、並びに図6Aないし図13に図示された半導体素子のうちいずれか一つを含むことができる。このようなメモリカード500は、多様な携帯用電子機器の記録媒体として使われうる。例えば、メモリカード500は、MMCmultimediacard、NASDsecuredigitalカードでありうる。図15は、例示された実施形態による電子システム600を概略的に図示するブロック図である。図15を参照すれば、プロセッサ610、入出力装置630及びメモリ620は、バス640を介して互いにデータ通信を行うことができる。プロセッサ610は、プログラムを実行して、電子システム640を制御できる。入出力装置630は、電子システム600のデータ入出力を行うことができる。電子システム600は、入出力装置630を使用し、外部の装置例えば、パソコンや通信網と連結されてデータを交換することができる。メモリ620は、プロセッサ610の動作のためのコードやプログラムを保存することができる。例えば、メモリ620は、図1A及び図1B、並びに図6Aないし図13に図示された半導体素子のうちいずれか一つを含むことができる。例えば、このような電子装置600は、メモリ620を要求する多様な電子制御システムを具現でき、例えば、携帯電話、MP3プレーヤ、ナビゲータ、SSDsolidstatediskまたは家電製品で使われうる。以上、本発明の理解を助けるために、抵抗変化物質を利用した半導体素子及びその駆動方法に係わる例示的な実施形態について説明し、かつ添付された図面に図示された。しかし、このような実施形態は、単に本発明を例示するためのものであり、それらを制限するものではないという点を理解せねばならない。そして、本発明は、図示されて説明された説明に限定されるものではないという点を理解せねばならない。これは、多様な他の変形が本技術分野で当業者に可能であるためである。"