半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域と、少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極と、を備え、前記ゲートトレンチは、前記所定の方向において前記ソース領域および前記ドレイン領域間よりも幅広な領域を前記ソース領域および前記ドレイン領域よりも深い位置に有し、前記ゲート絶縁膜は、前記ドレイン領域の界面に接触する領域の厚みが、前記幅広な領域の内壁に接触する領域の厚みよりも厚く、前記ドレイン領域における前記ゲート絶縁膜と接触する界面が、前記ゲート電極側に突出した凸部を前記半導体基板の厚み方向の全幅にわたって有し、前記素子領域において前記ソース領域および前記ドレイン領域よりも深い位置の前記ゲート絶縁膜と接触する前記半導体基板の界面が、前記ゲート電極側に突出する凸部を有すること、を特徴とする半導体装置。半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域と、少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極と、を備え、前記ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有すること、を特徴とする半導体装置。前記凸部は、前記ドレイン領域の界面において、前記半導体基板の厚み方向の全幅にわたって設けられること、を特徴とする請求項2に記載の半導体装置。前記ゲートトレンチは、前記所定の方向において前記ソース領域および前記ドレイン領域間よりも幅広な領域を前記ソース領域および前記ドレイン領域よりも深い位置に有し、前記ゲート絶縁膜は、前記ドレイン領域の界面に接触する領域の厚みが、前記幅広な領域の内壁に接触する領域の厚みよりも厚いこと、を特徴とする請求項2または3に記載の半導体装置。前記凸部は、前記半導体基板の面方向において前記ゲート電極側に突出した三角形状、台形状および円弧状のうちのいずれか1つの形状を有すること、を特徴とする請求項2~4のいずれか1つに記載の半導体装置。前記素子領域において前記ソース領域および前記ドレイン領域よりも深い位置の前記ゲート絶縁膜と接触する前記半導体基板の界面が、前記ゲート電極側に突出する凸部を有すること、を特徴とする請求項2~5のいずれか1つに記載の半導体装置。本発明の実施形態は、上記に鑑みてなされたものであって、短チャネル効果の抑制およびオフリーク電流の抑制が可能な半導体装置を提供することを目的とする。実施形態の半導体装置は、半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域とを備える。また、実施形態の半導体装置は、少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極を備える。ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有する。以下に、半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。第1の実施の形態図1は、第1の実施の形態にかかるリセスチャネル型トランジスタTr1以下、トランジスタTr1と呼ぶ場合があるの構造を模式的示す平面図である。図2は、第1の実施の形態にかかるリセスチャネル型トランジスタTr1の構造を模式的に示す図であり、図2aは図1のA-A’線に沿う要部縦断面図、図2bは図1のB-B’線に沿う要部縦断面図、図2cは図2aのC-C’線に沿う要部横断面図である。なお、図1においては、半導体基板10、素子領域11、不純物拡散層であるソースドレイン領域16およびゲート電極15に注目して示しており、その他の部材の図示を省略している。トランジスタTr1は、半導体基板10の表層に形成されたSTI構造の素子分離領域12により仕切られた素子領域11に形成され、ゲート絶縁膜14とゲート電極15とソースドレイン領域16とを有する。半導体基板10は、例えばP型不純物を含有するp型シリコン基板である。この場合のソースドレイン領域16は、n型不純物を含有するn型不純物拡散層である。なお、半導体基板10の構成に特に制限はなく、通常半導体用途に用いられるものを使用することができる。素子分離領域12は、シリコン酸化SiO2膜により形成されている。なお、図2bでは素子分離領域12の高さが、チャネルCHを構成する素子領域の半導体基板10の上面ゲート絶縁膜14の下面よりも高くされているが素子分離領域12の高さはこれに限定されず、上記の半導体基板10の上面と比べてどの位置とされてもよい。ゲートトレンチ13は、図2aに示すようにゲート幅方向に垂直な面に沿った縦断面において、半導体基板10の表面から略垂直に掘り込まれた垂直領域と、垂直領域の下方において円弧状に掘り込まれた円弧状領域とが連通したフラスコ形状を有する。円弧状領域は、ゲート幅方向に垂直な面方向において垂直領域よりも一部が幅広とされている。垂直領域の下端位置は、ソースドレイン領域16の下端位置と略等しくされている。ゲート絶縁膜14は、ゲートトレンチ13の内壁に形成されており、ゲートトレンチ13の垂直領域における厚みがゲートトレンチ13の円弧状領域における厚みよりも厚く形成されている。ゲート絶縁膜14の厚みが一様でなく、ゲートトレンチ13の垂直領域における厚みが厚くされることにより、ソースドレイン領域16とゲート電極15との間のトンネル電流およびゲート絶縁膜14の容量を低減することができる。ゲート電極15は、ポリシリコン層15aと、ポリシリコン層15a上に形成された低抵抗層15bとから構成され、ゲートトレンチ13の形状に沿ったフラスコ形状とされている。ポリシリコン層15aは、ゲートトレンチ13の内部に一部が埋設されるとともに、一部が半導体基板10の表面から突出して形成されている。すなわち、ポリシリコン層15aは、半導体基板10の厚み方向においてソースドレイン領域16より深い位置まで形成されている。低抵抗層15bは、金属膜またはシリサイド層により形成される。ソースドレイン領域16は、素子領域11においてゲートトレンチ13に埋設されたゲート電極15のポリシリコン層15aの一部を挟んで半導体基板10の表層に形成され、一方がソース領域16s、他方がドレイン領域16dとされる。ソースドレイン領域16の高さ寸法は特に限定されないが、本実施の形態では例えば5nmとされる。ソースドレイン領域16には、導電性材料からなる拡散層コンタクト18が接続している。拡散層コンタクト18は、それぞれ絶縁膜からなる側壁部17によりゲート電極15と絶縁され、ソースドレイン領域16とその上層に設けられた配線層図示せずとを導通させる。チャネルCHは、素子領域11の半導体基板10において、ゲート絶縁膜14に隣接して2つのソースドレイン領域16の間に形成されている。上述した第1の実施の形態にかかるリセスチャネル型トランジスタTr1では、図2cに示されるように、ソースドレイン領域16におけるゲート絶縁膜14と接触する界面ゲート絶縁膜14を介してゲート電極15のポリシリコン層15aと対向する側面は、ゲート電極15側に突出した凸形状を有する。すなわち、半導体基板10の面方向において、ドレイン領域16dにおけるゲート絶縁膜14と接触する界面には、ゲート幅方向の略中央部がゲート電極15側に突出した三角形状の凸部16daが形成される。また、ソース領域16sにおけるゲート絶縁膜14と接触する界面にはゲート幅方向の略中央部がゲート電極15側に突出した三角形状の凸部16saが形成される。リセスチャネル型トランジスタTr1は、その構造に起因して、トランジスタオフ時、すなわちゲート電圧:0V、ドレイン電圧:電源電圧の時におけるドレイン領域16d-ゲート電極15間のトンネル電流リーク電流が平面型トランジスタと比べて多くなる。そして、このトンネル電流リーク電流は、ドレイン領域16dからゲート電極15へ向かう単位面積あたりの実行的な電界の大きさ電気力線の密度が大きくなるにしたがって増加する。そこで、第1の実施の形態にかかるリセスチャネル型トランジスタTr1では、ドレイン領域16dにおけるゲート絶縁膜14と接触する界面の形状が、ゲート電極15側に突出した凸形状とされている。この凸形状は、該界面における高さ方向の全幅において形成される。ドレイン領域16dがこのような凸形状を有することにより、ドレイン領域16dからゲート電極15へ向かう電気力線を図2c中の矢印に示されるように半導体基板10の面方向において発散させる。これにより、このリセスチャネル型トランジスタTr1では、トランジスタオフ時、すなわちゲート電圧:0V、ドレイン電圧:電源電圧の時にドレイン領域16dからゲート電極15のへ向かう単位面積あたりの実行的な電界の大きさ電気力線の密度を小さくすることができ、トランジスタオフ時におけるドレイン領域16d-ゲート電極15間のトンネル電流リーク電流を低減することができる。なお、上記の凸形状は、ドレイン領域16dにおけるゲート絶縁膜14と接触する界面における高さ方向の全幅において形成されることが好ましいが、高さ方向における一部に形成されてもよい。また、上述したドレイン領域16dの形状は、隣接するトランジスタ同士でソースドレイン領域16を共有する構造のトランジスタにも適用可能である。また、上記の凸形状は、図2cに示した三角形状に限定されない。図3は、ドレイン領域16dにおけるゲート絶縁膜14と接触する界面の形状の他の例を示す断面図であり、図2cに対応する図である。図3aは、ゲート幅方向における中央部近傍がゲート電極15側に凸とされるとともにゲート幅方向における外縁部が平坦とされた三角形状の例を示している。図3bは、図2cにおける三角形状においてゲート幅方向における中央部近傍が平坦面とされた台形状の例を示している。図3cは、円弧状のようななだらかな曲線形状の例を示している。また、図2cおよび図3においては、ソース領域16sにおけるゲート絶縁膜14と接触する界面もゲート電極15側に突出した凸形状を有する場合について示しているが、上述した効果を得る観点からは、ソース領域16sについてはゲート絶縁膜14と接触する界面は導体基板10の面方向に対して略垂直な平坦面とされていてよい。次に、上記のように構成された第1の実施の形態にかかるリセスチャネル型トランジスタTr1の製造方法について図4~図10-2を参照して説明する。図4~図10-2は、第1の実施の形態にかかるリセスチャネル型トランジスタTr1の製造方法の一例を示す図である。図4、図5、図7~図9においてaは図2aに対応する要部縦断面図、bは図2bに対応する要部縦断面図、cは図2cに対応する要部横断面図である。図6-1、図6-2、図10-1、図10-2は、図2aに対応する要部縦断面図である。まず図4a、b、cに示すように、p型シリコン基板からなる半導体基板10上にSTI法により素子分離領域12が形成される。これにより、半導体基板10の面内において略矩形状の複数の素子領域11が画定される。次に、図5a、b、cに示すように、素子領域11の長手方向に沿う断面においてフラスコ形状を有するゲートトレンチ13を素子領域11の所定の位置に形成する。ゲートトレンチ13は、複数の素子領域11および素子分離領域12に跨って延在するように、素子領域11と交差する方向にライン状に形成される。ここで、ゲートトレンチ13の側面は、素子領域11の長手方向において対向する一対の側面13sが半導体基板10のシリコン面とされ、他の一対の側面が素子分離領域12の側面とされる。また、シリコン面からなる一対の側面13sは、100面方位を有する面とされる。なお、シリコン面からなる一対の側面13sのうち、少なくともトランジスタTr1においてドレイン領域16dが形成される側の側面の面方位が100面とされればよい。ゲートトレンチ13は、例えば以下のようにして形成される。図6-1および図6-2は、ゲートトレンチ13の形成方法の一例を示す断面図であり、図2aに対応する要部縦断面図である。まず、図6-1aに示すように、半導体基板10上に、保護膜として例えばCVDChemicalVaporDeposition法により窒化シリコン膜101が形成される。次に、フォトリソグラフィプロセスおよびRIE法を用いて、ゲート電極を形成する領域に対応する窒化シリコン膜101を選択的に除去することにより、窒化シリコン膜101に開口パターンが形成される。そして、この窒化シリコン膜101をマスクとして用いて半導体基板10をRIE法により異方性エッチングすることにより、図6-1bに示すように、素子領域11に略四角柱状の溝102が形成される。溝102の側面は、素子領域11の長手方向において対向する一対の側面102sが半導体基板10のシリコン面とされ、他の一対の側面が素子分離領域12の側面とされる。ここで、溝102の側面を構成する一対の側面102sは、100面方位を有する面とされ、ここでは素子領域11の幅方向短手方向に沿う面とされる。次に、図6-1cに示すように、溝102の内壁を含む半導体基板10上に例えば酸化シリコンSiO2膜103がCVD法により堆積される。次に、フォトリソグラフィプロセスおよびRIE法を用いて、図6-2dに示すように溝102の側壁に酸化シリコン膜103を残してその他の不要な酸化シリコン膜103を剥離する側壁加工が行われる。次に、溝102の側壁に残った酸化シリコン膜103と窒化シリコン膜101とをマスクとして用いて、ウェットエッチングにより溝102の底部に対して等方性エッチングが行われる。これにより、図6-2eに示すように、素子領域11の長手方向に沿う縦断面において、溝102の底部が円弧状に加工される。その後、溝102の側壁に残った酸化シリコン膜103と窒化シリコン膜101とを剥離することにより、図6-2fに示すように、素子領域11の長手方向に沿う縦断面においてフラスコ形状を有するゲートトレンチ13が得られる。また、ゲートトレンチ13は、素子領域11の長手方向において対向する一対の側面13sが100面方位を有するように形成される。次に、図7a、b、cに示すように、ゲートトレンチ13の一対の側面13s上に、ゲートトレンチ13の内部側に突出する凸部10aがエピタキシャル成長によって形成される。100面方位を有するシリコン面からなる一対の側面13sにシリコンをエピタキシャル成長させることにより、凸部10aの形状は半導体基板10の面方向において素子領域11の短手方向の略中央部がゲートトレンチ13の内部側に突出した三角形状の凸形状とされる。上記においてはエピタキシャル成長により凸部10aが形成される場合について説明したが、凸部10aは図5~図6-2に示したゲートトレンチ13の形成時にリソグラフィプロセスおよびRIE法を用いて形成されてもよい。また、凸部10aは一対の側面13sにおける高さ方向の全幅において形成される。なお、図3a、b、cに示した凸部の形状も、それぞれ条件を調整することで公知の方法により形成できる。次に、図8a、b、cに示すように、ゲートトレンチ13の内壁に、ゲート絶縁膜14としてシリコン酸化膜が例えば熱酸化法などにより形成される。次に、ゲートトレンチ13の内部を充填するようにゲート絶縁膜14の上に例えばCVD法によりポリシリコン層15a1が堆積される。そして、図9a、b、cに示すように半導体基板10の表面が露出するまでCMP法によりポリシリコン層15a1の表面が平坦化される。次に、図10-1aに示すように、半導体基板10の表面にポリシリコン層15a2が堆積され、さらに低抵抗層となるタングステン膜15bwが堆積される。次に、図10-1bに示すように、半導体基板10の表面に保護膜として例えば窒化シリコン膜104が堆積される。そして、フォトリソグラフィプロセスおよびRIE法を用いて、ゲート電極を形成する領域に対応する窒化シリコン膜104を選択的に残すように窒化シリコン膜104がパターニングされる。その後、この窒化シリコン膜104をマスクとして用いて、RIE法によりポリシリコン層15a2およびタングステン膜15bwが異方性エッチングされる。これにより、図10-1cに示すように、ポリシリコン層15aと低抵抗層15bとから構成されるゲート電極15が得られる。次に、半導体基板10の表面に絶縁膜として酸化シリコンSiO2膜がCVD法により堆積される。そして、窒化シリコン膜104をマスクとして用いて、RIE法による酸化シリコンSiO2膜の異方性エッチングが行われる。これにより、図10-2dに示すように、ゲート電極15の側面に酸化シリコンSiO2膜からなる側壁部17が形成される。次に、図10-2eに示すように、窒化シリコン膜104および側壁部17をマスクとして用いて、イオン注入法によりソースドレイン領域16ソース領域16s、ドレイン領域16dが形成される。次に、半導体基板10上に層間絶縁膜図示せずが形成され、ソースドレイン領域16ソース領域16s、ドレイン領域16dに対応する位置にコンタクトホール図示せずが形成される。そして、該コンタクトホールに導電材料を埋め込むことにより、図10-2fに示すように拡散層コンタクト18が形成される。以上の工程を実施することにより、リセスチャネル型トランジスタTr1が形成される。上述したように、第1の実施の形態によれば、ドレイン領域16dにおけるゲート絶縁膜14と接触する界面の形状が、半導体基板10の面方向においてゲート電極15側に突出した凸形状とされる。これにより、ゲート電極15の配置面積を広げることなくドレイン領域16dからゲート電極15へ向かう電気力線を半導体基板10の面方向において発散させることができる。この結果、第1の実施の形態にかかるリセスチャネル型トランジスタTr1では、トランジスタオフ時にドレイン領域16dからゲート電極15へ向かう単位面積あたりの実行的な電界の大きさ電気力線の密度を小さくすることができ、トランジスタオフ時におけるドレイン領域16d-ゲート電極15間のトンネル電流リーク電流を低減することができる。したがって、第1の実施の形態によれば、短チャネル効果を抑制できるとともにトランジスタオフ時におけるドレイン領域16d-ゲート電極15間のトンネル電流リーク電流を抑制可能なリセスチャネル型トランジスタが得られる。第2の実施の形態図11は、第2の実施の形態にかかるリセスチャネル型トランジスタTr2以下、トランジスタTr2と呼ぶ場合があるの構造を模式的に示す図であり、図11aは図2aに対応する要部縦断面図、図11bは図2bに対応する要部縦断面図、図11cは図2cに対応する要部横断面図である。第2の実施の形態にかかるリセスチャネル型トランジスタTr2は、ゲートトレンチ13の円弧状領域に形成されたゲート絶縁膜14と接触する半導体基板10の形状以外は、第1の実施の形態にかかるリセスチャネル型トランジスタTr1と同じ構造を有する。以下では、第1の実施の形態にかかるリセスチャネル型トランジスタTr1と異なる点について説明する。なお、第2の実施の形態において示す図面では、第1の実施の形態の場合と同じ部材については同じ符号を付すことで説明を省略する。リセスチャネル型トランジスタは、チャネルを構成する半導体領域とゲート絶縁膜とが接する界面が曲率を持つ。この曲率の影響で、トランジスタオン時にゲート電極からチャネルへ向かう電気力線が発散する。このため、チャネルの単位面積あたりの実行的な電界の大きさ電気力線の密度が小さくなり、チャネルに流れるキャリア量のゲート電極による制御力が平面型トランジスタに比べて劣化する。この結果、リセスチャネル型トランジスタでは、トランジスタのオン/オフ比が劣化する。オン/オフ比とは、トランジスタがオンの場合のソース-ドレイン電流の、トランジスタがオフの場合のソース-ドレイン電流に対する比を指す。そこで、第2の実施の形態にかかるトランジスタTr2では、チャネルCHが構成される半導体領域であって、ソースドレイン領域16ソース領域16s、ドレイン領域16dよりも深い位置においてゲートトレンチ13の円弧状領域に形成されたゲート絶縁膜14と接触する半導体基板10の界面が、図11bに示すように半導体基板10の面方向において、ゲート電極15側に突出した凸形状とされている。すなわち、このトランジスタTr2では、ゲート幅方向に沿った縦断面において、チャネルCHが構成される半導体領域であってゲートトレンチ13の底部に形成されたゲート絶縁膜14と接触する半導体基板10の界面には、ゲート幅方向の略中央部がゲート電極15側に突出した三角形状の凸部10bが形成される。これにより、図11b中の矢印に示されるようにトランジスタオン時にゲート電極15からチャネルCHに向かう電気力線をチャネル幅における内側の領域に集めることができ、ゲート電極15からチャネルCHに向かう単位面積あたりの実行的な電界の大きさ電気力線の密度を大きくすることができる。この結果、このトランジスタTrでは、チャネルCHに流れるキャリア量を増加させてチャネルポテンシャルの制御力を向上させることができ、トランジスタのオン/オフ比を向上させることができる。すなわち、ゲート幅方向においてチャネルをゲート電界が囲むことで、ゲート電極の制御力が向上する。この凸形状は、上述したゲート絶縁膜14と接触する半導体基板10の界面において、ゲートトレンチ13の円弧状領域に沿ってチャネル長方向の全周にわたって形成されている。また、上述した凸形状は、図11bに示した三角形状に限定されない。図12は、チャネルCHが構成される半導体領域であってゲートトレンチ13の円弧状領域に形成されたゲート絶縁膜14と接触する半導体基板10の界面の形状の他の例を示す断面図であり、図11bに対応する図である。図12aは、ゲート幅方向における中央部近傍がゲート電極15側に凸とされるとともにゲート幅方向における外縁部が平坦とされた三角形状の例を示している。図12bは、図11bにおける三角形状においてゲート幅方向における中央部近傍が平坦面とされた略台形状の例を示している。図12cは、円弧状のようななだらかな曲線形状の例を示している。次に、上記のように構成された第2の実施の形態にかかるリセスチャネル型トランジスタTr2の製造方法について図13~図16を参照して説明する。図13~図16は、第2の実施の形態にかかるリセスチャネル型トランジスタTr2の製造方法の一例を示す図である。図13~図16においてaは図11aに対応する要部縦断面図、bは図11bに対応する要部縦断面図、cは図11cに対応する要部横断面図である。まず、図4~図6-2を参照して説明した工程を実施して、図13a、b、cに示すように、素子領域11の長手方向に沿う断面においてフラスコ形状を有するゲートトレンチ13を素子領域11の所定の位置に形成する。なお、第2の実施の形態では、半導体基板10として、100面方位を基板表面に有するp型シリコン基板が用いられる。ゲートトレンチ13は、素子領域11の長手方向において対向する一対の側面13sが100面方位を有するように形成される。次に、図14a、b、cに示すように、ゲートトレンチ13の側面の一部を構成する素子領域11の一対の側面13s上に、第一の実施の形態の場合と同様にゲートトレンチ13の内部側に突出する凸部10aがエピタキシャル成長によって形成される。ゲートトレンチ13のうち円弧状に掘り込まれた円弧状領域の内壁10c上にゲートトレンチ13の内部側に突出する凸部10bがエピタキシャル成長によって形成される。一対の側面13sが100面方位を有するシリコン面とされていることで、凸部10aの形状は半導体基板10の面方向において素子領域11の短手方向の略中央部がゲートトレンチ13の内部側に突出した三角形状の凸形状とされる。また、半導体基板10として100面方位を基板表面に有するp型シリコン基板を用いていることで、凸部10bの形状は素子領域11の短手方向に沿う断面図14bにおいて略中央部がゲートトレンチ13の内部側に突出した三角形状の凸形状となる。なお、図12a、b、cに示した凸部の形状も、それぞれ公知の方法において条件を調整することで形成できる。次に、図15a、b、cに示すように、ゲートトレンチ13の内壁に、ゲート絶縁膜14としてシリコン酸化膜が例えば熱酸化法などにより形成される。次に、図16a、b、cに示すように、ゲートトレンチ13の内部を充填するようにゲート絶縁膜14の上に例えばCVD法によりポリシリコン層15a1が堆積される。そして、半導体基板10の表面が露出するまでポリシリコン層15a1の表面がCMP法により平坦化される。これ以降は、図10-1a~図10-2fを参照して説明した工程を実施することにより、リセスチャネル型トランジスタTr2が形成される。上述したように、第2の実施の形態によれば、ゲート幅方向に沿った縦断面において、チャネルCHが構成される半導体領域であってゲート絶縁膜14を介してゲート電極15の底部と対向する半導体基板10の界面がゲート電極15側に突出した凸形状とされる。これにより、トランジスタオン時にゲート電極15からチャネルCHに向かう電気力線をチャネル幅における内側のチャネル領域に集めることができ、ゲート電極15からチャネルCHに向かう単位面積あたりの実行的な電界の大きさ電気力線の密度を大きくすることができる。この結果、このリセスチャネル型トランジスタでは、チャネルに流れるキャリア量のゲート電極による制御力を向上させることができ、トランジスタのオン/オフ比を向上させることができる。また、第2の実施の形態によれば、第1の実施の形態と同様にドレイン領域16dにおけるゲート絶縁膜14と接触する界面の形状が、半導体基板10の面方向においてゲート電極15側に突出した凸形状とされる。これにより、第2の実施の形態にかかるリセスチャネル型トランジスタTr2では、第1の実施の形態と同様にトランジスタオフ時におけるドレイン領域16d-ゲート電極15間のトンネル電流リーク電流を低減することができる。したがって、第2の実施の形態によれば、短チャネル効果の抑制、トランジスタオフ時におけるドレイン領域16d-ゲート電極15間のトンネル電流リーク電流の低減、およびトランジスタのオン/オフ比の向上が可能なリセスチャネル型トランジスタが得られる。なお、本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。