"互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備え、前記メモリセル部と前記補償容量部とは、同一構成の容量プレート電極を含み、前記容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している、ことを特徴とする半導体装置。前記金属膜がタングステン膜であることを特徴とする請求項1に記載の半導体装置。前記ボロンドープシリコンゲルマニウム膜と前記金属膜との間に接着層が設けられていることを特徴とする請求項1又は2に記載の半導体装置。前記接着層がボロンドープシリコン膜であることを特徴とする請求項3に記載の半導体装置。前記ボロンドープシリコンゲルマニウム膜と前記金属膜との合計厚みが120~350nmの範囲内であることを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置。前記金属膜の厚みが20~250nmの範囲内であることを特徴とする請求項5に記載の半導体装置。互いに平面面積の異なるメモリセル形成領域及び補償容量形成領域のそれぞれに、シリンダー型のキャパシタを複数形成し、前記複数のキャパシタの凹部を埋め込むようにボロンドープシリコンゲルマニウム膜を形成し、前記ボロンドープシリコンゲルマニウム膜の上に接着層を形成し、前記接着層の上に金属膜を形成し、前記金属膜の上であって、前記メモリセル形成領域及び前記補償容量形成領域の上方にマスク膜を形成し、前記マスク膜をマスクとして前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜をエッチングし、前記メモリセル形成領域及び前記補償容量形成領域以外の領域に形成された前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜を除去する、ことを特徴とする半導体装置の製造方法。前記金属膜がタングステン膜であることを特徴とする請求項7に記載の半導体装置の製造方法。関連する半導体装置では、上述したように、クラウン構造のキャパシタの周囲を埋め込むためにポリシリコンが用いられている。このポリシリコンは、容量プレート電極を構成するように導体化される。しかしながら、ポリシリコンの導体化には、ポリシリコンに導入した不純物を十分に活性化させるため、少なくとも600°C以上の熱処理が必要となる。このような高温の熱処理は、CVD法による上部電極の形成の場合以上に、上部電極と容量絶縁膜との反応を助長し、容量絶縁膜の絶縁性を劣化させる恐れがある。一方、p型不純物を含むシリコンゲルマニウムは、ポリシリコンに比べて低温で形成導体化することができる。しかしながら、半導体装置に必要とされる伝導度を確保するには、その膜厚を厚くせざるを得ないという問題点がある。本発明は、上記問題点の少なくとも一部を解決し、容量絶縁膜の絶縁性の劣化の問題が生じにくく、かつ容量プレート電極の厚みが薄い半導体装置及びその製造方法を提供しようとするものである。本発明の一実施の形態に係る半導体装置は、互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備え、前記メモリセル部と前記補償容量部とは、同一構成の容量プレート電極を含み、前記容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している。本発明の他の実施の形態に係る半導体装置の製造方法は、互いに平面面積の異なるメモリセル形成領域及び補償容量形成領域のそれぞれに、シリンダー型のキャパシタを複数形成し、前記複数のキャパシタの凹部を埋め込むようにボロンドープシリコンゲルマニウム膜を形成し、前記ボロンドープシリコンゲルマニウム膜の上に接着層を形成し、前記接着層の上に金属膜を形成し、前記金属膜の上であって、前記メモリセル形成領域及び前記補償容量形成領域の上方にマスク膜を形成し、前記マスク膜をマスクとして前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜をエッチングし、前記メモリセル形成領域及び前記補償容量形成領域以外の領域に形成された前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜を除去する、ことを特徴とする。本発明によれば、容量プレート電極にボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を採用したことで、比較的低温例えば、450°Cで、クラウン構造のキャパシタの周囲を導体で埋め込むことができ、しかも容量プレート電極の薄い半導体装置を提供することができる。まず、本発明の実施の形態の説明に先立ち、発明者が検討した参考例について説明する。上述したようにポリシリコンを導体化するには、高温処理が必要となる。そこで、ポリシリコンよりも低い温度で形成導体化が可能なボロンドープシリコンゲルマニウム以下、B-SiGeと表すを使用することを考える。この場合、工程数の削減等を考慮して、B-SiGe膜単層で容量プレート電極を構成するものとする。さて、図1を参照すると、半導体装置の一種であるDRAM100は、メモリセル領域200と周辺回路領域300とを有している。メモリセル領域200は、配列形成された複数のメモリセル部M/C210を含む。各メモリセル部210は、マットとも呼ばれ、多数のメモリセルが配列形成されている。各メモリセルにはクラウン型のキャパシタが含まれる。一方、周辺回路領域300には、複数の補償容量部400が含まれる。各補償容量部400には、配列形成された複数のクラウン型のキャパシタが含まれる。メモリセル部210は、その一辺の長さが40~80μm程度のメモリセル部形成領域に形成される。一方、補償容量部400は、その一辺が4~20μm程度の補償容量部形成領域に形成される。このように、補償容量部400の寸法は、メモリセル部210に比べて一桁程度小さく、それらの平面面積は大きく異なる。また、メモリセル領域200では、その大部分をメモリセル部210が占めているのに対して、周辺回路領域では、補償容量部400は疎らに存在している。図2乃至図8は、DRAM100の製造工程の一部を示す図である。各図において、aは、図1のA1-A1線に対応する位置での概略縦断面図とA2-A2線に対応する位置での概略縦断面図とを並べて表す図である。また、b図は、aの一部を拡大した図である。図2a及びbは、メモリセル部210と補償容量部400とに同一構造のキャパシタシリンダー500が形成された状態を示している。これらのキャパシタ500は、同時に同一の工程により形成される。キャパシタ500の上部はサポート膜502により相互に接続されている。なお、サポート膜502は、複数の開口部を有しており、キャパシタ500相互間の空隙の上部を完全に塞ぐものではない。キャパシタ500が形成された後、図3a及びbに示すように、キャパシタ500の周囲を埋め込むように、B-SiGe膜504を形成する。B-SiGe膜504の形成もまた、メモリセル部210と補償容量部400とに対して同時に同一工程で行われる。B-SiGe膜504は、ポリシリコンに比べると低温で形成できる。しかしながら、B-SiGe膜504は、金属に比べて10倍程度の比抵抗を有するため、必要な電気伝導度を得るには1000nm程度の比較的厚い膜厚が必要となる。次に、メモリセル部210及び補償容量部400以外の領域に形成されたB-SiGe膜504を選択的に除去するため、全面にホトレジスト膜を形成する。それから、形成されたホトレジスト膜を露光現像し、図4a及びbに示すように、メモリセル部210及び補償容量部400の上にレジスト膜506を残存させる。ここで、ホトレジスト膜の露光は、メモリセル部210の相互間にホトレジスト膜506が残存しないよう、オーバー気味に行われる。このオーバー気味の露光は、メモリセル領域200では問題とならないが、周辺回路領域300では問題となる。即ち、メモリセル領域200では、露光面積が非露光面積に比べて著しく狭いのに対して、周辺回路領域300では、露光面積が非露光面積に比べて著しく広い。このため、周辺回路領域300にある補償容量部400上に形成されたホトレジスト膜は、その表面部及び周辺部が意図せずに感光してしまう。しかも、回転塗布法により塗布形成されたホトレジスト膜は、比較的広い占有面積を持つメモリセル部210の上に比べて比較的狭い平面面積を持つ補償容量部400の上では薄くなる傾向がある。これらの結果、現像後のレジスト膜506は、図4a及びbから理解されるように、メモリセル部210ではB-SiGe膜504の側壁を覆っていても、補償容量部400ではB-SiGe膜504の肩部を露出させてしまう。次に、レジスト膜506をマスクとして、B-SiGe膜504をドライエッチングエッチバックする。前述のように、B-SiGe膜504は厚く形成されているので、処理時間が長く、マスクもエッチングされる。その結果、図5a及びbに示すように、レジスト膜506の肩部は、ドライエッチング中に後退し、B-SiGe膜504の肩部508もエッチングされる。このとき、補償容量部400では、キャパシタ500が露出し、キャパシタとして機能しなくなる恐れがある。したがって、B-SiGe膜504は、エッチバックの際に、キャパシタ500が露出することがないようにさらに厚く形成しなければならない。この後、図6a及びbに示すように、層間絶縁膜510を形成する。B-SiGe膜504を厚くした分だけ、メモリセル部210及び補償容量部400のアスペクト比が高くなるので、これらの周囲を埋め込む層間絶縁膜510も厚くしなければならない。続いて、図7a及びbに示すように、層間絶縁膜510の表面を研磨して平坦化する。層間絶縁膜510を厚くした分だけ、平坦化に長時間を要する。次に、図8a及びbに示すように、層間絶縁膜510を貫いてB-SiGe膜504に達するスルーホール512等が形成される。この後、貫通電極の形成、配線の形成、保護膜の形成等を行ってDRAM100が完成する。以上のように、B-SiGe膜を単独で用いて容量プレート電極を形成しようとすると、必要な電気伝導度を得るために膜厚を厚くする必要があり、その厚いB-SiGe膜をエッチバックする際に生じる問題を解決するために、さらに膜厚を厚くしなければならないという問題がある。そこで、本発明では、容量プレート電極の一部に金属膜を用いる。金属膜としては低抵抗のタングステンW膜を用いることができる。ただし、B-SiGe膜上に直接W膜を形成すると、接着性が悪く、W膜がはがれてしまう。したがって、B-SiGe膜の上に直接W膜を形成することはできない。そこで、本発明では、B-SiGe膜と金属膜との間に接着層を介在させる。接着層としては、B-SiGe膜及び金属膜の双方に対して良好な接着性を示すボロンドープシリコンB-Siを用いることができる。なお、B-Siは、ポリシリコンよりも低温で不純物を活性化することができるが、それでも約500度の熱処理を必要とする。この温度は、容量絶縁膜の劣化、即ちリーク電流の増大、が始まる温度であるため、B-SiGeに代えてB-Siを用いてクラウン型キャパシタの周囲を埋め込むことはできない。以下、本発明の第1の実施の形態について、図面を参照して詳細に説明する。本実施の形態においても、半導体装置の一例としてDRAMを例示するが、本発明は他の半導体装置にも適用可能である。また、図9乃至図15の各図において、aは、図1のA1-A1線に対応する位置での概略縦断面図とA2-A2線に対応する位置での概略縦断面図とを並べて表す図であり、bは、aの一部を拡大した図である。まず、公知の方法を用いて、図9a及びbに示すように、メモリセル部210及び補償容量部400に、複数のクラウン型のキャパシタ500をそれぞれ配列形成する。これらのキャパシタ500は、同時に同一工程で形成される。次に、図10a及びbに示すように、キャパシタ500の周囲の空隙を埋め込むように、全面にB-SiGe膜901を形成する。これにより、メモリセル部210の全体及び補償容量部400の全体を覆うように複数のキャパシタの上方にはB-SiGe膜901の上面で構成される平坦面が形成される。続いて、B-SiGe膜の平坦な上面を含む表面を覆うように、接着層としてB-Si膜903を形成した後、金属膜としてW膜905を形成する。次に、W膜905を覆うようにホトレジスト907を形成し、図11a及びbに示すように、ホトレジスト907をパターニングする。パターニングされたホトレジスト907は、メモリセル部210及び補償容量部400の上及び側壁に残存する。次に、残存するホトレジスト907をマスクとして、W膜905、B-Si膜903及びB-SiGe膜901をドライエッチングし、その後、ホトレジスト907を除去する。その結果、図12a及びbに示すように、メモリセル部210及び補償容量部400に、それぞれ3層構造の容量プレート電極909が形成される。ここで、エッチング中のホトレジスト907の後退量は、B-SiGe膜901の後退量よりも少ない。つまり、B-SiGe膜901の不要部分を完全に除去した後も、ホトレジスト907は、補償容量部400の肩部を覆い、そのエッチングを阻止する。したがって、B-SiGe膜901の膜厚は、肩部がエッチングされることを予定してキャパシタを露出させることが無いように厚くする必要がない。よって、B-SiGe膜901の膜厚を薄くすることができ、容量プレート電極909の高さを低くすることができる。また、必要な電気伝導度は、金属層により確保することができるので、それによってもB-SiGe膜901の膜厚を薄くすることができる。次に、図13a及びbに示すように、メモリセル部210及び補償容量部400の高さよりも厚い層間絶縁膜911を形成する。上述のように、容量プレート電極909が低いので、層間絶縁膜911は図6の層間絶縁膜510よりも薄くできる。これにより、層間絶縁膜911の表面に形成される段差も小さくなる。次に、図14a及びbに示すように、層間絶縁膜911の表面を平坦化する。上述したように、層間絶縁膜911の表面の段差は、図6の場合に比べて小さいので、その平坦化も容易に短時間で行える。続いて、図15a及びbに示すように、スルーホール913,915を形成する。これらのスルーホール913,915の形成も、層間絶縁膜911の膜厚の減少により容易に行える。この後、貫通電極の形成、配線の形成、保護膜の形成等を行って、DRAMが完成する。以上のように、本実施の形態に係る半導体装置では、容量プレート電極を、B-SiGe膜、B-Si膜及びW膜の積層構造としたことで、その厚みを低減するとともに必要な電気伝導度を確保することができる。なお、W膜の膜厚は、例えば、20~250nmとすることができる。膜厚が小さすぎると、電気抵抗が大きくなりすぎる例えば、10Ω/□以上。また、膜厚が大きすぎると、プレートの加工性、プレートの平坦化性、応力によるキャパシタのリーク電流等の問題が生じる。B-Si膜は、接着層として機能すればよいので薄くてよい。例えば、その膜厚は、5nmとすることができる。B-SiGe膜は、シリンダー型キャパシタの周囲を埋め込むために必要な厚みがあればよい。B-SiGe膜の厚みは、例えば100nm以上とすることができる。ただし、プレートの加工性、プレートの平坦化性、応力によるキャパシタのリーク電流等の問題を考慮して、容量プレート電極3層合計の厚みは、シリンダーの高さの2~3割程度とし、例えば、350nmを超えないようにする。次に、本発明の実施例について説明する。ここでも、半導体装置としてDRAMを例示する。図16に、本実施例に係るDRAMの部分縦断面図を示す。図示のDRAMは、シリコン単結晶からなる半導体基板以下基板1上に、STIShallowTrenchIsolation領域2によって区画されるメモリセル部210、メモリセル部210を駆動するための周辺回路部310および補償容量部400を有している。なお、図1を参照して説明したように、メモリセル部210は、メモリセル領域200に配列形成される。周辺回路部310は、補償容量部400とともに、図1に示す周辺回路領域300に形成される。また、メモリセル部210と補償容量部400は、ともにキャパシタを含む。メモリセル部210のキャパシタが、DRAMの記憶セルとして機能するのに対して、補償容量部400のキャパシタは、電源線等の電圧安定化に寄与する。このように、メモリセル部210のキャパシタと補償容量部400のキャパシタとは、互いに異なる機能を有するが、これらのキャパシタは、同一の構成を有しおり、同一の工程で同時に形成される。次に、メモリセル部210の構成について説明する。メモリセル部210には、基板1の表面側に、ワード線となる埋め込みゲート電極3が形成されている。図16では、2つのゲート電極3が示されている。各埋め込みゲート電極3は、基板1の表面に形成されかつその内面がゲート絶縁膜不図示で覆われたゲートトレンチ内に埋め込まれている。また、各埋め込みゲート電極3の上面は、キャップ絶縁膜4で覆われている。各埋め込みゲート電極3で埋め込まれたゲートトレンチの両側には、基板1の表面に拡散層5が形成されている。2つの拡散層5と、その間に挟まれたゲートトレンチ内のゲート絶縁膜及び埋め込みゲート電極3とにより、埋め込みゲート電極型のMOSトランジスタが構成される。2つの拡散層5のうちの一方二つのゲートトレンチに挟まれた拡散層5、以下第1の拡散層5aともいうは、互いに隣接する二つのトランジスタの共通構成要素となる。2つの拡散層5のうちの他方以下、第2の拡散層5bともいうは、互いに隣接する二つのトランジスタの各々の構成要素となる。第1の拡散層5aは、ビット線6に接続される。ビット線6の上面には、カバー絶縁膜7が形成されている。また、ビット線6およびカバー絶縁膜7を覆うように第1層間絶縁膜8が形成されている。第1の層間絶縁膜8には、第1の層間絶縁膜8を貫通し、第2の拡散層5bに接続される容量コンタクトプラグ9が形成されている。容量コンタクトプラグ9の上面には、容量コンタクトパッド10が接続形成されている。容量コンタクトパッド10を覆うように窒化シリコン膜11が形成されている。窒化シリコン膜11を貫通し、容量コンタクトパッド10の上面に接続されるように、クラウン構造の下部電極12bが形成されている。複数の下部電極12bの上部は、サポート膜13で連結され、個々の下部電極12bが倒壊するのを防止している。下部電極12bの内面、外壁、サポート膜13の上下面、および窒化シリコン膜11の上面には、容量絶縁膜12cが形成されている。容量絶縁膜12cの表面を覆うように上部電極12dが形成されている。容量コンタクトパッド10は、各トランジスタに対応しており、互いに独立している。これらの容量コンタクトパッド10に接続される下部電極12bもまた個々独立している。これらの下部電極12bは、容量絶縁膜12c及び上部電極12dとともに各々独立した複数のセル容量素子12を構成する。セル容量素子12の内外空隙を埋設するB-SiGe膜30が形成されている。B-SiGe膜30の表面を覆うようにB-Si膜31が形成されている。B-Si膜31の表面を覆うようにW膜32が形成されている。B-SiGe膜30、B-Si膜31及びW膜32により、セル容量プレート電極12aが構成されている。W膜32を覆うように第2層間絶縁膜14が形成されている。第2層間絶縁膜14を貫通し、W膜32の上面に接続するように第1ビアプラグ15が形成されている。第1ビアプラグ15の上面に接続するように第3配線16が形成されている。次に、周辺回路部310の構成について説明する。周辺回路部310には、ビット線6と同層で形成されプレーナ型のゲート電極となる第1配線17や、拡散層18が形成されている。第1配線17の上面にはカバー絶縁膜7が形成されている。カバー絶縁膜7および第1配線17を覆うように第1層間絶縁膜8が形成されている。第1配線17の上面にはカバー絶縁膜7を貫通してコンタクトプラグ19aが形成されている。また、拡散層18の上面には第1層間絶縁膜8を貫通してコンタクトプラグ19bが形成されている。コンタクトプラグ19aおよび19bの上面には、容量コンタクトパッド10と同層で形成される第2配線20が接続されている。第2配線20を覆うように窒化シリコン膜11が形成されている。窒化シリコン膜11の上面にはさらに第2層間絶縁膜14が形成されている。第2層間絶縁膜14および窒化シリコン膜14を貫通し、第2配線20の上面に接続するように、第2ビアプラグ21が形成されている。第2ビアプラグの上面に接続するように第3配線16が形成されている。次に、補償容量部400の構成について説明する。補償容量部400には、基板1の上面に第1層間絶縁膜8が形成され、第1層間絶縁膜8の上面に補償容量下部プレート電極22が形成されている。補償容量下部プレート電極22を覆うように窒化シリコン膜11が形成されている。窒化シリコン膜11を貫通し、補償容量下部プレート電極22の上面に接続するように複数の下部電極23bが形成されている。下部電極23bは、セル容量素子12を構成する下部電極12bと同じクラウン構造を有し、下部電極12bを形成する工程と同一の工程で形成される。複数の下部電極23bの上部はサポート膜13で連結され、個々の下部電極23bが倒壊するのを防止している。下部電極23bの内面、外壁、サポート膜13の上下面、および窒化シリコン膜11上面には容量絶縁膜23cが形成されている。容量絶縁膜23cの表面を覆うように上部電極23dが形成されている。補償容量下部プレート電極22を共有する複数の下部電極23b、容量絶縁膜23c及び上部電極23dにより、一つの補償容量素子23が構成される。補償容量素子23の内外空隙を埋設するB-SiGe膜30が形成されている。B-SiGe膜30の表面を覆うようにB-Si膜31が形成されている。B-Si膜31の表面を覆うようにW膜32が形成されている。B-SiGe膜30、B-Si膜31及びW膜32により、補償容量上部プレート電極24が構成されている。W膜32を覆うように第2層間絶縁膜14が形成されている。第2層間絶縁膜14を貫通し、W膜32の上面に接続するように第1ビアプラグ15が形成されている。第1ビアプラグ15の上面に接続するように第3配線16が形成されている。以上説明したように、本実施例に係る半導体装置DRAMは、複数のセル容量素子12が各々独立して個々のセルを構成しているメモリセル部210と、複数の容量素子が補償容量下部プレート電極22と補償容量上部プレート電極24の間で並列に接続され全体として一つの補償容量素子23を構成している補償容量部400と、を備える構成となっている。メモリセル部210に形成されるセル容量素子12と、補償容量部400に形成される補償容量素子23は、ともにクラウン構造を基本構造とし、同一工程で同時に形成される。これらはいずれも基板1の上面に形成された第1層間絶縁膜8の上面に設けられている。この半導体装置DRAMでは、セル容量プレート電極12a及び補償容量上部プレート電極24が共に、空隙埋設用のB-SiGe膜30と、B-Si膜31からなる接着層と、低抵抗層となるW膜32の3層で構成されている。この構成によれば、低抵抗層のW膜32がプレート電極の一部として用いられているので、プレート電極全体の膜厚を低減させることが可能となる。また、プレート電極を形成する際に、平面面積の小さい補償容量部400の肩部で下部電極が露出して他の導体とショートする問題を回避することができる。次に、図16の半導体装置の製造方法について、図17乃至図31を参照して詳細に説明する。まず、公知の方法により、図17に示す状態を得る。詳述すると、基板1に絶縁膜を埋設したSTI領域2を形成する。また、メモリセル部210にゲートトレンチ不図示を形成し、その内面にゲート絶縁膜不図示を形成する。さらにゲートトレンチを埋め込むようにTiN膜およびW膜を順次形成し、エッチバックによりTiN膜及びW膜からなる埋め込みゲート電極3を形成する。埋め込みゲート電極3は、DRAMのワード線として機能する。それから、埋め込みゲート電極3の上部空間を窒化シリコン膜で埋設し、窒化シリコン膜からなるキャップ絶縁膜4を形成する。次に、イオン注入法により、メモリセル部210内にリン、ヒ素等の不純物を導入して拡散層5第1及び第2の拡散層5a,5bを形成する。メモリセル部210に絶縁膜4aを形成し、第1の拡散層5aの上に位置する絶縁膜4aの一部分を、リソグラフィとドライエッチングにより除去する。メモリセル部210にビット線6及びその上に積層されるカバー絶縁膜7を形成する。同時に、同一工程で周辺回路部310に第2配線17及びその上に積層されるカバー絶縁膜を形成する。第2配線17はプレーナ型トランジスタのゲート電極を兼ねる。次に、周辺回路部310に拡散層18を形成する。続いて、ビット線6および第2配線17を覆うように第1層間絶縁膜8を形成する。第1層間絶縁膜8を貫通し、拡散層5及び18にそれぞれ接続される容量コンタクトプラグ9およびコンタクトプラグ19bを形成する。同時に、プレーナ型ゲート電極に接続されるコンタクトプラグ19aも形成する。次いで、スパッタ法を用いて、例えば厚さ50nmの、W膜を全面に形成する。リソグラフィによりW膜の上にマスク膜不図示を形成し、形成したマスク膜を用いてW膜をドライエッチングする。これにより、メモリセル部210の容量コンタクトプラグ9に接続される容量コンタクトパッド10と、周辺回路部310のコンタクトプラグ19aおよび19bに接続される第2配線20と、補償容量部400の補償容量下部プレート電極22と、を同一金属膜で同時に形成する。その後マスク膜を除去する。次いで、CVD法により、例えば厚さ50nmの、窒化シリコン膜11を全面に形成する。さらに、CVD法により、例えば厚さ1000nmの、酸化シリコン膜からなる犠牲層間絶縁膜14aおよび、例えば厚さ100nmの、窒化シリコン膜からなるサポート膜13を順次積層形成する。以上により、図17に示す状態が得られる。次に、図18に示すように、サポート膜13、犠牲層間絶縁膜14aおよび窒化シリコン膜11を貫通する複数のシリンダホールを形成する。シリンダホールの形成は以下のように行われる。まず、リソグラフィ法により、サポート膜13の上にマスク膜を形成する。マスク膜には、所定の位置に、例えば直径80nmの、ホールパターンが複数形成されている。次に、マスク膜をマスクとして、ドライエッチング法により、サポート膜13、犠牲層間絶縁膜14aおよび窒化シリコン膜11を貫通する複数のシリンダホールを形成する。シリンダホールは、メモリセル部210及び補償容量部400の各々に形成される。メモリセル部210では、各シリンダホール内に個々に独立した容量コンタクトパッド10の上面が露出する。また、補償容量部400では、一体に形成された補償容量下部プレート電極22の上面が露出する。次に、図19に示すように、シリンダホールの内面を覆うように下部電極12b及び23bを形成する。これら下部電極の形成は以下のように行われる。まず、CVD法を用いて、シリンダホール内面を含む全面に、例えば厚さ10nmの、TiN膜を形成する。TiN膜の成膜は、四塩化チタンとアンモニアを原料ガスとし、温度650°Cで行うことができる。次いで、塩素ガス含有プラズマを用いたドライエッチング法により、TiN膜を全面エッチバックし、サポート膜13の上面に形成されたTiN膜を除去する。これにより、シリンダホール内にTiN膜が残り、残ったTiN膜が下部電極12b及び23bとなる。シリンダホールの直径が80nm、TiN膜の厚みが10nmとすると、TiN膜形成後のシリンダホールの内径は60nmとなる。また、シリンダホールの深さは、窒化シリコン膜11の膜厚50nmと、犠牲層間絶縁膜14aの膜厚1000nmと、サポート膜13の膜厚100nmの合計で1150nmとなる。したがって全面エッチバックする前のシリンダホールのアスペクト比深さ/直径は約19である。アスペクト比が10を超えるようなホールにおいては、ドライエッチング法による全面エッチバックにより、ホール底面に形成されている被エッチング物をエッチングすることは困難である。本実施例では、アスペクト比が19であり十分に大きな値なので、シリンダホールの底面に形成されているTiN膜はエッチングされずに残存する。したがって、シリンダホールの底部のTiN膜を残存させるために、シリコンホール内をカバー膜で埋設するなどの特別の工程は行うことなく、クラウン型の下部電極12b及び23bを形成することができる。以上のようにして、TiN膜からなり容量コンタクトパッド10に接続される下部電極12bと、同じくTiN膜からなり補償容量下部プレート電極22に接続される下部電極23bが同時に形成される。次に、図20aに示すように、犠牲膜25を形成し、その上にホトレジスト膜26を生成する。犠牲膜25は、例えば、厚さ100nmの酸化シリコン膜である。ステップカバレージの悪いプラズマCVD法で形成することにより、シリンダホール内を埋め込まずに開口部を閉塞させることができる。開口部を閉塞させる理由は、ホトレジスト膜26がシリンダホールの底部に形成されないようにするためである。ホトレジスト膜がホール底部に形成されてしまうと、前述した理由と同様の理由により、後で除去することが困難となるからである。ホトレジスト膜26には、リソグラフィ法を用いて複数の開口27が形成される。開口27は、メモリセル部200及び周辺回路部310にそれぞれ形成される。図20bは、ホトレジスト膜26を形成した状態のメモリセル部210の平面図である。メモリセル部メモリマット210内の任意の位置に、開口27が形成されている。開口27は、後の工程で犠牲層間絶縁膜14aをウエットエッチングで除去する際のエッチング液の侵入口として機能するものである。次に、開口27が形成されたホトレジスト膜26をマスクとして、フッ素ガス含有プラズマを用いたドライエッチング法により、上面の一部が露出している犠牲膜25および下層のサポート膜13をエッチング除去する。その後、ホトレジスト26を除去する。これにより、図21aに示す状態が得られる。サポート膜13には、開口に対応する位置に開口27aが形成される。開口27a内には、犠牲層間絶縁膜14aの上面の一部と、下部電極12bの上面の一部とが露出する。開口27aの形成位置は、図21bに示すように、メモリセル部210において複数の下部電極12bの各々の上面が半分程度露出するように設定されている。各下部電極12bの露出していない残りの半分側には窒化シリコン膜からなるサポート膜13が残存し、複数の下部電極12bを互いに連結してサポートする状態となっている。次に、図22a及びbに示すように、フッ酸含有溶液を用いて、犠牲膜25及び犠牲層間絶縁膜14aを全て除去する。周辺回路部310では、犠牲層間絶縁膜14aの上面が露出しているので、犠牲層間絶縁膜14aは、その上面から下方へ向かって順次ウエットエッチングされる。一方、メモリセル部210では、犠牲層間絶縁膜14aは、周辺回路部310に隣接する外周側壁部側からエッチングされる。同時に、メモリセル部210の犠牲層間絶縁膜14aは、その上面側に形成されている開口27aから進入したエッチング液によってもエッチングされる。エッチング液は、サポート膜13の直下にも到達し、そこに位置する犠牲層間絶縁膜14aをも除去する。補償容量部400では、その平面面積が小さいので、周辺回路部310に隣接する外周側壁部から進入するエッチング液だけで犠牲層間絶縁膜14aを除去することができる。したがって、メモリセル部200に形成されるような開口27aは不要である。なお、第1層間絶縁膜8は、酸化シリコン膜で構成されるが、上面が窒化シリコン膜11で覆われているのでウエットエッチングされずに残存する。すなわち、窒化シリコン膜11はエッチングストッパー膜として機能している。次に、図23に示すように、メモリセル部210において容量絶縁膜12cとなり、補償容量部400において容量絶縁膜23cとなる酸化ジルコニウム膜を形成する。酸化ジルコニウム膜は、ALDAtomicLayerDeposition法を用いて形成する。この方法によれば、酸化ジルコニウム膜は、下部電極12b、23bの内面および外壁、サポート膜13の上下面、窒化シリコン膜11の上面、の全てに形成される。酸化ジルコニウム膜の厚さは例えば6nmとする。酸化ジルコニウム膜に代えて、比誘電率が20以上の金属酸化膜である、酸化タンタル膜、酸化ハフニウム膜及び酸化ランタン膜のいずれか、又はこれらの積層膜等を用いてもよい。容量絶縁膜12c、23cを形成した後、メモリセル部210において上部電極12dとなり、補償容量部400において上部電極23dとなるTiN膜を形成する。TiN膜は、CVD法により形成することができる。TiN膜の形成は、下部電極の形成と同様、約600°Cで行われる。この温度では、酸化ジルコニウム膜とTiN膜とが接触部分において互いに反応し始め、酸化ジルコニウム膜の絶縁性能を低下させる。これは、キャパシタのリーク電流を増大させる。したがって、上部電極12d、23dとなるTiN膜の形成は長時間行えず、膜厚を厚くすることができない。TiN膜の膜厚は最大で10nm程度である。したがって、このTiN膜で、容量素子シリンダー型キャパシタの周囲を埋め込むことはできず、容量素子の周囲に空隙が存在する。ここで、下部電極を形成した後のシリンダホールの直径が60nmであるとする。その後形成される、容量絶縁膜の厚みを6nm、上部電極の厚みを10nmとすると、シリンダホール内には、依然、直径28nmの空間凹部28が存在する。また、下部電極12b、23bの周囲にも同様の空隙空洞29が連続した状態で残存する。これらの空隙は容量素子にとって悪影響を及ぼす原因となるので埋設する必要がある。しかし、上述のように、TiN膜からなる上部電極自体で埋設することができない。そこで、本実施例ではボロンドープシリコンゲルマニウムB-SiGe膜30を埋設膜として用いる。図24に示すように、CVD法によりB-SiGe膜30を形成する。三塩化ホウ素BCl3とモノシランSiH4とモノゲルマンGeH4を原料ガスとし、400~450°CでB-SiGe膜30を形成する。BCl3およびGeH4の触媒効果によって低温400~450°Cでの成膜が可能である。450°Cでは、酸化ジルコニウム膜とTiN膜との反応は生じないので、B-SiGe膜30の膜厚を、容量素子間に生じている空隙を埋設するのに十分な厚さとすることができる。本実施例では、例えば厚さ100nmのB-SiGe膜30を形成する。なお、B-SiGe膜30は、成膜段階で既に結晶化しており低抵抗状態となっている。したがって、不純物の活性化のための加熱処理は不要である。次に、図25に示すように、B-SiGe膜30の上に、接着層31及びタングステンW膜32を順次積層する。接着層31は、例えば厚さ5nmの、B-Si膜である。接着層31は、その名が示すとおり、W膜31とB-SiGe膜30との間を接着する接着層として機能する。B-Si膜は、CVD法を用い、三塩化ホウ素BCl3とモノシランSiH4を原料ガスとして、温度450°Cで成膜できる。B-Si膜は、成膜段階では非晶質で電気抵抗が高い状態となっている。これを低抵抗化するためには結晶化する必要がある。結晶化には500°Cの熱処理が必要となる。しかし、500°Cは容量絶縁膜とTiN膜の反応が始まる温度に相当する。したがってS-Bi膜31もまた、膜厚10nmとするのが限度であり、埋設膜としては用いることができない。W膜32は、CVD法もしくはスパッタ法により、例えば厚さ100nmに形成する。スパッタ法は、物理蒸着法なので、基本的に成膜するための加熱を必要としない。また、CVD法においても、WF6を水素等で還元して成膜する場合、400°C以下の温度で行うことができる。W膜32はB-SiGe膜30やB-Si膜に比べて約1桁小さい比抵抗を有するので、容量プレートとしての膜厚を約1/10に低減することができる。次に、図26に示すように、メモリセル部210及び補償容量部400を覆うホトレジスト33を形成する。ホトレジスト33は、周辺回路部300等に形成されているW膜32、接着層31およびB-SiGe膜30を除去する際のマスクとして使用される。ホトレジスト33の形成は、回転塗布法により全面にホトレジスト膜を形成し、その後、リソグラフィ法によりパターニングして行われる。レジスト膜の形成を回転塗布法を用いて行うと、比較的広い面積を有するメモリセル部210の上面に形成されるホトレジスト膜の膜厚に比べ、広い凹所内に孤立して存在し、かつ比較的狭い面積を有する補償容量部400の上面に形成されるホトレジスト膜の膜厚は薄くなる。特に、補償容量部400の肩部の上では、薄くなる傾向が強い。次に、図27に示すように、ホトレジスト33をマスクとして周辺回路部310等において上面が露出しているW膜32をドライエッチングする。その後、マスクとして用いたホトレジスト33を除去する。続いて、図28に示すように、W膜32をマスクとして接着層31およびB-SiGe膜30をドライエッチングする。なお、前工程でマスクとして用いたホトレジスト22を除去せずに本工程を実施しても良い。これにより、メモリセル部210にはB-SiGe膜30、接着層31およびW膜32の積層膜からなる容量プレート電極12aが形成され、補償容量部400には同じ構成の補償容量上部プレート電極24が形成される。次に、図29に示すように、CVD法により全面に酸化シリコン膜からなる絶縁膜14bを形成する。絶縁膜14bは、その表面の最も低い位置周辺回路部310の上方の平坦面が、容量プレート電極12及び補償容量上部プレート電極24よりも高い位置となるように形成する。絶縁膜14bの膜厚は、例えば1500nmとすることができる。次に、図30に示すように、CMP法によりメモリセル部200および補償容量部400の上方に形成されている余分な絶縁膜14bを除去し、絶縁膜14bの表面を平坦化して第2層間絶縁膜14とする。次に、図31に示すように、メモリセル部200および補償容量部400において、第2層間絶縁膜14を貫通する第1スルーホールTHを形成し、W膜32の上面の一部を露出させる。同時に、周辺回路部300において、第2の層間絶縁膜14を貫通する第2THを形成して第2配線20の上面の一部を露出させる。次いで、第1THに第1ビアプラグ15を、第2THに第2ビアプラグ21をそれぞれ形成する。さらに、第1ビアプラグ15および第2ビアプラグ21の上面にそれぞれ接続される第3配線16を形成する。この後、さらに配線層を形成したリ、保護層を形成したりしてDRAMが完成する。以上述べたように、本実施の形態に係る半導体装置では、容量プレート電極にB-SiGe層と金属層を含む積層構造を採用したので、比較的低温で、クラウン構造のキャパシタの周囲を導体で埋め込むことができるとともに、容量プレート電極の厚みを低減できる。また、容量プレート電極が薄型化したことにより、その後の層間絶縁膜の形成、平坦化、スルーホールの形成等の容易化、及び工程時間の短縮をも実現することができる。以上、本発明についていくつか実施の形態及び実施例に即して説明したが、本発明は上記実施の形態及び実施例に限定されるものではなく、本発明の範囲から逸脱することなく、種々の変形、変更が可能である。特に、各膜の材質は同様の作用効果を奏するものであれば交換可能であり、膜厚等の数値は単なる例示に過ぎない。"