"表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、前記シフトレジスタの各段を構成する段構成回路は、前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、前記クロック信号が第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、前記第1の出力制御用スイッチング素子の第1電極に接続された第1ノードと、前記第2の出力制御用スイッチング素子の第1電極に接続された第2ノードを含む1以上のノードによって形成されるノード領域と、前記第2ノードがオンレベルとなる時点から前記第1出力ノードから出力される走査信号がオンレベルとされるべき期間である本充電期間の終了時点までの期間にオフレベルからオンレベルに変化するように構成された第3ノードと、前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部とを有し、各段構成回路には、当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号が第1ノードセット信号として与えられ、当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号のうち、1以上の信号が、第2ノードセット信号を含むノード領域セット信号として与えられ、各段構成回路において、前記第1ノードは、前記第1ノードセット信号に基づいてオフレベルからオンレベルに変化し、前記第2ノードは、前記第2ノードセット信号に基づいてオフレベルからオンレベルに変化し、前記第3ノードは、前記第2ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、前記第1ノードは、前記ノード領域を形成するノードがオフレベルからオンレベルに変化する期間および前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、前記ノード領域を形成するノードは、前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、前記クロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする、走査信号線駆動回路。前記ノード領域は、前記第2ノードのみによって形成され、各段構成回路には、前記ノード領域セット信号として前記第2ノードセット信号のみが与えられ、前記第1の電位差保持部は、前記第1ノードに一端が接続され、前記第2ノードに他端が接続されたキャパシタからなることを特徴とする、請求項1に記載の走査信号線駆動回路。各段構成回路には、当該各段構成回路の次の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、各段構成回路は、前記リセット信号に基づいて前記第1ノードのレベルをオフレベルに向けて変化させるための第1ノードターンオフ用スイッチング素子と、前記リセット信号に基づいて前記第2ノードのレベルをオフレベルに向けて変化させるための第2ノードターンオフ用スイッチング素子とを更に有することを特徴とする、請求項2に記載の走査信号線駆動回路。前記第1ノードターンオフ用スイッチング素子について、第1電極には前記リセット信号が与えられ、第2電極は前記第1ノードに接続され、第3電極は前記第2ノードに接続されていることを特徴とする、請求項3に記載の走査信号線駆動回路。前記第2ノードターンオフ用スイッチング素子について、第1電極には前記リセット信号が与えられ、第2電極は前記第2ノードに接続され、第3電極は前記第1出力ノードまたは前記第2出力ノードに接続されていることを特徴とする、請求項3に記載の走査信号線駆動回路。各段構成回路は、前記リセット信号に基づいて、前記第2ノードターンオフ用スイッチング素子の第3電極に接続されているノードのレベルをオフレベルに向けて変化させるための出力ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項5に記載の走査信号線駆動回路。前記第2ノードターンオフ用スイッチング素子について、第1電極には前記リセット信号が与えられ、第2電極は前記第2ノードに接続され、第3電極は前記第1ノードに接続されていることを特徴とする、請求項3に記載の走査信号線駆動回路。隣接する2つの段の段構成回路に含まれる2つの第2の出力制御用スイッチング素子の第2電極には、オンデューティがほぼ2分の1とされ互いに位相が180度ずらされたクロック信号が与えられ、各段構成回路は、当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始時点に前記第3ノードをオフレベルからオンレベルに変化させるための第1の第3ノードターンオン用スイッチング素子と、当該各段構成回路の前の段の段構成回路から出力される他段制御信号または当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始前には前記第3ノードをオフレベルで維持するための第3ノードターンオフ用スイッチング素子とを更に有することを特徴とする、請求項2に記載の走査信号線駆動回路。各段構成回路において、前記第3ノードは、当該各段構成回路から出力される他段制御信号に基づいてオフレベルからオンレベルに変化することを特徴とする、請求項8に記載の走査信号線駆動回路。各段構成回路において、前記第3ノードは、当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいてオフレベルからオンレベルに変化することを特徴とする、請求項8に記載の走査信号線駆動回路。各段構成回路は、前記第1の第3ノードターンオン用スイッチング素子として、当該各段構成回路から出力される他段制御信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子と、当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子とを有することを特徴とする、請求項8に記載の走査信号線駆動回路。各段構成回路は、前記第1出力ノードに第2電極が接続され、オフレベルの直流電源電位が第3電極に与えられる、前記第1出力ノードのレベルをオフレベルに向けて変化させるための第2の第1出力ノードターンオフ用スイッチング素子と、前記第2の第1出力ノードターンオフ用スイッチング素子の第1電極に接続された第4ノードと、当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が第1電極に与えられ、第2電極が前記第3ノードに接続され、第3電極が前記第4ノードに接続された第4ノード制御用スイッチング素子と、前記第1ノードセット信号または前記第1ノードの電位に基づいて前記第4ノードのレベルをオフレベルに向けて変化させるための第4ノードターンオフ用スイッチング素子とを更に有することを特徴とする、請求項8に記載の走査信号線駆動回路。各段構成回路において、前記第1の第3ノードターンオン用スイッチング素子の第1電極および第2電極には、当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が与えられ、前記第1の第3ノードターンオン用スイッチング素子の第3電極は、前記第3ノードに接続されていることを特徴とする、請求項8に記載の走査信号線駆動回路。各段構成回路は、前記第1ノードの電位または前記第2ノードの電位に基づいて、前記本充電期間の開始前には前記第3ノードをオフレベルで維持し、かつ、前記本充電期間の開始時点に前記第3ノードをオフレベルからオンレベルに変化させるための第3ノード制御用スイッチング素子を更に有することを特徴とする、請求項8に記載の走査信号線駆動回路。各段構成回路は、前記リセット信号に基づいて前記第1出力ノードのレベルをオフレベルに向けて変化させるための第1の第1出力ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項1に記載の走査信号線駆動回路。各段構成回路は、前記第1ノードの電位または前記第2ノードの電位に基づいて、前記本充電期間の開始前には前記第3ノードをオフレベルで維持し、かつ、前記第2ノードがオンレベルとなる時点から前記本充電期間の終了時点までの期間に前記第3ノードをオフレベルからオンレベルに変化させるための第3ノード制御用スイッチング素子を更に有することを特徴とする、請求項1に記載の走査信号線駆動回路。前記第3ノードと前記第2出力ノードとが同一のノードであることを特徴とする、請求項1に記載の走査信号線駆動回路。各段構成回路は、前記第3ノードの電位に基づいて前記第2ノードセット信号のレベルをオフレベルに向けて変化させるための第2ノードセット信号ターンオフ用スイッチング素子を更に有することを特徴とする、請求項1に記載の走査信号線駆動回路。前記第3ノードは、前記第1ノードがオフレベルからオンレベルに変化する時点以前の期間および前記本充電期間の終了時点以降の期間にはオンレベルで維持されることを特徴とする、請求項18に記載の走査信号線駆動回路。各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、各段構成回路は、前記リセット信号に基づいて前記第3ノードのレベルをオンレベルに向けて変化させるための第2の第3ノードターンオン用スイッチング素子を更に有することを特徴とする、請求項19に記載の走査信号線駆動回路。前記第2の第3ノードターンオン用スイッチング素子について、第1電極および第2電極には前記リセット信号が与えられ、第3電極は前記第3ノードに接続されていることを特徴とする、請求項20に記載の走査信号線駆動回路。前記ノード領域は、前記第2ノードを含むm個mは2以上の整数のノードによって形成され、前記第1の電位差保持部は、前記ノード領域を形成するノードのうちの前記第2ノード以外のノードを介して前記第1ノードと前記第2ノードとの間に直列に接続されたm個のキャパシタからなり、各段構成回路には、m個の信号が前記ノード領域セット信号として与えられ、前記ノード領域を形成するm個のノードは、前記ノード領域セット信号に基づいて順次にオフレベルからオンレベルに変化し、前記ノード領域を形成する各ノードは、オフレベルからオンレベルに変化した後、前記本充電期間の開始時点までの期間にはフローティング状態とされることを特徴とする、請求項1に記載の走査信号線駆動回路。各段構成回路において、前記ノード領域を形成するm個のノードのうち前記第1ノードに電気的にk番目kは1以上m以下の整数に近い位置のノードは、当該各段構成回路に前記ノード領域セット信号として与えられるm個の信号を出力するm個の段構成回路のうちk番目の段の段構成回路から出力される信号に基づいて、オフレベルからオンレベルに変化することを特徴とする、請求項22に記載の走査信号線駆動回路。各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、各段構成回路は、前記ノード領域を形成するm個のノードのレベルを前記リセット信号に基づいてオフレベルに向けて変化させるためのm個の第2ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項22に記載の走査信号線駆動回路。前記m個の第2ノードターンオフ用スイッチング素子のうちの、前記ノード領域を形成するm個のノードのうち前記第2ノード以外のノードに対応して設けられているスイッチング素子であって、前記第1ノードに電気的にz番目zは1以上m-1以下の整数に近い位置に配置されたスイッチング素子について、第1電極には前記リセット信号が与えられ、前記ノード領域を形成するm個のノードのうち前記第1ノードに電気的にz番目に近い位置のノードに第2電極が接続され、前記ノード領域を形成するm個のノードのうち前記第1ノードに電気的にxxはz1以上m以下の整数番目に近い位置のノード,前記第1ノード,前記第1出力ノード,および前記第2出力ノードのいずれかに第3電極が接続されていることを特徴とする、請求項24に記載の走査信号線駆動回路。外部から入力される1つのスタートパルス信号に基づいて前記第1ノードセット信号および前記ノード領域セット信号とされるべき信号を生成する動作開始信号生成回路を更に備えることを特徴とする、請求項1に記載の走査信号線駆動回路。前記シフトレジスタには、前記複数のクロック信号として、オンデューティがほぼ2分の1とされ互いに位相が180度ずらされた2つのクロック信号が入力されることを特徴とする、請求項1に記載の走査信号線駆動回路。各段構成回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする、請求項1に記載の走査信号線駆動回路。前記表示部を含み、請求項1から28までのいずれか1項に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。複数の段からなり外部から入力される複数のクロック信号に基づいて動作するシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、前記シフトレジスタの各段を構成する段構成回路について、前記段構成回路に含まれる第1ノードをオフレベルからオンレベルに変化させるための第1ノードターンオンステップと、前記段構成回路に含まれる第2ノードをオフレベルからオンレベルに変化させるための第2ノードターンオンステップと、前記段構成回路に含まれる第3ノードをオフレベルからオンレベルに変化させるための第3ノードターンオンステップとを含み、前記段構成回路は、前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、前記クロック信号が第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、前記第1の出力制御用スイッチング素子の第1電極に接続された前記第1ノードと、前記第2の出力制御用スイッチング素子の第1電極に接続された前記第2ノードと、前記第3ノードと、前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部とを有し、各段構成回路において、前記第1ノードターンオンステップ、前記第2ノードターンオンステップ、前記第3ノードターンオンステップの順序で各ステップが実行され、前記第1ノードターンオンステップでは、当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号に基づいて、前記第1ノードがオフレベルからオンレベルに変化し、前記第2ノードターンオンステップでは、当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードターンオンステップで用いられる他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号に基づいて、前記第2ノードがオフレベルからオンレベルに変化し、前記第2ノードターンオンステップが実行される時には、前記第1ノードはフローティング状態とされ、前記第3ノードターンオンステップが実行される時には、前記第1ノードおよび前記第2ノードはフローティング状態とされ、前記クロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする、駆動方法。上述したように、従来の構成においては、出力制御用トランジスタのドレイン端子にはクロック信号が与えられている。そして、そのクロック信号の振幅がほぼ走査信号の振幅となって現れる。一般に、走査信号の振幅については、映像信号電圧の大きさにかかわらず画素容量に所望の充電が施されるよう、トランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。このため、クロック信号の振幅はトランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。また、一般に、出力制御用トランジスタにはサイズの大きいトランジスタが採用されるので、クロック配線クロック信号を伝達するための信号配線の寄生容量が大きくなっている。クロック信号の振幅やクロック配線の寄生容量が大きいほど消費電力は大きくなるので、ゲートドライバの消費電力を低減させることが従来より課題となっている。この点に関し、従来の構成において消費電力の低減を図るために仮にクロック信号の振幅を小さくすると、走査信号の振幅も小さくなる。従って、消費電力低減の効果が充分に得られる程度にまでクロック信号の振幅を小さくすると、画素容量への充電が充分に行われるような走査信号は得られない。そこで本発明は、モノリシックゲートドライバにおいて、ゲートバスラインに印加される走査信号の電圧を従来よりも低下させることなく、従来よりも消費電力を低減させることを目的とする。本発明の第1の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、前記シフトレジスタの各段を構成する段構成回路は、前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、前記クロック信号が第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、前記第1の出力制御用スイッチング素子の第1電極に接続された第1ノードと、前記第2の出力制御用スイッチング素子の第1電極に接続された第2ノードを含む1以上のノードによって形成されるノード領域と、前記第2ノードがオンレベルとなる時点から前記第1出力ノードから出力される走査信号がオンレベルとされるべき期間である本充電期間の終了時点までの期間にオフレベルからオンレベルに変化するように構成された第3ノードと、前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部とを有し、各段構成回路には、当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号が第1ノードセット信号として与えられ、当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号のうち、1以上の信号が、第2ノードセット信号を含むノード領域セット信号として与えられ、各段構成回路において、前記第1ノードは、前記第1ノードセット信号に基づいてオフレベルからオンレベルに変化し、前記第2ノードは、前記第2ノードセット信号に基づいてオフレベルからオンレベルに変化し、前記第3ノードは、前記第2ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、前記第1ノードは、前記ノード領域を形成するノードがオフレベルからオンレベルに変化する期間および前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、前記ノード領域を形成するノードは、前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、前記クロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする。本発明の第2の局面は、本発明の第1の局面において、前記ノード領域は、前記第2ノードのみによって形成され、各段構成回路には、前記ノード領域セット信号として前記第2ノードセット信号のみが与えられ、前記第1の電位差保持部は、前記第1ノードに一端が接続され、前記第2ノードに他端が接続されたキャパシタからなることを特徴とする。本発明の第3の局面は、本発明の第2の局面において、各段構成回路には、当該各段構成回路の次の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、各段構成回路は、前記リセット信号に基づいて前記第1ノードのレベルをオフレベルに向けて変化させるための第1ノードターンオフ用スイッチング素子と、前記リセット信号に基づいて前記第2ノードのレベルをオフレベルに向けて変化させるための第2ノードターンオフ用スイッチング素子とを更に有することを特徴とする。本発明の第4の局面は、本発明の第3の局面において、前記第1ノードターンオフ用スイッチング素子について、第1電極には前記リセット信号が与えられ、第2電極は前記第1ノードに接続され、第3電極は前記第2ノードに接続されていることを特徴とする。本発明の第5の局面は、本発明の第3の局面において、前記第2ノードターンオフ用スイッチング素子について、第1電極には前記リセット信号が与えられ、第2電極は前記第2ノードに接続され、第3電極は前記第1出力ノードまたは前記第2出力ノードに接続されていることを特徴とする。本発明の第6の局面は、本発明の第5の局面において、各段構成回路は、前記リセット信号に基づいて、前記第2ノードターンオフ用スイッチング素子の第3電極に接続されているノードのレベルをオフレベルに向けて変化させるための出力ノードターンオフ用スイッチング素子を更に有することを特徴とする。本発明の第7の局面は、本発明の第3の局面において、前記第2ノードターンオフ用スイッチング素子について、第1電極には前記リセット信号が与えられ、第2電極は前記第2ノードに接続され、第3電極は前記第1ノードに接続されていることを特徴とする。本発明の第8の局面は、本発明の第2の局面において、隣接する2つの段の段構成回路に含まれる2つの第2の出力制御用スイッチング素子の第2電極には、オンデューティがほぼ2分の1とされ互いに位相が180度ずらされたクロック信号が与えられ、各段構成回路は、当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始時点に前記第3ノードをオフレベルからオンレベルに変化させるための第1の第3ノードターンオン用スイッチング素子と、当該各段構成回路の前の段の段構成回路から出力される他段制御信号または当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始前には前記第3ノードをオフレベルで維持するための第3ノードターンオフ用スイッチング素子とを更に有することを特徴とする。本発明の第9の局面は、本発明の第8の局面において、各段構成回路において、前記第3ノードは、当該各段構成回路から出力される他段制御信号に基づいてオフレベルからオンレベルに変化することを特徴とする。本発明の第10の局面は、本発明の第8の局面において、各段構成回路において、前記第3ノードは、当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいてオフレベルからオンレベルに変化することを特徴とする。本発明の第11の局面は、本発明の第8の局面において、各段構成回路は、前記第1の第3ノードターンオン用スイッチング素子として、当該各段構成回路から出力される他段制御信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子と、当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子とを有することを特徴とする。本発明の第12の局面は、本発明の第8の局面において、各段構成回路は、前記第1出力ノードに第2電極が接続され、オフレベルの直流電源電位が第3電極に与えられる、前記第1出力ノードのレベルをオフレベルに向けて変化させるための第2の第1出力ノードターンオフ用スイッチング素子と、前記第2の第1出力ノードターンオフ用スイッチング素子の第1電極に接続された第4ノードと、当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が第1電極に与えられ、第2電極が前記第3ノードに接続され、第3電極が前記第4ノードに接続された第4ノード制御用スイッチング素子と、前記第1ノードセット信号または前記第1ノードの電位に基づいて前記第4ノードのレベルをオフレベルに向けて変化させるための第4ノードターンオフ用スイッチング素子とを更に有することを特徴とする。本発明の第13の局面は、本発明の第8の局面において、各段構成回路において、前記第1の第3ノードターンオン用スイッチング素子の第1電極および第2電極には、当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が与えられ、前記第1の第3ノードターンオン用スイッチング素子の第3電極は、前記第3ノードに接続されていることを特徴とする。本発明の第14の局面は、本発明の第8の局面において、各段構成回路は、前記第1ノードの電位または前記第2ノードの電位に基づいて、前記本充電期間の開始前には前記第3ノードをオフレベルで維持し、かつ、前記本充電期間の開始時点に前記第3ノードをオフレベルからオンレベルに変化させるための第3ノード制御用スイッチング素子を更に有することを特徴とする。本発明の第15の局面は、本発明の第1の局面において、各段構成回路は、前記リセット信号に基づいて前記第1出力ノードのレベルをオフレベルに向けて変化させるための第1の第1出力ノードターンオフ用スイッチング素子を更に有することを特徴とする。本発明の第16の局面は、本発明の第1の局面において、各段構成回路は、前記第1ノードの電位または前記第2ノードの電位に基づいて、前記本充電期間の開始前には前記第3ノードをオフレベルで維持し、かつ、前記第2ノードがオンレベルとなる時点から前記本充電期間の終了時点までの期間に前記第3ノードをオフレベルからオンレベルに変化させるための第3ノード制御用スイッチング素子を更に有することを特徴とする。本発明の第17の局面は、本発明の第1の局面において、前記第3ノードと前記第2出力ノードとが同一のノードであることを特徴とする。本発明の第18の局面は、本発明の第1の局面において、各段構成回路は、前記第3ノードの電位に基づいて前記第2ノードセット信号のレベルをオフレベルに向けて変化させるための第2ノードセット信号ターンオフ用スイッチング素子を更に有することを特徴とする。本発明の第19の局面は、本発明の第18の局面において、前記第3ノードは、前記第1ノードがオフレベルからオンレベルに変化する時点以前の期間および前記本充電期間の終了時点以降の期間にはオンレベルで維持されることを特徴とする。本発明の第20の局面は、本発明の第19の局面において、各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、各段構成回路は、前記リセット信号に基づいて前記第3ノードのレベルをオンレベルに向けて変化させるための第2の第3ノードターンオン用スイッチング素子を更に有することを特徴とする。本発明の第21の局面は、本発明の第20の局面において、前記第2の第3ノードターンオン用スイッチング素子について、第1電極および第2電極には前記リセット信号が与えられ、第3電極は前記第3ノードに接続されていることを特徴とする。本発明の第22の局面は、本発明の第1の局面において、前記ノード領域は、前記第2ノードを含むm個mは2以上の整数のノードによって形成され、前記第1の電位差保持部は、前記ノード領域を形成するノードのうちの前記第2ノード以外のノードを介して前記第1ノードと前記第2ノードとの間に直列に接続されたm個のキャパシタからなり、各段構成回路には、m個の信号が前記ノード領域セット信号として与えられ、前記ノード領域を形成するm個のノードは、前記ノード領域セット信号に基づいて順次にオフレベルからオンレベルに変化し、前記ノード領域を形成する各ノードは、オフレベルからオンレベルに変化した後、前記本充電期間の開始時点までの期間にはフローティング状態とされることを特徴とする。本発明の第23の局面は、本発明の第22の局面において、各段構成回路において、前記ノード領域を形成するm個のノードのうち前記第1ノードに電気的にk番目kは1以上m以下の整数に近い位置のノードは、当該各段構成回路に前記ノード領域セット信号として与えられるm個の信号を出力するm個の段構成回路のうちk番目の段の段構成回路から出力される信号に基づいて、オフレベルからオンレベルに変化することを特徴とする。本発明の第24の局面は、本発明の第22の局面において、各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、各段構成回路は、前記ノード領域を形成するm個のノードのレベルを前記リセット信号に基づいてオフレベルに向けて変化させるためのm個の第2ノードターンオフ用スイッチング素子を更に有することを特徴とする。本発明の第25の局面は、本発明の第24の局面において、前記m個の第2ノードターンオフ用スイッチング素子のうちの、前記ノード領域を形成するm個のノードのうち前記第2ノード以外のノードに対応して設けられているスイッチング素子であって、前記第1ノードに電気的にz番目zは1以上m-1以下の整数に近い位置に配置されたスイッチング素子について、第1電極には前記リセット信号が与えられ、前記ノード領域を形成するm個のノードのうち前記第1ノードに電気的にz番目に近い位置のノードに第2電極が接続され、前記ノード領域を形成するm個のノードのうち前記第1ノードに電気的にxxはz1以上m以下の整数番目に近い位置のノード,前記第1ノード,前記第1出力ノード,および前記第2出力ノードのいずれかに第3電極が接続されていることを特徴とする。本発明の第26の局面は、本発明の第1の局面において、外部から入力される1つのスタートパルス信号に基づいて前記第1ノードセット信号および前記ノード領域セット信号とされるべき信号を生成する動作開始信号生成回路を更に備えることを特徴とする。本発明の第27の局面は、本発明の第1の局面において、前記シフトレジスタには、前記複数のクロック信号として、オンデューティがほぼ2分の1とされ互いに位相が180度ずらされた2つのクロック信号が入力されることを特徴とする。本発明の第28の局面は、本発明の第1の局面において、各段構成回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする。本発明の第29の局面は、表示装置であって、前記表示部を含み、本発明の第1から第28までのいずれかの局面に係る走査信号線駆動回路を備えていることを特徴とする。本発明の第30の局面は、複数の段からなり外部から入力される複数のクロック信号に基づいて動作するシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、前記シフトレジスタの各段を構成する段構成回路について、前記段構成回路に含まれる第1ノードをオフレベルからオンレベルに変化させるための第1ノードターンオンステップと、前記段構成回路に含まれる第2ノードをオフレベルからオンレベルに変化させるための第2ノードターンオンステップと、前記段構成回路に含まれる第3ノードをオフレベルからオンレベルに変化させるための第3ノードターンオンステップとを含み、前記段構成回路は、前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、前記クロック信号が第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、前記第1の出力制御用スイッチング素子の第1電極に接続された前記第1ノードと、前記第2の出力制御用スイッチング素子の第1電極に接続された前記第2ノードと、前記第3ノードと、前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部とを有し、各段構成回路において、前記第1ノードターンオンステップ、前記第2ノードターンオンステップ、前記第3ノードターンオンステップの順序で各ステップが実行され、前記第1ノードターンオンステップでは、当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号に基づいて、前記第1ノードがオフレベルからオンレベルに変化し、前記第2ノードターンオンステップでは、当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードターンオンステップで用いられる他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号に基づいて、前記第2ノードがオフレベルからオンレベルに変化し、前記第2ノードターンオンステップが実行される時には、前記第1ノードはフローティング状態とされ、前記第3ノードターンオンステップが実行される時には、前記第1ノードおよび前記第2ノードはフローティング状態とされ、前記クロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする。本発明の第1の局面によれば、シフトレジスタ内の各段構成回路からは、当該各段構成回路に接続された走査信号線を駆動する走査信号と、当該各段構成回路とは異なる段の段構成回路を制御するための他段制御信号とが出力される。ここで、走査信号の電位を制御するための第1の出力制御用スイッチング素子の第2電極には直流電源電位が与えられる。一方、他段制御信号の電位を制御するための第2の出力制御用スイッチング素子の第2電極にはクロック信号が与えられる。このような構成において、第1の出力制御用スイッチング素子の第1電極に接続された第1ノードは、第1ノードセット信号当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号に基づいてオフレベルからオンレベルに変化した後、複数回のブートストラップによって更にオンレベルに向けて変化する。このため、比較的小さい振幅のクロック信号でシフトレジスタを動作させても、本充電期間における走査信号のレベルを画素容量への書き込みが充分に行われる程度にまで到達させることが可能となる。以上より、本充電期間に走査信号線に印加される電圧を従来よりも低下させることなく、シフトレジスタにおける消費電力を従来よりも低減させることが可能となる。また、従来と比較して、クロック配線の寄生容量が小さくなり、消費電力が低減される。さらに、クロック配線の負荷がクロック信号に及ぼす影響が小さくなるので、クロック信号の波形なまりの発生が抑制され、回路動作の安定性が高められる。その結果、表示品位が向上する。さらにまた、走査信号の電位は本充電期間の開始前からオンレベルに向けて段階的に変化する。このため、本充電期間には、走査信号は速やかに充分なレベルに到達し、画素容量への充電が充分に施される。これにより、表示品位が向上する。本発明の第2の局面によれば、比較的簡易な構成で、本発明の第1の局面と同様の効果が得られる。本発明の第3の局面によれば、書込動作期間終了後に第1ノードおよび第2ノードが確実にオフレベルとされる。このため、通常動作期間における走査信号および他段制御信号のノイズの発生が抑制される。本発明の第4の局面によれば、第1ノードターンオフ用スイッチング素子の第2電極-第3電極間には、第1ノードの電位と第2ノードの電位との差に相当する電圧が印加される。第2ノードの電位は書込動作期間中にオンレベルに向けて変化するので、当該期間中における第1ノードターンオフ用スイッチング素子の第2電極-第3電極間の電圧は比較的小さくなる。これにより、書込動作期間において、第1ノードからの第1ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、第1ノードの電位が書込動作期間中にオフレベルに向けて変化することが抑制され、回路動作の安定性が高められる。本発明の第5の局面によれば、第2ノードターンオフ用スイッチング素子の第2電極-第3電極間には、第2ノードの電位と第1出力ノードまたは第2出力ノードの電位との差に相当する電圧が印加される。第1出力ノードの電位走査信号の電位および第2出力ノードの電位他段制御信号の電位は書込動作期間中にオンレベルに向けて変化するので、当該期間中における第2ノードターンオフ用スイッチング素子の第2電極-第3電極間の電圧は比較的小さくなる。これにより、書込動作期間において、第2ノードからの第2ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、第2ノードの電位が書込動作期間中にオフレベルに向けて変化することが抑制され、回路動作の安定性が高められる。本発明の第6の局面によれば、書込動作期間終了後に第1出力ノードまたは第2出力ノードの電位が確実にオフレベルとされる。このため、通常動作期間における走査信号または他段制御信号のノイズの発生が抑制される。本発明の第7の局面によれば、第2ノードターンオフ用スイッチング素子の第3電極が第1ノードに接続されているので、第1ノードの電位の変化に伴って第2ノードの電位が変化する。このため、書込動作期間終了後に第2ノードがオフレベルとなるまでの時間が比較的長くなる。これにより、書込動作期間終了後に第2の出力制御用スイッチング素子を介して他段制御信号が速やかにオフレベルとなる。本発明の第8の局面によれば、他段制御信号やクロック信号に基づいて、本充電期間の開始前には第3ノードはオフレベルで維持され、本充電期間の開始時点には第3ノードはオンレベルとされる。このように、第1ノードや第2ノードの電位に基づくことなく、第3ノードの電位を制御することが可能となる。本発明の第9の局面によれば、第3ノードをオンレベルにするための第1の第3ノードターンオン用スイッチング素子は、他段制御信号に基づいてオン状態となる。ここで、他段制御信号は1垂直走査期間中の1水平走査期間だけオンレベルとなる。従って、通常動作期間において第3ノードがオフレベルとされる場合においても第1の第3ノードターンオン用スイッチング素子の第2電極-第3電極間に高電圧が印加される期間は短くなり、第1の第3ノードターンオン用スイッチング素子の劣化が抑制される。このため、第3ノードがオフレベルからオンレベルに変化する際の波形の劣化が抑制され、シフトレジスタの長期間における安定動作が可能となる。本発明の第10の局面によれば、第3ノードには比較的短い周期で電荷が供給される。これにより、通常動作期間中、第3ノードに接続されているスイッチング素子で電流のリークが生じても、第3ノードは確実にオンレベルで維持される。これにより、回路動作の安定性が高められる。本発明の第11の局面によれば、本発明の第9の局面と同様、第3ノードがオフレベルからオンレベルに変化する際の波形の劣化が抑制され、シフトレジスタの長期間における安定動作が可能となる。また、本発明の第10の局面と同様、通常動作期間中に第3ノードは確実にオンレベルで維持され、回路動作の安定性が高められる。本発明の第12の局面によれば、第4ノードがオンレベルになっているときに、第2の第1出力ノードターンオフ用スイッチング素子はオン状態となって、走査信号の電位がオフレベルへと引き込まれる。ここで、書込動作期間には、第2の第1出力ノードターンオフ用スイッチング素子がオフ状態となるように、第4ノードはオフレベルで維持されるべきである。書込動作期間がクロック周期よりも長いため、クロック信号を用いて第4ノードをオンレベルにするためには、複雑な構成が必要となる。また、本充電期間の終了時点に第4ノードをオンレベルにするための構成に関し、後段の段構成回路から出力される他段制御信号を用いることができる。しかしながら、電流のリークが生じると、通常動作期間中に第4ノードの電位がオフレベルに向けて変化し、回路動作が不安定となる。この点、本発明の第12の局面によれば、第4ノード制御用スイッチング素子の第1電極に与えられるクロック信号がオンレベルになる毎に、第3ノードから第4ノードに電荷が供給される。以上より、簡易な構成で、書込動作期間には第4ノードをオフレベルで維持しつつ、通常動作期間には第4ノードをオンレベルで維持することができ、通常動作期間中における走査信号についてのノイズの発生が抑制される。本発明の第13の局面によれば、第1の第3ノードターンオン用スイッチング素子の第1電極-第2電極間の電圧は0となる。このため、通常動作期間中に第3ノードがオンレベルで維持される場合に、第1の第3ノードターンオン用スイッチング素子の第1電極の電位がオフレベルとなっても、第1の第3ノードターンオン用スイッチング素子が受ける第1電極-第3電極間の電圧も0となり、第1の第3ノードターンオン用スイッチング素子の劣化が抑制される。本発明の第14の局面によれば、第3ノードのレベルをより速やかに変化させることが可能となる。本発明の第15の局面によれば、本充電期間の終了後に走査信号を確実にオフレベルとすることが可能となる。本発明の第16の局面によれば、比較的簡易な構成で第3ノードの電位を制御することが可能となる。本発明の第17の局面によれば、シフトレジスタを構成する段構成回路に必要なスイッチングの数を比較的少なくすることができる。このため、実装面積が削減され、表示装置の小型化あるいは表示領域の拡大が可能となる。本発明の第18の局面によれば、第3ノードをオンレベルとするとき、第2ノードセット信号の電位はオフレベルへと引き込まれ、第2ノードを確実にフローティング状態とすることができる。このため、本充電期間において第2ノードが確実にオンレベルとされ、回路動作の安定性が向上する。本発明の第19の局面によれば、通常動作期間中、第2ノードセット信号の電位はオフレベルへと引き込まれる。このため、各段構成回路において、前段から与えられる他段制御信号のノイズの影響が抑制され、回路動作の安定性が向上する。本発明の第20の局面によれば、本充電期間終了後、リセット信号に基づいて第3ノードはオンレベルに向けて変化する。このため、本充電期間終了後に、第1ノードおよび第2ノードがオンレベルからオフレベルに向けて変化しても、第3ノードがオフレベルとなることはない。従って、通常動作期間中、第3ノードは確実にオンレベルで維持される。これにより、各段構成回路において、前段から与えられる他段制御信号のノイズの影響が確実に抑制され、回路動作の安定性が向上する。本発明の第21の局面によれば、本発明の第13の局面と同様、第2の第3ノードターンオン用スイッチング素子の劣化が抑制される。本発明の第22の局面によれば、第1ノードは、第1ノードセット信号に基づいてオフレベルからオンレベルに変化した後、3回以上のブートストラップによって更にオンレベルに向けて変化する。このため、より小さい振幅のクロック信号でシフトレジスタを動作させても、本充電期間における走査信号のレベルを画素容量への書き込みが充分に行われる程度にまで到達させることが可能となる。これにより、本充電期間に走査信号線に印加される電圧を従来よりも低下させることなく、シフトレジスタにおける消費電力を従来よりも顕著に低減させることが可能となる。本発明の第23の局面によれば、本発明の第22の局面と同様、本充電期間に走査信号線に印加される電圧を従来よりも低下させることなく、シフトレジスタにおける消費電力を従来よりも顕著に低減させることが可能となる。本発明の第24の局面によれば、書込動作期間終了後に、ノード領域を形成するノードが確実にオフレベルとされる。このため、通常動作期間における回路動作の安定性が高められる。本発明の第25の局面によれば、第2ノードターンオフ用スイッチング素子の第2電極-第3電極間の電圧が低減される。これにより、書込動作期間において、第2ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、ノード領域を形成するノードの電位が書込動作期間中にオフレベルに向けて変化することが抑制され、回路動作の安定性が高められる。本発明の第26の局面によれば、シフトレジスタの動作を開始するために必要となる信号の数が削減される。本発明の第27の局面によれば、シフトレジスタの動作に用いられるクロック信号の数が比較的少なく、また、そのクロック信号の周波数が比較的低くなるので、より効果的に消費電力が低減される。本発明の第28の局面によれば、走査信号線駆動回路の製造コストを下げることができる。本発明の第29の局面によれば、本発明の第1から第28までのいずれかの局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子ゲート電極は第1電極に相当し、ドレイン端子ドレイン電極は第2電極に相当し、ソース端子ソース電極は第3電極に相当する。また、シフトレジスタ内に設けられている薄膜トランジスタはすべてnチャネル型であるものとして説明する。<1.第1の実施形態><1.1全体構成および動作>図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、電源100とDC/DCコンバータ110と表示制御回路200とソースドライバ映像信号線駆動回路300とゲートドライバ走査信号線駆動回路400と共通電極駆動回路500と表示部600とを備えている。なお、ゲートドライバ400は、アモルファスシリコン,多結晶シリコン,微結晶シリコン,酸化物半導体例えばIGZOなどを用いて、表示部600を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ400と表示部600とは同一基板液晶パネルを構成する2枚の基板のうちの一方の基板であるアレイ基板上に形成されている。表示部600には、複数本j本のソースバスライン映像信号線SL1~SLjと、複数本i本のゲートバスライン走査信号線GL1~GLiと、それらのソースバスラインSL1~SLjとゲートバスラインGL1~GLiとの交差点にそれぞれ対応して設けられた複数個i×j個の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタTFT60と、その薄膜トランジスタ60のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ecと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ecとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ecとにより形成される液晶容量により、画素容量Cpが構成される。なお、通常、画素容量Cpに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。電源100は、DC/DCコンバータ110と表示制御回路200と共通電極駆動回路500とに所定の電源電圧を供給する。DC/DCコンバータ110は、ソースドライバ300およびゲートドライバ400を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ300およびゲートドライバ400に供給する。共通電極駆動回路500は、共通電極Ecに所定の電位Vcomを与える。表示制御回路200は、外部から送られる画像信号DATおよび水平同期信号や垂直同期信号などのタイミング信号群TGを受け取り、デジタル映像信号DVと、表示部600における画像表示を制御するためのソーススタートパルス信号SSP,ソースクロック信号SCK,ラッチストローブ信号LS,ゲートスタートパルス信号GSP,ゲートエンドパルス信号GEP,およびゲートクロック信号GCKとを出力する。なお、本実施形態においては、ゲートスタートパルス信号GSPは、2つの信号GSP1以下第1ゲートスタートパルス信号という。およびGSP2以下第2ゲートスタートパルス信号という。で構成され、ゲートクロック信号GCKは、2相のクロック信号GCK1以下第1ゲートクロック信号という。およびGCK2以下第2ゲートクロック信号という。で構成されている。ソースドライバ300は、表示制御回路200から出力されるデジタル映像信号DV,ソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSを受け取り、各ソースバスラインSL1~SLjに駆動用映像信号S1~Sjを印加する。ゲートドライバ400は、表示制御回路200から出力されるゲートスタートパルス信号GSP,ゲートエンドパルス信号GEP,およびゲートクロック信号GCKに基づいて、アクティブな走査信号GOUT1~GOUTiの各ゲートバスラインGL1~GLiへの印加を1垂直走査期間を周期として繰り返す。なお、このゲートドライバ400についての詳しい説明は後述する。以上のようにして、各ソースバスラインSL1~SLjに駆動用映像信号S1~Sjが印加され、各ゲートバスラインGL1~GLiに走査信号GOUT1~GOUTiが印加されることにより、外部から送られた画像信号DATに基づく画像が表示部600に表示される。<1.2ゲートドライバの構成および動作>次に、図3~図6を参照しつつ、本実施形態におけるゲートドライバ400の構成および動作の概要について説明する。図3に示すように、ゲートドライバ400は複数段からなるシフトレジスタ410によって構成されている。表示部600にはi行×j列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ410の各段が設けられている。シフトレジスタ410にはi個の段構成回路SR1~SRiが含まれている。それらi個の段構成回路SR1~SRiは互いに直列に接続されている。図4は、ゲートドライバ400内のシフトレジスタ410の構成を示すブロック図である。上述したように、このシフトレジスタ410はi個の段構成回路SR1~SRiで構成されている。なお、図4には、n-2段目からn2段目までの段構成回路を示している。各段構成回路には、クロック信号CKA以下第1クロックという。を受け取るための入力端子と、クロック信号CKB以下第2クロックという。を受け取るための入力端子と、ハイレベルの直流電源電位VDDこの電位の大きさのことをVDD電位ともいう。を受け取るための入力端子と、ローレベルの直流電源電位VSSこの電位の大きさのことをVSS電位ともいう。を受け取るための入力端子と、第1のセット信号S1を受け取るための入力端子と、第2のセット信号S2を受け取るための入力端子と、リセット信号Rを受け取るための入力端子と、走査信号GOUTを出力するための出力端子と、当該各段構成回路とは異なる段の段構成回路の動作を制御する信号以下、他段制御信号という。Zを出力するための出力端子とが設けられている。なお、第2クロックCKBを受け取るための入力端子については、必ずしも設けられていなくても良い。シフトレジスタ410の各段各段構成回路の入力端子に与えられる信号は次のようになっている図4参照。n-1段目については、第2ゲートクロック信号GCK2が第1クロックCKAとして与えられ、第1ゲートクロック信号GCK1が第2クロックCKBとして与えられる。n段目については、第1ゲートクロック信号GCK1が第1クロックCKAとして与えられ、第2ゲートクロック信号GCK2が第2クロックCKBとして与えられる。シフトレジスタ410の全ての段を通して、n-1段目からn段目までの構成と同様の構成が2段ずつ繰り返される。また、任意の段について、前々段から出力される他段制御信号Zが第1のセット信号S1として与えられ、前段から出力される他段制御信号Zが第2のセット信号S2として与えられ、次段から出力される他段制御信号Zがリセット信号Rとして与えられる。但し、1段目については、第1ゲートスタートパルス信号GSP1が第1のセット信号S1として与えられ、第2ゲートスタートパルス信号GSP2が第2のセット信号S2として与えられる。また、2段目については、第2ゲートスタートパルス信号GSP2が第1のセット信号S1として与えられる。さらに、z段目最終段目については、ゲートエンドパルス信号GEPがリセット信号Rとして与えられる。なお、ハイレベルの直流電源電位VDDおよびローレベルの直流電源電位VSSについては、全ての段構成回路に共通的に与えられる。シフトレジスタ410の各段各段構成回路からは走査信号GOUTと他段制御信号Zとが出力される。各段から出力される走査信号GOUTは、対応するゲートバスラインに与えられる。各段から出力される他段制御信号Zについては、リセット信号Rとして前段に与えられ、第2のセット信号S2として次段に与えられ、第1のセット信号S1として次々段に与えられる。ところで、本実施形態においては、走査信号GOUTの生成元となる電源とクロック信号の生成元となる電源とは別系統となっていて、図5に示すように、クロック信号の振幅VCKは走査信号GOUTの振幅VDD電位とVSS電位との差に相当VGよりも小さくされている。例えば、クロック信号の振幅VCKは走査信号GOUTの振幅VGの0.7倍とされる。また、シフトレジスタ410に与えられる2相のクロック信号である第1ゲートクロック信号GCK1と第2ゲートクロック信号GCK2とについては、図6に示すように、互いに位相が180度ほぼ1水平走査期間に相当する期間ずれており、いずれも2水平走査期間中のほぼ1水平走査期間だけハイレベルHレベルの状態となる。以上のような構成において、シフトレジスタ410の1段目SR1に第1のセット信号S1としての第1ゲートスタートパルス信号GSP1のパルスと第2のセット信号S2としての第2ゲートスタートパルス信号GSP2のパルスとが与えられ、シフトレジスタ410の2段目SR2に第1のセット信号S1としての第2ゲートスタートパルス信号GSP2のパルスが与えられると、ゲートクロック信号GCK第1ゲートクロック信号GCK1および第2ゲートクロック信号GCK2に基づいて、各段から出力される他段制御信号Zに含まれるシフトパルスが1段目SR1からi段目SRiへと順次に転送される。そして、このシフトパルスの転送に応じて、各段SR1~SRiから出力される走査信号GOUTが順次にハイレベルとなる。このとき、後述するように、走査信号GOUTの電位は段階的に上昇する。これにより、図6に示すような波形の走査信号が表示部600内のゲートバスラインに与えられる。<1.3段構成回路の構成>図1は、本実施形態における段構成回路の構成シフトレジスタ410の一段分の構成を示す回路図である。図1に示すように、この段構成回路は、9個の薄膜トランジスタM1~M9と、2個のキャパシタC1,C2とを備えている。また、この段構成回路は、ハイレベルの直流電源電位VDD用の入力端子およびローレベルの直流電源電位VSS用の入力端子のほか、4個の入力端子41,43,44,49と2個の出力端子51,52とを有している。ここで、第1クロックCKAを受け取る入力端子には符号41を付し、第1のセット信号S1を受け取る入力端子には符号43を付し、第2のセット信号S2を受け取る入力端子には符号44を付し、リセット信号Rを受け取る入力端子には符号49を付している。また、走査信号GOUTを出力する出力端子には符号51を付し、他段制御信号Zを出力する出力端子には符号52を付している。次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタM1のソース端子,薄膜トランジスタM4のドレイン端子,薄膜トランジスタM7のゲート端子,およびキャパシタC1の一端は互いに接続されている。なお、これらが互いに接続されている領域配線のことを便宜上第1ノードという。薄膜トランジスタM2のソース端子,薄膜トランジスタM3のドレイン端子,薄膜トランジスタM5のドレイン端子,薄膜トランジスタM6のゲート端子,薄膜トランジスタM9のゲート端子,キャパシタC1の他端,およびキャパシタC2の一端は互いに接続されている。なお、これらが互いに接続されている領域配線のことを便宜上第2ノードという。薄膜トランジスタM9とキャパシタC2の他端とは互いに接続されている。なお、これらが互いに接続されている領域配線のことを便宜上第3ノードという。第1ノードには符号N1を付し、第2ノードには符号N2を付し、第3ノードには符号N3を付している。薄膜トランジスタM1については、ゲート端子は入力端子43に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第1ノードN1に接続されている。薄膜トランジスタM2については、ゲート端子は入力端子44に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第2ノードN2に接続されている。薄膜トランジスタM3については、ゲート端子は入力端子43に接続され、ドレイン端子は第2ノードN2に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM4については、ゲート端子は入力端子49に接続され、ドレイン端子は第1ノードN1に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM5については、ゲート端子は入力端子49に接続され、ドレイン端子は第2ノードN2に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM6については、ゲート端子は第2ノードN2に接続され、ドレイン端子は入力端子41に接続され、ソース端子は出力端子52に接続されている。薄膜トランジスタM7については、ゲート端子は第1ノードN1に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は出力端子51に接続されている。薄膜トランジスタM8については、ゲート端子は入力端子49に接続され、ドレイン端子は出力端子51に接続され、ソース端子は直流電源電位VDD用の入力端子に接続されている。薄膜トランジスタM9については、ゲート端子は第2ノードN2に接続され、ドレイン端子は入力端子41に接続され、ソース端子は第3ノードN3に接続されている。キャパシタC1については、一端は第1ノードN1に接続され、他端は第2ノードN2に接続されている。キャパシタC2については、一端は第2ノードN2に接続され、他端は第3ノードN3に接続されている。次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタM1は、第1のセット信号S1がハイレベルになっているときに、第1ノードN1の電位をVDD電位に向けて変化させる。薄膜トランジスタM2は、第2のセット信号S2がハイレベルになっているときに、第2ノードN2の電位をVDD電位に向けて変化させる。薄膜トランジスタM3は、第1のセット信号S1がハイレベルになっているときに、第2ノードN2の電位をVSS電位に向けて変化させる。薄膜トランジスタM4は、リセット信号Rがハイレベルになっているときに、第1ノードN1の電位をVSS電位に向けて変化させる。薄膜トランジスタM5は、リセット信号Rがハイレベルになっているときに、第2ノードN2の電位をVSS電位に向けて変化させる。薄膜トランジスタM6は、第2ノードN2の電位がハイレベルになっているときに、第1クロックCKAの電位を出力端子52に与える。薄膜トランジスタM7は、第1ノードN1の電位がハイレベルになっているときに、VDD電位を出力端子51に与える。薄膜トランジスタM8は、リセット信号Rがハイレベルになっているときに、出力端子51走査信号GOUTの電位をVSS電位に向けて変化させる。薄膜トランジスタM9は、第2ノードN2の電位がハイレベルになっているときに、第1クロックCKAの電位を第3ノードN3に与える。キャパシタC1は、第2ノードN2の電位の上昇に伴って第1ノードN1の電位を上昇させるよう機能する。キャパシタC2は、第3ノードN3の電位の上昇に伴って第2ノードN2の電位を上昇させるよう機能する。すなわち、キャパシタC1,C2はブートストラップ容量として機能する。なお、本実施形態においては、薄膜トランジスタM4によって第1ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタM5によって第2ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタM6によって第2の出力制御用スイッチング素子が実現され、薄膜トランジスタM7によって第1の出力制御用スイッチング素子が実現され、薄膜トランジスタM8によって第1の第1出力ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタM9によって第3ノード制御用スイッチング素子が実現されている。また、走査信号GOUTを出力する出力端子51によって第1出力ノードが実現され、他段制御信号Zを出力する出力端子52によって第2出力ノードが実現されている。さらに、第1のセット信号S1によって第1ノードセット信号が実現され、第2のセット信号S2によって第2ノードセット信号が実現されている。さらにまた、第2ノードN2のみによってノード領域が実現され、キャパシタC1によって第1の電位差保持部が実現され、キャパシタC2によって第2の電位差保持部が実現されている。<1.4段構成回路の動作>次に、図1および図7を参照しつつ、本実施形態における段構成回路の動作について説明する。ここでは、n段目の段構成回路に着目する。なお、上述したように、画素容量への本来的な書き込みが行われる期間のことを本充電期間といい、走査信号GOUTの立ち上げ開始時点から走査信号GOUTの立ち下げ開始時点までの期間のことを書込動作期間という。また、走査信号GOUTを立ち下げるための動作が行われる期間のことをリセット期間といい、書込動作期間およびリセット期間以外の期間のことを通常動作期間という。図7においては、時点t0から時点t3までの期間が書込動作期間に相当し、時点t2から時点t3までの期間が本充電期間に相当し、時点t3から時点t4までの期間がリセット期間に相当し、時点t0以前の期間および時点t4以降の期間が通常動作期間に相当する。時点t0以前の期間には、第1ノードN1の電位,第2ノードN2の電位,第3ノードN3の電位,走査信号GOUTの電位出力端子51の電位,および他段制御信号Zの電位出力端子52の電位はローレベルで維持されている。時点t0になると、第1のセット信号S1がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM1,M3はオン状態となる。薄膜トランジスタM1がオン状態となることによって第1ノードN1の電位は上昇し、薄膜トランジスタM3がオン状態となることによって第2ノードN2の電位はVSS電位へと引き込まれる。その結果、キャパシタC1が充電される。また、第1ノードN1の電位が上昇することによって薄膜トランジスタM7はオン状態となり、走査信号GOUTの電位が上昇する。時点t1になると、第2のセット信号S2がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM2はオン状態となる。また、時点t1には、第1のセット信号S1がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM1,M3はオフ状態となる。薄膜トランジスタM2がオン状態かつ薄膜トランジスタM3がオフ状態となることによって、第2ノードN2の電位が上昇する。このとき、薄膜トランジスタM1はオフ状態となって第1ノードN1はフローティング状態となっているので、第2ノードN2の電位の上昇に伴ってキャパシタC1を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。その結果、走査信号GOUTの電位は更に上昇する。なお、時点t1から時点t2までの期間には、第2ノードN2の電位がハイレベルとなって薄膜トランジスタM6,M9がオン状態となるが、第1クロックCKAがローレベルとなっているので、第3ノードN3の電位および他段制御信号Zの電位はローレベルで維持される。時点t2になると、第2のセット信号S2がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM2はオフ状態となって、第2ノードN2はフローティング状態となる。また、時点t2には、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタM9はオン状態となっているので、第3ノードN3の電位は上昇する。第1ノードN1および第2ノードN2はフローティング状態となっているので、第3ノードN3の電位の上昇に伴ってキャパシタC2を介して第2ノードN2の電位が上昇し、第2ノードN2の電位の上昇に伴ってキャパシタC1を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。これにより、第1ノードN1の電位はVDD電位よりも高くなり、走査信号GOUTの電位がVDD電位にまで高められる。また、薄膜トランジスタM6がオン状態かつ第1クロックCKAがハイレベルとなっていることから、第1クロックCKAの電位が出力端子52に与えられる。これにより、他段制御信号Zの電位がハイレベルとなる。時点t3になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、入力端子41の電位の低下とともに他段制御信号Zの電位は低下する。また、時点t3には、リセット信号Rがローレベルからハイレベルに変化する。これにより、薄膜トランジスタM4,M5,およびM8がオン状態となる。薄膜トランジスタM4がオン状態となることによって第1ノードN1の電位はローレベルとなり、薄膜トランジスタM5がオン状態となることによって第2ノードN2の電位はローレベルとなり、薄膜トランジスタM8がオン状態となることによって走査信号GOUTの電位がローレベルとなる。このとき、キャパシタC2を介して第3ノードN3の電位も低下する。時点t4以降の期間には、時点t0以前の期間と同様、第1ノードN1の電位,第2ノードN2の電位,第3ノードN3の電位,走査信号GOUTの電位,および他段制御信号Zの電位はローレベルで維持される。<1.5効果>本実施形態によれば、シフトレジスタ410内の各段構成回路からは、当該各段構成回路に接続されたゲートバスラインを駆動する走査信号GOUTと、当該各段構成回路とは異なる段の段構成回路を制御するための他段制御信号Zとが出力される。ここで、走査信号GOUTの電位を制御するための薄膜トランジスタM7のドレイン端子には、ハイレベルの直流電源電位VDDが与えられる。一方、他段制御信号Zの電位を制御するための薄膜トランジスタM6のドレイン端子には、クロック信号が与えられる。このような構成において、薄膜トランジスタM7のゲート端子に接続された第1ノードN1の電位は、第1のセット信号S1前々段の段構成回路から出力される他段制御信号に基づいて上昇した後、ブートストラップによって2回上昇する。このため、比較的小さい振幅のクロック信号でシフトレジスタ410を動作させても、各ゲートバスラインGL1~GLiに印加されるべき走査信号GOUT1~GOUTiの電位を充分に高めることが可能となる。以上のように、本実施形態によれば、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ410における消費電力を従来よりも低減させることが可能となる。一般に、モノリシックゲートドライバにおける消費電力Wは、回路内の寄生容量の容量値Cと電圧振幅Vの2乗と周波数fとの積に比例する。ここで、クロック信号については周波数fが大きく、また、消費電力Wが電圧Vの2乗に比例していることから、クロック信号の振幅を小さくすることによって消費電力Wは大きく低減される。また、一般に、走査信号GOUTの振幅については、映像信号電圧の大きさにかかわらず画素容量に所望の充電が施されるよう、薄膜トランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。このため、従来の構成においては、クロック信号の振幅は薄膜トランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。この点、本実施形態によれば、クロック信号の振幅を小さくすることができるので、従来と比較して消費電力が大きく低減される。図8は、本実施形態において、クロック信号の振幅VCKを走査信号GOUTの振幅VGの0.7倍にしたときのシミュレーション結果を示す図である。図8から把握されるように、第1ノードN1の電位は段階的に高められ、それに伴って、走査信号GOUTの電位も段階的に高められている。そして、時点t2から時点t3までの期間には、走査信号GOUTの電位は充分に上昇している。ここで、クロック信号の振幅VCKが走査信号GOUTの振幅VGの0.7倍となっていること、および、消費電力Wが電圧Vの2乗に比例していることから、従来と比較して消費電力はほぼ2分の1となる。また、一般に、走査信号GOUTの電位を制御するための薄膜トランジスタには、サイズの大きい薄膜トランジスタが採用される。このため、従来の構成においては、クロック配線の寄生容量が大きくなっていた。この点、本実施形態によれば、走査信号GOUTの電位を制御するための薄膜トランジスタM7のドレイン端子にはクロック信号に代えてハイレベルの直流電源電位VDDが与えられる。このため、従来と比較して、クロック配線の寄生容量が小さくなり、消費電力が低減される。さらに、クロック配線の負荷がクロック信号に及ぼす影響が小さくなるので、クロック信号の波形なまりの発生が抑制され、回路動作の安定性が高められる。その結果、表示品位が向上する。さらに、本実施形態によれば、画素容量への本来的な書き込みが行われる期間である本充電期間図7の時点t2から時点t3までの期間の開始前に、走査信号GOUTは段階的に立ち上げられる。そして、本充電期間の開始時点の直前には、走査信号GOUTは比較的高い電位に到達している。このため、本充電期間には、走査信号GOUTは速やかに充分に高い電位に到達し、画素容量への充電が充分に施される。これにより、表示品位が向上する。さらにまた、走査信号GOUTの電位を段階的に高めることによって、走査信号GOUTの電位を制御するための薄膜トランジスタM7のゲート-ソース間の電圧の最大値が小さくなり、薄膜トランジスタM7の破壊が抑制される。<1.6変形例>次に、上記第1の実施形態の変形例について説明する。なお、各変形例に関し、液晶表示装置の全体構成および動作,ゲートドライバの構成および動作については、上記第1の実施形態と同様であるので説明を省略する。<1.6.1第1の変形例>図9は、上記第1の実施形態の第1の変形例における段構成回路の構成を示す回路図である。本変形例においては、段構成回路には、上記第1の実施形態における構成要素中の薄膜トランジスタM9が設けられていない。その代わりに、キャパシタC2の他端と薄膜トランジスタM6のソース端子とが接続された構成となっている。これにより、出力端子52が上記第1の実施形態における第3ノードN3としても機能している。次に、図9および図10を参照しつつ、本変形例における段構成回路の動作について説明する。なお、時点t2以前の期間および時点t3以降の期間については、上記第1の実施形態と同様であるので説明を省略する。時点t2になると、第2のセット信号S2がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM2はオフ状態となって、第2ノードN2はフローティング状態となる。また、時点t2には、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタM6はオン状態となっているので、出力端子52の電位が上昇し、他段制御信号Zの電位がハイレベルとなる。第1ノードN1および第2ノードN2はフローティング状態となっているので、出力端子52の電位の上昇に伴ってキャパシタC2を介して第2ノードN2の電位が上昇し、第2ノードN2の電位の上昇に伴ってキャパシタC1を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。これにより、第1ノードN1の電位はVDD電位よりも高くなり、走査信号GOUTの電位がVDD電位にまで高められる。本変形例によれば、上記第1の実施形態における薄膜トランジスタM9図1参照を備えることなく、上記第1の実施形態と同様にゲートバスラインGL1~GLiを駆動することができる。これにより、ゲートドライバ400を構成するシフトレジスタ410に必要なトランジスタの数が少なくなり、実装面積が削減される。その結果、表示装置の小型化あるいは表示領域の拡大が可能となる。<1.6.2第2の変形例>図11は、上記第1の実施形態の第2の変形例における段構成回路の構成を示す回路図である。本変形例においては、図1に示した第1の実施形態における構成要素に加えて、薄膜トランジスタM12が設けられている。この薄膜トランジスタM12によって、第2ノードセット信号ターンオフ用スイッチング素子が実現されている。薄膜トランジスタM12については、ゲート端子は第3ノードN3に接続され、ドレイン端子は入力端子44に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM12は、第3ノードN3の電位がハイレベルになっているときに、入力端子44の電位をVSS電位に向けて変化させる。なお、本変形例においては、図12に示すように、通常動作期間中、第3ノードN3の電位がハイレベルで維持される必要がある。本変形例によれば、通常動作期間中、薄膜トランジスタM12がオン状態となって入力端子44の電位がVSS電位へと引き込まれる。このため、各段構成回路において、前段から与えられる他段制御信号Zn-1のノイズの影響が抑制され、回路動作の安定性が向上する。<1.6.3第3の変形例>図13は、上記第1の実施形態の第3の変形例における段構成回路の構成を示す回路図である。本変形例においては、図11に示した第2の変形例における構成要素に加えて、更に薄膜トランジスタM13が設けられている。この薄膜トランジスタM13によって、第2の第3ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタM13については、ゲート端子は入力端子49に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM13は、リセット信号Rがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。上記第2の変形例においては、時点t3には、第1ノードN1の電位が低下するので、キャパシタC1,C2を介して第3ノードN3の電位も低下する図12参照。このため、第3ノードN3の電位が時点t3にローレベルにまで低下することが懸念される。しかしながら、本変形例によれば、時点t3になると、リセット信号Rがハイレベルとなることにより薄膜トランジスタM13がオン状態となって、第3ノードN3の電位がVDD電位に向けて変化する。このため、時点t3に第3ノードN3の電位がローレベルにまで低下することはない。従って、通常動作期間中、第3ノードN3の電位が確実にハイレベルで維持される。これにより、各段構成回路において、前段から与えられる他段制御信号Zn-1のノイズの影響が確実に抑制され、回路動作の安定性が向上する。ところで、図14に示すように、薄膜トランジスタM13のゲート-ドレイン間が接続された構成であっても良い。上述したように通常動作期間中には第3ノードN3の電位がハイレベルで維持されるため、薄膜トランジスタM13のゲート端子の電位がローレベルになっている時、薄膜トランジスタM13のゲート-ソース間には負の電圧が印加される。このため、薄膜トランジスタM13の劣化が懸念される。この点、薄膜トランジスタM13のゲート-ドレイン間が接続された構成であれば、ゲート端子の電位がローレベルになっている時、ドレイン端子の電位もローレベルとなる。これにより、薄膜トランジスタM13のゲート-ドレイン間の電圧は0で維持される。その結果、薄膜トランジスタM13が受けるゲート-ソース間は0となり、薄膜トランジスタM13の劣化が抑制される。なお、薄膜トランジスタの劣化が抑制されるという効果は得られないが、薄膜トランジスタM1,M2についても、ゲート-ドレイン間が接続された構成にしても良い。<1.6.4第4の変形例>図15は、上記第1の実施形態の第4の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM4のソース端子が第2ノードN2に接続されている。本変形例によれば、薄膜トランジスタM4のドレイン-ソース間には、第1ノードN1の電位と第2ノードN2の電位との差に相当する電圧が印加される。図7に示すように時点t1から時点t3までの期間には第2ノードN2の電位はVSS電位よりも高くなっているので、薄膜トランジスタM4のソース端子に直流電源電位VSSが与えられる構成である上記第1の実施形態と比較して、薄膜トランジスタM4のドレイン-ソース間の電圧が低減される。これにより、書込動作期間において、第1ノードN1からの薄膜トランジスタM4を介した電荷の流出が抑制される。その結果、第1ノードN1の電位が書込動作期間中に低下することが抑制され、回路動作の安定性が高められる。<1.6.5第5の変形例>図16は、上記第1の実施形態の第5の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM5のソース端子が出力端子52に接続されている。また、図1に示した第1の実施形態における構成要素に加えて、薄膜トランジスタM17が設けられている。この薄膜トランジスタM17によって、出力ノードターンオフ用スイッチング素子が実現されている。薄膜トランジスタM17については、ゲート端子は入力端子49に接続され、ドレイン端子は出力端子52に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM17は、リセット信号Rがハイレベルになっているときに、出力端子52の電位他段制御信号Zの電位をVSS電位に向けて変化させる。なお、薄膜トランジスタM5のソース端子が出力端子51に接続された構成であっても良い。本変形例によれば、薄膜トランジスタM5のドレイン-ソース間には、第2ノードN2の電位と他段制御信号Zの電位との差に相当する電圧が印加される。図7に示すように時点t2から時点t3までの期間には他段制御信号Zの電位はVSS電位よりも高くなっているので、薄膜トランジスタM5のソース端子に直流電源電位VSSが与えられる構成である上記第1の実施形態と比較して、薄膜トランジスタM5のドレイン-ソース間の電圧が小さくなる。これにより、書込動作期間において、第2ノードN2からの薄膜トランジスタM5を介した電荷の流出が抑制される。その結果、第2ノードN2の電位が書込動作期間中に低下することが抑制され、回路動作の安定性が高められる。なお、薄膜トランジスタM17については必ずしも備える必要はないが、薄膜トランジスタM17を備えておくことにより書込動作期間終了後に他段制御信号Zを確実にローレベルにする効果が得られる。<1.6.6第6の変形例>図17は、上記第1の実施形態の第6の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM5のソース端子が第1ノードN1に接続されている。上記第1の実施形態においては、時点t3になると、リセット信号Rがハイレベルとなり薄膜トランジスタM5がオン状態となることによって、直接的に第2ノードN2の電位が低下していた。これに対して、本変形例によれば、時点t3になった後、第1ノードN1の電位が低下することによって第2ノードN2の電位は低下する。このため、上記第1の実施形態と比較して、時点t3になった後、第2ノードN2の電位がローレベルとなるまでの時間が長くなる。これにより、リセット期間に他段制御信号Zの電位が薄膜トランジスタM6を介して速やかにローレベルにまで低下する。<1.6.7その他の変形例>上記第1の実施形態においては、第3ノードN3の電位は時点t3のタイミングで低下しているが、本発明はこれに限定されない。時点t2のタイミングで第3ノードN3の電位が上昇するのであれば、第3ノードN3の電位が低下するタイミングは特に限定されない。また、上記第1の実施形態においては薄膜トランジスタM9のドレイン端子は入力端子41に接続されているが、薄膜トランジスタM9のドレイン端子が出力端子52に接続された構成であっても良い。すなわち、薄膜トランジスタM9のドレイン端子には、第1クロックCKAまたは他段制御信号Zのいずれかが与えられれば良い。さらに、上記第1の実施形態においては薄膜トランジスタM9のゲート端子は第2ノードN2に接続されているが、薄膜トランジスタM9のゲート端子が第1ノードN1に接続された構成であっても良い。<2.第2の実施形態><2.1段構成回路の構成>図18は、本発明の第2の実施形態における段構成回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作,ゲートドライバの構成および動作については、上記第1の実施形態と同様であるので説明を省略する。本実施形態においては、段構成回路には、図1に示した第1の実施形態における薄膜トランジスタM9に代えて、薄膜トランジスタM10,M11が設けられている。薄膜トランジスタM10によって第1の第3ノードターンオン用スイッチング素子が実現され、薄膜トランジスタM11によって第3ノードターンオフ用スイッチング素子が実現されている。薄膜トランジスタM10については、ゲート端子は出力端子52に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM11については、ゲート端子は入力端子44に接続され、ドレイン端子は第3ノードN3に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM10は、他段制御信号Zがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。薄膜トランジスタM11は、第2のセット信号S2がハイレベルになっているときに、第3ノードN3の電位をVSS電位に向けて変化させる。<2.2効果>本実施形態によれば、第3ノードN3の電位を高めるための薄膜トランジスタM10は、他段制御信号Zに基づいてオン状態となる。このため、図12に示すように、時点t2になると第3ノードN3の電位はローレベルからハイレベルに変化する。ここで、他段制御信号Zは1垂直走査期間中の1水平走査期間だけハイレベルとなる。従って、薄膜トランジスタM10のゲート-ソース間に高電圧が印加される期間は短く、第3ノードN3の電位を高めるための薄膜トランジスタの劣化が抑制される。このため、第3ノードN3の電位の昇圧波形の劣化が抑制され、シフトレジスタ410の長期間における安定動作が可能となる。<2.3変形例><2.3.1第1の変形例>図19は、上記第2の実施形態の第1の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM10のゲート端子が入力端子41に接続されている。従って、本変形例においては、薄膜トランジスタM10は、第1クロックCKAがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。本変形例によれば、薄膜トランジスタM10は第1クロックCKAがハイレベルとなる毎にオン状態となる。このため、第3ノードN3の電位は比較的短い周期でVDD電位に向けて高められる。これにより、通常動作期間中、第3ノードN3に接続されている薄膜トランジスタ例えば薄膜トランジスタM11で電流のリークが生じても、第3ノードN3の電位は確実にハイレベルで維持される。これにより、回路動作の安定性が高められる。なお、図20に示すように、ゲート端子が出力端子52に接続され、ドレイン端子が直流電源電位VDD用の入力端子に接続され、ソース端子が第3ノードN3に接続された薄膜トランジスタM10aと、ゲート端子が入力端子41に接続され、ドレイン端子が直流電源電位VDD用の入力端子に接続され、ソース端子が第3ノードN3に接続された薄膜トランジスタM10bとを段構成回路が備える構成としても良い。これにより、第3ノードN3の電位の昇圧波形の劣化が抑制されるとともに、第3ノードN3の電位は通常動作期間中に確実にハイレベルで維持される。ところで、上記第2の実施形態における薄膜トランジスタM10,M11の近傍の構成については、図21に示すように一般化して表すことができる。すなわち、薄膜トランジスタM10のゲート端子には、第1クロックCKAが与えられても良いし、他段制御信号Zが与えられても良い。また、薄膜トランジスタM10のドレイン端子には、VDD電位が与えられても良いし、第1クロックCKAが与えられても良いし、他段制御信号Zが与えられても良い。さらに、薄膜トランジスタM11のゲート端子には、第2クロックCKBが与えられても良いし、前段の他段制御信号Zn-1が与えられても良い。さらにまた、薄膜トランジスタM11のソース端子には、VSS電位が与えられても良いし、第1クロックCKAが与えられても良い。なお、図22に示すように、薄膜トランジスタM10のゲート-ドレイン間が接続された構成であっても良い。これにより、上述の図14に示した構成と同様、薄膜トランジスタM10の劣化が抑制される。<2.3.2第2の変形例>図23は、上記第2の実施形態の第2の変形例における段構成回路の構成を示す回路図である。本変形例においては、図18に示した第2の実施形態における構成要素に加えて、薄膜トランジスタM12が設けられている。この薄膜トランジスタM12によって、第2ノードセット信号ターンオフ用スイッチング素子が実現されている。薄膜トランジスタM12については、ゲート端子は第3ノードN3に接続され、ドレイン端子は入力端子44に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM12は、第3ノードN3の電位がハイレベルになっているときに、入力端子44の電位をVSS電位に向けて変化させる。また、上記第1の変形例と同様、薄膜トランジスタM10のゲート端子が入力端子41に接続されている。本変形例によれば、通常動作期間中、薄膜トランジスタM12がオン状態となって入力端子44の電位がVSS電位へと引き込まれる。このため、各段構成回路において、前段から与えられる他段制御信号Zn-1のノイズの影響が抑制され、回路動作の安定性が向上する。図24は、本変形例において、クロック信号の振幅VCKを走査信号GOUTの振幅VGの0.7倍にしたときのシミュレーション結果を示す図である。図24から把握されるように、走査信号GOUTの電位は段階的に高められ、時点t2から時点t3までの期間には、走査信号GOUTの電位は充分に上昇している。また、第3ノードN3の電位については、時点t3に一旦低下しているが、すぐにハイレベルにまで上昇している。以上より、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ410における消費電力が従来よりも低減される。<2.3.3第3の変形例>図25は、上記第2の実施形態の第3の変形例における段構成回路の構成を示す回路図である。本変形例においては、図23に示した第2の変形例における構成要素に加えて、更に薄膜トランジスタM13が設けられている。この薄膜トランジスタM13によって、第2の第3ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタM13については、ゲート端子は入力端子49に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM13は、リセット信号Rがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。本変形例によれば、通常動作期間中、第3ノードN3の電位が確実にハイレベルで維持される。これにより、各段構成回路において、前段から与えられる他段制御信号Zn-1のノイズの影響が確実に抑制され、回路動作の安定性が向上する。<2.3.4その他の変形例>段構成回路については、図18に示した第2の実施形態における構成要素に加えて、図1に示した第1の実施形態における構成要素中の薄膜トランジスタM9を備えた構成にしても良い。これにより、時点t2図12参照において、第3ノードN3の電位がより速やかに上昇する。<3.第3の実施形態><3.1段構成回路の構成>図26は、本発明の第3の実施形態における段構成回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作,ゲートドライバの構成および動作については、上記第1の実施形態と同様であるので説明を省略する。図26に示すように、この段構成回路は、15個の薄膜トランジスタM1~M8,M9~M16と、2個のキャパシタC1,C2とを備えている。また、この段構成回路は、ハイレベルの直流電源電位VDD用の入力端子およびローレベルの直流電源電位VSS用の入力端子のほか、5個の入力端子41~44,49と2個の出力端子51,52とを有している。ここで、第2クロックCKBを受け取る入力端子には符号42を付している。以下、主に上記第1の実施形態と異なる点について説明する。次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタM10のソース端子,薄膜トランジスタM11のドレイン端子,薄膜トランジスタM12のゲート端子,薄膜トランジスタM13のソース端子,薄膜トランジスタM14のドレイン端子,およびキャパシタC2の他端は、第3ノードN3を介して互いに接続されている。薄膜トランジスタM14のソース端子,薄膜トランジスタM15のドレイン端子,および薄膜トランジスタM16のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域配線のことを便宜上第4ノードという。第4ノードには符号N4を付している。薄膜トランジスタM10については、ゲート端子は入力端子41に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM11については、ゲート端子は入力端子44に接続され、ドレイン端子は第3ノードN3に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM12については、ゲート端子は第3ノードN3に接続され、ドレイン端子は入力端子44に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM13については、ゲート端子は入力端子49に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM14については、ゲート端子は入力端子42に接続され、ドレイン端子は第3ノードN3に接続され、ソース端子は第4ノードN4に接続されている。薄膜トランジスタM15については、ゲート端子は入力端子43に接続され、ドレイン端子は第4ノードN4に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM16については、ゲート端子は第4ノードN4に接続され、ドレイン端子は出力端子51に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。なお、薄膜トランジスタM15のゲート端子は第1ノードN1に接続されていても良い。次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタM10は、第1クロックCKAがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。薄膜トランジスタM11は、第2のセット信号S2がハイレベルになっているときに、第3ノードN3の電位をVSS電位に向けて変化させる。薄膜トランジスタM12は、第3ノードN3の電位がハイレベルになっているときに、入力端子44の電位をVSS電位に向けて変化させる。薄膜トランジスタM13は、リセット信号Rがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。薄膜トランジスタM14は、第2クロックCKBがハイレベルになっているときに、第3ノードN3-第4ノードN4間で電荷を移動させる。薄膜トランジスタM15は、第1のセット信号S1がハイレベルになっているときに、第4ノードN4の電位をVSS電位に向けて変化させる。薄膜トランジスタM16は、第4ノードN4の電位がハイレベルになっているときに、出力端子51の電位をVSS電位に向けて変化させる。なお、本実施形態においては、薄膜トランジスタM10によって第1の第3ノードターンオン用スイッチング素子が実現され、薄膜トランジスタM11によって第3ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタM12によって第2ノードセット信号ターンオフ用スイッチング素子が実現され、薄膜トランジスタM13によって第2の第3ノードターンオン用スイッチング素子が実現され、薄膜トランジスタM14によって第4ノード制御用スイッチング素子が実現され、薄膜トランジスタM15によって第4ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタM16によって第2の第1出力ノードターンオフ用スイッチング素子が実現されている。<3.2段構成回路の動作>次に、図26および図27を参照しつつ、本実施形態における段構成回路の動作について説明する。ここでは、n段目の段構成回路に着目する。時点t0以前の期間には、第1ノードN1の電位,第2ノードN2の電位,走査信号GOUTの電位出力端子51の電位,および他段制御信号Zの電位出力端子52の電位はローレベルで維持され、第3ノードN3の電位および第4ノードN4の電位はハイレベルで維持されている。時点t0になると、第1のセット信号S1がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM1,M3,およびM15はオン状態となる。薄膜トランジスタM1がオン状態となることによって第1ノードN1の電位は上昇し、薄膜トランジスタM3がオン状態となることによって第2ノードN2の電位はVSS電位へと引き込まれる。その結果、キャパシタC1が充電される。また、薄膜トランジスタM15がオン状態となることによって第4ノードN4の電位はVSS電位へと引き込まれる。さらに、第1ノードN1の電位が上昇することによって薄膜トランジスタM7はオン状態となり、走査信号GOUTの電位が上昇する。時点t1になると、第2のセット信号S2がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM2,M11はオン状態となる。薄膜トランジスタM11がオン状態となることによって、第3ノードN3の電位が低下する。また、時点t1には、第1のセット信号S1がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM1,M3,およびM15はオフ状態となる。薄膜トランジスタM2がオン状態かつ薄膜トランジスタM3がオフ状態となることによって、第2ノードN2の電位が上昇する。このとき、薄膜トランジスタM1はオフ状態となって第1ノードN1はフローティング状態となっているので、第2ノードN2の電位の上昇に伴ってキャパシタC1を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。その結果、走査信号GOUTの電位は更に上昇する。また、時点t1には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、薄膜トランジスタM14はオン状態となる。このとき、第3ノードN3の電位はローレベルとなっているので、第4ノードN4の電位はローレベルで維持される。なお、時点t1から時点t2までの期間には、第2ノードN2の電位がハイレベルとなって薄膜トランジスタM6がオン状態となるが、第1クロックCKAがローレベルとなっているので、他段制御信号Zの電位はローレベルで維持される。時点t2になると、第2のセット信号S2がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM2はオフ状態となって、第2ノードN2はフローティング状態となる。また、時点t2には、第1クロックCKAがローレベルからハイレベルに変化する。これにより、薄膜トランジスタM10はオン状態となって、第3ノードN3の電位が上昇する。第1ノードN1および第2ノードN2はフローティング状態となっているので、第3ノードN3の電位の上昇に伴ってキャパシタC2を介して第2ノードN2の電位が上昇し、第2ノードN2の電位の上昇に伴ってキャパシタC1を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。これにより、第1ノードN1の電位はVDD電位よりも高くなり、走査信号GOUTの電位がVDD電位にまで高められる。また、薄膜トランジスタM6がオン状態かつ第1クロックCKAがハイレベルとなっていることから、第1クロックCKAの電位が出力端子52に与えられる。これにより、他段制御信号Zの電位がハイレベルとなる。なお、時点t2から時点t3までの期間には、第2クロックCKBはローレベルとなっているので、薄膜トランジスタM14はオフ状態となり、第4ノードN4の電位はローレベルで維持される。時点t3になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、入力端子41の電位の低下とともに他段制御信号Zの電位は低下する。また、時点t3には、リセット信号Rがローレベルからハイレベルに変化する。これにより、薄膜トランジスタM4,M5,M8,およびM13がオン状態となる。薄膜トランジスタM4がオン状態となることによって第1ノードN1の電位はローレベルとなり、薄膜トランジスタM5がオン状態となることによって第2ノードN2の電位はローレベルとなり、薄膜トランジスタM8がオン状態となることによって走査信号GOUTの電位がローレベルとなる。また、薄膜トランジスタM13がオン状態となることによって第3ノードN3の電位がハイレベルとなる。このとき、第2クロックCKBはハイレベルとなっているので、薄膜トランジスタM14はオン状態となり、第3ノードN3から第4ノードN4に電荷が供給される。これにより、第4ノードN4の電位はハイレベルとなる。時点t4以降の期間には、時点t0以前の期間と同様、第1ノードN1の電位,第2ノードN2の電位,走査信号GOUTの電位出力端子51の電位,および他段制御信号Zの電位出力端子52の電位はローレベルで維持され、第3ノードN3の電位および第4ノードN4の電位はハイレベルで維持される。ところで、時点t1以前の期間および時点t2以降の期間のうち第2クロックCKBがハイレベルになっている期間には、薄膜トランジスタM14がオン状態となることによって第3ノードN3から第4ノードN4に電荷が供給される。<3.3効果>本実施形態においては、第4ノードN4の電位がハイレベルになっているときに、薄膜トランジスタM16はオン状態となって、走査信号GOUTの電位がVSS電位へと引き込まれる。ここで、書込動作期間である時点t0から時点t3までの期間には、薄膜トランジスタM16がオフ状態となるように、第4ノードN4の電位はローレベルで維持されるべきである。時点t3に第4ノードN4の電位を上昇させるための構成に関し、後段の段構成回路から出力される他段制御信号Zn1を用いることができる。しかしながら、薄膜トランジスタで電流のリークが生じると、通常動作期間中に第4ノードN4の電位が低下し、回路動作が不安定となる。この点、本実施形態によれば、第2クロックCKBがハイレベルになる毎に、第3ノードN3から第4ノードN4に電荷が供給される。従って、通常動作期間中、第4ノードN4の電位は確実にハイレベルで維持される。以上より、簡易な構成で、通常動作期間中における走査信号GOUTについてのノイズの発生が抑制される。<4.第4の実施形態><4.1段構成回路の構成>図28は、本発明の第4の実施形態における段構成回路の構成を示す回路図である。図28に示すように、この段構成回路は、13個の薄膜トランジスタM1,M21~M23,M31~M33,M4~M9と、4個のキャパシタC11~C13,C2とを備えている。また、この段構成回路は、ハイレベルの直流電源電位VDD用の入力端子およびローレベルの直流電源電位VSS用の入力端子のほか、6個の入力端子41,43~46,49と2個の出力端子51,52とを有している。以下、主に上記第1の実施形態と異なる点について説明する。本実施形態においては、入力端子43には4段前の段構成回路から出力される他段制御信号Zn-4がセット信号S1として与えられ、入力端子44には3段前の段構成回路から出力される他段制御信号Zn-3がセット信号S21として与えられ、入力端子45には前々段の段構成回路から出力される他段制御信号Zn-2がセット信号S22として与えられ、入力端子46には前段の段構成回路から出力される他段制御信号Zn-1がセット信号S23として与えられる。なお、セット信号S1によって第1ノードセット信号が実現され、セット信号S23によって第2ノードセット信号が実現され、セット信号S21~S23によってノード領域セット信号が実現されている。次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタM1のソース端子,薄膜トランジスタM4のドレイン端子,薄膜トランジスタM7のゲート端子,およびキャパシタC11の一端は第1ノードN1を介して互いに接続されている。薄膜トランジスタM21のソース端子,薄膜トランジスタM31のドレイン端子,キャパシタC11の他端,およびキャパシタC12の一端はノードN21を介して互いに接続されている。薄膜トランジスタM22のソース端子,薄膜トランジスタM32のドレイン端子,キャパシタC12の他端,およびキャパシタC13の一端はノードN22を介して互いに接続されている。薄膜トランジスタM23のソース端子,薄膜トランジスタM33のドレイン端子,薄膜トランジスタM5のドレイン端子,薄膜トランジスタM6のゲート端子,薄膜トランジスタM9のゲート端子,キャパシタC13の他端,およびキャパシタC2の一端はノードN23を介して互いに接続されている。なお、本実施形態においては、ノードN23によって第2ノードが実現され、ノードN21~N23によってノード領域が実現され、キャパシタC11~C13によって第1の電位差保持部が実現されている。薄膜トランジスタM21については、ゲート端子は入力端子44に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子はノードN21に接続されている。薄膜トランジスタM31については、ゲート端子は入力端子43に接続され、ドレイン端子はノードN21に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM22については、ゲート端子は入力端子45に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子はノードN22に接続されている。薄膜トランジスタM32については、ゲート端子は入力端子44に接続され、ドレイン端子はノードN22に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM23については、ゲート端子は入力端子46に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子はノードN23に接続されている。薄膜トランジスタM33については、ゲート端子は入力端子45に接続され、ドレイン端子はノードN23に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM5については、ゲート端子は入力端子49に接続され、ドレイン端子はノードN23に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM6については、ゲート端子はノードN23に接続され、ドレイン端子は入力端子41に接続され、ソース端子は出力端子52に接続されている。薄膜トランジスタM9については、ゲート端子はノードN23に接続され、ドレイン端子は入力端子41に接続され、ソース端子は第3ノードN3に接続されている。キャパシタC11については、一端は第1ノードN1に接続され、他端はノードN21に接続されている。キャパシタC12については、一端はノードN21に接続され、他端はノードN22に接続されている。キャパシタC13については、一端はノードN22に接続され、他端はノードN23に接続されている。キャパシタC2については、一端はノードN23に接続され、他端は第3ノードN3に接続されている。次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタM21は、セット信号S21がハイレベルになっているときに、ノードN21の電位をVDD電位に向けて変化させる。薄膜トランジスタM22は、セット信号S22がハイレベルになっているときに、ノードN22の電位をVDD電位に向けて変化させる。薄膜トランジスタM23は、セット信号S23がハイレベルになっているときに、ノードN23の電位をVDD電位に向けて変化させる。薄膜トランジスタM31は、セット信号S1がハイレベルになっているときに、ノードN21の電位をVSS電位に向けて変化させる。薄膜トランジスタM32は、セット信号S21がハイレベルになっているときに、ノードN22の電位をVSS電位に向けて変化させる。薄膜トランジスタM33は、セット信号S22がハイレベルになっているときに、ノードN23の電位をVSS電位に向けて変化させる。薄膜トランジスタM5は、リセット信号Rがハイレベルになっているときに、ノードN23の電位をVSS電位に向けて変化させる。薄膜トランジスタM6は、ノードN23の電位がハイレベルになっているときに、第1クロックCKAの電位を出力端子52に与える。薄膜トランジスタM9は、ノードN23の電位がハイレベルになっているときに、第1クロックCKAの電位を第3ノードN3に与える。キャパシタC11は、ノードN21の電位の上昇に伴って第1ノードN1の電位を上昇させるよう機能する。キャパシタC12は、ノードN22の電位の上昇に伴ってノードN21の電位を上昇させるよう機能する。キャパシタC13は、ノードN23の電位の上昇に伴ってノードN22の電位を上昇させるよう機能する。キャパシタC2は、第3ノードN3の電位の上昇に伴ってノードN23の電位を上昇させるよう機能する。すなわち、キャパシタC11~C13,C2はブートストラップ容量として機能する。<4.2段構成回路の動作>次に、図28および図29を参照しつつ、本実施形態における段構成回路の動作について説明する。時点t0以前の期間および時点t6以降の期間には、第1ノードN1の電位,ノードN23の電位,走査信号GOUTの電位出力端子51の電位,および他段制御信号Zの電位出力端子52の電位はローレベルで維持され、ノードN21の電位およびノードN22の電位はハイレベルで維持されている。時点t0になると、セット信号S1がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM1,M31はオン状態となる。薄膜トランジスタM1がオン状態となることによって第1ノードN1の電位は上昇し、薄膜トランジスタM31がオン状態となることによってノードN21の電位はVSS電位へと引き込まれる。その結果、キャパシタC11が充電される。また、第1ノードN1の電位が上昇することによって薄膜トランジスタM7はオン状態となり、走査信号GOUTの電位が上昇する。時点t1になると、セット信号S21がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM21,M32はオン状態となる。また、時点t1には、セット信号S1がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM1,M31はオフ状態となる。薄膜トランジスタM21がオン状態かつ薄膜トランジスタM31がオフ状態となることによって、ノードN21の電位が上昇する。このとき、薄膜トランジスタM1はオフ状態となって第1ノードN1はフローティング状態となっているので、ノードN21の電位の上昇に伴ってキャパシタC11を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。その結果、走査信号GOUTの電位は更に上昇する。時点t2になると、セット信号S22がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM22,M33はオン状態となる。また、時点t2には、セット信号S21がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM21,M32はオフ状態となる。薄膜トランジスタM22がオン状態かつ薄膜トランジスタM32がオフ状態となることによって、ノードN22の電位が上昇する。このとき、第1ノードN1およびノードN21はフローティング状態となっているので、ノードN22の電位の上昇に伴ってキャパシタC12,C11を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。その結果、走査信号GOUTの電位は更に上昇する。時点t3になると、セット信号S23がローレベルからハイレベルに変化する。これにより、薄膜トランジスタM23はオン状態となる。また、時点t3には、セット信号S22がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM22,M33はオフ状態となる。薄膜トランジスタM23がオン状態かつ薄膜トランジスタM33がオフ状態となることによって、ノードN23の電位が上昇する。このとき、第1ノードN1,ノードN21,およびノードN22はフローティング状態となっているので、ノードN23の電位の上昇に伴ってキャパシタC13,C12,およびC11を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。その結果、走査信号GOUTの電位は更に上昇する。なお、時点t3から時点t4までの期間には、ノードN23がハイレベルとなって薄膜トランジスタM6,M9がオン状態となるが、第1クロックCKAがローレベルとなっているので、第3ノードN3の電位および他段制御信号Zの電位はローレベルで維持される。時点t4になると、セット信号S23がハイレベルからローレベルに変化する。これにより、薄膜トランジスタM23はオフ状態となって、ノードN23はフローティング状態となる。また、時点t4には、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタM9はオン状態となっているので、第3ノードN3の電位は上昇する。第1ノードN1,ノードN21~N23はフローティング状態となっているので、第3ノードN3の電位の上昇に伴ってキャパシタC2,C13,C12,およびC11を介して第1ノードN1の電位が上昇する第1ノードN1がブートストラップされる。これにより、第1ノードN1の電位はVDD電位よりも高くなり、走査信号GOUTの電位がVDD電位にまで高められる。また、薄膜トランジスタM6がオン状態かつ第1クロックCKAがハイレベルとなっていることから、第1クロックCKAの電位が出力端子52に与えられる。これにより、他段制御信号Zの電位がハイレベルとなる。時点t5になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、入力端子41の電位の低下とともに他段制御信号Zの電位は低下する。また、時点t5には、リセット信号Rがローレベルからハイレベルに変化する。これにより、薄膜トランジスタM4,M5,およびM8がオン状態となる。薄膜トランジスタM4がオン状態となることによって第1ノードN1の電位はローレベルとなり、薄膜トランジスタM5がオン状態となることによってノードN23の電位はローレベルとなり、薄膜トランジスタM8がオン状態となることによって走査信号GOUTの電位がローレベルとなる。時点t6以降の期間には、第1ノードN1の電位,ノードN23の電位,走査信号GOUTの電位出力端子51の電位,および他段制御信号Zの電位出力端子52の電位はローレベルで維持され、ノードN21の電位およびノードN22の電位はハイレベルで維持される。<4.3効果>本実施形態によれば、第1ノードN1の電位は、セット信号S1に基づいて上昇した後、ブートストラップによって4回上昇する。このため、クロック信号ここでは第1クロックCKAに関し、より小さい振幅で、各ゲートバスラインGL1~GLiに印加されるべき走査信号GOUT1~GOUTiの電位を充分に高めることが可能となる。これにより、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ410における消費電力を従来よりも顕著に低減させることが可能となる。<4.4変形例><4.4.1第1の変形例>図30は、上記第4の実施形態の第1の変形例における段構成回路の構成を示す回路図である。本変形例においては、段構成回路には、第4の実施形態における薄膜トランジスタM5図28参照に代えて、薄膜トランジスタM51~M53が設けられている。薄膜トランジスタM51~M53については、ゲート端子は入力端子49に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。また、薄膜トランジスタM51のドレイン端子はノードN21に接続され、薄膜トランジスタM52のドレイン端子はノードN22に接続され、薄膜トランジスタM53のドレイン端子はノードN23に接続されている。図31は、本変形例において、段構成回路の動作について説明するための信号波形図である。本変形例においては、時点t5にリセット信号Rがローレベルからハイレベルに変化すると、薄膜トランジスタM51~M53はオン状態となる。これにより、ノードN21~N23の電位はローレベルとなる。このようにして、通常動作期間中、ノードN21~N23の電位はローレベルで維持される。その結果、通常動作期間における薄膜トランジスタM21~M23のゲート-ソース間の電圧が小さくなり、薄膜トランジスタM21~M23の劣化が抑制される。これにより、回路動作の安定性が高められる。<4.4.2第2の変形例>図32は、上記第4の実施形態の第2の変形例における段構成回路の構成を示す回路図である。図30に示した第1の変形例においては、薄膜トランジスタM51~M53のソース端子は直流電源電位VSS用の入力端子に接続されていたが、本変形例においては、薄膜トランジスタM51のソース端子はノードN22に接続され、薄膜トランジスタM52のソース端子はノードN23に接続され、薄膜トランジスタM53のソース端子は出力端子52に接続されている。また、薄膜トランジスタM4のソース端子はノードN21に接続されている。さらに、本変形例においては、ゲート端子が入力端子49に接続され、ドレイン端子が出力端子52に接続され、ソース端子が直流電源電位VSS用の入力端子に接続された薄膜トランジスタM17が設けられている。本変形例によれば、上記第1の実施形態の第4の変形例と同様、薄膜トランジスタM4および薄膜トランジスタM51~M53のドレイン-ソース間の電圧が低減される。これにより、書込動作期間において、薄膜トランジスタM4,M51~M53を介した電荷の流出が抑制される。その結果、第1ノードN1の電位およびノードN21~N33の電位が書込動作期間中に低下することが抑制され、回路動作の安定性が高められる。<4.4.3その他の変形例>上記第4の実施形態では書込動作期間中に第1ノードN1の電位がブートストラップによって4回上昇する例を挙げて説明しているが、本発明はこれに限定されない。第1ノードN1の電位がブートストラップによって3回上昇するようにしても良いし、5回以上上昇するようにしても良い。これに関し、mを1以上の整数として、段構成回路に薄膜トランジスタM21~M2m,M31~M3m,キャパシタC11~C1m,およびノードN21~N2mを備える構成とすれば良い。ここで、m=1とすると、上記第1の実施形態に相当する構成となる。また、m=3とすると、上記第4の実施形態に相当する構成となる。<5.セット信号生成回路>上記各実施形態においては、シフトレジスタ410は表示制御回路200から送られるゲートスタートパルス信号GSPに基づいて動作を開始している。これに関し、例えば第1の実施形態においては、第1ゲートスタートパルス信号GSP1が1段目の第1のセット信号S1として与えられ、第2ゲートスタートパルス信号GSP2が1段目の第2のセット信号S2および2段目の第1のセット信号S1として与えられている。すなわち、上記各実施形態においては、ゲートスタートパルス信号GSPとして2つ以上の信号が表示制御回路200からゲートドライバ400に送られる必要がある。そこで、以下、シフトレジスタの最上段1段目よりも前の段にセット信号を生成する回路以下セット信号生成回路という。を設ける構成について説明する。本構成を採用すれば、表示制御回路200からゲートドライバ400にはゲートスタートパルス信号GSPとして1つの信号が送られれば良い。図33は、セット信号生成回路SR0を備えたシフトレジスタ411の構成を示すブロック図である。セット信号生成回路SR0には、第1クロックCKAを受け取るための入力端子と、第2クロックCKBを受け取るための入力端子と、ハイレベルの直流電源電位VDDを受け取るための入力端子と、ローレベルの直流電源電位VSSを受け取るための入力端子と、ゲートスタートパルス信号GSPを受け取るための入力端子と、リセット信号Rを受け取るための入力端子と、信号SOUTを出力するための出力端子とが設けられている。図34は、セット信号生成回路の詳細な構成を示す回路図である。図34に示すように、セット信号生成回路は、3個の薄膜トランジスタM71~M73と、1個のキャパシタC7とを備えている。また、このセット信号生成回路は、ハイレベルの直流電源電位VDD用の入力端子およびローレベルの直流電源電位VSS用の入力端子のほか、3個の入力端子71~73と1個の出力端子74とを有している。ここで、ゲートスタートパルス信号GSPを受け取る入力端子には符号71を付し、第1クロックCKAを受け取る入力端子には符号72を付し、リセット信号Rを受け取る入力端子には符号73を付し、信号SOUTを出力する出力端子には符号74を付している。なお、上記セット信号生成回路の構成は、上記各実施形態で説明したシフトレジスタの段構成回路における第2ノードN2-第2出力ノード出力端子52間近傍の構成と同等である。上記セット信号生成回路の構成要素と例えば図1に示す段構成回路の構成要素とを対比すると、上記セット信号生成回路における薄膜トランジスタM71,薄膜トランジスタM72,薄膜トランジスタM73,キャパシタC7,入力端子71,入力端子72,入力端子73,および出力端子74は、図1に示す段構成回路における薄膜トランジスタM2,薄膜トランジスタM6,薄膜トランジスタM5,キャパシタC2,入力端子44,入力端子41,入力端子49,および出力端子52にそれぞれ対応する。従って、セット信号生成回路をシフトレジスタの段構成回路と同様の構成とし、第2ノードセット信号第2のセット信号S2としてゲートスタートパルス信号GSPを入力するようにしても、第2出力ノードからの上記信号SOUTの出力が得られる。次に、このセット信号生成回路内における構成要素間の接続関係について説明する。薄膜トランジスタM71のソース端子,薄膜トランジスタM72のゲート端子,薄膜トランジスタM73のドレイン端子,およびキャパシタC7の一端はノードN7を介して互いに接続されている。薄膜トランジスタM71については、ゲート端子は入力端子71に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子はノードN7に接続されている。薄膜トランジスタM72については、ゲート端子はノードN7に接続され、ドレイン端子は入力端子72に接続され、ソース端子は出力端子74に接続されている。薄膜トランジスタM73については、ゲート端子は入力端子73に接続され、ドレイン端子はノードN7に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。キャパシタC7については、一端はノードN7に接続され、他端は出力端子74に接続されている。次に、各構成要素のこのセット信号生成回路における機能について説明する。薄膜トランジスタM71は、ゲートスタートパルス信号GSPがハイレベルになっているときに、ノードN7の電位をVDD電位に向けて変化させる。薄膜トランジスタM72は、ノードN7の電位がハイレベルになっているときに、第1クロックCKAの電位を出力端子74に与える。薄膜トランジスタM73は、リセット信号Rがハイレベルになっているときに、ノードN7の電位をVSS電位に向けて変化させる。キャパシタC7は、ノードN7がフローティング状態となっているときに、出力端子74の電位の変化に伴ってノードN7の電位も変化させるよう機能する。次に、図34および図35を参照しつつ、セット信号生成回路の動作について説明する。なお、図35において、各信号波形の左方にはセット信号生成回路SR0に着目したときの信号等の名称を記し、各信号波形の右方には1段目の段構成回路SR1に着目したときの信号等の名称を記している。時点t10になると、ゲートスタートパルス信号GSPがローレベルからハイレベルに変化する。ゲートスタートパルス信号GSPがハイレベルとなることによって薄膜トランジスタM71はオン状態となり、キャパシタC7が充電される。これにより、ノードN7の電位はローレベルからハイレベルに変化し、薄膜トランジスタM72はオン状態となる。しかしながら、時点t10から時点t11までの期間には、第1クロックCKAはローレベルとなっているので、信号SOUTの電位はローレベルで維持される。時点t11になると、ゲートスタートパルス信号GSPがハイレベルからローレベルに変化する。これにより、薄膜トランジスタM71はオフ状態となって、ノードN7はフローティング状態となる。ここで、時点t11には第1クロックCKAがローレベルからハイレベルに変化する。薄膜トランジスタM72のゲート-ドレイン間には寄生容量が存在するので、入力端子72の電位の上昇に伴ってノードN7の電位も上昇するノードN7がブートストラップされる。その結果、薄膜トランジスタM72のゲート-ソース間には大きな電圧が印加され、第1クロックCKAの電位が出力端子74に与えられる。これにより、信号SOUTはハイレベルとなる。時点t12になると、第1クロックCKAがハイレベルからローレベルに変化する。時点t12には薄膜トランジスタM72はオン状態となっているので、入力端子72の電位の低下とともに信号SOUTの電位は低下する。このように信号SOUTの電位が低下することによって、キャパシタC7を介してノードN7の電位も低下する。また、時点12には、リセット信号Rがローレベルからハイレベルに変化する。このため、薄膜トランジスタM73はオン状態となり、ノードN7の電位は完全にローレベルとなる。ところで、図33に示すように、表示制御回路200から送られるゲートスタートパルス信号GSPは、セット信号生成回路SR0に与えられるとともに、第1のセット信号S1としてシフトレジスタ411の1段目SR1に与えられる。また、セット信号生成回路SR0から出力された信号SOUTは、第2のセット信号S2としてシフトレジスタ411の1段目SR1に与えられるとともに、第1のセット信号S1としてシフトレジスタ411の2段目SR2に与えられる。これにより、表示制御回路200からゲートドライバ400に与えられるべき信号の数を削減しつつ、シフトレジスタ410に所望の動作をさせることが可能となる。<6.その他>上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ELElectroLuminescence等の他の表示装置にも本発明を適用することができる。"