"アレイの行と列とに配列された複数の複合論理ブロックCLBと、該アレイの該複数のCLBを相互に接続する複数のCLB間ラインとを含む、プログラマブルロジックデバイスであって、該複数のCLBの各LCBは論理セルの第一スライスと論理セルの第二スライスとを有し、該アレイの所与の列における該複数のCLBの論理セルの第一スライスと論理セルの第二スライスとは、それぞれ、第一搬送チェインと第二搬送チェインによって相互に接続され、該複数の論理セルのうちの第一論理セルは、該第一論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、該第一搬送チェインの一部を形成する搬出信号を生成するように構成された算術論理回路と、登録出力を生成するように構成された第一出力レジスタと、該第一論理セルに与えられる入力セットのうちの1つ、または該第一論理セルにおける1つ以上のルックアップテーブルへの登録出力のいずれかを選択するように構成された入力マルティプレクサとを含む、プログラマブルロジックデバイス。前記第一レジスタの登録出力と前記入力マルティプレクサとの間に結合されたレジスタフィードバック経路をさらに備える、請求項1に記載のプログラマブルロジックデバイス。1つ以上のルックアップテーブルを有する論理セルの第二論理セルをさらに備え、該第二論理セルの該1つ以上のルックアップテーブルが、レジスタフィードバック経路を介して前記第一論理セルの第一出力レジスタの登録出力をプログラミング可能に受信するように構成される、請求項2に記載のプログラマブルロジックデバイス。アレイの行と列とに配列された複数の複合論理ブロックCLBと、該アレイの該複数のCLBを相互に接続する複数のCLB間ラインとを含む、プログラマブルロジックデバイスであって、該複数のCLBの各CLBは、論理セルの第一スライスと論理セルの第二スライスとを有し、該アレイの所与の列における該複数のCLBの論理セルの第一スライスと論理セルの第二スライスとはそれぞれ、第一搬送チェインと第二搬送チェインによって相互に接続され、該論理セルのうちの第一論理セルは、該第一論理セルに与えられる入力の第一セットに論理機能を移植するための第一ルックアップテーブルと、該第一論理セルに与えられる入力の第二セットに論理機能を実装するための第二ルックアップテーブルであって、該入力の第一セットと該入力の第二セットとは同様の入力を含むが、該入力の第一セット及び該入力の第二セットの入力のうちの少なくとも1つは異なる、第二ルックアップテーブルと、登録出力を生成するように構成された第一出力レジスタと、該第一論理セルに与えられる入力の第二セットのうちの1つ、または該第一論理セルにおける該第二ルックアップテーブルへの登録出力のいずれかを選択するように構成された選択マルティプレクサとを含む、プログラマブルロジックデバイス。前記入力の第一セットがD1A,D2,D3,D4,D5を含み、前記第一ルックアップテーブルが論理機能F1D1A,D2,D3,D4,D5を生成し、前記入力の第二セットがD1B,D2,D3,D4,D5を含み、前記第二ルックアップテーブルが論理機能F2D1B,D2,D3,D4,D5を生成する、請求項4に記載のプログラマブルロジックデバイス。前記入力の第一セットがD1A,D2A,D3,D4,D5を含み、前記第一ルックアップテーブルが論理機能F1D1A,D2A,D3,D4,D5を生成し、前記入力の第二セットがD1B,D2B,D3,D4,D5を含み、前記第二ルックアップテーブルが論理機能F2D1B,D2B,D3,D4,D5を生成する、請求項4に記載のプログラマブルロジックデバイス。前記第一ルックアップテーブルが、5-入力ルックアップテーブルであり、前記第二ルックアップテーブルもまた、5-入力ルックアップテーブルであり、前記第一論理セルが、該第一ルックアップテーブルの出力及び該第二ルックアップテーブルの出力を受信するように構成されたルックアップテーブル出力マルティプレクサと、該ルックアップテーブル出力マルティプレクサの出力を制御するための第六入力とをさらに備える、請求項4に記載のプログラマブルロジックデバイス。前記入力の第一セットのうちの選択された1つの入力と第六入力とに結合されるプログラマブル選択マルティプレクサをさらに備え、該プログラマブル選択マルティプレクサは、該入力の第一セットのうちの選択された1つの入力または該第六入力のいずれかを前記第一ルックアップテーブルへの入力としてプログラマブルに選択するように構成される、請求項7に記載のプログラマブルロジックデバイス。前記プログラマブル選択マルティプレクサとルックアップテーブルマルティプレクサとを制御するための使用される構成可能ビットをさらに備え、前記第六入力が前記第一ルックアップテーブルへの入力として選択された場合、前記ルックアップテーブル出力マルティプレクサが前記第二ルックアップテーブルを選択するように構成される、請求項8に記載のプログラマブルロジックデバイス。前記第一論理セルへの第七入力と、選択マルティプレクサとをさらに備え、該選択マルティプレクサは、該第七入力または前記入力の第二セットのうちの1つの入力のいずれかを前記第二ルックアップテーブルへ選択的に与えるように構成される、請求項7に記載のプログラマブルロジックデバイス。アレイの行と列とに配列された複数の複合論理ブロックCLBと、該アレイの該複数のCLBを相互に接続する複数のCLB間ラインとを含む、プログラマブルロジックデバイスであって、該複数のCLBの各CLBは、論理セルの第一スライスと論理セルの第二スライスとを有し、該アレイの所与の列における該複数のCLBの論理セルの第一スライスと論理セルの第二スライスとは、それぞれ、第一搬送チェインと第二搬送チェインによって相互に接続され、該論理セルのうちの第一論理セルは、該第一論理セルに与えられる入力のセットに論理機能を移植するための1つ以上のルックアップテーブルと、搬入信号を受信し、該第一搬送チェインの一部を形成する搬出信号を生成し、第一SUM信号と第二SUM信号とを生成するように構成された算術論理回路と、登録出力を生成するように構成された少なくとも1つのレジスタと、該第一論理セルに与えられる入力のセットのうちの1つの入力、または該第一論理セルにおける該1つ以上のルックアップテーブルへの登録出力のいずれかを選択するように構成された入力マルティプレクサとを含む、プログラマブルロジックデバイス。前記少なくとも1つのレジスタは、第一SUM信号を受信する第一出力レジスタと第二SUM信号を受信する第二出力レジスタとを備える、請求項11に記載のプログラマブルロジックデバイス。前記算術論理回路が第一ルックアップテーブルから最初の2つの信号を加えることにより前記第一SUM信号を、第二ルックアップテーブルから二番目の2つの信号を加えることにより前記第二SUM信号を生成する、請求項12に記載のプログラマブルロジックデバイス。発明の簡単な説明改良された論理、レジスタ、算術、論理パッキング、及びタイミングの機能と能力を持った論理セルを有するCLBに基づくPLDを開示する。PLDのCLBは行と列に配置されて居り、複数の接続線によって互いに接続されて居る。複数のCLBの各々は論理セルの第1スライスと論理セルの第2スライスとから成り、これらは夫々第1行と第2行とに配置されて居る。スライスの各行の各論理セルの間に第1と第2の運搬連鎖がある。少なくとも1個の論理セルには、その論理セルと、搬入信号を受信し、第1運搬連鎖の搬出信号形成部を生成するように構成された算術論理回路とに供給される入力に論理機能を移植する為の1個以上のルックアップテーブルが含まれる。一実施例に於いては、論理セルが第1出力レジスタと第2出力レジスタを更に含み、論理セルによって生成された出力はこれら第1と第2の出力レジスタの間に分割される。別の実施例に於いては、レジスタの中の1個の出力はレジスタフィードバック接続を通じてセルのルックアップテーブルの一つへの入力として供給される。更に別の実施例に於いては、第1と第2のルックアップテーブルに供給される入力は異なって居り、各セルが同じ内容の入力ではなく、相違する入力に対して論理機能を実行するため、高程度の論理効率とパッキングが可能となる。最後に別の実施例として、算術論理回路は2個のSUM出力信号が生成可能である。本発明はさらに、例えば、以下を提供する。項目1プログラマブルロジックデバイスと論理セルの中の一個とから成る装置であって、プログラマブルロジックデバイスはアレイの行と列とに配列された複数のCLBとアレイのCLBを互いに接続する複数のCLB間ラインとを含み、複数のCLBの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のCLBの論理セルの第一スライスと論理セルの第二スライスとは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成するように構成された算術論理回路と、第一出力レジスタと、第二出力レジスタとを含み、論理セルによって生成される出力のセットは第一出力レジスタと第二出力レジスタの間に分割されて居るものである、装置。項目2上記出力のセットが、1上記一個の論理セルの1個以上のルックアップテーブルからの出力;2上記一個の論理セルの算術論理回路からの合計出力;3上記一個の論理セルの算術信号により生成される搬出信号;及び4上記一個の論理セルの1個以上のルックアップテーブルへ与えられる入力のセットの中の一個の中から選ばれる一個以上から成るものである、項目1に記載の装置。項目3更に、第一出力レジスタと第二出力レジスタの間に組み込まれたスキャンーチェインを有する、項目1に記載の装置。項目4スキャンーチェインが更にアレイの上記の行の上下の論理セルに互いに接続されている、項目3に記載の装置。項目5更に、第一レジスタに第一入力を選択する第一マルティプレクサと、第二レジスタに第二入力を選択する第二マルティプレクサとから成る、項目1に記載の装置。項目6更に、第一レジスタの出力と第二レジスタの入力の間に、第二マルティプレクサを通じて組み込まれたスキャンーチェインを有する、項目5に記載の装置。項目7CLBの論理セルの第一スライスが第一スキャンチェインにより相互に接続され、CLBの論理セルの第二スライスが第二スキャンチェインにより相互に接続されて居る、項目6に記載の装置。項目8複数のCLBの各々の第一スライスと第二スライスが夫々4個の論理セルを有する、項目1に記載の装置。項目9複数のCLBの第一スライスと第二スライスの4個の論理セルの各々が、1個以上のルックアップテーブル、算術論理回路の中の一つ、第一出力レジスタ、及び第二出力レジスタを含むものである、項目1に記載の装置。項目10プログラマブルロジックデバイスと論理セルの中の一個とから成る装置であって、プログラマブルロジックデバイスはアレイの行と列とに配列された複数のCLBとアレイのCLBを互いに接続する複数のCLB間ラインとを含み、複数のCLBの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のCLBの論理セルの第一スライスと論理セルの第二スライスとは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成するように構成された算術論理回路と、登録出力を生成するように構成された第一出力レジスタと、上記論理セルに与えれる入力セットの中の一つ、或は上記一個の論理セルの中の一個以上のルックアップテーブルへの登録出力を選択するように構成された入力マルティプレクサとを含むものである、装置。項目11更に、第一レジスタの登録出力と入力マルティプレクサの間に組み込まれたレジスタフィードバック路から成る、項目10に記載の装置。項目12更に、一個以上のルックアップテーブルを有する第二の論理セルから成り、第二の論理セルの上記1個以上のルックアップテーブルが、レジスタフィードバック路を通じて上記一個の論理セルの第一レジスタの登録出力をプログラミング可能に受信するように構成されたものである、項目11に記載の装置。項目13プログラマブルロジックデバイスと論理セルの中の一個とから成る装置であって、プログラマブルロジックデバイスはアレイの行と列とに配列された複数のCLBとアレイのCLBを互いに接続する複数のCLB間ラインとを含み、複数のCLBの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のCLBの論理セルの第一スライスと論理セルの第二スライスとは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力の第一セットに論理機能を移植するための第一ルックアップテーブルと、上記一個の論理セルに与えられる入力の第二セットに論理機能を実装するための第二ルックアップテーブルとを含み、上記入力の第一セットと第二セットとは同様な入力を含むが、第一セットと第二セットの入力の少なくとも一つは異なるものである、装置。項目14入力の第一セットがD1A,D2,D3,D4,D5を含み、第一ルックアップテーブルが機能F1D1A,D2,D3,D4,D5を生成し、第二セットがD1B,D2,D3,D4,D5を含み、第二ルックアップテーブルが機能F2D1B,D2,D3,D4,D5を生成するものである、項目13に記載の装置。第6A図項目15入力の第一セットがD1A,D2A,D3,D4,D5を含み、第一ルックアップテーブルが機能F1D1A,D2A,D3,D4,D5を生成し、第二セットがD1B,D2B,D3,D4,D5を含み、第二ルックアップテーブルが機能F2D1B,D2B,D3,D4,D5を生成するものである、項目13に記載の装置。第6B図項目16第一ルックアップテーブルが5-入力ルックアップテーブルであり、第二ルックアップテーブルも5-入力ルックアップテーブルであり、第一論理セルが更に、第一と第二ルックアップテーブルの出力を受信するように構成されたルックアップテーブル出力マルティプレクサと、ルックアップテーブル出力マルティプレクサの出力を制御するための第六入力とから成る、項目13に記載の装置。項目17更に、入力の第一セットと第六入力から選択される一つと組み合わされるプログラマブル選択マルティプレクサから成り、上記選択マルティプレクサが入力の第一セットと第六入力から選択される一つを第一ルックアップテーブルへの入力としてプログラマブルに選択するように構成されたものである、項目16に記載の装置。項目18更に、プログラマブル選択マルティプレクサとルックアップテーブルマルティプレクサとを制御するための使用される構成可能ビットから成り、第六入力が第一ルックアップテーブルへの入力として選択された場合、ルックアップテーブル出力マルティプレクサが第二ルックアップテーブルを選択するように構成されて居る、項目17に記載の装置。項目19更に、上記一個の論理セルへの第七入力と、選択的に第七入力か入力の第二セットの中の一つかを第二ルックアップテーブルへ与えるルックアップテーブルマルティプレクサから成る、項目16に記載の装置。項目20更に、上記一個の論理セルのレジスタからのレジスタフィードバック信号と、選択的にレジスタフィードバック信号か入力の第二セットからの一つかを第二ルックアップテーブルに与えるように構成された選択マルティプレクサとから成る、項目16に記載の装置。項目21プログラマブルロジックデバイスと論理セルの中の一個とから成る装置であって、プログラマブルロジックデバイスはアレイの行と列とに配列された複数のCLBとアレイのCLBを互いに接続する複数のCLB間ラインとを含み、複数のCLBの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のCLBの論理セルの第一スライスと論理セルの第二スライスとは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成し、第一SUM信号と第二SUM信号とを生成するように構成された算術論理回路とを含むものである、装置。項目22上記一個の論理セルは更に第一SUM信号を受信する第一出力レジスタと第二SUM信号を受信する第二出力レジスタとから成るものである、項目21に記載の装置。項目23算術論理回路が第一ルックアップテーブルから最初の二つの信号を加えることにより第一SUM信号を、第二ルックアップテーブルからの二番目の二つの信号を加えることにより第二SUM信号を生成するものである、項目22に記載の装置。添付の図に於いて、同様な部品は同様な数字で示されて居る。実施例の詳細な説明次に、同伴の図を参照しながら、実施例によってこの発明を詳細に説明する。以下の説明に於いて、明確な理解のために特定な詳細が記述されるが、発明の実施のためにこれらの記述された特定な詳細の全部が必要なのではないことは、当業者には自明であろう。また、本発明の内容を不明確にしないため、周知のことについては詳細な記述は省略してある。さらに留意されるべきことは、本発明のテクニクはプログラマブルデバイスとか特定用途向け集積回路ASIC装置のような他の多くの種類のシステムとか電子装置に応用可能であるということである。第1図は本発明にかかるプログラマブルロジックデバイスPLD10のブロック図である。PLDには複数個のコンプレクスロジックブロックCLBs12が二次元的行列に配置されて居り、各CLB12は第1スライス14Aと第2スライス14Bとを含む。夫々の行のCLB12のスライス14Aはスライス14Aによって受信され出力される搬入Cin線及び搬出Cout線と記される第1運搬連鎖14Aで相互に連結されて居る。同様にスライス14Bはスライス14Bによって受信され出力される搬入Cin線及び搬出Cout線と記される第1運搬連鎖14Bで相互に連結されて居る。図示されて居ないけれど、当業者に於いて知られて居るように、個々のCLB12は複数のCLB-間の線によって接続されて居る。スライスを有するPLDに基づくCLBに関する詳細については、例えばXilinxCorporation,SanJose,California発行によるVirtex-5UserGuide,UG190v3.0,February2,2007,155-181を参照されたく、同文献は総ての目的に於いて本出願に参照により組み込まれるものとする。スライスの各々は1個以上の論理セルを含む。特定実施例の場合各スライス14は4個の論理セルを含んで居る。別の実施例に於いては、それ以上或はそれ以下の論理セルが各スライスに使用されてもよい。或る実施例では、例えば1-3個或は5-16或はそれ以上の論理セルがCLB14ごとに含まれる。一般に、1個のCLB内の所定の論理セルの数は自由であり、本発明の範囲を限定するものではない。第2図には従来例の論理セル20のブロック図が示される。この論理セル20は6-入力のルックアップテーブル22、算術論理回路24、2個の出力マルティプレクサ26Aと26B、及び出力レジスタ28を含む。この6-入力のルックアップテーブル22は、夫々が同じ入力D1からD5を受信するように構成された2個の5-入力ルックアップテーブル30A及び30Bと、六番目の入力D6を受信するように構成されたルックアップテーブル出力マルティプレクサ32とを含む。この構成により、ルックアップテーブル22は唯一の論理機能O6を生成可能な唯一の6-入力のルックアップテーブルとしても、夫々をF1D1、D2、D3、D4、D5及びF2D1、D2、D3、D4、D5と記載する5-入力論理機能としても構成することが出来る。算術回路22は、カウンターとかシフターレジスタのような算術論理機能を実施するように構成されて居る。算術回路22は七番目の入力DXと搬入Cinとを下の論理セルから受信するように構成されて居る。それに応じて、算術回路はSUM信号と搬出信号Coutとを生成し、上のセルに供給される。出力マルティプレクサ26Aは入力O6,O5,SUM,Coutから選ばれる未登録出力DMUXを生成する。出力マルティプレクサ26Bは入力O6,O5,SUM,Cout,DXから選択する。レジスタ28は出力マルティプレクサ26Bが選択した入力から登録出力DQを生成する。ルックアップテーブル出力マルティプレクサ34O6から第三出力Dが誘導される。第3図は本発明の一実施例による強化されたレジスタ機能を持つ論理セルである。この論理セル36はセル20と同様であるが、更に第二出力レジスタ38、出力マルティプレクサ40、及びスキャンチェイン42を有する。開示例に於いて、出力マルティプレクサ26Bはスキャンーイン、O6,Coutを受信するように構成される一方、マルティプレクサ40はDQ,O5,SUM,DXを受信するように構成されて居る。第二出力レジスタは出力DQ1を生成するように構成され、その値はマルティプレクサ40の選択によって決定される。第3図でのスキャンチェイン42によって、一レジスタ即ち28の出力が次のレジスタ即ち38の入力として与えられる。第3図の例では、レジスタ28がスキャンーイン信号を上のセルから受信し、レジスタ38はスキャンーアウト信号を次のセルに供給する。論理セル36の強化されたレジスタ機能により、第2図に示されるような従来例のセルに比して多くの利点が得られる。レジスタ28や38のスキャンチェインによって、セル間のパイプライン処理及び/或はシフトレジスタの生成などの機能性が可能となる。この特徴は従来のセルでは得られないものであった。出力の2個のレジスタ28と38への分割で、レジスタパッキング即ちセルにより効果的に論理を詰め込むパッキングするにより大きな順応性が得られることになる。第3図の論理セル36で生成される出力信号のこの特別な分割とは、単に一例であることに留意されるべきである。出力信号は出力レジスタの間でどのように分割されてもよい。更に、出力信号とは上記の特別のものに限定されるものではない。その逆に、出力信号とは総称的信号、セルのルックアップテーブルのそのような出力、合計sum、搬出信号、算術回路24で生成されたその他の信号、或は論理セルへの入力などから選択されるものである。第4図に戻り、ここには本発明の別の実施例のレジスタフィードバックを有する論理セル56が示されて居る。この論理セル56は第2図のものと同様であるが、マルティプレクサ58とレジスタ28のDQ出力とマルティプレクサ58の間のフィードバック路60とを更に有して居る。開示された実施例に於いて、マルティプレクサ58はD1とDQの二つの入力を受信する。従って、セル56の登録出力は5-入力のルックアップテーブル30Aと30Bの両方への入力として選択的に与えることが出来る。マルティプレクサ58は入力D1と組まれたように図示されて居るが、マルティプレクサ58は登録出力DQを論理セル入力D1からD6のいずれとも交換swap可能であることに留意すべきことである。パイプライン処理は回路設計では常套の技術である。これによって、複雑な回路は複数の計時された逐次制御段階に分割される。各段階に於いて、回路は所定の動作を実施する。各計時サイクルに於いて、各段階の結果は次の段階へと移行される。パイプライン処理回路の速度即ち周期或はクロックサイクルはパイプラインの中の最も長い二段階間の伝播路によって決定される。例えば、もし数段階で伝播遅延が5ナノ秒であり、或る段階で遅延が10ナノ秒である場合、回路全体は10ナノ秒の割合で運行しなくてはならない。それより高速の運行を行うためには、回路の別々の段階での遅延のバランスを改良しなくてはならない。第5A図を参照し、如何に本発明によって、レジスタフィードバックが、論理回路の逐次制御された段階間の遅延を釣り合わせることに寄与するかをブロック図65が示す。図に於いて、3個の段階A,B,Cが与えられて居る。第一段階Aには5ナノ秒の遅延を持つ回路68があり、それにレジスタ28aが続く。第二段階Bには5ナノ秒の遅延を持つ長いワイヤ68と、5ナノ秒の遅延を持つ第一回路68bと、別に5ナノ秒の遅延を持つ第二回路68bとがあり、それにレジスタ28bが続く。第三段階Cには合わせて10ナノ秒の遅延を持つ2個の回路68cとレジスタ28cがある。第4図に示されたレジスタフィードバック60を使用することにより、長いワイヤ69による遅延がレジスタ28aの後即ちの右側でなく、その前即ちその左側に起こるようにすることが出来る。ワイヤ69に関する遅延のこの移行の論理的図示が第5B図に示されて居る。この結果、3段階の夫々での遅延がバランスされ、各々が10ナノ秒とされる。従って、この例で示されるように、レジスタフィードバック60を使用することによって、計時速度、或は論理回路の運行する速度を改良し、遂行能力を向上することが出来る。第6A-6E図は改良された論理機能能力を有する本発明の論理セルの種々の実施例を示す。上記の如く、第2図のセル20での2個のルックアップテーブルは夫々同じ入力D1、D2、D3、D4、D5を受信することに限られて居るので、順応性は限られて居るものである。それに引き換え、第6A-6E図では2個の5-入力ルックアップテーブル30Aと30Bには異なる入力の組み合わせが与えられる種々の実施例が開示されて居る。この順応性により、より多くの論理が2個のルックアップテーブル30Aと30Bに詰め込むことが出来、これらは同一の入力のセットでなく、異なった入力に対して運行することが出来るので、順応性が向上することになる。第6A図で、ルックアップテーブル30Aは入力D1A、D2、D3、D4、D5を受信し、機能F1D1A、D2、D3、D4、D5を生成する。ルックアップテーブル30Bは入力D1B、D2、D3、D4、D5を受信し、機能F2D1B、D2、D3、D4、D5を生成する。即ち、入力D1は2個のルックアップテーブル30Aと30Bで相違して居る。2個のルックアップテーブル30Aと30Bが破砕モードで運行される場合、この設定法は順応性を向上させる。例えば、30Aと30Bが只4個のみの入力を共通に使用して居るので、これらは只2個のみの入力を共有することとして、2個の独立した3-入力ルックアップテーブルとして、或は2個の4-入力ルックアップテーブルとして構成することが出来る。ここで、異なる入力をD1としたのは単なる例であることに留意されるべきである。この実施例に於いて、D1からD5までのいずれの入力を異なるものとしても構わない。第6B図で、ルックアップテーブル30Aは入力D1A、D2A、D3、D4、D5を受信し、機能F1D1A、D2A、D3、D4、D5を生成する。ルックアップテーブル30Bは入力D1B、D2B、D3、D4、D5を受信し、機能F2D1B、D2、D3、D4、D5を生成する。即ち、入力D1とD2が2個のルックアップテーブル30Aと30Bで相違して居る。この設定法でも、2個のルックアップテーブル30Aと30Bが破砕モードで運行される場合、順応性が向上させられる。例えば、30Aと30Bは夫々2個の入力を共有する4-入力のルックアップテーブルを実施する。こで、異なる入力をD1とD2としたのは単なる例であることに留意されるべきである。この実施例に於いて、D1からD5までのいずれの2個の入力を異なるものとしても構わない。第6C図は第6B図と同様であり、ルックアップテーブル30Aは入力D1A、D2A、D3、D4、D5を受信し、ルックアップテーブル30Bは入力D1B、D2B、D3、D4、D5を受信する。更にスワップマルティプレクサ62、ANDゲート64、及びプログラミングビットRとを有し、マルティプレクサ62とゲート64とが制御される。スワップマルティプレクサ62は入力D5とD6のいずれかを、ルックアップテーブル30Aの第5入力へ供給する。入力D6がマルティプレクサ62によって選択されるようにプログラミングビットRの値が設定される場合、ANDゲート64の出力はマルティプレクサ32がルックアップテーブル30Aから機能F1を選択するようにする。従って、D6が入力として使用されるなら、ルックアップテーブル30Aが常にマルティプレクサ32で選択されることになる。ビットRが設定されるとルックアップテーブル30Aは機能F1D6、D3、D2A、D1Aを生成し、ルックアップテーブル30Bは機能F2D5、D4、D2B、D1Bを生成する。されることになる。ビットRがリセットされると、30Aと30Bは夫々2個の共通入力を持つ5-入力ルックアップテーブルとなる。第6D図は第6B図と同様であるが、DXかD1Aかを受信するように組み合わされたスワップマルティプレクサ68を有する。この構成により、ルックアップテーブル30Bは第6B図に示されるようにD1Bの代わりにDXかD1Aかを受信する。スワップマルティプレクサ68があることにより、共用される入力D1の代わりに入力DXが代入され、30Aと30Bは2個の4-入力ルックアップテーブルとされる。従って、F1はD5、D3、D2A、D1Aであり、F2はD5、D4、D2B、DXとなる。第6E図は第6Cと6D図との組み合わせである。この構成により、30Aと30Bは入力を共有する2個の5-入力ルックアップテーブル、或はF1D6、D4、D3、D2A、D1AとF2D5、D3、D4、D2B、DXとを生成する2個の粉砕されたルックアップテーブルとして構成される。第7図は本発明の別の実施例である論理セルであり、レジスタフィードバックと入力スワップマルティプレクサとを有する。実質的に、この実施例とはレジスタフィードバック60を含む第5A図と、第6D図のスワップマルティプレクサ68との組み合わせである。この場合、スワップマルティプレクサはD2A、DX,レジスタフィードバック60を含む3個の入力を受信する。この構成により、30Aと30Bは二つの5-LUT機能を生成することが出来、その下方の一つはDXにより駆動されるフィードバックレジスタをその入力の一つとして使用することが出来る。第8A図は2個の合計出力SUM1,SUM2を生成可能な算術論理回路を有するセルである。第一のSUM1信号は第一ルックアップテーブル30Aからの二つの信号の加算から得られ、第二のSUM2信号は第二ルックアップテーブル30Bからの二つの信号から得られる。当業者に理解されて居る如く、5-入力ルックアップテーブルは実質的に2個の4-入力マルティプレクサと第5番目の入力で制御されるセレクトマルティプレクサのことである。この理由により、第8A図には2個の4-入力マルティプレクサとマルティプレクサが30Aと30Bの夫々に示されて居る。簡素化のため、未登録出力とセルの出力マルティプレクサとは省略されてある。第8B図は第8A図の算術論理回路24の論理図である。示されて居る如く、SUM1信号は2個の4-入力ルックアップテーブルの合計から、第一加算器82Aによって生成され、SUM2信号は2個の第二4-入力ルックアップテーブルの合計から、第二加算器82bによって生成される。搬送信号84が2個の加算器84Bと84Aの間に与えられる。本発明は特定の実施例によって記述されたが、発明の範囲を逸脱することなく形態や詳細に於いて変化が可能であることは当業者には理解されることである。即ち、本発明の真意の範囲内で総ての変化例はすべて発明に含まれるものとする。発明の概要改良された論理、レジスタ、算術、論理パッキング、及びタイミングの機能と能力を持った論理セルを有するCLBに基づくPLDを開示する。PLDのCLBは行と列に配置されて居り、複数の接続線によって互いに接続されて居る。複数のCLBの各々は論理セルの第1スライスと論理セルの第2スライスとから成り、これらは夫々第1行と第2行とに配置されて居る。スライスの各行の各論理セルの間に第1と第2の運搬連鎖がある。少なくとも1個の論理セルには、その論理セルと、搬入信号を受信し、第1運搬連鎖の搬出信号形成部を生成するように構成された算術論理回路とに供給される入力に論理機能を移植する為の1個以上のルックアップテーブルが含まれる。一実施例に於いては、論理セルが第1出力レジスタと第2出力レジスタを更に含み、論理セルによって生成された出力はこれら第1と第2の出力レジスタの間に分割される。別の実施例に於いては、レジスタの中の1個の出力はレジスタフィードバック接続を通じてセルのルックアップテーブルの一つへの入力として供給される。更に別の実施例に於いては、第1と第2のルックアップテーブルに供給される入力は異なって居り、各セルが同じ内容の入力ではなく、相違する入力に対して論理機能を実行するため、高程度の論理効率とパッキングが可能となる。最後に別の実施例として、算術論理回路は2個のSUM出力信号が生成可能である。"