"第1のFETと、第2のFETと、一方を電源に接続し他方を前記第1のFETのドレインに接続した第1の抵抗と、前記第1のFETのドレイン-ゲート間に接続した第2の抵抗とを有し、前記第2のFETのゲート-ソース間を接続し、前記第2のFETのドレインを前記第1のFETのゲートに接続し、前記第1のFETのドレインが基準電圧を出力し、前記第1のFETのソースと前記第1のFETのソースがグランド又は他の回路と接続していることを特徴とする基準電圧発生回路。下記1から6のうち少なくともいずれかの特徴ただし、1と5、1と6を組み合わせるものを除くをさらに備えたことを特徴とする請求項1に記載の基準電圧発生回路。1前記第2のFETのゲート-ソース間であり、かつ、前記第1のFETのソースと前記第2のFETのソース間に接続した第3の抵抗を備える。2前記第1のFETのソースにアノードを接続し、かつ、前記グランド又は前記他の回路にカソードを接続した第1のダイオードを備える。3前記第1のFETのドレインにカソードを接続し、前記第1の抵抗と前記第2の抵抗にアノードを接続した第2のダイオードを備える。4前記第1のFETのドレインと前記第1の抵抗にアノードを接続し、前記第2の抵抗にカソードを接続した第3のダイオードを備える。5前記第2のFETのゲート-ソース間を接続せず、かつ、前記第2のFETのゲートの外部入力端子を備える。6前記第2のFETのゲート-ソース間を接続せず、かつ、前記第2のFETのゲートの外部入力端子と、前記第2のFETのソースと前記第1のFETのソース間であり、かつ、前記第2のFETのソースと前記グランド又は前記他の回路間に接続した第3の抵抗とを備える。請求項1又は2に記載の基準電圧発生回路の前記第1の抵抗を省略した回路を、電気的に2端子又は3端子となるように同一ウェハ上でオンチップ化したことを特徴とする半導体装置。請求項1又は2に記載の基準電圧発生回路を、電気的に2端子又は3端子となるように同一ウェハ上でオンチップ化したことを特徴とする半導体装置。前記ウェハがGaN、SiC、ダイヤモンドとZnOのいずれかの半導体であることを特徴とする請求項3又は4に記載の半導体装置。実施形態は、ツェナーダイオードと同等の動作を行える回路ないしは半導体装置を提供することを目的とする。実施形態の基準電圧発生回路は、第1のFETと、第2のFETと、一方を電源に接続し他方を前記第1のFETのドレインに接続した第1の抵抗と、前記第1のFETのドレイン-ゲート間に接続した第2の抵抗とを有し、第2のFETのゲート-ソース間を接続し、前記第2のFETのドレインを前記第1のFETのゲートに接続し、前記第1のFETのドレインが基準電圧を出力し、前記第1のFETのソースと前記第1のFETのソースがグランド又は他の回路と接続していることを特徴とする。次に、図面を参照して、本発明の実施の形態を説明する。第1の実施形態図1に示す回路は、電源電圧Vddから所定の基準電圧Vrefを出力する基準電圧出力回路である。図1の基準電圧発生回路は第1のFETQ1と、第2のFETQ2と、一方を電源Vddに接続し他方を第1のFETQ1のドレインに接続した第1の抵抗R1と、第1のFETQ1のドレイン-ゲート間に接続した第2の抵抗R2とを有し、第2のFETQ2のゲート-ソース間を接続し、第2のFETQ2のドレインを第1のFETQ1のゲートに接続し、第1のFETQ1のドレインが基準電圧Vrefを出力し、第1のFETのソースと前記第1のFETのソースがグランド又は他の回路と接続している構成である。基準電圧発生回路1のQ1はエンハンスメント型のFETを用いることが好ましい。基準電圧発生回路1のQ2はデプレッション型FETであれば良いが、定電流動作を行うことが目的であるので同等の機能を有する素子であれば特に限定されない。このQ2のドレインに抵抗R2を接続し、R2の他方をQ1のドレインに接続している。図1において、便宜的に、Q1およびQ2のソースはグランド電位に落としているが、実用上はグランド電位である必要は無く各々別の電位他の回路に接続しても良い。抵抗R1は電源電圧VddとQ1のドレインに接続している。このように図1に示す基準電圧出力回路は、定電流回路をなすQ2、定電流回路への電流パスと基準電圧をフィードバックする帰還抵抗の役割を持つR2、電流制限の役割を持つR1、基準電圧を出力するQ1で構成されている。これらの動作を詳細に説明する前に、まず従来のツェナーダイオードの一般的な使用方法を簡単に述べる。図2はツェナーダイオードの一般的な使用方法を示した参考図である。ツェナーダイオードZD1と抵抗R1で構成されている。ZD1は逆方向に所定の電圧以上の電圧をかけるとPN接合によるアバランシェ動作を起こし、急激に電流が流れるようになる。ここでインピーダンスの小さい電源Vddに接続していれば過剰な電流によりZD1は焼損してしまうが、R1を直列に挿入してZD1から見た電源のインピーダンスを大きくする。そうすると、所定電圧以上の電圧が加わった時に、電流が流れ始めてもR1によって電圧降下が起きて所定電圧以上の電圧がZD1には印加されなくなる。別の言い方をするとR1によってZD1への電流制限をかけているともいえる。そのため、ZD1とR1によって定電圧出力が出来るのである。実施形態の回路図である図1と図5以降に示すR1は同様の効果を持っている。すなわち基準電圧を出力するQ1に対して電流を制限するためのR1である。次にQ2による定電流動作を説明する。Q2はデプレッション型FETを想定して説明する。図3はNチャンネルFETのドレイン電流Id以下、Idとドレイン-ソース間電圧Vdsと以下、Vdsゲート-ソース間電圧Vgs以下、Vgsの関係を示した図である。図3のVgsの関係はVgs4>Vgs3>Vgs2>Vgs1>Vgs1としている。あるVgsに着目するとVdsがある一定以上の電圧をとると、Idが一定になる。この領域のことを飽和領域と言う。図4はデプレッション型FETのVdsを飽和領域でFETを動作させるように設定した時のIdとVgsの関係である。飽和領域においては、Vdsにかかわらず、Vgsの値によってIdが決まる。例えばVgs=0Vとした時には、図4のIdssという固有の電流値がFETに流れることになる。そのため、Vgsを固定すれば飽和領域においては定電流動作となるのである。これを利用し、図1のQ2ではゲート-ソース間を接続しVgs=0Vの状態にして定電流源を作っている。Q1はFETであるので入力インピーダンスは非常に大きく、Q2で作った電流はほぼR2を通る。この電流をI2とする。I2は一定であり、R2にかかる電圧はI2×R2となる。ここでQ1の閾値電圧をVth、Q1に流れる電流をI1とする。基準出力電圧は結果的にVref=R2×I2VthQ1となるのであるが、何らかの理由でQ1のドレイン電圧がVrefよりも高くなったとする。この誤差をΔVとする。I2は一定であるのでR2の電圧降下もR2×I2で一定であるため、Q1のVgsがΔVだけ上昇する。Vgsが高くなるとQ1に流れる電流であるI1が大きくなる。Q1の相互コンダクタンスをgm1とする。ΔVだけVgsが増えるとI1はΔV×gm1だけ増えようとするので、R1での電圧降下がΔV×gm1だけ生じることになり、Q1のドレイン電圧を下げる方向に働く。これは、最初の何らかの理由で生じたΔVの誤差を相殺する方向に働くことを意味する。次は、逆に何らかの理由でQ1のドレイン電圧がVrefよりも低くなったとする。このときの誤差を-ΔVとする。先ほどと同様の理由により、Q1のゲート電圧は-ΔVだけ下がることになり、I1はΔV×gm1だけ減ることとなる。そのため、R1での電圧降下がΔV×gm1だけ減ることになるため、Q1のドレイン電圧を高くする方向に働く。これは、理由で生じたΔVの誤差を相殺する方向に働くことを意味する。以上のように、Vref以外の電圧をとろうとすると、それを相殺するように働くため、結局釣り合いから基準電圧はVref=R2×I2VthQ1で与えられることになる。このことは、R2が増幅器で言う帰還抵抗の役割を果たしており、負帰還になっている。そのため、Q1のドレインにつなぐ負荷のインピーダンスが変化しても安定して所定の基準電圧を出力できる。Vrefの決定因子であるR2、I2、VthQ1は固定値ないし設計値で決定できる。そのため、Vrefは自在に設計者が決定できる。そして、Vref=R2×I2VthQ1の式には電源電圧Vddの項が入っていない。これはすなわちVddがリップルのある電源であっても安定して所定の基準電圧を出力できることを意味する。このように、図1に示す形態であれば、電源電圧Vddが不安定で、Q1のドレインに接続する負荷インピーダンスが変化しても安定して所定の基準電圧を出力できる。この回路にはPN接合に起因するアバランシェ動作を行っていないため低ノイズであり、使用する半導体のキャリアは移動度に優れる電子のみであるため高速に動作することが出来る。また、R1は基本的には基準電圧出力を決定する要素ではないが、R1の抵抗値が小さすぎれば基準電圧発生回路の消費電力が大きくなり、R1の抵抗値が大きすぎればQ2を飽和領域で動作させることが出来なくなるためI2を一定に保てなくなることや、Q1のドレインに接続する負荷のインピーダンス変化に対応するだけの電流を吐き出せなくなり、出力する基準電圧が不安定になる可能性がある。このため、R1≦Vdd-Vref/I2となるようにR1の抵抗値を決定するべきである。第2の実施形態図5に示す回路は、第1の実施形態の基準電圧発生回路に、第2のFETQ2のゲート-ソース間であり、かつ、第1のFETQ1のソースと第2のFETQ2のソース間に接続した第3の抵抗R3をさらに備える。Q2のドレイン電流がR3を経由するように構成した基準電圧発生回路である。ただし、R3は必ずしも第1の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にR3を挿入しても良い。ここで、一般的に抵抗は温度係数が正であるため、かかる回路の環境温度が上昇するとR2の抵抗値が上昇する。そのため、Vrefに温度ドリフトを生じる可能性がある。Q1もまた、環境温度の上昇により閾値電圧が上昇しVrefが所定電圧よりも上昇してしまう。しかし、FETの温度特性が一般に電流に対して負であるため、温度が上昇するとFETの電流は減少する。そのため、Q2においても温度上昇により電流が減少する。これもVrefに温度ドリフトを生じさせる要因となるが、R2とQ1による温度ドリフトの効果と相殺する方向にある。そのため、R2とQ1とQ2の温度特性を相殺するように第2から第6の実施形態及びその変形例の様に回路を組めば、Vrefの温度ドリフトを抑制できる。基本的な動作原理は第1の実施形態と同様である。R3が挿入されることにより、R3の値によってQ2で作る定電流値を自在に変えることができる。R3に電流が流れると、Q2から見たVgsは負電圧になっていると考えることが出来る。そのため、図4からわかるように低電流値はIdssよりも小さな値に設定することが出来る。その結果、回路全体の省電力化が可能となる。また、一般に抵抗の温度係数は正であるため、回路の環境温度が上昇するとR3の抵抗値は増加する。そのため、Vgsはより負側にシフトすることとなり定電流値は小さくなる。これはVrefが小さくなることを意味する。しかし、環境温度が上昇すれば同時にR2の抵抗値が大きくなり、これはVrefが大きくなる方向に働く。Q1もまた、環境温度の上昇により閾値電圧が上昇しVrefが所定電圧よりも上昇してしまう。以上から、Q1とR2とR3が互いに温度係数を相殺するために、Vrefの温度ドリフトを抑制できる。第3の実施形態図6に示す回路は、第1の実施形態の基準電圧発生回路に、第1のFETQ1のソースにアノードを接続し、かつ、グランド又は他の回路にカソードを接続した第1のダイオードD1をさらに備える。Q1のドレイン電流がD1に流れるように構成した基準電圧発生回路である。ただし、D1は必ずしも第1の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にD1を挿入しても良い。基本的な動作原理は第1の実施形態と同様である。前述したように、環境温度の上昇によりR2の抵抗値が上昇しVrefが所定電圧よりも上昇してしまう可能性がある。Q1もまた、環境温度の上昇により閾値電圧が上昇しVrefが所定電圧よりも上昇してしまう。これを相殺するために、D1を挿入している。ダイオードは一般的に温度上昇すると、ダイオードの順方向電圧は低下する。その結果、Q1のVgsは上昇したことと等価であるため、Q1のドレイン電流は増大し、Q1のドレイン電圧を下げるように働く。そのため、環境温度の上昇にともなうR2とQ1によるVrefの上昇とD1の順方向電圧の低下によるQ1のドレイン電圧低下の効果を互いに相殺するようにすればVrefの温度ドリフトを抑制できる。D1は高速動作や寄生容量の観点からショットキーバリアダイオード以下、SBDが望ましいが、設計や用途によってはPN接合ダイオードやPINダイオードなどであっても良い。第3の実施形態の変形例図7に示す回路は、第3の実施形態の基準電圧発生回路に、第2のFETQ2のゲート-ソース間であり、かつ、第1のFETQ1のソースと第1のFETのソース間に接続した第3の抵抗R3をさらに備える。Q2のドレイン電流がR3を経由するように構成した基準電圧発生回路である。第2と第3の実施形態を組み合わせることで、Vrefの温度ドリフトをより抑制できる。第4の実施形態図8に示す回路は、第1の実施形態の基準電圧発生回路に、第1のFETQ1のドレインにカソードを接続し、第1の抵抗R1と第2の抵抗R2にアノードを接続した第2のダイオードD2をさらに備える。Q1のドレイン電流がD2に流れるように構成した基準電圧発生回路である。ただし、D2は必ずしも第1の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にD2を挿入しても良い。基本的な動作原理は第1の実施形態と同様である。前述したように、環境温度の上昇によりR2の抵抗値が上昇しVrefが所定電圧よりも上昇してしまう可能性がある。Q1もまた、環境温度の上昇により閾値電圧が上昇しVrefが所定電圧よりも上昇してしまう。これを相殺するために、D2を挿入している。ダイオードは一般的に温度上昇すると、ダイオードの順方向電圧は低下する。そのため、環境温度の上昇にともなうR2とQ1によるVrefの上昇とD2の順方向電圧の低下の効果を互いに相殺するようにすればVrefの温度ドリフトを抑制できる。D2は高速動作や寄生容量の観点からSBDが望ましいが、設計や用途によってはPN接合ダイオードやPINダイオードなどであっても良い。第4の実施形態の変形例図9に示す回路は、第4の実施形態の基準電圧発生回路に、第2のFETQ2のゲート-ソース間であり、かつ、第1のFETQ1のソースと第1のFETのソース間に接続した第3の抵抗R3をさらに備える。Q2のドレイン電流がR3を経由するように構成した基準電圧発生回路である。第2と第4の実施形態を組み合わせることで、Vrefの温度ドリフトをより抑制できる。第5の実施形態図10に示す回路は、第1の実施形態の基準電圧発生回路に、第1のFETQ1のドレインと第1の抵抗R1にアノードを接続し、第2の抵抗R2にカソードを接続した第3のダイオードD3をさらに備える。Q2のドレイン電流がD3に流れるように構成した基準電圧発生回路である。ただし、D3は必ずしも第1の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にD3を挿入しても良い。また、R2とD3は直列であるので適宜逆にしても良い。基本的な動作原理は第1の実施形態と同様である。前述したように、環境温度の上昇によりR2の抵抗値が上昇しVrefが所定電圧よりも上昇してしまう可能性がある。Q1もまた、環境温度の上昇により閾値電圧が上昇しVrefが所定電圧よりも上昇してしまう。これを相殺するために、D3を挿入している。ダイオードは一般的に温度上昇すると、ダイオードの順方向電圧は低下する。そのため、環境温度の上昇にともなうR2とQ1によるVrefの上昇とD3の順方向電圧の低下の効果を互いに相殺するようにすればVrefの温度ドリフトを抑制できる。D3は高速動作や寄生容量の観点からSBDが望ましいが、設計や用途によってはPN接合ダイオードやPINダイオードなどであっても良い。第5の実施形態の変形例図11に示す回路は、第5の実施形態の基準電圧発生回路に、第2のFETQ2のゲート-ソース間であり、かつ、第1のFETQ1のソースと第1のFETのソース間に接続した第3の抵抗R3をさらに備える。Q2のドレイン電流がR3を経由するように構成した基準電圧発生回路である。第2と第5の実施形態を組み合わせることで、Vrefの温度ドリフトをより抑制できる。第6の実施形態図12に示す回路は、第1の実施形態の基準電圧発生回路に、第2のFETQ2のゲート-ソース間を接続せず、かつ、第2のFETQ2のゲートの外部入力端子をさらに備える。ただし、この形態は第1の実施形態にのみに適用できるわけではなく第2の実施形態を除く他の実施形態及びこれらの変形例の基準電圧発生回路に外部入力の構成回路を適用しても良い。Q2は、デプレッション型FETでも良いし、エンハスメント型FETであっても良い。基本的な動作原理は第1の実施形態と同様である。しかし、Q2のゲートを外部入力にすることにより、外部からの信号に対応してQ2の定電流値の値を自在に変化させることが出来るため、所定の基準電圧を外部信号によって制御できるようになる。第6の実施形態の変形例図13に示す回路は、第6の実施形態の基準電圧発生回路に第2のFETQ2のソースと第1のFETQ1のソース間であり、かつ、第2のFETQ2のソースとグランド又は他の回路間に接続した第3の抵抗とをさらに備える。Q2のドレイン電流がR3を経由するように構成した基準電圧発生回路である。第2の実施形態のR3と第6の実施形態を組み合わせることで、所定の基準電圧を外部信号によって制御でき、かつ、Vrefの温度ドリフトを抑制できる。第7の実施形態第7の実施形態は、例えば図1、図5から図11に示すように、第1から第5の実施形態においてR1を除いた回路部分を同一ウェハ上にオンチップで形成するものである。図中の点線領域1,2,3,4,53’,4’,5’をオンチップ化するものである。点線領域1,2,3,4,53’,4’,5’をオンチップ化することによりそれ単体では2端子構造とみなすことが出来る。この点線領域は、ツェナーダイオードそのものと同等の機能を有するため、従来のツェナーダイオードと全く同じ使用方法を適用できる。つまり図2のZD1と全く同じように使用することが出来るようになる。オンチップ化により寄生抵抗、寄生インダクタンス、寄生キャパシタンスなどが漸減できるため本発明回路の動作が安定に高速になる。また、同一ウェハ上で作成することにより、回路を構成する各部分の温度係数などをそろえることが出来るため、温度ドリフトの抑制が容易となる。R1は外部回路として、使用条件などから適宜R1≦Vdd-Vref/I2の範囲で決定するべきであるが、R1も含めてオンチップ化したとしても電力損失の問題が無ければR1も含めてオンチップ化しても良い。第8の実施形態第8の実施形態は、例えば図12、13に示すように、第6の実施形態においてR1を除いた回路部分を同一ウェハ上にオンチップで形成するものである。図中の点線領域66’をオンチップ化するものである。点線領域6をオンチップ化することによりそれ単体では3端子構造とみなすことが出来る。オンチップ化により寄生抵抗、寄生インダクタンス、寄生キャパシタンスなどが漸減できるため本発明回路の動作が安定に高速になる。また、同一ウェハ上で作成することにより、回路を構成する各部分の温度係数などをそろえることが出来るため、温度ドリフトの抑制が容易となる。R1は外部回路として、使用条件などから適宜R1≦Vdd-Vref/I2の範囲で決定するべきであるが、R1も含めてオンチップ化したとしても電力損失の問題が無ければR1も含めてオンチップ化しても良い。第9の実施形態第9の実施形態は、第7または第8の実施形態において、オンチップ化する半導体ウェハをGaNあるいはSiCあるいはダイヤモンドあるいはZnOなどのワイドギャップ半導体とするものである。これらは、低オン抵抗、高耐圧の特徴を持つことからFETを形成した際にFETの入力容量を小さくできると言う利点がある。そのため、本発明の回路をより高速に動作させることが可能となる。また、高速動作が可能なツェナーダイオードを作ることが現状では難しいため、ツェナーダイオードと同様の機能を持つ回路は有用である。以上、本発明の実施形態を説明したが、本発明は上記実施形態そのままに限定解釈されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、変形例の様に異なる実施形態にわたる構成要素を適宜組み合わせても良い"