"半導体基板と、上記半導体基板上に形成される埋め込み絶縁層と、上記埋め込み絶縁層上に形成され、素子が形成される半導体層と、上記半導体層の素子分離領域に形成され、上記埋め込み絶縁層に達する溝とを有し、上記溝と上記溝に接する上記埋め込み絶縁層の一部領域が空洞となっている半導体装置。請求項1において、上記空洞化された溝と上記埋め込み絶縁層の一部領域に囲まれた上記半導体層に1つの素子が形成される半導体装置。請求項1において、上記空洞化された溝と上記埋め込み絶縁層の一部領域に囲まれた上記半導体層に複数の素子が形成される半導体装置。請求項1において、上記溝は、上記半導体層上に形成される絶縁膜によって塞がれる半導体装置。半導体基板、上記半導体基板上に形成される埋め込み絶縁層及び上記埋め込み絶縁層上に形成される半導体層を有する半導体装置の製造方法であって、上記半導体層の素子分離領域において、上記埋め込み絶縁層に達する溝を形成し、上記溝を埋め込むように酸化膜を形成し、上記半導体基板に上記埋め込み絶縁層に達する貫通ホールを形成し、上記貫通ホールから、上記埋め込み絶縁層の一部と上記溝に埋め込まれた酸化膜とを除去する半導体装置の製造方法。請求項5において、上記溝にSiN層を設け、上記SiN層をストッパとする半導体装置の製造方法。請求項5において、上記半導体層上に配線層を形成した後に、上記埋め込み絶縁層の一部と上記溝に埋め込まれた酸化膜とを除去する半導体装置の製造方法。請求項5において、上記酸化膜が除去された溝と上記埋め込み絶縁層の一部の領域に囲まれた上記半導体層に1つの素子が形成される半導体装置の製造方法。請求項5において、上記酸化膜が除去された溝と上記埋め込み絶縁層の一部の領域に囲まれた上記半導体層に複数の素子が形成される半導体装置の製造方法。SOIsilicononinsulator基板を用いた半導体装置は、半導体素子は半導体基板上に設けられた絶縁膜酸化膜上の半導体層に形成される。この構造では、半導体基板と半導体層とが完全に分離されるとともに素子領域下部にpn接合が形成されない。さらに、素子分離膜DTI,STIを形成することにより、他の素子とのほぼ完全な電気的な分離およびpn接合に起因した容量の低減を実現できる。しかしながら、半導体層、絶縁膜、半導体基板とにより形成される容量、DTI絶縁膜を介した半導体層間の容量は、酸化膜の比誘電率約3.9に従って依然として存在する。本発明の代表的なものの一例を示せば以下の通りである。本発明の半導体装置は、半導体基板と、半導体基板上に形成される埋め込み絶縁層と、埋め込み絶縁層上に形成され、素子が形成される半導体層と、半導体層の素子分離領域に形成され、埋め込み絶縁層に達する溝とを有し、溝と溝に接する埋め込み絶縁層の一部領域が空洞となっている。または、半導体基板、半導体基板上に形成される埋め込み絶縁層及び埋め込み絶縁層上に形成される半導体層を有する半導体装置の製造方法として、半導体層の素子分離領域において埋め込み絶縁層に達する溝を形成し、溝を埋め込むように酸化膜を形成し、半導体基板に埋め込み絶縁層に達する貫通ホールを形成し、貫通ホールから、埋め込み絶縁層の一部と溝に埋め込まれた酸化膜とを除去するようにする。本発明によれば、ソースドレイン間容量の低減、及び基板容量の低減が同時に実現でき、応答速度の向上、消費電力の低減に効果がある。また、素子分離溝内を埋め込まないため工程簡略化が可能である。以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合のみ行う。図1は本発明実施例1の半導体装置の素子分離溝部分の断面図である。13は半導体支持基板厚さt3はおよそ600~700μm、12は埋め込み絶縁層厚さt2はおよそ2.5μm、20は埋め込み絶縁層空洞領域、11はシリコンからなる半導体層厚さt1はおよそ5μm、17は分離溝空洞、18は絶縁膜、14は酸化膜SiO2膜からなるフィールド絶縁膜、21は表面保護膜である。半導体支持基板13上に形成された埋め込み絶縁層12と半導体層11とによってSOI基板を構成され、素子はSOI基板上に形成される。素子分離は、図1に示すように、フィールド絶縁膜14から半導体層11を貫通し、埋め込み絶縁層12まで到達するように形成された分離溝空洞17によってなされ、さらに分離溝空洞17は埋め込み絶縁層空洞領域20に結合している。このように素子分離溝、埋め込み絶縁層の比誘電率を下げることにより、半導体層間の容量を下げることが可能になる。分離溝空洞17は、空洞17を覆うように形成された絶縁膜18と、絶縁膜18上面に形成された表面保護膜19とによって塞がれている。図1の素子分離溝部分の製造工程を図2aから図2iを用いて説明する。まず、図2aに示すように、SOI基板の半導体層11上に、素子分離形成領域を含む領域上にフィールド絶縁膜14を形成する。このフィールド絶縁膜14は、例えば、熱酸化法を用いて選択的に形成する、いわゆるLOCOS酸化膜等によって形成する。フィールド絶縁膜14の開口部半導体層11が露出した部分が素子形成領域となる。なお、LOCOS酸化膜によるフィールド絶縁膜に限られず、素子分離形成領域に埋め込み絶縁膜STIを形成するようにしてもよい。その後、フィールド絶縁膜14及びその開口部に露出する半導体層11上を覆うように、SiN絶縁膜15を形成する。次に、図2bに示すように、SiN絶縁膜15上に、フォトリソグラィを用いてレジストパターン図示せずを形成した後、レジストパターンをエッチングマスクにしてSiN絶縁膜15を選択的にエッチングして、分離溝形成領域の内側領域に開口部を形成する。その後、レジストパターンを除去する。さらに、図2cに示すように、SiN絶縁膜15をハードマスクにしてフィールド酸化膜14を異方性エッチングして、開口する。次に、図2dに示すように、開口部を有するSiN絶縁膜15上にSiN絶縁膜15と同質のSiN絶縁膜16を形成する。次に、図2eに示すように、SiN絶縁膜16の異方性エッチングを行い、フィールド酸化膜14の開口部側面にSWサイドウォールを形成する。これにより、この後の半導体層11、埋め込み絶縁層12をエッチングする工程において、フィールド酸化膜14がSiN層15,16によって保護される。次に、図2fに示すように、開口部を有する絶縁膜15をエッチングマスクにして、半導体層11の異方性エッチングを行い、半導体層11に埋め込み絶縁層12に到達する分離溝17を形成する。次に、図2gに示すように、埋め込み絶縁層12を等方性エッチングにより除去する。除去には、フッ酸等のウエットエッチが望ましい。次に、図2hに示すように、SiN絶縁膜15を等方性エッチングにより除去する。その際、半導体層11の側面も同様にエッチングされる。次に、図2iに示すように、カバレッジ性が低く流動性の少ない絶縁膜18によって、素子分離溝の開口部を塞ぎ、素子分離溝17内に空洞を形成する。また、絶縁膜18は、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないTEOSTetraEthylOrthoSilicateなどのCVD酸化膜を用いることが望ましい。なお、図2の例でSiN絶縁膜を除去している図2hのは、SiN層が素子のしきい値特性の変動要因となる場合があるためである。このような素子への影響が無視できる場合には、図3に示すように、フィールド酸化膜14の周囲に形成されたSiN絶縁膜15,16を除去することなく、絶縁膜18を積層することが可能である。これにより工程の削減を図ることができる。図4は、本発明の分離溝を適用した半導体装置の一例の断面図である。なお、図示しているのは下地層であり、この上に層間絶縁膜を介して配線層が形成される。領域Aには高耐圧トランジスタが、領域Bには低耐圧トランジスタが形成されている。高耐圧トランジスタのゲートであるゲートポリシリコン41は平面形状としては細長いリング状をしており、ゲート酸化膜44を介してソースドレイン層43aを取り囲むように形成されている。ゲートポリシリコン41上にはゲートキャップ酸化膜42が形成されている。また、ゲートポリシリコン41の両側もしくは片側にストライプ状のソースドレイン層43bが形成されている。ソースドレイン層は互いにフィールド絶縁膜45によって分離されている。また、ソースドレイン層43bを覆うように高耐圧バッファ層47、ソースドレイン層43aを覆うように高耐圧チャネル層46が形成されている。また、低耐圧トランジスタのゲートであるゲートポリシリコン41の両側にソースドレイン層43が設けられている。このように、素子間は素子分離溝空洞48により分離され、埋め込み絶縁層空洞領域52により、素子間容量が低減される。また、素子の機械的強度は残された埋め込み絶縁層51により維持される。特に、高耐圧トランジスタにおいては、素子間が従来の比誘電率が約3.9のシリコン酸化膜から比誘電率1の空気によって分離されることになることで、より素子分離溝空洞48で耐圧を分担できるようになるため、その耐圧も向上することになる。なお、空洞の素子分離溝及び空洞の素子分離溝に接する埋め込み絶縁層空洞領域によって分離する単位は、図4に示すような素子単位の分離でなくてもよい。図5は分離方法を模式的に説明するための透視図である。素子分離溝空洞48は実線で表記している。図5aは図4のような素子毎に素子分離溝空洞48を設けるものである。一方、図5bでは複数の素子群に対して分離溝空洞48を設け、素子毎の分離は、LOCOS酸化膜やSTIによって行う。図5bでは、このような素子分離を点線55によって表記している。素子分離溝に分離する単位は以下に説明する実施例2においても同様である。図6は本発明実施例2の半導体装置の素子分離溝部分の断面図である。13は半導体支持基板厚さt3はおよそ400μm、12は埋め込み絶縁層厚さt2はおよそ2.5μm、20は埋め込み絶縁層空洞領域、11はシリコンからなる半導体層厚さt1はおよそ5μm、17は分離溝空洞、14は酸化膜SiO2膜からなるフィールド絶縁膜、19、23は絶縁膜、21は表面保護膜である。半導体支持基板13上に形成された埋め込み絶縁層12と半導体層11とによってSOI基板を構成され、素子はSOI基板上に形成される。素子分離は、図6に示すように、フィールド絶縁膜14から半導体層11を貫通し、埋め込み絶縁層12まで到達するように形成された分離溝空洞17によってなされ、さらに分離溝空洞17は埋め込み絶縁層空洞領域20に結合している。このように素子分離溝、埋め込み絶縁層の比誘電率を下げることにより、半導体層間の容量を下げることが可能になる。図6の素子分離溝部分の製造方法を図7aから図7fを用いて説明する。まず、図7aに示すように、SOI基板の半導体層11上に、素子分離形成領域を含む領域上に開口部を有するフィールド酸化膜14を形成する。このフィールド絶縁膜14は、例えば、熱酸化法を用いて選択的に形成する、いわゆるLOCOS酸化膜等によって形成する。その後、フィールド絶縁膜14及びその開口部に露出する半導体層11上を覆うように、CVD酸化膜からなる絶縁膜19を形成する。この絶縁膜19としては、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないTEOSTetraEthylOrthoSilicateなどのCVD酸化膜を用いることが望ましい。次に、図7bに示すように、絶縁膜19上に、フォトリソグラィを用いてレジストパターン図示せずを形成した後、レジストパターンをエッチングマスクにして絶縁膜19を選択的にエッチングして、分離溝形成領域の内側領域に開口部を形成する。その後、レジストパターンを除去する。その後、図7cに示すように、絶縁膜19をハードマスクにして素子分離溝を埋め込み絶縁層層12まで貫通させる。次に、図7dに示すように、素子分離溝17に絶縁膜酸化膜23を埋め込み、さらに保護膜21を形成する。次に、図7eに示すように、半導体支持基板13の裏面から埋め込み絶縁層12まで到達するように貫通ホール22を形成する。なお、貫通ホールは、埋め込み絶縁層空洞領域20を形成する領域に適宜設けるようにする。次に、図7fに示すように、貫通ホール22から等方性エッチングによって埋め込み絶縁層12および素子分離溝内酸化膜23を除去する。このとき、素子分離溝内酸化膜23はフィールド絶縁膜底部付近まで除去するのが望ましい。この場合、後述するように配線形成工程後に埋め込み酸化膜を除去するようにすれば、図9に示すように配線構造図では、金属配線層2526とそれらをつなぐビアを示しているに支持されており、図5bに示すような比較的大面積の埋め込み酸化膜を除去することが可能である。また、図10に示すように、素子分離溝を埋め込む際に一度エッチバックを行い、その後SiN絶縁膜29を形成し、図11に示すようにSiOウエットエッチのストッパとすることも可能である。なお、図8に実施例1または実施例2の半導体装置に係る製造方法を示す。図8a、bは素子分離溝形成工程93を素子形成工程95の前に行っている。実施例1の場合は、図8aのように埋め込み酸化膜除去工程94を素子形成工程95の前に行うのが望ましい。素子形成前に行うことで、素子分離溝形成による熱負荷及び埋め込み酸化膜除去による素子への影響を排除できる。一方、実施例2の場合では、裏面から埋め込み酸化膜除去を行うことから、図8bのように、配線形成工程97の完了後に埋め込み酸化膜除去工程94を行うことが望ましい。また、図8c、dは素子形成工程95及びコンタクト形成工程96の後に、素子分離溝形成工程93を行っている。この場合、実施例1の場合は、埋め込み酸化膜除去工程94の後に配線工程97を行う。実施例2の場合は、裏面から埋め込み酸化膜除去を行うことから、図8dのように、配線形成工程97の完了後に埋め込み酸化膜除去工程94を行うことが望ましい。以上、本発明の実施例を説明したが、実施例で示した寸法、形状、配置、材料などは一例であり、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種種の変更が可能である。"