複数のデジタルオーディオ入力値を受入れ、デジタルアナログ変換器なしにスピーカのような負荷を駆動するオーディオ増幅器において、前記複数のデジタルオーディオ入力値を処理し複数の偏差値を作る手段であって、前記偏差値は、それぞれ前記入力値の前のオーディオ入力値からの関係の偏差に基づいて作られる前記手段と、搬送波信号を発生する手段と、前記偏差値を用い前記偏差値に応答して前記搬送波信号を変調する変調手段と、前記変調された搬送波に対して動作し前記負荷を駆動できるアナログ電圧を発生するフィルタ手段と、を含む前記オーディオ増幅器。デジタル化されたオーディオ入力値を受入れ、デジタルアナログ変換器なしにスピーカのような負荷を駆動するオーディオ増幅器において、複数のデジタルオーディオ入力値の形式のデジタル化されたオーディオ信号を受取る手段と、電気パルス波形を発生する第1の電気回路手段と、前記デジタル化されたオーディオ信号に応じて前記波形のパルスをパルス幅変調し変調波形内にオーディオ情報をほぼ保存するデジタル回路手段と、前記変調波形に対して動作し前記デジタル化されたオーディオ信号のアナログ表示を発生する復調手段と、を含む前記オーディオ増幅器。前記波形発生手段は、累算されたデジタル和を記憶するアキュムレータと、連続するタイミングパルスを発生するクロックと、動作可能な時に前記タイミングパルスに応答し、デジタル値を前記累算されたデジタル和に前記累算されたデジタル和が上位トリップ値に達するまで繰返して加算する第1の加算器手段と、動作可能な時に前記タイミングパルスに応答し、デジタル値を前記累算されたデジタル和から前記累算されたデジタル和が下位トリップ値に達するまで繰返して減算する第2の加算器手段と、前記累算された和の前記上位トリップ値への到達に応答して前記第2の加算器手段を動作可能にし且つ前記第1の加算器手段を動作不能にし、前記累算された和の前記下位トリップ値への到達に応答して前記第1の加算器手段を動作可能にし且つ前記第2の加算器手段を動作不能にする手段と、を含む請求項2記載のオーディオ増幅器。前記第1の加算器手段が動作可能である時は上位値を有し、前記第2の加算器手段が動作可能である時は下位値を有する周期的電気波形を発生する双安定回路手段を含む請求項3記載の増幅器。前記クロックパルスに応答して、前記デジタルオーディオ入力値を表す正または負の値をそれぞれ前記アキュムレータに加算して、前記波形がそれぞれの周期において前記第1および第2の値にある期間を変化させる第3の加算器手段を含む請求項4記載の増幅器。上位レール電圧および下位レール電圧を確立する電源手段であって、前記波形の前記上位値および下位値は、それぞれ、それらのレール電圧にほぼ比例している前記電源手段と、前記レール電圧の大きさに応答して、前記第1および第2の加算器手段の動作可能な一方により前記累算されたデジタル和に適用されるデジタル値を調整し、波形の周期毎のクロックパルスの数は、レール電圧が変化しても実質的に一定に保たれるようにする手段と、を含む請求項5記載の増幅器。上位レール電圧および下位レール電圧を確立する電源手段であって、前記波形の前記上位値および下位値は、それぞれ、それらのレール電圧にほぼ比例している前記電源手段と、前記レール電圧の大きさに応答して、前記上位トリップ値および下位トリップ値を変化させ、波形の周期毎のクロックパルスの数は、レール電圧が変化しても実質的に一定に保たれるようにする手段と、を含む請求項5記載の増幅器。前記復調手段は、前記波形におけるデューティサイクルの変化に応答して、スピーカのような負荷を駆動するための対応して変化するアナログ信号レベルを発生する請求項5記載の増幅器。前記クロックパルスに応答して、前記デジタルオーディオ入力値を示す正または負の値をそれぞれ前記アキュムレータに加算し、前記アキュムレータが近づくトリップレベルに到達するのに要する時間を変化させる第3の加算器手段を含む請求項3記載の増幅器。複数のデジタルオーディオ入力値を受入れ、デジタルアナログ変換器なしにスピーカのような負荷を駆動するオーディオ増幅器において、周期的に上位トリップレベルまで増加した後に下位トリップレベルまで減少するカウントを記憶するアキュムレータ手段と、前記アキュムレータに応答して、前記アキュムレータが前記上位トリップレベルに向かって増加している間は、第1の出力を発生し、前記アキュムレータが前記下位トリップレベルに向かって減少している間は第2の出力を発生する比較器手段と、前記入力オーディオ値に応答して、それぞれの値を前記累算されたカウントに加算し、それに応じて上位トリップレベルと下位トリップレベルとの間でカウントアップおよびカウントダウンする前記比較器の出力状態の期間を変調する加算器手段と、を含む前記オーディオ増幅器。複数のデジタルオーディオ入力値を受入れ、デジタルアナログ変換なしに前記入力値を表す変調信号を発生するデジタル変調器において、a1デジタル値を記憶するアキュムレータと、2前記記憶された値を上位トリップ値と下位トリップ値との間で上方へ次に下方へ周期的に増加させる手段と、3前記記憶された値が上方へ増加している間は、第1のパルスレベルを有し、前記記憶された値が下方へ増加している間は、第2のパルスレベルを有する電気波形を発生する手段と、を含む実質的に方形波である波形を発生する手段と、b1加算器、2レジスタ手段、3前記デジタルオーディオ入力値をサンプリングする手段、4前記サンプリングされたオーディオ入力値を示す正および負のデジタル値を前記アキュムレータに加算し、前記アキュムレータが近づきつつあるトリップレベルに到達するのに要する時間を変化させ、前記受入れオーディオ値に応じて前記波形をパルス幅変調する手段、を有する、パルス幅変調手段と、を含む前記変調器。レジスタ手段と、前記サンプリングされた入力値を前記レジスタにクロック入力する手段であって、前記加算手段が前記レジスタ手段に電気的に接続され前記デジタル入力値を受取るようになっている前記クロック入力手段と、前記加算手段の出力を前記アキュムレータに結合する手段と、前記加算手段に結合され、アドレス指定手段が前記サンプリングされた入力値と前記増幅器の出力との間の差を示す出力デジタル値を発生できるようにする帰還手段と、を含む請求項11記載の変調器。図1には、本発明により構成されたデジタルオーディオ増幅器の概略ブロック図が示されている。この増幅器は、デジタル変調システムを含み、この変調システムは、さらに、3つの主要ブロック、すなわち、パルス幅変調器100、電力スイッチング部200および出力低域フィルタ300を含む。この増幅器は、その入力118がデジタル信号源に結合されるように意図されており、その出力においては、入力118におけるデジタルオーディオ値をスピーカまたは他の負荷を駆動できる復調されたアナログ出力信号310に変換する。このシステムは、出力低域フィルタ300から出発すれば、最も容易に理解できる。この低域フィルタへの入力は、好ましくは500KHzの高周波方形波であり、これはパルス幅変調されている。例えば、図2Aに示されているように、50のデューティサイクルを有する方形波は、時間の1/2は、正となり、時間の1/2は、負となる。そのような入力の場合、フィルタ300の出力は、0ボルトの平均値およびこの低域フィルタを通過したなんらかの残存搬送波を有する。パルス幅変調がこの方形波入力を変化させて、図2Bに示されているように、それが1/2よりも長い時間の間、正に留まるすなわち、デューティサイクルが増大するようにすれば、低域フィルタへの入力電圧の時間平均は、正になり始めて、このフィルタの出力は、正方向に増大し、電源またはレール電圧により制限される。負の出力電圧は、図2Cに示されているような、負の平均出力電圧を与えるような対応するデューティサイクルにより得られる。このフィルタの出力は、次の方程式に従って、方形波のデューティサイクルにより定められる。eo=Vt1-t2/t1t2ただし、eo=出力電圧V=レール電圧t1=方形波が正であるサイクル時間t2=方形波が負であるサイクル時間レール電圧は、定数であると考えられるので、出力電圧は、次の方程式に従ってデューティサイクルに正比例する。eo=kdただし、k=レール電圧の値d=デューティ比図1に示されているフィルタ300のすぐ前には、電力スイッチング部200があり、これは、好ましくは2つの電力スイッチ、すなわち、MOSFET210、212を含む。1つのMOSFET210は、正レールVと低域フィルタ300への入力との間に接続されている。他のMOSFET212は、負レール-Vと低域フィルタ300への入力との間に接続されている。一時に1つのMOSFETのみが導通し、一方が導通している時は、他方は導通していない。実際には、オーバーラップがありえないよう保証するために、いくらかのアンダーラップが設計に含まれていてもよい。換言すれば、2つのMOSFETが同時に伝導していないよう保証するために注意が必要である。その理由は、正レールと負レールとの間の抵抗が小さくなり、スイッチを損傷することがありうるからである。従って、この回路は、最悪の場合において、双方のMOSFETが伝導するのではなく、むしろ短時間の間、伝導しないように設計される。当業者は、両MOSFETからの出力が方形波であり、MOSFET210が導通している時は、方形波の正の部分がフィルタに供給され、MOSFET212が導通している時は、方形波の負の部分がフィルタに供給されることを認める。従って、方形波の振幅は、本質的に正レール電圧および負レール電圧の振幅である。MOSFET210は、その入力Qが正である時に導通する。MOSFET212は、その入力Qバーが負である時に導通する。これら2つのスイッチのそれぞれの導通時間は、すぐ前の変調器部100により制御され、これは、それによりフィルタに印加される方形波のデューティサイクルを変化させる。両MOSFETは、500KHzの好ましい搬送波速度で交互にターンオンおよびターンオフされる。これは、低域フィルタの帯域幅を十分に超えるので搬送波は、実質的に減衰されるが、オーディオ信号は、スピーカへの通過を許容される。500KHzの周波数は、高過ぎる周波数から起こりうる過度の加熱を避け、また低過ぎる周波数から起こりうるスピーカにおける可聴検出可能な信号を避けるために、便宜的に選択されたものである。変調器部100の目的は、増幅器へのデジタルオーディオ入力118を変調器のデジタル入力のアナログ表示である増幅器出力電圧310を生じるパルス幅変調信号に変換することである。変調器部100は、アキュムレータ102を含み、その出力は、比較器104に結合している。アキュムレータ102は、2つの入力ノードを有する。アキュムレータ102の第1のノードは、マルチプレクサ110を経て2つのレジスタ106、108の選択された一方に接続される。アキュムレータの第2のノードは、加算器112に接続されている。以下に説明するように、アキュムレータは、その第1のノードに搬送信号を受け、その信号は、第2のノードを経てのオーディオ信号により変調される。オーディオ信号がないものと仮定し、増幅器がアイドルである時の変調器部の説明をする。簡単にいうと、比較器104の出力は、アキュムレータ102の出力が上位トリップレベルおよび下位トリップレベルに交互に達する時、状態QおよびQバーの間でトグルする。アキュムレータは、次々にカウントを累算し、それが比較器をトリップするカウントに達すると、アキュムレータは、逆方向のカウントを開始し、それが他方のトリップレベルに達するまで続け、このプロセスを繰返す。アイドルモードにおいては、アキュムレータがそのカウントに達する速度は、レール電圧の値により決定され、図2Aに示されている50のデューティサイクルを有する方形波を発生する。アキュムレータは、それが上位トリップレベルに達するまでに50ステップをなしてクロックアップされ、それが下位トリップレベルに達するまでに50ステップをなしてクロックダウンされる。好ましいクロック速度は、48MHzである。上方への50クロックのそれぞれにレール電圧値を表示するアキュムレータの合計に対しデジタル値が加算される。それに応じて正レール値は、方形波214の正部分に分圧回路網115およびA/D変換器116を経てアキュムレータに帰還され、レジスタ106にデジタル値として記憶される。比較器が上位レベルにおいてトリップする時、その出力Qバーは、MOSFET212を導通状態にし、一方、出力Qは、MOSFET210を非導通状態にする。負レール電圧の値は、方形波214の負部分中に分圧回路網115およびA/D変換器を経て帰還され、レジスタ108にデジタル値として記憶される。アキュムレータは、比較器をトリップする時には、マルチプレクサ110をもトリップし、さらに第1のアキュムレータ入力ノードをレジスタ106からレジスタ108にスイッチする。それぞれのクロックパルスにより、アキュムレータは、累算された合計からレジスタ108の値を下位トリップレベルに達するまで減算し、下位トリップレベルに達すると、比較器およびマルチプレクサは、トリップされて再びプロセスを繰返す。この実施例においては、アキュムレータのレール電圧は、それぞれ公称80ボルトおよひ-80ボルトであり、26000程度のデジタル値がその電圧値に対して便宜的に割当てられる。このデジタル値は、A/D変換器がそのカウント範囲内において動作することを保証するために選択される。現在の場合は、変換器は、28000の値まで変換できるので、変換器のカウント範囲内で動作すべく26000の値が選択されたのである。50クロックの終了時には、レール電圧が公称値にあるものとして、カウントは、140万になる。カウントは、トリップ値である。従って、アキュムレータは、140万すなわち、50クロック×26000カウント毎クロックまでカウントアップし、その時点で、その値が比較器104をトリップし、MOSFET210をターンオフし、MOSFET220をターンオンして、方形波の負部分を発生させる。マルチプレクサは、レジスタ108に至るアキュムレータの入力ノードをスイッチし、アキュムレータは、それぞれのクロックパルスにより下位トリップ値に向かって減少し始める。それぞれのクロックパルスにより26000程度は、カウントがいずれの方向に行われるかにより、アキュムレータの合計に加算され、または合計から減算される。要約すると、アキュムレータ102は、トリップレベル間においてカウントアップした後にカウントダウンする。トリップレベルの値は、レール電圧が変化する時も一定値に留まり、50クロックのカウントをスイッチポイント間に維持するために加算され、減算される増分の大きさは、レール電圧の変化に比例して変化するようになっている。あるいは、トリップレベルがレール電圧の変化とともに変化し、増分が一定値に保たれるようにすることもできる。A/D変換器116は、両MOSFETが500KHzでスイッチされている期間中に出力をオーバサンプリングするので、レジスタ120には32000サンプルが置かれる。変調器部に対する入力118へのデジタルオーディオ信号の印加は、電力スイッチング部200の出力214にパルス幅変調された出力を発生させる。デジタルオーディオ値118は、変調器部入力118に入力され、そこでオーバサンプリングされる。図示の実施例においては、オーバサンプリングは、44KHzの速度で行われる。これは、オーディオデータが失われないことを保証するナイキスト速度よりも十分に高く、便宜上、アキュムレータ102のクロック速度と同じ速度である。SPDIF信号のような入力デジタルオーディオ信号は、そのクロック周波数に位相同期し、ヘッダに基づくオーディオ情報を並列データストリームにデコードすることにより受取られる。このPWMシステムのクロックは、118におけるクロック速度に同期される。このデータストリームは、次に音量制御の機能を行うデジタルマルチプレクサに供給される。商業上の実施のためには必要であるが、受信手段および音量制御を実施するための特定の様式は、本発明にとって重要であるとは考えられず、当業者は、他の設計および実施を本発明の範囲から逸脱することなく使用できることを認識する。それぞれのオーディオ信号値は、レジスタ111に、次に加算器112にクロック入力され、増幅器出力信号310のデジタル化された値と比較される。出力信号310は、分圧器回路網119およびA/D変換器120を経て適宜に帰還され、レジスタ122に保持され、加算器の反転入力にクロック入力される。加算器112の出力は、デジタル誤差信号εであり、帰還ループは、これをゼロに向けて駆動する。誤差信号εは、アキュムレータに印加され、アキュムレータが保持している合計に値を加算し、または合計から値を減算する。その結果、アキュムレータは、アイドルモードにある時よりも早く、または遅くトリップ値に達することになる。いずれの場合においても、その変化の結果、両MOSFETは、早く、または遅くスイッチされ、それに応じて方形波のパルス幅が変化する。デジタル入力値が変化すると、それに応じてεも変化し、方形波のパルス幅が変化する。このようにして、デジタル入力信号118は、500KHzの搬送波214をパルス幅変調する。電力スイッチング部の出力に得られるパルス幅変調は、方形波のデューティサイクルを変化させるために、その信号の平均電圧を変化させる。パルス幅変調された500KHzの方形波の搬送波は、低域フィルタ300によりフィルタされ、その搬送波を減衰させて変動するオーディオ信号のみを通過させ、増幅器が接続されているスピーカを駆動する。当業者は、増幅器に対する入力118が並列オーディオデータであり、それに関連するフレーム同期およびクロックは、前に除去されており、それはフロントエンドD/A変換を必要とする従来のデジタルオーディオ増幅器において用いられてきた技術の従来の様式で処理できることを認識する。ここでの増幅器は、32Khzから96Khzまで、すなわち、システムクロック周波数の半分までの任意の速度の任意の通常のオーディオデータを受入れる。フレーム同期信号は、このオーディオデータをレジスタ111にクロック入力し、このデータを増幅器に印加する。増幅器は、安定性およびタイミングを考慮して、フレーム同期信号のN倍のクロック速度でフレーム同期信号に対し同期して動作する。このクロックは、フレーム同期信号に対し位相同期し、かつ変調器がパルス幅の補正を搬送周波数のわずかな百分率として行えるよう十分に大きい係数を乗算する。さらに、A/D変換器116、120のサンプリング速度は、増幅器のクロックに同期していることも認識される。A/D主サイクルは、A/D変換器の変換時間に依存する。1主A/Dサイクルは、Eoを3回サンプリングするが、方形波V、V-および出力電流は、1回サンプリングされる。Eoおよび電源レールがオーディオ帯域幅の最大速度で変調されるものと仮定すると、A/D変換速度は、40Khzの最小サンプリング速度でナイキストを満足しなければならない。別の機構は、3つの個々のA/D変換器を用い、サンプリングされる電圧形式のそれぞれに対して1つずつ用いられ、マルチプレクサの制御のオーバヘッドおよび関連する波形の整定時間を除去する。要約すると、変調誤差信号εは、上述のように次の方程式により発生される。ε=Ein方形波Eoただし、Einは、レジスタ111にクロック入力されるデジタルオーディオ値である。和EinEoは、レジスタ112に含まれ、レジスタ112は、データがサブサンプリングされる時にデータ入力をアキュムレータに対して調整するための1次保持を行う。方形波214は、A/D変換器116により順次サンプリングされた正および負のレール電圧のデジタル値により表される。これらの値は、それぞれレジスタ106、108に記憶される。マルチプレクサ110は、電力スイッチに対するデジタル制御を行うQ出力およびQバー出力により制御される。M1の出力は、出力電力スイッチに印加される方形波のデジタル表示である。Qがアクティブである時は、正レールが出力フィルタに印加され、マルチプレクサ110は、レジスタ106を選択する。Qバーがアクティブである時は、負レールが出力フィルタに印加され、マルチプレクサ110は、レジスタ108を選択する。パルス幅変調信号QおよびQバーは、変調誤差εを累算することにより発生される。アキュムレータの出力は、デジタル比較器回路104に供給され、この回路の入力は、ヒステリシスすなわち、上位トリップレベルと下位トリップレベルとの間の差を含み、そのヒステリシスは、ゼロカウントに関して対称である。入力信号がなく出力電圧がないときは、アキュムレータは、出力低域フィルタの入力への方形波信号を積分して、比較器への入力におけるヒステリシスにより設定される限度を有する三角波を発生する。このヒステリシスは、事実上、好ましくは500Khzである変調周波数または搬送波に対し上限を設定する。これにより、入力電圧118は、適正な出力電圧310を得るために必要なデューティサイクルを形成するための正しい時刻において比較器がトリップするように、アキュムレータのカウント速度を制御する。アキュムレータへの第3の入力は、増幅器の出力電圧310で、これは、出力電圧の誤差を補正するための帰還の形式のものである。比較器の出力は、電力スイッチ210、212へのQ信号およびQバー信号を発生する。比較器がアキュムレータの値が現在のヒステリシスを超えたことを示す信号を発生すると、駆動MOSFETは、動作が停止され、必要なオフ時間アンダーラップが好ましくは強制的に置かれて、一時に1つのMOSFETのみがオン状態にあることが保証される。ヒステリシスのもう1つの値が選択され、もう1つのMOSFETが使用可能になると、方形波の逆符号の値がフィルタに印加される。比較器がアキュムレータの値がもう1つのヒステリシスを超えたことを示す信号を発生すると、このプロセスが繰返される。増幅器の入力段図示せずは、オフザシェルフSDPIF入力プロセッサ集積回路を用いることができる。この入力段は、デジタル入力データストリームに対する位相同期を行い、データサンプリング速度~3MHzでフレーム同期信号、lxクロックを発生する。このサンプリングクロックは、次に位相同期ループにより乗算されて周波数を増し、デジタル増幅器の動作クロック周波数を発生する。本増幅器においても、デジタル音量制御が用いられる。増幅器の入力段は、入力段からの直列データを並列デジタルワードに変換する音量制御装置に含まれる回路に供給する。この並列ワードは、Vinと呼ばれる音量制御回路へのデジタル入力である。音量制御装置は、次の方程式により便宜的に定められるデジタル乗算器である。Vo=Vin利得/スケールファクタ利得は、ROMルックアップテーブルとして装置化され、ステレオシステムにおいて見出される典型的な非線形制御を提供する。スケールファクタは、増幅器の出力のための小数点を設定する。16ビットのオーディオシステムにおいては、スケールファクタは、216であり、24ビットシステムにおいては、スケールファクタは、224である。代表的な機構として、このシステムは、増幅器のために32の音量ステップを提供する。ROMルックアップテーブルのアドレスは、並列デジタル出力を有するノブから得られ、またはデジタルパルスを出力する音量増/減ボタンまたは音量ノブにより増加されるカウンタである。このルックアップテーブルは、0においてVoがゼロとなり、31においてVoが最大値例えば、16ビットシステムにおいては16ビット、24ビットシステムにおいては24ビットなどとなるような指数関数により発生される。ROMルックアップの出力は、単調なもので、音量制御が増加すればROMアドレスも増加し、ひいては乗算器に対し、より大きい利得を選択する。図3に示されている新しい限流機構は、帰還制御システムの形式でデジタル増幅器に含まれる。オーディオ電力増幅器は、出力の短絡および低い負荷インピーダンスによる過度の電流から保護される必要がある。増幅器の利得をAとすると、正常な動作中には、デジタル入力信号は、出力が入力信号のA倍であるように指令する。増幅器の出力が偶然に短絡するか、または負荷インピーダンスが極めて低く、入力が高い出力電圧を指令すれば、増幅器の電力出力部は、過度の電流により損傷される。増幅器およびスピーカの部品を保護するためには、負荷電流を事前設定値に制限する。例えば、500ワットの増幅器においては、電流限度は、50アンペアに設定される。従って、ここで説明する新しい態様のスイッチングスキームは、前述のデジタル入力D級増幅器または任意の他のD級増幅器に適応する電流または電力制限を提供する。さらに、この電流保護システムは、主変調器と同じICに配置することができる。これを行うために、負荷電流を検出してデジタル化する。入力が過度な出力電流の指令を試みた時、この限流変調器は、電力出力部の制御を引き継ぐ。この限流PWM変調器は、出力に故障が存在していて入力が過度の電流を指令する限り、出力を定電流に駆動するためのゲート制御信号を発生する。さらに、最初の出力電流限度は、比較的高く設定され、時間の関数として減少される。例えば、それは50アンペアで開始され、100msの間、50アンペアに留まり、その後、次の1秒の間、直線的に減少し、次に2秒までは、さらに勾配を減じて一定の電流限度値、すなわち増幅器が無期限に安全に出力しうる電流を維持する。この時間に負荷インピーダンスがモニタされ、短絡が除去された時は、電流限度は、通常の50アンペアにリセットされる。あるいは、出力電流を制限するPWM信号は、主PWM変調器を無効にするためのデジタル化された出力電流を用いることにより得られる。しかし、このアプローチには実質的な欠点がある。主PWM変調器、すなわち、デジタル入力信号をPWM信号に変換する変調器は、可変出力周波数を有する。極めて高い電流において、これは、高いスイッチング損失を生じる。高い出力電流において、定周波数変調器は、遥かにより効率的であり、従って、より信頼性がある。この定走行周波数は、スイッチング損失を最小化するために十分に低く、かつ出力フィルタが負荷における搬送波電流を制限するために十分に高く選択される。換言すれば、入力が過度な出力電流を指令した時に、限流変調器は、出力電流が事前設定された電流限度レベル以下に低下するまで制御を続ける。主変調器がスイッチング周波数が電力要求の関数として変化する可変走行周波数変調器であれば、走行周波数は、低下し、出力低域フィルタのカットオフ周波数に近づく。これが起こった時は、出力フィルタは、もはや出力スイッチトランジスタを過度な電流から保護することができず、その結果、出力トランジスタの故障が起こる。実際には、可変周波数変調器は、300から700KHzの無負荷走行周波数を有し、極めて高い出力電力の場合は、ゼロまで低下する。周波数がゼロまで低下した時は、出力フィルタのインダクタにおける電流は、無限大に近づき、出力スイッチトランジスタは、故障する。本発明は、増幅器が限流モードにスイッチした時に限流変調器が固定周波数で動作し、スイッチング損失、すなわち、1つのトランジスタがターンオフし反対側のトランジスタがターンオンする間の損失を最小化するような解決法を提供する。スイッチング周波数または遷移を半分にすると、スイッチング損失は、半分になる。これは、伝導損、すなわち、トランジスタがオン状態にある間の損失に対して効果をもたない。変調器が定周波数変調器であれば、正常電圧増幅モードにおいて最適であるスイッチング周波数は、限流モードにおいて最適ではない。電圧モードにおける最適周波数は、250KHzから700KHzの範囲にあるが、限流モードにおける最適周波数は、できるだけ低く、しかし出力フィルタのカットオフ周波数よりも約2オクターブ高い125KHzほどである。125KHzは、低域フィルタのカットオフ周波数よりも約15オクターブ高く、負荷が短絡した時にインダクタが効果的なインピーダンスを提供することを可能にする。この限流変調器の実施は、事実上、全てデジタルロジックにより行われる。低コストのデジタルロジックの存在により、それは実際的なものとなる。オーディオ入力信号は、デジタル形式のものである。全ての他の信号、すなわち、出力の電圧および電流、レール電圧および温度は、アナログ形式のものである。これらは適宜デジタル化され、デジタルプロセッサに入力される。これは、それぞれの入力に対する1つのA-D変換器の使用またはアナログマルチプレクサおよび1つのA-D変換器の使用を含むいくつかの機構により行うことができる。8ビットの精度は、十分すぎるものである。設計は、好ましくは、算術機能および論理機能のような機能をゲート接続に変換するVHDLのような高レベルコードによる。変調器が電力スイッチング部をデューティサイクル変調して定電流または定電力を供給するように変調器を形成することを含む方法を実施するためには、複数の構成が存在する。ここでは、定電流の方法が説明されている。定電力変調器は、次の方程式によりデジタル化された電流信号を方形化することにより実現される。P=I2R図3には、本発明により構成された限流変調器の実施例が示されており、PWM信号を発生するためにデジタル比較器を用いている。この比較器への入力の1つは、増幅器の出力電流の低域通過されデジタル化された表示である。第2の入力は、アップ/ダウンカウンタにより形成されたデジタル三角パルスであり、その三角パルスの周波数は、所望の搬送周波数すなわち、500KHzである。電流限度を設定するために、定数が三角パルスに加算され、比較器の出力に現れるPWM信号を変化させる。この比較器の出力は、主変調器からのPWM制御信号とAND演算され、限流モードにおいて限流変調器が過電流の存在する時に出力の制御を引き継ぐことを保証するようにする。アナログ検出部品における変化に適応するために、別の限流変調器が用いられ、その1つは、正電流のためのものであり、第2のものは、負電流のためのものである。これら2つのPWM信号は、次に過電圧信号および過温度信号とAND演算され、レール電圧が2つの事前設定レベルを超えていれば、または、そのレベルより低ければ、または、ヒートシンクの温度が高くなり過ぎれば、PWM信号を禁止して増幅器をターンオフする。A-D変換器のコストがかなりのものであれば、このシステムは、1つのA-D変換器のみを用いて実現することができる。さまざまな信号出力、電流、方形波、レールおよび温度は、増幅器および限流の性能を最適化するために、さまざまなシーケンスでサンプリングされる。出力電流は、低域フィルタされ、変調信号がスイッチング雑音により占有されないことを保証し、一方、レール電圧および温度のような変数は、低域フィルタされて、それらが電流および過電圧保護回路を偽トリガしないように保証する。ANDゲートに対する3つの入力は、それぞれのスイッチがターンオンすると、3つの入力が全てHIになるように構成されている。以上の説明は、当業者が本発明を実施することを可能にする詳細な内容を含むが、この説明は本来、例示のためのものであり、これらの教示を役立てる当業者にとっては、多くの改変および変形が明らかであることを認識すべきである。例えば、当業者にとっては、パルス密度変調および移相変調のような同等な変調技術は、公知であり、デジタル化されたオーディオ入力信号を用い、その信号を処理するためにD/A変換器を用いることなく、スピーカのような負荷を駆動するのに、ここで示したパルス幅変調技術の代わりに用いることができる。さらに、他のレール電圧および電力レベルも、他のサンプリング速度と同様に、本発明の範囲内にある。従って、本発明は、添付の特許請求の範囲によってのみ定められるように意図されており、特許請求の範囲は、従来技術に照らして許される限り広く解釈されるように意図されている。