"活性層基板と支持基板を別々に用意する工程と、貼り合わせる前に前記活性層基板を酸化して埋め込み酸化膜を生成する工程と、貼り合わせる前に前記支持基板の表面に、第1のMOSトランジスタの閾値電圧を決定するためのチャネルドープを行う工程と、前記支持基板と前記活性層基板とを前記埋め込み酸化膜を介して貼り合せる工程と、貼り合わせた後に前記活性層基板に第2のMOSトランジスタのための分離酸化膜およびゲート酸化膜を形成し、チャネルドープを施す工程と、貼り合わせた後に前記活性層基板を部分的に除去し埋め込み酸化膜を露出する工程と、前記露出された埋め込み酸化膜上に前記第1のMOSトランジスタのゲート電極を形成する工程と、前記ゲート酸化膜上に前記第2のMOSトランジスタのゲート電極を形成する工程と、からなる半導体装置の製造方法。前記第1のMOSトランジスタが基準電圧回路におけるデプレッション型NMOSトランジスタであることを特徴とする請求項1に記載の半導体装置の製造方法。前記埋め込み酸化膜の厚さが100~1000Åの範囲内の厚さであることを特徴とする請求項1に記載の半導体装置の製造方法。前記第1のMOSトランジスタのゲート電極と前記第2のMOSトランジスタのゲート電極とは同時に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。トランジスタの閾値電圧を決めるために通常トランジスタのチャネル領域には不純物をドーピングする。従来、この不純物ドーピングは、ゲート酸化膜への注入ダメージを考慮して、通常ゲート酸化膜形成前に行っていた。このような順序で処理した場合の工程順序は、1マスク酸化膜の形成2イオン注入3マスク酸化膜の除去4APMSC1洗浄5ゲート酸化膜生成の順になる。この場合の問題点は3の直後にSi表面が露出することにある。熱処理前のSi表面近傍には不活性な不純物が多く存在している。このような表面にSiエッチング効果のあるアンモニア水溶液を作用させた場合、不純物が脱離して、実効的に不純物濃度が変化してしまう。この変化量がエッチング量すなわち薬液濃度の影響を直接受けてしまうために、薬液濃度のバラつきがそのまま閾値電圧のバラつきとなり、バラつき発生の大きな原因となっていた。具体的には図3に示すような関係になる。図3は同一のAPM薬液を繰り返し使用した場合のAPMSC1洗浄回数と閾値電圧の値の変化をプロットしたグラフである。横軸はAPMによる洗浄回数を示しており、縦軸は洗浄後のデプレッション型NMOSトランジスタの閾値電圧の値を示している。図中Aは従来の方法で作成した場合の関係を示している。このグラフから分かるように、APM薬液の使用回数が増すほど薬液中のアンモニア濃度が低下して、閾値電圧を変化させてしまう。したがって、閾値電圧バラつきを抑制する場合には、薬液使用回数を制限する方法しかなく、製造コストの増大を招くという問題が生じていた。そこで、本発明においては、支持基板と埋め込み酸化膜と活性層基板とからなるSOI基板を用いた、支持基板上に形成してある第1のMOSトランジスタと、活性層基板上に形成してある第2のMOSトランジスタとを含む半導体装置の製造方法において、活性層基板を酸化して埋め込み酸化膜を生成する工程と、支持基板表面に、MOSトランジスタの閾値電圧を決定するためのチャネルドープを行う工程と、支持基板と活性層基板とを前記埋め込み酸化膜を介して貼り合せる工程と、活性層基板を部分的に除去し埋め込み酸化膜を露出させる工程と、埋め込み酸化膜上にゲート電極を形成する工程と、を含む半導体装置の製造方法とすることにより、上述した問題を解決する。すなわち、本発明は、SOI基板上に形成された半導体装置において、活性層基板上と支持基板上の双方にMOSトランジスタを形成する場合に、支持基板と埋め込み酸化膜との界面にSOI基板を貼り合せる前にあらかじめチャネルドープをしておくことで、APM洗浄によるシリコンエッチングや熱処理による拡散バラつきの影響を排除して、閾値電圧バラつき抑制に優れたトランジスタの製造方法を提供することができる。なお、本発明を実施するにあたり、支持基板上に形成されるMOSトランジスタが基準電圧回路を構成するデプレッション型NMOSトランジスタであることが好ましい。これは、ボルテージレキュレーター、ボルテージディテクター、Li保護ICといったアナログICの精度を決める基準電圧回路に適用することで、そのバラつき抑制効果を最大限に発揮できるためである。さらに、本発明を実施するにあたり、埋め込み酸化膜の厚さが100~1000Åの範囲内の厚さであることが好ましい。これにより、SOI基板としての素子分離効果を維持しつつ、基板上に作成したMOSのゲート酸化膜としても利用することができるためである。以上のように、活性層基板上と支持基板上の双方にMOSトランジスタを形成する場合に、支持基板と埋め込み酸化膜との界面にSOI基板を貼り合せる前にあらかじめチャネルドープをしておくことで、APM洗浄によるシリコンエッチングや熱処理による拡散バラつきの影響を排除して、閾値電圧バラつき抑制に優れた半導体装置の製造方法を提供するができる。以下、本発明の半導体装置の製造方法を実施するための形態を、図1~6を参照して詳細に説明する。図1は、本発明の製造方法によって製造された半導体装置の概略断面図であり、図2は、本発明の製造方法の工程フローを示す図である。1.基本構造の説明図1は、本発明により製造される半導体装置の一実施例である。図1に示される図は、支持基板上に形成された第1のMOSトランジスタ1と、活性層基板上に形成された第2のMOSトランジスタ2と、からなる。この第1のMOSトランジスタ1は、支持基板3内に形成され、ウェル領域9と、ウェル領域9内であって高濃度不純物領域であるソースドレイン領域8と、このソースドレイン領域8に隣接する低濃度オフセット領域7と、からなる。また、MOSトランジスタ1のゲート酸化膜に相当する酸化膜4aは、SOI基板における埋め込み酸化膜4bと共通している。さらに、この酸化膜4aの上にはゲート電極としてのポリシリコン電極6aが積層されている。また、第2のMOSトランジスタ2は、いわゆるSOI基板上に形成されたMOSトランジスタであって、活性層基板5内に形成されている。またこのMOSトランジスタ2は分離酸化膜によって隣接素子と完全に絶縁分離されている。また、ソースドレイン領域11とゲート電極6bは第1のMOSトランジスタと共通で形成することもできるし、別々に形成することもできる。2.チャネル領域の特徴本発明の特徴は、図1におけるチャネル領域10の製造方法にある。このチャネル領域10は、ポリシリコン電極6aの下部に位置し、閾値電圧を決定するために所定濃度の不純物がドーピングされている領域である。チャネル領域に不純物がドーピングされた後ではAPM洗浄を行わずに、活性層基板上に形成した酸化膜を貼り付けてゲート酸化膜としている。即ち、活性層基板上に形成した酸化膜は、支持基板上に形成された第1のMOSトランジスタ1のゲート酸化膜となり、支持基板と活性層基板を貼り付けている埋め込み酸化膜ともなっているのである。本発明によれば、支持基板上のチャンル領域に対してはゲート酸化膜の前にSi表面が露出した状態で、APM洗浄を行わないので、APM洗浄によるSiエッチングの影響を排除できる。製造工程においては活性層基板上にトランジスタを形成するときにゲート酸化の前にAPM洗浄が施されるが、支持基板上のトランジスタのチャネル領域は埋め込み酸化膜ともなっているゲート酸化膜によって覆われているので、APM洗浄が活性層基板上にトランジスタの閾値電圧に影響を及ぼすことはない。この様子を示したのが図3におけるBのグラフである。3.プロセスフローの詳細図2は本発明の製造方法のプロセスフローであり、図4~6はその概略断面図である。以下、MOSプロセスをベースに順次説明していく。図2のプロセスフローにおいて、S1~S3は貼り合せによるSOI基板の製造工程にあたり、S4~S7は、MOSトランジスタ形成工程にあたる。3-1.活性層基板酸化工程まず、図4aを用いて、活性層基板酸化工程S1を説明する。活性層基板5は、貼り合せ前の2枚の基板の一方であり、後に形成される第2のMOSトランジスタの素子形成領域にあたるシリコン基板である。この活性層基板酸化工程は、まず埋め込み酸化膜44a,4bに相当する酸化膜を生成するために酸化膜生成を行う。このとき酸化膜厚さは任意に設定できるが、本発明においては、第1のMOSトランジスタ1のゲート酸化膜4に相当することから100~1000Åの範囲内の値とすることが好ましい。また、高耐圧領域と低耐圧領域の2つの耐圧領域を形成したいような場合には、パターニング処理を行うことで、部分的に薄膜部分と厚膜部分を作り分けることもできる。具体的には、例えばウェハ全面を1000Åで酸化した後、パターニングにより部分的に酸化膜を除去し100Åで再度酸化する。このように処理することで100Åの領域と、1000Åの領域とを作り分けることができる。3-2.支持基板チャネルドープ工程続いて本発明の特徴であるチャネル領域を形成するための支持基板へのチャネルドープ工程S2を図4bにより説明する。この工程は、シリコンの支持基板3に所定の不純物を注入する工程である。その方法は一般的なイオン注入や熱拡散による方法があり、主なドーパントはAs、Phos、Boronがある。なお、この注入時には、表面にマスク酸化膜を生成し、マスク酸化膜越しに注入するのが一般的であるが、直接支持基板に注入することもできる。マスク酸化膜越しに注入した場合には、APM洗浄による不純物離脱を防ぐためにマスク酸化膜は除去せず、後の貼り合せ工程に進むことになる。なお、必要があれば図4bに示すように、ウェル領域9をこの時点までに形成しておく。3-3.貼り合せ工程図4cは、活性層基板5と支持基板3とを貼り合せ工程S3である。具体的には、まず、活性層基板5と支持基板3とをそれぞれ表面処理して表面を活性化させる。その後互いを接触させることでファンデルワールス力により接合する。このファンデルワールス力のみでは接合強度としては弱いので、さらに熱処理を加えることで、Si-OまたはSi-Siといった原子レベルでの結合ができる。熱処理条件としては、1000~1200°Cの熱処理を施すことが必要となる。その後、活性層基板を所定の厚さまで研磨することでいわゆるSOI基板が形成される。本発明では、支持基板と埋め込み酸化膜の界面には、この時点で既にMOSトランジスタの閾値電圧を決めるための不純物領域10が注入された状態にある。3-4.活性層エッチング工程図5aは、活性層基板5の一部をエッチングにより除去して埋め込み酸化膜4を露出させる活性層エッチング工程S4である。露出させる領域は、図1における第1のMOSトランジスタ1を形成する領域であって、この時点で既にチャネルドープがなされているチャネル領域10が形成されている領域である。3-5.ゲート形成工程図5bは、第1のMOSトランジスタ1のゲート電極6aを形成する工程S5である。このゲート電極6aは第2のMOSトランジスタ2のゲート電極6bと同時形成することもできる。その場合には、ゲート電極形成の前に、第2のMOSトランジスタに対して分離酸化膜の形成、ゲート酸化膜の形成、チャネルドープの処理等を施しておく必要がある。通常ゲート電極はポリシリコンにより形成されるが、第1のMOSトランジスタ1のゲート電極6aには活性層基板を所望の形状にエッチングしたものを利用することも可能である。3-6.ソースドレイン形成工程図5cは、第1のMOSトランジスタ1と第2のMOSトランジスタ2のそれぞれに対して、高濃度不純物領域であるソースドレイン領域8、11を形成する工程S6である。このとき、ソースドレイン領域8及び11は同時形成することもでき、別々に形成することもできる。特にSOI基板上のMOSトランジスタ2は、活性層厚さによってはソースドレイン領域11と埋め込み酸化膜4bとは接触する構造となる。また、ゲート電極6a、6bに対してセルフアラインで形成される場合と、オフセットさせてある場合とがあるが、いずれの場合であっても、NMOSトランジスタであればAsを100keV、5×1015/cm2程度のドーズ量で注入する。3-7.オフセット領域形成工程図6aは、素子耐圧をあげるための一般的な方法である低濃度領域7の形成工程S7である。図6aにおいては、第1のMOSトランジスタ1に対してのみ形成する場合を図示しているが、第2のMOSトランジスタ2に対して形成することもできる。このオフセット領域7はポリゲート電極とのアライメント精度が必要となるため、一般的にはポリゲート電極にも注入してセルフアラインで位置決めする方法が用いられる。また、NMOSトランジスタであれば、Phos、50~80keV、1×1012~5×1012/cm2程度の範囲で処理される。また、S7以降の工程は通常のCMOSプロセスに従う。すなわち、ゲート電極のシリサイド化、層間絶縁膜の形成、コンタクトホールの形成、メタル配線の形成により、CMOSデバイスを形成することができる。以上の工程により深さ方向の濃度プロファイルが均一化され、閾値電圧ばらつきを改善したトランジスタを含む半導体装置12を製造することが可能となる。"