メモリからデータを検索する方法において、データが必要とされるであろうメモリのアドレスを予測することと、前記メモリの予測されたアドレスにおけるデータのためのプリフェッチコマンドをメモリコントローラーに送信することと、前記メモリの予測されたアドレスにおけるデータのためのリード要求を前記メモリコントローラーに送信することと、前記リード要求に応答して前記メモリの予測されたアドレスにおけるデータを受信することと、を備えた方法。前記メモリコントローラーは、前記プリフェッチコマンドに応答して前記メモリ内のページを開き、前記ページは前記予測されたアドレスにおけるデータを含む、請求項1記載の方法。前記メモリコントローラーは、前記予測されたアドレスにおけるデータを含む前記ページから前記データの少なくとも一部をプリフェッチバッファに読み込み、前記予測されたアドレスにおける前記データは前記リード要求に応答して前記プリフェッチバッファから受信される、請求項2の方法。前記プリフェッチバッファに読み込まれたページからの前記データの少なくとも一部のサイズは所定のサイズである、請求項3の方法。前記プリフェッチバッファに読み込まれたページからの前記データの少なくとも一部のサイズは前記プリフェッチコマンドと共に前記メモリコントローラーに送信される、請求項3の方法。前記メモリはSDRAMを含む、請求項1の方法。前記メモリはNANDフラッシュメモリを含む、請求項1の方法。前記予測されたアドレスを前記プリフェッチコマンドおよびリード要求と共に前記メモリコントローラーに送信することをさらに備えた、請求項1の方法。前記予測されたアドレスはバスの第1チャネル上の前記メモリコントローラーに送信され、前記データは、前記バスの第チャネル上の前記リード要求に応答して受信される、請求項8の方法。前記プリフェッチコマンドと前記リード要求は、共通チャネル上の前記メモリコントローラーに送信される、請求項9の方法。前記プリフェッチコマンドは第1のコードを備え、前記リード要求は前記第1のコードとは異なる第2のコードを備えた、請求項10の方法。前記プリフェッチコマンドに関連する転送クォリファイアとリード要求を前記バスの第1チャネル上の前記メモリコントローラーに送信することをさらに備えた、請求項9の方法。前記メモリに書かれるデータを前記バスの第1チャネル上に送信することと、メモリにデータを書くためのアドレスを前記バスの第1チャネル上に送信することとをさらに備えた、請求項9の方法。メモリからデータを検索する方法において、データが必要とされるであろうメモリの開かれていないページからアドレスを予測することと、前記メモリの前記予測されたアドレスにおけるデータのためのプリフェッチコマンドをメモリコントローラーに送信することと、前記予測されたアドレスにおけるデータをプリフェッチバッファに読み込むことと、プリフェッチバッファからのデータを破棄することと、を備えた方法。前記データは、前記メモリコントローラーに送信されている前記メモリ内の前記予測されたアドレスにおけるデータのためのリード要求なしに前記メモリの1つ以上の異なるページからデータのための所定数のリード要求の前記メモリコントローラーへの送信に応答して前記プリフェッチバッファから破棄される、請求項14の方法。前記データは、前記メモリコントローラーに送信されている前記メモリ内の前記予測されたアドレスにおけるデータのためのリード要求なしに所定時間の後前記プリフェッチバッファから破棄される、請求項14の方法。前記データは、前記メモリ内の前記予測されたアドレスにおけるデータのためのリード要求が前記メモリコントローラーに送信される前に前記メモリコントローラーに送信される次のプリフェッチコマンドに応答して前記プリフェッチバッファにより破棄される、請求項14の方法。メモリと、メモリコントローラーと、データが必要とされるであろう前記メモリのアドレスを予測し、前記メモリの予測されたアドレスにおけるデータのためのプリフェッチコマンドを前記メモリコントローラーに送信し、前記データが必要なら、前記メモリの予測されたアドレスにおけるデータのためのリード要求を前記メモリコントローラーに送信するように構成されたプロセッサーとを備え、前記メモリコントローラーは、リード要求に応答して前記メモリの予測されたアドレスにおけるデータを前記プロセッサーに配信するようにさらに構成された処理システム。前記メモリコントローラーは前記プリフェッチコマンドに応答して前記メモリ内のページを開くようにさらに構成され、前記ページは前記予測されたアドレスにおけるデータを含む、請求項18の処理システム。プリフェッチバッファをさらに備え、前記メモリコントローラーは、前記予測されたアドレスにおけるデータを含む前記ページからデータの少なくとも一部を前記プリフェッチバッファに読み込み、前記リード要求に応答して前記プリフェッチバッファからの前記予測されたアドレスにおけるデータを前記プロセッサーに配信するようにさらに構成された、請求項19の処理システム。前記プリフェッチバッファに読み込まれたページからの前記データの少なくとも一部のサイズは所定のサイズである、請求項20の処理システム。前記プロセッサーは、前記プリフェッチバッファに読み込まれるページからの前記データの少なくとも一部のサイズを前記プリフェッチバッファに送信するようにさらに構成された、請求項20の処理システム。前記プリフェッチバッファは前記メモリコントローラー内に位置する、請求項20の処理システム。前記メモリコントローラーは、前記メモリの予測されたアドレスにおけるデータのためのリード要求を受信することなしに前記プリフェッチコマンドの後で前記メモリの1つ以上の異なるページからデータのための所定数のリード要求を前記メモリコントローラーが前記プロセッサーから受信するなら前記プリフェッチバッファ内のデータを破棄するようにさらに構成される、請求項20の処理システム。前記メモリはSDRAMを含む、請求項18の処理システム。前記メモリはNANDフラッシュメモリを含む、請求項18の処理システム。前記プロセッサーは、前記予測されたアドレスを前記プリフェッチコマンドおよび前記リード要求と共に前記メモリコントローラーに送信するようにさらに構成された、請求項18の処理システム。前記プロセッサーを前記メモリコントローラーに接続するバスをさらに備え、前記バスは第1および第2のチャネルを有し、前記プロセッサーは前記予測されたアドレスをバスの第1チャネル上の前記メモリコントローラーに送信するようにさらに構成され、前記メモリコントローラーは、前記バスの第2チャネル上の前記プロセッサーにデータを送信するようにさらに構成される、請求項27の処理システム。前記プロセッサーと前記メモリコントローラーとの間に共通チャネルをさらに備え、前記プロセッサーは、前記プリフェッチコマンドと前記リード要求を前記共通チャネル上のメモリコントローラーに送信するようにさらに構成される、請求項28の処理システム。前記プロセッサーは前記プリフェッチコマンドを含む第1のコードと、前記リード要求を含む第2のコードを発生するようにさらに構成され、前記第1のコートは前記第2のコードと異なる、請求項29の処理システム。前記プロセッサーは前記プリフェッチコマンドに関連する転送クォリファイアとリード要求を前記バスの第1チャネル上の前記メモリコントローラーに送信するようにさらに構成される、請求項28の処理システム。前記プロセッサーは前記メモリに書かれるデータを前記バスの第1チャネルに送信し、前記メモリにデータを書くためのアドレスを前記バスの第1チャネル上に送信するようにさらに構成された、請求項28の処理システム。メモリと、メモリコントローラーと、データが必要とされるであろう前記メモリのアドレスを予測する手段と、前記メモリの前記予測されたアドレスにおけるデータのためのプリフェッチコマンドを前記メモリコントローラーに送信する手段と、前記データが必要なら前記メモリの予測されたアドレスにおけるデータのためのリード要求を前記メモリコントローラーに送信する手段と、データを受信するための受信手段と、を備え、前記メモリコントローラーは、前記リード要求に応答して前記メモリの予測されたアドレスにおけるデータを前記受信手段に配信するようにさらに構成された処理システム。添付図面において、この発明の観点は一例として図解され制限する目的ではない。添付された図面に関連して以下に記載された詳細な説明は、この発明の種々の実施形態の記述として意図されており、この発明が実施されてもよい唯一の実施形態を表すことを意図していない。詳細な説明は、この発明を完全に理解することを提供する目的で特定の詳細を含む。しかしながら、この発明はこれらの特定の詳細なしに実施されてもよいことは当業者に明白であろう。場合によっては、この発明の概念をあいまいにすることを避けるためによく知られた構造および部品がブロック図のフォームで示される。外部メモリを有した集積回路のいくつかの実施形態は、種々の発明概念を例証するために記載されるであろう。ここに記載される少なくとも1つの実施形態において、チップ上に集積されたCPUは、そのような構成を用いた場合に典型的に遭遇する待ち時間を低減する傾向がある方法でメモリコントローラーを介して外部メモリとインターフェースしてもよい。当業者は、これらの発明概念がそのような構成に限定されるものではなく、バスマスタリングデバイスがメモリと通信する任意の処理システムに適用されてもよいことを容易に理解するであろう。一例として、CPUはオンチップonchipメモリと通信するためにこの開示全体にわたって記載された種々の発明概念を使用してもよい。あるいは、ディスクリートプロセッサー、または他のバスマスタリングデバイスを用いてディスクリートメモリと通信してもよい。図1は外部メモリを有した集積回路102を図解する概念ブロック図である。外部メモリは、一例として、メモリ、レジスタ、ブリッジ、または情報を検索し記憶することができる任意の他のデバイスを含む、複数のページフォーマットを有する任意の記憶装置で実施されてもよい。図1に示される実施形態において、外部メモリは、同期ダイナミックランダムアクセスメモリSDRAM104およびNANDフラッシュメモリ106を含んでいてもよい。CPU108はSDRAMメモリコントローラー110を介してSDRAM104をアクセスしてもよいし、NANDフラッシュコントローラー112を介してNANDフラッシュメモリ106をアクセスしてもよい。CPU108は一例として、マイクロプロセッサー、デジタルシグナルプロセッサーDSP、プログラマブルロジックコンポーネント、ゲートとトランジスターロジックの組み合わせ、または任意の他の処理コンポーネントを含む任意の処理コンポーネントであってよい。集積回路102は、CPU108をSDRAMコントローラー110およびNANDフラッシュコントローラー112にインターフェースするためのシステムバス114を含んでいてもよい。また、システムバス114は、種々の発明概念をあいまいにするのを避けるために省略された種々の他の集積コンポーネント間に通信を提供するために使用されてもよい。システムバス114は、特定のアプリケーションおよび全体の設計制約に応じて種々の方法で構成されてもよい。一例として、システムバス114は、共有バス、またはポイントツーポイント交換結合として実施されてもよい。処理システムの他の実施形態において、バスマスタリングデバイスを用いてプリフェッチコマンドを発生しメモリ内の開かれていないページをアクセスしてもよい。一例として、図1に示されるCPU108は、システムバス114を介してプリフェッチコマンドをSDRAMメモリコントローラー110に送信してもよい。プリフェッチコマンドは、CPU108によるデータの将来の要求を予想してSDRAM104内のメモリのページをアクセスするためにSDRAMメモリコントローラー110により使用されてもよいアドレスを含んでいてもよい。SDRAMメモリコントローラー110は、SDRAM104内のメモリのページを単に開いてもよいか、あるいはページからのデータの一部またはすべてをプリフェッチバッファに読み込んでもよい。最も簡単な構成において、SDRAMメモリコントローラー110は単にSDRAM104内のメモリのページを開き、CPU108は、ページがすでに開いており、それゆえSDRAMメモリコントローラー110から行アクセスコマンドを必要としないという事実により、より低い待ち時間という利益を得る。代わりの構成において、SDRAMメモリコントローラー110は、SDRAMメモリコントローラー110がページからデータをリードしそのデータをプリフェッチバッファに記憶するであろうプリフェッチバッファを実施するということも考えられる。ページから読まれたデータ量は、あらかじめ決めておいてもよい。あるいは、プリフェッチコマンドを用いてブロードキャストしてもよい。CPU108がデータをリードする準備ができているとき、CPU108は、SDRAM104からリードするよりもはるかに低い待ち時間でプリフェッチバッファからデータを単に読む。CPU108がデータを必要としないなら、CPUを介してSDRAM114に送信されることなく、SDRAMメモリコントローラー110により破棄されてもよい。SDRAMメモリコントローラー110は、CPU108が任意の数のアルゴリズムを用いてデータを必要としないことを決定してもよい。一例として、SDRAMメモリコントローラー110は、所定時間内にまたは異なるページに対して所定数のリード要求内にCPU108からリード要求を受信しないなら、データを破棄してもよい。あるいは、SDRAMメモリコントローラー110は、プリフェッチバッファ内のリード要求を受信する前に次のプリフェッチコマンドを受信するなら、データを破棄してもよい。同様の方法で、図1に示されるCPU108は、プリフェッチコマンドをシステムバス114を介してNANDフラッシュコントローラー112に送信することによりNANDフラッシュメモリ106をアクセスしてもよい。プリフェッチコマンドは、NANDフラッシュメモリ106内のメモリの開かれていないページをアクセスするためにNANDフラッシュコントローラー112により使用されてもよいアドレスを含んでいてもよい。NANDフラッシュコントローラー112は、次のリード要求のためにより低い待ち時間の利益をCPU108に与えるためにNANDフラッシュメモリ106内のメモリのページを単にバッファしてもよい。あるいは、NANDフラッシュコントローラー112は、CPU108によるデータのための将来の要求を予想してNANDフラッシュメモリページバッファからのデータをプリフェッチバッファに読み込むことができる。CPU108がデータを必要としないなら、データはNANDフラッシュコントローラー112により破棄されてもよい。NANDフラッシュコントローラー112は、SDRAMコントローラーに関連して上述したと同じ方法で、または任意の他の手段によりデータを必要としないことを決定する。今まで記載した実施形態において、メモリコントローラーは、それがSDRAMメモリコントローラー110であろうと、NANDフラッシュコントローラー112であろうと、または任意の他のメモリコントローラーであろうと、プリフェッチコマンドに応答してデータをバスマスタリングデバイスに送信しない。データは、プリフェッチコマンドに含まれていた同じアドレスに対してバスマスタリングデバイスによる次のリード要求に応答してシステムバスを介して送信されるに過ぎない。さらに、プリフェッチコマンドに応答してメモリコントローラーがデータをプリフェッチバッファに読み込む、またはメモリ内のページを開くという要件はない。ある実施形態において、プリフェッチコマンドは、あるアドレスが将来要求されるであろうおよびメモリコントローラーは、それがそうしなければならないがそうすることを要求されていない転送の待ち時間を最小にするためにすることができる何かがあるという通知をバスマスタリングデバイスから提供するに過ぎないかもしれない。集積回路102の一実施形態において、システムバス114は、アドレスチャネル、ライトチャネルおよびリードチャネルで実施されてもよい。アドレスチャネルは、CPU108により使用され適切なメモリコントローラーを介して外部メモリ内の特定のロケーションにアクセスしてもよい。サイドバンドシグナリングを使用して、プリフェッチコマンドをサポートし、ならびにとりわけCPU108がリード動作またはライト動作を要求しているかどうかを示す他の制御信号をサポートしてもよい。ライトチャネルは、適切なメモリコントローラーを介してデータを外部メモリに書き込むために使用されてもよく、リードチャネルは、適切なメモリコントローラーを介して外部メモリからデータをリードするために使用されてもよい。このバス構造は技術的によく知られている。集積回路の他の実施形態において、バス構造は、アドレスチャネルを消去するために構成されてもよい。この概念は図2に図解される。アドレスチャネルは、書き込みチャネルを送信チャネル202として再定義することにより削除されてもよい。送信チャネル202は、時分割多重方法でCPU108と適切なメモリコントローラーとの間の送信情報のための包括的な媒体として使用されてもよい。この情報は、アドレス情報、制御信号、および外部メモリに書かれるデータを含んでいてもよい。制御信号の一例は、1つのリード動作またはライト動作で外部メモリから読まれるまたは外部メモリに書かれるバイトの数を示す信号である。制御信号の他の例は、外部メモリに書かれるデータを送信するために送信チャネルのどのバイトレーンが使用されるかを示す信号である。一例として、32ビット送信チャネル202に送信される2バイトのデータは4バイトレーンのうちの2バイトレーンを必要とするであろう。この制御信号は、送信チャネル202上の2バイトレーンのどちらがデータを送信するために使用されるかを適切なメモリコントローラーに示すために使用されてもよい。図2に関連して記載された種々の概念は、任意の数のプロトコルを用いて実施されてもよい。後に続く詳細な説明において、バスプロトコルの例は提示されるであろう。このバスプロトコルは、そのような発明概念が任意の適切なプロトコルを用いて使用されてもよいという理解と共に、処理システムの発明概念を説明するために提示されている。送信チャネルのための基本的なシグナリングプロトコルは以下の表1に示される。当業者は、ここに記載されるバス構造の実際の実施においてこのプロトコルを容易に変更したりおよび/または容易に追加したりすることができるであろう。同じシグナリングプロトコルは、以下の表2に示すように受信チャネルに対して使用されてもよい。このシグナリングプロトコル内で使用されるタイプフィールドの定義は表3に示される。このシグナリングプロトコルにおける有効信号および転送AcK信号の定義は表4に示される。図3は、SDRAMからのリード動作の待ち時間を低減するためにどのようにプリフェッチコマンドを使用することができるかの例を図解するタイミング図である。この発明の概念をあいまいにすることを避けるために、図3に図解される例はリード動作のみに限られている。さらに、これらのリード動作のための制御信号は示されないであろう。制御信号は、単にバスの幅を増加させることによりおよび制御信号を有するバイトレーンを識別するためにシグナリングを供給することにより任意の与えられたリード動作のためのアドレス情報に並列に送信チャネルを介して送信されてもよいことが当業者により理解されるであろう。この例において、SDRAM内の開かれていないページからデータをアクセスするための待ち時間は7クロックサイクルであり、一度開いた同じページからデータをアクセスする待ち時間は、4クロックサイクルである。この例における最初の2つのリード動作はSDRAM内の同じページからのものであり、第3のリード動作はSDRAM内の異なるページからのものである。プリフェッチコマンドを利用することにより、第3のリード動作の待ち時間は、7クロックサイクルから4クロックサイクルに低減されてもよい。システムクロック302は、CPUとSDRAMとの間の通信を同期させるために使用されてもよい。システムクロック302は21のクロックサイクルを用いて示され、各サイクルは説明の容易性のために連続的に番号がつけられている。メモリの閉じられたページ内のアドレスからの最初のリード動作は、第1のクロックサイクル301期間中にCPUにより開始されてもよい。これは、有効信号304をアサートし、タイプフィールドを適切に設定し、最初のリード動作のためのアドレスA0を送信チャネル308上のSDRAMコントローラーに送信することにより達成されてもよい。CPUがアドレスA0においてSDRAMからリード動作を要求していることを決定するために、タイプフィールド306がSDRAMにより使用されてもよい。最初のクロックサイクル301の終わりにおいて、CPUは、SDRAMコントローラーにより転送Ack信号310のアサーションを検出し、送信が受信され受理されたことを決定する。最初のリード動作要求に応答して、SDRAMコントローラーは、SDRAM内の適切なページを開いてもよく、アドレスA0からデータをリードし始める。SDRAMの待ち時間により、データが利用される前に7つのクロックサイクルが経験されるかもしれない。データが利用可能になると、SDRAMコントローラーは有効信号312をアサートしてもよく、受信チャネル316上のデータ送信をしらせるためにタイプフィールド314を設定してもよい。この例におけるデータ送信は、CPUにより要求されるデータ量および受信チャネル316の幅を供給するために4クロックサイクルを必要とする。従って、データは、8番目のクロックサイクル315、9番目のクロックサイクル317、10番目のクロックサイクル319および11番目のクロックサイクル321の期間に受信チャネル316を介してSDRAMコントローラーからCPUに送信されてもよい。これらのクロックサイクルの各々の終わりで、SDRAMコントローラーはCPUにより転送Ack信号318のアサーションを検出し、データ送信が受信され受理されたと決定する。8番目のクロックサイクル315の期間に、第1のリード動作のためのアドレスA0を含むSDRAMの同じページからCPUにより第2のリード動作が要求されてもよい。これは、有効信号304をアサートし、タイプフィールド306を適切に設定し、第2のリード動作のためのアドレスA1を送信チャネル308上のSDRAMコントローラーに送信することにより達成されてもよい。タイプフィールド306は、CPUがアドレスA1においてSDRAMからリード動作を要求していることを決定するためにSDRAMコントローラーにより使用されてもよい。8番目のクロックサイクル315の終わりにおいて、CPUは、SDRAMコントローラーにより転送Ack信号310のアサーションを検出し、送信が受信され受理されたことを決定する。SDRAM内のページはすでに開かれているので、SDRAMの待ち時間は4サイクルに低減され、12番目のクロックサイクル323の始まりで送信のために利用可能になる。データが利用可能になると、SDRAMコントローラーは有効信号312をアサートしてもよく、受信チャネル316へのデータ送信を知らせるためにタイプフィールド314を設定する。また、この例におけるデータ送信は、要求されるデータ量および受信チャネル316の幅のために4クロックサイクルを必要とし、それゆえ、12番目のクロックサイクル323、13番目のクロックサイクル325、14番目のクロックサイクル327および15番目のクロックサイクル329の期間に受信チャネル316を介して送信されてもよい。これらのクロックサイクルの各々の終わりにおいて、SDRAMコントローラーはCPUによる転送Ack信号318のアサーションを検出し、データ送信が受信され受理されたと決定する。8番目のクロックサイクル315の期間に、CPUはまたSDRAM内の異なるページからアドレスA2からデータを必要とすることを予測し、その結果、9番目のクロックサイクル317において送信チャネル308を介してプリフェッチコマンドを送信してもよい。これは、有効信号304をアサートし、プリフェッチコマンドを示すようにタイプフィールド306を設定し、アドレスA2を送信チャネル308上のSDRAMコントローラーに送信することにより達成されてもよい。プリフェッチコマンドに応答して、SDRAMコントローラーは、第1のリード動作のために受信チャネル316を介したCPUへのデータの送信と並列にSDRAM内のメモリの新しいページを開くことを開始してもよい。9番目のクロックサイクル317の終わりで、CPUは、SDRAMコントローラーにより転送Ack信号310のアサーションを検出し、プリフェッチコマンドが受信され受理されたことを決定する。14番目のクロックサイクル327の期間中に、CPUは、SDRAM内のアドレスA2からデータを確かに必要とすると決定し、従って、このデータのためのリード要求を送信する。これは、有効信号304をアサートし、タイプフィールド306を適切に設定し、第3のリード動作のためのアドレスA2を送信チャネル308上のSDRAMコントローラーに送信することにより達成されてもよい。CPUがアドレスA2においてSDRAMからのリード動作を要求していることを決定するためにSDRAMコントローラーによりタイプフィールド306が使用されてもよい。14番目のクロックサイクル327の終わりにおいて、CPUは、SDRAMコントローラーによる転送Ack信号310のアサーションを検出し、送信が受信され、受理されたことを決定する。SDRAMコントローラーはアドレスA2を含むSDRAM内のメモリのページをすでに開いたので、SDRAMの待ち時間は4サイクルに低減されてもよく、データは18番目のクロックサイクル335の始めで送信のために利用可能になる。データが利用可能になると、SDRAMコントローラーは、有効信号312をアサートしてもよく、受信チャネル316上のデータ送信を知らせるためにタイプフィールド314を設定してもよい。この例におけるデータ送信は、要求されるデータ量と受信チャネル316の幅のために4クロックサイクルを必要とする。それゆえ、データ送信は、18番目のクロックサイクル335、19番目のクロックサイクル337、20番目のクロックサイクル339および21番目のクロックサイクル341の期間に受信チャネル316を介して送信されてもよい。これらのクロックサイクルの各々の終わりで、SDRAMコントローラーは、CPUによる転送Ack信号318のアサーションを検出し、データ送信が受信され、受理されたことを決定する。図4は、NANDフラッシュメモリからのリード動作の待ち時間を低減するために、どのようにしてプリフェッチコマンドを使用することができるかの一例を図解するタイミング図である。SDRAMに関連してプリフェッチコマンドを記載するために使用される方法に類似した方法において、図4に示される例はリード動作のみに限定されており、これらのリード動作のための制御信号は示されない。単にバスの幅を増加させ、および制御信号を有するバイトレーンを識別するためにシグナリングを供給することにより任意の与えられたリード動作のためのアドレス情報と並列に送信チャネルを介して制御信号が送信されてもよいことは当業者により理解されるであろう。この例において、CPUは、nサイクルの待ち時間を有するNANDフラッシュメモリからデータをリードするであろう。この待ち時間は、NANDフラッシュメモリからフルページのデータ、典型的には512バイトを、NANDフラッシュコントローラー内に含まれる大きなリードバッファに読み込むのに必要な時間に等しい。ほとんどの場合、最初の待ち時間は数百のクロックサイクルの可能性がある。閉じたページからのデータのためにCPUが単にNANDフラッシュコントローラーにリード動作を要求したなら、CPUは、データの新しいページがNANDフラッシュコントローラーにロードされるのを待つ間、引き止められてもよい。プリフェッチコマンドを発行することにより、NANDフラッシュコントローラーは、CPUが他の命令を継続して実行している間に、データをリードバッファに読み込むことができる。さらに、受信チャネルは、他のリード動作のためにCPUへのデータ送信に対して受信チャネルが利用可能である。これは、受信チャネルの利用を著しく改善する傾向がある。最初のクロックサイクル301の期間に、CPUは、NANDフラッシュメモリ内のアドレスA0からデータを必要とするであろうことを予測し、その結果、送信チャネル308を介してプリフェッチコマンドを送信してもよい。これは、有効信号304をアサートし、プリフェッチコマンドを示すためにタイプフィールド306を設定し、プリフェッチコマンドのためのアドレスA0を送信チャネル308上のNANDフラッシュコントローラーに送信することにより達成されてもよい。プリフェッチコマンドに応答して、NANDフラッシュコントローラーは、NANDフラッシュメモリからのメモリの新しいページを、NANDフラッシュコントローラー内のリードバッファにロードし始めてもよい。最初のクロックサイクル301の終わりに、CPUは、NANDフラッシュコントローラーによる転送Ack信号310のアサーションを検出し、プリフェッチコマンドが受信され受理されたことを決定する。ほとんどの場合、NANDフラッシュメモリからの新しいページをNANDフラッシュコントローラーにロードするプロセスは完了するのに多くのサイクルがかかる。この期間中に、CPUは、NANDフラッシュメモリがメモリの新しいページをNANDフラッシュコントローラーにロードするのを待つ間に、外部キャッシュまたは外部メモリから命令をフェッチし実行し続けてもよい。クロックサイクルn401において、nは、NANDフラッシュコントローラー内のリードバッファにロードするのに必要な時間以上であり、CPUは、有効信号304をアサートし、タイプフィールド306を適切に設定し、アドレスA0を送信チャネル308上のNANDフラッシュコントローラーに送信することによりアドレスA0からリード動作を要求してもよい。nクロックサイクル401の終わりにおいて、CPUは、NANDフラッシュコントローラーによる転送Ack信号310のアサーションを検出し、送信が受信され、受理されたと決定する。NANDフラッシュメモリ内のリードバッファには、NANDフラッシュコントローラーからのメモリのページがすでにロードされているので、待ち時間はCPUが受信チャネルを介してNANDフラッシュコントローラー内のバッファをリードするのに必要な時間に低減されてもよい。この例において、リード待ち時間は、4クロックサイクルに低減される。その結果、CPUがリード動作を要求した後、データは4クロックサイクル利用可能になってもよい。データ利用可能になると、NANDフラッシュコントローラーは、有効信号312をアサートし、受信チャネル316上のデータ送信を知らせるためにタイプフィールド314を設定してもよい。この例におけるデータ送信は、4クロックサイクルで受信チャネル316を介して送信される。これらのクロックサイクルの各々の終わりで、NANDフラッシュコントローラーは、CPUによる転送Ack信号318のアサーションを検出し、データ送信が受信され、受理されたと決定する。ここに開示されている実施形態に関連して説明された多様な例示的な論理ブロック、モジュール及び回路は、汎用プロセッサー、デジタルシグナルプロセッサーDSP、特定用途向け集積回路ASIC、フィールドプログラマブルゲートアレイFPGA、または他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスターロジック、ディスクリートハードウェアコンポーネント、あるいはここに説明される機能を実行するように設計されたその任意の組み合わせをもって実施または実行されてよい。汎用プロセッサーは、マイクロプロセッサーであってよいが、代替策ではプロセッサーは、任意の従来のプロセッサー、コントローラー、マイクロコントローラーまたは状態機械であってよい。また、プロセッサーは、計算コンポーネントの組み合わせ、例えば、DSPとマイクロプロセッサーの組み合わせ、複数のプロセッサー、DSPコアと連結する1つ以上のマイクロプロセッサー、または任意の他のそのような構成として、実施されてもよい。ここに開示された実施形態に関連して説明された方法またはアルゴリズムは、ハードウェア内、プロセッサーによって実行されるソフトウェアモジュール内、あるいは2つの組み合わせの中で直接的に具現化されてもよい。ソフトウェアモジュールはRAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、取り外し可能ディスク、CDROM、または技術的に既知である任意の他の形式の記憶媒体に常駐してよい。記憶媒体は、プロセッサーが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサーに接続されてもよい。別の方法では、記憶媒体はプロセッサーに一体化されてもよい。開示された実施形態の上述の記載は、当業者がこの発明を製作または使用することができるように提供される。これらの実施形態に対する種々の変更は、当業者に容易に明白であり、ここに定義される包括的原理は、この発明の精神または範囲を逸脱することなく他の実施形態に適用されてもよい。従って、この発明はここに示された実施形態に限定されることを意図したものではなく、クレームに一致する全部の範囲に一致すべきである。唯一つのエレメントへの参照は、そのように具体的に記載しない限り、唯一を意味することを意図したものではなく、1つ以上を意味することを意図している。当業者にとって周知のまたは後で知られることになるこの開示の全体にわたって記載された種々の実施形態のエレメントに均等なすべての構造および機能は参照することにより本明細書に明示的に組み込まれ、クレームにより含まれるように意図される。さらに、ここに開示されたすべてのものは、そのような開示がクレームに明示的に記載されているかどうかに関わらず、公に捧げられるようには意図されていない。構成要件がmeansforのフレーズを用いて明示的に記載されない限り、または方法クレームの場合には、stepforのフレーズを用いて記載されないかぎり、クレームの構成要件は、35U.S.C.§112条第6パラグラフの規定の下で解釈されるべきではない。