"フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、前記アクティブローパスフィルタの差動出力端子に接続される2個の校正抵抗と、前記2個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力端子が前記2個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチとを具備し、前記アクティブローパスフィルタの前記差動出力端子の間のDCオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記2個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記2個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出し、前記算出期間の後の前記DCオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れることを特徴とする半導体集積回路。請求項1において、前記アクティブローパスフィルタの前記差動出力端子には前記2個の校正抵抗の一方の端子が接続され、前記2個の校正抵抗の他方の端子には前記電圧比較器の2個の入力端子と前記切り換えスイッチの2個の第1端子とが接続され、前記切り換えスイッチの2個の第2端子は、前記第1段演算増幅器の差動入力端子に接続され、前記デジタルアナログ変換器の前記出力端子は、第1のアナログ電流出力端子と第2のアナログ電流出力端子とを含んで構成され、前記切り換えスイッチの2個の第3端子の一方は前記第1のアナログ電流出力端子に接続され、前記切り換えスイッチの2個の第3端子の他方は前記第2のアナログ電流出力端子に接続され、前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記DCオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものであり、前記算出期間では、前記制御回路は前記切り換えスイッチの前記2個の第1端子と前記2個の第3端子との間を導通状態に制御する一方、前記切り換えスイッチの前記2個の第2端子と前記2個の第3端子との間を非導通状態に制御し、前記校正期間では、前記制御回路は前記切り換えスイッチの前記2個の第1端子と前記2個の第3端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記2個の第2端子と前記2個の第3端子との間を導通状態に制御することを特徴とする半導体集積回路。請求項2において、前記アクティブローパスフィルタは、2個の第1抵抗と、第1段演算増幅器と、2個の第1容量と、2個の第2抵抗と、第2段演算増幅器と、2個の第2容量と、2個の第3抵抗と、2個の帰還抵抗とを含み、差動入力信号が前記2個の第1抵抗を介して前記第1段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記2個の第1容量が前記第1段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記第1段演算増幅器の前記非反転出力端子および前記反転出力端子は、前記2個の第2抵抗を介して前記第2段演算増幅器の反転入力端子と非反転入力端子に接続され、前記2個の第2容量が前記第2段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記2個の第3抵抗が前記第2段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続され、前記2個の帰還抵抗が、前記第2段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第1段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続されることを特徴とする半導体集積回路。請求項3において、前記2個の校正抵抗の抵抗値は、前記2個の帰還抵抗の抵抗値と実質的に等しく設定されていることを特徴とする半導体集積回路。請求項4において、前記制御回路は、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第1および前記第2のアナログ電流出力端子のいずれの端子に流すかを決定するものであり、前記校正アナログ電流が前記デジタルアナログ変換器の前記第1および前記第2のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定されることを特徴とする半導体集積回路。請求項5において、前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定されることを特徴とする半導体集積回路。請求項5において、前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器と、RF受信ローカル発振器と、受信ミキサとを更に具備し、前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるRF受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のRF受信増幅信号は前記受信ミキサの一方の入力端子に供給可能であり、前記RF受信ローカル発振器から生成されるRF受信ローカル信号は前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号は前記差動入力信号として前記2個の第1抵抗を介して前記第1段演算増幅器の反転入力端子と非反転入力端子とに供給可能であることを特徴とする半導体集積回路。請求項7において、前記受信ミキサは、受動ミキサと、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器とを含んで構成されることを特徴とする半導体集積回路。請求項7において、前記受信ミキサは、能動ミキサであるギルバートセルを含んで構成されることを特徴とする半導体集積回路。請求項7において、前記アクティブローパスフィルタの前記第1段演算増幅器および前記第2段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成されることを特徴とする半導体集積回路。フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、前記アクティブローパスフィルタの差動出力端子に接続される2個の校正抵抗と、前記2個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力端子が前記2個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチとを具備する半導体集積回路の動作方法であって、前記アクティブローパスフィルタの前記差動出力端子の間のDCオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間にて、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記2個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記2個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出するステップと、前記算出期間の後の前記DCオフセット電圧を低減する期間である校正期間にて、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子に流れるステップとを有することを特徴とする半導体集積回路の動作方法。請求項11において、前記アクティブローパスフィルタの前記差動出力端子には前記2個の校正抵抗の一方の端子が接続され、前記2個の校正抵抗の他方の端子には前記電圧比較器の2個の入力端子と前記切り換えスイッチの2個の第1端子とが接続され、前記切り換えスイッチの2個の第2端子は、前記第1段演算増幅器の差動入力端子に接続され、前記デジタルアナログ変換器の前記出力端子は、第1のアナログ電流出力端子と第2のアナログ電流出力端子とを含んで構成され、前記切り換えスイッチの2個の第3端子の一方は前記第1のアナログ電流出力端子に接続され、前記切り換えスイッチの2個の第3端子の他方は前記第2のアナログ電流出力端子に接続され、前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記DCオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものであり、前記算出期間では、前記制御回路は前記切り換えスイッチの前記2個の第1端子と前記2個の第3端子との間を導通状態に制御する一方、前記切り換えスイッチの前記2個の第2端子と前記2個の第3端子との間を非導通状態に制御し、前記校正期間では、前記制御回路は前記切り換えスイッチの前記2個の第1端子と前記2個の第3端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記2個の第2端子と前記2個の第3端子との間を導通状態に制御することを特徴とする半導体集積回路。請求項12において、前記アクティブローパスフィルタは、2個の第1抵抗と、第1段演算増幅器と、2個の第1容量と、2個の第2抵抗と、第2段演算増幅器と、2個の第2容量と、2個の第3抵抗と、2個の帰還抵抗とを含み、差動入力信号が前記2個の第1抵抗を介して前記第1段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記2個の第1容量が前記第1段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記第1段演算増幅器の前記非反転出力端子および反転出力端子は、前記2個の第2抵抗を介して前記第2段演算増幅器の反転入力端子と非反転入力端子に接続され、前記2個の第2容量が前記第2段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記2個の第3抵抗が前記第2段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続され、前記2個の帰還抵抗が、前記第2段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第1段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続されることを特徴とする半導体集積回路の動作方法。請求項13において、前記2個の校正抵抗の抵抗値は、前記2個の帰還抵抗の抵抗値と実質的に等しく設定されていることを特徴とする半導体集積回路の動作方法。請求項14において、前記制御回路が、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第1および前記第2のアナログ電流出力端子のいずれの端子に流すかを決定するステップを更に有し、前記校正アナログ電流が前記デジタルアナログ変換器の前記第1および前記第2のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定されることを特徴とする半導体集積回路の動作方法。請求項15において、前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定されることを特徴とする半導体集積回路の動作方法。請求項15において、前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器とRF受信ローカル発振器と受信ミキサとを更に具備し、前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるRF受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のRF受信増幅信号は前記受信ミキサの一方の入力端子に供給可能であり、前記RF受信ローカル発振器から生成されるRF受信ローカル信号が前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号が前記差動入力信号として前記2個の第1抵抗を介して前記第1段演算増幅器の反転入力端子と非反転入力端子に供給可能であることを特徴とする半導体集積回路の動作方法。請求項17において、前記受信ミキサは、受動ミキサと、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器とを含んで構成されることを特徴とする半導体集積回路の動作方法。請求項17において、前記受信ミキサは、能動ミキサであるギルバートセルを含んで構成されることを特徴とする半導体集積回路の動作方法。請求項17において、前記アクティブローパスフィルタの前記第1段演算増幅器および前記第2段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成されることを特徴とする半導体集積回路の動作方法。本発明者等は本発明に先立って、上記特許文献1に記載されたように外部部品のイメージ除去フィルタが不必要なダイレクトコンバージョン受信機を内蔵する半導体集積回路の研究開発に従事した。しかしながら、ホモダイン、ゼロIFと呼ばれるダイレクトコンバージョン方式やローIF方式の受信機は表面弾性波フィルタや誘電体フィルタ等の外部部品により構成されるイメージ除去フィルタが不必要である一方、良く知られているように、LOリーク等によるベースバンド増幅信号のDCオフセットの問題が発生する。このベースバンド増幅信号のDCオフセットは、受信ローカル信号が低雑音増幅器の入力から出力さらに受信ミキサの入力にフィードスルーされることで生じるLOリークに起因するものである。受信ミキサの入力端子のLOリーク信号が受信ローカル信号それ自身とミキシングされ、受信ミキサの出力に直流成分のDCオフセットが発生する。この現象は、自己ミキシングと呼ばれている。一方、ホモダイン方式、ゼロIF方式と呼ばれるダイレクトコンバージョン方式やローIF方式の受信機では、所望のチャネル以外の信号を除去するチャネルフィルタが、受信ミキサによって周波数変換した後の低周波数帯域の信号を処理するステージに配置される。この低周波数帯域信号処理ステージは、アナログベースバンド部と呼ばれる。このアナログベースバンド部はチャネルフィルタとしての機能の他、信号増幅機能、利得可変機能を有し、比較的低周波数帯域の信号処理を行うために、表面弾性波フィルタや誘電体フィルタ等の外部部品の代わりに、演算増幅器と抵抗Rと容量Cとの半導体集積回路の内蔵部品を使用するアクティブローパスフィルタによってフィルタ処理が実現される。アナログベースバンド部の信号増幅機能を受け持つ増幅器の利得は、通常アナログベースバンド部だけで40dB以上有する。これは、数μVの電圧振幅の微弱な無線周波数信号をアナログベースバンド部の出力で略1V程度の振幅に増幅するために、100dB程度の電圧利得が必要なためである。通常、ダイレクトコンバージョン方式の受信機では、LOリークに起因する受信ミキサの出力のベースバンド増幅器のオフセット入力電圧は数mV程度であるが、40dBの利得で増幅するとアナログベースバンド出力でのオフセット出力電圧は数百mVにもなり、アナログベースバンド信号のダイナミックレンジが減少してしまう。そこで、本発明者等は本発明に先立って、上記特許文献1に記載されたDCオフセットキャンセル回路について検討を行った。しかし、上記特許文献1に記載されたDCオフセットキャンセル回路はアナログデジタル変換器とデジタルアナログ変換器とを使用するので、半導体集積回路の回路規模と消費電力が増加すると言う問題が本発明者等による検討によって明らかとされた。半導体集積回路の回路規模の増大は、半導体集積回路の半導体チップ面積の増大となるので、半導体集積回路のコスト増大の問題を生じさせる。一方、携帯電話に搭載されるダイレクトコンバージョン受信機を内蔵する半導体集積回路は、携帯電話のバッテリーによって動作するものである。従って、半導体集積回路の消費電力の増大は、携帯電話のバッテリーの寿命を短縮すると言う問題を生じさせる。図1は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のDCオフセット電圧をキャンセルするためのDCオフセットキャンセル回路の構成を示す図である。図1に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるDCオフセットキャンセル回路は、差動増幅器302、切り換えスイッチSWFIL、チャネルフィルタとしてのアクティブローパスフィルタ301、電圧比較器CMP、オフセットキャンセル制御回路100、デジタルアナログ変換器DAC0により構成されている。図1に示した半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の通常の受信動作では下記のように動作する。図1では示されていないが、ダイレクトコンバージョン方式の受信機の受信ミキサから生成されるベースバンド信号が、差動増幅器302の差動入力端子IN、INBに供給される。差動増幅器302の差動出力端子OUT、OUTBからの差動ベースバンド受信増幅信号は、切り換えスイッチSWFILを介してアクティブローパスフィルタ301の差動入力端子に供給される。チャネルフィルタとして機能するアクティブローパスフィルタ301は、演算増幅器と抵抗Rと容量Cとを使用するアクティブローパスフィルタ、一例として、2個のサレンキー型ローパスフィルタ回路によって構成されている。良く知られているように、サレンキー型ローパスフィルタ回路は、演算増幅器の反転入力端子と出力端子を容量を介して入力の2個の直列抵抗の接続ノードに接続したものである。このチャネルフィルタとして機能するアクティブローパスフィルタ301は所望のチャネル以外の信号を除去する。アクティブローパスフィルタ301の差動出力端子OUT2、OU2TBからの差動ベースバンド受信増幅信号は、図1では示されていないアナログデジタル変換器によって受信デジタルベースバンド信号に変換され、受信デジタルベースバンド信号は携帯電話に搭載されたベースバンド処理ユニットに供給される。一方、図1に示した半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなDCオフセットキャンセル動作を実行する。すなわち、差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1の電圧レベルは、電圧比較器CMPによって検出され、電圧比較器CMPの検出結果はオフセットキャンセル制御回路100に供給され、オフセットキャンセル制御回路100は電圧比較器CMPの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0を生成してデジタルアナログ変換器DAC0のデジタル入力端子に供給する。従って、デジタルアナログ変換器DAC0のアナログ出力端子に、複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0に応答したアナログ出力電流が流れる。その結果、デジタルアナログ変換器DAC0のアナログ出力電流によって、差動増幅器302の2個の負荷抵抗RD、RDBの一方の電圧降下が増大するので、差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1の電圧レベルは略ゼロに制御される。以下に、上述したDCオフセットキャンセル動作を、更に詳細に説明する。まず、差動増幅器302の差動トランジスタ対としてNチャンネルMOSトランジスタMND、MNDBは、同じ特性、同じサイズ、同じ並列数で構成する。次に、差動増幅器302の負荷抵抗RD、RDBは、同一の値の抵抗である。MOSトランジスタMND、MNDBと負荷抵抗RD、RDBと直流バイアス電流IBとは、差動増幅器302を構成する。差動増幅器302は差動信号入力端子IN、INBに印加された信号を増幅して、MOSトランジスタMND、MNDBのドレイン間に出力する。尚、差動増幅器302の差動トランジスタ対は、MOSトランジスタ以外にバイポーラトランジスタを利用することができる。差動増幅器302のDCオフセット電圧VOS1はLOリークに起因するだけではなく、差動信号入力端子IN、INBが無信号状態でも、MOSトランジスタMND、MNDBと負荷抵抗RD、RDBとの製造ばらつきや信号配線や電源配線や接地配線の配線抵抗のばらつきなどに起因して生ずる。デジタルアナログ変換器DAC0は、複数ビットのデジタルDACコード入力信号DACS、DAC2、DAC1、DAC0に対応したアナログ出力電流を生成する。すなわち、このデジタルアナログ変換器DAC0は、電流ステアリング型DA変換器と呼ばれる。最上位ビットのDACコード入力信号DACSはアナログ出力電流の符号を示し、下位ビットから最下位ビットのDACコード入力信号DAC2、DAC1、DAC0はアナログ出力電流の絶対値を示す。また、DACコードと複数ビットのDACコード入力信号DACS、DAC2、DAC1、DAC0との関係は、下記のようになる。DACコードDACSDAC2DAC1DAC000000100012001030011401005010160110701118100091001101010111011121100131101141110151111デジタルアナログ変換器DAC0では、直流基準電圧VBGの直流電圧が、演算増幅回路OPA0、PチャンネルMOSトランジスタMP0と抵抗R0とによって電流に変換する。電源電圧をVDDとすると、下式で与えられる直流基準電流IREFが、PチャンネルMOSトランジスタMP0のドレインからNチャンネルMOSトランジスタMN0のドレインへ流れる。NチャンネルMOSトランジスタMN0、MN1、MN2、MN3は全て同じ特性であり、図1において記号mで示される整数は各NチャンネルMOSトランジスタの並列数を示している。例えば、m=1のトランジスタMN1は1個のみ存在し、m=4のトランジスタMN3は4個のMN1と同じサイズのトランジスタが並列に接続される。このようにすると、ハイレベルHの最下位ビットのDACコード入力信号DAC0によってスイッチSW0をオンすることによりNチャンネルMOSトランジスタMN1のドレインにはIREFが流入して、ハイレベルHの第2ビットのDACコード入力信号DAC1によってスイッチSW1をオンすることによりNチャンネルMOSトランジスタMN2のドレインには2×IREFが流入して、ハイレベルHの第3ビットのDACコード入力信号DAC2によってスイッチSW2をオンすることによりNチャンネルMOSトランジスタMN3のドレインには4×IREFが流入する。スイッチSW0、SW1、SW2がオフすると、NチャンネルMOSトランジスタMN0、MN1、MN2のドレイン電流はゼロとなる。従って、DACコード入力信号DAC2、DAC1、DAC0へのDACコードのハイレベルH=1とローレベルL=0に応答して、図1のスイッチ極性図200に従ってスイッチSW0、SW1、SW2、SWSがオンオフ動作するので、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutは、下記のようになる。すなわち、DACS=0の時、IDACout=0IDACout=×IREFDACS=1の時、IDACout=×IREFIDACout=0となる。ここで極性切り換えスイッチSWSの端子2側へ流入する電流を正とすると、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutは、下記のようになる。IDACout=IDACout-IDACout図3は、図1に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるDCオフセットキャンセル回路のデジタルアナログ変換器DAC0のアナログ出力電流IDACoutとDACコードとの関係を示す図である。図3に示すようにDACコードが0から7まではアナログ出力電流IDACoutが0から7×IREFまで増加する一方、DACコードが8から15まではアナログ出力電流IDACoutが0から-7×IREFまで減少する。図2は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるDCオフセットキャンセル回路のDCオフセットキャンセル動作を説明するための図である。図2のタイミングチャートに示すように、オフセットキャンセル制御回路100のクロック信号入力端子にはクロック信号CLKが供給され、DCオフセットキャンセル動作の開始時には、ハイレベルH1のオフセット補償開始信号CALがオフセットキャンセル制御回路100と切り換えスイッチSWFILとに供給される。従って、切り換えスイッチSWFILでは3端子-1端子の間がオン状態となって2端子-1端子との間がオフ状態となるので、アクティブローパスフィルタ301の差動入力端子は差動増幅器302の差動出力端子OUT、OUTBから切り離されて所定の直流バイアス電圧Vbiasに接続される。尚、図2のタイミングチャートにおいて、クロック信号CLKの上部に示されたP1~P6はクロック信号CLKの番号を示している。また所定の直流バイアス電圧Vbiasの電圧レベルは、差動増幅器302のMOSトランジスタMND、MNDBのドレインバイアス電圧に近い値に設定される。第1番目P1のクロック信号CLKの立ち下がりエッジで、図1に示すDCオフセットキャンセル回路によるDCオフセットキャンセル動作を開始するためにハイレベルH1のオフセット補償開始信号CALが供給される。従って、アクティブローパスフィルタ301の差動入力端子は差動増幅器302の差動出力端子OUT、OUTBから切り離され所定の直流バイアス電圧Vbiasに接続されているので、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutが変化してもアクティブローパスフィルタ301の容量の充放電は行われない。従って、デジタルアナログ変換器DAC0のDACコード入力信号に複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0を高速で供給しても、電圧比較器CMP0は差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1の正負の極性と絶対値電圧レベルとを正確に判定することが可能となる。第1番目P1のクロック信号CLKの立ち下がりエッジでハイレベルH1のオフセット補償開始信号CALが供給されたとき、複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0はまだローレベルL0である。図2のタイミングチャートでは、差動増幅器302の差動出力端子の最初のDCオフセット電圧VOS1は一例として正のDCオフセット電圧となっているが、負のDCオフセット電圧となる場合もある。最初のDCオフセット電圧VOS1が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、最初のDCオフセット電圧VOS1が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第2番目P2のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0によるDCオフセット電圧VOS1の判定結果を記憶する。従って、正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100は極性切り換えスイッチSWSの3端子-1端子の間をオン状態に3端子-2端子の間をオフ状態にそれぞれ制御して、負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100は極性切り換えスイッチSWSの3端子-1端子の間をオフ状態に3端子-2端子の間をオン状態にそれぞれ制御する。その結果、DCオフセット電圧VOS1が正のDCオフセット電圧の場合には、差動増幅器302の差動出力端子OUTからデジタルアナログ変換器DAC0へアナログ出力電流IDACoutが流れてDCオフセット電圧VOS1が負側へシフトして、DCオフセット電圧VOS1が負のDCオフセット電圧の場合には、差動増幅器302の差動出力端子OUTBからデジタルアナログ変換器DAC0へアナログ出力電流IDACoutが流れてDCオフセット電圧VOS1が相対的に正側へシフトするものである。このように、差動増幅器302の差動出力端子OUT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0のアナログ出力電流IDACoutが流れるように、オフセットキャンセル制御回路100は、極性切り換えスイッチSWSでの切り換えを実行する。それ以後の最上位ビットのDACコード入力信号DACSには、第2番目P2のクロック信号CLKの立ち下がりエッジのタイミングにてオフセットキャンセル制御回路100に記憶された最上位ビットのDACコード入力信号DACSの値DACSが使用される。次に、第3番目P3のクロック信号CLKの立ち上がりエッジで、オフセットキャンセル制御回路100は、以下の関係のDACコード入力信号DAC2、DAC1、DAC0をデジタルアナログ変換器DAC0へ供給する。DACS=DACSDAC2=ハイレベルH1DAC1=ローレベルL0DAC0=ローレベルL0この関係のDACコード入力信号DAC2、DAC1、DAC0に応答して、図3に示したDACコードに依存する最初のアナログ出力電流IDACoutが、差動増幅器302の差動出力端子OUT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0の出力へ流れるものとなる。その結果、差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1は最初のDCオフセット電圧の値から最初のアナログ出力電流IDACoutに応答して第2番目のDCオフセット電圧VOS1に変化する。第3番目P3のクロック信号CLKの立ち上がりエッジに応答する第2番目のDCオフセット電圧VOS1が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、第2番目のDCオフセット電圧VOS1が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第3番目P3のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0による第2番目のDCオフセット電圧VOS1の判定結果を記憶する。従って、第2番目のDCオフセット電圧VOS1が正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はハイレベルH1の上位2ビット目のDACコード入力信号DAC2によりスイッチSW2の3端子-1端子の間をオン状態に3端子-2端子の間をオフ状態にそれぞれ制御する一方、第2番目のDCオフセット電圧VOS1が負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はローレベルL0の上位2ビット目のDACコード入力信号DAC2によりスイッチSW2の3端子-1端子の間をオフ状態に3端子-2端子の間をオン状態にそれぞれ制御する。それ以後の上位2ビット目のDACコード入力信号DAC2には、第3番目P3のクロック信号CLKの立ち下がりエッジのタイミングでオフセットキャンセル制御回路100に記憶された上位2ビット目のDACコード入力信号DAC2の値DAC2が使用される。次に、第4番目P4のクロック信号CLKの立ち上がりエッジで、オフセットキャンセル制御回路100は、以下の関係のDACコード入力信号DAC2、DAC1、DAC0をデジタルアナログ変換器DAC0へ供給する。DACS=DACSDAC2=DAC2DAC1=ハイレベルH1DAC0=ローレベルL0この関係のDACコード入力信号DAC2、DAC1、DAC0に応答して、図3に示すDACコードに依存する2番目のアナログ出力電流IDACoutが、差動増幅器302の差動出力端子OUT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0の出力へ流れるものとなる。その結果、差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1は第2番目のDCオフセット電圧の値から2番目のアナログ出力電流IDACoutに応答して第3番目のDCオフセット電圧VOS1に変化する。第4番目P4のクロック信号CLKの立ち上がりエッジに応答する第3番目のDCオフセット電圧VOS1が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、第3番目のDCオフセット電圧VOS1が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第4番目P4のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0による第3番目のDCオフセット電圧VOS1の判定結果を記憶する。従って、第3番目のDCオフセット電圧VOS1が正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はハイレベルH1の上位3ビット目のDACコード入力信号DAC1によってスイッチSW1の3端子-1端子の間をオン状態に3端子-2端子の間をオフ状態にそれぞれ制御する一方、第3番目のDCオフセット電圧VOS1が負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はローレベルL0の上位3ビット目のDACコード入力信号DAC1によってスイッチSW2の3端子-1端子の間をオフ状態に3端子-2端子の間をオン状態にそれぞれ制御する。それ以後の上位3ビット目のDACコード入力信号DAC1には、第4番目P4のクロック信号CLKの立ち下がりエッジのタイミングでオフセットキャンセル制御回路100に記憶された上位3ビット目のDACコード入力信号DAC1の値DAC1が使用される。次に、第5番目P5のクロック信号CLKの立ち上がりエッジで、オフセットキャンセル制御回路100は、以下の関係のDACコード入力信号DAC2、DAC1、DAC0をデジタルアナログ変換器DAC0へ供給する。DACS=DACSDAC2=DAC2DAC1=DAC1DAC0=ハイレベルH1この関係のDACコード入力信号DAC2、DAC1、DAC0に応答して、図3に示すDACコードに依存する3番目のアナログ出力電流IDACoutが、差動増幅器302の差動出力端子OUT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0の出力へ流れるものとなる。その結果、差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1は第3番目のDCオフセット電圧の値から3番目のアナログ出力電流IDACoutに応答して第4番目のDCオフセット電圧VOS1に変化する。第5番目P5のクロック信号CLKの立ち上がりエッジに応答する第4番目のDCオフセット電圧VOS1が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、第4番目のDCオフセット電圧VOS1が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第5番目P5のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0による第4番目のDCオフセット電圧VOS1の判定結果を記憶する。従って、第4番目のDCオフセット電圧VOS1が正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はハイレベルH1の最下位ビットのDACコード入力信号DAC0によってスイッチSW0の3端子-1端子の間をオン状態に3端子-2端子の間をオフ状態にそれぞれ制御する一方、第4番目のDCオフセット電圧VOS1が負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はローレベルL0の最下位ビットのDACコード入力信号DAC0によってスイッチSW2の3端子-1端子の間をオフ状態に3端子-2端子の間をオン状態にそれぞれ制御する。それ以後の最下位ビットのDACコード入力信号DAC0には、第5番目P5のクロック信号CLKの立ち下がりエッジのタイミングでオフセットキャンセル制御回路100に記憶された最下位ビットのDACコード入力信号DAC0の値DAC0が使用される。この時点で、差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1は、DCオフセットキャンセル回路のDCオフセットキャンセル動作によって、±0.5×IREF×RDの小さい電圧値に収束するものとなる。最後にDCオフセットキャンセル回路のDCオフセットキャンセル動作を終了するために、第6番目P6のクロック信号CLKのP6の立ち下がりエッジのタイミングにてオフセットキャンセル制御回路100と切り換えスイッチSWFILとに供給されるオフセット補償開始信号CALがハイレベルH1からローレベルL0に変化させる。従って、切り換えスイッチSWFILでは、3端子-1端子の間がオフ状態に制御され3端子-2端子の間がオン状態に制御されることで、DCオフセットキャンセル回路のDCオフセットキャンセル動作が終了する。図1に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるDCオフセットキャンセル回路のDCオフセットキャンセル動作は、図2のタイミングチャートにおいてデジタルアナログ変換器DAC0のアナログ出力電流IDACoutが大きく変化するところで遅延する可能性がある。図2のタイミングチャートでは、第3番目P3のクロック信号CLKと第4番目P4のクロック信号CLKと第5番目P5のクロック信号CLKの各クロックタイミングにおいて、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutが大きく変化する。もし、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutがアクティブローパスフィルタ301の容量の充放電は行うならば、充放電の完了時点までオフセットキャンセルのための電圧比較器CMPの検出結果が差動増幅器302のDCオフセット電圧VOS1の正負の極性と絶対値電圧レベルとを正確に判定することが不可能となる。それに対して、図1に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるDCオフセットキャンセル回路は切り換えスイッチSWFILが使用され、DCオフセットキャンセル動作の期間中は差動増幅器302の出力端子と電圧比較器CMPの入力端子とデジタルアナログ変換器DAC0のアナログ出力端子は切り換えスイッチSWFILによってアクティブローパスフィルタ301の入力端子から切り離されている。従って、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutが変化してもアクティブローパスフィルタ301の容量の充放電は行われないので、デジタルアナログ変換器DAC0のDACコード入力信号に複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0を高速で供給しても、電圧比較器CMP0は差動増幅器302の差動出力端子OUT、OUTBのDCオフセット電圧VOS1の正負の極性と絶対値電圧レベルとを正確に判定することが可能となる。DCオフセットキャンセル動作によって電圧比較器CMP0の判定結果から複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0の値を全て決定した後、切り換えスイッチSWFILを切り換えて、差動増幅器302の出力端子とアクティブローパスフィルタ301の入力端子とを切り換えスイッチSWFILを介して接続する。この接続の際に、アクティブローパスフィルタ301の容量の充放電動作が生じ、アクティブローパスフィルタ301の過渡応答特性に応じて差動増幅器302のDCオフセット電圧VOS1が安定化されるまでには、時間が必要となる。しかし、差動増幅器302のDCオフセット電圧VOS1はもともと数十mVと小さい上、直流バイアス電圧Vbiasは差動増幅器302のMOSトランジスタMND、MNDBのドレインバイアス電圧に近い電圧値に設定されているため、DCオフセット電圧VOS1の安定化時間は無視可能な小さな時間とすることが可能となる。一方、ダイレクトコンバージョン方式の受信機のアナログベースバンド部のアクティブローパスフィルタには、通常5次~8次のバタワースローパスフィルタあるいはチェビシェフローパスフィルタフィルタが使用される。また、ダイレクトコンバージョン方式の受信機のアナログベースバンド部が同相成分のIチャネルと直交成分のQチャネルの2系統のチャネルフィルタが必要なため、8次のバタワースローパスフィルタには、8~16個程度の演算増幅器が必要となる。1個の演算増幅器の消費電流が略1mAとすると、8次のバタワースローパスフィルタだけで、略8~16mAの大きな消費電流が消費され消費電力が大きい。また、半導体集積回路の半導体製造プロセスの微細化に伴い電源電圧VDDも低下するので、図1に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるDCオフセットキャンセル回路の差動増幅器302の負荷抵抗RD、RDBは使用されない傾向となっている。その理由は、電源電圧VDDからNチャンネルMOSトランジスタMND、MNDBのドレインまでのRD×IB/2の電圧降下のため、ダイナミックレンジが小さくなるからである。そこで、電圧降下の大きな抵抗負荷の差動増幅器ではなく、より電圧降下の小さい能動負荷の差動増幅器を使用することによって安定した利得を実現可能な演算増幅器が採用される傾向となっている。従って、ダイレクトコンバージョン方式の受信機のアナログベースバンド部のチャネルフィルタを、フィルタ処理と増幅機能との2つの機能が演算増幅回路を含んだバイカッド構成のアクティブRCローパスフィルタによって実現することが本発明に先立って本発明者等によって検討された。図4は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のDCオフセット電圧をキャンセルするための他のDCオフセットキャンセル回路の構成を示す図である。図4に示す本発明に先立って本発明者等によって検討された他のDCオフセットキャンセル回路が図1に示した本発明に先立って本発明者等によって検討されたDCオフセットキャンセル回路と相違するのは、図1の差動増幅器302とチャネルフィルタとしてのアクティブローパスフィルタ301が図4ではチャネルフィルタとしての電圧増幅機能を有するバイカッド構成のアクティブRCローパスフィルタ300に置換されている点である。図4に示すDCオフセットキャンセル回路のバイカッド構成のアクティブRCローパスフィルタ300では、第1段は完全積分器によって構成され、第2段は帰還容量C11の電荷が可変帰還抵抗R3で放電される不完全積分器によって構成されている点である。すなわち、図4に示すチャンネルフィルタでは、第1段の演算増幅器OPA1の反転入力端子-と非反転入力端子には、抵抗R1、R1を介してそれぞれ非反転入力端子INT、反転入力端子INBが接続されている。第1段の演算増幅器OPA1の反転入力端子-と非反転出力端子の間は帰還容量C1が接続され、第1段の演算増幅器OPA1の非反転入力端子と反転出力端子-の間は帰還容量C1が接続されている。第1段の演算増幅器OPA1の非反転出力端子と反転出力端子-とは、抵抗R2、R2を介してそれぞれ第2段の演算増幅器OPA2の反転入力端子-と非反転入力端子に接続されている。第2段の演算増幅器OPA2の反転入力端子-と非反転出力端子との間には帰還容量C1と可変帰還抵抗R3とが並列に接続され、第2段の演算増幅器OPA2の非反転入力端子と反転出力端子-の間には帰還容量C1と可変帰還抵抗R3とが並列に接続されている。第2段の演算増幅器OPA2の反転出力端子-と第1段の演算増幅器OPA1の反転入力端子-との間には帰還抵抗R2が接続され、第2段の演算増幅器OPA2の非反転出力端子と第1段の演算増幅器OPA1の非反転入力端子との間には帰還抵抗R2が接続されている。第2段の演算増幅器OPA2の非反転出力端子と反転出力端子-は、非反転出力端子OUTT、反転出力端子OUTBとされる。図4に示すDCオフセットキャンセル回路のバイカッド構成のアクティブRCローパスフィルタ300の非反転入力端子INTと反転入力端子INBの間に供給される入力信号電圧VINと非反転出力端子OUTTと反転出力端子OUTBとの間に生成される出力信号電圧VOUTとの関係を示す伝達関数H=VOUT/VINは、次式で与えられる。ここで、s=j2πfであり、ω0とQとKとは、それぞれ次式で与えられる。従って、図4に示すDCオフセットキャンセル回路のバイカッド構成のアクティブRCローパスフィルタ300では受信ベースバンド信号の周波数f=0の時には、伝達関数H=VOUT/VIN=Kとなるので、電圧利得K倍のローパスフィルタとなる。従って、所望のローパスフィルタ特性になるように性能指数Qと自然周波数ω0を選択して、更に抵抗R1、R2、R3の抵抗値と容量C1の容量値とを決定して、同時に所望の電圧利得Kとなるように抵抗R1、R2の抵抗値を決定することによって、フィルタ動作と増幅動作とを同時に実現することができる。図4に示すDCオフセットキャンセル回路のバイカッド構成のアクティブRCローパスフィルタ300のDCオフセット電圧VOS1は、LOリークに起因するだけではなく、差動信号入力端子INT、INBが無信号状態でも、演算増幅器OPA1、OPA2と抵抗R1、R2、R3との製造ばらつきや信号配線や電源配線や接地配線の配線抵抗のばらつきなどに起因して生ずる。従って、図4に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のDCオフセット電圧をキャンセルするための他のDCオフセットキャンセル回路も、図1に示したDCオフセットキャンセル回路と同様に、電圧比較器CMP、オフセットキャンセル制御回路100、デジタルアナログ変換器DAC0を含んでいる。すなわち、図4に示す半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなDCオフセットキャンセル動作を実行する。すなわち、バイカッド構成のアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBのDCオフセット電圧VOS1の電圧レベルは電圧比較器CMPにより検出され、電圧比較器CMPの検出結果はオフセットキャンセル制御回路100に供給される。オフセットキャンセル制御回路100は電圧比較器CMPの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0を生成して、デジタルアナログ変換器DAC0のデジタル入力端子に供給する。その結果、デジタルアナログ変換器DAC0のアナログ出力端子に、複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0に応答したアナログ出力電流が流れる。従って、デジタルアナログ変換器DAC0のアナログ出力電流によりバイカッド構成のアクティブRCローパスフィルタ300の2個の負帰還抵抗R2、R2の一方の電圧降下が増大するので、フィルタ300の差動出力端子OUTT、OUTBのDCオフセット電圧VOS1の電圧レベルは略ゼロに制御されるものである。図5は、図4に示す本発明に先立って本発明者等によって検討された他のDCオフセットキャンセル回路のDCオフセットキャンセル動作を説明するための図である。図5に示したDCオフセットキャンセル動作を説明する図でも、図2に示したDCオフセットキャンセル動作を説明する図と同様に、オフセットキャンセル制御回路100は電圧比較器CMP0によるDCオフセット電圧VOS1の判定結果に応答してデジタルアナログ変換器DAC0のデジタル入力端子に供給される複数ビットのデジタルDACコード入力信号DACS、DAC2、DAC1、DAC0を決定する。従って、図4のバイカッド構成のアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBのDCオフセット電圧VOS1の電圧レベルに対応したアナログ出力電流がデジタルアナログ変換器DAC0のアナログ出力端子に流れる。その結果、デジタルアナログ変換器DAC0のアナログ出力電流によってバイカッド構成のアクティブRCローパスフィルタ300の2個の負帰還抵抗R2、R2の一方の電圧降下が増大するので、フィルタ300の差動出力端子OUTT、OUTBのDCオフセット電圧VOS1の電圧レベルは略ゼロに制御される。すなわち、オフセットキャンセル制御回路100は電圧比較器CMP0によるDCオフセット電圧VOS1の判定結果を記憶して、正のDCオフセット電圧の場合には極性切り換えスイッチSWSの3端子-1端子の間をオン状態に3端子-2端子の間とをオフ状態にそれぞれ制御して、負のDCオフセット電圧の場合には極性切り換えスイッチSWSの3端子-1端子の間をオフ状態に3端子-2端子との間をオン状態にそれぞれ制御する。従って、DCオフセット電圧VOS1が正のDCオフセット電圧の場合にはアクティブRCローパスフィルタ300の差動出力端子OUTBから上側の抵抗R2を介してデジタルアナログ変換器DAC0へアナログ出力電流IDACoutが流れてDCオフセット電圧VOS1が相対的に負側へシフトして、DCオフセット電圧VOS1が負のDCオフセット電圧の場合にはアクティブRCローパスフィルタ300の差動出力端子OUTから下側の抵抗R2を介してデジタルアナログ変換器DAC0へアナログ出力電流IDACoutが流れてDCオフセット電圧VOS1が相対的に正側へシフトする。しかし、図4に示すDCオフセットキャンセル回路のバイカッド構成のアクティブRCローパスフィルタ300はフィルタ処理と増幅機能との2つの機能を実現するために4個の容量C1を含んでいるので、図5に示したDCオフセットキャンセル動作を説明する図から理解されるように、デジタルアナログ変換器DAC0に供給される複数ビットのデジタルDACコード入力信号DACS、DAC2、DAC1、DAC0の変化に応答してDCオフセット電圧VOS1が変化して安定な電圧値に安定化されるためには相当のセットリング時間を必要とする。このセットリング時間の経過期間では電圧比較器CMP0はアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBのDCオフセット電圧VOS1の正負の極性と絶対値電圧レベルの正確な判定が不可能となるので、DCオフセットキャンセル回路のDCオフセットキャンセル動作の開始から終了までのキャンセル動作期間が長いと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。図6は、図4に示した本発明に先立って本発明者等によって検討された他のDCオフセットキャンセル回路により半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のDCオフセット電圧がキャンセルされる様子を示す図である。図6に示すように、半導体集積回路ICには、バイカッド構成のアクティブRCローパスフィルタ300と電圧比較器CMPとオフセットキャンセル制御回路100とデジタルアナログ変換器DAC0に追加して、低雑音増幅器LNAと受信ミキサMIXERとRF受信ローカル発振器RF_OSCとが内蔵されている。携帯電話に搭載された送受信アンテナANTによって受信されるRF受信入力信号は低雑音増幅器LNAの入力端子に供給され、低雑音増幅器LNAの出力端子のRF受信増幅信号は受信ミキサMIXERの一方の入力端子に供給される。RF受信入力信号のRF周波数と同一の周波数を有するRF受信ローカル信号がRF受信ローカル発振器RF_OSCの出力端子から受信ミキサMIXERの他方の入力端子に供給されるので、受信ミキサMIXERの差動出力端子からは差動受信ベースバンド信号が生成される。この差動受信ベースバンド信号は、入力信号電圧VINとしてバイカッド構成のアクティブRCローパスフィルタ300の非反転入力端子INT、反転入力端子INBに供給される。図6に示したように、半導体集積回路ICに内蔵されたダイレクトコンバージョン方式の受信機において、バイカッド構成のアクティブRCローパスフィルタ300と電圧比較器CMPとオフセットキャンセル制御回路100とデジタルアナログ変換器DAC0はフィードバック経路を形成するだけではなく、フィードバック経路内部に配置されたバイカッド構成のアクティブRCローパスフィルタ300は4個の容量C1によって2次の遅れ要素を持っている。従って、図6に示した半導体集積回路ICに内蔵されたダイレクトコンバージョン方式の受信機でLOリークに起因するDCオフセット電圧VOS1を上述のフィードバック経路によりキャンセルするためには、フィードバック経路内部に配置されたバイカッド構成のアクティブRCローパスフィルタ300は4個の容量C1の遅れ要素による遅延時間が発生する。その結果、DCオフセットキャンセル回路のDCオフセットキャンセル動作期間が長くなり、ダイレクトコンバージョン方式の受信機の通常の受信動作を開始する受信開始時間が遅延すると言う問題が本発明に先立った本発明者等による検討により明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、DCオフセットキャンセル動作の動作期間を短縮することにある。また、本発明の他の目的とするところは、半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のDCオフセットキャンセル動作の動作期間を短縮することにある。また、本発明の更に他の目的とするところは、半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のDCオフセットキャンセル動作後の通常の受信動作を開始する受信開始時間の遅延を軽減することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態による半導体集積回路は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、前記アクティブローパスフィルタの差動出力端子に接続される2個の校正抵抗と、前記2個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力端子が前記2個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチとを具備する。前記アクティブローパスフィルタの前記差動出力端子の間のDCオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記2個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記2個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出する。前記算出期間の後の前記DCオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れることを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、DCオフセットキャンセル動作の動作期間を短縮することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態による半導体集積回路は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、前記アクティブローパスフィルタの差動出力端子に接続される2個の校正抵抗と、前記2個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力端子が前記2個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチとを具備する。前記アクティブローパスフィルタの前記差動出力端子の間のDCオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記2個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記2個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出する。前記算出期間の後の前記DCオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れることを特徴とするものである。前記実施の形態によれば、DCオフセットキャンセル動作の動作期間を短縮することができる。好適な実施の形態では、前記アクティブローパスフィルタの前記差動出力端子には前記2個の校正抵抗の一方の端子が接続され、前記2個の校正抵抗の他方の端子には前記電圧比較器の2個の入力端子と前記切り換えスイッチの2個の第1端子とが接続される。前記切り換えスイッチの2個の第2端子は、前記第1段演算増幅器の差動入力端子に接続される。前記デジタルアナログ変換器の前記出力端子は、第1のアナログ電流出力端子と第2のアナログ電流出力端子とを含んで構成される。前記切り換えスイッチの2個の第3端子の一方は前記第1のアナログ電流出力端子に接続され、前記切り換えスイッチの2個の第3端子の他方は前記第2のアナログ電流出力端子に接続される。前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記DCオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものである。前記算出期間では、前記制御回路は前記切り換えスイッチの前記2個の第1端子と前記2個の第3端子との間を導通状態に制御する一方、前記切り換えスイッチの前記2個の第2端子と前記2個の第3端子との間を非導通状態に制御する。前記校正期間では、前記制御回路は前記切り換えスイッチの前記2個の第1端子と前記2個の第3端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記2個の第2端子と前記2個の第3端子との間を導通状態に制御することを特徴とするものである。他の好適な実施の形態では、前記アクティブローパスフィルタは、2個の第1抵抗と、第1段演算増幅器と、2個の第1容量と、2個の第2抵抗と、第2段演算増幅器と、2個の第2容量と、2個の第3抵抗と、2個の帰還抵抗とを含む。差動入力信号が前記2個の第1抵抗を介して前記第1段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記2個の第1容量が前記第1段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続される。前記第1段演算増幅器の前記非反転出力端子および前記反転出力端子は、前記2個の第2抵抗を介して前記第2段演算増幅器の反転入力端子と非反転入力端子に接続され、前記2個の第2容量が前記第2段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記2個の第3抵抗が前記第2段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続される。前記2個の帰還抵抗が、前記第2段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第1段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続されたことを特徴とするものである。他の好適な実施の形態は、前記2個の校正抵抗の抵抗値は、前記2個の帰還抵抗の抵抗値と実質的に等しく設定されていることを特徴とするものである。更に他の好適な実施の形態では、前記制御回路は、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第1および前記第2のアナログ電流出力端子のいずれの端子に流すかを決定するものである。前記校正アナログ電流が前記デジタルアナログ変換器の前記第1および前記第2のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定されることを特徴とするものである。より好適な実施の形態では、前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定されることを特徴とするものである。他のより好適な実施の形態では、前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器と、RF受信ローカル発振器と、受信ミキサとを更に具備する。前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるRF受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のRF受信増幅信号は前記受信ミキサの一方の入力端子に供給可能である。前記RF受信ローカル発振器から生成されるRF受信ローカル信号は前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号が前記差動入力信号として前記2個の第1抵抗を介して前記第1段演算増幅器の反転入力端子と非反転入力端子とに供給可能であることを特徴とするものである。更に他のより好適な実施の形態では、前記受信ミキサは、受動ミキサと、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器とを含んで構成されることを特徴とするものである。具体的な実施の形態では、前記受信ミキサは、能動ミキサであるギルバートセルを含んで構成されることを特徴とするものである。最も具体的な実施の形態では、前記アクティブローパスフィルタの前記第1段演算増幅器および前記第2段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成されることを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、前記アクティブローパスフィルタの差動出力端子に接続される2個の校正抵抗と、前記2個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力端子が前記2個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチとを具備する半導体集積回路の動作方法である。前記アクティブローパスフィルタの前記差動出力端子の間のDCオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間にて、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記2個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記2個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出するステップと、前記算出期間の後の前記DCオフセット電圧を低減する期間である校正期間にて、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子に流れるステップとを有することを特徴とするものである。前記実施の形態によれば、DCオフセットキャンセル動作の動作期間を短縮することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《DCオフセットキャンセル回路の構成》図7は、本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のDCオフセット電圧をキャンセルするためのDCオフセットキャンセル回路の構成を示す図である。図7に示す本発明の実施の形態1による半導体集積回路ICが、図6に示した本発明に先立って本発明者等によって検討された半導体集積回路ICと相違するのは、次の点である。すなわち、図7に示すように半導体集積回路ICには低雑音増幅器LNAと受信ミキサMIXERとRF受信ローカル発振器RF_OSCとバイカッド構成のアクティブRCローパスフィルタ300と電圧比較器CMPとオフセットキャンセル制御回路100とデジタルアナログ変換器DAC0に追加して、2個の抵抗R22、R22と切り換えスイッチSWIOとが内蔵されている。図7に示した本発明の実施の形態1によるDCオフセットキャンセル回路では、バイカッド構成のアクティブRCローパスフィルタ300の2個の帰還抵抗R2の抵抗値と略等しい抵抗値に設定された2個の抵抗R22、R22が、バイカッド構成のアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBに接続されている。すなわち、一方の抵抗R22の一端と他方の抵抗R22の一端とは非反転差動出力端子OUTと反転差動出力端子OUTBにそれぞれ接続され、一方の抵抗R22の他端と他方の抵抗R22の他端とは電圧比較器CMP0の非反転入力端子と反転入力端子にそれぞれ接続されている。更に、切り換えスイッチSWIOの一方の1端子と他方の1端子とは一方の抵抗R22の他端と他方の抵抗R22の他端とにそれぞれ接続され、切り換えスイッチSWIOの一方の2端子と他方の2端子とは第1段の演算増幅器OPA1の反転入力端子-と非反転入力端子とにそれぞれ接続され、切り換えスイッチSWIOの一方の3端子と他方の3端子とはデジタルアナログ変換器DAC0の極性切り換えスイッチSWSの1端子と2端子とにそれぞれ接続されている。また切り換えスイッチSWIOのスイッチ切り換え動作は、オフセットキャンセル制御回路100に供給されるオフセット補償開始信号CALにより制御される。すなわち、オフセット補償開始信号CALがハイレベルH1の場合には、切り換えスイッチSWIOでは一方の1端子と他方の1端子とは一方の3端子と他方の3端子とそれぞれオン状態で接続されて、一方の2端子と他方の2端子とは一方の3端子と他方の3端子とそれぞれオフ状態で非接続とされる。一方、オフセット補償開始信号CALがローレベルL0の場合には、切り換えスイッチSWIOでは一方の1端子と他方の1端子とは一方の3端子と他方の3端子とそれぞれオフ状態で非接続されて、一方の2端子と他方の2端子とは一方の3端子と他方の3端子とそれぞれオン状態で接続される。図7に示す本発明の実施の形態1による半導体集積回路ICでは、携帯電話に搭載された送受信アンテナANTのRF受信入力信号は低雑音増幅器LNAの入力端子に供給され、低雑音増幅器LNAの出力端子のRF受信増幅信号は受信ミキサMIXERの一方の入力端子に供給される。RF受信入力信号のRF周波数と同一の周波数を有するRF受信ローカル信号がRF受信ローカル発振器RF_OSCの出力端子から受信ミキサMIXERの他方の入力端子に供給されるので、受信ミキサMIXERの差動出力端子からは差動受信ベースバンド信号が生成される。この差動受信ベースバンド信号は、入力信号電圧VINとしてバイカッド構成のアクティブRCローパスフィルタ300の非反転入力端子INT、反転入力端子INBに供給される。図7に示したDCオフセットキャンセル回路のバイカッド構成のアクティブRCローパスフィルタ300では、第1段は完全積分器によって構成され、第2段は帰還容量C11の電荷が可変帰還抵抗R3で放電される不完全積分器によって構成されている。すなわち、図7に示すチャンネルフィルタでは、第1段の演算増幅器OPA1の反転入力端子-と非反転入力端子には、抵抗R1、R1を介してそれぞれ非反転入力端子INT、反転入力端子INBが接続されている。第1段の演算増幅器OPA1の反転入力端子-と非反転出力端子の間は帰還容量C1が接続され、第1段の演算増幅器OPA1の非反転入力端子と反転出力端子-の間は帰還容量C1が接続されている。第1段の演算増幅器OPA1の非反転出力端子と反転出力端子-とは、抵抗R2、R2を介してそれぞれ第2段の演算増幅器OPA2の反転入力端子-と非反転入力端子に接続されている。第2段の演算増幅器OPA2の反転入力端子-と非反転出力端子との間には帰還容量C1と可変帰還抵抗R3とが並列に接続され、第2段の演算増幅器OPA2の非反転入力端子と反転出力端子-の間には帰還容量C1と可変帰還抵抗R3とが並列に接続されている。第2段の演算増幅器OPA2の反転出力端子-と第1段の演算増幅器OPA1の反転入力端子-との間には帰還抵抗R2が接続され、第2段の演算増幅器OPA2の非反転出力端子と第1段の演算増幅器OPA1の非反転入力端子との間には帰還抵抗R2が接続されている。第2段の演算増幅器OPA2の非反転出力端子と反転出力端子-は、非反転出力端子OUTT、反転出力端子OUTBとされる。従って、図7に示すチャンネルフィルタは、図4に示した本発明に先立ち本発明者等によって検討されたチャンネルフィルタと全く同様に、バイカッド構成のアクティブRCローパスフィルタ300の非反転入力端子INTと反転入力端子INBの間に供給される入力信号電圧VINと非反転出力端子OUTTと反転出力端子OUTBとの間に生成される出力信号電圧VOUTとの関係を示す伝達関数H=VOUT/VINは、上記式で与えられる。更に自然周波数ω0と性能指数Qと電圧利得Kとは、それぞれ上記式と上記式と上記式とで与えられる。その結果、図7に示したDCオフセットキャンセル回路のバイカッド構成のアクティブRCローパスフィルタ300は、図4の場合と全く同様に、フィルタ処理と増幅機能との2つの機能を有するものである。尚、第1段の演算増幅器OPA1と第2段の演算増幅器OPA2との各演算増幅器には非反転入力端子と反転入力端子-の直流バイアス電圧レベルであるコモンモード電圧VCMが供給されることによって、各演算増幅器の反転入力端子-と非反転出力端子とのコモン電圧が検出され、検出された反転入力端子-と非反転出力端子のコモン電圧がコモンモード電圧VCMと一致するように各演算増幅器内部のバイアス電流が調節される。コモンモード電圧VCMを使用するコモンモードフィードバック回路形式の演算増幅器を使用することで、第1段の演算増幅器OPA1と第2段の演算増幅器OPA2の各演算増幅器では、反転入力端子-と非反転入力端子の入力コモン電圧と非反転出力端子と反転出力端子-の出力コモン電圧とが略同一の電圧レベルとなって、バイカッド構成のアクティブRCローパスフィルタ300の抵抗R2、R3の直流電流を略ゼロに削減することが可能となる。また、図7に示した本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなDCオフセットキャンセル動作を実行する。すなわち、バイカッド構成のアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBのDCオフセット電圧VOS1の電圧レベルに依存する切り換えスイッチSWIOの一方の1端子の電圧と他方の1端子の電圧とは電圧比較器CMPによって検出され、電圧比較器CMPの検出結果はオフセットキャンセル制御回路100に供給される。オフセットキャンセル制御回路100は電圧比較器CMPの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0を生成して、デジタルアナログ変換器DAC0のデジタル入力端子に供給する。その結果、デジタルアナログ変換器DAC0のアナログ出力端子に、複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0に応答したアナログ出力電流が流れる。従って、デジタルアナログ変換器DAC0のアナログ出力電流が切り換えスイッチSWIOを介して2個の抵抗R22、R22の一方に流れ、この一方の抵抗R22の電圧降下によって切り換えスイッチSWIOの一方の1端子の電圧と他方の1端子の電圧とは同一の電圧レベルに制御される。このようにしてバイカッド構成のアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBの間のDCオフセット電圧VOSを略ゼロに制御するためのDCオフセットキャンセル条件が、オフセットキャンセル制御回路100によって算出される。オフセットキャンセル制御回路100でのDCオフセットキャンセル条件の算出が完了するとオフセット補償開始信号CALがハイレベルH1からローレベルL0に変化して、切り換えスイッチSWIOでは一方の1端子と他方の1端子とは一方の3端子と他方の3端子とそれぞれオフ状態で非接続されて、一方の2端子と他方の2端子とは一方の3端子と他方の3端子とそれぞれオン状態で接続される。従って、図7に示した本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機において、デジタルアナログ変換器DAC0のアナログ出力電流によってバイカッド構成のアクティブRCローパスフィルタ300の2個の負帰還抵抗R2、R2の一方の電圧降下が増大するので、フィルタ300の差動出力端子OUTT、OUTBのDCオフセット電圧VOS1の電圧レベルは略ゼロに制御されるものである。特に、図7に示した本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機においては、バイカッド構成のアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBの間のDCオフセット電圧VOS1を略ゼロに制御するためにオフセットキャンセル制御回路100がDCオフセットキャンセル条件の算出する算出期間の間では、遅れ要素を有するバイカッド構成のアクティブRCローパスフィルタ300は、電圧比較器CMP0とオフセットキャンセル制御回路100とデジタルアナログ変換器DAC0とによって構成されたフィードバック経路の外部に配置されている。従って、図7に示す本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機によれば、バイカッド構成のアクティブRCローパスフィルタ300は4個の容量C1により2次の遅れ要素を持っていても、バイカッド構成のアクティブRCローパスフィルタ300は4個の容量C1の遅れ要素によって大きな遅延時間が発生することが解消される。図8は、図7の本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のDCオフセット電圧をキャンセルするためのDCオフセットキャンセル回路の構成をより詳細に示す図である。図8に示したように、デジタルアナログ変換器DAC0は、複数ビットのデジタルDACコード入力信号DACS、DAC2、DAC1、DAC0に対応したアナログ出力電流を生成する。すなわち、このデジタルアナログ変換器DAC0は、電流ステアリング型DA変換器と呼ばれる。最上位ビットのDACコード入力信号DACSはアナログ出力電流の符号を示し、下位ビットから最下位ビットのDACコード入力信号DAC2、DAC1、DAC0はアナログ出力電流の絶対値を示す。また、DACコードと複数ビットのDACコード入力信号DACS、DAC2、DAC1、DAC0との関係は、図1に関係して既に説明済みである。図8に示したデジタルアナログ変換器DAC0では、図1と全く同様に直流基準電圧VBGの直流電圧が、演算増幅回路OPA0、PチャンネルMOSトランジスタMP0と抵抗R0とによって電流に変換される。電源電圧をVDDとすると、上記式で与えられる直流基準電流IREFが、PチャンネルMOSトランジスタMP0のドレインからNチャンネルMOSトランジスタMN0のドレインへ流れる。図8に示したNチャンネルMOSトランジスタMN0、MN1、MN2、MN3は全て同じ特性であり、図1と全く同様に、図8において記号mで示される整数は各NチャンネルMOSトランジスタの並列数を示している。例えば、m=1のトランジスタMN1は1個のみ存在し、m=4のトランジスタMN3は4個のMN1と同じサイズのトランジスタが並列に接続される。このようにすると、ハイレベルHの最下位ビットのDACコード入力信号DAC0によってスイッチSW0をオンすることによりNチャンネルMOSトランジスタMN1のドレインにはIREFが流入して、ハイレベルHの第2ビットのDACコード入力信号DAC1によってスイッチSW1をオンすることによりNチャンネルMOSトランジスタMN2のドレインには2×IREFが流入して、ハイレベルHの第3ビットのDACコード入力信号DAC2によってスイッチSW2をオンすることによりNチャンネルMOSトランジスタMN3のドレインには4×IREFが流入する。スイッチSW0、SW1、SW2がオフすると、NチャンネルMOSトランジスタMN0、MN1、MN2のドレイン電流はゼロとなる。従って、DACコード入力信号DAC2、DAC1、DAC0へのDACコードのハイレベルH=1とローレベルL=0に応答して、図1のスイッチ極性図200に従ってスイッチSW0、SW1、SW2、SWSがオンオフ動作するので、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutは、下記のようになる。すなわち、図8に示したDCオフセットキャンセル回路では、DACS=0の時、IDACout=0IDACout=×IREFDACS=1の時、IDACout=×IREFIDACout=0となる。ここで図8に示したDCオフセットキャンセル回路でも、極性切り換えスイッチSWSの端子2側へ流入する電流を正とすると、デジタルアナログ変換器DAC0のアナログ出力電流IDACoutは下記のようになる。IDACout=IDACout-IDACout図3は、図7の本発明の実施の形態1による半導体集積回路に内蔵されるDCオフセットキャンセル回路のデジタルアナログ変換器DAC0のアナログ出力電流IDACoutとDACコードとの関係を示す図である。図3に示すようにDACコードが0から7まではアナログ出力電流IDACoutが0から7×IREFまで増加する一方、DACコードが8から15まではアナログ出力電流IDACoutが0から-7×IREFまで減少する。≪DCオフセットキャンセル回路の動作≫図9は、図8に示す本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のDCオフセット電圧をキャンセルするためのDCオフセットキャンセル回路のDCオフセットキャンセル動作を説明するための図である。図9のタイミングチャートに示すように、オフセットキャンセル制御回路100のクロック信号入力端子にはクロック信号CLKが供給され、DCオフセットキャンセル動作の開始時には、ハイレベルH1のオフセット補償開始信号CALがオフセットキャンセル制御回路100と切り換えスイッチSWIOに供給される。従って、切り換えスイッチSWIOでは、一方の1端子と他方の1端子とは一方の3端子と他方の3端子とそれぞれオン状態で接続されて、一方の2端子と他方の2端子とは一方の3端子と他方の3端子とそれぞれオフ状態で非接続とされる。尚、図9のタイミングチャートにおいて、クロック信号CLKの上部に示されたP1~P6はクロック信号CLKの番号を示している。第1番目P1のクロック信号CLKの立ち下がりエッジで、図8に示すDCオフセットキャンセル回路によるDCオフセットキャンセル動作を開始するためにハイレベルH1のオフセット補償開始信号CALが供給される。第1番目P1のクロック信号CLKの立ち下がりエッジでハイレベルH1のオフセット補償開始信号CALが供給されたとき、複数ビットのデジタル信号DACS、DAC2、DAC1、DAC0はまだローレベルL0である。図9のタイミングチャートでは、バイカッド構成のアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBの最初のDCオフセット電圧VOS1は一例として正のDCオフセット電圧となっているが、負のDCオフセット電圧となる場合もある。最初のDCオフセット電圧VOS1が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、最初のDCオフセット電圧VOS1が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第2番目P2のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0によるDCオフセット電圧VOS1の判定結果を記憶する。従って、正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100は極性切り換えスイッチSWSの3端子-1端子の間をオン状態に3端子-2端子の間をオフ状態にそれぞれ制御して、負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100は極性切り換えスイッチSWSの3端子-1端子の間をオフ状態に3端子-2端子の間をオン状態にそれぞれ制御する。従って、DCオフセット電圧VOS1が正のDCオフセット電圧の場合にはアクティブRCローパスフィルタ300の差動出力端子OUTからデジタルアナログ変換器DAC0へアナログ出力電流IDACoutが流れてDCオフセット電圧VOS1が負側へシフトして、DCオフセット電圧VOS1が負のDCオフセット電圧の場合にはアクティブRCローパスフィルタ300の差動出力端子OUTBからデジタルアナログ変換器DAC0へアナログ出力電流IDACoutが流れてDCオフセット電圧VOS1が相対的に正側へシフトするものである。このようにアクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0のアナログ出力電流IDACoutが流れるように、オフセットキャンセル制御回路100は、極性切り換えスイッチSWSでの切り換えを実行する。それ以後の最上位ビットのDACコード入力信号DACSには、第2番目P2のクロック信号CLKの立ち下がりエッジのタイミングでオフセットキャンセル制御回路100に記憶された最上位ビットのDACコード入力信号DACSの値DACSが使用される。次に、第3番目P3のクロック信号CLKの立ち上がりエッジで、オフセットキャンセル制御回路100は、以下の関係のDACコード入力信号DAC2、DAC1、DAC0をデジタルアナログ変換器DAC0へ供給する。DACS=DACSDAC2=ハイレベルH1DAC1=ローレベルL0DAC0=ローレベルL0この関係のDACコード入力信号DAC2、DAC1、DAC0に応答して、図3に示したDACコードに依存する最初のアナログ出力電流IDACoutが、アクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0の出力へ流れる。その結果、この出力端子電圧の高い出力端子に接続された抵抗R22には、最初のアナログ出力電流IDACoutによる電圧降下が発生する。従って、電圧比較器CMP0の非反転入力端子と反転入力端子との間の校正DCオフセット電圧VOS2は、アクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBでのDCオフセット電圧VOS1と略等しい最初の校正DCオフセット電圧の値から最初のアナログ出力電流IDACoutに応答して第2番目の校正DCオフセット電圧VOS2に変化する。次の第3番目P3のクロック信号CLKの立ち上がりエッジに応答する第2番目の校正DCオフセット電圧VOS2が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、第2番目の校正DCオフセット電圧VOS2が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第3番目P3のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0による第2番目の校正DCオフセット電圧VOS2の判定結果を記憶する。従って、第2番目の校正DCオフセット電圧VOS2が正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はハイレベルH1の上位2ビット目のDACコード入力信号DAC2によりスイッチSW2の3端子-1端子の間をオン状態に3端子-2端子の間をオフ状態にそれぞれ制御する一方、第2番目の校正DCオフセット電圧VOS2が負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はローレベルL0の上位2ビット目のDACコード入力信号DAC2によりスイッチSW2の3端子-1端子の間をオフ状態に3端子-2端子の間をオン状態にそれぞれ制御する。それ以後の上位2ビット目のDACコード入力信号DAC2には、第3番目P3のクロック信号CLKの立ち下がりエッジのタイミングでオフセットキャンセル制御回路100に記憶された上位2ビット目のDACコード入力信号DAC2の値DAC2が使用される。次に、第4番目P4のクロック信号CLKの立ち上がりエッジで、オフセットキャンセル制御回路100は、以下の関係のDACコード入力信号DAC2、DAC1、DAC0をデジタルアナログ変換器DAC0へ供給する。DACS=DACSDAC2=DAC2DAC1=ハイレベルH1DAC0=ローレベルL0この関係のDACコード入力信号DAC2、DAC1、DAC0に応答して、図3に示すDACコードに依存する2番目のアナログ出力電流IDACoutが、アクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0の出力へ流れる。その結果、電圧比較器CMP0の非反転入力端子と反転入力端子との間の校正DCオフセット電圧VOS2は、第2番目の校正DCオフセット電圧の値から2番目のアナログ出力電流IDACoutに応答して第3番目の校正DCオフセット電圧VOS2に変化する。第4番目P4のクロック信号CLKの立ち上がりエッジに応答する第3番目の校正DCオフセット電圧VOS2が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、第3番目の校正DCオフセット電圧VOS2が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第4番目P4のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0による第3番目の校正DCオフセット電圧VOS2の判定結果を記憶する。従って、第3番目の校正DCオフセット電圧VOS2が正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はハイレベルH1の上位3ビット目のDACコード入力信号DAC1によってスイッチSW1の3端子-1端子との間をオン状態に3端子-2端子との間をオフ状態にそれぞれ制御する一方、第3番目の校正DCオフセット電圧VOS2が負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はローレベルL0の上位3ビット目のDACコード入力信号DAC1によってスイッチSW2の3端子-1端子との間をオフ状態に3端子-2端子との間をオン状態にそれぞれ制御する。それ以後の上位3ビット目のDACコード入力信号DAC1には、第4番目P4のクロック信号CLKの立ち下がりエッジのタイミングでオフセットキャンセル制御回路100に記憶された上位3ビット目のDACコード入力信号DAC1の値DAC1が使用される。次に、第5番目P5のクロック信号CLKの立ち上がりエッジで、オフセットキャンセル制御回路100は、以下の関係のDACコード入力信号DAC2、DAC1、DAC0をデジタルアナログ変換器DAC0へ供給する。DACS=DACSDAC2=DAC2DAC1=DAC1DAC0=ハイレベルH1この関係のDACコード入力信号DAC2、DAC1、DAC0に応答して、図3に示すDACコードに依存する3番目のアナログ出力電流IDACoutが、アクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBの出力端子電圧の高い出力端子からデジタルアナログ変換器DAC0の出力へ流れるものとなる。従って、電圧比較器CMP0の非反転入力端子と反転入力端子との間の校正DCオフセット電圧VOS2は、第3番目のDCオフセット電圧の値から3番目のアナログ出力電流IDACoutに応答して第4番目の校正DCオフセット電圧VOS2に変化する。次に第5番目P5のクロック信号CLKの立ち上がりエッジに応答する第4番目の校正DCオフセット電圧VOS2が正のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはハイレベルH1となり、第4番目の校正DCオフセット電圧VOS2が負のDCオフセット電圧の場合には電圧比較器CMP0の出力CMPはローレベルL0となる。第5番目P5のクロック信号CLKの立ち下がりエッジで、オフセットキャンセル制御回路100は電圧比較器CMP0による第4番目の校正DCオフセット電圧VOS2の判定結果を記憶する。従って、第4番目の校正DCオフセット電圧VOS2が正のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はハイレベルH1の最下位ビットのDACコード入力信号DAC0によってスイッチSW0の3端子-1端子との間をオン状態に3端子-2端子との間をオフ状態にそれぞれ制御する一方、第4番目の校正DCオフセット電圧VOS2が負のDCオフセット電圧の場合にはオフセットキャンセル制御回路100はローレベルL0の最下位ビットのDACコード入力信号DAC0によってスイッチSW2の3端子-1端子との間をオフ状態に3端子-2端子との間をオン状態にそれぞれ制御する。それ以後の最下位ビットのDACコード入力信号DAC0には、第5番目P5のクロック信号CLKの立ち下がりエッジのタイミングでオフセットキャンセル制御回路100に記憶された最下位ビットのDACコード入力信号DAC0の値DAC0が使用される。この時点で、電圧比較器CMP0の非反転入力端子と反転入力端子との間の校正DCオフセット電圧VOS2は、DCオフセットキャンセル回路のDCオフセットキャンセル動作によって、±0.5×IREF×RDの小さい電圧値に収束するものとなる。最後にDCオフセットキャンセル回路のDCオフセットキャンセル動作を終了するために、第6番目P6のクロック信号CLKのP6の立ち下がりエッジのタイミングにて、オフセットキャンセル制御回路100と切り換えスイッチSWIOとに供給されるオフセット補償開始信号CALがハイレベルH1からローレベルL0に変化させる。従って、切り換えスイッチSWIOでは、一方の1端子と他方の1端子とは一方の3端子と他方の3端子とそれぞれオフ状態で非接続されて、一方の2端子と他方の2端子とは一方の3端子と他方の3端子とそれぞれオン状態で接続され、DCオフセットキャンセル動作が終了される。すなわち、図8に示した本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機においては、デジタルアナログ変換器DAC0の最終的なアナログ出力電流によりバイカッド構成のアクティブRCローパスフィルタ300の2個の負帰還抵抗R2、R2のいずれか一方の電圧降下が増大するので、アクティブRCローパスフィルタ300の差動出力端子OUTT、OUTBでのDCオフセット電圧VOS1の電圧レベルは略ゼロに調整されるものである。《受信機の受信ミキサの構成》図10は、図7に示した本発明の実施の形態1による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサMIXERの構成を示す図である。図10に示したように、ダイレクトコンバージョン方式の受信機の受信ミキサMIXERは、受動ミキサPMと電流電圧変換器IVCとによって構成されている。受動ミキサPMの一方の容量C3の一端と他方の容量C3の一端には、図7に示した低雑音増幅器LNAの差動出力端子から生成される非反転RF受信増幅信号RFと反転RF受信増幅信号RFBがそれぞれ供給される。受動ミキサPMの一方の容量C3の他端は、一方のPチャンネルMOSトランジスタMp1のドレインソース電流経路を介して電流電圧変換器IVCの演算増幅器OPA3の反転入力端子-に接続される。受動ミキサPMの他方の容量C3の他端は、他方のPチャンネルMOSトランジスタMpbのドレインソース電流経路を介して電流電圧変換器IVCの演算増幅器OPA3の反転入力端子-に接続される。また、受動ミキサPMの一方の容量C3の他端は、一方のPチャンネルMOSトランジスタMpのドレインソース電流経路を介して電流電圧変換器IVCの演算増幅器OPA3の非反転入力端子に接続される。受動ミキサPMの他方の容量C3の他端は、他方のPチャンネルMOSトランジスタMp1bのドレインソース電流経路を介して電流電圧変換器IVCの演算増幅器OPA3の非反転入力端子に接続される。PチャンネルMOSトランジスタMp1のゲート端子とPチャンネルMOSトランジスタMp1bのゲート端子とに図7に示したRF受信ローカル発振器RF_OSCから生成される非反転RF受信ローカル信号LOが供給され、PチャンネルMOSトランジスタMpのゲート端子とPチャンネルMOSトランジスタMpbのゲート端子とには図7に示したRF受信ローカル発振器RF_OSCから生成される反転RF受信ローカル信号LOBが供給される。受動ミキサPMに使用されているPチャネルMOSトランジスタのバックゲートは、図10では図示されていない高電圧の電源電圧端子へ接続されている。これによって大きな信号が低雑音増幅器LNAから入力されても、ドレインあるいはソースとバックゲートとの間のPN接合ダイオードがオンして、受動ミキサとしての動作を損なわれることはない。他の構成例としては、受動ミキサPMを、NチャネルMOSトランジスタで構成することも可能である。この場合,NチャネルMOSトランジスタのバックゲートはグランドへ接続する。電流電圧変換器IVCでは、演算増幅器OPA3の反転入力端子-と非反転出力端子の間には帰還容量C1と帰還抵抗R3とが並列に接続され、演算増幅器OPA3の非反転入力端子と反転出力端子-の間には帰還容量C1と帰還抵抗R3とが並列に接続されている。演算増幅器OPA3の非反転出力端子と反転出力端子-の間に生成される差動受信ベースバンド信号は、入力信号電圧VINとしてバイカッド構成のアクティブRCローパスフィルタ300の非反転入力端子INT、反転入力端子INBに供給される。尚、電流電圧変換器IVCの演算増幅器OPA3には非反転入力端子と反転入力端子-の直流バイアス電圧レベルであるコモンモード電圧VCMが供給されることによって、演算増幅器OPA3の反転出力端子-と非反転出力端子とのコモン電圧が検出され、検出された反転出力端子-と非反転出力端子とのコモン電圧がコモンモード電圧VCMと一致するように演算増幅器OPA3内部のバイアス電流が調節される。その結果、電流電圧変換器IVCの演算増幅器OPA3では、反転入力端子-と非反転入力端子の入力コモン電圧と非反転出力端子と反転出力端子-の出力コモン電圧とが略同一の電圧レベルとなって、抵抗R3の直流電流を略ゼロに削減することが可能となる。図10に示した本発明の実施の形態1による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサMIXERとしての受動ミキサPMは、電源電圧VDDからの電力が不必要であると言う利点を有する。図11は、図7に示した本発明の実施の形態1による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサMIXERの他の構成を示す図である。図11に示したように、ダイレクトコンバージョン方式の受信機の受信ミキサMIXERは、能動ミキサであるギルバートセルGCとソースフォロワSFとコモン電圧生成部CVGとによって構成されている。図11に示すように、ギルバートセルGCは、図7に示した低雑音増幅器LNAの出力から生成されるRF受信増幅信号RFによって駆動される第1差動対M1、M2と、図7に示したRF受信ローカル発振器RF_OSCの出力から生成されるRF受信ローカル信号LOによって駆動される第2差動対M3、M4および第3差動対M5、M6とよって、ダブルバランスミキサとして構成されている。第1差動対のNチャンネルMOSトランジスタM1、M2のソース端子と接地電圧GNDとの間には、3個のソース抵抗Rs1、Rs2、Rs3がπ型接続されている。第1差動対の一方のNチャンネルMOSトランジスタM1のドレイン端子は第2差動対のNチャンネルMOSトランジスタM3、M4のソース端子に接続され、第1差動対の他方のNチャンネルMOSトランジスタM2のドレイン端子は第3差動対のNチャンネルMOSトランジスタM5、M6のソース端子に接続されている。第2差動対の一方のNチャンネルMOSトランジスタM3のドレイン端子と第3差動対の一方のNチャンネルMOSトランジスタM5のドレイン端子は一方のドレイン負荷抵抗Rd1を介して電源電圧VDDに接続され、第2差動対の他方のNチャンネルMOSトランジスタM4のドレイン端子と第3差動対の他方のNチャンネルMOSトランジスタM6のドレイン端子は他方のドレイン負荷抵抗Rd2を介して電源電圧VDDに接続されている。ソースフォロワSFは、ゲート端子がギルバートセルGCの一方のドレイン負荷抵抗Rd1の一方の出力電圧によって駆動される一方のNチャンネルMOSトランジスタM7と、ゲート端子がギルバートセルGCの他方のドレイン負荷抵抗Rd2の他方の出力電圧によって駆動される他方のNチャンネルMOSトランジスタM8とを含んでいる。両方のNチャンネルMOSトランジスタM7、M8のドレイン端子は電源電圧VDDに接続され、一方のNチャンネルMOSトランジスタM7のソース端子は抵抗Rs7を介して接地電圧GNDに接続され、方のNチャンネルMOSトランジスタM8のソース端子は抵抗Rs8を介して接地電圧GNDに接続されている。両方のNチャンネルMOSトランジスタM7、M8のソース端子との間に生成される差動受信ベースバンド信号は、入力信号電圧VINとしてバイカッド構成のアクティブRCローパスフィルタ300の非反転入力端子INT、反転入力端子INBに供給される。更に両方のNチャンネルMOSトランジスタM7、M8のソース端子との間に生成される差動受信ベースバンド信号はコモン電圧生成部CVGの一方の抵抗Rc7の一端と他方の抵抗Rc7の一端とに供給され、コモン電圧生成部CVGの一方の抵抗Rc7の他端と他方の抵抗Rc7の他端の共通接続ノードからコモンモード電圧VCMが生成される。コモン電圧生成部CVGから生成されるコモンモード電圧VCMは、ソースフォロワSFに接続されたバイカッド構成のアクティブRCローパスフィルタ300の第1段の演算増幅器OPA1と第2段の演算増幅器OPA2とに供給される。その結果、図11に示した本発明の実施の形態1による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機でも、バイカッド構成のアクティブRCローパスフィルタ300の第1段の演算増幅器OPA1と第2段の演算増幅器OPA2では、反転入力端子-と非反転入力端子の入力コモン電圧と非反転出力端子と反転出力端子-の出力コモン電圧とが略同一の電圧レベルとなって、バイカッド構成のアクティブRCローパスフィルタ300の抵抗R2、R3の直流電流を略ゼロに削減することが可能となる。図11に示した本発明の実施の形態1による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサMIXERとしての能動ミキサであるギルバートセルGCは、図10にて示した受動ミキサPMと比較して、ギルバートセルGCの増幅利得によって低雑音であると言う利点を有する。《コモンモードフィードバック回路形式の演算増幅器》図12は、図7に示した本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブRCローパスフィルタ300の第1段の演算増幅器OPA1と第2段の演算増幅器OPA2の各演算増幅器として使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。図12に示すように、コモンモードフィードバック回路形式の演算増幅器は、差動対トランジスタとしてのNチャンネルMOSトランジスタMn、Mnbと、能動負荷トランジスタとしてのPチャンネルMOSトランジスタMp、Mpbと、演算増幅器のバイアス電流を流す電流源トランジスタとしてのNチャンネルMOSトランジスタMncと、平均電圧検出回路AVCと、コモンモードフィードバック回路CMFBCとを含んでいる。差動対トランジスタの一方のNチャンネルMOSトランジスタMnのゲート端子と他方のNチャンネルMOSトランジスタMnbのゲート端子とに、演算増幅器の非反転入力端子の非反転入力信号Vinと反転入力端子-の反転入力信号Vin-とが供給される。従って、差動対トランジスタの一方のNチャンネルMOSトランジスタMnのドレイン端子と他方のNチャンネルMOSトランジスタMnbのドレイン端子とから、演算増幅器の反転出力端子-の反転出力信号Vout-と非反転出力端子の非反転出力信号Voutとが生成される。演算増幅器の反転出力端子-の反転出力信号Vout-と非反転出力端子の非反転出力信号Voutとは平均電圧検出回路AVCの一方の入力端子と他方の入力端子に供給されることによって、平均電圧検出回路AVCの出力端子から反転出力信号Vout-と非反転出力信号Voutとの平均電圧であるコモン電圧VAVが検出される。平均電圧検出回路AVCにより検出されたコモン電圧VAVはコモンモードフィードバック回路CMFBCの非反転入力端子に供給され、コモンモードフィードバック回路CMFBCの反転入力端子-にはコモンモード電圧VCMが供給される。このコモンモード電圧VCMの電圧レベルは演算増幅器の非反転入力信号Vinと反転入力信号Vin-との直流バイアス電圧レベルであるので、コモン電圧VAVとコモンモード電圧VCMとが一致するように電流源トランジスタのNチャンネルMOSトランジスタMncのバイアス電流がコモンモードフィードバック回路CMFBCの出力信号によって調整される。図13は、図7に示した本発明の実施の形態1による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブRCローパスフィルタ300の第1段の演算増幅器OPA1と第2段の演算増幅器OPA2の各演算増幅器としてより好適な使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。図13に示すコモンモードフィードバック回路形式の演算増幅器が、図12に示すコモンモードフィードバック回路形式の演算増幅器と相違するのは、下記の点である。すなわち、図13に示すコモンモードフィードバック回路形式の演算増幅器の平均電圧検出回路AVCは、ソースフォロワとして動作する2個のNチャンネルMOSトランジスタMns、Mnsbと2個の抵抗R4、R4bを含んでいる。ソースフォロワの一方のNチャンネルMOSトランジスタMnsのゲート端子と他方のNチャンネルMOSトランジスタMnsbのゲート端子とには、演算増幅器の他方のNチャンネルMOSトランジスタMnbのドレイン端子の非反転出力信号Voutと一方のNチャンネルMOSトランジスタMnのドレイン端子の反転出力信号Vout-とがそれぞれ供給されている。ソースフォロワの両方のNチャンネルMOSトランジスタMns、Mnsbのドレイン端子は電源電圧VDDに共通接続され、ソースフォロワの一方のNチャンネルMOSトランジスタMnsのソース端子と他方のNチャンネルMOSトランジスタMnsbのソース端子とは抵抗R4の一端と抵抗R4bの一端にそれぞれ接続され、抵抗R4の他端と抵抗R4bの他端との共通接続点から平均電圧検出回路AVCによって検出されたコモン電圧VAVが生成される。コモンモードフィードバック回路CMFBCの反転入力端子-には、他のソースフォロワとしてのNチャンネルMOSトランジスタMnscのゲートソースを介してコモンモード電圧VCMが供給される。図13に示したコモンモードフィードバック回路形式の演算増幅器によれば、2個の抵抗R4、R4bの抵抗値を高抵抗にしなくてもソースフォロワとして動作する2個のNチャンネルMOSトランジスタMns、Mnsbの動作によって演算増幅器のオープンループゲインの低下が回避可能となる。またソースフォロワとして動作する2個のNチャンネルMOSトランジスタMns、Mnsbのゲートソース間レベルシフト電圧は、他のソースフォロワのNチャンネルMOSトランジスタMnscのゲートソース間レベルシフト電圧によって補償されることが可能となる。[実施の形態2]《直交ダウンコンバージョン方式の受信機》図14は、図7乃至図13を参照して説明した本発明の実施の形態1による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機を、同相成分のIチャネルと直交成分のQチャネルの2系統のアナログベースバンド部を有する直交ダウンコンバージョン方式に適用した本発明の実施の形態2による受信機の構成を示す図である。図14に示した本発明の実施の形態2による直交ダイレクトダウンコンバージョン方式の受信機は、アンテナ10、バンドパスフィルタ20、低雑音増幅器30、I信号ミキサ40、第1チャネル選択フィルタ50、第1増幅器60、Q信号ミキサ70、第2チャネル選択フィルタ80、第2増幅器90、90度移相器100、RF電圧制御発振器110を具備している。図14の直交ダイレクトダウンコンバージョン方式の受信機では、低雑音増幅器30、I信号ミキサ40、第1チャネル選択フィルタ50、第1増幅器60、Q信号ミキサ70、第2チャネル選択フィルタ80、第2増幅器90、90度移相器100、RF電圧制御発振器110は、携帯電話端末に搭載される半導体集積回路の半導体チップに集積化されている。RF電圧制御発振器110と90度移相器100とによって、90度の位相差を持つIローカル信号とQローカル信号とがI信号ミキサ40とQ信号ミキサ70とにそれぞれ供給される。アンテナ10によって受信されたRF受信信号はバンドパスフィルタ20を介して低雑音増幅器30の入力端子に供給され、低雑音増幅器30のRF受信増幅信号は直交ダウンコンバージョンミキサを構成するI信号ミキサ40とQ信号ミキサ70にそれぞれ供給される。I信号ミキサ40から生成されるIベースバンド信号は第1チャネル選択フィルタ50と第1増幅器60に供給される一方、Q信号ミキサ70から生成されるQベースバンド信号は第2チャネル選択フィルタ80と第2増幅器90とに供給される。図14に示した直交ダイレクトダウンコンバージョン方式の受信機では、同相成分のIチャネルのための第1チャネル選択フィルタ50と第1増幅器6とは、実際には図7乃至図13を参照して説明した本発明の実施の形態1による半導体集積回路に内蔵されたバイカッド構成のアクティブRCローパスフィルタ300のフィルタ処理と増幅機能との2つの機能によって実現されている。また更に図14に示した直交ダイレクトダウンコンバージョン方式の受信機では、直交成分のQチャネルのための第2チャネル選択フィルタ80と第2増幅器90とは、実際には図7乃至図13を参照して説明した本発明の実施の形態1による半導体集積回路に内蔵されたバイカッド構成のアクティブRCローパスフィルタ300のフィルタ処理と増幅機能との2つの機能によって実現されている。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、本発明の実施の形態による半導体集積回路で使用されるNチャンネルMOSトランジスタは、NPN型バイポーラトランジスタに置換されることが可能である。更に本発明の実施の形態による半導体集積回路で使用されるPチャンネルMOSトランジスタは、PNP型バイポーラトランジスタに置換されることが可能である。また更に本発明の実施の形態による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話以外の無線通信端末にも適用されることが可能である。"