Verilog

Verilog elektronik sistemleri modellemek için kullanılan bir donanım tanımlama dilidir. Verilog (bazen “Verilog HDL” olarak da adlandırılır) analog, sayısal ve karışık işaretli devrelerin tasarımını, doğrulanmasını ve yürütülmesini değişik düzeylerde desteklemektedir.

Verilog dilinin tasarımcıları dilin C programlama diline yakın bir söz dizimine sahip olmasını istemişlerdir. Böylece bu dile yatkın olan mühendislerin dili kolayca kullanmasını amaçlamışlardır. Dil küçük/büyük harf duyarlılığına sahiptir ve temel denetim akışının “if” ve “while” gibi anahtar kelimeleri, C'ye benzemektedir.

Verilog birkaç temel yönde C’den farklıdır. Verilog bir blok kodu tanımlamak için kıvrık parantezler yerine Begin/End kullanmaktadır. Verilog 95 ve 2001 işaretçi veya yinelemeli alt yordamlar yapılarına sahip değildir fakat SystemVerilog bu özelliklere sahiptir. Son olarak Donanım Tanımlama Dilleri için çok önemli olan zaman kavramı C dilinde bulunmamaktadır.

Verilog geleneksel programlama dilleri gibi basamaklarını tam olarak ardışık bir şekilde yürütmez. Verilog tasarımı modüller arasında bir hiyerarşi bulundurur. Modüller bir takım giriş, çıkış ve çift yönlü portlar şeklinde tanımlanır. Bir modül içinde yazmaç ve kablo listesi bulunur. Eş zamanlı ve ardışık ifadeler modülün davranışını; portların, kabloların ve yazmaçların arasındaki ilişki ile tanımlar. Ardışık ifadeler bir begin/end bloğuna konur ve blokla beraber ardışık olarak yürütülür. Tüm eş zamanlı ifadeler ve begin/end blokları koşut olarak yürütülür. Bir modül aynı zamanda diğer bir modülün bir veya daha çok örneğini içererek bir alt-davranışı belirtebilir.

Eğer tasarımdaki modüller sadece sentezlenebilir ifadeler içeriyorsa bu tasarımın donanımda gerçekleştirilecek temel bileşenlerini ve bağlantılarını içeren netlist, yazılım sayesinde sentezlenebilir. Elde edilen bu netlist bir tümleşik devreyi (örn. ASIC veya FPGA) tanımlamak amacıyla kullanılabilir.

Verilog 1983/1984 yıllarında Automated Integrated Design Systems (daha sonraları “ Gateway Design Automation” olarak ismi değiştirildi) Phil Moorby ve Prabhu Goel tarafından icat edilmiştir.1985 yılında ise donanım modelleme dili olarak değiştirilmiştir. Gateway Design Automation firması daha sonra Cadence tarafından 1990 yılında satın alınmıştır. Cadence şu anda Gateway firmasının Verilog diline ve Verilog-XL simülatörünün haklarına tamamen sahiptir.

VHDL’in o zamanlarki yükselen başarısı karşısında Cadence, dili standardlaştırmaya açmaya karar vermiştir. Cadence Verilog’u genel bir alan adresine taşımıştır Open Verilog International (OVI) ( Accellera olarak biliniyor).Verilog daha sonraları IEEE’ye verilmiştir. IEEE Standard 1364-1995 , Verilog-95 olarak referans gösterilir.

Orijinal Verilog-95 standardında kullanıcılar tarafından bulunan eksikler kapatılarak IEEE’ye tekrar gönderilen standarttır. Bu eklemeler sonrasında Verilog-2001 IEEE Standard 1364-2001 şeklinde referans gösterilir.

Verilog 2005 (IEEE Standard 1364-2005) SystemVerilog ile karıştırılmamalıdır. Verilog’un bu sürümü birkaç küçük düzeltme, özellik açıklaması ve birkaç yeni dil özelliği içermektedir.

Tüm benzetim yürütülürken , “<=” işleci ile atanmış bütün sinyaller, işlemlerini aynı anda gerçekleşen tüm ifadeler yürütüldükten sonra yapılacak şekilde sıraya sokarlar. Bu işlece tıkanmasız (non-blocking) işleç denmektedir. Bir olaydaki tüm ifadeler yürütüldükten sonra, sıralanmış atanmalar yapılır. Bu olay eş zamanlı davranan kodların daha kolay çalıştırılmasını sağlar.

Yukarıdaki örnekte, flop1 değeri, flop2’ye atanmıştır. Benzer şekilde flop2 değeri, flop1’e atanmıştır. Bu ifadeler aynı zaman olayında yürütülmektedir. İfadeler “<=” tıkanmasız işleç ile kodlandığından, işlemler olayın sonunda yapılacak şekilde sıralanmıştır. O zamana kadar, flop1 ve flop2 için ihtiyaç duyulan değerler zaman olayının başındaki değerlerdir. Bu demektir ki atamalar alakasız bir şekilde sıralansa dahi aynı sonuç elde edilecektir. Flop1 ve flop2 her saat vuruşunda (clock olayında) değerlerini takas edeceklerdir.

Bu atama için bir diğer seçenek ise tıkanmalı (blocking) olarak bilinen “=” işlecidir. Bu işleç kullanıldığında olaylar diğer dillerdeki gibi bir sıra halinde meydana gelir.

Eğer yukarıdaki örnekte “<=” işleç yerine “=” tıkamalı işleci kullanılsaydı, ifadeler sırası davranışı etkilerdi. Reset flop2’yi 1 e, flop1 de 0 a değiştirirdi. Clock olayı daha sonra flop1 i flop2’ye atardı(reset’ten sonra bu değer 1’dir).Sonraki ifade flop2’yi flop1’e atardı. Değerleri takaslamak yerine clock,flop1,flop2 1 olurdu ve değişmezdi.

Yukarıdaki “always” tümcesinin kullanımı diğerlerinden farklıdır. Örnek olarak, “always” tümcesindeki “b or e” koşulu b veya e parametrelerinin değişmesi koşulunda aşağıdaki ifadelerin yürütülmesi gerektiğini belirtir.5 birim zamanlık bir gecikmeden sonra b’nin değeri c’ye atanır ve c^e değeri görünmeyen bir yere atanır. 6 birim zaman sonra bu yerden d yazmacına atanır.

Bir işlem içinde (initial veya always bloğunun içinde) yürütülen işaretlerin her zaman “reg (yazmaç)” türünde olmalıdır. Dışarıdan yürütülen işlemlerde işaretler “wire(tel)” tipinde olmalıdır.”Reg” anahtar sözcüğü donanımsal bir yazmacı belirtmemektedir.

Sonraki ilginç yapı ise saydam mandaldır (transparent latch).Kapı işareti “geç” olarak ayarlandığında girişi çıkışa gönderecektir. Eğer kapı işareti “tut” olarak ayarlamışsa, çıkış işareti girişten bağımsız olarak aynı durumda kalacaktır.

Örnekte tıkanmasız atama kullanıldığına dikkat edilmelidir. Temel kurallardan biri “always” yapısı içerisinde “posedge” (pozitif kenar) veya “negedge” (negatif kenar) ifadeleri kullanıldığında “<=” işlecini kullanmaktır.

D flip-flop’un bir değişik türü, zamanuyumsuz sıfırlama (asynchronous reset) ile gerçekleştirilendir. Reset ifadesi geleneksel olarak yapı içerisindeki ilk “if” ifadesi olarak tanımlanmaktadır.

Bir sonraki değişik yapıda, hem zaman uyumsuz sıfırlama hem de zaman uyumsuz değer ataması kullanmaktadır. Geleneksel olarak “reset” terimi “set” terimi (değer ataması) ile takip edilmektedir.

Verilog işlemini belirtmek için iki tane farklı anahtar kelime bulunmaktadır. Bunlar “always” ve “initial” anahtar kelimeleridir. “Always” sözcüğü durum kontrolü (@) ifadesiyle tetiklenen serbest çalışan işlemleri ifade eder.”Initial” anahtar sözcüğü sadece bir kere yürütülen işlemler için kullanılır. Her ikisi de benzetimlik zamanının 0 anında “begin” yapısını kurar ve blok sonuna kadar yürütülür. Blok sona ulaştığında tekrar sıraya alınır. Genel düşünce “initial” bloğunun, “always’den” önce yürütüleceğinin varsayılmasıdır fakat “initial” bloğunun “always” bloğunun sadece bir kere çalıştıktan sonra duran özel bir durumu olarak düşünülmesi daha doğrudur.

Verilog’da “Fork/Join” yapısı koşut işlemler yaratmak amacıyla kullanılır. Fork/join çiftinin içindeki tüm ifadeler (veya bloklar) “fork” ile eş zamanlı olarak yürütülmeye başlanır. Yürütme “join” ile yürütmenin en uzun süren elemanın tamamlanmasıyla sona erer.

Yukarıdaki yazılan şekilde “ABC” veya “BAC” şeklinde bir sonuç almak mümkündür. Benzetimin sırası (ilk $write ve ikinci $write ifadelerinin sırası) simülatöre bağlıdır. Bu olay Verilog’daki en önemli durumlardan birini açığa çıkarmaktadır. Yarış koşulu adı verilen bu durumda yürütüm sırası sonuçların tutarlığını gölgeye düşürebilir.

Verilog’ta yürütüm sırası her zaman aynı olmayabilir. Bu durum iki sonucun çıkışa yarışması gibi düşünülebilir. Bu durum klasik bir örnekle açıklanmaktadır.

A ve b değerleri için ne çıktı verilecek? Cevap 0 ve 0 olabileceği gibi, 0 ve herhangi değer olabilir. Bu olay tamamen “initial” bloklarının yürütüm sırasına bağlıdır. Eğer benzetim programının sıralayıcısı dosyayı yukarıdan aşağıya ele alıyorsa 0 ve 0 sonucu alınır. Eğer aşağıdan yukarıya ele alıyorsa, b benzetimin başındaki 0’a çekilemeyen “a” değerini alacaktır. 3. “initial” bloğunda böyle bir problem yaşanmayacaktır çünkü #1 ifadesi ile küçük bir gecikme eklenmiştir.

Sistem görevleri basit giriş/çıkış ve değişik tasarım işlevleri için bulunmaktadır. Tüm sistem görevleri kullanıcı görevleri ve fonksiyonları ile karıştırılmaması amacıyla “$” ön takısını bulundurmaktadır. Bu bölüm çok kullanılan görevlerin kısa bir listesini ele almaktadır yeteri kadar kapsamlı değildir.