Curso VHDL.V53. Descripción de un Flip-flop D con clear asincrónico y habilitación del reloj.
Channel: Susana Canel
Date: 09/08/2019

En este video te explico la descripción VHDL de un flip-flop D, con clear asincrónico y habilitación del reloj. Te muestro la tabla de verdad a fin de realizar la arquitectura y  ver porqué la habilitación se denomina "habilitación del reloj". Uso un "process" con dos señales en la lista de sensibilidad. Para generar prioridades entre las señales de entrada y analizar condiciones uso "if...then" con la opción "elsif" y con un "if...then" anidado. Uso la función "rising_edge" para detectar el flanco creciente. Especifico incompletamente el "if" para inferir memoria. Analizo un "warning". Con la herramienta "Tool" del Quartus II y la opción "Technology Map Viewer (post Mapping)" te muestro el esquemático generado y te lo explico.  Si te parece útil la explicación no te olvides de darle un clic a "me gusta" ¡Gracias! Para contactarme entrá a mi sitio Web: https://susycursos.com. Puedes solicitarme a través de https://susycursos.com/contactame/  los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar.