Simulation d'un bloc logique combinatoire décrit en VHDL avec ModelSim
Channel: Jacques-Olivier Klein
Date: 29/04/2021

Simulation d'un bloc logique combinatoire décrit en VHDL avec ModelSim :
- se déplacer dans le bon répertoire, avec la commande CD, 
- créer la bibliothèque de travail WORK avec la commande VLIB, 
- compiler le fichier .VHD avec la commande VCOM, 
- lancer la simulation de l'entité avec la commande VSIM,
- ajouter les signaux à visualiser avec la commande ADD WAVE, 
- définir l'état des entrées sous forme d'un signal périodique avec l'interface graphique (ou une commande FORCE), 
- lancer la simulation.