Curso VHDL.V22. Descripción: memoria estática, asincrónica con bus de datos bidireccional, SRAM.
Channel: Susana Canel
Date: 02/12/2020

Muestro una descripción de una memoria estática, asincrónica, con bus de datos bidireccional. Explico el circuito esquemático RTL que generó la herramienta Netlist Viewers del Quartus II. Analizo los warnings de la compilación.

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Para contactarme entra a mi sitio Web: https://susycursos.com. Allí puedes ver, además de los códigos, todos los esquemas que usé en mis videos. También puedes solicitarme a través de https://susycursos.com/contactame/  los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción).

Puedes ver y descargar mis códigos fuente de: https://github.com/susanacanel/proyectos-vhdl.