Curso VHDL.V71. Testbench y simulación del registro PIPO sincrónico con reset sincrónico.
Channel: Susana Canel
Date: 25/10/2019

Te explico el testbench para un registro PIPO (parallel input parallel output), sincrónico de 4 bits, con reset sincrónico. Modelizo los tiempos de establecimiento (set up) y de mantenimiento (hold). Espero un franco ascendente de la señal de reloj usando "wait until" y la función "rising edge" aplicada a la señal de reloj. Activo y desactivo reset en varias oportunidades y compruebo su funcionamiento sincrónico. Luego de compilar si errores, analizo las señales generadas por el ModelSim. Si te parece útil la explicación no te olvides de darle un clic a "me gusta" ¡Gracias! Para contactarme entrá a mi sitio Web: https://susycursos.com. Puedes solicitarme a través de https://susycursos.com/contactame/  los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto.