پیش‌نویس:تلاش منطقی

تلاش منطقی روشی در طراحی و تحلیل مدار منطقی CMOS است که برای برآورد تأخیر انتشار و مقایسهٔ عملکرد گیت‌های منطقی به کار می‌رود. این روش امکان تخمین تأخیر نسبی گیت‌ها، انتخاب تعداد مراحل مناسب و تعییین اندازهٔ بهینه گیت‌ها را بدون نیاز به شبیه‌سازی دقیق فراهم می‌کند. تلاش منطقی یکی از ابزارهای متداول در طراحی مدار مجتمع با مقیاس بسیار بزرگ (VLSI) به‌شمار می‌رود و در طراحی مدارهای دیجیتال پرسرعت کاربرد گسترده‌ای دارد.

 پیشینه 
اصطلاح "تلاش منطقی" در سال ۱۹۹۱ توسط ایوان سادرلند و رابرت اسپراول معرفی شد. هدف از ارائه این روش، فراهم کردن راهی ساده برای تحلیل تأخیر مدارهای CMOS و بهینه‌سازی اندازهٔ گیت‌ها در مراحل اولیهٔ طراحی بود. نتایج این پژوهش‌ها بعدها در کتاب "Logical Effort: Designing Fast CMOS Circuits" منتشر شد.

 مفاهیم پایه 
در روش تلاش منطقی، تأخیر یک گیت به دو مولفهٔ اصلی تقسیم می‌شود:
 «تلاش منطقی» (g) که نسبت ظرفیت ورودی یک گیت به ظرفیت ورودی یک گیت معکوس‌کننده با توان محرکهٔ یکسان است.
 «تاخیر پارازیتی» (p) که بیانگر تأخیر ذاتی گیت ناشی از ساختار فیزیکی آن است.

همچنین کمیتی به نام «تلاش الکتریکی» (h) تعریف می‌شود که نسبت ظرفیت بار خروجی به ظرفیت ورودی گیت را نشان می‌دهد.

حاصل‌ضرب تلاش منطقی و تلاش الکتریکی، «تلاش مرحله» (stage effort) نامیده می‌شود:

تأخیر نرمال شدهٔ گیت از رابطهٔ به‌دست می‌آید. یا به‌صورت معادل .

که در آن:
 d تأخیر نرمال‌شده گیت است.
 g تلاش منطقی است.
 h تلاش الکتریکی است.
 p تأخیر پارازیتی است.

 تلاش مسیر 
در مدارهای چندمرحله‌ای، برای تحلیل کل مسیر از کمیتی به نام تلاش مسیر (path effort) استفاده می‌شود. تلاش مسیر حاصل‌ضرب تلاش‌های منطقی و الکتریکی مراحل مختلف مسیر است و برای تعیین اندازهٔ بهینه گیت‌ها و کمینه‌سازی تأخیر به‌کار می‌رود.

 مقادیر متداول 
برای برخی از گیت‌های منطقی استاندارد، مقادیر تقریبی تلاش منطقی به صورت زیر است:
+گیتتلاش منطقیNOT۱NAND۴/۳NOR۵/۳
مقادیر بزرگ‌تر نشان می‌دهند که گیت نسبت به یک معکوس‌کنندهٔ هم‌اندازه برای راه‌اندازی بار خروجی به تلاش بیشتری نیاز دارد و در نتیجه تأخیر بیشتری ایجاد می‌کند.

 کاربردها 
روش تلاش منطقی در زمینه‌های زیر کاربرد دارد:
 طراحی مدارهای دیجیتال پرسرعت
 بهینه‌سازی اندازهٔ ترانزیستورها
 تحلیل و کاهش تأخیر مسیرهای بحرانی
 طراحی ریزپردازنده‌ها و مدارهای VLSI
 ارزیابی اولیهٔ عملکرد مدار پیش از شبیه‌سازی دقیق

 جستارهای وابسته 

 طراحی مدار مجتمع
 تأخیر انتشار
 ریزپردازنده

 منابع 
Rabaey, Jan M. "Digital Integrated Circuits: A Design Perspective".

Weste, Neil H. E. ; Harris, David. "CMOS VLSI Desin: A Circuits and Systems Perspective".

Sutherland, Ivan; Sproull, Robert; Harris, David. "Logical Effort: Designing Fast CMOS Circuits". Morgan Kaufmann.