Напиши текст вакансии для должности "ASIC Prototyping Senior Engineer". Название компании: "Ядро Микропроцессоры". Расположение: Москва. График работы: Полный день. Опыт работы: От 3 до 6 лет. Ключевые навыки: 'Verilog HDL', 'FPGA', 'SystemVerilog', 'ASIC', 'netlist', 'нетлист', 'constraints', 'STA'

Задачи:  Создание прошивок для FPGA Xilinx для прототипирования SoC Адаптация блоков для ASIC, написанных на Verilog/SystemVerilog или представленных в netlist для Xilinx UltraScale+, под FPGA Стыковка блоков для ASIC, написанных на Verilog/SystemVerilog или представленных в netlist для Xilinx UltraScale+, с физическими уровнями FPGA (например, DDR4, PCIe, Ethernet, SATA, USB). Написание временных ограничений (constraints) для внешних интерфейсов. Применение имеющихся временных ограничений к внутренней логике FPGA. Масштабирование частоты работы блоков SoC в соответствии с планируемыми частотами ASIC Оптимизация дизайна FPGA по частоте, ресурсам и времени создания прошивок. Достижение наиболее высокой скорости работы прототипа.  Необходимый опыт и навыки:  Отличное знание синтезируемого подмножества SystemVerilog. Применение конструкций языка для сокращения времени разработки и минимизации количества ошибок Умение писать понятный код для возможности наследования другими инженерами Умение писать документацию на разрабатываемый блок Статический анализ кода с использованием соответствующих тулов (JG, Spyglass и др.) Общение с англоязычной техподдержкой  Желательно:  Программирование на C/C++ (для написания/отладки загрузчиков) Отладка embedded процессорных ядер по JTAG Разбор проблем с прототипом/чипом с использованием лабораторного оборудования (паяльник, мультиметр, осциллограф)