JAEA-Technology 2010-030特定用途向け集積回路(ASIC)用MOSFETの雑音評価(委託研究) Noise Evaluation of a MOSFET for an ASIC (Contract Research)山岸秀志　藤健太郎Hideshi YAMAGISHI and Kentaro TOH J-PARCセンター物質・生命科学ディビジョンMaterials and Life Science Division J-PARC Center September 2010 Japan Atomic Energy Agency日本原子力研究開発機構本レポートは独立行政法人日本原子力研究開発機構が不定期に発行する成果報告書です。本レポートの入手並びに著作権利用に関するお問い合わせは、下記あてにお問い合わせ下さい。なお、本レポートの全文は日本原子力研究開発機構ホームページ（http://www.jaea.go.jp）より発信されています。独立行政法人日本原子力研究開発機構　研究技術情報部　研究技術情報課〒319-1195　茨城県那珂郡東海村白方白根2番地4電話029-282-6387, Fax 029-282-5920, E-mail:ird-support@jaea.go.jp This report is issued irregularly by Japan Atomic Energy Agency Inquiries about availability and/or copyright of this report should be addressed to Intellectual Resources Section, Intellectual Resources Department, Japan Atomic Energy Agency 2-4 Shirakata Shirane, Tokai-mura, Naka-gun, Ibaraki-ken 319-1195 Japan Tel +81-29-282-6387, Fax +81-29-282-5920, E-mail-ird-support@jaea.go.jp © Japan Atomic Energy Agency, 2010
日本原子力研究開発機構  J-PARCセンター  物質・生命科学ディビジョン山岸秀志*、 藤健太郎(２０１０年　６月２８日受理) J-PARCのような強力パルス中性子源を用いた中性子散乱実験装置に使用される二次元中性子検出器システムでは、数１００チャンネルに及ぶ微小信号をリアルタイムで計測し、データを記録することが要求される。二次元中性子検出器の高速性と高位置分解能の両方を達成するためには多チャンネル微小信号を高いS/Nで個別に読み取り、信号処理することが要求される。高速且つ低雑音の多チャンネル計測システムを実現するには高性能ASICの開発が不可欠である。このASIC開発には高いgmのMOSFETエレメントが必要である。このため、これに必要な高いgmで低雑音のMOSFET構造の設計とその雑音評価を行った。本報告書は日本原子力研究開発機構が日本アドバンストテクノロジ一株式会社との業務委託契約により実施した研究成果に関するものである。 J-PARCセンター：〒319-1195　茨城県那珂郡東海村白方白根2-1 ＊派遣社員(日本アドバンストテクノロジー株式会社) Noise Evaluation of a MOSFET for an ASIC (Contract Research) Hideshi YAMAGISHI*  and Kentaro TOH Materials and Life Science Division, J-PARC Center, Japan Atomic Energy Agency Tokai-mura, Naka-gun, Ibaraki-ken (Received June 28, 2010) In two-dimensional position sensitive (2-D) neutron detectors used for neutron scattering experiments in the J-PARC, it is required that very small pulse signals consisted of several hundred channels should be measured with discriminating form noises and gamma ray signals and converted from analogue to digital signals in real time. To establish performances of neutron detectors such as fast response and a very small spatial resolution, multi-channel small signals should be measured and the signal processing should be carried out with high S/N ratios. For development of multi-channel electronics with fast response and very low noise, manufacture of an application specific integrated circuits (ASICs) with high performances is indispensable for the 2-D neutron detectors. Therefore, MOSFETs with high gm and low noise required for the ASIC were designed and the noise performances were studied and estimated. Keywords: MOSFET, CMOS, ASIC, Neutron Detector, Neutron Two-dimensional Position Detectors, Nuclear Electronics, Neutron Imaging, Neutron Scattering ... This work was performed by Japan Atomic Energy Agency under contract with Japan Advanced
2 2し3 4 4 S S 6 Fig.3.3. The zero-bias drain conductances of MP1, MP8, MP16 as a function of V gs. -------------------- Fig.3.4. Thermal channel noises as i 2 ⁄ Δf for MP1, MP8, MP16 as a function of V gs. --------------------- 7 Fig.3.5. The equivalent noises at the gate due to thermal channel noises for MP1, MP8, MP16 as a function of V es. -----    7 Fig.3.6. A noise model for induced gate noise in a p-MOSFET. - 7 Fig.3.7. Induced gate noises as i 2 ⁄ Δf at -0.7V of V gs for MP1, MP8, MP16 8 as a function of frequency. ------- Fig.3.8. Induced gate noises as i 2 ⁄ Δ f at 100 MHz of frequency for MP1, MP8, MP16 as a function of V gs. ------ 8 Fig.3.9. A noise model for flicker noise in a p-MOSFET. 9 Fig.3.10. Flicker noises as equivalent mean square voltage at the each gate for MP1, MP8, MP16 as a function of frequency. ------ 9 Fig.3.11. Flicker noises as mean square current at 100MHz in each drain for MP1, MP8, MP16 as a function of V es. -----    9 Fig.3.12. A noise model for gate resistance thermal noise in a p-MOSFET. ---------------------------------------- 10 Fig.3.13. An assembly model for p-MOSFETs with cascade and parallel connections. -------------------- 10 Fig.3.14. Gate resistance noises as equivalent mean square voltage at the each gate for MP1, MP8, MP16 as a function of frequency. ------- 12 Fig.3.15. Gate resistance noises as mean square current at each outlet of drain inMP1, MP8, MP16 as a function of V es. ------ 12 Fig.3.16. Gate resistance noises as equivalent mean square voltage at the each gate for MP1, MP8,MP16 compared with different MOS element patterns as a function of frequency. ------- 13 Fig.3.17. Gate resistance noises as mean square current at each outlet of drain in MP1, MP8, MP16 compared with different MOS element patterns as a function of V es. ----- 13 Fig.4.1. Equivalent noises as mean square voltage at the gate inlet in MP1. --------------------------------- 14 Fig.4.2. Equivalent noises as mean square voltage at the gate inlet in MP8. ----------------------------------- 14 Fig.4.3. Equivalent noises as mean square voltage at the gate inlet in MP16. -------------------------------- 14 Fig.4.4. Comparison between equivalent noises as mean square voltage at each gate inlet in MP1, MP8, MP16. ------- 14 Fig.2.1. Schematic structure of a p-MOSFET. - Fig.2.2. Schematic diagram of a p-MOSFET with several parasitic capacitances. ---------------------------- Fig.2.3. Schematic diagram of a high gm p-MOSFET consisted of 16 MOSFETs. -------------------------- Fig.2.4. Schematic diagram of a high gm p-MOSFET consisted of 32 MOSFETs. ---------------------------- Fig.2.5. Schematic diagram of an amplifier using the p-MOSFET with high g n . ----------------------------- Fig.2.6. The transconductance of MP1, MP8, MP16 as a function of V es . - Fig.3.1. An equivalent circuit for principle of the p-MOSFET with representative noise sources. ------- Fig.3.2. A noise model for thermal channel noise in a p-MOSFET.
J-PARCのような大強度パルス中性子源を用いた中性子散乱実験装置に使用される高性能二次元中性子検出器システムには、位置分解能が1mm、最大計数率10°cps以上、ダイナミックレンジが６桁、中性子検出効率が70%以上、ガンマ線除去率(γ/n)が10 7以下等と極めて厳しい性能が望まれている。上記の性能は従来のガス比例計数管や最も高速な核分裂計数管を用いたゼロ次元中性子検出器システムにおいても実現困難な仕様である。上記に示すような超高性能二次元ガス中性子検出器システムを実現するには、中性子検出素子及び信号読み取り処理電子回路システムを従来にない構造及び構成で高性能化を図る必要がある。このため、我々は中性子検出素子については微小中性子検出器を数百ミクロンピッチでマトリックス状に配置したマイクロパターン中性子検出素子の開発を進め、信号読み取り電子回路システムについては教百ミクロンピッチで出力される微小中性子信号を個別に計測する個別信号読み取り電子回路システムの開発を進めている。また、高位置分解能化及び高速化を実現するため、ヘリウム-3中性子検出器内において中性子が捕捉される際に発生するプロトンとトリトン粒子を判別し、この結果から中性子位置を検出して大幅に中性子位置検出分解能を向上させる信号読み取り・処理システム()<3)を提案してきた。二次元ガス型中性子検出器から出力される信号パルスは、ガス増幅された後においても数10fC程度であり極めて微小である。この微小信号パルスを数10MHzの周波数帯域を持つ高周波アナログアンプで増幅する必要があり、このため信号読み取り電子回路ではS/Nが大きな課題である。信号読み取り電子回路においては信号チャンネル毎に、信号パルスが小さいため低雑音アナログアンプで信号増幅を行い、更にS/Nを向上させるため最適な周波数帯域により波形整形、雑音を除去するための波高弁別、中性子信号をデジタル化して出力する LVDS(Low  Voltage  differential signaling)出力回路が必要となる。また、高速、高位置分解能二次元ガス型中性子検出器には有効検出面積が100x100mm以上の大面積化が要求されており、この結果検出器からの信号出力は数100チャンネルになる。上記のことから信号読み取り電子回路を従来技術のプリント基板により製作すると電子回路基板が膨大になり中性子検出器内に組み込むことが困難であり、更にS/Nが低下して検出器性能を実現することは不可能である。 ASICは微細加工技術により10mm角シリコンチップに上記の電子回路チャンネルを64チャンネル以上組み込むことが可能である。近年では高性能携帯電話の開発等のためMOSFET及びCMOSを用いた低雑音アンプの開発研究が広く精力的に進められおり、MOSFETの低雑音、高速化及びシリコンチップの微細製造技術が飛躍的に進歩している。我々は二次元ガス型中性子検出器に最適な高速、低雑音ASICの開発を目指している。本稿ではこのASICに必要なhigh-gm MOSFETエレメントのパターン構造を提案し、それらのMOSFETが固有に持つ個々の雑音源について検討し、それらの雑音量を定量評価した。
2.低雑音・high gm p-MOSFETの検討
2.1 p-MOSFETの原理と構造
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を使用した低雑音の増幅器を実現するには、主増幅段に大きなトランスコンダクタンスg nのMOSFETを用いることが有効である。一方、MOSFETにはその構造上さまざまな寄生キャパシタンスが存在し、これらの寄生キャパシタンスはMOSFETの遮断周波数(f r )を低下させ、雑音を大きくする。g mの大きさと寄生キャパシタンスとはトレードオフの関係にあり、このため低雑音増幅器を実現するにはMOSFET構造の検討が不可欠である。MOSFETにはn型とp型があるが、ガス型中性子検出器の信号増幅に用いられる電荷型増幅器には雑音特性に優れたp型が用いられる。Fig.2.1にp型MOSFETの簡略化した構造を示す。p型MOSFETではn型基盤(n-substrate)を用いてソース(Source)とドレーン(Drain)部にp型拡散層(Doped p region)を設け、それら拡散層の上部にソース及びドレーン電極となるPolysilicon層と金属電極層が形成される。ソースとドレーン電極間のn型基盤表面にはシリコン酸化膜(SiO 2 )が作られ、その上にゲート極となるポリシリコン層が形成される。図において奥行き方向のゲート幅がWで、ソースとドレーン電極間のゲート長がLで表わされ、WとLはMOSFETの性能を決定する主要なパラメータになる。 Fig.2.2はMOSFETの構造上できてしまうさまざまな寄生抵抗及びキャパシタンスを簡略化して竜子回路図として示したものである。R zはゲート極のPolysiliconによる抵抗であり、r z及びr dはそれぞれソース、ドレーン極の抵抗である。C ssはゲート極Polysiliconの下層に設けられたシリコン酸化膜によってできるゲートとソース間のキャパシタンスである。電子回路的にはCeはチャンネル間抵抗r eを通して、ゲートとソース間に繋がる。厳密にはC eとr eは分布定数回路を構成している。C xdとr xdはゲートとドレーン間のキャパシタンス及びチャンネル間抵抗であり、 Cesとresも同様に分布定数回路を構成する。ゲート極のLはチャンネル間キャリアを確実にコントロールするためチャンネル長より少し大きく、即ち、二つの対向するp型拡散層とオーバーラップした寸法で作られる。C gso及びC gdoはそれぞれオーバーラップした部分で形成されるキャパシタンスである。 C d 、C d及びC dはそれぞれゲートとバルク、ソースとバルク及びドレーンとバルク間のキャパシタンスであり、MOSFET作動状態ではシリコンの空乏層(depletion layer)の厚みでそれらの大きさが決まる。ゲート・ソース、ゲート・ドレーン及びゲート・バルク電極間の合計キャパシタンスをそれぞれC gsT、C gsT及びC gbTとした時、C gsT =C gsT +C gst、C gsT =C gst+C gdo、C gbT =C eb+C eboと表わせる。MOSFETを飽和領域(Saturation region)で作動させた時には、ソース・ドレーン間チャンネルのキャリア帯が十分広くなるため、それぞれの合計キャパシタンスはCest =Cgs+Cgso、CgdT =0+Cgdo、CgbT =0+Cgbo となる。以上、MOSFETの寄生キャパシタンスについて述べたが、ソース接地のMOSFET増幅器ではR g 、C gs+C gso及びC gsoは雑音を増大させ、R g (C gs+C gso+C gso)とC gdo及びC gsは遮断周波数を低下させる。従って、低雑音増幅器を実現するには、g nの大きなMOSFETを設計するにあたって、R g及び上記の寄生キャパシタンスをできるだけ増大しない構造を検討することが重要である。
2.2    p-MOSFETのパターン構造
Fig.2.3にp-MOSFET素子(MP1)を合計16個で構成した1つの p-MOSFETアセンブリーを示す。以後このp-MOSFETアセンブリーをMP8と呼ぶ。このアセンブリーではp-MOSFET茶子を2個カスケード接続(a)したエレメントを４組パラレル接続(n)し、更にこのプロックを２段パラレル接続(m)して高いgmが得られるようにしている。カスケード接続ではソースとドレーン電極を、プロックのパラレル接続ではドレーン電極をそれぞれ共通化して接続している。この構成方法により、R e及びC dを完全パラレル接続した場合と比較して1/2にすることが可能であり、低雑音化が期待できる。Fig.2.4はp-MOSFET素子をa=2個カスケード接続し、これらをn=4組パラレル接続して、更にこのブロックをm=4段パラレル接続したp-MOSFETアセンブリーである。以後このp-MOSFETアセンブリーをMP16と呼ぶことにする。MP16はMP8に比べて約２倍のg mを目指したp-MOSFETアセンブリーである。この素子では、R k及びC dを完全パラレル接続した場合と比較して1/4にすることが可能である。
2.3 p-MOSFETのg nの評価
Fig.2.5にp-MOSFET素子を1個使ったソース接地型増幅器の回路図を示す。式2.1にg nの計算式を、式2.2にg nの直線近似式を示す。式2.1でIはドレーン電流、V ssはゲート・ソース間電圧である。g nはゲート電圧の微小変化に対するドレーン電流の変化の比で表わされる。
上式でμ :ホールまたは電子のmobility、C α :シリコン酸化被膜SiO 2の単位面積当たりのキャパシタンス、W：ゲートPolysiliconの幅、L：ゲートPolysiliconの長さ、α=g α ⁄ g α ⁄ g m 、V εε ε ε ⁄ゲート・ソース間電圧及びV式：スレシホールド電圧である。g doはゼロ・バイアス・ドレーン・コンダクタンスである。Coxは式2.3で与えられる。
ここで、ε =3.9：シリコン酸化被膜SiO₂の比誘電率、ε =8.854x10 ¹²F/m：真空の誘電率、及びTox：シリコン酸化被膜SiO₂の厚みである。前記Fig.2.3及び2.4に示したMP8及びMP16のMOSFETパターンを使ってSpiceによりV ccを関数としたg ៊特性を計算した。結果をFig.2.6に比較して示す。MP1ではMOSFET素子パターンを1個使い、パラメータ条件はW : 1μm、L : 0.18μm、Tox : 2.2nm、L d : 9nm、CGSO : 0.33nF/m、 CGDO : 0.33nF/m及びV k =1Vとした。MP8ではカスケード接続個数a=2、パラレル接続組数n=4及びプロック接続段数m=2で、MP16ではカスケード接続個数a=2、パラレル接続組数n=4及びブロック接続段数m=4であり、その他はMP1と同じである。グラフからV式はおおよそ-0.38Vである。V ss=-0.7VにおけるMP1、MP8及びMP16のg nは、それぞれ0.31、1.18及び2.27 mSである。この計算結果からMPIでは、1mVのゲート入力に対して0.31μAのドレーン電流しか得られないことを示しており、増幅器ゲインとしては極めて小さいことがわかる。MP8のgmはMP1の約４倍、MP16のgmはMP8の約２倍であった。
3.    p-MOSFETの雑音源
p-MOSFETに内蔵する個々の雑音源を評価する前に主な雑音源が電子回路的にどのように寄与しているか検討する。Fig.3.1に主な雑音源を付加したp-MOSFET素子の作動等価回路を示す。図のC esはp-MOSFETのゲート・ソース間キャパシタンスである。ゲート入力の信号電圧によりC gs両端にvgが発生し、二次回路の電流源によりgmvgのドレーン電流が流れる。一方、チャンネル間コンダクタンスにより熱雑音が発生して、チャンネル間熱雑音i nのドレーン電流が流れる。また、チャンネル間コンダクタンスによる熱雑音はC eを介してゲート回路にゲート誘起雑音i e sを誘起する。チャンネル間のキャリアの揺らぎによってゲート回路にフリッカー雑音 vgr電圧が発生する。更に、ゲートのPolysilicon抵抗によってゲート抵抗熱雑音v Reが発生する。上記4種類がp-MOSFETにおける支配的な雑音源である。以下に個々の雑音源についての評価を行う。
3.1 チャンネル間熱雑音(Thermal channel noise)
チャンネル間熱雑音は上記に述べたようにp-MOSFETのチャンネル間コンダクタンスによって発生する雑音である。従って、この雑音は周波数依存性を持たないホワイト雑音である。 Fig.3.2にチャンネル間熱雑音の発生原理を表した模式図を示す。図に示したgaoはゼロ・バイアス・ドンダクタンスと呼ばれ、V s=0の条件におけるソース・ドレーン間のコンダクタンスである。 gdo dId (3.1) g ωの計算式を式3.1に、直線近似式を式3.2にそれぞれ示す。式3.1よりg ∞はV ∞ =0の条件でドレーン電流I αをV ∞電圧で微分することにより計算される。しかし、V s=0の条件ではLを微分することができないから、V ssをゼロ近傍から極限ゼロ近傍の範囲でg sを計算し、外押線からg sを求めることになる。V sの大きさによってキャリア帯の大きさが変わるため、g doは式3.2に示すようにV ccの関数となる。 Fig.3.3にMP1、MP8及びMP16のそれぞれのg doのSpice計算結果を比較して示す。本計算においてもgmの計算と同様にFig.2.3及び2.4のMOSFETパターンを使い、パラメータ条件は同じとした。グラフの直線は式3.2により近い特性である。g doはV de=0のゼロ・バイアスにおけるドレン・コンダクタンスであるから、Vgにより強く依存する結果、gmと比べより直線的特性を示す。 V e =-0.7VにおけるMP1、MP8及びMP16のg e oは、それぞれ0.46、1.62及び3.24mSであった。これらの値はそれぞれのg m値0.3、1.18及び2.3mSより若干大きくなっている。g m /g m比がα値であり、MP1、MP8及びMP16のα値はそれぞれ0.65、0.73及び0.71であった。チャンネル間熱雑音は抵抗によって発生する雑音であるから式3.3によって表わされる。式では熱雑音をドレーンに流れる二乗平均電流として表わしている。また、式3.4はチャンネル間熱雑音を等価入力雑音として表わした式である。ここで、k：ボルツマン定数8.845x10 12 、T：絶対温度、γ :チャンネル間距離で決まる雑音係数2/3～1 (4) 、ショートチャンネルでは2～3 (4) 、g a 0 :ゼロ・バイアス・ドレーン・コンダクタンス、f：周波数である。 Fig.3.4にV esの関数としたチャンネル間数雑音特性の計算結果をMP1、MP8及びMP16で比較して示す。式3.3からチャンネル間熱雑音はg aoに比例するから、その計算結果もFig.3.3のg ao特性曲線と同じような傾向を示す。チャンネル間熱雑音の単位周波数当たりの二乗平均電流値は、 Vgの絶対値が大きくなるに従って増大し、また、MP1、MP8及びMP16とgmが大きくなるほどチャンネル間熱雑音も大きくなる。 Fig.3.5にチャンネル間熱雑音を等価入力雑音として計算した結果を示す。グラフでは等価入力雑音は単位周波数当たりの二乗平均電圧MSV(Mean Square Voltage)として表わしている。等価入力雑音で見るとMSVはV esがスレシホールド電圧V r近傍において急激に減少し、実際に使用するV es = -0.5V以下の領域では変化は非常に緩やかになることを示している。また、MP1、MP8及
3.2 ゲート誘起雑音(Induced gate noise)
Fig.3.6にゲート誘起雑音の発生過程を表したp-MOSFETの模式図を示す。ドレーン間コンダクタンスにより発生した熱雑音電圧は、ゲート・ソース間キャパシタンスC esを介しゲートに電流を流す現象をもたらす。これがゲート誘起雑音と呼ばれる雑音電流である。式3.5及び3.6において、i品：ゲート誘起雑音の二乗平均電流値、k：ボルツマン定数、T：絶対温度、δ :チャンネル間距離で決まる係数4/3～4/15 (8)、ω :角周波数、C g :ゲート・ソース間キャパシタンス、g e :ゲート等価雑音電流源のコンダクタンスである。g eは式3.6で表わされ、η :チャンネル構造係数1/5～1 8である。式3.5及び3.6からigはチャンネル間熱雑音電圧4kTδΔf/g 40によって容量リアクタンス1/ω 2 C e 2を介して流れる電流であることが容易に理解される。g eoとC gsは分布定数回路を構成するため、補正係数ηが必要となる。ゲート誘起雑音はその発生源がチャンネル間抵抗1/g ωであるから同じ発生源によるチャンネル間熱雑音電流i nと強い相関を持つ。式3.7に相関係数を含めたゲート誘起雑音の二乗平均電流値ing²を表す式を示す。式の第１項が相関のないゲート誘起雑音であり、第２項が相関したゲーびMP16とgmが大きくなるに従って小さくなる。ト誘起雑音である。相関係数cの値は、ドレーン・ソース間熱雑音とゲート誘起雑音電流間の位相のずれの大きさによって決まる。しかしながら、1/g anとC esは分布定数回路を構成しており、ここを流れるゲート誘起雑音電流i seの位相の計算は極めて複雑である。A.van der Ziel 97はこれを解いた。式3.8に示す。この結果はMOSFETのチャンネル構造が異なっても近似値を与え適応できることから、van der Zielモデルとして一般に広く用いられている。cの値が0.395jということは、相関するゲート誘起雑音電流i ngcはドレーン・ソース間熱雑音電流ingに対して位相が90° 進んでいることを示している。
ここで、 Sid、 Sig及びSigadは近似値としてそれぞれ式3.9 0で表わされる。ただし、 Sigad近似値については筆者が求めた近似値である。 Fig.3.7にゲート誘起雑音ig=/Δfの計算結果をMP1、MP8及びMP16で比較して示す。ゲート誘起雑音话/Δf は式3.5及び3.6から明らかなように、MOSFETアセンブリーのパターンが同じでC gsが同一であれば、周波数f及びgm(≈gdo)に反比例して増加する。MP8及びMP16ではカスケード接続されたMOSFETエレメント数が8及び16組と増加し、組数に比例してCasも増大する。このため、Fig.3.7ではg mが大きくなるに従って雑音が増大している。 Fig.3.8は雑音周波数fを100MHzに固定して、ゲート・ソース間電圧V eを変化させた時のゲート誘起雑音ig /Δfの計算結果である。V eが-0.5V以下においてゲート誘起雑音ig /Δfの変化は綾やかである。V exが-0.7V、雑音周波数100MHzにおけるMP1、MP8及びMP16のそれぞれのゲート誘起雑音ige/Δf値は3.9x10 -29 、2.9x10 -27及び5.7x10 -27 A 2/Δf程度である。
3.3 フリッカー雑音(Flicker noise)
Fig3.9にフリッカー雑音の発生源モデルを模式図にして示す。フリッカー雑音はMOSFETのゲート酸化膜とシリコンの界面にチャンネル間のキャリアがランダムにトラップされたり、吐き出されたりすることで発生する雑音である。このためフリッカー雑音電圧の二乗平均値v子は雑音周波数fに反比例する。このことからフリッカー雑音は1/f雑音とも呼ばれる。フリッカー雑音は周波数が高くなるに従って小さくなるので、高周波領域では無視できる雑音源である。式3.10 (10)にフリッカー雑音電圧の二乗平均値v crを与える実験式を示す。 C2-W I, fここでv n r:フリッカー雑音電圧[V²]､K¸:フリッカー雑音係数でありp-MOSでは6.45x10 -28､n-MOSでは2.87x10 27 [C 2 /m²] (10)、C α :ゲート酸化膜の単位面積当たりのキャパシタンス[F/m²]、W :ゲート幅[m]、L：ゲート長[m]及びα t :フリッカー雑音勾配係数でありp-MOSでは1.03 (10)、n-MOSでは1.05 (10)の1に近い値である。K aからp-MOSのフリッカー雑音はn-MOSのそれより約1/4以下であることが注目に値する。 Fig.3.10にゲート入力換算フリッカー雑音の計算結果をMP1、MP8及びMP16で比較して示す。紙軸のフリッカー雑音は単位周波数当たりの二乗平均電圧vss/Δfで表わしている。ゲート入力換算フリッカー雑音v 2 /Δfはゲート入力に直接誘起する電圧であるためV 2に依存せず、周波数が増大するに従って急激に低下する。また、MP1、MP8及びMP16とg mが大きくなるに従ってフリッカー雑音は小さくなることを示している。周波数100MHzにおけるMP1、MP8及びMP16のv s /Δf はそれぞれ7.8x10 27 、7.3x10 27及び1.4x10 26 V 2 /Hz程度である。 Fig.3.11は周波数を100MHzに固定してフリッカー雑音による単位周波数当たりの二乗平均ドレーン電流ingd/AfをV ssの関数として計算し、MP8及びMP16で比較して示したものである。二乗平均ドレーン電流はinfa/Af = v nfg m /Af で表わされる。 MP1 とMP8 のinfa/Af は小さいV e領域において少し差が出るものの近い特性を示すことが分かった。MP8とMP16ではg nが異なるがMOSFETエレメントの配置構成に同じ手法を用いているため、勾配が大きく異なるのみで同傾向の特性を示す。g nが大きいMOSFETではi n f a /Δf も大きくなることを示している。
3.4 ゲート抵抗熱雑音(Gate resistance thermal noise )
ゲート抵抗熱雑音はゲート極のPolysilicon抵抗によって発生する熱雑音である。Fig.3.12にゲート抵抗熱雑音の発生源モデルを模式図にして示す。この図ではゲートにバイアス電圧V eを与える金属ワイヤはゲート極の片端中央にボンデングされているMOSFETを示している。 Fig.3.12からゲート抵抗R eはゲート幅Wに比例し、ゲート長Ｌに反比例して増大することが容易に想像される。Fig.3.13にMOSFET素子をa=2個カスケード接続、カスケード接続したエレメントをn=4組パラレル接続、更にn組パラレル接続したプロックをm=2段パラレル接続した組み合わせ例を示した。図のような接続において、1個のMOSFETのゲート抵抗をR g1、a個カスケード接続したエレメントをn組パラレル接続し、n組接続したグループを１ブロックとして、それをm段パラレル接続したアセンブリーの総合ゲート抵抗をR eとするとそれらは式3.11で表わされる。
ここでR □ : Silicided Polysiliconのシート抵抗5Ω/sq、W :ゲート幅、L :ゲート長で、n w :ボンデングワイヤの本数である。n =2の場合、金属ワイヤがゲート極の両端中央にボンデングされるため、等価的にゲート幅がW/2になり、更にパラレル接続になる結果(W/2)*(1/2)=W/4となって、 R。は1/n2になる。Fig.3.13に示したMOSFETアセンブリーの実効ゲート抵抗は1個のMOSFETの抵抗のn/(a*m)倍になることを示している。また、1個のMOSFETのトランスコンダクタンスgml、a個カスケード接続されたMOSFETエレメントをn組パラレル、更にそのブロックをm段パラレル接続したときの総合トランスコンダクタンスgmは式3.12で表わされる。MOSFET 1個のゲート抵抗が発生する熱雑音電圧v 11及びa個カスケード接続された1対のMOSFETエレメントの熱雑音電圧v1は式3.13で表わされ、    V11 = V 12 = ----- = v nnであり、更にv 1 = v 2 = ----- = v n*mでもある。
a個カスケード接続されたMOSFETエレメントをn対パラレル接続したときの合計ドレーン電流i nは式3.14で表わされる。これは初段のカスケードMOSFETエレメントでは雑音電圧v 1のみによるドレーン電流が、第２段目エレメントでは雑音電圧(v₁+v₂)によるドレーン電流が流れ、段が進むに従って雑音電圧が加算されていく結果による。 idn = gm1[n v1 + (n − 1)v2 +  − − − + vn]  -------- (3.14)ゲート抵抗熱雑音による総合ドレーン電流iareは個々のn組パラレル接続した1プロック毎のドレーン電流をind1, ind2,---,indmとすると、これらのドレーン電流間に相関はないが大きさは等しいことから式3.15で与えられる。
式3.15を整理することによって、ゲート抵抗熱雑音による総合ドレーン電流の二乗平均値の式3.16が得られる。また、式3.17はゲート抵抗熱雑音による総合入力等価雑音電圧の二乗平均値の式である。
--- Fig.3.14にゲート抵抗熱雑音の計算結果をMP1、MP8及びMP16で比較して示す。計算条件はR □ : 5Ω/sq、n w : 1、V es : -0.7Vであり、MP1ではa : 1、n : 1、m : 1、MP8ではa : 2、n : 4、m : 2、そしてMP16ではa : 2、n : 4、m : 4とした。図紙軸のゲート抵抗熱雑音は単位周波数当たりの二乗平均電圧で表わしている。この電圧は熱雑音であるため周波数に依存せず一定である。また、MP1、MP8及びMP16とgmが大きくなるに従ってゲート抵抗熱雑音は小さくなることを示している。MP1、MP8及びMP16の二乗平均電圧はそれぞれ1.5x10 -19、7.x10 -20及び3.5x10 -20 V 2 /Hz程度である。 Fig.3.15 はゲート抵抗熱雑音による単位周波数当たりの二乗平均ドレーン電流を Vgの関数として計算し、MP1、MP8及びMP16で比較して示したものである。MP1、MP8及びMP16の二乗平均ドレーン電流の比較ではV eの変化に対して大きく勾配が異なることを示している。これはMP1、MP8及びMP16の順番でg mが大きくなっていることに起因している。ゲート・ソース間電圧V ss=-0.7VにおけるMP1、MP8及びMP16のドレーン電流二乗平均値はそれぞれ1.4x10 26 , 9.8x10 -26及び1.9x10 -25 A²/Hz程度であった。 MOSFETエレメントの配置パターンの違いによってゲート抵抗熱雑音がどのように増減するか比較した。MP1はMOSFET素子が１個である。MP8については２個カスケード接続したMOSFETエレメントを４組(n=4)パラレル接続し、これを１プロックとして２段(m=2)パラレル接続した場合と、２個カスケード接続したMOSFETエレメントを８組(n=8)単純パラレル接続した場合とで比較した。この場合のg nは同じである。また、MP16ではエレメントを４組(n=4)パラレルに、ブロックを4段(m=4)パラレル接続した時とエレメントを16組(n=16)単純パラレル接続した時の比較である。これら相互のg nは同一である。Fig.3.16に入力換算熱雑音の二乗平均電圧の計算結果を比較して示した。MP1の熱雑音電圧は1.5x10 -19 V 2 /Hzであった。MP8ではn=4、m=2の配置パターンの熱雑音電圧は7x10 20 V 2 /Hzであり、n=8、m= 1の場合では2.4x10 19 V 2 /Hzとなり、単純パラレル接続した場合に比べ、２プロック分けした方がゲート抵抗熱雑音の二乗平均電圧を1/3.4に低減できることが分かった。MP16の場合ではn=4、m=4の時とn=16、m=1の時のそれぞれの熱雑音電圧は3.5x10 20と4.4x10 19 V 2 /Hzとなり、1/12.6に大幅に改善できることを示している。 Fig.3.17は上記と同様の配置パターンの違いによる比較であるが、V esの関数としたドレーン電流の二乗平均値で比較したものである。MP1の熱雑音ドレーン電流は極めて小さくなっているが、これはg mが非常に小さい結果である。 2種類のMP8における熱雑音ドレーン電流の差異は大きくないが、MP16間ではその差異は極めて大きくなっている。以上のゲート抵抗熱雑音の評価結果から大きなg mのMOSFET素子をASICに構成する場合にはMOSFETエレメントの配置パターンに十分配慮することが重要であることが分かった。
4.入力等価雑音の評価
第３章ではMOFETに存在する雑音源の種類とそれぞれが発生する雑音電圧及びドレーン電流の計算方法とそれらの大きさについて評価した。アンプの雑音を定量評価するには入力等価雑音を比較することが有効である。これまで雑音源の種類別に示した計算式を用いて、MP1、MP8及びMP16の各MOSFET素子についてトータルの入力等価雑音電圧を計算し、それらの結果をFig.4.1から4.3に示した。計算条件はV es =-0.7Vとした。MP1においてはMP8及びMP16と比較して入力等価雑音電圧が大きいために縦軸のスケールが異なっているので注意を要する。それぞれの雑音電圧の絶対値が異なるが傾向は３種類とも同様である。Fig.4.2のMP8について見ると、 DS間熱雑音が一番影響を与えることが分かる。DS間熱雑音はおよそ3.8x10 17 V 2 /Afであった。ゲート誘起雑音はおよそ8x10 18  V²/ΔfでありDS間熱雑音の約1/5であった。両雑音は熱雑音源によるものであるから当然周波数依存性を持たない。この結果からDS間熱雑音の影響が支配的であることが分かる。フリッカー雑音は1/fに比例するため低周波帯域で極めて大きな影響を与える。雑音周波数が18kHz以下ではフリッカー雑音がDS間熱雑音よりも大きくなり、10kHz以下においてはMOSFETの雑音はフリッカー雑音によりほぼ決定されるといえる。300kHz以上ではフリッカー雑音は他の雑音と比較して極めて小さくなり無視できる値になる。ゲート抵抗熱雑音はMOSFETエレメントを分割構成した結果、10 -19  V 2 ⁄ Δf以下が得られ他のDS 間熱雑音やゲート誘起雑音と比較して充分小さいことが分かった。フリッカー雑音との比較では周波数10MHz以上においてゲート抵抗熱雑音の方が大きくなるがDS間熱雑音と比較して無視し得る値と言える。 Fig.4.4にMP1、MP8及びMP16についてのトータルのゲート入力等価雑音を比較して示した。雑音の大きさはMP1がMP8と比較して、フリッカー雑音が支配的な10kHz以下では15倍程度大きくなっており、1MHzの高周波領域では4倍以上の大きさである。MP8とMP16の比較ではフリッカー雑音領域及び高周波のDS間熱雑音領域においてもMP16では1/2程度小さな雑音に抑えられることが分かった。これらの雑音の違いはg￼の大きさによってほぼ決まっている。のことから、g nを大きくすることが低雑音増幅器を設計する上で重要であることがわかった
高速、低雑音の微小パルス増幅用アナログアンプをASIC製造技術により製作するには高いgmのMOSFETアセンブリーが必要であるが、g nを高くすれば構造がより複雑になりASIC製造歩留まりを低下させて製造コストを上げる結果を招くことになる。 1種類のASICを製造するには竜子回路設計、シリコンウエハーパターン設計及び複雑且つ多数行程のシリコンウエハー微細加工、チップのパッケージマウント及びASIC性能検査等が必要であり、数千万円の高いコストがかかる。このことからASICに用いるMOSFETアセンブリーの構造は可能な限りシンプルにすることが重要である。二次元ガス型中性子検出器用ASICの開発に必要なhigh-gm　MOSFETアセンブリーのパターン構造についてMP8とMP16の2つを設計し提案した。MOSFETに固有の雑音源についての計算法を示し、提案したMOSFETアセンブリーの雑音量について定量評価した。この結果、100kHz以上の高周波領域ではDS間熱雑音とゲート誘起雑音が全雑音をほぼ決定し周波数に依存せず一定である。100kHz以下においてはフリッカー雑音がDS問熱雑音及びゲート誘起雑音より大きくなり、周波数に反比例して増加し、10kHz以下ではフリッカー雑音が全雑音を支配することがわかった。MP8とMP16の入力等価雑音は1MHzにおいてそれぞれ4.6x10 17及び2.4x10 17 V 2 /Hzであり、1kHzの低周波においては8x10 -16及び4x10 -16 V 2 /Hzであった。雑音周波数1MHzと1kHzにおける雑音を比較したとき、1kHzの低周波で１０倍以上増大することを示した。二次元ガス型中性子検出器から出力される信号パルスの周波数帯域は、高域遮断周波数がおよそ2MHzであり、低域周波数はDCまでである。このことから二次元ガス型中性子検出器用低雑音ASICを製作するには、Fig.4.4に示したMOSFETの雑音周波数特性と検出器信号パルスの周波数帯域を十分考慮して設計することが重要であることがわかった。
話
鉄
高速・高分解能二次元ガス型中性子検出器用ASIC開発研究を進めるにあたってご支援頂いた日本原子力研究開発機構 J-PARCセンター 物質・生命科学研究ディビジョン中性子基盤セクションリーダー曽山和彦氏及びMOSFETの雑音解析法についてご指導、ご助言頂いた同中性子基盤セクション主任研究員の坂佐井馨氏と副主任研究員の中村龍也氏に深く感謝致します。