FPGA

近年、データの情報量の増大に伴い大規模 FPGA の需要が急速に高まっています。従来、DSP 又は PowerPC 等の専用プロセッサを使用して信号処理を行ってきましたが、帯域幅(Bandwidth) の拡大と AD コンバータの高速化によって後段の信号処理部がそれに追従できなくなってきているという状況があります。
そこで、需要が高まっているのが FPGA です。約 10 年前は、FPGA は高価・低速・小規模というイメージがあり小ロットの製品に使用される事が多く量産品には ASIC を使用するのが一般的でしたが、現在は低価格化・高速化・大規模化により量産品にも大量の FPGA を導入する事ができるようになりました。
今回はこの FPGA に関していくつかの例を挙げながら、FPGAの必要性・利便性・可能性を考えていきたいと思います。

フィールド・
プログラマブル・
ゲート・アレイ
FPGA の必要性（NEEDS）

図１

信号処理システム例

400MByte/secの処理性能が必要！

高速・広帯域の信号を取り扱う場合、
FPGA は必要不可欠なものとなってきて信号処理部います。例えば、図１の様なシステム
ADコンバータを考えた場合、信号処理部に入力される デ ー タ レ ー ト は 400MByte/sec と な

デジタル
出力

りこのデータを連続で処理しながら出サンプリング：100MHz
分解能：14bit
入力チャネル：2ch

力する必要があります。（図１）
このシステムの信号処理部を DSP 又は PowerPC で実現しようとすると、信

※処理性能：100(MHz)×2(Byte)×2(ch)＝400MByte/Sec

号処理部に入力する前にデータを振り分けて複数のプロセッサで並列処理する必要があります。（図２）

図２

DSP 処理システム例

デマルチプレクサで入力された信号を複数の DSP に振り分け、更に処理後の結果を再度一つにまとめるマルチプ信号処理部

レクサが必要となり、膨大な数のプロADコンバータセッサが必要となります。または、入力段でダブルバッファ構成にしてブロック単位で各 DSP に振り分ける必要があるかもしれません。（図３）
ダブルバッファリング（又はスウィデータを振り分ける

デマルチ
プレクサ

DSP
DSP

マルチプレクサ

デジタル
出力

DSP
サンプリング：100MHz
分解能：14bit
入力チャネル：2ch

DSP

ングバッファ）は高速の信号を途切れなく後段に受け渡す手法です。高速でサンプリングされた AD コンバータからのデータストリームなどは常に連続で一定のデータレートが入力されてきます。一方、DSP 側は処理が間に合わ

図３

ダブルバッファリング

AD等からの高速データストリームない為複数のプロセッサに分散し並列で信号処理することになります。このような場合にこのダブルバッファリングの手法を使います。
この様なシステムを FPGA で実現す

2

MISH International Co. Ltd.

DSPへMISH Tech Journal 2008 SUMMER

れば高速の信号を取り扱う事が可能に

図４

FPGA 処理システム例

なりますので、システムはシンプルになり、簡略化することができます。
（図信号処理部ADコンバータ４）
FPGA に 入 力 さ れ た デ ー タ は FPGAFPGA

デジタル
出力

内部で高速に信号処理する事ができますので、システムはシンプルになり複サンプリング：100MHz
分解能：14bit
入力チャネル：2ch

雑なハードウェアの設計は必要なくなります。

FPGA の利便性（USABILITY）
FPGA は Field Programmable Gate
Array の略語で、何度も書き換える事ができるロジックデバイスです。一方ASIC は Application Specific Integrated
Circuit の略語で、特定用途向けの集積回路です。ASIC の回路はデバイスを製造する前に完了している必要があり、完成したら書き換える事ができません。
よって膨大な初期投資がかかるのがASIC です。
FPGA はパソコンと開発環境があれば開発することができますので誰でも簡単に導入する事ができます。また、
各 FPGA メーカーから低価格の評価ボードも販売されていますので初心者でも手軽に購入が可能です。

FPGA の可能性（POSSIBILITY）

ウェアの中心的存在となっている以上、将来的には AD コンバータ・DA コを取り込んで、FPGA が１個あれば何ンバータを内蔵した FPGA も出てくるでも作れる時代もそれほど遠い話ではかもしれません。現在 FPGA がハードないでしょう。

図５

マルチファンクション FPGA

今後は外部とのインターフェイス (I/O)

FPGA

ADコンバータ

Gigabitシリアルインターフェイス
ビデオ
インターフェイス
FPGA論理回路

各種デジタル
インターフェイス

DAコンバータ

CPU
バス
インターフェイス

DDRメモリーhttp://www.mish.co.jp

3ミッシュのFPGA

弊社は高速信号処理ソリューションとして A/D、D/A の入出力から信号処理、データストレージ、更に各種バスアナライザをトータルシステムでご提案しています。
ここで FPGA の役割は、A/D で高速にサンプリングされたデソリューション
システムの構築ータから必要な情報のみを CPU 側に受け渡す高速信号処理部です。高速でリアルタイムに信号処理する場合には FPGA はとても重要な役割を担っています。

図6

MISH のトータルソリューション

図７

Phoenix6821 ブロックダイアグラム

ここで下記仕様のシステムを構築する場合のシステム例を考えてみます。
仕様：アナログ入力周波数：100MHz
入力チャネル：１CH
アナログ入力周波数が 100MHz です
ので、ナイキストの定理（標本化定理）からサンプリング周波数は２倍以上の周波数が必要となります。よって、ADコンバータのサンプリング周波数は200MHz 以上となります。

{{"*/" 
6 -ÊÉ

Phoenix6821,Ê

サンプリング周波数：215MHz（最大）
分解能：12bit
入力チャネル：１CH
FPGA：Xilinx 社 Virtex-II Pro 搭載,/, -", ,ÝÌ°->«i
VÊ

Ã-
£È- ,£Ón {ÎäÓ£xÊâ£Ó± Ì
ÃÉÓPhoenix6821 は レ"*/" 
6 -ÊÉ"ーダー、無線通信等

ÎÓ"ÎÓÊÝÊÎÈÎÓ* * / ,ÎÓ>Ì>Ê*>V}À>ÌÌ}ÎÓ"ÎÓÊÝÊÎÈ

ÎÓ

* *
 / ,ÎÓ-
£È- ,
£Ón8 86,/ 8Ê*,"
*ÎÓ"ÎÓÊÝÊÎÈÎÓ* * / ,

ÎÓ-ÌÊ£* *"ÕÌ«ÕÌÊ>Ì>Ê*>V}À>ÌÌ}ÎÓ"ÎÓÊÝÊÎÈ

ÎÓ

* *
 / ,

ÎÓ-ÌÊÓ
* *"ÕÌ«ÕÌÊ-ÌÊÓ
* *"ÕÌ«ÕÌÊ>Ì>È{

V{£Ó £Ó8/"--ÌÊ£
* *"ÕÌ«ÕÌÊ8 86,/ 8Ê*,"*{{の高速無線信号処理に適した信号処理ボÃÉÓードです。

6 /À}}iÀ最大 215MHz, 12bit
で AD サ ン プ リ ン グ
されたデータは中央

V>Ê/À}}iÀ" Ê-9 Ê 1-eÓ" -/, 1/"6 LÕÃÊ-6 Ê / ,*ä68-Ê­6/Ê{£®

6 LÕÃ68-Ê-ÜÌV i`Ê >V«>i* *" - /*,""-に あ る Xilinx Virtex-II
Pro FPGA に入力されFPDP へ出力する場合、受け取る側に信号処理後のデータは最大４ポートのも FPDP インターフェイスが必要とな

FPDP、又はオプションの VXS バスに出ります。

力する事が可能です。

ここでは FPDP 経由でデータレコーダに接続する場合を考えます。

4

MISH International Co. Ltd.

Vortex FPDP Recorder
入出力インターフェイス：FPDP
データレート：385MB/secMISH Tech Journal 2008 SUMMER

図８Phoenix6821 高速データパス,Ê,/, -", ,ÝÌ°->«iVÊ{{"*/" 
6 -ÊÉ

FPDPへの出力

-£È- ,£Ón {ÎäÓ£xÊâ£Ó± ÌÃÃÉÓ8 86,/ 8Ê*,"
*ÎÓ>Ì>Ê*>V}À>ÌÌ}ÎÓV{£Ó £Ó8/"-"*/" 
6 -ÊÉ"

-
£È- ,£Ón" Ê-9 Ê 1-FPDPFPDP* * / ,* * / ,ÎÓ,Ê-ÌÊÓ
* *"ÕÌ«ÕÌÊ8 86,/ 8Ê*,"
*ÎÓ>Ì>Ê*>V}À>ÌÌ}ÎÓ"ÎÓÊÝÊÎÈ

ÎÓ"ÎÓÊÝÊÎÈÎÓ

* * / ,ÎÓ* * / ,ÎÓeÓ,/, -", ,ÃÉÓ"*/" 
6 -ÊÉ""ÎÓÊÝÊÎÈÎÓ* * / ,

ÎÓ>Ì>Ê*>V}À>ÌÌ}ÎÓ"
ÎÓÊÝÊÎÈÎÓ* * / ,

ÎÓ8 8
6,/ 8Ê*,"
*

ÎÓ

"
ÎÓÊÝÊÎÈÎÓ* * / ,

ÎÓ-ÌÊ£* *"ÕÌ«ÕÌÊ>Ì>Ê*>V}À>ÌÌ}

ÎÓ

"
ÎÓÊÝÊÎÈÎÓ* * / ,

ÎÓ-ÌÊÓ
* *"ÕÌ«ÕÌÊ" Ê-9 Ê 1-

6 /À}}iÀ{{eÓ" -/, 1/"

6 LÕÃÊ-6 Ê / ,*ä68-Ê­6/Ê{£®

6 LÕÃÊ-6 Ê / ,*ä68-Ê­6/Ê{£®

6 LÕÃ{{68-Ê-ÜÌV i`Ê >V«>i

6 LÕÃ68-Ê-ÜÌV i`Ê >V«>i

VortexFPDPFPDPRecorder-ÌÊÓ
* *"ÕÌ«ÕÌÊ>Ì>È{V>Ê/À}}iÀÃÉÓ*,""-ÎÓV{-
£È- ,
£Ón-ÌÊ£
* *"ÕÌ«ÕÌÊ8 8
6,/ 8Ê*,"
*£Ó £Ó8/"--ÌÊÓ
* *"ÕÌ«ÕÌÊ

* *" - /-£È- ,£Ón

 {ÎäÓ£xÊâ£Ó± Ì

ÃÝÌ°->«i
VÊ-ÌÊ£
* *"ÕÌ«ÕÌÊ{{" -/, 1/""*/" 
6 -ÊÉ

VXSへの出力-ÌÊ£
* *"ÕÌ«ÕÌÊ

ÎÓ>Ì>
È{図９ Phoenix6821 と Vortex FPDPRecorder の接続
Phoenix6821

ÎÓ"ÎÓÊÝÊÎÈ

V>Ê/À}}iÀÃÉÓ
6 /À}}iÀÎÓ

"ÎÓÊÝÊÎÈ

* *" - /*,""-PhoenixVPF1 は PowerPC ノード及びPhoenix VPF1FPGA ノードをそれぞれ２ノード搭載

Processor：PowerPC 7447A/7448していますので、VXS 経由で受け取っ

FPGA node：Virtex-II Pro x 2 node

た デ ー タ を FPGA で 信 号 処 理 し て

PMC site：1 site

PowerPC に渡す事ができます。更に膨Vortex
FPDPFPDP Recorder

大な FPGA の処理が必要な場合は VXSのスイッチボード（CSW １）を使用する事でスケーラブルに拡張が可能です。

上 図 は Phoenix6821 と Vortex FPDP
Recorder を２台接続した例です。6821の FPDP 出力ポートは最大 320MB/secですので２台のデータレコーダを接続する事で 640MB/sec のデータレートで記録する事ができます。6821 のサンプ

Phoenix VPF1 と VXS バックプレーン

リング周波数を 200MHz とすると、分解能が 12bit ですので生データのデータレートは 400MB/sec となります。これを FPGA でリアルタイムに信号処理

図 106821 と VPFI の接続
Phoenix6821

しながら２台のデータレコーダでそれぞれ 200MB/sec のデータレートでハー

ドディスクに長時間記録する事が可能です。

PhoenixVPF1

**ÜiÀ *ÜiÀ****VXS

Phoenix CSW1

*VXS

一方、VXS バスを使用する場合の接続を考えてみます。
VXS バスとは VME バックプレーンを使用した高速シリアルバスの規格でANSI/VITA 41 にて標準規格となっています。通信プロトコルは Serial RapidIO,
InfiniBand, PCI Express, Gigabit Ethernet,
Aurora が各社から Draft Standard として提唱されており、各社異なるプロト

図 11

VXS スイッチボードを使用した拡張
Phoenix6821
**VXS

PhoenixVPF1

PhoenixVPF1*ÜiÀ**ÜiÀ**ÜiÀ**ÜiÀ**ÜiÀ**ÜiÀ*

VXS*ÜiÀ**ÜiÀ*

PhoenixCSW1

VXS

VXS

コルを使用しているので接続性には注意が必要です。
ここでは VXS 経由でプロセッサボードに接続する場合を考えます。

http://www.mish.co.jp5

FPGAの開発に関して

1 アルゴリズム開発

図 12

従来、FPGA の開発は VHDL 又は Verilog というハードウェア記述言語を使用して開発するのが主流でしたが、弊社ではVHDL、Verilog 等 に 慣 れ て い な い お 客 様 に は Matlab/Simulink 及び SystemGenerator を使用して開発を行っていただく下記手法をご提案しています。
ここではこの手順について詳しく説明します。

Matlab/Simulink のモデルベースデザインFPGA にインプリメントする
為 のアルゴリズ ム の 開 発 はMatlab/Simulink を 使 用 する
事で信号の流れ及び機能が見た目にわかりやすくなります。
但し、ここで使用するブロッ
クセットは Matlab/Simulink で提供されているブロックセット
で は な く SystemGenerator（Xilinx 社提供）にて提供されるブロックセット（Xilinx のロゴが記述されているもの）を使用します。

Model-Based Design と言います）

SystemGenerator では FPGA の信号処

上図の様に機能ブロックを貼り付けて理 で 必 要 な ブ ロ ッ ク（FFT, FIR filter,

線で接続すれば必要な機能を実装でき、Convolution Encoder, Viterbi Decorder,

PC 上で出力結果を確認する事ができま

Accumulator, FIFO 等）はほとんど提供

す。出力結果は Matlab/Simulink の波形されていますので、これらのブロックセッ表示ツール（Scope）を使用します。

トを組み合わせる事で必要なアルゴリズ
ムを 実 装 する事 がで きます。（これ を6MISH International Co. Ltd.

図 13

Scope 表示画面

MISH Tech Journal 2008 SUMMER

2 VHDL コード自動生成

図 14

System Generator の設定画面

図 16

ISE でビルド終了後の画面

図 15

ngc_netlist フォルダをコピー

出力結果が正しく表示されたら次は VHDL コードの生成です。
VHDL コードの生成は右記ボタンをクリックする事で実行できます。
Generate ボ タ ン を ク リ ッ ク す る と
VHDL コードが目的のフォルダに出力されます。ここでは ngc-netlist というフォルダに VHD レコードを出力します。

3 アダプテーションキット
出力された ngc_netlist フォルダをアダプテーションキット（MISH 製）で提供されている ISE プロジェクトフォルダにコピーします。

4 VHDL コードのビルド
そ の 後 VHDL コ ー ド を Xilinx 社 ISE
Foundation を使用してビルドします。
論理合成、配置配線を行い最終的にFPGA への書き込み形式（ビットストリーム）ファイルを生成します。

図 17

ビルドは FPGA のゲート規模にも拠iMPACT でビットストリームをダウンロードりますが約１時間かかります。ビルドの時間は PC の性能に依存しますので、できる限り高スペックの PC を使用すると開発の作業効率が上がります。
例）CPU：Core2 Duo 以上
Memory：1GB 以上

5 FPGA にダウンロード
ビルドが終了したら iMPACT を起動
し て ビ ッ ト ス ト リ ー ム（xxx.bit） をFPGA にダウンロードします。

図 18

実機での動作確認

Xilinx 社の JTAG ケーブルをボードのJTAG ポートに接続して、出来上がったファイルを FPGA に書き込み、実機で動作を確認します。
また、ビットストリームを MCS ファイル（.mcs）に変換すれば ROM に書き込む事ができます。

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7IP コア
1 広帯域超高速 DDC IP コア
PENTEK 社の提供する広帯域の IP コ
アは Virtex-II 又は Virtex-II Pro 用にチューニングされた高速のデジタル ･ ダウンコンバータ IP コアです。
入力は 32bit のポートが２ポートあ

図 19

IP コアには Xilinx 社が無料で提供している LogiCORE、またはサードパーティが提供している AllianceCORE があります
が、弊社取り扱い製品にも優れた IP コアがあります。
ここでは高速信号処理用にチューンアップされた IP コアをいくつか紹介します。

ワイドバンド・デジタル・ダウンコンバータ IP コアブロックダイアグラム

Input I 16(Even)
Input Q 16(Even)

INPUT
INTERFACE(Even)

16

Input I 16(Odd)16
Input Q(Odd)

INPUT
INTERFACE(Odd)

16161632
GAIN

3232

GAIN

32

RO
U
N
D

16R
O
U
N
D

16161634
MIXER(Even)

34
34

MIXER(Odd)

34

R
O
U
N
D

17R
O
U
N
D1717
DECIM
FIR
FILTER

45

1745

Filter
SelectCoeﬃcients

45
GAIN

45

ROUND24 or 1624 or 16 Output I
OUTPUT
24 or 16 FORMAT 24 or 16 Output Q

り、 入 力 の ク ロ ッ ク レ ー ト は 最 大148MHz（Speed Grade -7 使用時）で入18Input
Mode

力されます。入力のインターフェイス

Input
Gain

を経由してゲイン調整して ROUND を
実 行 し NCO (Numerically Controlled

18
NCO

Frequency

Phase

BypassAddress

Oscillator) で入力信号を０周波数に変換

DataWrite

します。その後プログラマブルの FIR

Chip Selects

Decimation

Gain

RealOﬀset

Flip

OutputSize

CONTROL INTERFACE LOGIC

Read

フィルタでデシメーションして出力段

GainFrequency

Phase
Filter Selectのゲイン調整回路に送ります。最終段の Formatter で real, complex, offset,inverted 等のフォーマットを選択して出力します。
こ の IP コ ア は PENTEK 社 製 Model
6251，6256，6821，6822，7x40 に 対応しています。

2 パルスコンプレッション IP コア

図 20

PENTEK 社の提供するレーダー・パル
ス・ コ ン プ レ ッ シ ョ ン IP コ ア はSpartan-3, Virtex-II, Virtex-II Pro 用にチュ

Input
Pulse

パルスコンプレッション IP コアブロックダイアグラム
BLOCK FLOATING
POINT FFT
64 to 16k points

BLOCK
FLOATING POINTCOMPLEX MULTIPLIER

RAM

ーニングされたレーダー向けの IP コアです。
反響により入力された信号は 64 ～(AlternateReferenceMode)COMPLEX CONJUGATENORMALIZATIONAND
ROUNDING

16K ポイントでプログラム可能な浮動小数点の FFT 回路に入力されます。また、リファレンスの信号を Reference

Reference Pulse
Spectrum

REFERENCE PULSE
SPECTRUM RAM

Pulse Spectrum RAM に直接入力すること が で き ま す。 中 心 部 に 位 置 す る

BLOCK FLOATING
POINT IFFT
64 to 16k points

OutputPulse

COMPLEX MULTIPLIER で 入 力 信 号 と リ
ファレンス信号を接合します。その後、
NORMALIZE と ROUND を実行して出力段の IFFT (Inverse FFT) ブロックに送られ出力します。

8

MISH International Co. Ltd.

入力クロックは最大 155MHz（SpeedGrade -7 使用時）で動作します。
こ の IP コ ア は PENTEK 社 製 Model

6251，6256，6821，6822 に 対 応 し ています。

MISH Tech Journal 2008 SUMMER

図 21浮動小数点 FFT IP コアブロックダイアグラム
Twiddles

弊社取扱の Floating Point FFT IP Core

Data processing banks

DDR2
SRAM 1は Spartan-3, Virtex-II Pro, Virtex-4,

QDR2
SRAM A

QDR2SRAM B

Twiddles

QDR2
SRAM C

Front panel IO
daughter card.
3GBytes/s is
LVDS mode

DDR2
SRAM 2

Virtex-5 用 に チ ュ ー ニ ン グ さ れ た、IEEE-754 互換の浮動小数点演算を実行

Memory interface

する IP コアです。
FFT コアは radix-32 をベースにしてInternal
FPGA
cache
memoryおり、256 〜 1M ポイントの浮動小数
点 FFT/IFFT を最大４つ並列に実行するInternal
memoryMicroblaze エンベデッドプロセッサがMicroblaze
embeddedprocessor

ユーザープログラムでアルゴリズムをMultiply 1

Switch Fabric はあらゆる方向からのデMultiply 2

Flashinterfaceータの転送を可能にします。データタ

Host interface

イプは IEEE-754 に準拠した 32bit 浮動行します。しかしながら、この IP コア

Virtex-4
device A
PCI interface

Flashmemory

は 16bit ま た は 32bit 整 数 の ２ の 補 数の固定小数点を受け取る事も可能です。
表1

FFT/IFFT length
2565121024
2k
4k
16k
32k
64k
128k
256k512k
1M動作させる事で更に４倍の処理性能を実現する事ができます。（表１）

JPEG 圧縮 IP コア “CT-JPEG04”
CT-JPEG04 は ISO/IEC 10918-1 規格準

図 22

クセル各 8bit のデータが 66MHz のク

Data input andoutput buﬀers
128Mbytes

DDR2
SDRAMTI C6713
12.3µs27.3µs60.2µs
132µs
287µs
621µs
1.34ms2.87ms6.12ms13.4ms58.1ms122ms

Single 4DSP FFT core
3.68µs6.24µs
11.4µs
61.4µs
123µs
246µs
492µs
1.31ms2.62ms5.24ms10.5ms
21ms

FromSensor
Interface

Quad 4DSP FFT core
920ns
1.56µs2.85µs
15.32µs30.75µs
61.5µs
123µs
328µs
655µs
1.31ms2.63ms5.25msJPEG 圧縮 IP コアブロックダイアグラム
JPEG IP Core

トデバイスは Spartan-3, Virtex-II, VirtexII Pro, Virtex-4 等で使用可能です。10 ピ

DDR2
SDRAM

Internalmemory

浮動小数点 FFT 処理性能比較

性能を持っています。これを４つ並列拠の JPEG 圧縮 IP コアです。ターゲッ

FFT
core 4

Memoryinterface

小数点フォーマットで全ての演算を実TI 社の DSP と比較して３〜４倍の処理Internal
memorySwitch Fabric

実 行 し ま す。 ま た、 中 央 に 位 置 す る次の表は処理性能を示したものです。

FFT
core 3

FFT
core 2

FFT
core 1

事 が で き ま す（XC4VLX160 の 場 合 ）。

Daughter card
interface

Internal
memoryMakeBlock

Local Controller
DCT
8x8

Zig Zag

Quantization

DPCM&RLEDC̲EOB

VLC(Huﬀman)

JFIFToOutputInterface

ロ ッ ク で FPGA に 入 力 さ れ、1028 ×1024 サイズの画像を 500 フレーム / 秒のスピードで処理する事ができます。
圧縮率は 0 〜 100 まで選択することがで き ま す。 図 22 に CT-JPEG04 の ブ ロック図を示します。
また、オリジナル画像と CT-JPEG04で圧縮後の画像を比較してみます。
圧縮後も波しぶきの細部まで表現できている事がわかります。
オリジナル画像

CT-JPEG04 圧縮画像

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9

FPGA ボード

新 製品
Phoenix VPF2

ここでは FPGA に関連する新製品を紹介します。
■ VMETRO 社製 PhoenixVPF2 Virtex-5&PowerPC 搭載高速信号処理ボード

図 23

Phoenix VPF2 ブロックダイアグラム
GbE
Optical

最新のアーキテクチャを採用した

GbE
RJ45

PCle x8

PCI-X64/133

PCle x4

RocketlO x4

SingleendeduserIO

VMETRO 社製 VPF2 は４つのデジタル信号処理エンジンを搭載した高速信号

1GB1GB

DDR2 SDRAM

処理 VME ボードです。CPU と FPGA の

DDR2 SDRAM

PMC
3.3V
XMC.3

Mag

コンビネーションで強力な信号処理性

MPC8541D
CE PHY能 を 発 揮 し ま す。 ま た、VXS/VITA-41

SRAM
FLASH

CE PHY

マルチギガビット・シリアル・コミュ

P4

ニケーションによりボード間のデータ転送を高速に行う事ができます。
PCe
PCI-X

QDR2
SRAM
Mag

DDR2SDRAM

1816

Virtex-5
LX110T
SX95T(FF1136)

2x28

Virtex-5
LX110T
SX95T(FF1136)

18

QDR2
SRAM

16

DDR2SDRAM

PCI-X
VME

64

GbE

P2 I/O

RS232x4
HSS
Linksx4
HSS
Links

VME

フラッシュメモリー

Virtex-5 FPGA ノード

中 央 に 位 置 す る Freescale 社 製

32MB のフラッシュメモリーはブー

Xilinx 社製 Virtex-5 LX110T 又は SX95T

MPC8641D CPU は e600 PowerPC アーキ

トローダー及びアプリケーションをスの２つの FPGA ノードを搭載していまテクチャを２個内蔵した高集積なデュトアする為に搭載されています。

す。SX95T は DSP アプリケーションに

アルコア・CPU エンジンです。内部ブ

PMC/XMC最適化されているのに対して LX110T

ロック図にある通り各 CPU コアは 1MB

I/O モジュールを搭載する為のメザニは最大のロジックセルを提供します。

の L2 キャッシュを持っていますので大ンサイトは PMC 及び XMC フォーマッ

標準でスピードグレードは２を使用し量のデータ処理を行う事ができます。

トをサポートしています。PMC サイトています。Virtex-5 は最小限の消費電力

メモリー

デュアルコア CPUは 32/64bit PCI (66MHz) 及 び 133MHz

で最大限の性能を発揮します。２つの２つの１GB DDR2 SDRAM メモリー

PCI-X をサポートしています。ボード上

FPGA は４つのギガビットシリアルリンバンクが搭載されており、各メモリーの PCIe/PCI-X ブ リ ッ ジ に よ り PMC とクと 53 本のシングルエンド信号で接続

バンクは e600 コアに接続されています。 PowerPC/FPGA のデータパスを可能にイーサネット

し ま す。XMC サ イ ト は x8 の PCIe で標準で２ポートの Gigabit Ethernet がPCIe スイッチにリンクしています。

搭載されており、１ポートはオプティカル、もう１ポートはカッパーの RJ45コネクタが実装されています。また、そのうち一方はバックプレーン P2 コネクタ側と共用されています。
シリアル I/O
MPC8641D には２つの UART コント
ロ ー ラ が 内 蔵 さ れ て お り、 そ れ ぞ れVME P2 コネクタ側に接続されています。
PCI Express
MPC8641D と FPGA を接続する x8 のされています。
下図に各 FPGA のリソースを記します。
Virtex-5 LX110T and SX95T resourcecomparison table

Resource
Slices
Logic Cells
CLB Flip-Flops
Distributed RAM (kbits)
Block RAM/FIFO (36kbits each)
Total Block RAM (kbits)
DSP48E Slices
GTP Channels Rocket10
PCle Subsystem blocks
10/100/1000 EMACs

LX110T
17,280110,592
69,120
1,120
148
5,328
64
16
14

SX95T
14,72094,20858,880
1,520
244
8,784
640
1614

PCI Express は各 2GB/s の広帯域のデー

VPF2 は複数枚のボードを VXS で接続タ転送を可能にします。

する事で無限の拡張性を提供します。

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MISH International Co. Ltd.