3 次元積層技術による次世代ベクトルキャッシュの設計と評価
船矢祐介 1 , 永岡龍一 1 , 江川隆輔 2 , 滝沢寛之 1 , 小林広明 21

東北大学大学院情報科学研究科, 2 東北大学サイバーサイエンスセンター{funaya, nagaoka}@sc.isc.tohoku.ac.jp, {egawa, tacky, koba}@isc.tohoku.ac.jp
概要： 将来のベクトルプロセッサが抱える演算性能に対するメモリバンド幅低下の問題に対し，ベクトルキャッシュ機構が提案されている．しかし従来の半導体加工技術の下では，チップ面積の制約から小規模なキャッシュメモリしか搭載できないという問題がある．そこで本論文では，3 次元積層技術を用いてこれまでの制約から脱却し，次世代ベクトルプロセッサのための大容量キャッシュメモリを設計し，評価を行う．

1

はじめに

Vector Processor
Cache Memory

ベクトルプロセッサは，大規模，かつ高精度なシ3Dミュレーションが必要な科学技術分野において広く用いられている．しかし近年，チップ面積や I/O ピン数

CacheMemoryの制限などから高性能化，低消費電力化が困難となってきている．そこで，ベクトルプロセッサが現在抱えCacheMemoryているこれらの問題を解決する手法として，本論文でVector Processor

は 3 次元積層技術に着目する．3 次元積層技術とは，

2 layers (8MB)䞉䞉䞉Vector Processor
5 layers (32MB)

複数のシリコンレイヤを垂直方向に積層し，レイヤ間を非常に低レイテンシな配線によって接続する技術で

図 1 キャッシュメモリ積層型ベクトルプロセッサある．3 次元積層技術を用いることで，デバイスの集積密度，配線の自由度が向上し，新たな 3 次元回路のている．キャッシュに再利用性の高いデータを保持し実現によりベクトルプロセッサの抱える様々な問題点演算器に供給することで，メインメモリと併せて高いの解決が期待できる．本論文では，特に将来のベクトデータ供給能力を実現できる．さらに，メインメモリルプロセッサが抱える演算性能に対する相対的なメモへのアクセス数減少に伴う消費エネルギ削減の効果もリバンド幅（Bytes/Flop, B/F）低下の問題に対し，3期待できる．しかし，現在の 2 次元設計ではチップ面次元積層技術を用いたベクトルキャッシュを設計し，積の制約によって小規模なキャッシュしか搭載できなそれを搭載したベクトルプロセッサの評価を行う．

いという問題がある．
そこで本論文では，3 次元積層技術を用いてキャッ2

3 次元積層型ベクトルキャッシュの設計

シュのみで構成されるシリコンレイヤ（メモリレイヤ）

3 次元積層技術では，レイヤ間を接続する ThroughSilicon Vias (TSV) はチップ上の配線に比べて非常に短く RC 抵抗も小さい．そのため，これまでチップ上で 2 次元方向に結合されていた機能ブロック同士をTSV を用いて垂直方向に配置・配線することで，配線で接続し，高いメモリバンド幅を実現する．プロセッ

長が大幅に短縮され，レイテンシ，および消費エネルすことができる．さらに，キャッシュ容量増加に伴うギの減少が期待できる．また，近年では，TSV の実装レイテンシと消費エネルギ増加の問題に対し，本論文密度が非常に向上し，積層したレイヤ間を高いバンド

ではキャッシュの 3 次元分割手法 [2] を適用する．こ幅で接続することが可能となってきている．さらに，の手法は，3 次元積層技術を用いてキャッシュを分割・を積層することで，ベクトルキャッシュの大容量化を実現する．また，メモリレイヤとプロセッサ間は TSV
サの構成を図 1 に示す．この構成では，積層するメモリレイヤを増やすことによってキャッシュ容量を増やチップ上に複数のレイヤを積層することで，1 チップ積層する手法であり，キャッシュ内部の配線の一部をに搭載可能なリソース量の増大も期待できる．これら

TSV で置き換えることにより長配線を削減し，キャッの特徴を生かし，3 次元積層技術をベクトルアーキテ

シュアクセス速度の向上と消費エネルギの削減が期待

クチャに適用する方法はいくつか考えられるが， B/Fできる．3 次元分割手法を用いたキャッシュ構成を図が低下しつつあるベクトルプロセッサにおいては，ま2 に示す．ベクトルプロセッサでは，メインメモリをずメモリバンド幅の増強に取り組むことが重要であ

多数のバンクに分割し，データをインターリーブ転送る．現在，ベクトルプロセッサのメモリバンド幅を補することで高いメモリバンド幅を実現していることかう手法としてベクトルキャッシュ機構 [1] が提案されら，その利点を生かすためにキャッシュも多数のサブSub-Cache
x32

1.4

䞉䞉䞉

䞉䞉䞉

2B/F

12D designSpeedup

䞉䞉䞉

1B/F

1.2

䞉䞉䞉

3D design

0.8
0.6
0.4
0.2

3D cachepartitioning0䞉䞉䞉0 (1 layer)

䞉䞉䞉8 (2 layers)

16 (3 layers)

32 (5 layers)

On-Chip Memory (M bytes)
䞉䞉䞉

図 3 実効性能（Land Mine）
Energy (Normalized)䞉䞉䞉

図 2 3 次元ベクトルキャッシュ構成

キャッシュで構成されている．このため本論文では，各サブキャッシュに 3 次元分割手法を適用し複数のレイヤに積層する．

1.6
1.4
1.2
10.8
0.6
0.4
0.2
0

1B/F

0 (1 layer)

3性能評価

8 (2 layers)

16 (3 layers)2B/F

32 (5 layers)

On-Chip Memory (M bytes)

はじめに，3 次元ベクトルキャッシュを搭載したベ

図 4 消費エネルギ（Land Mine）

クトルプロセッサの性能評価を行う．提案するプロセッサは NEC SX-8 を基本とし，ベクトルキャッシュ費エネルギの評価を行う．実験には 3DCACTI [2] を機構を有するベクトルプロセッサ [1] を基に設計を行用いた．提案設計の評価の結果，3 次元分割手法を用う．メインメモリのメモリバンド幅は，現在のベクトいない場合と比較し，メモリ容量の増加に伴うレイテルプロセッサと同等の 2B/F と，将来のベクトルプンシの増大が 32MB の場合で約 44% 抑えられることロセッサを想定した 1B/F で評価を行う．これに対が分かった．また消費エネルギの増大も，3 次元分割し，キャッシュとプロセッサ間は TSV によって接続手法を用いない場合と比較し，32MB の場合で約 14%されているために高いメモリバンド幅が実現可能であ抑えられることが分かった．これにより，将来のベクる．そこで本評価ではキャッシュのメモリバンド幅をトルプロセッサにおいて 3 次元積層技術を積極的に活4B/F とする． CACTI 3.2 の試算によると，SX-8 のチップ面積約 392mm2 に搭載可能なキャッシュ容量は 1 層当たり約 8MB である．そこで本評価では，演算器の層と合わせてプロセッサが 2 層（キャッシュ容量 8MB）から 5 層（32MB）の場合を評価する．ベン
チマークには 3 次元 FDTD 法による地雷探査シミュレーションプログラム（Land Mine）[3] を用い，シミュレータには SX シミュレータを用いた．
実効性能の評価結果を図 3 に，消費エネルギの評価結果を図 4 に示す．それぞれの結果を 2B/F でキャッシュなしの場合の結果で正規化して示す．図 3 より，キャッシュ容量が 8MB の場合に大きく性能向上し，16MB 以上では性能向上が緩やかになることが分かる．これは，Land Mine のデータアクセスの局所性が用することで，レイテンシや消費エネルギの増大を低比較的低いためである．しかし，それでもキャッシュ容量 32MB の場合には実効性能が 1B/F で約 10%，2B/F で約 19% 向上することが分かった．また，図 4より消費エネルギはキャッシュ容量 32MB の場合に1B/F で約 22%，2B/F で約 16% 削減できることが分かった．以上より，設計した 3 次元ベクトルキャッシュにより，ベクトルプロセッサの高性能化・低消費電力化が実現可能であることが明かになった．
次に，3 次元キャッシュ分割によるレイテンシと消く抑えつつキャッシュの大容量化が実現可能であることが明かになった．

4

まとめ
本論文では，将来のベクトルプロセッサが抱えるB/F 低下の問題に対し，3 次元積層技術を用いて次世代ベクトルキャッシュの設計を行った．実アプリケーションを用いた評価の結果，提案キャッシュによるベクトルプロセッサの実効性能向上とメモリシステムの消費エネルギ削減の効果が明らかになった．さらに，3次元積層技術を積極的に用いることで，レイテンシ及び消費エネルギの増大を最小限に抑えつつキャッシュの大容量化が実現可能であることが明かになった．

参考文献[1] A. Musa et al. An On-Chip Cache Design forVector Processors. In Proc. of the 7th MEDEA
workshop, pp. 17–24, 2007.
[2] Y. Tsai et al. Design Space Exploration for 3D Cache. IEEE Trans. Very Large Scale Integr.
(VLSI) Syst., Vol. 16, No. 4, pp. 444–455, 2008.
[3] T. Kobayashi et al. FDTD Simulation on Array
Antenna SAR-GPR for Land Mine Detection. InProc. of SSR2003, pp. 279–283, 2003.