JP 2021-182713 A 2021.11.25(57)【要約】【課題】ドハティ型の電力増幅回路のピークアンプにおいて、多段に接続された各トランジスタがオン状態となるタイミングを互いに近づける。
【解決手段】ドハティ型の電力増幅回路において、ピー
クアンプは、第１トランジスタ及び第２トランジスタを有する。第１トランジスタのソース端子は第１定電位線と接続される。第１トランジスタのドレイン端子及び第２トランジスタのソース端子は第１ノードと接続される。第２トランジスタのドレイン端子は第１定電位線よりも高電位の第２定電位線と接続される。第１トランジス
タの制御端子は、第１バイアス電圧印加回路に接続され、入力信号が第１交流カップリング回路を介して入力される。第２トランジスタの制御端子は、第２バイアス電
圧印加回路に接続され、第２交流カップリング回路を介して第１ノードと接続される。第１ノードは、第３交流
カップリング回路を介して第１定電位線と接続される。
【選択図】図２

(2)JP 2021-182713 A 2021.11.25【特許請求の範囲】【請求項１】
入力信号が分岐され、それぞれに入力されるメインアンプ及びピークアンプを備え、前記メインアンプからの第１出力信号と前記ピークアンプからの第２出力信号とを合成して出力するドハティ型の電力増幅回路であって、
前記ピークアンプは、第１トランジスタと第２トランジスタとを有し、前記第１トランジスタのソース端子が第１定電位線と接続され、前記第１トランジスタのドレイン端子が第１ノードと接続され、前記第２トランジスタのソース端子が前記第１ノードと接続され、前記第２トランジスタのドレイン端子が前記第１定電位線よりも高電位の第２定電位線と接続され、
前記第１トランジスタの制御端子は、第１バイアス電圧印加回路に接続され、前記分岐された一方の入力信号が第１交流カップリング回路を介して入力され、前記第１バイアス電圧印加回路は、前記第１トランジスタの制御端子に、第１バイアス
電圧を印加し、
前記第２トランジスタの制御端子は、第２バイアス電圧印加回路に接続され、第２交流
カップリング回路を介して前記第１ノードと接続され、前記第１ノードは、第３交流カップリング回路を介して前記第１定電位線と接続され、前記第２バイアス電圧印加回路は、前記第２トランジスタの制御端子に、第２バイアス
電圧を印加し、
前記第２トランジスタのドレイン端子と前記第２定電位線との間の第２ノードは、第４交流カップリング回路と接続され、前記第４交流カップリング回路を介して前記第２出力
信号を出力する、電力増幅回路。
【請求項２】
前記第１バイアス電圧は、前記第１トランジスタの制御端子に入力される信号のパワーが第１のレベルを超えないときには前記第１トランジスタがピンチオフ状態となる大きさに設定され、前記信号のパワーが前記第１のレベルを超えるときには前記第１トランジス
タがオン状態となる大きさに設定される、請求項１に記載の電力増幅回路。
【請求項３】
前記第２バイアス電圧は、前記第１トランジスタの制御端子に入力される前記信号のパワーが前記第１のレベルを超えないときに前記第２トランジスタがピンチオフ状態となり、前記信号のパワーが前記第１のレベルを超えるときに前記第２トランジスタがオン状態となる大きさを有する、請求項２に記載の電力増幅回路。
【請求項４】
前記ピークアンプは、第３トランジスタを更に有し、
前記第３トランジスタのソース端子は前記第１定電位線と接続され、前記第３トランジスタのドレイン端子は前記第１ノードと接続され、前記第３トランジスタの制御端子は、第３バイアス電圧印加回路に接続されるとともに、第５交流カップリング回路を介して前記第１トランジスタのドレイン端子と接続され、前記第３バイアス電圧印加回路は、前記第３トランジスタの制御端子に、第３バイアス
電圧を印加する、請求項１から請求項３のいずれか１項に記載の電力増幅回路。
【請求項５】
前記第２トランジスタの総ゲート幅は、前記第１トランジスタの総ゲート幅と、前記第３トランジスタの総ゲート幅との和以上である、請求項４に記載の電力増幅回路。
【請求項６】
前記第３バイアス電圧は、前記第３トランジスタの制御端子に入力される信号のパワーが第２のレベルを超えないときには前記第３トランジスタがピンチオフ状態となる大きさに設定され、該信号のパワーが前記第２のレベルを超えるときには前記第３トランジスタがオン状態となる大きさに設定される、請求項４又は請求項５に記載の電力増幅回路。
【請求項７】

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前記第２のレベルは、前記第１のレベルより大きい、請求項６に記載の電力増幅回路。
【請求項８】
前記メインアンプは、各バイアス電圧の大きさを除いて前記ピークアンプと同じ構成を有する、請求項１から請求項７のいずれか１項に記載の電力増幅回路。
【発明の詳細な説明】【技術分野】【０００１】
本開示は、電力増幅回路に関する。
【背景技術】【０００２】
特許文献１には、電力増幅回路に関する技術が開示されている。
【先行技術文献】【特許文献】【０００３】【特許文献１】特開２０１１−１５１６９４号公報【発明の概要】【発明が解決しようとする課題】【０００４】
例えばマイクロ波増幅回路などの電力増幅回路では、電力効率を高めるために、いわゆ
るドハティ型の構成が用いられることがある。ドハティ型の電力増幅回路は、Ａ級からＡ
Ｂ級ないしはＢ級動作を行うメインアンプと、Ｃ級動作を行うピークアンプとを備え、メインアンプ及びピークアンプにおいて入力信号を個別に増幅するとともに、メインアンプからの出力信号とピークアンプからの出力信号とを合成して出力する。ドハティ型の電力増幅回路では、出力パワーが大きくなるとピークアンプのインピーダンスが減少し、その結果としてメインアンプの負荷が軽減され、高い電力効率で増幅を行うことができる。
【０００５】
このようなドハティ型の電力増幅回路において、電力増幅回路に要求されるゲインに対してメインアンプ及びピークアンプを構成するトランジスタのゲインが小さい場合、トランジスタを多段に構成する必要がある。その場合、ピークアンプにおいては、多段に接続された各トランジスタがオン状態となるタイミングを互いに近づけることが望ましい。
【０００６】
そこで、本開示は、ドハティ型の電力増幅回路のピークアンプにおいて、多段に接続された各トランジスタがオン状態となるタイミングを互いに近づけることができる電力増幅回路を提供することを目的とする。
【課題を解決するための手段】【０００７】
本開示の一形態による電力増幅回路は、入力信号が分岐され、それぞれに入力されるメ
インアンプ及びピークアンプを備え、メインアンプからの第１出力信号とピークアンプからの第２出力信号とを合成して出力するドハティ型の電力増幅回路である。ピークアンプ
は、第１トランジスタと第２トランジスタとを有する。第１トランジスタのソース端子が第１定電位線と接続される。第１トランジスタのドレイン端子が第１ノードと接続される。第２トランジスタのソース端子が第１ノードと接続される。第２トランジスタのドレイン端子が第１定電位線よりも高電位の第２定電位線と接続される。第１トランジスタの制御端子は、第１バイアス電圧印加回路に接続され、分岐された一方の入力信号が第１交流
カップリング回路を介して入力される。第１バイアス電圧印加回路は、第１トランジスタの制御端子に、第１バイアス電圧を印加する。第２トランジスタの制御端子は、第２バイ
アス電圧印加回路に接続され、第２交流カップリング回路を介して第１ノードと接続される。第１ノードは、第３交流カップリング回路を介して第１定電位線と接続される。第２バイアス電圧印加回路は、第２トランジスタの制御端子に、第２バイアス電圧を印加する。第２トランジスタのドレイン端子と第２定電位線との間の第２ノードは、第４交流カッ

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プリング回路と接続され、第４交流カップリング回路を介して第２出力信号を出力する。
【発明の効果】【０００８】
本開示によれば、ドハティ型の電力増幅回路のピークアンプにおいて、多段に接続された各トランジスタがオン状態となるタイミングを互いに近づけることができる電力増幅回路を提供することが可能となる。
【図面の簡単な説明】【０００９】【図１】図１は、第１実施形態に係る電力増幅回路１Ａの構成を概略的に示す図である。
【図２】図２は、ピークアンプ５の詳細な構成を示す回路図である。
【図３】図３の（ａ）部、（ｂ）部及び（ｃ）部は、ピークアンプ５の動作の具体例を説明するための図である。
【図４】図４の（ａ）部は、一般的なドハティ型の電力増幅回路の構成を示す図である。
図４の（ｂ）部は、複数段のアンプからなるドライバアンプ３ＡをノードＮＡの前段に設けた構成を示す図である。
【図５】図５の（ａ）部は、それぞれ複数段のアンプからなるメインアンプ４Ｂ及びピー
クアンプ５Ｂによりドハティ構造を構成した例を示す図である。図５の（ｂ）部は、ピー
クアンプ５Ｂへの入力信号パワーをモニタし、該入力信号パワーに応じてゲートバイアスを制御するための回路１３を設けた例を示す図である。
【図６】図６は、比較例として一般的なカレントリユース構造を有する電力増幅回路を示す図である。
【図７】図７は、第２実施形態に係る電力増幅回路１Ｂの構成を概略的に示す図である。
【図８】図８は、ピークアンプ５Ｃの構成を詳細に示す回路図である。
【図９】図９の（ａ）部及び（ｂ）部は、ピークアンプ５Ｃの動作の具体例を説明するための図である。
【図１０】図１０の（ａ）部及び（ｂ）部は、ピークアンプ５Ｃの動作の具体例を説明するための図である。
【図１１】図１１は、比較例として通常の３段アンプ構成を備えるアンプ回路２００を示す図である。
【図１２】図１２は、第２実施形態に係る電力増幅回路１Ｂの入出力特性に関するシミュ
レーション結果を示すグラフである。
【図１３】図１３は、メインアンプ及びピークアンプのそれぞれを図１１に示したアンプ
回路２００とした比較例に係る、電力増幅回路の入出力特性に関するシミュレーション結果を示すグラフである。
【図１４】図１４は、入力電力に対するドレイン電流の特性を示すグラフであって、第２実施形態のピークアンプ５Ｃの特性を示す。
【図１５】図１５は、入力電力に対するドレイン電流の特性を示すグラフであって、第２実施形態のメインアンプ４Ｃの特性を示す。
【図１６】図１６は、入力電力に対するドレイン電流の特性を示すグラフであって、比較
例のピークアンプの特性を示す。
【図１７】図１７は、入力電力に対するドレイン電流の特性を示すグラフであって、比較例のメインアンプの特性を示す。
【発明を実施するための形態】【００１０】［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。一実施形態に係る電力増幅回路は、入力信号が分岐され、それぞれに入力されるメインアンプ及びピークアンプを備え、メイン
アンプからの第１出力信号とピークアンプからの第２出力信号とを合成して出力するドハ
ティ型の電力増幅回路である。ピークアンプは、第１トランジスタと第２トランジスタとを有する。第１トランジスタのソース端子が第１定電位線と接続される。第１トランジス

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タのドレイン端子が第１ノードと接続される。第２トランジスタのソース端子が第１ノードと接続される。第２トランジスタのドレイン端子が第１定電位線よりも高電位の第２定電位線と接続される。第１トランジスタの制御端子は、第１バイアス電圧印加回路に接続され、分岐された一方の入力信号が第１交流カップリング回路を介して入力される。第１バイアス電圧印加回路は、第１トランジスタの制御端子に、第１バイアス電圧を印加する。第２トランジスタの制御端子は、第２バイアス電圧印加回路に接続され、第２交流カップリング回路を介して第１ノードと接続される。第１ノードは、第３交流カップリング回路を介して第１定電位線と接続される。第２バイアス電圧印加回路は、第２トランジスタの制御端子に、第２バイアス電圧を印加する。第２トランジスタのドレイン端子と第２定電位線との間の第２ノードは、第４交流カップリング回路と接続され、第４交流カップリ
ング回路を介して第２出力信号を出力する。この構成によれば、ドハティ型の電力増幅回路のピークアンプにおいて、多段に接続された各トランジスタがオン状態となるタイミン
グを互いに近づけることができる。
【００１１】
上記の電力増幅回路において、第１バイアス電圧は、第１トランジスタの制御端子に入力される信号のパワーが第１のレベルを超えないときには第１トランジスタがピンチオフ
状態となる大きさに設定され、その信号のパワーが第１のレベルを超えるときには第１トランジスタがオン状態となる大きさに設定されてもよい。
【００１２】
上記の電力増幅回路において、第２バイアス電圧は、第１トランジスタの制御端子に入力される信号のパワーが第１のレベルを超えないときに第２トランジスタがピンチオフ状態となり、その信号のパワーが第１のレベルを超えるときに第２トランジスタがオン状態となる大きさを有してもよい。
【００１３】
上記の電力増幅回路において、前記ピークアンプは、第３トランジスタを更に有し、第３トランジスタのソース端子は第１定電位線と接続され、第３トランジスタのドレイン端子は第１ノードと接続され、第３トランジスタの制御端子は、第３バイアス電圧印加回路に接続されるとともに、第５交流カップリング回路を介して第１トランジスタのドレイン端子と接続され、第３バイアス電圧印加回路は、第３トランジスタの制御端子に、第３バイアス電圧を印加してもよい。
【００１４】
上記の電力増幅回路において、第２トランジスタの総ゲート幅は、第１トランジスタの
総ゲート幅と、第３トランジスタの総ゲート幅との和以上であってもよい。
【００１５】
上記の電力増幅回路において、第３バイアス電圧は、第３トランジスタの制御端子に入力される信号のパワーが第２のレベルを超えないときには第３トランジスタがピンチオフ
状態となる大きさに設定され、その信号のパワーが第２のレベルを超えるときには第３トランジスタがオン状態となる大きさに設定されてもよい。
【００１６】
上記の電力増幅回路において、第２のレベルは、第１のレベルより大きくてもよい。
【００１７】
上記の電力増幅回路において、メインアンプは、各バイアス電圧の大きさを除いてピー
クアンプと同じ構成を有してもよい。
【００１８】［本開示の実施形態の詳細］
本開示の電力増幅回路の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。なお、下記の説明において、接続されるとは、電気的に接続されることを意味し、明示する

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場合を除き、電気抵抗が実質的にゼロである導電線を介して接続される場合のほか、抵抗等の電子部品を介して接続される場合を含む。
【００１９】（第１実施形態）
図１は、本開示の第１実施形態に係る電力増幅回路１Ａの構成を概略的に示す図である。この電力増幅回路１Ａは、いわゆるドハティ型のマイクロ波増幅回路である。同図に示されるように、電力増幅回路１Ａは、ドライバアンプ３、メインアンプ４、ピークアンプ
５、及びλ／４線路６，７を備える。
【００２０】
ドライバアンプ３の入力端は、電力増幅回路１Ａの信号入力端８と接続されている。ドライバアンプ３は、信号入力端８から増幅対象である信号を入力し、該信号を増幅して出力する。ドライバアンプ３は、例えばトランジスタを含んで構成される。信号入力端８から入力される信号の周波数は、例えば６０ＧＨｚ以上９０ＧＨｚ以下である。ドライバア
ンプ３の出力端は、ノードＮＡと接続されている。
【００２１】
メインアンプ４及びピークアンプ５は、入力信号を個別に増幅する。本実施形態では、
メインアンプ４及びピークアンプ５はそれぞれ２段のアンプとして構成されている。メイ
ンアンプ４の入力端は、ノードＮＡを介してドライバアンプ３の出力端と接続されている。メインアンプ４の入力端は、ドライバアンプ３により増幅されたのちノードＮＡにおいて分岐された一方の信号を受ける。メインアンプ４は、Ａ級からＡＢ級ないしはＢ級の増幅動作を行う。メインアンプ４の出力端は、ノードＮＢを介して電力増幅回路１Ａの信号
出力端９と接続されている。メインアンプ４の出力端とノードＮＢとの間には、λ／４線
路６が介在している。メインアンプ４から出力された増幅後の信号は、λ／４線路６を通ってノードＮＢに達する。一方、ピークアンプ５の入力端は、ノードＮＡを介してドライ
バアンプ３の出力端と接続されている。ノードＮＡとピークアンプ５の入力端との間には、λ／４線路７が介在している。ピークアンプ５の入力端は、ドライバアンプ３により増幅されたのちノードＮＡにおいて分岐された他方の信号を、λ／４線路７を介して受ける。ピークアンプ５は、Ｃ級の増幅動作を行う。ピークアンプ５の出力端は、ノードＮＢを介して電力増幅回路１Ａの信号出力端９と接続されている。ピークアンプ５から出力された増幅後の信号は、ノードＮＢに達する。メインアンプ４からの出力信号と、ピークアン
プ５からの出力信号とは、ノードＮＢにおいて互いに合成され、信号出力端９から電力増
幅回路１Ａの外部へ出力される。
【００２２】
図２は、ピークアンプ５の詳細な構成を示す回路図である。本実施形態のピークアンプ
５は、いわゆるカレントリユース構成を有する。カレントリユース構成とは、複数段の電子回路において、後段回路に供給される電源を、後段回路を介して前段回路にも供給する構成をいう。同図に示されるように、ピークアンプ５は、初段増幅回路としての第１トラ
ンジスタＴＲ1と、第２段増幅回路としての第２トランジスタＴＲ2とを有する。第１トラ
ンジスタＴＲ1は、接地電位線ＧＮＤ（第１定電位線）と、第１ノードＮ1との間に直列に接続されている。第２トランジスタＴＲ2は、第１ノードＮ1と、接地電位線ＧＮＤよりも高電位の電源電位線ＶＤ（第２定電位線）との間に直列に接続されている。言い換えると、第１トランジスタＴＲ1の一方の電流端子（例えばソース）は接地電位線ＧＮＤと接続され、他方の電流端子（例えばドレイン）は第１ノードＮ1と接続されている。第２トラ
ンジスタＴＲ2の一方の電流端子（例えばソース）は第１ノードＮ1と接続され、他方の電流端子（例えばドレイン）は電源電位線ＶＤと接続されている。なお、第１トランジスタ
ＴＲ1と接地電位線ＧＮＤ及び第１ノードＮ1との電気的な接続、並びに、第２トランジス
タＴＲ2と第１ノードＮ1及び電源電位線ＶＤとの電気的な接続は、抵抗等を介することなく実質的にゼロの抵抗値でもって行われている。第１トランジスタＴＲ1及び第２トラン
ジ ス タ Ｔ Ｒ 2 は 、 例 え ば Ｇ ａ Ｎ − Ｈ Ｅ Ｍ Ｔ （ High Electron Mobility Transistor） で あ る
。

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JP 2021-182713 A 2021.11.25【００２３】
第１トランジスタＴＲ1の制御端子（ゲート）は、第１交流カップリング回路としての
カップリングコンデンサＣ1を介して、ピークアンプ５の入力端５ａと交流的に接続され、直流的に遮断されている。第１トランジスタＴＲ1の制御端子は、入力端５ａからカッ
プリングコンデンサＣ1を介して入力信号Ｓinを受ける。入力信号Ｓinは、図１のノード
ＮＡにおいて分岐された他方の信号である。また、第１トランジスタＴＲ1の制御端子は、該制御端子に第１バイアス電圧ＶＧ1を印加する回路１１と接続されている。第１トラ
ンジスタＴＲ1の制御端子においては、カップリングコンデンサＣ1を介して伝搬する、入力信号Ｓinの高周波信号成分に、第１バイアス電圧ＶＧ1が印加された、信号Ｓin が入力される。本実施形態では、回路１１は電圧入力端子１１ａ及び抵抗Ｒ11を含む。電圧入力端子１１ａは、抵抗Ｒ11を介して第１トランジスタＴＲ1の制御端子と接続されている。第１トランジスタＴＲ1をＣ級動作させる為に、第１バイアス電圧ＶＧ1は、入力信号Ｓ
in（正確にはの入力信号Ｓin）のパワーが第１のレベルを超えないときには第１トラン
ジスタＴＲ1がピンチオフ状態となり、入力信号Ｓin（正確にはの入力信号Ｓin ）のパ
ワーが第１のレベルを超えるときに第１トランジスタＴＲ1がオン状態となるような大きさに設定される。一実施例では、第１トランジスタＴＲ1がオン状態となる第１のレベルは−０．４Ｖであるとし、入力信号Ｓinのパワーが第１のレベルを超えずに第１トランジ
スタＴＲ1がピンチオフ状態となるための第１バイアス電圧ＶＧ1は−１Ｖを設定している。なお、第１のレベルは、メインアンプ４が飽和するレベルに基づいて決定される。
【００２４】
第２トランジスタＴＲ2の制御端子（ゲート）は、第２交流カップリング回路としての
カップリングコンデンサＣ2を介して、第１ノードＮ1と交流的に接続され、直流的に遮断されている。第１ノードＮ1には、入力信号Ｓin が、第１トランジスタＴＲ1を介して、入力信号Ｓin2として伝搬される。また、第２トランジスタＴＲ2の制御端子は、該制御端子に第２バイアス電圧ＶＧ2を印加する回路１２と接続されている。第２トランジスタＴ
Ｒ2の制御端子には、カップリングコンデンサＣ2を介して伝搬する、入力信号Ｓin2の高周波信号成分に、第２バイアス電圧ＶＧ2が印加された、信号Ｓin2 が入力される。本実施形態では、回路１２は電圧入力端子１２ａ及び抵抗Ｒ12を含む。電圧入力端子１２ａは、抵抗Ｒ12を介して第２トランジスタＴＲ2の制御端子と接続されている。第２バイアス
電圧ＶＧ2は、入力信号Ｓin2 のパワーが上記第１のレベルを超えないときに第２トラン
ジスタＴＲ2がピンチオフ状態となり、入力信号Ｓin2 のパワーが上記第１のレベルを超えるときに第２トランジスタＴＲ2がオン状態となる大きさを有する。一実施例では、第２バイアス電圧ＶＧ2は３．６Ｖである。
【００２５】
第１ノードＮ1は、第３交流カップリング回路としてのカップリングコンデンサＣ3を介して、接地電位線ＧＮＤと交流的に接続され、直流的に遮断されている。第２トランジス
タＴＲ2と電源電位線ＶＤとの間の第２ノードＮ2は、第４交流カップリング回路としての
カップリングコンデンサＣ4を介して、ピークアンプ５の出力端５ｂと交流的に接続され、直流的に遮断されている。ピークアンプ５は、増幅後の出力信号Ｓoutを、第２ノード
Ｎ2からカップリングコンデンサＣ4を介して出力する。
【００２６】
以上の構成を備えるピークアンプ５の動作を説明する。入力端５ａに入力信号Ｓinを受けると、高周波信号である入力信号ＳinはカップリングコンデンサＣ1を通過して第１トランジスタＴＲ1の制御端子に達する。また、第１トランジスタＴＲ1の制御端子には、回路１１から第１バイアス電圧ＶＧ1が印加される。従って、第１トランジスタＴＲ1の制御端子には、第１バイアス電圧ＶＧ1と入力信号Ｓinとを合成した電圧が入力信号Ｓin として印加される。第１バイアス電圧ＶＧ1が適切な大きさに設定されることにより、入力
信号Ｓin のパワーが第１のレベルを超えないときには、第１トランジスタＴＲ1はピンチオフ状態となり、第１トランジスタＴＲ1の電流端子間の電流は僅かに流れるのみである。また、入力信号Ｓin のパワーが第１のレベルを超えるときには、第１トランジスタ

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ＴＲ1はオン状態となり、第１トランジスタＴＲ1の電流端子間には入力信号Ｓin の大きさに応じた電流が流れる。
【００２７】
更に、第１トランジスタＴＲ1の制御端子への印加電圧のうち入力信号Ｓin に起因す
る高周波成分は、増幅されたのち第１ノードＮ1からカップリングコンデンサＣ2を通って第２トランジスタＴＲ2の制御端子に入力信号Ｓin として入力される。図２の矢印ＡRF
は、このような高周波成分の流れを示している。また、第２トランジスタＴＲ2の制御端子には、回路１２から第２バイアス電圧ＶＧ2が印加される。従って、第２トランジスタ
ＴＲ2の制御端子には、第２バイアス電圧ＶＧ2と、入力信号Ｓinが増幅された高周波成分とを合成した電圧が入力信号Ｓin2 として印加される。第２バイアス電圧ＶＧ2が適切な大きさに設定されることにより、入力信号Ｓin2 のパワーが上記第１のレベルを超えな
いときには、第２トランジスタＴＲ2はピンチオフ状態となり、第２トランジスタＴＲ2の電流端子間の電流は僅かに流れるのみである。また、入力信号Ｓin2 のパワーが上記第１のレベルを超えるときには、第２トランジスタＴＲ2はオン状態となり、第２トランジ
スタＴＲ2の電流端子間には増幅された高周波成分の大きさに応じた電流が流れる。
【００２８】
電源電位線ＶＤと接地電位線ＧＮＤとの間において第１トランジスタＴＲ1及び第２ト
ランジスタＴＲ2は直列に接続されているので、これらを流れる電流は共通となる。図２の矢印ＡDCは、このような共通電流の流れを示している。この電流により生じる第２ノー
ドＮ2の電位には、入力信号Ｓinを２段階で増幅した高周波成分が含まれる。この高周波成分は、カップリングコンデンサＣ4を通過して、出力端５ｂからピークアンプ５の外部（図１に示されたノードＮＢ）へ出力信号Ｓoutとして出力される。なお、第１トランジ
スタＴＲ1及び第２トランジスタＴＲ2を流れる共通電流の大きさは、主に第１バイアス電
圧ＶＧ1の大きさによって定まる。
【００２９】
なお、図１に示したメインアンプ４は、上述したピークアンプ５と同じ構成を有してもよく、或いはピークアンプ５と異なる構成を有してもよい。メインアンプ４がピークアン
プ５と同じ構成を有する場合、メインアンプ４はＡ級からＡＢ級ないしはＢ級動作を行う
ため、第１バイアス電圧ＶＧ1の大きさがピークアンプ５と異なる。すなわち、第１トラ
ンジスタＴＲ1をＡ級からＡＢ級ないしはＢ級動作させる為に、第１バイアス電圧ＶＧ1は、入力信号Ｓinのパワーにかかわらず第１トランジスタＴＲ1が常にオン状態となる大きさを有する。一実施例では、第１バイアス電圧ＶＧ1は−１．０Ｖである。
【００３０】
図３の（ａ）部、（ｂ）部及び（ｃ）部は、ピークアンプ５の動作の具体例を説明するための図である。これらの図には、電圧の大きさを示す縦軸に、第１バイアス電圧ＶＧ1、第１トランジスタＴＲ1のソース電圧ＶＳ1（すなわち０Ｖ）、第２バイアス電圧ＶＧ2、第２トランジスタＴＲ2のソース電圧ＶＳ2（第１トランジスタＴＲ1のドレイン電圧Ｖ
Ｄ1と等しい）、及び電源電位線ＶＤの各レベルが併せて示されている。これらの電圧のうち、第１バイアス電圧ＶＧ1、第１トランジスタＴＲ1のソース電圧ＶＳ1、第２バイア
ス電圧ＶＧ2、及び電源電位線ＶＤは、固定のバイアス電圧であるが、第２トランジスタ
ＴＲ2のソース電圧ＶＳ2（第１トランジスタＴＲ1のドレイン電圧ＶＤ1と等しい）のみは、第１トランジスタＴＲ1及び第２トランジスタＴＲ2の動作状態によって変動する電位である。
【００３１】
図３の（ａ）部は、ピークアンプ５への入力信号Ｓinのパワーが低い場合を示す。図３の（ｂ）部は、ピークアンプ５への入力信号Ｓinのパワーが上昇し始め、ピークアンプ５がオフ状態からオン状態へ移行する場合を示す。図３の（ｃ）部は、ピークアンプ５への入力信号Ｓinのパワーが上昇し、ピークアンプ５がオン状態である場合を示す。
【００３２】
図３の（ａ）部、（ｂ）部、及び（ｃ）部には、第１トランジスタＴＲ1の制御端子（

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ゲート）における入力信号Ｓin と第２トランジスタＴＲ2の制御端子（ゲート）における入力信号Ｓin2 それぞれの入力波形の電圧レベルのイメージも示されている。そしてその結果、第１トランジスタＴＲ1のゲート・ソース間に印加される電圧Ｖｇ１ｓ１と第１トランジスタＴＲ2のゲート・ソース間に印加される電圧Ｖｇ２ｓ２のレベルが矢印と共に示されている。
【００３３】
ピークアンプ５への入力信号Ｓinのパワーが低い場合（図３の（ａ）部）、入力信号Ｓinと入力信号Ｓin2 のパワーも低い。第１トランジスタＴＲ1と第２トランジスタＴＲ
2とがピンチオフ状態となるように第１バイアス電圧ＶＧ1及び第２バイアス電圧ＶＧ2が設定されており、第１トランジスタＴＲ1及び第２トランジスタＴＲ2のゲート・ソース間
電圧Ｖｇ１ｓ１とＶｇ２ｓ２は、それぞれレベル（ここでは−０．４Ｖを想定）を超えな
いので、これらトランジスタの電流は僅かに流れるのみである。
【００３４】
一方、回路の構成上、第１トランジスタＴＲ1のドレイン電流ＩＤ1と第２トランジスタ
ＴＲ2のドレイン電流ＩＤ2とが互いに等しくなる。そのため、第１トランジスタＴＲ1のゲート・ソース間電圧Ｖｇ１ｓ１に対して、ＩＤ1とＩＤ2とが互いに等しくなるように、
第１トランジスタＴＲ1のドレイン電位ＶＤ１（第２トランジスタＴＲ2のソース電位ＶＳ２でもある）が決まり、第１トランジスタＴＲ1のドレイン・ソース間電圧ＶＤ１Ｓ１、そして、第２トランジスタＴＲ2のゲート・ソース間電圧Ｖｇ２ｓ２、第２トランジスタ
ＴＲ2のドレイン・ソース間電圧ＶＤ２Ｓ２が決まる。なお、実際は、第１トランジスタ
ＴＲ1のドレイン・ソース間電圧ＶＤ１Ｓ１と第２トランジスタＴＲ2のドレイン・ソース
間電圧ＶＤ２Ｓ２とが互いに異なり、僅かではあるがＶＧ１Ｓ１＜ＶＧ２Ｓ２となる。
【００３５】
その後、ピークアンプ５への入力信号Ｓinのパワーが上昇し始めると、入力信号Ｓinと入力信号Ｓin2 のパワーも上昇し始める。そして、第１トランジスタＴＲ1及び第２ト
ランジスタＴＲ2のゲート・ソース間電圧Ｖｇ１ｓ１とＶｇ２ｓ２とがレベル（−０．４
Ｖ）を超えると、図３の（ｂ）部に示すように、第１トランジスタＴＲ1がオン状態となり、第１トランジスタＴＲ1のドレイン電流ＩＤ1が流れ始める。この場合においてもＩＤ
1＝ＩＤ2を満たすようにＶＳ2の電位（ＶＤ1の電位でもある）が決まり、ＶＤ１Ｓ１、Ｖ
Ｄ２Ｓ２、及びＶｇ２ｓ２が決まるが、ＩＤ2が流れる際にはＩＤ1＝ＩＤ2を満たすようにＶＳ2の電位（ＶＤ1の電位でもある）が下がる。
【００３６】
そして、ピークアンプ５への入力信号Ｓinのパワーがさらに上昇すると（図３の（ｃ）部）、入力信号Ｓin と入力信号Ｓin2 のパワーもさらに上昇する。第１トランジスタ
ＴＲ1のドレイン電流ＩＤ1がさらに流れ、ＩＤ1＝ＩＤ2を満たすようにＶＳ2の電位（ＶＤ1の電位でもある）が決まり、ＶＤ１Ｓ１、ＶＤ２Ｓ２、及びＶｇ２ｓ２が決まるが、ＩＤ2が流れる際にはＩＤ1＝ＩＤ2を満たすようにＶＳ2の電位（ＶＤ1の電位でもある）が更に下がる。なお、このときの動作は、メインアンプ４がピークアンプ５と同じ構成を有する場合のメインアンプ４の動作と同様である。
【００３７】
以上に説明した本実施形態の電力増幅回路１Ａによって得られる効果について、従来の課題と共に説明する。図４の（ａ）部は、一般的なドハティ型の電力増幅回路の構成を示す図である。同図に示すように、一般的なドハティ型の電力増幅回路は、Ａ級からＡＢ級
ないしはＢ級動作を行う単段アンプのメインアンプ４Ａと、Ｃ級動作を行う単段アンプの
ピークアンプ５Ａとを備え、メインアンプ４Ａ及びピークアンプ５Ａにおいて入力信号を個別に増幅するとともに、メインアンプ４Ａからの出力信号とピークアンプ５Ａからの出力信号とを合成して出力する。ドハティ型の電力増幅回路では、出力パワーが大きくなるとピークアンプ５Ａのインピーダンスが減少し、その結果としてメインアンプ４Ａの負荷が軽減され、高い電力効率で増幅を行うことができる。
【００３８】

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このようなドハティ型の電力増幅回路において、アンプのゲインが小さい（例えば１０ｄＢ未満の）場合、例えば図４の（ｂ）部に示すように、複数段のアンプからなるドライ
バアンプ３ＡをノードＮＡの前段に設けることが考えられる。しかしながら、この例のよ
うに最後部の１段のみをドハティ構造としても、電力増幅回路全体の電力効率への寄与が小さい。入力信号の周波数が高くなるほど、アンプのゲインは小さくなるのでこのような問題が顕著となる。
【００３９】
そこで、図５の（ａ）部に示すように、それぞれ複数段のアンプからなるメインアンプ
４Ｂ及びピークアンプ５Ｂによりドハティ構造を構成することが考えられる。しかし、この場合、Ｃ級動作を行うピークアンプ５Ｂの複数段のアンプがほぼ同時に立ち上がる（オン状態となる）必要がある。従って、或るアンプが立ち上がったのち該アンプの出力に基づいてその後段のアンプが立ち上がる構成の場合、各段のアンプを構成するトランジスタのゲートバイアスを比較的浅く設定する必要がある。故に、各段のトランジスタの温度特性のばらつきやプロセスばらつきの影響が顕著となり、また、リーク電流が大きくなるので電力効率が低下するといった問題が生じる。また、そのような問題を回避するために、後段のアンプを構成するトランジスタのゲートバイアスを前段とは独立して制御することも考えられる。しかしながらその場合、図５の（ｂ）部に示すように、ピークアンプ５Ｂへの入力信号パワーをモニタし、該入力信号パワーに応じてゲートバイアスを制御するための回路１３が必要となり、電力増幅回路が複雑化してしまう。また、電力増幅回路への入力周波数の上限が回路１３の動作速度に律速されてしまう。
【００４０】
上記の課題に対し、本実施形態のピークアンプ５では、２段のトランジスタＴＲ1及びＴＲ2が、互いに直列に接続されたカレントリユース構成を成し、更に、高周波信号経路（図２の矢印ＡRF）と、直流信号経路（図２の矢印ＡDC）とが互いに分離している。これ
により、電力効率を高めると共に、図５の（ｂ）部に示した回路１３を設けなくとも、トランジスタＴＲ2がトランジスタＴＲ1への入力信号に即時に連動するので、トランジスタ
ＴＲ1及びＴＲ2がオン状態となるタイミングを互いに近づけることができる。また、各ト
ランジスタＴＲ1及びＴＲ2のゲートバイアスを浅くする必要がないので、図５の（ａ）部に示した構成と比較してリーク電流を大幅に低減できる。
【００４１】
ここで、比較例として、一般的なカレントリユース構成を有する電力増幅回路を図６に示す。この電力増幅回路１００は、次の点において本実施形態のピークアンプ５と異なる。すなわち、この電力増幅回路１００は、第１トランジスタＴＲ1と接地電位線ＧＮＤとの間に互いに並列に接続された抵抗Ｒ100及びコンデンサＣ100を有する。また、この電力増幅回路１００は、第２トランジスタＴＲ2と第１ノードＮ1との間に抵抗Ｒ101を有する。また、この電力増幅回路１００は、図２に示した回路１１に代えて、第１トランジスタ
ＴＲ1の制御端子と接地電位線ＧＮＤとの間に互いに直列に接続された抵抗Ｒ102及び分布
定数回路Ｌ100を有する。更に、この電力増幅回路１００は、図２に示したカップリング
コンデンサＣ2を有しておらず、第１ノードＮ1と第２トランジスタＴＲ2の制御端子とが互いに短絡されている。
【００４２】
図６に示す電力増幅回路１００では、第１トランジスタＴＲ1のソース端子と接地電位
線ＧＮＤとの間に抵抗Ｒ100を設けるとともに、第２トランジスタＴＲ2のソース端子と第１トランジスタＴＲ1のドレイン端子との間に抵抗Ｒ101を設けている。そして、抵抗Ｒ100の電圧降下によって第１トランジスタＴＲ1のゲートバイアスが定まり、抵抗Ｒ101の電圧降下によって第２トランジスタＴＲ2のゲートバイアスが定まる。電力増幅回路１００では、このような自己バイアス構成をとることにより、入力信号Ｓinに対し、トランジス
タＴＲ1，ＴＲ2のゲートへの入力信号Ｓin 、Ｓin2の電位としてそれぞれ同程度の電圧レベルのゲートバイアスを設定することが可能となる。
【００４３】

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しかしながら、このような自己バイアス構成でＣ級動作を実現させるため、入力信号Ｓinのレベルが低い時に、トランジスタＴＲ1がオフ状態になるようなバイアス設計を行う必要があり、トランジスタＴＲ1のゲートへの入力信号Ｓin のみならずトランジスタＴ
Ｒ2のゲートへの入力信号Ｓin2の電位レベルも同程度に十分にオフしている状態になるよ
うなバイアス設計とならざるを得ない。その結果、入力信号Ｓinのレベルが高くなった際に、トランジスタＴＲ1がオン状態になるのに連動してトランジスタＴＲ2がオン状態になるまでには、どうしてもタイミングの遅れが生じてしまう。
【００４４】
これに対し、本実施形態のピークアンプ５によれば、カップリングコンデンサＣ2を設けることによって第１トランジスタＴＲ1のゲートバイアスと第２トランジスタＴＲ2のゲートバイアスとをそれぞれ独立して入力することが可能になり、Ｃ級動作を実現しつつ、
トランジスタＴＲ1がオン状態になるタイミングとトランジスタＴＲ2がオン状態になるタ
イミングを近付けることが可能な電力増幅回路を実現できる。なお、本実施形態のメイン
アンプ４はＡ級からＡＢ級ないしはＢ級動作を行うので、図６に示す電力増幅回路１００の構成を有してもよい。
【００４５】
また、本実施形態によれば、各トランジスタＴＲ1，ＴＲ2に印加するドレイン・ソース
間電圧ＶＤ１Ｓ１，ＶＤ２Ｓ２をある程度任意に変えることが可能である。従って、第１トランジスタＴＲ1のドレイン・ソース間電圧ＶＤ１Ｓ１と、第２トランジスタＴＲ2のドレイン・ソース間電圧ＶＤ２Ｓ２との比を変えることにより、各トランジスタＴＲ1，Ｔ
Ｒ2の総ゲート幅を変えることなく、各トランジスタＴＲ1，ＴＲ2の飽和パワーを変更することが可能になる。
【００４６】
前述したように、第１バイアス電圧ＶＧ1は、入力信号Ｓinのパワーが第１のレベルを超えないときに、入力信号Ｓin に対して、第１トランジスタＴＲ1が十分にピンチオフ
状態となる大きさに設定され、入力信号Ｓinのパワーが第１のレベルを超えるときには、
入力信号Ｓin に対して、第１トランジスタＴＲ1がオン状態となる大きさに設定されてもよい。例えば第１バイアス電圧ＶＧ1をこのように設定することにより、第１トランジ
スタＴＲ1のＣ級動作を実現することができる。
【００４７】
そしてその一方で、第２バイアス電圧ＶＧ2は、入力信号Ｓinのパワーが第１のレベルを超えないときに、入力信号Ｓin2 に対し、第２トランジスタＴＲ1が浅くピンチオフ状態となる程度の大きさに設定され、入力信号Ｓinのパワーが第１のレベルを超えるときには、入力信号Ｓin2 に対し、速やかに第２トランジスタＴＲ2がオン状態となる大きさに設定されてもよい。その結果、ピークアンプ５全体としては、Ｃ級動作を実現しつつ、トランジスタＴＲ1がオン状態になるタイミングとトランジスタＴＲ2がオン状態になるタイ
ミングを近付けることが可能な電力増幅回路を実現できる。
【００４８】
前述したように、メインアンプ４は、各バイアス電圧ＶＧ1，ＶＧ2の大きさを除いてピークアンプ５と同じ構成を有してもよい。この場合、設計のための解析等を簡略化することが可能となり、設計が容易になる。
【００４９】（第２実施形態）
図７は、本開示の第２実施形態に係る電力増幅回路１Ｂの構成を概略的に示す図である。電力増幅回路１Ｂと第１実施形態の電力増幅回路１Ａとは、メインアンプ及びピークアンプの構成において相違し、他の構成において一致する。電力増幅回路１Ｂは、第１実施
形態のメインアンプ４及びピークアンプ５に代えて、メインアンプ４Ｃ及びピークアンプ
５Ｃを有する。メインアンプ４Ｃ及びピークアンプ５Ｃは、それぞれ３段のアンプとして構成されている。
【００５０】

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図８は、ピークアンプ５Ｃの構成を詳細に示す回路図である。本実施形態のピークアン
プ５Ｃもまた、カレントリユース構成を有する。同図に示すように、ピークアンプ５Ｃは、初段増幅回路としてのトランジスタＴＲ3と、第２段増幅回路としてのトランジスタＴ
Ｒ1と、第３段増幅回路としてのトランジスタＴＲ2とを有する。なお、本実施形態において、トランジスタＴＲ1は第１トランジスタの例であり、トランジスタＴＲ2は第２トラン
ジスタの例であり、トランジスタＴＲ3は第３トランジスタの例である。
【００５１】
トランジスタＴＲ3は、接地電位線ＧＮＤと、第１ノードＮ1との間に直列に接続されている。具体的には、トランジスタＴＲ3の一方の電流端子（例えばソース）は接地電位線
ＧＮＤと接続され、他方の電流端子（例えばドレイン）は分布定数回路Ｌ3を介して第１
ノードＮ1と接続されている。トランジスタＴＲ3は、トランジスタＴＲ1及びＴＲ2と同様に、例えばＧａＮ−ＨＥＭＴである。
【００５２】
トランジスタＴＲ1は、第１実施形態と同様に、接地電位線ＧＮＤと、第１ノードＮ1との間に直列に接続されている。具体的には、トランジスタＴＲ1の一方の電流端子（例えばソース）は接地電位線ＧＮＤと接続され、他方の電流端子（例えばドレイン）は分布定
数回路Ｌ2を介して第１ノードＮ1と接続されている。
【００５３】
トランジスタＴＲ2は、第１実施形態と同様に、第１ノードＮ1と電源電位線ＶＤとの間に直列に接続されている。具体的には、トランジスタＴＲ2の一方の電流端子（例えばソース）は第１ノードＮ1と接続され、他方の電流端子（例えばドレイン）は分布定数回路
Ｌ6を介して電源電位線ＶＤと接続されている。トランジスタＴＲ2の総ゲート幅Ｗ2は、
トランジスタＴＲ1及びＴＲ3の各総ゲート幅Ｗ1，Ｗ3の和（Ｗ1＋Ｗ3）以上である。一実
施例では、トランジスタＴＲ2の総ゲート幅Ｗ2は、トランジスタＴＲ1及びＴＲ3の各総ゲ
ート幅Ｗ1，Ｗ3の和（Ｗ1＋Ｗ3）に等しい。なお、電源電位線ＶＤと分布定数回路Ｌ6との間のノードは、バイパスコンデンサＣ6を介して接地電位線ＧＮＤと接続されてもよい。
【００５４】
トランジスタＴＲ3の制御端子（ゲート）は、第５交流カップリング回路としてのカッ
プリングコンデンサＣ5を介して、ピークアンプ５Ｃの入力端５ａと交流的に接続され、直流的に遮断されている。トランジスタＴＲ3の総ゲート幅Ｗ3は、トランジスタＴＲ1の総ゲート幅Ｗ1よりも小さい。一実施例では、トランジスタＴＲ3の総ゲート幅Ｗ3は、トランジスタＴＲ1の総ゲート幅Ｗ1の半分である。トランジスタＴＲ3の制御端子とカップ
リングコンデンサＣ5との間には、分布定数回路Ｌ4が介在している。トランジスタＴＲ3の制御端子においては、入力端５ａからカップリングコンデンサＣ5及び分布定数回路Ｌ4を介して、入力信号Ｓin を受ける。入力信号Ｓinは、図７のノードＮＡにおいて分岐された他方の信号である。
【００５５】
また、トランジスタＴＲ3の制御端子は、該制御端子にバイアス電圧ＶＧ3（第３バイア
ス電圧）を印加する回路１３と接続されている。回路１３は、電圧入力端子１３ａ、抵抗Ｒ13、分布定数回路Ｌ13、及びバイパスコンデンサＣ13を含む。電圧入力端子１３ａは、互いに直列に接続された分布定数回路Ｌ13及び抵抗Ｒ13を介して、トランジスタＴＲ3の制御端子と接続されている。また、電圧入力端子１３ａと分布定数回路Ｌ13との間のノードは、バイパスコンデンサＣ13を介して接地電位線ＧＮＤと接続されている。トランジス
タＴＲ3をＣ級動作させる為に、バイアス電圧ＶＧ3は、入力信号Ｓin のパワーがレベル
Ｐ1（第１のレベル）を超えないときにはトランジスタＴＲ3がピンチオフ状態となる大きさに設定され、入力信号Ｓin のパワーがレベルＰ1を超えるときにはトランジスタＴＲ3
がオン状態となる大きさに設定される。一実施例では、バイアス電圧ＶＧ3は−１Ｖであり、レベルＰ1は、トランジスタＴＲ3のゲート・ソース電圧の値として−０．４Ｖである。なお、レベルＰ1は、例えばメインアンプ４が飽和するレベルに基づいて決定される。

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JP 2021-182713 A 2021.11.25【００５６】
本実施形態のトランジスタＴＲ1の制御端子は、カップリングコンデンサＣ1を介して、トランジスタＴＲ3の第１ノードＮ1側の電流端子（例えばドレイン）と交流的に接続され、直流的に遮断されている。より詳細には、トランジスタＴＲ1の制御端子は、カップリ
ングコンデンサＣ1を介して、トランジスタＴＲ3と分布定数回路Ｌ3との間のノードＮ3と交流的に接続され、直流的に遮断されている。トランジスタＴＲ1の制御端子は、ノード
Ｎ3からカップリングコンデンサＣ1を介して、トランジスタＴＲ3による増幅後の信号（
入力信号Ｓin3 ）を受ける。
【００５７】
また、トランジスタＴＲ1の制御端子は、該制御端子にバイアス電圧ＶＧ1（第１バイア
ス電圧）を印加する回路１１Ａと接続されている。回路１１Ａは、電圧入力端子１１ａ、抵抗Ｒ11、分布定数回路Ｌ11、及びバイパスコンデンサＣ11を含む。電圧入力端子１１ａは、互いに直列に接続された分布定数回路Ｌ11及び抵抗Ｒ11を介して、トランジスタＴＲ
1の制御端子と接続されている。また、電圧入力端子１１ａと分布定数回路Ｌ11との間のノードは、バイパスコンデンサＣ11を介して接地電位線ＧＮＤと接続されている。トラン
ジスタＴＲ1をＣ級動作させる為に、バイアス電圧ＶＧ1は、入力信号Ｓin3 のパワーがレベルＰ2（第２のレベル、Ｐ1＜Ｐ2）を超えないときにはトランジスタＴＲ1がピンチオ
フ状態となる大きさに設定され、入力信号Ｓin3 のパワーがレベルＰ2を超えるときにはトランジスタＴＲ1がオン状態となる大きさに設定される。一実施例では、バイアス電圧
ＶＧ1の大きさはバイアス電圧ＶＧ3の大きさと同じである。
【００５８】
本実施形態のトランジスタＴＲ2の制御端子は、カップリングコンデンサＣ2を介して、第１ノードＮ1と交流的に接続され、直流的に遮断されている。より詳細には、トランジ
スタＴＲ2の制御端子は、カップリングコンデンサＣ2を介して、トランジスタＴＲ1と分布定数回路Ｌ2との間のノードＮ4と交流的に接続され、直流的に遮断されている。トラン
ジスタＴＲ2の制御端子は、ノードＮ3からノードＮ1及びノードＮ4を経由したトランジス
タＴＲ3による増幅後の信号（出力信号Ｓin3）と、ノードＮ4を経由したトランジスタＴ
Ｒ1による増幅後の信号（出力信号Ｓin2）とを合わせた信号を、カップリングコンデンサ
Ｃ2を介して入力信号Ｓin2 として受ける。
【００５９】
また、トランジスタＴＲ2の制御端子は、該制御端子にバイアス電圧ＶＧ2（第２バイア
ス電圧）を印加する回路１２Ａと接続されている。回路１２Ａは、電圧入力端子１２ａ、抵抗Ｒ12、分布定数回路Ｌ12、及びバイパスコンデンサＣ12を含む。電圧入力端子１２ａは、互いに直列に接続された分布定数回路Ｌ12及び抵抗Ｒ12を介して、トランジスタＴＲ
2の制御端子と接続されている。また、電圧入力端子１２ａと分布定数回路Ｌ12との間のノードは、バイパスコンデンサＣ12を介して接地電位線ＧＮＤと接続されている。トラン
ジスタＴＲ2をＣ級動作させる為に、バイアス電圧ＶＧ2は、入力信号Ｓin2 のパワーがレベルＰ1を超えないときにはトランジスタＴＲ2がピンチオフ状態となり、入力信号Ｓin2のパワーがレベルＰ1を超えるときにはトランジスタＴＲ2がオン状態となる大きさを有する。一実施例では、バイアス電圧ＶＧ2は３．６Ｖである。
【００６０】
第１実施形態と同様に、第１ノードＮ1は、カップリングコンデンサＣ3を介して、接地
電位線ＧＮＤと交流的に接続され、直流的に遮断されている。トランジスタＴＲ2と電源
電位線ＶＤとの間の第２ノードＮ2は、互いに直列に接続された分布定数回路Ｌ5及びカップリングコンデンサＣ4を介して、ピークアンプ５Ｃの出力端５ｂと交流的に接続され、直流的に遮断されている。ピークアンプ５Ｃは、増幅後の出力信号Ｓoutを、第２ノード
Ｎ2からカップリングコンデンサＣ4を介して出力する。
【００６１】
以上の構成を備えるピークアンプ５Ｃの動作を説明する。入力端５ａに入力信号Ｓinを受けると、高周波信号である入力信号ＳinはカップリングコンデンサＣ5を通過してトラ

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ンジスタＴＲ3の制御端子に達する。また、トランジスタＴＲ3の制御端子には、回路１３からバイアス電圧ＶＧ3が印加される。従って、トランジスタＴＲ3の制御端子には、バイ
アス電圧ＶＧ3と入力信号Ｓinの高周波信号成分とを合成した電圧が入力信号Ｓin として印加される。バイアス電圧ＶＧ3が適切な大きさに設定されることにより、入力信号ＳinのパワーがレベルＰ1を超えないときには、トランジスタＴＲ3はピンチオフ状態となり、電流端子間の電流は僅かに流れるのみである。また、入力信号Ｓin のパワーがレベ
ルＰ1を超えるときには、トランジスタＴＲ3はオン状態となり、電流端子間には入力信号
Ｓin の大きさに応じた電流が流れる。
【００６２】
更に、トランジスタＴＲ3の制御端子への印加電圧のうち入力信号Ｓin に起因する高周波成分は、出力信号Ｓin3として増幅されたのちノードＮ3からカップリングコンデンサ
Ｃ1を通ってトランジスタＴＲ1の制御端子に入力信号Ｓin3 として入力される。図８の矢印ＡRFは、このような高周波成分の流れを示している。また、トランジスタＴＲ1の制御端子には、回路１１Ａからバイアス電圧ＶＧ1が印加される。従って、トランジスタＴ
Ｒ1の制御端子には、バイアス電圧ＶＧ1と、入力信号Ｓin3の増幅された高周波成分とを合成した電圧が入力信号Ｓin3 として印加される。バイアス電圧ＶＧ1が適切な大きさに設定されることにより、入力信号Ｓin3 のパワーがレベルＰ2を超えないときには、トラ
ンジスタＴＲ1はピンチオフ状態となり、電流端子間の電流は僅かに流れるのみである。
また、入力信号Ｓin3 のパワーがレベルＰ2を超えるときには、トランジスタＴＲ1はオン状態となり、電流端子間には増幅された高周波成分の大きさに応じた電流が流れる。
【００６３】
トランジスタＴＲ1の制御端子へ印加される電圧に含まれる高周波成分は、出力信号Ｓin2として更に増幅されたのち、ノードＮ3からノードＮ1、ノードＮ4を経由したトランジ
スタＴＲ3による増幅後の信号（出力信号Ｓin3）と合わせて、ノードＮ4からカップリン
グコンデンサＣ2を通ってトランジスタＴＲ2の制御端子に入力信号Ｓin2 として入力される（矢印ＡRFを参照）。また、トランジスタＴＲ2の制御端子には、回路１２Ａからバ
イアス電圧ＶＧ2が印加される。従って、トランジスタＴＲ2の制御端子には、バイアス電
圧ＶＧ2と、入力信号Ｓin が更に増幅された高周波成分Ｓin3とＳin2とを合成した電圧が入力信号Ｓin2 として印加される。バイアス電圧ＶＧ2が適切な大きさに設定されることにより、入力信号Ｓin2 のパワーがレベルＰ1を超えないときには、トランジスタＴＲ
2はピンチオフ状態となり、電流端子間の電流は僅かに流れるのみである。また、入力信号Ｓin2 のパワーがレベルＰ1を超えるときには、トランジスタＴＲ2はオン状態となり、電流端子間には増幅された高周波成分の大きさに応じた電流が流れる。
【００６４】
電源電位線ＶＤと接地電位線ＧＮＤとの間においてトランジスタＴＲ1及びＴＲ2は直列に接続されているので、これらを流れる電流は共通となる。また、電源電位線ＶＤと接地
電位線ＧＮＤとの間においてトランジスタＴＲ3及びトランジスタＴＲ2は直列に接続されているので、これらを流れる電流は共通となる。すなわち、トランジスタＴＲ2を流れる
電流の大きさは、トランジスタＴＲ1を流れる電流の大きさと、トランジスタＴＲ3を流れる電流の大きさとの和となる。図８の矢印ＡDCは、このような電流の流れを示している。
この電流により生じる第２ノードＮ2の電位には、入力信号Ｓinを３段階で増幅した高周波成分が含まれる。この高周波成分は、カップリングコンデンサＣ4を通過して、出力端５ｂからピークアンプ５Ｃの外部（図７に示されたノードＮＢ）へ出力信号Ｓoutとして出力される。なお、トランジスタＴＲ1及びＴＲ2を流れる共通電流の大きさは、主にバイアス電圧ＶＧ1の大きさによって定まり、トランジスタＴＲ3及びトランジスタＴＲ2を流れる共通電流の大きさは、主にバイアス電圧ＶＧ3の大きさによって定まる。
【００６５】
図７に示したメインアンプ４Ｃは、上述したピークアンプ５Ｃと同じ構成を有してもよく、或いはピークアンプ５Ｃと異なる構成を有してもよい。メインアンプ４Ｃがピークア
ンプ５Ｃと同じ構成を有する場合、メインアンプ４ＣはＡ級からＡＢ級ないしはＢ級動作

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JP 2021-182713 A 2021.11.25を行うため、バイアス電圧ＶＧ1及びＶＧ3の大きさがピークアンプ５Ｃと異なる。すなわ
ち、トランジスタＴＲ1及びＴＲ3をＡ級からＡＢ級ないしはＢ級動作させる為に、バイア
ス電圧ＶＧ1及びＶＧ3は、入力信号ＳinのパワーにかかわらずトランジスタＴＲ1及びＴ
Ｒ3が常にオン状態となる大きさを有する。メインアンプ４Ｃにおける一実施例では、バイアス電圧ＶＧ1及びＶＧ3は−０．４Ｖである。
【００６６】
図９の（ａ）部及び（ｂ）部、並びに図１０の（ａ）部及び（ｂ）部は、ピークアンプ
５Ｃの動作の具体例を説明するための図である。これらの図には、電圧の大きさを示す縦軸に、バイアス電圧ＶＧ3、トランジスタＴＲ3のソース電圧ＶＳ3（すなわち０Ｖ）、バ
イアス電圧ＶＧ2、トランジスタＴＲ2のソース電圧ＶＳ2（トランジスタＴＲ3のドレイン
電圧ＶＤ3、及びトランジスタＴＲ1のドレイン電圧ＶＤ1と等しい）、バイアス電圧ＶＧ1（ここでは、バイアス電圧ＶＧ3と同じ値としている）、トランジスタＴＲ1のソース電圧
ＶＳ1（すなわち０Ｖ）、及び電源電位線ＶＤの各レベルが併せて示されている。これらの電圧のうち、ＶＳ2、ＶＤ3、ＶＤ1のみは変動する値で、それ以外は固定の電圧値である。ＶＳ2、ＶＤ3、ＶＤ1は、トランジスタＴＲ1、ＴＲ2、ＴＲ3の動作状態に応じて変動する電位である。
【００６７】
図９の（ａ）部及び（ｂ）部、並びに図１０の（ａ）部及び（ｂ）部には、第３トラン
ジスタＴＲ3の制御端子（ゲート）における入力信号Ｓin と、第２トランジスタＴＲ2の制御端子（ゲート）における入力信号Ｓin3 と、第１トランジスタＴＲ1の制御端子（ゲート）における入力信号Ｓin2 と、のそれぞれの入力波形の電圧レベルのイメージも示されている。そしてその結果、第３トランジスタＴＲ3のゲート・ソース間に印加される
電圧Ｖｇ３ｓ３と、第２トランジスタＴＲ2のゲート・ソース間に印加される電圧Ｖｇ２
ｓ２と、第１トランジスタＴＲ1のゲート・ソース間に印加される電圧Ｖｇ１ｓ１と、のレベルが矢印と共に示されている。
【００６８】
図９の（ａ）部は、ピークアンプ５Ｃへの入力信号Ｓinのパワーが低い場合を示す。図９の（ｂ）部は、ピークアンプ５Ｃへの入力信号Ｓinのパワーが上昇し始め、トランジス
タＴＲ3に電流が流れ始めた場合を示す。図１０の（ａ）部は、ピークアンプ５Ｃへの入力信号Ｓinのパワーが更に上昇し、トランジスタＴＲ1にも電流が流れ始めた場合を示す。図１０の（ｂ）部は、ピークアンプ５Ｃへの入力信号Ｓinのパワーが上昇し、ピークア
ンプ５Ｃが完全にオン状態である場合を示す。
【００６９】
ピークアンプ５Ｃへの入力信号Ｓinのパワーが低い場合（図９の（ａ）部）、入力信号
Ｓin と入力信号Ｓin2 と入力信号Ｓin3 のパワーも低い。トランジスタＴＲ3、ＴＲ2
及びＴＲ1がピンチオフ状態となるようにバイアス電圧ＶＧ1及びＶＧ3が設定されるので、トランジスタＴＲ3、ＴＲ2及びＴＲ1の電流は僅かに流れるのみである。図９の（ａ）
部では、トランジスタＴＲ3、ＴＲ2がピンチオフ状態になるか否かの境界となるレベルＰ
1（第１のレベル）を、それぞれのトランジスタＴＲ3、ＴＲ2のゲート・ソース間電圧が−０．４Ｖより大きいか否かによって判断している。図９の（ａ）部では、Ｖｇ３ｓ３＜−０．４Ｖであり、また、Ｖｇ２ｓ２＜−０．４Ｖであるので、トランジスタＴＲ3、Ｔ
Ｒ2がピンチオフ状態であると言える。
【００７０】
同様に、トランジスタＴＲ1がピンチオフ状態になるか否かの境界となるレベルＰ2（第２のレベル）を、トランジスタＴＲ1のゲート・ソース間電圧が−０．２Ｖより大きいか否かによって判断している。図９の（ａ）部では、Ｖｇ１ｓ１＜−０．４Ｖであるので、トランジスタＴＲ1もピンチオフ状態であると言える。
【００７１】
この時に、僅かに流れるトランジスタＴＲ3、ＴＲ2及びＴＲ1の電流については、トラ
ンジスタＴＲ2のドレイン電流ＩＤ2は、トランジスタＴＲ3のドレイン電流ＩＤ3とトラン

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ジスタＴＲ1のドレイン電流ＩＤ1との和（ＩＤ3＋ＩＤ1）に等しいという関係が保たれる。入力端５ａから入力された入力信号Ｓinに応じて、トランジスタＴＲ3、ＴＲ2及びＴＲ
1、各々のゲートに印加される入力信号Ｓin、Ｓin3 及びＳin2 が決まり、トランジ
スタＴＲ3、ＴＲ2及びＴＲ1、それぞれのドレイン電流の間において、ＩＤ2＝ＩＤ3＋Ｉ
Ｄ1の関係が保たれるように、トランジスタＴＲ2のソース電圧ＶＳ2が決まる。つまり、トランジスタＴＲ2のドレイン・ソース間電圧ＶＤ２Ｓ２、トランジスタＴＲ3のドレイン・ソース間電圧ＶＤ３Ｓ３、及び、トランジスタＴＲ1のドレイン・ソース間電圧ＶＤ１
Ｓ１が決まる。
【００７２】
その後、ピークアンプ５Ｃへの入力信号Ｓinのパワーが上昇し始めると、入力信号Ｓinと入力信号Ｓin2 と入力信号Ｓin3 のパワーも上昇を始める。図９の（ｂ）部に示す
ように、レベルＰ1（−０．４Ｖ）、レベルＰ2（−０．２Ｖ）に対し、−０．２Ｖ＞Ｖｇ
３ｓ３＞−０．４Ｖであり、且つ、−０．２Ｖ＞Ｖｇ２ｓ２＞−０．４Ｖであると、トランジスタＴＲ3、ＴＲ2がピンチオフ状態からオン状態に変化し、ドレイン電流ＩＤ3、Ｉ
Ｄ2が流れ始める。
【００７３】
トランジスタＴＲ1に関しては、−０．２Ｖ＞Ｖｇ１ｓ１＞−０．４Ｖであるため、依然としてピンチオフ状態に留まり、わずかなドレイン電流ＩＤ1が流れるのみである。ただし、トランジスタＴＲ3、ＴＲ2及びＴＲ1それぞれのドレイン電流の間において、ＩＤ2＝ＩＤ3＋ＩＤ1の関係が保たれるので、その上で各々のゲートに印加される入力信号Ｓin、Ｓin3 及びＳin2 に応じたドレイン電流ＩＤ2、ＩＤ3及びＩＤ1を流すように、トランジスタＴＲ2のソース電圧ＶＳ2が決まる。つまり、トランジスタＴＲ2のドレイン・
ソース間電圧ＶＤ２Ｓ２、トランジスタＴＲ3のドレイン・ソース間電圧ＶＤ３Ｓ３、及び、トランジスタＴＲ1のドレイン・ソース間電圧ＶＤ１Ｓ１が決まる。
【００７４】
図９の（ａ）部に比べ、ドレイン電流ＩＤ3が流れ始め、ドレイン電流ＩＤ2も流れ始めるので、第１実施形態の図３の（ｂ）部と同様にソース電圧ＶＳ2の電位が低下するが、本実施形態ではトランジスタＴＲ3の総ゲート幅Ｗ3よりもトランジスタＴＲ2の総ゲート
幅Ｗ2が大きいので、第１実施形態と比較してソース電圧ＶＳ2の変動は小さい。
【００７５】
そして、ピークアンプ５Ｃへの入力信号Ｓinのパワーが更に上昇すると、入力信号Ｓinと入力信号Ｓin2 と入力信号Ｓin3 のパワーも更に上昇する。図１０の（ａ）部に示すように、レベルＰ2（−０．２Ｖ）に対し、Ｖｇ３ｓ３＞−０．２Ｖ、でありまた、Ｖ
ｇ２ｓ２＞−０．２Ｖ、であると、トランジスタＴＲ3、ＴＲ2はオン状態を維持し、ドレイン電流ＩＤ3、ＩＤ2も引き続き流れ続ける。
【００７６】
トランジスタＴＲ1に関しても、Ｖｇ１ｓ１＞−０．２Ｖであるため、ピンチオフ状態
からオン状態に変化し、ドレイン電流ＩＤ1が流れ始める。図９の（ｂ）部に比べ、ドレイン電流ＩＤ3、ＩＤ2に加えて、ドレイン電流ＩＤ1も流れ始めるので、ソース電圧ＶＳ2の電位は更に低下する。
【００７７】
続いて、ピークアンプ５Ｃへの入力信号Ｓinのパワーが更に大きく上昇すると（図１０の（ｂ）部）、入力信号Ｓin と入力信号Ｓin2 と入力信号Ｓin3 のパワーも更に大きく上昇する。トランジスタＴＲ3のドレイン電流ＩＤ3、及びトランジスタＴＲ1のドレイン電流ＩＤ1が十分に流れ、ＩＤ2＝ＩＤ1＋ＩＤ3を満たすようにソース電圧ＶＳ2の電位が決まる。図１０の（ａ）部に比べ、ソース電圧ＶＳ2の電位は更に低下する。なお、このときの動作は、メインアンプ４Ｃがピークアンプ５Ｃと同じ構成を有する場合のメイン
アンプ４Ｃの動作と同様である。
【００７８】
本実施形態の電力増幅回路１Ｂのように、ピークアンプ５Ｃは、第１実施形態の電力増

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幅回路１Ａの構成に加えて、接地電位線ＧＮＤと第１ノードＮ1との間においてトランジ
スタＴＲ1と並列に接続されたトランジスタＴＲ3を更に有してもよい。その場合、トラン
ジスタＴＲ3の制御端子は、入力信号ＳinをカップリングコンデンサＣ5を介して受けるとともに、バイアス電圧ＶＧ3を該制御端子に印加する回路１３と電気的に接続されてもよい。そして、トランジスタＴＲ1の制御端子は、トランジスタＴＲ3の第１ノードＮ1側の電流端子（例えばドレイン）の電圧を中間信号として受けてもよい。
【００７９】
この電力増幅回路１Ｂでは、ピークアンプ５ＣのトランジスタＴＲ1及びＴＲ2が、互いに直列に接続されたカレントリユース構成を成し、また、トランジスタＴＲ3及びＴＲ2が、互いに直列に接続されたカレントリユース構成を成す。これにより、電力効率を高める
ことができる。また、本実施形態においても、高周波信号経路（図８の矢印ＡRF）と、直流信号経路（図８の矢印ＡDC）とが互いに分離しているので、トランジスタＴＲ1がトラ
ンジスタＴＲ3への入力信号に即時に連動し、且つ、トランジスタＴＲ2がトランジスタＴ
Ｒ1への入力信号に即時に連動する。よって、トランジスタＴＲ1、ＴＲ2及びＴＲ3がオン状態となるタイミングを互いに近づけることができる。また、各トランジスタＴＲ1、Ｔ
Ｒ2及びＴＲ3のゲートバイアスを浅くする必要がないので、リーク電流を大幅に低減できる。
【００８０】
ここで、比較例として、通常の３段アンプ構成を備えるアンプ回路２００を図１１に示す。このアンプ回路２００は、互いに同一の構成を有する３段の増幅部２０１を有する。
各段の増幅部２０１は、トランジスタＴＲを含むソース接地型の構成を有する。初段のトランジスタＴＲのゲートは、分布定数回路Ｌ21及びカップリングコンデンサＣ21を介して信号入力端子２００ａと接続されている。第２段及び第３段のトランジスタＴＲのゲート
は、分布定数回路Ｌ21及びカップリングコンデンサＣ21を介して前段のトランジスタＴＲのドレインと接続されている。また、各段のトランジスタＴＲのゲートは、バイアス電圧
ＶＧをゲートに印加する回路２１１と接続されている。各段の回路２１１は、バイアス電
圧入力端子２１１ａとトランジスタＴＲのゲートとの間において互いに直列に接続された分布定数回路Ｌ22及び抵抗Ｒ21を有する。更に、各段の回路２１１は、バイアス電圧入力
端子２１１ａと接地電位線ＧＮＤとの間に接続されたバイパスコンデンサＣ22を有する。
各段のトランジスタＴＲのソースは接地電位線ＧＮＤと接続され、各段のトランジスタＴ
Ｒのドレインは分布定数回路Ｌ23を介して電源電位線ＶＤと接続されている。なお、電源
電位線ＶＤと接地電位線ＧＮＤとの間には、バイパスコンデンサＣ23が接続されている。
第３段（最終段）のトランジスタＴＲのドレインは、更に、分布定数回路Ｌ24及びカップ
リングコンデンサＣ24を介して信号出力端子２００ｂに接続されている。
【００８１】
図１２は、本実施形態に係る電力増幅回路１Ｂの入出力特性に関するシミュレーション
結果を示すグラフである。図１２において、グラフＧ１１はメインアンプ４Ｃの入出力特性を示し、グラフＧ１２はピークアンプ５Ｃの入出力特性を示し、グラフＧ１３は電力増
幅回路１Ｂ全体の入出力特性を示す。但し、メインアンプ４Ｃはバイアス電圧を除いてピークアンプ５Ｃと同一の構成を有するものとし、具体的な条件を下記のように設定した。
・入力周波数：７３．５ＧＨｚ・電源電位線ＶＤ：８Ｖ（メインアンプ４Ｃ、ピークアンプ５Ｃ共通）
・バイアス電圧ＶＧ1：−０．４Ｖ固定（メインアンプ４Ｃ）、−１Ｖ固定（ピークアン
プ５Ｃ）
・バイアス電圧ＶＧ2：３．６Ｖ固定（メインアンプ４Ｃ、ピークアンプ５Ｃ）
・バイアス電圧ＶＧ3：−０．４Ｖ固定（メインアンプ４Ｃ）、−１Ｖ固定（ピークアン
プ５Ｃ）
・トランジスタＴＲ1の総ゲート幅：１００μｍ（メインアンプ４Ｃ、ピークアンプ５Ｃ）
・トランジスタＴＲ2の総ゲート幅：１５０μｍ（メインアンプ４Ｃ、ピークアンプ５Ｃ

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・トランジスタＴＲ3の総ゲート幅：５０μｍ（メインアンプ４Ｃ、ピークアンプ５Ｃ）
・トランジスタＴＲ2、ＴＲ2及びＴＲ3のゲート長：０．１μｍ（メインアンプ４Ｃ、ピークアンプ５Ｃ）【００８２】
図１３は、メインアンプ及びピークアンプのそれぞれを図１１に示したアンプ回路２００とした比較例に係る、電力増幅回路の入出力特性に関するシミュレーション結果を示す
グラフである。図１３において、グラフＧ２１はメインアンプの入出力特性を示し、グラ
フＧ２２はピークアンプの入出力特性を示し、グラフＧ２３は電力増幅回路全体の入出力特性を示す。この比較例では、具体的な条件を下記のように設定した。
・入力周波数：７３．５ＧＨｚ・電源電位線ＶＤ：４Ｖ（メインアンプ、ピークアンプ共通）
・バイアス電圧ＶＧ：−０．４Ｖ固定（メインアンプ）、−１Ｖ固定（ピークアンプ）
・トランジスタＴＲの総ゲート幅：５０μｍ（初段）、１００μｍ（第２段）、１５０μｍ（第３段）（メインアンプ、ピークアンプ）
・トランジスタＴＲのゲート長：０．１μｍ（メインアンプ、ピークアンプ）【００８３】
図１２及び図１３を参照すると、メインアンプの入出力特性（グラフＧ１１，Ｇ２１）
は本実施形態及び比較例においてほぼ同様であるが、ピークアンプの入出力特性に関して
は、比較例（グラフＧ２２）においては入力パワーに対する出力パワーの立ち上がりが遅く、しかも比較的低い出力パワーで飽和している。これは、総ゲート幅が大きくなるとＣ
級動作に必要となる入力パワーも大きくなることに起因する。従って、本実施形態のように多段化した場合、この傾向が顕著に現れる。この問題を回避するためにピークアンプの前段にパワーモニタ回路（図４の（ｂ）部の回路１３）を設け、後段（例えば第３段）のバイアス電圧ＶＧに対してフィードバック制御を行うと、電力増幅回路が複雑化するとともに、電力増幅回路への入力周波数の上限がパワーモニタ回路の動作速度に律速されてしまう。また、この問題を回避するために各段のバイアス電圧ＶＧを浅く設定すると、各段のトランジスタＴＲの温度特性のばらつきやプロセスばらつきの影響が顕著となり、また、リーク電流が大きくなるので電力効率が低下するといった問題が生じる。これに対し、本実施形態（グラフＧ１２）においては、比較例に比べ、入力パワーに対する出力パワーの立ち上がりがより速く、しかも出力パワーが飽和する値もより高い値まで出力できている。本実施形態によれば、カレントリユース構成を採用しているため初段のトランジスタ
ＴＲ3及び第２段のトランジスタＴＲ1への入力パワーに応じて、第３段のトランジスタＴ
Ｒ2が応答し、かつ電流が増加出来るので、パワーモニタ回路を用いなくても、電力効率が高く、入力パワーに対する出力パワーの立ち上がりがより速いピークアンプを好適に実現できる。
【００８４】
また、カレントリユース構成として、後段（第３段）のトランジスタＴＲ2の電源を、後段（第３段）のトランジスタＴＲ2を介して、互いに並列する初段のトランジスタＴＲ3と第２段のトランジスタＴＲ1とに供給する構成をとっている。そして、トランジスタＴ
Ｒ3がオン状態になるレベルＰ1は、メインアンプ４Ｃが飽和するレベルに基づいて決定されるのに対し、トランジスタＴＲ1がオン状態になるレベルＰ2は、レベルＰ1より大きい値に設定する。このように設定することにより、トランジスタＴＲ1は、メインアンプ４
Ｃが飽和しトランジスタＴＲ3がオン状態になった後に、オン状態になる。その結果、トランジスタＴＲ1が、ピンチオフ状態時のリーク電流を抑えつつ、電力効率を落とさずに、ピークアンプ５Ｃの電流値を大きくすることが出来る。さらに、トランジスタＴＲ1がオン状態に入るタイミングを、トランジスタＴＲ3がオン状態に入るタイミングとは独立に設定できるので、ピークアンプ５Ｃの出力パワーが飽和する値を高めることが出来る。
【００８５】
図１４〜図１７は、上記のシミュレーション条件における入力電力に対するドレイン電

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流の特性を示すグラフである。図１４は本実施形態のピークアンプ５Ｃの特性を示し、図１５は本実施形態のメインアンプ４Ｃの特性を示す。図１６は比較例のピークアンプの特性を示し、図１７は比較例のメインアンプの特性を示す。各図において、グラフＧ３１は初段のトランジスタ（本実施形態の場合、トランジスタＴＲ3）の特性を示し、グラフＧ
３２は第２段のトランジスタ（本実施形態の場合、トランジスタＴＲ1）の特性を示し、グラフＧ３３は第３段のトランジスタ（本実施形態の場合、トランジスタＴＲ2）の特性を示す。
【００８６】
図１５及び図１７を比較すると、メインアンプに関しては、本実施形態と比較例との間に顕著な相違はみられない。しかし、図１４及び図１６を比較すると、ピークアンプに関しては、第３段のトランジスタを流れるドレイン電流の特性（グラフＧ３３）が、本実施形態と比較例とで大きく異なる。すなわち、比較例（図１６）では、入力電力に対して第３段のトランジスタのドレイン電流の立ち上がりが遅いのに対し、本実施形態（図１４）
では、入力電力に対して第３段のトランジスタ（トランジスタＴＲ3）のドレイン電流の立ち上がりが早い。例えば、比較例（図１６）では、入力電力が１２ｄＢｍに達してようやく第３段のドレイン電流が１０ｍＡ近くまで上昇するのに対し、本実施形態（図１４）
では、入力電力が８ｄＢｍに達した段階で第３段のドレイン電流が１０ｍＡ近くに上昇する。従って、本実施形態によれば、高周波信号に対するピークアンプを好適に実現できる。
【００８７】
前述したように、トランジスタＴＲ2の総ゲート幅Ｗ2は、トランジスタＴＲ1の総ゲー
ト幅Ｗ1と、トランジスタＴＲ3の総ゲート幅Ｗ3との和（Ｗ1＋Ｗ3）以上であってもよい。この場合、トランジスタＴＲ2を流れる電流量に見合う総ゲート幅を確保することができる。
【００８８】
前述したように、バイアス電圧ＶＧ3は、トランジスタＴＲ3の制御端子に入力される信号のパワーがレベルＰ1を超えないときにはトランジスタＴＲ3がピンチオフ状態となる大きさに設定され、該信号のパワーがレベルＰ1を超えるときにはトランジスタＴＲ3がオン状態となる大きさに設定されてもよい。例えばバイアス電圧ＶＧ3をこのように設定することにより、トランジスタＴＲ3のＣ級動作を実現することができる。
【００８９】
前述したように、バイアス電圧ＶＧ2は、トランジスタＴＲ3の制御端子に入力される信号のパワーがレベルＰ1を超えないときにトランジスタＴＲ2がピンチオフ状態となり、該信号のパワーがレベルＰ1を超えるときにトランジスタＴＲ2がオン状態となる大きさを有してもよい。例えばバイアス電圧ＶＧ2をこのように設定することにより、トランジスタ
ＴＲ2のＣ級動作を実現することができる。
【００９０】
前述したように、バイアス電圧ＶＧ1は、トランジスタＴＲ3の制御端子に入力される信号のパワーがレベルＰ2を超えないときにはトランジスタＴＲ1がピンチオフ状態となる大きさに設定され、該信号のパワーがレベルＰ2を超えるときにはトランジスタＴＲ1がオン状態となる大きさに設定されてもよい。例えばバイアス電圧ＶＧ1をこのように設定することにより、トランジスタＴＲ1のＣ級動作を実現することができる。
【００９１】
本開示による電力増幅回路は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、第１実施形態ではトランジスタＴＲ1が初段のトランジスタを構成しており、第２実施形態ではトランジスタＴＲ3が初段のトランジスタを構成しているが、これらのトランジスタの前段に別のトランジスタが設けられることにより更に多段化されてもよい。トランジスタＴＲ3の前段に別のトランジスタが設けられる場合、トランジスタＴＲ3の制御端子には、入力信号Ｓinに基づく信号（例えば入力信号Ｓinを前段にて増幅した信号）が入力される。

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JP 2021-182713 A 2021.11.25【符号の説明】【００９２】
１Ａ，１Ｂ…電力増幅回路
３，３Ａ…ドライバアンプ
４，４Ａ，４Ｂ，４Ｃ…メインアンプ
５，５Ａ，５Ｂ，５Ｃ…ピークアンプ
５ａ…入力端５ｂ…出力端６，７…λ／４線路
８…信号入力端
９…信号出力端１１，１１Ａ，１２，１２Ａ，１３…回路
１１ａ，１２ａ，１３ａ…電圧入力端子
１００…電力増幅回路
２００…アンプ回路
２００ａ…信号入力端子
２００ｂ…信号出力端子
２０１…増幅部
Ｃ1，Ｃ2，Ｃ21，Ｃ24，Ｃ3，Ｃ4，Ｃ5…カップリングコンデンサ
Ｃ11，Ｃ12，Ｃ13，Ｃ22，Ｃ23，Ｃ6…バイパスコンデンサ
ＧＮＤ…接地電位線
Ｌ11，Ｌ12，Ｌ13，Ｌ2，Ｌ21，Ｌ22，Ｌ23，Ｌ24，Ｌ3，Ｌ4，Ｌ5，Ｌ6…分布定数回路
Ｎ1…第１ノード
Ｎ2…第２ノード
Ｎ3，Ｎ4，ＮＡ，ＮＢ…ノード
Ｒ11，Ｒ12，Ｒ13，Ｒ21…抵抗
Ｓin…入力信号
Ｓout…出力信号
ＴＲ1…第１トランジスタ
ＴＲ2…第２トランジスタ
ＴＲ3…第３トランジスタ
ＶＤ…電源電位線
ＶＧ1…第１バイアス電圧
ＶＧ2…第２バイアス電圧
ＶＧ3…第３バイアス電圧

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【図１】

【図２】

【図３】

【図４】

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【図５】

【図６】

【図７】

【図８】

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【図９】

【図１０】

【図１１】

【図１２】

JP 2021-182713 A 2021.11.25

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【図１３】

【図１４】

【図１５】

【図１６】

JP 2021-182713 A 2021.11.25

(25)

【図１７】

JP 2021-182713 A 2021.11.25

(26)JP 2021-182713 A 2021.11.25

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Ｆターム(参考) 5J500 AA04

AA21

AA41

AA62

AA63

AA64

AA65

AC35

AC36

AF10

AF15

AH12

AH25 AH32

AK16

AK47

AM08

AM18

AM21

AT01

AT02

AT06

RG09 WU08