最近の展望先端 D R AM におけるデータ保持時間の変動現象のメカニズム−単一点欠陥が引き起こすデバイス劣化現象−
梅田享

英ダイナミック R AM（D R AM ）において重要な問題となっているデータ保持時間の変動現象，VR T（Variable R etentio n Time）について，筆者らの最近の結果をもとに紹介する．この現象は，データ保持時間が 2値化され，その間の遷移が繰り返される双安定性現象であり，D R AM のメモリーセルのトランジスタに含まれるたった 1個の双安定結晶欠陥がその原因と考えられる．筆者らはトランジスタ内部の結晶欠陥の観察結果から，その微視的起源をシリコン空孔‑酸素複合欠陥（V O 欠陥）と考えた．本稿では，この欠陥とデータ保持時間の 2値化がどのように結びつくのかを説明したい．
‑

1． まえがきstate VRT）と呼ばれるもので，最も一般的な VRT である．
この現象が厄介なのは，ある瞬間の試験では優秀と見なされたビットが，別の瞬間では記憶エラーを引き起こすほどの悪いビットに変わる点である．つまり，試験で発見して冗長ビットで救済するという対処ができない可能性がある．また後で述べるように，熱活性化型の現象なので，最近の発熱量の大きいコンピューターではエラーが発現しやすくなる．このため，DRAM や DRAM を混載する LSI にとって重要な問題となっているのが VRT である．
またこの現象は，応用上の重要さだけでなく，基礎的にも興味深い．なぜ 2値なのだろうか．この疑問には，同じくシリコンの微細トランジスタで観測 さ れ る Random
Telegraph Signal（RTS）が思い出される．これは，トランジスタのオン電流のノイズが 2値化されるもので，ゲート酸化膜‑シリコン界面にある 1個の欠陥にキャリアが出入りする現象と対応している ．高品質かつ微細なトランジスタでは，トランジスタ 1個に含まれる界面欠陥の数が大規模集積回路（Large‑Scale Integrated circuit :LSI）の中で，メモリーはトランジスタ 1個 1個の性能が最も直接的に反映されるデバイスである．それは，メモリーの主役たる記憶素子が，1個あるいは少数のトランジスタから構成されることに由来する．
例えば，メモリーの代表の一つとしてあげられるダイナミック RAM （ Dynamic Random Access M emory :DRAM ）では，古くから「マイノリティービット問題」が知られている ．DRAM では，1bit が 1個のトランジスタ＋1個のキャパシターで構成されており，このトランジスタでキャパシターにためた電荷を出し入れしたり（トランジスタをオンにする），電荷を保持したりする（トランジスタをオフにする）．しかし，オフ時のリーク電流はトランジスタによってかなり異なる．リーク電流が非常に小さく電荷を長時間保持できる優秀なビットもあれば，電荷保持時間が極端に悪くなるビットもあり，そのばらつきの具体的な原因はいまだにはっきりしていない．
さらに，最近の DRAM 開発の現場では，もっと厄介で奇妙な問題が持ち上がっている．それが，Variable Retention Time（VRT）と呼ばれるデータ保持時間（Data Retention Time:DRT）の時間変動現象である ．図 1 をご覧いただきたい．DRT がきれいに 2値化し，良状態
図 1 2値 VRTの例．データ保持時間が良状態と悪状態にきれいに 2値（good state）と悪状態（bad state）の間の往復化される．これは，256Mbit DRAM で発見したものであるが，そのを 何 度 も 繰 り 返 す．こ れ は 2値 VRT（two‑
他の世代でも，どのメーカーの DRAM でも普遍的に観測される．

筑波大学大学院 図書館情報メディア研究科 〒 305‑8550 つくば市春日 1‑2． e‑mail:umeda＠slis.tsukuba.ac.jp
分類番号 3.8，5.3
Microscopic mechanism of variable retention time phenomenon in dynamic random access memories. TakahideUM EDA. GraduateSchoolof Library, Information and Media Studies, University of Tsukuba (1‑2 Kasuga, Tsukuba 305‑8550)

先端 DRAM の VRT 現象のメカニズム（梅田）1037図 2 VRTの双安定性．(a )エネルギー図と(b )熱活性化特性．k はボ
ルツマン定数，Tは温度を表す．この VRTの場合，良状態のほうが 0.1eVだけ最安定で，悪状態が準安定状態になっている．

わずか数個台にまで減少するので，このような現象が見えてくる．同じような系の微小化による 2値ノイズは，極薄酸化膜のトンネル電流でも報告されている ．
一方で，VRT は図 1にも示したように，ノイズというには生やさしく，1けた以上にわたって劇的に DRT が変化する．これは，トランジスタの接合リーク電流が，実際に1けた以上変化しているためであることが確かめられている ．RTS との類推からは，VRT に対しても 1個の欠陥（以下，これを VRT 欠陥と呼ぶ）の寄与が疑われるが，たった 1個の欠陥がどのようなメカニズムで VRT のような劇的な現象を引き起こすことができるのだろうか．ここでは，筆者らの研究結果をもとに，この現象の微視的メカニズムに迫ってみたい．

2． VR T の基本的性質
まずはじめに，VRT に関する基本的性質をまとめてみたい．第一に，VRT は 64kbit という初期の DRAM から現在の 1Gbit DRAM に至るまで普遍的に観測されているという点である ．これは，VRT の発生が何か LSI 製造プロセスの根本的な部分に起因していることを示唆している．第二は，VRT は一般的に少数のビットでのみ見られるという点である．チップによって大きく異なるが，ある平均的なチップでは，VRT 欠陥密度が 10 cm と概算されたことがある．これは，LSI の金属汚染基準を数けた下回る値である．第三には，VRT による DRT 変動（よい DRT/悪い DRT）は 1.1倍程度から 10倍を超えるものまで大きなばらつきがあるという点である ．第四としては，2値
VRT は良状態に居やすいものが一般的となっている点である．
VRT を考えるうえで基礎となるのが，IBM の Restle らが行った 2値 VRT の研究である ．それによれば，2値
VRT は図 2(a )のような双安定な系になっており，そのため良状態と悪状態の間で可逆的に遷移が起きる．その間のエネルギー障壁を E ，E とすると，図 2(b )の各状態の平均寿命のアレニウスプロットから E ＝1.16eV，E ＝1.06eV と求められる．つまり，良状態が ΔE ＝0.1eV 程度だけ最安定で，悪状態が準安定状態となっている．そのために，

1038

図 3 EDMR による DRAM トランジスタ内部の結晶欠陥の観察．(a )は 230K，(b )と(c )は室温で測定．磁場を［011］方向に印加し，マイクロ波 200mW を照射して，電子スピン共鳴を誘起した．世代によらず，2種類の結晶欠陥が観測され，一つは V O
欠陥の信号であり（上に表示しているのは V O 欠陥），もう一つは，さらに大きく成長した大型 VO 欠陥の信号と考えられる ．
どちらの欠陥もシリコン空孔に起因するダングリングボンド対をもつが，欠陥サイズに応じて距離 R が異なる．

このビットは良状態に居やすくなる．E ，E の値はビットごとにばらつきがあるが，平均してエネルギー障壁が約 1
eV という点は，どの世代の DRAM においても変わらない
ようだ ．この事実から VRT 欠陥の候補は，約 1eV のエネルギー障壁をもった双安定欠陥ということになる．

3． VR T 欠陥の起源：ED M R 観察
VRT 欠陥が具体的に何であるかを考えるために，筆者
らはトランジスタの内部にどんな結晶欠陥があるのかを，
実 際 に 電 流 検 出 電 子 ス ピ ン 共 鳴 分 光 法（ElectricallyDetected Magnetic Resonance:EDM R）で 調 査 し た．
EDMR は 通 常 の 電 子 ス ピ ン 共 鳴 分 光（Electron Paramagnetic Resonance:EPR）法と同じく，電子スピンをもった結晶欠陥や不純物原子を観察することができ，その起源の同定に威力を発揮する．EDMR はデバイスに流した電流から EPR 信号を抽出するので，LSI のような微小デバイスの評価も可能であるのが大きな特長となっている ．
64M および 512M bit DRAM の 1万 bit 分のトランジ
スタの接合リーク電流について，EDMR 測定を行ったのが
図 3 である．測定条件については文献 10などを参照いただ
きたいが，観測のための要点は，リーク電流で測定すること（リーク電流は欠陥に対して非常に敏感），強電界下で測定すること（電界効果により，欠陥からのリーク電流が大幅に増幅される：後述）の 2点である．
両方に共通して観測されるのは，シリコン複空孔と酸素が結合した V O 欠陥（V O または V O ）の信号と，より大きく成長した大型 V O 欠陥と考えられる信号の二応用物理 第 76巻 第９号（2007)

つである ．実際に，DRAM のトランジスタでは電子顕微鏡観察によってさらに大型の空孔集合体も見つかっている ．このうち，筆者らは V O 欠陥のほうを VRT 欠陥ではないかと考えている．その理由は，V O 欠陥のほうが数が少ない（信号が小さい）ことと，後述するように，VRT のさまざまな性質がこの欠陥で説明できるからである．
この V O および V O 欠陥は，もともと中性子線を照射した引き上げ成長シリコン結晶で見いだされた点欠陥で，文献 11に EPR 法による詳細な研究が報告されている．それぞれ A 14および P 2セン
ターと呼ばれる特徴的な EPR 信号を出す．

4． VR T 欠陥とリーク電流の関係

図 4 VRTとリーク電流の関係．(a )欠陥準位 E から発生する接合リーク電流のシミュレー
ション．価電子帯端 E を 0eVとした．実線 Aは電界のない場合．キャリア捕獲断面積
C および C は，標準的な値である C ＝1×10 cm ，C ＝1×10 cm を使用した ．
破線 B は 0.5MV/cm の電界下を仮定して，C ＝320×10 cm ，C ＝1×10 cm で計算した曲線．VRTは，曲線上に○で示された良状態・悪状態の間を遷移することで引き起こされる．(b )電界下におけるシリコンのエネ ル ギーバ ン ド と V O 欠 陥 の（＋/0）準位の様子．PF は Poole‑Frenkel効果，Tはトンネル効果によるリーク電流発生過程を表す．伝導帯端 E に引かれた点線と実線は，それぞれ PF 効果がない場合とある場合の欠陥の作るポテンシャル曲線を表す．(c )キャリア捕獲断面積増強因子の計算結果．
（＋/0）
準位に対しては，C に PF 効果と T効果の両方が働くが，C には T効果のみ働く．(d )256M〜512Mbit DRAM のトランジスタ内部電界の二次元シミュ
レーション．電荷保持モードにおいて，最大 0.5MV/cm の電界がゲート‑n ドレイン境界に発生している．VRT欠陥はこの位置にあると推定される．

pn 接合空乏層にある 1個の欠陥によるリーク電流（接合リーク電流）は，よく知られた（SRH）の式から，欠陥準位の位置 E
Shockley‑Read‑Hall（eV）の関数として，図 4(a )の実線 A のように求められる ．
V O 欠陥は電子スピン 1の欠陥であり，0.58nm 離れた Si ダングリングボンド対をもつ（図 3) ．この二つのダングリングボンドが作る（＋/0）準位 は，図 4(b )のように価電子帯端 E の上 0.3〜0.4eV の辺りにある ．今，VRT の良状態の E が E ＋0.3eV にあるとすると，準安定状態の悪状態は約 0.1eV 上の E ＋0.4eV にあるだろう．そのときのリーク電流の変化は 1.3けたとなり，ほぼ実際の DRT 変化率と一致する．
しかし，そのままでは悪状態でもリーク電流は 1fA 程度にしかならず，実際のリーク電流には 2けた以上及ばない．
したがって，リーク電流を 2けた以上増強するようなメカニズムが必要である．それは，電界効果である（図4(b )と(c )) ．DRAM セルの内部電界をシミュレーションしてみると，ゲートとドレインの境界付近に最高で 0.5．こMV/cm の強電界が発生することがわかる（図 4(d )）のような強電界はゲート誘起ドレインリーク電流の原因として知られている．また，EDM R 実験で観測される 2種類の欠陥が存在するのもこの領域である ．
0.5M V/cm の電界下では，V O 欠陥の（＋/0）準位に対して二つの電界効果が働くことが予想できる．一つは（＋/0）
準位から伝導帯への電子放Poole‑Frenkel 効果で，ダングリングボンドには，電子を放出した後の正荷電状態（＋），
中性状態(0)，電子を捕獲した後の負荷電状態（−)の三つの状態があり，電子を放出して正荷電になるときのダングリングボンドの欠陥準位を(＋/0)準位と呼ぶ．一方で，電子を捕獲して負荷電になるときの欠陥準位を(0/−)準位と呼ぶ．

先端 DRAM の VRT 現象のメカニズム（梅田）出障壁が 0.16eV 近くも減少する．もう一つはトンネル効
果で，こちらは電子放出障壁を 0.03eV 下げる程度の効果がある．以上の効果により，欠陥のキャリア捕獲断面積 Cは合計 320倍にも増強され（図 4(c )），その結果，リーク電流曲線は図 4(a )の破線 B のように修正される．その結果，悪状態のリーク電流を V O 欠陥 1個で十分説明できるようになる．
DRT の温度依存性からは，リーク電流の活性化エネルギーが求められる．そこに上述の電界効果のエネルギーを補正すれば，VRT 欠陥の良状態・悪状態の E が推定できる．実際，その E の位置とリーク電流の関係は，筆者らが予測した V O 欠陥準位＋SRH モデル＋電界効果の範囲と一致している ．このことからも，V O 欠陥が VRT 欠陥としてもっともらしいことがわかる．さらに，V O 欠陥
は，悪状態に居やすい VRT（E ＜E ）が存在すること についても，（0/−）
準位を使って説明が可能であるが，詳しい議論は文献 6を参照いただきたい．

5． VR T 欠陥の双安定性
VRT 欠陥が V O 欠陥だとすると，その双安定性はどこから来るのだろうか．V O 欠陥が双安定な欠陥であるとは，どこにも報告されていない．
筆者らは，V O 欠陥が双安定性を示す原因は，デバイス特有の内部応力ではないかと考えている．一般に，ひずんだ結晶の中に置かれた点欠陥は，ある特定の配向をしたものが最安定になり，別の配向のものは準安定になる．これは，一軸応力下での EPR 実験でも証明されている ．図 5のようなひずみが V O 欠陥にかかった場合，長く伸びたSi‑O‑Si 結合を圧縮する(a )の配向が最安定となり，(b )1039

図 5 応力下における V O 欠陥の双安定性．ここでは，V O 欠陥を表示している．シリコン空孔（点線のボール）に酸素（グレーのボール）が結合して，2本の Si‑O‑Si結合（グレー表示された部分）ができ，V 空孔の両端に二つのダングリングボンドが発生する．類似の欠陥として，図 3で示した V O 欠陥がある．図のように，応力下では配向の違いにより，最安定な状態と準安定な状態とが発生する．このような性質は，V O 欠陥に限らず点欠陥全般に見られる．の配向が準安定となる．その再配向のエネルギーは，V O
欠陥によく似た V 欠陥に対して実験的に 1.3〜1.4eV と見積もられており ，これは VRT の活性化エネルギーに近い．
LSI 内部には素子分離などの影響で，数百 MPa に及ぶ高い応力が複雑な分布で残留していることが知られている ．V O 欠陥に加わる応力に依存して，双安定系のエネ
ルギー差 ΔE はさまざまに変わってくる．その結果，DRT変動（よい DRT／悪い DRT）が 1.1倍から 10倍以上にまで変化に富むのではないかと考えている．例えば，図 4(a )で考えると，ΔE が 0.01〜0.1eV の範囲で変われば，DRTは 1.4〜21倍の変化を示す．

6． む

すび

先端 DRAM で問題となっているデータ保持時間の双安定性（VRT）について，筆者らの実験・計算結果をもとに，トランジスタ中の特定位置に含まれる 1個の結晶欠陥（V O 欠陥）がその原因となっている可能性を紹介した．
V O 欠陥の発生原因は，シリコン結晶に対するイオン注入プロセスとその後の熱処理にあると考えている．つまり，イオン注入によってシリコン空孔が結晶中に多数導入されると同時に，保護酸化膜から酸素が結晶中にたたき込まれて，それらがアニール処理の間に結合するというシナリオである．その発生は，LSI 製造プロセスの最も基本的な部分と関連しているので，何世代にもわたる DRAM に共通して観察されるのであろう．V O 欠陥はバルク結晶中では 300℃程度のアニールで消失すると報告されているので ，おそらく大部分は活性化アニールで消失するものの，LSI 内部の特殊事情（応力，ドーピング，界面など）によりわずかに残留してしまうのだろう．
本稿では詳しく触れることができなかったが，V O 欠陥の源となるシリコン空孔を「埋め戻す」ようなプロセス

1040を適用すると，かなり効果的に VRT の発生率を下げることができる ．実はそのようなプロセスは，VRT だけでなくマイノリティービットの抑制にも効く ．悪い VRT のDRT とマイノリティービットの DRT は同じくらいのレベルなので，本研究の考えを拡張すれば，マイノリティービットは「悪い状態に固定された VRT」のようなものだと類推することもできる．また，VRT の抑制のためには，V O 欠陥のダングリングボンドを不活性化してしまうという処方せんも考えられる．実際，筆者らはフッ素終端処理で VRT が減少することを見いだしているし ，サムスン電子のグループからも，フッ素・水素処理の VRT への影響が報告されている ．
謝 辞
本研究は，エルピーダメモリ(株)および日本電気(株)と共同で行われたものです．ご協力をいただいたエルピーダメモリ(株)の小此木堅祐氏，大湯静憲氏ほか皆様方，藤枝信次氏，望月康則氏（以上，日本電気(株)），磯谷順一氏（筑波大学）に感謝の意を申し上げます．
文献1) 木村紳一郎 :応用物理 69, 1233 (2000).
2) D. S. Yaney, C. Y. Lu, R. A. Kohler, M. J. Kelly and J. T.
Nelson :Tech. Dig. Int. Electron Devices Meet., Washington,D.
C., 1987 , p. 336.
3) P. J. Restle, J. W. Park and B. F. Lloyd :Tech. Dig. Int.
Electron Devices Meet., San Francisco, 1992, p. 807.
4) Y. I. Kim, K. H. Yang and W. S. Lee:Proc. Int. Reliability
Physics Symp., Phoenix, 2004, p. 667.
5) T. Umeda, K.Okonogi,K.Ohyu,S.Tsukada,K.Hamada,S.
Fujieda and Y.M ochizuki:Appl.Phys.Lett.88,253504(2006).
6) K. Ohyu, T. Umeda, K. Okonogi, S. Tsukada, M . Hidaka, S.
Fujieda and Y. Mochizuki:Tech. Dig. Int. Electron Devices
Meet., San Francisco, 2006, p. 389.
7) P.J.Restle and A.Gnudi:IBM J.Res.& Dev.34,227 (1990).
8) M .‑J. Chen and M .‑P. Lu :Appl. Phys. Lett. 81, 3488 (2002).
9 ) Y.Mori,K.Ohyu,K.Okonogi and E.Yamada :Tech. Dig. Int.
Electron Devices Meet., Washington, D. C., 2005, p. 41.
10) T. Umeda, Y. M ochizuki, K. Okonogi and K. Hamada :J.
Appl. Phys. 94, 7105 (2003).
11) Y. H. Lee and J. W. Corbett :Phys. Rev. 13, 2353 (1976).
12) K.Okonogi,K.Ohyu,A.Toda and H.Kobayashi:Tech. Dig.
Int. Electron Devices Meet., San Francisco, 2004, p. 65.
13) K. Okonogi, K. Ohyu, T. Umeda, H. M iyake and S. Fujieda :Proc. Int. Reliability Physics Symp., San Jose, 2005, p. 695.
（2007 年 5 月 1 日 受理)

梅田 享英
1999年筑波大学大学院工学研究科物質工学専攻博士課程修了，工学博士．同年日本電気(株)基礎研究所入所．同社シリコンシステム研究所を経て，03年から筑波大学大学院図書館情報メディア研究科助教授（准教授）．現在，電子スピン共鳴分光法による結晶欠陥の研究と，結晶欠陥に関する研究情報の蓄積活動（http://www.kc.tsukuba.ac.jp/div‑media/defect/）に従事．

応用物理 第 76巻 第９号（2007)