計測自動制御学会東北支那第288回研究集会（2006．5．17）
資料番号288−4

McClellan変換に基づく2次元FIRファンフィルタの高性能＼／LSIアーキテクチャ

High−PerfbrmallCeVLSIArcllitecturefbrTwo−DimensionalFIRFan Filters Based on McClellanTransfbrmation○中條裕木＊，野崎剛X，恒川佳隆＊

OHirokiChujo，TakeshiNoza，ki＊，YoshitakaTsunekawa＊，
火岩手大学＊IwateUniversity
キーワード：フアンフィルタ（fanfilLer），McClelkm変換（McCle11anLransfbrrn），分散演算（dlStribu仁edaIうthmetic），2次元FIRフィルタ（two−dimentiorlalFIRfi1ter），VLSI評価（VLSIevaluatiorl）
連綿先：〒020−8551岡盛市上田4−3−5岩手大学工学部電気電子工学科恒川研究室
中僚裕木，Tel∴（019）621r6468，Fax．：（019）621−6468，E−mail：t3305020￠iwate−u．aC．jp

可能である．一般に

1． はじめに，フアンフィルタの設計にマ

クレラン変換を用いた場合にはフアン特性の遮断
フアンフィルタは，地震波やレーダ，ソナーなど域が広くなるという問題点が存在するが，高次のの受信信号に対し，その到来彼のある方向の成分サブフィルタを用いることにより急峻な遮断特性のみを通過させる多次元フィルタである．その重を得るための手法が掟案されていが，7）．しかし，要性ゆえに多くの伝達関数設計法が研究されておこの手法を用いる場合には1次元原形フィルタに対り，またシステムに対する要求は高速，高絹度化して，設計されるフアンフィルタが大きく高次化の度合いを増している1〜7）するため，実現という面において効果的な手法がフアンフィルタの設計法はⅠIR形，FIR形とも，要求される．マクレラン変換に基づき設計された様々なものが提案されているが，FIRディジタル

2次元FIRフィルタには，乗算回数の比較的少ないフィルタは安定性が常に保証されており，完全な効率的な実現構造が存在する8）．しかし，この構直線位相特性が容易に実現できる特長がある．

成は乗算器を用いる性質上．高次のフィルタに対FIRフアンフィルタの設計法には，最終仕様をしては大幅なゲート数の増加が避けられない．ま

直接近似することによる最適化法1，2），フーリエた各タップが縦続接続であるために出力滞在時間

級数法3，4），マクレラン変換法5）が知られてい．る．

（Latency）が非常に大きくなり，瞬時応答性が著しこの中でマクレラン変換による方法は，原形となく悪化する問題を有する．

る1次元フィルタを設計するだけで，簡単な設計がこのような背景のもと，本稿では滞在時間を考−1−

慮した高次向き2次元FIRフアンフィルタの効率的2．1 分散演算に基づくFIRファンフィルな構成法の提案を目的とする．マクレラン変換にタ基づき設計された高次FIRフ7ンフィルタに対し，分散演算をFIRフアンフィルタへ適用する．入分散演算のアルゴリズムを適用することにより，力をご（m，れ），出力をり（m，7−）とした際のFIRフアン

低消費電力とハードウェア量の増加を抑えながらフィルタの入出力関係をも瞬時応答性に優れた構成法を提案する．分散演∧／〟∑∑帖函（rn一言，れ一ノ）y（m，乃）

算は内積演算の処理時間が議長のみに依存するとゴ＝0た0いう特長を有し，次数の増加に対してサンプリン∧「 ∑柑

グレートを保持しながらほぼ一定の小さな滞在時（1）J＝0間に抑えることが可能であが）．しかし，分散演

とおく．ここで，叫，ブ）はインパルス応答を表し，算に基づく従来型の構成はROMを用いる部分での〟，Ⅳはフアンフィルタの水平方向，垂直方向の次消費電力が大きし1ため，この手法に基づく2次元数である．ご（m一言＝γl一理ま−1≦ご（m一言，和一ノ）＜1

FIRフィルタの実現には非常に大きな消費電力をで、βビットの固定小数点形の2の補数表示である必要とする．そこで，我々が掟案してきた最適関数

ものとすれば，回路（OptimumFunctionalCircuit：OFC）をROMのご（m一言，m−ブ）＝−ご0（m一言7れ−ブ）

代わりに用いる新たな構成法を示す10）．これによ月−1＋∑2￣たごた（m一言，和一ブ）（2）り，従来形の分散演算に基づく構成で問題であった＝1

た消費電力を大幅に削減する．さらに，マクレラと表される．ただし，ごた（m一言，n−ノ）はご（m一行臣」）

ン変換法に基づき設計されるFIRフアンフィルタのたビット目の借であり，0もしくは1である．式のフィルタ係数が有する特徴に着目し，消費電力（2）より，J（頼ま式（3）のように表される・と滞在時間を効果的に減少する手法を新たに提案する．最後に，本プロセッサに対してVLSI評価を用）＝ −◎（珠J，・‥，瑞ノ）月−1

行い，本提案法が極めて高次のフィルタリングに＋∑2￣旬（紘巨‥イ巌）（3）

おいて，サンプリングレートを一定とし，消費電七＝1力とハードウェア量を抑えながら，従来の手法に

ただし，鴎はご（り）のkビット目の値であり，0も対して出力滞在時間を大幅に短縮可能であること

しくは1である．関数◎はを明らかにする．

叫吉，ゴ，‥▲，嫁J）▲l†

2．分散演算に基づく構成＝∑姉ノ）㌔（m一才，n−ノ）（4）
古＝0

高次FIRフアンフィルタを実現するため，乗算器である．これにより式（1）は，次式のように表すを用いることなく実現が可能であり，しかも処理ことができる．

時間が語長のみに依存する分散演算のアルゴリズー◎（瑞，…，瑞ゴ）

y（m，れ）＝ムに着目する11）．そこで，本章ではまず分散演算

姜（について述べ，次にFIRフアンフィルタヘ分散演算・害2瑚｝ゴ，・‥舶〉（5）を通用し，その基本構成を示す．

式（4ト 式（5）により示された分散演算を通用した岬フⅣ）次のフィルタの構成をFig・1に示す・なー2−

ると，それを以下のように表すことができる．
◎（轄巨‥イ㌫）
八ケ′／q＝ ∑帖函た（m−ゴ，乃−ノ）＋
ざ＝口1J‥＋∑帖J）㌔（m一言，n−ブ）8＝qノ＝ ◎（鴎J，・・鶴槻）＋・・＋◎（鴻ノ，ノ，・‥フだ鮎，ゴ）Fig．1BasicstructureofFIRfan創terbasedon（6）

ただし，distributed arithmetic（」け＋1）（Q−1）

Q′＝（7）

お，ここではFig．1の構成をその機能から人力である．これにより，ROMの容量を大幅に低減す

取 関数生成部，関数加算部に大別する．関数加ることができる

算部の各ROれ＝こは，（〟＋1）偶のデータが，それ．しかし，この手法を用いても，高次では比較的消費電力の大きいROMを多用するたぞれビットシリアルに入力される．ROMには入力めに，関数生成部の消費電力が非常に大きくなり，の各ビットと係数の内積演算の結果，すなわち式フィルタ全体の消費電力が増大する．

（4）の関数◎がテーブルとして書きこまれている．

2．2 最適関数回路

計算時には，テーブルの参照により得られた値を関数加算部にて順次1ビットシフトしながら加算し関数生成部における消費電力の問題を解決するている．この加算処理は語長β回で終了するため，ため，関数◎の生成にROMではなく，我々が掟案次数の増加に対してサンプリングレートを保持ししてきた最適関数回路を用いた構成に着日し，大ながら，ほぼ一定の小さな滞在時間に抑えること幅な低消費電力化を可能とする構成を提案する．

ができる．さらに，乗算器を用いることなく実現

最適関数回路は，ROMと同様の機能をゲートに可能であるため，低消費電力性，小面積性に優れより実現する手法であり，処理性能を低減させずた構成となる・しかし，Fig．1に示した構成をに大幅な低消費電力化が可能である11）．ここで，実現するには，2ガ＋1ワードのメモリ容量のROMROMに格納されている関数テーブルを，次のようが〃＋1個必要とされる．このため，高次FIRフアに2Jx月の行列で表す．
∩∵ナレ

一†し

月cンフィルタに対しては，関数生成部における消費．．

Ⅵ′ROlす＝βが一一ROM容量を幾つかの小さなROM容量の加算としl lJ・しるため，関数の分割化法がある．これは，大きな・・・

電力が膨大となる．この消費電力の問題を解決す式（8）の各行ベクトル［ひ㌘￣ユ‥・棚は，宜番地に格て実現する手法である．ここで，分割数をQとす納されているβビットの出力データである．最適関数回路は，式（8）の行または列には同じベクトルが存在することに着目し．それらを共有化した関数◎をテーブルとして用いる．そこで，これらを共有化して，関数テーブルの大きさを低減する．

ー3−

この冗長性の削除により生成される行列を，」卜bh（卜けbtl

・、 ：Ⅵ′opT＝（9）−●●−、というfxJの行列で表す．ただし，云く2J−1J≦β−1（10）である．最適関数回路は式（9）の行ベクトルに対月q⊂L応する部分機能回路と列ベクトルに対応する部分
Fig■2 Structureof4−2adder

機能回路を縦続接続した構成をとる．さらに，各部分機能回路に対して二段論理簡単化，多段論理最適化を施すことによりゲート数およびフアンイン数を減少させている．これを高次FIRフアンフィ

ルタの関数生成部に適用することにより，消費電力を大幅に削減することができる．
しかし．極めて高次のフィルタを実現する場合，関数◎の分割数が非常に多いために，関数加算部

コリ亡。

仲）蝕n長一l．1陀00m匹光一ol
l明日A■l．

において加算器数が増加し，フィルタ全体の消費Fig・3 FullAdderuslngir14−2adder

電力に大きく影響を及ぼす．また，同時に加算段数が増加するために滞在時問も増加する．のFAの入力変数zに対する入力のタイミングには，

本稿では，これらの問題を解決するための新たHA（HalfAdder）の処理時間分の余裕が存在する・な二つの手法を提案する．はじめに，関数加算部

従って，これらのFAを縦続に接続することによりにおける消費電力と滞在時間の問題に対し，我々双方のFAは処理を並列に行うことが可能となる．

が提案してきた4入力2出力加算器を適用すること

このため，加算に要する処理時間が減少し，関数で，これを改善する．次に，マクレラン変換によ

加算部における滞在時間が低減するり設計された2次元零位相FIRフィルタの係数が有．さらに，本加算器は少ない論理ゲートで実現可能であるため，する特長に着目し，SFAを効果的に用いることに多くの加算器を使用する本プロセッサの低消費電より関数生成部，および関数加算部における消費力化のために，非常に有効な構成である．

電力と滞在時間を大幅に削減する新たな構成法を

4．マクレラン変換に基づく分散提案する．

演算型VLSIアーキテクチャ

3．4入力2出力加算器

最適関数回路によって得られた非常に小さい消本提案の4入力2出力加算器の構成をFig．2に費電力をさらに減少するため，本稿では，マクレ示す．本加算器はFig，3に示す異なるタイプのラン変換に基づき設計されたFIRフアンフィルタFA（FullAdder）の縦続接続により構成される．この係数が有する特徴に着目する．プロセッサの消こで，Fig．3（a）のmは，上位ビットヘのキャリー費電力と滞在時間の大幅な低減を可能にする2つを高速に出力する特長を有する．また，Fig．3（b）−4−

フ7ンフィルタT／直のイン／くルス巧者戸−︒√■ヱごOC】こ「吋1困（a）Typ8A

Fig．4 Propertiesoffanfi1terType−A（a）Ty叩B

Ei：i−POlntSeVenSymmetry
Oi：iTPOintsod（ユsymmetry
Fig・6 SymmetryofirnpulseresporlSe▲ヱロ
こ一へ性に着目する場合，関数生成郡において同機能となる最適関数回路を見出し，これを共有化するこ

相㌧︑√ィ＝h小呵

畑「一切とが可能となる．これにより，対称性を考慮しない構成に対して，関数生成部の回路規模が約1／8

Fig．5 Propertiesoffanfi1terType−Bに減少する．また，つ01直である係数に対応する入力線を削除することでも，同様に最適関数回路のの特長を示し，それらを効果的に利用するための回路規模が減少する．これに伴い関数加算部の加手法を提案する．

算器数が大幅に削減されるため，小面積性，低消4．1 マクレラン変換

費電力性，瞬時応答性が大幅に向上する．

マクレラン変換は1次元零位相FIRフィルタに対そこで，フアンフィルタのインパルス応答が持し写像に基づいた変数変換を施すことにより，2つ対称性を利用し，係数の共有化を効果的に行う

次元零位相FIRフィルタを導く設計手法である．5）．

ための演算器を新たに提案する．

マクレラン変換は円対称特性への周波数変換法と4．2、SFA（SerialFbllAdder）−Unit／SFS（SerialFullSubtracter）−Unit

しても用いられており，本質的に（山1，山2）平面上で4軸（直行軸および士号の対角軸）対称な特性への写

これまで我々はマクレラン変換を用いた分散演像を行うことが可能である．この4軸対称な特性算に基づく2次元FIRフィルタのⅤISLアーキテクを持つフィルタは実係数のインパルス応答に8点チャを提案してきた13）．係数の4点，および8点のの対称特性を得られることが知られている12）．

偶対称性に着目し，これを共有化するため入力部

Fig．4，5に設計されるFIRフアンフィルタ2種類のに対して図7、8に示すような，SFAによる2分木構例（Type−A，Type−B）を示す・これらのフアンフィル成を適用している．ただし、んは時刻を表している．

タのインパルス応答は，それぞれにFig．6に示す

本報告では，このSFAを用いた2分木構成と同機ような対称性を有する．この図に示すように，こ能で，かつれら2つのタイプのフアンフィルタは，いずれもインパルス応答に8点，あるいは4点の偶対称性，奇● レジスタの削減によるゲート数の減少．

対称性を併せ持ち，約50％の割合で〉0）値を含んで・出力（図779のyた）の遅延時間を保持しながら，いる．本提案のアーキテクチャにおいてこの対称かつレジスタの値を更新するまでの遅延時

ー5一

Fig■9 StructureofFA

SFA

Fig．7 Conventiona14−1SFA−Unit

Fig・10 Proposed4rlSFA−Unit
しかし，

γC宣＋rc窒＋γC雲∈（00，01．10、11）（11）を考慮すれば，こ九らの情報の加算値の保持には2つのレジスタを用いれば十分であることがわかる．そこで，
L＿＿＿■＿＿＿＿＿＿＿＿＿」

SFA

rc‡＋rc窒＋rc窒 ＝ γC宣＋21rcき （12）Fig・8 Conventional8−1SFA−Unitが成り立つような2つの変数γC宣（rc宝￣1）とγ務（γC喜￣1）

問を本提案のFIRフアンフィルタのパイプラを用いて，レジスタ数を減少できる構成を導出

インのピッチ内（16△）に抑え，サンプリングする．

rc宝，γC宮をレジスタに保持する変数とすると，加レート・滞在時間の保持．

算器の処理要素に過去のサイクルにおける保持状が可能な構成を提案する．なお，本提案法に用い態であるγC雲−1，21rc吉￣1が加えられる．従って，こる全加算器はFig．9に示す構成とし，遅延時間はのときのSFA−Unitは次式のような加算を行う，

NAN■DゲートおよびNORゲートを1△として換算し算出する14）．

ご‡＋ご窒＋ご雲＋ご宝＋rc雲￣1＋21γC吉￣1＝ y七＋21γC宝＋22rc宣（13）4．2．1 4入力1出力SFA−Unit
式（13）より，マクレラン変換に基づくFIRフアンフィルタ係数の4点偶対称性に着日した構成として．これまで図ご‡＋ご窒＋γC雲￣】＝呵＋21盲cl（14）7に示す4入力1出力加算器を適用してきた13）．い呵＋ご窒＋ご雲＝yん＋21fc2（15）ま，これを4−1SFAUと呼ぶ．図7の構成では3つの21ブcl＋21盲c2＋21′rc…￣1＝21rc宝＋22γC吉（16）レジスタそれぞれ1，ピットずつ状態が保持される．と置けば，f51．∫cl）yん，fc2，C宝，C空の論理式は次のよう〉6一

とを考慮すると，各レジスタ値を更新するまでのツー 遅延時間は16∠1内に抑えなければならないことに留意する．

本提案のFIRフアンフィルタのサンプリングレー
トと滞在時間を保持しながら8−1SFAUのレジスタ数を減少するために，図8の構成における7個の状

Fig・］1Proposed8−1SFA，Unit態変数γC告（rc乍￣1）〜γC字（γC学￣1）の加算に対して，に表される．
rc‡＋rc窒＋rc吉＋rc宝＋γC空＋rc吉＋γC字
zβ1＝ ご至0￡雲台rc雲￣1＝r5羞＋21㍗5吉＋22γC告。（23）（17）

言cl＝ ￡トご窒∨ヱトγC宝￣1vご窒・rC雲￣1（18）yん ＝ 夷㊦鶉㊦項？C2 ＝ 7Sl・ご窒∨まβ1・￡宝∨ご窒・ご宝

γC宝 ＝ ブcl釦c2（Brc宣￣1γC吉 ＝という関係が成り立つ3個の状態保持変数，γβ窒，（19）

γ5窒，rC告。を用いて，8−1SFAUのレジスタ数を削減できる構成を導出する．r5宝，r5告，rC乍0をレジスタ（20）に保持する変数とすると，加算器の処理要素に過去（21）のサイクルにおける保持状態であるrβ吉￣1，γ5吉￣1，

まcl・fc2Vfcl・rC喜￣1v才c。・γC宝￣1（22）rc‡Jlが加えられる．従って，このときのSFA−Unitここで，式（17）と（18）は入力ご萱，ヱ窒，γC宝￣1，出力は次式のような加算を行う．

和宣ざ1，出力キャリー宣clの全加算器，式（19）と（20）は人力ご皇，ご宝，f5い出力和yた，出力キャリー言c2のご‡＋ご窒十ご窒＋ヱ雲＋∬宣十ごき＋ご字＋ご窒

全加算器，式（21）と（22）は入力γC吉十伍，盲c2，出巾5雲￣1＋2】γ5吉￣1＋22rc‡J】

力和㍗C宝，出力キャリーγC宝の全加算器を表していることを考慮すると，式（17）から（22）の内部論

ニ㌦＋21rβ去＋22γβ吉＋23γC吉。（24）
理上式より，を有する4−1SFAUは図10のようになる．

ペ＋童＋㌃宝＝‡51＋21fcl

4．2．2 8入力1出力SFA＿Unit
ご雲＋ヱ宮＋工芸＝7β2＋21まc2

マクレラン変換を用いた2次元FIRフィルタの8ご字＋ご宣＋r5…−1＝‡ざ3＋21ブc3

点対称に着目した構成として，これまで図8に示す8人力1出力加算器を適用してきた13）．ここでz51＋ま52＋−53＝yた＋21ブc4

レジスタ数を減少するために，前節と同様に状態
21ブcl＋21言c2＋21ゴc3＝21言55＋22盲c5

保持変数の減少を図る．ただし，4入力1出力加算

21ブc4＋21fβ5＋21rぶ吉蠣1＝21γ5至＋22五c6器の場合とは異なり，その減少方法は数種類存在

22才c5＋22fc6＋22rc…Jl＝22γ5吉＋23γC‡。

し，rIRフアンフィルタのサンプリングレートと滞在時間に影響を及ぼす場合も存在することに注意と置けば，本提案の8−1SFAUの内部論理は以下のする．本提案のFIRフアンフィルタのクリティカルように表せる．

パスは，関数加算部の最終段の累積加算器による18∠1である．ただし，SFAU内のレジスタは1サン

7ざ1＝ 蛮㊦琉⑳琉

プリング周期毎にリセットしなければならないこヱβ2 ＝ 琉㊦琉㊦琉
17￣ J ■￣￣（28）

（29）

（30）

（31）

Tablel Numberofgatesof8−1SFAU
PI・OPOSedSf■AU ConventionalSFAU
Gat．e5921121〉．

I P：
■，・二三

Table2 Delaytimeofproposed8−1SFAU
Fig・12 Conventiona14−1SFSnUnitdela）′time

た 田
欠

12△

rβ814△

た rβ9

1，6△

た rClO12△zぶ3 ＝ ￡与㊤魂㊦γ5‡￣1（34）k y、＝ ブ51㊦ブ52㊦z￡3（35）z55 ＝ ヱCl㊦才c2㊦fc3（36）rβ窒 ＝ 宣c。射ぶ5①rβ曇￣1（37）rβ吉 ＝ ゴc5釦c6㊦rc‡Jl（38）ヱCl＝ ごトご窒∨￡窒・ヱ宝∨ご雲・ご‡（39）

lC2 ＝ ご雲・ご宣∨朴ご吉∨ご喜・ご宝（40）

Fig．13 Proposed8←1SFS−Unit

成として，4入力1出力SFS←Unit．8入力1出力SFS−
Unitの構成はFig．12．Fig．13のように導出される．

5．VLSI評価
以上の提案法の有効性を明らかにするために，

fc3 ＝ 寅・ご宝∨璃・γβ蓋￣1vr5宝」・ご字（41）VLSI設計システムPARTHENONを用いて設計，評−C4 ＝‡51・？52Vゴβ2・・〜g3V盲53・7β1 （42）価を行う15）．なお，設計に用いたセルライプラリ
7C5 ＝ ㍑1・‡C2V盲c2・五c3Vゴc3・1Cl （43）の設計ルールは，0．6叩1CMOSスタンダードセル
fc6 ＝ic4・言s5V喜ぶ5・r5吉￣1vr5吉十fc4（44）（VLSIテクノロジー社）であり，電源電圧は5・0VでγC空。＝‡c5・言c6V盲c6・γC‡JlvγC…Jl・盲c5（45）ある．また，設計対象は（40，40）次のFIRフアンフィルタである．

式（32）から（45）より，図11のような8入力1出力加比較対象としては，本提案のSFAU、SFSUを用い算器を構成できる．てフィルタ係数の規則性を利用した構成，従来の表1にゲート数を定量的に評価した結果を示す．

ROMを用いた関数生成を行う分散演算形構成，お従来形構成に対して1ビット長のレジスタを4個削よび乗算器を用いた構成を用いる．

減し，その結果ゲート数を約17．9％削減した．また，はじめに，Table3より，本提案法に基づくSFAU，本提案の8人力1出力SFA−Unitの遅延時間はTable

SFSUを利用する構成と，関数の生成にROMを用

2のようになり，従来形の8入力1出力SFA−しnitの出いる従来形の分散演算に基づく構成との比較を行

力の遅延時間を保持しながら，かつ本提案のFIR
フアンフィルタ係数サンプリングレーう．従来の分散演算に基づく構成は，関数生成部

トと滞在時において比較的消費電力の大きなROMを多用する問に影響を及ぼさないことを確認できる．

ため，59．5Ⅵrという非常に大きな消費電力を必要

これと同様に，マクレラン変換に基づくFIRフアとする．それに対し，8点の称特性を利用した本プ

ンフィルタ係数の4点、8点の奇対称性に着目した構−8−

Table3 VLSIevaluatior．ofFIRfanfilter（41，41）tap
Pr，OpOSedDA Conventional Conventionalmethod
tlSing8points DAusing
usingCllebychev
ROM
POlynorrlial
Symmetry
Powerdissipation［W］
Area［mm∠］

Fumber of gates
Machinecycle［ns］
SamplingI、ate［MHz］
Laもency［ns］

1∠i．7

59．5

12．2

44．9303126
164．46352

77．85046311662．2556442
4621．7920

4．46416

滞在時間の増加を抑えた，ハードウェア効率の良い構成であるといえる．

6． むすび
本稿では，滞在時問を考慮した高次rlRフアン

Fig．14 StructureofFS

フィルタの高速・低消費電力形VLSIアーキテクチャを提案した．内積演算に対して処理時間が語長のみに依存する分散演算を用いて，次数の増加に対してサンプリングレートを保持しながら，滞在時閏をほぼ一定の小さな値に抑えた．また，従来の分散演算においてROMを用いる部分で生じる非常に大Fig．15 StructureofFS

きな消費電力の問題を，冗長性の削除により解決すロセッサでは，最適関数回路およびSFALU，SFSUる手法を示した．しかし，この構成法を用いても，を効果的に用いることにより関数生成部の回路規極めて高い次数のフィルタ実現に用いる場合，加算模を大きく減少し，大幅な低消費電力化を実現し器数と加算段数が増加するために加算部におけるた．さらに，上述のSFAUの効果により関数加算部消費電力と滞在時間が増加してしまう．そこで，マの加算段数を2段減少させ，さらに加算器数を約クレラン変換に基づき設計されたFIRフアンフィ1／8に減少させた．これによりROMを用いた従来ルタの係数が持つ特長に対し，SFAU（SerialFu］1の構成と比較して，約75．6％という大幅な消費電AdderUnit），SFSU（SerialF1111SubtractorUnit）を力の削減を実現した．

用いることにより，これを効果的に利用する構成

次に，乗算器を用いたマクレラン変換に固有の法を提案した．また，関数加算部に用いる加算器実現構成に基づくプロセッサとの比較を行う．消として我々が提案してきた4入力2出力加算器を適費電力については本提案法が17％程度高いが，回用した．これらにより、滞在時間を考慮しながら路面積については約27．8％ノJ、さく，ゲート数は約最適関数回路によって得られた非常に小さい消費45．5％減少する結果となった．さらに，出力滞在時電力をさらに大きく減少させた．最後に，本プロ問については約61．7％良好である．このことから，セッサを（抑40）次という高い次数でVLSI評価した

各タップが縦縞接続であるため極めて高次の場合

結果，本提案接が極めて高次のFIRフアンフィルには出力滞在時間の大きさが問題となる乗算器をタ実現に有効な手法の一つであることを明らかに用いた構成に対し，本提案法は次数の増加に伴うした．

−9−

参考文献
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