１パスカラー複写機用主走査倍率補正回路の開発
A Circuit to correct Magnification for Beam Scan Direction in Single-Pass Color Copiers

泉宮賢

二＊Izumiya, Kenji高木幸

一＊Takaki, Kouichi

Tandem-type digital color copiers and printers have already been introduced into the market for highspeed color printing. Generally, for a single-pass color print engine, like the tandem-type, color registration technology issues have been very important and difficult to resolve.
The following report introduces a circuit to make magnification corrections for beam scan direction,
which is one of the factors of color registration.

１

はじ め に近年、カラープリンタの普及によりオフィスにおいても、カラードキュメントが身近なものになってきた。しかしながら、カラープリンタの低速性に不満をもつユーザーも多数おり、さらにPOD市場からの要望もあって、高速カラー複写機、プリンタの開発が各社で活発になっている。
従来の電子写真方式のカラー画像形成プロセスは4色のトナー像を順次重ね合わせていく多回転型プロセスにより高速化が阻害されていた。そこで各色独立した作像ユニットを並置するタンデム型の画像形成プロセスによFig.１‐

り高速印字を可能にした、１パスカラー複写機、プリンタが既に製品化されている。
ところで、一般に、複数の露光系を必要とする１パス２カラープリントエンジンにおいては、カラーレジストレー

1pass KNC print engine

カラ ー レジ ス トレ ー ショ ン の要 素 と補正 手 段ションが重要な技術課題となる。今回、カラーレジスト

代表的な１パスカラー画像形成プロセスプリントエン

レーションの要素の一つである主走査倍率補正のための、ジンの構造をFig.１- 、- に示す。これら１パスカラーコニカ独自の回路方式を開発したので報告する。

画像形成プロセスエンジンにおいては、複数の露光ユニットを有するため、多回転型カラー画像形成プロセスエンジンにはない色ずれ要因が発生することになる。
カラーレジストレーションの要素とその補正手段につ
１）
いてTable１に示す。

これらのうち、主走査倍率補正のために、画素CLKの位相変調方式による主走査倍率補正回路を開発した。

３

主走 査 倍率 補 正回 路 の要 求 仕様

カラーレジストレーションの要求精度としては、社内で開発関係者を被験者として行った色ずれ許容値に関する官能評価により、50μm以下ならば許容レベルであることが判明していた。50μm以下をカラーレジストレー
Fig.１‐ションの目標としたときに必要な補正分解能としてTandem type print engine

5μm程度を狙うこととした。一般的なカラープリンタ＊ODカンパニー 機器開発統括部 第３開発センターの解像度が600dpiであることから、1/8画素サイズに相KONICA TECHNICAL REPORT VOL. 13（2000）

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当する5.3μmを補正分解能と定めた。これは、プリントエンジンの解像度を600dpi、主走査方向の最大画像サイズを12インチとすれば、画素CLK周波数を17.3ppmの分解能で制御しなければならないことを意味する。
また、補正範囲については主走査方向最大画像サイズに対して±1.5%以上と設定した。

Table１ Color registration error factors

Fig.２‐

４Mechanism of circuit

位相 変 調型 主 走査 倍 率補 正 回路 ２）３）

４．１

動作原理
Fig.２‐

今回開発した位相変調型主走査倍率補正回路は、基準

Phase shift model

画素CLKを微小遅延量の遅延素子群に通して複数の位相の異なる遅延CLK群を生成し、変倍量に応じて決定される任意の間隔で順次CLK位相を進める、あるいは４．２

回路構成

本回路はASICにより実現した。回路のブロック図を遅らせることにより主走査倍率補正を実現したものであFig.３に示す。回路は、ディレイチェーン部、同期検出る。以下、回路の動作原理について説明する。

部、画像先端制御部、同期切り替え制御部、信号セレク

Fig.２-、-は本回路の動作概念図である。ある区ト部から構成される。

間を走査するのに、露光ユニットAではN画素CLK要するのに対し、露光ユニットBではN+1画素CLK必要である場合、露光ユニットBとAを等倍率に調整するには、差分である1画素CLKをN等分して、残りのN CLKに分配してやればよい。要するに、ある一定距離を走査するのに要する画素CLK数の差分を残りのCLKに等分配すれば両者の主走査倍率は一致することになる、というのが回路の動作原理である。但し、実際の回路では、差分を分配する単位が前述の遅延素子の遅延量となる、つまり離散的な値しかとれない。そこで、各画素CLKに分配する補正量を演算により求め、それを画素CLK毎に加算した結果と、遅延素子の遅延量とを比較して位相切Fig.３ Block diagram of circuitり替えのタイミングを決定している。
本回路の動作原理により、ある一定距離における補正誤差は回路に使用する遅延素子の遅延量分にしかならなディレイチェーン部

い、また、全てデジタル回路で構成されることから、制ディレイチェーン部は、画素CLKを所定遅延量ずつ御性、安定性に優れ、安価で高精度な主走査倍率補正を遅延させるための遅延列からなる。遅延列に使用する遅行うことが可能となる。

延素子の特性は、遅延量MAX条件で要求補正精度を満62

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足する、 また、 遅延段数は遅延量MIN条件で原画素ミュレーションした結果を示す。遅延素子の遅延量はCLKの２周期分以上となる段数を確保するように設計

TYP 値の0.8nsの設定である。変倍率1.022のケースでする。つまり、補正要求精度、原画素CLK周波数によは、原画素CLK毎に遅延素子１段分ずつ位相を進め、り変更が必要である。今回設計したASICでは、遅延量約50画素毎に２段分位相を進める動作を行なっている。

TYP 0.8nsの素子を512段連ねて構成した。また、本ブ

この位相を進める量、タイミングに関しては、同期信号ロックのレイアウトに際しては、遅延素子はなるべく均切り替え制御部での演算結果に基づいて制御されている。

等に配置し、配線長を揃えることにより、各遅延段におこれにより、基本画素CLKの周期30.32nsに対して、平ける遅延量の相対バラツキを最小限に抑えるように留意

均して30.98nsの周期が得られることとなる。同様に、した。

変倍率0.979のケースでは、原画素CLK毎に遅延素子１同期検出部段分ずつ位相を遅らせ、 約50画素毎に同位相の遅延同期検出部は、水平同期信号をトリガとして、ディレCLK を選択していることが確認できる。尚、変倍なし

イチェーン部の遅延CLK群の中から原画素CLKと同期（倍率 x1.000）の周期が安定しているのに対して、変倍しているCLKを検出するブロックである。原画素CLKあり時には、画素毎に±0.1ns程度のバラツキが見られると同位相の遅延CLKを２箇所検出することで、CLK１が、これは遅延列の遅延素子バラツキによるものである。

周期分に相当する遅延段数の情報を得ることができる。
水平同期信号が入力される毎に遅延段数情報は更新されるので、環境温度、電源電圧変動により遅延素子の特性が変わってもリアルタイムに遅延段数は補正される。
画像先端制御部
画像先端制御部は、水平同期信号と画素CLKとの位相を調整する回路である。本ブロックでは、色ずれ要素の一つである１画素以下の主走査方向シフト量の調整も行えるよう、CPUから設定される主走査シフト調整量に基づき、水平同期信号と画素CLKを任意の位相状態に調整することが可能になっている。
Fig.４ Behavior of pixel clock period

同期信号切り替え制御部
同期切り替え制御部は、CPUより設定される主走査倍率補正量と同期信号検出部で得られた画素CLK１周

Fig.５は、主走査倍率設定と補正誤差を示したもので期に相当する遅延段数情報に基づき、各画素CLKに対ある。横軸には主走査倍率をとっているが、実際の回路する調整量を演算し、更に画素CLK毎に調整量を加減において倍率補正の設定値は、同一走査距離を同一画素算して、補正分解能と比較しながら、遅延CLKを選択CLKで走査するのに要する画素数を基準ユニットと補する。

正ユニットで比較した、その差分値になる。縦軸には、

信号セレクト部

連続する508画素分の画素CLK周期の合計、および理想

信号セレクト部は、前段の同期信号切り替え制御部か値との差分量をとっている。主走査倍率設定に対して極らの遅延CLK選択情報にしたがって、実際にCLK遅延めてリニアな特性が得られていること、また、その誤差列の中から一つを選択して、主走査倍率補正された画素は±0.5ns内に収まっていることが確認できる。

CLKとして出力するブロックである。設計上留意する点は、できる限り全ての信号の経路長が均一かつデューティを崩さない回路構成にすることである。これについては、二のべき乗のセレクト信号を用意し、回路は全て負論理で構成することで、最終的に出力される信号の精度を向上させた。
４．３

性能確認

ASICにより実現した位相変調型主走査倍率補正回路の性能について紹介する。今回開発したASICは、画素CLK周波数MAX 33MHzで動作するよう設計した。
Fig.４に画素CLK周期を30.32ns、 変倍率を0.979、1.000、1.022としたときの連続する画素位置と画素CLK周期の関係について、配置配線後のデータを元に遅延シ

Fig.５ Correction error on circuit simulation

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４．４

位相変調型主走査倍率補正回路の特徴

一般に、主走査倍率補正回路として、PLLシンセサ

５

まと め

イザを用いた画素CLKの周波数変調が用いられている。

１パスカラー複写機用として、コニカ独自の位相変調

PLLシンセサイザとの比較により、今回開発した位相型主走査倍率補正回路を開発し、 要求仕様である17.3変調型主走査倍率補正回路の特徴について述べる。

ppm以下の主走査倍率補正分解能を実現した。

PLLシンセサイザのブロック図をFig.６に示す。PLL

今回開発した回路のスペックをTable２に示す。

シンセサイザにおいて変倍率Mは、基準CLKの分周比NとVCO CLKの分周比Pとして、M=N/Pとなり、両者Table２ Specification of circuitの分周カウンタのサイズを大きくすれば、リニアな周波数特性が原理的には得られることになる。但し、実際は基準CLKに使用する発振器の周波数の制限、位相フィードバック時間の制約があり、略リニア特性が得られるような分周比設定の組み合わせテーブルを作成し、使用する必要がある。結局得られる補正分解能としては、せい
ぜい50ppm程度である。
これに対し今回開発した回路では、・平均周波数としては、完全なリニア特性が得られる。
・完全なデジタル回路で構成できるため制御性、安定性に優れる。
・補正分解能は、演算精度のみで決まるため高精度の補正が可能である。
・補正誤差は、遅延素子の遅延量で決まり、演算精度が十分であれば画素数が増加しても誤差の累積はない。

６

今後 の 課題

今後の課題として、位相変調単位をさらに小さくし、更に高い画素周波といった優れた特徴を有する。一方、
・１画素内で生じる誤差量も遅延素子の遅延量となるた数へ対応できるようにする。これについては、今回の２倍の周波数66MHz程度をターゲットとしてプリンめ、得られるCLKはジッタが大きい。という問題もある。画素CLKのジッタは、レーザPWMタの高解像度化、高速化に対応していきたい。

変調特性に大きく影響し、画質を乱してしまう要因となCLKジッタを改善する。CLKジッタの改善のためる。この問題に関しては、コニカのLBP製品で既に実には、遅延素子の遅延量を小さくし、さらに長い遅延用化されているデジタルディレイ４）PWM回路を用いる列を用意すれば達成できそうに思えるが、配線遅延バことで解決できる。詳しい説明は割愛するが、デジタルラツキなどを考慮すると今回の512段より大きく構成

ディレイラインPWM回路とは、今回の回路と同様に遅することは容易でない。異なったアプローチで位相変延CLK群を生成し、その中から二つを選択してPWMを調単位を小さくしていく工夫が必要である。

生成するもので、PWMパルス幅はCLK周期によらず一新たなアプリケーションへ展開する。今回の回路は１パスカラープリントエンジン用途に開発したが、変定に制御することが可能となる。

調範囲は決して広くないものの、リニアな特性で精度よく周波数変調が可能、また、完全なデジタル回路のため組み込みが容易である、といった特徴を生かせる新たなアプリケーションを模索し適用していきたい。
●参考文献
１）青木松之、安藤良、森浩隆、電子写真学会誌、36、298（1997）
２）特願平10-276092
３）特願平10-374278
４）特願平4-16552

Fig.６ PLL synthesizer block diagram

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