対数変換形 CMOS イメージセンサの開発
The Development of a Logarithmic CMOS Image Sensor

角 本 兼 一＊矢 野Kakumoto, Tomokazu

Yano, So壯＊

楠 田 将 之＊掃 部 幸 一＊田 中 良 弘＊Kusuda, Masayuki

Kamon, Koichi

Tanaka,Yoshihiro

要旨

Table 1 Specifications and characteristics

対数変換形CMOSイメージセンサの試作結果を報告する。有効画素数は640（H）×480（V）、画素サイズは８µm（H）×８µm（V）である。FPNキャンセル回路、積分回路を内蔵し、フリッカレスで、FPNキャンセルも可能な対数変換形CMOSイメージセンサを開発した。さらに、新しい画素駆動方法を開発することによって線形／対数変換自動切替駆動、および、動体抽出駆動を実現した。

Abstract
A new CMOS image sensor featuring logarithmic conversion has been developed. With 640 (H) by 480 (V) effective pixels and a cell size of 8µm (H) by 8µm (V), thisnew image sensor has both an FPN cancellation circuit
and an integration circuit, and it presents clear images without FPN and without flicker noise in brightness fluctuation.
In addition, the image sensor incorporates a new driving
method that facilitates linear/log conversion and moving
object extraction.

１

まえがき

近年、広ダイナミックレンジを特長としたイメージセンサの研究開発が盛んに行われている。特にITS（Intelligent Transport System）用途を目的とした広ダイナミッ
クレンジセンサは多数報告され、広ダイナミックレンジイメージセンサにかかる期待が非常に大きいことを表している。今回我々は、Fig.１にデバイス構成、Table １に主な仕様と諸特性を示すような、FPNキャンセル機能、積分機能を内蔵し、画素の駆動方法を工夫することで残Fig.1 Device architecture

像を低減したビデオレート対応VGA型対数変換形CMOSイメージセンサを試作した。さらに、線形センサとしての動作と対数変換形センサとしての動作を両立させる駆２

画素および CDS 回路構成

動方法を開発し、低照度時のコントラストと広ダイナ

Fig.２に画素回路構成を示す。今回の試作では、赤外感ミックレンジを両立させることに成功し、カラーセンサ度向上を目的とし、Ｐ基板を用いたフォトダイオードと化にも道を開いたので報告する。また、今回報告するセＰチャネルMOSFETを使用し、画素間FPNキャンセルとンサでは背景差分等の画像処理を行うことなく動体のみ積分を両立させることを目的として、φVDを３値クロッを撮像することができる、動体抽出駆動が実現できたのク化した。さらに、残像低減を目的としたφVPSの３値クで、併せて簡単に報告する。

ロック化を行い、また、水平ブランク期間中にFPNキャ＊コニカミノルタテクノロジーセンター㈱デバイス技術研究所 イメージングデバイス開発室

ンセルのための差分処理を行うために、Fig.３に示すCDS回路のカラム配置を採用した。

KONICA MINOLTA TECHNOLOGY REPORT VOL.1（2004）45

a式より、Fig.２のMOSFET①のゲート電位VGはsとなる。ここで、I D ＝I PD （I PD ：光電流）であることから、s式より、以下のd式のようになる。
d
これが対数変換の原理であり、各画素に対数変換回路を持たせることで、広ダイナミックレンジが実現できる。
積分回路部の出力VOUTは、MOSFET②を流れる電流と積分回路部キャパシタCAPを流れる電流が等しいことから、

fFig.2 A pixel circuit

VPS：ソース電圧，Vtlog：MOSFET①の閾値
Vthi：MOSFET②の閾値，
VOUT：MOSFET②のソース電位，ｔ＝０の時、VOUT＝VRSB、ID＝IPDとしてf式を積分す
ると、積分回路部の出力VOUTとして次式を得る。
g

ただし、ＶRSB：積分回路部リセット電圧
したがって、出力VOUTは光電流IPDの積分値を対数変換

Fig.3 CDS circuitした値となることが判る。

３

本デバイスはローリングシャッタ方式のため、フリッ

対数変換形センサとしての動作

３．１

カノイズは横筋となって現れるはずであるが、IPDを積分原理

３．１．１

することで、フリッカノイズは発生せず、安定した画像画素部を得ることが出来る。

まず、対数変換の原理を説明する。MOSFETでは、

次に、Fig.２と水平ブランク期間中の画素部タイミングゲート電圧が閾値以下の時、サブスレッショルド電流とチャートを表すFig.４を用いて画素部の動作を説明する。

呼ばれる微小電流が流れることが知られており３）、Pチャ

時刻t1までは積分回路部にて、映像信号の積分を行ってい

ネルMOSFETの場合、以下のように表される。

る１）。時刻t1〜t2の間、行選択信号φVをＬoにすることでMOSFET⑤をONし、垂直信号線に映像信号を読み出す
aが、同時刻にφVDを高電位（VDH）から中電位（VDM）にすることで、VOUTをVDH−VDM分だけ下方にレベル

ｋ：ボルツマン定数，Ｔ：絶対温度，ｑ：素電荷，シフトする。このレベルシフトはV OUTをMOSFET⑤，ｎ＝（C0＋CD）/ C0，C0：ゲート絶縁膜容量，⑥、および、画素外に配置した負荷MOSFETによって構

ＣD：空乏層容量，VG：ゲート電位，成したソースホロワアンプの動作範囲に合せ込むためで

ＶS：ソース電位，Vth：閾値，ある。時刻t3にφSをHiにしてMOSFET③をOFFするこ

ＩDO＝（W/L）μnC0（１/ｎ）（nkT/q）exp［−１］とで、MOSFET①とフォトダイオードを切り離し、時刻

Ｗ：MOSFETチャネル幅，Ｌ：MOSFETチャネル長

t4〜t5でφVPSをHiにすることでMOSFET①のゲート部μn：キャリア移動度のリセットを行う。時刻t5の直前のMOSFET①のゲート

46KONICA MINOLTA TECHNOLOGY REPORT VOL.1（2004）

電位VGはs式よりとすることで、このオフセットを除去することができhる。これまでの動作により、映像信号、および画素間FPN情報を含んだ雑音信号の読出しは完了している。

VPSH：時刻t4〜t5のMOSFET①のソース電位（VPSH）

時刻t9以降の動作は残像低減のためのものである。時刻となり２）、時刻t5〜t9においても、フォトダイオードを切t8〜t9において、MOSFET③のドレインとフォトダイり離しているため、VGは入射光に関係なくh式の値で保オードPDのカソードの接合部寄生容量には、映像信号情持されており、MOSFET①の閾値とVPSHのみがVGに反報が残っており、その残存信号は残像の原因となる。時映されることが判る。時刻t4〜t6でMOSFET④をONにし刻t9にMOSFET③をONし、MOSFET①とフォトダイてVOUTのリセットを行い、時刻t6〜t7の期間において、オードPDを接続すると、残存信号によりＶGの電位は低下雑音信号の積分を行う。時刻t6〜t7の期間中は積分回路のする。時刻t10〜t11の期間、MOSFET①のソース電位を入力はh式に示す値であり、この時のVOUTは、VPSHと中電位（VPSM）とすることで、再度、MOSFET①のMOSFET①の閾値に応じた値となり、画素毎のMOSFETゲート部のリセットを行い、同時にMOSFET③のドレイ①の閾値ばらつきを読み出すことができる。

ンとフォトダイオードPDのカソードの接合部の残存信号

次に、時刻t7〜t8に雑音信号を垂直信号線に読み出すもリセットする。理論上、時刻t4〜t5のリセット期間が十時、φVDを低電位（VDL）とすることで、VOUTをVDH−分に長ければ、時刻t10〜t11期間のMOSFET①のソースVDL分だけ下方にレベルシフトする。今回試作した「φ電位は高電位で良いが、実際には、時刻t10〜t11期間の２）

VPSリセット方式」 の場合、暗時映像信号と雑音信号にMOSFET①のソース電位を高電位とすると、次フレームこの方式特有のオフセットが発生する。このオフセット

撮像開始時のMOSFET①のゲート電位が雑音信号よりもはh式、および、以下の式で説明される。

高電位となってしまうことが判っている。これは、本リセット方式の場合、MOSFET①のソース電位を高電位と暗時VG（VGdark）は以下のj式で表される。

するとMOSFET①のゲート電位は即座にh式の値に遷移jし、その後は微小なサブスレッショルド電流での充電による変化であるため、時刻t4〜t5の期間でのリセットが完

VPSL：映像信号積分期間中のMOSFET①のソース電位全にはできていないことを示唆している。よって、時刻

IDark：暗電流t10〜t11期間のMOSFET①のソース電位を中電位としてVGdarkは暗電流が極めて少なく、IDark＝ID0と仮定できるいる。そして、次フレームの積分開始電位を一定にする

時、最も高い値となるが、その状態でも、h式のVGとjために、積分回路部キャパシタCAPを再度リセットし、式のV G d a r k の差はV P S H −V P S L となり、具体的には時刻t11以降で次フレームの撮像を行う。

600mVのオフセットとして現れる。φVDはソースホロワ

ここで課題となるのは、ほぼ１フレーム時間（1 / 3 0

アンプの動作範囲に合せ込むだけでなく、このオフセッ秒）積分される映像信号と、１μ秒程度しか積分できなトを減少させる目的でもある。φVDをクロック化していい雑音信号の両方がg式を満足するか否かであり、満足ないときの暗時映像信号をVOUTS，雑音信号をVOUTNとしすればCDS回路での差分処理により、MOSFET①、②のた場合、閾値の項は消去され、画素間FPNはキャンセルできる。

△VD＝VDM−VDL＝VOUTN−VOUTS
３．１．２

CDS 回路部

Fig.５にCDS回路部のタイミングチャートを示す。スイッチON時をHi、OFF時をＬ０として描いてあり、φVはFig.４との関連付けを行うために参考として記載した。
また、画素から入力される映像信号電位をVS、雑音信号電位をVNとし、CAPs，CAPnの容量を共にＣとする。
時刻ta〜tjの期間φRSDをONし、出力バッファの入力部をリセットし、時刻tb〜teの期間φRSMをONすること
で、CAPsの出力バッファ側の端子をリセットする。時刻
tc〜tdにおいて、映像信号をCAPsのSHSスイッチ側にサンプリングし、時刻t d 〜t f の期間、映像信号電荷Q S はCAPSのSHSスイッチ側にQS＝Ｃ（VREF+VS）として保持される。時刻te〜tfにφRSMをoffしてCAPＳの出力バッファ側の端子を浮遊させ、時刻tfにφRSPをONすること
Fig.4 Timing chart for pixel

により、映像信号電荷QS'＝Ｃ（VREF−VS）がキャパシタ

KONICA MINOLTA TECHNOLOGY REPORT VOL.1（2004）

47

CAPsの出力バッファ側の端子に保持される。時刻tg〜thにおいて雑音信号をCAPnにサンプリングし、時刻th〜

特性例ではデバイス面照度約10Luxであるが、任意の設定が可能であり、以下で説明される。

tiの期間、雑音信号電荷QnはCAPnにQ N ＝C（VREF＋MOSFET①で光電流の対数変換を行うには、MOSFETVN）として保持される。時刻tiにφMIXをONすることに①にサブスレッショルド電流が流れる必要があるが、撮より容量結合すると電荷はQS'＋QN＝C（２VREF＋VN−

像開始時（Fig.４の時刻t11）のMOSFET①のゲート電位

VS）となる。そして時刻tkにφSSWがONすると、出力VG＜VPSLでなければ電流は流れない。VPSHとVPSLのバッファの入力電圧は（VN−VＳ）/２となる。つまり、容差を大きくした場合、撮像開始時にはVG＞VPSLとなって量結合により映像信号と雑音信号の差分処理ができる。

おり、フォトダイオードで発生した光電流はMOSFET①

この動作は全て水平ブランク期間中に行うため、水平走のソースからではなく、MOSFET①のゲートからフォト査回路により、順次読み出される時点で既に画素間FPNダイオードのアノードへ流れ、VGは光電流に応じて低下は除去されている。

する。そしてVG＝VPSLとなったとき、ようやくMOSFET

一方、本CDS方式の場合、出力バッファは列ごとに配①に電流が流れ、対数変換が行われる。このVG＞VPSLで置されており、出力バッファの入出力特性にオフセットある期間は線形イメージセンサと同一のメカニズムで電ばらつきがある場合、縦筋が発生する。そこで毎フレー荷の蓄積が行われているため、光電変換特性は線形化さム、画素信号を読み出す前にφRSDが読み出し期間中にれる。よって、VPSLとVPSHの差を変えることで、線形常時H i となる期間を数行分作り、D C バイアスである化される輝度範囲を変えることができるので、任意の特VREFを出力バッファに入力するようにした。この期間の性設定が可能となる。これにより、高コントラストと広出力信号は出力バッファのオフセットばらつきのみを含ダイナミックレンジの両立が可能となり、カラーセンサんだ信号であるので、その出力信号を保持し、画素信号の実用化に道を開いた。との差分を取ることで縦筋のキャンセルが可能である。

Fig.5 Timing chart for CDS circuitFig.6 Photo conversion characteristics

３．２

デバイス特性

３．２．１

光電変換特性

３．２．２

応答性（残像）Fig.６に本デバイスのL O G 駆動時の光電変換特性を我々が以前報告した対数変換形CMOSエリア固体撮像「LOG」で示す。横軸はデバイス面照度を対数スケール素子１）を用いた同実験では、約20％の残存信号があったで表してあり、縦軸にはセンサ出力電圧を表した。今回が、今回の試作では、残像低減駆動により残存信号をの測 定 に お い て は 、 準 備 で き た 光 源 の 最 高 照 度（約Table １に示す通り２％（従来の1/10）に低減することが220,000Lux）まで対数特性が維持出来ているため、本デバでき、十分な効果を実証できた。

イスのダイナミックレンジは140dB以上であると言える。

３．２．３

FPN キャンセル

また、本デバイスでは、撮像時のMOSFET①のソースFPNキャンセルについては、計算上、製造工程に起因電位（VPSL）とリセット時のMOSFET①のソース電位する対数変換部MOSFETの閾値と積分回路部MOSFETの（VPSH）の差を大きくすることで、Fig.６に「LINEAR

閾値の差の画素間ばらつきや、水平読み出し回路部の増＋LOG」で示すように低照度時は線形イメージセンサ、幅用MOSFETの列間閾値ばらつきが、センサ出力換算で高照度時は対数変換形イメージセンサの特性を持たせる50mV程度存在すると考えられる。今回試作したデバイスこともできる。のセンサ出力を実測するとFPNは３mVであった。以前の線形・対数変換の切替わるデバイス面照度は、Fig.６の48報告２）で、積分回路を持たない場合の「φVPSリセット

KONICA MINOLTA TECHNOLOGY REPORT VOL.1（2004）

方式」のFPNは2.8mVとのデータがあり、今回の実験結果

例として②明→暗→明、③明→暗、④暗→明の場合を説とほぼ一致する。よって、今回の試作でFPNキャンセル明する。
VGは撮像時には入射光の変化に応じて変化し、リセッ＋積分機能は実現できたと考える。
以上により、雑音信号は、微小な積分期間でも対数変ト時にはフォトダイオード切り離し時の値から一定値Ａ換部、および、積分回路部MOSFETの閾値ばらつきを反の分だけリセットされる。積分回路の出力であるVOUTは映した値となっており、g式を満たすことが確認できた。

VGに応じて値が決まる。②明→暗→明の場合、撮像中に入射光が少ない期間があったため、映像信号の積分結果

４動体抽出形センサとしての動作

４．１

原理は①の場合に比べ高い値となっている。しかし、フォトダイオード切り離し時のVG値が①と等しいため、雑音信号は①と同値となる。差分処理後の値はＢ＞B1となり、Fig.４に沿って画素動作説明を行う。対数変換形イメー

画面表示は①と比べて黒くなる。また、③明→暗の場

ジセンサと異なる部分は、時刻t4〜t5の対数変換部のリ合、②同様、撮像中に入射光が少ない期間があったたセット電圧のみである。時刻t4〜t5にMOSFET①ゲートめ、映像信号の積分結果は①の場合に比べ高い値となる。

部のリセットを行うが、この時、VPSHのみを対数変換形

雑音信号についてはフォトダイオード切り離し時のVGの場合より低電圧とし、MOSFET①ゲート部に残存信号値が①より高いため、雑音信号は①の場合より高い値とがある状態にすることで、雑音信号には前述の残存信号なる。結果、差分処理後の値はＢ＜B2となり、画面表示情報が含まれ、対応した値となる。以降の動作については①よりも白くなる。④暗→明の場合は映像信号の積分は、対数変換形と同様である。

結果は①と比べ高くなり、雑音信号は①と同値であるの

MOSFET①リセット後の残存信号について説明する。

で、Ｂ＞B3となり、画面上では①よりも黒くなる。

MOSFET①ゲート部リセットが速やかに進むのはVPSH−VG＞Vthの期間であり、リセットが進みVPSH−VG＜Vthになると、サブスレッショルド電流による非常にゆっくりとしたリセットとなる。動体抽出形イメージセンサ
ではVPSHを低電圧にしているため、リセット開始時から既にサブスレッショルド電流によるリセットが行われていると推測できる。そのため十分なリセットができず、リセット後のVG値はリセット前のVG値に依存する。つまり、各画素のMOSFET①ゲート電圧は、映像信号から一定の電圧分だけリセットされ、撮像時VG：VGS，リセット
時VG：VGNとすると、VGN＝VGS＋Ａ（Ａ：一定値）となる。
入射光に変化が無い場合、映像信号、雑音信号共に、MOSFET②ソース電圧VOUTは各々VGS，VGNに応じた出力となるので、後段のCDS回路で差分処理を行うとセン
サ出力はA に対応した一定値となり、撮像時V O U T ：V OUTS ，リセット時V OUT ：V OUTN とすると、V OUTN ＝

Fig.7 Image of VG & VOUT

VOUTS＋B（B：一定値）となり、被写体情報は映し出さ４．２れないことになる。

デバイス特性

１フレーム内に入射光の変化がある場合、映像信号は動体抽出形イメージセンサとは、実際には入射光の変撮像時の入射光の変化に応じてVGSが変化し、対応した積化部のみ出力が変化するものであり、これはフレーム間分結果となるが、雑音信号は時刻t3にフォトダイオードの差分処理を行う従来方式の場合も同様である。Fig.６にPDを切り離す直前の入射光に依存したVGNが雑音信号積「Extract」で示す動体抽出駆動時の光電変換特性は、約分期間中保持されるので、VGNにのみ対応した積分結果と0.3Lux〜150Luxの範囲で出力が一定値となっており、そなり、結果VOUTN＝VOUTS＋Bではなくなる。の範囲で動体抽出が可能であることを示している。

入射光，VG，VOUTの各々の変化を模式的に表したFig.７

約150Lux以上の部分については、VGの値が低くなるたを用いて具体的に説明する。図中にResetとして記したタ

めリセット開始時にはVPSH−VG＞Vthとなり、対数変換イミングはφVPSによるMOSFET①ゲート部のリセット駆動になっていると推測できる。約0.3Lux以下の部分につを表しており、Resetを基準に左側が撮像時、右側がリいては、対数変換駆動時においても線形的な挙動を示すセット時である。基本となるのはFig.７の①の状態であ領域であり、サブスレッショルド電流が流れる前に幾分り、入射光変化が無い状態を表している。入射光変化のかのキャリアの蓄積が行われるため、それが映像信号とKONICA MINOLTA TECHNOLOGY REPORT VOL.1（2004）49

雑音信号の差分が一定にならない原因と考えられる。

るのが見て取れる。尚、Fig.13の画像はオフセット処理以外の信号処理を行っていないものである。Fig.12 ,13を５比較すると非常に似通っており、動体抽出形イメージセ

撮像例

ンサは、従来、フレーム間の差分処理をして動体を検知

Fig.８,９は今回試作した対数変換形イメージセンサの蛍光灯下での撮像例である。白熱電球と一般被写体が同していたことを信号処理無しで実現していることが確認できた。

時に撮影出来ており、広ダイナミックレンジが確認できる。なお、蛍光灯によるフリッカノイズは横筋となって画面に現れるはずであるが、積分回路の効果により、フリッカノイズは発生していない。

Fig.8 Image by Logarithmic mode(Ligh off)

６

Fig.10 n frame

Fig.11 n+1 frame

Fig.12 (Fig.11-Fig.10)

Fig.13 Extract mode

まとめ

FPNキャンセル機能、積分機能を内蔵したビデオレー
ト対応VGA型対数変換形CMOSイメージセンサを0.25um
ルールCMOSプロセスを用いて試作し、FPNキャンセル＋積分を実現した。さらに、Linear/LOG駆動により、高コントラストと広ダイナミックレンジの両立を達成し、カラー化、実用化の目処が立った。動体抽出センサは、複雑な信号処理を必要とせず、駆動電圧変更のみで対数変換／動体抽出の切替えを実現した。
なお、本稿は映像情報メディア学会誌2003年８月号、９月号に掲載された論文「FPNキャンセル・積分機能内４）
蔵対数変換形CMOSイメージセンサ」、研究速報「動体５）抽出形CMOSイメージセンサ」
を編集・加筆したものでFig.9 Image by Logarithmic mode(Light on)ある。

Fig.10〜13に動体抽出形センサの撮像例、および、演算●参考文献結果を示す。被写体、照明条件は同一で、右から左に歩いている瞬間である。Fig.10は対数変換形イメージセンサで撮像を行い、あるフレームを切り出したものであり、Fig.11はFig.10の次フレームを切り出したものである。市販のソフトウェアを用いFig.11−Fig.10の減算処理を行い、オフセット調整のみ施したものがFig.12に示す画像である。また、Fig.13に示す画像は動体抽出形イメージセン

１）萩原義雄、角本兼一、中村里之、草鹿泰、鐘堂健三、高田謙二：
映像情報メディア学会誌，54，２，pp.224 〜 228（2000）
２）萩原義雄：映像情報メディア学会誌，55，7，pp.1039〜1044（2001）３）R. M. Swanson and J. D. Meindl:IEEE J. Solid-state Circuits，SC-7，２，pp.146 〜 153（Apr.1972）４）角本兼一、矢野壯、楠田将之、掃部幸一、田中良弘：映像情報メディア学会誌，57，８，pp.1013 〜 1018（2003）
５）角本兼一、矢野壯、楠田将之、掃部幸一、田中良弘：映像情報メディア学会誌，57，９，pp.1115 〜 1118（2003）

サとして駆動した場合の撮像結果である。静止している
背景は一切撮像されず、動体の輪郭だけが撮像されてい50

KONICA MINOLTA TECHNOLOGY REPORT VOL.1（2004）