計測自動制御学会東北支部第161同研究集会（1996．6．28）
資料番号161−7

演算語長の再構成に基づくビジュアルフィードバック制御用並列プロセッサの構成と評価

DesignandPerhrmanCeEvaluationofaParallelProcessor駄｝r

VisualFeedbackControIBasedontheRecon丘gurationof
Ⅵねrd−Lengtb
○藤岡与周

苫米地宣裕

○ヽbshichikaFujiokとl・a・11d NolmhilrOTorllとLbぐChi
八戸工業大学H之It＝hiIIOhcIIlt；titutcofTcclmoIugy
キーワード：微Jj、演算遅れ時間（st11alldelaytiIlle）．知能ロボットナステム（iLlte）1ilelltrObt＞t郡tel工1），多入力構和演算（I11ulti−t）PeraIldTLlultiply−addit・io［L）．演算語長（wol−dJellgtll），再構成（reco）1figurat・io］1）

連絡先：〒031青森県八戸市大字妙字大開881八戸工業大学工学部電気工学科
藤岡与」乱丁亡l・：（O178：）2占d8O63，Fax・：（O17呂）2昌一143O，E−ILlail＝fujioka馳iTteCh・aC，jp

念を，清算語長の再構成という概念に拡張した新1． まえがき

Lい再構成可能並列プロセッサを提案Lている．

自律的動作を目指した知能ロボット実現のため

多人力積和演算器の再構成は，複数個の要素プロには，外界の環境の認識から柔軟なマニピュレーセッサ（PE）を用いて所望の個数の乗算器を含タ制御に至るまで多種多様な処理が必要となる．

む多人力積和演算器を．スイッチ回廊の切換えにこれらの一連の処理は情報の流れが直列的であるよりダイナミックに形成できることを意味していと共にセンサフィードバックが多いことから，外る．PE開通憎が，スイッチ回路の切換えによる界環境の変化に高速に応答するためには，個々の乗算器や加算器等の各人出力間の直接接続に帰着処理に対してスループットの向上のみではなくセされるため，PE開通信のオーバーへツドが減少

ンサ信号が人力されてから制御出力が計算される

し乗算器ヤ加算器などの稼働効率が向上する特長

までの．演算遅れ時間が小さいVLSIプロセソサがある．また．ビジュアルフィードバック制御にの開発が重要な問題となる．この種の研究領域はおいては1ビットから32ビット程度までの演算

ロボットエレクトロニクス1ト3）と呼ばれてお語長が必要となる．このため，所望とする演算語り．これまでにいくつかのプロセッサ開発例が報長に応じて乗算器や加算器の構成を変イヒきせ，演告されているヰト9）．

算語長に反比例Lて演算器の個数を増化させるこ

本稿では，知能ロボットシステムにおいて必とにより，高並列処理を可能としている．

要となる種々の人力数の清和演算の遅れ時間を減

知能ロボットのビジュアルフィードバック制御少するため，多人力積和演算器の再構成という概−−1−における代表的な処理である，画像2値化，垂心計
算，マニピュレータ座標逆変換，マニピュレータ動的制御について評価を行なった結果，捷案する再構
成可能並列プロセッサを用いることにより，ディジタル信号処理プロセッサ（DSI−）を用いた並列プロセッサと上ヒ較Lて演算遅れ時間を約1／6に減少できることを明らかにしている．

2．再構成可能並列プロセッサアーキテクチャ
計算量の多いディジタル制御には，複数個の⑳＝乗算器 LH＝ ローカルメモ1j PE＝要素プロセッサ

DSI）からなる並列プロセッサが多く用いられて◎＝加算器 SC＝スイッチ回路いる．しかL，ロSIl間のデータ転送のためにハンドシェークなどのソフトウェア手続きが必要でFig．1再構成可能並列アーキテクチャあり，通信のオーバーヘッドが大きいため，演算遅れ時間を減少することが困難であるという問題がある．ディジタル制御のための種々の多入力稗
和演算を高並列に実行し演算遅れ時間を減少する
ため，回1に示す再構成可能並列アーキテクチャを提案している7−8）．各PEは2つの乗算器と加算器，ローカルメモリ，スイッチ回路を備えている．このスイッチ回路は．乗算器と加算券間の直接接続を切換えて．所望の個数の乗算器を含む多入力積祁演算器を再構成するためのものであり，リング状に結合されている．また，再構成された

rj景丘十上亡十de十fダ十最J

PE聞のデータ転送を容易とするため，各PEはFi8．2 多人力稗和演算器の再構成多重バスにより結合されている．・例として，4個の乗算器を含む多人力清和演算器を再構成するのオーバーヘッドが大幅に減少し，乗算器や加算場合を図2に示す．このように，スイッチ回路器の稼働効率が向上するたれ 知能ロボット制御の接続を切替えて多入力清和演算静を再構成するに必要となる種々の多入力積和演算の遅れ時間をことにより，所望とする個数の乗算器を含む多人減少できる．

力揖初演算器を備えた要素プロセソサ1−E，を新叫例として，次式により表される積和演算の実たに複数個のP五で再構成し．多人力積和演算を行は以下のようになる．

ソフトウェアによる過信手順なしに高速に行うこ■1とができる．また，再構成された多人力梼和演算

ぐ盲＝∑叫古J（哀＝1，‥・73）
j＝1

器は，乗算器と加算舘の入出力間が直接接続されているため，多人力積和演貴に伴うPE開通倍は再構成可能並列プロセッサにより並列性が最大と積和演算と同時に行われる．従って，PE開通倍なるように演算をおこなうためには76個のrEが必要となる・式（1）で表される多人力構和演
2山（1）Fig．3 DSPにより構成された並列プロセソサ算器を備えたPEが，各プログラムステップ毎の動的なスイッチ回路の切換えにより再構成される
P7

ため，並列処理に伴うPE間データ転送をソフト

托Pら

Pl

p3

p2

ウェア手続きにより行なう必要がない．ここで．

Fig．4 B主Ll唱h−1軋01町の2の補数配列形乗算器

乗算器の演算時間を1クロッケサイクルと定義す
ると，加算器の演算時間が乗算器の清算時間と比により表される多人力演算は3佃のDSPを用い較しで十分小さい場合には．乗算を1クロックサて与クロックサイクルで実行される．データ転送

イクル7また乗算結果の加算を1クロックサイク回数が少なくなるように並列処理を行なう場合にルの合計2クロックサイクルセ実行できる．

はしばLば並列性が犠牲となるため，再構成可能計算量の多いディジタル制御には．囲3に示

並列プロセソサと比較すると，演算遅れ時間は2．5すような複数個のDSPにより構成された並列プ倍となる．従って，再構成可能並列プロセッサをロセッサが用いられることが多い．多くのDSP用いることにより，複数個のDSPにより構成さは，乗算器，加算器，パラレル入出力ポートを各れた並列プロセッサを用いる場合と比べて演算遅1つずつしか備えていないため，各DSPが単一れ時間を大幅に減少できることが明らかである．

共有パス結合きれた構造となっている・式（1）で3．演算語長の再構成表される積和演算を並列性が最大となるように実行するためには12個のDSI−が必要となるが7合

知能ロボットのビジュアルフィードバック制御

計9個の中間結果のDSI一間通信を，単一共有バにおいては，画像処理からマニピュレータ制御まスにより行なう必要がある．1個のデータをPEで種々の処理が必要となる．これらの処理では多間で転送するためには．少なくとも1クロックくの多人力積和演算が必要となるとともに7処理サイクル必要であるとともに，単一−エ共有バスで各により演算語長が異なる．従来の再構成可能．並列DSPが結合されているため同時に1つのデータしプロセッサは，演算語長を変化させることができか転送することができない．従って，式（1）で表なかったため，短い演算語長で十分な場合でも長される積和演算を行うためには，少なくとも12い演算語長の乗算器ヤ加算器を用いて処理を行なクロックサイクル必要となる．提案する再構成可う必要があった．これに対し，必要となる演算語長

能並列プロセッサを用いる場合と比較すると．演に応じて乗算器や加算器を分割L，演算語長が短算遅れ時間は6倍以上となる．このようにDSI）い場合にはそれに反比例して演算器の個数を増化

間の通信オーバーヘッドが大きいため，できるださせることができれば，ハードウェアの利用効率

けDSIl聞データ転送回数が少なくなるように並が向上するとともに高並列処理が可能となる．そ列処理を行なうことが多い．DSP内部で乗算とこで，演算語長の再構成が可能な乗算器と加算器加算をオーバーラップ処理可能である場合，式（1）のアーキテクチャを提案する．この場合，乗算器−3一Plp。

や加算器の他にローカルメモリやスイッチ回路も演算語長を再構成可能な8ビットX8ビット演算語長の再構成に対応させる必要がある・しか2の補数乗算器を囲5に示す．この乗算器は，1佃

L，メモリやスイッチ回路は演算器のようなビッの8ビットX8ビット乗算器，2佃の4ビット×ト間の依存関係がないためナ基本的に従来と同様4ビット乗算器フ乗算器を2個と加算器を1個備のアーキテクチャとすることが可能である．クロえる1個の4ビット多人力積和演算器の3種類のスバスイッチなどによる任意のシフト供能を備え演算器を再構成可能である．このようにっ演算語たスイッチ回路を追加することにより，メモリや長が1／2となると，乗算器の個数が2倍になるこ

スイッチ回路の効率的利用が可能となる−とが，演算語長を再構成可能な乗算器の特長である．

3．1 乗算器

囲5の乗算器を用いた2個の4ビットX4ビッ乗算器は，基本的に部分横生成と多人力加算にト乗算器の再構成を囲6に示す．呂ビット人力αより実現される．一例とLて，囲4に4ビットX4とねの下位4ビットの積は乗算結果の下位8ビッ

ビットのfh鴨hW仙1eyの2の補数配列形乗算器

トに，αとわの上位4ビット乃稗は乗算結果の上の構成を示す．2の補数乗算器には，囲4に示す

位邑ピットにそれぞれ出力される．この場合，αように部分積に人力データflっぁの各ビット信号垢の上位4ビットと古の下位4ビットの部分積と，や申ノの否定である軒ヤわJを使用することによ（￡の下位4ビットとぁの上位4ビットの部分積はりコ単一種類の全加算器のみで多入力加算を行なともに0になるように部分積を生成している，まう方法と，Ⅰ−錯棚ふの配列形乗算器などのように，た，2個の乗算器と1個の加算器を備えた1個の部分積生成には町や可を用いない代わりに，正4ビット多人力積和演算器の再構成を囲7に示論理や負論理を組み合わせたいくつかの種類の全す．2個の4ビットX4ビット乗算器を再構成す加算器を用いて参入力加算を行なう方法とに大きる場合と異なり7αの上位4ビットとぁの下位4く分けることができる．PeE揖isの配列形乗算器

ビットの輯と止の下位4ビットとむの上位4ビッなどを用いて演算語長を再構成する場合には，所トの積の和を演算可能である．この場合，αとゐ望とする演算語長に応じて全加算器の構造も変化の上位4ビットの部分積と下位4ビットの部分積させる必要がある．乗算時間に占める参入力加算はともに0となるように部分積を生成している．

時間の割合が部分積生成時間に比べて大きいこと

このように，演算語長を再構成する場合には4を考慮すると，PeE∬isの配列形乗算器などに基づビット入力データを8ビットの上位4ビットかまくアーキテクチャでは全加算器の乗算時間が大幅たは下位4ビットのいずれかにシフトする必要がに増化する可能性が高い．そこで，加算器の構造ある．このため1乗算器の入出力にそれぞれクロを変イヒさせる必要のない駄叫由一Wuoleyの配列

スバスイッチなどによるシフタを備える必要があ

形乗算掛＝基づいて，演算語長を再構成可能な乗る．また，所望とする演算語長や多人力構和演算算器を構成することとする．なお，所望とする演の種類に応じて部分積を生成する回路を必要とす

算語長に応じて部分積を生成する本方式は，加算るためっ演算語長を再構成Lない場合と比較して順序を変化させても演算結果が変化しないため，部分植生成の遅れ時間が増大すると考えられる．

高速乗算器に利用されるWと山肛eトノーなどの概しかL，乗算器全体の遅れ時間に占める部分礪生

念の適用が容易と考えられるが，ここでは・−一一例と成時間の割合は，部分積の多入力加算の遅れ時間して配列形乗算器を採用している．と比較すると十分小さい．したがって，演算語長ェ4一P15

Pl。 ち〕 Pll pll PlO

ちP7p8軋p5 Il ちちPI Potp15．Pl．． ‥P⊃】＝何．㌔‥．‥和Ixf叫′毎卜‥‥凧1rig．5 ＝演算語長を再構成可能な2の補数乗算器

P】5P⊥4Plコ

plユ㌔1 Pl。 P今ちP7Pぢ

P5P．

Pヨ㌔

PI P。

（P15′plヰ‥．．pすl≡【己7′㌔，年′已4lx勒ノb6．昼．hl†p7月∴＝り凧I竺（鶏．彗．al，句Ixlち∫h♪1．昼】

rig．6 2個の4ビット×4ビット乗算器の再構成を再構成可能とすることによる乗算時間の増加はるのみならず，乗算結果を個別に出力したり，あるそれほど聞損にならないと考えられる．

いはその和を出力することができることが，清算

32ビットX32ビット乗算器の演算語長を語長を再構成可能な乗算器の特長である．この結再構成する場合の演算器の種類と個数を表1に示果，所望とする演算語長と入力数の多入力積和演

す，演算語長に反比例して乗算器の個数が増加す

算器を容易に再構成可能である．
−5−Fig．7 2個の乗算器と1個の加算器を備えた多入力構和演算器の再構成
3．2 加算器
加算器の演算語長を再構成する最も簡単な方法

nlbk132ビット×32ビット乗算器の演算 は，リップルキャリ加算器を用いる方法であるが，語長の再構成演算遅れ時間が非常に大きい．これに射し，高速加算器であり，かつ演算語長を再構成可能な加算
演算語長

演算器の種類

32ビット

乗算器

16ピッ†

乗算器

16ビット

2個の乗算器と1個の加算辞による多人力構和演算器

8ビット

乗算器

8ビット

2個の乗算器と1個の加算器による多入力構和演算器
4個の乗算器と3個の加算器による多人力積和演算器

8ビット
4ビット

乗算器

4ビット

2個の乗算器と1個の加算器による多人力積和演算器
4個の乗算辞と3個の加算器

4ビット
4ビット

穿としてフバイナリルックアヘッドキャリ（BI」C）

加算器があげられる．4ビットBLC加算器の構成を囲8に示す。囲8に示すように，BLC加算器においては，まず入力データの1ピッ†目と2ピット目，3ピット目と4ピッ†目の和の中間結果をそれぞれ並列に計算したのち丁それらの席果に基づき4ビット分の加算結果を得ている．従って，これらの2ビットデータの和の中間結果を直接利用すると，入力データの下位2ビットの和と上位2ビットの和を独立に得ることが容易である．同様に，入力データの各ビット毎の和もまた容易にによる多入力積和演算器
呂個の乗算器と7個の加算器による多入力構和演算器得ることが可能と考えられる．このように，BIC加算軌こおいて演算語長を再構成するためは，中間結果を最終段のモジュールSOに入力する必要がある．
一6r・

Ⅰ ig．101ビット加算器の再構成
Fig．8 バイナリルックアヘッドキャリ加算器

Fig．112ビット加算器の再構成

個の4ビット加算器，2個の2ビット加算器，4個の1ビット加算器（全加算器）を再構成可能であFig．9 演算語長を再構成可能なBLC加算器

る．

演算語長を再構成可能な丑LC加算器の構成を囲9のB工一C加算器による1ビット加算，2ビッ

囲9に示す．1ビット毎に加算結果を得る場合のト加乳4ビット加算をそれぞれ囲1U，囲11掴ため，キャリーの入出力はともに4ビットずつ必12に示す．中間モジュールをバイパスすること要となる．また，中間結果を最終段のモジュールにより，種々の演算語長を再構成可能である，まに入力するため7モジュールSw丑AとSⅥ・Bl主にた，32ビットB⊥C加算器の演算語長を再構成はバイパス回路が追加されている．さらにっ最終する場合の演算器の種類と個数を表2に示す．演段のモジュールにはっキャリー入力を選択するた

算語長を再構成可能な乗算器と同様に，演算語長めのスイッチが備えられている．これにより，1に反比例して加算器の個数が増加するため7演算

■7

￣l￣

Ta′ble3 ビジュアルフィードバック制御における各処理の主な演算語長
処理の種類 演算語長
画像2値化 8ビット
重心計算27ビット

座標逆変換 32ビット
動的制御

32ビット

T礼ble4 性能評価

再構成可能 複数個のDSI−

Fig．12 4ビット加算器の再構成

画像2値化
重心計算

Taも1ビ2 32ビットBlノC加算器の演算語長の再273
31（i1U92
21別i14334

座標逆変換

構成

動的制御
合計

演算語長 演算器の種類 個数126123458

116ビット 加算器

28ビット 加算器
4ビット 加算器
2ビット 加算器
1ビット 加算器
32ビット 加算器算が含まれる．2倍化画像では各画素は1ビット4データとLて表現できるため，面積計算は1ビッ

8

1632

トデータの加算により実現される，512画素X512画素の2倍化画像での両横計算には最大で18ビットの演算語長が必要となるが，最初から語長が短い場合には高並列処理が可能である，

1呂ビット程度の演算語長を必ずしも必要としない．例えば，1ビットデータの加算を並列に実行し4．ビジュアルフィードバック制御への応用て2ビットの中間結果をまず求めた後，2ビット知能ロボットのビジュアルフィードバック制御

データの加算を並列に実行して4ビットの中間結には，カメラからの画像取り込みからマニピュレー果を求めることができる．同様にLて呂ビット，1タ制御に至るまで種々の処理が必要となる．ここ6ビット，32ビットと演算語長を段階的に増化さでは，簡単な例題として，画像2倍化2倍化画像せることが可能である．そこで，Ⅰ∃瓜C加算器の演における対象物体の重心計算，対象物体の3次元算語長を1ビットから必要に応じて増化させるこ

座標からマニビュレ…タの各関節変位を計算するとにより，1ビットデータの加算時には32倍の座標道変換，マニピュレータの動特性を補正する動個数の加算器を用いた高並列処理が可髄となる．

的制御を考えることにする．ただL，極めて限定6個のPEを5本の多重バスで結合した再構された作業環境を設定し，重JL、から対象物体の3成可能並列プロセソサと，12個のDSPを単一共次元座標が容易に得られると促走している．

有パス藤倉Lた並列プロセッサによるビジュアル

表3に示すように，呂ビットから32ビット程フィードバック制御の演算遅れ時間の比較を表4

度の演算語長が各処理において必要となる．さらに示す．マニピュレータの座標適変換と動的制御に，重心計算には2値化画像の対象物体の面積計の演算性能は，従来の再構成可能並列プロセッサ−8−

Fig．13演算語長を再構成可能な4ピットBLC加算器のチップレイアウト給合的な演算性能が向上Lたとはいえない。そこ

で、4ピソ†事LC加算器を例にとり、演算語長の再構成を行なう場合と従来の塊合とのチップレイアウト評価を1上げ〟C九・IOS設計ルールに基づいて行なった結果をそれぞれ回13と囲14に示す。
この結果、清算語長の再構成を行なう場合とそう・牢隼無㌢耶■Ⅶ■

でない場合とのチップ面積はそれぞれ5吉24UI拙2と31与り1笹川2となり、演算語長の再構成を行なう場合従来と比べて約1．6倍のチップ面積を必要とすることが明らかとなった。ビジュアルフィー
ドバック制御の演算遅れ時間が約1／6となるのl¶対し、演算審のハードウェア増加量が約1．￠惜でFig．14 従来の4ピソ1、BLC加算器のチップあるため．．結合性能という観点からみても演算語レイアウト長を再構成可能な並列プロセソサアーキテクチャによるものと等Lい．また，種々の演算語長を必が便れているといえる。以上より、演算語長を再要とする画像2倍化や電心計算については，従来構成可能な並列プロセッサは，ビジュアルフィ鵬の再構成可能並列プロセソサの性能に加えて，演ドバック制御などのように種々の演算語長を必要算語長を再構成可能とLたことによる性能向上がとL，かつ高速応答性が要求される知能集聴シス大きく寄与している．

テムの実現に有用である．

このように、演算語長を再構成可能とするこ
5． むすぴとにより、演算遅れ時間を約1／6程度に減少することができる。Lかし、演算語長を再構成可能とI

知能口中ソトのビジュアルフィードバック制御

した結果ハードウェア量が膨大になるとすれば、を複雑な環境で実現するためには，非常に多くの

一9一

5〕S・Ⅰ損亡i止血k仙11kit，M・正札meさⅧ址礼弧dT・処理が必要となる．再構成可能並列プロセッサは，PE間データ転送のオーバーヘッドが小きいためフHiguchi： lDe軸110faI山atrixmultil）1y−additioll

DSI一による並列処理と比較すると，多くのPEをVISIIlrOCeSSOl・払rrt｝boLiIlVerSedさrll礼Illic古用いた高並列処理が容易である．さらにっ演算語

川叫叩厄．ti（叫 TTr氾IS．IEICE，E74，117押・長を再構成することにより，より高並列な処理が3別恥3828（1991）・可能となる．

6）B・ⅨiI・1，M・Ⅸ揖山野皿1礼弧dT・Higu止i： iI）甜・

ビジュアルフィードバック制御においては，種々

allelVLS王1）rOC亡SSOrShrrobotiem＄ilLgltl111rの人力数の多人力構和演算に加えて，多くの条件

Li王】1ebusillterCOIllleCtiollNetworks， ≡Tral⊥S・分岐を含む処理などもまた演算遅れ時間を十分減

IEICE，E75−A，6，l｝P・712−71g（1992）・

少する必要がある．このため，多人力積和演算のみならず7最大値選択など種々の算術論理演算を7〕藤岡，亀山，樋口： 冗長マニピュレータ制御用

も遅れ時間を十分に減少可能なアーキテクチャに座標変換VtSIプロセッサつT，信学論，J75−拡張する必要がある．

D一Ⅰ，1U，Ⅰ，lI・9U9一月16（1992），

また，種々の知能ロボット制御に要求される性即藤軋亀山，苫米地＝ 再構成可能並列プロセッ

能を達成するためには，PE数やネットワーク構

サと知能ロボット制御への応用つ＝7日本ロボッ造を適切に選択するとともに，演算器稼働効率がト学会誌，柑7671III．112−119（199叶

高〈演算遅れ時間が小さい並列処理を実現する
9）P．Sad町叩1｝叫Y・L・C・⊥iIlg，軋W・01s岨弧d

ソフトウエアを作成するための開発環境が重要でD．E．OriIl： ニArt駕tr11ぐtur乱bleヽrlSIrobo貢ぐSある．このため，ロボット制御などに必要となる

V批tOrIIrOCeSSOr乱l・CbiLetL11refor re山一til上1e

種々の人力数の多入力算術演算を効率よく実行すt・OntrOl，つっIEEETraIlti．OnR小botit：SandAu−るためのハイレベルシンセシスヤスケジューリン

toI11舶iu叫5，5，l甲．583−599（19叫・グアルゴリズムの開発が今後重要な課題となる．
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ICE，E74，11，Ⅰ｝1）・韮29「3837（1991）．

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