TND6260JP/D
Rev. 3, August − 2021

最新パワーエレクトロニクス
デバイスけ物理ベース、
スケーラブルSPICEモデリング手法© Semiconductor Components Industries, LLC, 2013

August, 2021 − Rev. 3

1

Publication Order Number:
TND6260JP/D

最新パワーエレクトロニクスデバイスけ物理ベース、
スケーラブルSPICEモデリング手法
要約
パワーエレクトロニクスの なは、で  の いSPICEモデルを できるかどうかにかかっています。
では、ワイドバンドギャップデバイスをむパワー
エレクトロニクスけに、に づくスケーラブルな$しいSPICEモデルを%します。このモデルはプロセスおよびレイアウトパラメータに づいており、SPICE、
、およびプロセス+を,びつけることによりを-できます。
モデルは、+.のなとして、そして$/の01のために さ
れます。

はじめに
2のパワーエレクトロニクスは、3な !のデバイスを4しており、それらすべてがデザインスペースにおいて"#のメリットやトレードオフをもたらします。そのような デバイスに は 、 トレンチIGBT、 スーパージャンクションMOSFET 、 トレンチ
MOSFET、GaN HEMT、SiC MOSFET、SiCダイオードなどがあります。さまざまなデバ
イスのメリットをすべて?するためのパワーモジュールの なは、で の いSPICEモデルを できるかどうかにかかっています。$%でA&から'われているB2に('したモデリングアプローチでは、デバイスは、BのかかるTCADと)サイクルの*みEわせにより、Fにされ、ついで)されます。デバイスがG
Hし+Iされると、Iした,JにEわせてSPICEモデルがKLされ、アプリケーションのシミュレーションに できるようになります。プロセスパラメータやレイアウトのN
OにPQななSPICEモデルがあれば、B2に('したこのRS-をTちUり、デバイスV.におけるなリンクとしてシミュレーションがW になります[X/Y01−3]。このようなモデルは、TCAD、Z1、)ののギャップを[めることにより、サイクルBの23を\4します。Z15は、)の]^ではなくシミュレーシ
ョンによって、プロセスのF67で+を8_できます。
9`に、SPICEレベルのパワーモデルは、シンプルなサブサーキットまたはビヘ
イビアモデルに づいていました。シンプルなサブサーキットモデルは、eくのfE、F:すぎて、;<−;g、h=−;g、>?、@iOなど、すべてのデバイス,JをUにjりkれることができません。より lなビヘイビアモデルは、eくのfE、デバイス
レイアウトやプロセスパラメータと,リンクすることができません。mえば、[4−7]でnoされたSiC MOSFETのAのモデルでは、pBなSPICEレベル1ベースの
MOSFETモデルがチャネルに されており、rIのCstuがvらかにDCsである
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2

JFETのようなドリフトEwに されています。さらに、なCGDh=は、すべて
モデルではないダイオードZ1F、GHなフィッティングIz、あるいは[8]にJKされるテーブルモデルを いてJLされています。これらのモデルは、プロセスやレイアウトに づいておらず、またスケーラビリティもvではありません。さらにeくのモデ
ルが[9, 10]にnoされています。しかし、これらのモデルもDCsドリフトEwをCstu
でjり{っており、CGDにおけるM|}ピンチ Nがjりkれられていません。さらに、[9]のモデルは、rOのシミュレータPQをkしており、RzのSPICEシミュレータプラ
ットフォームでのSTJにはUがVじます。これまでLべたことは、SiC MOSFETのモデルにIするものばかりでした。WのXYは、あらゆる !のパワーデバイスにもします。
では、Rzのパワーデバイスけの、に づいた、スケーラブルで ZなFめてのSPICEDモデルによる[mを%\します。この]はスーパージャンクション[1]、トレンチMOSFET [2]、ごくAのGaN HEMTデバイスなど
3いデバイスに されていますが、SiC MOSFETとトレンチIGBTのモデルについて^_にjりげます。 ZなSPICEDモデルのVについての^_は、セクションVIで`vします。

SiC MOSFETモデルの説明
Figure 1はSiC MOSFETのTa、Figure 2はするSPICEのサブサーキットbを\しています。

Figure 1. SiC MOSFET Subcircuit Model

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チャネル
チャネルは、Icするチャネルの,JすべてをjりkれたベースのBSIM3v3モデ
ル[11]によりJLされています。,に、サブスレッショルド、]d、]dEwのe
Sについては、にjりkれられています。KLされたSOlパラメータU0は、SiCチ
ャネルのfgである10〜50cm2/(V−s)といういを しており、 モデルをSiC
MOSFETに できることを\しています。SiC MOSFETにrOのiOにEわてhできるijなklモデリングもまれています。さらに、3く W なBSIM3v3モデルは、
ビヘイビアモデルにlべ、mしたnlとoJをえています。

Figure 2. SiC MOSFET Cross Section
エピタキシャルJFET
pウェルのエピEwは、fgSPICE JFETモデルにjりkれられています。Lした
JFETパラメータのpqモデル[1]を、SiC MOSFET JFETEwに するためにしています。BSIM3v3モデルとWに、SPICEのJFETモデルは3く W で、Dに nでoJに れています｡ドリフトEwのCsおよびDCsiOをjりkれているJFETのSPICE
モデルパラメータは、;<¡ベータと、スレッショルドまたはピンチオフ;gvtoです｡
これらのパラメータは、¢stEwの£(1)のような、よくuられたJFETの;<v£でします。
I D + b @ [2 @ (V GS * nto) * V DS] @ V DS @ (1 ) l @ V DS)(eq. 1)

JFETの¡(ベータ)とSiC MOSFETのピンチオフ(vto)パラメータのpqモデルは、プロセスとJFETのM|}にIするfgな£を いたレイアウトパラメータのIzとしてLされています。M|}がpウェルwxの¤にyしいzを{めると、vtoパラメ
ータは、|£でbされます。

ǒ Ǔ

d pw
nto + f *2@a2(eq. 2)

ここで、dpwはpウェルのwx、その¥はJFETEwとしてuられています｡pウェルとJFET
のビルトインポテンシャルfは、Icするドーピング}lPpwとNjfetを いて、|£で§えられます。

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4ȡNjfet @ Ppwȣf + f t @ logȧȢ n2i ȧȤ(eq. 3)

ここで、niは~Jキャリア}l、ft は@;gです。M|-¨zaは、|£で§えられます。
a+Ǹ2 @ eSiC @ Ppw(eq. 4)q @ N jfet @ (N jfet ) P pw)

ここで、qは;、eSiCはSiCの;です。
ベータパラメータをさらにLすると、|£のようになります。
b+

2 @ H bayeff
X jpw @ ò @ (* nto)

@

ǒ

d pw
* a @ Ǹf2

Ǔ(eq. 5)

ここで、Xjpwはpウェルの,Eさです。tuρは、SOlmのIzとして、|£で§えられます。
ò+Hbayeffはゲートランナの?

1
q @ N jfet @ m(eq. 6)wxであり、«のスケーリングセクションでLします。

JFETEwをmえて¬­したドリフトEwは、エピ}とN+のドーピング=およびセルピッ
チCPにするTaによってパラメータ-したRdriftを いてモデリングします。
ボディダイオード
SiC MOSFETは、¥のパワーMOSFETとWに、PpwとNepi}のに、Eよく(の,Eダイオードを® しています。よくuられているように、pBなSPICEのダイオードモデルには、(Z^ Nがjりkれられていません。(Z^をともなうなダイオードモデルが[13]で%されました。 では、このモデルを、SiC MOSFETけにrOのレイアウトスケーリングをりkれるように¬­しました。[14]に%\されているこのダイオードモデルは、オンセミのあらゆるファーストリカバリダイオードモデルの となっています。

Figure 3. SiC MOSFET Typical Layouts
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容量
SiC MOSFETデバイスのCGDh=は、ゲート-±tox、dpwおよびNjfetなどのプロセス
パラメータとレイアウトパラメータにするMOSh=のビヘイビアモデルによってjりkれられています。JFETEwのドーピング=は、h=と;<のDCs Nのバランスをjるようにされることがeいため、h=をIすると、ドーピング=とsXにして£は|£で§えられます。
RzのeSEwを\します。CGD MOSh=のC GD +C ox @ C dep(eq. 7)

C ox ) C dep

ここで、Coxは、-±toxによって,にまる-h=です。さらに、Cdepは|£で§えられます。
e(eq. 8)
C dep + SiC
W dep
ここで、M|}Wdepは、ドーピング=とJFETのピンチオフ²のIzになります。M|
Ewは、Rzの¤の³により´られます。Fの2¤は、JFETのピンチオフにVし、baからJFETEwへのドーピングプロファイルのN-によってNOします。Fの¤は|£で§えられます。

ǒ

2 @ e SiC
@ min((V DG * V FB), V surf)
W dep1 +q @ N surf

Ǔmjsurf(eq. 9)

ここで、VFBはフラットバンド;g、Nsurfは-µのドーピング=、mjsurfと(10)のmjは0.5にAいグレーディングパラメータ、VsurfはドーピングプロファイルでNjfetへのeSがVじるfEの? ;gです。2の¤は|£で§えられます。

ǒ

2 @ e SiC
W dep2 +@ min((V DG * V FB * V surf), * nto)
q @ N surfǓmj(eq. 10)

すべての¶および·Izは¸を¹してkし、データフィッティングとº
なoJのために»ならかなeSを\すように£を¼します。3のM|}は、
JFETEwがピンチオフすると、M|Ewのµプレートがµすることをbしています。
VDS = vtoでXjpwに,I¨するWdep3をkするらかなステップIzをkします。ピンチオフ«に½け¾わるWdepは、Nepiによって¼¿され、エピEwの±さによって¼されます。
CGSはÀにBSIM3v3のチャネルモデルからIされます。さらに、N+}とゲートポリシリ
コンとのなり、およびゲートポリシリコンとソース;sとのなりによるrIh=がモデルにまれています。
CDSh=は、Lのようにボディダイオードの,Eh=によるものです。

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スケーリング
モデルは.IzÄを するため、BSIM3v3、JFET、ダイオード、h=などデバイスのレイアウトパラメータからO やel¨zをLする»があります。まず、kレイアウトパラメータに づいて、|£のようにアクティブEwをします。
AA + (W chip * 2 @ X edge) @ (H chip * 2 @ Y edge) * GP loss * GR loss * CNR loss

(eq. 11)

ここで、Wchipはチップの、Hchipはチップの さ、XedgeとYedgeはチップ[からアクティ
ブEwまでのÅ]です。GPloss (ゲートパッドa)、GRloss (ゲートランナa)、および
CNRloss (コーナa)の£は、ここにはJKしていませんがL]はvらかです。
ゲートパッドのために、ゲートフィンガーはすべてじ さになるわけではないので、?
さは|£で§えられます。
H bayeff +AA[(W chip * 2 @ X edge) @ 2 @ (1 ) N grunner)](eq. 12)

ここで、Ngrunnerはサイドランナをいた®ゲートランナのzです。eJ¨zは|£で§えられます。
mult +

2 @ (W chip * 2 @ X edge) @ 2 @ (1 ) N grunner)CPFの2という¨zはセルのJをしたものです。

(eq. 13)

Figure 3は、チップエッジ、ランナ、およびゲートパッドのDアクティブEwにvらかにÇVh=やÇVtuがするÈÉなレイアウトを\しています。 OÄにするÇV¤のlmlEいがさまざまであることはvらかです。 モデルには、ÊÇVに
してに づくスケーラブルな¤がまれています。
その/ゲートポリシリコンとËランナのtuは、デバイスのプロセスとレイアウトパラメータにIしてスケーラブルです。ゲートポリシリコンtuは|£で§えられます。
H bayeff(eq. 14)
L poly @ mult @ rdist
2
ここで、ρshpolyはゲートポリシリコンのシートtu、rdistは3のの¤Ìフィッティ
ングパラメータです。ゲートtuについては、pBなSPICE tc1およびtc2klパラメータがサポートされています。
R poly + ò shpoly @モデルはGÍに;−@なもので、[1, 12]にAい、チャネルとJFETEwについてÎ
klや#Ï@をんでいます。さらに、ダイオードモデルは、#Ï@をむように¬­されています。デバイスの;を@インピーダンスネットワークにkれると、SPICEではÐに,EklTjが{められます。システムのZTHのネットワークをにカスケー
ド,するために、カウアーÉネットワークがkされています。
ÑÒパッケージ/のモデルには、ÇVインダクタンスがまれています。
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SIC MOSFETモデルの検証
オンセミの1200 V SiC MOSFETにするベンチマークNを\します。
電流−電0(IV)特性;<と;gのI¨のRzのÔaをhべます。IVテストはすべてパルス250 msのパルス
²µで?Õします。テスト²をÖするために、パルス×¾にする>?シミュレーシ
ョンを'います。;<はIとWにパルス×¾の«にサンプリングします。これにより、パワーのモデルKLにØWな、シミュレーションNとINのTjのÙ JをÚします。Figure 4にT = 25°CにおけるL,Jを\します。LコンダクタンスのD
になモデリングが?できます。 いゲートおよびドレインバイアスにおいてJFET
EwのÛ¡をはっきり¢ることができ、;<がg3しÜめています。Figure 5にVDS = 0.1 V
でのT = 25°CにおけるÝ£,Jを\します。VGSのÍにわたって;<と¤Þコンダク
タンスがDによくÙ¥しており、これまでnoされていないサブスレッショルドEwのなモデリングができています。
SiC MOSFETデバイスの ZなkliOは、+を するfEにな,ßであるため、Z1にはklにするデバイス,JのなモデリングがØWです。Figure 6はVGS = 20 VのfEのklN-にするL,Jを\しています。Figure 7はVDS = 0.1 VでのklN-にするÝ£,Jを\しています。ID = 10mAにおけるklにするスレッショル
ド;gをFigure 8に、klにするRDSonをFigure 9にプロットしています。KT1、UTE、
UA1、AT、BTEE、VTTCなどの、BSIM3v3およびJFETモデルにIcするklパラメータがkされています。«に、klにするボディダイオードの;<−;g,JをFigures
10、11に プ ロ ッ ト し て い ま す 。 k l に  す る こ の  N は Í   に 、 モ デ ル がSiC
MOSFETのkliOをにàáできていることをvに\しています。

Figure 5. SiC MOSFET Transfer
Current at VDS = 0.1 V, T = 255C

Figure 4. SiC MOSFET Output
Current at T = 255C

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Figure 6. SiC MOSFET Output Current
over Temperature

Figure 7. SiC MOSFET Transfer
Current over Temperature

Figure 8. SiC MOSFET Threshold
Voltage over Temperature

Figure 9. SiC MOSFET RDSon
over Temperature

Figure 10. SiC MOSFET Body Diode
Current−voltage on Linear Scale

Figure 11. SiC MOSFET Body Diode
Current−voltage on Log Scalewww.onsemi.jp9容量−電0(CV)特性およびゲート電荷
Figure 12は、A&のh=CISS ､CRSS ､およびCOSS にするモデルのさを\しています｡;CRSSにおいてRzのeSEwがにÙ¥していることから、%したCGDモデルのâJが+できます。これらの,Jは、z§にわたるDCsの いiOをhするために、ãzスケールで\しています。なh=シミュレーションの,のNとして、
Figure 13に\すように、äâなゲート;のNがåされます。

Figure 12. SiC MOSFET Standard
Capacitances

Figure 13. SiC MOSFET Gate
Charge, Note the Presence of aParasitic CGS = 1 nF in Test Setup

Figure 14. Double Pulse Switching Circuit

Figure 15. SiC MOSFET Double
Pulse Switching OFF at ID = 15 A

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10Figure 16. SiC MOSFET Double Pulse
switching ON at ID = 15 A

Figure 17. SiC MOSFET Double
Pulse switching OFF at ID = 24 A

Figure 18. SiC MOSFET Double Pulse
switching ON at ID = 24 A
ダブルパルススイッチングと逆7復
ダブルパルスZ1は、パワーのスイッチング,Jの8_に3く されています。
なスイッチングZ1をFigure 14に\します。ここでは、pB-するために、æOÄと ¨にIcするÇVÄのeくを©ªしています。また、に,J8_したSiC
MOSFETをハイサイドとローサイドデバイスとして*み«んでいます。Figures 15〜18
は、2 !の;<レベルにおけるターンオンおよびターオフBの>?¬sを モデルがにàáできていることを\しています。DCsJの いh=とQGにおけるミラー Nがほぼに できているため、これのhは»なく、スイッチングNを­なくW です。SiC MOSFETは、 nスイッチング,Jといスイッチングèéを?しています。êOのØÙ¥は、®インダクタ、;pコンデンサ、Z1 ¨の¯CëきZしなど、テストZ1の/とそれらのÇVÄのモデリングのØさによるものです。

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スケーリングじチップÅ]でセルピッチを42%¡やし、Lpolyを12%¡やした2Ñのデバイスを,J
8_します。
モデルを$しいレイアウトパラメータで、これìもhせずに、そのままシミュレーションします。Figure 19は、Uなスケーリングのなífであるh=を\しています。sめてなNが´られており、 モデルのスケーラビリティのâJが+できます。

Figure 19. Standard Capacitances for Device with a 42%
Increase in CP and 12% Increase in Lpoly

トレンチIGBTモデルの説明
Figure 20にIGBTのTaを\し、Figure 21にするSPICEのサブサーキットbを\します。なモデルのLzは、[15]にnoされているLauritzenによるプレーナIGBTにIするです。このモデルには、IGBTのキャリア°±にIするrな ²がまれています。しかし、さまざまなレイアウトやプロセスパラメータをえたトレンチデバ
イスのiOにIするv£はまれていません。このモデルは、 においてµのËJが¬­されました。
• トレンチIGBTのプロセスにIする/スケーリングv£の• GHなrOのMOSFETモデルをSiC MOSFETモデルに!îしたBSIM3v3モデルで³きïえ• トレンチのピンチ Nをむトレンチ+にIする/DCsOh=モデルの´¾• 2µにして Zな/のためのエミッタセルおよびソースブロッキングモデリングの´¾• GÍな;−@ Nの´¾
• ðñ;¶によるSPICEでの?·• zに Zで、 れたo/nlJ

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Figure 20. Trench IGBT Cross Section

Figure 21. Trench IGBT Subcircuit Model
A&のCRES にIcするサブサーキットのCgb h=の^_をここで`vします。 モデル
は、SiC MOSFETに!îしたMOSのM|}のI£-を していますが、トレンチのピ
ンチオフ;gは¸なるにAいます。ピンチオフ;gのv£は、|£で§えられま
す。
Vp +

ǒ

Ǔ

q @ N jfet @ W mesaW@ 1 ) mesa ) V j
2
C ox 4 @ e Si

(eq. 15)

ここで、NjfetはPwellµのトレンチのドーピング=で、Vjは}のドーピング}lによって
まるアノードとバッファ}の,E;óです。
トレンチIGBTは、SiC MOSFETにIしてLしたのとWのレイアウトとゲートtuス
ケーリングにAいます。

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トレンチIGBTモデルの検証
オンセミのRzô2の650 VフィールドストップトレンチIGBT+にするベンチマーク
Nを\します。
電流−電0(IV)特性Lしたパルス>?²µにおける;<−;gI¨のRzのÔaをhべます。Figure 22
は、T = 25°Cでの#Ï@のÛ¡を¢るために、 い;レベルまでのfgなL,Jを\しています。Figure 23は、T = 25°CおよびT = 175°CでのVCEsatEwに¹したL;<です。Figure 24は、T = 25°CおよびT = 175°CでのÝ£,Jを\しています。ãのklJプロットとも、 モデルがkliOをに していることを\しています。
容量−電0(CV)特性およびゲート電荷
Figure 25は、A&のh=CIES 、CRES 、およびCOES のモデルlをvに\しています。CRESのµ;gににÙ¥していることから、ピンチオフ;gにIする モデルのâJが+できます。Figure 26に\すように、なゲート;のシミュレーショ
ンがåされます。
ダブルパルススイッチング
Figure 14に\した、MOSFETで したものとじスイッチングZ1を、じパッケー
ジのトレンチIGBTに³きïえて します。Figures 27と28は、 モデルがターンオンおよびターンオフBの>?¬sをにàáできていることを\しています。オフへのeS.にVCEがõ々にºちがるXöがにシミュレーションできているのは、Oh=Cgb
によるものです。オンへのeS.をじてコレクタ;<ICがにモデリングできていることから、Ù÷パッケージ-されたダイオードの(Z^がにモデリングできていることが+できます。
レイアウトのスケーリング
オンセミの$トレンチIGBT+であるFS4の.から、75 Aデバイスをスケーラブル
モデルの,J8_のために します。このモデルを、50 Aデバイス の$しいレイ
アウトパラメータを して、ìもhせずに、そのままシミュレーションします。Figures 29と30は、それぞれ;<−;g,JとCRESを\しています。DになNが´られており、 モデルのスケーラビリティのâJが+できます。
プロセスのスケーリング
rOモデルのおよびプロセスのパラメータ-により、IGBTでよくuられたトレード
オフ»C(EOFF vs. VCEsat)などのなデバイスのトレードオフを8_できます。、パワーメーカは､1つの+ô2のRzの¼V/から/を%øします｡·tのfE、IGBTの¼V/のùÙの½いは、トレードオフ»Cを¼¿するためのアノードのドーピン
グ=です。ここで%\するモデルは、Figure 31に\すようにアノードドーピング=を,hすることにより、トレードオフ»Cの,Jをに できます。スケーラブルなプ
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ロセスパラメータは、Figure 32に\すように、シンボルレベルで%\されます。ここで、ncollnは、¾-されたコレクタ(またはアノード)のドーピング=をbします。
このモードでは、アノードドーピング=のパラメトリックスイープを?'して、Àなプ
ロセスパラメータにするとアプリケーションのQlをúûできます。

Figure 22. Trench IGBT IC vs. VC
at T = 255C

Figure 23. Trench IGBT IC vs. VC at
T= 255C and 1755C

Figure 24. Trench IGBT IC vs. VG
at T=255C and 1755C

Figure 25. Trench IGBT Standard
Capacitances

Figure 26. Trench IGBT Gate Charge

Figure 27. Trench IGBT Double
Pulse Switching OFF at IC = 20 A

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Figure 28. Trench IGBT Double Pulse
Switching ON at IC = 20 A

Figure 29. Trench IGBT IC vs. VC
Scaling

Figure 30. Trench IGBT CRES Scaling

Figure 31. EOFF vs. VCE Tradewww.onsemi.jp
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;牢なSPICE非=>モデリング
オンセミのモデルは、ベースのサブサーキットとして¿Àされています。のnlとoを?するために､W なりSPICEプリミティブが されます。しかし、$のパワーデバイスにIcするはRÁなので､でなSPICEプリミティブは、ほとんど できません。,IデバイスのデバイスがいったんLされれば、¼¿;¶(はGとE)を して、;<、;、およびh=にするなklJの£をkできます。
パワーのコミュニティでは、SPICEに!îした3いシミュレータが されています。したがって、RzのシミュレータrOモデルのサポートを¶にüえ、シミュレータでÙ JのあるNを%øするために、SPICEにとらわれないないアプローチがjられます。なは、PSPICEにÙÂに¢られるSPICEと¿Yの¶ýþz
を することです。Verilog−AやMASTなどのビヘイビアPQは、モデルのkにはDにÃですが、これらはÙÂなシミュレータのすべてでサポートされているわけではないため外します。

結論
では、パワーデバイスのSPICEレベルのモデリングにする$しいアプローチ
を%\しました。サブスレッショルド、Cs、Ä³のÊEwをして、;<のDCsJやklのÛ¡にIしてDになNが´られました。さらに、MOSFETのCRSSやIGBTのCRESにIcするDになÝ£h=はすべて、バイアスÍにわたってにjりkれられており、ÙÂなアプリケーションZ1のなシミュレーションがW です。
デバイスレイアウトとプロセスNOのスケーラブルなモデリングをkしたことにより、から+ÅされていたのにVがつけられなかったデバイスの-ポイントへの扉がかれました。この Zなモデルは、PSpice、LTspice、Simetrix、Spectre、ADS、
SABER、SimplorerなどRzのSPICEプラットフォームで できます。

Figure 32. Trench IGBT PSPICE Symbol

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?考文献

[1] J. Victory, D. Son, T. Neyer, K. Lee, E. Zhou, J. Wang, and M. B. Yazdi, “A Physically
Based Scalable SPICE Model for High−Voltage Super−Junction MOSFETs,”, 2014
PCIM Europe, pp. 956−963, May 2014.
[2] J. Victory, S. Pearson, S. Benczkowski, T. Sarkar, H. Jang, M. Yazdi, and K. Mao,
“A Physically Based Scalable SPICE Model for Shielded−Gate Trench PowerMOSFETs,”, 2016 ISPSD, pp. 219−222, June 2016.
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