受信機のデジタル信号処理
データビット幅と S/NA/D コンバータのビット幅が広いほど量子化雑音が低減され高 S/N が実現できる。ビット幅と S/N 理論値の関係は以下の式で表される。
S/N ＝ 6.02 × ビット幅 ＋ 1.76 [dB]

ビット幅
S/N[dB]

17.82345678910 11 12 13 14 151613.8 19.8 25.8 31.9 37.9 43.9 49.9 55.9 62.0 68.0 74.0 80.0 86.0 92.1 98.1

ただし、この S/N は A/D コンバータの各種誤差を含んでいないので実際はもう少し悪くなる。また、A/D コンバータのノイズフロアも考慮していない。それに受信機で使用する場合は A/D コンバータへの入力信号の S/N の方が低いことが多いので、上記のような S/N にはならない。逆に言えば A/D コンバー
タのビット幅による S/N は A/D コンバータへの入力信号の S/N より充分高い(30dB 以上)値にする必要がある。そうでないとデジタル処理系のために雑音指数が劣化する。通常はこのような後段回路が雑音指数に影響を与えることはなく、影響が出るような設計は好ましくないし、そのために RF アナログ系の性能を上げるよりデジタル系を改善する方が設計上楽である。
A/D コンバータのノイズフロアと入力信号レベル
A/D コンバータにはノイズフロアがあり、そのレベルより充分大きなA/D 入力信号信号を入れないと S/N が確保できない。通常は A/D の分解能を生かすためにフルスケールいっぱいを使えるようなレベルまで入力信号を増幅して A/D に入力するが、フルスケール以下で使用する場合はノイズ30dB 以上フロアと入力レベルの関係に注意が必要である。ビット幅と S/N で述
A/D ﾉｽﾞﾌﾛｱ
べたのと同様に総合雑音指数が劣化しないよう、A/D への入力レベルはA/D のノイズフロアより充分高い(30dB 以上)値にする必要がある。
A/D のフルスケールと入力信号レベルビット幅を有効に利用するためには入力信号は A/D のフルスケールまで増幅して入力するのが望まし
いが、アナログ系帯域内に大きな信号が入った場合に A/D が飽和して復調音が歪むため、ビット幅により S/N が低下しない程度に入力レベルを下げ(AGC をかける)、余裕分を近接周波数信号の大入力への対応に振り向けるのがいい。AGC は最終的には A/D が飽和しないように制御する。
サンプリングレートとアンチエリアシングフィルタ
A/D コンバータでアナログ信号をサンプリングする場合、サンプリング定理により必要なサンプリン
グ周波数 fs は使用帯域幅の 2 倍である。例えば 8kHz までの周波数を使用する場合はサンプリング周波数は 16kHz 以上である。サンプリングレートは低いほどデジタル処理回路の負担が少なくなり(フィルタタップ数が少なくてよい)、ハードウェアなら規模が小さくなるし、DSP 等でソフトウェア処理する場合はより低速の DSP が使用できる。ただし、サンプリングする際に「折り返し」(エリアシング)という現象が発生するため、サンプリングレートは低いほどアナログフィルタ回路の負担が大きくなる欠点がある。
サンプリング周波数を fs とした場合、いろいろな周波数信号をサンプリングした結果を図？に示す。
1/2fs 以下の周波数では A/D 変換器入力時の周波数がそのまま出力されるが、1/2fs 以上の周波数の入力信号は、A/D 変換されると 1/2fs 以下の周波数に変換されてしまう。
このような現象をエリアシング(折り返し)と呼ぶ。一度折り返されてしまうと使用帯域内の信号と混信してしまいフィルタで除去不可能
なので、A/D 変換前のアナログ信号の段階で 1/2fs 以上の周波数成分を充分減衰させる必要がある。そのためのアナログフィルタを「アンチエリアシングフィルタ」と呼ぶ。アンチエリアシングフィルタに要求される減衰特性は、サンプリング周波数と使用帯域幅の関係で決まる。サンプリング周波数＝使用帯域幅×２、つまり最低限のサンプリング周波数の場合、使用帯域を少しでも超えたら折り返し信号として帯域内に落ち込むために、帯域上限を越えたら数 10dB 減衰させるようなフィルタが必要である。
しかしこのようなフィルタは実現不可能であり、確実に折り返し信号の落ち込みが発生する。

サンプリング点f = 1/2fsf = 1/2fs

f = 2/2fs

f = DCf = 3/2fs

f = 1/2fs

f = 4/2fs

f = DCf = 5/2fs

f = 1/2fs

A/D出力 1/2
周波数 fs
1/fs

2/2
fs

3/2
fs

4/2
fs

5/2
fs

6/2
fs

A/D入力
周波数

0
ｴﾘｱｼﾝｸﾞ信号(妨害波成分)

A/D入力での1/2fs以上の周波数成分は、A/D変換後は1/2fs以下の周波数に変換されて妨害波となる

最も低いサンプリング周波数の場合(fs=使用帯域幅×2)
A/D出力周波数
使用帯域幅
1/fs

0

エリアシング周波数

1/2fs

fs

A/D入力
周波数

減衰

使用帯域幅

0

1/2fsでとんでもなく急激に切れる
アナログLPFが必要(実現不可能)

1/2fs

fs

A/D入力
周波数

そこで通常はサンプリング周波数を使用帯域幅×２より少し高く(例えば 1.2 倍)しておく。
この場合、アンチエリアシングフィルタは使用帯域内でフラットな振幅特性とし、1/2fs で数 10dB 減衰するような特性とする。帯域上限と 1/2fs が離れるほど減衰が緩やかで済むため、現実の部品のＱで実現可能なフィルタ仕様になり折り返しが落ち込むことは無くなるが、サンプリング周波数が高くなってデジタル処理系の負担が大きくなるので両者のトレードオフで決定する。ただ、サンプリング周波数を 1.2 倍や 1.3倍にしてもアンチエリアシングフィルタに要求される減衰特性は急峻で、楕円関数フィルタや多段チェビシェフフィルタが必要であり、回路が大型化し調整も手間がかかり、減衰特性は確保できても群遅延

偏差が大きくなってデジタル変調信号(PSK 等)の復調に悪影響が出ることは避けられない。また、FPGA等ハードウェアによるデジタル処理用 LSI の大規模化、低価格化や DSP の高速化、低価格化が進んで少々のデジタル処理系負担増は問題がなくなり、現在ではよほどの理由がない限りはこの方式は使用されることはない。

サンプリング周波数を少し上げる場合(fs＞使用帯域幅×2)
A/D出力周波数
使用帯域幅1/fs
エリアシング周波数

01/2fs

A/D入力周波数fs

減衰

使用帯域幅

0

帯域上限まで通過し1/2fsで切れるアナログLPFを設計(楕円関数、多段チェビシェフ)
1/2fs

fs

A/D入力周波数

オーバーサンプリング
先述のように必要最低限のサンプリング周波数付近でサンプリングを行う場合う、アンチエリアシン
グフィルタには非常に鋭い減衰特性が要求されデメリットが大きい。一方、デジタル処理用半導体の進歩はめざましい。そのため、近年ではアナログ系の負担をデジタル処理系に移し、サンプリング周波数を数倍(クロック信号生成の都合で通常は 2n 倍)に上げてサンプリングし、帯域内の半分以下しか使わないような構成とすることがほとんどである。こうすることにより折り返される周波数が数倍に上昇し、アンチエリアシングフィルタに要求される特性は緩やかになり簡単な回路で済むようになり、群遅延特性もほぼフラットにできる。このような方式をオーバーサンプリングという。帯域幅の４倍(最低サンプリング周波数の２倍)でサンプリングする場合は「２倍オーバーサンプリング」、帯域幅の８倍では「４倍オーバーサンプリング」と呼ぶ。倍数が大きいほどアンチエリアシングフィルタに要求される特性は緩やかになり、簡単なフィルタで済む。

オーバーサンプリングの場合(fs＝使用帯域幅×4,8,16････)
A/D出力周波数
使用帯域幅
1/fs

01/4fs以下

エリアシング周波数
1/2fs

fs

A/D入力
周波数fs

A/D入力
周波数

減衰
緩やかなｱﾅﾛｸﾞLPFでOK数段のﾍﾞｯｾﾙﾌｨﾙﾀ使用可(小型、群遅延特性良い)

使用帯域幅

0

1/4fs以下

1/2fs間引き(デシメーション)
オーバーサンプリングしたままだとサンプリング周波数が高く、その後の処理速度やハードウェア規模がオーバーサンプリングしない場合の数倍必要となるため、通常は間引き(デシメーション)を行って必要最小限のサンプリング周波数に下げる。ただし、間引きを行うとアンチエリアシングフィルタの帯域内だが間引き後のサンプリング周波数の 1/2 以上の周波数成分が折り返されて帯域内に落ち込むため、間引き前にデジタル LPF でその周波数成分を取り除く必要がある。このようなフィルタを「デシメーションフィルタ」と呼ぶ。
①②

2個に1個だけﾃﾞｰﾀを取る

1/2間引き出力
周波数1/2間引きｱﾝﾁｴﾘｱｼﾝｸﾞﾌｨﾙﾀを通過し、間引きで帯域内に落ち込む周波数②①

ｴﾘｱｼﾝｸﾞ信号
ｱﾝﾁｴﾘｱｼﾝｸﾞﾌｨﾙﾀで抑圧
1/4fs

1/2fs
(間引き後のｻﾝﾌﾟﾘﾝｸﾞ周波数)

入力
周波数

fs

・間引きとはn個に1個のｻﾝﾌﾟﾘﾝｸﾞﾃﾞｰﾀだけ使い、他は捨てること。
・間引き後のサンプリング周波数をfs'とすると、間引き後は1/2fs'以上の周波数成分がエリアシングのように折り返され帯域内に落ち込む。よって間引き前にﾃﾞｼﾞﾀﾙLPFで1/2fs'以下のみ通過させるようにする必要がる。

間引きとデシメーションフィルタ(2倍オーバーサンプリングの場合)
減衰量

使用帯域幅

0

間引きにより帯域内に落ち込む周
波数範囲

1/4fs

fs:間引き前のサンプリング周波数

アンチエリアシングフィル
タで取り除く周波数帯域

1/2fs

fs

A/D入力
周波数fs

入力
周波数

アンチエリアシングフィルタ特性
減衰量

使用帯域幅

0

デシメーション
フィルタで取り除く周波数帯域

1/4fs

1/2fsデシメーションフィルタ特性ｶｯﾄｵﾌ周波数=fc
入力信号

ｱﾝﾁｴﾘｱｼﾝｸﾞ
ﾌｨﾙﾀ(LPF)

ｻﾝﾌﾟﾘﾝｸﾞﾚｰﾄ=fs
ｶｯﾄｵﾌ周波数=fc

A/Dｺﾝﾊﾞｰﾀ
ｸﾛｯｸ

ｻﾝﾌﾟﾘﾝｸﾞｸﾛｯｸfs
fs=fc×N(N=4,8,16････)

ﾃﾞｼﾒｰｼｮﾝﾌｨﾙﾀ(FIRﾌｨﾙﾀ)ｻﾝﾌﾟﾘﾝｸﾞﾚｰﾄ=fs/n

間引き(ラッチ)

ｸﾛｯｸ

復調等のﾃﾞｼﾞﾀﾙ信号処理系へ

ｸﾛｯｸ

分周
(n=2,4,8･･･)

ｎ倍オーバーサンプリングの系統図
オーバーサンプリング次数が高いとデシメーションフィルタの減衰特性がきつくなり、フィルタに必要なタップ数が大きくなりハードウェア規模が大きくなったり DSP 処理時間が増大するので、アンチエリアシングフィルタの仕様とトレードオフを行う必要がある。通常は 2～4 倍オーバーサンプリングが両者のバランスがよい。
非現実的なタップ数が必要な場合は FIR フィルタではなく CIC フィルタを使用する。CIC はアナログフィルタの楕円関数フィルタのような有極フィルタ(有限周波数で減衰量が無限大になる点がある)で、利得に周波数特性があるので、要求されるフィルタ仕様によってはそれを補正する FIR フィルタ(振幅イコライザ)が必要となる場合がある。

アンダーサンプリング
エリアシングにより 1/2fs より高い周波数の信号は 1/2fs 以下に折り返されて混信となるが、逆転の発想でエリアシングを利用して高い周波数の信号を低いサンプリング周波数でサンプリングしてしま
お う と い う の が ア ン ダ ー サ ン プ リ ン グ で あ る 。 入 力 周 波 数 が nfs ～ (n+1/2)fs の 場 合 ( た だ し
n=1,2,3･････)、エリアシングによりサンプリング後の周波数は 0～1/2fs に変換され、入力周波数が(n-1/2)fs～nfs の場合はスペクトラムが反転して 0～1/2fs に変換される。よってサンプリング周波数を適当に選べば外部で周波数変換を行わなくてもサンプリングと同時にベースバンドに周波数変換できる。ただし、帯域幅はサンプリング周波数の 1/2 であり、入力周波数の半分ではないので注意。アン
ダーサンプリングが適用できるのは入力信号の中心周波数に比較して帯域幅がかなり狭い場合だけである。

エリアシング信号
A/D出力 1/2
周波数 fs
1/fs

fs

3/2
fs

2fs

5/2
fs

3fs

7/2
fs

4fs

9/2
fs

5fs

A/D入力
周波数0
エリアシングにより0～1/2fsに周波数変換される。スペクトラムは反転しない。

この周波数を入力

受信機の 455kHz IF 信号のように、入力信号の中心周波数に比較して帯域幅が狭い場合、通常と同じ構成(例えば fs=1MHz)でサンプリングを行うと DC～455kHz までの全ての周波数情報を取り扱うことができるが、情報が載っているのはそのうち数 kHz 程度しかなく、回路の能力としては無駄が多い。

IF入力
f=455kHz
BW=10kHz

ｱﾝﾁｴﾘｱｼﾝｸﾞ
ﾌｨﾙﾀ

A/D
ｺﾝﾊﾞｰﾀﾃﾞｼﾒｰｼｮﾝ
ﾌｨﾙﾀ

3680kHz
実際に使用する帯域幅460kHz

使用可能帯域幅

間引き

復調等のﾃﾞｼﾞﾀﾙ信号処理系へ

920kHz
1/2fs=1840kHz

920kHz

アンチエリアシングフィルタ特性

4倍オーバーサンプリング A/D変換系
このため、以下のような構成が使われる。まずアンチエリアシングフィルタとして 455kHz セラミックフィルタを使用し急峻な減衰特性を得る。ただし群遅延歪が大きいので帯域幅は検討が必要である。
セラミックフィルタは減衰が急峻なのでオーバーサンプリングする必要はなく、充分減衰する周波数をナイキスト周波数とする。これでもサンプリング周波数に比べて使用帯域幅は狭く無駄が多いため、デジタル処理でもっと低い IF 周波数やベースバンドに周波数変換し、間引きを行いサンプリング周波数を下げる。この方式ではデジタル処理系の負担が大きいのでデバイス選定時にゲート数は要注意である。

実際に使用する帯域幅

1/2fs=
470kHz

使用可能帯域幅

fs=940kHz

ｾﾗﾐｯｸﾌｨﾙﾀ
通過特性

455kHzIF入力
BW=10kHz
f=455kHz ｾﾗﾐｯｸﾌｨﾙﾀ
群遅延歪の仕様により帯域幅を決定

ｾﾗﾐｯｸﾌｨﾙﾀ
通過特性

実際に使用する帯域幅

A/D
ｺﾝﾊﾞｰﾀLPF

940kHz～

1/2fs=14.69kHz

5kHz

復調等のﾃﾞｼﾞﾀﾙ信号処理系へ

間引き

940/32=29.375kHz
デジタルダウンコンバータ

455kHz

デジタルダウンコンバータを使用した構成
別の方法としては、ベースバンドに周波数変換してサンプリングする方法がある。これなら帯域幅を全て有効利用が可能でサンプリング周波数を下げることができるが、アナログでの周波数変換が必要でスプリアスが出やすい。
IF入力
f=455kHz
BW=10kHz

ﾍﾞｰｽﾊﾞﾝﾄﾞ

ｱﾝﾁｴﾘｱｼﾝｸﾞ
ﾌｨﾙﾀ～455kHz

A/D
ｺﾝﾊﾞｰﾀﾃﾞｼﾒｰｼｮﾝ
ﾌｨﾙﾀ

間引き80kHz

80kHz

20kHz

復調等のﾃﾞｼﾞﾀﾙ信号処理系へ

アナログダウンコンバータ＋4倍オーバーサンプリング A/D変換系

以上のような各方式に対し、アンダーサンプリングでは周波数変換と A/D 変換を同時に行うため、回路は簡単になる。

455kHzIF入力
BW=10kHz
f=455kHzIFﾌｨﾙﾀBW=10kHz

A/D
復調等のﾃﾞｼﾞﾀﾙｺﾝﾊﾞｰﾀ ﾍﾞｰｽ 信号処理系へ

-3dB

10kHz

ﾊﾞﾝﾄﾞ
40.455kHz

アンダーサンプリング A/D変換系-100dB

20kHz
445kHz 455kHz

465kHz455kHz IFフィルタ特性
A/D出力
周波数

40.4680.91
121.36 161.82 202.27 242.73 283.18 323.64 364.09 404.55 445.00
20.23
60.68 101.14 141.59 182.05 222.50 262.95 303.41 343.86 384.32 424.77 465.23

この周波数範囲の信号も全てA/D出力帯域内に落ち込むのでノイズ、スプリアスに注意

エリアシングにより0～1/2fsに周波数変換される。スペクトラムは反転しない。

A/D入力
周波数

サンプリング周波数は、IF 信号の通過周波数帯がちょうどベースバンドに落ちてくるよう選ぶ必要がある。ただし、455kHz フィルタの漏れによるエリアシングにも注意が必要であり、両者の兼ね合いでサンプリング周波数を決める。
アンダーサンプリングは構造が簡単で回路規模も小さいがデメリットもある。
まず、A/D コンバータの入力周波数範囲が使用周波数まで延びているものでないと使えない。通常はナイキスト周波数(サンプリング周波数の半部)までしか必要ないので最大サンプリング周波数の半分程度しか性能を保証しないが、この場合、A/D コンバータのアナログ部分の利得が低下して使用できないので注意。市販品の中にはアンダーサンプリングを意識し、サンプリングレートの数倍までアナログ系の帯域を広げた A/D コンバータもあるので、そのような製品を使用すること。
また、アンダーサンプリングでは入力周波数以下の全てのエリアシング信号(熱雑音も含む)が帯域内に落ち込んで加算されるので、使用周波数以外に信号があるとスプリアスとなり妨害を受けることになったり、使用周波数帯域以外のノイズレベルが高いと S/N が大きく低下する。そのため A/D コンバータの前に使用帯域外信号を充分減衰させるようなフィルタを入れる必要がある。
また、入力信号周波数が高いので通常のサンプリングよりサンプリングクロックの揺らぎ(ジッタ)により A/D 値が大きく変動するため、ジッタが少ない(位相雑音特性が良好な)サンプリングクロックが必要である。

通常のサンプリング
アンダーサンプリング

ｼﾞｯﾀによるｻﾝﾌﾟﾘﾝｸﾞ誤差

ｼﾞｯﾀによるｸﾛｯｸの揺らぎ

このようにアンダーサンプリングは回路が非常に簡単でデジタル系回路規模が少なくて済むのがメリットだが、今の FPGA 集積度なら 455kHzIF なら通常のサンプリングをして間引きしてもロジック数が不足することはないので、アンダーサンプリングはほとんど行われない。

サンプリング周波数と DSP 処理速度
現在の A/D コンバータのサンプリング速度は超高速で、8bit 3G サンプル/秒という製品すら存在する。
これだけのサンプリング速度があればサンプリング定理から言えば 1.5GHz の信号さえ取り扱いが可能であるが、別の点で問題がある。それはデジタル信号処理回路の処理速度である。
デジタル信号処理の場合、前のサンプリング信号を入力して次のサンプリング信号が来る前に処理を終わらせる必要がある(入出力のサンプリング周波数が同一の場合)。信号処理系が全てハードウェアで構成されワンクロックで全処理が終わるような並列回路なら、問題となるのはハードウェアの最大クロック周波数や遅延などの性能であるので、それ相応の速度で動く FPGA なりを選択すればよい。今の LSIなら外部クロック 1GHz は無理でも平気で数 100MHz で動くだろう(ただしちゃんと同期回路設計して速度優先の条件でコンパイルする必要はあろう)。
しかし、DSP を使用してソフトウェアで処理をする場合は話が全く異なる。例えば 24 タップの FIR フィルタを構成する場合、ハードウェアで並列構成すれば１クロックで全ての計算が完了するが、DSP の場合は 24 回の積和演算が必要であり、通常の DSP なら処理に 24＋αクロック(ただしサンプリングクロックではばく DSP のシステムクロック)必要となる。なお、DSP ではなく汎用 CPU を使用すると積和演算は 1 クロックではできないのでもっと時間がかかる。DSP の種類によってはコア内部に複数の演算ユニットを持ち、演算内容によってはワンクロックで 8 演算を同時にこなすものもあるが、それでも専用ハードのように１クロックとはいかない。その代わり DSP はソフトしだいで多様な処理が可能だが専用ハードでは他の処理は不可能であるし、デジタルフィルタのような積和演算では特に乗算器のハードウェ
アが大きくタップ数やビット幅が増えると消費するゲート数が急激に増加する。

入力

ラッチ

ラッチ

ラッチ

ラッチ

係数1係数2係数3係数23係数24

加算器
：乗算器

フィルタ出力ハードウェアなら1クロックで計算終了

ハードウェア(並列)による24タップFIRフィルタ処理
前処理
シフトレジスタ(SR)を24個準備(SR1～SR24)
乗算用係数を24個準備
クロック入力まで待機

SR1～SR24をシフト

SR1×係数1を計算、レジスタに加算

SR24×係数24を計算、レジスタに加算

クロック必要DSP

タップ数繰返しSR1にサンプリングデータ格納

おおよそ１命令１

計算結果格納レジスタクリア

レジスタ内容を出力

ソフトウェアによる24タップFIRフィルタ処理

先に述べたようにデジタル信号処理は次のクロックが来るまでに処理を終える必要があるので、サンプリング周波数が上がると DSP が処理に使える時間が短くなる。最初に書いた 3GHz のサンプリング周波数ともなると最高性能の DSP の内部クロック周波数をも上回ってしまい、現実的には DSP の処理速度が追いつかず使用不能となる。おそらくこんな周波数では専用ハードウェアで処理しているだろう。
こんな極端な例でなく、例えば 10MHz のサンプリング周波数で考えてみよう。市販されている一般的な性能の DSP の処理速度は 200MIPS(1 秒間に実行できる命令数が 200 万個)程度であり、サンプリング間隔の時間内に実行できる演算回数はたった 20 回しかない。先の 24 タップの FIR フィルタさえ実現できないのだ。実際に DSP で処理する内容はフィルタリング、復調、AGC 等があり、諸元にもよるがおそらく 1000 命令程度の演算は必要だろう(経験上では QPSK の復調だけでも数 100 命令程度)。1000 命令とした場合、200MIPS の DSP で処理できる最高サンプリング周波数は 200kHz となり、A/D コンバータの性能より遥かに下回る。
現在の DSP 内蔵受信機でも IF 以降でしかデジタル処理しない理由の一つだろう。
DSP を使用するとハードは安価になりソフトの変更で様々な機能を追加できて柔軟性に富むため広く使用されているが、上記のように DSP は処理速度のボトルネックとなるため、DSP での処理時間見積(1サンプル毎の命令数)を誤るととんでもないことになる。そのため、余裕を持った処理速度の DSP を選定したり、複数の DSP を使用して処理を分散させたり、必要最低限のサンプリング周波数にしたり、FPGA等のハードウェアと組み合わせてソフト／ハードに処理を分散させたりするのが安全だ。DSP の処理能力に余裕がないとソフトウェアのバージョンアップで機能アップなんてこともできない。類似機材を参考に最低現のハードウェアスペックを推測し、予算が許す範囲内でハードウェアを増強しよう。
どちらにしても、DSP を使用する場合は現状の A/D コンバータの速度と比較してかなり低速でしか信号処理はできない。どうしても高速な処理が必要な場合は FPGA 等を使用してオールハードウェア構成にする必要がある。基本的にはデジタル信号処理の計算過程そのものは単純であり、ハードウェア化は可能である。ただし、デジタルフィルタのビット数、タップ数によってはゲート数が巨大になるので、そのような部分だけ DSP を使うか、もしくはもっと高いクロックで動作する積和演算器を時分割で使用してゲート規模を減らすような工夫が必要かもしれない。

SSB 復調回路
図？に一般的なアナログ回路による SSB 復調回路例を示す。455kHz 等の IF 周波数で受信帯域幅を制限すると同時に逆サイドバンドを抑圧してからプロダクト検波する。USB/LSB の切換は局発周波数制御によって行う。フィルタは IF 周波数(通常は 455kHz)で 500Hz 程度～数 kHz 程度の帯域幅を要求される
ため LC フィルタでは実現不可能で、クリスタルフィルタやセラミックフィルタが使用される。このように、アナログ方式では基本的に逆サイドバンド信号は周波数差を利用してフィルタで抑圧するのが普通である。この場合、フィルタのＱが高いので群遅延特性は悪化する。
帯域幅

LPF(AF)

BPF

IF入力

局発(USB)

受信信号

局発(LSB)

～
周波数
帯域幅

復調出力

USB/LSBで周波数切換

局発アナログ処理SSB復調回路

一方、デジタル方式の回路例を図？に示す。デジタル方式ではアナログ方式と同じことをやることも可能であるが、IF 周波数で数 100Hz のフィルタを実現するのはハード規模が大きくなったりソフトウェ
ア処理速度が遅くなって無理があるため、やるとしてもデジタル的に IF 周波数を落としてから行うことが多い。ただし、通常は算術的に逆サイドバンドを抑圧する方法で復調を行うことが多い。

IF入力

cos(ω1t)+ cos(ω2t)

乗算器

cos(ωL+ω1)t+ cos(ωL-ω1)t+ cos(ωL+ω2)t+ cos(ωL-ω2)t

LPF

cos(ωL-ω1)tcos(ωL-ω1)t＝+ cos(ωL-ω2)t+ cos(ω2-ωL)tcos(ωLt)～

局発90° 移相器

cos(ωLt)：局発信号
cos(ω1t)：IF入力信号(LSB)
cos(ω2t)：IF入力信号(USB)cos(ωL-ω1)t：復調信号(LSB)
cos(ω2-ωL)t：復調信号(USB)

乗算器

ω1USB

ωL

ω2＋周波数＋帯域幅加減算器

BPF
(AF)

復調出力

+:LSB、-:USBsin(ωLt)sin(ωL+ω1)t+ sin(ωL-ω1)t+ sin(ωL+ω2)t+ sin(ωL-ω2)t

局発LSB

LPF

sin(ωL-ω1)t+ sin(ωL-ω2)t＝sin(ωL-ω1)t- sin(ω2-ωL)t90°- cos(ωL-ω1)t+ cos(ω2-ωL)t

移相器

デジタル処理SSB復調回路
この方式では局発位相を 90°ずらして検波し、デジタル変調の I/Q チャネルと同じ直交するベースバンド信号を得る。ただし、このままではベースバンド信号は目的のサイドバンド＋逆サイドバンド信号が折り返され重なった状態で混信している。90°位相が遅れた局発で検波したベースバンド信号の位相をヒルベルト変換(広帯域で位相を 90°ずらすフィルタ)で 90°遅らせ、もう片方のベースバンド信号と加算/減算することで USB/LSB のみが得られる。これと同じことをアナログ回路で行えば同じようにSSB が復調できるが、広帯域にわたって 90°位相差を得るフィルタをアナログ回路で作るのは困難なこと、実現しても経年変化で漏れが増えるためほとんど行われていない。位相差が 90°からずれると逆サイドバンドの漏れが大きくなるため混信となる。デジタル処理の場合、ビット幅による丸め誤差、フィルタ定数丸め誤差、フィルタタップ数等、計算精度に起因する誤差が位相誤差(漏れの大きさ)となるが、デジタル系が 16 ビット固定小数点ならば普通は 60dB 以上は達成できる。
逆サイドバンド抑圧は算術演算で行うため、IF フィルタで逆サイドバンド抑圧を行う必要がないのでIF フィルタは緩やかな特性で構わない。受信帯域幅制限は復調後の AF 周波数帯で行えるため、フィルタの負担は小さくなる。
問題点
・CW 復調時、可変ビートができない(AF で帯域制限を行うため)。
・IF 帯域幅が広いままなので、AF では帯域外の信号でも IF には入力され、そのレベルが大きいとオーバーフローして復調音が歪む。よって AGC は IF でオーバーフローしないようにかけることになるが、AF 帯域外でも IF 帯域内に強い信号があるとそちらで AGC がかかってしまう。
・同様の理由で、A/D 入力での IF 帯域幅は広いままなので、アナログ系 IF 帯域内に強い信号があるとそちらで AGC がかかってしまう。
これを防止するにはアナログ系 IF 帯域幅をギリギリまで制限するか、A/D をダイナミックレンジの広いものにする。ただ、A/D のダイナミックレンジはさほど広がらないた
め、現実的には A/D の前にセラミックフィルタ等を入れてできるだけ帯域を狭くするのが得策である。