Proceedings of the 5th Annual Meeting of Particle Accelerator Society of Japanand the 33rd Linear Accelerator Meeting in Japan (August 6-8, 2008, Higashihiroshima, Japan)

HIGH SPEED DATA ACQUISITION SYSTEM USING FPGA FOR LLRF
MEASUREMENT AND CONTROL
Hiroaki Katagiri, Shigeki Fukuda, Toshihiro Matsumoto, Takako Miura, Shinichiro Michizono, Yoshiharu Yano,
Mitsuhiro YoshidaHigh energy accelerator research organization
1-1 Oho, Tsukuba, Ibaraki 305-0801 Japan
Abstract
Recently, FPGA technology is widely used for the accelerator control owing to its fast digital processing. One of ourrecent attractive developments is the high-speed data acquisition system that combines commercial FPGA board
ML555 and fast ADC (ADS5474 14bit, maximum 400MS/s and bandwidth of 1.4 GHz). Direct measurements of 1.3
GHz rf signals are carried out with 270 MHz sampling. The direct sampling method can eliminate a down-converter
and avoid calibration of non-linearity of the down-converter. These results are analyzed and compared withconventional measurement system.

LLRF計測制御のためのFPGAを利用した高速データ収集
14ビット分解能、最大400Mサンプリング毎秒、周波数帯域1.4GHz 、出力はLVDSコンパチブルで、SAMTEC QTH-60-02-FDAコネクタを装備する。

１．はじめに高エネルギー加速器研究機構の超伝導高周波試験施設（STF）における低電力高周波源（LLRF）では、コンパクトPCI をベースとした制御系にてデジタ 2.2 FPGAボード：ML555
ル・フィードバック／フィードフォワードを行うこML555はXilinx社FPGA、Virtex5 XC5VLX50Tを搭とで、要求される高周波パルス（1300MHz、パルス載したFPGAボードである。2系統のSAMTECQSE幅1.5ｍs）の振幅・位相安定度を確保している。振028-DPコネクタを持ち、各24ペアのLVDS送受信が幅・位相の測定には、コンパクトPCIクレートに組み込まれたFPGAボード（16bit ADC搭載）にミキサ 可能である。このボードを使いADCが出力するデジにより変換された10MHzの中間周波数信号(IF)を入 タルデータを取り組むわけであるが、ADCボードのコネクタとはピン数が異なる。そのため、SAMTEC力しIQ成分を求める方式を採っている[1]。
近年のFPGAの高速化、ADCの広帯域・高サンプ の標準ケーブルと変換基板を介して接続する。図３
リングレート化により、さらに高速で動作するデー の左がFPGAボード側、右がADCボード側である。
タ収集系の構築が可能となってきている。今回、Texas Instruments 社 製 ADC 、 ADS5474 （ 14bit,400MS/s）とXilinx社製ML555ボードとを組み合わせたデータ収集系を構築し、1300MHzのRF信号を直接ADCに入力する方式の試験を行った。ミキサを使わないこの方法と、従来のIF変換方式を比較した結果について報告する。

２．高速データ収集系の構成
FPGAボードML555と、LVDSで接続されたADCボードADS5474とで構成され、両者は外部から供給されるクロック信号に同期して動作する。FPGA
ボードではADCから取得した生データを内部メモリに蓄積し、平均化などのデータ処理、解析はホストPCで行う（図１）。図２はホストPCのPCI-Expressスロットに装着されたFPGAボードとケーブルで接続したADCボードである。
2.1

図１：高速データ収集系のブロック図

ADCボード：ADS5474EVM

ADS5474EVM は Texas Instruments 社 製 ADC 、
ADS5474を搭載した評価ボードである。主な仕様は、-873-

図２：高速データ収集系の外観

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図３：SAMTECコネクタ変換基板
2.3

クロック

ADCボードには外部からサンプリング用のクロック信号を供給する必要がある。一方、ML555は数種類の固定発振器とシンセサイザを搭載しているが、ADCのサンプリングと同期させる必要性から外部入力とした。ADS5474の最大サンプリング周波数は400MHzであるが、これはFPGAの動作周波数としては比較的高い部類であり、ADCとの同期を取るためにFPGA内部回路をインプリメンテーションする際にタイミング制約を設定する必要があった。詳細は3.5章で述べる。

３．FPGA内部回路の作成
図４はML555 FPGAの内部回路の構成である。回路の開発には、Xilinx社のFPGA/CPLD開発用統合
ツ ー ル 、 ISE 9.2 を 使 用 し て い る 。 記 述 言 語 はVHDL である。
3.1

LVDSインタフェース

ADC自体はクロックが供給されている間、常時サンプリングを行い、FPGAにデータを出力する。
データの捕捉及び蓄積を開始するタイミングを制御するためにはトリガ又はゲート信号を外部から入力する必要がある。ML555にはオプションのドータボードを接続するためのヘッダーピンがあり、そのうちの2つのピンからLVCMOSレベルのトリガ信号を入力することにした。これらデータ捕捉・保存回路は、以前XtremeDSP（Xilinx社FPGAボード、14ビットADC/DACを各2Ch.搭載）用に作成した回路[2]を踏襲、HDLソースコードも流用している。
3.3 ホストインタフェース
ML555とホストPCとのデータ通信には幾つかの方法があるが、今回はUSBで接続することにした。
ボードにはUSB−UART（非同期シリアル送受信）ブリッジが実装され、開発キットに付属されるドライバをインストールするとホストPC上ではシリアルポートに接続されたデバイスとして認識される。
これにより、FPGA上に非同期シリアル通信回路を作成すればホストPCとの通信が可能となる。通信回路はXtremeDSPにLANTRONIX社製イーサネット―シリアル通信変換器のXPortを接続した際に作成したシリアル通信回路[2]を流用し、開発時間の短縮を図った。主な仕様は、通信速度921.6kbps、データ8ビット、ストップビット1、パリティ無し、フロー制御無しである。
ホ ス ト PC 上 で は 仮 想 COM ポ ー ト を 使 用 し 、RS232C通信プログラムを作成する。プログラミン
グ に は LabVIEW を 用 い て お り 、 131,072 ワ ー ド のデータ取り込みに要する時間は約4秒である。

前述の通りML555は2系統のSAMTEC QSE-028-DPコネクタを装備し、Xilinxのオプションのケーブルでコネクタ同士を接続するとボード単体でLDVS通信を試験することができるよう設計されている。基
本的なLVDS送受信回路はついては、実際にADCを接続する前に上記手法で動作を検証した。
Virtex5はシングルエンド及び差動信号の入出力 3.4 ADC動作試験
バッファと信号終端を内蔵し、バンク（入出力信号任意波形発生器からADCにサイン波を入力し、ホのブロック）毎に動作電圧レベルを設定できるため、ストPCで取り込んだデータを検証した。200MHzサ
様々な規格のI/O信号を取り扱うことが可能である。
ンプリングで正常動作を確認した後、400MHzに引き上げたところ、規則的なタイミングで幾つかの3.2 ADCデータ捕捉・保存ビットのデータが反転したような挙動を示した（図
捕 捉 し た デ ー タ を 蓄 積 す る た め の メ モ リは、 ５ 上 ） 。 ISE9.2 の タ イ ミ ン グ レ ポ ー ト 等 か ら 、Virtex5が内蔵するブロックメモリを使用することに FPGA内部でのLVDSの個々のペア間で遅延時間のバした。メモリの設計はISEに含まれるCoreGenerator ラつきが大きく、正しいタイミングでラッチされなで行い、14ビット、131,072ワードのデュアルポー いビットがあるものと推測した。このバラつきが少トRAMを生成した。ADCのサンプリングが400MHz なくなるようにタイミング制約を設定したところ、の場合、蓄積可能なデータ量は327.68µ秒である。
図５下の様に正常なデータが得られた。

図４：ML555のFPGA内部回路-874-

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た結果と良く一致している。位相は計測ごとに基準点が異なり連続したデータとはならないが、1回の計測範囲内では安定した結果が得られた。

図５：400MHz動作時のタイミング制約設定前の取得データ（上）と設定後のデータ（下）図６：取得した生データと拡大表示

４．STFでのダイレクトサンプリング試験
ダイレクトサンプリングの手法

4.1

今回は、この高速データ収集系をSTFの超伝導空洞の電界計測に応用する。従来のIF方式と比較して、ダイレクトサンプリング方式ではミキサは不要となり、その特性に依存した測定エラーは排除される利
図７：ダイレクトサンプリングで求めた振幅・位相点がある一方で、IQ成分を求めるためにデータの平均化が必要とされる。そのためADCのサンプリング周波数は1300MHzに同期し、なるべく少ないサンプリング数でIQ成分を得られる値でなければならない。
今回の試験では、アナログデバイス社の分周器とIQ変調器を組み合わせてクロックを生成した[3]。得られる周波数は、
f =1 ⎛
f ⎞ N +1f0
⎜ f0 + 0 ⎟ =M⎝N ⎠ MN

図８：IF変換方式で求めた振幅・位相(1)となる。f0 は入力周波数1.3GHz、M及びNは分周の整数である。この方法で取得したデータは下記の式によりIQ成分に分離できる[4]。
I=2 L⎛ 2πMN ⎞∑ x(k ) × cos⎜⎝ N + 1 k ⎟⎠L K =1(2)Q=2 L⎛ 2πMN ⎞x( k ) × sin⎜
k⎟
∑
K =1L
⎝ N +1 ⎠(3)

こ こ で は M=24 、 N=5 （ サ ン プ リ ン グ 周 波 数
270.83MHz）を選択した。この場合L=5、即ち5回サンプリングする毎にRFは24周期進むことになる。

５．まとめ
ML555とADS5474とで構成される高速データ収集系を構築、実際にSTF超伝導空洞のRF信号を入力してダイレクトサンプリング方式の動作試験を行ない、得られたデータの検証結果から、その有効性が確認された。
今後の予定として、１）406MHzでのサンプリング、２）ML555の外部メモリを利用したパルス幅全域のデータ捕捉、３）PCI又はPCI-Expressによる高速データ転送、などが挙げられる。

参考文献[1] S.Michizono, et al., “Performance of LLRF System at STF
in KEK”, This proceedings
STF超伝導空洞から出力されたRFを高速データ収 [2] H.Katagiri, et al., “Evaluation of the FPGA Board forMicrowave Measurement and Control”, Proceedings of the集系で計測した。図６はLabVIEWで取り込んだパル
3rd Annual Meeting of Particle Accelerator Society ofス立ち上がり部分の生データである。FPGA内のメJapan, August 1-3, 2007, Wako Japan, p495-497.
モリ長の制限により、1回に捕捉可能なデータは約[3] T.Matsumoto, et al., “Digital Low-level RF Control
480µ秒しかない。図７はトリガタイミングをずらし
System using Multi-Intermediate Frequencies”, Thisながら6回に分けてパルス幅全体のデータを捕捉後、proceedings.
IQ成分から振幅・位相に変換したものである。振幅 [4] S.N.Simrock, “Measurements for low level RF control
についてはコンパクトPCI系のIF変換方式で計測しSystems”, Meas. Sci. Technol. Vol.18 (2007) 2320-2327,

4.2

計測結果

-875-